(57)【要約】【課題】酸化物薄膜トランジスタを備えた積層メモリ装置を提供する。【解決手段】能動回路部と能動回路部の一面上に形成されたメモリ部とを備え、メモリ平面にはロウライン及びカラムラインが形成されており、ロウライン及びカラムラインの一端部には、選択トランジスタが形成されている積層メモリ装置。【選択図】図１
2010093261.tif 000002
【特許請求の範囲】
【請求項１】
積層メモリ装置において、
能動回路部と、
前記能動回路部上に形成された複数のメモリ層と、を備え、
前記複数のメモリ層は、前記能動回路部と電気的に連結されるロウライン及びカラムラインを備え、
前記メモリ層のロウライン及びカラムラインのうち少なくとも一つの一端部には、同一平面上位置に選択トランジスタが形成されたことを特徴とする積層メモリ装置。
【請求項２】
前記選択トランジスタは、酸化物薄膜トランジスタである請求項１に記載の積層メモリ装置。
【請求項３】
前記メモリ層は、前記ロウライン及び前記カラムラインが交差するように形成されたクロスポイント型メモリアレイ構造を備えている請求項２に記載の積層メモリ装置。
【請求項４】
前記メモリ層は、
前記ロウライン及びカラムラインが交差する領域に、スイッチ構造体及びメモリ領域を備えている請求項２に記載の積層メモリ装置。
【請求項５】
前記各スイッチ構造体とメモリ領域との間には、中間電極が形成された請求項４に記載の積層メモリ装置。
【請求項６】
前記酸化物薄膜トランジスタは、
下部構造体上に形成されたゲートと、
前記下部構造体及びゲート上に形成されたゲート絶縁層と、
前記ゲートに対応するゲート絶縁層上に形成されたものであって、Ｚｎ酸化物を含んで形成されたチャンネルと、
前記チャンネルの両側部及びゲート絶縁層上に形成されたソース及びドレインと、を備えている請求項２に記載の積層メモリ装置。
【請求項７】
前記選択トランジスタは、前記ロウラインまたはカラムラインの両側端部に交互に形成された請求項１に記載の積層メモリ装置。
【請求項８】
前記能動回路部は、
前記メモリ層のうち、特定メモリ層を選択する第１デコーダと、
選択されたメモリ層の特定メモリセルを選択する第２デコーダと、を備えている請求項１に記載の積層メモリ装置。
【請求項９】
前記第１デコーダは、前記選択トランジスタのゲートと連結された請求項８に記載の積層メモリ装置。
【請求項１０】
積層メモリ装置において、
能動回路部と、
前記能動回路部上にクロスポイントアレイ構造で配列されて積層された複数のメモリセルで形成されたメモリ層と、を備え、
前記メモリセルは、第１選択トランジスタと連結された下部電極と、
第２選択トランジスタと連結された上部電極と、
前記下部電極と前記上部電極との間に形成されたストレージノードと、を備えている積層メモリ装置。
【請求項１１】
前記第１及び第２選択トランジスタは酸化物薄膜トランジスタを備え、前記酸化物薄膜トランジスタは、
下部構造体上に形成されたゲートと、
前記下部構造体及びゲート上に形成されたゲート絶縁層と、
前記ゲート絶縁層上の一領域上に形成され、かつＺｎ酸化物を含むチャンネルと、
前記チャンネルの両側部に形成されたソース及びドレインと、を備えている請求項１０に記載の積層メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は積層メモリ装置に係り、複数のメモリ層が複数層構造で形成されたメモリ部のそれぞれのメモリ層に選択トランジスタを備える積層メモリ装置に関する。
【背景技術】
【０００２】
産業が発達し、マルチメディアが発達するにつれて、コンピュータや通信装備に使われる大容量の情報保存装置への要求が段々増加しつつある。これら要求に応じて高い情報保存密度及び動作速度を持つ情報装置が研究、開発されている。
【０００３】
メモリ装置は、一般的に能動回路部とメモリ部とを備えている。能動回路部は、データ判読及び記録のために、アドレスデコーダ、判読／記録制御ロジック、感知増幅器、出力バッファ、マルチプレクサーなどを備えている。これらは一般的にオーバーヘッドと呼ばれ、物理的なメモリ面積の一定部分を占めている。このオーバーヘッド面積を小さく保持すれば、さらに大きい空間をメモリ領域として利用できる。
【０００４】
メモリ装置の密度を向上させるために、複数層で形成するための研究が進められてきた。データ判読及び記録などのメモリ装置の動作を支援する能動回路をシリコン基板上に形成し、その上部に複数のメモリセルアレイを積層した積層メモリ装置は、能動回路部内にメモリセルアレイを選択するための選択トランジスタを備える構造を持っている。これにより積層されたメモリ層が増加するほど能動回路部が過度に大きくなるという短所がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態は、複数層のメモリ部それぞれに選択トランジスタを形成した高集積積層メモリ装置と関連する。
【課題を解決するための手段】
【０００６】
積層メモリ装置において、能動回路部と、前記能動回路部上に形成された複数のメモリ層とを備え、前記複数のメモリ層は、前記能動回路部と電気的に連結されるロウライン（ｒｏｗ  ｌｉｎｅ）及びカラムライン（ｃｏｌｕｍｎ  ｌｉｎｅ）を備え、前記メモリ層のロウライン及びカラムラインのうち少なくとも一つの一端部には、同一平面上位置に選択トランジスタが形成されている積層メモリ装置を提供する。
【０００７】
前記選択トランジスタは、酸化物薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴ）である。
【０００８】
前記メモリ層は、前記ロウライン及び前記カラムラインが交差するように形成されたクロスポイント型メモリアレイ構造を備えている。
【０００９】
前記メモリ層は、前記ロウライン及びカラムラインが交差する領域にスイッチ構造体及びメモリ領域を備えている。
【００１０】
前記各スイッチ構造体とメモリ領域との間には中間電極が形成されている。
【００１１】
前記酸化物ＴＦＴは、下部構造体上に形成されたゲートと、前記下部構造体及びゲート上に形成されたゲート絶縁層と、前記ゲートに対応するゲート絶縁層上に形成されたものであって、Ｚｎ酸化物を含んで形成されたチャンネルと、前記チャンネルの両側部及びゲート絶縁層上に形成されたソース及びドレインと、を備えている。
【００１２】
前記選択トランジスタは、前記ロウラインまたはカラムラインの両側端部に交互に形成されている。
【００１３】
前記能動回路部は、前記メモリ層のうち、特定メモリ層を選択する第１デコーダと、選択されたメモリ層の特定メモリセルを選択する第２デコーダと、を備えている。
【００１４】
前記第１デコーダは、前記選択トランジスタのゲートと連結されている。
【００１５】
また、積層メモリ装置において、能動回路部と、前記能動回路部上にクロスポイントアレイ構造で配列されて積層された複数のメモリセルで形成されたメモリ層と、を備え、前記メモリセルは、第１選択トランジスタと連結された下部電極と、第２選択トランジスタと連結された第２電極と、前記下部電極と前記上部電極との間に形成されたストレージノードとを備えている積層メモリ装置を提供する。
【００１６】
前記第１及び第２選択トランジスタは酸化物ＴＦＴを備え、前記酸化物ＴＦＴは、下部構造体上に形成されたゲートと、前記下部構造体及びゲート上に形成されたゲート絶縁層と、前記ゲート絶縁層上の一領域上に形成され、かつＺｎ酸化物を含むチャンネルと、前記チャンネルの両側部に形成されたソース及びドレインと、を備えている。
【発明の効果】
【００１７】
本発明によれば、ロウデコーダをプリデコーダとロウセレクトとに分離させて、プリデコーダを能動回路部に配置させ、ロウセレクトの役割を行う選択トランジスタを各メモリ層に形成させることによって、メモリ部のメモリ層の数が増加する場合にも能動回路部の面積が増えることを防止できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態による積層メモリ装置の平面図である。
【図２Ａ】図１のｌ−ｌ’の断面を示した断面図である。
【図２Ｂ】図１のｍ−ｍ’の断面を示した断面図である。
【図３】本発明の実施形態による積層メモリ装置の概略的な回路構成を示した図面である。
【図４】本発明の実施形態による積層メモリ装置で、メモリ部の例を示した斜視図である。
【図５Ａ】本発明の実施形態による積層メモリ装置で、ロウライン及びカラムラインの一側部に選択トランジスタが形成された構造を示した図面である。
【図５Ｂ】本発明の実施形態による積層メモリ装置で、ロウライン及びカラムラインの両側部に交互に選択トランジスタが形成された構造を示した図面である。
【図６】本発明の実施形態による積層メモリ装置で使われうるＴＦＴの構造を示した図面である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明の実施形態による酸化物ＴＦＴを備える積層メモリ装置について詳細に説明する。参考までに、図面に図示された各層の厚さ及び幅は、説明のために多少誇張して表現されることもある。
【００２０】
本発明の実施形態による酸化物ＴＦＴを備える積層メモリ装置は、能動回路部上に複数のメモリアレイを備えるメモリ部が形成され、各メモリアレイには、酸化物ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で形成された選択トランジスタが備えられた構造を有することができる。
【００２１】
図１、図２Ａ及び図２Ｂは、本発明の実施形態による酸化物ＴＦＴを備える積層メモリ装置を示した図面である。ここで、図１は、本発明の実施形態による積層メモリ装置の平面図であり、図２Ａは、図１のｌ−ｌ’の断面を示した断面図であり、図２Ｂは、図１のｍ−ｍ’の断面を示した断面図である。
【００２２】
図１、図２Ａ及び２Ｂを参照すれば、能動回路部１０上にメモリ部１１が形成されている。メモリ部１１は、複数のメモリ層１１ａが能動回路部１０上に形成された構造を有することができる。各メモリ層１１ａは、メモリアレイ構造で形成され、一つのメモリ層１１ａでも複数のメモリアレイが存在できる。
【００２３】
メモリ層１１ａには、第１方向に形成されたロウライン１２、及び第２方向（例えば、第１方向に垂直な方向）に形成されたカラムライン１４が備えられうる。そして、ロウライン１２とカラムライン１４との間には、ストレージノード（図示せず）が形成される。ロウライン１２及びカラムライン１４の端部には、選択トランジスタ１３が形成され、選択トランジスタ１３は、能動回路部１０と共通ビアｖ（ｃｏｍｍｏｎ  ｖｉａ）を通じて連結されうる。能動回路部１０は、メモリ部１１に情報の記録及び判読のようなメモリ動作を支援する役割を行うためのものであって、デコーダ、記録及び判読制御用ロジック、センスアンプなどを備える。能動回路部１０は、一般的な製造工程により、シリコン基板上に形成させることができる。
【００２４】
本発明の実施形態による積層メモリ装置の能動回路部１０の少なくとも一側部には、メモリ部１１の特定メモリ層１１ａを選択するためのレベルデコーダ（第１デコーダ）１０ａが形成されている。また、選択されたメモリ層１１ａの特定セルを選択するためのプリデコーダ１０ｂ（第２デコーダ、図３）が形成されて、共通ビアｖを通じて選択トランジスタ１３と連結されうる。
【００２５】
図３は、本発明の実施形態による積層メモリ装置の概略的な回路構成を示した図面である。
【００２６】
図３を参照すれば、能動回路部１０内には、レベルデコーダ１０ａ及びプリデコーダ１０ｂが形成されている。レベルデコーダ１０ａは、メモリ部１１の各メモリ層のロウライン１２またはカラムラインと連結された選択トランジスタ１３のゲートとそれぞれ連結される。そして、プリデコーダ１０ｂは、各メモリ層のロウライン１２またはカラムラインと連結された選択トランジスタ１３のソースまたはドレインと連結される。図３に示したように、レベルデコーダ１０ａ及びプリデコーダ１０ｂは、ロウライン１２と連結された選択トランジスタ１３と連結されている。
【００２７】
具体的な動作方法を説明すれば、次の通りである。まず、能動回路部１０でメモリ部１１のメモリ層１１ａを選択しようとする場合、レベルデコーダ１０ａを通じて所望のメモリ部１１のメモリ層１１ａの選択トランジスタ１３に信号を印加する。そして、メモリ層１１ａ内の特定メモリセルを選択するために、プリデコーダ１０ｂを通じて所望のアドレスを持つロウライン１２及び、カラムラインと連結された選択トランジスタ１３に信号が印加される。図３では、ロウライン１２と連結された構造を図示したが、これは、カラムライン１４にも適用できる。
【００２８】
図１ないし図３に示した本発明の実施形態による積層メモリ装置では、ロウデコーダをプリデコーダ１０ｂとロウセレクト（ｒｏｗ  ｓｅｌｅｃｔ）とに分離させて、プリデコーダ１０ｂを能動回路部１０に配置させ、ロウセレクトの役割を行う選択トランジスタ１３を各メモリ層１１ａに形成させたものである。もし、プリデコーダ及びロウセレクトをいずれも能動回路部に配置させた場合、メモリ部のメモリ層の数が増加するにつれて能動回路部の面積が大きく増えるため、空間的に非常に非効率的な構造となる。しかし、ロウセレクトの役割を行う選択トランジスタ１３を、ロウライン１２またはカラムライン１４と連結されるようにメモリ部に形成した場合、メモリ部のメモリ層の数が増える場合にも、能動回路部１０の空間が増えることを防止できる。
【００２９】
図４は、本発明の実施形態による積層メモリ装置で、メモリ部の例を示した斜視図である。
【００３０】
図４を参照すれば、メモリ部１１は、アレイ構造で配列された複数のメモリセルを備える。それぞれのメモリセルは、第１方向に形成された下部電極２１、下部電極２１上に形成されたスイッチ構造体２２及びメモリ領域２３を備え、メモリ領域２３上には、第２方向に形成された上部電極２４が順次に形成された単位セルが形成されている。
【００３１】
ここで、スイッチ構造体２２は、ダイオードで形成されたものであり、メモリ領域２３は、可変抵抗特性を持つ遷移金属酸化物などの情報保存物質で形成されたものでありうる。スイッチ構造体２２とメモリ領域２３との間には、中間電極２５をさらに備えることができる。このような形態のメモリアレイ構造は、クロスポイント型メモリであり、下部電極２１と上部電極２４とが交差する領域にストレージノードを構成する。上部電極２４を共通電極として、上部電極２４上にスイッチ構造体及びメモリ領域をさらに形成させた構造になりうる。そして、上部電極２４上に別途の電極ラインをさらに形成した後、その上部に再びストレージノードを構成できる。
【００３２】
本発明の実施形態による積層メモリ装置では、下部電極２２及び上部電極２４は、それぞれロウライン１２及びカラムライン１４に対応でき、これらの端部には、選択トランジスタ１３が形成されている。すなわち、下部電極２２は、第１選択トランジスタと連結され、上部電極２４は第２選択トランジスタと連結されうる。
【００３３】
選択トランジスタ１３は、ロウライン及びカラムラインの一側端部にそれぞれ形成できる。ただし、その形成される領域は選択的であり、設計時に自在に変更できる。例えば、図５Ａに示したように、ロウライン１２及びカラムライン１４の一側部のみに選択トランジスタ１３が形成され、図５Ｂに示したように、ロウライン１２及びカラムライン１４の両側部に交互に選択トランジスタ１３を形成できる。
【００３４】
図６は、本発明の実施形態による積層メモリ装置で使われうるＴＦＴの構造を示した図面である。ここでは、ボトムゲート型ＴＦＴを示したものである。ゲート３３は下部構造体３１上に直接形成させることができ、したがって、酸化層３２は省略できる。
【００３５】
図６を参照すれば、選択的に酸化層３２を備える下部構造体３１上にゲート３３が設けられている。下部構造体３１及びゲート３３上には、ゲート絶縁層３４が形成されており、ゲート３３に対応するゲート絶縁層３４上には、チャンネル３５が形成されている。そして、チャンネル３５の両側部及びゲート絶縁層３４上には、ソース３６ａ及びドレイン３６ｂが形成されている。
【００３６】
下部構造体３１は、通例的に半導体素子に使われる基板材料を使用でき、その表面に酸化物または窒化物などが形成されたものでありうる。ゲート絶縁層３４は、通例的な絶縁物質を使用して形成させ、ＳｉＯ２またはＳｉＯ２より誘電率が高いＨｉｇｈ−Ｋ物質を使用して形成されたものでありうる。
【００３７】
チャンネル３５は、Ｚｎ系酸化物で形成されたものでもあり、これにＧａ、Ｉｎ、ＳｎまたはＡｌなどの異種金属を添加した化合物薄膜で形成されたものでもあり、約２０ｎｍないし２００ｎｍの厚さに形成されたものでもありうる。例えば、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯの化合物を使用できる。蒸着工程で、Ｚｎ及びＧａ、Ｉｎ、ＳｎまたはＡｌなどの金属の化合物を単一ターゲットでスパッタリングするか、ＺｎＯとＧａ、Ｉｎ、ＳｎまたはＡｌそれぞれのターゲットをコスパッタリングできる。例えば、単一ターゲットを使用する場合、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯが２：２：１  ａｔ％比で形成された化合物ターゲットを利用できる。そして、Ｎ２などのガス雰囲気で約２５０℃で熱処理を実施する。能動回路部１０の場合にはＳｉ工程で形成することができるが、選択トランジスタの場合、積層メモリ装置の上層部に形成されるものであって、Ｓｉエピ成長（ｅｐｉ−ｇｒｏｗｔｈ）が適用され難く、また再結晶温度が約９００℃以上と高温工程が進められねばならない。したがって、本発明の実施形態による積層メモリ装置では、酸化物トランジスタが選択トランジスタとして使われることができる。
【００３８】
前記のような実施形態を通じて、当業者ならば本発明の技術的思想により酸化物選択トランジスタを利用して、積層メモリ装置を始めとして多様な電子素子または装置を製造できる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００３９】
本発明は、積層メモリ装置関連の技術分野に好適に用いられる。
【符号の説明】
【００４０】
１０  能動回路部
１１  メモリ部
１２  ロウライン
１３  選択トランジスタ
１４  カラムライン
２１  下部電極
２２  スイッチ構造体
２３  メモリ領域
２４  上部電極
３１  下部構造体
３２  絶縁層
３３  ゲート
３４  ゲート絶縁層
３５  チャンネル
３６ａ  ソース
３６ｂ  ドレイン
ｖ  共通ビア
【図１】
2010093261.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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