(57)【要約】【課題】抵抗変化素子を有する記憶装置であって、抵抗変化素子の抵抗状態のばらつき抑制が図られた記憶装置を提供する。【解決手段】記憶装置は、下部電極と、下部電極を覆って形成され、底に下部電極の露出する開口を有する絶縁膜と、開口の側壁上に形成され、底に下部電極の露出する凹部を画定するサイドウォール絶縁膜と、凹部内に形成された上部電極と、凹部の底で、下部電極と上部電極との間に形成された抵抗変化膜とを有する。【選択図】図１
2010016075.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜と、
前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜と、
前記凹部内に形成された上部電極と、
前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜と
を有する記憶装置。
【請求項２】
前記抵抗変化膜は、前記サイドウォール絶縁膜と、前記凹部の底に露出した前記下部電極を覆って形成され、該抵抗変化膜の上に前記上部電極が積層されている請求項１に記載の記憶装置。
【請求項３】
半導体基板と、
前記半導体基板上方に複数配置され、各々が、
下部電極、
前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜、
前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜、
前記凹部内に形成された上部電極、及び、
前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜
を含む抵抗変化素子と、
前記半導体基板に、前記抵抗変化素子ごとに形成され、ソース／ドレイン領域が、対応する抵抗変化素子の下部電極に接続されたＭＯＳトランジスタと
を有する半導体装置。
【請求項４】
基板と、
前記基板上方に、第１及び第２の方向に複数配置され、各々が、
下部電極、
前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜、
前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜、
前記凹部内に形成された上部電極、及び、
前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜
を含む抵抗変化素子と
を有し、
前記第１の方向に並んだ複数の前記抵抗変化素子の下部電極は相互に電気的に接続されており、さらに、
前記第２の方向に並んだ複数の前記抵抗変化素子の上部電極を相互に電気的に接続する配線
を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置及び半導体装置に関し、特に、抵抗変化素子を有する記憶装置及び半導体装置に関する。
【背景技術】
【０００２】
遷移金属酸化物等は、印加電圧により電気抵抗状態が相対的に高い状態と低い状態との間で遷移を示す抵抗変化材料として知られている。レジスティブランダムアクセスメモリ（ＲｅＲＡＭ）は、抵抗変化材料を含む抵抗変化膜を上下電極で挟んだ抵抗変化素子を、記憶素子として用いた不揮発性のメモリである。抵抗変化素子の高抵抗状態と低抵抗状態とを書き換えることにより、メモリとして機能する。
【０００３】
ＲｅＲＡＭは、不揮発性であることに加えて、抵抗値の変化が大きい、読出しの余裕度が高い、素子構造がシンプルである、高集積化が容易である、等の優れた特徴を持ち、次世代のメモリとして期待されている。
【０００４】
加熱により相状態が変化する相変化材料を記憶素子に用いた不揮発性メモリであるフェーズチェンジランダムアクセスメモリ（ＰＲＡＭ）も提案されている。相変化材料を上下電極で挟み、電流を流すことにより、加熱が行われる。相変化材料として、カルコゲナイド材料が用いられ、アモルファス相と結晶相との間で相状態を変化させる。アモルファス相は相対的に高抵抗となり、結晶相は相対的に低抵抗となる。
【０００５】
図１１に示すような、カルコゲナイド材料からなる記録層１２３と、上部電極１２４との接触面積を狭くして、上部電極接触部の熱容量を減少させ、書き込み電流を集中する構造が提案されている。
【０００６】
より詳しく説明すると、下部電極１２２が埋め込まれた層間絶縁膜１２１上に、記録層１２３が形成されている。記録層１２３を覆う保護絶縁膜１２５及び層間絶縁膜１２６に、底に記録層１２３が露出するスルーホールが設けられ、その側壁上にサイドウォール絶縁膜１２７が形成されている。サイドウォール絶縁膜１２７が、底に記録層１２３の露出する凹部を画定し、この凹部に上部電極１２４を埋め込むことにより、上部電極１２４と記録層１２３との接触面積を狭くしている。
【０００７】
【特許文献１】特開２００７−７３７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
抵抗変化素子を用いたメモリにおいて、抵抗変化素子の抵抗状態のばらつきが大きいほど、例えば、誤動作が生じ易くなる。
【０００９】
本発明の一目的は、抵抗変化素子を有する記憶装置及び半導体装置であって、抵抗変化素子の抵抗状態のばらつき抑制が図られた記憶装置及び半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、下部電極と、前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜と、前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜と、前記凹部内に形成された上部電極と、前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜とを有する記憶装置が提供される。
【発明の効果】
【００１１】
下部電極と、抵抗変化膜と、上部電極とが積層された抵抗変化素子の動作領域部分が、サイドウォール絶縁膜の画定する凹部の底部に制限される。例えば、抵抗変化素子の動作領域部分を狭く形成することが容易となり、抵抗変化素子の抵抗状態のばらつき抑制を図ることができる。
【発明を実施するための最良の形態】
【００１２】
まず、図９を参照して、比較例の抵抗変化素子の構造について説明する。図９は、比較例の抵抗変化素子の概略断面図である。
【００１３】
例えば酸化シリコン膜からなる層間絶縁膜１１１上に、下部電極１１３、抵抗変化膜１１４、及び上部電極１１５が積層されている。層間絶縁膜１１１に埋め込まれた導電性プラグ１１２により、下部電極１１３との導通が取られている。下部電極１１３、抵抗変化膜１１４、及び上部電極１１５を含んで、抵抗変化素子１１０が形成される。下部電極１１３として、例えば厚さ１００ｎｍのＴｉＮ膜が用いられ、抵抗変化膜１１４として、例えば厚さ１０ｎｍのＮｉＯ膜が用いられ、上部電極１１５として、例えば厚さ５０ｎｍのＰｔ膜が用いられる。
【００１４】
下部電極１１３、抵抗変化膜１１４、及び上部電極１１５を覆って、層間絶縁膜１１１上に、例えば酸化シリコン膜からなる層間絶縁膜１１６が形成されている。層間絶縁膜１１６に、上部電極１１５を露出するコンタクトホール１１７が形成され、コンタクトホール１１７内に形成される電極により、上部電極１１５との導通が取られる。
【００１５】
比較例の抵抗変化素子１１０は、対向する平板状の下部電極１１３及び上部電極１１５の間に、抵抗変化膜１１４が挟まれた構造（平行平板型構造）を有する。上部電極１１５と抵抗変化膜１１４とが、同一形状にパターニングされており、例えば、１．０μｍ×１．０μｍの正方形形状を有する。下部電極１１３は、上部電極１１５及び抵抗変化膜１１４よりも広い形状にパターニングされている。下部電極１１３、抵抗変化膜１１４、及び上部電極１１５のパターニングには、フォトリソグラフィが用いられる。
【００１６】
次に、図１０（Ａ）及び図１０（Ｂ）を参照して、比較例の抵抗変化素子の電気特性について説明するとともに、抵抗変化素子の一般的な動作原理について説明する。
【００１７】
図１０（Ａ）は、比較例の抵抗変化素子の電流電圧（ＩＶ）特性を示すグラフである。横軸がＶ単位の電圧を示し、縦軸がＡ単位の電流を示す。形成後、まだ電圧印加がされていない状態の抵抗変化素子は、高い抵抗を示す。低抵抗状態へ遷移させるため、最初に、フォーミング電圧が印加される。比較例の抵抗変化素子に対しては、フォーミング電圧として、０Ｖから４Ｖまで直流電圧をスイープして印加した。
【００１８】
フォーミング電圧印加時のＩＶ曲線が、ＩＶ曲線Ｃ１である。ＩＶ曲線Ｃ１は、電圧１Ｖ程度から立ち上がり、直線的な増加を示した後、電圧１．８Ｖ程度で、ほぼ垂直に立ち上がっている。これは、抵抗が低い状態への遷移が起こって、電流が急激に増えたことを示している。
【００１９】
低抵抗状態への遷移後に、過大な電流が流れることを防止するため、比較例ではフォーミング電圧印加時の電流の上限値（コンプライアンス電流）が５０μＡに制限されている。このため、低抵抗状態への遷移後は、電流５０μＡで一定のまま、電圧が、低抵抗状態におけるＩＶ曲線Ｃ２上の値まで減少する。その後、電圧を０Ｖまで減少させると、低抵抗状態におけるＩＶ曲線Ｃ２に沿って、電流も０Ａまで減少する。
【００２０】
このように、抵抗変化素子は、最初にフォーミング電圧を印加して、フォーミング電圧印加前の高抵抗状態から、低抵抗状態へと遷移させる。フォーミング電圧印加により、抵抗変化膜中に、電流パスとなるフィラメントが複数形成されることにより、抵抗減少が生じるものと考えられている。
【００２１】
次に、リセット電圧が印加される。比較例の抵抗変化素子に対しては、リセット電圧として、０Ｖから０．８Ｖまで直流電圧をスイープして印加した。リセット電圧印加により、電流は、低抵抗状態におけるＩＶ曲線Ｃ２に沿って増加するが、電圧が０．６Ｖ程度に達すると、急激に減少する。これは、抵抗の高い状態への遷移が起こったことを示している。リセット電圧印加により、フィラメントが高抵抗を示す性質に変わり、低抵抗状態から高抵抗状態へと遷移するものと考えられている。
【００２２】
遷移により、電流は、遷移した高抵抗状態におけるＩＶ曲線Ｃ３上の値まで減少する。リセット電圧印加による高抵抗状態への遷移後、電圧を０Ｖまで減少させると、高抵抗状態におけるＩＶ曲線Ｃ３に沿って、電流も０Ａまで減少する。
【００２３】
ただし、ＩＶ曲線Ｃ３で示される、リセット電圧印加により遷移した高抵抗状態は、ＩＶ曲線Ｃ１で示される、フォーミング電圧印加前の高抵抗状態よりは低い抵抗を示す。リセット電圧により遷移した高抵抗状態を、単に高抵抗状態と呼ぶこととする。
【００２４】
次に、セット電圧が印加される。比較例の抵抗変化素子に対しては、セット電圧として、０Ｖから３Ｖまで直流電圧をスイープして印加した。セット電圧印加により、電流は、高抵抗状態におけるＩＶ曲線Ｃ３に沿って増加するが、電圧が１Ｖ程度に達すると、急激に増加する。これは、再び低抵抗状態への遷移が起こったことを示している。セット電圧印加により、フィラメントが再び低抵抗を示す性質に変わり、高抵抗状態から低抵抗状態へと遷移するものと考えられている。
【００２５】
低抵抗状態への遷移後に、過大な電流が流れることを防止するため、比較例ではセット電圧印加時のコンプライアンス電流が２００μＡに制限されている。低抵抗状態への遷移後は、電流２００μＡで一定のまま、電圧が、低抵抗状態におけるＩＶ曲線Ｃ２上の値まで減少する。その後、電圧を０Ｖまで減少させると、低抵抗状態におけるＩＶ曲線Ｃ２に沿って、電流も０Ａまで減少する。
【００２６】
このように、最初のフォーミング電圧印加により初期状態である低抵抗状態とした後、リセット電圧印加で得られる高抵抗状態と、セット電圧印加で得られる低抵抗状態とを切り替えることができる。リセット電圧とセット電圧を繰り返し印加することにより、低抵抗状態と高抵抗状態との間の遷移を繰り返すことができる。
【００２７】
図１０（Ｂ）は、比較例の抵抗変化素子の抵抗変化特性を示すグラフである。横軸が遷移の回数を示すループ数であり、縦軸がΩ単位の抵抗を示す。フォーミング電圧により、初期の低抵抗状態に遷移した後、リセット電圧とセット電圧を繰り返し印加することにより、高抵抗状態と低抵抗状態との間の遷移が繰り返されている。
【００２８】
例えば高抵抗状態を「０」、低抵抗状態を「１」と設定することができるので、抵抗変化素子を用いれば、電圧印加で繰り返し書き換え可能な記憶装置を作製することができる。
【００２９】
しかし、比較例の抵抗変化素子は、図１０（Ｂ）に示すように、低抵抗状態及び高抵抗状態の抵抗値の、遷移の繰り返しによるばらつきが大きく、両状態の抵抗の差が３桁程度のときもあれば１桁程度のときもある。両状態の抵抗差が小さくなると、記憶装置における読み取り誤差が生じやすくなる。低抵抗状態及び高抵抗状態の抵抗値が、遷移を繰り返しても安定し、両状態の抵抗差を安定して大きく保てる技術が望まれる。
【００３０】
抵抗変化膜の、上下電極に挟まれた部分が、フォーミング電圧でフィラメントを生じ、またリセット及びセット電圧でフィラメントの性質が変化する動作領域となると考えられる。上記比較例の平行平板型抵抗変化素子では、上部電極１１５の広さが、動作領域の広さを画定している。
【００３１】
動作領域が広ければ、生成されるフィラメント数も増えるであろう。フィラメント数が増えれば、各フィラメントの抵抗状態のばらつきが増えるであろう。究極として、動作領域が非常に狭く、１つのフィラメントしか生成しない場合を考えたならば、フィラメントごとの抵抗状態のばらつきが無くなり、そのフィラメントの抵抗状態で抵抗変化素子の抵抗状態が決まることになろう。
【００３２】
動作領域を狭くすれば、フィラメント数が少なくなり、低抵抗状態及び高抵抗状態の抵抗値のばらつきの少ない抵抗変化素子が得られることが期待される。なお、これは、後述の第１の実施例の抵抗変化素子について得られた電気特性を理解するための１つの考え方であり、抵抗変化素子の動作については、原理的に完全に解明されているわけではない。
【００３３】
次に、本発明の第１の実施例による抵抗変化素子及びメモリセルアレイについて説明する。
【００３４】
まず、図１を参照して、第１の実施例による抵抗変化素子について説明する。図１は、第１の実施例の抵抗変化素子の概略断面図であり、メモリセルの抵抗変化素子１０の部分を特に示すものである。
【００３５】
半導体基板上方に、層間絶縁膜１１が形成され、層間絶縁膜１１上に、下部電極１３が形成されている。層間絶縁膜１１に埋め込まれ、例えば、ＴｉＮからなるバリアメタルとＷからなる導電部とを含む導電性プラグ１２により、下部電極１３との導通が取られている。下部電極１３を覆って、層間絶縁膜１１上に、層間絶縁膜１４が形成されている。
【００３６】
層間絶縁膜１４に、下部電極１３を露出するスルーホール３２が形成され、スルーホール３２の側壁上に、サイドウォール絶縁膜１５が形成されている。サイドウォール絶縁膜１５の内面の画定する凹部３３の底に、下部電極１３が露出している。サイドウォール絶縁膜１５の画定する凹部３３の側面と、凹部３３の底に露出した下部電極１３を覆って、抵抗変化膜１６が形成され、抵抗変化膜１６上に、上部電極１７が積層されている。
【００３７】
下部電極１３、抵抗変化膜１６、及び上部電極１７を含んで、抵抗変化素子１０が形成される（なお、比較例と区別するとき、下部電極１３、抵抗変化膜１６、上部電極１７に加えて、サイドウォール絶縁膜１５等まで含めて、抵抗変化素子と呼ぶこともある）。
【００３８】
第１の実施例では、下部電極１３、抵抗変化膜１６、及び上部電極１７の３層が連続的に積層している部分１８、つまり、抵抗変化素子１０の動作領域が、サイドウォール絶縁膜１５の画定する凹部３３の底の部分に制限されている。
【００３９】
次に、図２（Ａ）及び図２（Ｂ）を参照して、第１の実施例のメモリセルアレイについて説明する。図２（Ａ）は、第１の実施例のメモリセルアレイの概略斜視図であり、図２（Ｂ）は、これに用いられる抵抗変化素子１０の部分を特に示す概略斜視図である。
【００４０】
半導体基板２１上に、層間絶縁膜１１が形成されており、層間絶縁膜１１上に、図１を参照して説明した構造の抵抗変化素子１０が、行列状に複数個配置されている。各抵抗変化素子１０の下方の半導体基板２１に、選択トランジスタとしてＭＯＳトランジスタＴｒが形成されており、１トランジスタ／１抵抗変化素子構成（１Ｔ１Ｒ型）のレジスティブランダムアクセスメモリ（ＲｅＲＡＭ）セルが形成されている。
【００４１】
行方向に隣り合う２つの抵抗変化素子１０に対応する選択トランジスタＴｒのソース／ドレイン領域が共通に形成されており、このソース／ドレイン領域に接地線２２が接続されている。各選択トランジスタＴｒの、接地線２２が接続されたソース／ドレイン領域と反対側のソース／ドレイン領域が、導電性プラグ１２を介して対応する抵抗変化素子１０の下部電極１３に接続されている。行方向に並んだ抵抗変化素子１０の上部電極１７が、共通のビット線２３に接続されている。
【００４２】
なお、列方向に並ぶ選択トランジスタＴｒのゲートが、共通のワード線に接続され、行方向に延在するビット線２３と、列方向に延在するワード線とが、平面視上直交配置される。
【００４３】
次に、図３（Ａ）〜図３（Ｊ）を参照して、第１の実施例の抵抗変化素子及びメモリセルアレイの製造方法について説明する。まず、選択トランジスタの形成された半導体基板を準備する。選択トランジスタは、公知のＭＯＳトランジスタ製造プロセスで形成することができる。
【００４４】
次に、選択トランジスタの形成された半導体基板の上方に、図３（Ａ）に示すように、例えば、モノシランガスを用いた化学気相堆積（ＣＶＤ）により、温度４００℃で、酸化シリコンを厚さ７００ｎｍ堆積して、層間絶縁膜１１を形成する。
【００４５】
層間絶縁膜１１上に、フォトリソグラフィにより、導電性プラグ１２の形状で開口したレジストパターンＲＰ１を形成する。レジストパターンＰＲ１をエッチングマスクとし、例えばフッ素系ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により層間絶縁膜１１をエッチングして、コンタクトホール３１を形成する。その後、レジストパターンＲＰ１を除去する。
【００４６】
次に、コンタクトホール３１の内面に、例えば、スパッタリングによりＴｉＮからなるバリアメタルを堆積し、ＣＶＤによりＷを堆積してコンタクトホール３１を埋め込み、さらに、層間絶縁膜１１上に堆積した余分な導電部材を化学機械研磨（ＣＭＰ）で除去して、導電性プラグ１２を残す。
【００４７】
次に、図３（Ｂ）に示すように、導電性プラグ１２を覆って層間絶縁膜１１の上に、例えば、アルゴンを動作ガスとし、窒素を加えたリアクティブスパッタリングにより、ＴｉＮを厚さ１００ｎｍ堆積して、導電膜４１を形成する。なお、導電膜４１の材料として、ＴｉＮの他に、Ｐｔ、Ｔｉ、Ｗ、Ｃｕ、Ｎｉ、Ｔａ、ＴａＮ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２等を用いることができ、また、これらを組み合わせて積層構造を形成してもよい。
【００４８】
次に、図３（Ｃ）に示すように、導電膜４１上に、フォトリソグラフィにより、下部電極１３の形状のレジストパターンＲＰ２を形成する。レジストパターンＰＲ２をエッチングマスクとし、例えば塩素系ガスを用いたＲＩＥにより導電膜４１をエッチングして、マスクの下の下部電極１３を残す。その後、レジストパターンＲＰ２を除去する。
【００４９】
次に、図３（Ｄ）に示すように、下部電極１３を覆って、層間絶縁膜１１の上に、例えば、ＴＥＯＳプラズマＣＶＤにより、温度３９０℃で、酸化シリコンを厚さ１５０ｎｍ堆積して、層間絶縁膜１４を形成する。
【００５０】
次に、図３（Ｅ）に示すように、層間絶縁膜１４上に、フォトリソグラフィにより、下部電極１３上に開口するスルーホール３２の形状で開口したレジストパターンＲＰ３を形成する。スルーホール３２の開口形状は、例えば、一辺８００ｎｍの正方形である。レジストパターンＰＲ３をエッチングマスクとし、例えばフッ素系ガスを用いたＲＩＥにより層間絶縁膜１４をエッチングして、スルーホール３２を形成する。その後、レジストパターンＲＰ３を除去する。
【００５１】
次に、図３（Ｆ）に示すように、層間絶縁膜１４の上面、スルーホール３２の側壁、及びスルーホール３２の底に露出した下部電極１３を覆って、例えば、ＴＥＯＳプラズマＣＶＤにより、温度３９０℃で、酸化シリコンを厚さ１５０ｎｍ堆積して、絶縁膜４２を形成する。この成膜時のステップカバレッジは高い方が好ましい。ステップカバレッジは例えば５０％であり、スルーホール３２の側面に、例えば厚さ７５ｎｍの絶縁膜４２が堆積する。
【００５２】
次に、図３（Ｇ）に示すように、例えばフッ素系ガスを用いたＲＩＥで、下部電極１３の上面が露出するまで絶縁膜４２をエッチバックして、スルーホール３２の側壁上に、サイドウォール絶縁膜１５を残す。なお、層間絶縁膜１４上面に、絶縁膜４２が残っていても問題ない。
【００５３】
サイドウォール絶縁膜１５が画定する凹部３３の底の開口の寸法は、例えば、スルーホール３２の寸法８００ｎｍから、両サイドのサイドウォール絶縁膜１５の厚さ１５０ｎｍ（＝７５ｎｍ×２）を引いて見積もられる６５０ｎｍ程度となる。なお、凹部３３の底の開口の寸法は、例えば、スルーホール３２の寸法を適当に小さく設定することにより、さらに狭くすることができる。
【００５４】
次に、図３（Ｈ）に示すように、層間絶縁膜１４上面、凹部３３の側面、及び凹部３３の底に露出する下部電極１３を覆って、例えば、アルゴンを動作ガスとし、酸素を加えたリアクティブスパッタリングにより、ＮｉＯを厚さ１０ｎｍ堆積して、金属酸化物膜４３を形成する。さらに金属酸化物膜４３上に、例えば、アルゴンを動作ガスとしたスパッタリングにより、Ｐｔを厚さ５０ｎｍ堆積して、導電膜４４を形成する。
【００５５】
なお、金属酸化物膜４３の材料として、抵抗変化膜としての特性を備える、遷移金属酸化物（ＴＭＯ）等の金属酸化物を用いることができ、例えば、ＮｉＯの他に、ＴｉＯ２、ＮｂＯ、ＺｒＯ２、ＷＯ２、Ｃｕ２Ｏ、Ｔａ２Ｏ５、ＺｎＯ、ＣｏＯ、Ａｌ２Ｏ３等を用いることができる。
【００５６】
また、導電膜４４の材料として、Ｐｔの他に、Ｗ、Ｃｕ、ＴｉＮ、Ｔａ、ＴａＮ、Ｔｉ、Ｎｉ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２等を用いることができ、また、これらを組み合わせて積層構造を形成してもよい。
【００５７】
次に、図３（Ｉ）に示すように、導電膜４４上に、フォトリソグラフィにより、上部電極１７の形状のレジストパターンＲＰ４を形成する。レジストパターンＰＲ４をエッチングマスクとし、例えば塩素系ガスを用いたＲＩＥにより、導電膜４４及び金属酸化物膜４３を連続的にエッチングして、同一形状にパターニングされた上部電極１７及び抵抗変化膜１６を残す。その後、レジストパターンＲＰ４を除去する。このようにして、下部電極１３、抵抗変化膜１６、及び上部電極１７を含む抵抗変化素子１０が形成される。
【００５８】
なお、パターニングされた上部電極１７及び抵抗変化膜１６の端と、下部電極１３とは、層間絶縁膜１４を介して離れている。一方、比較例の平行平板型抵抗変化素子（図９参照）では、パターニングされた上部電極及び抵抗変化膜の端が、下部電極の上面上に配置されている。
【００５９】
比較例の平行平板型抵抗変化素子では、上部電極及び抵抗変化膜を、例えばＲＩＥでパターニングするときに生成する揮発性の乏しい導電性反応生成物が、抵抗変化膜の端面に付着して、上部電極と下部電極とが短絡するおそれがある。第１の実施例の構造では、上部電極１７及び抵抗変化膜１６の端と下部電極１３との間に層間絶縁膜１４が介在するので、このような短絡が防止される。
【００６０】
さらに、図３（Ｊ）に示すように、上部電極１７及び抵抗変化膜１６を覆って層間絶縁膜１４上に、例えば、ＴＥＯＳプラズマＣＶＤにより、温度３９０℃で、酸化シリコンを厚さ１００ｎｍ堆積して、層間絶縁膜３４を形成する。
【００６１】
層間絶縁膜３４上に、フォトリソグラフィにより、上部電極１７上に開口するコンタクトホール３５の形状で開口したレジストパターンＲＰ５を形成し、レジストパターンＲＰ５をエッチングマスクとし、例えばフッ素系ガスを用いたＲＩＥにより層間絶縁膜３４をエッチングして、コンタクトホール３５を形成する。その後、レジストパターンＲＰ５を除去する。
【００６２】
次に、コンタクトホール３５を埋め込むよう層間絶縁膜３４上に、例えば、アルゴンを動作ガスとしたスパッタリングにより、Ａｌ膜を厚さ４００ｎｍ堆積する。Ａｌ膜上に、フォトリソグラフィにより、ビット線２３の形状のレジストパターンＲＰ６を形成する。レジストパターンＰＲ６をエッチングマスクとし、例えば塩素系ガスを用いたＲＩＥにより、Ａｌ膜をエッチングして、マスクの下のビット線２３を残す。その後、レジストパターンＲＰ６を除去する。このようにして、第１の実施例の抵抗変化素子及びメモリセルアレイを作製することができる。
【００６３】
以上説明したように、第１の実施例では、スルーホール３２の側壁上に、サイドウォール絶縁膜１５を堆積することにより、スルーホール３２よりも狭い凹部３３が形成される。下部電極１３、抵抗変化膜１６、及び上部電極１７の三層が連続的に積層している部分、つまり、抵抗変化素子１０の動作領域が、凹部３３の底の部分に制限される。
【００６４】
このため、平行平板型電極の広さで動作領域が画定される比較例の抵抗変化素子よりも、動作領域を狭くしやすい。なお、比較例の平行平板型電極の狭さは、フォトリソグラフィのパターニング精度で制限される。
【００６５】
第１の実施例において、動作領域の狭さは、スルーホール３２の開口寸法や、サイドウォール絶縁膜１５の膜厚により、調節することができる。また、このような狭い動作領域を、サイドウォール絶縁膜１５形成時に自己整合的に形成することができる。動作領域を狭くできることにより、消費電力の低減や、集積度の向上も期待される。なお、動作領域を凹部３３の底に制限できるため、上部電極１７全体は、上部電極１７に導通を取るためのコンタクトホール３５の位置合わせマージンを考慮して十分に大きくすることもできる。
【００６６】
次に、図４（Ａ）及び図４（Ｂ）を参照して、第１の実施例の抵抗変化素子の電気特性について説明する。なお、以下の電気特性は、１Ｔ１Ｒ型のメモリセルではなく、抵抗変化素子単体をサンプルとして測定されたものである。
【００６７】
測定サンプルでは、スルーホール３２の開口形状を１辺８００ｎｍの正方形に設定し、スルーホール３２上のサイドウォール絶縁膜１５の厚さが、ステップカバレッジ５０％で、７５ｎｍ（両サイドのサイドウォールの厚さ１５０ｎｍ）である。サイドウォール絶縁膜１５の画定する凹部３３の底の面積は、概ね、６５０ｎｍ×６５０ｎｍ（＝０．４２μｍ２）と見積もられる。この面積が、概ね、測定サンプルの動作領域の広さに対応する。
【００６８】
図４（Ａ）は、第１の実施例の抵抗変化素子のＩＶ特性を示すグラフである。横軸がＶ単位の電圧を示し、縦軸がＡ単位の電流を示す。まず、フォーミング電圧として、０Ｖから４Ｖまで直流電圧をスイープして印加し、フォーミング電圧印加前の高抵抗状態から、初期の低抵抗状態へと遷移させた。フォーミング電圧印加時のコンプライアンス電流は５０μＡとした。
【００６９】
なお、図４（Ａ）は電圧３Ｖまでしか表示されておらず、フォーミング電圧印加時のＩＶ曲線は表示されていない。低抵抗状態への遷移後に、コンプライアンス電流５０μＡを保って、電圧が、低抵抗状態におけるＩＶ曲線Ｃ５上の値まで減少する軌跡Ｃ４が示されている。
【００７０】
リセット電圧として、０Ｖから０．８Ｖまで直流電圧をスイープして印加した。リセット電圧印加により、電流は低抵抗状態におけるＩＶ曲線Ｃ５に沿って増加するが、電圧が概ね０．６Ｖ程度に達すると急激に減少し、高抵抗状態への遷移が生じる。
【００７１】
セット電圧として、０Ｖから３Ｖまで直流電圧をスイープして印加した。セット電圧印加時のコンプライアンス電流は２００μＡとした。セット電圧印加により、電流は高抵抗状態におけるＩＶ曲線Ｃ６に沿って増加するが、電圧が概ね１．２Ｖ程度に達すると急激に増加し、再び低抵抗状態への遷移が生じる。
【００７２】
図４（Ｂ）は、第１の実施例の抵抗変化素子の抵抗変化特性を示すグラフである。横軸が遷移の回数を示すループ数であり、縦軸がΩ単位の抵抗を示す。フォーミング電圧により、初期の低抵抗状態に遷移した後、リセット電圧とセット電圧を繰り返し印加することにより、高抵抗状態と低抵抗状態との間の遷移が繰り返されている。
【００７３】
遷移を繰り返しても、低抵抗状態の抵抗は、１０２Ω〜１０３Ω程度のオーダで安定しており、高抵抗状態の抵抗は、１０５Ω〜１０６Ω程度のオーダで安定している。低抵抗状態と高抵抗状態の抵抗の差が、安定して３桁程度確保されている。
【００７４】
図４（Ｂ）と図１０（Ｂ）を比較するとわかるように、第１の実施例は比較例と比べて、抵抗変化特性のばらつきが改善され、低抵抗状態と高抵抗状態の抵抗差が安定して大きい。第１の実施例の抵抗変化素子をメモリセルに用いることにより、記憶装置の性能向上が期待される。なお、図４（Ａ）と図１０（Ａ）を比較するとわかるように、第１の実施例は比較例と比べて、電圧印加ごとのＩＶ曲線のばらつきも少ない。
【００７５】
なお、電気特性の測定実験では、リセット電圧及びセット電圧をスイープして印加したが、メモリセルとして用いる場合に、スイープ電圧の代わりにパルス電圧を用いることができる。
【００７６】
図５に示すように、低抵抗状態から高抵抗状態に遷移させるリセット動作においては、高抵抗状態への遷移が起こるリセット電圧以上で、低抵抗状態への遷移が起こるセット電圧よりも低いリセット電圧パルスを印加する。一方、高抵抗状態から低抵抗状態に遷移させるセット動作においては、低抵抗状態への遷移が起こるセット電圧以上で、フォーミング時に低抵抗状態への遷移が起こるフォーミング電圧よりも低いセット電圧パルスを印加する。
【００７７】
なお、フォーミング動作でも、スイープ電圧の代わりにパルス電圧を用いることができ、フォーミング時に低抵抗状態への遷移が起こるフォーミング電圧以上のフォーミング電圧パルスを印加する。
【００７８】
例えば１Ｔ１Ｒ型のメモリセルでは、以下のような記憶動作が行われる。抵抗変化素子をセットするときは、選択トランジスタをオンにして、下部電極を接地電位とした状態で、ビット線を介して、抵抗変化素子にセット電圧を印加する。これにより、抵抗変化素子が、低抵抗状態に書き込まれる。この低抵抗状態は、電源供給がなくなっても維持される。
【００７９】
一方、抵抗変化素子をリセットするときは、選択トランジスタをオンにして、下部電極を接地電位とした状態で、ビット線を介して、抵抗変化素子にリセット電圧を印加する。これにより、抵抗変化素子が、高抵抗状態にリセット（消去）される。
【００８０】
抵抗変化素子の状態を検出するときは、選択トランジスタをオンにし、抵抗変化素子には抵抗状態を変えないようリセット電圧よりも低い電圧を印加して、ビット線と接地線との間の抵抗を調べる。
【００８１】
次に、第２の実施例による抵抗変化素子について説明する。第２の実施例の抵抗変化素子は、図３（Ｇ）に示した工程、つまり、スルーホール３２の側壁上にサイドウォール絶縁膜１５を形成し、サイドウォール絶縁膜１５により、底に下部電極１３が露出する凹部３３を画定する工程までは、第１の実施例と同様にして作製される。
【００８２】
ただし、下部電極１３とする導電膜は、例えば、アルゴンを動作ガスとしたスパッタリングにより、Ｎｉを厚さ１００ｎｍ堆積して形成する。下部電極１３の材料として、Ｎｉの他に、Ｐｔ、Ｔｉ、Ｗ、Ｃｕ、Ｔａ、Ｉｒ、Ｒｕ等を用いることができる。
【００８３】
また、サイドウォール絶縁膜１５とする絶縁膜として、酸化シリコン膜でなく、窒化シリコン膜を用いる。窒化シリコン膜は、例えば、アンモニア（ＮＨ３）ガスとモノシラン（ＳｉＨ４）ガスを用い、プラズマＣＶＤにより、温度３９０℃で、厚さ１５０ｎｍ堆積させる。ステップカバレッジは、例えば５０％である。
【００８４】
次に、図６（Ａ）に示すように、サイドウォール絶縁膜１５の画定する凹部３３の底に露出した部分の下部電極１３を酸化して、抵抗変化膜１６Ａを形成する。この酸化は、例えば、酸素雰囲気中３９５℃、３０分のアニールで行う。サイドウォール絶縁膜１５を窒化シリコン膜としたことにより、抵抗変化膜１６Ａ形成の酸化時において、サイドウォール絶縁膜１５からの酸素拡散の影響が抑えられる。
【００８５】
次に、図６（Ｂ）に示すように、層間絶縁膜１４上面、凹部３３の側面、及び凹部３３の底に形成された抵抗変化膜１６Ａを覆って、第１の実施例と同様に、例えば、アルゴンを動作ガスとしたスパッタリングにより、Ｐｔを厚さ５０ｎｍ堆積して、導電膜４４を形成する。
【００８６】
その後、図６（Ｃ）に示すように、導電膜４４を上部電極１７の形状にパターニングして、下部電極１３、抵抗変化膜１６Ａ、及び上部電極１７を含む抵抗変化素子１０Ａが形成される。
【００８７】
さらに、図６（Ｄ）に示すように、層間絶縁膜３４を形成し、層間絶縁膜３４にコンタクトホール３５を形成し、コンタクトホール３５を介して行方向の抵抗変化素子を電気的に接続するビット線２３を形成する。図６（Ｃ）、図６（Ｄ）に示した工程は、第１の実施例の図３（Ｉ）、図３（Ｊ）に示した工程と同様にして行うことができる。
【００８８】
第２の実施例でも、下部電極１３、抵抗変化膜１６Ａ、及び上部電極１７の三層が積層する、抵抗変化素子１０Ａの動作領域が、凹部３３の底の部分に制限され、狭い動作領域を得やすい。第２の実施例の抵抗変化素子も、図２（Ａ）に示した第１の実施例のメモリセルアレイと同様な、１Ｔ１Ｒ型のメモリセルアレイに用いることができる。
【００８９】
次に、図７（Ａ）及び図７（Ｂ）を参照して、第３の実施例によるメモリセルアレイについて説明する。図７（Ａ）は、第３の実施例のメモリセルアレイの概略斜視図であり、図７（Ｂ）は、これに用いられる抵抗変化素子１０Ｂの部分を特に示す概略斜視図である。
【００９０】
絶縁膜（例えば酸化膜基板）１１Ｂ上に、抵抗変化素子１０Ｂが、行列状に複数個配置されている。列方向に並んだ抵抗変化素子１０Ｂの上部電極１７が、共通のビット線２３に接続されている。
【００９１】
第１の実施例のメモリセルアレイは、抵抗変化素子ごとに選択トランジスタを配置した１Ｔ１Ｒ型であったが、第３の実施例のメモリセルアレイでは、抵抗変化素子１０Ｂごとの選択トランジスタが配置されない。
【００９２】
その代わり、行方向に並んだ抵抗変化素子１０Ｂについて、下部電極１３Ｂがつながって共通となっている。行方向に延在する下部電極１３Ｂと、列方向に延在するビット線２３とが、平面視上直交配置される。周辺回路５０により、下部電極１３Ｂとビット線２３に適切な電圧を印加することで、その交点の所望の抵抗変化素子１０Ｂが選択されるクロスポイント型のレジスティブランダムアクセスメモリ（ＲｅＲＡＭ）セルが形成されている。このように、１Ｔ１Ｒ型以外の構造のメモリセルを用いることもできる。クロスポイント型は、選択トランジスタ及びそれに伴う配線が不要となるので、メモリセルの高集積化が容易と考えられる。
【００９３】
図８（Ａ）は、第３の実施例のメモリセルに用いられる抵抗変化素子１０Ｂを示す概略断面図である。抵抗変化素子１０Ｂは、対応する選択トランジスタを持たないことに伴って、下部電極１３Ｂに下方からのプラグが接続されていない点と、一方向に隣接する抵抗変化素子１０Ｂに共通となるように、下部電極１３Ｂがパターニングされている点を除き、第１の実施例の抵抗変化素子１０と同様なものである。
【００９４】
なお、第４の実施例として、図８（Ｂ）に示すように、クロスポイント型のメモリセルアレイに、第２の実施例と同様な抵抗変化素子１０Ｃを用いることもできる。抵抗変化素子１０Ｃは、対応する選択トランジスタを持たないことに伴って、下部電極１３Ｂに下方からのプラグが接続されていない点と、一方向に隣接する抵抗変化素子１０Ｃに共通となるように、下部電極１３Ｂがパターニングされている点を除き、第２の実施例の抵抗変化素子１０Ａと同様なものである。
【００９５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９６】
以上の第１〜第４の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
下部電極と、
前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜と、
前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜と、
前記凹部内に形成された上部電極と、
前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜と
を有する記憶装置。
（付記２）
前記抵抗変化膜は、前記サイドウォール絶縁膜と、前記凹部の底に露出した前記下部電極を覆って形成され、該抵抗変化膜の上に前記上部電極が積層されている付記１に記載の記憶装置。
（付記３）
前記抵抗変化膜は、ＮｉＯ、ＴｉＯ２、ＮｂＯ、ＺｒＯ２、ＷＯ２、Ｃｕ２Ｏ、Ｔａ２Ｏ５、ＺｎＯ、ＣｏＯ、及びＡｌ２Ｏ３のいずれかを含む付記２に記載の記憶装置。
（付記４）
前記下部電極は、Ｎｉ、Ｐｔ、Ｔｉ、Ｗ、Ｃｕ、Ｔａ、Ｉｒ、及びＲｕのいずれかを含む付記１に記載の記憶装置。
（付記５）
半導体基板と、
前記半導体基板上方に複数配置され、各々が、
下部電極、
前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜、
前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜、
前記凹部内に形成された上部電極、及び、
前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜
を含む抵抗変化素子と、
前記半導体基板に、前記抵抗変化素子ごとに形成され、ソース／ドレイン領域が、対応する抵抗変化素子の下部電極に接続されたＭＯＳトランジスタと
を有する半導体装置。
（付記６）
基板と、
前記基板上方に、第１及び第２の方向に複数配置され、各々が、
下部電極、
前記下部電極を覆って形成され、底に該下部電極の露出する開口を有する絶縁膜、
前記開口の側壁上に形成され、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜、
前記凹部内に形成された上部電極、及び、
前記凹部の底で、前記下部電極と前記上部電極との間に形成された抵抗変化膜
を含む抵抗変化素子と
を有し、
前記第１の方向に並んだ複数の前記抵抗変化素子の下部電極は相互に電気的に接続されており、さらに、
前記第２の方向に並んだ複数の前記抵抗変化素子の上部電極を相互に電気的に接続する配線
を有する記憶装置。
（付記７）
下部電極を形成する工程と、
前記下部電極を覆って、底に該下部電極の露出する開口を有する絶縁膜を形成する工程と、
前記開口の側壁上に、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜と、前記凹部の底に露出した前記下部電極を覆う抵抗変化膜を形成する工程と、
前記抵抗変化膜の上に、上部電極を形成する工程と
を有する記憶装置の製造方法。
（付記８）
下部電極を形成する工程と、
前記下部電極を覆って、底に該下部電極の露出する開口を有する絶縁膜を形成する工程と、
前記開口の側壁上に、底に前記下部電極の露出する凹部を画定するサイドウォール絶縁膜を形成する工程と、
前記凹部の底に露出した部分の前記下部電極を酸化することにより、抵抗変化膜を形成する工程と、
前記サイドウォール絶縁膜と、前記凹部の底に露出した前記抵抗変化膜を覆って、上部電極を形成する工程と
を有する記憶装置の製造方法。
【図面の簡単な説明】
【００９７】
【図１】図１は、本発明の第１の実施例の抵抗変化素子の概略断面図である。
【図２】図２（Ａ）は、第１の実施例のメモリセルアレイの概略斜視図であり、図２（Ｂ）は、これに用いられる抵抗変化素子の部分を示す概略斜視図である。
【図３】図３（Ａ）〜図３（Ｊ）は、第１の実施例の抵抗変化素子及びメモリセルアレイの製造工程を説明するための概略断面図である。
【図４】図４（Ａ）及び図４（Ｂ）は、それぞれ、第１の実施例の抵抗変化素子の、ＩＶ特性及び抵抗変化特性を示すグラフである。
【図５】図５は、リセット電圧及びセット電圧として印加するパルス電圧の例を示すグラフである。
【図６】図６（Ａ）〜図６（Ｄ）は、第２の実施例の抵抗変化素子（及びメモリセルアレイ）の製造工程を説明するための概略断面図である。
【図７】図７（Ａ）は、第３の実施例のメモリセルアレイの概略斜視図であり、図７（Ｂ）は、これに用いられる抵抗変化素子の部分を示す概略斜視図である。
【図８】図８（Ａ）及び図８（Ｂ）は、それぞれ、第３の実施例及び第４の実施例のメモリセルアレイに用いられる抵抗変化素子の概略断面図である。
【図９】図９は、比較例の抵抗変化素子の概略断面図である。
【図１０】図１０（Ａ）及び図１０（Ｂ）は、それぞれ、比較例の抵抗変化素子の、ＩＶ特性及び抵抗変化特性を示すグラフである。
【図１１】図１１は、フェーズチェンジランダムアクセスメモリの構造例を示す概略断面図である。
【符号の説明】
【００９８】
１１  層間絶縁膜
１２  導電性プラグ
１３  下部電極
１４  層間絶縁膜
１５  サイドウォール絶縁膜
１６  抵抗変化膜
１７  上部電極
１８  動作領域
【図１】
2010016075.tif 000003
【図２】
2010016075.tif 000004
【図３】
2010016075.tif 000005
【図４】
2010016075.tif 000006
【図５】
2010016075.tif 000007
【図６】
2010016075.tif 000008
【図７】
2010016075.tif 000009
【図８】
2010016075.tif 000010
【図９】
2010016075.tif 000011
【図１０】
2010016075.tif 000012
【図１１】
2010016075.tif 000013