(57)【要約】【課題】ＳＲＡＭの回路面積の増大を抑制しつつＳＮＭの小さな異常メモリセルの検出感度を向上させる。【解決手段】本発明によるＳＲＡＭは、メモリセル１０と、プリチャージ回路（２０）とを具備する。リードテストモード時、プリチャージ回路２０は、メモリセル１０へのデータの書き込みと読み出しの間において、ノード対ＮＤ１１、ＮＤ１２のうち、少なくともローレベルのデータを保持するノードに対し、電源電圧ＶＤＤを供給する。【選択図】図５
2010061731.tif 000002
【特許請求の範囲】
【請求項１】
ワード線が活性化されることによって、ビット線対に電気的に接続されるノード対を有するメモリセルと、
通常モード時、前記メモリセルに対するデータの書き込み前又は読み出し前に、前記ビット線対を電源電圧でプリチャージするプリチャージ回路と、
を具備し、
リードテストモード時、前記プリチャージ回路は、前記メモリセルへのデータの書き込みと読み出しの間において、前記ノード対のうち、少なくともローレベルのデータを保持するノードに対し、前記電源電圧を供給する
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）。
【請求項２】
請求項１に記載のＳＲＡＭにおいて、
前記リードテストモード時、前記プリチャージ回路は、前記メモリセルへのデータの書き込みと読み出しの間において、ハイレベルのデータが書き込まれたノードに電気的に接続されたビット線と、電源との接続を切断する
ＳＲＡＭ。
【請求項３】
請求項１又は２に記載のＳＲＡＭにおいて、
前記ビット線対に接続された他のメモリセルを更に具備し、
前記リードテストモード時、前記他のメモリセルは、前記メモリセルに書き込まれたデータに対する反転データを保持し、前記プリチャージ回路は、前記他のメモリセルから前記反転データが読み込まれた後に、前記ノード対のうちローレベルを保持するノードに対して前記電源電圧を供給する
ＳＲＡＭ。
【請求項４】
請求項１から３のいずれか１項に記載のＳＲＡＭにおいて、
前記ビット線対のうち、ハイレベルのデータが書き込まれたノードに電気的に接続されたビット線の電圧を引き下げるプルダウン回路を更に具備する
ＳＲＡＭ。
【請求項５】
請求項４に記載のＳＲＡＭにおいて、
前記プルダウン回路は、前記ビット線対と異なる他のビット線対に接続され、前記他のビット線対のうち、ハイレベルのデータが書き込まれたノードに電気的に接続されたビット線の電圧を引き下げる
ＳＲＡＭ。
【請求項６】
請求項１に記載のＳＲＡＭにおいて、
前記リードテストモード時、前記プリチャージ回路は、前記メモリセルへのデータの書き込みと読み出しの間において、前記ノード対に対し、前記電源電圧を供給する
ＳＲＡＭ。
【請求項７】
メモリセルのノード対にデータを書き込むステップと、
テストモード時、プリチャージ回路が、前記ノード対のうち、少なくともローレベルのデータが書き込まれたノードに電源電圧を供給するステップと、
前記電源電圧の供給を停止して前記メモリセルからデータを読み出すステップと、
前記読み出しデータと前記書き込みデータとを比較して前記メモリセルが不良か否かを判定するステップと、
を具備するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のテスト方法。
【請求項８】
請求項７に記載のＳＲＡＭのテスト方法において、
前記電源電圧を供給するステップは、前記プリチャージ回路が、ハイレベルのデータが書き込まれたノードに対する前記電源電圧の供給を停止するステップを備える
ＳＲＡＭのテスト方法。
【請求項９】
請求項８に記載のＳＲＡＭのテスト方法において、
前記電源電圧を供給するステップの前において、
前記メモリセルと同じビット線に接続された他のメモリセルのノード対から、前記書き込みデータに対する反転データを読み出すステップを更に具備するＳＲＡＭのテスト方法。
【請求項１０】
請求項７から９のいずれか１項に記載のＳＲＡＭのテスト方法において、
前記電源電圧を供給するステップにおいて、前記プリチャージ回路が電源電圧を供給する間、プルダウン回路が、ハイレベルのデータが書き込まれたノードに接続するビット線の電圧を引き下げるステップを更に具備する
ＳＲＡＭのテスト方法。
【請求項１１】
請求項７に記載のＳＲＡＭのテスト方法において、
前記電源電圧を供給するステップは、前記プリチャージ回路が、前記ノード対に前記電源電圧を供給するステップを備える
ＳＲＡＭのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ、及びＳＲＡＭのテスト方法に関する。
【背景技術】
【０００２】
図１は、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＳＲＡＭにおけるメモリセル１００及び周辺回路の構成を示す図である。図１を参照して、メモリセル１００は、２つのＣＭＯＳインバータＩＮＶ１０、ＩＮＶ２０で構成した正帰還ループ（フリップフロップ）と、ビット線対ＢＬ１０、ＢＶ２０とインバータＩＮＶ１０、ＩＮＶ２０との接続を制御する２つのＮチャネル型ＭＯＳトランジスタＮ１１０、Ｎ１２０（以下、選択トランジスタＮ１１０、Ｎ１２０と称す）を備える。
【０００３】
詳細には、２つのインバータＩＮＶ１０、ＩＮＶ２０は、第１電源ＶＤＤと第２電源（ＧＮＤ）との間に接続される。インバータＩＮＶ１０の出力はノードＮＤ１１０を介してインバータＩＮＶ２０の入力に接続され、インバータＩＮＶ２０の出力はノードＮＤ１２０を介してインバータＩＮＶ１０の入力に接続される。ノードＮＤ１１０は、ゲートがワード線ＷＬ１００に接続された選択トランジスタＮ１１０を介してビット線ＢＬ１０に接続され、ノードＮＤ１２０は、ゲートがワード線ＷＬ１００に接続された選択トランジスタＮ１２０を介してビット線ＢＬ２０に接続される。
【０００４】
ワード線ＷＬ１００が活性化されることで、選択トランジスタＮ１１０、Ｎ１２０はオン状態となり、ノード対ＮＤ１１０、１２０とビット線対ＢＬ１０、ＢＬ２０は電気的に接続される。これにより、ノード対ＮＤ１１０、１２０は、ビット線対ＢＬ１０、ＢＬ２０から供給された電圧を保持する（データライト）。あるいは、ノード対ＮＤ１１０、１２０で保持された電圧がビット線対ＢＬ１０、ＢＬ２０を介して図示しないセンスアンプに入力される。センスアンプでは入力された電圧と閾値とを比較して、データの値を確定する（データリード）。このように、メモリセル１００に対するデータの書き込み、又はメモリセル１００からのデータの読み出しが行なわれる。
【０００５】
又、データの書き込み及び読み出し前には、プリチャージ回路２００によってビット線対ＢＬ１０、ＢＬ２０が電源電圧ＶＤＤにプリチャージされる。プリチャージ回路２００は、ゲートに入力されるプリチャージ制御信号ＰＲＢ１０に応じて、第１電源ＶＤＤとビット線対ＢＬ１０、ＢＬ２０とを電気的に接続するＰチャネル型ＭＯＳトランジスタＰ１０、Ｐ２０（以下、プリチャージトランジスタＰ１０、Ｐ２０と称す）を備える。
【０００６】
このような構成のＳＲＡＭに対してリードテストを行なっても、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）が小さく不良発生率が高いメモリセルを検出できない場合がある。
【０００７】
図１及び図２を参照して、従来技術によるリードテストの動作とその問題点について説明する。図２は、従来技術によるリードテストの動作を示すタイミングチャートである。
【０００８】
時刻Ｔ１までに、ノードＮＤ１１０に“１”を、ノードＮＤ１２０に“０”が書き込まれる。時刻Ｔ１において、プリチャージ制御信号ＰＲＢ１０がローレベルに遷移することでビット線対ＢＬ１０、ＢＬ２０はハイレベルにプリチャージされる。時刻Ｔ２において、プリチャージ制御信号ＰＲＢ１０がハイレベルに遷移するとともに、ワード線ＷＬ１００が活性化されメモリセルが選択される。これによりビット線対と第１電源ＶＤＤとの接続が切り離され、メモリセル１００に書き込まれたデータがリードされる。
【０００９】
時刻Ｔ２からワード線ＷＬ１００が非活性化される時刻Ｔ３までの間、ハイレベルにプリチャージされたビット線ＢＬ２０によって、データ“０”を保持するノードＮＤ１２０の電圧が引き上げられる。ここで、メモリセル１００が正常である場合、ノードＮＤ１２０における電圧は、インバータＩＮＶ１０の論理閾値電圧よりも低い電圧までしか上昇しない。このため、ノードＮＤ１２０の電圧は、ビット線ＢＬ２０のディスチャージに伴いローレベル（データ“０”）に復帰する。この場合、時刻Ｔ３までに読み出されるデータは書き込みデータと同じ値となり、メモリセルが正常であることが確認される。一方、メモリセル１００に異常があり、ノードＮＤ１２０における電圧が、インバータＩＮＶ１０の論理閾値電圧を超える場合、事前に書き込まれたデータと異なる（反転した）データが読み出される（図示なし）。このような場合、当該メモリセルは異常なメモリセルと判定される。
【００１０】
しかし、メモリセル１００に異常があっても、ノードＮＤ１２０における電圧が、インバータＩＮＶ１０の論理閾値電圧よりも低い電圧までしか上昇せず、書き込みデータが反転しない場合がある。これは、データを読み出す際、ビット線ＢＴ２０がディスチャージされるため、ノードＮＤ１２０の電圧上昇よりも速くビット線ＢＴ２０の電荷が放出されるからである。このように、メモリセル１００に異常があった場合でも、書き込みデータと同じ値のデータを読み出し、エラーなし（正常）と判定されることがある。
【００１１】
時刻Ｔ３〜Ｔ５では、時刻Ｔ１〜Ｔ３の動作を繰り返す。
【００１２】
以上のように、従来技術によるリードテストでＳＮＭの検査を行なっても、メモリセルの異常を検出できない場合がある。このような問題を解決するテスト用回路が、例えば、Ａｎｎｅ  Ｍｅｉｘｎｅｒ，  Ｊａｓｈ  Ｂａｎｉｋ著  Ｗｅａｋ  Ｗｒｉｔｅ  Ｔｅｓｔ  Ｍｏｄｅ：Ａｎ  ＳＲＡＭ  Ｃｅｌｌ  Ｓｔａｂｉｌｉｔｙ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ  Ｔｅｃｈｎｉｐｕｅ，Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｔｅｓｔ  ｃｏｎｆｅｒｅｎｃｅ，  １９９７に記載されている（非特許文献１）。
【００１３】
図３及び図４を参照して、非特許文献１に記載のテスト用回路を用いたリードテストの動作を説明する。図３は、非特許文献１に記載のメモリセル１００及び周辺回路（プリチャージ回路２００、テスト用回路３００）の構成を示す図である。図４は、非特許文献１に記載のテスト用回路３００を用いたリードテストの動作を示すタイミングチャートである。
【００１４】
テスト開始から時刻Ｔ２までは、図２に示す従来例の動作と同じである。時刻Ｔ２において、プリチャージ制御信号ＰＲＢ１０がハイレベルに遷移するとともに、ワード線ＷＬ１００が活性化されメモリセルが選択される。この際、テスト用回路３００に入力される制御信号ＷＲ０がハイレベル、制御信号ＷＲ１がローレベルとなることで、ビット線ＢＬ２０の電圧は第１電源ＶＤＤにより高電位側に引き上げられ、ビット線ＢＬ１０の電圧は、ＧＮＤにより低電位側に引き下げられる。
【００１５】
ノードＮ１２０の電圧が引き上げられ、ノードＮ１１０の電圧が引き下げられることにより、インバータＩＮＶ１０の論理閾値電圧は、実際の値より引き下げられ、インバータＩＮＶ２０の論理閾値電圧は引き上げられる。すなわち、テスト用回路３００によって、ノード対Ｎ１１０、１２０で保持しているデータは反転し易い状態となる。このため、従来技術ではデータが反転しないような異常メモリセルでも、プリチャージされたビット線ＢＴ２０の接続によって書き込みデータは反転し異常を検出することができる。ここで、テスト用回路３００は、正常メモリセルの場合にはデータの反転が起こらないようにノード電圧のプルアップ又はプルダウンを行なう。従って、非特許文献１に記載の方法によれば、ＳＮＭが小さく従来技術では検出できない異常メモリセルを検出することが可能となる。
【非特許文献１】Ａｎｎｅ  Ｍｅｉｘｎｅｒ，  Ｊａｓｈ  Ｂａｎｉｋ著  Ｗｅａｋ  Ｗｒｉｔｅ  Ｔｅｓｔ  Ｍｏｄｅ：Ａｎ  ＳＲＡＭ  Ｃｅｌｌ  Ｓｔａｂｉｌｉｔｙ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ  Ｔｅｃｈｎｉｑｕｅ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｔｅｓｔ  ｃｏｎｆｅｒｅｎｃｅ，  １９９７
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、非特許文献１に記載の技術では、テスト用回路３００を新たに追加するため、半導体記憶装置全体の回路面積が増大してしまう。このため、回路面積を増大せずに、ＳＮＭが小さく不良発生確率が高いメモリセルを検出する技術が求められている。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１８】
本発明によるＳＲＡＭは、ワード線が活性化されることによって、ビット線対（ＢＬ１、ＢＬ２）に電気的に接続されるノード対（ＮＤ１１、ＮＤ１２）を有するメモリセル（１０）と、通常モード時、メモリセル（１０）に対するデータの書き込み前、又は読み出し前に、ビット線対（ＢＬ１、ＢＬ２）を電源電圧（ＶＤＤ）でプリチャージするプリチャージ回路（２０）とを具備する。リードテストモード時、プリチャージ回路（２０）は、メモリセル（１０）へのデータの書き込みと読み出しの間において、ノード対（ＮＤ１１、ＮＤ１２）のうち、少なくともローレベルのデータを保持するノードに対し、電源電圧（ＶＤＤ）を供給する。
【００１９】
本発明では、プリチャージ回路（２０）によって、ローレベルの電圧を保持するノードの電圧をバイアスし、メモリセルのＳＮＭを強制的に小さくしている。この際、保持データが反転しない場合、ＳＮＭは充分大きい正常メモリセルであると判定し、保持データが反転する場合、ＳＮＭが所望の大きさよりも小さい異常メモリセルと判定する。このように、本発明ではプリチャージ回路（２０）によって異常メモリセルの検出感度を向上させることができる。又、プリチャージ回路（２０）は、通常動作（データの書き込み又は読み出し）に利用される回路であるため、回路面積は増大しない。
【００２０】
又、本発明によるＳＲＡＭのテスト方法は、メモリセル（１０）のノード対（ＮＤ１１、ＮＤ１２）にデータを書き込むステップと、テストモード時、プリチャージ回路（２０）が、ノード対（ＮＤ１１、ＮＤ１２）のうち、少なくともローレベルのデータが書き込まれたノードに電源電圧（ＶＤＤ）を供給するステップと、電源電圧（ＶＤＤ）の供給を停止してメモリセル（１０）からデータを読み出すステップと、読み出しデータと書き込みデータとを比較してメモリセル（１０）が不良か否かを判定するステップとを具備する。
【発明の効果】
【００２１】
本発明によれば、ＳＲＡＭの回路面積の増大を抑制しつつＳＮＭの小さな異常メモリセルの検出感度を向上することができる。
【発明を実施するための最良の形態】
【００２２】
本発明によるＳＲＡＭは、複数のワード線及びビット線対に接続され、アレイ状に配列された複数のメモリセルを具備する。複数のメモリセルの各々にはプリチャージ回路が接続される。以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２３】
１．第１の実施の形態
図５及び図６を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第１の実施の形態を説明する。
【００２４】
（ＳＲＡＭの構成）
図５は、第１の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第１の実施の形態におけるＳＲＡＭは、ビット線対ＢＬ１、ＢＬ２及びワード線ＷＬ１０に接続されたメモリセル１０と、ビット線対ＢＬ１、ＢＬ２をプリチャージするプリチャージ回路２０と、プリチャージ回路２０を制御するプリチャージ制御回路３０を具備する。プリチャージ制御回路３０は、図示しない他のビット線対に接続されたプリチャージ回路も制御する。
【００２５】
図５を参照して、メモリセル１０は、２つのＣＭＯＳインバータＩＮＶ１、ＩＮＶ２で構成した正帰還ループ（フリップフロップ）と、ビット線対ＢＬ１、ＢＶ２とインバータＩＮＶ１、ＩＮＶ２との接続を制御する２つのＮチャネル型ＭＯＳトランジスタＮ１１、Ｎ１２（以下、選択トランジスタＮ１１、Ｎ１２と称す）を備える。
【００２６】
詳細には、２つのインバータＩＮＶ１、ＩＮＶ２は、第１電源ＶＤＤと第２電源（ＧＮＤ）との間に接続される。インバータＩＮＶ１は、ノードＮＤ１１を介して接続されるＰチャネル型ＭＯＳトランジスタＰ１１とＮチャネル型ＭＯＳトランジスタＮ１３を備える。インバータＩＮＶ２は、ノードＮＤ１２を介して接続されるＰチャネル型ＭＯＳトランジスタＰ１２とＮチャネル型ＭＯＳトランジスタＮ１４を備える。インバータＩＮＶ１の出力はノードＮＤ１１を介してインバータＩＮＶ２の入力に接続され、インバータＩＮＶ２の出力はノードＮＤ１２を介してインバータＩＮＶ１の入力に接続される。ノードＮＤ１１は、ゲートがワード線ＷＬ１０に接続された選択トランジスタＮ１１を介してビット線ＢＬ１に接続され、ノードＮＤ１２は、ゲートがワード線ＷＬ１０に接続された選択トランジスタＮ１２を介してビット線ＢＬ２に接続される。
【００２７】
ワード線ＷＬ１０が活性化されることで、選択トランジスタＮ１１、Ｎ１２はオン状態となり、ノード対ＮＤ１１、１２とビット線対ＢＬ１、ＢＬ２は電気的に接続される。これにより、ノード対ＮＤ１１、１２は、ビット線対ＢＬ１、ＢＬ２から供給された電圧を保持する（データライト）。あるいは、ノード対ＮＤ１１、１２で保持された電圧がビット線対ＢＬ１、ＢＬ２を介して図示しないセンスアンプに入力される。センスアンプでは入力された電圧と閾値とを比較して、データの値を確定する（データリード）。このように、メモリセル１０に対するデータの書き込み、又はメモリセル１０からのデータの読み出しが行なわれる。
【００２８】
プリチャージ回路２０は、第１電源ＶＤＤとビット線ＢＬ１と間に接続されたＰチャネル型ＭＯＳトランジスタＰ１と、第１電源ＶＤＤとビット線ＢＬ２と間に接続されたＰチャネル型ＭＯＳトランジスタＰ２を備える。以下ではＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２をプリチャージトランジスタＰ１、Ｐ２と称す。プリチャージトランジスタＰ１は、ゲートに入力されるプリチャージ制御信号に応じてビット線ＢＬ１と第１電源ＶＤＤとの電気的接続を制御する。プリチャージトランジスタＰ２は、ゲートに入力されるプリチャージ制御信号に応じてビット線ＢＬ２と第１電源ＶＤＤとの電気的接続を制御する。テストモードの際、第１の実施の形態におけるプリチャージトランジスタＰ１、Ｐ２には、共通のプリチャージ制御信号ＰＲＢ１が入力され、ビット線対ＢＬ１、ＢＬ２へのプリチャージが同時に行なわれる。
【００２９】
通常モードの際、プリチャージ制御回路３０は、従来技術と同様にメモリセルに対するデータの書き込み及び読み出し前において、ローレベルのプリチャージ制御信号を出力し、データの書き込み及び読み出し時には、プリチャージ制御信号をハイレベルに遷移させる。これにより、プリチャージ回路２０は、データの書き込み及び読み出し前にビット線対ＢＬ１、ＢＬ２をプリチャージする。一方、リードテストモードでは、プリチャージ制御回路３０は、通常モードと異なる制御を行なう。リードテストモードにおける動作の詳細は後述する。テストモード時においてプリチャージ制御回路３０は、外部のテスト装置（図示なし）からの制御信号に応じてプリチャージ制御信号を出力しても良い。
【００３０】
第１の実施の形態におけるＳＲＡＭでは、テストモードの際、プリチャージ回路２０によってノード対ＮＤ１１、ＮＤ１２の電圧がプルアップされ、メモリセル１０内のインバータの閾値電圧を意図的に低下させる。これにより、従来の手法では検出できない異常なメモリセルを検出することができる。
【００３１】
（テストモードにおける動作）
図６を参照して、テストモードにおけるＳＲＡＭの第１の実施の形態における動作の詳細を説明する。図６は、第１の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００３２】
テストモードでは、データの書き込み（〜時刻Ｔ１）、ビット線のプリチャージ（時刻Ｔ１〜時刻Ｔ２）、ＳＮＭ縮小化処理（時刻Ｔ２〜時刻Ｔ３）、データリードのためのビット線のプリチャージ（時刻Ｔ３〜時刻Ｔ４）、データの読み出し（時刻Ｔ４〜時刻Ｔ５）、及び異常の有無判定（時刻Ｔ５〜）が行なわれる。
【００３３】
先ず、時刻Ｔ１までに、ノードＮＤ１１に“１”（ハイレベル）を、ノードＮＤ１２に“０”（ローレベル）が書き込まれる。この際、プリチャージ回路２０は、通常モードと同様に、ハイレベルのプリチャージ制御信号ＰＲＢ１に応じて第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２との接続を切断する。時刻Ｔ１において、プリチャージ制御信号ＰＲＢ１はローレベルに遷移するとともに、ワード線ＷＬ１０は非活性化される。これにより、メモリセル１０はビット線対ＢＬ１、ＢＬ２から切り離され、ビット線対ＢＬ１０、ＢＬ２０はプリチャージ回路２０によってハイレベルにプリチャージされる。
【００３４】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ１はローレベルを維持し、ワード線ＷＬ１０は活性化される。これにより、プリチャージ回路２０からノード対ＮＤ１１、ＮＤ１２に対し、ビット線対ＢＬ１、ＢＬ２を介して電源電圧ＶＤＤが供給される。プリチャージ回路２０によるノード対ＮＤ１１、ＮＤ１２への電圧供給は、時刻Ｔ３においてワード線ＷＬ１０が非活性化されるまで行われる。時刻Ｔ２から時刻Ｔ３の間、プリチャージ回路２０によってノードＮＤ１２の電圧はローレベル“０”から所定の電圧だけ引き上げられる。これに伴いノードＮＤ１１の電圧は、ハイレベル“１”から所定の電圧だけ降下する。
【００３５】
ここで、メモリセルが正常である場合、ノードＮＤ１２の電圧はインバータＩＮＶ１の論理閾値電圧よりも低い値で一定となり、ノードＮＤ１１の電圧はインバータＩＮＶ２の論理閾値電圧よりも高い値で一定となる。すなわち、プリチャージ回路２０からの電圧供給があっても、書き込まれたデータの反転は起こらない。
【００３６】
一方、ＳＮＭが小さく不良発生率が高いメモリセルの場合、インバータＩＮＶ１又はインバータＩＮＶ２の論理閾値電圧は正常な値と異なる値を示す。このため、正常なメモリセルと比較して、ノードＮＤ１２の電圧は、インバータＩＮＶ１の論理閾値電圧を超え易くなる。あるいはノードＮＤ１１の電圧は、インバータＩＮＶ２の論理閾値電圧を下回り易くなる。このような状態のメモリセルに、プリチャージ回路２０から高電圧（電源電源電圧ＶＤＤ）を印加すると、メモリセル１０に書き込まれたデータの値は反転する。例えば、Ｎチャネル型ＭＯＳトランジスタＮ１４が正常なものよりも高抵抗である場合、ノードＮＤ１２の電圧は、正常なメモリセルよりも大きく引き上げられ、インバータＩＮＶ１の論理閾値電圧を超える。又、選択トランジスタＮ１２が正常なものよりも低抵抗である場合も同様に、ノードＮＤ１２の電圧は、正常なメモリセルよりも大きく引き上げられ、インバータＩＮＶ１の論理閾値電圧を超える。更に、Ｐチャネル型ＭＯＳトランジスタＰ１１が正常なものよりも高抵抗である場合、インバータＩＮＶ１の論理閾値電圧が低下し、ノードＮＤ１２の電圧は、インバータＩＮＶ１の論理閾値電圧を超えてしまう。以上のような場合、ノード対ＮＤ１１、ＮＤ１２で保持するデータは反転する。
【００３７】
時刻Ｔ３から時刻Ｔ４において、データの読み出し処理のためのプリチャージ処理が行なわれる。詳細には、プリチャージ制御信号ＰＲＢ１はローレベルを維持し、ワード線ＷＬ１０は非活性化される。これによりプリチャージ回路２０は、ビット線対ＢＬ１、ＢＬ２をハイレベルにプリチャージする。続く時刻Ｔ４から時刻Ｔ５の間において、メモリセル１０からデータが読み出される。ここではプリチャージ制御信号ＰＲＢ１がハイレベルに遷移するとともにワード線ＷＬ１０は非活性化される。これにより第１電源ＶＤＤとビット線対ＢＬ１、ＢＬ２とが切り離され、メモリセル１０からデータが読み出される。
【００３８】
時刻Ｔ４から時刻Ｔ５の間にメモリセル１０から読み出されたデータと、時刻Ｔ１までに書き込まれたデータが一致する場合、メモリセル１０は正常と判定され、両者が異なる場合、異常有りと判定される。
【００３９】
本発明では、データの書き込み後、プリチャージ回路２０によって高電圧をノード対ＢＬ１、ＢＬ２に印加することで、メモリセル１０のＳＮＭを強制的に小さくする。ここではＳＮＭが正常値である場合、ＳＮＭが小さくなっても保持データが反転しない。一方、ＳＮＭが所望の大きさよりも小さく、従来方法では検出されないような異常メモリセルの場合、プリチャージ回路２０によってＳＮＭが更に小さくなるため、保持データは反転してしまう。このように、プリチャージ回路２０によってＳＮＭを小さくすることで異常メモリセルの検出感度を向上させることができる。
【００４０】
上述の異常メモリセルの検出動作では、時刻Ｔ１までにノードＮＤ１１にデータ“１”を、ノードＮＤ１２にデータ“０”を保持させたが、これに対して反転したデータを書き込んでも良い。すなわち、時刻Ｔ１までにノードＮＤ１１にデータ“０”を、ノードＮＤ１２にデータ“１”を保持させて、上述と同様な動作を行いリードテストを行なっても良い。この場合、Ｎチャネル型ＭＯＳトランジスタＮ１３が高抵抗である異常メモリセル、選択トランジスタＮ１１が低抵抗である異常メモリセル、Ｐチャネル型ＭＯＳトランジスタＰ１２が高抵抗である異常メモリセルを検出できる。
【００４１】
本発明によるＳＲＡＭでは、データ“０”（ローレベル）を保持するノードの電圧を、ビット線容量にチャージされた電荷のみによって引き上げるのではなく、電源電圧ＶＤＤによって嵩上げする（バイアスする）。このため、従来技術によるリードテストでは検出できない（排除できない）異常ＳＲＡＭのＳＮＭを更に小さくして、検出感度を向上させることができる。
【００４２】
又、本発明によるＳＲＡＭと図１に示す従来技術との変更点は、テストモードにおけるプリチャージ制御回路の動作（時刻Ｔ２〜時刻Ｔ３におけるプリチャージ制御信号）のみである。このため、メモリセル及びプリチャージ回路を変更することなく、ＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。すなわち、本発明によれば、回路面積を増大することなくＳＲＡＭの異常検出感度を向上させることができる。
【００４３】
２．第２の実施の形態
図７及び図８を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第２の実施の形態を説明する。
【００４４】
図７は、第２の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第１の実施の形態におけるＳＲＡＭでは、テストモード時、同じタイミングで信号レベルが切り替わるプリチャージ制御信号ＰＢ１によってプリチャージ回路２０が制御される。これにより、ビット線対ＢＬ１、ＢＬ２に電源電圧ＶＤＤがバイアスされ、異常のあるメモリセルのデータを強制的に反転させていた。一方、第２の実施の形態におけるＳＲＡＭでは、テストモード時、異なるタイミングで信号レベルが切り替わるプリチャージ制御信号ＰＢ２、ＰＢ３によってプリチャージトランジスタＰ１、Ｐ２のそれぞれが制御される。
【００４５】
（ＳＲＡＭの構成）
図７を参照して、第２の実施の形態におけるＳＲＡＭは、第１の実施の形態におけるプリチャージ制御回路３０に替えて、プリチャージ制御回路３１を備える。プリチャージ制御回路３１は、テストモードの際、２つのプリチャージ制御信号ＰＲＢ２、ＰＲＢ３をプリチャージ回路２０に出力してプリチャージ回路２０の動作を制御する。第２の実施の形態におけるプリチャージトランジスタＰ１は、ゲートに入力されるプリチャージ制御信号ＰＲＢ２に応じて第１電源ＶＤＤとビット線ＢＬ１との接続を制御し、プリチャージトランジスタＰ２は、ゲートに入力されるプリチャージ制御信号ＰＲＢ３に応じて第１電源ＶＤＤとビット線ＢＬ２との接続を制御する。その他の構成は、第１の実施の形態と同様であるので説明は省略する。尚、通常モードの際、プリチャージ制御回路３１は、第１の実施の形態におけるプリチャージ制御回路３０と同様に動作する。
【００４６】
（テストモードにおける動作）
図８を参照して、テストモードにおけるＳＲＡＭの第２の実施の形態における動作の詳細を説明する。図８は、第２の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００４７】
本実施の形態のテスト動作は、時刻Ｔ２から時刻Ｔ３のみが第１の実施の形態と異なり、他の時刻における動作は同様である。このため、以下では、時刻Ｔ２から時刻Ｔ３における動作のみを説明し、他の時刻における動作の説明は省略する。
【００４８】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ２はハイレベルに遷移し、プリチャージ制御信号ＰＲＢ３はローレベルを維持する。又、ワード線ＷＬ１０は活性化される。これにより、プリチャージ回路２０からノードＮＤ１２に対し、ビット線対ＢＬ２を介して電源電圧ＶＤＤが供給される。プリチャージ回路２０によるノードＮＤ１２への電圧供給は、時刻Ｔ３においてワード線ＷＬ１０が非活性化されるまで行われる。すなわち、プリチャージ回路２０は、時刻Ｔ２から時刻Ｔ３までの間、ノードＮＤ１１への電源電圧の供給を遮断しつつノードＮＤ１２に電源電圧を供給する。又、プリチャージ回路２０によって第１電源ＶＤＤとビット線ＢＬ１は切り離されているため、ノードＮＤ１１には、電源電圧ＶＤＤは供給されない。このため、ノードＮＤ１１は、ビット線ＢＬ１を介して電荷が放出される。
【００４９】
時刻Ｔ２から時刻Ｔ３の間、プリチャージ回路２０によってノードＮＤ１２の電圧はローレベル“０”から所定の電圧だけ引き上げられる。一方、ノードＮＤ１１の電圧は、ハイレベル“１”から所定の電圧だけ降下するが、プリチャージ回路２０によってノードＮＤ１１の電圧を引き上げることがないため、ノードＮＤ１１の電圧は第１の実施の形態よりも大きく降下する。このため、第２の実施の形態における時刻Ｔ２から時刻Ｔ３の間では第１の実施の形態よりもデータが反転し易い状態となる。すなわち、第２の実施の形態におけるＳＲＡＭは、第１の実施の形態におけるＳＲＡＭよりも異常メモリセルの検出感度を向上させることができる。
【００５０】
又、メモリセル１０に、図８に示される書き込みデータの逆データ（反転データ）を書き込んでリードテストを行なうことで、上述のテストで検出されない他の素子の異常を検出することができる。この場合、ノードＮＤ１１にデータ“０”が書き込まれ、ノードＮＤ１２にデータ“１”が書き込まれてリードテストが行なわれる。又、時刻Ｔ２から時刻Ｔ３において、図８に示される一例に対して反転した信号レベルのプリチャージ制御信号ＰＲＢ２、ＰＲＢ３がプリチャージ回路２０に入力される。これにより、時刻Ｔ２から時刻Ｔ３では、データ“０”を保持するノードＮＤ１１にビット線ＢＬ１から電源電圧ＶＤＤが供給され、ノードＮＤ１２からビット線ＢＬ２に電荷が放出される。このように、動作することで、メモリセル１０内の他の素子の異常を検出することができる。
【００５１】
第２の実施の形態におけるＳＲＡＭも、第１の実施の形態と同様に、データ“０”（ローレベル）を保持するノードの電圧を、ビット線容量にチャージされた電荷のみによって引き上げるのではなく、電源電圧ＶＤＤによって嵩上げする（バイアスする）。このため、ＳＮＭが小さく不良発生率が高いにもかかわらず従来技術によるリードテストでは検出できない（排除できない）異常ＳＲＡＭを検出（排除）することが可能となる。
【００５２】
又、第１の実施の形態と同様に、第２の実施の形態のＳＲＡＭと図１に示す従来技術との変更点は、テストモードにおけるプリチャージ制御回路の動作（時刻Ｔ２〜時刻Ｔ３におけるプリチャージ制御信号）のみである。このため、メモリセル及びプリチャージ回路を変更することなく、ＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。
【００５３】
３．第３の実施の形態
図９及び図１０を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第３の実施の形態を説明する。
【００５４】
図９は、第３の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第１の実施の形態におけるＳＲＡＭでは、テストモード時、同じタイミングで信号レベルが切り替わるプリチャージ制御信号ＰＢ１によってプリチャージ回路２０が制御される。これにより、ビット線対ＢＬ１、ＢＬ２に電源電圧ＶＤＤがバイアスされ、異常のあるメモリセルのデータを強制的に反転させていた。一方、第３の実施の形態におけるＳＲＡＭでは、テストモード時、異なるタイミングで信号レベルが切り替わるプリチャージ制御信号ＰＢ４、ＰＢ５によってプリチャージトランジスタＰ１、Ｐ２のそれぞれが制御される。又、同じビット線対に接続された他のメモリセルに書き込まれたデータを用いてノード対の一方の電圧を引き下げることで、更に異常検出感度の高いＳＲＡＭとなる。
【００５５】
（ＳＲＡＭの構成）
図９を参照して、第３の実施の形態におけるＳＲＡＭは、第１の実施の形態におけるプリチャージ制御回路３０に替えて、プリチャージ制御回路３２を備える。プリチャージ制御回路３２は、テストモードにおいて２つのプリチャージ制御信号ＰＲＢ４、ＰＲＢ５をプリチャージ回路２０に出力してプリチャージ回路２０の動作を制御する。第３の実施の形態におけるプリチャージトランジスタＰ１は、ゲートに入力されるプリチャージ制御信号ＰＲＢ４に応じて第１電源ＶＤＤとビット線ＢＬ１との接続を制御し、プリチャージトランジスタＰ２は、ゲートに入力されるプリチャージ制御信号ＰＲＢ５に応じて第１電源ＶＤＤとビット線ＢＬ２との接続を制御する。又、第３の実施の形態におけるリードテストでは、メモリセル１０と同じビット線対ＢＬ１、ＢＬ２及びワード線ＷＬ２０に接続されたメモリセル１１が使用される。メモリセル１１は、メモリセル１０と同様な構成である。その他の構成は、第１の実施の形態と同様であるので説明は省略する。
【００５６】
（テストモードにおける動作）
図１０を参照して、テストモードにおけるＳＲＡＭの第３の実施の形態における動作の詳細を説明する。図１０は、第３の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００５７】
本実施の形態のテスト動作は、テストの開始時刻から時刻Ｔ３までが第１の実施の形態と異なり、他の時刻における動作は同様である。以下では、テスト開始時刻を時刻Ｔ０とし、時刻Ｔ０から時刻Ｔ３における動作のみを説明し、他の時刻における動作の説明は省略する。又、テスト対象をメモリセル１０として説明する。尚、時刻Ｔ０までにメモリセル１０、１１にはデータが書き込まれているものとする。ここでメモリセル１０とメモリセル１１に書き込まれたデータは互いに逆データである（反転している）ものとする。すなわち、時刻Ｔ０までにメモリセル１０のノードＮＤ１１はデータ“１”（ハイレベル）を保持し、ノードＮＤ１２はデータ“０”（ローレベル）を保持している。又、メモリセル１１のノードＮＤ２１はデータ“０”（ローレベル）を保持し、ノードＮＤ２２はデータ“１”（ハイレベル）を保持している。
【００５８】
時刻Ｔ０から時刻Ｔ１の間、ワード線ＷＬ２０が活性化され、メモリセル１１からデータが読み出される。この間、ワード線ＷＬ１０は非活性となりメモリセル１０は選択されない。メモリセル１１（ノードＮＤ２１）からデータ“０”が読み出されることで、ビット線ＢＬ１はローレベルに引き下げられる。又、ビット線ＢＬ２は、データ“１”を読み出すため、ハイレベルとなる。
【００５９】
時刻Ｔ１において、ワード線ＷＬ２０が非活性化され、メモリセル１１はビット線対ＢＬ１、ＢＬ２から切り離される。この際、プリチャージ制御信号ＰＲＢ４、ＰＲＢ５はハイレベルを維持するため、ビット線対ＢＬ１、ＢＬ２と第１電源ＶＤＤとは切り離されている。このためビット線ＢＬ１はローレベル、ビット線ＢＬ２はハイレベルを維持する。
【００６０】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ５はローレベルに遷移し、プリチャージ制御信号ＰＲＢ４はハイレベルを維持する。又、ワード線ＷＬ１０は活性化される。これにより、プリチャージ回路２０からノードＮＤ１２に対し、ビット線対ＢＬ２を介して電源電圧ＶＤＤが供給される。プリチャージ回路２０によるノードＮＤ１２への電圧供給は、時刻Ｔ３においてワード線ＷＬ１０が非活性化されるまで行われる。すなわち、プリチャージ回路２０は、時刻Ｔ２から時刻Ｔ３までの間、ノードＮＤ１１への電源電圧の供給を遮断しつつノードＮＤ１２に電源電圧を供給する。又、プリチャージ回路２０によって第１電源ＶＤＤとビット線ＢＬ１は切り離されているため、ノードＮＤ１１には電源電圧ＶＤＤは供給されない。更に、ビット線ＢＬ１はローレベルとなっているため、ノードＮＤ１１の電圧は、ビット線ＢＬ１によって引き下げられる。
【００６１】
時刻Ｔ２から時刻Ｔ３の間、プリチャージ回路２０によってノードＮＤ１２の電圧はローレベル“０”から所定の電圧だけ引き上げられる。一方、ノードＮＤ１１の電圧は、ハイレベル“１”から所定の電圧だけ降下するが、ローレベルのビット線ＢＬ１によってノードＮＤ１１の電圧を引き下げられるため、ノードＮＤ１１の電圧は第１及び第２の実施の形態よりも大きく降下する。このため、第３の実施の形態における時刻Ｔ２から時刻Ｔ３の間では第１及び第２の実施の形態よりもデータが反転し易い状態となる。すなわち、第３の実施の形態におけるＳＲＡＭは、第１及び第２の実施の形態におけるＳＲＡＭよりも異常メモリセルの検出感度を向上させることができる。
【００６２】
又、メモリセル１０に、図１０に示される書き込みデータの逆データ（反転データ）を書き込んでリードテストを行なうことで、上述のテストで検出されない他の素子の異常を検出することができる。詳細には、ノードＮＤ１１にデータ“０”が書き込まれ、ノードＮＤ１２にデータ“１”が書き込まれてリードテストが行なわれる。この際、ノードＮＤ２１にデータ“１”が書き込まれ、ノードＮＤ１２にデータ“０”が書き込まれ、時刻Ｔ１から時刻Ｔ２における読み出し処理によって、ノードＮＤ１２に接続されるビット線ＢＬ２の電圧が引き下げられる。又、時刻Ｔ２から時刻Ｔ３において、図１０に示される信号に対して反転した信号レベルのプリチャージ制御信号ＰＲＢ４、ＰＲＢ５がプリチャージ回路２０に入力される。これにより、時刻Ｔ２から時刻Ｔ３では、データ“０”を保持するノードＮＤ１１にビット線ＢＬ１から電源電圧ＶＤＤが供給され、ノードＮＤ１２の電圧がビット線ＢＬ２によって引き下げられる。このように、動作することで、メモリセル１０内の他の素子の異常を検出することができる。
【００６３】
第３の実施の形態におけるＳＲＡＭも、第１の実施の形態と同様に、データ“０”（ローレベル）を保持するノードの電圧を、ビット線容量にチャージされた電荷のみによって引き上げるのではなく、電源電圧ＶＤＤによって嵩上げする（バイアスする）。このため、ＳＮＭが小さく不良発生率が高いにもかかわらず従来技術によるリードテストでは検出できない（排除できない）異常ＳＲＡＭを検出（排除）することが可能となる。
【００６４】
又、第１の実施の形態と同様に、第３の実施の形態のＳＲＡＭと図１に示す従来技術との変更点は、テストモードにおけるプリチャージ制御回路の動作（時刻Ｔ２〜時刻Ｔ３におけるプリチャージ制御信号）、メモリセルへのデータの書き込み条件の追加、及び読み出し動作の追加のみである。このため、メモリセル及びプリチャージ回路を変更することなく、ＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。
【００６５】
４．第４の実施の形態
図１１〜図１３を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第４の実施の形態を説明する。
【００６６】
図１１は、第４の実施の形態におけるＳＲＡＭの構成の一部を示す図である。第２の実施の形態におけるＳＲＡＭでは、テストモード時、異なるタイミングで信号レベルが切り替わるプリチャージ制御信号ＰＢ２、ＰＢ３によってプリチャージトランジスタＰ１、Ｐ２のそれぞれが制御される。一方、第４の実施の形態におけるＳＲＡＭは、第２の実施の形態におけるＳＲＡＭに、プルダウン回路４０、５０を更に加えた構成である。プルダウン回路４０、５０によってビット線対の一方の電圧を引き下げることで、更に異常検出感度の高いＳＲＡＭとなる。
【００６７】
（ＳＲＡＭの構成）
図１１を参照して、第４の実施の形態におけるＳＲＡＭは、ビット線ＢＬ１と第２電源（ＧＮＤ）との間に接続されたプルダウン回路４０と、ビット線ＢＬ２と第２電源（ＧＮＤ）との間に接続されたプルダウン回路５０を備える。その他の構成は、第２の実施の形態におけるＳＲＡＭの構成と同様である。プルダウン回路４０は、制御信号ＰＤ１に応じてビット線ＢＬ１の電圧をＧＮＤレベルまで引き下げる。プルダウン回路５０は、制御信号ＰＤ２に応じてビット線ＢＬ２の電圧をＧＮＤレベルまで引き下げる。
【００６８】
図１２は、プルダウン回路４０の構成の一例を示す図である。尚、プルダウン回路５０の構成はプルダウン回路４０と同様であるので、その説明は省略する。プルダウン回路４０は、ゲートに制御信号ＰＤ１が入力されるＮチャネル型ＭＯＳトランジスタを備える。図１２（ａ）に示すプルダウン回路４０は、抵抗Ｒと第２電源（ＧＮＤ）との間に接続されたＮチャネル型ＭＯＳトランジスタＮＰＤ１を備える。図１２（ｂ）に示すプルダウン回路４０は、抵抗Ｒを介して第２電源（ＧＮＤ）に接続されたＮチャネル型ＭＯＳトランジスタＮＰＤ２を備える。図１２（ｃ）に示すプルダウン回路４０は、第２電源（ＧＮＤ）に接続されたＮチャネル型ＭＯＳトランジスタＮＰＤ３のみを備える。
【００６９】
（テストモードにおける動作）
図１３を参照して、テストモードにおけるＳＲＡＭの第４の実施の形態における動作の詳細を説明する。図１３は、第４の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【００７０】
本実施の形態のテスト動作は、第２の実施の形態における動作にプルダウン回路４０、５０の動作が追加され、その他の動作は、第２の実施の形態と同様である。時刻Ｔ２から時刻Ｔ３において、プルダウン回路４０、５０の一方が動作し、ビット線対ＢＬ１、ＢＬ２の一方の電圧を引き下げる。その他の時刻ではプルダウン回路４０、５０は動作しない。以下では、時刻Ｔ２から時刻Ｔ３における動作のみを説明し、他の時刻における動作の説明は省略する。
【００７１】
時刻Ｔ２において、プリチャージ制御信号ＰＲＢ２はハイレベルに遷移し、プリチャージ制御信号ＰＲＢ３はローレベルを維持する。又、ワード線ＷＬ１０は活性化される。これにより、プリチャージ回路２０からノードＮＤ１２に対し、ビット線対ＢＬ２を介して電源電圧ＶＤＤが供給される。プリチャージ回路２０によるノードＮＤ１２への電圧供給は、時刻Ｔ３においてワード線ＷＬ１０が非活性化されるまで行われる。すなわち、プリチャージ回路２０は、時刻Ｔ２から時刻Ｔ３までの間、ノードＮＤ１１への電源電圧の供給を遮断しつつノードＮＤ１２に電源電圧を供給する。又、プリチャージ回路２０によって第１電源ＶＤＤとビット線ＢＬ１は切り離されているため、ノードＮＤ１１には、電源電圧ＶＤＤは供給されない。このため、ノードＮＤ１１は、ビット線ＢＬ１を介して電荷が放出される。この時、制御信号ＰＤ１がハイレベルに遷移するため、プルダウン回路ＰＤ１は動作し、ビット線ＢＬ１の電圧を引き下げる。一方、制御信号ＰＤ２はローレベルを維持するため、プルダウン回路ＰＤ２は動作しない。
【００７２】
時刻Ｔ２から時刻Ｔ３の間、プリチャージ回路２０によってノードＮＤ１２の電圧はローレベル“０”から所定の電圧だけ引き上げられる。一方、ノードＮＤ１１の電圧は、ハイレベル“１”から所定の電圧だけ降下するが、プリチャージ回路２０によってノードＮＤ１１の電圧を引き上げることがないため、ノードＮＤ１１の電圧は第１の実施の形態よりも大きく降下する。更に、本実施の形態では、ノードＮＤ１１の電圧はプルダウン回路４０によって引き下げられる。このため、第２の実施の形態における時刻Ｔ２から時刻Ｔ３の間では第１及び第２の実施の形態よりもデータが反転し易い状態となる。すなわち、第４の実施の形態におけるＳＲＡＭは、第１及び第２の実施の形態におけるＳＲＡＭよりも異常メモリセルの検出感度を向上させることができる。
【００７３】
又、メモリセル１０に、図１３に示される書き込みデータの逆データ（反転データ）を書き込んでリードテストを行なうことで、上述のテストで検出されない他の素子の異常を検出することができる。詳細には、ノードＮＤ１１にデータ“０”が書き込まれ、ノードＮＤ１２にデータ“１”が書き込まれてリードテストが行なわれる。又、時刻Ｔ２から時刻Ｔ３において、図１０に示される信号に対して反転した信号レベルのプリチャージ制御信号ＰＲＢ４、ＰＲＢ５がプリチャージ回路２０に入力される。この間、更に、プルダウン回路５０によってノードＮＤ１２の電圧が引き下げられる。これにより、時刻Ｔ２から時刻Ｔ３では、データ“０”を保持するノードＮＤ１１にビット線ＢＬ１から電源電圧ＶＤＤが供給され、ノードＮＤ１２の電圧はプルダウン回路５０によって引き下げられる。このように、動作することで、メモリセル１０内の他の素子の異常を検出することができる。
【００７４】
第４の実施の形態におけるＳＲＡＭも、第１の実施の形態と同様に、データ“０”（ローレベル）を保持するノードの電圧を、ビット線容量にチャージされた電荷のみによって引き上げるのではなく、電源電圧ＶＤＤによって嵩上げする（バイアスする）。このため、ＳＮＭが小さく不良発生率が高いにもかかわらず従来技術によるリードテストでは検出できない（排除できない）異常ＳＲＡＭを検出（排除）することが可能となる。
【００７５】
又、第４の実施の形態のＳＲＡＭと図１に示す従来技術との変更点は、テストモードにおけるプリチャージ制御回路の動作（時刻Ｔ２〜時刻Ｔ３におけるプリチャージ制御信号）と、プルダウン回路４０、５０を追加したことである。追加されるプルダウン回路４０、５０は図１２に示すように小さな面積である。このため、本実施の形態におけるＳＲＡＭによれば、チップ面積を大きく増加させることなくＳＮＭの小さな異常メモリセルを検出可能なテストを行なうことができる。
【００７６】
更に、プルダウン回路４０、５０に利用する抵抗Ｒの値を変更することで、検出したい異常メモリセルの範囲（特性）を任意に設定することができる。ただし、抵抗Ｒの抵抗値を所定の値以下に設定すると、正常セルでもデータが反転し、誤判定の原因となる。このため、抵抗Ｒの大きさは、メモリセル１０内のＰチャネル型ＭＯＳトランジスタＰ１１、Ｐ１２の抵抗値より大きい値とする必要がある。
【００７７】
５．第５の実施の形態
図１４を参照して、本発明によるＳＲＡＭ、及びＳＲＡＭに対するリードテスト方法の第５の実施の形態を説明する。
【００７８】
（ＳＲＡＭの構成）
第４の実施の形態におけるプルダウン回路４０、５０は、ビット線対毎に設けられても良いが、図１４に示すように、複数のビット線対に共通に設けられても良い。この場合、プルダウン回路４０、５０はそれぞれＹセレクタを介してビット線に接続される。Ｙセレクタは入力されるセレクト信号に応じて、プルダウン回路４０、５０の接続先を決定する。
【００７９】
詳細には、第５の実施の形態におけるＳＲＡＭは、第４の実施の形態におけるＳＲＡＭに加えて他のビット線対ＢＬ３、ＢＬ４に接続されるメモリセル１２及びプリチャージ回路２１を備える。又、プルダウン回路４０、５０は、セレクタＹＳ１、ＹＳ２を介してビット線対ＢＬ１、ＢＬ２（メモリセル１０及びプリチャージ回路２０）に接続され、セレクタＹＳ３、ＴＳ４を介してビット線対ＢＬ３、ＢＬ４（メモリセル１２及びプリチャージ回路２１）に接続される。セレクタＹＳ１、ＹＳ２はセレクト信号Ｙ１に応じてビット線対ＢＬ１、ＢＬ２とプルダウン回路４０、５０とを電気的に接続する。セレクタＹＳ３、ＹＳ４はセレクト信号Ｙ２に応じてビット線対ＢＬ３、ＢＬ４とプルダウン回路４０、５０とを電気的に接続する。
【００８０】
プルダウン回路４０、５０は、Ｙセレクタによってテスト対象となるメモリセルに接続され、第４の実施の形態と同様な方法でリードテストが行われる。動作の詳細は、第４の実施の形態と同様であるため、その説明は省略する。尚、複数メモリセルをテスト対象としてリードテストを行なっても良い。
【００８１】
第５の実施の形態では、ビット線対毎にプルダウン回路を設ける必要がないため、第４の実施の形態に示した効果に加えてチップ面積の削減も可能となる。
【００８２】
以上のように、本発明によるＳＲＡＭのリードテストでは、データ“０”（ローレベル）が書き込まれたノードの電圧を、既存のプリチャージ回路によってバイアスすることで、ＳＮＭの小さいメモリセルのデータを強制的に反転させる処理が行なわれる。これにより、通常のリードテストでは検出されないような、ＳＮＭの小さな異常メモリセルを検出することが可能となる。又、既存のプリチャージ回路を用いてノードの電圧の引き上げを行なっているため、回路面積の増大なく検出感度を向上させることができる。
【００８３】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。又、第３の実施の形態から第５の実施の形態を、技術的に問題のない範囲で組み合わせても構わない。
【図面の簡単な説明】
【００８４】
【図１】図１は、従来技術によるＳＲＡＭの構成の一例を示す図である。
【図２】図２は、従来技術によるＳＲＡＭに対するリードテストの一例を示すタイミングチャートである。
【図３】図３は、従来技術によるＳＲＡＭの構成の他の一例を示す図である。
【図４】図４は、従来技術によるＳＲＡＭに対するリードテストの他の一例を示すタイミングチャートである。
【図５】図５は、本発明によるＳＲＡＭの第１の実施の形態における構成の一部を示す図である。
【図６】図６は、第１の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図７】図７は、本発明によるＳＲＡＭの第２の実施の形態における構成の一部を示す図である。
【図８】図８は、第２の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図９】図９は、本発明によるＳＲＡＭの第３の実施の形態における構成の一部を示す図である。
【図１０】図１０は、第３の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図１１】図１１は、本発明によるＳＲＡＭの第４の実施の形態における構成の一部を示す図である。
【図１２】図１２（ａ）は、本発明によるＳＲＡＭに搭載されるプルダウン回路の構成の一例を示す図である。図１２（ｂ）は、本発明によるＳＲＡＭに搭載されるプルダウン回路の構成の他の一例を示す図である。図１２（ｃ）は、本発明によるＳＲＡＭに搭載されるプルダウン回路の構成の更に他の一例を示す図である。
【図１３】図１３は、第４の実施の形態におけるＳＲＡＭに対するリードテストの動作を示すタイミングチャートである。
【図１４】図１４は、本発明によるＳＲＡＭの第５の実施の形態における構成の一部を示す図である。
【符号の説明】
【００８５】
１０、１１、１２：メモリセル
２０、２１：プリチャージ回路
３０：プリチャージ制御回路
４０、５０：プルダウン回路
ＹＳ１〜ＹＳ４：Ｙセレクタ
Ｐ１、Ｐ２：プリチャージトランジスタ
Ｎ１１、Ｎ１２：選択トランジスタ
Ｐ１１、Ｐ１２：Ｐチャネル型ＭＯＳトランジスタ
Ｎ１３、Ｎ１４：Ｎチャネル型ＭＯＳトランジスタ
ＮＤ１１、ＮＤ１２、ＮＤ２１、ＮＤ２２：ノード
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４：ビット線
ＷＬ１０、ＷＬ２０：ワード線
【図１】
2010061731.tif 000003
【図２】
2010061731.tif 000004
【図３】
2010061731.tif 000005
【図４】
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【図５】
2010061731.tif 000007
【図６】
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【図７】
2010061731.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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