(57)【要約】【課題】寄生容量等の悪影響を最小限に抑えた上で高精度な電圧を出力する。【解決手段】演算増幅器ＯＰと、入力ノードＮＩと演算増幅器ＯＰの第１の入力端子ＮＥＧとの間に設けられる電荷蓄積用キャパシタＣＡと、演算増幅器ＯＰの出力端子に設けられる位相補償用キャパシタＣＣと、を含み、電荷蓄積用キャパシタＣＡは、両端の電極が金属層又はポリシリコン層で形成される第１タイプのキャパシタＴｙｐｅ１で構成され、位相補償用キャパシタＣＣは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタＴｙｐｅ２で構成され、位相補償用キャパシタＣＣは、平面視において電荷蓄積用キャパシタＣＡの下方に配置されることを特徴とする。【選択図】図１
2010136005.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅器と、
入力ノードと前記演算増幅器の第１の入力端子との間に設けられる電荷蓄積用キャパシタと、
前記演算増幅器の出力端子に設けられる位相補償用キャパシタと、を含み、
前記電荷蓄積用キャパシタは、両端の電極が金属層又はポリシリコン層で形成される第１タイプのキャパシタで構成され、
前記位相補償用キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項２】
請求項１において、
前記位相補償用キャパシタは、
平面視において前記電荷蓄積用キャパシタの下方に配置されることを特徴とする増幅回路。
【請求項３】
請求項１又は２において、
前記増幅回路の入力ノードと第１のノードとの間に設けられる第１のスイッチ素子と、
前記第１のノードと前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられる第１のキャパシタと、
前記第１のノードとアナログ基準電源との間に設けられる第２のスイッチ素子と、
第２のノードと前記サミングノードとの間に設けられる第２のキャパシタと、
前記第２のノードと前記増幅回路の出力ノードとの間に設けられる第３のスイッチ素子と、
前記第２のノードと前記アナログ基準電源との間に設けられた第４のスイッチ素子と、
前記出力ノードと前記サミングノードとの間に設けられた第５のスイッチ素子と、
を含み、
前記第１のキャパシタ及び前記第２のキャパシタが、前記第１タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることを特徴とする増幅回路。
【請求項４】
請求項３において、
前記位相補償用キャパシタは、
前記第１のキャパシタ及び前記第２のキャパシタの下方に配置されることを特徴とする増幅回路。
【請求項５】
請求項３又は４において、
前記第１のキャパシタが形成される第１のキャパシタ領域と、前記第２のキャパシタが形成される第２のキャパシタ領域が、第１の方向に沿って配置され、
前記第１の方向の反対方向を第３の方向とした場合に、前記第１、第２のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第３の方向側に配置され、
前記第３、第４のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第１の方向側に配置され、
前記第１の方向に直交する方向を第２の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第１、第２、第３、第４のスイッチ素子の前記第２の方向側に配線されることを特徴とする増幅回路。
【請求項６】
請求項５において、
前記第２のスイッチ素子に前記アナログ基準電源の電圧を供給するための第１のアナログ基準電源ラインが、前記第２の方向に沿って前記第１、第２のキャパシタ領域の前記第３の方向側に配線され、
前記第４のスイッチ素子に前記アナログ基準電源の電圧を供給するための第２のアナログ基準電源ラインが、前記第２の方向に沿って前記第１、第２のキャパシタ領域の前記第１の方向側に配線されることを特徴とする増幅回路。
【請求項７】
請求項３乃至６のいずれかにおいて、
その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、
前記補助キャパシタは、
一方の電極がポリシリコン層で、他方の電極が不純物層で形成される前記第２タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項８】
請求項７において、
前記補助キャパシタは、
前記第１のキャパシタ及び前記第２のキャパシタの下方に配置されることを特徴とする増幅回路。
【請求項９】
請求項１又は２において、
サンプリング期間において、
前記電荷蓄積用キャパシタに入力電圧に応じた電荷を蓄積し、
ホールド期間において、
前記電荷蓄積用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力することを特徴とする増幅回路。
【請求項１０】
請求項９において、
入力ノードと接続ノードとの間に設けられたサンプリング用スイッチ素子と、
前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられるサンプリング用キャパシタと、
前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、
前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含み、
前記サンプリング用キャパシタが、前記第１タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることを特徴とする増幅回路。
【請求項１１】
請求項１０において、
その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、
前記補助キャパシタは、
一方の電極がポリシリコン層で、他方の電極が不純物層で形成される前記第２タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項１２】
演算増幅器と、
入力ノードと前記演算増幅器の第１の入力端子との間に設けられる電荷蓄積用キャパシタと、
その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、
前記電荷蓄積用キャパシタは、両端の電極がポリシリコン層又は金属層で形成される第１タイプのキャパシタで構成され、
前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタで構成されることを特徴とする増幅回路。
【請求項１３】
請求項１２において、
前記補助キャパシタは、
前記電荷蓄積用キャパシタの下方に配置されることを特徴とする増幅回路。
【請求項１４】
複数の基準電圧を生成する基準電圧生成回路であって、
第１の電源と第２の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、
請求項１乃至１３のいずれかに記載の増幅回路を有し、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の基準電圧を出力するアンプ部と、
を含むことを特徴とする基準電圧生成回路。
【請求項１５】
電気光学パネルを駆動する集積回路装置であって、
請求項１４に記載の基準電圧生成回路と、
前記基準電圧生成回路からの前記複数の基準電圧である複数の階調電圧と、画像データとを受けて、前記電気光学パネルの複数のデータ線を駆動するデータドライバを含むことを特徴とする集積回路装置。
【請求項１６】
請求項１５に記載の集積回路装置を含むことを特徴とする電気光学装置。
【請求項１７】
請求項１６に記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器等に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置、表示パネル）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動する増幅回路の低消費電力化やチップサイズの縮小化も要求されている。このような液晶パネルのデータ線を駆動する増幅回路を含む集積回路装置としては、例えば、特許文献１、２に開示される従来技術がある。
【特許文献１】特開２００５−１７５８１１号公報
【特許文献２】特開２００５−１７５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような集積回路装置では、例えば液晶パネルのデータ線を駆動したり、階調電圧を生成するための増幅回路が設けられている。そして、これまでは、このような増幅回路として、いわゆるボルテージフォロワ接続の増幅回路が用いられていた。
【０００５】
しかしながら、ボルテージフォロワ接続の増幅回路では、演算増幅器のオフセット電圧が原因で、データ線の出力電圧にバラツキが生じるという問題があった。
【０００６】
このため、本出願人は、電荷蓄積用キャパシタを用いるタイプの増幅回路の開発を行っている。ところが、このような電荷蓄積用キャパシタを用いた増幅回路では、キャパシタの容量値に電圧依存性があると、出力電圧に誤差が生じてしまうという問題がある。一方、このような増幅回路では、その発振を防止するための位相補償用キャパシタを設けることが望ましく、このような電荷蓄積用キャパシタと位相補償用キャパシタを如何にして効率的にレイアウト配置するのかも課題になる。
【０００７】
本発明の幾つかの態様によれば、位相補償等と高精度な電圧出力とを両立できる増幅回路、基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、演算増幅器と、入力ノードと前記演算増幅器の第１の入力端子との間に設けられる電荷蓄積用キャパシタと、前記演算増幅器の出力端子に設けられる位相補償用キャパシタと、を含み、前記電荷蓄積用キャパシタは、両端の電極が金属層又はポリシリコン層で形成される第１タイプのキャパシタで構成され、前記位相補償用キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタで構成される増幅回路に関係する。
【０００９】
本発明の一態様によれば、容量値に電圧依存性のない第１タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力できるようになる。また、容量値に電圧依存性があるが
、同じ面積でより大きな容量が得られる第２タイプのキャパシタを、電圧依存性の影響をそれほど受けない位相補償用キャパシタとして使用することによって、演算増幅器の発振を防止した上で増幅回路のレイアウト効率を向上できる。
【００１０】
このとき、本発明の一態様では、前記位相補償用キャパシタは、平面視において前記電荷蓄積用キャパシタの下方に配置されることとしてもよい。
【００１１】
このようにすれば、電荷蓄積用キャパシタの下方に有するスペースを有効利用して、位相補償用キャパシタを配置することによって、少ない面積を利用して効率的に電荷蓄積用キャパシタと位相補償用キャパシタをレイアウト配置できる。
【００１２】
また、本発明の一態様では、前記増幅回路の入力ノードと第１のノードとの間に設けられる第１のスイッチ素子と、前記第１のノードと前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられる第１のキャパシタと、前記第１のノードとアナログ基準電源との間に設けられる第２のスイッチ素子と、第２のノードと前記サミングノードとの間に設けられる第２のキャパシタと、前記第２のノードと前記増幅回路の出力ノードとの間に設けられる第３のスイッチ素子と、前記第２のノードと前記アナログ基準電源との間に設けられた第４のスイッチ素子と、前記出力ノードと前記サミングノードとの間に設けられた第５のスイッチ素子と、を含み、前記第１のキャパシタ及び前記第２のキャパシタが、前記第１タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることとしてもよい。
【００１３】
このようにすれば、第１のキャパシタ、第２のキャパシタを用いることで出力電圧の連続的な出力が可能になるので、増幅回路にオフセットキャンセル機能を持たせることができる。
【００１４】
また、本発明の一態様では、前記位相補償用キャパシタは、前記第１のキャパシタ及び前記第２のキャパシタの下方に配置されることとしてもよい。
【００１５】
このようにすれば、第１のキャパシタ及び第２のキャパシタの下方に有するスペースを有効利用して、位相補償用キャパシタを配置することによって、少ない面積を利用して効率的に第１のキャパシタ及び第２のキャパシタと位相補償用キャパシタをレイアウト配置できる。
【００１６】
また、本発明の一態様では、前記第１のキャパシタが形成される第１のキャパシタ領域と、前記第２のキャパシタが形成される第２のキャパシタ領域が、第１の方向に沿って配置され、前記第１の方向の反対方向を第３の方向とした場合に、前記第１、第２のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第３の方向側に配置され、前記第３、第４のスイッチ素子が、前記第１、第２のキャパシタ領域の前記第１の方向側に配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記サミングノードのラインであるサミングノードラインが、前記第１、第２、第３、第４のスイッチ素子の前記第２の方向側に配線されることとしてもよい。
【００１７】
このようにすれば、第１のキャパシタ領域の第３の方向側に第１、第２のスイッチ素子が配置されるため、前段の回路からの入力電圧をショートパスで第１、第２のスイッチ素子に供給できる。また第２のキャパシタ領域の第１の方向側に第３、第４のスイッチ素子が配置されるため、後段の回路と第３、第４のスイッチ素子との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量等を最小限に抑えることができる。また本発明によれば、第１〜第４のスイッチ素子の第２の方向側にサミングノードラインが配線される。従って、第１、第２のノードのラインと、サミングノードラインとの間の距離を離すことが可能になり、これらのノード間での寄生容量に起因する悪影響を最小限に抑えることができる。
【００１８】
また、本発明の一態様では、前記第２のスイッチ素子に前記アナログ基準電源の電圧を供給するための第１のアナログ基準電源ラインが、前記第２の方向に沿って前記第１、第２のキャパシタ領域の前記第３の方向側に配線され、前記第４のスイッチ素子に前記アナログ基準電源の電圧を供給するための第２のアナログ基準電源ラインが、前記第２の方向に沿って前記第１、第２のキャパシタ領域の前記第１の方向側に配線されることとしてもよい。
【００１９】
このようにすれば、第２、第４のスイッチ素子に例えばショートパスでアナログ基準電源を供給できると共に、第１、第２のアナログ基準電源ラインの内側の領域を、外側の領域からシールドできるようになる。従って外側の領域での電圧変動等が、寄生容量を介してサミングノードに伝達されて、回路特性に悪影響を与えてしまう事態を防止できる。
【００２０】
また、本発明の一態様では、その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタで構成されることとしてもよい。
【００２１】
このようにすれば、サミングノードの電圧変動を抑えることが可能になると共に、同じ面積でより大きな容量が得られる第２タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【００２２】
また、本発明の一態様では、前記補助キャパシタは、前記第１のキャパシタ及び前記第２のキャパシタの下方に配置されることとしてもよい。
【００２３】
このようにすれば、第１のキャパシタ及び第２のキャパシタの下方に有するスペースを有効利用して、補助キャパシタを配置することによって、少ない面積を利用して効率的に第１、第２のキャパシタと補助キャパシタをレイアウト配置できる。
【００２４】
また、本発明の一態様では、サンプリング期間において、前記電荷蓄積用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、前記電荷蓄積用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力することとしてもよい。
【００２５】
このようにすれば、増幅回路にフリップアラウンド動作を行う機能を備えることによって、いわゆるオフセットフリーを実現できる。
【００２６】
また、本発明の一態様では、入力ノードと、接続ノードとの間に設けられたサンプリング用スイッチ素子と、前記接続ノードと、前記演算増幅器の第１の入力端子のノードであるサミングノードとの間に設けられるサンプリング用キャパシタと、前記演算増幅器の出力端子と前記サミングノードとの間に設けられた帰還用スイッチ素子と、前記接続ノードと、前記演算増幅器の前記出力端子との間に設けられたフリップアラウンド用スイッチ素子と、その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、前記サンプリング用キャパシタが、前記第１タイプのキャパシタで構成される前記電荷蓄積用キャパシタであることとしてもよい。
【００２７】
このようにすれば、増幅回路にフリップアラウンド動作を行う機能を備え、容量値に電圧依存性のない第１タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力した上で、いわゆるオフセットフリーを実現できる。
【００２８】
また、本発明の一態様では、その一端に前記サミングノードが電気的に接続される補助キャパシタを含み、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタで構成されることとしてもよい。
【００２９】
このようにすれば、容量値に電圧依存性があるが、同じ面積でより大きな容量が得られる第２タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【００３０】
また、本発明の他の態様は、演算増幅器と、入力ノードと前記演算増幅器の第１の入力端子との間に設けられる電荷蓄積用キャパシタと、その一端に前記サミングノードが電気的に接続される補助キャパシタと、を含み、前記電荷蓄積用キャパシタは、両端の電極がポリシリコン層又は金属層で形成される第１タイプのキャパシタで構成され、前記補助キャパシタは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタで構成される増幅回路に関係する。
【００３１】
本発明の他の態様によれば、容量値に電圧依存性のない第１タイプのキャパシタを増幅回路の入力ノードに設けられる電荷蓄積用キャパシタに使用することによって、入力電圧に応じた適正な出力電圧を出力できるようになる。また、容量値に電圧依存性があるが
、同じ面積でより大きな容量が得られる第２タイプのキャパシタを、電圧依存性の影響をそれほど受けない補助キャパシタとして使用することによって、サミングノードの電圧変動を抑制した上で増幅回路のレイアウト効率を向上できる。
【００３２】
また、本発明の一態様では、前記補助キャパシタは、前記電荷蓄積用キャパシタの下方に配置されることとしてもよい。
【００３３】
このようにすれば、電荷蓄積用キャパシタの下方に有するスペースを有効利用して、補助キャパシタを配置することによって、少ない面積を利用して効率的に電荷蓄積用キャパシタと補助キャパシタをレイアウト配置できる。
【００３４】
また、本発明の他の態様は、複数の基準電圧を生成する基準電圧生成回路であって、第１の電源と第２の電源を電圧分割して複数の電圧分割ノードに複数の分割電圧を出力する電圧生成回路と、上記のいずれかに記載の増幅回路を有し、前記電圧生成回路からの前記複数の分割電圧のインピーダンス変換を前記増幅回路で行って前記複数の基準電圧を出力するアンプ部と、を含む基準電圧生成回路に関係する。
【００３５】
また、本発明の他の態様は、電気光学パネルを駆動する集積回路装置であって、上記のいずれかに記載の基準電圧生成回路と、前記基準電圧生成回路からの前記複数の基準電圧である複数の階調電圧と、画像データとを受けて、前記電気光学パネルの複数のデータ線を駆動するデータドライバを含む集積回路装置に関係する。
【００３６】
また、本発明の他の態様は、上記のいずれかに記載の集積回路装置と電気光学パネルとを含む電気光学装置に関係する。
【００３７】
また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３９】
１．増幅回路
１．１．基本構成
図１に、本実施形態の増幅回路の基本構成を示す。なお、本実施形態の増幅回路は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４０】
本実施形態の増幅回路は、例えば、電気光学パネル（電気光学装置）を駆動する集積回路装置の階調電圧生成回路やデータドライバ等に設けられており、図１に示すように、入力電圧ＶＩＮを受けて、出力電圧ＶＱを出力し、駆動対象（例えばデータ線）を駆動する回路であり、電荷蓄積用キャパシタＣＡと、位相補償用キャパシタＣＣと、を含む。また演算増幅器ＯＰを含むことができる。
【００４１】
演算増幅器ＯＰは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤ（アナログ基準電源）が設定され、出力ノードＮＱ（出力端子）に出力電圧ＶＱを出力する。
【００４２】
電荷蓄積用キャパシタＣＡは、入力ノードＮＩと演算増幅器ＯＰの第１の入力端子（サミングノードＮＥＧ）との間に設けられる。
【００４３】
本実施形態では、電荷蓄積用キャパシタＣＡは、図２（Ａ）に示すように第１タイプのキャパシタＴｙｐｅ１により構成される。この第１タイプのキャパシタＴｙｐｅ１は、両端の電極が金属層（或いはポリシリコン層）で形成されるキャパシタである。例えば、第１タイプのキャパシタＴｙｐｅ１は、その第１の電極（端子ＴＭＡ）がアルミ層等の第１の金属層ＭＥＴＡで形成され、その第２の電極（端子ＴＭＢ）がアルミ層等の第２の金属層ＭＥＴＢで形成され、第１、第２の金属層ＭＥＴＡ、ＭＥＴＢの間に層間絶縁層ＩＳＡを設けることによって構成されるＭＩＭ（Metal Insulator Metal）型のキャパシタである。なお、電荷蓄積用キャパシタＣＡの電極として金属層の代わりにポリシリコン層に代用することもできる。例えば、第１タイプのキャパシタＴｙｐｅ１の第１、第２の電極を第１、第２のポリシリコン層で形成することも可能である。
【００４４】
位相補償用キャパシタＣＣは、演算増幅器ＯＰの出力端子に設けられる。本実施形態では、位相補償用キャパシタＣＣは、一方の電極（端子ＴＭＣ１）がポリシリコン層で、他方の電極（端子ＴＭＣ２）が不純物層（例えば拡散層）で形成される第２タイプのキャパシタで構成される。図２（Ｂ）の断面構造に示すように、位相補償用キャパシタＣＣ（或いは後述する補助キャパシタ）は、トランジスタのゲート容量を利用して形成される。
【００４５】
具体的には、図２（Ｂ）ではシリコン基板に高濃度のＮ型ウェルＤＮＷＬ（ディープＮウェル）が形成され、このＮ型ウェルＤＮＷＬ上に、Ｐ型ウェルＰＷＬが形成される。そしてＰ型ウェルＰＷＬには、Ｐ＋の不純物層（拡散層）を介して低電位側電源電圧が供給される。
【００４６】
また、Ｐ型ウェルＰＷＬ上には、Ｎ＋のクロスアンダ不純物層であるＮＣＵが形成される。また、ＮＣＵの上方にはトランジスタのゲートであるポリシリコン層が形成される。そして、このポリシリコン層がキャパシタの上側電極になり、ＮＣＵの不純物層が下側電極になる。このようにＮＣＵを利用したキャパシタ構造にすれば、少ないレイアウト面積で大きな容量値を得ることが可能になる。
【００４７】
このような構成の第２タイプのキャパシタ（ゲート容量、ＮＣＵ）では、容量値に電圧依存性があるので、印加される電圧に応じて容量値が変化してしまう。従って、仮に第２タイプのキャパシタＴｙｐｅ２を増幅回路の入力ノードＮＩに設けられる電荷蓄積用キャパシタＣＡに使用すると、電圧に応じて蓄積される電荷も変化してしまうため、増幅回路の出力電圧に誤差が生じてしまう。従って、入力電圧ＶＩに応じた適正な出力電圧ＶＱを出力できなくなる。これに対して、第１タイプのキャパシタＴｙｐｅ１を使用すれば、このような問題を防止でき、適正な出力電圧ＶＱを出力できるようになる。
【００４８】
一方、位相補償用キャパシタＣＣでは、ある程度のマージンを持って位相補償を行うため、容量に電圧依存性があってもそれほど問題はない。従って、位相補償用キャパシタＣＣとして、第２タイプのキャパシタＴｙｐｅ２を用いても大きな問題は生じない。また、第２タイプのキャパシタＴｙｐｅ２は、例えば酸化膜の厚さを薄くすることで、第１タイプのキャパシタＴｙｐｅ１に比べて、同じ面積でより大きな容量を得ることも可能となり、レイアウト効率を向上できる。
【００４９】
１．２．第１の構成例
図３に本実施形態の増幅回路の第１の構成例を示す。なお、本実施形態の増幅回路は、図３の構成に限定されず、その構成要素の一部（例えば演算増幅器）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５０】
増幅回路は、図３に示すように、入力電圧ＶＩＮを受けて、出力電圧ＶＱを出力し、駆動対象（例えばデータ線）を駆動する回路であり、第１、第２のキャパシタＣ１、Ｃ２と、第１〜第５のスイッチ素子ＳＷ１〜ＳＷ５を含む。また演算増幅器ＯＰを含むことができる。更に演算増幅器ＯＰの位相を補償することで発振を防止する位相補償用のキャパシタＣＣを含む。
【００５１】
第１のキャパシタＣ１は、サミングノードＮＥＧ（ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮ１との間に設けられる。第２のキャパシタＣ２は、サミングノードＮＥＧと第２のノードＮ２との間に設けられる。これらのキャパシタＣ１、Ｃ２の各々は、電荷蓄積用キャパシタＣＡとして機能し、例えば複数のユニットキャパシタにより構成できる。そして、本実施形態では、この第１、第２のキャパシタＣ１、Ｃ２として、図１、図２（Ａ）で説明した第１タイプのキャパシタ（Ｔｙｐｅ１）を採用している。
【００５２】
第１のスイッチ素子ＳＷ１は、増幅回路への入力電圧ＶＩＮの入力ノードＮＩと第１のノードＮ１との間に設けられる。第２のスイッチ素子ＳＷ２は、第１のノードＮ１とＡＧＮＤ（広義にはアナログ基準電源）との間に設けられる。第３のスイッチ素子ＳＷ３は、第２のノードＮ２と増幅回路の出力ノードＮＱとの間に設けられる。第４のスイッチ素子ＳＷ４は、第２のノードＮ２とＡＧＮＤ（ＡＧＮＤノード）との間に設けられる。第５のスイッチ素子ＳＷ５は、サミングノードＮＥＧと出力ノードＮＱとの間に設けられる。
【００５３】
これらのスイッチ素子ＳＷ１〜ＳＷ５は、例えばＣＭＯＳのトランジスタにより構成できる。具体的には、Ｐ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そして、これらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。また、ＡＧＮＤは、例えば高電位側電源ＶＤＤ（第２の電源）と低電位側電源ＶＳＳ（第１の電源）の中間の電圧（例えばＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２）である。
【００５４】
位相補償用キャパシタＣＣは、演算増幅器ＯＰの出力端子に設けられる。このような位相補償用キャパシタＣＣを設けることで、演算増幅器ＯＰの発振を防止できる。そして、本実施形態では、この位相補償用キャパシタＣＣとして、図１、図２（Ｂ）で説明した第２タイプのキャパシタ（Ｔｙｐｅ２）を採用している。
【００５５】
演算増幅器ＯＰは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤ（アナログ基準電源）が設定され、出力ノードＮＱ（出力端子）に出力電圧ＶＱを出力する。
【００５６】
増幅回路は、図３に示すように、電荷保存用のキャパシタＣ１、Ｃ２に初期化用の電圧を設定する期間である初期化期間においては、スイッチ素子ＳＷ２、ＳＷ４、ＳＷ５がオンになる。
【００５７】
初期化期間においてスイッチ素子ＳＷ２がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシタＣ１の他端が、ＡＧＮＤ（アナログ基準電源電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＷ４がオンになることで、その一端がサミングノードＮＥＧに電気的に接続されるキャパシタＣ２の他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＷ５がオンになることで、演算増幅器ＯＰの出力が反転入力端子に帰還され、演算増幅器ＯＰのイマジナリーショート機能により、ノードＮＥＧがＡＧＮＤに設定される。
【００５８】
また、増幅回路は、図４に示すように、出力電圧を出力して駆動対象を駆動する期間である出力期間においては、スイッチ素子ＳＷ１、ＳＷ３がオンになる。
【００５９】
出力期間においてスイッチ素子ＳＷ１がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシタＣ１の他端が、入力電圧ＶＩＮに設定される。またスイッチ素子ＳＷ３がオンになることで、一端がサミングノードＮＥＧに接続されるキャパシタＣ２の他端が、出力電圧ＶＱ（ＯＰの出力）に設定される。
【００６０】
図５に増幅回路の動作を説明するための信号波形例を示す。図５において、ＶＡはＡＧＮＤの電圧であり、例えばＶＡ＝（ＶＤＤ＋ＶＳＳ）／２である。但し、ＶＡはＶＤＤとＶＳＳの間の電圧であればよく、（ＶＤＤ＋ＶＳＳ）／２には限定されない。
【００６１】
図３の初期化期間においては、帰還用のスイッチ素子ＳＷ５がオンになるため、演算増幅器ＯＰのイマジナリーショート機能により、ＯＰの反転入力端子のノードＮＥＧは、非反転入力端子のＡＧＮＤの電圧であるＶＡと等しくなる。但し、演算増幅器ＯＰはプロセスバラツキ等に起因するオフセットを有するため、図５に示すようにノードＮＥＧの電圧とＶＡにはオフセット電圧ΔＶの電圧差が生じる。
【００６２】
増幅回路では、図３の初期化期間においてこのオフセット電圧ΔＶが記憶され、図４の出力期間において、このオフセット電圧ΔＶがキャンセルされて、出力電圧ＶＱが出力されるため、いわゆるオフセットフリーを実現できる。
【００６３】
なお、図５に示すように、出力期間では、入力電圧ＶＩＮが高電位側（ＶＤＤ側）に変化すると、出力電圧ＶＱは低電位側（ＶＳＳ側）に変化し、ＶＩＮが低電位側に変化するとＶＱは高電位側に変化する。
【００６４】
図６（Ａ）に増幅回路の原理的な構成を示す。図６（Ａ）に示すように、増幅回路６０は、その一端が、サミングノードＮＥＧに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩＮに設定される第１のキャパシタＣ１を含めばよい。また、その一端がサミングノードＮＥＧに接続され、その他端が初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱに設定される第２のキャパシタＣ２を含めばよい。
【００６５】
なお、サミングノードＮＥＧ（Ｃ１とＣ２の接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）で、初期化期間と同電位に設定されるノードであればよい。このようなサミングノードＮＥＧの機能を実現するために、図３、図４では、演算増幅器ＯＰを利用しているが、演算増幅器ＯＰ以外の回路によりこのような機能を実現してもよい。
【００６６】
次に、図６（Ｂ）、図６（Ｃ）を用いて、増幅回路における入力電圧ＶＩＮと出力電圧ＶＱの関係について説明する。
【００６７】
図６（Ｂ）に示すように、初期化期間では、キャパシタＣ１、Ｃ２の一端にはＶＡ、他端にはＶＡ−ΔＶが設定される。ここでΔＶは演算増幅器ＯＰのオフセット電圧である。
【００６８】
一方、図６（Ｃ）に示すように、出力期間では、キャパシタＣ１の一端にはＶＩＮ、他端にはＶＡ−ΔＶが設定され、キャパシタＣ２の一端にはＶＱ、他端にはＶＡ−ΔＶが設定される。従って、電荷保存の法則により下式が成立する。
Ｃ１×｛（ＶＡ−（ＶＡ−ΔＶ）｝＋Ｃ２×｛（ＶＡ−（ＶＡ−ΔＶ）｝
＝Ｃ１×｛ＶＩＮ−（ＶＡ−ΔＶ）｝＋Ｃ２×｛ＶＱ−（ＶＡ−ΔＶ）｝  （１）
【００６９】
従って下式が成立する。
ＶＱ＝ＶＡ−（Ｃ１／Ｃ２）×（ＶＩＮ−ＶＡ）      （２）
【００７０】
上式（２）から明らかなように、出力電圧ＶＱにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。
【００７１】
例えば、増幅回路として、サンプリング期間においてサンプリング用キャパシタに入力電圧に応じた電荷を蓄積し、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧を出力する増幅回路が考えられる。
【００７２】
しかしながら、このフリップアラウンド型の増幅回路では、サンプリング期間においては増幅回路の出力がハイインピーダンス状態になってしまうので、駆動時間にロスが生じる。
【００７３】
これに対して、図３、４に示す増幅回路では、キャパシタＣ１、Ｃ２を２つ用いることで、出力電圧ＶＱの連続的な出力が可能になる。即ち初期化期間の後の出力期間では、サンプリング期間は存在せず、入力電圧ＶＩＮに応じた出力電圧ＶＱが上式（２）にしたがって出力されるため、駆動対象の連続的な駆動が可能になる。
【００７４】
以上説明したように、図３、図４の本実施形態の増幅回路では、初期化期間においてキャパシタＣ１、Ｃ２に演算増幅器ＯＰのオフセット電圧に対応する電荷が記憶される。これにより出力期間では、演算増幅器ＯＰのオフセット電圧をキャンセルして出力できる。
【００７５】
また、本実施形態の増幅回路は、１回初期化期間を経た後は、出力期間においてボルテージフォロワ接続の演算増幅器のように、入力電圧に対応する出力電圧が常時出力される。具体的には、入力電圧を反転してオフセットがキャンセルされた出力電圧が出力されるようになる。従って、サンプルホールド回路のようなサンプリング期間とホールド期間が存在しないため、出力期間においては、増幅回路の出力がハイインピーダンス状態にならない。このため、比較例となるサンプルホールド回路に比べて、タイミング制御が容易になると共に、長い駆動時間を確保できるようになる。
【００７６】
また、本実施形態では、図３、図４の増幅回路を、例えば後述する階調電圧生成回路に適用することで、演算増幅器のオフセット電圧のばらつきを要因とする階調電圧のばらつきを低減できる。また、この増幅回路を後述するデータドライバに適用することで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、表示ムラの発生等を防止できる。また、階調電圧生成回路で入力電圧が反転され、データドライバで再度反転されるため、結局は正転のデータ電圧をデータ線に供給できるようになる。さらに、出力電圧ＶＱの連続的な出力を可能とした本実施形態の増幅回路を階調電圧生成回路及びデータドライバの双方に適用することによって、タイミング制御の容易化と長い駆動時間の確保とを両立して実現できる。
【００７７】
そして本実施形態では、電荷蓄積用のキャパシタＣ１、Ｃ２として図２（Ａ）の第１タイプのキャパシタ（Ｔｙｐｅ１）を用いている。従って、キャパシタの容量値の電圧依存性を無視できるため、上述した式（２）のＶＱ＝ＶＡ−（Ｃ１／Ｃ２）×（ＶＩＮ−ＶＡ）が正確に成り立つようになり、出力電圧ＶＱに誤差が生じるのを防止できる。
【００７８】
一方、本実施形態では位相補償用のキャパシタＣＣとして図２（Ｂ）の第２タイプのキャパシタ（Ｔｙｐｅ２）を用いている。この第２タイプのキャパシタは、容量値の電圧依存性はあるものの、少ないレイアウト面積で大きな容量値を得ることができるという利点がある。従って、このようにキャパシタＣ１、Ｃ２として第１タイプを用い、キャパシタＣＣとして第２タイプを用いるといように使い分けることで、高精度な出力電圧と、少ないレイアウト面積での位相補償を両立して実現できるようになる。
【００７９】
１．３．第２の構成例
図７、図８に本実施形態の増幅回路の第２の構成例を示す。図７、図８では、図３、図４に対して、演算増幅器ＯＰの出力ノードＮＱと位相補償用キャパシタＣＣとの間にスイッチ素子ＳＷ７や抵抗Ｒ１が更に設けられている。また、図７、図８では、初期化期間における出力電圧が後段の回路に伝達されるのを防止するためのスイッチ素子ＳＷ６が、増幅回路の出力ノードＮＱ（ＮＱ’）に設けられている。このスイッチ素子ＳＷ６は、図７の初期化期間ではオフになり、図８の出力期間においてオンになる。
【００８０】
更に図７、図８では、その一端がサミングノードＮＥＧに接続される補助キャパシタＣＡＸが設けられている。このような補助キャパシタＣＡＸを設ければ、演算増幅器ＯＰの反転入力端子のノードであるサミングノードＮＥＧの電圧変動を抑えることができ、出力電圧ＶＱの一層の安定化を実現できる。
【００８１】
具体的には、図７の初期化期間から図８の出力期間に移行する瞬間に、図５に示すように、サミングノードＮＥＧの電圧は変動する。この場合に補助キャパシタＣＡＸが設けられていないと、初期化期間が終了した時点でのノードＮ２とノードＮＱ（ＮＱ’）との電位差の分だけサミングノードＮＥＧの電圧が瞬間的に変動する。そして、この時のサミングノードＮＥＧの電圧が、スイッチ素子ＳＷ５の基板電圧であるＶＤＤ又はＶＳＳを超えてしまうと、キャパシタＣ１、Ｃ２に蓄積されていた電荷が抜けてしまう。これを防止するために、図７、図８では、補助キャパシタＣＡＸを設けている。このようにすれば、ノードＮＱとＡＧＮＤのノードの間に、直列接続されたキャパシタＣ２とキャパシタＣＡＸとが設けられるようになり、サミングノードＮＥＧの電圧変動をＶＤＤ〜ＶＳＳの範囲に抑え、Ｃ１、Ｃ２の蓄積電荷が抜けてしまう事態を防止できる。
【００８２】
本実施形態では、この補助キャパシタＣＡＸとして、図２（Ｂ）の第２タイプのキャパシタを用いている。このようにすることで、少ないレイアウト面積で、高い容量値の補助キャパシタＣＡＸを得ることができ、出力電圧ＶＱの安定化を実現できる。
【００８３】
また本実施形態では、演算増幅器ＯＰとして、例えば位相補償用キャパシタを内蔵しないタイプの増幅器を用いている。即ち出力期間においては、図８に示すように、スイッチ素子ＳＷ６がオンになるため、演算増幅器ＯＰの出力は、負荷となるデータ線等の駆動対象が接続される。従って、この負荷（例えば２０ｐＦ）が位相補償キャパシタとして機能して、演算増幅器ＯＰの発振を防止できる。
【００８４】
しかしながら、図７の初期化期間においては、スイッチ素子ＳＷ６がオフになるため、演算増幅器ＯＰには、データ線等の負荷が接続されず、演算増幅器ＯＰの負荷は、キャパシタＣ１、Ｃ２と補助キャパシタＣＡＸだけになる（例えば１ｐＦの負荷）。従って、演算増幅器ＯＰの負荷が減少してしまい、演算増幅器ＯＰが発振してしまうおそれがある。
【００８５】
そこで図７、図８では、初期化期間において、その一端が出力ノードＮＱ’に電気的に接続され、演算増幅器ＯＰの位相を補償することで発振を防止する位相補償用キャパシタＣＣを設けている。具体的には、ノードＮＱ’と低電位側電源との間に、位相補償用キャパシタＣＣと位相補償用のスイッチ素子ＳＷ７を設ける。そして図７の初期化期間では、スイッチ素子ＳＷ７をオンにして、位相補償用キャパシタＣＣの一端を出力ノードＮＱ’に接続する一方で、図８の出力期間では、スイッチ素子ＳＷ７をオフにして接続を遮断する。
【００８６】
このような位相補償用キャパシタＣＣ及び位相補償用スイッチ素子ＳＷ７を設ければ、演算増幅器ＯＰの負荷が軽くなる初期化期間において、位相補償用キャパシタＣＣが演算増幅器ＯＰの位相を補償することで発振を防止するように機能して、演算増幅器ＯＰの発振を効果的に防止できる。なお図７では位相補償用（発振防止用）の抵抗Ｒ１、Ｒ２を更に設けている。
【００８７】
以上説明したように、図７、図８の本実施形態の第２の構成例では、初期化期間においては、増幅回路の出力ノードＮＱ（ＮＱ’）に設けられるスイッチ素子ＳＷ６がオフになるため、演算増幅器ＯＰの出力に付加されるキャパシタの容量が少なくなる。そこで、当該初期化期間では、位相補償用スイッチ素子ＳＷ７をオンにして、演算増幅器ＯＰの出力に位相補償用キャパシタＣＣが接続されるようにする。
【００８８】
一方、出力期間においては、階調電圧生成回路の演算増幅器ＯＰには、階調電圧出力線の寄生容量が付加されるため、この寄生容量により位相補償が可能になる。また、データドライバの演算増幅器ＯＰの出力には、電気光学パネルのデータ線の寄生容量が付加されるため、この寄生容量により位相補償が可能になる。
【００８９】
図９に本実施形態の増幅回路に含まれる演算増幅器ＯＰの回路構成例を示す。図３、４、７、８に示す演算増幅器ＯＰは、ＡＢ級の増幅動作を行う増幅器である。図９では、トランジスタＴＡ１〜ＴＡ４及び電流源ＩＳ１により増幅器の差動段が構成される。また、出力段を構成するＰ型トランジスタＴＡ１７とＮ型トランジスタＴＡ１８のゲートは、トランジスタＴＡ７〜ＴＡ１４により構成される補助回路により制御され、これによりＡＢ級の増幅動作が可能になる。
【００９０】
１．４．レイアウト配置例
図１０に本実施形態の増幅回路のレイアウト配置例を示す。図１０において、第１の方向Ｄ１の反対方向が第３の方向Ｄ３になり、第１の方向Ｄ１に直交（交差）する方向が第２の方向Ｄ２になり、第２の方向Ｄ２の反対方向が第４の方向Ｄ４になっている。
【００９１】
図１０では、図７、図８のキャパシタＣ１が形成される第１のキャパシタ領域Ｃ１Ｒと、キャパシタＣ２が形成される第２のキャパシタ領域Ｃ２Ｒが、Ｄ１方向に沿って配置される。なおキャパシタ領域Ｃ１Ｒ、Ｃ２ＲをＤ２方向に沿って配置する変形実施も可能である。
【００９２】
また、本実施形態では、位相補償用キャパシタＣＣは、平面視において電荷蓄積用キャパシタＣＡである第１のキャパシタＣ１、第２のキャパシタＣ２が形成される第１のキャパシタ領域Ｃ１Ｒ、第２のキャパシタ領域Ｃ２Ｒの下方に配置される。すなわち、第１のキャパシタ領域Ｃ１Ｒ、第２のキャパシタ領域Ｃ２Ｒの下方に有するスペースを有効利用して、位相補償用キャパシタＣＣが形成される位相補償用キャパシタ領域ＣＣＲとしている。
【００９３】
またスイッチ素子ＳＷ１、ＳＷ２は、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ３方向側に配置される。またスイッチ素子ＳＷ３、ＳＷ４は、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ１方向側に配置される。なおスイッチ素子ＳＷ５は、スイッチ素子ＳＷ３、ＳＷ４のＤ２方向側に配置される。
【００９４】
またサミングノードＮＥＧのラインＬＮＥＧは、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のＤ２方向側に配線される。具体的には、ラインＬＮＥＧ（少なくともその一部の配線。キャパシタを構成する配線層の上層の接続配線）は、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のＤ２方向側においてＤ１方向に沿って配線される。
【００９５】
図１０のレイアウト配置によれば、キャパシタ領域Ｃ１ＲのＤ３方向側にスイッチ素子ＳＷ１、ＳＷ２が配置されるため、前段の回路からの入力電圧ＶＩＮをショートパスでスイッチ素子ＳＷ１、ＳＷ２（キャパシタＣ１）に供給できる。またキャパシタ領域Ｃ２ＲのＤ１方向側にスイッチ素子ＳＷ３、ＳＷ４が配置されるため、後段の回路（例えば演算増幅器）とスイッチ素子ＳＷ３、ＳＷ４（キャパシタＣ２）との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【００９６】
また図１０では、スイッチ素子ＳＷ１〜ＳＷ４のＤ２方向側にサミングノードラインＬＮＥＧが配線される。従って、ノードＮ１、Ｎ２のラインと、サミングノードラインＬＮＥＧとの間の距離を離すことが可能になる。従って、ノードＮ１とＮＥＧとの間の寄生容量値をＣＰ１、ノードＮ２とＮＥＧとの間の寄生容量値をＣＰ２とした場合に、寄生容量値ＣＰ１とＣＰ２の差分値ＣＰＤを最小限に抑えることが可能になる。
【００９７】
即ち、寄生容量の差分値ＣＰＤが大きくなると、上式（２）で説明したＶＱ＝ＶＡ−（Ｃ１／Ｃ２）×（ＶＩＮ−ＶＡ）において、Ｃ１／Ｃ２が変化してしまい、出力電圧ＶＱが変動してしまう。また、後述するように複数のデータ線を複数の駆動回路で駆動した場合に、プロセスの加工バラツキにより駆動回路間で出力電圧ＶＱもばらついてしまい、表示品質が劣化するなどの問題が生じる。
【００９８】
この場合に、配線の形状を対称に形成すれば、差分値ＣＰＤの悪影響を無くすことができるが、例えば図１０のＡ１に示すような対称ではない配線部分が存在すると、対称性が崩れて、差分値ＣＰＤの影響を無視できなくなる。
【００９９】
この点、図１０では、ノードＮ１、Ｎ２のラインと、サミングノードラインＬＮＥＧの距離を離して配線できるため、ノードＮ１、Ｎ２とＮＥＧとの間の寄生容量値ＣＰ１、ＣＰ２の絶対値を小さくできる。従って、Ａ１に示すように対称性が崩れた部分が存在しても、差分値ＣＰＤの絶対値が小さいため、差分値ＣＰＤの悪影響を最小限に抑えることできる。
【０１００】
また図１０のレイアウト配置では、キャパシタ領域Ｃ１Ｒ、Ｃ２Ｒの間を通るＤ２方向に沿った線を対称軸とした場合に、この対称軸に線対称なレイアウト配置が可能になる。従って、差分値ＣＰＤ等の悪影響を更に低減できる。
【０１０１】
また図１０では、スイッチ素子ＳＷ２にＡＧＮＤ（アナログ基準電源）の電圧を供給するための第１のアナログ基準電源ラインＬＡ１が、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ３方向側においてＤ２方向に沿って配線される。一方、スイッチ素子ＳＷ４にＡＧＮＤの電圧を供給するための第２のアナログ基準電源ラインＬＡ２が、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ１方向側においてＤ２方向に沿って配線される。
【０１０２】
図１０のように、ＡＧＮＤのラインＬＡ１、ＬＡ２を配線すれば、スイッチ素子ＳＷ２、ＳＷ４にショートパスでＡＧＮＤを供給できると共に、ラインＬＡ１、ＬＡ２の内側の領域を、外側の領域からＡＧＮＤによりシールドできるようになる。従って、例えば入力ノードＮＩでの入力電圧ＶＩＮの変動や出力電圧の変動が、寄生容量を介してノードＮＥＧに伝達されて、回路特性に悪影響を与えてしまう事態を効果的に防止できる。また、上述した対称軸に対して、ラインＬＡ１、ＬＡ２についても線対称に配線することができるため、線対称なレイアウトが可能になり、差分値ＣＰＤ等の悪影響を低減できる。
【０１０３】
なお、サミングノードＮＥＧのラインＬＮＥＧについては、その左側や右側、或いは上側や下側に、ＡＧＮＤの電位等に設定されたシールド線を更に配線することが望ましい。
【０１０４】
図１１に図７、８に示す増幅回路のレイアウト配置例を説明するための断面図を示す。図１１に示すように、Ｎ＋のクロスアンダ不純物層であるＮＣＵの上方には、ゲート絶縁膜層ＩＳ０を介してトランジスタのゲートであるポリシリコン層ＰＬＹが形成される。そして、このポリシリコン層ＰＬＹが位相補償用キャパシタＣＣの上側電極になり、ＮＣＵの不純物層が下側電極になる。
【０１０５】
ポリシリコン層ＰＬＹの上方には、第１の層間絶縁層ＩＳ１を介して金属層ＭＥＴＡが形成され、当該金属層ＭＥＴＡの上方に第２の層間絶縁層ＩＳ２を介して金属層ＭＥＴＢ１及び金属層ＭＥＴＢ２が形成される。金属層ＭＥＴＡと金属層ＭＥＴＢ１と第２の層間絶縁層ＩＳ２により、第１のキャパシタＣ１が形成される。金属層ＭＥＴＡと金属層ＭＥＴＢ２と第２の層間絶縁層ＩＳ２により、第２のキャパシタＣ２が形成される。このようにして、位相補償用キャパシタＣＣは、電荷蓄積用キャパシタとなる第１のキャパシタＣ１及び第２のキャパシタＣ２の下方に配置される。
【０１０６】
このように、第２タイプのキャパシタＴｙｐｅ２である位相補償用キャパシタＣＣを下方に形成し、その第２タイプのキャパシタＴｙｐｅ２の上方に第１タイプのキャパシタＴｙｐｅ１を形成するようにレイアウトすれば、少ない面積を利用して効率的に電荷蓄積用キャパシタとなる第１のキャパシタＣ１及び第２のキャパシタＣ２と位相補償用キャパシタＣＣをレイアウト配置できる。
【０１０７】
１．５．第３の構成例
図１２、図１３に本実施形態の増幅回路の第３の構成例を示す。第３の構成例の増幅回路は、階調電圧生成回路の階調アンプ部に含まれる階調電圧生成用増幅回路に使用され（図１８参照）、図１２、図１３に示すように、図７、図８に示す本実施形態の第２の構成例に比べて、その一端に増幅回路の出力ノードＮＱが抵抗Ｒ３を介して電気的に接続される第３のキャパシタＣ３が更に設けられている。そして、増幅回路の出力ノードＮＱと、第７のスイッチ素子ＳＷ７と位相補償用キャパシタＣＣとの間の接続ノードＮＣＣとの間に、第８のスイッチ素子ＳＷ８が設けられている。ここで第３のキャパシタＣ３は増幅回路の位相補償用（出力安定化用）のキャパシタである。
【０１０８】
初期化期間の時は、図１２に示すように、出力ノードＮＱ側に設けられるスイッチ素子ＳＷ６及び当該第８のスイッチ素子ＳＷ８がオフになり、位相補償用スイッチ素子ＳＷ７がオンになっている。このように、初期化期間においては、増幅回路の出力スイッチとなるスイッチ素子ＳＷ６がオフになっているため、演算増幅器ＯＰの出力ノードＮＱに付加されるキャパシタの容量が少なくなる。このため、位相補償用スイッチＳＷ７をオンにすることによって、演算増幅器ＯＰの出力端子側の出力ノードＮＱ’に位相補償用キャパシタＣＣが接続されて、演算増幅器ＯＰの位相補償が行われる。
【０１０９】
一方、出力期間の時には、図１３に示すように、スイッチ素子ＳＷ６及び当該第８のスイッチ素子ＳＷ８がオンになり、位相補償用スイッチ素子ＳＷ７がオフになっている。すなわち、出力期間においては、演算増幅器ＯＰに付加される寄生容量に加えて、第３のキャパシタＣ３及び位相補償用キャパシタＣＣも有効活用することによって、これらの寄生容量及びキャパシタＣ３、ＣＣにより位相補償（出力安定化）が可能になる。例えば、増幅回路を、後述するデータドライバや階調電圧生成回路に活用した場合には、データドライバや階調電圧生成回路の演算増幅器ＯＰの出力に付加される寄生容量（例えばデータ線や階調電圧線の寄生容量）に加えて、第３のキャパシタＣ３及び位相補償用キャパシタＣＣも有効活用することによって、これらの寄生容量及びキャパシタＣ３、ＣＣにより位相補償が可能になる。また、例えば、階調電圧生成回路の階調アンプ部の演算増幅器ＯＰが出力した階調電圧をデータドライバのＤ／Ａ変換回路で当該階調電圧が全く選択されなかった場合には、出力ノードＮＱに付加される負荷が１番小さくなってしまい、階調アンプ部の演算増幅器ＯＰが出力時に最小の負荷となってしまうことがある。このような事態に備えて、第３の構成例では、前述したように、出力時の位相補償を行っている。
【０１１０】
なお、本実施形態では、第３のキャパシタＣ３は、位相補償用のキャパシタＣＣと同様に、電圧依存性の影響をそれほど受けないので、図２（Ｂ）の第２タイプのキャパシタ（Ｔｙｐｅ２）を用いている。このように、位相補償用キャパシタＣＣと同様に、第３のキャパシタＣ３として、容量値に電圧依存性があるが、同じ面積でより大きな容量が得られる第２タイプのキャパシタ（Ｔｙｐｅ２）を使用することによって、演算増幅器ＯＰの発振を防止した上で増幅回路のレイアウト効率を向上できる。
【０１１１】
図１４（Ａ）に本実施形態の増幅回路の第３の構成例の全体的なレイアウト配置例を示す。図１４（Ａ）において、第１の方向Ｄ１の反対方向が第３の方向Ｄ３になり、第１の方向Ｄ１に直交（交差）する方向が第２の方向Ｄ２になり、第２の方向Ｄ２の反対方向が第４の方向Ｄ４になっている。
【０１１２】
図１４では、図１２、図１３のキャパシタＣ１が形成される第１のキャパシタ領域Ｃ１Ｒと、キャパシタＣ２が形成される第２のキャパシタ領域Ｃ２Ｒが、Ｄ１方向に沿って配置される。なおキャパシタ領域Ｃ１Ｒ、Ｃ２ＲをＤ２方向に沿って配置する変形実施も可能である。
【０１１３】
また、本実施形態では、位相補償用キャパシタＣＣが形成される位相補償用キャパシタ領域ＣＣＲは、平面視において電荷蓄積用キャパシタＣＡである第１のキャパシタＣ１、第２のキャパシタＣ２が形成される第１のキャパシタ領域Ｃ１Ｒ、第２のキャパシタ領域Ｃ２Ｒの下方に配置される。すなわち、第１のキャパシタ領域Ｃ１Ｒ、第２のキャパシタ領域Ｃ２Ｒの下方に有するスペースを有効利用して、位相補償用キャパシタＣＣが形成される位相補償用キャパシタ領域ＣＣＲとしている。
【０１１４】
スイッチ素子ＳＷ１、ＳＷ２が形成される第１のスイッチ素子領域ＳＷＲ１は、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ３方向側に配置される。またスイッチ素子ＳＷ３、ＳＷ４、ＳＷ５が形成される第２のスイッチ素子領域ＳＷＲ２は、キャパシタ領域Ｃ１Ｒ、Ｃ２ＲのＤ１方向側に配置される。
【０１１５】
補助キャパシタＣＡＸが形成される補助キャパシタ領域ＣＡＸＲは、第１のスイッチ素子領域ＳＷＲ１のＤ１方向側に配置される。
【０１１６】
演算増幅器ＯＰが形成される演算増幅器領域ＯＰＲは、補助キャパシタ領域ＣＡＸＲのＤ１方向側に配置される。
【０１１７】
そして、第３のキャパシタＣ３が形成される第３のキャパシタ領域Ｃ３Ｒは、演算増幅器領域ＯＰＲのＤ１方向側に配置される。
【０１１８】
なお、キャパシタ領域ＣＡＸＲやＣ３Ｒでは、少ないレイアウト面積で大きな容量値を得るために、第１タイプ及び第２タイプの両方のタイプで補助キャパシタＣＡＸや第３のキャパシタＣ３を形成することが望ましい。
【０１１９】
図１４（Ａ）のレイアウト配置によれば、キャパシタ領域Ｃ１ＲのＤ３方向側にスイッチ素子ＳＷ１、ＳＷ２が配置されるため、前段の回路からの入力電圧ＶＩＮをショートパスでスイッチ素子ＳＷ１、ＳＷ２（キャパシタＣ１）に供給できる。また、キャパシタ領域Ｃ２ＲのＤ１方向側にスイッチ素子ＳＷ３、ＳＷ４が配置されるため、後段の回路（例えば演算増幅器）とスイッチ素子ＳＷ３、ＳＷ４（キャパシタＣ２）との接続をショートパスで実現できる。従って、レイアウト効率を向上できると共に、性能に悪影響を与える寄生容量や寄生抵抗を最小限にすることができる。
【０１２０】
また、本実施形態の変形例として、図１４（Ｂ）に示すように、補助キャパシタＣＡＸが形成される補助キャパシタ領域ＣＡＸＲが、平面視において第１のキャパシタＣ１、第２のキャパシタＣ２が形成される第１のキャパシタ領域Ｃ１Ｒ、第２のキャパシタ領域Ｃ２Ｒの下方に配置されるようにしてもよい。すなわち、第１のキャパシタ領域Ｃ１Ｒ、第２のキャパシタ領域Ｃ２Ｒの下方に有するスペースを有効利用して、補助キャパシタＣＡＸが形成される補助キャパシタ領域ＣＡＸＲとするレイアウトにしてもよい。
【０１２１】
１．６．第４の構成例
図１５（Ａ）、図１５（Ｂ）、図１６に本実施形態の増幅回路の第４の構成例を示す。第４の構成例の増幅回路は、サンプリング期間中に入力電圧（入力信号）に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間中に当該サンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力するフリップアラウンド型のサンプルホールド回路に適用したものである。このフリップアラウンド型のサンプルホールド回路は、例えば集積回路装置に含まれる階調生成アンプや駆動アンプなどに用いることができる。図１５（Ａ）に示すように、第４の構成例の増幅回路は、サンプリング期間において、サンプリング用キャパシタＣＳに入力電圧ＶＩに応じた電荷を蓄積し、図１５（Ｂ）に示すように、ホールド期間において、サンプリング用キャパシタＣＳのフリップアラウンド動作を行って、蓄積された電荷に応じた電圧ＶＱを出力する。
【０１２２】
図１６に示すように第４の構成例の増幅回路は、演算増幅器ＯＰと、サンプリング用スイッチ素子ＳＳと、サンプリング用キャパシタＣＳと、帰還用スイッチ素子ＳＦと、フリップアラウンド用スイッチ素子ＳＡと、補助キャパシタＣＡＸと、位相補償用キャパシタＣＣとを含む。なお、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。また、スイッチ素子ＳＳ、ＳＡ、ＳＦは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。
【０１２３】
演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）には、アナログ基準電源電圧ＡＧＮＤが設定される。
【０１２４】
サンプリング用スイッチ素子ＳＳは、サンプルホールド回路の入力ノードＮＩと、接続ノードＮＳとの間に設けられる。サンプリング用キャパシタＣＳは、接続ノードＮＳとサミングノードＮＥＧとの間に設けられる本実施形態の第１タイプのキャパシタで構成される電荷蓄積用キャパシタである。帰還用スイッチ素子ＳＦは、演算増幅器ＯＰの出力端子のノードＮＱとサミングノードＮＥＧとの間に設けられる。フリップアラウンド用スイッチ素子ＳＡは、接続ノードＮＳと、演算増幅器ＯＰの出力端子のノードＮＱとの間に設けられる。
【０１２５】
第４の構成例では、その一端にサミングノードＮＥＧが電気的に接続されるように補助キャパシタＣＡＸが設けられている。本実施形態では、補助キャパシタＣＡＸは、一方の電極がポリシリコン層で、他方の電極が不純物層で形成される第２タイプのキャパシタＴｙｐｅ２で構成される。
【０１２６】
そして、サンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、図１５（Ａ）で説明したフリップアラウンド型サンプルホールド回路として、増幅回路のサンプリング動作を実現できる。
【０１２７】
一方、ホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、図１５（Ｂ）で説明したフリップアラウンド型サンプルホールド回路として、増幅回路のホールド動作を実現できる。
【０１２８】
このようなフリップアラウンド型のサンプルホールド回路を用いれば、いわゆるオフセットフリーを実現できる。従って、例えば本実施形態の増幅回路を適用したサンプルホールド回路を例えばデータ線駆動回路に適用した場合には、データ線間での出力電圧のバラツキを最小限に抑えることができる。これにより、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。
【０１２９】
２．基準電圧生成回路
図１７に、本実施形態の増幅回路が含まれる基準電圧生成回路の構成例を示す。なお、本実施形態の基準電圧生成回路は、図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３０】
本実施形態の基準電圧生成回路１１は、複数の基準電圧Ｖ１〜Ｖｎを生成する回路である。具体的には、基準電圧生成回路１１は、高電位側電圧ＶＧＭＨと低電位側電圧ＶＧＭＬの間を抵抗分割し、分割ノードＮ１〜Ｎｎ（ｎは２以上の整数）に分割電圧ＶＤ１〜ＶＤｎを出力するラダー抵抗回路（広義には電圧生成回路）１２と、当該分割ノードＮ１〜Ｎｎにおける分割電圧ＶＤ１〜ＶＤｎをインピーダンス変換して基準電圧Ｖ１〜Ｖｎを出力するアンプ部１４を含むことができる。
【０１３１】
ラダー抵抗回路１２は、基準電圧となる高電位側電源ＶＧＭＨ（広義には、第１の電源）と、低電位側電源ＶＧＭＬ（広義には、第２の電源）との間に設けられる電圧生成回路である。ラダー抵抗回路１２は、直列に接続された複数の抵抗回路（可変抵抗）Ｒ０〜Ｒｎを有し、これらの複数の抵抗回路Ｒ０〜Ｒｎで抵抗分割された複数の電圧分割ノードＮ１〜Ｎｎにおける各電圧が、分割電圧ＶＤ１〜ＶＤｎとして出力される。
【０１３２】
アンプ部１４は、電圧生成回路となるラダー抵抗回路１２の分割ノードＮ１〜Ｎｎにおける分割電圧ＶＤ１〜ＶＤｎをインピーダンス変換する。本実施形態では、アンプ部１４は、ラダー抵抗回路１２から複数の分割電圧出力線ＶＤＬ１〜ＶＤＬｎを介して入力される分割電圧ＶＤ１〜ＶＤｎに対応した基準電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎを備え、当該基準電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎが分割電圧ＶＤ１〜ＶＤｎのインピーダンス変換を行う。そして、これらの基準電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎでインピーダンス変換された複数の分割電圧ＶＤ１〜ＶＤｎは、複数の基準電圧Ｖ１〜Ｖｎとして、複数の基準電圧出力線（階調電圧出力線）ＶＬ１〜ＶＬｎを介して出力される。
【０１３３】
３．集積回路装置
図１８に、本実施形態の集積回路装置１０の構成例を示し、特に当該集積回路装置１０に含まれる階調電圧生成回路及びデータドライバの構成例を示す。なお、本実施形態の集積回路装置１０は、図１８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３４】
本実施形態の集積回路装置１０は、電気光学パネル４００（電気光学装置）を駆動する機能を有し、複数の階調電圧（広義には基準電圧）Ｖ１〜Ｖｎを出力する階調電圧生成回路（広義には基準電圧生成回路）１１０と、複数の階調電圧Ｖ１〜Ｖｎと、外部から供給される画像データ（階調データ、表示データ）ＧＤとを受けて電気光学パネル４００を駆動するデータドライバ５０と、を含む。
【０１３５】
電気光学パネル４００（電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子、ＥＬ素子）の光学特性を変化させることによって表示動作を実現する。この電気光学パネル４００（狭義には、表示パネル）は、例えば、ＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外の例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。
【０１３６】
階調電圧生成回路１１０は、データドライバ５０に供給する複数の階調電圧Ｖ１〜Ｖｎを生成して供給する回路である。具体的には、階調電圧生成回路１１０は、ラダー抵抗回路（広義には電圧生成回路）１１２と、階調アンプ部１１４を含むことができる。
【０１３７】
ラダー抵抗回路１１２は、階調電圧生成用の高電位側電源ＶＧＭＨ（広義には、第１の電源）と、階調電圧生成用の低電位側電源ＶＧＭＬ（広義には、第２の電源）との間に設けられる。ラダー抵抗回路１１２は、直列に接続された複数の抵抗回路（可変抵抗）Ｒ０〜Ｒｎを有し、これらの複数の抵抗回路Ｒ０〜Ｒｎで抵抗分割された複数の電圧分割ノードＮ１〜Ｎｎにおける各電圧が、分割電圧ＶＤ１〜ＶＤｎとして出力される。
【０１３８】
階調アンプ部１１４は、電圧生成回路となるラダー抵抗回路１１２の分割ノードＮ１〜Ｎｎにおける分割電圧ＶＤ１〜ＶＤｎをインピーダンス変換する。本実施形態では、階調アンプ部１１４は、ラダー抵抗回路１１２から入力される分割電圧ＶＤ１〜ＶＤｎに対応した階調電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎを備え、当該階調電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎが分割電圧ＶＤ１〜ＶＤｎのインピーダンス変換を行う。そして、これらの階調電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎでインピーダンス変換された複数の分割電圧ＶＤ１〜ＶＤｎは、複数の階調電圧Ｖ１〜Ｖｎとして複数の階調電圧出力線ＶＬ１〜ＶＬｎを介して出力される。
【０１３９】
データドライバ５０は、液晶パネルなどの電気光学パネル４００（電気光学装置）のデータ線ＳＬ１〜ＳＬｍ（ｍは２以上の整数）を駆動するためのデータ信号（電圧、電流）を供給する回路である。具体的にはデータドライバ５０は、複数（例えば、２５６段階）の階調電圧（基準電圧）Ｖ１〜Ｖｎと画像データ（階調データ、表示データ）ＧＤに基づいて、これらの複数の階調電圧Ｖ１〜Ｖｎの中から、画像データＧＤに対応する電圧（データ電圧）を選択して、電気光学パネル４００のデータ線ＳＬ１〜ＳＬｍに出力する。例えばメモリ内蔵の集積回路装置１０の場合には、表示メモリから画像データＧＤを受ける。一方、メモリ非内蔵の集積回路装置１０の場合には、外部（例えば表示コントローラ）から画像データＧＤが供給される。なお、本実施形態における階調数は任意である。
【０１４０】
データドライバ５０は、Ｄ／Ａ変換回路５２−１〜５２−ｍ、データ線駆動回路５４−１〜５４−ｍを含む。なお、図１８のように各データ線に対応して１つのＤ／Ａ変換回路及び１つのデータ線駆動回路を設けてもよいし、１つのＤ／Ａ変換回路を複数のデータ線駆動回路（例えば、１または複数ピクセル分のデータ線駆動回路）で共用する構成にしてもよい。また、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。さらに、データドライバ５０の一部または全部を電気光学パネル上に一体に形成してもよい。
【０１４１】
Ｄ／Ａ変換回路５２−１〜５２−ｍは、データドライバ５０に少なくとも１つ設けられ、階調電圧生成回路１１０から供給される複数の階調電圧Ｖ１〜Ｖｎと画像データＧＤ（階調データ）が入力され、Ｄ／Ａ変換後の電圧を出力する。本実施形態では、例えば、画像データＧＤを受けて、階調電圧Ｖ１〜Ｖｎの中から画像データＧＤに対応した階調電圧を選択して、選択階調電圧ＶＳＬ１〜ＶＳＬｍとしてデータ線駆動回路５４−１〜５４−ｍに出力する。
【０１４２】
データ線駆動回路５４−１〜５４−ｍは、データドライバ５０に少なくとも１つ設けられ、Ｄ／Ａ変換回路５２−１〜５２−ｍから供給されるＤ／Ａ変換後の選択階調電圧ＶＳＬ１〜ＶＳＬｍのインピーダンス変換を行って、電気光学パネル４００のデータ線ＳＬ１〜ＳＬｍを駆動するデータ電圧ＶＳ１〜ＶＳｍとして出力する。本実施形態では、データ線駆動回路５４−１〜５４−ｍは、データドライバ用増幅回路ＤＡＭ１〜ＤＡＭｍを含み、これらのデータドライバ用増幅回路ＤＡＭ１〜ＤＡＭｍがＤ／Ａ変換回路５２−１〜５２−ｍからの選択階調電圧ＶＳＬ１〜ＶＳＬｍのインピーダンス変換を行う。そして、インピーダンス変換後の選択階調電圧ＶＳＬ１〜ＶＳＬｍをデータ電圧ＶＳ１〜ＶＳｍとして電気光学パネル４００のデータ線ＳＬ１〜ＳＬｍに供給することによって、当該データ線ＳＬ１〜ＳＬｍを駆動する。
【０１４３】
本実施形態では、階調電圧生成回路１１０の階調アンプ部１１４に含まれる階調電圧生成用増幅回路ＧＡＭ１〜ＧＡＭｎ、及びデータ線駆動回路５４−１〜５４−ｍに含まれるデータドライバ用増幅回路ＤＡＭ１〜ＤＡＭｍとして、入力電圧に対応する出力電圧（例えば入力電圧の反転電圧）が常時出力されるタイプの増幅回路を使用できる。例えば、階調電圧生成回路１１０やデータドライバ５０に含まれる増幅回路として、サンプルホールド型の増幅回路を用いる手法も考えられるが、この手法では、サンプリング期間において増幅回路の出力がハイインピーダンス状態になってしまうため、タイミング制御が煩雑になる。これに対して本実施形態では、出力期間においては増幅回路の出力がハイインピーダンス状態にならないため、タイミング制御を簡素化できる。また、増幅回路にオフセットキャンセル機能を持たせることで、オフセット電圧のばらつきを要因とするデータ電圧のばらつきを低減でき、電気光学パネル４００の表示ムラの発生等を防止できる。
【０１４４】
なお、本実施形態では、階調電圧生成回路１１０の階調アンプ部１１４とデータ線駆動回路５４−１〜５４−ｍに含まれる増幅回路として、入力電圧に対応する出力電圧が常時出力されるタイプの増幅回路を使用しているが、例えば、階調アンプ部１１４のみに本実施形態の増幅回路を適用してもよい。
【０１４５】
４．電気光学装置
図１９に、本実施形態における電気光学装置の構成の概要を示す。電気光学装置３００（液晶装置。広義には表示装置）は、電気光学パネル４００（狭義には液晶パネル、ＬＣＤ（Liquid Crystal Display）パネル）、データドライバ５０、走査ドライバ７０、表示コントローラ４０、電源回路９０を含む。なお、電気光学装置３００にこれらの全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【０１４６】
ここで電気光学パネル４００（電気光学装置）は、複数の走査線と、複数のデータ線と、走査線及びデータ線により特定される画素電極を含む。この場合、データ線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【０１４７】
より具体的には、電気光学パネル４００は、アクティブマトリクス基板（例えばガラス基板）上に形成された液晶パネルである。アクティブマトリクス基板には、図１４のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。
【０１４８】
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：
ＣＰＵ）等のホストにより設定された内容に従って、データドライバ５０、走査ドライバ７０及び電源回路９０を制御する。より具体的には、表示コントローラ４０は、データドライバ５０及び走査ドライバ７０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路９０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【０１４９】
電源回路９０は、外部から供給される基準電圧に基づいて、電気光学パネル４００の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【０１５０】
このような構成の電気光学装置３００は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、データドライバ５０、走査ドライバ７０及び電源回路９０が協調して電気光学パネル４００を駆動する。
【０１５１】
図１９では、ＲＧＢの各色成分を表示するために１画素が３ドットで構成され、各色成分毎にデータ線が設けられているものとして説明したが、１画素が２ドット、４ドット以上のドット数で構成されていてもよい。
【０１５２】
なお、図１９では、電気光学装置３００が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を電気光学装置３００の外部に設けてもよい。或いは、表示コントローラ４０と共に、ホストを電気光学装置３００に含めるようにしてもよい。また、データドライバ５０、走査ドライバ７０、表示コントローラ４０、電源回路９０の一部又は全部を電気光学パネル４００上に形成してもよい。
【０１５３】
また、図１９において、データドライバ５０、走査ドライバ７０及び電源回路９０を集積化して、半導体装置（集積回路、ＩＣ）として集積回路装置１０を構成してもよい。
【０１５４】
５．電子機器
次に、上述の電気光学装置（集積回路装置、増幅回路、データドライバ、電源回路等）が適用される電子機器について説明する。
【０１５５】
５．１．投写型表示装置
上述の電気光学装置を用いて構成される電子機器として、投写型表示装置がある。図２０に、上述の実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図を示す。
【０１５６】
投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０（広義には電気光学パネル）、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１５７】
５．２．携帯電話機
また上述の電気光学装置を用いて構成される電子機器として、携帯電話機がある。図２１に、上述の実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図を示す。図２１において、図１９又は図２０と同一部分には同一符号を付し、適宜説明を省略する。
【０１５８】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ４０に供給する。
【０１５９】
携帯電話機９００は、電気光学パネル４００を含む。電気光学パネル４００は、データドライバ５０及び走査ドライバ７０によって駆動される。電気光学パネル４００は、複数の走査線、複数のデータ線、複数の画素を含む。
【０１６０】
表示コントローラ４０は、データドライバ５０及び走査ドライバ７０に接続され、データドライバ５０に対してＲＧＢフォーマットの階調データを供給する。
【０１６１】
電源回路９０は、データドライバ５０及び走査ドライバ７０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電気光学パネル４００の対向電極に、対向電極電圧ＶＣＯＭを供給する。
【０１６２】
ホスト９４０は、表示コントローラ４０に接続される。ホスト９４０は、表示コントローラ４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ４０に供給できる。表示コントローラ４０は、この階調データに基づき、データドライバ５０及び走査ドライバ７０により電気光学パネル４００に表示させる。
【０１６３】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１６４】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、電気光学パネル４００の表示処理を行う。
【０１６５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【０１６６】
例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語（第１の入力端子、第２の入力端子、アナログ基準電源電圧、第１の電源、第２の電源等）と共に記載された用語（反転入力端子、非反転入力端子、ＡＧＮＤ、ＶＳＳ、ＶＤＤ等）は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、増幅回路、基準電圧生成回路、集積回路装置、電気光学蔵置、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。さらに、本発明は上述の液晶の電気光学パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動にも適用可能である。
【図面の簡単な説明】
【０１６７】
【図１】本実施形態の増幅回路の基本構成。
【図２】図２（Ａ）は増幅回路に含まれる第１のタイプのキャパシタの断面図、図２（Ｂ）は増幅回路に含まれる第２のタイプのキャパシタの断面図。
【図３】本実施形態の増幅回路の第１の構成例。
【図４】本実施形態の増幅回路の第１の構成例。
【図５】増幅回路の動作を説明するための信号波形例。
【図６】図６（Ａ）は、本実施形態の増幅回路の原理的な構成図、図６（Ｂ）、図６（Ｃ）は、本実施形態の増幅回路における入力電圧と出力電圧の関係を示す図。
【図７】本実施形態の増幅回路の第２の構成例。
【図８】本実施形態の増幅回路の第２の構成例。
【図９】演算増幅器の構成例。
【図１０】本実施形態の増幅回路の第２の構成例のレイアウト配置例。
【図１１】本実施形態の増幅回路の第２の構成例のレイアウト配置例を説明するための断面図。
【図１２】本実施形態の増幅回路の第３の構成例。
【図１３】本実施形態の増幅回路の第３の構成例。
【図１４】図１４（Ａ）、図１４（Ｂ）は、本実施形態の増幅回路の第３の構成例のレイアウト配置例。
【図１５】図１５（Ａ）、図１５（Ｂ）は、本実施形態の増幅回路の第４の構成例の動作説明図。
【図１６】本実施形態の増幅回路の第４の構成例。
【図１７】本実施形態の増幅回路を含む基準電圧生成回路の構成例。
【図１８】本実施形態の増幅回路を含む集積回路装置の構成例。
【図１９】本実施形態における電気光学装置の構成の概要を示す図。
【図２０】本実施形態における電気光学装置が適用された投写型表示装置の構成例のブロック図。
【図２１】本実施形態における電気光学装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【０１６８】
ＳＷ１〜ＳＷ７  第１〜第７のスイッチ素子、Ｃ１、Ｃ２  第１、第２のキャパシタ、
ＣＡ  電荷蓄積用キャパシタ、ＣＡＸ  補助キャパシタ、ＣＣ  位相補償用キャパシタ、ＣＳ  サンプリング用キャパシタ、ＮＥＧ  サミングノード、ＯＰ  演算増幅器、
１０  集積回路装置、４０  表示コントローラ、４２  制御回路、
５０  データドライバ、５２  Ｄ／Ａ変換回路、５４  データ線駆動回路、
６０  増幅回路、７０  走査ドライバ、９０  電源回路、１１０  階調電圧生成回路、
１１２  電圧生成回路（ラダー抵抗回路）、１１４  階調アンプ部、
３００  電気光学装置、４００  電気光学パネル、
７００  電子機器（投写型表示装置）、９００  電子機器（携帯電話機）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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