(57)【要約】【課題】組立ラインのクリーン度を向上させても、半導体装置の製造歩留まりを、ある一定値以上に向上させることが困難であった【解決手段】エピタキシャル成長法により半導体基板１にエピタキシャル層２を設ける成膜工程と、前記エピタキシャル層２に半導体素子３を設ける工程と、前記半導体基板１を除去して、前記エピタキシャル層のみを残す除去工程とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
エピタキシャル成長法により半導体基板にエピタキシャル層を設ける成膜工程と、
前記エピタキシャル層に半導体素子を設ける工程と、
前記半導体基板を除去して、前記エピタキシャル層のみを残す除去工程とを有することを特徴とする、半導体装置の製造方法。
【請求項２】
半導体基板にエピタキシャル層が形成されてなるエピタキシャル半導体基板の前記エピタキシャル層に半導体素子を設ける工程と、
前記エピタキシャル半導体基板のうち、前記半導体基板を全て除去する除去工程とを有することを特徴とする、半導体装置の製造方法。
【請求項３】
前記エピタキシャル層は、厚さ１０〜１００μｍのシリコン層であることを特徴とする、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記除去工程は、前記半導体基板を研削することを特徴とする、請求項１〜３に記載の半導体装置の製造方法。
【請求項５】
半導体基板に半導体素子が設けられてなり、前記半導体基板はゲッタリング層を有しないことを特徴とする半導体装置。
【請求項６】
前記半導体基板は、エピタキシャル成長した単結晶シリコンのみであることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
半導体素子が形成された複数の半導体基板を積層した半導体装置であって、
前記半導体基板の少なくとも１つは、エピタキシャル成長した単結晶シリコンのみからなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、重金属類に起因した可動イオンによる半導体装置の特性劣化を防ぐ方法として、ＩＧ（Ｉｎｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）やＥＧ（Ｅｘｔｒｉｎｓｉｃ  Ｇｅｔｔｅｒｉｎｇ）等のゲッタリング法が用いられている。近年の微細化した半導体素子の製造に使用されるウェハは、一般に両面研磨されているため、単結晶シリコン基板内での酸素析出現象等を利用したＩＧによる重金属のトラップ（捕獲）が、有効な手法として用いられることが多い。
また、重金属類の汚染は、半導体素子製造の後工程（パッケージへの組立工程）においても問題となるため、組立工程においてもＩＧ効果を有する半導体装置が提案されている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３１７８０５号公報
【特許文献２】特開２００５−３１７７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電子機器の小型化に伴って、半導体装置の薄型化の要求が高くなっている。特許文献１、２には、半導体素子を形成した半導体基板を薄く研磨して所定のパッケージに組み立てを行う場合においても、ゲッタリング法によって特性劣化を抑制する技術が開示されている。
しかしながら、組立工程においてゲッタリング法を用いる手法には、以下に説明するような問題点のあることを、本発明者は見出した。
【０００５】
重金属類に起因した汚染が半導体素子に及ぶと、ＭＯＳトランジスタのソース・ドレイン電極を形成するＰＮ接合のリーク電流の増加という形で現れる。このため、リーク電流の影響を受けやすいＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子を用い、保持している電荷がリーク電流によって失われることで引き起こされる不良ビット数の変化を測定することによって、汚染の影響を評価できる。
【０００６】
本発明者は、ゲッタリング効果を備えた半導体基板にＤＲＡＭ素子を形成し、パッケージへの組み立て評価を行った。組み立てに際しては、半導体基板を所定の厚さに設定するために行う裏面の研磨後も、半導体基板内にゲッタリング層が残存するようにした。
半導体基板の裏面の研磨が終了した状態における重金属汚染の程度を複数段階に分けて設定し、組み立て後のＤＲＡＭ素子で不良ビット数の変化を測定したところ、クリーン度を高めて金属汚染の影響を可能な限り排除した状態においても、ＤＲＡＭ素子に不良ビット数の増加が観測された。
【０００７】
この原因について、図６を用いて説明する、図６は、半導体装置５０の断面模式図である。半導体装置５０は、半導体基板５１に半導体素子５３が設けられたものである。半導体基板５１の表面側には、ＭＯＳトランジスタ等の素子５３が形成されている。半導体基板５１には、裏面側にゲッタリング層５２が形成されている。ゲッタリング層５２を含めた半導体基板５１の厚さＤは、裏面の研磨によって所定の寸法に調節されている。
半導体基板の裏面を研磨して薄肉化した後に、パッケージへ組み立てる工程においては、１５０〜３００℃程度の熱が加えられる。
ゲッタリング層５２には、半導体装置製造の前工程（拡散工程）において、種々の重金属５４ａがトラップされている。この状態で、組み立てに必要な熱が加えられると、トラップされている重金属５４ａの一部は、重金属５４ｂとして再放出され、半導体基板５１の表面側に拡散される。再放出された重金属５４ｂは素子５３に影響を与えて、ＰＮ接合のリーク電流が増加し、ＤＲＡＭ素子の場合には不良ビット数の増加として現れる。
すなわち、ゲッタリング層を備えた半導体基板は、裏面の研磨等において新たに付着する重金属のトラップ層としては有効であるが、一方で、組み立て時には重金属の再放出源となってしまう。このため、裏面の研磨以降の工程のクリーン度を向上させて、新たに付着する重金属の影響を排除した環境においては、重金属のトラップよりも再放出の方が優勢になってしまい、逆に半導体装置の製造歩留まりを低下させる原因となっていた。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、エピタキシャル成長法により半導体基板にエピタキシャル層を設ける成膜工程と、前記エピタキシャル層に半導体素子を設ける工程と、前記半導体基板を除去して、前記エピタキシャル層のみを残す除去工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置は、ゲッタリング層を有する半導体基板が設けられた状態で半導体素子の形成が行われるため、この間は半導体基板に付着した重金属はゲッタリング層にトラップされ半導体素子への悪影響を抑制できる。
加えて、半導体基板に半導体素子を形成するまでの工程は、その後の工程よりも高温の熱処理が長時間加えられるため、ゲッタリング層への重金属トラップが再放出よりも優位となる。このためトラップされた重金属の再放出を抑制できる。さらに、半導体素子が形成された後の組立工程等では、比較的低温で短時間の熱処理が行われ、かつ半導体基板には重金属をトラップしたゲッタリング層が含まれていない。このため、半導体基板中で重金属が再放出するような現象は発生しない。
従って、半導体素子の特性劣化を防止し、半導体装置の製造工程における製造歩留まりの低下を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の半導体装置の製造方法を説明する断面模式図である。
【図２】本発明の半導体装置の製造方法を説明する断面模式図である。
【図３】本発明の半導体装置の製造方法を説明する断面模式図である。
【図４】本発明の半導体装置の一例を示す断面模式図である。
【図５】本発明の半導体装置の一例を示す断面模式図である。
【図６】従来の半導体装置における重金属の挙動を説明する模式図である。
【発明を実施するための形態】
【００１１】
（半導体装置の製造方法）
本発明の半導体装置の製造方法の一例について図１〜３を用いて説明する。図１〜３は、半導体装置の製造方法を説明する断面模式図である。
【００１２】
本発明の半導体装置の製造方法は、エピタキシャル成長法により半導体基板にエピタキシャル層（以下、エピ層ということがある）を設ける工程（成膜工程）と、エピ層に半導体素子を設ける工程（素子形成工程）と、前記半導体基板を除去して、前記エピ層のみを残す工程（除去工程）とを有するものである。
【００１３】
＜成膜工程＞
成膜工程は、半導体基板にエピタキシャル成長法によりエピ層を設ける工程である。成膜工程は、図１に示すように、例えばチョクラルスキー法（ＣＺ法）にて引上げ成長した単結晶シリコンからなる半導体基板１上に、エピタキシャル成長法によって、単結晶シリコンからなるエピ層２を形成し、エピタキシャル半導体基板１０とする。
【００１４】
半導体基板１の厚さＳは、エピタキシャル半導体基板１０の直径に応じて製造工程で必要な強度等を考慮し、調節することができる。例えば、半導体基板１の直径が３００ｍｍの場合には、半導体基板１の厚さＳは７５０μｍ程度とすることが好ましい。
【００１５】
エピ層２は、例えば、半導体基板１を１１００℃に加熱し、水素雰囲気下でＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｎ）法により形成できる。エピ層２の厚さＥ１は、１０〜１００μｍの範囲とすることが好ましい。なお、エピ層２の厚さＥ１を１００μｍより大きくすることも可能ではあるが、半導体装置製造の前工程において表面側から拡散する重金属のトラップ効果が低下するため、最大でも１００μｍ程度とすることが好ましい。エピ層２の厚さＥ１の下限については、後述する裏面研磨後の強度を考慮し、１０μｍ以上とすることが好ましい。なお、本発明において、前工程は、成膜工程と素子形成工程と除去工程とから構成される。
【００１６】
半導体基板１およびエピ層２には、作成する半導体素子の特性に応じて、Ｐ型またはＮ型の不純物を所望の濃度で、単結晶シリコンの形成時に導入することができる。
【００１７】
一般に知られているように、ＣＺ法により引上げ成長したシリコンの半導体基板１中には、酸素不純物が多く含まれており、この酸素不純物が欠陥や転移等を生じさせる酸素析出物（ＢＭＤ）となる。半導体基板１中の酸素析出物は、半導体装置製造の前工程において、ゲッタリング層として機能する。
一方、エピ層２においては、エピタキシャル成長が高温（１１００℃以上）の水素雰囲気中で行われることに起因して、酸素析出物に基づくゲッタリング層は形成されない。
すなわち、エピタキシャル半導体基板１０においては、半導体基板１の内部にのみゲッタリング層が存在し、エピ層２はゲッタリング層を有していない。
なお、ゲッタリング層は、ＥＧまたはＩＧによって重金属を捕獲する層であり、ＣＺ法により製造された単結晶シリコンにおける酸素析出現象を利用して形成してもよいし、半導体基板１の裏面に物理的な損傷を与えることで形成してもよい。
【００１８】
＜素子形成工程＞
素子形成工程は、成膜工程で設けられたエピ層に半導体素子を設ける工程である。素子形成工程では、図２に示すように、エピ層２の表面に、酸化膜や配線層等の積層構造を形成し、ＭＯＳトランジスタやキャパシタ等の半導体素子３を形成する。
さらに、エピ層２に半導体素子３を設けた後、半導体素子３を覆うように、保護膜４を酸化シリコン（ＳｉＯ２）や酸窒化シリコン（ＳｉＯＮ）等で形成する。
保護膜４は、絶縁膜として機能すると共に、表面側（保護膜４が形成されている側）からの重金属の新たな拡散を防止する機能する。
【００１９】
形成する半導体素子の種類は特に限定されないが、重金属汚染によるリーク電流増加の影響を受けやすいＤＲＡＭやＣＣＤ、ＣＭＯＳセンサー等の素子において、本発明の効果が顕著である。
【００２０】
＜除去工程＞
除去工程は、素子形成工程の後、半導体基板の全てを除去する工程である。除去工程は、エピタキシャル半導体基板１０の裏面側（半導体基板１（図２）が形成されている側）から、半導体基板１を研磨（研削）する。この際、全ての半導体基板１を除去し、エピ層２のみが残存するようにする（図３）。こうして、エピタキシャル成長法により形成され、ゲッタリング層を有しない半導体層であるエピ層２に、半導体素子が設けられてなる半導体装置１１を得ることができる。
【００２１】
除去工程では、半導体基板１のみを除去するのみならず、半導体装置１１が所望の厚さＥ２となるようにエピ層２を研磨することができる。半導体基板１を除去した後の半導体装置１１の厚さＥ２は、後述するパッケージに必要な厚さとすることができ、例えば、１０〜１００μｍとすることが好ましい。
従って、最終的に必要な厚さＥ２を考慮して、除去工程前のエピ層２の厚さＥ１（図２）が最適となるように設定しておくことが好ましい。
また、半導体装置１１は、薄く研磨された場合、その強度が低下して割れ易いので、裏面（エピ層２の表面）をダイヤモンド砥石等により機械研磨した後に、ポリッシング技術を用いて鏡面研磨（表面微細研磨）を施しておくことが好ましい。
また、除去工程後の半導体装置１１は、ゲッタリング機能を備えていないので、除去工程が終了した段階において、重金属が付着して次工程に進むことがないように管理する。
【００２２】
＜組立工程＞
成膜工程、素子形成工程および除去工程（前工程）を経て製造された半導体装置１１は、さらに、以下の組立工程（後工程）により、パッケージ型の半導体装置とすることができる。組立工程について、図４を用いて説明する。
【００２３】
≪パッケージの構成≫
まず、本発明の半導体基板を用いたパッケージについて説明する。図４は、半導体装置の一例であるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型のパッケージ２０の断面模式図である。図４に示すとおり、パッケージ２０は、半導体チップ２１を有する。
半導体チップ２１は、エラストマを含む接着層２２によって、支持基板２３に固定されている。支持基板２３には孔２３ａが形成され、接着層２２には孔２３ａに対応する孔２２ａが形成されている。孔２２ａと孔２３ａには、保護用の樹脂封止材２７が設けられている。支持基板２３には、配線層２５が設けられている。配線層２５と半導体チップ２１とはボンディングパッド（図示せず）を介して、リード２４によって接続されている。
支持基板２３には複数の半田ボール２６が設けられ、半田ボール２６は支持基板２３の配線層２５を介してチップ２１と電気的に接続されている。
【００２４】
≪組立工程≫
除去工程後の半導体装置１１は、ゲッタリング機能を備えていないので、重金属の新たな付着および拡散が起きないように管理した環境にて、以降の工程を行う。
まず、前工程で製造した半導体装置１１をダイシングして個片の半導体チップ２１に分割する。支持基板２３上に接着剤を塗布し接着層２２とした後、半導体チップ２１の保護膜面が接着層２２側になるように半導体チップ２１を載置する。次いで、配線層２５と半導体チップ２１の半導体素子とをリード２４で接続する。孔２２ａおよび孔２３ａに樹脂を充填して樹脂封止材２７を設ける。その後、１５０℃で３０分程度の熱処理をし、接着層２２、樹脂封止材２７を硬化させる。半田ボール２６を配線層２５と接続するように、支持基板２３に設ける。この際、半田ボール２６の接続のため、２８０℃で３０秒程度の熱処理をする。こうして、ＢＧＡ型のパッケージ２０を得ることができる。
【００２５】
上述したように、本発明によれば、成膜工程から素子形成工程までは、半導体基板１が設けられたまま半導体装置を製造するため、エピタキシャル半導体基板１０に付着した重金属は半導体基板１のゲッタリング層にトラップされ、半導体素子３への悪影響を抑制できる。
加えて、前工程においては、後工程よりも高温の熱処理が長時間加えられるため、ゲッタリング層への重金属トラップが再放出よりも優位となる。このためトラップされた重金属の再放出を抑制できる。さらに、後工程において、前工程よりも比較的低温で短時間の熱処理であり、かつ半導体チップ２１には重金属をトラップしたゲッタリング層が含まれていない。このため、半導体チップ２１中で重金属が再放出するような現象は発生しない。
従って、半導体素子の特性劣化を防止し、半導体装置の製造工程における製造歩留まりの低下を抑制できる。
【００２６】
本発明は、上述の実施形態に限定されるものではない。
例えば、本発明の半導体装置は、積層パッケージ（ＭＣＰ）とすることができる。ＭＣＰについて、図５を用いて説明する。図５に示すように、ＭＣＰ３０は、支持基板３１と、支持基板３１上に接着層３２を介して載置された第二の半導体チップ３３と、第二の半導体チップ３３上に接着層３４を介して載置された第一の半導体チップ３５とを有する。
【００２７】
支持基板３１は、内部に配線層が形成された基板である。支持基板３１は、ボンディングワイヤ３８により、第二の半導体チップ３３と電気的に接続されている。第二の半導体チップ３３は、ボンディングワイヤ３７により、第一の半導体チップ３５と電気的に接続されている。支持基板３１上には、第一の半導体チップ３５、第二の半導体チップ３３およびボンディングワイヤ３７、３８を覆って、樹脂封止材３６が設けられている。支持基板３１には、その内部の配線層と接続された半田ボール３９が複数設けられている。こうして、半田ボール３９は、第一の半導体チップ３５および第二の半導体チップ３３と電気的に接続されている。
【００２８】
第一の半導体チップ３５は、上述の実施形態と同様にして前工程で得られた半導体装置１１をダイシングしたものである。すなわち、エピ層のみで形成され、ゲッタリング層を有しない半導体層（半導体基板）に半導体素子が設けられたものである。
第二の半導体チップ３３は、リーク電流の許容範囲が大きい等の理由で、組立工程での重金属による歩留まり低下の影響を受けにくい素子（ロジック素子等）であれば、必ずしも本発明の製造方法で得られる半導体チップでなくてもよい。すなわち、第二の半導体チップ３３は、エピ層のみで形成される半導体基板を用いたものでなく、ゲッタリング層を有していてもよい。あるいは、最初からエピ層を設けずに、半導体基板の表面上に直接に素子を形成した半導体チップでもよい。すなわち、同一のパッケージに積層する半導体チップの中で、重金属による特性劣化を受けやすいチップのみに少なくとも本発明を適用すればよい。なお、積層する半導体チップの種類、数は特に限定されない。
【００２９】
ＭＣＰ３０は、以下の方法により製造できる。まず、支持基板３１上に、第二の半導体チップ３３と第一の半導体チップ３５を接着層３２および３４を介して順次積層する。第一の半導体チップ３５、第二の半導体チップ３３、支持基板３１間をボンディングワイヤ３７、３８によって接続した後、これらを樹脂で封入する。その後、１５０℃で３０分程度の熱処理をすることで、接着層３２、３４を硬化させると共に、封入した樹脂を硬化させ樹脂封止材３６を形成する。半田ボール３９を配線層と接続するように、支持基板３１に設ける。この際、半田ボール３９の接続のため、２８０℃で３０秒程度の熱処理をする（以上、組立工程）。こうしてＭＣＰ３０を得ることができる。
【００３０】
上述の実施形態では、半導体装置１１の製造に製膜工程が設けられているが、例えば、製膜工程を設けず、半導体基板にエピタキシャル層が設けられたエピタキシャル半導体基板を購入し、その後の素子形成工程、除去工程を行ってもよい。
【符号の説明】
【００３１】
１、５１    半導体基板
２          エピタキシャル層
３、５３    半導体素子
１０        エピタキシャル半導体基板
１１、５０    半導体装置
２０        パッケージ
２１        半導体チップ
３０        ＭＣＰ
３３        第二の半導体チップ
３５        第一の半導体チップ
５２        ゲッタリング層
【図１】
2010251407.tif 000003
【図２】
2010251407.tif 000004
【図３】
2010251407.tif 000005
【図４】
2010251407.tif 000006
【図５】
2010251407.tif 000007
【図６】
2010251407.tif 000008