(57)【要約】【課題】微結晶化による非晶質シリコンの残留割合を下げ、かつ生産効率を向上することができる表示装置を提供すること。【解決手段】表示装置の製造方法は、非晶質シリコンからなる第１の半導体層を形成する第１の半導体積層工程と、前記第１の半導体層の上面と接するとともに不純物が添加された第２の半導体層を形成する第２の半導体積層工程と、前記第２の半導体積層工程の後に行われ、前記第１の半導体層を加熱することにより前記第１の半導体層の少なくとも一部を微結晶化させる微結晶化工程と、を含む。【選択図】図４Ｆ
2010251494.tif 000002
【特許請求の範囲】
【請求項１】
非晶質シリコンからなる第１の半導体層を形成する第１の半導体積層工程と、
前記第１の半導体層の上面と接するとともに不純物が添加された第２の半導体層を形成する第２の半導体積層工程と、
前記第２の半導体積層工程の後に行われ、前記第１の半導体層を加熱することにより前記第１の半導体層の少なくとも一部を微結晶化させる微結晶化工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項２】
前記不純物はリンであることを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記微結晶化工程において、ＲＴＡ法によって前記第１の半導体層の少なくとも一部を微結晶化させる、
ことを特徴とする請求項１または２に記載の表示装置の製造方法。
【請求項４】
ゲート電極膜を有する第１の導電層を形成する第１の導電層形成工程と、
前記第１の導電層の上層に設けられる第１の絶縁層を形成する工程と、
第１の電極と第２の電極とを形成する電極形成工程と、
第１のエッチング工程と、をさらに含み、
前記第１の半導体層は前記第1の絶縁層の上層に形成され、
前記第１の半導体層は互いに離間する第１の領域および第２の領域と、前記第１の領域と前記第２の領域とを連結する第３の領域とを上面に有し、
前記ゲート電極膜の少なくとも一部は、前記第３の領域と平面的に重なり、
前記第１のエッチング工程では前記第３の領域と重なる前記第２の半導体層がエッチングされ、
前記第１の電極は前記第１の領域の少なくとも一部に平面的に重なるとともに前記第２の半導体層に接し、
前記第２の電極は前記第２の領域の少なくとも一部に平面的に重なるとともに前記第２の半導体層に接する、
ことを特徴とする請求項１から３のいずれか一項に記載の表示装置の製造方法。
【請求項５】
前記微結晶化工程は前記第１のエッチング工程の後に行われる、
ことを特徴とする請求項４に記載の表示装置の製造方法。
【請求項６】
前記第２の半導体積層工程と前記第１のエッチング工程との間に、
前記第１の半導体層のうち少なくとも前記第１の領域と前記第２の領域と前記第３の領域とを上面に有する第１の部分と、前記第２の半導体膜のうち前記第１の部分と下面で接する第２の部分とを残すようエッチングする第２のエッチング工程をさらに含み、
前記電極形成工程は、前記第２のエッチング工程と前記第１のエッチング工程との間に行う、
ことを特徴とする請求項５に記載の表示装置の製造方法。
【請求項７】
前記第１のエッチング工程と前記微結晶化工程との間に、第２の絶縁層を形成する工程をさらに含む、
ことを特徴とする請求項６に記載の表示装置の製造方法。
【請求項８】
前記第２の半導体積層工程と前記第１のエッチング工程との間に、
前記第３の領域と重なる前記第２の半導体層上の第４の領域に所定の厚さの第１のレジスト膜を形成し、前記第１の領域と前記第２の領域と前記第３の領域とに少なくとも重なる領域のうち前記第４の領域を除いた第５の領域に前記第１のレジスト膜より厚い第２のレジスト膜を形成する工程と、
前記第１の半導体層のうち前記第４の領域および前記第５の領域と重ならない部分と、前記第２の半導体層のうち前記第４の領域および前記第５の領域と重ならない部分とを除去する第３のエッチング工程と、
前記第３のエッチング工程の後にアッシングにより前記第１のレジスト膜を除去する工程と、をさらに含み、
前記第１のエッチング工程では、前記第２のレジスト膜を用いてエッチングを行う、
ことを特徴とする請求項５に記載の表示装置の製造方法。
【請求項９】
前記電極形成工程は前記微結晶化工程の後に行う、
ことを特徴とする請求項８に記載の表示装置の製造方法。
【請求項１０】
前記第１の半導体層のうち前記第３の領域と平面的に重なる部分に前記第２の半導体層に添加された不純物と導電型の異なる不純物を打ち込む不純物打ち込み工程をさらに含み、
前記微結晶化工程は前記第１のエッチング工程の前に行う、
ことを特徴とする請求項４に記載の表示装置の製造方法。
【請求項１１】
前記加熱工程と前記不純物打ち込み工程との間に前記電極形成工程を行う、
ことを特徴とする請求項１０に記載の表示装置の製造方法。
【請求項１２】
前記加熱工程と前記電極形成工程との間に、
前記第１の半導体層のうち少なくとも前記第１の領域と前記第２の領域と前記第３の領域とを上面に有する第１の部分と、前記第２の半導体膜のうち前記部分と下面で接する第２の部分とを残してエッチングする第４のエッチング工程、をさらに含む、
ことを特徴とする請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記電極形成工程と前記不純物打ち込み工程との間に、前記前記第１のエッチング工程を行う、
ことを特徴とする請求項１２に記載の表示装置の製造方法。
【請求項１４】
前記不純物打ち込み工程の後に前記第１のエッチング工程を行う、
ことを特徴とする請求項１２に記載の表示装置の製造方法。
【請求項１５】
絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、
前記薄膜トランジスタは、ゲート電極膜が形成される第１の導電層と、
前記第１の導電層の上に設けられた第１の絶縁層と、
前記第１の絶縁層の上に設けられ、互いに離間する第１の領域および第２の領域と前記第１の領域と前記第２の領域とを連結する第３の領域とを上面に有するとともに微結晶シリコンを含む第１の半導体膜と、
前記第１の半導体膜の上に設けられ、前記第１の領域で前記第１の半導体膜に接するとともに一つの導電型の不純物を含む第２の半導体膜と、
前記第２の領域で前記第１の半導体膜に接するとともに前記一つの導電型の不純物を含む第３の半導体膜と、
前記第２の半導体膜に接する第１の電極と、
前記第３の半導体膜に接する第２の電極と、を含み、
前記ゲート電極膜の少なくとも一部は第３の領域に平面的に重なり、
前記第１の半導体膜のうち、前記第１の領域もしくは前記第２の領域に平面的に重なる部分の導電性は、前記第３の領域と平面的に重なる部分より高い、
ことを特徴とする表示装置。
【請求項１６】
前記第１の半導体膜のうち、前記第１の領域もしくは前記第２の領域に平面的に重なる部分の前記微結晶シリコンの割合は、前記第３の領域と平面的に重なる部分より高い、
ことを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１の半導体膜のうち、前記第３の領域と平面的に重なる部分に含まれる前記一つの導電型と異なる導電型の不純物の割合は、前記第１の領域および前記第２の領域と平面的に重なる部分より高い、
ことを特徴とする請求項１５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板を含む表示装置およびその製造方法に関する。
【背景技術】
【０００２】
従来は液晶表示装置等の表示装置のアレイ基板に形成される薄膜トランジスタの素材は非晶質シリコンが主流であった。しかし、非晶質シリコンを用いた薄膜トランジスタでは性能の向上に限界があった。よって、さらに性能を向上させるために、近年は微結晶シリコンを薄膜トランジスタの構成部品として用いるための開発が精力的に行われている。従来は生産効率の関係から、アレイ基板に微結晶シリコンを直接成膜する代わりに、まず非晶質シリコンからなる半導体層をアレイ基板に成膜し、その半導体層の非晶質シリコンをレーザーなどによって加熱し微結晶シリコンへ変化させることが行われていた。その後、その半導体層の上層に不純物の添加された半導体層が形成されていた。
【０００３】
特許文献１には、半導体層を加熱することで非晶質シリコンの少なくとも一部を微結晶化させ、その後不純物の添加された半導体層を形成する表示装置の製造方法の例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の微結晶化手法では微結晶シリコンに変化せず残留する非晶質シリコンの割合も多かった。また、微結晶シリコンへの変換工程を行うためにＣＶＤ装置による半導体の積層工程を２回に分割しなければならず、生産効率の低下を招いていた。
【０００６】
本発明は上記課題に鑑みてなされたものであって、その目的は、微結晶化による非晶質シリコンの残留割合を下げ、かつ生産効率を向上することができる表示装置の製造方法およびその表示装置を提供することである。
【課題を解決するための手段】
【０００７】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００８】
（１）非晶質シリコンからなる第１の半導体層を形成する第１の半導体積層工程と、前記第１の半導体層の上面と接するとともに不純物が添加された第２の半導体層を形成する第２の半導体積層工程と、前記第２の半導体積層工程の後に行われ、前記第１の半導体層を加熱することにより前記第１の半導体層の少なくとも一部を微結晶化させる微結晶化工程と、を含むことを特徴とする表示装置の製造方法。
【０００９】
（２）（１）において、前記不純物はリンであることを特徴とする表示装置の製造方法。
【００１０】
（３）（１）または（２）において、前記微結晶化工程において、ＲＴＡ法によって前記第１の半導体層の少なくとも一部を微結晶化させることを特徴とする表示装置の製造方法。
【００１１】
（４）（１）から（３）のいずれか一つにおいて、ゲート電極膜を有する第１の導電層を形成する第１の導電層形成工程と、前記第１の導電層の上層に設けられる第１の絶縁層を形成する工程と、第１の電極と第２の電極とを形成する電極形成工程と、第１のエッチング工程と、をさらに含み、前記第１の半導体層は前記第1の絶縁層の上層に形成され、前記第１の半導体層は互いに離間する第１の領域および第２の領域と、前記第１の領域と前記第２の領域とを連結する第３の領域とを上面に有し、前記ゲート電極膜の少なくとも一部は、前記第３の領域と平面的に重なり、前記第１のエッチング工程では前記第３の領域と重なる前記第２の半導体層がエッチングされ、前記第１の電極は前記第１の領域の少なくとも一部に平面的に重なるとともに前記第２の半導体層に接し、前記第２の電極は前記第２の領域の少なくとも一部に平面的に重なるとともに前記第２の半導体層に接する、ことを特徴とする表示装置の製造方法。
【００１２】
（５）（４）において、前記微結晶化工程は前記第１のエッチング工程の後に行われる、ことを特徴とする表示装置の製造方法。
【００１３】
（６）（５）において、前記第２の半導体積層工程と前記第１のエッチング工程との間に、前記第１の半導体層のうち少なくとも前記第１の領域と前記第２の領域と前記第３の領域とを上面に有する第１の部分と、前記第２の半導体膜のうち前記第１の部分と下面で接する第２の部分とを残すようエッチングする第２のエッチング工程をさらに含み、前記電極形成工程は、前記第２のエッチング工程と前記第１のエッチング工程との間に行う、ことを特徴とする表示装置の製造方法。
【００１４】
（７）（６）において、前記第１のエッチング工程と前記微結晶化工程との間に、第２の絶縁層を形成する工程をさらに含むことを特徴とする表示装置の製造方法。
【００１５】
（８）（５）において、前記第２の半導体積層工程と前記第１のエッチング工程との間に、前記第３の領域と重なる前記第２の半導体層上の第４の領域に所定の厚さの第１のレジスト膜を形成し、前記第１の領域と前記第２の領域と前記第３の領域とに少なくとも重なる領域のうち前記第４の領域を除いた第５の領域に前記第１のレジスト膜より厚い第２のレジスト膜を形成する工程と、前記第１の半導体層のうち前記第４の領域および前記第５の領域と重ならない部分と、前記第２の半導体層のうち前記第４の領域および前記第５の領域と重ならない部分とを除去する第３のエッチング工程と、前記第３のエッチング工程の後にアッシングにより前記第１のレジスト膜を除去する工程と、をさらに含み、前記第１のエッチング工程では、前記第２のレジスト膜を用いてエッチングを行う、ことを特徴とする表示装置の製造方法。
【００１６】
（９）（８）において、前記電極形成工程は前記微結晶化工程の後に行う、ことを特徴とする表示装置の製造方法。
【００１７】
（１０）（４）において、前記第１の半導体層のうち前記第３の領域と平面的に重なる部分に前記第２の半導体層に添加された不純物と導電型の異なる不純物を打ち込む不純物打ち込み工程をさらに含み、前記微結晶化工程は前記第１のエッチング工程の前に行う、ことを特徴とする表示装置の製造方法。
【００１８】
（１１）（１０）において、前記加熱工程と前記不純物打ち込み工程との間に前記電極形成工程を行う、ことを特徴とする表示装置の製造方法。
【００１９】
（１２）（１１）において、前記加熱工程と前記電極形成工程との間に、前記第１の半導体層のうち少なくとも前記第１の領域と前記第２の領域と前記第３の領域とを上面に有する第１の部分と、前記第２の半導体膜のうち前記部分と下面で接する第２の部分とを残してエッチングする第４のエッチング工程、をさらに含む、ことを特徴とする表示装置の製造方法。
【００２０】
（１３）（１２）において、前記電極形成工程と前記不純物打ち込み工程との間に、前記前記第１のエッチング工程を行う、ことを特徴とする表示装置の製造方法。
【００２１】
（１４）（１２）において、前記不純物打ち込み工程の後に前記第１のエッチング工程を行う、ことを特徴とする表示装置の製造方法。
【００２２】
（１５）絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極膜が形成される第１の導電層と、前記第１の導電層の上に設けられた第１の絶縁層と、前記第１の絶縁層の上に設けられ、互いに離間する第１の領域および第２の領域と前記第１の領域と前記第２の領域とを連結する第３の領域とを上面に有するとともに微結晶シリコンを含む第１の半導体層と、前記第１の半導体膜の上に設けられ、前記第１の領域で前記第１の半導体膜に接するとともに一つの導電型の不純物を含む第２の半導体膜と、前記第２の領域で前記第１の半導体膜に接するとともに前記一つの導電型の不純物を含む第３の半導体膜と、を含む第２の半導体層と、前記第２の半導体膜に接する第１の電極と、前記第３の半導体膜に接する第２の電極と、を含み、前記ゲート電極膜の少なくとも一部は第３の領域に平面的に重なり、前記第１の半導体膜のうち、前記第１の領域もしくは前記第２の領域に平面的に重なる部分の導電性は、前記第３の領域と平面的に重なる部分より高い、ことを特徴とする表示装置。
【００２３】
（１６）（１５）において、前記第１の半導体膜のうち、前記第１の領域もしくは前記第２の領域に平面的に重なる部分の前記微結晶シリコンの割合は、前記第３の領域と平面的に重なる部分より高いことを特徴とする表示装置。
【００２４】
（１７）（１５）において、前記第１の半導体膜のうち、前記第３の領域と平面的に重なる部分に含まれる前記一つの導電型と異なる導電型の不純物の割合は、前記第１の領域および前記第２の領域と平面的に重なる部分より高いことを特徴とする表示装置。
【発明の効果】
【００２５】
本発明によれば、表示装置の非晶質シリコンの残留割合を下げ、かつ生産効率を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係るアレイ基板の表示領域およびその周辺部分の等価回路を示す図である。
【図２】アレイ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III切断面を示す断面図である。
【図４Ａ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図４Ｂ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図４Ｃ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図４Ｄ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図４Ｅ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図４Ｆ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図４Ｇ】第１の実施形態に係るアレイ基板の製造方法を示す図である。
【図５】半導体層のラマン分光解析結果を示す図である。
【図６Ａ】第２の実施形態に係るアレイ基板の製造方法を示す図である。
【図６Ｂ】第２の実施形態に係るアレイ基板の製造方法を示す図である。
【図６Ｃ】第２の実施形態に係るアレイ基板の製造方法を示す図である。
【図６Ｄ】第２の実施形態に係るアレイ基板の製造方法を示す図である。
【図６Ｅ】第２の実施形態に係るアレイ基板の製造方法を示す図である。
【図６Ｆ】第２の実施形態に係るアレイ基板の製造方法を示す図である。
【図７】第３の実施形態に係るアレイ基板の製造方法を示す図である。
【図８Ａ】第４の実施形態に係るアレイ基板の製造方法を示す図である。
【図８Ｂ】第４の実施形態に係るアレイ基板の製造方法を示す図である。
【図８Ｃ】第４の実施形態に係るアレイ基板の製造方法を示す図である。
【図８Ｄ】第４の実施形態に係るアレイ基板の製造方法を示す図である。
【図８Ｅ】第４の実施形態に係るアレイ基板の製造方法を示す図である。
【図９】ＶＡ方式及びＴＮ方式の液晶表示装置を構成するアレイ基板の等価回路を示す図である。
【図１０】ＶＡ方式及びＴＮ方式のアレイ基板の画素領域を示す拡大平面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。
【００２８】
［第１の実施形態］
本発明の第１の実施形態にかかる表示装置は、ＩＰＳ（In-Plane
Switching）方式の横電界方式の液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などである。
【００２９】
図１は、本発明の第１の実施形態に係るアレイ基板の表示領域およびその周辺部分の等価回路を示す図である。本図では、マトリクス状に配置され表示領域を構成する画素領域のうち２×３の領域のみを示している。アレイ基板の表示領域では、多数のゲート信号線ＧＬが等間隔で並んで横方向に延びており、また、多数の映像信号線ＤＬが互いに並んで縦方向に延びている。そして、これらのゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となっている。また、各ゲート信号線ＧＬと並んでコモン信号線ＣＬが横方向に延びている。映像信号線ＤＬとゲート信号線ＧＬとが交差する箇所に対応して画素トランジスタＴＲが形成されている。さらにそれぞれの画素領域には画素電極ＰＸとコモン電極ＣＴとが対になって形成されている。画素トランジスタＴＲはいわゆるボトムゲート型の薄膜トランジスタであり、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、そのドレイン電極ＤＴは映像信号線ＤＬに接続され、ソース電極ＳＴは画素領域ごとに設けられた画素電極ＰＸに接続されている。コモン電極ＣＴはコモン信号線ＣＬに接続されている。一つの画素領域は表示装置により表示される画素のうち一つを構成するＲＧＢのサブピクセルのうち一つに対応する。なお、画素トランジスタＴＲのソース電極ＳＴとドレイン電極ＤＴとの間では通常は極性がないため、接続先を反対にしてもよい。ここではソース電極ＳＴおよびドレイン電極ＤＴのうち一方を第１の電極、他方を第２の電極と呼ぶ。
【００３０】
図２は、アレイ基板の画素領域を示す拡大平面図である。ゲート信号線ＧＬと映像信号線ＤＬとで囲まれた領域の図中左下部分に画素トランジスタＴＲがあり、画素トランジスタＴＲのゲート電極ＧＴの上に主半導体膜ＳＬが設けられ、さらに主半導体膜ＳＬの上方にドレイン電極ＤＴとソース電極ＳＴとが設けられている。
【００３１】
以下では、画素トランジスタＴＲの構造について詳細に説明する。図３は、図２のIII−III切断面を示す断面図である。画素トランジスタＴＲは、ゲート電極ＧＴとなる電極膜が形成される第１の導電層と、第１の導電層の上に設けられたゲート絶縁層と、ゲート絶縁層の上に設けられ、ゲート電極ＧＴと平面的に重なる主半導体膜ＳＬを有する第１の半導体層と、主半導体膜ＳＬの上面に接するドレイン半導体膜ＳＤおよびソース半導体膜ＳＳとを含む第２の半導体層と、ドレイン半導体膜ＳＤに接するドレイン電極ＤＴと、ソース半導体膜ＳＳに接するソース電極と、これらの上層に設けられた保護絶縁膜ＰＡＳと、からなる。
【００３２】
ゲート絶縁層はシリコン窒化膜ＧＩ１と、その上に形成されたシリコン酸化膜ＧＩ２との２層からなる。主半導体膜ＳＬは主に微結晶シリコン（μｃ−Ｓｉ）で形成されている。ソース半導体膜ＳＳおよびドレイン半導体膜ＳＤは、不純物として高濃度のリンが添加された半導体の膜である。このことから、第２の半導体層は一般的にはｎ＋層と呼ばれる。ここで、リンはｎ型の導電型を付与する不純物の一種である。ソース半導体膜ＳＳは主半導体膜ＳＬの上面のうち左側の領域（第１の領域）と接している。ドレイン半導体膜ＳＤは主半導体膜ＳＬの上面のうち右側の領域（第２の領域）と接している。第１の領域と第２の領域の間には、それらをつなぐ領域（第３の領域）が存在する。主半導体膜ＳＬの左端および右端には、後述する製造工程により形成された段差部がある。ここで、第１の半導体膜の部分のうち、第１の領域および第２の領域と平面的に重なる部分は、第３の領域の下部よりもリンの濃度が高くなっている。言い換えれば、第１の領域および第２の領域の下部は第３の領域の下部よりもリンの濃度が高くなっている。そして第１の領域および第２の領域の下部は第３の領域の下部よりも微結晶シリコンの割合が高い。また、ソース電極ＳＴは第１の領域の少なくとも一部と平面的に重なっており、ドレイン電極は第２の領域の少なくとも一部と平面的に重なっている。なお、第１の領域と第２の領域は反対であってもよい。
【００３３】
このアレイ基板の製造方法について以下に説明する。図４Ａから図４Ｇは、第１の実施形態に係るアレイ基板の製造方法を示す図である。
【００３４】
はじめに、ガラス基板ＳＵＢに、ゲート電極ＧＴとなるメタル層ＬＧを全面に、例えば、スパッタリング法を用いて形成する（図４Ａ参照）。ここで、メタル層ＬＧは単層あるいは多層で構成され、膜厚および材質は必要に応じて選択すればよい。次に、メタル層ＬＧを加工するパターンを有するフォトレジストＲ１を形成する（図４Ｂ参照）。そしてフォトレジストＲ１を用いて、メタル層ＬＧを、例えばフッ酸（ＨＦ）等を用いたウェットエッチングにて加工する。それによりゲート電極ＧＴが形成される。なお、エッチング手法はドライエッチングであっても良い。
【００３５】
フォトレジストＲ１を除去した後、ゲート電極ＧＴが形成されたガラス基板ＳＵＢ上の全面に、シリコン窒化膜ＧＩ１、シリコン酸化膜ＧＩ２からなるゲート絶縁膜（第１の絶縁層）、非晶質シリコン（ａ−Ｓｉ）からなる第１の半導体層ＬＡ、高濃度のリンが添加された非晶質シリコンからなる第２の半導体層ＬＮをＣＶＤ法にて続けて形成する（図４Ｃ参照）。ここでゲート絶縁膜は、２層構造とは限らず、シリコン窒化膜あるいはシリコン酸窒化膜の単層であってもよい。ゲート絶縁膜の最適な膜厚は必要なＴＦＴ性能と耐圧によって設定される。この例では第１の半導体層ＬＡは１００から２００ｎｍ程度、第２の半導体層ＬＮは２５ｎｍ程度である。
【００３６】
ＣＶＤ法によるプロセスの後に、ハーフトーン露光によってフォトレジストＲ２のパターンを形成し、第１の半導体層ＬＡおよび第２の半導体層ＬＮのうちトランジスタが形成される部分（活性領域）を残すようにドライエッチ加工する（図４Ｄ参照）。なお、活性領域は具体的には、第１の半導体層ＬＡのうち少なくとも第１の領域、第２の領域および第３の領域を上面に有する第１の部分と、その第１の部分と下面で接する第２の部分とが該当する。さらに、フォトレジストＲ２のパターンは、第３の領域と重なる第２の半導体層ＬＮ上の領域（第４の領域）ではハーフトーン露光により膜厚が薄くなっており（この部分を第１のレジスト膜と呼ぶ）、活性領域の上面、つまり第２の半導体層ＬＮ上の第１の領域、第２の領域および第３の領域と少なくとも重なる領域のうち第４の領域を除いた領域（第５の領域）は第４の領域上より膜厚が厚くなっている（この部分を第２のレジスト膜と呼ぶ）。次にフォトレジストＲ２のパターンをハーフアッシングし、チャネル部が形成される領域（第４の領域）の上のフォトレジストＲ２（第１のレジスト膜）を削除し、削除した領域の第２の半導体層ＬＮを取り除くようにドライエッチ加工を行う（図４Ｅ参照）。この際、チャネル部が形成される領域の第１の半導体層ＬＡは５０ｎｍ程度オーバーエッチされる。
【００３７】
次に、フォトレジストＲ２を除去後、ＲＴＡ（Rapid Thermal Annealing）法またはレーザー照射により、第１の半導体層ＬＡと第２の半導体層ＬＮとに含まれる非晶質シリコンを微結晶化する（図４Ｆ）。これにより、非晶質シリコンの少なくとも一部が微結晶化された主半導体膜ＳＬ、ソース半導体膜ＳＳおよびドレイン半導体膜ＳＤが形成される。微結晶化の工程の後に、ソース電極ＳＴおよびドレイン電極ＤＴを形成するためのメタル層ＬＥ（図示しない）を全面に成膜する。そして、ソース・ドレイン電極を形成するためのフォトレジストＲ３のパターンを形成し、メタル層ＬＥをウェットエッチングにて加工しソース電極ＳＴおよびドレイン電極ＤＴを形成する（図４Ｇ参照）。その後、フォトレジストＲ３除去後、全面に絶縁保護膜ＰＡＳを成膜し、画素電極等との接続に必要なコンタクト部をドライエッチングにより開口する。これにより図３に示されるアレイ基板の薄膜トランジスタ部分が完成する。その後には、画素電極の形成等の工程を行う。
【００３８】
上述の製造方法によってアレイ基板を製造することにより、従来の方法に比べて非晶質シリコンへ変換される割合を高めることができる。図５は、主半導体膜ＳＬのうちソース半導体膜ＳＳおよびドレイン半導体膜ＳＤの下の部分をラマン分光解析した結果を示す図である。図中のグラフで実線は本実施形態に係るアレイ基板の製造方法による主半導体膜ＳＬの特性を示し、破線は従来のアレイ基板の製造方法による主半導体膜ＳＬの特性を示す。なお、従来の製造方法では、ＲＴＡ法等による非晶質シリコンの微結晶化は第１の半導体層ＬＡの成膜後第２の半導体層ＬＮの成膜前に行っている。
【００３９】
従来の半導体層の特性をみると、510〜520cm-1付近に最大のピークを持つ一方、480〜490cm-1付近にもコブ状になっている。これは非晶質シリコンの残留により、510〜520cm-1付近にピークを持つ微結晶シリコンと、480〜490cm-1付近にピークを持つ非晶質シリコンの波形が重ね合わせられているからである。一方、上述の製造方法による半導体層をみると、右側の480〜490cm-1付近のコブが小さい波形となる。これは、非晶質シリコンの割合が小さく、良好な微結晶シリコンであることを示している。
【００４０】
これは、チャネル部周辺であるソース半導体膜ＳＳおよびドレイン半導体膜ＳＤからその下の半導体膜にリンが拡散し、微結晶化が促進されたためである。また、上述の非晶質シリコンの全粒が低減する効果に加え、リンの拡散により低抵抗化が可能となる。このため、薄膜トランジスタの寄生抵抗が減少し、薄膜トランジスタの高性能化を図ることができる。
【００４１】
さらに、この製造方法では、第２の半導体層の非晶質シリコン膜を形成する前にエッチングを行わないで済むので、ＣＶＤ装置へのアレイ基板の出し入れ回数を減らすことができる。これによりＣＶＤ装置の再加熱等の工程が省かれるため、生産効率を向上させることができる。他にも、エッチング工程の順番が変わるため、第２の半導体層と第１の半導体層との間にエッチング材料が残留することもない。それによりソース半導体膜ＳＳ等の膜剥がれ等も抑止できる。
【００４２】
［第２の実施形態］
本発明の第２の実施形態では、第１の実施形態と異なる製造工程により液晶表示装置の画素トランジスタＴＲの微結晶化を行う。以下では主に第１の実施形態との相違点について説明する。
【００４３】
はじめに、製造方法について説明する。図６Ａから図６Ｆは、第２の実施形態に係るアレイ基板の製造方法を示す図である。ゲート電極ＧＴを形成し、ゲート絶縁膜、第１の半導体層ＬＡおよび第２の半導体層ＬＮを成膜する工程は第１の実施形態と同様であるため説明を省略する。
【００４４】
第２の半導体層ＬＮを形成した後にフォトレジストＲ２のパターンを形成し、第１の半導体層ＬＡおよび第２の半導体層ＬＮのうち活性領域を残すようにドライエッチ加工する（図６Ａ参照）。そしてソース電極ＳＴおよびドレイン電極ＤＴを形成するためのメタル層ＬＥを全面に成膜する（図６Ｂ参照）。
【００４５】
ソース電極ＳＴおよびドレイン電極ＤＴを形成するためのフォトレジストＲ３のパターンを形成し、メタル層ＬＥをウェットエッチングにて加工する（図６Ｃ参照）。これにより、ソース電極ＳＴおよびドレイン電極ＤＴが形成される。その後、チャネル部が形成される領域（第３の領域に対応する）の上の第２の半導体層ＬＮを取り除くようにドライエッチ加工を行う（図６Ｄ参照）。この際、第３の領域下の第１の半導体層ＬＡは50nm程度オーバーエッチされる。
【００４６】
次にフォトレジストＲ３を除去後、ＲＴＡ法またはレーザー照射により、第１の半導体層ＬＡと第２の半導体層ＬＮの微結晶化を行う（図６Ｅ参照）。これにより、非晶質シリコンの少なくとも一部が微結晶化された主半導体膜ＳＬ、ソース半導体膜ＳＳおよびドレイン半導体膜ＳＤが形成される。さらに全面に絶縁保護膜ＰＡＳを成膜し、画素電極等との接続に必要なコンタクト部をドライエッチングにより開口すると、薄膜トランジスタが完成する（図６Ｆ参照）。この後の工程は第１の実施形態と同様である。ここで、本実施形態に係るアレイ基板の薄膜トランジスタは、第１の実施形態と比べると、第１の半導体膜の左右端に段差部が無い点が異なるが、第１の半導体層における微結晶シリコンの特性等は第１の実施形態と同様である。
【００４７】
［第３の実施形態］
本発明の第３の実施形態は、第２の実施形態と微結晶化を行う工程の順番が異なる。以下では主に第２の実施形態との相違点について説明する。
【００４８】
はじめに、製造方法について説明する。チャネル部が形成される領域の上の第２の半導体層ＬＮを取り除くまでの工程は、第２の実施形態と同様であるため説明を省略する。
【００４９】
図７は、第３の実施形態に係るアレイ基板の製造方法を示す図である。第２の半導体層ＬＮの一部が取り除かれた後に、フォトレジストＲ３を除去し、その上に絶縁保護膜ＰＡＳを成膜する（図７参照）。さらに、画素電極等との接続に必要なコンタクト部をドライエッチングにより開口する。その後、ＲＴＡ法またはレーザー照射により、第１の半導体層ＬＡと第２の半導体層ＬＮの微結晶化を行う。これにより、薄膜トランジスタが完成する。完成した薄膜トランジスタの構造および微結晶シリコンの特性等は第２の実施形態と同様である。
【００５０】
［第４の実施形態］
本発明の第４の実施形態は、主にチャネル部が形成される領域（第３の領域に対応する）の上の第２の半導体層ＬＮを取り除く工程を微結晶化工程の後に行う点がこれまでの実施形態と異なる。以下では主に第１の実施形態との相違点について説明する。
【００５１】
はじめに、製造方法について説明する。図８Ａから図８Ｅは、第２の実施形態に係るアレイ基板の製造方法を示す図である。ゲート電極ＧＴを形成し、ゲート絶縁膜、第１の半導体層ＬＡおよび第２の半導体層ＬＮを成膜する工程は第１の実施形態と同様であるため説明を省略する。
【００５２】
第２の半導体層ＬＮを形成した後に、ＲＴＡ法またはレーザー照射により、第１の半導体層ＬＡと第２の半導体層ＬＮの微結晶化を行う（図８Ａ参照）。これにより、第１の半導体層ＬＡは非晶質シリコンの少なくとも一部が微結晶化された第１の半導体層ＬＭとなり、第２の半導体層ＬＮは非晶質シリコンの少なくとも一部が微結晶化された第２の半導体層ＬＳとなる。ここで、第２の半導体層ＬＮに含まれていたｎ型の導電型を有するリンは、加熱により拡散する。それにより、第１の半導体層ＬＭのリン濃度は従来の製造方法に比べて高濃度となる。
【００５３】
次に、フォトレジストＲ２のパターンを形成し、第１の半導体層ＬＭと第２の半導体膜ＬＳのうち活性領域を残すようにドライエッチ加工する（図８Ｂ参照）。次にフォトレジストＲ２を除去し、ソース電極ＳＴおよびドレイン電極ＤＴを形成するためのメタル層ＬＥを全面に成膜する（図８Ｃ参照）。メタル層ＬＥの上層にソース電極ＳＴおよびドレイン電極ＤＴを形成するためのフォトレジストＲ３のパターンを形成し、メタル層ＬＥをウェットエッチングにて加工し、ソース電極ＳＴおよびドレイン電極ＤＴを形成する（図８Ｄ参照）。
【００５４】
この状態で、第１の半導体層ＬＭに拡散したリンによる薄膜トランジスタの閾値電圧変動を抑えるために、ボロン等のＰ型の導電型を有する不純物をイオン注入（打ち込み）する。そうすれば、薄膜トランジスタのうち第３の領域の下部に対応するチャネル部分のみ半導体の性質が低濃度のＰ型となる。これにより第１の領域および第２の領域の下部は第３の領域の下部よりもＰ型の不純物の一種であるボロンの割合が高い。
【００５５】
その後、第２の半導体層ＬＳのうち、チャネル部分の上にある部分を取り除くようにドライエッチ加工を行う（図８Ｅ参照）。この際、第３の領域下の第１の半導体層ＬＭは50nm程度オーバーエッチされる。それにより、主半導体膜ＳＬ、ソース半導体膜ＳＳおよびドレイン半導体膜ＳＤが形成される。
【００５６】
なお、前の工程でイオン注入を行ったが、その工程をこのチャネル部分のドライエッチ加工の後に行ってもよい。そうしても、薄膜トランジスタのうち第３の領域に対応するチャネル部分のみ半導体の性質を低濃度のＰ型とすることができるからである。
【００５７】
これらの工程を行った後、全面に絶縁保護膜ＰＡＳを成膜し、画素電極等との接続に必要なコンタクト部をドライエッチングにより開口すると、薄膜トランジスタが完成する。完成した薄膜トランジスタの形状は、第２の実施形態における図６Ｆと同様である。半導体層の特性をみると、第１の実施形態と同様に、従来の半導体層に比べて非晶質シリコン成分が少ない。しかし、第１の実施形態から第３の実施形態と異なり、第２の半導体層をエッチングする前に微結晶化工程を行っているため、非晶質シリコンの割合は、第１の領域の下部、第２の領域の下部、第３の領域の下部の間で特に異なっていない。一方、イオン注入によって、ボロン濃度は第１の領域および第２の領域の下部より、第３の領域の下部の方が高くなっている。
【００５８】
これまで本発明の実施形態について説明してきたが、本発明は以上に説明した形態に限定されるものではない。例えば、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の液晶表示装置にも本発明を適用することができる。図９は、ＶＡ方式及びＴＮ方式の液晶表示装置を構成するアレイ基板の等価回路を示す図であり、図１０は、ＶＡ方式及びＴＮ方式のアレイ基板の画素領域を示す拡大平面図である。ＩＰＳ方式と異なり、コモン電極ＣＴやコモン信号線ＣＬがないが、代わりにフィルタ基板に対向電極と、対向電極に接続される信号線とが設けられている。図１０からわかるように、これまでに説明した物と同様の画素トランジスタＴＲによりこの液晶表示装置を構成することができる。
【００５９】
他にも、本発明は有機ＥＬ表示装置にも適用できる。薄膜トランジスタは有機ＥＬ表示装置でも同様に用いられるからである。
【符号の説明】
【００６０】
ＣＬ  コモン信号線、ＣＴ  コモン電極、ＤＬ  映像信号線、ＧＬ  ゲート信号線、ＰＸ  画素電極、ＴＲ  画素トランジスタ、ＤＴ  ドレイン電極、ＧＴ  ゲート電極、ＳＴ  ソース電極、ＧＩ１  シリコン窒化膜、ＧＩ２  シリコン酸化膜、ＬＡ，ＬＭ  第１の半導体層、ＬＧ，ＬＥ  メタル層、ＬＮ，ＬＳ  第２の半導体層、ＰＡＳ  絶縁保護膜、Ｒ１，Ｒ２，Ｒ３  フォトレジスト、ＳＬ  主半導体膜、ＳＤ  ドレイン半導体膜、ＳＳ  ソース半導体膜、ＳＵＢ  ガラス基板。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９】
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【図１０】
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