(57)【要約】【課題】本発明の目的はＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ／ＳＤＨ、及びＯＴＮの全てに適用可能な安価なデスキュー方法及び装置を提供することである。【解決手段】本発明はパラレル光伝送システムの受信側でレーン間のデスキューを行う方法を提供する。当該方法は、前記レーン毎に特定のビット列に基づきパターンマッチングを検出する段階、前記パターンマッチングが検出された１又は複数のレーンに付加すべき遅延量を定める段階、及び前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有する。【選択図】図６
2010016791.tif 000002
【特許請求の範囲】
【請求項１】
パラレル光伝送システムの受信側でレーン間のデスキューを行う方法であって、
前記レーン毎に伝送フレームのフレーム同期情報に基づきフレーム同期はずれを検出する段階、
前記フレーム同期はずれが検出された１又は複数のレーンに付加すべき遅延量を定める段階、及び
前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有するパラレル伝送方法。
【請求項２】
前記遅延量を定める段階は、前記１又は複数のレーンのうちの制御可能な全ての組合せについて、フレーム同期情報を見ながら前記遅延量を調整する段階、を更に有する請求項１記載のパラレル伝送方法。
【請求項３】
前記遅延量を定める段階は、前記レーンのそれぞれに対応する光ファイバで用いられる波長の違いにより生じるスキュー、前記パラレル光伝送システム内の電気配線の長さにより生じるスキュー、及び前記電気配線の温度勾配により生じるスキューの内の１又は複数をデスキューするように遅延量を定める、請求項１記載のパラレル伝送方法。
【請求項４】
パラレル光伝送システムの受信側でレーン間のデスキューを行う装置であって、
前記レーン毎に伝送フレームのフレーム同期情報に基づきフレーム同期はずれを検出する手段、
前記フレーム同期はずれが検出された１又は複数のレーンに付加すべき遅延量を定める手段、及び
前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す手段、を有するパラレル伝送装置。
【請求項５】
前記遅延量を定める段階は、前記１又は複数のレーンのうちの制御可能な全ての組合せについて、フレーム同期情報を見ながら前記遅延量を調整する手段、を更に有する請求項４記載のパラレル伝送装置。
【請求項６】
前記遅延量を定める手段は、前記レーンのそれぞれに対応する光ファイバで用いられる波長の違いにより生じるスキュー、前記パラレル光伝送システム内の電気配線の長さにより生じるスキュー、及び前記電気配線の温度勾配により生じるスキューの内の１又は複数をデスキューするように遅延量を定める、請求項４記載のパラレル伝送装置。
【請求項７】
パラレル光伝送システムの受信側でレーン間のデスキューを行う方法であって、
前記レーン毎に特定のビット列に基づきパターンマッチングを検出する段階、
前記パターンマッチングが検出された１又は複数のレーンに付加すべき遅延量を定める段階、及び
前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有するパラレル伝送方法。
【請求項８】
前記レーン毎に所定数の連続する伝送フレームにわたり前記パターンマッチングが検出された場合に、パターンがマッチしたことを示す信号を発生させる段階、
前記レーン毎の前記パターンがマッチしたことを示す信号に基づき、前記レーン間のスキューを決定する段階、
前記スキューをデスキューするように前記レーン毎に異なる遅延量を定める段階、を更に有する請求項７記載のパラレル伝送方法。
【請求項９】
前記パターンがマッチしたことを示す信号はパルス信号である、請求項８記載のパラレル伝送方法。
【請求項１０】
前記パルス信号のパルス幅は対応するレーンに生じているスキューの量に比例する、請求項９記載のパラレル伝送方法。
【請求項１１】
N及びMを自然数としてN＜Mであるとき、前記パラレル光伝送システムの送信側で、
M本のレーンに１又は複数のビット単位でインターリーブして伝送する段階、及び
前記パラレル光伝送システムの受信側で前記N本のレーンを前記M本のレーンに前記１又は複数のビット単位でデインターリーブし、前記M本のレーンのうちの前記１又は複数のレーンの信号を反転する段階、を更に有する請求項８記載のパラレル伝送方法。
【請求項１２】
前記特定のビット列は前記レーン毎に設定可能であり、所定の時間又はビット数毎に変化する、請求項７記載のパラレル伝送方法。
【請求項１３】
所定の時間以内又は所定のビット数以下で全ての前記レーンで前記パターンマッチングが検出された場合に、前記レーン毎の前記パターンマッチングの発生間隔から前記レーン間のスキューを算出する段階、を更に有する請求項７記載のパラレル伝送方法。
【請求項１４】
前記特定のビット列に基づき前記パターンマッチングの発生間隔を予め定め記憶しておく段階、
前記レーンの受信信号から前記パターンマッチングの発生間隔を測定する段階、及び
前記測定されたパターンマッチングの発生間隔に基づき前記レーン間のスキュー量を算出する段階、を更に有する請求項７記載のパラレル伝送方法。
【請求項１５】
前記予め定められたパターンマッチングの発生間隔と前記測定されたパターンマッチングの発生間隔に基づき前記レーンを識別する段階、を更に有する請求項１４記載のパラレル伝送方法。
【請求項１６】
前記予め定められたパターンマッチングの発生間隔は、所定の時間以内又は所定のビット数以下で唯一であるように定められる、請求項１４記載のパラレル伝送方法。
【請求項１７】
前記測定されたパターンマッチングの発生間隔に基づき、伝送フレームの種別を判定する段階、を更に有する請求項１４記載のパラレル伝送方法。
【請求項１８】
前記レーン毎に、前記パターンマッチングが検出されてから所定の時間以内又は所定のビット数以下の間、前記パターンマッチングの検出をマスクする段階、を更に有する請求項７記載のパラレル伝送方法。
【請求項１９】
前記レーン毎に、受信信号が入力されてから所定の時間又は回数だけ前記パターンマッチングの検出をマスクする段階、を更に有する請求項７記載のパラレル伝送方法。
【請求項２０】
前記レーン毎に同時に複数の特定のビット列に基づきパターンマッチングを検出する段階、及び
前記複数のパターンマッチングの検出に基づき、前記レーンを識別しスキュー量を算出する段階、を有する請求項７記載のパラレル伝送方法。
【請求項２１】
前記特定のビット列は、伝送フレーム内のフレーム毎に変化する領域内に出現せず、且つ前記伝送フレーム内のフレーム毎に変化しない領域内に１回のみ出現する、請求項７記載のパラレル伝送方法。
【請求項２２】
全ての前記レーンに同一の前記特定のビット列を設定する段階、
前記パターンマッチングが発生するレーンの順序及び発生間隔を記憶する段階、及び
前記順序及び前記発生間隔に基づき、前記レーンを識別しスキュー量を算出する段階、を有する請求項７記載のパラレル伝送方法。
【請求項２３】
前記パラレル光伝送システムの送信側で、前記レーン毎に異なる繰り返しにより信号反転を行う段階、を更に有する請求項１３、１４、又は２１記載のパラレル伝送方法。
【請求項２４】
パラレル光伝送システムの受信側でレーン間のデスキューを行う装置であって、
前記レーン毎に特定のビット列に基づきパターンマッチングを検出する手段、
前記パターンマッチングが検出された１又は複数のレーンに付加すべき遅延量を定める手段、及び
前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す手段、を有するパラレル伝送装置。
【請求項２５】
前記レーン毎に所定数の連続する伝送フレームにわたり前記パターンマッチングが検出された場合に、パターンがマッチしたことを示す信号を発生させる手段、
前記レーン毎の前記パターンがマッチしたことを示す信号に基づき、前記レーン間のスキューを決定する手段、
前記スキューをデスキューするように前記レーン毎に異なる遅延量を定める手段、を更に有する請求項２４記載のパラレル伝送装置。
【請求項２６】
前記パターンがマッチしたことを示す信号はパルス信号である、請求項２５記載のパラレル伝送装置。
【請求項２７】
前記パルス信号のパルス幅は対応するレーンに生じているスキューの量に比例する、請求項２６記載のパラレル伝送装置。
【請求項２８】
N及びMを自然数としてN＜Mであるとき、前記パラレル光伝送システムの送信側で、
M本のレーンに１又は複数のビット単位でインターリーブして伝送する手段、及び
前記パラレル光伝送システムの受信側で前記N本のレーンを前記M本のレーンに前記１又は複数のビット単位でデインターリーブし、前記M本のレーンのうちの前記１又は複数のレーンの信号を反転する手段、を更に有する請求項２５記載のパラレル伝送装置。
【請求項２９】
前記特定のビット列は前記レーン毎に設定可能であり、所定の時間又はビット数毎に変化する、請求項２４記載のパラレル伝送装置。
【請求項３０】
所定の時間以内又は所定のビット数以下で全ての前記レーンで前記パターンマッチングが検出された場合に、前記レーン毎の前記パターンマッチングの発生間隔から前記レーン間のスキューを算出する手段、を更に有する請求項２４記載のパラレル伝送装置。
【請求項３１】
前記特定のビット列に基づき前記パターンマッチングの発生間隔を予め定め記憶しておく手段、
前記レーンの受信信号から前記パターンマッチングの発生間隔を測定する手段、及び
前記測定されたパターンマッチングの発生間隔に基づき前記レーン間のスキュー量を算出する手段、を更に有する請求項２４記載のパラレル伝送装置。
【請求項３２】
前記予め定められたパターンマッチングの発生間隔と前記測定されたパターンマッチングの発生間隔に基づき前記レーンを識別する手段、を更に有する請求項３１記載のパラレル伝送装置。
【請求項３３】
前記予め定められたパターンマッチングの発生間隔は、所定の時間以内又は所定のビット数以下で唯一であるように定められる、請求項３１記載のパラレル伝送装置。
【請求項３４】
前記測定されたパターンマッチングの発生間隔に基づき、伝送フレームの種別を判定する手段、を更に有する請求項３１記載のパラレル伝送装置。
【請求項３５】
前記レーン毎に、前記パターンマッチングが検出されてから所定の時間以内又は所定のビット数以下の間、前記パターンマッチングの検出をマスクする手段、を更に有する請求項２４記載のパラレル伝送装置。
【請求項３６】
前記レーン毎に、受信信号が入力されてから所定の時間又は回数だけ前記パターンマッチングの検出をマスクする手段、を更に有する請求項２４記載のパラレル伝送装置。
【請求項３７】
前記レーン毎に同時に複数の特定のビット列に基づきパターンマッチングを検出する手段、及び
前記複数のパターンマッチングの検出に基づき、前記レーンを識別しスキュー量を算出する手段、を有する請求項２４記載のパラレル伝送装置。
【請求項３８】
前記特定のビット列は、伝送フレーム内のフレーム毎に変化する領域内に出現せず、且つ前記伝送フレーム内のフレーム毎に変化しない領域内に１回のみ出現する、請求項２４記載のパラレル伝送装置。
【請求項３９】
全ての前記レーンに同一の前記特定のビット列を設定する段階、
前記パターンマッチングが発生するレーンの順序及び発生間隔を記憶する段階、及び
前記順序及び前記発生間隔に基づき、前記レーンを識別しスキュー量を算出する段階、を有する請求項２４記載のパラレル伝送装置。
【請求項４０】
前記パラレル光伝送システムの送信側で、前記レーン毎に異なる繰り返しにより信号反転を行う手段、を更に有する請求項３０、３１、又は３８記載のパラレル伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパラレル光伝送装置及びその方法に関し、特に光信号を並列化して伝送するレーン間のスキューを調整するパラレル光伝送装置及び方法に関する。
【背景技術】
【０００２】
近年の光通信技術の進展はめざましく、現在、シリアル伝送分野では４０Ｇｂｉｔ／ｓの送受信技術を用いた製品が商用化されている。しかしながら現在の通信需要は技術の進展を凌駕し、現在開発されている４０Ｇｂｉｔ／ｓシリアル光送受信モジュールよりももっと安価な技術又は製品を用いて４０Ｇｂｉｔ／ｓのバルクデータを伝送したいという要望が高まっている。更に通信容量への要望は４０Ｇｂｉｔ／ｓに留まらず、一例では１００ＧＥｔｈｅｒｎｅｔ（登録商標）の標準化が電気電子技術者協会（ＩＥＥＥ）により既に開始されている。
【０００３】
シリアル伝送技術よりもシステムを安価に構成できる技術にパラレル伝送技術がある。将来、技術が成熟してくればシリアル伝送がコスト的に有利であることは歴史が証明しているが、現段階ではトラフィックデマンドの急増に見合うほど４０Ｇシリアル伝送光モジュールのコスト低下が十分に進んでいない。パラレル光伝送技術は、例えば４０Ｇｂｉｔ／ｓのバルクデータを１０Ｇｂｉｔ／ｓの伝送技術を４本のレーンに並列化して実現されるので、１０ＧＥｔｈｅｒｎｅｔ（登録商標）の標準化によって劇的に安価になった１０Ｇｂｉｔ／ｓ技術及びその製品を利用できるという利点がある。しかしながら、ひと塊のバルクデータを並列化して伝送する場合、ビットシーケンスインテグリティ（ＢＳＩ）をどのようにして保証するのか、言い換えれば並列化した各レーン間の遅延の差（スキュー）をいかにして調整するのか、という課題が生じる。
【０００４】
また、現在、世界では各種各様のプロトコルを持ったクライアントがネットワークに接続され、長距離遠方にまでデータを伝送したいという欲求が高まっている。種々のプロトコルの中でも注目すべきはＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ（Synchronous  Optical  Network）／ＳＤＨ（Synchronous  Digital  Hierarchy）、ＯＴＮ（Optical  Transport  Network）である。これら３者は、世界的に最も普及したプロトコルである。
【０００５】
図１はマルチレーンディストリビューション(Multi-Lane  Distribution：MLD)によるデスキュー方法の概念図を示す。MLDはＩＥＥＥで議論されているデスキュー技術であり、非特許文献１（http://www.ieee８０２.org/３/ba/public/jan０８/gustlin_０１_０１０８.pdf）で知られている。この技術は物理レイヤより上で且つＭＡＣレイヤの直下にあるサブレイヤに属する。まず、送信側ＴＸ  ＭＬＤではひと塊のバルクデータを６４ｂｉｔごとのブロックに分割し、各ブロックに６４／６６Ｂ符号化が行われる。符号化された６６ｂｉｔブロック１−８はそれぞれレーンの間に振り分けられ伝送される。ここで、特別に符号化された６６ｂｉｔのスキュー調整ブロックＡが各レーンのブロックの間隙に挿入され、伝送される。受信側ＲＸ  ＭＬＤではスキュー調整ブロックＡの位相（遅延）を基に、受信側バッファメモリの遅延量を調整し、各レーン間のスキューを補償する。ＭＬＤ技術はＭＡＣレイヤ直下のサブレイヤに属することからも分かるようにＥｔｈｅｒｎｅｔ（登録商標）に特化した技術であり、種々のプロトコルに準拠するシステムを持つ種々のクライアントに対応できない。
【０００６】
図２はＳＦＩ−５（Serdes  Framer  Interface  Level  ５）によるデスキュー方法を示す。ＳＦＩ−５はサービス又はクライアント種別によらないデスキュー方法である。この技術は標準化団体であるＯＩＦ(Optical  Internetworking  Forum)にて標準化されており、非特許文献２（http://www.oiforum.com/public/documents/OFI-SFI５-０１.０.pdf）で知られている。ＳＦＩ−５ではフレーマＩＣと、パラレル−シリアルを行うＳｅｒＤｅｓ（Serializer-Deserializer）ＩＣとの間の１６パラレル電気インターフェースとして定義されている。ＳＦＩ−５のデスキューアルゴリズムは光パラレル伝送にも適用可能である。デスキュー方法は以下の通りである。並列信号を伝送する１６本のレーンに加えて、デスキューレーンとしてもう１本のレーンが設けられる。図２の上半分に示される送信側では、１６パラレルの各レーンの信号をブロックごとに、順番にコピーし、コピーした信号をデスキューレーンに順番に書き込む。最初はレーン１の信号をコピー、次はレーン２の信号をコピー、という順に１６番目のレーンの信号をコピーした後、再度レーン１のコピーに戻る。図２の下半分に示される受信側では、デスキューレーンの信号とレーン１の信号を比較、ビット列が揃うまで、レーン１の信号用のバッファメモリを調整する。同じように、レーン２からレーン１６までのスキューを調整する。ＳＦＩ−５を用いると主信号のプロトコルによらずデスキューが可能であるが、レーンを１本追加する必要がある。特にパラレル光伝送の場合は光送受信回路を一式追加する必要があり、一般的に回路規模が増大してしまう。
【０００７】
図示されないがＯＩＦはＶＳＲ５（Very  Short  Reach  Interface  Level  ５）という近距離ＳＯＮＥＴ／ＳＤＨインターフェースを定義している。ＶＳＲ５は非特許文献３（http://www.oiforum.com/public/documents/OFI-VSR５-０１.０.pdf）で知られている。ＶＳＲ５で定義されたパラレル電気インターフェースもパラレル光伝送システムに適用可能である。このインターフェースでは、送信側で任意のパラレルビット列に対して６４／６６Ｂ符号化を行う。すなわち、ビットレートが１．０３１２５倍だけ上昇する。受信側では各レーンに書き込まれた６４／６６Ｂヘッダを基に、各レーンのデスキューを行う。この方法は主信号プロトコルには依存しないが、ビットレートが上昇することによる外部回路の増大、特にＰＬＬ（位相ロックループ）回路が煩雑になってしまう。更に周波数変換を複数回行うことによるジッタ上昇の懸念は避けられない。
【０００８】
前述した３つの技術の中で世界的に普及したプロトコルであるＥｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ／ＳＤＨ、及びＯＴＮに適用する技術として、コストの増大が抑えられ且つビットレート上昇によるジッタの増大もないＭＬＤが最も望ましいが、Ｅｔｈｅｒｎｅｔ（登録商標）にしか適用できない。
【非特許文献１】「１００GE  and  ４０GE  PCS（MLD）  Proposal」、ＩＥＥＥ（Institute  of  Electrical  and  Electronics  Engineers）８０２．３ｂａ、ミュンヘン、２００８年
【非特許文献２】「Serdes  Framer  Interface  Level  ５（SFI-５）：Implementation  Agreement  for  ４０Gb/s  Interface  for  Physical  Layer  Devices」、OIF（Optical  Internetworking  Forum）、２００２年１月２９日
【非特許文献３】「Very  Short  Reach  Interface  Level  ５（VSR-５）：SONET/SDH  OC-７６８  interface  for  Very  Short  Reach（VSR）  application」、OIF（Optical  Internetworking  Forum）、２００２年９月
【非特許文献４】「ITU-T  G.７０７/Y.１３２２  Network  node  interface  for  the  synchronous  digital  hierarchy  (SDH)」、ITU-T、２００７年１月
【非特許文献５】「ITU-T  G.７０９/Y.１３３１  Interfaces  for  the  Optical  Transport  Network  (ＯＴＮ)」、ITU-T、２００３年３月
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って本発明の目的は、Ｅｔｈｅｒｎｅｔ（登録商標）、ＳＯＮＥＴ／ＳＤＨ、及びＯＴＮの全てに適用可能な安価なデスキュー方法及び装置を提供することである。
【００１０】
ＯＴＮやＳＤＨなどのフレームにはフレーム同期情報として特定の長さの予め定められたビット列が挿入されている。このビット列を有するフレームをパラレル伝送する場合、受信側では、レーン（パラレル伝送のポートに入力される１信号列）の識別、フレーム同期の確立、複数ポートのデスキュー機能が必要である。
【００１１】
本発明の更なる目的は、ＯＴＮやＳＤＨでメンテナンスフレーム（ＯＤＵｋ−ＡＩＳ、ＯＤＵｋ−ＯＣＩ、ＯＤＵｋ−ＬＣＫ、ＭＳ−ＡＩＳ、ＭＳＦ−ＡＩＳ等）がフレーム内のフレーム同期情報以外のビット列の中に、マッチングパターンと一致するビット列としてフレーム周期毎に発生する場合にも適用可能なデスキュー方法及び装置を提供することである。
【００１２】
本発明の更なる目的は、ＯＴＮにおいて規定されるｇ−ＡＩＳ（generic  AIS、ＯＴＵｋ−ＡＩＳ）がＰＮ−１１スクランブラからの出力が繰り返されるのみでフレーム構造を持たず、フレーム同期信号を含まないため同期検出不能である場合にも適用可能なデスキュー方法及び装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明によると、パラレル光伝送システムの受信側でレーン間のデスキューを行う方法が提供される。当該方法は、前記レーン毎に伝送フレームのフレーム同期情報に基づきフレーム同期外れを検出する段階、前記フレーム同期外れが検出された１又は複数のレーンに付加すべき遅延量を定める段階、及び前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有する。
【００１４】
本発明によると、パラレル光伝送システムの受信側でレーン間のデスキューを行う装置が更に提供される。当該装置は、前記レーン毎に伝送フレームのフレーム同期情報に基づきフレーム同期外れを検出する手段、前記フレーム同期外れが検出された１又は複数のレーンに付加すべき遅延量を定める手段、及び前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す手段、を有する。
【００１５】
本発明によると、パラレル光伝送システムの受信側でレーン間のデスキューを行う方法が更に提供される。当該方法は、前記レーン毎に特定のビット列に基づきパターンマッチングを検出する段階、前記パターンマッチングが検出された１又は複数のレーンに付加すべき遅延量を定める段階、及び前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す段階、を有する。
【００１６】
本発明によると、パラレル光伝送システムの受信側でレーン間のデスキューを行う装置が更に提供される。当該装置は、前記レーン毎に特定のビット列に基づきパターンマッチングを検出する手段、前記パターンマッチングが検出された１又は複数のレーンに付加すべき遅延量を定める手段、及び前記遅延量に従い、前記１又は複数のレーンの受信信号バッファから受信信号を読み出す手段、を有する。
【発明の効果】
【００１７】
本発明は、主信号が伝達する情報のみを用いデスキューを実現するので、デスキューのための追加の装置又は伝送路を設ける必要がなく、大容量パラレル伝送システムを低価格で構築することができる。また、本発明は、長大なフレーム同期情報を並列化した場合に生じ得るレーン毎の同符号の連続を抑え、大容量パラレル伝送システムの伝送品質を向上する。
【００１８】
本発明は、正常時のように受信フレームごとにその大部分が異なる場合にフレーム同期情報のみが周期的に現れることに基づき、複数フレームにわたりフレーム長だけ離れて繰り返し検出されるパターンマッチングをフレーム同期情報と判断することにより、デスキューを可能にする。
【００１９】
本発明は更に、メンテナンスフレームなどの場合に、フレーム同期情報以外でもパターンマッチングがフレーム長だけ離れて繰り返し検出される場合においてもメンテナンスフレームの種別判定、フレーム同期、並列伝送を行うレーンの識別、及びデスキューを可能にする。
【発明を実施するための最良の形態】
【００２０】
［実施例１］
図３は本発明の実施例１によるパラレル光伝送システム３００の構成図である。図３のパラレル光伝送システム３００は、送信側に送信側フレーマ３１１、送信側コンバータ３１２、パラレル光送信モジュール３１３、受信側に受信側フレーマ３３１、受信側コンバータ３３２、パラレル光受信モジュール３３３、ＦＰＧＡ又はＣＰＵ３３４、及び送信側と受信側の間に光伝送路を有し、４０Ｇｂｉｔ／ｓの信号を４本の１０Ｇｂｉｔ／ｓ伝送路３２１、例えば４本のＣＷＤＭ（Coarse-WDM（Wavelength  Division  Multiplexing）：低密度波長多重）伝送路でパラレル伝送する。
【００２１】
送信側フレーマ３１１はＳＯＮＥＴ／ＳＤＨ又はＯＴＮフレームを形成し、当該フレームをＳＦＩ−５規格に従い１６本のレーンと１本のデスキューレーンを介して送信側コンバータ３１２へ送信する。送信側コンバータ３１２はＳＦＩ−５規格に従い送信バッファからの信号の読み出しを調整することにより自身とフレーマ３１１との間の電気配線により生じるスキューを調整し、更に信号に対し１ビット単位で１６：４インターリーブを行うことにより４本のレーンに割り振り、パラレル光送信モジュール３１３へ送信する。ここでスキューの調整とインターリーブの順序は逆でも良い。パラレル光送信モジュール３１３は受信した電気信号を光信号に変換して伝送路３２１へ送信する。
【００２２】
パラレル光受信モジュール３３３は伝送路３２１からの光信号を電気信号に変換して受信側コンバータ３３２へ送信する。受信側コンバータ３３２は１ビット単位で４：１６インターリーブすることにより信号を１６本のレーンに展開し、ＳＦＩ−５規格に従い１６本のレーンと１本のデスキューレーンを介して受信側フレーマ３３１へ信号を送信する。受信側フレーマ３３１はＳＦＩ−５規格に従い受信バッファからの信号の読み出しを調整することにより自身と受信側コンバータ３３２との間の電気配線により生じるスキューを調整する。
【００２３】
図４は本発明の実施例１によるパラレル光伝送システムの受信側の詳細な構成図である。受信側フレーマ３３１のフレーム同期情報抽出部４１１はＳＯＮＥＴ／ＳＤＨフレームに含まれるＡ１バイト及びＡ２バイトのようなフレーム同期情報を抽出し、ＦＰＧＡ又はＣＰＵ３３４へ送信する。ＦＰＧＡ又はＣＰＵ３３４のＯＯＦ(Out-Of-Frame、フレーム同期外れ)／ＬＯＳ（Loss-Of-Signal、信号断）検出部４４１はフレーム同期情報に基づき主信号が正確に受信できているかどうかを判定する。例えばスキューによりＢＳＩが崩れている場合には、受信側フレーマ３３１からの各レーンに対応するフレーム同期情報にスキューが生じるので、ＯＯＦが生じたと決定する。ＯＯＦの発生に応じて、遅延量決定部４４２はレーン毎に付加すべき遅延量を決定する。ＦＰＧＡ又はＣＰＵ３３４は、遅延量決定部４４２により決定された付加すべき遅延量をレーン毎にデスキュー指示としてコンバータ３３２へ送信する。受信側コンバータ３３２はレーン毎にバッファ４２１からの読み出した信号にＦＰＧＡ又はＣＰＵ３３４から通知された遅延量を付加することによりレーン間のスキューを調整する。
【００２４】
ＯＯＦ／ＬＯＳ検出部４４１がＬＯＳ（信号断）を検出した場合、省電力を実現するためＦＰＧＡ又はＣＰＵ３３４はデスキュー指示の送信を停止して良い。また、信号断の復活後即時に信号を受信できるように、ＬＯＳが検出されている間、スキュー指示は送信されない。
【００２５】
図３及び４ではＦＰＧＡ又はＣＰＵ３３４はフレーマ３３１、コンバータ３３２と別個の構成要素として示されたが、代案としてコンバータ３３２に内蔵されても良い。
【００２６】
このような遅延量の決定は、１又は複数のレーンのうちの全ての可能な１又は複数のレーンの組合せに対して行われて良い。
【００２７】
［実施例２］
本発明の実施例２により、ＦＰＧＡ又はＣＰＵ３３４の遅延量決定部４４２で遅延量を決定する方法を以下に説明する。遅延量決定部４４２は入力された伝送路条件からスキューを計算し、算出されたスキューを中心にデスキュー指示を生成する。例えば、４本のレーンに用いる波長のセット、光ファイバの分散、距離、などから光部分の遅延差が計算可能である。本発明の実施例２によるレーン間のスキューの計算例を図５に示す。例えば使用する波長のセットを、１２７０ｎｍ、１２９０ｎｍ、１３１０ｎｍ、１３３０ｎｍとする。使用するファイバをＧ．６５２スタンダードファイバのＳＭＦとすると、ゼロ分散波長は１３００ｎｍ近辺であり（ここでは仮に１３００ｎｍとする）、また分散スロープは０．０９３ｐｓ／ｎｍ２／ｋｍほどである。以上から光遅延としてレーン１で４２８．４ｐｓ、レーン２で４６．８ｐｓ、レーン３で４６．１ｐｓ、レーン４で４０９．１ｐｓと計算される。ボーレートが１０．３１２５Ｇｂｉｔ／sであることからスキューはそれぞれ、４．４１ＵＩ、０．４８ＵＩ、０．４６ＵＩ、４．２２ＵＩとなる。
【００２８】
上述の光遅延に加え、送信及び受信側装置の電気配線による遅延差をあらかじめ測定することも可能である。更に送信及び受信側装置の運用中の温度勾配の推定からスキューを推定することも可能である。
【００２９】
本発明の実施例２では上述のように計算されたスキュー値を初期値としてデスキューを開始することにより、適切な遅延量を決定するために要する時間を短縮し得る。
【００３０】
［実施例３］
図６は本発明の実施例３によるパターンマッチング回路６０１を有するパラレル光伝送システムの構成図である。図３との差分としてコンバータ３３２からＦＰＧＡ又はＣＰＵ３３４へ、レーン毎のパターンマッチングパルス信号を伝達する信号線が設けられている。図６を用い、以下にパターンマッチング方法を説明する。フレーマ３３１から送信されるパターンには、ＳＴＭ１では１２５μｓごとにフレーム同期情報と呼ばれるＡ１バイト（１６進表記でＦ６、２進表記では１１１１０１１０）が３バイト、続いてＡ２バイト（１６進表記で２８、２進表記で００１０１０００）が３バイト（計６バイト＝４８ビット）必ず現れる。以下ではＳＴＭ１の場合を説明するが、本実施例は、Ａ１及びＡ２バイトが周期的に連続して現れるＳＴＭ４、１６、６４、２５６、ＯＴＵ３などにも適用可能である。
【００３１】
代案として、フレーム同期情報の代わりにレーン毎に任意の周期的な特定のビット列を用いてパターンマッチングを行ってもよい。このような周期的な特定のビット列の例として、メンテナンスフレーム等に含まれる特定のビット列がある。
【００３２】
更に代案として、フレーム同期情報の代わりにレーン毎に任意の特定のビット列を用いてパターンマッチングを行ってもよい。例えば本実施例はＥｔｈｅｒｎｅｔ（登録商標）のような可変長フレームの場合にも適用できる。
【００３３】
また、図６のパターンマッチングパルスの代わりに、入力信号に対しパターンマッチングが検出されたときに生成され、パターンがマッチしたことを示す、任意のパターンマッチング信号を用いてもよい。
【００３４】
インターリーブについて図７を参照して以下に説明する。図７は実施例３によりフレーム同期情報が４本のレーンにビット単位でインターリーブされる様子を図示する。フレーマ３１１とコンバータ３１２の間の電気インターフェースには、ＳＦＩ−５インターフェースにのっとり１６パラレル＋デスキューチャンネルが設けられる。これらを例えば４本のレーンでパラレル伝送する場合、コンバータ３１２は１６パラレル信号を４パラレル信号に変換する。ここではビット単位（以下、インターリーブするビット数ｎをとしてｎ＝１のように表す）の１６：４インターリーブを行うと仮定する。４８ビットの信号は４本の並列レーンＩ−ＩＶに次の通りインターリーブされる。
レーンI：１０１０１００１０１０１
レーンII：１１１１１１００００００
レーンIII：１１１１１１１０１０１０
レーンIV：１０１０１０００００００
従って、レーン毎に異なる１２ビットパターンが得られ、受信側でレーンの識別が可能になる。コンバータ３３２は、レーン毎に設けられたパターンマッチング回路６０１により該パターンが１２５μｓごと（あるいはＯＴＵ３では３μｓごと）に検出される場合、パターンマッチングパルスをＦＰＧＡ又はＣＰＵ３３４に向けて送信する。あるいはコンバータ３３２は、パターンマッチングを検出すると即時にパターンマッチングパルスを送信し、ＦＰＧＡ又はＣＰＵ３３４に１２５μｓごと（３μｓごと）にパターンマッチングの検出を通知しても良い。ＦＰＧＡ又はＣＰＵ３３４はパターンマッチングパルスの到達時間に基づき各レーンに付加すべき遅延量を決定し、コンバータ３３２へ送信する。コンバータ３３２は、当該遅延量に従い受信バッファ４２１からの読み出し時刻を制御することによりデスキューを実現する。上述のように、パターンマッチング回路６０１が設けられることによりデスキュー処理は更に高速化される。パターンマッチング回路６０１がレーン毎に設けられるので、パターンマッチングパルス信号がレーン毎に発生され、レーン毎にフレーム同期が実現される。
【００３５】
なお、コンバータ３３２の各レーンのパターンパッチング回路６０１からＦＰＧＡ又はＣＰＵ３３４までの距離はレーン間で微妙に異なり、又は温度勾配などにより変化し得る。これらの差異によるスキューを調整するために本発明の実施例１及び実施例２を合わせてデスキューを行っても良い。具体的には、ＦＰＧＡ又はＣＰＵ３３４は伝送路条件及び／又は装置条件から算出されるスキューを中心としてレーン毎に付加されるべき遅延量の初期値を決定し、パターンマッチングパルスに基づきおおまかなデスキューを行いながら、最終的には算出されたスキューの近辺でスキュー状態をＯＯＦが検出されないようトライアンドエラー方式でサーチする。
【００３６】
図６ではＦＰＧＡ又はＣＰＵ３３４はフレーマ３３１、コンバータ３３２と別個の構成要素として示されたが、代案としてコンバータ３３２に内蔵されても良い。
【００３７】
図６に示された本発明の実施例３では、ビット単位（すなわちｎ＝１）にインターリーブを行っているので、送信側及び受信側のコンバータ３１２及び３３２のインターリーブ部（受信側は図４に４２３として示される）を、従来のSFI−５をシリアル４並列化するＳＦＩ−５．２インターフェースと共用することができる、という利点を有する。なぜなら、ＳＦＩ−５．２インターフェースは、４パラレル＋１デスキューチャネルで構成されるため、従来の１６パラレル＋１デスキューチャネルのＳＦＩ−５インターフェースから変換する際には、ビット単位の１６：４インターリーブが用いられるからである。
【００３８】
［実施例４］
本発明の実施例４は、パターンマッチングパルス幅によりパターンマッチングタイミングを伝達する。本発明の実施例４は、実施例３におけるパルスの出力条件、特に高速性に制約がある場合にとくに有効な手段である。具体的には、一般的にＣＭＯＳ回路などでは、実施例３に記載のパターンマッチングパルス用の出力端子は、制御用端子に割り付けられることが多く、この制御用端子は動作速度に制約のある場合が多い。一般的にＣＭＯＳ回路の制御端子のパルスの立ち上がり時間は数百ナノ秒程度に抑えられる場合が多く、実施例３に記載のタイミング情報はパルスの立ち上がり時間の誤差の中に埋もれてしまう場合がある。本発明の実施例４では、パターンマッチングのタイミング情報をパターンマッチングパルスの幅によって外部のＦＰＧＡ又はＣＰＵ３３４などに伝達することにより、この問題を解決する。
【００３９】
図８はパターンマッチングパルス幅によりパターンマッチングタイミングを伝達する実施例４の説明図である。図８ではマッチングパターンを以下のように仮定する。
レーンI：１１００１１１１００１１
レーンII：１００１１０１００１１０
レーンIII：１００１１０００１１００
レーンIV：１１００１１１００１１０
パターンマッチング処理は高速動作が困難であるので、通常はパラレル展開した後に行われる。以下では図８に示すように１６パラレル展開として説明するが、１６より多い又は少ない数のパラレルレーンを用いても良い。以下では図８を参照してレーンI及びレーンIIに限って説明する。
【００４０】
レーンIおよびレーンIIの受信信号は１６ビットパラレル展開される。ここで、ビットパラレル（ＤＭＸ）回路はすべてのレーンで同期している必要がある。それぞれのレーンの遅延差によってパラレル展開のどのビットから所望パターンが開始しているか、が異なってくる。例えば図８に示すレーンIでは３ビット目からパターンが開始しているので、３ビットの相対遅延がある。またレーンIIでは６ビット目からパターンが開始しているので、６ビットの相対遅延があることが分かる。各パターンマッチング回路は開始ビットの情報をもとに、パターンマッチングパルスのパルス幅を最小パルス幅の倍数に設定することができる。すなわちレーンIでは最小パルスの３倍の幅であり、レーンIIでは最小パルスの６倍の幅という具合である。
【００４１】
ＦＰＧＡ又はＣＰＵ３３４は到達したパルス幅に基づき各レーンの相対遅延を認識でき、適切なコマンド、つまり適切な遅延量を指示するデスキュー指示を送信することができる。
【００４２】
本実施例は、パラレルレーン数が例えば１６パラレルの場合は１６ＵＩ未満のスキューの調整に適用され、また最大パルス幅は最小フレーム周期（ＯＴＵの場合は３μs、ＳＴＭの場合は１２５μｓ）よりも短いとする。
【００４３】
［実施例５］
上述の実施例３では図７に示したようにビット単位（すなわちｎ＝１）のインターリーブを説明したが、図１１に示した構成により、たとえば３ビット単位（すなわちｎ＝３）に４つのレーンに分割しても良い。この場合、それぞれの４並列レーンにおける４８ビットの信号は次の通りである。
レーンI：１１１０１１００１１００
レーンII：１０１０１１０１００００
レーンIII：１０１１１００００１０１
レーンIV：１１１１１００１００００
従ってレーン毎に異なる１２ビットのパターンとなるのでレーンの識別が可能である。本実施例の利点は、主信号がＳＴＭ２５６である場合に顕著である。ＳＴＭ２５６では、１２５μ秒ごとに、Ａ１バイトが６４バイト、続いてＡ２バイトが６４バイト、必ず現れる。従ってビット単位（すなわちｎ＝１）にインターリーブする実施例３では、ＳＴＭ２５６の場合、図９に示すように、１や０が１２８ビットも連続してしまうレーンが存在する。
【００４４】
これに対し、図１１のように３ビット単位（すなわちｎ＝３）にインターリーブすれば、同符号の連続は最大でも５ビット長に抑えることができる。これにより、シリアル信号からのクロック成分抽出が容易になり、回路構成が簡単になる、あるいはビット識別余裕が増す、などの利点が得られる。
【００４５】
図１１の本発明の実施例５では３ビット単位（すなわちｎ＝３）のインターリーブを例示したが、例えば５ビット単位（ｎ＝５）のインターリーブでも同様に４つのレーン毎に異なる１２ビットのパターンを作れる。しかしながら、２ビット単位（ｎ＝２）や４ビット単位（ｎ＝４）など因数に２のみを含むビット単位のインターリーブでは、４つのレーン毎には異なるパターンを作れない。従って、４レーンの場合には３ビット単位のインターリーブが最も単純で、かつＳＴＭ２５６でも極端な同符号連続を生じない最適な構成である。
【００４６】
［実施例６］
図１２は、フレーム同期情報部分をパラレル伝送する際の伝送品質を改善する本発明の実施例６を示す。図１２は、上述の実施例３の構成に加えてＯＴＵやＳＴＭの主信号を８ビット毎に交番反転するインバータ１２０１、１２０２を具備する。フレーマ３１１から送信されるパターンとして、ＳＴＭ１では１２５μｓごとにフレーム同期情報と呼ばれるＡ１バイト（１６進表記でＦ６、２進表記では１１１１０１１０）が３バイト、続いてＡ２バイト（１６進表記で２８、２進表記で００１０１０００）が３バイト（計６バイト＝４８ビット）必ず現れる。以下ではＳＴＭ１の場合を説明するが、本実施例は、Ａ１及びＡ２バイトが周期的に連続して現れるＳＴＭ４、１６、６４、２５６、ＯＴＵ３などにも適用可能である。
【００４７】
図１３はフレーム同期情報の一部が反転され４本のレーンにビット単位でインターリーブされる様子を図示する。フレーマ３１１とコンバータ３１２との間の電気インターフェースには、ＳＦＩ−５インターフェースにのっとり、１６パラレル＋デスキューチャンネルが設けられる。これらを例えば４本の並列レーンでパラレル伝送する場合、コンバータ３１２は１６パラレル信号を４パラレル信号に変換する。ここではビット単位（すなわちｎ＝１）の１６：４インターリーブを仮定する。そして、コンバータ３１２の入力の前段に又はコンバータ３１２の入力部に、１６パラレル信号のうち前半８信号分の入力を反転する交番反転手段、例えばインバータ１２０１を具備し、主信号を８ビット毎（以下、反転するビット数をｍとしてｍ＝８のように表す）に交互に反転させる。このとき、４並列レーンのそれぞれに現れる４８ビットの信号は次の通りである。丸括弧で囲まれたビットはインバータ１２０１で反転されたことを示す。
レーンI：(０１)１０(０１)０１(１０)０１
レーンII：(００)１１(００)００(１１)００
レーンIII：(００)１１(００)１０(０１)１０
レーンIV：(０１)１０(０１)００(１１)００
従ってレーン毎に異なる１２ビットパターンが得られ、受信側でのレーンの識別が可能である。受信側コンバータ３３２はレーン毎に上記のパターンマッチング回路６０１を具備し、該パターンが１２５μｓごと（ＯＴＵ３では３μｓごと）に検出されると、パターンマッチングパルスをＦＰＧＡ又はＣＰＵ３３４へ送信する。あるいはコンバータ３３２は、パターンマッチングを検出すると即時にパターンマッチングパルスを送信し、ＦＰＧＡ又はＣＰＵ３３４に１２５μｓごと（３μｓごと）にパターンマッチングの検出を通知しても良い。ＦＰＧＡ又はＣＰＵ３３４はパターンマッチングパルスの到達時間に基づき各レーンに付加すべき遅延量を決定し、コンバータ３３２へ送信する。コンバータ３３２は、当該遅延量に従い受信バッファ４２１からの読み出し時刻を制御することによりデスキューを実現する。上述のように、パターンマッチング回路６０１が各レーンに設けられるので、パターンマッチングパルス信号がレーン毎に発生され、レーン毎にフレーム同期が実現される。そして、デスキュー後に、各レーンを１６パラレル＋デシュキューチャネルに戻す際は、再び８ビット毎（すなわち各レーンで２ビット毎）にインバータ１２０２で反転させて主信号を復元して出力すれば良い。
【００４８】
実施例６の利点は、主信号がＳＴＭ２５６である場合に顕著である。ＳＴＭ２５６では、１２５μ秒ごとに、Ａ１バイトが６４バイト、続いてＡ２バイトが６４バイト、必ず現れる。したがって、先の交番反転手段を持たない実施例３では図９に示すように１や０が１２８ビットも連続してしまうレーンが存在する。これに対し、図１２のように８ビット単位（すなわちｍ＝８）の交番反転手段１２０１を具備すれば、図１３に示すように、同符号連続は最大でも４ビット長に抑えることができる。これにより、シリアル信号からのクロック成分抽出が容易になり、回路構成が簡単になる、あるいはビット識別の品質を向上する、などの利点が得られる。
【００４９】
実施例６では、ビット単位（すなわちｎ＝１）にインターリーブして４レーンで伝送する場合に８ビット単位（すなわちｍ＝８）に交番反転する例を示したが、例えば１２ビット単位（ｍ＝１２）や１６ビット単位（ｍ＝１６）でも良い。いずれの場合もレーン毎に異なる１２ビットパターンが生成されるので、同符号連続を抑えることができる。ただし、同符号連続は、１２ビット単位では６ビット長、１６ビット単位では８ビット長となる。一方、４ビット単位（すなわちｍ＝４）ではレーン毎に異なる１２ビットパターンが生成されないためレーンの識別ができない。このため、ビット単位（ｎ＝１）にインターリーブして４レーンで伝送する場合には、８ビット単位（ｍ＝８）の交番反転が最適である。
【００５０】
［実施例７］
図１４は、実施例６においてインバータを適用するタイミングをシフトし、フレーム同期情報部分をパラレル伝送する際のレーン識別能力を改善する本発明の実施例７の構成を示す。フレーマ３１１から送信されるパターンとして、ＳＴＭ２５６では１２５μｓごとにフレーム同期情報と呼ばれるＡ１バイト（１６進表記でＦ６、２進表記では１１１１０１１０）が６４バイト、続いてＡ２バイト（１６進表記で２８、２進表記で００１０１０００）が６４バイト（計１２８バイト＝１０２４ビット）必ず現れる。フレーマ３１１とコンバータ３２１の間の電気インターフェースには、ＳＦＩ−５インターフェースにのっとり１６パラレル＋デスキューチャンネルが設けられる。これらを例えば４本の並列レーンでパラレル伝送する場合、コンバータ３１２は１６パラレル信号を４パラレル信号に変換する。ここではビット単位（すなわちｎ＝１）の１６：４インターリーブを仮定する。そして、コンバータ３１２の前段に又はコンバータ３１２の入力部に、１６パラレル信号のうち中央部分の８信号を反転する交番反転手段、例えばインバータ１４０１を具備し、主信号を８ビット毎（すなわちｍ＝８）に交互に反転させる。すなわち、１バイト（８ビット）のフレーム同期情報Ａ１およびＡ２の中間である４ビット目と５ビット目の地点で、交番反転を行う。このとき、それぞれ４並列レーンにおける４８ビットの信号は次の通りである。丸括弧で囲まれたビットはインバータ１４０１で反転されたことを示す。
レーンI：１(１０)０１(１１)１０(０１)１
レーンII：１(００)１１(０１)００(１１)０
レーンIII：１(００)１１(００)０１(１０)０
レーンIV：１(１０)０１(１１)００(１１)０
従ってレーン毎に異なる１２ビットパターンが得られ、受信側でのレーン識別が可能である。コンバータ３３２の受信部はレーン毎に上記のパターンマッチング回路６０１を具備し、該パターンが１２５μｓごと（あるいはＯＴＵ３では３μｓごと）に検出される場合に、パターンマッチングパルスをＦＰＧＡ又はＣＰＵ３３４へ送信する。あるいはコンバータ３３２は、パターンマッチングを検出すると即時にパターンマッチングパルスを送信し、ＦＰＧＡ又はＣＰＵ３３４に１２５μｓごと（３μｓごと）にパターンマッチングの検出を通知しても良い。ＦＰＧＡ又はＣＰＵ３３４はパターンマッチングパルスの到達時間に基づき各レーンに付加すべき遅延量を決定し、コンバータ３３２へ送信する。コンバータ３３２は、当該遅延量に従い受信バッファ４２１からの読み出し時刻を制御することによりデスキューを実現する。上述のように、パターンマッチング回路６０１が各レーンに設けられるので、パターンマッチングパルス信号がレーン毎に発生され、レーン毎にフレーム同期が実現される。そして、デスキュー後に、各レーンを１６パラレル＋デシュキューチャネルに戻す際は、再び８ビット毎（すなわち各レーンで２ビット毎）にインバータ１４０２で反転させて主信号を復元して出力すれば良い。
【００５１】
実施例７の利点は、主信号がＳＴＭ２５６である場合に顕著である。実施例５では単純にバイト単位で交番反転させたので、図１３に示すようにレーンIIIを１ビットシフトするとレーンIVの１２ビットパターンと一致してしまい、スキュー調整ができていないとパターンマッチングだけではレーン識別ができない。これに対し、実施例７では図１４に示すように８ビット単位（すなわちｍ＝８）の交番反転を行う位相を４ビットシフトしてフレーム同期情報の中間で交番反転を行えば、レーンIIIとレーンIVにはビット位置をずらしても同じ１２ビットパターンが発生されない。これにより、ビットパターンだけでレーンの識別が可能になる、という利点が得られる。
【００５２】
更に、実施例７は、パターンマッチングを簡易化できるという利点も有する。具体的にはフレーム同期情報Ａ１とＡ２が切り替わる中央付近、以下に示す［］で囲まれた各レーンの４ビットパターンだけで、レーン識別と、スキュー調整が可能である。これは、各レーンにおいて１２５μ秒毎（ＯＴＮ３の場合は３μ秒毎）に該当４ビットパターンが必ず出現するのは、フレーム同期情報が切り替わるタイミングのみだからである。（丸括弧で囲まれたビットはインバータ１２０１で反転されたことを示す。）
レーンI：１(１０)０[１(１１)１]０(０１)１
レーンII：１(００)１[１(０１)０]０(１１)０
レーンIII：１(００)１[１(００)０]１(１０)０
レーンIV：１(１０)０[１(１１)０]０(１１)０
［実施例８］
図１６は、パラレル伝送手段の途中に、１ビット単位にインターリーブしてシリアル化する本発明の実施例８の構成を示す。図１２との違いは次の通りである。コンバータ３１２は信号を４レーンに並列化してシリアル光送信モジュール１６１３へ渡す。次にシリアル変換光送信モジュール１６１３は１ビット単位にインターリーブして、つまりシリアル化して１種類の波長でシリアル変換光伝送路１６２１へ送信する。そしてパラレル変換光受信モジュールは、シリアル変換光伝送路１６２１から受信した信号を１ビット単位にデインターリーブして４レーンに戻す。図１２の場合とは異なり、パラレル変換光受信モジュール１６３３が信号を４レーンに戻す際には、ビット振り分けのタイミングに応じて送信側の４レーンと受信側の４レーンの位置がずれる場合がある。しかし、本発明によりレーン毎に異なる１２ビットパターンが生成されるため、受信側でレーンの識別が可能である。具体的には、例えば各パターンマッチング回路６０１が４通り全てのパターンについて一致するか否かを検査し、パターンが１２５μｓごと（あるいはＯＴＵ３では３μｓごと）にパターンマッチングが検出された場合に、パターンマッチングパルスと検出パターン番号をＦＰＧＡ又はＣＰＵ３３４へ送信する。このパターン番号からレーンを認識してどの受信バッファから読み出すかを制御することにより、送信側と同じ正しい順番で受信側フレーマ３３１へ出力することが可能である。
【００５３】
［実施例９］
一般的にパラレル伝送では、受信側において物理ポートとレーンは対応していない場合がある。このような場合に物理ポートとレーンとの対応を知るため、マッチングを行うビット列（マッチングパターン）は、レーン毎に任意に設定可能であってよい。フレームを受信したときに、あるマッチングパターンではマッチングが発生しない、或いはスキュー量が算出できなかった場合に、異なるマッチングパターンを設定し再度パターンマッチングを行う。
【００５４】
更に、マッチングパターンの設定は、特定の時間間隔で或いは特定のビット数毎に順次変更され続けてもよい。これにより、信号受信時にポートとレーンの対応が不明であってもパターンマッチングを行うことができる。
【００５５】
図１７を参照して実施例９を説明する。図１７に示された例では、ポート１乃至４に適用されるマッチングパターンは一定時間毎に変化される。特に伝送フレームがＯＴＮやＳＤＨの固定長フレームの場合には、マッチングパターンは、当該固定長フレームの１フレームに相当する所定の時間間隔又は所定のビット数に設定されてよい。
【００５６】
［実施例１０］
図１８に実施例１０の構成例を示す。パターンマッチング信号を受けたカウンタ１８２０はカウンタ値を０にリセットし、カウントを開始する。カウンタ値が予め定める時間又はビット数になったとき、或いは次のパターンマッチング信号を受けたときに再びリセットする。レジスタ１８１０はパターンマッチング信号を受けたときにＨｉｇｈに設定され、カウンタ値が予め定める時間又はビット数になったときにＬｏｗに設定される。レジスタ１８１０はパターンマッチング発生時から、予め定める時間又はビット数の間だけＨｉｇｈ状態である。全てのレーンのレジスタ１８１０の論理積１８３０をとることにより、予め定める時間以内又はビット数以下で、全てのレーンにおいてパターンマッチング信号が発生したことを検知する信号である全レーンパターンマッチフラグを得る。
【００５７】
一方、それぞれのレーンでパターンマッチングが発生した時点のカウンタ値と、全てのレーンにおいてパターンマッチング信号が発生したことを検知する全レーンパターンマッチフラグとの、クロック或いはビット数の差分から、スキュー量を算出する。ＯＴＮやＳＤＨのメンテナンスフレーム及びフレーム同期情報をパラレル伝送する場合、各レーンが受信するビット列に対しマッチングを行うと、フレーム同期情報以外のマッチングは各レーンで十分遠い位置で発生する。図１９は、一例として、図１５に示した構成でＯＤＵｋ−ＯＣＩを伝送したときに、パターンマッチングが発生するビット列の位置を示す。図中の数字はフレーム同期情報であるＦＡＳ（Frame  Alignment  Signal）の先頭ビットから数えた、マッチングが発生するビット列の始めのビットの位置である。ここでは１つでもフレーム同期情報でないビット列から発生したマッチングを含む４つのレーンのパターンマッチングを除き、最も近接した４つのレーンのパターンマッチングは図中の点線で囲まれた部分、つまりレーン１の２３５９、レーン２の２０５０、レーン３の１８９９、レーン４の２０７５の４つであり、４６０ビット離れている。
【００５８】
そのため、予め定める時間又はビット数を適切に（例えば上の例では２００ビット等と）設定すれば、この設定した範囲内にすべてのレーンにおいてパターンマッチングが発生した場合に、フレーム同期情報を受信したとみなすことができる。
【００５９】
［実施例１１］
ＯＴＮのメンテナンスフレームを例に実施例１１を説明する。ＯＴＮメンテナンスフレームはその大部分が固定値（予め知ることのできる既定値）であるため、任意のマッチングパターンでマッチングを行ったときに、パターンマッチング信号の発生間隔（発生位置）は、各種メンテナンスフレーム或いはレーン毎に定まっている。図２０に図１５に記載の構成でＯＤＵｋ−ＯＣＩをパラレル伝送し、フレーム同期情報を検出できるマッチングパターンでマッチングを行ったときの、パターンマッチングが発生するビット列の位置を例示する。図中の数字はフレームの先頭を１としたときの、パターンマッチするビット列の先頭ビットの位置を表している。
【００６０】
ここで、受信側は、上述のような所定のパターンマッチング信号発生間隔と、当該所定のパターンマッチング信号発生間隔に対応するフレームの種別やレーン番号とを記憶しておく。受信側は、実際に受信している信号に対しパターンマッチングを行い、受信信号から検出した実際のパターンマッチング信号発生間隔を、記憶している所定のパターンマッチング信号発生間隔と比較する。パターンマッチング信号発生間隔が一致すれば、受信側は、受信したフレームの種別やレーン番号を識別できる。
【００６１】
さらに、受信側は、フレーム同期情報の位置をパターンマッチング信号発生間隔と合わせて記憶しておく。受信側は、予め記憶したパターンマッチング信号発生間隔と同一の間隔で受信信号からパターンマッチング信号を検出した場合、フレーム同期情報の位置情報に基づきフレーム同期情報によって発生したパターンマッチング信号を識別できる。そして、受信側は、各レーンのフレーム同期情報によって発生したパターンマッチング信号の検出時刻の差からスキュー量を計算する。
【００６２】
なお、上記の例ではフレーム同期情報を検出できるマッチングパターンでマッチングを行う場合を説明したが、本発明は上記の例に限定されず、マッチングパターンは任意に設定可能である。
【００６３】
図２１は、パターンマッチング信号発生間隔として、隣接する２つのパターンマッチング信号の間隔を用いた例を示す。
【００６４】
予め、送受信機の構成とマッチングパターンによって定まる、図２０のようなパターンマッチング信号発生間隔から、隣接する２つのパターンマッチング信号の間隔が固有であるものを選択する。さらに、その隣接する２つのパターンマッチング信号の間隔と関連付けて、対応するフレーム種別やレーン番号、さらにはスキュー量を算出するために例えば当該隣接する２つのパターンマッチング信号の発生後からフレーム同期情報までの距離を記憶した、図２２のようなカウンタ値テーブル２２１０を生成する。フレーム同期情報までの距離は、ビット数又は時間であってよい。なお図中の「擬似ＦＡＳ」はフレーム同期情報（ＦＡＳ）部分ではないが、フレーム内にフレーム同期情報と一致するビット列が存在し、パターンマッチング信号が検出されるものを表している。
【００６５】
図２１においてパターンマッチング信号を受けたカウンタ２１２０はその値をリセットし、再びカウントを始める。これにより、パターンマッチング信号が発生したときのカウンタの値は、現在のパターンマッチング信号と隣接する（直前の）パターンマッチング信号との間隔を示す。さらに、パターンマッチング信号が発生すると、カウンタ値比較ユニット２１１０は、パターンマッチング信号が発生したときのカウンタ値を、カウンタ値テーブル２２１０に記憶した隣接する２つのパターンマッチング信号発生間隔から検索する。カウンタ値テーブル２２１０の中に一致する発生間隔が見つかれば、フレームの種別及びレーンを識別できる。
【００６６】
また、カウンタ値テーブル２２１０内のフレーム同期情報までの距離２２３０を用いると、フレーム同期情報を発見し、さらにスキュー量を算出できる。その例として、実施例１０と同様の方法を用いる方法を説明する。カウンタ値テーブル２２１０内に、隣接する(直前の)パターンマッチング信号との間隔２２２０と関連付けて記憶したフレーム同期情報までの距離２２３０を、次のカウンタ２１３０の最大値として設定し、カウンタ２１３０のカウントを開始する。カウンタ２１３０が設定したカウンタ最大値になったとき、つまりフレーム同期情報の位置になったときに、カウンタ終了信号を発生させる。これを実施例１０（図１８）のレジスタ１８１０及びカウンタ１８２０に入力し、実施例１０と同様にスキュー量算出ユニット１８４０にてスキュー量の算出を行う。
【００６７】
なお、ここでは簡単のためフレーム同期情報までの距離２２３０を用いているが、本発明は上記の例に限定されず、２つの隣接パターンマッチング信号のうち後ろのパターンマッチング信号の位置のレーン間の差などを用いることもできる。
【００６８】
また、図２３に示すように直近の複数のパターンマッチング信号発生時のカウンタ２１２０のカウンタ値をメモリ２３１０に記憶しておくことにより、隣接していないパターンマッチング信号を用いた場合や、複数のパターンマッチング信号の間隔を用いることもできる。図２４は隣接していないパターンマッチング信号を用いたときのメモリ２３１０の動作を示したものである。図中の二重線の矢印が任意に選んだパターンマッチング信号であり、カウンタ値テーブル２２１０内には当該任意に選んだパターンマッチング信号間で生じる他のパターンマッチング信号との間隔を予め記憶しておく。カウンタ値テーブル２２１０及びメモリ２３１０に必要な記憶領域は、任意に選んだパターンマッチング信号の間で何回パターンマッチング信号が生じるかによって大きさが異なる。図２３の例では、任意に選んだパターンマッチング信号の間に３回パターンマッチング信号が発生するため、メモリ２３１０にはカウンタ値を４回書き込める領域が必要になる。パターンマッチング信号が検出された段階で、カウンタ値テーブル２２１０内の値とメモリ２３１０内の値の比較を行う。カウンタ値テーブル２２１０との値が全て一致しない場合、ＦＩＦＯ（First-In  First-Out）規則に従い最初に書き込まれたデータを破棄し、新たに検知したパターンマッチング信号までの間隔を新たにメモリ２３１０内に書き加える。これをカウンタ値テーブル２２１０内の値とメモリ２３１０内の値が一致するまで行う。
【００６９】
更に図２５ではカウンタ値テーブル２２１０の領域の節約を図ったメモリ２３１０の動作例を示す。カウンタ値テーブル２２１０内には任意に選んだパターンマッチング信号同士の間隔のみを予め保持して置く。メモリ２３１０には、次のパターンマッチング信号が生じるまでのビット数をカウントし、以前に保持していた値と足し合わせ、メモリ２３１０領域を新たに一つ増やす。この時点でカウンタ値テーブル２２１０に保持している値より大きな値であれば、その値はメモリ２２２０領域節約のため削除する。上記一連の動作をカウンタテーブルの値と一致するまで繰り返し行う。
【００７０】
また、隣接する３つのパターンマッチング信号を用いる場合には、各パターンマッチング信号の発生間隔を記憶しておく、図２４の構成例をそのまま応用することが可能である。図２４の構成では任意に選んだパターンマッチング信号以外にその間に含まれているパターンマッチング信号を全てカウンタ値テーブル２２１０及びメモリ２３１０内に保持するため、場合によっては記憶領域が過大になってしまう。そのため、メモリ２３１０領域の節約を図り、任意に選定したパターンマッチング信号同士の間隔のみを考慮した図２６の構成を用いることができる。カウンタ値テーブル２２１０内にはパターンマッチング信号同士の間隔を表すビット数を保持している。３箇所のパターンマッチング信号を用いる場合には２つの間隔情報を保持する。カウンタ及びメモリ２３１０の動作方法は図２５と同様に、各パターンマッチング信号が生じるまでのビット数をカウントし、以前に保持していた値と足し合わせ、メモリ２３１０領域を新たに追加していく。このときカウンタ値テーブル２２１０内の値に比べ大きい場合、メモリ２３１０領域節約のため削除する。カウンタ値テーブル２２１０内の値と一致した場合、次のカウンタ値テーブル２２１０に格納されている値とのマッチングを行うため、一旦メモリ２３１０内の情報をリセットし、上記の操作を全てのカウンタ値テーブル２２１０の値と一致するまで繰り返す。
【００７１】
ＯＴＮのメンテナンスフレームのフレーム種別の判定に関しては、図１５に記載の構成のように４レーンで伝送した場合には、表１に示すように、パターンマッチング信号の発生間隔が同一のものと唯一のものが存在する。表１中の「○」は他のメンテナンスフレームと異なる唯一のものであり、「×」は他のメンテナンスフレームと同じものであることを示している。それぞれのメンテナンスフレームは何れかのレーンで唯一の発生パターンを有しているため、フレーム種別の識別が可能である。
【００７２】
【表１】
2010016791.tif 000003
さらにいずれの発生間隔にも合致しない場合は上記以外（通常のＯＴＵフレーム若しくはｇ−ＡＩＳ）のマッチングにより生じたパターンマッチング信号であると判定できる。また、送信側のインバータの配置を変更した場合でも、上記の関係が成り立つため、パターンマッチング信号発生間隔を監視することで信号種別の判定が可能である。
【００７３】
［実施例１２］
実施例１２について説明する。実施例１１で説明したように、予め隣接する２つのマッチング信号発生間隔をカウンタ値テーブル２２１０に記憶しておき、パターンマッチング信号発生時のカウンタ２１２０のカウンタ値或いはメモリ２３１０に記憶したカウンタ値と比較するが、ここで利用するパターンマッチング信号発生間隔と同じパターンマッチング信号発生間隔が、同一フレームの他の位置あるいは他のレーンに存在してはならない。そのため予め定める時間又はビット数（例えば１フレームのビット数或いは伝送時間）に対して唯一の間隔であるものを選択する。
【００７４】
特にＯＴＮフレームにおいてはＭＦＡＳ（Multi-Frame  Alignment  Signal）、ＯＴＵｋ−ＯＨ（Optical  Transport  Unit  Overhead）やＦＥＣ（Forward  Error  Correction）領域には固定値でない部分も存在するため、これらの領域がいかなる値であっても、選択したパターンマッチング信号の間隔が複数個所存在しないようなパターンマッチング信号の組み合わせを選択する。
【００７５】
具体的にＯＴＮメンテナンスフレームを例にして、パターンマッチング信号の組み合わせを導出する方法を説明する。ＯＴＮメンテナンスフレームにおいてはペイロードを含むフレームの大部分が固定値となっている（特定パターンの繰り返しにスクランブラ等がかけられたもの）ため、まず使用する装置構成やメンテナンスフレームの繰り返しパターン、及びスクランブラ等を元にこの固定値であるビット列を求める。次に用いるマッチングパターンから、パターンマッチング信号の発生間隔を求める。これを、図１５の構成を用いて行った例が図２０である。得られたパターンマッチング信号発生間隔から、任意の複数のパターンマッチング信号を選択する。さらに、選択したパターンマッチング信号の組み合わせの間隔と同一の間隔を持つパターンマッチング信号の組み合わせが、上記のような固定値ではない領域の如何なる位置でパターンマッチング信号が発生したとしても、同一フレームの他の位置或いは他のレーンに出現し得ないものであれば、スキュー量算出等に用いることのできる組み合わせとして選択できる。同一の間隔を持つパターンマッチング信号の組み合わせが存在するか否かについては、前述の通り出現するパターンマッチング信号は固定値領域においては既知であるため、固定値ではない領域を加味した上で全検査することで判定が可能である。
【００７６】
例えば図２０に示した、図１５に記載の構成でレーン１をレーン１のＦＡＳパターン(１１００１１１１００１１)を用いたときのパターンマッチング信号発生間隔では、一例として、以下の３つのパターンマッチング信号の組み合わせを用いることができる。これらは、同一フレームの他の位置或いは他のメンテナンスフレーム或いは他のレーンに出現しないものである。
１０１４３から始まるマッチングパターン
５７１２ビット間隔
１５８５５から始まるマッチングパターン
４１２３ビット間隔
１９９３２から始まるマッチングパターン
［実施例１３］
ＯＴＮのメンテナンスフレームにおいては、フレーム同期情報であるＦＡＳは固定値である。ＭＦＡＳ、ＯＴＵｋ−ＯＨは固定値ではない。そのため、図２７に示すようにこれらビット列内にフレーム同期情報と同じビット列が発生する場合があり、複数フレームに渡りフレームサイズだけ離れて繰り返し発生することを確かめる必要があった。実施例１３では、ＭＦＡＳ、ＯＴＵｋ−ＯＨに現れうるフレーム同期情報と同じビット列が発生する位置はフレーム同期情報のすぐ後であることを利用し、フレーム同期情報検知後の予め定める時間又はビット数の間、フレーム同期情報を検知してもマッチング信号を出力しないことで、フレーム同期やスキュー量算出に必要な引き込みフレーム数を低減する。
【００７７】
図２８を用いて実施例１３を説明する。なお、図１３では１つのレーンのみを示している。
【００７８】
パターンマッチング信号がまずレジスタ２８２０に入力される。パターンマッチング信号を受けたレジスタ２８２０は自身の状態をＨｉｇｈとし、マスクカウンタ２８１０は値をリセットした上でカウントを開始する。レジスタ２８２０はカウンタ値が予め定める時間ないしビット数になったときにＬｏｗにセットされる。
【００７９】
このレジスタ２８２０の値を論理否定したものと、パターンマッチング信号の論理積２８３０をとることで、パターンマッチング信号を検出したときから予め定める時間又はビット数の間に発生する他のパターンマッチング信号を除いた、修正パターンマッチング信号１を得る。
【００８０】
ここで、レジスタ２８２０がＨｉｇｈ状態を取り続ける、予め定める時間又はビット数の例として、ＯＴＮフレームのＭＦＡＳとＯＴＵｋ−ＯＨをあわせた８オクテットを４レーンに分割した１６ビット時間があり、これを図２９に示す。
【００８１】
［実施例１４］
図３０を用いて実施例１４を説明する。図３０に示したように、フレーム同期情報直後にフレーム同期情報と同じビット列が存在し、かつフレーム同期情報が物理ポートへの信号入力開始直前である場合でも、フレーム同期情報直後のフレーム同期情報と同じビット列の影響を除去することができる。
【００８２】
図３０に示したように、フレーム同期情報の直後から信号入力が開始された場合には、フレーム同期情報と同じビット列にマスクが働かない。そこで、図３０に示すように、新たなレジスタ３０１０を追加する。このレジスタ３０１０は信号入力開始時にＬｏｗ状態であり、パターンマッチング信号を受けたときにＨｉｇｈ状態となるものである。このレジスタ３０１０とマスクを行うためのレジスタ２８２０とパターンマッチング信号の論理積２８３０をとることで、修正パターンマッチング信号２を得ることができる。
【００８３】
ここでは信号入力開始後初めてのパターンマッチング信号を遮断する方法を示した。代わりに、レジスタ３０１０にカウンタを付加することで、予め定める時間間隔分ないし複数個のパターンマッチング信号出力を遮断できる。
【００８４】
［実施例１５］
図１５に記載の構成でパラレル伝送を行った場合、各レーンのパターンマッチングを行うビット列は以下のようになる。
レーン１：１１００１１１１００１１
レーン２：１００１１０１００１１０,
レーン３：１００１１０００１１００
レーン４：１１００１１１００１１０
実施例１５では図３１に示したように、各ポートに全レーンのパターンマッチング回路６０１を設け、パターンマッチングを行う。このようにして得られる(４レーンの場合１６個の)パターンマッチング信号をもとに、レーン識別やスキュー量の算出を行う。
【００８５】
上述の実施例に記載されたレーン識別方法及びスキュー量の算出方法を併用することで、図３１に示したような１６個のパターンマッチング信号をもとに、レーン識別やスキュー量の算出を行うことが可能である。具体的な例を以下に示す。
【００８６】
実施例１０の手法と組み合わせた場合の例を説明する。実施例１０と同様、全てのレーンでパターンマッチング信号が発生したことを検知する必要がある。図３１には最も単純な構成例が示される。各レーンで複数のパターンマッチング回路６０１から発生するパターンマッチング信号の論理和３１１０を取り、これを実施例１０に示したレジスタ１８１０及びカウンタ１８２０に入力する。予め定める時間又はビット数を適切に設定し、実施例１０に示した方法でレーン識別及びスキュー量の算出を行う。
【００８７】
また、物理ポートとレーンの対応が、以下のように巡回した関係の何れかであることがわかっている場合が存在する。
(物理ポート１,２,３,４)
=(レーン１,２,３,４)、又は(レーン２,３,４,１)、又は(レーン３,４,１,２)、又は(レーン４,１,２,３)
この場合には図３２に示すように、上記の４組の物理ポートとレーンの組み合わせそれぞれで、実施例１０と同様に全てのレーンにおいてパターンマッチング信号が発生したことを示す全レーンパターンマッチフラグを検知する。このとき物理ポートとレーンの対応が正しい１組から、全てのレーンにおいてパターンマッチング信号が発生したことを検知する全レーンパターンマッチフラグが得られるため、実施例１１と同様にカウンタの値などからスキュー量を算出する。
【００８８】
実施例１１、１２の方法と組み合わせた場合の例として、実施例１２との組み合わせた一例を図３３に示す。ここでは、予めすべてのレーン信号にすべてのマッチングパターン回路６０１を用いてパターンマッチングを行ったときの、パターンマッチング信号発生間隔をカウンタ値テーブル２２１０に記憶しておく。その上で、実施例１１、１２の受信信号とのパターンマッチングで得られるすべてのパターンマッチング信号発生間隔とカウンタ値テーブル２２１０に予め記憶しておいた発生間隔を用いて、レーン識別及びスキュー量の算出或いは伝送フレームの種別判定を行う。
【００８９】
［実施例１６］
実施例１６を説明する。ＯＴＮのメンテナンスフレームを例にとると、フレーム同期情報であるＦＡＳを４レーンに分割すると１レーン、１フレーム時間あたり１２ビットのフレーム同期情報が流れることになる。しかし、１２ビットという短いマッチングパターンを用いた場合には、フレーム内のフレーム同期情報以外の部分でマッチングが発生する場合がある。一方でそのフレームのペイロード部分等は固定値であり、メンテナンスフレームに特定のビット列の繰り返しに非自己同期型のスクランブラがかけられたものとなっており既知である。
【００９０】
そこでマッチングパターンとしてフレーム同期情報をパラレルにしたときに得られるビット列ではなく、この既知のビット列の中で１回のみ存在するビット列を用いる。
【００９１】
上記方法では、１フレーム内にフレームによってビットが変化する領域が存在する場合には対応できない。例えばＯＴＮメンテナンスフレームではＭＦＡＳやＯＴＵｋ−ＯＨ領域や、それらを情報ビット列として演算が行われたＦＥＣ(Forward  Error  Correction)領域であり、ＳＤＨメンテナンスフレームではＳＴＭ−Ｎ  ＲＳＯＨ(Regenerator  Section  Overhead)領域である。しかし、これらの領域はそのビット列の長さが限られている上、そのビット列が幾つかの種類に限られており、それらは予め算出可能である。
【００９２】
そこで上記のようなフレームによってビットが変化する領域が存在する場合には、マッチングパターンとしてその領域に出現することがなく、かつフレームによってビットが変化しない既知のビット列の中で１回のみ存在するビット列を選択する。マッチングに利用する１回のみ発生するビット列の一般導出方法は以下の通りである。ビットが変化する領域がいかなる値であってもレーン毎に該当フレーム内で１回のみパターンマッチング信号が得られるため、スキューが存在しない場合の各レーンのパターンマッチング信号発生間隔と実際観測したパターンマッチング信号発生間隔の差をとることで、スキュー量を算出する。
【００９３】
以下にＯＴＮメンテナンスフレームを例にしてマッチングを検出するパターンとして用いる特定のビット列を導出する方法を説明する。上記のようにＯＴＮメンテナンスフレームにおいてはペイロードを含むフレームの大部分が固定値となっている(特定パターンの繰り返しにスクランブラ等がかけられたもの)が、ＭＦＡＳ及びＯＴＵｋ−ＯＨ領域とこれらを情報ビット列として計算されるＦＥＣ領域はフレーム毎に変化しうる。
【００９４】
上記特定のビット列を導出するには、まず受信側においてこれら変化しうる領域がとり得る値をすべて算出する。具体的には、ＭＦＡＳ及びＯＴＵｋ−ＯＨ領域は如何なる値もとり得るためその全パターンにおいて、ＦＥＣ領域がどのようなビット列になるかを算出する。一方、変化しないビット領域はメンテナンスフレーム各種ごとに予め１通りに求めることができ、これにより受信しうるすべてのフレームパターンが求められる。
【００９５】
次にある任意のビット列のうち、レーン毎及びメンテナンスフレーム毎に以下の条件に共に当てはまるかを検査し、当てはまれば上記パターンマッチングを検出するビット列として用いることができる。
・変化しないビット領域に１度だけ出現する。
・全フレームパターン内で出現するそのビット列が全て、一部でも変化しうる領域を含んでいない。
【００９６】
［実施例１７］
ＯＴＮのメンテナンス信号の一つであるｇ−ＡＩＳ(Generic-AIS、ＯＴＵｋ−ＡＩＳ)はフレーム構造を持たず、フレーム同期情報も存在しない。ｇ−ＡＩＳではＰＮ−１１と呼ばれる周期２０４７のビット列が繰り返し出力される。実施例１７は、このような繰り返し周期をもつ信号をパラレル伝送する場合にレーン識別及びデスキューを行う方法を提供する。ｇ−ＡＩＳのような繰り返し周期をもつ信号は、それをパラレル伝送において複数のレーンにインターリーブしても各レーンの信号もまた繰り返し周期を持ち、一般に各レーンの信号はあるビット数だけずれたものになる。ｇ−ＡＩＳを４レーンにビットインターリーブを行った場合、図３４のように１つのレーンの信号は周期２０４７ビットとなり、隣り合うレーンの信号と５１１ビットだけずれたものになる。
【００９７】
図３４を用いて実施例１７を説明する。パターンマッチング信号がまずレジスタ１８１０に入力され、レジスタ１８１０はＨｉｇｈ状態になる。同時にカウンタ１８２０がカウントを始める。ただし、既にカウントを始めているカウンタ１８２０が再びパターンマッチング信号を受けても、カウンタ値はリセットされない。４つのレーンのレジスタ１８１０の論理積１８３０をとることで、全てのレーンでパターンマッチング信号が発生したことを検知する全レーンパターンマッチフラグが得られる。また、このとき、全レーンパターンマッチフラグは、全てのレーンのレジスタ１８１０及びカウンタ１８２０をリセットする信号としても用いられる。全レーンパターンマッチフラグを受けたレジスタ１８１０はＬｏｗ状態となり、カウンタ１８２０はカウントを止めリセットされる。全てのレーンでパターンマッチング信号が発生したことを検知する全レーンパターンマッチフラグが発生したときには、その時のレーンそれぞれのカウンタ１８２０の値をもとにスキュー量算出ユニット１８４０にて各レーンのスキュー量を算出し、算出したスキュー量を出力する。
【００９８】
［実施例１８］
図３４において示したように、ｇ−ＡＩＳのように送信信号が予め定められた周期信号であった場合、受信側において各レーンが受ける繰り返し信号は同一である。ｇ−ＡＩＳではその繰り返し信号が５１１ビットずつずれているため、スキュー量が小さい場合は実施例１７に示したように、その繰返し周期信号の到来順にレーン４、レーン３、レーン２、レーン１と識別ができる。
【００９９】
しかし、スキュー量が大きい場合、周期信号の到来順と上記のレーン番号順が一致しない可能性があり、レーンの識別が不可能となる。そのため、受信側が受ける信号がレーン毎に異なるものとなるよう、送信側でビット反転を行う。図１５ではすべてのレーンにおいて(非反転、反転、反転、非反転)という繰り返しでビット反転されるので、受信側が受ける周期信号は同一のままであって、レーン毎に異なるビット反転を行う必要がある。
【０１００】
以下に図３５を用いてレーン毎に異なるビット反転を行う一例を示す。図３５は図１５と同様であるが、ＳＦＩ−５のレーン３、５、６、８、９、１１、１４、１５にインバータを具備しビット反転を行っている点が異なる。このとき各レーンのビット反転の繰り返しは次のようになる。
レーン１：(非反転、反転、反転、非反転)
レーン２：(非反転、反転、非反転、反転)
レーン３：(反転、非反転、反転、反転)
レーン２：(非反転、反転、非反転、非反転)
このように各レーンに異なるビット反転を行うことで、レーン毎に異なる周期信号を送信或いは受信することができる。また、これを他の実施例と組み合わせることで、レーン識別やスキュー量算出が可能となる。
【０１０１】
次に実施例１２と組み合わせた場合を示す。図３５で示した構成でｇ−ＡＩＳを送信した場合、各レーンが受ける周期信号の周期はインバータのない場合の周期２０４７と図３５における周期４の最小公倍数８１８８になる。これら４レーンの信号にマッチングパターン１１００１１１１００１１を用いてパターンマッチング信号発生間隔を観測すると、図３６のようになる。ここで、３つのパターンマッチング信号の間隔はそれぞれのレーンで異なっているため、実施例１１に記載したパターンマッチング信号間隔を用いる方法により、レーン識別やスキュー量算出を行う。
【図面の簡単な説明】
【０１０２】
【図１】従来のＭＬＤを用いたデスキュー方法を示す。
【図２】従来のＳＦＩ−５で規定されているデスキュー方法を示す。
【図３】本発明の実施例１の構成例である。
【図４】本発明の実施例１の受信側の詳細な構成例である。
【図５】本発明の実施例２による光スキュー計算例である。
【図６】本発明の実施例３の構成例である。
【図７】本発明の実施例３のパターンマッチングの説明図である。
【図８】本発明の実施例４のパターンマッチングパルス幅による伝達の説明図である。
【図９】本発明の実施例３の課題の説明図である。
【図１０】本発明の実施例５の構成例である。
【図１１】本発明の実施例５のパターンマッチングの説明図である。
【図１２】本発明の実施例６の構成例である。
【図１３】本発明の実施例６のパターンマッチングの説明図である。
【図１４】本発明の実施例７の構成例である。
【図１５】本発明の実施例７のパターンマッチングの説明図である。
【図１６】本発明の実施例８の構成例である。
【図１７】本発明の実施例９のマッチングパターンの変更の説明図である。
【図１８】本発明の実施例１０の構成例である。
【図１９】図１５に示した構成でＯＤＵｋ−ＯＣＩを伝送したときに、パターンマッチングが発生するビット列の位置を示す。
【図２０】本発明の実施例１１の、パターンマッチングが発生するビット列の位置を例示する。
【図２１】本発明の実施例１１の、パターンマッチング信号発生間隔として、隣接する２つのパターンマッチング信号の発生間隔を用いた例を示す。
【図２２】本発明の実施例１１のカウンタ値テーブルの例である。
【図２３】本発明の実施例１１の、パターンマッチング信号発生間隔として、隣接していないパターンマッチング信号の発生間隔を用いた例を示す。
【図２４】図２３のメモリの動作例を示す。
【図２５】カウンタ値テーブルの領域を節約するメモリの動作例を示す。
【図２６】本発明の実施例１１の、パターンマッチング信号発生間隔として、任意に選定したパターンマッチング信号の発生間隔を用いた例を示す。
【図２７】ＯＴＮフレームの先頭部分のビット列の例を示す。
【図２８】本発明の実施例１３の構成例及び動作例を示す。
【図２９】レジスタがＨｉｇｈ状態を取り続ける、予め定める時間又はビット数の例を示す。
【図３０】本発明の実施例１４の構成例及び動作例を示す。
【図３１】本発明の実施例１５の最も単純な構成例を示す。
【図３２】本発明の実施例１０と実施例１５を組み合わせた場合の構成例を示す。
【図３３】本発明の実施例１２と実施例１５を組み合わせた場合の構成例を示す。
【図３４】本発明の実施例１７の構成例を示す。
【図３５】本発明の実施例１８のパターンマッチングの説明図である。
【図３６】本発明の実施例１１と実施例１８を組み合わせた場合のパターンマッチングが発生するビット列の位置を例示する。
【符号の説明】
【０１０３】
３００  パラレル光伝送システム
３１１  送信側フレーマ
３１２  送信側コンバータ
３１３  パラレル光送信モジュール
３２１  光伝送路
３３１  受信側フレーマ
３３２  受信側コンバータ
３３３  パラレル光受信モジュール
３３４  ＦＰＧＡ又はＣＰＵ
４１１  フレーム同期情報抽出部
４１２、４２４  ＳＦＩ−５インターフェース
４２１  バッファ
４２２  遅延部
４２３  インターリーブ部
４４１  ＯＯＦ(フレーム同期外れ)／ＬＯＳ（信号断）検出部
４４２  遅延量決定部
６０１  パターンマッチング部
１２０１、１２０２、１４０１  インバータ
１６１３  シリアル変換光送信モジュール
１６２１  シリアル光伝送路
１６３３  パラレル変換光送信モジュール
１８１０  レジスタ
１８２０  カウンタ
１８３０  論理積ゲート
１８４０  スキュー量算出ユニット
２１１０  カウンタ値テーブル及びカウンタ値比較ユニット
２１２０、２１３０  カウンタ
２２１０  カウンタ値テーブル
２２２０  隣接する１つのマッチング信号発生間隔
２２３０  フレーム同期情報までの距離
２３１０  メモリ
２８１０  マスクカウンタ
２８２０  レジスタ
２８３０  論理積ゲート
３０１０  レジスタ
３１１０  論理和ゲート
【図１】
2010016791.tif 000004
【図２】
2010016791.tif 000005
【図３】
2010016791.tif 000006
【図４】
2010016791.tif 000007
【図５】
2010016791.tif 000008
【図６】
2010016791.tif 000009
【図７】
2010016791.tif 000010
【図８】
2010016791.tif 000011
【図９】
2010016791.tif 000012
【図１０】
2010016791.tif 000013
【図１１】
2010016791.tif 000014
【図１２】
2010016791.tif 000015
【図１３】
2010016791.tif 000016
【図１４】
2010016791.tif 000017
【図１５】
2010016791.tif 000018
【図１６】
2010016791.tif 000019
【図１７】
2010016791.tif 000020
【図１８】
2010016791.tif 000021
【図１９】
2010016791.tif 000022
【図２０】
2010016791.tif 000023
【図２１】
2010016791.tif 000024
【図２２】
2010016791.tif 000025
【図２３】
2010016791.tif 000026
【図２４】
2010016791.tif 000027
【図２５】
2010016791.tif 000028
【図２６】
2010016791.tif 000029
【図２７】
2010016791.tif 000030
【図２８】
2010016791.tif 000031
【図２９】
2010016791.tif 000032
【図３０】
2010016791.tif 000033
【図３１】
2010016791.tif 000034
【図３２】
2010016791.tif 000035
【図３３】
2010016791.tif 000036
【図３４】
2010016791.tif 000037
【図３５】
2010016791.tif 000038
【図３６】
2010016791.tif 000039