(57)【要約】【課題】回路規模が小さく、設計が容易なＩＣテスタを実現することを目的にする。【解決手段】本発明は、タイミング信号に基づいて、被試験対象を試験するＩＣテスタに改良を加えたものである。本装置は、アドレスを発生するアドレス発生部と、このアドレス発生部からのアドレスにより、基準クロックの有効または無効を規定するクロックイネーブル信号を出力するメモリと、このメモリのクロックイネーブル信号により基準クロックを有効または無効にして、この有効、無効にされた基準クロックに基づいて、タイミング信号を出力するタイミング発生部とを備えたことを特徴とする装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
タイミング信号に基づいて、被試験対象を試験するＩＣテスタにおいて、
アドレスを発生するアドレス発生部と、
このアドレス発生部からのアドレスにより、基準クロックの有効または無効を規定するクロックイネーブル信号を出力するメモリと、
このメモリのクロックイネーブル信号により基準クロックを有効または無効にして、この有効、無効にされた基準クロックに基づいて、前記タイミング信号を出力するタイミング発生部と
を備えたことを特徴とするＩＣテスタ。
【請求項２】
アドレス発生部は、予め設定された区間のアドレスを繰り返し発生することを特徴とする請求項１記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング信号に基づいて、被試験対象、例えば、ＩＣ、ＬＳＩ等を試験するＩＣテスタに関し、回路規模が小さく、設計が容易なＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、下記特許文献１に示されるように、被試験対象（以下ＤＵＴ）に試験信号を与え、この試験信号に基づいてＤＵＴが出力した応答信号と期待値とを比較して良否の判定を行うものである。ＩＣテスタの内部では、基準クロック（システムクロック）に基づいて、試験信号の立ち上がりや立ち下がり、または、比較タイミングを決めるタイミング信号が作成されている。
【０００３】
【特許文献１】特開平１１−３８０９３号公報
【０００４】
このような装置を図５に示し、説明する。図５において、クロックイネーブル発生部１０は、基準クロックを入力し、基準クロックの有効、無効を示すクロックイネーブル信号を出力する。クロックイネーブル発生部１０は、レジスタ１１，１２、セレクタ１３、加算器１４，１５、カウンタ１６、制御部１７を有する。レジスタ１１，１２は、それぞれ、図示しないＤＵＴの試験処理前後の設定クロックの周期、試験時に使用する設定クロックの周期を格納する。ここで、設定クロックとは、タイミング信号を発生させるにあたり、基準とするクロックである。セレクタ１３は、レジスタ１１，１２を選択して、出力する。加算器１４は、セレクタ１３の出力の下位ビットを入力し、入力した下位ビットと自身の出力とを加算する。加算器１５は、セレクタ１３の出力の上位ビットを入力し、入力した上位ビットと加算器１４のキャリーとを加算し、出力する。カウンタ１６は、加算器１５の出力をダウンカウントし、カウント値が”０”のとき、ハイレベルとして、クロックイネーブル信号を出力する。制御部１７は、カウンタ１６のクロックイネーブル信号がハイレベルの間の基準クロックをカウントし、予め決められた値になったら、セレクタ１３の切替を行う。
【０００５】
複数のタイミング発生部２０は、クロックイネーブル発生部１０のクロックイネーブル信号により基準クロックを有効または無効にして、この有効、無効にされた基準クロックに基づいて、タイミング信号、つまり、試験信号の立ち上がりや立ち下がりを決めるドライバエッジ信号、比較タイミングを決めるストローブ信号を出力する。そして、タイミング発生部２０は、レジスタ２１、加算器２２、ＡＮＤゲート２３、プログラマブルディレーライン２４、エッジ発生部２５を有する。レジスタ２１は、レジスタ１１，１２の下位ビットの値が設定される。加算器２２は、レジスタ２１の出力を入力し、レジスタ２１の出力と自身の出力とを加算する。ＡＮＤゲート２３は、基準クロックとクロックイネーブル信号とを入力し、論理積を行う。プログラマブルディレーライン２４は、ＡＮＤゲート２３の出力を入力し、加算器２２の出力分を遅延させる。エッジ発生部２５は、プログラマブルディレーライン２４の出力、つまり、設定クロックを入力し、エッジ信号、つまり、タイミング信号を発生させる。
【０００６】
このような装置の動作を、図６，７のタイミングチャートを用いて以下に説明する。図７は図６の破線部分の拡大図である。図６，７において、ａ）は基準クロック、ｂ）はクロックイネーブル信号、ｃ）は設定クロックである。ここで、基準クロックの周期は２ｎｓ、前処理、後処理の設定クロックの周期は４ｎｓ、試験処理の設定クロックの周期は２．５ｎｓとし、レジスタ１１に４ｎｓが格納され、レジスタ１２に２．５ｎｓが格納される。なお、以下、周期の値を１０進数も用いて説明するが、実際は２進数で動作している。例えば、４ｎｓは２進数で”１０００”、２ｎｓは２進数で”０１００”、１ｎｓは２進数で”００１０”、０．５ｎｓは２進数で”０００１”とする。
【０００７】
前処理区間、制御部１７が、セレクタ１３にレジスタ１１を選択させる。セレクタ１３は、レジスタ１１の周期”４ｎｓ”（１０００）を加算器１４，１５に出力する。”４ｎｓ”のとき、下位ビットは２進数では”００”となるので、加算器１４では加算が行われない。この結果、加算器１５は、”４ｎｓ”（１０）をカウンタ１６に出力する。カウンタ１６は、加算器１５からの”４ｎｓ”（１０）を入力し、”２ｎｓ”を１カウント分、つまり、２カウント分を基準クロックによりダウンカウントし、”０”になったら、ハイレベルを出力する。このカウンタ１６のハイレベルと基準クロックの論理積により、加算器１４，１５は再び加算を行う。この結果、カウンタ１６は再び基準クロックによりダウンカウントを行う。このような動作を繰り返し、クロックイネーブル発生部１０は、カウンタ１６の出力をクロックイネーブル信号とする。このクロックイネーブル信号をタイミング発生部２０が入力し、クロックイネーブル信号がハイレベルのとき、ＡＮＤゲート２３が基準クロックを有効とし、レジスタ２１は、レジスタ１１の下位ビット”００”が予め設定され、プログラマブルディレーライン２４はＡＮＤゲート２３の出力を遅延させない。そして、プログラマブルディレーライン２４の出力を、設定クロックとして、前処理、例えば、設定クロックによるパイプライン（図示しない）でデータの設定等を行う。そして、制御部１７が、カウンタ１６のハイレベルの間の基準クロックをカウントし、予め決められた値、つまり、前処理期間分の設定クロック数になったら、セレクタ１３をレジスタ１２に切り替える。セレクタ１３は、レジスタ１２の周期”２．５ｎｓ”（０１０１）を加算器１４，１５に出力する。
【０００８】
そして、ＤＵＴ（図示しない）の試験処理区間になり、ｔ０のとき、カウンタ１６は、カウント値が”０”なので、ハイレベルが出力されている。ここで、レジスタ２１には、図示しない制御部により、レジスタ１２の下位ビット”０１”が設定される。
【０００９】
ｔ１のとき、カウンタ１６がハイレベルを出力しているので、タイミング発生部２０のＡＮＤゲート２３は、基準クロックを有効とし、加算器２２はまだ演算されておらず、プログラマブルディレーライン２４の遅延量は”０ｎｓ”で、設定クロックａ０となる。この設定クロックａ０により、エッジ発生部２５がタイミング信号を出力する。そして、下位ビットは”０．５ｎｓ”（０１）、上位ビットは”２ｎｓ”（０１）なので、加算器１４は、”０．５ｎｓ”（０１）を加算し、”０．５ｎｓ”（０１）を出力する。そして、加算器１５は、加算器１４からキャリーがないので、”２ｎｓ”（０１）をカウンタ１６に出力する。カウンタ１６は、”２ｎｓ”（０１）を入力し、ダウンカウントし、ハイレベルを出力する。同様に、加算器２２は、”０．５ｎｓ”（０１）を加算し、”０．５ｎｓ”（０１）を出力する。
【００１０】
ｔ２のとき、カウンタ１６がハイレベルを出力しているので、タイミング発生部２０のＡＮＤゲート２３は、基準クロックを有効とし、加算器２２の出力”０．５ｎｓ”（０１）により、プログラマブルディレーライン２４は、基準クロックを０．５ｎｓ遅延させ、設定クロックａ１とする。この設定クロックａ１により、エッジ発生部２５がタイミング信号を出力する。また、カウンタ１６のハイレベルにより、加算器１４，１５は再び加算を行い、加算器１４は、”１ｎｓ”（１０）を出力する。そして、加算器１５は、加算器１４からキャリーがないので、”２ｎｓ”（０１）をカウンタ１６に出力する。カウンタ１６は、”２ｎｓ”（０１）を入力し、ダウンカウントし、ハイレベルを出力する。同様に、加算器２２は、”１ｎｓ”（１０）を出力する。
【００１１】
ｔ３のとき、カウンタ１６がハイレベルを出力しているので、タイミング発生部２０のＡＮＤゲート２３は、基準クロックを有効とし、加算器２２の出力”１ｎｓ”（１０）により、プログラマブルディレーライン２４は、基準クロックを１ｎｓ遅延させ、設定クロックａ２とする。この設定クロックａ２により、エッジ発生部２５がタイミング信号を出力する。また、カウンタ１６のハイレベルにより、加算器１４，１５は再び加算を行い、加算器１４は、”１．５ｎｓ”（１１）を出力する。そして、加算器１５は、加算器１４からキャリーがないので、”２ｎｓ”（０１）をカウンタ１６に出力する。カウンタ１６は、”２ｎｓ”（０１）を入力し、ダウンカウントし、ハイレベルを出力する。同様に、加算器２２は、”１．５ｎｓ”（１１）を出力する。
【００１２】
ｔ４のとき、カウンタ１６がハイレベルを出力しているので、タイミング発生部２０のＡＮＤゲート２３は、基準クロックを有効とし、加算器２２の出力、”１．５ｎｓ”（１１）により、プログラマブルディレーライン２４は、基準クロックを１．５ｎｓ遅延させ、設定クロックａ３とする。この設定クロックａ３により、エッジ発生部２５がタイミング信号を出力する。また、カウンタ１６のハイレベルにより、加算器１４，１５は再び加算を行い、加算器１４は、”０ｎｓ”（００）を出力し、キャリー（２ｎｓ）を出力する。そして、加算器１５は、キャリーを加算し、”４ｎｓ”（１０）をカウンタ１６に出力する。カウンタ１６は、”４ｎｓ”（１０）を入力し、ダウンカウントし、ロウレベルを出力する。同様に、加算器２２は、”０ｎｓ”（００）を出力する。
【００１３】
ｔ５のとき、カウンタ１６がロウレベルを出力しているので、タイミング発生部２０のＡＮＤゲート２３は、基準クロックを無効とし、タイミング発生部２０内部で、設定クロックは発生させない。そして、カウンタ１６はダウンカウントし、ハイレベルを出力する。
【００１４】
このような動作を繰り返し、制御部１７が、ハイレベルの間の基準クロックをカウントし、予め決められた値、つまり、試験処理期間分の値になったら、セレクタ１３をレジスタ１１に切り替え、後処理期間、前処理と同様の動作を行う。
【００１５】
そして、エッジ発生部２５は、設定クロックにより予め設定された値だけ遅延、タイミング信号であるドライバエッジ信号やストローブ信号を発生させている。このドライバエッジ信号により、ＤＵＴへの試験信号の立ち上がりや立ち下がりが決まり、ストローブ信号により、ＤＵＴの出力との比較タイミングが決まる。なお、その他の詳細は本発明の主要部ではないので、説明を省略する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このような装置は、制御部１７により、前処理、試験処理、後処理の制御を行う必要があり、回路規模が大きくなってしまう。また、クロックイネーブル発生部１０の内部回路のタイミング合わせを考慮した設計をしなければならなかった。
【００１７】
そこで、本発明の目的は、回路規模が小さく、設計が容易なＩＣテスタを実現することにある。
【課題を解決するための手段】
【００１８】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
タイミング信号に基づいて、被試験対象を試験するＩＣテスタにおいて、
アドレスを発生するアドレス発生部と、
このアドレス発生部からのアドレスにより、基準クロックの有効または無効を規定するクロックイネーブル信号を出力するメモリと、
このメモリのクロックイネーブル信号により基準クロックを有効または無効にして、この有効、無効にされた基準クロックに基づいて、前記タイミング信号を出力するタイミング発生部と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明であって、
アドレス発生部は、予め設定された区間のアドレスを繰り返し発生することを特徴とするものである。
【発明の効果】
【００１９】
本発明によれば、アドレス発生部がアドレスを発生し、このアドレスにより、メモリがクロックイネーブル信号を出力するので、回路規模が小さく、設計が容易に行える。また、回路規模が小さいので、消費電力を抑えることができる。
【００２０】
請求項２によれば、アドレス発生部はアドレスを繰り返し発生させているので、メモリのデータ容量を少なくすることができる。
【発明を実施するための最良の形態】
【００２１】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００２２】
図１において、クロックイネーブル発生部１は、基準クロックを入力し、基準クロックの有効、無効を示すクロックイネーブル信号を出力する。そして、クロックイネーブル発生部１は、アドレス発生部２、メモリ３を有する。アドレス発生部２は、アドレスを発生する。メモリ３は、アドレス発生部２からのアドレスにより、基準クロックの有効または無効を規定するクロックイネーブル信号を出力する。複数のタイミング発生部４は、クロックイネーブル発生部１のメモリ３のクロックイネーブル信号より基準クロックを有効または無効にして、この基準クロックに基づいて、タイミング信号を出力する。なお、タイミング発生部４は、タイミング発生部２０と内部回路は同じであるが、本発明の主要部ではないので説明を省略する。
【００２３】
このような装置の動作を、図２，３を用いて以下に説明する。図２は、図１に示す装置の動作を説明する図で、図３は、図１に示す装置の動作を示したタイミングチャートである。図３において、ａ）は基準クロック、ｂ）はアドレス発生部２が出力するアドレス、ｃ）はメモリ３が出力するクロックイネーブル信号である。
【００２４】
事前に、メモリ３に図２に示すように、データを格納する。そして、前処理時、アドレス発生部２は、アドレスを”０”から順番に発生させ、このアドレスにより、メモリ３は、データ、つまり、クロックイネーブル信号をタイミング発生部４に出力する。タイミング発生部４は、クロックイネーブル信号により、基準クロックを有効、無効にして、設定クロックとし、前処理を行う。
【００２５】
そして、アドレス発生部２がアドレス”ｍ（自然数）”を出力するとき、図示しないＤＵＴの試験処理になり、アドレス”ｍ”から”ｍ＋４”までｒ（自然数、ｒ≧２）回繰り返す。このアドレスを受けて、メモリ３は、”１１１１０”のクロックイネーブル信号をｒ回繰り返して出力する。タイミング発生部４は、タイミング発生部２０と同じ構成なので、クロックイネーブル信号により、基準クロックを有効、無効にして、従来例で説明したように、基準クロックを予め決められた周期になるように遅延し、設定クロックとし、設定クロックにより予め決められた値遅延させて、タイミング信号であるドライバエッジ信号やストローブ信号を発生させている。このドライバエッジ信号により、ＤＵＴへの試験信号の立ち上がりや立ち下がりが決まり、ストローブ信号により、期待値とＤＵＴの出力との比較タイミングが決まる。
【００２６】
ｒ回繰り返された後、後処理になり、アドレス発生部２は、アドレス”ｍ＋５”から順番に発生させ、このアドレスにより、メモリ３は、クロックイネーブル信号をタイミング発生部４に出力する。タイミング発生部４は、クロックイネーブル信号により、基準クロックを有効、無効にして、設定クロックとし、後処理を行う。
【００２７】
このように、アドレス発生部２がアドレスを発生し、このアドレスにより、メモリ３がクロックイネーブル信号を出力するので、回路規模が小さく、設計が容易に行える。また、回路規模が小さいので、消費電力を抑えることができる。
【００２８】
また、アドレス発生部２はアドレスをループして発生させているので、メモリ３のデータ容量を少なくすることができる。
【００２９】
なお、本発明はこれに限定されるものではなく、アドレス発生部２は、ＤＵＴの試験処理において、アドレス（データ）を予め決められた範囲をｒ回繰り返す、つまり、ループさせる構成を示したが、前処理、後処理も繰り返しなので、ループさせる構成にしてもよい。また、ＤＵＴの試験処理中に、設定クロックの周期を変更する場合、図４に示すように、アドレス発生部２は、アドレス”ｍ＋５”から”ｍ＋７”までｕ（自然数、ｕ≧２）回繰り返す構成にしてもよい。
【００３０】
また、タイミング発生部２０は、有効、無効にされた基準クロックを予め決めた周期となるように遅延して、設定クロックとしたが、有効、無効にされた基準クロックを用いて、タイミング発生部４のエッジ発生部が遅延する構成でもよい。つまり、エッジ発生部が設定クロックを遅延させる遅延量に、基準クロックが予め決めた周期となる遅延量とを加算して、基準クロックを遅延する構成にする。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を説明する図である。
【図３】図１に示す装置の動作を示したタイミングチャートである。
【図４】図１に示す装置の他の動作を説明する図である。
【図５】従来のＩＣテスタの構成を示した図である。
【図６】図５に示す装置の動作を示したタイミングチャートである。
【図７】図６に示すタイミングチャートの拡大図である。
【符号の説明】
【００３２】
２  アドレス発生部
３  メモリ
４  タイミング発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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