(57)【要約】【課題】本発明は、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル出力にも柔軟に対応可能なシリアルインタフェイス装置の提供を目的とする。【解決手段】本発明に係るシリアルＩ／Ｆ３は、ＳＣＬＫに応じてＳＤＡＴＡをｍビットのＰＤＡＴＡに変換するＳ／Ｐ変換部３１と；ＰＤＡＴＡを格納するＦＩＦＯ部３３と；ＦＣＬＫに応じてＰＤＡＴＡをＦＩＦＯ部３３に書き込むＦＩＦＯライト部３２と；ＰＣＬＫに応じてＦＩＦＯ部３３の格納データをｍビットずつまたはｎビットずつ読み出す出力制御部３４と；ＳＣＬＫを１／ｍに分周してＦＣＬＫを生成する分周回路３５ａと；ＳＣＬＫを１／ｎに分周する分周回路３５ｂ（３５ｃ）と；両分周信号の一方を選択してＰＣＬＫを生成するセレクタ３６と；を有し、セレクタ３６は、ＦＩＦＯ部３３から読み出されるパラレルデータの出力ビット数に応じて、その信号経路が切り替えられる。【選択図】図１
2010016752.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号に基づいて、入力されるシリアルデータをｍビットのパラレルデータに変換するシリアル／パラレル変換部と；前記パラレルデータを一時格納するＦＩＦＯ部と；第２クロック信号に基づいて、前記パラレルデータを前記ＦＩＦＯ部に書き込むＦＩＦＯライト部と；第３クロック信号に基づいて、前記ＦＩＦＯ部の格納データをｍビットずつまたはｎビットずつ（ｍ＜ｎ）読み出す出力制御部と；第１クロック信号を１／ｍに分周して第２クロック信号を生成する第１分周回路と；第１クロック信号を１／ｎに分周する第２分周回路と；第１、第２分周回路の各出力信号のいずれか一を選択し、これを第３クロック信号として出力するセレクタと；を有して成るシリアルインタフェイス装置であって、前記セレクタは、前記ＦＩＦＯ部から読み出されるパラレルデータの出力ビット数に応じて、その信号経路を切り替えることを特徴とするシリアルインタフェイス装置。
【請求項２】
装置外部から入力される低電圧差動型シリアル信号から前記シリアルデータ及び第１クロック信号を抽出する低電圧差動伝送レシーバ部を有して成ることを特徴とする請求項１に記載のシリアルインタフェイス装置。
【請求項３】
請求項１または請求項２に記載のシリアルインタフェイス装置を組み込んで成ることを特徴とする演算処理装置。
【請求項４】
撮像信号を生成する撮像センサと、前記撮像センサからパラレル入力される撮像信号を低電圧差動型シリアル信号に変換する送信側シリアルインタフェイス装置と、前記送信側シリアルインタフェイス装置からシリアル入力される前記低電圧差動型シリアル信号をパラレル形式の前記撮像信号に再変換して出力する受信側シリアルインタフェイス装置と、前記受信側シリアルインタフェイス装置から前記撮像信号がパラレル入力される中央演算処理装置と、を有して成る画像形成装置であって、前記受信側シリアルインタフェイス装置として、請求項１または請求項２に記載のシリアルインタフェイス装置を有して成ることを特徴とする画像形成装置。
【請求項５】
前記中央演算処理装置は、前記セレクタの信号経路を前記撮像センサの出力フォーマットに応じて可変制御することを特徴とする請求項４に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたシリアルデータをパラレルデータに変換して出力するシリアルインタフェイス装置に関するものである。
【背景技術】
【０００２】
ディジタルスチルカメラやディジタルビデオカメラ、或いは、スキャナ装置などの画像形成装置において、撮像センサモジュールで得られる撮像信号（画素信号）は、一般に、撮像センサモジュールの近傍に配設された送信側のシリアルインタフェイス装置にパラレル入力され、ここで所定の画像処理を施された後、その処理結果が中央演算処理装置（以下ではＣＰＵ［Central Processing Unit］と呼ぶ）の近傍に配設された受信側のシリアルインタフェイス装置に対してシリアル出力される。受信側のシリアルインタフェイス装置は、入力されたシリアルデータをパラレルデータに変換してＣＰＵに出力する。
【０００３】
なお、近年では、上記の撮像センサモジュールとして、出力バス幅の異なる複数の出力フォーマット（例えば、ＹＵＶ出力形式やＲＡＷ出力形式）を備えたものが存在する。そのため、送信側及び受信側のシリアルインタフェイス装置としても、それぞれ、複数の入出力バス幅を持ち、上記いずれの出力フォーマットにも対応可能な汎用性の高い製品が求められている。
【０００４】
図５は、受信側のシリアルインタフェイス装置の一従来例を示すブロック図であり、ここでは、８ビットまたは１２ビットの撮像信号ＤＡＴＡが出力されるものとする。
【０００５】
本従来例のシリアルインタフェイス装置において、シリアル／パラレル変換ブロック１０１（以下、Ｓ／Ｐブロック１０１と呼ぶ）は、第１クロック信号ＳＣＬＫに基づいて、前段から入力された８ビット長ないしは１２ビット長のシリアルデータＳＤＡＴＡを８ビットのパラレルデータＰＤＡＴＡに変換する。なお、８ビット長のシリアルデータＳＤＡＴＡが入力される場合には、これがそのまま８ビットのパラレルデータＰＤＡＴＡに変換されるが、１２ビット長のシリアルデータＳＤＡＴＡが入力される場合には、２つのシリアルデータＳＤＡＴＡが３つのパラレルデータＰＤＡＴＡに分割して変換される。
【０００６】
ラインメモリライトブロック１０２は、第２クロック信号ＦＣＬＫに基づいて、パラレルデータＰＤＡＴＡを８ビットずつラインメモリブロック１０３に格納する。なお、上記の第２クロック信号ＦＣＬＫは、第１クロック信号ＳＣＬＫを分周回路１０５で１／８に分周することによって得られるクロック信号である。
【０００７】
出力制御ブロック１０４は、第２クロック信号ＦＣＬＫに基づいて、ラインメモリブロック１０３の格納データを８ビットずつ、または、１２ビットずつパラレルに読み出し、これを撮像信号ＤＡＴＡとしてＣＰＵに出力する。
【０００８】
上記から分かるように、本従来例のシリアルインタフェイス装置は、第１クロック信号ＳＣＬＫから出力制御ブロック１０４の駆動に必要な第２クロック信号ＦＣＬＫを生成する分周回路１０５の分周比を８ビット出力に適合した値（すなわち１／８分周）としたまま、これを流用する形で１２ビット出力にも対応すべく、撮像信号ＤＡＴＡの一時的な格納手段としてラインメモリブロック１０３を用いた構成と言うことができる。
【０００９】
図６は、シリアルインタフェイス装置の別の一従来例を示すブロック図であり、ここでも、８ビットまたは１２ビットの撮像信号ＤＡＴＡが出力されるものとする。
【００１０】
本従来例のシリアルインタフェイス装置は、８ビット出力に対応するための第１回路群（Ｓ／Ｐブロック２０１ａ（８ビット→１ビット）、分周回路２０５ａ（１／８分周））と、１２ビット出力に対応するための第２回路群（Ｓ／Ｐブロック２０１ｂ（１２ビット→１ビット）、分周回路２０５ｂ（１／１２分周））と、を並列に有して成り、出力される撮像信号ＤＡＴＡが８ビットであるか１２ビットであるかに応じて、スイッチ２０６〜２０９の信号系統を切り替えることにより、上記２系統の回路群を選択的に用いる構成とされている。
【００１１】
なお、上記に関連する従来技術としては、例えば、本願出願人による特許文献１を挙げることができる。
【特許文献１】特開２００７−３１６７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
確かに、図５、図６に示したシリアルインタフェイス装置であれば、入力されるシリアルデータＳＤＡＴＡを８ビットないしは１２ビットの撮像信号ＤＡＴＡに変換して、後段のＣＰＵに転送することが可能である。
【００１３】
しかしながら、図５に示したシリアルインタフェイス装置において、パラレルデータＰＤＡＴＡのリード処理／ライト処理に必要な第２クロック信号ＦＣＬＫは、撮像信号ＤＡＴＡの出力バス幅に依らず、常に、第１クロック信号ＳＣＬＫを１／８分周することで生成されていた。
【００１４】
そのため、撮像信号ＤＡＴＡを８ビット出力する場合であれば、特段の支障は生じないが、撮像信号ＤＡＴＡを１２ビット出力する場合には、そのパラレル変換処理を第２クロック信号ＦＣＬＫの１パルス毎に完了することができない。そのため、撮像信号ＤＡＴＡをパラレル出力前に一時格納しておく手段として、レイアウト的に大きな面積を占有するラインメモリブロック１０３を用いねばならなかった。
【００１５】
また、図５に示したシリアルインタフェイス装置では、撮像信号ＤＡＴＡを１２ビット出力する場合、ラインメモリブロック１０３のリード期間はライト期間の２／３となる。そのため、上記従来のシリアルインタフェイス装置を先述の画像形成装置に適用した場合には、図７に示すように、リード処理がライト処理を追い越してしまわないように、ラインメモリブロック１０３のブランキング期間Ｔ（ライト禁止期間）を本来よりも長めに設定しなければならず、撮像信号ＤＡＴＡの高速転送を阻害する形となっていた。
【００１６】
一方、図６に示したシリアルインタフェイス装置では、上記の課題は生じないものの、８ビット出力と１２ビット出力に各々対応するための回路群（特に、高速で動作するＳ／Ｐブロック）を別系統で設けねばならないため、装置規模やコストを不要に増大させる要因となっていた。
【００１７】
本発明は、上記の問題点に鑑み、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル出力にも柔軟に対応することが可能なシリアルインタフェイス装置、並びに、これを用いた演算処理装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明に係るシリアルインタフェイス装置は、第１クロック信号に基づいて、入力されるシリアルデータをｍビットのパラレルデータに変換するシリアル／パラレル変換部と；前記パラレルデータを一時格納するＦＩＦＯ部と；第２クロック信号に基づいて、前記パラレルデータを前記ＦＩＦＯ部に書き込むＦＩＦＯライト部と；第３クロック信号に基づいて、前記ＦＩＦＯ部の格納データをｍビットずつまたはｎビットずつ（ｍ＜ｎ）読み出す出力制御部と；第１クロック信号を１／ｍに分周して第２クロック信号を生成する第１分周回路と；第１クロック信号を１／ｎに分周する第２分周回路と；第１、第２分周回路の各出力信号のいずれか一を選択し、これを第３クロック信号として出力するセレクタと；を有して成るシリアルインタフェイス装置であって、前記セレクタは、前記ＦＩＦＯ部から読み出されるパラレルデータの出力ビット数に応じて、その信号経路を切り替える構成（第１の構成）とされている。
【００１９】
なお、上記第１の構成から成るシリアルインタフェイス装置は、装置外部から入力される低電圧差動型シリアル信号から前記シリアルデータ及び第１クロック信号を抽出する低電圧差動伝送レシーバ部を有して成る構成（第２の構成）にするとよい。
【００２０】
また、本発明に係る演算処理装置は、上記第１または第２の構成から成るシリアルインタフェイス装置を組み込んで成る構成（第３の構成）とされている。
【００２１】
また、本発明に係る画像形成装置は、撮像信号を生成する撮像センサと、前記撮像センサからパラレル入力される撮像信号を低電圧差動型シリアル信号に変換する送信側シリアルインタフェイス装置と、前記送信側シリアルインタフェイス装置からシリアル入力される前記低電圧差動型シリアル信号をパラレル形式の前記撮像信号に再変換して出力する受信側シリアルインタフェイス装置と、前記受信側シリアルインタフェイス装置から前記撮像信号がパラレル入力される中央演算処理装置と、を有して成る画像形成装置であって、前記受信側シリアルインタフェイス装置として、上記第１または第２の構成から成るシリアルインタフェイス装置を有して成る構成（第４の構成）とされている。
【００２２】
なお、上記第４の構成から成る画像形成装置において、前記中央演算処理装置は、前記セレクタの信号経路を前記撮像センサの出力フォーマットに応じて可変制御する構成（第５の構成）にするとよい。
【発明の効果】
【００２３】
本発明に係るシリアルインタフェイス装置、並びに、これを用いた演算処理装置及び画像形成装置であれば、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル出力にも柔軟に対応することが可能となる。
【発明を実施するための最良の形態】
【００２４】
図１は、本発明に係る画像形成装置の一実施形態を示すブロック図である。なお、本発明の適用対象となる画像形成装置の一例としては、ディジタルスチルカメラやディジタルビデオカメラ（カメラ機能を搭載したＰＤＡ［Personal Digital/Data Assistants］や携帯電話端末などを含む）、或いは、スキャナ装置などを挙げることができる。
【００２５】
図１に示す通り、本実施形態の画像形成装置は、撮像センサモジュール１と、送信側高速シリアルインタフェイス装置２（以下では、送信側シリアルＩ／Ｆ２と呼ぶ）と、受信側高速シリアルインタフェイス装置３（以下では、受信側シリアルＩ／Ｆ３と呼ぶ）と、中央演算処理装置４（以下、ＣＰＵ［Central Processing Unit］４と呼ぶ）と、を有して成る。
【００２６】
撮像センサモジュール１は、ＣＣＤ［Charge Coupled Devices］イメージセンサやＣＭＯＳ［Complementary Metal Oxide Semiconductor］イメージセンサを用いて、被写体から得られる光学信号を電気信号に変換することにより、その出力フォーマットに準じた撮像信号ＤＡＴＡを生成する手段である。なお、本実施形態の撮像センサモジュール１は、その出力フォーマットとして、ＹＵＶ出力形式（Ｙ／色差コンポーネント出力形式）、及び、ＲＡＷ出力形式を選択可能な構成とされている。
【００２７】
上記のＹＵＶ出力形式とは、輝度信号（Ｙ）、輝度信号と青色成分との差（Ｕ）、輝度信号と赤色成分との差（Ｖ）という３つの情報で画素毎の色を表現する出力形式のことであり、撮像センサモジュール１の出力フォーマットとして、ＹＵＶ出力形式が選択されているときには、一般に８ビットの撮像信号ＤＡＴＡが送信側シリアルＩ／Ｆ２に対してパラレル転送される形となる。
【００２８】
一方、上記のＲＡＷ出力形式とは、撮像センサモジュール１の内部で一切信号処理されていない生のデータ、つまり、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像素子から得られた電気信号を単純にディジタル化したものをダイレクトに送出する出力形式のことであり、撮像センサモジュール１の出力フォーマットとして、ＲＡＷ出力形式が選択されているときには、一般に１０ビットないしは１２ビットの撮像信号ＤＡＴＡが送信側シリアルＩ／Ｆ２に対してパラレル転送される形となる。
【００２９】
また、撮像センサモジュール１は、上記した撮像信号ＤＡＴＡのほか、フレーム同期信号（垂直同期信号ＶＳ及び水平同期信号ＨＳ）についても、送信側シリアルＩ／Ｆ２にその供給を行うものとされている。
【００３０】
送信側シリアルＩ／Ｆ２は、撮像センサモジュール１の近傍に配設され、撮像センサモジュール１からパラレル入力される撮像信号ＤＡＴＡに高速画像処理を施した後、その処理結果を低電圧差動型シリアル信号（Ｃ＋、Ｃ−、Ｄ＋、Ｄ−）として、受信側シリアルＩ／Ｆ３に出力する手段である。
【００３１】
受信側シリアルＩ／Ｆ３は、ＣＰＵ４の近傍に配設され、送信側シリアルＩ／Ｆ２からシリアル入力される低電圧差動型シリアル信号（Ｃ＋、Ｃ−、Ｄ＋、Ｄ−）をパラレル形式の撮像信号ＤＡＴＡに再変換してＣＰＵ４に転送する手段である。
【００３２】
このように、差動入出力形式の送信側シリアルＩ／Ｆ２及び受信側シリアルＩ／Ｆ３を用いれば、ノイズや不要輻射を低減するとともに、撮像センサモジュール１からＣＰＵ４への信号本数を削減し、システムレイアウトの自由度を高めることが可能となる。
【００３３】
ＣＰＵ４は、受信側シリアルＩ／Ｆ３から撮像信号ＤＡＴＡのパラレル入力を受けて、その表示処理や記録処理を制御する手段である。また、ＣＰＵ４は、ユーザ操作等に応じて、撮像センサモジュール１の出力形式を切り替える手段としても機能する。さらに、ＣＰＵ４は、後ほど詳述するが、撮像センサモジュール１の出力フォーマットに応じて、受信側シリアルＩ／Ｆ３を構成するセレクタ３６の切換制御（分周比の選択制御）を行う手段としても機能する。
【００３４】
次に、受信側シリアルＩ／Ｆ３の内部構成について、より詳細な説明を行う。
【００３５】
図１に示すように、本実施形態の受信側シリアルＩ／Ｆ３は、ＬＶＤＳ［Low Voltage Differential Signaling］レシーバブロック３０と、シリアル／パラレル変換ブロック３１（以下では、Ｓ／Ｐ［Serial/Parallel］ブロック３１と呼ぶ）と、ＦＩＦＯ［First-In First-Out］ライトブロック３２と、ＦＩＦＯブロック３３と、出力制御ブロック３４と、分周回路３５ａ〜３５ｃと、セレクタ３６と、を有して成る。
【００３６】
ＬＶＤＳレシーバブロック３０は、低電圧差動型シリアル信号（Ｃ＋、Ｃ−、Ｄ＋、Ｄ−）からシリアルデータＳＤＡＴＡ及び第１クロック信号ＳＣＬＫを抽出し、これをＳ／Ｐブロック３１に送出する手段である。
【００３７】
Ｓ／Ｐブロック３１は、第１クロック信号ＳＣＬＫに基づいて、ＬＶＤＳレシーバブロック３０で抽出されたシリアルデータＳＤＡＴＡを８ビットのパラレルデータＰＤＡＴＡに変換する手段である。
【００３８】
ＦＩＦＯライトブロック３２は、第２クロック信号ＦＣＬＫに基づき、ＦＩＦＯブロック３３に対してパラレルデータＰＤＡＴＡを８ビットずつ書き込む手段である。なお、ＦＩＦＯライトブロック３２によるライト処理については、後ほど詳細に説明する。
【００３９】
ＦＩＦＯブロック３３は、８ビットのパラレルＰＤＡＴＡが書き込まれる一時記憶手段である。
【００４０】
出力制御ブロック３４は、第３クロック信号ＰＣＬＫに基づいて、ＦＩＦＯブロック３３の格納データを８ビットずつ、１０ビットずつ、または、１２ビットずつパラレルに読み出し、これを撮像信号ＤＡＴＡとしてＣＰＵ４に出力する手段である。また、出力制御ブロック３４は、上記の撮像信号ＤＡＴＡとともに、フレーム同期信号（垂直同期信号ＶＳ及び水平同期信号ＨＳ）や第３クロック信号ＰＣＬＫもＣＰＵ４に転送する。なお、出力制御ブロック３４によるリード処理については、後ほど詳細に説明する。
【００４１】
分周回路３５ａは、第１クロック信号ＳＣＬＫを１／８に分周してセレクタ３６に出力する手段である。なお、分周回路３５ａの出力信号は、第２クロック信号ＦＣＬＫとしてＦＩＦＯライトブロック３２にも出力されている。分周回路３５ｂは、第１クロック信号ＳＣＬＫを１／１０に分周してセレクタ３６に出力する手段である。分周回路３５ｃは、第１クロック信号ＳＣＬＫを１／１２に分周してセレクタ３６に出力する手段である。
【００４２】
セレクタ３６は、分周回路３５ａ〜３５ｃから入力される分周クロック信号のいずれか一を選択し、これを第３クロック信号ＰＣＬＫとして、ＦＩＦＯブロック３３及び出力制御ブロック３４に出力する手段である。なお、セレクタ３６は、ＣＰＵ４からの制御信号に基づき、撮像信号ＤＡＴＡの出力ビット数（すなわち、撮像センサモジュール１の出力フォーマット）に応じて、その信号系統を切り替える構成とされている。
【００４３】
本実施形態に即して具体的に述べると、撮像センサモジュール１の出力フォーマットがＹＵＶ出力形式とされており、ＣＰＵ４に対して撮像信号ＤＡＴＡを８ビット出力する場合には、セレクタ３６によって分周回路３５ａの出力信号が選択され、第１クロック信号ＳＣＬＫから第３クロック信号ＰＣＬＫを生成する際の分周比が８ビット入力に適合した値（１／８分周）に設定される。一方、撮像センサモジュール１の出力フォーマットがＲＡＷ出力形式とされており、ＣＰＵ４に対して撮像信号ＤＡＴＡを１２ビット出力する場合には、セレクタ３６によって分周回路３５ｃの出力信号が選択され、上記の分周比が１２ビット出力に適合した値（１／１２分周）に設定される。また、撮像センサモジュール１の出力フォーマットがＲＡＷ出力形式とされており、ＣＰＵ４に対して撮像信号ＤＡＴＡを１０ビット出力する場合には、セレクタ３６によって分周回路３５ｂの出力信号が選択され、上記の分周比が１０ビット出力に適合した値（１／１０分周）に設定される。
【００４４】
次に、上記構成から成る受信側シリアルＩ／Ｆ３の動作について詳細に説明する。
【００４５】
まず、図２を参照しながら、８ビット出力時のリード／ライト動作について、詳細な説明を行う。図２は、８ビット出力時のリード／ライト動作を説明するための図である。
【００４６】
撮像センサモジュール１の出力フォーマットがＹＵＶ出力形式とされており、送信側シリアルＩ／Ｆ２から受信側シリアルＩ／Ｆ３に対して８ビット長のシリアルデータＳＤＡＴＡが入力される場合、ＦＩＦＯブロック３３へのライト動作としては、第２クロック信号ＦＣＬＫの１パルス毎に、８ビットのパラレルデータＰＤＡＴＡが逐一書き込まれる。一方、ＦＩＦＯブロック３３からのリード動作としては、第３クロック信号ＰＣＬＫの１パルス毎に、ＦＩＦＯブロック３３の格納データが８ビットずつ読み出され、これが８ビットの撮像信号ＤＡＴＡ［７：０］としてＣＰＵ４に転送される。
【００４７】
なお、８ビット出力時には、セレクタ３６において、分周回路３５ａの出力信号が選択されているので、第２クロック信号ＦＣＬＫと第３クロック信号ＰＣＬＫは、いずれも第１クロック信号ＳＣＬＫを１／８分周して得られた同一のクロック信号となっている。従って、８ビット出力時のリード／ライト動作では、１回のライト動作でＦＩＦＯブロック３３に書き込まれたパラレルデータＰＤＡＴＡが１回のリード動作で余すことなく読み出される形となる。
【００４８】
次に、図３を参照しながら１２ビット出力時のリード／ライト動作について、詳細な説明を行う。図３は、１２ビット出力時のリード／ライト動作を説明するための図である。
【００４９】
撮像センサモジュール１の出力フォーマットがＲＡＷ出力形式とされており、送信側シリアルＩ／Ｆ２から受信側シリアルＩ／Ｆ３に対して１２ビット長のシリアルデータＳＤＡＴＡが入力される場合であっても、ＦＩＦＯブロック３３へのライト動作としては、先述と同様、第２クロック信号ＦＣＬＫの１パルス毎に、８ビットのパラレルデータＰＤＡＴＡが逐一書き込まれる。すなわち、１２ビット長のシリアルデータＳＤＡＴＡが入力される場合には、２つのシリアルデータＳＤＡＴＡが３つのパラレルデータＰＤＡＴＡに分割して書き込まれる。例えば、第２クロック信号ＦＣＬＫの１パルス目でデータＤ１の下位８ビット分［７：０］が書き込まれ、第２クロック信号ＦＣＬＫの２パルス目でデータＤ２の下位８ビット分［７：０］が書き込まれ、第２クロック信号ＦＣＬＫの３パルス目でデータＤ１、Ｄ２の上位４ビット分［１１：８］が併せて書き込まれる。一方、ＦＩＦＯブロック３３からのリード動作としては、第３クロック信号ＰＣＬＫの１パルス毎に、ＦＩＦＯブロック３３の格納データが１２ビットずつ読み出され、これが１２ビットの撮像信号ＤＡＴＡ［１１：０］としてＣＰＵ４に転送される。
【００５０】
なお、１２ビット出力時には、セレクタ３６において、分周回路３５ｃの出力信号が選択されているので、第３クロック信号ＦＣＬＫの周波数は、第２クロック信号ＰＣＬＫの周波数の２／３となっている。従って、１２ビット出力時のリード／ライト動作では、３回のライト動作でＦＩＦＯブロック３３に書き込まれたパラレルデータＰＤＡＴＡが２回のリード動作で読み出される形となる。
【００５１】
次に、図４を参照しながら１０ビット出力時のリード／ライト動作について、詳細な説明を行う。図４は、１０ビット出力時のリード／ライト動作を説明するための図である。
【００５２】
撮像センサモジュール１の出力フォーマットがＲＡＷ出力形式とされており、送信側シリアルＩ／Ｆ２から受信側シリアルＩ／Ｆ３に対して１０ビット長のシリアルデータＳＤＡＴＡが入力される場合であっても、ＦＩＦＯブロック３３へのライト動作としては、先述と同様、第２クロック信号ＦＣＬＫの１パルス毎に、８ビットのパラレルデータＰＤＡＴＡが逐一書き込まれる。すなわち、１０ビット長のシリアルデータＳＤＡＴＡが入力される場合には、４つのシリアルデータＳＤＡＴＡが５つのパラレルデータＰＤＡＴＡに分割して書き込まれる。例えば、第２クロック信号ＦＣＬＫの１パルス目でデータＤ１の下位８ビット分［７：０］が書き込まれ、第２クロック信号ＦＣＬＫの２パルス目でデータＤ２の下位８ビット分［７：０］が書き込まれ、第２クロック信号ＦＣＬＫの３パルス目でデータＤ３の下位８ビット分［７：０］が書き込まれ、第２クロック信号ＦＣＬＫの４パルス目でデータＤ４の下位８ビット分［７：０］が書き込まれ、第２クロック信号ＦＣＬＫの５パルス目でデータＤ１〜Ｄ４の各上位２ビット分［９：８］が併せて書き込まれる。一方、ＦＩＦＯブロック３３からのリード動作としては、第３クロック信号ＰＣＬＫの１パルス毎に、ＦＩＦＯブロック３３の格納データが１０ビットずつ読み出され、これが１２ビットの撮像信号ＤＡＴＡ［９：０］としてＣＰＵ４に転送される。
【００５３】
なお、１０ビット出力時には、セレクタ３６において、分周回路３５ｂの出力信号が選択されているので、第３クロック信号ＦＣＬＫの周波数は、第２クロック信号ＰＣＬＫの周波数の４／５となっている。従って、１０ビット出力時のリード／ライト動作では、５回のライト動作でＦＩＦＯブロック３３に書き込まれたパラレルデータＰＤＡＴＡが４回のリード動作で読み出される形となる。
【００５４】
上記したように、本実施形態の受信側シリアルＩ／Ｆ３は、第１クロック信号ＳＣＬＫに基づいて、入力されるシリアルデータＳＤＡＴＡをｍビット（実施形態ではｍ＝８）のパラレルデータＰＤＡＴＡに変換するＳ／Ｐブロック３１と；パラレルデータＰＤＡＴＡを一時格納するＦＩＦＯブロック３３と；第２クロック信号ＦＣＬＫに基づいて、パラレルデータＰＤＡＴＡをＦＩＦＯブロック３３に書き込むＦＩＦＯライトブロック３２と；第３クロック信号ＰＣＬＫに基づいて、ＦＩＦＯブロック３３の格納データをｍビットずつまたはｎビット（実施形態ではｎ＝１０または１２）ずつ読み出す出力制御ブロック３４と；第１クロック信号ＳＣＬＫを１／ｍに分周して第２クロック信号ＦＣＬＫを生成する第１分周回路３５ａと；第１クロック信号ＳＣＬＫを１／ｎに分周する第２分周回路３５ｂ（または３５ｃ）と；第１分周回路３５ａと第２分周回路３５ｂ（または３５ｃ）の各出力信号のいずれか一を選択し、これを第３クロック信号ＰＣＬＫとして出力するセレクタ３６と；を有して成るシリアルインタフェイス装置であって、セレクタ３６は、ＦＩＦＯブロック３３から読み出されるパラレルデータの出力ビット数に応じて、その信号経路を切り替える構成とされている。
【００５５】
このように、第１クロック信号ＳＣＬＫから第２クロック信号ＦＣＬＫを生成する際の分周比を８ビット出力に適合した値（すなわち１／８分周）に固定する一方、第１クロック信号ＳＣＬＫから第３クロック信号ＰＣＬＫを生成する際の分周比を出力バス幅によって可変制御する構成であれば、高速で動作するＳ／Ｐブロック３１を出力バス幅毎に複数持つ必要がなく、また、レイアウト的に大きな面積を要するラインメモリも不要となるので、装置規模やコストを不要に増大させることなく、バス幅の異なるパラレル出力にも柔軟に対応することが可能となる。また、ラインメモリを用いないので、図７を用いて説明したブランキング期間に対する制約も不要となる。
【００５６】
なお、上記の実施形態では、画像形成装置に搭載されるシリアルインタフェイス装置に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に用いられるシリアルインタフェイス装置にも広く適用することが可能である。
【００５７】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００５８】
例えば、上記実施形態では、８ビット、１０ビット、または、１２ビットのパラレルデータを出力する場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その出力バス幅は任意に設計変更が可能である。また、上記した出力バス幅の選択数に関しても、上記実施形態の３種類に限定されるものではなく、２種類であっても構わないし、４種類以上であっても構わない。
【００５９】
すなわち、ｍビット、ｎビット、ｘビット（ｍ＜ｎ＜ｘ）の撮像信号ＤＡＴＡが出力される場合には、第１クロック信号ＳＣＬＫから第２クロック信号ＦＣＬＫを生成する際の分周比をｍビット出力に適合した値（すなわち１／ｍ分周）に固定する一方、第１クロック信号ＳＣＬＫから第３クロック信号ＰＣＬＫを生成する際の分周比を出力バス幅によって１／ｍ、１／ｎ、１／ｘに可変制御すればよい。
【００６０】
また、上記実施形態では、受信側シリアルＩ／Ｆ３とＣＰＵ４を別個独立に設けた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、ＣＰＵ４に受信側シリアルＩ／Ｆ３の機能を組み込んでも構わない。
【産業上の利用可能性】
【００６１】
本発明は、複数の出力バス幅を持つシリアルインタフェイス装置の小型化やコスト削減を図る上で有用な技術であり、例えば、ディジタルスチルカメラやディジタルビデオカメラ、或いは、スキャナ装置などの画像形成装置に搭載されるシリアルインタフェイス装置に好適な技術である。
【図面の簡単な説明】
【００６２】
【図１】は、本発明に係る画像形成装置の一実施形態を示すブロック図である。
【図２】は、８ビット出力時のリード／ライト動作を説明するための図である。
【図３】は、１２ビット出力時のリード／ライト動作を説明するための図である。
【図４】は、１０ビット出力時のリード／ライト動作を説明するための図である。
【図５】は、シリアルインタフェイス装置の一従来例を示すブロック図である。
【図６】は、シリアルインタフェイス装置の別の一従来例を示すブロック図である。
【図７】は、８ビット入力の回路を流用した場合の課題を説明するための図である。
【符号の説明】
【００６３】
１    撮像センサモジュール
２    送信側高速シリアルインタフェイス装置（送信側シリアルＩ／Ｆ）
３    受信側高速シリアルインタフェイス装置（受信側シリアルＩ／Ｆ）
４    中央演算処理装置（ＣＰＵ）
３０    ＬＶＤＳレシーバブロック
３１    シリアル／パラレル変換ブロック（Ｓ／Ｐブロック）
３２    ＦＩＦＯライトブロック
３３    ＦＩＦＯブロック
３４    出力制御ブロック
３５ａ、３５ｂ、３５ｃ    分周回路
３６    セレクタ
【図１】
2010016752.tif 000003
【図２】
2010016752.tif 000004
【図３】
2010016752.tif 000005
【図４】
2010016752.tif 000006
【図５】
2010016752.tif 000007
【図６】
2010016752.tif 000008
【図７】
2010016752.tif 000009