(57)【要約】      （修正有）【課題】不揮発性メモリセルの状態を判断するメモリの検出回路の基準電流の変動を抑制した改良された基準電流発生回路を提案する【解決手段】基準電流発生回路１００の第１電流分岐部１１１は第１電源電圧ＶＤＤの変動及びトランジスタの閾値電圧の変動に応じて第１の割合だけ変化する第１分岐電流Ｉ１を発生させる。第２電流分岐部１１２で第１分岐電流Ｉ１はミラーされ、対応する第２分岐電流Ｉ２が生成される。第２分岐電流Ｉ２の第１サブ分岐電流Ｉ２Ａは、閾値電圧を示す第１トランジスタＰ２を介して供給され、第１電源電圧ＶＤＤの変動及びトランジスタの閾値電圧の変動に応じて第１の割合より高い第２の割合だけ変化する。第２分岐電流Ｉ２の第２サブ分岐電流Ｉ２Ｂは第２トランジスタＰ３を介して供給され、ミラーされ、基準電流ＩＲＥＦが生成される。【選択図】図１
2010152894.tif 000002
【特許請求の範囲】
【請求項１】
基準電流を発生させる方法であって、
第１電源電圧の変動及び第１導電型のトランジスタの第１閾値電圧の変動に応じて第１の割合だけ変化する第１分岐電流を発生させ、
前記第１分岐電流をミラーして対応する第２分岐電流を生成し、
前記第１電源電圧の変動及び前記第１閾値電圧の変動に応じて前記第１の割合より高い第２の割合だけ変化する、第１トランジスタを流れる前記第２分岐電流の第１部分、を供給し、
第２トランジスタを流れる前記第２分岐電流の第２部分を供給し、
前記第２分岐電流の第２部分をミラーして前記基準電流を生成することを特徴とする方法。
【請求項２】
前記第１トランジスタのソースに前記第１電源電圧を印加することにより前記第１トランジスタをバイアスすることをさらに特徴とする請求項１に記載の方法。
【請求項３】
前記第１トランジスタのゲートに接地電源電圧を印加することにより前記第１トランジスタをバイアスすることをさらに特徴とする請求項２に記載の方法。
【請求項４】
前記第２分岐電流は第３トランジスタを流れ、前記第１トランジスタ及び前記第３トランジスタは各々飽和領域で動作することを特徴とする請求項１に記載の方法。
【請求項５】
前記第１トランジスタは前記第１導電型であることを特徴とする請求項１に記載の方法。
【請求項６】
基準電流を発生させる方法であって、
第１電源電圧の変動、第２電源電圧の変動、及び第１導電型のトランジスタの第１閾値電圧の変動に応じて第１の割合だけ変化する第１分岐電流を発生させ、
前記第１分岐電流をミラーして対応する第２分岐電流を生成し、
前記第１電源電圧の変動、前記第２電源電圧の変動、及び前記第１閾値電圧の変動に応じて前記第１の割合より高い第２の割合だけ変化する、第１トランジスタを流れる前記第２分岐電流の第１部分、を供給し、
第２トランジスタを流れる前記第２分岐電流の第２部分を供給し、
前記第２分岐電流の第２部分をミラーして前記基準電流を生成することを特徴とする方法。
【請求項７】
前記第１電源電圧を前記第１トランジスタのソースに印加し、且つ、第２電源電圧の変動に応じて変化する第１制御電圧を前記第１トランジスタのゲートに印加することにより、前記第１トランジスタをバイアスすることをさらに特徴とする請求項６に記載の方法。
【請求項８】
前記第１電源電圧は正電圧であり、前記第２電源電圧は負電圧であることを特徴とする請求項７に記載の方法。
【請求項９】
チャージポンプを用いて前記第２電源電圧を発生させることをさらに特徴とする請求項７に記載の方法。
【請求項１０】
基準電流を発生させる方法であって、
第１電源電圧の変動、第２電源電圧の変動、第１導電型のトランジスタの第１閾値電圧の変動、及び第２導電型のトランジスタの第２閾値電圧の変動に応じて第１の割合だけ変化する第１分岐電流を発生させ、
前記第１分岐電流をミラーして対応する第２分岐電流を生成し、
前記第１電源電圧の変動、前記第２電源電圧の変動、及び前記第１閾値電圧の変動に応じて前記第１の割合より高い第２の割合だけ変化する、第１トランジスタを流れる前記第２分岐電流の第１部分、を供給し、
第２トランジスタを流れる前記第２分岐電流の第２部分を供給し、
前記第２分岐電流の第２部分をミラーして対応する第３分岐電流を生成し、
前記第１電源電圧の変動及び前記第２閾値電圧の変動に応じて前記第１の割合より高い第３の割合だけ変化する、第４トランジスタを流れる前記第３分岐電流の第１部分、をシンクし、
第５トランジスタを流れる前記第３分岐電流の第２部分をシンクし、
前記第３分岐電流の第２部分をミラーして前記基準電流を生成することを特徴とする方法。
【請求項１１】
基準電流を発生させる回路であって、
第１電源電圧を供給する第１電圧供給端子と、
第２電源電圧を供給する第２電圧供給端子と、
前記第１及び第２電圧供給端子の間に直列に接続される、第１導電型のチャネル領域を有する第１トランジスタ、抵抗、及び第２トランジスタを含み、第１分岐電流が前記第１トランジスタ、前記抵抗、及び前記第２トランジスタを流れる、第１電流分岐部と、
前記第２電圧供給端子と第２分岐ノードの間に接続される第３トランジスタと、前記第１導電型のチャネル領域を有し、前記第１電圧供給端子と前記第２分岐ノードの間に接続される第４トランジスタと、前記第１電圧供給端子と前記第２分岐ノードの間に前記第４トランジスタと並列に接続される第５トランジスタとを含み、前記第３トランジスタは前記第２トランジスタとカレントミラー構成で接続され、それにより、前記第１分岐電流がミラーされて第２分岐電流として前記第３トランジスタに流れる、第２電流分岐部と、
前記第５トランジスタとカレントミラー構成で接続され、それにより、前記第５トランジスタを流れる電流がミラーされて流れる、第６トランジスタと、を備えたことを特徴とする基準電流発生回路。
【請求項１２】
前記第６トランジスタは前記基準電流を供給することを特徴とする請求項１１に記載の基準電流発生回路。
【請求項１３】
前記第４トランジスタはゲートが接地されたＰＭＯＳトランジスタであることを特徴とする請求項１１に記載の基準電流発生回路。
【請求項１４】
前記第２電圧供給端子に接続され、一又は複数のキャパシタの充放電を繰り返すことにより前記第２電源電圧を供給するチャージポンプ回路をさらに備えたことを特徴とする請求項１１に記載の基準電流発生回路。
【請求項１５】
前記第１電源電圧は正電圧であり、前記第２電源電圧は負電圧であることを特徴とする請求項１４に記載の基準電流発生回路。
【請求項１６】
前記第１トランジスタ及び前記第５トランジスタは、ダイオードとして機能するように構成されることを特徴とする請求項１１に記載の基準電流発生回路。
【請求項１７】
前記第３トランジスタのゲートに制御電圧を印加するために接続される分圧回路をさらに備え、該分圧回路は、前記第２電圧供給端子にも接続され、それにより、前記制御電圧は前記第２電源電圧の変動に応じて変化することを特徴とする請求項１１に記載の基準電流発生回路。
【請求項１８】
前記第１電流分岐部は、前記第１導電型とは逆の第２導電型のチャネル領域を有する第７トランジスタをさらに備え、前記第１分岐電流は前記第７トランジスタにも流れることを特徴とする請求項１１に記載の基準電流発生回路。
【請求項１９】
前記第１電圧供給端子と第３分岐ノードの間に接続される前記第６トランジスタと、前記第１導電型とは逆の第２導電型のチャネル領域を有し、前記第２電圧供給端子と前記第３分岐ノードの間に接続される第７トランジスタと、前記第２電圧供給端子と前記第３分岐ノードの間に前記第７トランジスタと並列に接続される第８トランジスタと、を含む第３電流分岐部をさらに備えたことを特徴とする請求項１１に記載の基準電流発生回路。
【請求項２０】
前記第８トランジスタとカレントミラー構成で接続される第９トランジスタをさらに備え、それにより、前記第８トランジスタを流れる電流が前記第９トランジスタにミラーされることを特徴とする請求項１９に記載の基準電流発生回路。
【請求項２１】
前記第７トランジスタのゲートに制御電圧を印加するために接続される分圧回路をさらに備え、該分圧回路は、前記第１電圧供給端子にも接続され、それにより、前記制御電圧は前記第１電源電圧の変動に応じて変化することを特徴とする請求項１９に記載の基準電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定の基準電流を発生させる半導体回路に関するものである。特に、本発明は、不揮発性メモリセル（フラッシュセル、ＥＥＰＲＯＭセル等）を流れる電流と比較される一定の基準電流を半導体メモリの検出回路に供給する回路に関する。
【背景技術】
【０００２】
フラッシュ又はＥＥＰＲＯＭセルのような従来の不揮発性メモリセルは、所定の読み出し制御電圧をセルに印加することにより読み出される。読み出し制御電圧は、第１の大きさの読み出し電流がプログラム状態のメモリセルを流れ、第２の大きさ（第１の大きさとは大幅に異なる）の読み出し電流が消去状態のメモリセルを流れるように、選択される。読み出し電流はメモリの検出回路に供給される。電流基準回路は基準電流を発生させ、基準電流もまたメモリの検出回路に供給される。基準電流は、第１の大きさと第２の大きさとの間の大きさとなるように選択される。メモリの検出回路は、読み出し電流を基準電流と比較して、不揮発性メモリセルの状態を判断する。
【０００３】
基準電流は一定値であることが望ましいが、基準電流は通常、プロセス変動（例えば、抵抗値の変動やＮＭＯＳ及びＰＭＯＳトランジスタの閾値電圧の変動）、温度変動、及び基準電流を発生させるために用いられる電源電圧の変動に応じて、変化する。また、基準電流は、ノイズの多いチャージポンプにより引き起こされる電圧リップルに応じて変化する可能性もある。基準電流の変動が過度に大きくなると、メモリの検出回路が誤った読み出し結果を出す恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、上述したような従来技術の不備を克服する、改良された基準電流発生回路を有することが望ましい。
【課題を解決するための手段】
【０００５】
従って、本発明は、第１電圧供給端子と第２電圧供給端子との間に接続される第１電流分岐部を含み、第１分岐電流が第１電流分岐部を流れる、改良された基準電流発生回路を提供する。一実施形態においては、第１電流分岐部は、正の温度係数を有する一又は複数の回路素子と、負の温度係数を有する一又は複数の回路素子とを含み、第１分岐電流が温度変動に対して補償されるようになっている。一実施形態においては、第１電流分岐部は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、抵抗とを含む。
【０００６】
カレントミラー回路は第１分岐電流を第２電流分岐部にミラーし、それにより、第１分岐電流を表す第２分岐電流が第２電流分岐部に流れる。特定の実施形態においては、第２分岐電流は第１分岐電流に等しい。
【０００７】
第２分岐電流は、第２分岐ノードから第２電圧供給端子に流れる。第２分岐電流は、第１サブ分岐及び第２サブ分岐から供給され、各サブ分岐は共に第１電圧供給端子と第２分岐ノードとの間に接続される。第１サブ分岐は、ＰＭＯＳトランジスタの閾値電圧（ＶＴＰ）の変動及び第１電圧供給端子によって供給される第１電源電圧の変動に応じて変化する第１分岐サブ電流を供給するようにバイアスされたＰＭＯＳトランジスタを含む。第２サブ分岐は、ダイオードとして接続されたＰＭＯＳトランジスタを含むものであってもよい。
【０００８】
第１分岐サブ電流は、ＰＭＯＳトランジスタの閾値電圧ＶＴＰの変動及び第１電源電圧の変動に応じて、第１分岐電流と（従って第２分岐電流と）同様に変化する。例えば、ＰＭＯＳトランジスタの閾値電圧ＶＴＰが上昇（低下）すると、第１分岐電流及び第１分岐サブ電流はともに減少（増加）する。同様に、第１電源電圧が上昇（低下）すると、第１分岐電流及び第１分岐サブ電流はともに増加（減少）する。結果的に、第１分岐電流及び第１分岐サブ電流の変動は互いに打ち消し合う傾向がある。従って、第２サブ分岐を流れる第２分岐サブ電流は、ＰＭＯＳトランジスタの閾値電圧ＶＴＰの変動及び第１電源電圧の変動に照らして、比較的一定に維持される。つまり、第２分岐サブ電流は、第１分岐電流に比べて、ＰＭＯＳトランジスタの閾値電圧ＶＴＰの変動及び第１電源電圧の変動に対してはるかに耐性がある。一実施形態においては、第２分岐サブ電流はミラーされ、安定した基準電流が供給される。
【０００９】
特定の実施形態においては、第１電源電圧は正電圧（ＶＤＤ）であり、第２電源電圧は負電圧（ＶＮＥＧ）であり、第１サブ分岐のＰＭＯＳトランジスタは接地電源電圧によりバイアスされる。別の実施形態においては、第１サブ分岐のＰＭＯＳトランジスタは抵抗分圧回路によりバイアスされ、該回路は一定の基準電圧（ＶＲＥＦ）と負電源電圧との間に接続される。その結果、第１分岐サブ電流は、負電源電圧の変動に応じて、第１分岐電流と（従って第２分岐電流と）同様に変化する。
【００１０】
別の実施形態においては、カレントミラー回路が第２分岐サブ電流を第３電流分岐部にミラーし、それにより、第２分岐サブ電流を表す第３分岐電流が第３電流分岐部に流れる。特定の実施形態においては、第３分岐電流は第２分岐サブ電流に等しい。
【００１１】
第３分岐電流は、第１電圧供給端子から第３分岐ノードに流れる。第３分岐電流は、第３サブ分岐及び第４サブ分岐を供給し、各サブ分岐は共に第３分岐ノードと第２電圧供給端子との間に接続される。第３サブ分岐は、ＮＭＯＳトランジスタの閾値電圧（ＶＴＮ）の変動及び第１電源電圧の変動に応じて変化する第３分岐サブ電流を供給するようにバイアスされたＮＭＯＳトランジスタを含む。第４サブ分岐は、ダイオードとして接続されたＮＭＯＳトランジスタを含むものであってもよい。
【００１２】
第３分岐サブ電流は、ＮＭＯＳトランジスタの閾値電圧ＶＴＮの変動及び第１電源電圧の変動に応じて、第１分岐電流と（従って第２分岐電流及び第３分岐電流と）同様に変化する。例えば、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが上昇（低下）すると、第１、第２及び第３分岐電流並びに第３分岐サブ電流は全て減少（増加）する。同様に、第２電源電圧が上昇（低下）すると、第１、第２及び第３分岐電流並びに第３分岐サブ電流は全て減少（増加）する。結果的に、第３分岐電流及び第３分岐サブ電流の変動は互いに打ち消し合う傾向がある。従って、第４サブ分岐を流れる第４分岐サブ電流は、ＮＭＯＳトランジスタの閾値電圧ＶＴＮの変動及び第１電源電圧の変動に照らして、比較的一定に維持される。つまり、第４分岐サブ電流は、第１分岐電流に比べて、ＮＭＯＳトランジスタの閾値電圧ＶＴＮの変動及び第１電源電圧の変動に対してはるかに耐性がある。一実施形態においては、第４分岐サブ電流はミラーされ、安定した基準電流が供給される。
【００１３】
本発明は、以下の説明及び図面を考慮すると更に十分に理解されるであろう。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による基準電流発生回路の回路図。
【００１５】
【図２】本発明の一実施形態による図１の基準電流発生回路において、最小、最大、及び標準的な電流を生じさせる電圧及びプロセス条件を示す表。
【００１６】
【図３】本発明の別の実施形態による基準電流発生回路の回路図。
【００１７】
【図４】本発明のさらに別の実施形態による基準電流発生回路の回路図。
【発明を実施するための形態】
【００１８】
図１は、本発明の一実施形態による基準電流発生回路１００の回路図である。基準電流発生回路１００は、ＰＭＯＳトランジスタＰ１−Ｐ４、ＮＭＯＳトランジスタＮ１−Ｎ３、抵抗Ｒ１、ＶＤＤ電圧供給レール１０１、基準電圧発生回路１０２、負電圧チャージポンプ１０３、及び負電圧供給レール１０４を含む。説明される実施形態においては、回路１００は、従来の１３０ｎｍＣＭＯＳプロセスを用いて製造される。ＶＤＤ電圧供給レール１０１は、１．２ボルト＋／−１０％（すなわち１．３２ボルトから１．０８ボルト）のＶＤＤ電源電圧を受ける。基準電圧発生回路１０２は、約１．２３ボルトの基準電圧ＶＲＥＦを供給するバンドギャップ基準回路である。一実施形態においては、基準電圧ＶＲＥＦは、およそ１．２０から１．２５ボルトの範囲の値をとる。負電圧チャージポンプ１０３は、−２．５ボルト＋／−１０％（すなわち−２．２５ボルトから−２．７５ボルト）の負電圧ＶＮＥＧを負電圧供給レール１０４に供給する。他の実施形態においては、当業者は、本明細書の教示を考慮して、他のプロセスを用いて基準電流発生回路１００を製造し、他の電圧を受けて回路１００が動作するようにしてもよい。
【００１９】
ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１−Ｎ２、及び抵抗Ｒ１は、ＶＤＤ電圧供給レール１０１とＶＮＥＧ供給レール１０４との間に直列に接続され、それにより、第１電流分岐部１１１を形成する。具体的には、ＰＭＯＳトランジスタＰ１のソースがＶＤＤ電圧供給レール１０１に接続される。ＰＭＯＳトランジスタＰ１のゲート及びドレインは共通に接続され、ＰＭＯＳトランジスタＰ１がダイオードとして機能するようになっている。ＰＭＯＳトランジスタＰ１のドレインは、ＮＭＯＳトランジスタＮ１のドレインにも接続される。ＮＭＯＳトランジスタＮ１のゲートは、基準電圧発生回路１０２から基準電圧ＶＲＥＦを受けるために接続される。ＮＭＯＳトランジスタＮ１のソースは抵抗Ｒ１の一端に接続され、ＮＭＯＳトランジスタＮ２のドレイン及びゲートは抵抗Ｒ１の他端に接続される。ＮＭＯＳトランジスタＮ２のソースは、負電圧供給レール１０４に接続される。
【００２０】
ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１−Ｎ２、及び抵抗Ｒ１は、第１電流分岐部１１１を形成し、第１分岐電流Ｉ１が流れる。通常の動作状態では（すなわち、ＶＤＤ、ＶＲＥＦ及びＶＮＥＧ電圧が上記規定値をとるとき）、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１−Ｎ２は通電状態にあり、正電流である第１分岐電流Ｉ１がＶＤＤ電圧供給レール１０１から負電圧供給レール１０４に向かって流れる。
【００２１】
温度変動による分岐電流Ｉ１の変動は、第１電流分岐部に存在する２つの相対する特性により大幅に低減される。温度が上昇するにつれて、トランジスタＰ１、Ｎ１及びＮ２の閾値電圧の絶対値が小さくなり、それにより、第１分岐電流Ｉ１を増加させる傾向がある。一方、温度上昇に伴い、抵抗Ｒ１の抵抗値は大きくなり、それにより、第１分岐電流Ｉ１を減少させる傾向がある。一実施形態によると、抵抗Ｒ１及びトランジスタＰ１、Ｎ１及びＮ２のデバイス寸法は、これら２つの相対する効果が互いに補償し合い、それにより、温度変動による第１分岐電流Ｉ１の大きな変動を解消するように、選択される。しかしながら、この補償は完全ではないため、温度変動による第１分岐電流Ｉ１の小さな変動は依然として存在する。特定の実施形態においては、抵抗Ｒ１は約３００ｋΩの抵抗値を有し、ＰＭＯＳトランジスタＰ１は、約１０μｍの幅及び約２μｍの長さを有し、ＮＭＯＳトランジスタＮ１−Ｎ２は各々、約２μｍの幅及び約２μｍの長さを有する。
【００２２】
第１分岐電流Ｉ１は、ＶＤＤ電源電圧及び負電源電圧ＶＮＥＧの変動に応じても変化する。ＶＤＤ電源電圧が上昇するにつれて、及び／又は負電源電圧ＶＮＥＧが低下するにつれて、第１分岐電流Ｉ１は増加する。同様に、ＶＤＤ電源電圧が低下するにつれて、及び／又は負電源電圧ＶＮＥＧが上昇するにつれて、第１分岐電流Ｉ１は減少する。
【００２３】
また、第１分岐電流Ｉ１は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１−Ｎ２の閾値電圧の変動に応じても変化する。ＰＭＯＳトランジスタの閾値電圧（ＶＴＰ）及びＮＭＯＳトランジスタの閾値電圧（ＶＴＮ）が上昇／低下する（通常はプロセス変動により）につれて、第１分岐電流Ｉ１は減少／増加する。
【００２４】
ＰＭＯＳトランジスタＰ２−Ｐ３及びＮＭＯＳトランジスタＮ３は、ＶＤＤ電圧供給レール１０１と負電圧供給レール１０４との間に第２電流分岐部１１２を形成する。ＰＭＯＳトランジスタＰ２及びＰ３のソースはＶＤＤ電圧供給レール１０１に接続され、ＰＭＯＳトランジスタＰ２及びＰ３のドレインは第２分岐ノードＸに接続される。ＰＭＯＳトランジスタＰ２のゲートは、接地電源電圧（０ボルト）に接続される。なお、ＰＭＯＳトランジスタＰ２のゲートを接地電源電圧でバイアスすることにより、当該トランジスタＰ２が飽和領域で動作するようになるが、その理由は、接地電源電圧は、ＶＤＤ電源電圧に比べて、ＰＭＯＳトランジスタＰ２の閾値電圧（すなわち｜ＶＴＰ｜又は約０．８Ｖ）と当該トランジスタＰ２が飽和領域で動作するときのＰＭＯＳトランジスタＰ２のソース−ドレイン電圧（すなわちΔＶｓｄ_ｐｍｏｓ_ｓａｔ又は約０．１Ｖ）の和より若干大きい量だけ低いためである。すなわち、ＶＤＤ−｜ＶＴＰ｜−ΔＶｓｄ_ｐｍｏｓ_ｓａｔ＞０ボルトである。ＰＭＯＳトランジスタＰ３のゲートはノードＸに接続されているため、ＰＭＯＳトランジスタＰ３はダイオードとして機能する。このように、ＰＭＯＳトランジスタＰ２及びＰ３は、ＶＤＤ電圧供給レールと第２分岐ノードＸとの間に並列接続される。従って、ＰＭＯＳトランジスタＰ２は第２電流分岐部１１２の第１サブ分岐と呼び、ＰＭＯＳトランジスタＰ３は第２電流分岐部１１２の第２サブ分岐と呼ぶことができる。ＰＭＯＳトランジスタＰ２及びＰ３を流れる電流はそれぞれ、第２分岐サブ電流Ｉ２Ａ及びＩ２Ｂと呼ぶ。
【００２５】
ＮＭＯＳトランジスタＮ３は、第２分岐ノードＸに接続されたドレインと、負電圧供給レール１０４に接続されたソースとを有する。ＮＭＯＳトランジスタＮ３のゲートは、ＮＭＯＳトランジスタＮ２のゲート（及びドレイン）に接続される。デバイス寸法は、ＮＭＯＳトランジスタＮ３並びにＰＭＯＳトランジスタＰ２及びＰ３の各々が確実に飽和領域で動作するように選択される。このように、ＮＭＯＳトランジスタＮ２及びＮ３はカレントミラー構成で接続され、ＮＭＯＳトランジスタＮ２を流れる電流（すなわち第１分岐電流Ｉ１）がミラーされて第２（ミラー）分岐電流Ｉ２としてＮＭＯＳトランジスタＮ３に流れる。説明される実施形態においては、ＮＭＯＳトランジスタＮ２及びＮ３は同じ寸法を有する。ＮＭＯＳトランジスタＮ２及びＮ３のドレイン−ソース電圧の差を無視すれば、第２分岐電流Ｉ２は第１分岐電流Ｉ１に等しい。従って、第２分岐電流Ｉ２は、温度、電源電圧ＶＤＤ及びＶＮＥＧ、並びにトランジスタの閾値電圧の変動に応じて、第１分岐電流Ｉ１と同様に変化する。他の実施形態においては、ＮＭＯＳトランジスタＮ２及びＮ３は異なる寸法であってもよく、第２分岐電流Ｉ２対第１分岐電流Ｉ１の比率は、ＮＭＯＳトランジスタＮ３の寸法対ＮＭＯＳトランジスタＮ２の寸法の比率によって異なる。特定の実施形態においては、ＰＭＯＳトランジスタＰ２は約２μｍの幅及び約２μｍの長さを有し、ＰＭＯＳトランジスタＰ３は約３μｍの幅及び約２μｍの長さを有し、ＮＭＯＳトランジスタＮ３は約２μｍの幅及び約２μｍの長さを有する（この場合、第２分岐電流Ｉ２は第１分岐電流Ｉ１にほぼ等しくなる）。別の実施形態においては、ＮＭＯＳトランジスタＮ３は、約４μｍの幅及び約２μｍの長さを有するものであってもよい（この場合、第２分岐電流Ｉ２は第１分岐電流Ｉ１の約２倍になる）。
【００２６】
なお、第２分岐電流Ｉ２は第２分岐サブ電流Ｉ２Ａ及びＩ２Ｂによって供給され、これらはそれぞれＰＭＯＳトランジスタＰ２及びＰ３を流れる。つまり、第２分岐電流Ｉ２は、第２分岐サブ電流Ｉ２Ａ及びＩ２Ｂの和に等しい（すなわちＩ２＝Ｉ２Ａ＋Ｉ２Ｂ）。
【００２７】
本実施形態では、ＰＭＯＳトランジスタＰ３を流れる分岐サブ電流Ｉ２Ｂは、基準電流を発生させるために用いられる。具体的には、ＰＭＯＳトランジスタＰ４は、ＰＭＯＳトランジスタＰ３とカレントミラー構成で接続され（すなわち、ＰＭＯＳトランジスタＰ３及びＰ４のゲートはＰＭＯＳトランジスタＰ３のドレインに共通に接続され、ＰＭＯＳトランジスタＰ３及びＰ４のソースはＶＤＤ電圧供給レール１０１に共通に接続される）、それにより、基準電流発生回路１００の出力部を形成する。このような状態で、分岐サブ電流Ｉ２ＢはＰＭＯＳトランジスタＰ４にミラーされ、基準電流ＩＲＥＦが生成される。説明される実施形態においては、トランジスタＰ３及びＰ４は、基準電流ＩＲＥＦが分岐サブ電流Ｉ２Ｂに等しくなるように設計されるが、これは必須ではない。特定の実施形態においては、ＰＭＯＳトランジスタＰ３及びＰ４はどちらも、約３μｍの幅及び約２μｍの長さを有する。基準電流ＩＲＥＦは、当業者には周知な多くの用途を有し、例えば、メモリセルの読み出し動作中に読み出し電流と比較される基準電流として用いることができるが、これに限られない。
【００２８】
後ほどさらに詳しく説明するように、分岐サブ電流Ｉ２Ｂは（従って、それに関連する基準電流ＩＲＥＦは）、第１分岐電流Ｉ１に比べて、電源電圧ＶＤＤの変動及びＰＭＯＳトランジスタの閾値電圧（ＶＴＰ）の変動に対して耐性があるという利点がある。すなわち、ＶＤＤ及び／又はＶＴＰの変動に応じた分岐サブ電流Ｉ２Ｂの変化率は、第１分岐電流Ｉ１の変化率より小さい。
【００２９】
ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａは、トランジスタＰ２のソース−ゲート電圧（ＶｓｇＰ２）とＰＭＯＳトランジスタＰ２の閾値電圧（ＶＴＰ２）の差に比例する。すなわち、Ｉ２Ａ∝（ＶｓｇＰ２−｜ＶＴＰ２｜）となる。ＰＭＯＳトランジスタＰ２のゲートは接地されているため、ＰＭＯＳトランジスタＰ２のソース−ゲート電圧は、ＶＤＤ電源電圧に等しい（すなわちＶｓｇＰ２＝ＶＤＤ）。従って、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａは（ＶＤＤ−｜ＶＴＰ２｜）に比例する。
【００３０】
ＶＤＤ電源電圧が低下すると、及び／又は、ＰＭＯＳトランジスタの閾値電圧（ＶＴＰ）が上昇すると、第１分岐電流Ｉ１は（従ってミラーされた第２分岐電流Ｉ２は）、ＰＭＯＳトランジスタＰ１のドレインにおける電圧が低下するために減少する。しかしながら、このような状態においては、（ＶＤＤ−｜ＶＴＰ２｜）の値が小さくなるため、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａも減少する。
【００３１】
逆に、ＶＤＤ電源電圧が上昇すると、及び／又は、ＰＭＯＳトランジスタの閾値電圧（ＶＴＰ）が低下すると、第１分岐電流Ｉ１は（従ってミラーされた第２分岐電流Ｉ２は）、ＰＭＯＳトランジスタＰ１のドレインにおける電圧が上昇するために増加する。しかしながら、このような状態においては、（ＶＤＤ−｜ＶＴＰ２｜）の値が大きくなるため、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａも増加する。
【００３２】
上述したように、ＰＭＯＳトランジスタＰ３を流れる分岐サブ電流Ｉ２Ｂは、第２分岐電流Ｉ２とＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａの差に等しい（すなわちＩ２Ｂ＝Ｉ２−Ｉ２Ａ）。第２分岐電流Ｉ２及びＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａは、ＶＤＤ電源電圧の変動及びＰＭＯＳトランジスタの閾値電圧ＶＴＰの変動に応じて同様（すなわち同方向）に変化するため、ＶＤＤ電源電圧及び／又はＰＭＯＳトランジスタの閾値電圧ＶＴＰの変動による分岐サブ電流Ｉ２Ｂの変動は、第１分岐電流Ｉ１の変動よりも小さい。この電流変動の低減は、第１分岐電流Ｉ１の最大値と最小値の比を分岐サブ電流Ｉ２Ｂの最大値と最小値の比と比較することにより、定量化することができる。
【００３３】
図２は、基準電流発生回路１００において最小、最大、及び標準的な電流を生じさせる電圧及びプロセス条件を示す表２００である。例えば、最小電流（ＩＭＩＮ）が生じるのは、ＶＤＤ電源電圧がその範囲の最低値であり、負電源電圧ＶＮＥＧがその範囲の最高値であり、トランジスタＰ１−Ｐ３及びＮ１−Ｎ２が、遅いプロセスコーナ（ＳＬＯＷ）の結果として比較的高い閾値電圧（ＨＩＧＨ）を有し、且つ、抵抗Ｒ１が、遅いプロセスコーナ（ＳＬＯＷ）の結果として比較的高い抵抗値（ＨＩＧＨ）を有するときである。逆に、最大電流（ＩＭＡＸ）が生じるのは、ＶＤＤ電源電圧がその範囲の最高値であり、負電源電圧ＶＮＥＧがその範囲の最低値であり、トランジスタＰ１−Ｐ３及びＮ１−Ｎ２が、速いプロセスコーナ（ＦＡＳＴ）の結果として比較的低い閾値電圧（ＬＯＷ）を有し、且つ、抵抗Ｒ１が、速いプロセスコーナ（ＦＡＳＴ）の結果として比較的低い抵抗値（ＬＯＷ）を有するときである。「標準的な」電流（ＩＴＹＰ）は、ＶＤＤ及びＶＮＥＧ電圧が公称値で、トランジスタの閾値電圧が中程度（ＩＮＴ）、且つ、温度が中程度（ＩＮＴ）のときに生じる。
【００３４】
表２００では、最小、最大及び標準的な電流状態についての第１及び第２分岐電流Ｉ１／Ｉ２、分岐サブ電流Ｉ２Ａ、及び分岐サブ電流／基準電流Ｉ２Ｂ／ＩＲＥＦに例示的な値が割り当てられている。これらの例示的な電流値は、シミュレーションプログラムによって得られ、基準値１００が割り当てられている第１分岐電流Ｉ１の最小値を基準としている。
【００３５】
表２００によると、第１分岐電流Ｉ１の最大値は、第１分岐電流Ｉ１の最小値の約２．６５倍であり（すなわちＩ１ＭＡＸ／Ｉ１ＭＩＮ＝２．６５）、これは、最悪の条件では第１分岐電流Ｉ１に１６５％の変動があることを表す。一方、基準電流ＩＲＥＦの最大値は、基準電流ＩＲＥＦの最小値の約１．８６倍であり（すなわちＩＲＥＦＭＡＸ／ＩＲＥＦＭＩＮ＝１．８６）、これは、最悪の条件では基準電流ＩＲＥＦに８６％の変動があることを表す。このように、基準電流ＩＲＥＦの変動は第１分岐電流Ｉ１の変動よりも小さいという利点がある。
【００３６】
なお、電圧、プロセス及び温度条件が電流を増加させるように変化するにつれて、分岐サブ電流Ｉ２Ａは第１分岐電流Ｉ１より速いペースで増加し、その結果として、分岐サブ電流Ｉ２Ｂは（従って基準電流ＩＲＥＦは）、第１分岐電流Ｉ１より遅いペースで増加する。これにより、分岐サブ電流Ｉ２Ｂの変動（従って基準電流ＩＲＥＦの変動）は確実に、第１分岐電流Ｉ１の変動より小さくなる。例えば、最小電流状態（ＩＭＩＮ）から最大電流状態（ＩＭＡＸ）までは、分岐サブ電流Ｉ２Ａは２４４％（すなわち（１７２−５０）／５０）増加するのに対し、第１分岐電流Ｉ１は１６５％増加し、基準電流ＩＲＥＦは８６％増加する。同様に、最小電流状態（ＩＭＩＮ）から標準電流状態（ＩＴＹＰ）までは、分岐サブ電流Ｉ２Ａは１２０％増加し、第１分岐電流Ｉ１は８０％増加し、基準電流ＩＲＥＦは４０％だけ増加する。標準電流状態（ＩＴＹＰ）から最大電流状態（ＩＭＡＸ）までは、分岐サブ電流Ｉ２Ａは５６％増加し、第１分岐電流Ｉ１は４７％増加し、基準電流ＩＲＥＦは３２％だけ増加する。
【００３７】
図３は、本発明の別の実施形態による基準電流発生回路３００の回路図である。後ほどさらに詳しく説明するように、基準電流発生回路３００は、負電源電圧ＶＮＥＧに変動（すなわちリップル）がある場合に、基準電流ＩＲＥＦの変動を低減させる。基準電流発生回路３００は基準電流発生回路１００と類似しているため、図１及び図３において同様の要素には同様の参照番号が付されている。上述した基準電流発生回路１００の各要素に加えて、基準電流発生回路３００は、オペアンプ３０１と分圧回路３０２とを含み、分圧回路３０２は抵抗Ｒ２−Ｒ３を含む。一般的に、オペアンプ３０１及び分圧回路３０２は、ＰＭＯＳトランジスタＰ２のゲートに、負電源電圧ＶＮＥＧの変動に応じて変化する電圧（ＶＤＩＶＰ）を印加する働きをする（図１の基準電流発生回路１００により教示されるようにＰＭＯＳトランジスタＰ２のゲートに単に接地電源電圧を印加するのではない）。
【００３８】
オペアンプ３０１は、基準電圧ＶＲＥＦを受けるように接続された正入力端子と、出力端子に接続された負入力端子とを有する。その結果、オペアンプ３０１は、その出力端子で基準電圧ＶＲＥＦを供給し、直列接続抵抗Ｒ２及びＲ３に大きな電流ＩＤＩＶＰが流れるようにする。（なお、基準電圧発生回路１０２には通常、大電流を駆動する能力はない。）
【００３９】
抵抗Ｒ２は、オペアンプ３０１の出力と分圧ノードＤＰとの間に接続される。抵抗Ｒ３は、分圧ノードＤＰと負電圧供給端子１０４との間に接続される。分圧ノードＤＰは、ＰＭＯＳトランジスタＰ２のゲートにも接続される。抵抗Ｒ２及びＲ３は分圧回路を形成し、分圧ノードＤＰに制御電圧ＶＤＩＶＰを生じる。この制御電圧ＶＤＩＶＰは、ＶＲＥＦ−（ＶＲＥＦ−ＶＮＥＧ）＊ｒ２／（ｒ２＋ｒ３）に等しく、ｒ２及びｒ３はそれぞれ抵抗Ｒ２及びＲ３の抵抗値を表す。
【００４０】
一実施形態によると、抵抗値ｒ２／ｒ３の比率は、電圧ＶＤＩＶＰが、ＶＤＤ−｜ＶＴＰ｜−ΔＶｓｄ_ｐｍｏｓ_ｓａｔより若干小さくなるように選択され、｜ＶＴＰ｜はＰＭＯＳトランジスタＰ２の閾値電圧（つまり約０．８ボルト）であり、ΔＶｓｄ_ｐｍｏｓ_ｓａｔは飽和状態におけるＰＭＯＳトランジスタＰ２のソース−ドレイン電圧（つまり約０．１ボルト）である。説明される実施形態においては、ＶＤＩＶＰは約０ボルトの電圧を有するように設計され、抵抗値ｒ２は抵抗値ｒ３の約２分の１である。特定の実施形態においては、抵抗値ｒ２は約１２０ｋΩであり、抵抗値ｒ３は約２５０ｋΩである。説明例では、ノードＤＰにおける公称制御電圧ＶＤＩＶＰは約０．０２ボルトである（すなわち、１．２３−（１．２３−（−２．５））＊１２０／３７０）。しかしながら、負電源電圧ＶＮＥＧが、−２．７５ボルトという特定の低電圧と−２．２５ボルトという特定の高電圧との間で変化するにつれて、分圧ノードＤＰにおける制御電圧ＶＤＩＶＰも変化する。なお、負電源電圧ＶＮＥＧの変動は、負電圧チャージポンプ１０３内でキャパシタの充放電が繰り返される結果、継続的な電圧リップルとして存在し得る。
【００４１】
負電源電圧ＶＮＥＧが（−２．２５ボルトという特定の高電圧に向かって）上昇すると、制御電圧ＶＤＩＶＰも上昇する。制御電圧ＶＤＩＶＰが上昇すると、ＰＭＯＳトランジスタＰ２のソース−ゲート電圧ＶｓｇＰ２が低下し、それにより、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａが減少する。
【００４２】
逆に、負電源電圧ＶＮＥＧが（−２．７５ボルトという特定の低電圧に向かって）低下すると、制御電圧ＶＤＩＶＰも低下する。制御電圧ＶＤＩＶＰが低下すると、ＰＭＯＳトランジスタＰ２のソース−ゲート電圧ＶｓｇＰ２が上昇し、それにより、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａが増加する。
【００４３】
図１に関して上述したように、負電源電圧ＶＮＥＧが上昇すると、第１分岐電流Ｉ１は、従って第２分岐電流Ｉ２は、減少する。しかしながら、負電源電圧ＶＮＥＧが上昇するにつれて、制御電圧ＶＤＩＶＰも上昇し、それにより、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａが減少する。分岐サブ電流Ｉ２Ａの減少は、第２分岐電流Ｉ２の減少を打ち消し、それにより、分岐サブ電流Ｉ２Ｂの減少率を、従って基準電流ＩＲＥＦの減少率を、大幅に小さくする。
【００４４】
逆に、負電源電圧ＶＮＥＧが低下すると、第１分岐電流Ｉ１は、従って第２分岐電流Ｉ２は、増加する。しかしながら、負電源電圧ＶＮＥＧが低下するにつれて、制御電圧ＶＤＩＶＰも低下し、それにより、ＰＭＯＳトランジスタＰ２を流れる分岐サブ電流Ｉ２Ａが増加する。分岐サブ電流Ｉ２Ａの増加は、第２分岐電流Ｉ２の増加を打ち消し、それにより、分岐サブ電流Ｉ２Ｂの増加率を、従って基準電流ＩＲＥＦの増加率を、大幅に小さくする。
【００４５】
このように、分圧回路３０２は、負電源電圧ＶＮＥＧの変動がある場合に、基準電流ＩＲＥＦをより安定させる（すなわち変動を小さくする）利点がある。
【００４６】
上述した基準電流発生回路３００についての、表２００で特定される最大及び最小電流条件を用いた一つのシミュレーションでは、基準電流ＩＲＥＦの最大値は基準電流ＩＲＥＦの最小値の約１．４５倍であり（すなわちＩＲＥＦＭＡＸ／ＩＲＥＦＭＩＮ＝１．４５）、これは４５％の変動を表す。つまり、基準電流発生回路３００の基準電流ＩＲＥＦの変動は、基準電流発生回路１００の基準電流ＩＲＥＦの変動（すなわち８６％）より小さいという利点がある。
【００４７】
図４は、本発明の別の実施形態による基準電流発生回路４００の回路図である。後ほどさらに詳しく説明するように、基準電流発生回路４００は、ＮＭＯＳトランジスタの閾値電圧（ＶＴＮ）の変動がある場合に、発生される基準電流ＩＲＥＦ２の変動をさらに低減させる。基準電流発生回路４００は基準電流発生回路３００と類似しているため、図３及び図４において同様の要素には同様の参照番号が付されている。上述した基準電流発生回路３００の各要素に加えて、基準電流発生回路４００は、ＶＤＤ電圧供給レール１０１と負電圧供給レール１０４との間に設けられた第３電流分岐部４０１と、分圧回路４０２とを含む。基準電流発生回路１００及び３００において基準電流ＩＲＥＦを供給するＰＭＯＳトランジスタＰ４は、基準電流発生回路４００には含まれない。その代わりに、基準電流発生回路４００は、基準電流ＩＲＥＦ２を供給するＮＭＯＳトランジスタＮ６を含む。
【００４８】
回路４００の第３電流分岐部４０１は、ＮＭＯＳトランジスタＮ４−Ｎ５及びＰＭＯＳトランジスタＰ５を含む。ＮＭＯＳトランジスタＮ４及びＮ５のソースは負電圧供給レール１０４に接続され、ＮＭＯＳトランジスタＮ４及びＮ５のドレインは第３分岐ノードＹに接続される。ＮＭＯＳトランジスタＮ４のゲートは、分圧回路４０２から制御電圧ＶＤＩＶＮを受けるように接続される。ＮＭＯＳトランジスタＮ５のゲートはノードＹに接続され、ＮＭＯＳトランジスタＮ５がダイオードとして機能するようになっている。このように、ＮＭＯＳトランジスタＮ４及びＮ５は、負電圧供給レール１０４と第３分岐ノードＹとの間に並列接続される。従って、ＮＭＯＳトランジスタＮ４は第３電流分岐部４０１の第１サブ分岐と呼び、ＮＭＯＳトランジスタＮ５は第３電流分岐部４０１の第２サブ分岐と呼ぶことができる。ＮＭＯＳトランジスタＮ４及びＮ５を流れる電流はそれぞれ、第３分岐サブ電流Ｉ３Ａ及びＩ３Ｂと呼ぶ。
【００４９】
ＰＭＯＳトランジスタＰ５は、第３分岐ノードＹに接続されたドレインと、ＶＤＤ電圧供給レール１０１に接続されたソースとを有する。ＰＭＯＳトランジスタＰ５のゲートは、ＰＭＯＳトランジスタＰ３のゲート（及びドレイン）に接続される。デバイス寸法は、ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ４−Ｎ５が各々確実に飽和領域で動作するように選択される。特定の実施形態においては、ＰＭＯＳトランジスタＰ５は約３μｍの幅及び約２μｍの長さを有し、ＮＭＯＳトランジスタＮ４は約２μｍの幅及び約２μｍの長さを有し、ＮＭＯＳトランジスタＮ５及びＮ６は各々約２μｍの幅及び約３μｍの長さを有する。ＰＭＯＳトランジスタＰ３及びＰ５はカレントミラー構成で接続され、ＰＭＯＳトランジスタＰ３を流れる電流（すなわち分岐サブ電流Ｉ２Ｂ）はミラーされて第３（ミラー）分岐電流Ｉ３としてＰＭＯＳトランジスタＰ５に流れる。ＰＭＯＳトランジスタＰ３及びＰ５は、ＮＭＯＳトランジスタＮ２及びＮ３と同様の寸法（上述）にしてもよい。説明される実施形態においては、ＰＭＯＳトランジスタＰ３及びＰ５は、第３分岐電流Ｉ３が分岐サブ電流Ｉ２Ｂに等しくなるような寸法にされる。従って、第３分岐電流Ｉ３は、分岐サブ電流Ｉ２Ｂと同様に変化する。なお、第３分岐電流Ｉ３は、それぞれＮＭＯＳトランジスタＮ４及びＮ５を流れる第３分岐サブ電流Ｉ３Ａ及びＩ３Ｂを供給する。従って、第３分岐電流Ｉ３は、分岐サブ電流Ｉ３Ａ及びＩ３Ｂの和に等しい（すなわちＩ３＝Ｉ３Ａ＋Ｉ３Ｂ）。
【００５０】
本実施形態においては、ＮＭＯＳトランジスタＮ５を流れる分岐サブ電流Ｉ３Ｂは、基準電流ＩＲＥＦ２を発生させるために用いられる。具体的には、ＮＭＯＳトランジスタＮ５及びＮ６はカレントミラー構成で接続され、分岐サブ電流Ｉ３ＢがＮＭＯＳトランジスタＮ６にミラーされ、基準電流ＩＲＥＦ２が生成される。説明される実施形態においては、ＮＭＯＳトランジスタＮ５及びＮ６は、基準電流ＩＲＥＦ２が分岐サブ電流Ｉ３Ｂに等しくなるように設計されるが、これは必須ではない。
【００５１】
分圧回路４０２は抵抗Ｒ４及びＲ５を含み、抵抗Ｒ４及びＲ５は、図示されるように、ＶＤＤ電圧供給レール１０１と負電圧供給レール１０４との間に直列接続される。抵抗Ｒ４及びＲ５は共通の分圧ノードＤＮを共有し、分圧ノードＤＮは、ＮＭＯＳトランジスタＮ４のゲートに接続される。分圧回路４０２は、分圧ノードＤＮに制御電圧ＶＤＩＶＮを生じる。この制御電圧ＶＤＩＶＮは、ＶＤＤ−（ＶＤＤ−ＶＮＥＧ）＊ｒ４／（ｒ４＋ｒ５）に等しく、ｒ４及びｒ５はそれぞれ抵抗Ｒ４及びＲ５の抵抗値を表す。
【００５２】
一実施形態によると、抵抗値ｒ４／ｒ５の比率は、電圧ＶＤＩＶＮが、ＶＴＮ＋ΔＶｄｓ_ｎｍｏｓ_ｓａｔ＋ＶＮＥＧにほぼ等しくなるように選択され、ＶＴＮはＮＭＯＳトランジスタＮ４の閾値電圧（つまり約０．８ボルト）であり、ΔＶｄｓ_ｎｍｏｓ_ｓａｔは飽和領域で動作するときのＮＭＯＳトランジスタＮ４のドレイン−ソース電圧（つまり約０．１ボルト）である。従って、説明される実施形態においては、ＶＤＩＶＮは−１．６ボルトにほぼ等しくなる必要があり（０．８ボルト＋０．１ボルト−２．５ボルト）、抵抗値ｒ４は抵抗値ｒ５の約３倍である。特定の例においては、抵抗値ｒ４は約２８０ｋΩであり、抵抗値ｒ５は約９０ｋΩである。この例では、ノードＤＮにおける公称制御電圧ＶＤＩＶＮは約−１．６ボルトである（すなわち、１．２−（１．２−（−２．５））＊２８０／３７０）。なお、ＮＭＯＳトランジスタＮ４のゲート−ソース電圧ＶｇｓＮ４（例えば−１．６Ｖ−（−２．５Ｖ））は、ＮＭＯＳトランジスタＮ４をオンさせるには十分高い。
【００５３】
ＶＤＤ電源電圧が１．０８ボルトという特定の低電圧と１．３２ボルトという特定の高電圧との間で変化し、負電源電圧ＶＮＥＧが、−２．７５ボルトという特定の低電圧と−２．２５ボルトという特定の高電圧との間で変化するにつれて、分圧ノードＤＮにおける制御電圧ＶＤＩＶＮも変化する。
【００５４】
例えば、ＶＤＤ電源電圧が上昇するにつれて、制御電圧ＶＤＩＶＮも上昇する。制御電圧ＶＤＩＶＮが上昇すると、ＮＭＯＳトランジスタＮ４のゲート−ソース電圧（ＶｇｓＮ４）が上昇し、それにより、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａが増加する。
【００５５】
逆に、ＶＤＤ電源電圧が低下すると、制御電圧ＶＤＩＶＮも低下する。制御電圧ＶＤＩＶＮが低下すると、ＮＭＯＳトランジスタＮ４のゲート−ソース電圧ＶｇｓＮ４が低下し、それにより、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａが減少する。
【００５６】
また、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが上昇するにつれて、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａは減少する。逆に、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが低下するにつれて、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａは増加する。
【００５７】
図１に関して上述したように、ＶＤＤ電源電圧が低下すると、及び／又は、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが上昇すると、第１分岐電流Ｉ１は、従って第２分岐電流Ｉ２は、減少する。これにより、第３分岐電流Ｉ３も減少する。しかしながら、ＶＤＤ電源電圧が低下するにつれて、制御電圧ＶＤＩＶＮも低下し、それにより、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａが減少する。さらに、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが上昇するにつれて、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａは減少する。分岐サブ電流Ｉ３Ａの減少は、第３分岐電流Ｉ３の減少を打ち消し、それにより、分岐サブ電流Ｉ３Ｂの減少率を、従って基準電流ＩＲＥＦ２の減少率を、大幅に小さくする。
【００５８】
逆に、ＶＤＤ電源電圧が上昇すると、及び／又は、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが低下すると、第１分岐電流Ｉ１は増加し、それにより、第２及び第３分岐電流Ｉ２及びＩ３が増加する。しかしながら、ＶＤＤ電源電圧が上昇するにつれて、制御電圧ＶＤＩＶＮも上昇し、それにより、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａが増加する。さらに、ＮＭＯＳトランジスタの閾値電圧ＶＴＮが低下するにつれて、ＮＭＯＳトランジスタＮ４を流れる分岐サブ電流Ｉ３Ａが増加する。分岐サブ電流Ｉ３Ａの増加は、第３分岐電流Ｉ３の増加を打ち消し、それにより、分岐サブ電流Ｉ３Ｂの増加率を、従って基準電流ＩＲＥＦ２の増加率を、大幅に小さくする。
【００５９】
このように、分圧回路４０２は、ＶＤＤ電源電圧の変動がある場合に、基準電流ＩＲＥＦ２をより安定させる（すなわち変動を小さくする）利点がある。同様に、ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタの閾値電圧ＶＴＮの変動がある場合に、基準電流ＩＲＥＦ２をより安定させる利点がある。
【００６０】
上述した基準電流発生回路４００についての、表２００（図２）で特定される最大及び最小電流条件を用いた一つのシミュレーションでは、基準電流ＩＲＥＦ２の最大値は基準電流ＩＲＥＦ２の最小値の約１．２５倍であり（すなわちＩＲＥＦ２ＭＡＸ／ＩＲＥＦ２ＭＩＮ＝１．２５）、これは２５％の変動を表す。つまり、基準電流発生回路４００の基準電流ＩＲＥＦ２の変動は、基準電流発生回路１００及び３００の基準電流ＩＲＥＦの変動（すなわち８６％及び４５％）より小さいという利点がある。
【００６１】
本発明をいくつかの実施形態に関連して説明してきたが、本発明は開示された実施形態に限定されるものではなく、当業者には明らかであろう様々な変更及び実施形態が可能である。従って、添付の請求項は、発明の真の範囲に含まれるそのような変更又は実施形態を網羅することを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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