(57)【要約】【課題】ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置において、ＰチャネルＭＯＳＦＥＴの閾値電圧のばらつきを抑制し、製造歩留まりを上げる。【解決手段】半導体基板１０３の上にゲート絶縁膜１１０Ａ、１１０Ｂを形成した後、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを第一マスク１１１で覆う。次に、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域１０７に第一金属層１１２を形成し、ＰチャネルＭＯＳＦＥＴ形成領域１０７から第一金属層１１２および第一マスク１１１を除去することにより、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを露出させる。その後、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域に１０７ゲート電極を形成する。【選択図】図５
2010251626.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第一導電型ＭＯＳＦＥＴと第二導電型ＭＯＳＦＥＴを備える半導体装置の製造方法であって、
前記半導体基板の第一導電型ＭＯＳＦＥＴ形成領域および第二導電型ＭＯＳＦＥＴ形成領域にゲート絶縁膜を形成する絶縁膜形成工程と、
前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜を覆わず、かつ、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜を覆う第一マスクを形成する第一マスク形成工程と、
前記第一マスク、および、前記第一導電型ＭＯＳＦＥＴ形成領域に位置する前記ゲート絶縁膜の上に第一金属層を形成する第一金属層形成工程と、
前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記第一金属層および前記第一マスクを除去する第一除去工程と、
前記第一導電型ＭＯＳＦＥＴ形成領域および前記第二導電型ＭＯＳＦＥＴ形成領域に、ゲート電極を形成するゲート電極形成工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第一除去工程は、
ドライエッチング法により前記第一マスクをアッシングすることで、前記第一金属層および前記第一マスクを同一処理で除去する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一金属層形成工程の後、かつ、前記第一除去工程の前に、
前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記第一金属層を覆わず、かつ、前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記第一金属層を覆う第二マスクを形成する第二マスク形成工程をさらに有し、
前記第一除去工程は、
ウエットエッチング法により、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記第一金属層を除去する第一金属層除去工程と、
ドライエッチング法により、前記第一マスクを除去する第一マスク除去工程と、
を有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第一除去工程の前記第一マスク除去工程は、
ドライエッチング法により、前記第一マスクと前記第二マスクとを同一処理により除去する工程である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第二マスクは、
アモルファスカーボン薄膜、ポリイミド薄膜およびその他の有機系薄膜、および、フォトレジスト、からなる群から選択される一つである請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記第一金属層を構成する第一金属の前記ゲート絶縁膜の表面および前記第一マスクの表面への付着量は、
１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の面密度である請求項１から５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
前記第一除去工程における前記ドライエッチング法は、
酸素プラズマアッシング処理、または、水素および窒素の混合ガスから成るプラズマ処理である請求項２から６のいずれか一に記載の半導体装置の製造方法。
【請求項８】
前記第一マスクは、
アモルファスカーボン薄膜、ポリイミド薄膜およびその他の有機系薄膜、および、フォトレジスト、からなる群から選択される一つである請求項１から７のいずれか一に記載の半導体装置の製造方法。
【請求項９】
前記第一除去工程の前記ウエットエッチング法は、
希塩酸、希フッ酸、その他の酸性溶液、純水、からなる群から選択される一つを用いる請求項３から８のいずれか一に記載の半導体装置の製造方法。
【請求項１０】
前記第一除去工程の後、かつ、前記ゲート電極形成工程の前に、
前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜を覆わず、かつ、前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記第一金属層を覆う第三マスクを形成する第三マスク形成工程と、
前記第二導電型ＭＯＳＦＥＴ形成領域に位置する前記ゲート絶縁膜、および、前記第三マスク、の上に第二金属層を形成する第二金属層形成工程と、
前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記第二金属層および前記第三マスクを除去する第二除去工程と、
をさらに有する請求項１から９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】
前記第二除去工程は、
ドライエッチング法により前記第三マスクをアッシングすることで、前記第二金属層および前記第三マスクを同一処理で除去する工程である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第二金属層形成工程の後、かつ、前記第二除去工程の前に、
前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記第二金属層を覆わず、かつ、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記第二金属層を覆う第四マスクを形成する第四マスク形成工程をさらに有し、
前記第二除去工程は、
ウエットエッチング法により、前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記第二金属層を除去する第二金属層除去工程と、
ドライエッチング法により、前記第三マスクを除去する第三マスク除去工程と、
を有する請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第二除去工程の第三マスク除去工程は、
ドライエッチング法により、前記第三マスクと前記第四マスクを同一処理で除去する工程である請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第四マスクは、
アモルファスカーボン薄膜、ポリイミド薄膜およびその他の有機系薄膜、および、フォトレジスト、からなる群から選択される一つである請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第二金属層を構成する第二金属の前記ゲート絶縁膜の表面および前記第三マスクの表面への付着量は、
１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の面密度である請求項１０から１４のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記第二除去工程における前記ドライエッチング法は、
酸素プラズマアッシング処理、または、水素および窒素の混合ガスから成るプラズマ処理である請求項１１から１５のいずれか一に記載の半導体装置の製造方法。
【請求項１７】
前記第三マスクは、
アモルファスカーボン薄膜、ポリイミド薄膜およびその他の有機系薄膜、および、フォトレジスト、からなる群から選択される一つである請求項１０から１６のいずれか一に記載の半導体装置の製造方法。
【請求項１８】
前記第二除去工程の前記ウエットエッチング法は、
希塩酸、希フッ酸、その他の酸性溶液、純水、からなる群から選択される一つを用いる請求項１２から１７のいずれか一に記載の半導体装置の製造方法。
【請求項１９】
前記第二金属層を構成する第二金属は、
前記第一金属と異なる種類の金属であって、
Ａｌ、Ｍｎ、Ｔａ、Ｙ、Ｒｕ、Ｓｂ、Ｌｕ、Ｔｅ、Ｒｅ、Ｉｒからなる群から選択される少なくとも一つであることを特徴とする請求項１０から１８のいずれか一に記載の半導体装置の製造方法。
【請求項２０】
前記第一金属層を構成する第一金属は、
Ｌａ、Ｒｂ、Ｓｒ、Ｙ、Ｎｄ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｉからなる群から選択される少なくとも一つである請求項１から１９のいずれか一に記載の半導体装置の製造方法。
【請求項２１】
前記ゲート電極は、
Ｔｉを含む導電性材料、Ｔａを含む導電性材料、および、Ｗを含む導電性材料、からなる群から選択される一つまたは二つ以上の材料からなる層を有する請求項１から２０のいずれか一に記載の半導体装置の製造方法。
【請求項２２】
半導体基板上に第一導電型ＭＯＳＦＥＴと第二導電型ＭＯＳＦＥＴを備える半導体装置であって、
前記第一導電型ＭＯＳＦＥＴは、
前記半導体基板上に形成された第一ゲート絶縁膜と、
前記第一ゲート絶縁膜の上に形成された第一ゲート電極と、
前記第一ゲート絶縁膜と前記第１ゲート電極の間に介在する第一金属層と、
を有し、
前記第二導電型ＭＯＳＦＥＴは、
前記半導体基板上に形成された第二ゲート絶縁膜と、
前記第二ゲート絶縁膜の上に形成された第二ゲート電極と、
を有し、
前記第二ゲート絶縁膜と前記第二ゲート電極の間における前記第一金属の付着量は、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の面密度である半導体装置。
【請求項２３】
請求項２２に記載の半導体装置であって、
前記第二ゲート絶縁膜と前記第二ゲート電極の間における前記第一金属の付着量は、１．０×１０９ａｔｏｍｓ／ｃｍ２以上、かつ、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の面密度である半導体装置。
【請求項２４】
請求項２２または２３に記載の半導体装置であって、
前記第一金属は、Ｌａ、Ｒｂ、Ｓｒ、Ｙ、Ｎｄ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｉからなる群から選択される少なくとも一つである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化の進展にともない、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化が問題となっている。
【０００３】
そこで、金属ゲート電極を用いることにより、電極の空乏化を回避する技術が検討されている。そして、ＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳＦＥＴ」という）、ＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳＦＥＴ」という）ともに同一の金属からなる金属ゲート電極を用いる場合には、仕事関数を制御して閾値電圧を低減するため、どちらかのＭＯＳＦＥＴのゲート絶縁膜と金属ゲート電極の間に、金属ゲート電極と異なる微量の金属を挟む技術が検討されている。
【０００４】
このような所望の領域のみに金属膜を形成する技術としては、フォトリソグラフィと金属エッチングプロセスによる金属材料のパターニング法が用いられる。その他、特許文献１〜４に開示されているようなリフトオフ法を用いることもできる。
【０００５】
特許文献１には、リフトオフ法により電子デバイスの金属電極を形成する技術が開示されている。リフトオフ用の溶液としては、アルコール類、ケトン類、エステル類等が使用できると記載されている。
【０００６】
特許文献２には、有機半導体材料の電極形成において、リフトオフ法を用いる技術が開示されている。リフトオフには、アルカリ現像液が使用できると記載されている。
【０００７】
特許文献３には、有機薄膜トランジスタのゲート電極の形成にリフトオフ法を用いる技術が開示されている。リフトオフには、レジスト剥離液が用いられている。
【０００８】
特許文献４には、有機半導体材料の電極形成において、リフトオフ法を用いる技術が開示されている。リフトオフには、過酸化水素水または希硝酸が用いられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１０９０３９号公報
【特許文献２】特開２００８−８５２００号公報
【特許文献３】特開２００５−１８３７８２号公報
【特許文献４】特開平７−１９１３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ここで、図１６、１７を用いて、フォトリソグラフィと金属エッチングプロセスによる金属材料のパターニング法により、ＮＭＯＳＦＥＴのゲート絶縁膜５１０と金属ゲート電極５１３の間に、金属ゲート電極５１３と異なる金属層５１２を挟み込んだ半導体装置の製造方法の一例を説明する。
【００１１】
まず、図１６（ａ）に示すように、半導体基板５０３上に、シリコン酸化膜などの絶縁膜５１０を形成する。次に、図１６（ｂ）に示すように、スパッタリング法やＣＶＤ法を用い、絶縁膜５１０上全面に、金属層５１２としてランタンアルミネート（以下、「ＬＡＯ」という）を堆積する。
【００１２】
続いて、図１６（ｃ）に示すように、ＮＭＯＳＦＥＴ形成領域５０６に形成された金属層５１２のみを覆うようにレジスト５２０を形成する。そして、レジスト５２０をマスクとして、ＰＭＯＳＦＥＴ形成領域５０７において露出している金属層（ＬＡＯ層）５１２を希塩酸でウエットエッチングした後、レジスト５２０を除去する。これにより、図１７（ａ）に示すように、ＮＭＯＳＦＥＴ形成領域５０６にのみ金属層５１２が形成され、ＰＭＯＳＦＥＴ形成領域５０７においては絶縁膜５１０が露出される。
【００１３】
その後、図１７（ｂ）に示すように、金属ゲート電極５１３、ポリシリコン電極５１４を形成する。さらに、サイドウォールを周知の技術により形成した後、ソース／ドレイン拡散層の不純物注入を行う（図示せず）。
【００１４】
この半導体装置の製造方法の場合、ＰＭＯＳＦＥＴ形成領域５０７に形成された絶縁膜５１０上に金属層５１２を一度形成した後、それをウエットエッチングにより取り除くという処理が行われている。かかる場合、ＰＭＯＳＦＥＴ形成領域５０７に形成された絶縁膜５１０上の金属層５１２が、ウエットエッチングにより十分に取り除かれず、１．０×１０１２〜１．０×１０１３ａｔｏｍｓ／ｃｍ２程度の金属材料５１１が残留してしまう。そして、金属材料５１１が残留した状態で、その上に金属ゲート電極５１３、及び、ポリシリコン電極５１４を形成すると、ＰＭＯＳＦＥＴの閾値電圧のばらつきが増大するという問題が生じる。
【００１５】
また、特許文献１乃至４のようなウエットエッチングによるリフトオフ法では、ウエットエッチングによるサイドエッチにより、目的とする正確なパターン形状が得られないという問題（図１８）と、ウエットエッチング液によってはＰＭＯＳＦＥＴ形成領域の絶縁膜が同時にエッチングされるという問題がある。
【課題を解決するための手段】
【００１６】
本発明によれば、半導体基板上に第一導電型ＭＯＳＦＥＴと第二導電型ＭＯＳＦＥＴを備える半導体装置の製造方法であって、前記半導体基板の第一導電型ＭＯＳＦＥＴ形成領域および第二導電型ＭＯＳＦＥＴ形成領域にゲート絶縁膜を形成する絶縁膜形成工程と、前記第一導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜を覆わず、かつ、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜を覆う第一マスクを形成する第一マスク形成工程と、前記第一マスク、および、前記第一導電型ＭＯＳＦＥＴ形成領域に位置する前記ゲート絶縁膜の上に第一金属層を形成する第一金属層形成工程と、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記第一金属層および前記第一マスクを除去する第一除去工程と、前記第二導電型ＭＯＳＦＥＴ形成領域および前記第一導電型ＭＯＳＦＥＴ形成領域に、ゲート電極を形成するゲート電極形成工程と、を有する半導体装置の製造方法が提供される。
【００１７】
本発明の半導体装置の製造方法によれば、第一導電型ＭＯＳＦＥＴ形成領域、及び、第二導電型ＭＯＳＦＥＴ形成領域、に第一金属層を形成する処理を、前記第二導電型ＭＯＳＦＥＴ形成領域のゲート絶縁膜を第一マスクで覆った状態で行う。よって、前記第二導電型ＭＯＳＦＥＴ形成領域に形成されたゲート絶縁膜と、前記第一金属層が接することはない。このため、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜に、所定濃度以上の前記第一金属層を構成する第一金属が付着することを回避することができる。
【００１８】
よって、前記第二導電型ＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜上に所定濃度以上の前記第一金属が付着し、また、前記ゲート絶縁膜に所定濃度以上の前記第一金属が拡散した状態で、その上にゲート電極が形成されるという不都合が生じない。その結果、前記第二導電型ＭＯＳＦＥＴの閾値電圧のばらつきを増大させるという問題を回避することが可能となる。
【００１９】
また、本発明によれば、半導体基板上に第一導電型ＭＯＳＦＥＴと第二導電型ＭＯＳＦＥＴを備える半導体装置であって、前記第一導電型ＭＯＳＦＥＴは、前記半導体基板上に形成された第一ゲート絶縁膜と、前記第一ゲート絶縁膜の上に形成された第一ゲート電極と、前記第一ゲート絶縁膜と前記第１ゲート電極の間に介在する第一金属層と、を有し、前記第二導電型ＭＯＳＦＥＴは、前記半導体基板上に形成された第二ゲート絶縁膜と、前記第二ゲート絶縁膜の上に形成された第二ゲート電極と、を有し、前記第二ゲート絶縁膜と前記第二ゲート電極の間における前記第一金属の付着量は、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の面密度である半導体装置が提供される。
【００２０】
本発明の半導体装置によれば、第二導電型ＭＯＳＦＥＴの第二ゲート絶縁膜と第二ゲート電極との間における第一金属の付着量が、面密度１．０×１０１２ａｔｏｍｓ／ｃｍ２以下と低濃度であるため、閾値電圧への影響は無視できる。その結果、第二導電型ＭＯＳＦＥＴの閾値電圧ばらつきを抑制することができる。
【００２１】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２２】
本発明によれば、第一導電型ＭＯＳＦＥＴと第二導電型ＭＯＳＦＥＴを備える半導体装置において、第二導電型ＭＯＳＦＥＴの閾値電圧のばらつきを抑制し、製造歩留まりを上げることができる。
【図面の簡単な説明】
【００２３】
【図１】実施形態１の半導体装置を示す断面概略図
【図２】実施形態１の半導体装置の製造方法のフローチャート図
【図３】実施形態１の半導体装置の製造方法を説明するための断面概略図
【図４】実施形態１の半導体装置の製造方法を説明するための断面概略図
【図５】実施形態１の半導体装置の製造方法を説明するための断面概略図
【図６】実施形態１の半導体装置の製造方法を説明するための断面概略図
【図７】実施形態１の半導体装置の製造方法を説明するための断面概略図
【図８】実施形態１の半導体装置の製造方法を説明するための断面概略図
【図９】実施形態２の半導体装置の製造方法のフローチャート図
【図１０】実施形態２の半導体装置の製造方法を説明するための断面概略図
【図１１】実施形態３の半導体装置を示す断面概略図
【図１２】実施形態３の半導体装置の製造方法のフローチャート図
【図１３】実施形態３の半導体装置の製造方法のフローチャート図
【図１４】実施形態３の半導体装置の製造方法を説明するための断面概略図
【図１５】本実施形態の半導体装置の効果を説明するためのグラフ
【図１６】半導体装置の製造方法を示す断面概略図
【図１７】半導体装置の製造方法を示す断面概略図
【図１８】ウエットエッチングによるリフトオフ法を用いた半導体装置の製造方法による問題を示す断面概略図
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜＜実施形態１＞＞
＜実施形態１の構成＞
【００２５】
図１は、本実施形態における半導体装置１００を示す断面概略図である。本実施形態の半導体装置１００は、半導体基板１０３上に、例えば、ＮチャネルＭＯＳＦＥＴである第一導電型ＭＯＳＦＥＴ１０１と、ＰチャネルＭＯＳＦＥＴである第二導電型ＭＯＳＦＥＴ１０２と、を備える。なお、第一導電型ＭＯＳＦＥＴ１０１をＰチャネルＭＯＳＦＥＴとし、第二導電型ＭＯＳＦＥＴ１０２をＮチャネルＭＯＳＦＥＴとすることも可能である。
【００２６】
第一導電型ＭＯＳＦＥＴ１０１は、第一導電型ＭＯＳＦＥＴ形成領域１０６に、第一ゲート絶縁膜１１０Ａと、第一ゲート絶縁膜１１０Ａの上に形成された第一ゲート電極１２４Ａと、第一ゲート絶縁膜１１０Ａと第一ゲート電極１２４Ａとの間に介在する第一金属層１１２と、を有している。
【００２７】
第二導電型ＭＯＳＦＥＴ１０２は、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第二ゲート絶縁膜１１０Ｂと、第二ゲート絶縁膜１１０Ｂの上に形成された第二ゲート電極１２４Ｂと、を有している。そして、第二ゲート絶縁膜１１０Ｂと、第二ゲート電極１２４Ｂとの間における、第一金属層１１２を構成する第一金属の付着量は、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の面密度であり、さらに好ましくは１．０×１０９ａｔｏｍｓ／ｃｍ２以上、かつ、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の面密度である。
【００２８】
なお、前記第一金属は、ランタン（Ｌａ）、ルビジウム（Ｒｂ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、ルテチウム（Ｌｕ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、の中の少なくとも一つから選択されるのが望ましい。
【００２９】
以下、このような本実施形態の半導体装置の製造方法について説明する。
【００３０】
本実施形態の半導体装置の製造方法は、図２のフローチャート図に示すように、絶縁膜形成工程Ｓ１００と、第一マスク形成工程Ｓ２００と、第一金属層形成工程Ｓ３００と、第一除去工程Ｓ４００と、ゲート電極形成工程Ｓ５００と、を有する。
【００３１】
絶縁膜形成工程Ｓ１００は、図４（ａ）に示すように、半導体基板１０３の第一導電型ＭＯＳＦＥＴ形成領域１０６、および、第二導電型ＭＯＳＦＥＴ形成領域１０７、にゲート絶縁膜１１０Ａ、１１０Ｂを形成する工程である。
【００３２】
第一マスク形成工程Ｓ２００は、図５（ａ）に示すように、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成されたゲート絶縁膜１１０Ａを覆わず、かつ、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを覆う第一マスク１１１を形成する工程である。
【００３３】
第一金属層形成工程Ｓ３００は、図５（ｂ）に示すように、第一マスク１１１、および、第一導電型ＭＯＳＦＥＴ形成領域１０６に位置するゲート絶縁膜１１０Ａ、の上に第一金属層１１２を形成する工程である。
【００３４】
第一除去工程Ｓ４００は、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第一金属層１１２および第一マスク１１１を除去する工程である（図５（ｂ）→図６（ａ））。
【００３５】
ゲート電極形成工程Ｓ５００は、図７（ａ）に示すように、第一導電型ＭＯＳＦＥＴ形成領域１０６および第二導電型ＭＯＳＦＥＴ形成領域１０７に、ゲート電極１２４Ａ、１２４Ｂを形成する工程である。
【００３６】
次に、このような工程（Ｓ１００〜Ｓ５００）を含む本実施形態の半導体装置の製造方法の処理の流れの一例について詳細に説明する。
【００３７】
まず、図３（ａ）に示すように、半導体基板１０３上に周知の技術により、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離領域１０４を形成する。半導体基板１０３としては、例えば、（１００）面を主面とするシリコン基板などを用いることができる。なお、素子分離領域１０４は、ＬＯＣＯＳ法等の他の方法で形成してもよい。
【００３８】
次に、シリコン基板１０３の表面に犠牲酸化膜１０５を形成する（図３（ａ））。犠牲酸化膜１０５は、シリコン基板１０３の表面を熱酸化することにより得ることができる。処理条件としては、例えば、酸素雰囲気中で処理温度８５０℃、処理時間１００秒程度とすることができる。犠牲酸化膜１０５の膜厚は５〜１０ｎｍ程度とするのが適当である。
【００３９】
続いて、公知のフォトリソグラフィ法を用いて、Ｐ型不純物をシリコン基板１０３の第一導電型ＭＯＳＦＥＴ形成領域１０６上のみにイオン注入してＰウェル１０８を形成する（図３（ａ））。処理条件としては、例えば、ボロンを４００ＫｅＶ、１．０×１０１３ａｔｏｍｓ／ｃｍ2以上、かつ、５．０×１０１３ａｔｏｍｓ／ｃｍ2以下の条件で注入を行い、さらに、あらかじめ設定された第一導電型ＭＯＳＦＥＴ１０１の閾値電圧に応じて、ボロンを１０ｋｅＶ、５．０×１０１１ａｔｏｍｓ／ｃｍ2以上、かつ、２．０×１０１３ａｔｏｍｓ／ｃｍ2以下の条件で注入、などとすることができる。
【００４０】
次に、公知のフォトリソグラフィ法を用いて、Ｎ型不純物をシリコン基板１０３の第二導電型ＭＯＳＦＥＴ形成領域１０７上のみにイオン注入してＮウェル１０９を形成する（図３（ｂ））。処理条件としては、例えば、リンを１５０ＫｅＶ、１．０×１０１３ａｔｏｍｓ／ｃｍ2以上、かつ、５．０×１０１３ａｔｏｍｓ／ｃｍ2以下の条件で注入を行い、さらに、あらかじめ設定された第二導電型ＭＯＳＦＥＴ１０２の閾値電圧に応じて、ヒ素を８０ｋｅＶ、５．０×１０１１ａｔｏｍｓ／ｃｍ2以上、かつ、２．０×１０１３ａｔｏｍｓ／ｃｍ2以下の条件で注入、などとすることができる。
【００４１】
なお、図３（ａ）および（ｂ）においては、第二導電型ＭＯＳＦＥＴ形成領域１０７および第一導電型ＭＯＳＦＥＴ形成領域１０６がマスクで覆われていない状態でイオン注入（矢印で示す）がなされている。しかし、実際には、フォトリソグラフィ法を用いて第二導電型ＭＯＳＦＥＴ形成領域１０７または第一導電型ＭＯＳＦＥＴ形成領域１０６をマスクで覆った状態で、イオン注入（矢印で示す）がなされる。
【００４２】
次に熱処理を行い、Ｐウェル１０８、Ｎウェル１０９に注入したチャネル不純物を活性化する。熱処理の条件は、例えば、処理温度１０００℃、処理時間１０秒程度とすることができる。そして、シリコン基板１０３上に形成されている犠牲酸化膜１０５を除去する。具体的には、犠牲酸化膜１０５を、希釈フッ酸（例えば、フッ酸：水＝１：１０）などを用いてエッチング除去した後、純水を用いて水洗し、窒素ブローなどにより乾燥する。
【００４３】
次に、図４（ａ）に示すように、半導体基板１０３の第一導電型ＭＯＳＦＥＴ形成領域１０６、および、第二導電型ＭＯＳＦＥＴ形成領域１０７、にゲート絶縁膜１１０Ａ、１１０Ｂを形成する（絶縁膜形成工程Ｓ１００）。
【００４４】
ゲート絶縁膜１１０Ａ、１１０Ｂとしては、例えば、シリコン酸化膜とすることができ、その形成方法としては、例えば、酸化性雰囲気下で、高温にしたシリコンと、酸素または水と、を化学反応させる熱酸化法を用いることができる。この方法を用いた場合、図示するように、素子分離領域１０４上を除いた領域にゲート絶縁膜１１０Ａ、１１０Ｂが形成される。なお、ゲート絶縁膜１１０Ａ、１１０Ｂの信頼性向上のため、シリコン酸化膜の表面を、プラズマ窒化法等により窒化してもよい。ゲート絶縁膜１１０Ａ、１１０Ｂは、シリコン酸化膜（ＳｉＯ２）のほか、窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ）、酸化ハフニウム膜（ＨｆＯ２）、窒化ジルコニウムシリケート膜（ＺｒＳｉＯＮ）、酸化ジルコニウム膜（ＺｒＯ２）、酸化チタン膜（ＴｉＯ２）、などのｈｉｇｈ−ｋ膜とすることもできる。
【００４５】
ここで、ゲート絶縁膜１１０Ａ、１１０Ｂの膜厚は、第一導電型ＭＯＳＦＥＴ１０１及び第二導電型ＭＯＳＦＥＴ１０２の使用電圧に応じて適宜設定することができる。例えば、使用電圧１．０Ｖの場合には０．５ｎｍ以上かつ２．０ｎｍ以下とするのが適切であり、例えば、１．１ｎｍなどとすることができる。
【００４６】
次に、図５（ａ）に示すように、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成されたゲート絶縁膜１１０Ａを覆わず、かつ、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを覆う第一マスク１１１を形成する（第一マスク形成工程Ｓ２００）。
【００４７】
具体的には、まず、図４（ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法、スパッタリング法、塗布法、などの手段により、ゲート絶縁膜１１０Ａ、１１０Ｂを覆うように第一マスク１１１を形成する。第一マスク１１１は、アッシング法により容易に除去が可能な材質で構成するのが好ましく、例えば、アモルファスカーボン薄膜、または、ポリイミド薄膜、または、その他の有機系薄膜、または、フォトレジスト、などとすることができる。なお、第一マスク１１１の膜厚は、例えば３０ｎｍ程度とすることができる。
【００４８】
その後、図５（ａ）に示すように、フォトリソグラフィ法とドライエッチング法を用いて、第一導電型ＭＯＳＦＥＴ形成領域１０６上の第一マスク１１１を選択的に除去する。第一マスク１１１を除去するためのドライエッチング法としては、例えば、第一マスク１１１をアモルファスカーボン薄膜で構成する場合、塩素と酸素の混合ガスによるＲＦプラズマエッチングを利用することができる。これにより、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成されたゲート絶縁膜１１０Ａが表面に露出する（図５（ａ））。
【００４９】
次に、図５（ｂ）に示すように、第一マスク１１１、および、第一導電型ＭＯＳＦＥＴ形成領域１０６に位置するゲート絶縁膜１１０Ａ、の上に第一金属層１１２を形成する（第一金属層形成工程Ｓ３００）。
【００５０】
第一金属層１１２は、導電性材質からなる層１１３Ａ（図１参照）の仕事関数を制御することにより、第一導電型ＭＯＳＦＥＴ１０１の閾値電圧を低減する目的で設けられる。この目的を実現するため、第一金属層１１２は、ランタン（Ｌａ）、ルビジウム（Ｒｂ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）、ルテチウム（Ｌｕ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、の中の少なくとも一つからなる第一金属により構成される。また、ゲート絶縁膜１１０Ａの表面への第一金属の付着量は、１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の面密度とする。かかる場合、第一金属層１１２を形成した後の第一マスク１１１の表面への第一金属の付着量も、大体、１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の面密度となる。
【００５１】
金属層１１２の具体的形成方法としては、例えば、ＣＶＤ法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）法、などを利用することができる。しかし、上記した第一金属の付着量を考慮すると、スパッタリング法が特に好ましい。
【００５２】
なお、図５（ｂ）に示すように、第二導電型ＭＯＳＦＥＴ形成領域１０７においては、第一マスク１１１の上に第一金属層１１２が形成される。よって、第一金属層１１２と第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂと、が接することはない。
【００５３】
次に、図５（ｂ）→図６（ａ）に示すように、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第一金属層１１２および第一マスク１１１を除去する（第一除去工程Ｓ４００）。
【００５４】
本実施形態では、ドライエッチング法により第一マスク１１１をアッシングすることで、第一マスク１１１と、第一マスク１１１の上に形成された第一金属層１１２と、を同一処理で除去する。ドライエッチング法としては、例えば、酸素プラズマアッシング処理、または、水素および窒素の混合ガスから成るプラズマ処理を利用することができる。なお、本実施形態では、第一金属層１１２は１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下という小さい面密度で第一マスク１１１の表面に付着している。よって、第一マスク１１１をアッシングするため照射されたプラズマは、第一金属層１１２を透過し、第一金属層１１２の下の層に位置する第一マスク１１１に到達する。その結果、第一マスク１１１はアッシングされ、第二導電型ＭＯＳＦＥＴ形成領域１０７から除去される。また、第一マスク１１１が除去されることで、第一マスク１１１の上に形成されていた第一金属層１１２も、第二導電型ＭＯＳＦＥＴ形成領域１０７から除去される。
【００５５】
これにより、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂが表面に露出する（図６（ａ））。
【００５６】
次に、図７（ａ）に示すように、第一導電型ＭＯＳＦＥＴ形成領域１０６および第二導電型ＭＯＳＦＥＴ形成領域１０７に、ゲート電極１２４Ａ、１２４Ｂを形成する（ゲート電極形成工程Ｓ５００）。
【００５７】
ゲート電極１２４Ａ、１２４Ｂは、チタン（Ｔｉ）を含む導電性材料、タンタル（Ｔａ）を含む導電性材料、および、タングステン（Ｗ）を含む導電性材料、からなる群から選択される一つまたは二つ以上の材料からなる層１１３Ａ、１１３Ｂを有する。またその層１１３Ａ、１１３Ｂの上に、多結晶シリコン膜、または、アモルファスシリコン膜からなる層１１４Ａ、１１４Ｂを有する。
【００５８】
ゲート電極１２４Ａ、１２４Ｂの具体的形成方法としては、例えば、図６（ｂ）に示すように、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第一金属層１１２上と、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂ上に、窒化チタン膜（以下、「ＴｉＮ膜」という）１１３を成膜し、その後、ＴｉＮ膜１１３の上に、多結晶シリコン膜１１４を成膜する。ＴｉＮ膜１１３の膜厚は１０ｎｍ、多結晶シリコン膜からなる層１１４の膜厚は６０ｎｍ程度とする。
【００５９】
その後、多結晶シリコン膜１１４およびＴｉＮ膜１１３および第一金属層１１２およびゲート絶縁膜１１０を、従来技術により選択的にドライエッチングし、ゲート電極１２４Ａ、１２４Ｂの形状に加工する（図７（ａ））。
【００６０】
次に、図７（ｂ）に示すように、トランジスタの短チャネル特性を改善するための浅接合領域であるエクステンション領域１１５、１１６を形成する。エクステンション領域１１５を形成する方法としては、例えば、リソグラフィ法で第一導電型ＭＯＳＦＥＴ形成領域１０６上のみを選択的に開口したのち、ヒ素を２．０ｋｅＶ、１．０×１０１５ａｔｏｍｓ／ｃｍ2の条件でイオン注入してもよい。また、エクステンション領域１１６を形成する方法としては、例えば、リソグラフィ法で第二導電型ＭＯＳＦＥＴ領域１０７上のみを選択的に開口したのち、フッ化ホウ素（ＢＦ２）を２．５ｋｅＶ、１．０×１０１５ａｔｏｍｓ／ｃｍ2の条件でイオン注入してもよい。
【００６１】
次に、図８に示すように、シリコン基板１０３上のトランジスタ形成領域全面に側壁絶縁膜１１７を形成する。多結晶シリコン層１１４Ａ、１１４Ｂと、ＴｉＮ膜１１３Ａ、１１３Ｂと、ゲート絶縁膜１１０Ａ、１１０Ｂと、第一導電型ＭＯＳＦＥＴ１０１においては第一金属層１１２と、の側壁に側壁絶縁膜１１７が設けられた構成とする。その形成方法としては、例えば、多結晶シリコン膜１１４Ａ、１１４ＢおよびＴｉＮ膜１１３Ａ、１１３Ｂおよびゲート絶縁膜１１０Ａ、１１０Ｂおよび第一導電型ＭＯＳＦＥＴ１０１においては第一金属層１１２の側壁のみに側壁絶縁膜１１７が残るように、側壁絶縁膜１１７の絶縁材質を半導体基板１０３上全面に堆積したのち、フロロカーボンガスなどを用いて異方性エッチングを行うことで側壁絶縁膜１１７を形成してもよい。
【００６２】
次に、ゲート電極１２４Ａおよび側壁絶縁膜１１７をマスクとして、エクステンション領域１１５上にヒ素などのＮ型不純物をドープして不純物拡散領域１１８を形成する（図８）。これにより、Ｎ型トランジスタのソース領域およびドレイン領域が形成される。さらに、エクステンション領域１１６上にホウ素等のＰ型不純物をドープして不純物拡散領域１１９を形成する。これにより、Ｐ型トランジスタのソース領域およびドレイン領域が形成される。Ｎ型不純物の注入は、例えば、ヒ素を２ｋｅＶ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の条件で注入することができる。また、Ｐ型不純物の注入は、例えば、ホウ素を２．５ｋｅＶ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の条件で注入することができる。
【００６３】
その後、非酸化雰囲気中で熱処理を行うことにより、不純物の活性化を行う。熱処理の条件としては、例えば、１０００℃以上１０６０℃以下の範囲とすることができる。以上のプロセスにより、図１に示す本実施形態の半導体装置１００が形成される。
【００６４】
このような本実施形態の本半導体装置の製造方法によれば、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂと、第一金属層１１２と、が接触することなく半導体装置を製造することができる。
【００６５】
このため、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂ上に、所定濃度以上の第一金属層１１２を構成する第一金属が付着することを回避することができる。
【００６６】
よって、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂ上に所定濃度以上の前記第一金属が付着し、また、ゲート絶縁膜１１０Ｂに所定濃度以上の前記第一金属が拡散した状態で、その上にゲート電極１２４Ｂが形成されるという不都合が生じない。その結果、第二導電型ＭＯＳＦＥＴ１０２の閾値電圧のばらつきを増大させるという問題を回避することが可能となる。
【００６７】
また、本実施形態の第一除去工程Ｓ４００は、上記した通りリフトオフにより、第一マスク１１１と、第一金属層１１２と、を除去するが、ドライエッチング法によりリフトオフを実現している点で、特許文献１乃至４と異なる。
【００６８】
当該違いにより、本実施形態においては、第一金属層１１２に対して、第一マスク１１１に剥離液を浸透させるための切れ目などを設ける必要がない。このため、リフトオフの下地層となる第一マスク１１１を形成する手段として、ＲＦプラズマエッチングなど非等方性エッチングを利用することができる。その結果、目的とする正確なパターンの第一金属層１１２を得ることができる。また、エッチング対象でないゲート絶縁膜１１０Ｂが、第一マスク１１１の剥離液などによりエッチングされるという不都合が生じることもない。
＜＜実施形態２＞＞
＜実施形態２の構成＞
【００６９】
本実施形態の半導体装置１００の構成は、実施形態１と同様であるので、ここでの詳細な説明は省略する。
【００７０】
以下、本実施形態の半導体装置の製造方法について説明する。
【００７１】
本実施形態の半導体装置の製造方法は、図９のフローチャート図に示すように、絶縁膜形成工程Ｓ１００と、第一マスク形成工程Ｓ２００と、第一金属層形成工程Ｓ３００と、第二マスク形成工程Ｓ３１０と、第一除去工程Ｓ４００と、ゲート電極形成工程Ｓ５００と、を有し、第一除去工程Ｓ４００は、第一金属層除去工程Ｓ４０１と、第一マスク除去工程Ｓ４０２と、を有する。
【００７２】
絶縁膜形成工程Ｓ１００と、第一マスク形成工程Ｓ２００と、第一金属層形成工程Ｓ３００と、ゲート電極形成工程Ｓ５００と、については、実施形態１と同様であるので、ここでの詳細な説明は省略する。
【００７３】
第二マスク形成工程Ｓ３１０は、第一金属層形成工程Ｓ３００の後、かつ、第一除去工程Ｓ４００の前に、図１０（ａ）に示すように、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第一金属層１１２を覆わず、かつ、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第一金属層１１２を覆う第二マスク１２０を形成する工程である（図５（ｂ）→図１０（ａ））。
【００７４】
第二マスク１２０は、以下で説明する第一除去工程Ｓ４００の第一金属層除去工程Ｓ４０１が行われる際、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第一金属層１１２を保護する役目を果たす。よって、その材質としては、第一金属層除去工程Ｓ４０１により除去されないものである必要がある。また、第二マスク１２０は、第一金属層除去工程Ｓ４０１の後、不要となり除去される。この第二マスク１２０の除去を、以下で説明する第一除去工程Ｓ４００の第一マスク除去工程Ｓ４０２により、第一マスクと同一の処理で実現すると、処理量を減らすことが可能となり、製造効率を上げることが可能となる。以上より、第二マスク１２０は、例えば、アモルファスカーボン薄膜、または、ポリイミド薄膜、または、その他の有機系薄膜、または、フォトレジスト、などとするのが望ましい。このような第二マスクの具体的形成方法は、上記した第一マスク形成工程Ｓ２００における第一マスクの形成工程に準じて実現することができる。
【００７５】
第一除去工程Ｓ４００の第一金属層除去工程Ｓ４０１は、図１０（ａ）に示す状態から、ウエットエッチング法により、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第一金属層１１２を除去する工程である。第一金属層１１２のウエットエッチングは、第一金属層１１２を構成する金属の種類に応じ、希塩酸、希フッ酸、その他の酸性溶液、純水、からなる群から選択される一つを用いて行うことができる。例えば、第一金属層１１２としてＬａ層が形成されている場合には、希塩酸（例、ＨＣｌ：Ｈ２Ｏ＝１：２０）を用いてエッチングをすることができる。なお、この時、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第一金属層１１２は、第二マスク１２０によって覆われているので、エッチングされずに残る。
【００７６】
第一除去工程Ｓ４００の第一マスク除去工程Ｓ４０２は、図１０（ｂ）に示すように、ドライエッチング法により、第一マスク１１１を除去する工程である。ドライエッチング法としては、例えば、酸素プラズマアッシング処理、または、水素および窒素の混合ガスから成るプラズマ処理を利用することができる。
【００７７】
なお、第二マスク１２０が、アモルファスカーボン薄膜、または、ポリイミド薄膜、または、その他の有機系薄膜、または、フォトレジスト、などである場合には、第一除去工程Ｓ４００は第一マスク１１１と第二マスク１２０を同一処理により除去する工程であってもよい。このようにした場合、半導体装置の製造における処理量を減らすことが可能となり、製造効率を上げることが可能となる。
【００７８】
このような本実施形態の本半導体装置の製造方法によれば、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂと、第一金属層１１２と、が接触することなく半導体装置を製造することができる。
【００７９】
このため、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂ上に、所定濃度以上の第一金属層１１２を構成する第一金属が付着することを回避することができる。
【００８０】
よって、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂ上に所定濃度以上の前記第一金属が付着し、また、ゲート絶縁膜１１０Ｂに所定濃度以上の前記第一金属が拡散した状態で、その上にゲート電極１２４Ｂが形成されるという不都合が生じない。その結果、第二導電型ＭＯＳＦＥＴ１０２の閾値電圧のばらつきを増大させるという問題を回避することが可能となる。
【００８１】
また、本実施形態の半導体装置の製造方法は、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第一マスク１１１と、第一マスク１１１の上に形成された第一金属層１１２と、をドライエッチング法により同時に除去する実施形態１と異なり、ウエットエッチング法により第一金属層１１２を除去した後、ドライエッチング法により第一マスク１１１を除去する。
【００８２】
当該違いにより、第一マスク１１１の上に形成された第一金属層１１２が取り除かれた後、第一マスク１１１をアッシングすることになるので、第一マスク１１１をアッシングするためのプラズマを効率的に第一マスク１１１に照射することが可能となる。
＜＜実施形態３＞＞
＜実施形態３の構成＞
【００８３】
本実施形態の半導体装置１００の構成は、実施形態１と同様であるので、ここでの詳細な説明は省略する。
【００８４】
以下、本実施形態の半導体装置の製造方法について説明する。
【００８５】
本実施形態の半導体装置の製造方法は、図２又は図３で示す半導体装置の製造方法における第一除去工程Ｓ４００の後、かつ、ゲート電極形成工程Ｓ５００の前に、図１２に示す、第三マスク形成工程Ｓ４１０と、第二金属層形成工程Ｓ４２０と、第二除去工程Ｓ４３０と、を有する。なお、図１３に示すように、第二金属層形成工程Ｓ４２０と、第二除去工程Ｓ４３０と、の間に第四マスク形成工程Ｓ４２１を有し、第二除去工程Ｓ４３０は、第二金属層除去工程Ｓ４３１と第三マスク除去工程Ｓ４３２と、を有してもよい。
【００８６】
絶縁膜形成工程Ｓ１００と、第一マスク形成工程Ｓ２００と、第一金属層形成工程Ｓ３００と、第二マスク形成工程Ｓ３１０と、第一除去工程Ｓ４００と、ゲート電極形成工程Ｓ５００と、については、実施形態１または２における説明と同様であるので、ここでの詳細な説明は省略する。
【００８７】
第三マスク形成工程Ｓ４１０は、図１４（ａ）に示すように、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを覆わず、かつ、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第一金属層１１２を覆う第三マスク１２１を形成する工程である。図１４（ａ）は、第三マスク形成工程Ｓ４１０の後に、以下で説明する第二金属層形成工程Ｓ４２０が実行され、第三マスク１２１の上に第二金属層１２２が形成された状態を示すものである。
【００８８】
なお、第三マスク１２１は、アモルファスカーボン薄膜、ポリイミド薄膜およびその他の有機系薄膜、および、フォトレジスト、からなる群から選択することができる。その形成方法は、第一マスク形成工程Ｓ２００で説明した第一マスク１１１の形成方法と同様にすることができる。よって、ここでの詳細な説明は省略する。
【００８９】
第二金属層形成工程Ｓ４２０は、図１４（ａ）に示すように、第二導電型ＭＯＳＦＥＴ形成領域１０７に位置するゲート絶縁膜１１０Ｂ、および、第三マスク１２１、の上に第二金属層１２２を形成する工程である。
【００９０】
第二金属層１２２は、ゲート電極１２４Ｂを構成する一つの層である導電性材質からなる層１１３Ｂ（図１参照）の仕事関数を制御することにより、第二導電型ＭＯＳＦＥＴ１０２の閾値電圧を低減する目的で設けられる。この目的を実現するため、第二金属層１２２は、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、タンタル（Ｔａ）、イットリウム（Ｙ）、ルテニウム（Ｒｕ）、アンチモン（Ｓｂ）、ルテチウム（Ｌｕ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、イリジウム（Ｉｒ）からなる群から、第一金属層１１２を構成する第一金属とは異なるよう選択された少なくとも一つの金属からなる第二金属により構成される。
【００９１】
また、第二導電型ＭＯＳＦＥＴ形成領域１０７に位置するゲート絶縁膜１１０Ｂの表面への第二金属の付着量は、１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の面密度である。かかる場合、大体、第二金属層１２２を形成した後の第三マスク１２１の表面への第二金属の付着量も、１．０×１０１４ａｔｏｍｓ／ｃｍ2以上、かつ、３．０×１０１５ａｔｏｍｓ／ｃｍ2以下の面密度となる。第二金属層１２２の形成方法は、実施形態１で説明した第一金属層形成工程Ｓ３００の第一金属層１１２の形成方法と同様の手段により実現することができる。
【００９２】
ここで、図１４（ａ）に示すように、第一導電型ＭＯＳＦＥＴ形成領域１０６においては、第三マスク１２１の上に第二金属層１２２が形成される。よって、第二金属層１２２と、表面に低濃度の第一金属層１１２を形成されたゲート絶縁膜１１０Ａと、が接することはない。
【００９３】
第二除去工程Ｓ４３０は、図１４（ｂ）に示すように第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第二金属層１２２および第三マスク１２１を除去する工程である。例えば、第二除去工程Ｓ４３０は、ドライエッチング法により第三マスク１２１をアッシングすることで、第二金属層１２２および第三マスク１２１を同一処理で除去する工程であってもよい。
【００９４】
なお、第二金属層形成工程Ｓ４２０と、第二除去工程Ｓ４３０と、の間に以下で説明する第四マスク形成工程Ｓ４２１が行われる場合、第二除去工程Ｓ４３０は、第二金属層除去工程Ｓ４３１と第三マスク除去工程Ｓ４３２と、を有する。
【００９５】
第二金属層除去工程Ｓ４３１は、ウエットエッチング法により、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第二金属層１２２を除去する工程である。ウエットエッチング法は、例えば、希塩酸、希フッ酸、その他の酸性溶液、純水、からなる群から選択した一つを用いて実現することができる。
【００９６】
また、第三マスク除去工程Ｓ４３２は、ドライエッチング法により、第三マスク１２１を除去する工程である。ドライエッチング法としては、例えば、酸素プラズマアッシング処理、または、水素および窒素の混合ガスから成るプラズマ処理を用いて実現することができる。
【００９７】
なお、第二除去工程Ｓ４３０、第二金属層除去工程Ｓ４３１、第三マスク除去工程Ｓ４３２は、それぞれ、実施形態１または２で説明した第一除去工程Ｓ４００、第一金属層除去工程Ｓ４０１、第一マスク除去工程Ｓ４０２、に準じて実現することができる。よって、ここでの詳細な説明は省略する。
【００９８】
第四マスク形成工程Ｓ４２１は、第二金属層形成工程Ｓ４２０の後（図１４（ａ）に示す状態の後）、かつ、第二除去工程Ｓ４３０の前に、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成された第二金属層１２２を覆わず、かつ、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成された第二金属層１２２を覆う第四マスク（図示せず）を形成する工程である。
【００９９】
第四マスクは、アモルファスカーボン薄膜、ポリイミド薄膜およびその他の有機系薄膜、および、フォトレジスト、からなる群から選択することができる。その形成方法は、実施形態２で説明した第二マスク形成工程Ｓ３１０に準じて実現することができる。よって、ここでの詳細な説明は省略する。
【０１００】
なお、第四マスクが、アモルファスカーボン薄膜、または、ポリイミド薄膜、または、その他の有機系薄膜、または、フォトレジスト、などである場合には、第二除去工程Ｓ４３０は第三マスク１２１と第四マスクを同一処理により除去する工程であってもよい。このようにした場合、半導体装置の製造における処理量を減らすことが可能となり、製造効率を上げることが可能となる。
【０１０１】
このような本実施形態の本半導体装置の製造方法によれば、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成されたゲート絶縁膜１１０Ａと、第二金属層１２２と、が接触することなく半導体装置を製造することができる。
【０１０２】
このため、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成されたゲート絶縁膜１１０Ａ上に、所定濃度以上の第二金属層１２２を構成する第二金属が付着することを回避することができる。
【０１０３】
よって、第一導電型ＭＯＳＦＥＴ形成領域１０６に形成されたゲート絶縁膜１１０Ａ上に所定濃度以上の前記第二金属が付着し、また、ゲート絶縁膜１１０Ａに所定濃度以上の前記第二金属が拡散した状態で、その上にゲート電極１２４Ａが形成されるという不都合が生じない。その結果、第一導電型ＭＯＳＦＥＴ１０１の閾値電圧のばらつきを増大させるという問題を回避することが可能となる。
【０１０４】
ここで、実施形態１〜３で説明した半導体装置の製造方法などを用いて製造することができる半導体装置１００（以下、「本半導体装置１００」という）（図１参照）の作用効果について説明する。
【０１０５】
図１５は、ゲート絶縁膜１１０Ａ（例：シリコン酸化膜）と、ゲート電極１２４Ａ（例：多結晶シリコン膜１１４ＡおよびＴｉＮ膜１１３Ａ）と、の間に第一金属層１１２（例：Ｌａ層）を介在した第一導電型ＭＯＳＦＥＴ１０１（ＮＭＯＳＦＥＴ）の、ゲート絶縁膜１１０Ａとゲート電極１２４Ａとの間におけるＬａ量に応じた閾値電圧（Ｖｔｈ）のシフト量の実験結果である。
【０１０６】
図示するグラフより、ゲート絶縁膜１１０Ａとゲート電極１２４Ａの間におけるＬａ付着量を面密度１．０×１０１４〜３．０×１０１５ａｔｏｍｓ／ｃｍ２の範囲で制御することにより、閾値電圧を２００ｍＶ〜５００ｍＶの範囲で直線的に制御できることがわかる。
【０１０７】
次に、図１６、１７を用いて説明した半導体装置の製造方法により、ＮＭＯＳＦＥＴのゲート絶縁膜５１０とゲート電極５１３の間におけるＬａ付着量を面密度１．０×１０１４〜３．０×１０１５ａｔｏｍｓ／ｃｍ２の範囲に制御して半導体装置を製造し、ＰＭＯＳＦＥＴのゲート絶縁膜５１０とゲート電極５１３の間におけるＬａ付着量を検出した。検出方法は、ＸＰＳ（Ｘ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）法を用い、ＬａによるＸＰＳスペクトル強度の標準試料との比較からＬａ量を決定した。本検出方法における分析下限の測定限界値は、１．０×１０９ａｔｏｍｓ／ｃｍ２である。
【０１０８】
検出の結果、ＰＭＯＳＦＥＴのゲート絶縁膜５１０とゲート電極５１３の間に、１．０×１０１２〜１．０×１０１３ａｔｍｓ／ｃｍ２程度の残留Ｌａが検出された。Ｌａの残留量１．０×１０１２ａｔｏｍｓ／ｃｍ２程度の場合、図１５を用いて閾値電圧のシフト量に換算すると、Ｖｔｈ約１０ｍＶの変動量に相当する。つまり、図１６、１７を用いて説明した方法で製造された半導体装置は、ＰＭＯＳＦＥＴの閾値電圧が１０ｍＶ以上ばらついてしまう。
【０１０９】
これに対し本半導体装置１００は、上記した半導体装置の製造方法と異なり、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂと、第一金属層（Ｌａ層）１１２と、が接触することなく半導体装置を製造することができる。
【０１１０】
このため、第二導電型ＭＯＳＦＥＴ１０２（ＰＭＯＳＦＥＴ）のゲート絶縁膜１１０Ｂとゲート電極１２４Ｂとの間における第一金属（Ｌａ）付着量を、図１６、１７を用いて説明した半導体装置の製造方法より小さくすることができる。すなわち、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の面密度とすることができる。
【０１１１】
これにより、第二導電型ＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂ上に所定濃度（１．０×１０１２ａｔｏｍｓ／ｃｍ２）以上の第一金属（例：Ｌａ）が付着し、また、ゲート絶縁膜１１０Ｂに所定濃度（１．０×１０１２ａｔｏｍｓ／ｃｍ２）以上の第一金属（例：Ｌａ）が拡散した状態で、その上にゲート電極１２４Ｂが形成されるという不都合が生じない。
【０１１２】
その結果、第二導電型ＭＯＳＦＥＴ１０２（ＰＭＯＳＦＥＴ）の閾値電圧のばらつきを１０ｍＶ以下という問題にならないレベルまで低減することができる。
【０１１３】
ここで、前述したように、ＸＰＳ法によるＬａの分析下限は、１．０×１０９ａｔｏｍｓ／ｃｍ２である。つまり、本半導体装置１００では、第二導電型ＭＯＳＦＥＴ１０２のゲート絶縁膜１１０Ｂとゲート電極１２４Ｂとの間におけるＬａ付着量を１．０×１０９ａｔｏｍｓ／ｃｍ２以上、かつ、１．０×１０１２ａｔｏｍｓ／ｃｍ２以下の範囲に低減することができる。
【０１１４】
なお、図１５を用いた上記説明は、図１に示すように、第一導電型ＭＯＳＦＥＴ１０１に第一金属層１１２を形成する場合における第二導電型ＭＯＳＦＥＴ１０２のゲート絶縁膜１１０Ｂとゲート電極１２４Ｂの間の残留第一金属量に着目した作用効果である。同様に、図１１に示すように、第二導電型ＭＯＳＦＥＴ１０２に第二金属層１２２を形成する場合における第一導電型ＭＯＳＦＥＴ１０１のゲート絶縁膜１１０Ａとゲート電極１２４Ａの間の残留第二金属量に着目しても同一の作用効果を得ることができる。
【符号の説明】
【０１１５】
１００        半導体装置
１０１        第一導電型ＭＯＳＦＥＴ
１０２        第二導電型ＭＯＳＦＥＴ
１０３        半導体基板
１０４        素子分離領域
１０５        犠牲酸化膜
１０６        第一導電型ＭＯＳＦＥＴ形成領域
１０７        第二導電型ＭＯＳＦＥＴ形成領域
１０８        Ｐウェル
１０９        Ｎウェル
１１０Ａ      ゲート絶縁膜
１１０Ｂ      ゲート絶縁膜
１１１        第一マスク
１１２        第一金属層
１１３Ａ      Ｔｉ、Ｔａ、Ｗの一つ以上を含む導電性材料からなる層
１１３Ｂ      Ｔｉ、Ｔａ、Ｗの一つ以上を含む導電性材料からなる層
１１４Ａ      多結晶シリコン膜、または、アモルファスシリコン膜からなる層
１１４Ｂ      多結晶シリコン膜、または、アモルファスシリコン膜からなる層
１１５        エクステンション領域
１１６        エクステンション領域
１１７        側壁絶縁膜
１１８        Ｎ型不純物拡散層
１１９        Ｐ型不純物拡散層
１２０        第二マスク
１２１        第三マスク
１２２        第二金属層
１２４Ａ      ゲート電極
１２４Ｂ      ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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