(57)【要約】【課題】高速に情報を入力することを可能とする半導体メモリー装置を提供する。【解決手段】半導体メモリー装置１は、アドレス線に入力される信号によって指定される複数のメモリセルにデータ線を介して複数のデータを入力する。高速入力処理部５３０が、予め定められる複数の閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する。【選択図】図１
2010061723.tif 000002
【特許請求の範囲】
【請求項１】
アドレス線に入力される信号によって指定される複数のメモリセルにデータ線を介して複数のデータを入力する半導体メモリー装置であって、
予め定められる複数の異なる閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する入力信号処理部
を備えることを特徴とする半導体メモリー装置。
【請求項２】
前記入力信号処理部は、
入力される少なくとも一つの前記多値の論理信号を分岐して前記閾値電圧の異なる複数の比較器で２値化する判定部と、前記論理信号に応じて前記判定部が出力する２値化された複数の出力信号を前記複数桁の２進数に変換するエンコード部と、
を備えることを特徴とする請求項１に記載の半導体メモリー装置。
【請求項３】
前記入力信号処理部は、
１又は複数の前記データ線の入力部に設けられる
ことを特徴とする請求項１または請求項２に記載の半導体メモリー装置。
【請求項４】
前記入力信号処理部は、
１又は複数の前記アドレス線の入力部に設けられる
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体メモリー装置。
【請求項５】
複数のメモリセルと、入力される選択信号に基づいて前記メモリセルを選択する行デコーダと、入力される選択信号に基づいて列制御線に接続する前記メモリセルを選択する列デコーダと、前記複数のメモリセルに対する書き込み及び読み出しをする情報を転送処理単位で一時的に記憶する揮発型記憶部と、外部から入力されるアドレス情報に基づいて前記複数のメモリセルを選択し、選択された前記複数のメモリセルの第１の選択信号と選択された前記複数のメモリセルに対応する前記揮発型記憶部の記憶領域の第２の選択信号とを関連付けて出力し、前記揮発型記憶部の記憶領域を選択する前記第２の選択信号を外部から入力される制御信号に応じて出力するアドレス制御部と、前記外部から入力される制御信号及び制御情報に基づいて前記書き込み及び読み出しを制御して、前記揮発型記憶部と前記複数のメモリセルとの間の情報を転送処理単位で転送させる制御処理部と、を備える半導体メモリー装置であって、
予め定められる複数の異なる閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する入力信号処理部と、
を備え、
前記入力信号処理部は、
前記外部から入力される制御信号及び制御情報に基づいて、前記揮発型記憶部への前記書き込みをする情報、前記アドレス制御部への前記アドレス情報、前記制御処理部への前記書き込み及び読み出しを制御する前記制御情報のうち少なくともいずれか一つの情報の入力処理を行う
ことを特徴とする半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値の論理信号を入力信号とする半導体メモリー装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリーで代表される、シリアル入力、シリアル出力のファイルメモリー型の半導体メモリー装置では、入力されるデータを一次的に保持する揮発性の記憶部に記憶させ、そこから不揮発性の記憶部にまとめて書き込む処理が行われている（例えば、特許文献１参照）。
昨今、このようなファイルメモリー型の半導体メモリー装置で扱うデータ量が多くなりその不揮発性の記憶部の容量の大容量化が進んでいる（例えば、非特許文献１参照）。
【特許文献１】特開２０００−１００１８４号公報
【非特許文献１】桑野、「ＮＡＮＤ型フラッシュＲＯＭの使い方」、ＣＱ出版社、Ｉｎｔｅｒｆａｃｅ（２００７年３月号）、ｐ．７７−７８．
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ファイルメモリー型の半導体メモリー装置における不揮発性の記憶部の容量の大容量化に伴い、一度に書き込まれるデータ量も増加させる方法がとられている。それに伴い、一度に書き込まれるデータ量に応じて書き込み処理時間が長くなる。
その書き込み処理時間は、データを半導体メモリー装置の揮発性のメモリー領域に入力する入力時間と、入力されたデータを不揮発性の記憶部に一括で書き込む転送書き込み時間とに分けられる。
例えば、１６Ｇｂｉｔ（ギガビット）すなわち２ＧＢｙｔｅ（ギガバイト）のファイルメモリーの場合、同時に書き込んだり、読み出したりするメモリー領域は、２ＫＢｙｔｅ（キロバイト（＝２０４８Ｂｙｔｅ（バイト）））となる。
このメモリー領域に書き込む場合、同時に２０４８個の書き込みデータをシリアルで入力すると、
【０００４】
２０４８×３０（ｎｓ）＝６１（μｓ（マイクロ秒））
【０００５】
の入力時間が必要になる。そのシリアル入力の入力サイクルは、３０ｎｓ（ナノ秒）とした。一方、転送書き込み時間は、２０４８Ｂｙｔｅ(バイト)を同時に一括で書き込むことになるので、約２００（μｓ（マイクロ秒））必要となる。この場合の書き込み処理時間は、約２６０（μｓ（マイクロ秒））となる。
【０００６】
さらに、高速化するために一括に書き込み処理をするデータ量を増加させて、４０９６Ｂｙｔｅ（バイト）の一括に書き込み処理を行うと、転送書き込み時間は約２００（μｓ（マイクロ秒））と変わらないが、シリアルで入力する入力時間は、
【０００７】
４０９６×３０（ｎｓ）＝１２２（μｓ（マイクロ秒））
【０００８】
となる。この場合の書き込み処理時間は、約３２０（μｓ（マイクロ秒））となる。
このように一括に書き込むデータ量を増加させると、書き込み処理時間に対する書き込みデータの入力時間の比率が高くなる。そのため、一括書き込みによる時間短縮の利点が損なわれ、高速化の妨げとなることが問題になる。
【０００９】
本発明は、上記課題を解決するためになされたもので、その目的は、高速に情報を入力することを可能とする半導体メモリー装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記問題を解決するために、本発明は、アドレス線に入力される信号によって指定される複数のメモリセルにデータ線を介して複数のデータを入力する半導体メモリー装置であって、予め定められる複数の異なる閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する入力信号処理部を備えることを特徴とする半導体メモリー装置である。
【００１１】
本発明は、上記発明の半導体メモリー装置において、前記入力信号処理部は、入力される少なくとも一つの前記多値の論理信号を分岐して前記閾値電圧の異なる複数の比較器で２値化する判定部と、前記論理信号に応じて前記判定部が出力する２値化された複数の出力信号を前記複数桁の２進数に変換するエンコード部と、を備えることとする。
【００１２】
本発明は、上記発明の半導体メモリー装置において、前記入力信号処理部は、１又は複数の前記データ線の入力部に設けられることとする。
【００１３】
本発明は、上記発明の半導体メモリー装置において、前記入力信号処理部は、１又は複数の前記アドレス線の入力部に設けられることとする。
【００１４】
本発明は、複数のメモリセルと、入力される選択信号に基づいて前記メモリセルを選択する行デコーダと、入力される選択信号に基づいて列制御線に接続する前記メモリセルを選択する列デコーダと、前記複数のメモリセルに対する書き込み及び読み出しをする情報を転送処理単位で一時的に記憶する揮発型記憶部と、外部から入力されるアドレス情報に基づいて前記複数のメモリセルを選択し、選択された前記複数のメモリセルの第１の選択信号と選択された前記複数のメモリセルに対応する前記揮発型記憶部の記憶領域の第２の選択信号とを関連付けて出力し、前記揮発型記憶部の記憶領域を選択する前記第２の選択信号を外部から入力される制御信号に応じて出力するアドレス制御部と、前記外部から入力される制御信号及び制御情報に基づいて前記書き込み及び読み出しを制御して、前記揮発型記憶部と前記複数のメモリセルとの間の情報を転送処理単位で転送させる制御処理部と、を備える半導体メモリー装置であって、予め定められる複数の異なる閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する入力信号処理部と、を備え、前記入力信号処理部は、前記外部から入力される制御信号及び制御情報に基づいて、前記揮発型記憶部への前記書き込みをする情報、前記アドレス制御部への前記アドレス情報、前記制御処理部への前記書き込み及び読み出しを制御する前記制御情報のうち少なくともいずれか一つの情報の入力処理を行うことを特徴とする半導体メモリー装置である。
【発明の効果】
【００１５】
この発明によれば、半導体メモリー装置は、アドレス線に入力される信号によって指定される複数のメモリセルにデータ線を介してそれぞれのデータを同時に入力する。そして、半導体メモリー装置における入力信号処理部は、予め定められる複数の異なる閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する処理をする。
これにより、同じ情報量を取り込む際に入力処理回数を減らすことができ、入力処理を高速化することができる。
【００１６】
また、この発明によれば、上記に記載の半導体メモリー装置において、入力信号処理部は、判定部とエンコード部を設けることとする。判定部は、入力される少なくとも一つの多値の論理信号を分岐して閾値電圧の異なる複数の比較器で２値化する。エンコード部は、論理信号に応じて判定部が出力する２値化された複数の出力信号を複数桁の２進数に変換する。
これにより、入力信号に多値の論理信号を用いることができ、１回の入力処理で取り込む信号に複数の情報を含ませることができる。信号ごとに含まれる複数の情報を、一度に取り込むことができ、取り込み回数を減らすことができ、入力処理を高速化することができる。
【００１７】
また、この発明によれば、上記に記載の半導体メモリー装置において、入力信号処理部は、１又は複数のデータ線の入力部に設けられることとする。
これにより、データ線からの入力処理を高速化することができる。
【００１８】
また、この発明によれば、上記に記載の半導体メモリー装置において、前記入力信号処理部は、１又は複数のアドレス線の入力部に設けられることとする。
これにより、アドレス線からの入力処理を高速化することができる。
【００１９】
また、この発明によれば、入力信号処理部は、予め定められる複数の異なる閾値電圧で分割される複数の電圧範囲を定め、前記外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する。また、入力信号処理部は、外部から入力される制御信号及び制御情報に基づいて、揮発型記憶部への書き込みをする情報、アドレス制御部へのアドレス情報、制御処理部への書き込み及び読み出しを制御する制御情報のうち少なくともいずれか一つの情報の入力処理を行う。
これにより、半導体メモリー装置は、多値の論理信号で示されるデータ、アドレス情報、制御情報についての入力処理を行うことができ、外部からの情報を入力する入力処理を高速化し効率よく行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面を参照して説明する。
図１は、本実施形態による半導体メモリー装置の構成を示す概略ブロック図である。
この図に示される半導体メモリー装置１は、ＮＡＮＤ型フラッシュメモリーを示す。
半導体メモリー装置１は、メモリー領域１００、レジスタ２００、アドレス制御部３１０、制御処理部４１０、入出力バッファ部５１０、出力バッファ部５２０、高速入力処理部５３０を備える。
【００２１】
半導体メモリー装置１におけるメモリー領域１００は、半導体メモリー装置１における記憶領域である。メモリー領域１００は、メモリセルアレイ１００Ｍ、行線制御部（行デコーダ）１２０、列線制御部（列デコーダ）１３０を備える。
メモリセルアレイ１００Ｍは、２次元に配列された複数のメモリセルを備え、各メモリセルは行線と列線を介して入力される選択信号に基づいて選択され、選択されたメモリセルに対して消去・書き込み・読み出し処理が行われる。行線制御部１２０は、入力される選択信号に基づいて、メモリセルアレイ１００Ｍにおいて選択するメモリセルが接続されている行線に対して選択信号を出力する。列線制御部１３０は、入力される選択信号に基づいて、メモリセルアレイ１００Ｍにおいて選択するメモリセルが接続されている列線に対して選択信号を出力する。
【００２２】
図２を参照し、メモリセルアレイ１００Ｍにおける構成例について説明する。
（ａ）は、複数連なって配置されるメモリセルの接続関係を示す概略ブロック図である。この図に示される複数のメモリセルには、情報を記憶する単位となるメモリセルＱｎ１〜Ｑｎ３２と、メモリセルＱｎ１〜Ｑｎ３２をそれぞれ選択する制御信号が入力される行線ＷＬ１〜ＷＬ３２と、直列に接続されたメモリセルＱｎ１〜Ｑｎ３２が選択される際に書き込み時や読み出し時などにその情報が入出力される列線ＣＬｎと、直列に接続されたメモリセルＱｎ１〜Ｑｎ３２の一端が接続される基準電位が示されている。
メモリセルＱｎ１〜Ｑｎ３２は、それぞれがＭＯＳトランジスタとして機能する半導体素子であり、図示される半導体素子は、コントロールゲートを有するフローティングゲート型ＭＯＳ（Metal-Oxide Semiconductor）トランジスタを例として示されている。各半導体素子のコントロールゲートは、メモリセルＱｎ１〜Ｑｎ３２を選択する制御信号がそれぞれ入力される行線ＷＬ１〜ＷＬ３２に接続される。
【００２３】
ソース電位が印加されるソース線ＳＬには、直列に接続されたメモリセルＱｎ１〜Ｑｎ３２の一端（ソース）が接続され、直列に接続されたメモリセルＱｎ１〜Ｑｎ３２の他端（ドレイン）には、列線ＣＬｎが接続される。接続される列線ＣＬｎには、図示されない列線制御部１３０が接続され、列線制御部１３０に入力されるアドレス情報にしたがってメモリセルＱｎ１〜Ｑｎ３２のいずれかが選択された場合に、選択されたメモリセルに対して列線ＣＬｎを介して消去・書き込み・読み出しに必要な情報が転送される。
メモリセルＱｎ１〜Ｑｎ３２のコントロールゲートには、それぞれ行線ＷＬ１〜ＷＬ３２が接続され、選択されるメモリセルに対しての制御信号が入力される。
【００２４】
（ｂ）は、その記憶セル部を示す平面図である。
シリコン基板の上には、素子分離絶縁膜で囲まれた領域にメモリセルＱｎ１〜Ｑｎ３２が連なって形成されている。各メモリセルＱｎ１〜Ｑｎ３２は、基板に絶縁膜を介してフローティングゲート（ＦＧ）が形成され、電荷蓄積層を形成する。この上に絶縁膜を介してコントロールゲートが形成され、コントロールゲートはそれぞれの行線ＷＬ１〜ＷＬ３２に接続されている。
【００２５】
また、半導体メモリー装置１におけるレジスタ２００は、メモリー領域１００に対する書き込み・読み出し処理において一時的に情報を記憶する揮発型の記憶領域である。
図を参照し、シリアル入出力を行う半導体メモリー装置１におけるメモリー領域１００とレジスタ２００に関する動作について説明する。
図３は、半導体メモリー装置の消去動作を示す図である。
この図には、半導体メモリー装置１におけるメモリー領域１００と、メモリー領域１００に設けられたブロック処理領域１１０と、レジスタ２００が示されている。
前述した構成と同じ構成には同じ符号を付け、異なる構成のブロック処理領域１１０について説明する。
メモリー領域１００は、複数のブロックに分割され、その一つがブロック処理領域１１０として示される。ブロック処理領域１１０は、そのブロック単位で、消去動作・書き込み動作・読み出し動作が行われる領域である。この図に示されるブロック処理領域１１０の容量は、２０４８（２ｋＢｙｔｅ（キロバイト）×８ｂｉｔ（ビット））列×３２行のブロックを例に示すと、５２４，２８８セルの記憶領域を同時に処理することとなる。レジスタ２００は、ブロック処理領域１１０に対する消去動作・書き込み動作・読み出し動作が行われる際に、一時的に入出力する情報を記憶する領域となる。この図に示される消去動作では、そのブロック処理領域１１０に対する一度の消去処理でブロック処理領域に記憶されている情報が消去される。また、消去動作では、レジスタ２００が介在することなく処理される。
【００２６】
図４は、半導体メモリー装置の書き込み動作を示す図である。
前述した構成と同じ構成には同じ符号を付け、異なる構成のページ１１１について説明する。
メモリー領域１００におけるブロック処理領域１１０は、複数のページに分割され、その一つがページ１１１として示される。ページ１１１は、そのページ単位で、書き込み動作・読み出し動作が行われる領域である。この図に示されるページ１１１の容量は、２０４８Ｂｙｔｅ（バイト（＝２ｋＢｙｔｅ（キロバイト）））の例を示す。１ページの容量である２ｋＢｙｔｅ（キロバイト）は、１６，３８４セル（２０４８×８ｂｉｔ（ビット））となる。その１ページの記憶領域を同時に書き込み処理することとなる。また、レジスタ２００には、１ページ分のデータがシリアル入力で入力される。そして、レジスタ２００からページ１１１にページ単位での書き込み処理が行われる。
【００２７】
図５は、半導体メモリー装置の読み出し動作を示す図である。
前述した構成と同じ構成には同じ符号を付け、レジスタ２００を介しての読み出し動作について説明する。
ページ１１１からレジスタ２００にページ単位での読み出し処理が行われる。そして、レジスタ２００から、１ページ分のデータがシリアル出力で出力される。
【００２８】
また、半導体メモリー装置１におけるアドレス制御部３１０は、入力されるアドレス情報と制御信号に基づいて選択されるメモリセルに対しての選択信号を生成し、メモリー領域１００の行線制御部１２０及び列線制御部１３０に入力する。また、アドレス制御部３１０は、レジスタ２００に対して、情報転送時に必要となるレジスタ２００のアドレス情報を出力する。このアドレス制御部３１０が出力する選択信号により、行線制御部１２０、列線制御部１３０及びレジスタ２００が連携して動作することが可能となり、半導体メモリー装置１の内部での転送処理が行える。
【００２９】
半導体メモリー装置１における制御処理部４１０は、入力される制御信号及び制御情報(コマンド)に基づいて、半導体メモリー装置１における各処理におけるタイミング信号を生成し、レジスタ２００、アドレス制御部３１０に出力する。制御処理部４１０は、入力される制御情報(コマンド)を記憶する記憶部と、記憶された情報を判定する判定処理部を有する。また、制御処理部４１０は、生成したタイミング信号に基づき、処理状態を示す信号を出力する。
【００３０】
図を参照し、入出力バッファ部５１０、出力バッファ部５２０及び高速入力処理部５３０を介して入出力される半導体メモリー装置１の入出力信号について説明する。
図６は、半導体メモリー装置１の外部との接続を示す構成例である。
この図には、半導体メモリー装置１と、半導体メモリー装置１が接続されるシステムバス(System  Bus)２が示されている。このシステムバス２に接続される信号は複数あり、情報を入出力するデータバスの信号と、情報を入出力する制御を行う制御信号とがある。
この図に示されるデータバスは、８ｂｉｔ（ビット）並列に入出力が行える例が示される。また、このシステムバス２とのインターフェース仕様には、コマンド入力方式を用いる。このコマンド入力方式により、アドレス入力と、データ入力と、データ出力の全ての情報の入出力を共通に用いるＩ／Ｏ１端子〜Ｉ／Ｏ８端子(以下、Ｉ／Ｏ１端子〜Ｉ／Ｏ８端子をまとめて「Ｉ／Ｏ端子」と記す。)の８つの端子のみで行うことができる。それらの端子を用いてシリアル入力、シリアル出力とすることで、ピン数を大幅に減らすことができ、さらに、メモリー容量にも依存することなくピン配置の互換性を保つことができる。
【００３１】
また、半導体メモリー装置１は、Ｉ／Ｏ端子の入出力タイミングを制御する信号が入出力される制御信号端子として、／ＣＥ端子、／ＲＥ端子、／ＷＥ端子、Ｒ／ＢＹ端子、ＡＬＥ端子、ＣＬＥ端子、／ＷＰ端子を備える。
各制御信号端子（／ＣＥ端子、／ＲＥ端子、／ＷＥ端子、Ｒ／ＢＹ端子、ＡＬＥ端子、ＣＬＥ端子及び／ＷＰ端子）には、それぞれの制御信号として／ＣＥ信号、／ＲＥ信号、／ＷＥ信号、Ｒ／ＢＹ信号、ＡＬＥ信号、ＣＬＥ信号、／ＷＰ信号が入力される。また、Ｒ／ＢＹ端子には、ステータス表示信号としてＲ／ＢＹ信号が出力される。
【００３２】
各信号の機能について説明する。
／ＣＥ信号は、チップ・イネーブル信号を示し、半導体メモリー装置の選択信号として用いられる入力信号である。／ＲＥ信号は、リード・イネーブル信号を示し、Ｉ／Ｏ端子を介してデータを読み出す際に使用される入力信号である。／ＷＥ信号は、ライト・イネーブル信号を示し、Ｉ／Ｏ端子を介してデータを書き込む際に使用される入力信号である。ＡＬＥ信号は、アドレス・ラッチ・イネーブル信号を示し、アドレス情報又は入力データを半導体メモリー装置内部のアドレス・レジスタに取り込む際に使用される入力信号である。この信号に「Ｈ（ハイ）」が入力されているときに／ＷＥ信号が立ち上がることによりアドレス情報が取り込まれ、この信号に「Ｌ（ロー）」が入力されているときに／ＷＥ信号が立ち上がることにより入力データが取り込まれる。ＣＬＥ信号は、コマンド・ラッチ・イネーブル信号を示し、動作コマンドを半導体メモリー装置内部のコマンド・レジスタに取り込む際に使用される入力信号である。／ＷＰ信号は、ライト・プロテクト信号を示し、入力信号が不確定なときなどに、予期せぬ書き込みや消去が行われないようにするための信号である。Ｒ／ＢＹ信号は、レディー・ビジー信号を示し、半導体メモリー装置内部の動作状態を表示する信号である。
【００３３】
半導体メモリー装置１では、書き込み・読み出しの情報並びに制御信号などが入出力バッファ部５１０、出力バッファ部５２０及び高速入力処理部５３０を介してそれぞれ入出力される。
半導体メモリー装置１における入出力バッファ部５１０は、制御信号の入力処理及び状態表示信号の出力処理を行う入出力処理部である。出力バッファ部５２０は、読み出しデータをＩ／Ｏ端子に出力する出力処理部である。高速入力処理部５３０は、Ｉ／Ｏ端子から入力されるアドレス情報、書き込みデータ及び制御情報（コマンド）の入力処理を行う入力処理部である。
【００３４】
図を参照し、高速入力処理部５３０の詳細について説明する。
図７は、高速入力処理部５３０における入出力の関係を示す図である。
この図に示される表は、高速入力処理部５３０に入力される信号の標準電圧と、入力される信号の電圧が示す情報を２進数化した結果と、その情報を連続する２つのメモリセルに書き込むデータの関連付けを示す。
この表の各列の項目は、入力信号の「入力電圧（４値）」、入力信号が有する情報を示す「２進ロジック」、出力信号である「ＤＩＮ＊（Ｏｄｄ）」及び「ＤＩＮ＊（Ｅｖｅｎ）」を示す。また、各行の項目は、入力される入力信号ＤＩＮの標準電圧として、０．０Ｖ（ボルト）、０．６Ｖ（ボルト）、１．２Ｖ（ボルト）、１．８Ｖ（ボルト）を示す。
この表には、入力信号の電圧に応じて変換された各列の論理値が示される。例えば、入力電圧が０．６Ｖ（ボルト）であれば、その入力電圧を変換して、出力信号ＤＩＮ＊（Ｏｄｄ）及びＤＩＮ＊（Ｅｖｅｎ）には、それぞれ「１」と「０」が出力される。
【００３５】
図を参照し、半導体メモリー装置１における高速入力処理部５３０の構成について説明する。
図８は、高速入力処理部５３０の構成を示すブロック図である。
半導体メモリー装置１における高速入力処理部５３０は、比較処理部１０と、エンコーダ部２０を備える。
高速入力処理部５３０における比較処理部１０は、Ｉ／Ｏ端子から入力される信号ＤＩＮ１〜ＤＩＮｎの電圧を予め定められた閾値と比較することにより判定し、判定した結果を出力信号ｄｉｎ１１〜ｄｉｎ８３で出力する複数の電圧比較回路１１、１２、・・・、１８を備える。
【００３６】
図９は、比較処理部１０における一つの電圧比較回路１１の構成を示すブロック図である。
この図に示される電圧比較回路１１は、入力信号ＤＩＮ１が入力される入力端子ＴＤＩＮ１と、コンパレータＣＭＰ１１、１２及び１３を備える。
入力端子ＴＤＩＮ１には、各コンパレータＣＭＰ１１、１２及び１３の非反転入力が接続され、各コンパレータＣＭＰ１１、１２及び１３の反転入力は、それぞれ基準電位Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３にそれぞれ接続される。また、各コンパレータＣＭＰ１１、１２及び１３の出力は、出力端子Ｔｄｉｎ１１、１２及び１３に接続される。この図における基準電位Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３は、それぞれ０．３Ｖ（ボルト）、０．９Ｖ（ボルト）及び１．５Ｖ（ボルト）である。
電圧比較回路１１は、一つの入力端子ＴＤＩＮ１に入力される信号の電圧を、基準電位Ｖｒｅｆ１、Ｖｒｅｆ２及びＶｒｅｆ３で定められる閾値電圧で判定し、入力されている信号の電圧が、段階的に設定される閾値のどの範囲に相当するかを判定する。この図に示される電圧比較回路１１は、入力される信号が４つに分割された電圧範囲のどの範囲の電圧で入力されているかを判定できる。
【００３７】
図１０は、エンコーダ部２０における一つのエンコーダ回路２１の構成を示すブロック図である。
エンコーダ回路２１は、インバータＩＶ１、ＩＶ２及びＩＶ３並びにＮＯＲ(ノア)１及びＮＯＲ２を備える。
入力端子Ｔｄｉｎ２は、インバータＩＶ１の入力端子に接続される。入力端子Ｔｄｉｎ１は、ＮＯＲ１の一方の入力端子に接続され、ＮＯＲ１の他方の入力端子にインバータＩＶ１の出力端子が接続される。入力端子Ｔｄｉｎ３は、ＮＯＲ２の一方の入力端子に接続され、ＮＯＲ２の他方の入力端子にはＮＯＲ１の出力端子が接続され、インバータＩＶ３を介して出力端子ＴＤＩＮ＊（Ｏｄｄ）に接続される。インバータＩＶ１の出力端子は、インバータＩＶ２を介して出力端子ＴＤＩＮ＊（Ｅｖｅｎ）に接続される。
【００３８】
図１１は、高速入力処理部５３０における電圧判定回路１１とエンコーダ回路２１の動作を示す図である。
図に示される表は、高速入力処理部５３０に入力される信号の標準電圧と、それぞれの入力レベルにおける電圧判定回路１１の出力信号と、エンコーダ回路２１の出力信号の関係を示す。この表の各列の項目は、入力される入力信号ＤＩＮの標準電圧として、０．０Ｖ（ボルト）、０．６Ｖ（ボルト）、１．２Ｖ（ボルト）、１．８Ｖ（ボルト）を示す。この表の各行の項目は、中間信号ｄｉｎ１、２及び３と、出力信号ＤＩＮ＊（Ｏｄｄ）及びＤＩＮ＊（Ｅｖｅｎ）を示す。各列と各行とで示される配列では、入力信号ＤＩＮの電圧に応じた各信号の論理状態が示される。
【００３９】
図を参照し、半導体メモリー装置の入出力信号のタイミングについて説明する。
図１２は、半導体メモリー装置のアドレス情報入力処理を示すタイミングチャートである。
この図に示されるタイミングチャートには、サイクルＴＣＭＤ１で入力されるコマンドにしたがって、それに続くサイクルＴＡ１〜ＴＡ３によってアドレス情報が入力される動作が行われる際に各信号を遷移させるタイミングが示されている。このタイミングチャートにしたがって各サイクルでの信号の遷移を説明する。
【００４０】
アドレス情報入力処理に先立ち、ＣＬＥ端子には「Ｌ（ロー）」が、／ＣＥ端子には「Ｌ（ロー）」が、／ＷＥ端子には「Ｈ（ハイ）」が、ＡＬＥ端子には「Ｌ（ロー）」がそれぞれ入力される。それにより、Ｉ／Ｏ端子は、ハイインピーダンスとなる（時刻ｔａ０）。
【００４１】
サイクルＴＣＭＤ１では、ＣＬＥ端子に「Ｈ（ハイ）」が、／ＷＥ端子には「Ｌ（ロー）」がそれぞれ入力され、Ｉ／Ｏ端子にコマンド（ＣＭＤ）情報を示す信号がシステムバス２を介して設定される。／ＷＥ端子に「Ｈ（ハイ）」が入力されると、／ＷＥ信号の立ち上がりのタイミングでＩ／Ｏ端子に設定されている信号によって示される情報が、内部のコマンド判定部における記憶部に記録される。その記憶部に記憶されたコマンド（ＣＭＤ）情報の判定処理が行われ、続くサイクルではアドレス情報が入力されるサイクルであると判定される。再び／ＣＥ端子には、「Ｌ（ロー）」が、入力されＩ／Ｏ端子は、ハイインピーダンスとなる（時刻ｔａ１）。
【００４２】
サイクルＴＡ１では、ＡＬＥ端子には「Ｈ（ハイ）」が、／ＷＥ端子には「Ｌ（ロー）」がそれぞれ入力され、Ｉ／Ｏ端子にアドレス情報（Ａｄｄ）を示す信号がシステムバス２を介して設定される。／ＷＥ端子に「Ｈ（ハイ）」が入力されると、／ＷＥ信号の立ち上がりのタイミングでＩ／Ｏ端子に設定されている信号が、内部のアドレス判定部に取り込まれ、アドレス情報の一部として設定される。再び／ＣＥ端子には「Ｌ（ロー）」が入力され、Ｉ／Ｏ端子は、ハイインピーダンスとなる（時刻ｔａ２）。
サイクルＴＡ２とサイクルＴＡ３では、サイクルＴＡ１と同じ動作のサイクルが繰り返し行われ、分割してアドレス情報が取り込まれることとなる。
この図に示されるアドレス情報の入力は、３サイクルで行われるが、入力される情報は６ｂｙｔｅ（バイト）の情報として入力することができる。
【００４３】
図１３は、半導体メモリー装置のデータ入力処理を示すタイミングチャートである。
このタイミングチャートには、サイクルＴＣＭＤ２で入力されるコマンドにしたがって、それに続くサイクルＴＤ１〜ＴＤ３によってデータ情報が入力される動作が行われる際に各信号を遷移させるタイミングが示されている。このタイミングチャートにしたがって各サイクルでの信号の遷移を説明する。
【００４４】
アドレス情報入力処理に先立ち、ＣＬＥ端子には「Ｌ（ロー）」が、／ＣＥ端子には「Ｌ（ロー）」が、／ＷＥ端子には「Ｈ（ハイ）」が、ＡＬＥ端子には「Ｌ（ロー）」がそれぞれ入力される。それにより、Ｉ／Ｏ端子は、ハイインピーダンスとなる（時刻ｔｄ０）。
【００４５】
サイクルＴＣＭＤ２では、ＣＬＥ端子に「Ｈ（ハイ）」が、／ＷＥ端子には「Ｌ（ロー）」がそれぞれ入力され、Ｉ／Ｏ端子にコマンド（ＣＭＤ）情報を示す信号がシステムバス２を介して設定される。／ＷＥ端子に、「Ｈ（ハイ）」が入力されると、／ＷＥ信号の立ち上がりのタイミングでＩ／Ｏ端子に設定されている信号が、内部のコマンド判定部における記憶部に記録される。その記憶部に記憶されたコマンド（ＣＭＤ）情報が、コマンド情報として判定処理が行われ、続くサイクルではデータ情報が入力されるサイクルであると判定される。再び／ＣＥ端子には、「Ｌ（ロー）」が、入力されＩ／Ｏ端子は、ハイインピーダンスとなる（時刻ｔｄ１）。
【００４６】
サイクルＴＤ１では、ＡＬＥ端子には「Ｈ（ハイ）」が、／ＷＥ端子には「Ｌ（ロー）」がそれぞれ入力され、Ｉ／Ｏ端子に入力データ（Ｄａｔａ）を示す信号がシステムバス２を介して設定される。／ＷＥ端子に「Ｈ（ハイ）」が入力されると、／ＷＥ信号の立ち上がりのタイミングでＩ／Ｏ端子に設定されている信号が、内部のレジスタに記録される。再び／ＣＥ端子には「Ｌ（ロー）」が入力され、Ｉ／Ｏ端子は、ハイインピーダンスとなる（時刻ｔｄ２）。
サイクルＴＤ２とサイクルＴＤ３では、サイクルＴＤ１と同じ動作のサイクルが繰り返し行われ、分割してデータ情報が繰り返しレジスタに記憶されることとなる。
この図に示されるデータ入力は、３サイクルで行われるが、入力される情報は６ｂｙｔｅ（バイト）の情報として入力することができる。
【００４７】
図１４は、半導体メモリー装置のデータ入力処理を示すタイミングチャートである。
このタイミングチャートには、連続するアドレスＡ０からＡ９で示される記憶領域に１０個のデータを５サイクルで記録する動作における各信号の遷移のタイミングが示されている。各サイクルにおける信号の遷移を説明する。
このタイミングチャートに示されるアドレス情報（Ａｄｄｒｅｓｓ（ＡＤＤ））、入力信号ＤＩＮ、並びに、出力信号ＤＩＮ＊（Ｏｄｄ）及びＤＩＮ＊（Ｅｖｅｎ）の詳細は、上記説明を参照することとし、各サイクルにおける遷移について説明する。
【００４８】
サイクルＴ０では、アドレス情報として、「Ａ０」が設定され、入力信号ＤＩＮには、１．２Ｖ（ボルト）が入力されることにより、出力信号ＤＩＮ＊（Ｏｄｄ）には、「Ｈ（ハイ）」が、ＤＩＮ＊（Ｅｖｅｎ）には、「Ｌ（ロー）」が出力される。サイクルＴ１では、アドレス情報として、「Ａ２」が設定され、入力信号ＤＩＮには、０．６Ｖ（ボルト）が入力されることにより、出力信号ＤＩＮ＊（Ｏｄｄ）には、「Ｌ（ロー）」が、ＤＩＮ＊（Ｅｖｅｎ）には、「Ｈ（ハイ）」が出力される。サイクルＴ２では、アドレス情報として、「Ａ４」が設定され、入力信号ＤＩＮには、０．０Ｖ（ボルト）が入力されることにより、出力信号ＤＩＮ＊（Ｏｄｄ）には、「Ｌ（ロー）」が、ＤＩＮ＊（Ｅｖｅｎ）には、「Ｌ（ロー）」が出力される。サイクルＴ３では、アドレス情報として、「Ａ６」が設定され、入力信号ＤＩＮには、１．８Ｖ（ボルト）が入力されることにより、出力信号ＤＩＮ＊（Ｏｄｄ）には、「Ｈ（ハイ）」が、ＤＩＮ＊（Ｅｖｅｎ）には、「Ｈ（ハイ）」が出力される。サイクルＴ４では、アドレス情報として、「Ａ８」が設定され、入力信号ＤＩＮには、０．６Ｖ（ボルト）が再び入力されることにより、出力信号ＤＩＮ＊（Ｏｄｄ）には、「Ｌ（ロー）」が、ＤＩＮ＊（Ｅｖｅｎ）には、「Ｈ（ハイ）」が出力される。
【００４９】
このように、一つのサイクルでＤＩＮ＊（Ｏｄｄ）とＤＩＮ＊（Ｅｖｅｎ）で示される各セルにデータを書き込むことができる。このＤＩＮ＊（Ｏｄｄ）とＤＩＮ＊（Ｅｖｅｎ）を参照する指標となるアドレスは、Ａｉ（ｉは整数）で示される。連続する２つのセルに同時に書き込むことができる。すなわち、アドレスＡｉ（ｉ＝２×ｎ）には、出力信号ＤＩＮ＊（Ｏｄｄ）で示される情報が、アドレスＡｉ（ｉ＝２×ｎ＋１）には、出力信号ＤＩＮ＊（Ｅｖｅｎ）で示される情報が同じ書き込みサイクルで同時に書き込まれる。
【００５０】
図１５は、図１４に示した動作を表として示した図である。
アドレスＡ０とＡ１、アドレスＡ２とＡ３、アドレスＡ４とＡ５、アドレスＡ６とＡ７、アドレスＡ８とＡ９には、１回の入力処理で取り込まれたデータを同じサイクルにおいて、２つのアドレスに書き込みが行われる。すなわち、１０個のデータを書き込むには、５回の取り込みで行うことができ、５サイクルの書き込みサイクルで処理される。
【００５１】
図１６は、従来の実施形態による半導体メモリー装置のデータ入力処理を示すタイミングチャートである。
入力信号に多値の論理信号を用いない入力方法では、１回の入力処理で取り込まれたデータは、その都度、所定のアドレスに書き込みが行われる。
また、図１７は、図１６に示した動作を表として示した図である。
アドレスＡ０からＡ９まで、順に、１回の入力処理で取り込まれたデータを同じサイクルにおいて、その都度書き込みが行われる。
すなわち、１０個のデータを書き込むには、１０回の取り込みが必要となり、１０サイクルの書き込みサイクルで処理される。前述の本実施形態における書き込み処理では、入力信号に４値での論理信号として定義したので、従来の方法の半分のサイクル数で入力処理を行うことが可能となる。
【００５２】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本実施形態における半導体メモリー装置として、ＮＡＮＤ型フラッシュメモリーを例として示したが、他の構成の半導体メモリー装置であってもよい。
また、高速入力処理を行う端子をアドレス用端子とデータ用端子とを共通にして用いるＩ／Ｏ端子として説明したが、アドレス用端子とデータ用端子を分離した構成の半導体メモリー装置に適用してもよい。
また、同時に入力する信号数を８個のＩ／Ｏ端子によって処理することとしたが、必要とされる信号数に合わせて他の信号数としてもよい。
【００５３】
また、入力される信号の電圧をさらに細分化された電圧範囲で判定する場合には、図１８に示すように、前述の電圧判定回路１１の代わりに電圧比較回路３１とすることも可能である。この電圧比較回路１１ｂは、入力信号ＤＩＮ１が入力される入力端子ＴＤＩＮ１と、コンパレータＣＭＰ３１、３２、３３、３４、３５、３６及び３７を備える。
入力端子ＴＤＩＮ１には、各コンパレータＣＭＰ３１、３２、３３、３４、３５、３６及び３７の非反転入力が接続され、各コンパレータＣＭＰ３１、３２、３３、３４、３５、３６及び３７の反転入力は、基準電位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒｅｆ４、Ｖｒｅｆ５、Ｖｒｅｆ６及びＶｒｅｆ７にそれぞれ接続される。また、各コンパレータＣＭＰ３１、３２、３３、３４、３５、３６及び３７の出力は、出力端子Ｔｄｉｎ１１、１２、１３、１４、１５、１６及び１７にそれぞれ接続される。
この図における基準電位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒｅｆ４、Ｖｒｅｆ５、Ｖｒｅｆ６及びＶｒｅｆ７は、それぞれ０．８Ｖ（ボルト）、０．９Ｖ（ボルト）、１．０Ｖ（ボルト）、１．１Ｖ（ボルト）、１．２Ｖ（ボルト）、１．３Ｖ（ボルト）、１．４Ｖ（ボルト）である。すなわち、電圧比較回路３１は、入力される信号を８つに分割された電圧範囲の信号が入力されているかを判定できる。そして、電圧比較回路３１に接続されるエンコーダも、８入力３出力型のプライオリティ・エンコーダ回路を適応することにより同時に入力することができる情報を３ｂｉｔ（ビット）とすることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態による半導体メモリー装置の構成を示す概略ブロック図である。
【図２】本実施形態による半導体メモリー装置におけるメモリセルの構成を示す概略ブロック図である。
【図３】本実施形態による半導体メモリー装置の消去動作を示す図である。
【図４】本実施形態による半導体メモリー装置の書き込み動作を示す図である。
【図５】本実施形態による半導体メモリー装置の読み出し動作を示す図である。
【図６】本実施形態による半導体メモリー装置の外部との接続を示す構成例である。
【図７】従来の実施形態による半導体メモリー装置のデータ入力処理を示す図である。
【図８】本実施形態による高速入力回路の構成を示すブロック図（その１）である。
【図９】本実施形態による高速入力回路の構成を示すブロック図（その２）である。
【図１０】本実施形態による高速入力回路の構成を示すブロック図（その３）である。
【図１１】本実施形態による高速入力回路の動作を示す図である。
【図１２】本実施形態による半導体メモリー装置のアドレス情報入力処理を示すタイミングチャートである。
【図１３】本実施形態による半導体メモリー装置のデータ入力処理を示すタイミングチャートである。
【図１４】本実施形態による半導体メモリー装置の連続するデータ入力処理を示すタイミングチャートである。
【図１５】本実施形態による半導体メモリー装置のデータ入力処理を示す図である。
【図１６】従来の実施形態による半導体メモリー装置の連続するデータ入力処理を示すタイミングチャートである。
【図１７】従来の実施形態による半導体メモリー装置のデータ入力処理を示す図である。
【図１８】本実施形態による高速入力回路の構成を示すブロック図（その２）である。
【符号の説明】
【００５５】
１  半導体メモリー装置１
１００  メモリー領域、１００Ｍ  メモリセルアレイ
１２０  行線制御部、１３０  列線制御部
２００  レジスタ
３１０  アドレス制御部
４１０  制御処理部
５１０  入出力バッファ部、５２０  出力バッファ部、５３０  高速入力処理部
【図１】
2010061723.tif 000003
【図２】
2010061723.tif 000004
【図３】
2010061723.tif 000005
【図４】
2010061723.tif 000006
【図５】
2010061723.tif 000007
【図６】
2010061723.tif 000008
【図７】
2010061723.tif 000009
【図８】
2010061723.tif 000010
【図９】
2010061723.tif 000011
【図１０】
2010061723.tif 000012
【図１１】
2010061723.tif 000013
【図１２】
2010061723.tif 000014
【図１３】
2010061723.tif 000015
【図１４】
2010061723.tif 000016
【図１５】
2010061723.tif 000017
【図１６】
2010061723.tif 000018
【図１７】
2010061723.tif 000019
【図１８】
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