(57)【要約】【課題】ＩＣの端子数を削減して、コストを抑えることが可能な電子機器を提供する。【解決手段】基板５０に実装されたメインＩＣ８０と、このメインＩＣ８０に制御される従属ＩＣ７０とで通信を行う電子機器であって、メインＩＣ８０と従属ＩＣ７０は、端子間をバス６０を通じて接続され、メインＩＣ８０は、従属ＩＣ７０からの割り込み要求を示す割り込み要求信号を受信する受信部８５を有し、従属ＩＣ７０は、割り込み要求信号を発生させる割り込み制御回路７２と、割り込み要求信号をメインＩＣ８０による制御を介すことなくバス６０を通じて受信部８５に転送する転送回路７２とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に実装されたメインＩＣと、このメインＩＣに制御される従属ＩＣとで通信を行う電子機器であって、
前記メインＩＣと従属ＩＣは、その端子間をバスを通じて接続され、
前記メインＩＣは、前記従属ＩＣからの割り込み要求を示す割り込み要求信号を受信する受信部を有し、
前記従属ＩＣは、
前記割り込み要求信号を発生させる割り込み制御回路と、
前記割り込み要求信号を前記メインＩＣによる制御を介すことなく前記バスを通じて前記受信部に転送する転送回路とを有することを特徴とする電子機器。
【請求項２】
前記メインＩＣは、前記バスの使用の優先権を有しており、
前記転送回路は、前記バスの使用を前記割り込み制御回路に開放することにより前記割り込み要求信号を前記受信部に転送することを特徴とする請求項１に記載の電子機器。
【請求項３】
前記転送回路はＤＭＡ制御により前記割り込み要求信号を転送することを特徴とする請求項２に記載の電子機器。
【請求項４】
前記電子機器は、印刷装置であることを特徴とする請求項１〜３のいずれか一項に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メインＩＣとこのメインＩＣに制御される従属ＩＣとを備える電機機器に関し、特に、従属ＩＣがメインＩＣに対して割り込み要求を行う電子機器に関するものである。
【背景技術】
【０００２】
従来、主たる制御を行うメインＩＣと、このメインＩＣに制御される従属ＩＣとを備える電子機器が知られている。具体的には、従属ＩＣは外部インタフェース等と接続しており、この外部インタフェースを通じて送信されたデータを、メインＩＣ側が読み出すことにより実行される。また、メインＩＣによる処理の実行中に、他の外部インタフェースから処理を実行するための割り込み要求がなされた場合は、メインＩＣは予め設定された優先順序に従って、この割り込みの許可を判断する。
【０００３】
上記した従属ＩＣからの割り込み要求を制御するため、メインＩＣと従属ＩＣの間に割り込み要求を制御するための回路を介在させている（例えば、特許文献１、２参照。）。  つまり、メインＩＣと従属ＩＣとの間に、データを通信するための通信経路とは別に配線を設け、この配線を流れる割り込み要求信号により割り込み要求を制御していた。
【特許文献１】特開平６−６００１０号公報
【特許文献２】特開平８−１０１７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記したＩＣは、回路を実装する本体の外周に信号を送受信するための端子を配列させている。ＩＣのコストは端子の数に依存する面があり、特に専用設計のＩＣでは、端子の数を削減することがコストを抑制するのに効果がある。そのため、特許文献１及び２の発明では、割り込み要求信号が流れる通信経路をシリアル配線とすることでＩＣの端子数を削減している。
一方、上記割り込み要求信号が流れる配線自体は、メインＩＣへ直接割り込み要求信号を送信する必要がある。そのため、この配線と接続される端子を削減することは難しかった。
【０００５】
本発明は、上記課題にかんがみてなされたもので、ＩＣの端子数を削減して、コストを抑えることが可能な電子機器の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一局面では、メインＩＣと、このメインＩＣに制御される従属ＩＣとを基板上に実装し、前記メインＩＣと従属ＩＣの端子間をバスを通じて通信を行う電子機器であって、前記メインＩＣは、前記従属ＩＣからの割り込み要求を示す割り込み要求信号を受信する受信部を有し、前記従属ＩＣは、前記割り込み要求信号を発生させる割り込み制御回路と、前記割り込み要求信号を前記メインＩＣによる制御を介すことなく前記バスを通じて前記受信部に転送する転送回路とを有する構成としてある。
【０００７】
上記のように構成された発明では、メインＩＣは、従属ＩＣからの割り込み要求を示す割り込み要求信号を受信する受信部を有する。また、従属ＩＣは、割り込み制御回路により発生させた割り込み要求信号を、メインＩＣによる制御を介すことなく、転送回路を用いて外部バスからメインＩＣの受信部に転送する。
つまり、割り込み要求時に従属ＩＣから送信される割り込み要求信号は、メインＩＣと従属ＩＣの間を接続するバスを通じて転送されるため、メインＩＣ及び従属ＩＣは、割り込み要求信号を通信するための配線を別に設ける必要がない。そのため、メインＩＣ及び従属ＩＣは通信を行うための端子数を削減することができる。その結果、製造コストを抑制することができる。
【０００８】
好ましくは、前記メインＩＣは、前記バスの使用の優先権を有しており、前記転送回路は、前記バスの使用を前記割り込み制御回路に開放することにより前記割り込み要求信号を前記受信部に転送する。
メインＩＣがバスを優先的に使用する構成では、従属ＩＣから自発的にメインＩＣに信号を送信する構成となっていない。そのため、上記のように構成された発明では、転送回路が、割り込み制御回路にバスの使用を開放することで従属ＩＣからメインＩＣへ信号を送信する構成としてある。
【０００９】
好ましくは、前記転送回路はＤＭＡ制御により前記割り込み要求信号を転送する。
上記のように構成された発明では、割り込み要求信号をメインＩＣに転送する具体的な構成として、ＤＭＡ（Direct Memory Access）制御を採用する。
【００１０】
好ましくは、前記電子機器は、印刷装置である。
【発明を実施するための最良の形態】
【００１１】
以下、下記の順序に従って本発明の実施形態を説明する。
１．第１の実施形態：
（１）印刷装置の構成：
（２）割り込み処理について：
２．その他の実施形態：
【００１２】
１．第１の実施形態：
（１）印刷装置の構成：
図１は、電子機器の要部を示すブロック構成図である。図１は、電子機器として印刷装置１００を示して説明を行う。印刷装置１００の要部は、用紙等の印刷媒体に印刷処理を行なうプリンタエンジン９９と、主たる制御を行う制御基板５０と、外部インタフェース４０で構成されている。なお、制御基板５０は、複数の基板で構成されていてもよい。
【００１３】
以下に、印刷装置１００の概略的な機能を説明する。外部インタフェース４０等を通じて画像データが制御基板５０に入力されると、制御基板５０はこの画像データに対して色変換処理等の画像処理を施す。また、制御基板５０は、処理後の画像データをプリンタエンジン９９に出力し、プリンタエンジン９９に対して印刷処理を実行させる。また、外部インタフェース４０から所定の処理要求がなされた場合は、制御基板５０はＲＡＭ９８を使用しつつ、この処理を実行する。以下に、制御基板５０の構成をより詳細に説明する。
【００１４】
図２は、制御基板５０の要部を説明するブロック構成図である。制御基板５０の要部は、画像データに対する画像処理や、ＲＡＭ９８に対するアクセスを行うメインＡＳＩＣ（メインＩＣ）８０と、外部インタフェース４０との間で通信を行なうＩＯＡＳＩＣ（従属ＩＣ）７０と、メインＡＳＩＣ８０とＩＯＡＳＩＣ７０を接続するＩＯバス６０と、ＲＡＭ９８と、で構成されている。メインＡＳＩＣ８０とＩＯＡＳＩＣ７０とは、制御基板上にプリントされたＩＯバス６０を用いて端子間を接続されている。
【００１５】
ＩＯバス６０は、コントロールバス、データバス、アドレスバスにより構成され、クロック信号に同期させて各データを送信する。また、ＩＯバス６０の使用権は、メインＡＳＩＣ８０が優先権を有しており、通常は、メインＡＳＩＣ８０からＩＯＡＳＩＣ７０へ送信されるリード／ライト命令により通信が行われる。なお、ＩＯバス６０は、メインＡＳＩＣ８０とＩＯＡＳＩＣ７０の間を流れるデータをシリアル通信方式により通信するものであってもよい。ここで、ＩＯバス６０がシリアル通信方式によりデータを通信する構成とすれば、メインＡＳＩＣ８０及びＩＯＡＳＩＣ７０の端子数をより削減することができる。
【００１６】
また、外部インタフェース４０からＩＯＡＳＩＣ８０へ処理要求がなされた場合、ＩＯＡＳＩＣは、この処理要求を表す割り込み要求信号をＤＭＡ制御によりメインＡＳＩＣ８０に送信する。メインＡＳＩＣ８０は、この割り込み要求信号を受信すると、実行途中の処理と割り込み要求に係る処理との優先度を比較し、優先度が高い処理を優先的に実行する。以下に、本発明に係るメインＡＳＩＣ８０及びＩＯＡＳＩＣ７０の構成をより詳細に説明する。
【００１７】
メインＡＳＩＣ８０の要部は、ＣＰＵ８１と、ＣＰＵ制御部８２と、ＩＯバス６０を用いた通信を制御するためのＩＯＡＳＩＣＩＦ制御部８４と、ＲＡＭ９８に対するアクセスを制御するためのメモリ制御部８３と、ＩＯＡＳＩＣ７０及び内部回路（図示しない）からの割り込み要求を受ける割り込み制御回路（受信部）８５とで構成されている。
なお、ＣＰＵ８１は、メインＡＳＩＣ８０内に実装されず、メインＡＳＩＣ８０の外部に実装されていてもよい。
【００１８】
割り込み制御回路８５は、メインＡＳＩＣ８０の内部回路からの割り込み要求、及びＩＯＡＳＩＣ７０からＤＭＡ制御により転送された割り込み要求信号を受け付け、各割り込み要求をＣＰＵ８１のレジスタに書き込む。割り込み制御回路８５は、ＩＯＡＳＩＣＩＦ制御部８４とバスを通じて接続しており、ＩＯＡＳＩＣ７０からＩＯバス６０を通じて転送された割り込み要求信号を受け付けることができる。
【００１９】
ＩＯＡＳＩＣ７０の要部は、ＩＯバス６０を通じてメインＡＳＩＣ８０と通信を行うためのメインＡＳＩＣＩＦ制御部７１と、外部インタフェースから要求される割り込み要求を表す割り込み要求信号を発生させる割り込み制御回路７２と、ＩＯＡＳＩＣ７０で発生する処理をメインＡＳＩＣ８０のＣＰＵ８１を介することなくメインＡＳＩＣ８０に転送するＤＭＡ制御を行うＤＭＡコントローラ（転送回路）７３と、外部インタフェース４０とＩＯＡＳＩＣ７０とを繋ぐ各インタフェース制御部７４〜７７で構成されている。また、各インタフェース制御部７４〜７７及び割り込み制御回路７２と、メインＡＳＩＣＩＦ制御部７１は、バス７８を通じて接続されている。
【００２０】
本実施形態に係る外部インタフェース４０の一例としては、入力ＩＦ４１と、ユーザからの操作入力を受け付ける操作パネル４２と、各種プログラムが記憶されたＥＰＲＯＭ（Erasable and Programmable ROM）４３と、ホストＰＣとネットワークを通じて接続するためのホストＩＦ４４である。そのため、ＩＯＡＳＩＣ７０には、各外部インタフェース４０と通信を行うことができるようインタフェース制御部７４〜７７を通じて各外部インタフェース４０と接続されている。
【００２１】
割り込み制御回路７２は、各インタフェース制御部７４〜７７から割り込み要求を受けて、この割り込み要求を表す割り込み要求信号を発生させる。本発明に係る割り込み制御回路７２は、ＤＭＡコントローラ７３の機能を使用することで、メインＡＳＩＣ７０のＣＰＵ８１の制御を介すことなく割り込み要求信号をＩＯバス６０を通じて割り込み制御回路８５に転送することができる。ここで、割り込み要求信号のデータ量は、４ｂｙｔｅ程度であることが望ましい。割り込み要求信号のデータ量を少なくすれば、ＩＯバス６０の帯域を著しく占有することなく割り込み制御信号を送信することができる。
【００２２】
ＤＭＡコントローラ７３は、ＤＭＡ制御により、ＣＰＵ８１に代わってＩＯＡＳＩＣ７０のデータの転送制御を行う。ＤＭＡコントローラ７３は、転送元のアドレスと転送先のアドレスを受信することで、メインＡＳＩＣＩＦ制御部７１を制御し、転送元から送信されるデータをＩＯバス６０を通じてメインＡＳＩＣ８０の転送先に転送する機能を有している。
【００２３】
メインＡＳＩＣＩＦ制御部７１は、ＩＯバス６０を用いてメインＡＳＩＣ８０と通信を行うためのバスブリッジとしての機能を備えている。つまり、メインＡＳＩＣＩＦ制御部７１は、ＤＭＡコントローラ７３から転送元のアドレス及び転送先のアドレスを受信すると、転送元のアドレスが示す部位に対してＩＯバス６０の使用を開放する。そのため、ＤＭＡコントローラ７３によりＩＯバス６０の使用を開放された部位は、メインＡＳＩＣＩＦ制御部７１を通じてメインＡＳＩＣ８０の転送先のアドレスが示す部位にデータを転送することができる。
【００２４】
（２）割り込み処理について：
図３、４は、割り込み処理時に各部が実行する処理を説明する流れ図である。図３は、ＩＯＡＳＩＣ７０で実行される処理である。また、図４は、メインＡＳＩＣ８０で実行される処理である。以下、この図を参照して、本発明に係る割り込み処理を説明する。
【００２５】
印刷装置１００のメイン電源が投入されると、ＣＰＵ８１は、ＩＯＡＳＩＣ７０に対するリセットを解除し、初期化を実行する。その後、割り込み制御回路７２は現在の割り込み要求の有無を初期状態としてＤＭＡコントローラ７３の機能によりメインＡＳＩＣ７０のＣＰＵ８１に通知する（ステップＳ１１０）。
【００２６】
割り込み制御回路７２は、割り込み状態を監視する（ステップＳ１２０）。具体的には、割り込み制御回路７２は、外部インタフェース４０からの割り込み要求の有無を監視する。外部インタフェース４０から送信される割り込み要求は、割り込み処理の優先度を表す割り込みレベルが設定されている。割り込み制御回路７２は、取得した割り込みレベルを予め設定された割り込みレベルと比較し、取得した割り込みレベルが予め設定された割り込みレベルより優先度が高い場合は、入力された割り込み要求を受信する。
【００２７】
割り込み制御回路７２は、割り込み要求を受信すると（ステップＳ１３０）、この割り込み要求を表す割り込み要求信号をＤＭＡコントローラ７３を通じてメインＡＳＩＣ８０に通知する（ステップＳ１４０）。ＤＭＡコントローラ７３は、メインＡＳＩＣＩＦ制御部７１を制御し、割り込み制御回路７２から送信された割り込み要求信号を割り込み制御回路８５のレジスタに転送する。
【００２８】
割り込み制御信号がＩＯバス６０を通じて割り込み制御回路８５に転送されると、割り込み制御回路８５は、ＣＰＵ８１のレジスタに割り込み要求信号を送信する（ステップＳ２００）。割り込み要求信号を受信したＣＰＵ８１は、割り込み要求をレジスタに記憶するとともに、現在実行中の処理のアドレスとステータスレジスタのデータをＲＡＭ９８の退避領域に書き込む（ステップＳ２１０）。
【００２９】
ＣＰＵ８１は、割り込みハンドラを実行して、割り込み要求を解析・確認する（ステップＳ２２０）。ここで、割り込みハンドラは、印刷装置１００の起動時に、ＥＰＲＯＭ４３等から、ＲＡＭ９８に記憶されるプログラムである。ＣＰＵ８１は、割り込みハンドラの機能により、ＩＯＡＳＩＣ７０から割り込み制御回路７２に記憶された割り込みレベルを示すレベルコードを読み出し、割り込み要求を解析・確認する。
【００３０】
ＣＰＵ８１は割り込みレベルコードを読み出すと、この割り込みレベルコードに対応したメモリアドレス情報を内部の割り込みベクタレジスタから取得し、このメモリアドレス情報を基に割り込み要求に対応する処理を実行する（ステップＳ２３０）。
【００３１】
割り込み要求に基づく処理が終了すると、ＣＰＵ８１は、ＲＡＭ９８に退避させた処理のアドレスとデータとを読み出し、処理を再開する。この一連の流れにより、割り込み要求に係る処理が実行されることとなる。
【００３２】
以上説明したように、本発明では、ＤＭＡコントローラ７３を使用して、割り込み制御回路７２が発生させる割り込み要求信号をＩＯバス６０を通じてメインＡＳＩＣ８０に送信する。そのため、割り込み要求信号をメインＡＳＩＣ８０のＣＰＵ８１に送信するために個別の通信経路を設ける必要がなくなる。その結果、メインＡＳＩＣ８０及びＩＯＡＳＩＣ７０に対して、この通信経路を構成するための端子を削減することができ、メインＡＳＩＣ８０及びＩＯＡＳＩＣ７０の製造コストを抑制することができる。
【００３３】
２．その他の実施形態：
本発明は、様々な変形例が存在する。
電子機器は、印刷装置に限定されない。つまり、メインＩＣとこのメインＩＣに制御される従属ＩＣとを備える構成であれば、どのような装置にも本発明を応用することができる。
【００３４】
また、本実施形態に記載された転送回路が割り込み制御信号を転送する方法は一例であり、これに限定されるものではない。
【００３５】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること、上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること、上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること、は本発明の一実施例として開示されるものである。
【図面の簡単な説明】
【００３６】
【図１】電子機器の要部を示すブロック構成図である。
【図２】制御基板５０の要部を説明するブロック構成図である。
【図３】割り込み処理時に各部が実行する処理を説明する流れ図である。
【図４】割り込み処理時に各部が実行する処理を説明する流れ図である。
【符号の説明】
【００３７】
４０…外部インタフェース、４１…入力ＩＦ、４２…操作パネル、４３…ＥＰＲＯＭ、４４…ホストＩＦ、５０…制御基板、６０…ＩＯバス、７０…ＩＯＡＳＩＣ、７１…メインＡＳＩＣＩＦ制御部、７２…割り込み制御回路、７３…ＤＭＡコントローラ、７４〜７７…インタフェース（ＩＦ）制御部、７８…バス、８０…メインＡＳＩＣ、８１…ＣＰＵ、８２…ＣＰＵ制御部、８３…メモリ制御部、８４…ＩＯＡＳＩＣＩＦ制御部、８５…割り込み制御回路、９９…プリンタエンジン、１００…印刷装置
【図１】
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【図２】
2010061586.tif 000004
【図３】
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【図４】
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