(57)【要約】【課題】量子干渉トランジスタとその製造及び動作方法を提供する。【解決手段】量子干渉トランジスタとその製造及び動作方法について開示されている。該量子干渉トランジスタは、経路差を有する複数のチャンネルと、チャンネルのうち、少なくとも一つに設けられたゲートとを含む。該チャンネルは、グラフェンシートである。該経路差は、チャンネルを経由する電子の波動が、ドレインで相殺干渉または補強干渉を起こす経路差でありうる。【選択図】図６
2010093268.tif 000002
【特許請求の範囲】
【請求項１】
ソースと、
ドレインと、
前記ソース及びドレイン間に経路差を有するチャンネルと、
前記チャンネルのうち、少なくとも一つにゲートとが備わっており、
前記チャンネルは、グラフェンシートである量子干渉トランジスタ。
【請求項２】
前記経路差は、前記チャンネルを経由する電子の波動が、前記ドレインで相殺干渉を起こす経路差であることを特徴とする請求項１に記載の量子干渉トランジスタ。
【請求項３】
前記経路差は、前記チャンネルを経由する電子の波動が、前記ドレインで補強干渉を起こす経路差であることを特徴とする請求項１に記載の量子干渉トランジスタ。
【請求項４】
前記ゲートは、グラフェンシートの上面と下面とのうち、少なくともいずれか一方に備わり、前記ゲートと前記グラフェンシートとの間に、ゲート絶縁膜が備わったことを特徴とする請求項１に記載の量子干渉トランジスタ。
【請求項５】
前記ゲートは、前記チャンネルの一部を覆い包むように備わっていることを特徴とする請求項１に記載の量子干渉トランジスタ。
【請求項６】
前記ソース及び前記ドレインは、グラフェンシートであることを特徴とする請求項１に記載の量子干渉トランジスタ。
【請求項７】
ソース、ドレイン、前記ソース及びドレイン間に経路差を有する複数のチャンネル、並びに前記チャンネルのうち、少なくとも一つにゲートが備わった量子干渉トランジスタの製造方法において、
前記チャンネルをグラフェンシートから形成する段階を含む量子干渉トランジスタの製造方法。
【請求項８】
前記チャンネルをグラフェンシートから形成する段階は、
量子干渉トランジスタが形成される基板上に、前記グラフェンシートを形成する段階と、
前記グラフェンシート上に、前記チャンネルを限定するマスクを形成する段階と、
前記マスク周囲の前記グラフェンシートを除去する段階と、
前記マスクを除去する段階とをさらに含むことを特徴とする請求項７に記載の量子干渉トランジスタの製造方法。
【請求項９】
前記ゲートは、前記グラフェンシートを形成する前及び／または後に、形成することを特徴とする請求項８に記載の量子干渉トランジスタの製造方法。
【請求項１０】
前記ゲートが、前記グラフェンシートを形成する前後に分かれて形成される場合、
前記グラフェンシートを形成する前に形成されたゲート部分と、前記グラフェンシートを形成した後に形成されるゲート部分は、離隔されるように、または互いに連結されるように形成し、
前記ゲートと前記グラフェンシートとの間にゲート絶縁膜を形成することを特徴とする請求項９に記載の量子干渉トランジスタの製造方法。
【請求項１１】
前記経路差は、前記チャンネルを経由する電子の波動が、前記ドレインで相殺干渉を起こす経路差であることを特徴とする請求項７または請求項８に記載の量子干渉トランジスタの製造方法。
【請求項１２】
前記経路差は、前記チャンネルを経由する電子の波動が、前記ドレインで補強干渉を起こす経路差であることを特徴とする請求項７または請求項８に記載の量子干渉トランジスタの製造方法。
【請求項１３】
ソース、ドレイン、前記ソース及びドレイン間に経路差を有する複数のチャンネル、並びに前記複数のチャンネルのうち、少なくとも一つに備わったゲートを含む量子干渉トランジスタの動作方法において、
前記ゲートに、前記チャンネルを経由する電子の波動の位相をシフトさせる電圧を印加する量子干渉トランジスタの動作方法。
【請求項１４】
前記経路差は、前記チャンネルを経由する電子の波動が、前記ドレインで相殺干渉または補強干渉を起こす経路差であることを特徴とする請求項１３に記載の量子干渉トランジスタの動作方法。
【請求項１５】
前記ソース及び前記ドレインは、グラフェンシートであることを特徴とする請求項１３に記載の量子干渉トランジスタの動作方法。
【請求項１６】
前記ゲートは、グラフェンシートの上面と下面とのうち、少なくともいずれか一面に備わり、前記ゲートと前記グラフェンシートとの間に、ゲート絶縁膜が備わったことを特徴とする請求項１５に記載の量子干渉トランジスタの動作方法。
【請求項１７】
前記ゲートは、前記チャンネルの一部区間を覆い包むように備わっていることを特徴とする請求項１３に記載の量子干渉トランジスタの動作方法。
【請求項１８】
前記ソース及び前記ドレインは、グラフェンシートであることを特徴とする請求項１４に記載の量子干渉トランジスタの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタとその製造及び動作方法とに係り、さらに詳細には、グラフェンを利用した量子干渉トランジスタとその製造及び動作方法とに関する。
【背景技術】
【０００２】
半導体装置の集積度を上げるための方法の一つは、半導体装置を構成する要素のサイズを縮めることである。これによって、以前には考慮対象ではなかった部分が考慮の対象になっている。例えば、半導体装置に使われる一般的なトランジスタのチャンネル長は、電子（ｅｌｅｃｔｒｏｎ）のコヒーレンス波長（λ  ｃｏｈｅｒｅｎｃｅ）よりはるかに長い。従って、一般的な半導体トランジスタで電子の波動性（ｗａｖｅ  ｎａｔｕｒｅ）は考慮の対象ではなかった。
【０００３】
しかし、半導体装置の集積度が高まり、半導体装置の製造工程のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）がナノメートル（ｎｍ）レベルになりつつ、トランジスタのチャンネル長が電子のコヒーレンス波長より小さくなりうる。かような場合、トランジスタのチャンネルで電子の輸送あるいは伝達を解釈するのに、電子は粒子ではなくして波動（ｗａｖｅ）として取り扱われる。すなわち、チャンネルで電子の挙動は、量子力学的に解釈されうる。
【０００４】
このように、トランジスタのチャンネルで、電子の挙動が波動として解釈され、波動の干渉によって動作が決定されるトランジスタを、便宜上、以下では、量子干渉トランジスタという。
【０００５】
量子干渉トランジスタの一例として、二次元電子ガス（２Ｄ  ｅｌｅｃｔｒｏｎ  ｇａｓ）や超伝導体、または分子内電子の波動性を利用するトランジスタがある。かような量子干渉トランジスタは、１０ＴＨｚほどの高速動作が可能であり、電力損失が少ないというメリットがあるが、製造が困難であり得る。特に、二次元電子ガスや超伝導体を利用する量子干渉トランジスタの場合、５０Ｋよりはるかに低い低温で動作するので、その使用がきわめて制限的でありうる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一実施形態は、既存の半導体製造工程を利用でき、一般的意味の常温で動作が可能な量子干渉トランジスタを提供し、かような量子干渉トランジスタの製造及び動作方法を提供するところにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、ソース、ドレイン、前記ソース及びドレイン間に経路差のある複数の経路を有するチャンネル、及び前記チャンネルに接触されたゲートスタックを含み、前記チャンネルは、グラフェン（ｇｒａｐｈｅｎｅ）シートである量子干渉トランジスタを提供する。
【０００８】
かようなトランジスタで、前記ソース及びドレインは、グラフェンシートでありうる。
【０００９】
前記経路差は、前記複数の経路を経由する電子の波動が、前記ドレインで相殺干渉、または補強干渉を起こす経路差でありうる。
【００１０】
前記ゲートスタックは、前記複数のチャンネル経路のうち、いずれか一つ以上に設けられうる。このとき、前記ゲートスタックは、グラフェンシートの上面と下面とのうち、少なくともいずれか一面の上に備わりうる。また、前記ゲートスタックは、前記グラフェンシートチャンネルの一部区間を覆い包むように備わりうる。前記ゲートスタックは、ゲート絶縁膜とゲートとを含むことができる。
【００１１】
本発明の一実施形態は、ソース、ドレイン、前記ソース及びドレイン間に経路差がある複数の経路を有するチャンネル、及び前記チャンネル上に形成されたゲートスタックを含む量子干渉トランジスタの製造方法で、前記チャンネルは、グラフェンシートから形成する量子干渉トランジスタの製造方法を提供する。
【００１２】
かような製造方法で、前記ソース及びドレインもまた、前記グラフェンシートによって形成されうる。
【００１３】
前記製造方法は、前記量子干渉トランジスタが形成される基板上に、前記グラフェンシートを形成する段階と、前記グラフェンシート上に、前記ソース、前記ドレイン及び前記チャンネルを限定するマスクを形成する段階と、前記マスク周囲の前記グラフェンシートを除去する段階と、前記マスクを除去する段階とをさらに含むことができる。
【００１４】
前記ゲートスタックは、前記複数の経路のうち、少なくとも一つに形成され、前記グラフェンシートを形成する前及び／または後に形成できる。このとき、前記ゲートスタックが、前記グラフェンシートを形成する前後に分かれて形成される場合、前記グラフェンシートの形成前に形成されたゲートスタック部分と、前記グラフェンシートの形成後に形成されるゲートスタック部分は、離隔されるように、または互いに連結されるように形成可能である。
【００１５】
本発明の一実施形態はソース、ドレイン、前記ソース及びドレイン間に経路差がある複数の経路を有するチャンネル、及び前記チャンネルのうち、少なくとも一つに備わったゲートスタックを含み、前記ソース、前記ドレイン及び前記チャンネルのうち、少なくとも前記チャンネルは、グラフェンシートである量子干渉トランジスタの動作方法において、前記ゲートスタックに前記チャンネルを経由する電子の波動位相をシフト（ｓｈｉｆｔ）させる電圧を印加できる。
【発明の効果】
【００１６】
本発明によれば、現在の半導体製造工程を利用するために、困難なしに量子干渉トランジスタを製造できる。また、０℃より高い常温で動作がなされるために、使用や適用の範囲が広い。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態による量子干渉トランジスタの平面図である。
【図２】本発明の実施形態による量子干渉トランジスタの平面図である。
【図３】本発明の実施形態による量子干渉トランジスタの平面図である。
【図４】本発明の実施形態による量子干渉トランジスタの平面図である。
【図５】本発明の実施形態による量子干渉トランジスタの平面図である。
【図６】本発明の実施形態による量子干渉トランジスタの平面図である。
【図７】図１の量子干渉トランジスタの製造方法を説明するためのものであり、図１を７−７’方向に切開した断面図である。
【図８】図５の量子干渉トランジスタの製造方法を説明するためのものであり、図５を８−８’方向に切開した断面図である。
【図９】図８の変形例を示した断面図である。
【図１０】図６の量子干渉トランジスタの製造方法を説明するためのものであり、図６を１０−１０’方向に切開した断面図である。
【図１１】図１０の変形例を示した断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の一実施形態による量子干渉トランジスタ、並びにその製造及び動作方法について、図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために拡大して図示されている。
【００１９】
まず、本発明の一実施形態による量子干渉トランジスタについて説明する。
【００２０】
図１を参照すれば、本発明の一実施形態による量子干渉トランジスタＱＴ１は、グラフェンシート（ｇｒａｐｈｅｎｅ  ｓｈｅｅｔ）に、ソース４０、ドレイン４２及びチャンネル４４Ｃ１，４４Ｃ２を含む。グラフェンシートで、電子の有効質量（ｅｆｆｅｃｔｉｖｅ  ｍａｓｓ）は、３００Ｋで０である。また、グラフェンシートで、電子のコヒーレンス波長は、３００Ｋで１μｍ以上である。従って、量子干渉トランジスタＱＴ１は、０℃より高い一般的な意味の常温で動作しうる。従って、本発明の一実施形態による量子干渉トランジスタは、多様な領域に広く使われうる。ソース４０とドレイン４２との間に、第１チャンネル４４Ｃ１と、第２チャンネル４４Ｃ２とが備わっている。第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２は、ソース４０及びドレイン４２で出合うが、ソース４０とドレイン４２との間では、離隔されている。第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２は、いずれも電子（ｅｌｅｃｔｒｏｎ）のコヒーレンス波長と同じであるか、またはコヒーレンス波長より短くありうる。第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２の長さは、異なりうる。このとき、第１チャンネル４４Ｃ１の長さＬ１と２チャンネル４４Ｃ２の長さＬ２との差Ｌ２−Ｌ１、すなわち経路差は、次の数式１のように表現されうる。
（数式１）
Ｌ２−Ｌ１〜ｎ（λＤ／２）
【００２１】
数式１で、ｎは１，３，５…であり、λＤは、グラフェンシートチャンネル４４Ｃ１，４４Ｃ２での電子の波長である。
【００２２】
数式１によれば、ソース４０から出発した電子のうち、第１チャンネル４４Ｃ１を経由する電子と、第２チャンネル４４Ｃ２を経由する電子は、経路差によって、位相（ｐｈａｓｅ）差は、１８０°となる。従って、ドレイン４２で、第１チャンネル４４Ｃ１を経由した電子の波動と、第２チャンネル４４Ｃ２を経由した電子の波動は、相殺干渉（ｄｅｓｔｒｕｃｔｉｖｅ  ｉｎｔｅｒｆｅｒｅｎｃｅ）を起こす。これによって、第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２間の経路差Ｌ２−Ｌ１が数式１を満足する限り、ソース４０とドレイン４２との間に電流は流れない。
【００２３】
次に、図１を参照すれば、第２チャンネル４４Ｃ２に、ゲート４６Ｇが設けられている。ゲート４６Ｇは、第２チャンネル４４Ｃ２上に形成されている。ゲート４６Ｇは、第１チャンネル４４Ｃ１に設けられることもある。ゲート４６Ｇに電圧を印加する。かような電圧印加によって、ゲート４６Ｇが設けられているチャンネルを経由する波動（ｗａｖｅ）、すなわち、電子の波動の位相が変化する。すなわち、電子の波動の位相がシフト（ｓｈｉｆｔ）される。位相シフト方向は、ゲート４６Ｇに印加される電圧の極性によって変わりうる。例えば、ゲート４６Ｇに印加される電圧が正の電圧ならば、第２チャンネル４４Ｃ２を経由する電子の波動の位相は、第１チャンネル４４Ｃ１を経由する電子の波動より速くなりうる。反対に、ゲート４６Ｇに印加される電圧が負の電圧ならば、第２チャンネル４４Ｃ２を経由する電子の波動の位相は、第１チャンネル４４Ｃ１を経由する電子の波動より遅くなりうる。従って、ゲート４６Ｇに印加される電圧を調整すれば、第２チャンネル４４Ｃ２を経由する電子の波動の位相を、第１チャンネル４４Ｃ１を経由する電子の波動の位相に合せることができる。従って、ドレイン４２で、第１チャンネル４４Ｃ１を経由した電子と、第２チャンネル４４Ｃ２を経由した電子は、補強干渉（ｃｏｎｓｔｒｕｃｔｉｖｅ  ｉｎｔｅｒｆｅｒｅｎｃｅ）を起こすことができる。その結果、ソース４０とドレイン４２との間に電流が流れるようになる。ゲート４６Ｇに印加される電圧は、ゲート４６Ｇが設けられた当該チャンネルを経由する電子の波動の位相をシフトさせるほどにかなり低いので、電力損失を減らすことができる。
【００２４】
図２は、図１の変形例を示している。
【００２５】
図２を参照すれば、第２チャンネル４４Ｃ２に、２個のゲートが設けられている。具体的に、第２チャンネル４４Ｃ２の上部及び下部に、それぞれ第１ゲート４８Ｇ１と第２ゲート４８Ｇ２とが存在する。第１ゲート４８Ｇ１は、図１のゲート４６Ｇと同一でありうる。第１ゲート４８Ｇ１及び第２ゲート４８Ｇ２の役割は、図１のゲート４６Ｇと同一でありうる。第１ゲート４８Ｇ１を介して正の電圧を印加し、第２ゲート４８Ｇ２を介して負の電圧を印加できる。第１ゲート４８Ｇ１及び第２ゲート４８Ｇ２は、第１チャンネル４４Ｃ１に設けられることもある。第１ゲート４８Ｇ１及び第２ゲート４８Ｇ２は、互いに離れている。
【００２６】
図３は、図１の他の変形例を示している。
【００２７】
図３を参照すれば、図１または図２でゲートは、チャンネルの上部に存在するトップゲート及び／またはチャンネルの下部に存在するボトムゲートである一方、第２チャンネル４４Ｃ２にリング型（ｒｉｎｇ  ｔｙｐｅ）ゲート５０Ｇが設けられている。ゲート５０Ｇは、第２チャンネル４４Ｃ２の一部区間を覆い包むように設けられている。残りの構成は、図１と同一でありうる。リング型ゲート５０Ｇの役割は、図１のゲート４６Ｇと異なるところがない。リング型ゲート５０Ｇは、第１チャンネル４４Ｃ１に設けられることもある。リング型ゲート５０Ｇは、第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２のいずれにも設けられうる。リング型ゲート５０Ｇが、第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２のいずれにも設けられた場合、２個のリング型ゲートのうち、一つだけに補強干渉を起こす電圧を印加することもできる。または、第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２それぞれに設けられたリング型ゲートいずれにも電圧を印加するが、補強干渉を起こすように印加する電圧を、リング型ゲート別に異ならせうる。
【００２８】
図４は、図１のさらに他の変形例を示している。
【００２９】
図４を参照すれば、図１ないし図３に図示した量子干渉トランジスタの場合、第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２から構成されるリング型チャンネルである一方、図４に図示した量子干渉トランジスタの場合、２個のチャンネル５２Ｃ１，５２Ｃ２から構成される四角形のチャンネルである。所定の経路Ｌ３を有する第１チャンネル５２Ｃ１は、ソース４０とドレイン４２とを直線で連結し、第１チャンネル５２Ｃ１より長い経路Ｌ４を有する第２チャンネル５２Ｃ２は、四角形の三辺をなす経路Ｌ４を有する。第２チャンネル５２Ｃ２の経路Ｌ４と、第１チャンネル５２Ｃ１の経路Ｌ３との経路差Ｌ４−Ｌ３は、前述の数式１で決定されうる。第２チャンネル５２Ｃ２の上部に、トップゲート５４Ｇ１が設けられている。トップゲート５４Ｇ１は、第２チャンネル５２Ｃ２の一部区間上に設けられている。トップゲート５４Ｇ１の役割と機能は、図１のゲート４６Ｇと同一でありうる。トップゲート５４Ｇ１は、第１チャンネル５２Ｃ１に備わることもある。また、トップゲート５４Ｇ１は、第１チャンネル５２Ｃ１及び第２チャンネル５２Ｃ２のいずれにも設けられることもある。かような場合に駆動は、図３の場合と同一でありうる。
【００３０】
一方、図５に図示した通り、トップゲート５４Ｇ１の下に、第２チャンネル５２Ｃ２を挟んでボトムゲート５４Ｇ２がさらに設けられうる。トップゲート５４Ｇ１とボトムゲート５４Ｇ２は、第１チャンネル５２Ｃ１に設けられることもある。トップゲート５４Ｇ１とボトムゲート５４Ｇ２とが設けられた場合に、駆動は、図２で説明した通りでありうる。
【００３１】
図６は、図４の変形例を示している。
【００３２】
図６を参照すれば、第２チャンネル５２Ｃ２に、第２チャンネル５２Ｃ２の一部区間を覆い包むゲート５６Ｇが設けられている。残りの構成は、図４と同一でありうる。ゲート５６Ｇは、外形が四角形でありうる。また、ゲート５６Ｇの外形は、三角形でありうる。ゲート５６Ｇは、第１チャンネル５２Ｃ１に設けられることもある。
【００３３】
一方、図面に図示されていないが、前述の量子干渉トランジスタは、垂直面に設けられることも可能であり、傾斜面に設けられることもある。
【００３４】
次に、本発明の一実施形態による量子干渉トランジスタの製造方法について説明する。
【００３５】
本発明の一実施形態による量子干渉トランジスタのソース、ドレイン及びチャンネルは、いずれもグラフェンシートであり、同時に形成されるので、下記の量子干渉トランジスタの製造方法では、チャンネルにゲートが設けられた部分を中心に説明する。
【００３６】
例えば、図７は、図１を７−７’方向に切開した断面であり、図８は、図５を８−８’方向に切開した断面であり、図１０は、図６を１０−１０’方向に切開した断面であるが、図１、図５及び図６に図示した量子干渉トランジスタの製造方法は、それぞれ図７、図８と図９及び図１０を参照して説明する。
【００３７】
まず、図１に図示した量子干渉トランジスタの製造方法について説明する。
【００３８】
図７を参照すれば、基板３０上に、チャンネル４４Ｃ２を形成する。基板３０は、半導体基板でありうる。基板３０は、表面に絶縁膜を含むことができる。チャンネル４４Ｃ２は、グラフェンシートでありうる。チャンネル４４Ｃ２は、基板３０の上部面に、グラフェンシートを形成した後、前記グラフェンシートをパターニングして形成できる。具体的には、基板３０の上部面に形成された前記グラフェンシート上に、図１に図示したような形態で、前記グラフェンシートを限定するマスクを形成する。前記マスクを形成するとき、前記マスクの図１の第１チャンネル４４Ｃ１及び第２チャンネル４４Ｃ２を限定する部分は、経路差が数式１の経路差条件を満足するように形成する。次に、前記マスク周囲の前記グラフェンシートをエッチングした後、前記マスクを除去することによって、図１に図示したように、ソース４０、ドレイン４２及びチャンネル４４Ｃ１，４４Ｃ２を有するグラフェンシートが形成される。図１で、チャンネル４４Ｃ１，４４Ｃ２だけグラフェンシートでもありうる。図２ないし図６でも、チャンネルだけグラフェンシートでありうる。次に、チャンネル４４Ｃ２上に、ゲート絶縁膜４３とゲート４６Ｇとを順次に形成する。ゲート絶縁膜４３は、酸化膜または窒化膜でありうる。ゲート絶縁膜４３とゲート４６Ｇは、ゲートスタックされうる。このように、図１の量子干渉トランジスタが完成される。
【００３９】
次には、図５に図示した量子干渉トランジスタ製造方法について説明する。このとき、各部材の用語と参照符号は、図５で説明したところによる。
【００４０】
図８を参照すれば、基板３０上に、下部ゲート５４Ｇ２と第１ゲート絶縁膜５３ａとが順次に形成されうる。第１ゲート絶縁膜５３ａと下部ゲート５４Ｇ２は、第１ゲートスタックになりうる。第１ゲート絶縁膜５３ａは、酸化膜または窒化膜でありうる。第１ゲート絶縁膜５３ａ上に、第２チャンネル５２Ｃ２を形成する。第２チャンネル５２Ｃ２と、図５のソース４０、ドレイン４２及び第１チャンネル５２Ｃ１は、同時に形成されうる。第２チャンネル５２Ｃ２と、図５のソース４０、ドレイン４２及び第１チャンネル５２Ｃ１は、図７で説明したところと同様に、マスクを利用したエッチング方式で形成されうる。次に、第２チャンネル５２Ｃ２の周囲に、絶縁膜８０を形成する。絶縁膜８０は、図５のソース４０、ドレイン４２及び第１チャンネル５２Ｃ１の周囲にも形成される。絶縁膜８０上に、第２チャンネル５２Ｃ２を覆う第２ゲート絶縁膜５３ｂを形成する。絶縁膜８０と第２ゲート絶縁膜５３ｂは、第１ゲート絶縁膜５３ａ上に、第２チャンネル５２Ｃ２を覆うように形成される単一絶縁膜でありうる。第２ゲート絶縁膜５３ｂは、第１ゲート絶縁膜５３ａと同一でありうる。第２ゲート絶縁膜５３ｂ上に、トップゲート５４Ｇ１を形成する。トップゲート５４Ｇ１は、下部ゲート５４Ｇ２の上側に形成されうる。トップゲート５４Ｇ１と第２ゲート絶縁膜５３ｂは、第２ゲートスタックになりうる。
【００４１】
このように、デュアルゲート、すなわちトップゲート５４Ｇ１とボトムゲート５４Ｇ２とを有する図５の量子干渉トランジスタが完成される。
【００４２】
一方、図９に図示したように、下部ゲート５４Ｇ２は、基板３０にリセス領域９０を形成した後、リセス領域９０を埋め込む形態で形成することもできる。
【００４３】
次に、図６に図示した量子干渉トランジスタの製造方法について説明する。このとき、各部材の用語と参照符号は、図６で説明したところによる。
【００４４】
図１０を参照すれば、基板３０上に、第１ゲート導電膜９２を形成する。
【００４５】
基板３０上に、第１ゲート導電膜９２とゲート絶縁膜９３とを順次に形成する。ゲート絶縁膜９３は、酸化膜または窒化膜でありうる。次に、ゲート絶縁膜９３上に、グラフェンシート（図示せず）を形成する。前述のようなマスクを利用したパターニング方法と同じ方法で、前記グラフェンシートをパターニングする。このように、ゲート絶縁膜９３の上部面に、グラフェンシートの第２チャンネル５２Ｃ２が形成される。第２チャンネル５２Ｃ２は、第１ゲート導電膜９２の上側に位置するように形成できる。その後、第２チャンネル５２Ｃ２の表面をゲート絶縁膜９５で覆う。ゲート絶縁膜９３上に、表面がゲート絶縁膜９５で覆われた第２チャンネル５２Ｃ２を覆う第２ゲート導電膜９４を形成する。第１ゲート導電膜９２及び第２ゲート導電膜９４は、図６のゲート５６Ｇに該当する。第１ゲート導電膜９２及び第２ゲート導電膜９４と、ゲート絶縁膜９３，９５とを含む積層物は、第２チャンネル５２Ｃ２を覆い包むゲートスタックになりうる。
【００４６】
このように、第２チャンネル５２Ｃ２を覆い包むゲート５６Ｇを含む量子干渉トランジスタが形成される。
【００４７】
一方、図１１に図示した通り、第１ゲート導電膜９２は、基板３０にリセス領域９７を形成した後、リセス領域９７を充填するように形成することもできる。
【００４８】
図２ないし図４に図示した量子干渉トランジスタは、前述の製造方法のうち、いずれか一つを適用して形成できる。
【００４９】
前述のように、図１ないし図６の量子干渉トランジスタの製造方法は、既存の半導体装置の製造工程で使用する写真エッチング工程を利用する。従って、図１ないし図６の量子干渉トランジスタは、困難なしに製造できる。
【００５０】
次に、本発明の一実施形態による量子干渉トランジスタの動作方法（以下、トランジスタ動作方法）について説明する。
【００５１】
具体的に、前記トランジスタを動作させるために、ゲート（図１ないし図６に図示したいずれか１つのゲート）に所定の電圧を印加する。前記印加する電圧によって、前記ゲートが設けられたチャンネルを経由する電子の波動の位相がシフトされ、前記ゲートが設けられたチャンネルを経由する電子の波動と、前記ゲートが設けられていない他のチャンネルを経由する電子の波動は、ドレインで補強干渉をなす。前記印加電圧は、正電圧または負電圧でありうる。
【００５２】
一方、ソースとドレインとを連結する２つのチャンネル長が同じである場合を考慮することができるが、そのときは、２つのチャンネルいずれにもゲートを具備するが、各ゲートにサイズの異なった電圧を印加し、各チャンネルを経由する電子の波動がドレインで補強干渉をなさせるようにすることができる。
【００５３】
一方、図１ないし図６に図示した量子干渉トランジスタで、２つのチャンネルの経路差が、相殺干渉ではなくして補強干渉をなす経路差、すなわち電子を流す経路差である場合を考慮することができるが、そのときは、ゲートに相殺干渉を起こす電圧を常時印加できる。そして、補強干渉が必要なときにのみ、すなわちソースとドレインとの間に電流を流す必要があるときにのみ、前記ゲートに対する電圧印加を一時中止できる。
【００５４】
前記の説明で多くの事項が具体的に記載されているが、それらは、例示したトランジスタの範囲を限定するものとするより、望ましい実施形態の例示として解釈されねばならない。よって、本発明の範囲は、説明された一実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【産業上の利用可能性】
【００５５】
本発明の量子干渉トランジスタとその製造及び動作方法は、半導体トランジスタが使われうるあらゆる電磁装置に使われうる。
【符号の説明】
【００５６】
３０    基板
４０    ソース
４２    ドレイン
４３，９３，９５    ゲート絶縁膜
４４Ｃ１，５２Ｃ１    第１チャンネル
４４Ｃ２，５２Ｃ２    第２チャンネル
４６Ｇ，５０Ｇ，５６Ｇ    ゲート
４８Ｇ１    第１ゲート
４８Ｇ２    第２ゲート
５３ａ    第１ゲート絶縁膜
５３ｂ    第２ゲート絶縁膜
５４Ｇ１    トップゲート
５４Ｇ２    ボトムゲート
８０    絶縁膜
９０，９７    リセス領域
９２    第１ゲート導電膜
９４    第２ゲート導電膜
Ｌ１，Ｌ２    チャンネル長
Ｌ３，Ｌ４    経路
ＱＴ１    量子干渉トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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