(57)【要約】【課題】  電界効果型半導体装置に関し、従来の作製方法を大幅に変更することなく、サブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くする。【解決手段】  ソース領域及び第１ドレイン領域の少なくとも一方が金属或いは多結晶半導体からなるとともに、前記金属或いは多結晶半導体と半導体チャネル層との間に形成されたトンネル絶縁膜を有する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
第１ソース領域及び第１ドレイン領域の少なくとも一方が第１金属或いは第１多結晶半導体からなるとともに、前記第１金属或いは第１多結晶半導体と第１半導体チャネル層との間に形成された第１トンネル絶縁膜を有することを特徴とする電界効果型半導体装置。
【請求項２】
第１ソース領域及び第１ドレイン領域の少なくとも一方が第１金属或いは第１多結晶半導体からなるとともに、前記第１金属或いは前記第１多結晶半導体と第１半導体チャネル層との間に形成された第１トンネル絶縁膜を有するｎチャネル型電界効果トランジスタと、第２ソース領域及び第２ドレイン領域の少なくとも一方が第２金属或いは第２多結晶半導体からなるとともに、前記第２金属或いは前記第２多結晶半導体と第２半導体チャネル層との間に形成された第２トンネル絶縁膜を有するｐチャネル型電界効果トランジスタとを直列接続した相補型トランジスタを備えた電界効果型半導体装置。
【請求項３】
前記第１半導体チャネル層を幅が１００ｎｍ以下の第１の半導体ナノワイヤで構成することを特徴とする請求項１に記載の電界効果型半導体装置。
【請求項４】
前記第１ソース領域及び前記第１ドレイン領域の両方が前記第１金属或いは前記第１多結晶半導体からなり、前記第１金属或いは前記第１多結晶半導体と前記第１半導体チャネル層との間に形成された介在させる前記第１トンネル絶縁膜の電子に対するトンネルバリアの高さが０．３ｅＶ〜３．０ｅＶである請求項１または２に記載の電界効果型半導体装置。
【請求項５】
前記第２ソース領域及び前記第２ドレイン領域の両方が前記第２金属或いは前記第２多結晶半導体からなり、前記第２金属或いは前記第２多結晶半導体と前記第２半導体チャネル層との間に形成された前記第２トンネル絶縁膜の正孔に対するトンネルバリアの高さが０．３ｅＶ〜３．０ｅＶである請求項２に記載の電界効果型半導体装置。
【請求項６】
前記ソース領域を構成する前記第１金属と前記ドレイン領域を構成する前記第１金属とが互いに仕事関数の異なる金属からなる請求項４に記載の電界効果型半導体装置。
【請求項７】
前記第１ソース領域側に設ける前記第１トンネル絶縁膜と、前記第１ドレイン領域側に設ける前記第１トンネル絶縁膜が互いに異なる絶縁膜からなる請求項４に記載の絶縁ゲート電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型半導体装置、金属−絶縁膜−半導体（ＭＩＳもしくはＭＯＳ）電界効果トランジスタ（ＦＥＴ）に関するものであり、例えば、相補型金属−絶縁膜−半導体（ＣＭＯＳ）半導体装置等のＭＯＳ−ＦＥＴにおけるソース領域或いはドレイン領域の少なくとも一方の構成に関するものである。
【背景技術】
【０００２】
従来の相補型トランジスタを用いた回路の各トランジスタはＭＩＳ型トランジスタとなっている。高集積化を進めていくと、前記トランジスタのサイズは当然のことながら微細化され、電源電圧を１Ｖ以下などと低くしなければならない、といった要求がある。しかしながらゲート電圧をオフ状態にしていてもソース−ドレイン間のチャネル部には拡散電流が流れてしまうので、閾値電圧を十分低くすることもできないといった問題を抱えている。
【０００３】
この閾値電圧以下のサブスレッショルド領域におけるリーク発生によって非動作時の消費電力が多大に発生してしまう。スイッチ素子として使用する場合の消費電力が無視できなくなってきた。それを回避するために電源電圧、閾値電圧ともに高くする必要があり、低電源電圧化、低閾値電圧化の要請に応えることができないのが現状である。
【０００４】
図２３は、従来のＭＯＳＦＥＴのエネルギーバンドダイヤグラムであり、ここでは、ゲート電圧ｏｆｆ、ドレインバイアス時の状態を模式的に示している。図に示すように、紙面垂直方向にはゲート誘電膜を介してゲート電極があると考えれば、ゲート電圧を印加することによって反転層チャネルを形成してチャネルを形成することになる。しかし、ゲート電圧ｏｆｆ時にチャネル部にも少数キャリアが存在し、その拡散電流がサブスレッショルド電流としてドレインに流れる。
【０００５】
ゲート電圧がオフ状態の時にもチャネルは弱反転状態で少数キャリアが表面ポテンシャルに対して指数的に変化して発生している。この状態でドレインがバイアスされているので、ソース−ドレイン間には電界が発生しており、拡散によって電流が流れることがこのサブスレッショルド電流の起源である。
【０００６】
この電流Ｉは、
Ｉ＝−ｑＡＤｎ（ｄｎ／ｄｘ）
≒（ｑＷｃｘｃＤｎ／Ｌｃ）ｎｐ０×ｅｘｐ〔ｑΨｓ（０）／ｋＴ〕
で与えられる。ここで、Ｄｎはキャリアの拡散係数、Ａは断面積（チャネル幅Ｗｃと実効チャネル厚ｘｃとの積）、ｎｐ０は少数キャリア濃度の定数、Ψｓは表面ポテンシャル、Ｌｃはチャネル長である。また、ｑは素電荷、ｋはボルツマン定数、Ｔは絶対温度である。
伝導に寄与するキャリアは温度Ｔと表面ポテンシャルΨｓに指数関数的に依存して発生しており、このキャリアがチャネル長を拡散することで流れることで説明される。
【０００７】
このように、サブスレッショルド電流Ｉはドレイン電圧には依存せず、温度Ｔと表面ポテンシャルΨｓに依存する。即ち、ゲート電圧Ｖｇに対して指数関数的に、ｑ／ｋＴの割合（室温では〜６６ｍＶ／ｄｅｃ以上）で変化している。したがって、ｏｎ−ｏｆｆ比を６桁とろうとすれば、少なくとも閾値電圧Ｖｔｈを３９６ｍＶ以上にしなければならないことを示しており、実際、動作電圧を１Ｖ以下にすることが困難となっていた。このことから、ｏｆｆ時の拡散による電流を抑止してより電界依存の強い効果をもってｏｎ時に移行するトランジスタが求められていた。
【０００８】
このような要請に応えるために、例えば、ｐ+ −ｎ+ 接合に順方向バイアスを掛けて発生するトンネル電流を利用する方法がＢａｎｅｒｊｅｅらによって報告されている（例えば、非特許文献１参照）。ｐ+ −ｎ+ 接合に順方向バイアスするとｎ+ 型半導体とｐ+ 型半導体のフェルミエネルギーが一致する時にトンネル電流が最大となる効果を示し、さらにバイアスを上げていくと電流は低下する。このように、このデバイスでは負性微分抵抗領域をもって動作する。
【０００９】
その後、このようなｐ+ −ｎ+ 接合のトンネルデバイスをＶＭＯＳ（Ｖ−ｇｒｏｏｖｅ  ＭＯＳ）型にする方法が提案されている（例えば、特許文献１参照）。このｐ+ −ｎ+ 接合のバンド間トンネルの電流密度Ｊｂｔは、
Ｊｂｔ＝Ａ〔Ｅｊ2 ／（Ｅｇ）1/2 〕Ｖ×ｅｘｐ〔−Ｂ（Ｅｇ）3/2 ／Ｅｊ〕
で与えられる。ここで、Ａ及びＢは、
Ａ＝（２ｍ* ）1/2 ｑ3 ／〔４π3 （ｈ／２π）2 〕
Ｂ＝４（２ｍ* ）1/2 ／〔３ｑ（ｈ／２π）〕
の定数であり、Ｅj が接合の電界となっている。
【００１０】
もし、ｐ+ −ｎ+ 接合が階段状の接合であっても、Ｅｊは印加電圧Ｖの平方根には依存するが、結果的にＶを大きくしても電流の変化は少なく、前述の特許文献１による報告によっても、このデバイスのｏｎ−ｏｆｆ比が５程度（室温動作時）と高くなかった。
【００１１】
他にも、松村英樹はソース−ドレイン間を近距離にして金属酸化物を挟み、この金属酸化物にゲート電極をさらに設けて、この金属酸化物内の電気ポテンシャルを電界効果で変調することで、金属酸化物内をトンネル電流が流れることで動作させるＭＩＴＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｔｕｎｎｅｌ  Ｔｒａｎｓｉｓｔｏｒ）を提案している（例えば、特許文献２参照）。
【００１２】
この提案においては、金属酸化物を絶縁物として用意しておき、そのソースドレイン端のポテンシャルバリアを、外部ゲート電極で変調してトンネル電流を変化させて動作させている。それ故、便宜上金属酸化物内の伝導部をトンネルチャネルと呼んでいる。ここでは、ソース−ドレインを近距離（１６ｎｍ）とするためにＣｕ／ＣｕＯｘ膜やＺｎ／ＺｎＯｘ膜、Ａｌ／ＡｌＯｘ膜、Ｎｂ／ＮｂＯｘ膜を使うことが開示されている。この場合、ソース−ドレインはトンネルチャネルを挟む形で近接させなければならず、作製が困難である。
【００１３】
改めてこのデバイスの動作原理を説明すれば、トンネルチャネルにゲート電極を設けて、トンネルバリアの電界を変えるものである。即ち、バリア障壁φｏｘがある金属／金属酸化物の接合におけるトンネル電流をゲート電圧で調整しようというものである。ここで発生するトンネル電流には大別して、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネル電流や直接トンネル電流があるが、ここではＦＮ電流を制御する手法である。
【００１４】
ＦＮトンネル電流密度ＪＦＮは
ＪＦＮ＝Ａ′Ｅｏｘ2 ×ｅｘｐ〔−Ｂ′φｏｘ3/2 ／Ｅｏｘ〕
で与えられる。ここで、Ａ′及びＢ′は、
Ａ′＝ｑ2 ／〔１６π2 （ｈ／２π）φｏｘ〕
Ｂ′＝Ａ（２ｍ* ｑ）1/2 ／〔２（ｈ／２π）〕
であり、Ｅｏｘは絶縁膜（トンネルチャネル）の電界である。
【００１５】
このデバイスで、ソース・ドレイン間に電荷キャリアをトンネルさせる場合に、Ｅｏｘをソース・ ドレイン間に与えた電圧から決定するのみならず、このトンネルチャネルに設けられたゲート電極へ印加するゲート電圧によって実効的なＥｏｘを変調して、よりトンネル電流の流れる状態を実現しようとしている。ＦＮ電流ではＥｏｘとφｏｘに強く依存するため、ｏｎ−ｏｆｆ比を大きくとれると期待される。
【００１６】
また、シリコンＭＯＳトランジスタのソース・ドレイン拡散層電極周囲を絶縁膜層で囲み、電極とチャネル（基板）の間にリークに対するバリアを設ける方法が提案されている。この原型には、ＳｃｈｗｃｈｕｎらがＴＥＴＲＡＮ（Ｔｕｎｎｅｌ  ｅｍｉｔｔｅｒ  ｔｒａｎｓｉｓｔｏｒ）と名付けたデバイスでの報告がある（例えば、非特許文献２参照）。また、ＲｕｚｙｌｌｏはＳｕｒｆａｃｅ  ｏｘｉｄｅ  ｔｒａｎｓｉｔｏｒと名付けた同様のデバイスについて報告している（例えば、非特許文献３参照）。
【００１７】
図２４は、このようなトンネルバリアＭＯＳＦＥＴのエネルギーバンドダイヤグラムであり、図２４（ａ）は、ゲート電圧ｏｆｆ、ドレインバイアス時の模式的エネルギーバンドダイヤグラムであり、また、図２４（ｂ）はゲート電圧ｏｎ、ドレインバイアス時の模式的エネルギーバンドダイヤグラムである。
【００１８】
図２４（ａ）に示すように、チャネル−ドレイン間にトンネル絶縁膜が挟まれているので、ドレインに電流は流れない。また、ゲート電圧ｏｆｆでもドレインバイアス電圧Ｖｄｓによって、ドレイン・トンネル膜側にはキャリアが存在する。この電圧Ｖｄｓが小さな場合にはキャリアが少数なためトンネル電流は流れないが、大きなＶｄｓを印加した場合には、Ｖｄｓの値に応じてトンネル電流が流れる。
【００１９】
図２４（ｂ）に示すように、チャネル部にゲート電圧を印加して、反転層を形成する。
ソース−チャネル間とチャネル−ドレイン間にはトンネル絶縁膜が挟まれているが、ソース・ドレイン間バイアスＶｄｓによって、トンネル膜には酸化膜電界を生じて実効的膜厚が薄くなって、トンネル電流が流れ、スイッチがｏｎ状態になる。
【００２０】
また、久本らは、拡散層電極のチャネル部をショットキー接合として、ポリシリコンチャネルを使った縦型ＭＯＳの作製方法を挙げ、その一例の中でチタンオキサイド（ＴｉＯｘ）からなるトンネル絶縁膜を設けて導電領域―チャネル領域―トンネル絶縁膜―金属導電領域の（ＭｅＳＩＳ）積層構造を提案している（例えば、特許文献３参照）。また、他にも、馬場等は表面トンネルトランジスタを提案しており（例えば、特許文献４参照）、田村は誘電体ベーストランジスタを提案している（例えば、特許文献５参照）。
【００２１】
上述のように、ＭＯＳＦＥＴのサブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くしたトランジスタが、ソース・ドレイン部にショットキー接合バリヤやトンネル膜バリヤを用いてこれまでにも作製されていた。この方法により半導体のｐ−ｎ接合よりも急峻な接合が形成され、微細化に適していた。
【００２２】
また、数１０ｎｍのチャネル長のデバイスでは、チャネルのキャリア輸送がバリステック（無衝突）伝導に近くなってきており、キャリア単体の輸送速度に着目し、チャネルへのキャリア注入の速度を変調させたりして伝導させることに注目が集まっていた。
【００２３】
また、数１０ｎｍのチャネル長をもつデバイスを浅い接合技術によってソースドレインを設けて表面に作製するのが困難となっており、チャネル領域を絶縁物で囲う、シリコンオンインシュレータ（ＳＯＩ）やＦｉｎ型ＦＥＴ、ナノワイヤなどに注目が集まっていた。
【特許文献１】特開昭５４−０５８３７８号公報
【特許文献２】特開平０８−２６４７９４号公報
【特許文献３】特開２００１−０２８４４３号公報
【特許文献４】特開平０５−１７５５１４号公報
【特許文献５】特開平０４−３６１５３４号公報
【非特許文献１】ＥＤＬ，Ｖｏｌ．８，ｐ．３４７，１９８７
【非特許文献２】ＳＳＥ，Ｖｏｌ．１６，ｐ．２１３，１９７３
【非特許文献３】ＥＤＬ，Ｖｏｌ．１，ｐ．１９７，１９８０
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかし、上述したＭｅＳＩＳなどのように、ソース・ドレイン部にトンネル膜バリアを用いて作製されるトランジスタは提案されているが、
（１）十分低いｏｆｆ電流をもって高いｏｎ−ｏｆｆ比による低電圧動作を実現する構造（２）相補型スイッチの実現方法、並びに、その相補型スイッチを用いたＣＭＯＳ等の回路の作製方法については開示されていなかった。
【００２５】
なお、上述の特許文献３にはシリコンチャネル部の導電型を変えることでＣＭＯＳの作製方法が開示されているが、耐熱金属を用いたソース・ドレイン導電領域の作製としてシリコンチャネル部の導電型を変えた相補型のゲインセル回路（ＣＭＯＳインバーター様）の構成を開示するに留まっている。
【００２６】
また、上述のトンネルバリア膜トランジスタでは、ソース配線から順に、配線（導電）領域−トンネル絶縁膜―チャネル領域―トンネル絶縁膜―配線（導電）領域のドレインという材料の組み合わせになっている。この既往文献では、耐熱金属の導電領域と、耐熱金属の酸化物もしくは窒化物のトンネル絶縁膜とあり、チタン、タングステン、白金、コバルト、ニッケルといった材料を使う点についてのみ開示されていた。
【００２７】
また注記するならば、低いｏｆｆ電流に関しては取り組みがなされていないこともあり、既往文献においてはソースとドレインの導電領域は同じ材料が使われていた。
【００２８】
しかし、本発明者が鋭意研究した結果、開示されている構成・材料の選択では、十分低いｏｆｆ電流をもって高いｏｎ−ｏｆｆ比で低電圧動作するために最適な選択とはなっておらず、またソースとドレインの材料は異種のものが良いことが示されていなかった。
【００２９】
また、相補型スイッチの作製方法については、チャネルの導電型を変える方法しか開示されておらず、作製方法に大きな制約があるという問題がある。さらに、ｏｆｆ時の電流を抑制するための作製手法についても開示されていないという問題がある。
【００３０】
したがって、本発明は、従来の作製方法を大幅に変更することなく、サブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くすることを目的とする。
【課題を解決するための手段】
【００３１】
本発明の一観点からは、第１ソース領域及び第１ドレイン領域の少なくとも一方が第１金属或いは第１多結晶半導体からなるとともに、前記第１金属或いは第１多結晶半導体と第１半導体チャネル層との間に形成された第１トンネル絶縁膜を有することを特徴とする電界効果型半導体装置が提供される。
【００３２】
また、本発明の別の観点からは、第１ソース領域及び第１ドレイン領域の少なくとも一方が第１金属或いは第１多結晶半導体からなるとともに、前記第１金属或いは前記第１多結晶半導体と第１半導体チャネル層との間に形成された第１トンネル絶縁膜を有するｎチャネル型電界効果トランジスタと、第２ソース領域及び第２ドレイン領域の少なくとも一方が第２金属或いは第２多結晶半導体からなるとともに、前記第２金属或いは前記第２多結晶半導体と第２半導体チャネル層との間に形成された第２トンネル絶縁膜を有するｐチャネル型電界効果トランジスタとを直列接続した相補型トランジスタを備えた電界効果型半導体装置が提供される。
【発明の効果】
【００３３】
開示の電界効果型半導体装置によれば、ソース・ドレインの少なくも一方に、トンネル絶縁膜を設けたので低いｏｆｆ電流をもって、高いｏｎ−ｏｆｆ比を得ることができ、低電圧動作する大規模な半導体集積回路装置の実現が可能となった。
【００３４】
また、相補型電界効果型半導体装置を構成する場合、ｐチャネル型トランジスタとｎチャネル型トランジスタで異なる二種類以上の金属からなるソース或いはドレインと、二種類以上のトンネル絶縁膜を用いることによって、より低いｏｆｆ電流をもって、高いｏｎ−ｏｆｆ比を得ることが可能となる。
【発明を実施するための最良の形態】
【００３５】
ここで、図１乃至図７を参照して、本発明の実施の形態を説明する。図１は、本発明のトンネルバリア絶縁ゲート電界効果型半導体装置のエネルギーバンドダイヤグラムであり、図１（ａ）は、ゲート電圧ｏｆｆ、ドレインバイアス時の模式的エネルギーバンドダイヤグラムであり、また、図１（ｂ）はゲート電圧ｏｎ、ドレインバイアス時の模式的エネルギーバンドダイヤグラムである。
【００３６】
図１（ａ）に示すように、ソースとドレインの間にバイアス電圧Ｖｄｓが印加されている。ゲート電圧ｏｆｆでは、チャネル部は空乏しており、チャネル部のキャリアが少数であるためもトンネル電流は極めて少ない。また、チャネル部の多数キャリアに対してのバリアも大きくなっている。すなわち、このソースドレイン間のバイアス電圧Ｖｄｓが小さな場合にはトンネル電流は流れないが、大きなＶｄｓを印加した場合には、Ｖｄｓの値に応じてトンネル電流を指数関数的に大きく流すことができる。これは、チャネル−ドレイン間にトンネル絶縁膜が挟まれていることで、オフ時に大きなＶｄｓを印加されていてもドレイン電流を極めて低い状態にできる。
【００３７】
図１（ｂ）に示すように、チャネル部にゲート電圧を印加して、チャネル部は反転状態になって反転層を形成する。反転状態のチャネル部の多数キャリアに対するトンネルバリアは低くなるため、トンネル電流が流れやすくなっている。そのことで、ソース−チャネル間とチャネル−ドレイン間にはトンネル絶縁膜が挟まれているが、ソース・ドレイン間バイアスＶｄｓによって、トンネル膜には電界を生じるので、ソース−チャネル、ならびにチャネル−ドレインの間には少なくともトンネル電流成分で電流が流れることで、ゲート電圧によりソース−ドレイン間が導通状態となるスイッチとしてのｏｎ状態の働きになる。
【００３８】
本発明においては、トンネル絶縁膜の種類と、ソース領域及びドレイン領域に用いる金属の種類に特徴があるので、その事情を説明する。図２は、トンネルバリア近傍の模式的エネルギーバンドダイヤグラムである。図２（ａ）に示すように、電子をキャリアとしてトンネル電流を流す場合には、ソース或いはドレインの領域に設けられる材料のもつ実効的な仕事関数の低い材料を用いる方がトンネルバリア障壁が低くなるため適している。逆に、図２（ｂ）に示すように、ホールをキャリアとしてトンネル電流を流す場合には、ソース或いはドレインの領域に設けられる材料のもつ実効的な仕事関数の高い材料の方がトンネルバリア障壁が低くなるため適していることは自明である。
【００３９】
したがって、本発明においては、ソース側とチャネル側のトンネルバリア障壁をゲート電圧でｏｎ状態の時に低くできるように、ｎチャネル型ＭＯＳＦＥＴの場合には、ソース側には仕事関数が低い材料を用いて、ドレイン側には仕事関数が高い材料を用いる。一方、ｐチャネル型ＭＯＳＦＥＴの場合には、ソース側には仕事関数が高い材料を用いて、ドレイン側には仕事関数が低い材料を用いる。このような構成により、材料の種類を選択しない場合に比べて、低スタンバイリークで高いｏｎ電流を得て、ｏｎ−ｏｆｆ比を高くすることが可能になる。
【００４０】
即ち、従来のＭＯＳＦＥＴでは、ソースあるいはドレインとｏｆｆ時のチャネルは、ｐｎ接合を構成している。もしくはショットキー接合であっても、ソース側の接合は整流作用をもった接合になっており、その接合に逆方向にバイアスしてスイッチオフ状態を実現している。したがって、チャネルからドレイン部へキャリアの流れは順方向であって障壁はない。したがって、上述のようにサブスレッショルド電流が流れてしまう。
【００４１】
しかし、本発明においては、チャネルからドレインへのサブスレッショルド電流は、チャネル−ドレイン部に設けたトンネル絶縁膜によって流れなくなって、ｏｆｆ時の電流は下げることができる。このトンネル電流はチャネル−ドレインに発生するトンネルバリア障壁を含めた、このトンネル絶縁膜両端に発生する電界に強く依存するので、ｏｎ時には障壁が下がり、電界の効果をもってトンネル電流が大きく流れることとなる。また、トンネル電流は電界に依存するので、トンネル膜を薄く設けることで、低い電圧でも高い電界を発生することで、高いｏｎ−ｏｆｆ比をもって動作させることができるようになった。
【００４２】
また、相補型スイッチの組み合わせ論理回路では、トランスファーゲートを除き、ほとんどの素子でソースからドレインへの電流の向きが決まっているために、ソースとドレインの材料の仕事関数はトンネルバリアを調整するためには変える方が、リーク抑止と電流駆動の性能が良いことが見出された。
【００４３】
即ち、この相補型スイッチにおいては、電流スイッチはドレイン部でのトンネル電流で制御するために、ｎチャネル型ＦＥＴでは電子のトンネリングを、ｐチャネル型ＦＥＴではホールのトンネリングを考慮する。障壁高さを高くすると、ｏｆｆ時の電流を下げられるものの、ｏｎ時の電流をとるために電圧が高くすることが必要となる。そのため、各トランジスタのソース・ドレインには、即ち、ソースからドレインへの電流の向きに合わせて、ソースとドレインに別々のバリア障壁となる金属／絶縁膜の組み合わせを採用することが望ましい。
【００４４】
そこで、別々のバリア障壁となる金属／絶縁膜の組み合わせとなるように、仕事関数の異なる金属を二つ以上用意することが望ましい。また、バンドギャップが異なる絶縁膜を用意してバリア高さを変えることで、トンネル電流による低電圧でオン電流を大きくとれるようにする。
【００４５】
また、相補型ＦＥＴにおいては、ノードを構成する一方のＦＥＴのソースと他方のＦＥＴのドレインとして共通の金属材料を使うことが製造を簡素化するために望ましい。すなわち、ＮＦＥＴとＰＦＥＴの組み合わせにおいて、ＮＦＥＴのソースとＰＦＥＴのドレイン、ＮＦＥＴのドレインとＰＦＥＴのソースで材料を変えるようにする。
【００４６】
また、チャネル部には、キャリア輸送の効率が変えられるものなら使用できる。前述の半導体チャネルを用いた構造は、言い換えるとＭＩＳＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｉｎｓｕｌａｒ−Ｍｅｔａｌ）構造もしくはＭＯＳＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｘｉｄｅ−Ｍｅｔａｌ）構造となっているが、他の構造であっても良い。例えば、導体チャネルを用いずにトンネルさせるＭＩＭやＭＯＭ構造、そのほか、誘電体ベース、絶縁物チャネルとなるＭＩＩＩＭ構造やＭＯＯＯＭ構造でも良い。さらに、チャネル部を金属としてＭＩＭＩＭでも良い。
【００４７】
なお、チャネル領域をＳｉ等の半導体で構成する場合には、従来の集積回路装置の作製方法を大幅に変更することなく作製することが可能になる。即ち、通常のＭＯＳＦＥＴの作製では、ソース，ドレイン，チャネル部には、シリコンに不純物をドーピングして導電型を変えることで行ってきた。しかしながら、微細な構造では濃度の高いドーピングを行いながら、急峻な接合を作製するのが困難といった問題を抱えていたが、本発明では高濃度のドーピングを必要としないため、微細化が容易になる。
【００４８】
また、図３に示すように、トンネルバリアは、ソースもしくはドレインのどちらか片側だけであっても良い。なお、図３は、ドレイン側だけにトンネルバリアを設けたトンネルバリアＭＯＳＦＥＴのオフ状態の模式的エネルギーバンドダイヤグラムである。
【００４９】
なお、トンネルバリアに用いるトンネル絶縁膜としても好適なものを選択する必要がある。例えば、ｎチャネル型ＦＥＴのソース側及びｐチャネル型ＦＥＴのドレイン側のトンネル絶縁膜には、チタン酸化膜もしくは、タンタル酸化膜を使用しても良い。これらの酸化膜は伝導帯のシリコンに対するバリア障壁が０．３ｅＶ〜０．５ｅＶ程度と比較的低いため、ｎ型シリコンからＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネル電流を流しやすいためである。
【００５０】
ここで、チタン酸化膜（約０．３ｅＶ）とタンタル酸化膜（約０．５ｅＶ）を比較すると、バリア障壁が０．２ｅＶ程度違うため、トンネル電流にも違いが見られる。図４はトンネル絶縁膜を４ｎｍの厚さのチタン酸化膜から４ｎｍの厚さのタンタル酸化膜に変えた場合のトンネル電流（縦軸）の電界（横軸）依存性を示している。特に、チタン酸化膜では、室温以上の動作を考えると、バリア障壁が０．３ｅＶしかなく、熱電子放出による電流が顕著となってしまうために、低いｏｆｆ電流とならずに、高いｏｎ−ｏｆｆ比を取りづらい。このように、バリア障壁の高さが０．３ｅＶ以下ではｏｆｆ電流が高くなりやすく望ましくない。
【００５１】
そのため、室温から高温での動作を考えると、これら酸化膜のバリア障壁よりも高い１ｅＶ〜２ｅＶ程度のバリア障壁をもち、熱電子放出電流を抑制することができるものとしてハフニウム酸化膜（約１．５ｅＶ）が挙げられる。そのほかにも、ＳｒＳｉＯ、ＺｒＳｉＯ、ＨｆＳｉＯ、ＺｒＯ２、ＳｒＴｉＯ３、ＢｉＴｉＯ３，Ｌａ２Ｏ３、Ｔ２Ｏ３，ＬａＡｌＯ３，ＬａＳｃＯ３、Ａｌ２Ｏ３、Ｇｄ２Ｏ５，（ＬａｘＹ１−ｘ）２Ｏ３、（ＳｍｘＹ１−ｘ）２Ｏ３、（ＣｅｘＹ１−ｘ）２Ｏ３、（ＧｄｘＹ１−ｘ）２Ｏ３などが挙げられる。
【００５２】
反面、バリア障壁が３ｅＶ以上と高くなると、低電圧では高い電界を得にくく、トンネル電流が流せなくなるため望ましくない。したがって、０．３ｅＶから３ｅＶ以下のバリア障壁となる材料でもってトンネル膜を構成することが望ましい。
【００５３】
また、同じトンネル絶縁膜を用いても、上述のようにソース或いはドレインを構成する金属として、アルミニウムやマグネシウムなどの仕事関数が４．０ｅＶ付近の金属を使用することでバリア障壁が変えられる。この場合のソース或いはドレインを構成する金属としては仕事関数の低いタンタルやチタンを用いることもできる。他にもタンタルやチタンの金属を含む窒化物あるいは前記金属を含む炭化物を使うことができる。
【００５４】
仕事関数が高い金などを使う場合には、トンネル絶縁膜はＳＴＯ（ＳｒＴｉＯ３）膜などを使うことができる。そのほかにも、ＳｒＳｉＯ、ＺｒＳｉＯ、ＨｆＳｉＯ、ＺｒＯ２、ＢｉＴｉＯ３，Ｌａ２Ｏ３、Ｔ２Ｏ３，ＬａＡｌＯ３，ＬａＳｃＯ３、Ａｌ２Ｏ３、Ｇｄ２Ｏ５，（ＬａｘＹ１−ｘ）２Ｏ３、（ＳｍｘＹ１−ｘ）２Ｏ３、（ＣｅｘＹ１−ｘ）２Ｏ３、（ＧｄｘＹ１−ｘ）２Ｏ３などが挙げられる。
【００５５】
一方、ｐチャネル型ＦＥＴのソース側及びｎチャネル型ＦＥＴのドレイン側のトンネル絶縁膜には、シリコン窒化膜を使うことができる。トンネルのバリア障壁が高めとなり、それによって、トンネル電流も低めとなるため、トンネル絶縁膜の厚さを薄めにすることで調整できる。この場合のソース或いはドレインを構成する金属としては仕事関数の高いモリブデンや白金を用いることができる。他にもモリブデンやハフニウム、タングステンなどの金属を含む窒化物を使うことができる。
【００５６】
なお、オフ時のトンネル電流を１ｐＡ／μｍ2 以下程度に低くしようとすれば、バリア障壁に下限が設定される。熱放出による電流が無視できなくなるからである。熱放出電流は、バリア障壁高さに指数関数的に減少する。概ね、室温近傍で１ｐＡ／１μｍ2 以下となる条件では、バリア障壁高さは０．９ｅＶ程度は必要となる。動作温度を１５０℃ぐらいまで考慮すると、１．３ｅＶ程度が必要となる。
【００５７】
一方、トンネル電流はトンネル膜の実効的厚さを変えることによって、すなわち、トンネル絶縁膜の電界によって変化するので、バリア障壁高さが３．１ｅＶとなる接合では、８ＭＶ／ｃｍの電界でも５×１０-15 Ａ／μｍ2 しか流れない。しかし、バリアの障壁高さを変えて、１ｅＶ程度に下げると１ＭＶ／ｃｍの電界が印加された時に１ｐＡ／１μｍ2 程度の電流であり、電界を強くしていくと指数関数的に電流が増加する。このように、低電界では絶縁膜として働くように絶縁劣化を引き起こさずにしておけば、ｏｆｆ時でもトンネル電流が流れないようにトンネル電流を制御できる。
【００５８】
なお、トンネル電流を大きくするためには、絶縁膜に高電界を印加するようにすればよく、トランジスタ（スイッチ）の大きさを数１０ｎｍと微細にしたりすることで、電位発生させている領域の間隙を狭めることで達成できる。
【００５９】
以上の電極とトンネル絶縁膜の組み合わせについての指針は、文献値からも得ることができる。図５は報告されている種々の絶縁物のバンドギャップを纏めたものである（必要ならば、Ｒｏｂｅｒｔｓｏｎ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．，Ｖｏｌ．Ｂ１８，ｐ．１７８５，２０００及び  Ａｆａｎａｓ’ｅｖ，  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．１０２，ｐ．０８１３０１，２００７参照）。
【００６０】
図におけるＧａｐは、価電子帯と伝導帯の間のエネルギーギャップを示しており、また、ＥＡは電気陰性度（Ｅｌｅｃｔｒｏｎ  ａｆｆｉｎｉｔｙ）を示しており、価電子帯から真空準位へのエネルギー差を示している。そのため、Ｓｉの伝導帯からのオフセット（ＣＢ  ｏｆｆｓｅｔ）が得られ、これがシリコンに対する電子のバリア障壁となる。また、ギャップエネルギーに基づいて、シリコンの正孔側の価電子帯からのオフセット（ＶＢ  ｏｆｆｓｅｔ）も得られるので、これが正孔のバリア障壁となる。
【００６１】
図６は、左端に示すＳｉとＧｅのバンドギャップに対して、各種絶縁膜の価電子帯と伝導帯に対するバリア障壁が分かるように棒状のグラフで示している。なお、図においてはＳｉの価電子帯のエネルギーを０として表しており、仕事関数では５．１ｅＶに相当する。また、図７は、各種金属とＳｉの界面におけるＶＢ  ｏｆｆｓｅｔを示している。
【００６２】
このように、本発明は、ドレイン側とソース側において、使用するトンネル絶縁膜及び金属材料をｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴに応じて、材料を適宜選択することによって、低スタンバイリークで高いｏｎ電流を得て、ｏｎ−ｏｆｆ比を高くすることが可能になる。
【００６３】
以上を前提として、次に、図８乃至図１０を参照して、本発明の実施例１のトンネルバリアＦＥＴを説明する。なお、各図における上図は平面図であり、下図は上図におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。まず、図８（ａ）に示すようにシリコン基板１１にＳＴＩ素子分離領域１２を形成したのち、Ｂを導入してｐ型ウエル領域１３を形成する。次いで、ゲート絶縁膜１４及びゲート電極１５を順次形成したのち、全面に堆積させた絶縁膜を異方性エッチングすることによってサイドウォール１６を形成する。
【００６４】
次いで、図８（ｂ）に示すように、レジストパターン１７及びサイドウォール１６、ＳＴＩ素子分離領域１２をマスクとしてｐ型ウエル領域１３の露出部をエッチングして、深さが例えば、１０ｎｍの凹部１８を形成する。
【００６５】
次いで、図９（ｃ）に示すように、レジストパターン１７を除去したのち、ソース領域を露出する新たなレジストパターン１９を形成し、このレジストパターン１９をマスクとして、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜２０を堆積させる。引き続いて、厚さが例えば１０ｎｍのＡｌを堆積させる。その後、レジストパターン１９を除去する工程でレジスト上に堆積したＡｌは剥離されることによって、金属ソース２１を形成する。
【００６６】
次いで、図９（ｄ）に示すように、レジストパターン１９を除去したのち、ドレイン領域を露出する新たなレジストパターン２２を形成し、このレジストパターン２２をマスクとして、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜２３を堆積させる。引き続いて、厚さが例えば１０ｎｍのＰｔを堆積させる。その後、レジストパターン２２を除去する工程でレジスト上に堆積したＡｌは剥離されることによって、金属ドレイン２４を形成する。
【００６７】
次いで、図１０（ｅ）に示すように、全面に絶縁膜２５を形成し、次いで、この絶縁膜２５にコンタクトホール２６〜２８を形成する。次いで、図１０（ｆ）に示すように、コンタクトホール２６〜２８をタングステンで埋め込んで、化学機械研磨（ＣＭＰ）によってコンタクトプラグ部分以外のタングステンを除去することで、ソース電極２９、ドレイン電極３０、及び、ゲート引出電極３１のプラグとなる。これら電極に配線することによって、本発明の実施例１のトンネルバリアＦＥＴの基本構成が完成する。
【００６８】
このように、本発明の実施例１においては、トンネルバリアｎチャネル型ＦＥＴにおいて、金属ソース２１を仕事関数が４ｅＶ程度のＡｌで形成し、金属ドレイン２４を仕事関数が５ｅＶ程度のＰｔで形成しているので、ゲート−ソース間バイアスによって電子がトンネルで流れやすく、ゲート−ドレイン間バイアスではリーク電流が流れにくい。
【００６９】
したがって、低スタンバイリークで高いｏｎ電流を得て、ｏｎ−ｏｆｆ比を高くすることが可能になる。また、ソース・ドレイン領域やエクステンション領域をイオン注入により形成する必要がないので、不純物濃度の制御が必要なく微細化に適した構成となる。
【００７０】
また、この実施例１においてはトンネル絶縁膜２０，２３をバリア障壁が約１．５ｅＶのＨｆＯ２で形成しているので、熱電子放出電流を抑制することができる。なお、トンネル絶縁膜２０，２３は純粋なＨｆＯ２に限られるものではなく、Ｈｆ含有酸化膜であれば良く、他にＳｉやＡｌが含まれていても良い。また、Ａｌからなる金属ソースはＨｆＳｉやＴａＳｉ等のシリサイドや、これらの窒化物を用いても良い。また、Ｐｔからなる金属ドレインはＨｆＮ、ＴｉＮ，ＲｕＮを用いても良い。
【００７１】
次に、図１１及び図１２を参照して、本発明の実施例２のトンネルバリアＭＯＳＦＥＴを説明する。まず、図１１（ａ）に示すようにシリコン基板１１にＳＴＩ素子分離領域１２を形成したのち、Ｂを導入してｐ型ウエル領域１３を形成する。次いで、ゲート絶縁膜１４及びゲート電極１５を順次形成する。
【００７２】
次いで、図１１（ｂ）に示すように、レジストパターン１７及びＳＴＩ素子分離領域１２をマスクとしてｐ型ウエル領域１３の露出部をエッチングして、深さが例えば、１０ｎｍの凹部３２を形成したのち、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜３３を堆積させる。
【００７３】
次いで、図１１（ｃ）に示すように、レジストパターン１７を除去したのち、傾斜イオンビーム照射によって、厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＡｌ膜３４を堆積させる。次いで、図１２（ｄ）に示すように、逆方向からの傾斜イオンビーム照射によって厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＰｔ膜３５を堆積させる。
【００７４】
次いで、図１２（ｅ）に示すように、不所望部分に堆積したＡｌ膜３４及びＰｔ膜３５を除去することによって、残ったＡｌ膜３４を主要部とする部分を金属ソース３６とし、残ったＰｔ膜を主要部とする部分を金属ドレイン３７とする。
【００７５】
次いで、図１２（ｆ）に示すように、全面に絶縁膜２５を形成したのち、この絶縁膜２５にコンタクトホールを形成し、次いで、コンタクトホールをタングステンで埋め込んでソース電極２９、ドレイン電極３０、及び、ゲート引出電極３１を形成することによって、本発明の実施例２のトンネルバリアＭＯＳＦＥＴの基本構成が完成する。
【００７６】
このように、本発明の実施例２においても、トンネルバリアｎチャネル型ＭＯＳＦＥＴにおいて、金属ソース３６を仕事関数が４ｅＶ程度のＡｌで形成し、金属ドレイン３７を仕事関数が５ｅＶ程度のＰｔで形成しているので、ゲート−ソース間バイアスによって電子がトンネルで流れやすく、ゲート−ドレイン間バイアスではリーク電流が流れにくい
【００７７】
また、この実施例２においてもトンネル絶縁膜３３をバリア障壁が約１．５ｅＶのＨｆＯ２で形成しているので、熱電子放出電流を抑制することができる。なお、トンネル絶縁膜３３は純粋なＨｆＯ２に限られるものではなく、Ｈｆ含有酸化膜であれば良く、他にＳｉやＡｌが含まれていても良い。さらに、このトンネル絶縁膜も傾斜イオンビーム堆積法を用いることによって、ソース側のトンネル絶縁膜をバリア障壁の低いＴｉＯ２等で構成し、ドレイン側のトンネル絶縁膜をバリア障壁の高いＨｆＯ２等で構成して互いに異なった絶縁膜でトンネル絶縁膜を形成しても良い。
【００７８】
また、本発明の実施例２においては、金属ソース及び金属ドレインを傾斜イオンビーム堆積法で形成しているので、金属ソース及び金属ドレインを異なった金属で形成する際の２度のレジストパターンの形成工程が不要になるので、工程が簡素化される。但し、この場合、レイアウトにおいてゲートに対してソースとドレイン向きが統一されている必要がある。
【００７９】
次に、図１３及び図１４を参照して、本発明の実施例３のトンネルバリアＭＯＳＦＥＴを説明する。まず、図１３（ａ）に示すようにシリコン基板１１にＳＴＩ素子分離領域１２を形成したのち、Ｂを導入してｐ型ウエル領域１３を形成する。次いで、ゲート絶縁膜１４及びゲート電極１５を順次形成する。次いで、図１３（ｂ）に示すように、レジストパターン３８をマスクとしてｐ型ウエル領域１３の露出部及びＳＴＩ素子分離領域１２をエッチングする。
【００８０】
次いで、図１３（ｃ）に示すようにレジストパターン３８を除去したのち、一方向からの傾斜イオンビーム堆積法を用いて厚さが２〜５ｎｍ、例えば、２ｎｍのＴｉＯ２からなるトンネル絶縁膜３９を堆積させる。次いで、図１３（ｄ）に示すように、逆方向からの傾斜イオンビーム照射によって、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜４０を堆積させる。
【００８１】
次いで、図１４（ｅ）に示すように、再び、一方向からの傾斜イオンビーム堆積法を用いて厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＡｌ膜４１を堆積させる。次いで、図１４（ｆ）に示すように、逆方向からの傾斜イオンビーム照射によって厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＰｔ膜４２を堆積させる。
【００８２】
次いで、図１４（ｇ）に示すように、不要部分に堆積したＡｌ膜４１及びＰｔ膜４２を除去することによって、残ったＡｌ膜４１を主要部とする部分を金属ソース４３とし、残ったＰｔ膜４２を主要部とする部分を金属ドレイン４４とする。
【００８３】
次いで、図１４（ｈ）に示すように、全面に絶縁膜２５を形成したのち、この絶縁膜２５にコンタクトホールを形成し、次いで、コンタクトホールをタングステンで埋め込んでソース電極２９、ドレイン電極３０、及び、ゲート引出電極３１を形成することによって、本発明の実施例３のトンネルバリアＦＥＴの基本構成が完成する。
【００８４】
この本発明の実施例３においては、金属ソース及び金属ドレイン形成部をＳＴＩ素子分離領域１２を含めて平坦化しているので、ＳＴＩ素子分離領域１２近傍は表面がトンネル絶縁膜で完全に且つ二重に覆われて露出することはなく、当該領域に金属膜が堆積しても半導体基板と短絡することがなく、且つ、リーク電流が流れることもない。
【００８５】
次に、図１５を参照して、本発明の実施例４のトンネルバリアＦＥＴをもちいたインバーターを説明するが、基本的な製造工程は上記の実施例１と同じであるので最終構造のみを示す。図１５（ａ）は、本発明の実施例４のトンネルバリアＦＥＴインバーターの平面図であり、図１５（ｂ）は、図１５（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【００８６】
図に示すように、シリコン基板５１上に絶縁膜５２を介してシリコン層を形成したＳＯＩ基板に絶縁膜５２に達するＳＴＩ素子分離領域５３を形成したのち、Ｂを導入してｐ型フィールド領域５５、Ｐを導入してｎ型フィールド領域５４を形成する。次いで、ゲート絶縁膜５６及びゲート電極５７，５８を順次形成したのち、サイドウォール５９，６０を形成する。
【００８７】
次いで、レジストパターン（図示せず）をマスクとしてｐ型フィールド領域５５及びｎ型フィールド領域５４の露出部をエッチングして凹部を形成する。次いで、レジストパターンを除去したのち、ｐ型フィールド領域５５のＳＴＩ素子分離領域５３寄りに形成した凹部のみを露出する開口部を有するレジストパターン（図示せず）をマスクとして厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜６１を堆積させる。引き続いて、厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＡｌ膜を堆積させて金属ソース６２を形成する。
【００８８】
次いで、新たに、両方のゲート電極５７，５８の間に設けた凹部のみを露出する開口部を有するレジストパターン（図示せず）をマスクとして、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜６３を堆積させる。引き続いて、厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜を堆積させて金属ノード６４を形成する。
【００８９】
次いで、新たに、ｎ型フィールド領域５４のＳＴＩ素子分離領域５３寄りに形成した凹部のみを露出する開口部を有するレジストパターン（図示せず）をマスクとして、マスクを用いて厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜６５を堆積させる。引き続いて、厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＰｔ膜を堆積させて金属ドレイン６６を形成する。
【００９０】
次いで、全面に絶縁膜６７を形成したのち、この絶縁膜６７にコンタクトホールを形成し、次いで、コンタクトホールをタングステンで埋め込んでソース電極６８、ドレイン電極６９、ゲート引出電極７０，７１、及び、出力電極７２を形成することによって、本発明の実施例４のトンネルバリアＦＥＴインバーターの基本構成が完成する。
【００９１】
Ｐｔ等の仕事関数の大きな金属は、ｎチャネル型ＦＥＴのドレインとして用いた場合にはリーク電流を低減することができ、ｐチャネル型ＦＥＴのソースとして用いた場合には、正孔の注入が容易になる。本発明の実施例４においてはこのような特性を生かして、ｎチャネル型ＦＥＴのドレイン及びｐチャネル型ＦＥＴのソースには、Ｔｉを金属ノードとして用いて共用しているので、製造工程が簡素化される。
【００９２】
次に、図１６を参照して、本発明の実施例５のトンネルバリアＦＥＴインバーターを説明する。基本的な製造工程は上記の実施例１と同じであるので最終構造のみを示す。図１６（ａ）は、本発明の実施例５のトンネルバリアＦＥＴインバーターの平面図であり、図１６（ｂ）は、図１６（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。
【００９３】
図に示すように、シリコン基板５１上に絶縁膜５２を介してシリコン層を形成したＳＯＩ基板に絶縁膜５２に達するＳＴＩ素子分離領域５３を形成したのち、Ｂを導入してｐ型フィールド領域５５、Ｐを導入してｎ型フィールド領域５４を形成する。次いで、ゲート絶縁膜５６及びゲート電極５７，５８を順次形成したのち、サイドウォール５９，６０を形成する。
【００９４】
次いで、レジストパターン（図示せず）をマスクとして両方のゲート電極５７，５８の間の露出部のみを、絶縁膜５２に到達するようにエッチングして凹部を形成する。次いで、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２からなるトンネル絶縁膜６３を堆積させる。引き続いて、厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＴｉ膜を堆積させてインバータの出力用の金属ノード６４を形成する。
【００９５】
次いで、新たなレジストパターンを用いてｐ型フィールド領域５５のＳＴＩ素子分離領域５３寄りの領域に厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＡｌ膜を堆積させて回路電源に接続する電極７３とする。
【００９６】
次いで、新たなレジストパターンを用いてｎ型フィールド領域５４のＳＴＩ素子分離領域５３寄りの領域に厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＰｔ膜を堆積させて回路接地に接続する電極７４とする。
【００９７】
次いで、全面に絶縁膜６７を形成したのち、この絶縁膜６７にコンタクトホールを形成し、次いで、コンタクトホールをタングステンで埋め込んでソース電極６８、ドレイン電極６９、ゲート引出電極７０，７１、及び、出力電極７２を形成することによって、本発明の実施例５のトンネルバリアＦＥＴインバーターの基本構成が完成する。
【００９８】
本発明の実施例５においても実施例４と同様に仕事関数による特性を生かしてＡｌあるいはＰｔを金属ノードとして用いて、ｎチャネル型ＦＥＴのドレイン及びｐチャネル型ＦＥＴのソースとしてＴｉを共用しているので、製造工程が簡素化される。また、この実施例５においては、Ｖｓｓ側のソース及びＶｄｄ側のドレインにトンネル絶縁膜を設けていないので、この点からも工程が簡素化される。
【００９９】
次に、図１７を参照して、本発明の実施例６のトンネルバリアＦＥＴインバーターを説明する。図１７（ａ）は、本発明の実施例６のトンネルバリアＦＥＴインバーターの平面図であり、図１７（ｂ）は、図１７（ａ）のＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、また、図１７（ｃ）は、図１７（ａ）のＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
【０１００】
図に示すように、シリコン基板８１上に絶縁膜８２を介して厚さが例えば５０ｎｍのシリコン層を形成したのち、幅が５０ｎｍ、長さが２００ｎｍで間隔が２００ｎｍの２本の帯状のシリコン領域８３，８４を形成する。一方のシリコン領域８３にはＰをドープし、他方のシリコン領域８４にはＢをドープする。
【０１０１】
この帯状のシリコンを熱酸化することにより、帯状のシリコンの端部の酸化が進行し、酸化膜に囲まれたシリコンのナノワイヤが形成される。シリコン酸化膜はＨＦにより選択的に除去できる。または、ドライのＨ２プラズマ／ＮＦ３、ＮＨ３／ＮＦ３、ＮＨ３／ＨＦなどの表面にアンモニアフッ化物を形成する酸化膜除去工程によって、ＳＯＩや素子分離溝の酸化膜を過度に侵食せずに除去される。
【０１０２】
次いで、全面に厚さが２〜５ｎｍ、例えば、４ｎｍのＨｆＯ２膜を堆積させたのち、ゲート電極材料を堆積させて所定の形状にエッチングすることによって、ゲート絶縁膜８５及びゲート電極８６とする。この場合、シリコン領域８３，８４からなるシリコンナノワイヤの長さ方向の端面に残ったＨｆＯ２膜がトンネル絶縁膜８７となる。端面のトンネル絶縁膜８７の方が薄く２ｎｍ以下になっている。
【０１０３】
次いで、レジストパターンをマスクとして２つのシリコンナノワイヤの一方の側の端面にＰｔ膜を選択的に堆積させることによって、金属ノード８８を形成する。次いで、新たなレジストパターンをマスクとして一方のシリコンナノワイヤ（８３）の他方の側の端面にＡｌ膜を選択的に堆積させることによって、金属ソース８９を形成する。次いで、新たなレジストパターンをマスクとして他方のシリコンナノワイヤ（８４）の他方の側の端面にＰｔ膜あるいはＡｌ膜を選択的に堆積させることによって、金属ドレイン９０を形成する。
【０１０４】
次いで、全面に絶縁膜（図示せず）を形成したのち、この絶縁膜にコンタクトホールを形成し、次いで、コンタクトホールをタングステンで埋め込んでソース電極９１、ドレイン電極９２、ゲート引出電極９３、及び、出力電極９４を形成することによって、本発明の実施例６のトンネルバリアＦＥＴインバーターの基本構成が完成する。
【０１０５】
本発明の実施例６においては、シリコンナノワイヤを用いているので超微細構造のインバーターを構成することができる。また、この場合、平行に配置した２本のシリコンナノワイヤを用いているので、金属ノードを形成する際の加工精度を要するエッチング工程が不要になる。なお、この実施例６においてもＶｓｓ側のトンネル絶縁膜及びＶｄｄ側のトンネル絶縁膜は省いても良い。
【０１０６】
次に、図１８を参照して、本発明の実施例７のトンネルバリアＦＥＴインバータを用いたスタティックランダムアクセスメモリ（ＳＲＡＭ）を説明する。図１８は、本発明の実施例７のトンネルバリアＣＭＯＳを用いたＳＲＡＭの平面図であり、図１７に示したトンネルバリアＦＥＴインバーターを２つ用いて、互いのＩＮとＯＵＴとを襷掛けに接続したものである。
【０１０７】
なお、この場合の金属ノード８８へのアクセスには、ビット線Ｂとワード線Ｗを用いるが、そのトランスファーには通常のＦＥＴ９５，９６を用い、金属ノード８８にローカル配線層９７，９８により接続する。なお、この実施例７においてもＶｓｓ側のトンネル絶縁膜及びＶｄｄ側のトンネル絶縁膜は省いても良い。
【０１０８】
次に、図１９乃至図２２を参照して、本発明の実施例８の縦型トンネルバリアＦＥＴインバーターを説明する。なお、各図において左図は平面図であり、右図は左図におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。まず、図１９（ａ）に示すようにｎ型シリコン基板１０１にＳＴＩ素子分離領域１０２を形成したのち、Ａｓ導入してｎ+ 型ドレイン領域１０３を形成するとともに、Ｂを導入してｐ+ 型ソース領域１０４を形成する。
【０１０９】
次いで、図１９（ｂ）に示すように、ＳｉＯ２膜を堆積させたのち、直径が例えば、２０ｎｍの２つの開口部１０５，１０６を形成して選択成長マスク１０７とする。選択成長マスクの開口部には、例えばＡｕのようなナノワイヤ成長を進行するシリコン溶融する金属を形成しておく。次いで、図１９（ｃ）に示すように、この選択成長マスク１０７をマスクとして、開口部１０５，１０６内に高さが例えば、１００ｎｍの単結晶シリコンからなるシリコンナノワイヤ１０８，１０９を選択成長させる。
【０１１０】
金微粒子などにシランガスを供給すると、溶融状態のシリサイドが形成され、固溶限に達し結晶シリコンが析出して金微粒子を押し上げる。このようなＬｉｑｕｉｄ−Ｖａｐｏｒ−Ｓｏｌｉｄ（ＬＶＳ）の３相界面を用いた成長機構でナノワイヤは成長する。
【０１１１】
また、シリコンナノワイヤ１０８にはＡｓをドープしてｎ型とし、シリコンナノワイヤ１０９にはＢをドープしてｐ型とする。また、ナノワイヤの基板側は高ドープしてオーミック接触になるようにしてある。
【０１１２】
次いで、図２０（ｄ）に示すように、全面にゲート絶縁膜１１０とゲート電極となるシリサイド膜、ポリサイド膜、或いは、メタル材料からなる導電膜１１１を堆積する。次いで、図２０（ｅ）に示すように、導電膜１１１を所定の高さまでエッチング除去してゲート電極１１２とする。
【０１１３】
次いで、図２０（ｆ）に示すように、異方性エッチングによってシリコンナノワイヤ１０８，１０９の頂面に堆積されていたゲート絶縁膜１１０を選択的に除去する。この時、周辺領域に堆積していたゲート絶縁膜１１０及び選択成長マスク１０７の露出部も除去される。
【０１１４】
次いで、図２１（ｇ）に示すように、シリコンナノワイヤ１０８，１０９を頂部を露出するように埋め込むレジストマスク１１３を形成する。次いで、厚さが２〜５ｎｍ、例えば、２ｎｍのＨｆＯ２膜、厚さが１０〜１００ｎｍ、例えば、１０ｎｍのＡｌ膜を順次堆積させてトンネル絶縁膜１１４，１１５と、金属ソース１１６及び金属ドレイン１１７をシリコンナノワイヤ１０８，１０９の頂面に形成する。
【０１１５】
次いで、図２１（ｈ）に示すように、上方より指向性の高い堆積法を用いて、例えば、Ｃｏを全面に堆積させたのち、熱処理によりシリサイド化することによってノード電極１１８を形成する。次いで、未反応のＣｏを除去することによって、各電極とノード電極１１８との短絡を防止する。
【０１１６】
次いで、図２１（ｉ）に示すように、レジストマスク１１３を除去したのち、コリメートしたスパッタリング法、蒸着法、或いはプラズマＣＶＤ法等の指向性の高い成膜法を用いて例えば厚さが３０ｎｍのシリコン酸化膜１１９を堆積する。次いで、シリコン酸化膜１１９を微量に等方性エッチングして、ナノワイヤ周囲（ゲート電極１１２の表面）に付着した薄いシリコン酸化膜を除去する。これにより、ゲート電極１１２の表面を露出するとともに、埋込み絶縁膜１２０とナノワイヤ上面のシリコン酸化膜１１９との分離を確実にすることができる。
【０１１７】
次いで、図２２（ｊ）に示すように、上方からの指向性の高い堆積方法を用いて導電膜、例えば厚さが２６ｎｍのＡｌ膜１２１を全面に堆積する。このとき、ナノワイヤの外側とナノワイヤの上端にそれぞれ分離されたＡｌ膜１２１が形成される。次いで、このＡｌ膜１２１をフォトリソグラフィを用いてパターニングしてゲート電極配線１２２を形成する。このゲート電極配線１２２は、シリコンナノワイヤ１０８，１０９の周囲を囲み、且つ、セル右端のＳＴＩ素子分離領域１０２上に延在するようにパターニングされる。
【０１１８】
次いで、図２２（ｋ）に示すように、ナノワイヤ上端に堆積するシリコン酸化膜１１９をエッチング除去し、同時にその上のＡｌ膜１２１をリフトオフして除去する。次いで、金属ソース１１６及び金属ドレイン１１７を埋め込むように絶縁膜１２３を堆積させたのち、ＣＭＰ研磨により平坦化して金属ソース１１６及び金属ドレイン１１７の表面を露出させる。
【０１１９】
次いで、図２２（ｌ）に示すように、絶縁膜１２３上に層間絶縁膜１２４を堆積させたのち、ノード電極１１８、金属ソース１１６、金属ドレイン１１７、及び、ゲート電極配線１２２に達するビアホールを形成したのち、このビアホールをＡｌで埋め込んでソース電極１２５、ドレイン電極１２６、ノード引出電極１２７、及び、ゲート引出電極１２８を形成することによって、本発明の実施例８の縦型トンネルバリアＦＥＴインバーターの基本構成が完成する。
【０１２０】
このように、本発明の実施例８においては、シリコンナノワイヤによるインバータを縦型に形成しているので、全体構成が立体的になり、集積度をさらに向上することができる。
【０１２１】
なお、この実施例８においては、ナノワイヤをシリコンで形成しているが、シリコンに限られるものではなく、化合物半導体からなるナノワイヤ、さらにはカーボンナノチューブを用いることもできる。これらのナノワイヤ及びナノチューブは、良く知られているように選択成長の他、触媒を用いて形成することができる。
【０１２２】
以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではなく、例えば、単体のｐチャネル型ＦＥＴに適用されるものである。さらに、ｐチャネル型ＦＥＴとｎチャネル型ＦＥＴの接続状態はインバーター接続に限られるものではなく、伝達ゲートを構成しても良いものである。
【０１２３】
また、上記の実施例８においては、一般的な選択成長を用いているためノード電極をｎ+ 型ドレイン域とｐ+ 型ソース領域の跨がるシリサイド電極として形成しているが、ノード電極としてＰｔ等からなる仕事関数の大きな金属ノードを用いても良い。
【０１２４】
この場合には、シリコン基板や金属ノードを所定形状で設けたのち、その上にＨｆＯ２等のトンネル絶縁膜を設け、次いで、上記の図１９（ｂ）に示すような成長マスクを設け、イオンプレーティングによるＳｉ薄膜の堆積とレーザアニールによる結晶化の工程を繰り返すことによってシリコンナノワイヤを形成すれば良い。
【０１２５】
ここで、実施例１乃至実施例８を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  第１ソース領域及び第１ドレイン領域の少なくとも一方が第１金属或いは第１多結晶半導体からなるとともに、前記第１金属或いは第１多結晶半導体と第１半導体チャネル層との間に形成された第１トンネル絶縁膜を有することを特徴とする電界効果型半導体装置。
（付記２）  第１ソース領域及び第１ドレイン領域の少なくとも一方が第１金属或いは第１多結晶半導体からなるとともに、前記第１金属或いは前記第１多結晶半導体と第１半導体チャネル層との間に形成された第１トンネル絶縁膜を有するｎチャネル型電界効果トランジスタと、第２ソース領域及び第２ドレイン領域の少なくとも一方が第２金属或いは第２多結晶半導体からなるとともに、前記第２金属或いは前記第２多結晶半導体と第２半導体チャネル層との間に形成された第２トンネル絶縁膜を有するｐチャネル型電界効果トランジスタとを直列接続した相補型トランジスタを備えた電界効果型半導体装置。
（付記３）  ２つの前記相補型トランジスタを一方のゲート電極が他方のノードに接続するように襷掛けで配置するとともに、両方のゲート電極に別個のアクセス用の電界効果型トランジスタを接続してスタティック・ランダムアクセスメモリを構成した付記２記載の電界効果型半導体装置。
（付記４）  前記トンネル絶縁膜を前記相補型トランジスタのノードを構成するソース領域及びドレイン領域のみに設けた付記２または３に記載の電界効果型半導体装置。
（付記５）  前記第１半導体チャネル層を幅が１００ｎｍ以下の第１の半導体ナノワイヤで構成することを特徴とする付記１に記載の電界効果型半導体装置。
（付記６）  前記第１の半導体ナノワイヤが、円筒状ナノワイヤからなる付記５記載の電界効果型半導体装置。
（付記７）  前記第１ソース領域及び前記第１ドレイン領域の両方が前記第１金属或いは前記第１多結晶半導体からなり、前記第１金属或いは前記第１多結晶半導体と前記第１半導体チャネル層との間に形成された介在させる前記第１トンネル絶縁膜の電子に対するトンネルバリアの高さが０．３ｅＶ〜３．０ｅＶである付記１または２に記載の電界効果型半導体装置。
（付記８）  前記第２ソース領域及び前記第２ドレイン領域の両方が前記第２金属或いは前記第２多結晶半導体からなり、前記第２金属或いは前記第２多結晶半導体と前記第２半導体チャネル層との間に形成された前記第２トンネル絶縁膜の正孔に対するトンネルバリアの高さが０．３ｅＶ〜３．０ｅＶである付記２に記載の電界効果型半導体装置。
（付記９）  前記ソース領域を構成する前記第１金属と前記ドレイン領域を構成する前記第１金属とが互いに仕事関数の異なる金属からなる付記７に記載の電界効果型半導体装置。
（付記１０）  前記第１ソース領域側に設ける前記第１トンネル絶縁膜と、前記第１ドレイン領域側に設ける前記第１トンネル絶縁膜が互いに異なる絶縁膜からなる付記７に記載の絶縁ゲート電界効果型半導体装置。
【図面の簡単な説明】
【０１２６】
【図１】本発明のトンネルバリア電界効果型半導体装置のエネルギーバンドダイヤグラムである。
【図２】トンネルバリア近傍の模式的エネルギーバンドダイヤグラムである。
【図３】本発明の変形例のトンネルバリア電界効果型半導体装置のエネルギーバンドダイヤグラムである。
【図４】トンネル電流−電界特性のトンネル絶縁膜の仕事関数依存性の説明図である。
【図５】報告されている種々の絶縁物のバンドギャップの説明図である。
【図６】ＳｉとＧｅに対する各種絶縁膜の価電子帯と伝導帯に対するバリア障壁の説明図である。
【図７】各種金属とＳｉの界面におけるＶＢ  ｏｆｆｓｅｔの説明図である。
【図８】本発明の実施例１のトンネルバリアＦＥＴの途中までの製造工程の説明図である。
【図９】本発明の実施例１のトンネルバリアＦＥＴの図８以降の途中までの製造工程の説明図である。
【図１０】本発明の実施例１のトンネルバリアＦＥＴの図９以降の製造工程の説明図である。
【図１１】本発明の実施例２のトンネルバリアＦＥＴの途中までの製造工程の説明図である。
【図１２】本発明の実施例２のトンネルバリアＦＥＴの図１１以降の製造工程の説明図である。
【図１３】本発明の実施例３のトンネルバリアＦＥＴの途中までの製造工程の説明図である。
【図１４】本発明の実施例３のトンネルバリアＦＥＴの図１３以降の製造工程の説明図である。
【図１５】本発明の実施例４のトンネルバリアＦＥＴインバーターの説明図である。
【図１６】本発明の実施例５のトンネルバリアＦＥＴインバーターの説明図である。
【図１７】本発明の実施例６のトンネルバリアＦＥＴインバーターの説明図である。
【図１８】本発明の実施例７のトンネルバリアＦＥＴを用いたＳＲＡＭの平面図である。
【図１９】本発明の実施例８の縦型トンネルバリアＦＥＴの途中までの製造工程の説明図である。
【図２０】本発明の実施例８の縦型トンネルバリアＦＥＴの図１９以降の途中までの製造工程の説明図である。
【図２１】本発明の実施例８の縦型のトンネルバリアＦＥＴの図２０以降の途中までの製造工程の説明図である。
【図２２】本発明の実施例８の縦型トンネルバリアＦＥＴの図２１以降の製造工程の説明図である。
【図２３】従来のＭＯＳＦＥＴのエネルギーバンドダイヤグラムである。
【図２４】トンネルバリアＦＥＴのエネルギーバンドダイヤグラムである。
【符号の説明】
【０１２７】
１１  シリコン基板
１２  ＳＴＩ素子分離領域
１３  ｐ型ウエル領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  サイドウォール
１７，１９，２２，３８  レジストパターン
１８，３２  凹部
２０，２３，３３，４０  トンネル絶縁膜
２１，３６，４３  金属ソース
２４，３７，４４  金属ドレイン
２５  絶縁膜
２６〜２８  コンタクトホール
２９  ソース電極
３０  ドレイン電極
３１  ゲート引出電極
３４，４１  Ａｌ膜
３５，４２  Ｐｔ膜
３９  トンネル絶縁膜
５１  シリコン基板
５２  絶縁膜
５３  ＳＴＩ素子分離領域
５４  ｎ型フィールド領域
５５  ｐ型フィールド領域
５６  ゲート絶縁膜
５７，５８  ゲート電極
５９，６０  サイドウォール
６１，６３，６５  トンネル絶縁膜
６２  金属ソース
６４  金属ノード
６６  金属ドレイン
６７  絶縁膜
６８  ソース電極
６９  ドレイン電極
７０，７１  ゲート引出電極
７２  出力電極
７３，７４  電極
８１  シリコン基板
８２  絶縁膜
８３，８４  シリコン領域
８５  ゲート絶縁膜
８６  ゲート電極
８７  トンネル絶縁膜
８８  金属ノード
８９  金属ソース
９０  金属ドレイン
９１  ソース電極
９２  ドレイン電極
９３  ゲート引出電極
９４  出力電極
９５，９６  ＦＥＴ
９７，９８  ローカル配線層
１０１  ｎ型シリコン基板
１０２  ＳＴＩ素子分離領域
１０３  ｎ+ 型ドレイン領域
１０４  ｐ+ 型ソース領域
１０５，１０６  開口部
１０７  選択成長マスク
１０８，１０９  シリコンナノワイヤ
１１０  ゲート絶縁膜
１１１  導電膜
１１２  ゲート電極
１１３  レジストマスク
１１４，１１５  トンネル絶縁膜
１１６  金属ソース
１１７  金属ドレイン
１１８  ノード電極
１１９  シリコン酸化膜
１２０  埋込み絶縁膜
１２１  Ａｌ膜
１２２  ゲート電極配線
１２３  絶縁膜
１２４  層間絶縁膜
１２５  ソース電極
１２６  ドレイン電極
１２７  ノード引出電極
１２８  ゲート引出電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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