(57)【要約】【課題】プロセス、電圧および温度による影響を受けることなく、書込電流を制御するトランジスタへ定電流に応じた内部電圧を供給する。【解決手段】半導体装置は、第１および第２主電極ならびに制御電極を有する第１トランジスタと、この第１トランジスタの第１主電極の電圧が所定の電圧となるように第１トランジスタの第２主電極および制御電極間の電圧を制御する制御回路と、第１および第２主電極ならびに制御電極を有する第２トランジスタとを含む内部電圧発生回路を備える。第２トランジスタは、第２主電極および制御電極間が第１トランジスタの第２主電極および制御電極間の電圧でバイアスされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１および第２主電極ならびに制御電極を有する第１トランジスタと、この第１トランジスタの前記第１主電極の電圧が所定の電圧となるように前記第１トランジスタの前記第２主電極および前記制御電極間の電圧を制御する制御回路と、第１および第２主電極ならびに制御電極を有する第２トランジスタであってその第２主電極および制御電極間が前記第１トランジスタの前記第２主電極および前記制御電極間の電圧でバイアスされる第２トランジスタとを含む内部電圧発生回路を備える半導体装置。
【請求項２】
前記第２トランジスタの電流供給能力は前記第１トランジスタの電流供給能力よりも大きく、前記第２トランジスタの前記第１主電極に負荷回路が接続されている請求項１に記載の半導体装置。
【請求項３】
前記第２トランジスタの前記第１主電極と前記負荷回路との間にスイッチが設けられている前記内部電圧発生回路を備える請求項１または２記載の半導体装置。
【請求項４】
前記制御回路は、前記第１トランジスタの前記第１主電極の電圧を基準電圧と比較して、前記前記第１トランジスタの前記第２主電極および前記制御電極間の電圧を制御する演算増幅回路を有する請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１トランジスタの第１主電極に可変抵抗が接続された前記内部電圧発生回路２つに、ＨｉまたはＬｏｗレベルに相当する情報を記憶する記憶素子が前記負荷回路として接続され、
前記２つのうち第１の内部電圧発生回路に含まれる可変抵抗の抵抗値は、前記記憶素子に前記Ｈｉレベルに相当する情報を記憶させることが可能な値にあらかじめ設定されるとともに、前記２つのうち第２の内部電圧発生回路に含まれる可変抵抗の抵抗値は、前記記憶素子に前記Ｌｏｗレベルに相当する情報を記憶させることが可能な値にあらかじめ設定されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
任意のコマンドの入力を外部から受付けるビットライン制御回路をさらに備えるとともに、
前記第１の内部電圧発生回路は、第２主電極が当該第１の内部電圧発生回路に含まれる第２トランジスタの第１主電極と接続され、第１主電極が前記記憶素子と接続され、制御電極が前記ビットライン制御回路と接続されたリセット制御トランジスタを、前記第１スイッチとして有し、
前記第２の内部電圧発生回路は、第２主電極が当該第２の内部電圧発生回路に含まれる第２トランジスタの第１主電極と接続され、第１主電極が前記記憶素子と接続され、制御電極が前記ビットライン制御回路と接続されたセット制御トランジスタを、前記第２スイッチとして有し、
前記ビットライン制御回路は、前記記憶素子に前記Ｈｉに相当する情報を書き込むことを指示する書込コマンドの入力を外部から受付けると、リセット動作電圧を前記リセット制御トランジスタの制御電極へ印加し、前記記憶素子に前記Ｌｏｗに相当する情報を記憶させることを指示する書込コマンドの入力を外部から受付けると、セット動作電圧を前記セット制御トランジスタの制御電極へ印加し、
前記リセット制御トランジスタは、前記リセット動作電圧が印加されると、前記第１の内部電圧発生回路に含まれる第２トランジスタの第２主電極に印加されている電圧を当該第２トランジスタの第２主電極および制御電極間にバイアスされている電圧に応じて降圧させた第１の書込電圧を前記記憶素子へ印加し、
前記セット制御トランジスタは、前記セット動作電圧が印加されると、前記第２の内部電圧発生回路に含まれる第２トランジスタの第２主電極に印加されている電圧を当該第２トランジスタの第２主電極および制御電極間にバイアスされている電圧に応じて降圧させた第２の書込電圧を前記記憶素子へ印加することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の内部電圧発生回路に含まれる制御回路によって維持される前記第１の内部電圧発生回路に含まれる第１トランジスタの第１主電極の電圧は、前記第２の内部電圧発生回路に含まれる制御回路によって維持される前記第２の内部電圧発生回路に含まれる第１トランジスタの第１主電極の電圧よりも高い電圧であることを特徴とする請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、電力が供給されない場合でも記憶したデータを保持する不揮発性メモリの１つとして、相変化材料の温度による相変化（結晶化状態にあるか、アモルファス（非晶質）化状態にあるか）に応じて抵抗値が変化することを利用してデータの記憶を行うＰＲＡＭ（Phase change Random Access Memory）が普及してきている。
【０００３】
ＰＲＡＭにおいては、「ＧＳＴ膜」と呼ばれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）を含む化合物などの相変化材料で形成した相変化膜が用いられる。ＧＳＴ膜は、供給される電流によって発生するジュール熱に応じて、非晶質状態と結晶質状態との間で相変化する。この相変化により、ＧＳＴ膜の抵抗ＲGSTが変化する。
【０００４】
一般的なＰＲＡＭにおいては、メモリセルのＧＳＴ膜の抵抗ＲGSTを変化させるために、図７に例示するようなトランジスタＱ１０およびＱ２０を介して書込回路ＹＹｊを使用している。なお、図７において、トランジスタＱ１０およびＱ２０は、キャリアが正孔であるＰｃｈ（Ｐチャネル）トランジスタである。
【０００５】
書込電流ＩWRの制御は、駆動電圧ＶDDの抵抗分割により発生したゲート電圧ＶREFを書込回路ＹＹｊが具備するトランジスタＱ１０のゲートへ印加し、定電流を生成して書込電流ＩWRを変化させている。この例では、分割された抵抗値それぞれを選択するための抵抗値選択信号（例えば、所定の抵抗値を選択するためのＳＥＬ０）を入力することにより、分割された抵抗の値のうちから１つの抵抗値を選択する。
【０００６】
なお、書込回路ＹＹｊが具備するトランジスタＱ１０のゲートへゲート電圧ＶREFを印加するために、ゲート電圧ＶREFを生成して出力する内部電圧発生回路が用いられる。このような一般的な内部電圧発生回路として、コンパレータを利用した内部電圧発生回路も考えられている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１７４３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７に示した書込電流を制御するための一般的な技術においては、トランジスタＱ１０のゲートへ印加するゲート電圧ＶREFとして、内部電圧発生回路を用いて生成した定電圧を使用している。
【０００８】
しかし、ゲートへ印加されるゲート電圧ＶREFが定電圧である場合、トランジスタＱ１０のソースからドレインへ流れる書込電流は、トランジスタＱ１０を製造するときのプロセス、ゲート電圧ＶREFの生成に用いられる駆動電圧ＶDDの電圧変動およびトランジスタＱ１０の温度による影響を受けてしまうという問題点がある。
【０００９】
本発明は、上述した課題を解決する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体装置は、第１および第２主電極ならびに制御電極を有する第１トランジスタと、この第１トランジスタの前記第１主電極の電圧が所定の電圧となるように前記第１トランジスタの前記第２主電極および前記制御電極間の電圧を制御する制御回路と、第１および第２主電極ならびに制御電極を有する第２トランジスタであってその第２主電極および制御電極間が前記第１トランジスタの前記第２主電極および前記制御電極間の電圧でバイアスされる第２トランジスタとを含む内部電圧発生回路を備える。
【発明の効果】
【００１１】
本発明によれば、半導体装置は、第１および第２主電極ならびに制御電極を有する第１トランジスタと、この第１トランジスタの第１主電極の電圧が所定の電圧となるように第１トランジスタの第２主電極および制御電極間の電圧を制御する制御回路と、第１および第２主電極ならびに制御電極を有する第２トランジスタとを含む内部電圧発生回路を備えている。第２トランジスタの第２主電極および制御電極間は、第１トランジスタの第２主電極および制御電極間の電圧でバイアスされる。
【００１２】
このような構成としたため、トランジスタを製造するときのプロセス、ゲート電圧を生成するための駆動電圧の変動およびトランジスタの温度による影響を受けることなく、書込電流を制御するトランジスタへ定電流に応じた内部電圧を供給することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態に従った半導体装置を説明する。
【００１４】
まず、本実施形態の半導体装置が有する内部電圧発生回路１の特徴的な構成について、図１を参照して詳細に説明する。
【００１５】
図１に示すように、内部電圧発生回路１は、差動アンプＡＭＰと、可変抵抗ＲXと、トランジスタＱ１と、トランジスタＱ３とを含んでいる。トランジスタＱ３は、「第１トランジスタ」であり、トランジスタＱ１は、「第２トランジスタ」である。
【００１６】
本実施形態では、トランジスタＱ３およびトランジスタＱ１は、ゲート−ソース間電圧Vgsやドレイン−ソース間電圧Vdsが互いに等しいトランジスタである。また、本実施形態では、トランジスタＱ１は、トランジスタＱ３の電流供給能力よりも電流供給能力が大きなトランジスタである。さらに、本実施形態では、トランジスタＱ３およびＱ１は、Ｐｃｈ（Ｐチャネル）トランジスタである。
【００１７】
トランジスタＱ３およびＱ１の各ゲートは互いに接続されるとともに、差動アンプＡＭＰの出力端子とそれぞれ接続された「制御電極」である。
【００１８】
トランジスタＱ３およびＱ１の各ソースは、電圧Ｖｐｐがそれぞれ印加された「第２主電極」である。
【００１９】
トランジスタＱ３およびＱ１の各ドレインは、「第１主電極」である。
【００２０】
トランジスタＱ３のドレインは、点Ａにおいて、差動アンプＡＭＰの正極側の入力端子と、可変抵抗ＲXとに接続されている。
【００２１】
また、トランジスタＱ１は、そのドレインが負荷回路ＬＤ＿ＣＩＲと接続されており、差動アンプＡＭＰからゲートに印加されるゲート電圧ＶREFの値に応じて電圧Ｖｐｐから降圧させた電圧を、負荷回路ＬＤ＿ＣＩＲ内へ供給する。
【００２２】
差動アンプＡＭＰは、例えば、差動増幅器である。差動アンプＡＭＰの負極側の入力端子には、基準電圧Ｖｒが印加される。また、差動アンプＡＭＰの正極側の入力端子には、トランジスタＱ３のドレインに生じる点Ａの電圧が印加される。
【００２３】
差動アンプＡＭＰは、基準電圧ＶｒとトランジスタＱ３のドレインに生じる点Ａにおける電圧との差を増幅して、ゲート電圧ＶREFを生成する「制御回路」である。そして、差動アンプＡＭＰは、トランジスタＱ１およびＱ３の各ゲートへ同じゲート電圧ＶREFを印加する。本実施形態では、トランジスタＱ３およびＱ１の各ソースに同じ電圧Ｖｐｐが印加されているため、トランジスタＱ３のゲートとソースの間に印加される電圧と同じ電圧が、トランジスタＱ１のゲートとソースの間にバイアスされる。
【００２４】
また、差動アンプＡＭＰの電圧増幅度は非常に大きい。そのため、差動アンプＡＭＰは、トランジスタＱ３のドレインに生じる電圧を「所定の電圧」に保つように、トランジスタＱ３を制御する。本実施形態では、差動アンプＡＭＰは、トランジスタＱ３のドレインに生じる電圧が基準電圧Ｖｒに維持されるように制御する。
【００２５】
また、差動アンプＡＭＰの入力インピーダンスは非常に大きいため、差動アンプＡＭＰの正極側の入力端子へ流入する電流は無視することが可能である。そのため、差動アンプＡＭＰの正極側の入力端子と点Ａとの間にはほとんど電流が流れず、トランジスタＱ３のソースからドレインへ流れる電流は、可変抵抗ＲXを流れる電流Ｉと同じになる。点Ａの電圧が基準電圧Ｖｒと同じ電圧である場合、可変抵抗ＲXには電流Ｉ＝Ｖｒ／ＲXが流れる。
【００２６】
可変抵抗ＲXは、その抵抗ＲXの値を変更可能に構成されている。可変抵抗ＲXは、一方の端子が点Ａと接続され、他方の端子が接地される。
【００２７】
つぎに、図１に示した内部電圧発生回路１が、書込回路Ｙｊ（ｊ＝０〜Ｊ）を介して、相変化メモリ（ＰＲＡＭ）のメモリセルアレイＡＲＹと接続されている一例について、図２を参照して説明する。
【００２８】
図２に示すメモリセルアレイＡＲＹは、格子を形成するように配設された複数のメモリセルＣＬ−０−０〜ＣＬ−Ｋ−Ｊを有する。以下では、水平方向の右端からｋ番目（ｋ＝０〜Ｋ）に位置し、かつ、垂直方向の上端からｊ番目（ｊ＝０〜Ｊ）に位置するメモリセルを、メモリセルＣＬ−ｋ−ｊで表す。これらのメモリセルの個数は任意でよい。また、メモリセルアレイＡＲＹ上では、全メモリセルを複数の組（いわゆる「バンク」）に分別してもよい。
【００２９】
各メモリセルＣＬ−ｋ−ｊは、記憶素子ＭＥ−ｋ−ｊと、メモリセルトランジスタＱＭ−ｋ−ｊとを有する。本実施形態では、メモリセルトランジスタＱＭ−ｋ−ｊは、キャリアが電子であるＮｃｈ（Ｎチャネル）トランジスタである。
【００３０】
記憶素子ＭＥ−ｋ−ｊは、一方の端子がビットラインＢＬｊと接続され、他方の端子がメモリセルトランジスタＱＭ−ｋ−ｊのドレインと接続される。また、メモリセルトランジスタＱＭ−ｋ−ｊのゲートはワードラインＷＬｋと接続され、メモリセルトランジスタＱＭ−ｋ−ｊのソースは接地される。
【００３１】
本実施形態では、各記憶素子ＭＥ−ｋ−ｊは、温度によって抵抗ＲGSTが変化するＧＳＴ膜を含んでいる。このＧＳＴ膜は、書込回路Ｙｊから印加される電圧によってビットラインＢＬｊを通じて供給される書込電流で定まる温度に応じて、アモルファス化状態と結晶化状態とのどちらかにその相が変化する。ＧＳＴ膜の相がアモルファス化状態である場合、抵抗ＲGSTは結晶化状態と比べて高くなり、ＧＳＴ膜の相が結晶化状態に変化した場合、抵抗ＲGSTはアモルファス化状態と比べて低くなる。なお、ＧＳＴ膜がアモルファス化した場合、記憶素子ＭＥ−ｋ−ｊは、Ｈｉレベルに相当する情報を記憶する。この記憶状態は、いわゆるリセット状態である。また、ＧＳＴ膜が結晶化した場合、記憶素子ＭＥ−ｋ−ｊは、Ｌｏｗレベルに相当する情報を記憶する。この記憶状態は、いわゆるセット状態である。
【００３２】
各ワードラインＷＬｋ（ｋ＝０〜Ｋ）には、各行に並べられたメモリセルＣＬ−ｋ−０〜ＣＬ−ｋ−Ｊを指定するための行アドレス（row address）がそれぞれ付与されている。また、各ビットラインＢＬｊ（ｊ＝０〜Ｊ）には、各列に並べられたメモリセルを指定するための列アドレス（column address）がそれぞれ付与されている。本実施形態では、行アドレスは、ワードラインＷＬｋの右端から数えた順番ｋと同じであり、列アドレスは、ビットラインＢＬｊの上端から数えた順番ｊと同じである。
【００３３】
アドレスデコーダＡＤＲ＿ＤＣは、ワードラインＷＬｋを選択するかどうかを制御するためのワード選択信号ＷＳＥＬｋ（ｋ＝０〜Ｋ）を、ワードラインＷＬｋへ出力する。アドレスデコーダＡＤＲ＿ＤＣは、ワードラインＷＬｋの選択を行わない間、Ｌｏｗレベルのワード選択信号ＷＳＥＬｋをワードラインＷＬｋへ出力している。
【００３４】
アドレスデコーダＡＤＲ＿ＤＣは、行アドレスおよび列アドレスを入力すると、行アドレスおよび列アドレスをデコード（復号）して、デコードした列アドレスをビットライン制御回路ＢＬＣへ出力する。また、この場合、アドレスデコーダＡＤＲ＿ＤＣは、ワード選択信号ＷＳＥＬｋをＬｏｗからＨｉに遷移させて、Ｈｉレベルのワード選択信号ＷＳＥＬｋを、入力された行アドレスに対応するワードラインＷＬｋへ出力する。Ｈｉレベルのワード選択信号ＷＳＥＬｋが出力されたワードラインＷＬｋにゲートが接続されたメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−Ｊは一斉にオンとなる。なお、本実施形態では、行アドレスおよび列アドレスは、記憶素子ＭＥ−ｋ−ｊに対する情報の書込や読取の開始するためのアクティブコマンドＡＣＴをビットライン制御回路ＢＬＣが受付ける際に、アドレスデコーダＡＤＲ＿ＤＣへ入力される。
【００３５】
ビットライン制御回路ＢＬＣは、各書込回路Ｙｊの動作を制御する役割と、内部電圧発生回路４から記憶素子ＭＥ−ｋ−ｊに対する書込電流の供給を制御する役割とを担う。
【００３６】
ビットライン制御回路ＢＬＣは、ビットラインＢＬｊを選択するかどうかを制御するためのビット選択信号ＢＳＥＬｊ（ｊ＝０〜Ｊ）を、書込回路Ｙｊへ出力する。ビットライン制御回路ＢＬＣは、ビットラインＢＬｊの選択を行わない間、Ｌｏｗレベルのビット選択信号ＢＳＥＬｊを書込回路Ｙｊへ出力している。
【００３７】
また、ビットライン制御回路ＢＬＣは、記憶素子への情報の書込を指示する書込コマンドＷＲＩＴＥとアドレスデコーダＡＤＲ＿ＤＣからの列アドレスとを入力すると、ビット選択信号ＢＳＥＬｊをＬｏｗからＨｉへ遷移させて、Ｈｉレベルのビット選択信号ＢＳＥＬｊを、入力された列アドレスに対応するビットラインＢＬｊと接続された書込回路Ｙｊへ出力する。本実施形態では、ビットライン制御回路ＢＬＣは、Ｈｉレベルのワード選択信号ＷＳＥＬｋによりメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−Ｊがオンしている間に、Ｈｉレベルのビット選択信号ＢＳＥＬｊを書込回路Ｙｊへ出力する。これにより、ワードラインＷＬｋとビットラインＢＬｊとに接続されている特定の１メモリセルＣＬ−ｋ−ｊが選択され、そのメモリセルＣＬ−ｋ−ｊに対する書込電流の供給が可能な状態となる。
【００３８】
なお、書込電流の供給前に特定の１メモリセルＣＬ−ｋ−ｊが選択されるようであれば、ワード選択信号ＷＳＥＬｋおよびビット選択信号ＢＳＥＬｊを出力する順番およびタイミングについては特に限定されない。
【００３９】
また、ビットライン制御回路ＢＬＣは、記憶素子ＭＥ−ｋ−ｊにＨｉレベルに相当する情報を書込むかどうかを制御するリセット動作信号ＶRESETを、内部電圧発生回路１へ出力する。ビットライン制御回路ＢＬＣは、記憶素子ＭＥ−ｋ−ｊにＨｉレベルに相当する情報を書き込むことを指示する書込コマンドＷＲＩＴＥが入力されていない間、Ｈｉレベルのリセット動作信号ＶRESETを出力する。また、ビットライン制御回路ＢＬＣは、記憶素子ＭＥ−ｋ−ｊにＨｉレベルに相当する情報を書き込むことを指示する書込コマンドＷＲＩＴＥが入力されると、時間ｔ１の間、Ｌｏｗレベルのリセット動作信号ＶRESETを出力する。
【００４０】
また、ビットライン制御回路ＢＬＣは、記憶素子ＭＥ−ｋ−ｊにＬｏｗレベルに相当する情報を書込むかどうかを制御するセット動作信号ＶSETを、内部電圧発生回路１へ出力する。ビットライン制御回路ＢＬＣは、記憶素子ＭＥ−ｋ−ｊにＬｏｗレベルに相当する情報を書き込むことを指示する書込コマンドＷＲＩＴＥが入力されていない間、Ｈｉレベルのセット動作信号ＶSETを出力する。また、ビットライン制御回路ＢＬＣは、記憶素子ＭＥ−ｋ−ｊにＬｏｗレベルに相当する情報を書き込むことを指示する書込コマンドＷＲＩＴＥが入力されると、時間ｔ２の間、Ｌｏｗレベルのセット動作信号ＶSETを出力する。
【００４１】
各書込回路Ｙｊ（ｊ＝０〜Ｊ）は、各ビットラインＢＬｊと１対１に対応して接続されている。書込回路Ｙｊは、その構成について特に限定されない。本実施形態では、書込回路Ｙｊは、図７に示した一般的な書込回路ＹＹｊと同様にＮｃｈのトランジスタＴｊ（ｊ＝０〜Ｊ）およびＰｃｈのトランジスタＴｊ*（ｊ＝０〜Ｊ）を含むトランスファーゲートと、反転回路とで構成される。
【００４２】
トランジスタＴｊは、そのゲートにビットライン制御回路ＢＬＣからのビット選択信号ＢＳＥＬｊを入力して、ビットラインＢＬｊと記憶素子ＭＥ−ｋ−ｊとの接続（導通または非導通）を制御する。トランジスタＴｊは、Ｈｉレベルのビット選択信号ＢＳＥＬｊを入力すると、ビットラインＢＬｊと、Ｈｉレベルのワード選択信号ＷＳＥＬｋによりオンしているメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−ＪのうちＱＭ−ｋ−ｊと接続された記憶素子ＭＥ−ｋ−ｊとの接続を導通させる。また、トランジスタＴｊは、Ｌｏｗレベルのビット選択信号ＢＳＥＬｊを入力すると、ビットラインＢＬｊと記憶素子ＭＥ−ｋ−ｊとの接続を非導通にする。
【００４３】
反転回路は、ビットライン制御回路ＢＬＣからのビット選択信号ＢＳＥＬｊを入力して、ビット選択信号ＢＳＥＬｊのＨｉレベルとＬｏｗレベルとを相互に反転させた信号ＢＳＥＬＢｊを生成してトランジスタＴｊ*へ出力する。
【００４４】
トランジスタＴｊ*は、そのゲートに反転回路からの信号ＢＳＥＬＢｊを入力して、ビットラインＢＬｊと記憶素子ＭＥ−ｋ−ｊとの接続（導通または非導通）を制御する。トランジスタＴｊ*は、Ｌｏｗレベルの信号ＢＳＥＬＢｊを入力すると、Ｈｉレベルのワード選択信号ＷＳＥＬｋによりオンしているメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−ＪのうちＱＭ−ｋ−ｊと接続された記憶素子ＭＥ−ｋ−ｊと、ビットラインＢＬｊとの接続を導通にする。また、トランジスタＴｊ*は、Ｈｉレベルの信号ＢＳＥＬＢｊを入力すると、ビットラインＢＬｊと記憶素子ＭＥ−ｋ−ｊとの接続を非導通にする。
【００４５】
トランジスタＴｊおよびＴｊ*が特定の１記憶素子ＭＥ−ｋ−ｊとビットラインＢＬｊとの接続を導通させている間に、内部電圧発生回路４が書込電圧をその記憶素子に印加することで、ＨｉまたはＬｏｗに相当する情報を書込むための書込電流が、ビットラインＢＬｊを通じてその記憶素子ＭＥ−ｋ−ｊへ供給される。これにより、記憶素子ＭＥ−ｋ−ｊは、リセット状態またはセット状態となる。
【００４６】
つぎに、図２に示した内部電圧発生回路４の回路構成の具体的な例について、図３を参照して説明する。
【００４７】
図３に示すように、内部電圧発生回路４は、図１に示した構成をそれぞれ含む「第１の内部電圧発生回路２」および「第２の内部電圧発生回路３」を有する。
【００４８】
第１の内部電圧発生回路２は、各記憶素子ＭＥ−ｋ−ｊをリセット状態にするために設けられており、第２の内部電圧発生回路３は、各記憶素子ＭＥ−ｋ−ｊをセット状態にするために設けられている。
【００４９】
「第１の内部電圧発生回路２」は、トランジスタＱ１−１と、リセット制御トランジスタＱ２−１（以下、単に「トランジスタＱ２−１」という）と、トランジスタＱ３−１と、差動アンプＡＭＰ１と、可変抵抗ＲX１とを含む。トランジスタＱ３−１は、「第１の内部電圧発生回路に含まれる第１トランジスタ」であり、トランジスタＱ１−１は、「第１の内部電圧発生回路に含まれる第２トランジスタ」である。差動アンプＡＭＰ１は、「第１の内部電圧発生回路に含まれる制御回路」である。
【００５０】
「第２の内部電圧発生回路３」は、トランジスタＱ１−２と、セット制御トランジスタＱ２−２（以下、単に「トランジスタＱ２−２」という）と、トランジスタＱ３−２と、差動アンプＡＭＰ２と、可変抵抗ＲX２とを含む。トランジスタＱ３−２は、「第２の内部電圧発生回路に含まれる第１トランジスタ」であり、トランジスタＱ１−２は、「第２の内部電圧発生回路に含まれる第２トランジスタ」である。差動アンプＡＭＰ２は、「第２の内部電圧発生回路に含まれる制御回路」である。
【００５１】
リセット制御トランジスタＱ２−１およびセット制御トランジスタＱ２−２は、「スイッチ」である。本実施形態では、トランジスタＱ２−１およびＱ２−２は、Ｐｃｈのトランジスタである。なお、トランジスタＱ１−１、Ｑ１−２、Ｑ２−１、Ｑ２−２、Ｑ３−１およびＱ３−２の各ゲートは「制御電極」であり、それらの各ドレインは「第１主電極」であり、それらの各ソースは「第２主電極」である。
【００５２】
以下、第１の内部電圧発生回路２について説明する。
【００５３】
本実施形態では、トランジスタＱ３−１およびＱ１−１は、ゲート−ソース間電圧Vgsやドレイン−ソース間電圧Vdsが互いに等しいトランジスタである。また、本実施形態では、トランジスタＱ１−１は、トランジスタＱ３−１の電流供給能力よりも電流供給能力が大きなトランジスタである。
【００５４】
トランジスタＱ３−１およびＱ１−１の各ゲートは互いに接続されるとともに、差動アンプＡＭＰ１の出力端子とそれぞれ接続されている。トランジスタＱ３−１およびＱ１−１の各ソースには、電圧Ｖｐｐ１がそれぞれ印加されている。また、トランジスタＱ３−１のドレインは、点Ａ１において、差動アンプＡＭＰ１の正極側の入力端子と、可変抵抗ＲX１とに接続されている。
【００５５】
差動アンプＡＭＰ１は、負極側の入力端子に基準電圧Ｖｒ１が印加され、正極側の入力端子にトランジスタＱ３−１のドレインに生じる点Ａ１の電圧が印加される。差動アンプＡＭＰ１は、基準電圧Ｖｒ１とトランジスタＱ３−１のドレインに生じる電圧との差を増幅してゲート電圧ＶREF１を生成すると、トランジスタＱ３−１およびＱ１−１の各ゲートへ同じゲート電圧ＶREF１を印加する。本実施形態では、トランジスタＱ３−１およびＱ１−１の各ソースに同じ電圧Ｖｐｐ１が印加されているため、トランジスタＱ３−１のゲートとソースの間に印加される電圧と同じ電圧が、トランジスタＱ１−１のゲートとソースの間にバイアスされる。
【００５６】
また、差動アンプＡＭＰ１は、トランジスタＱ３−１のドレインに生じる電圧を「所定の第１電圧」に保つように、トランジスタＱ３−１を制御する。本実施形態では、差動アンプＡＭＰ１は、トランジスタＱ３−１のドレインに生じる電圧が基準電圧Ｖｒ１に維持されるように制御する。
【００５７】
また、差動アンプＡＭＰ１の正極側の入力端子と点Ａ１との間にはほとんど電流が流れず、トランジスタＱ３−１のソースからドレインへ流れる電流は、可変抵抗ＲX１を流れる電流Ｉ１と同じになる。点Ａ１の電圧が基準電圧Ｖｒ１と同じ電圧である場合、可変抵抗ＲX１には電流Ｉ１＝Ｖｒ１／ＲX１が流れる。
【００５８】
可変抵抗ＲX１は、一方の端子が点Ａ１と接続され、他方の端子が接地された「第１の内部電圧発生回路に含まれる可変抵抗」である。
【００５９】
本実施形態では、基準電圧Ｖｒ１および可変抵抗ＲX１の抵抗値ＲX１は、電圧Ｖｐｐ１が印加された際に、トランジスタＱ１−１を介して流れる書込電流が記憶素子ＭＥ−ｋ−ｊをリセット状態とするために好適な値にあらかじめ設定されている。
【００６０】
トランジスタＱ２−１のソースはトランジスタＱ１−１のドレインと接続されており、トランジスタＱ２−１のドレインはビットラインＢＬｊを介して記憶素子ＭＥ−ｋ−ｊと接続されている。
【００６１】
トランジスタＱ２−１は、そのゲートに入力されるビットライン制御回路ＢＬＣからのリセット動作信号ＶRESETに応じて、トランジスタＱ１−１のソースに印加されている電圧Ｖｐｐ１を書込回路Ｙｊに供給するかどうかを制御する「第１スイッチ」である。トランジスタＱ２−１は、Ｈｉレベルのリセット動作信号ＶRESETを入力している間、オフとなる。
【００６２】
トランジスタＱ２−１は、Ｌｏｗレベルのリセット動作信号ＶRESETを入力している時間ｔ１の間、オンとなって、ソースとドレインとの間が導通する。
【００６３】
すると、トランジスタＱ１−１のゲートに印加されているゲート電圧ＶREF１の値に応じて電圧Ｖｐｐ１から降圧された電圧Ｖ１を有し、かつ、時間幅ｔ１の書込パルスＰＬ１が、記憶素子ＭＥ−ｋ−ｊに印加される。電圧Ｖ１と記憶素子ＭＥ−ｋ−ｊのＧＳＴ膜の抵抗ＲGSTとに応じて流れる書込電流によって記憶素子ＭＥ−ｋ−ｊがアモルファス化し、記憶素子ＭＥ−ｋ−ｊがリセット状態となる。なお、書込パルスＰＬ１は「第１の書込電圧」であり、Ｌｏｗレベルのリセット動作信号ＶRESETは「リセット動作電圧」である。
【００６４】
つぎに、第２の内部電圧発生回路３について説明する。
【００６５】
本実施形態では、トランジスタＱ３−２およびＱ１−２とは、ゲート−ソース間電圧Vgsやドレイン−ソース間電圧Vdsが互いに等しいトランジスタである。また、本実施形態では、トランジスタＱ１−２は、トランジスタＱ３−２の電流供給能力よりも電流供給能力が大きなトランジスタである。
【００６６】
トランジスタＱ３−２およびＱ１−２の各ゲートは互いに接続されるとともに、差動アンプＡＭＰ２の出力端子とそれぞれ接続されている。
【００６７】
トランジスタＱ３−２およびＱ１−２の各ソースには、電圧Ｖｐｐ２がそれぞれ印加されている。なお、記憶素子をリセット状態にする場合に供給する書込電流よりも、記憶素子をセット状態にする場合に供給する書込電流の方が少なくてすむ。そのため、トランジスタＱ１−２のソースに印加される電圧Ｖｐｐ２はトランジスタＱ１−１のソースに印加される電圧Ｖｐｐ１よりも低い電圧であってもよい。
【００６８】
トランジスタＱ３−２のドレインは、点Ａ２において、差動アンプＡＭＰ２の正極側の入力端子と、可変抵抗ＲX２とに接続されている。
【００６９】
差動アンプＡＭＰ２は、負極側の入力端子に基準電圧Ｖｒ２が印加され、正極側の入力端子にトランジスタＱ３−２のドレインに生じる点Ａ２の電圧が印加される。差動アンプＡＭＰ２は、基準電圧Ｖｒ２とトランジスタＱ３−２のドレインに生じる電圧との差を増幅してゲート電圧ＶREF２を生成すると、トランジスタＱ３−２およびＱ１−２の各ゲートへ同じゲート電圧ＶREF２を印加する。本実施形態では、トランジスタＱ３−２およびＱ１−２の各ソースにも同じ電圧Ｖｐｐ２が印加されているため、トランジスタＱ３−２のゲートとソースの間に印加される電圧と同じ電圧が、トランジスタＱ１−２のゲートとソースの間にバイアスされる。
【００７０】
また、差動アンプＡＭＰ２は、トランジスタＱ３−２のドレインに生じる電圧を「所定の第２電圧」に保つように、トランジスタＱ３−２を制御する。本実施形態では、差動アンプＡＭＰ１は、トランジスタＱ３−２のドレインに生じる電圧が基準電圧Ｖｒ２に維持されるように制御する。
【００７１】
また、差動アンプＡＭＰ２の正極側の入力端子と点Ａ２との間にはほとんど電流が流れず、トランジスタＱ３−２のソースからドレインへ流れる電流は、可変抵抗ＲX２を流れる電流Ｉ２と同じになる。点Ａ２の電圧が基準電圧Ｖｒ２と同じ電圧である場合、可変抵抗ＲX２には電流Ｉ２＝Ｖｒ２／ＲX２が流れる。
【００７２】
可変抵抗ＲX２は、一方の端子が点Ａ２と接続され、他方の端子が接地された「第２の内部電圧発生回路に含まれる可変抵抗」である。
【００７３】
本実施形態では、基準電圧Ｖｒ２および可変抵抗ＲX２の抵抗値ＲX２は、電圧Ｖｐｐ２が印加された際に、トランジスタＱ１−２を介して流れる書込電流が記憶素子ＭＥ−ｋ−ｊをセット状態とするために好適な値にあらかじめ設定されている。
【００７４】
なお、記憶素子をリセット状態にする場合に供給する書込電流よりも、記憶素子をセット状態にする場合に供給する書込電流の方が少なくてすむ。そのため、トランジスタＱ３−１のソースからドレインへ流れる電流（電流Ｉ１＝Ｖｒ１／ＲX１）が、トランジスタＱ３−２のソースからドレインへ流れる電流（電流Ｉ２＝Ｖｒ２／ＲX２）よりも大きくなるようにする。このため、可変抵抗ＲX２の抵抗ＲX２と可変抵抗ＲX１の抵抗ＲX１とが同じ抵抗値である場合、差動アンプＡＭＰ２によってトランジスタＱ３−２のドレインに「所定の第２電圧」として維持される基準電圧Ｖｒ２は、差動アンプＡＭＰ１によってトランジスタＱ３−１のドレインに「所定の第１電圧」として維持される基準電圧Ｖｒ１よりも低い電圧でよい。
【００７５】
トランジスタＱ２−２のソースはトランジスタＱ１−２のドレインと接続されており、トランジスタＱ２−２のドレインはビットラインＢＬｊを介して記憶素子ＭＥ−ｋ−ｊと接続されている。
【００７６】
トランジスタＱ２−２は、そのゲートに入力されるビットライン制御回路ＢＬＣからのセット動作信号ＶSETに応じて、トランジスタＱ１−２に印加されている電圧Ｖｐｐ２を書込回路Ｙｊに供給するかどうかを制御する「第２スイッチ」である。トランジスタＱ２−２は、Ｈｉレベルのセット動作信号ＶSETを入力している間、オフとなる。
【００７７】
トランジスタＱ２−２は、Ｌｏｗレベルのセット動作信号ＶSETを入力している時間ｔ２の間、オンとなって、ソースとドレインとの間が導通する。
【００７８】
すると、トランジスタＱ１−２のゲートに印加されているゲート電圧ＶREF２の値に応じて電圧Ｖｐｐ２から降圧された電圧Ｖ２を有し、かつ、時間幅ｔ２の書込パルスＰＬ２が、記憶素子ＭＥ−ｋ−ｊに印加される。電圧Ｖ２と記憶素子ＭＥ−ｋ−ｊのＧＳＴ膜の抵抗ＲGSTとに応じて流れる書込電流によって記憶素子ＭＥ−ｋ−ｊが結晶化し、記憶素子ＭＥ−ｋ−ｊがセット状態となる。なお、書込パルスＰＬ２は「第２の書込電圧」であり、Ｌｏｗレベルのセット動作信号ＶSETは「セット動作電圧」である。
【００７９】
つぎに、内部電圧発生回路４内のトランジスタＱ２−１およびＱ２−２と各書込回路Ｙｊとビットライン制御回路ＢＬＣとの接続形態、および、ビットライン制御回路ＢＬＣの内部構成について、図４を参照して説明する。
【００８０】
ビットライン制御回路ＢＬＣは、コマンドデコーダＣＭＤ＿ＤＣと、２入力ＯＲ回路ＯＲ１（以下、単に「ＯＲ回路ＯＲ１」という）と、２入力ＯＲ回路ＯＲ２（以下、単に「ＯＲ回路ＯＲ２」という）と、トランジスタＮ１、Ｎ２、Ｎ３およびＮ４と、２つの反転回路とを含む。本実施形態では、トランジスタＮ１〜Ｎ４は、Ｎｃｈのトランジスタである。
【００８１】
ＯＲ回路ＯＲ１は、２つの入力端子のうち一方の入力端子に信号ＷＲＥＳＥＴＢが入力され、他方の入力端子が直列２段のトランジスタＮ１およびＮ２を介して接地され、出力端子がリセット制御トランジスタＱ２−１のゲートに接続される。
【００８２】
ＯＲ回路ＯＲ２は、２つの入力端子のうち一方の入力端子に信号ＷＳＥＴＢが入力され、他方の入力端子が直列２段のトランジスタＮ３およびＮ４を介して接地され、出力端子がセット制御トランジスタＱ２−２のゲートに接続される。
【００８３】
コマンドデコーダＣＭＤ＿ＤＣは、各書込回路Ｙｊと、図２に示したアドレスデコーダＡＤＲ＿ＤＣと、ＯＲ回路ＯＲ１と、ＯＲ回路ＯＲ２と、トランジスタＮ１〜Ｎ４とに接続される。
【００８４】
コマンドデコーダＣＭＤ＿ＤＣは、記憶素子ＭＥ−ｋ−ｊに対する情報の書込や読出などの任意の動作を指示するコマンドの入力を受付けて、そのコマンドに従った動作を実現するために各書込回路Ｙｊと、ＯＲ回路ＯＲ１およびＯＲ２と、トランジスタＮ１〜Ｎ４との動作を制御する。
【００８５】
コマンドデコーダＣＭＤ＿ＤＣは、アクティブコマンドＡＣＴの入力を受付ける。アクティブコマンドＡＣＴは、特定の１ワードラインＷＬｋと接続されている１行分の記憶素子ＭＥ−ｋ−０〜ＭＥ−ｋ−Ｊを選択するために、そのワードラインＷＬｋの行アドレスを指定（ラッチ）するコマンドである。なお、アクティブコマンドＡＣＴの入力の際、図２に示したアドレスデコーダＡＤＲ＿ＤＣは、行アドレスおよび列アドレスを入力してデコードし、その列アドレスをコマンドデコーダＣＭＤ＿ＤＣへ出力するとともに、Ｈｉレベルのワード選択信号ＷＳＥＬｋを行アドレスに対応するワードラインＷＬｋへ出力する。
【００８６】
コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥとアドレスデコーダＡＤＲ＿ＤＣからの列アドレスとを入力すると、ビット選択信号ＢＳＥＬｊをＬｏｗからＨｉへ遷移させて、Ｈｉレベルのビット選択信号ＢＳＥＬｊを、入力された列アドレスに対応するビットラインＢＬｊと接続された書込回路Ｙｊへ出力する。書込コマンドＷＲＩＴＥは、記憶素子ＭＥ−ｋ−ｊに対する情報の書込と、列アドレスの指定（ラッチ）とを指示するコマンドである。
【００８７】
本実施形態では、コマンドデコーダＣＭＤ＿ＤＣは、Ｈｉレベルに相当する情報の書込を指示する書込コマンドＷＲＩＴＥの入力を受付けていない間、Ｌｏｗレベルの信号ＷＩＯＴＢをトランジスタＮ２のゲートに出力するとともにＨｉレベルの信号ＷＩＯＴをトランジスタＮ４のゲートに出力する。信号ＷＩＯＴＢは、Ｈｉレベルに相当する情報の書込の許可または禁止を制御するための信号である。信号ＷＩＯＴは、信号ＷＩＯＴＢのＨｉとＬｏｗとを相互に反転させた、Ｌｏｗレベルに相当する情報の書込の許可または禁止を制御するための信号である。
【００８８】
また、コマンドデコーダＣＭＤ＿ＤＣは、Ｈｉレベルに相当する情報の書込を指示する書込コマンドＷＲＩＴＥの入力を受付けると、信号ＷＩＯＴＢをＬｏｗからＨｉに遷移させてトランジスタＮ２のゲートに一定期間出力するとともに、信号ＷＩＯＴをＨｉからＬｏｗへ遷移させてトランジスタＮ４のゲートに一定期間出力する。この場合、コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥの入力時点から一定期間が経過すると、信号ＷＩＯＴＢをＨｉからＬｏｗへ遷移させるとともに信号ＷＩＯＴをＬｏｗからＨｉへ遷移させる。
【００８９】
また、コマンドデコーダＣＭＤ＿ＤＣは、書込の許可または禁止を制御するための書込制御信号ＷＥＢをトランジスタＮ１およびＮ３の各ゲートに出力する。コマンドデコーダＣＭＤ＿ＤＣは、書込を禁止している間、Ｌｏｗレベルの書込制御信号ＷＥＢを出力する。
【００９０】
また、コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥの入力後、書込制御信号ＷＥＢをＬｏｗからＨｉに遷移させ、Ｈｉレベルの書込制御信号ＷＥＢをトランジスタＮ１およびＮ３の各ゲートに所定時間だけ出力する。この所定時間が経過すると、コマンドデコーダＣＭＤ＿ＤＣは、書込制御信号ＷＥＢをＨｉからＬｏｗに遷移させる。
【００９１】
また、コマンドデコーダＣＭＤ＿ＤＣは、信号ＷＲＥＳＥＴＢをＯＲ回路ＯＲ１へ出力する。コマンドデコーダＣＭＤ＿ＤＣは、Ｈｉレベルに相当する情報の書込を行わない間、Ｈｉレベルの信号ＷＲＥＳＥＴＢを出力する。一方、コマンドデコーダＣＭＤ＿ＤＣは、Ｈｉレベルに相当する情報の書込を指示する入力を受け付けた場合にて信号ＷＩＯＴＢをＨｉからＬｏｗへ遷移させ信号ＷＩＯＴをＬｏｗからＨｉへ遷移させた際、信号ＷＲＥＳＥＴＢをＨｉからＬｏｗへ遷移させて、時間ｔ１の間、ＯＲ回路ＯＲ１へ出力する。
【００９２】
また、コマンドデコーダＣＭＤ＿ＤＣは、信号ＷＳＥＴＢをＯＲ回路ＯＲ２へ出力する。コマンドデコーダＣＭＤ＿ＤＣは、Ｌｏｗレベルに相当する情報の書込を行わない間、Ｈｉレベルの信号ＷＳＥＴＢを出力する。一方、コマンドデコーダＣＭＤ＿ＤＣは、Ｌｏｗレベルに相当する情報の書込を指示する入力を受付けた場合においてＨｉレベルの書込制御信号ＷＥＢを出力した後、信号ＷＳＥＴＢをＨｉからＬｏｗへ遷移させて、時間ｔ２の間、ＯＲ回路ＯＲ２へ出力する。
【００９３】
また、コマンドデコーダＣＭＤ＿ＤＣは、プリチャージコマンドＰＲＥの入力を受付けると、ビット選択信号ＢＳＥＬｊをＨｉからＬｏｗへ遷移させて、Ｌｏｗレベルのビット選択信号ＢＳＥＬｊを書込回路Ｙｊへ出力する。プリチャージコマンドＰＲＥは、選択した行アドレスの指定を終了して、プリチャージを行うことを指示するためのコマンドである。また、コマンドデコーダＣＭＤ＿ＤＣは、プリチャージコマンドＰＲＥを入力すると、その旨を、図２に示したアドレスデコードＡＤＲ＿ＤＣに通知する。アドレスデコードＡＤＲ＿ＤＣは、プリチャージコマンドＰＲＥの入力の旨が通知されると、ワード選択信号ＷＳＥＬｋをＨｉからＬｏｗに遷移させる。
【００９４】
つぎに、記憶素子ＭＥ−ｋ−ｊを「リセット状態」にする場合の動作について、図５を参照して説明する。図５は、記憶素子ＭＥ−ｋ−ｊをリセット状態にする場合の、ビットライン制御回路ＢＬＣの各構成要素および内部電圧発生回路４にて出力される各信号のタイミングチャートである。
【００９５】
図５に示すように、まず、コマンドデコーダＣＭＤ＿ＤＣは、アクティブコマンドＡＣＴの入力を受付ける。
【００９６】
一方、アクティブコマンドＡＣＴの入力の際、アドレスデコーダＡＤＲ＿ＤＣは、行アドレスおよび列アドレスを入力してデコードし、その列アドレスをコマンドデコーダＣＭＤ＿ＤＣへ出力するとともに、Ｌｏｗから遷移させたＨｉレベルのワード選択信号ＷＳＥＬｋを行アドレスに対応するワードラインＷＬｋへ出力する。この場合、Ｈｉレベルのワード選択信号ＷＳＥＬｋが出力されたワードラインＷＬｋにゲートが接続されたメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−Ｊは一斉にオンとなる。
【００９７】
その後、コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥとアドレスデコーダＡＤＲ＿ＤＣからの列アドレスとを入力すると、ビット選択信号ＢＳＥＬｊをＬｏｗからＨｉへ遷移させて、Ｈｉレベルのビット選択信号ＢＳＥＬｊを、入力した列アドレスに対応するビットラインＢＬｊと接続された書込回路Ｙｊへ出力する。この場合、書込回路Ｙｊ内のトランジスタＴｊは、そのゲートにＨｉレベルのビット選択信号ＢＳＥＬｊを入力して、内部電圧発生回路１とビットラインＢＬｊとの接続を導通させる。また、書込回路Ｙｊ内の反転回路は、ビット選択信号ＢＳＥＬｊのレベルをＨｉからＬｏｗに反転させた信号ＢＳＥＬＢｊを生成して、トランジスタＴｊ*のゲートに出力する。すると、トランジスタＴｊ*も、内部電圧発生回路４とビットラインＢＬｊとの接続を導通させる。
【００９８】
また、コマンドデコーダＣＭＤ＿ＤＣは、Ｈｉレベルに相当する情報の書込を指示する書込コマンドＷＲＩＴＥの入力を受付けると、信号ＷＩＯＴＢをＬｏｗからＨｉに遷移させてトランジスタＮ２のゲートに一定期間出力するとともに、信号ＷＩＯＴをＨｉからＬｏｗへ遷移させてトランジスタＮ４のゲートに一定期間出力する。
【００９９】
さらに、コマンドデコーダＣＭＤ＿ＤＣは、Ｈｉレベルの信号ＷＩＯＴＢおよびＬｏｗレベルの信号ＷＩＯＴを出力している一定期間内に書込制御信号ＷＥＢをＬｏｗからＨｉに遷移させ、Ｈｉレベルの書込制御信号ＷＥＢをトランジスタＮ１およびＮ３の各ゲートに所定時間だけ出力する。
【０１００】
すると、信号ＷＩＯＴＢのＬｏｗからＨｉへの遷移および書込制御信号ＷＥＢのＬｏｗからＨｉへの遷移に対応して、それらをゲートに受ける直列２段のトランジスタＮ１およびＮ２の両方がともにオン状態となる。この場合、信号ＷＲＥＳＥＴＢが入力されるＯＲ回路ＯＲ１の一方の入力端子がＬｏｗになるとともに、信号ＷＳＥＴＢが入力されるＯＲ回路ＯＲ２の一方の入力端子がＨｉになる。その後、所定時間の経過によりコマンドデコーダＣＭＤ＿ＤＣが書込制御信号ＷＥＢをＨｉからＬｏｗに遷移させた場合でも、その情報がラッチ回路に保持される。なお、コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥの入力時点から一定期間が経過すると、信号ＷＩＯＴＢをＨｉからＬｏｗへ遷移させるとともに信号ＷＩＯＴをＬｏｗからＨｉへ遷移させる。
【０１０１】
上記状態において、コマンドデコーダＣＭＤ＿ＤＣは、信号ＷＩＯＴＢをＨｉからＬｏｗへ遷移させ信号ＷＩＯＴをＬｏｗからＨｉへ遷移させた際、信号ＷＲＥＳＥＴＢをＨｉからＬｏｗへ遷移させて、時間ｔ１の間、ＯＲ回路ＯＲ１へ出力する。
【０１０２】
ＯＲ回路ＯＲ１は、２つの入力端子の両方からＬｏｗを入力すると、出力側のリセット動作信号ＶRESETをＨｉからＬｏｗに遷移させて、時間ｔ１の間、Ｌｏｗレベルのリセット動作信号ＶRESETをトランジスタＱ２−１のゲートへ印加する。
【０１０３】
トランジスタＱ２−１は、Ｌｏｗレベルのリセット動作信号ＶRESETを入力している時間ｔ１の間、オンとなって、ソースとドレインとの間が導通する。すると、トランジスタＱ１−１のゲートに印加されているゲート電圧ＶREF１の値に応じて電圧Ｖｐｐ１から降圧された電圧Ｖ１を有し、かつ、時間幅ｔ１の書込パルスＰＬ１が、記憶素子ＭＥ−ｋ−ｊに印加される。電圧Ｖ１と記憶素子ＭＥ−ｋ−ｊのＧＳＴ膜の抵抗ＲGSTとに応じて流れる書込電流によって記憶素子ＭＥ−ｋ−ｊがアモルファス化し、記憶素子ＭＥ−ｋ−ｊがリセット状態となる。
【０１０４】
なお、Ｌｏｗレベルの信号ＷＲＥＳＥＴＢが出力される時間ｔ１の間、ＯＲ回路ＯＲ２は１入力端子からＨｉを入力するため、信号ＷＳＥＴＢの電位に関わらず、ＯＲ回路ＯＲ２から出力されるセット動作信号ＶSETのレベルはＨｉのまま固定された状態にある。
【０１０５】
その後、コマンドデコーダＣＭＤ＿ＤＣは、プリチャージコマンドＰＲＥを入力すると、ビット選択信号ＢＳＥＬｊをＨｉからＬｏｗへ遷移させ、Ｌｏｗレベルのビット選択信号ＢＳＥＬｊを書込回路Ｙｊへ出力する。すると、書込回路Ｙｊは、ビットラインＢＬｊと内部回路発生回路４との接続を非導通にする。
【０１０６】
また、コマンドデコーダＣＭＤ＿ＤＣは、プリチャージコマンドＰＲＥを入力すると、その旨をアドレスデコードＡＤＲ＿ＤＣに通知する。アドレスデコードＡＤＲ＿ＤＣは、プリチャージコマンドＰＲＥの入力の旨が通知されると、ワード選択信号ＷＳＥＬｋをＨｉからＬｏｗに遷移させる。すると、Ｌｏｗレベルのワード選択信号ＷＳＥＬｋが出力されたワードラインＷＬｋにゲートが接続されたメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−Ｊが一斉にオフとなる。
【０１０７】
つぎに、記憶素子ＭＥ−ｋ−ｊを「セット状態」にする場合の動作について、図６を参照して説明する。
【０１０８】
図６は、図５に示した動作の実行後に続いて記憶素子ＭＥ−ｋ−ｊをセット状態にする場合の、ビットライン制御回路ＢＬＣの各構成要素および内部電圧発生回路４にて出力される各信号のタイミングチャートである。
【０１０９】
図６に示すように、まず、コマンドデコーダＣＭＤ＿ＤＣは、アクティブコマンドＡＣＴの入力を受付ける。
【０１１０】
一方、アクティブコマンドＡＣＴの入力の際、アドレスデコーダＡＤＲ＿ＤＣは、行アドレスおよび列アドレスを入力してデコードし、列アドレスをコマンドデコーダＣＭＤ＿ＤＣへ出力するとともに、Ｈｉレベルのワード選択信号ＷＳＥＬｋを行アドレスに対応するワードラインＷＬｋへ出力する。Ｈｉレベルのワード選択信号ＷＳＥＬｋが出力されたワードラインＷＬｋにゲートが接続されたメモリセルトランジスタＱＭ−ｋ−０〜ＱＭ−ｋ−Ｊは一斉にオンとなる。
【０１１１】
その後、コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥとアドレスデコーダＡＤＲ＿ＤＣからの列アドレスとを入力すると、Ｌｏｗから遷移させたＨｉレベルのビット選択信号ＢＳＥＬｊを、その列アドレスに対応するビットラインＢＬｊと接続された書込回路Ｙｊへ出力する。この場合、書込回路Ｙｊ内のトランジスタＴｊは、そのゲートにＨｉレベルのビット選択信号ＢＳＥＬｊを入力して、内部電圧発生回路１とビットラインＢＬｊとの接続を導通させる。また、書込回路Ｙｊ内の反転回路は、ビット選択信号ＢＳＥＬｊのレベルをＬｏｗに反転させた信号ＢＳＥＬＢｊを、トランジスタＴｊ*のゲートに出力する。すると、トランジスタＴｊ*も、内部電圧発生回路４とビットラインＢＬｊとの接続を導通させる。
【０１１２】
さらに、コマンドデコーダＣＭＤ＿ＤＣは、書込コマンドＷＲＩＴＥの入力後、書込制御信号ＷＥＢをＬｏｗからＨｉに遷移させて、Ｈｉレベルの書込制御信号ＷＥＢをトランジスタＮ１およびＮ３の各ゲートに所定時間だけ出力する。すると、Ｈｉレベルの信号ＷＩＯＴをゲートに受けるトランジスタＮ４と、Ｈｉレベルの書込制御信号ＷＥＢをゲートに受けるトランジスタＮ３の両方ともがオン状態となる。
【０１１３】
この場合、上記ラッチ回路の保持データはそれぞれ反転して、ＯＲ回路ＯＲ１の１入力端子にＨｉが入力されるとともに、ＯＲ回路ＯＲ２の１入力端子にＬｏｗが入力される。その後、所定時間の経過によりコマンドデコーダＣＭＤ＿ＤＣが書込制御信号ＷＥＢをＨｉからＬｏｗに遷移させた場合でも、その情報がラッチ回路に保持される。
【０１１４】
上記状態において、コマンドデコーダＣＭＤ＿ＤＣは、信号ＷＳＥＴＢをＨｉからＬｏｗへ遷移させて、時間ｔ２の間、Ｌｏｗレベルの信号ＷＳＥＴＢをＯＲ回路ＯＲ２へ出力する。
【０１１５】
ＯＲ回路ＯＲ２は、２つの入力端子の両方からＬｏｗを入力すると、出力側のセット動作信号ＶSETをＨｉからＬｏｗに遷移させて、時間ｔ２の間、Ｌｏｗレベルのセット動作信号ＶSETをトランジスタＱ２−２のゲートへ印加する。
【０１１６】
トランジスタＱ２−２は、Ｌｏｗレベルのセット動作信号ＶSETを入力している時間ｔ２の間、オンとなって、ソースとドレインとの間が導通する。
【０１１７】
すると、トランジスタＱ１−２のゲートに印加されているゲート電圧ＶREF２の値に応じて電圧Ｖｐｐ２から降圧された電圧Ｖ２を有し、かつ、時間幅ｔ２の書込パルスＰＬ２が、記憶素子ＭＥ−ｋ−ｊに印加される。電圧Ｖ２と記憶素子ＭＥ−ｋ−ｊのＧＳＴ膜の抵抗ＲGSTとに応じて流れる書込電流によって記憶素子ＭＥ−ｋ−ｊが結晶化し、記憶素子ＭＥ−ｋ−ｊがセット状態となる。
【０１１８】
なお、Ｌｏｗレベルの信号ＷＳＥＴＢが出力される時間ｔ２の間、ＯＲ回路ＯＲ１は１入力端子からＨｉを入力するため、信号ＷＲＥＳＥＴＢの電位に関わらず、ＯＲ回路ＯＲ１から出力されるリセット動作信号ＶRESETのレベルはＨｉのまま固定された状態を維持する。
【０１１９】
その後、コマンドデコーダＣＭＤ＿ＤＣは、プリチャージコマンドＰＲＥを入力すると、Ｈｉから遷移させたＬｏｗレベルのビット選択信号ＢＳＥＬｊを書込回路Ｙｊへ出力する。また、コマンドデコーダＣＭＤ＿ＤＣは、プリチャージコマンドＰＲＥの入力の旨をアドレスデコードＡＤＲ＿ＤＣに通知する。すると、アドレスデコードＡＤＲ＿ＤＣは、ワード選択信号ＷＳＥＬｋをＨｉからＬｏｗに遷移させる。
【０１２０】
なお、ＧＳＴ膜を結晶化させるための書込パルスＰＬ２の電圧Ｖ２は、アモルファス化させるための書込パルスＰＬ１の電圧Ｖ１よりも小さい。また、書込パルスＰＬ２が電圧Ｖ２で出力される時間ｔ２は、書込パルスＰＬ１が電圧Ｖ１で出力される時間ｔ１よりも長い。これは、相対的に大きな電圧Ｖ１を相対的に短い時間ｔ１だけ印加することで、ＧＳＴ膜が、その溶融温度よりも高い温度に加熱された後に急速に冷却されてアモルファス化するためである。また、時間ｔ１よりも長い時間ｔ２だけ相対的に小さな電圧Ｖ２の書込パルスＰＬ２をＧＳＴ膜へ印加することで、ＧＳＴ膜が、その結晶化温度よりも高く溶融温度よりも低い温度で加熱された後に徐々に冷却されて結晶化するためである。
【０１２１】
なお、各記憶素子ＭＥ−ｋ−ｊから情報を読み出す場合、ビットラインＢＬｊとグランド端子ＧＮＤの間に設けたＧＳＴ膜に所定時間電流を流してビット線の電圧降下分を測定する。測定の結果、ＧＳＴ膜の抵抗値が低く測定した電圧降下が大きければＬｏｗに相当する情報であると判定し、ＧＳＴ膜の抵抗値が大きく測定した電圧降下が小さければＨｉに相当する情報であると判定する。
【０１２２】
ここで、アモルファス化／結晶化の状態変化は既述の通り、其々書込    パルスＰＬ１／ＰＬ２によって制御されることとなる。ＰＬ１／Ｐ    Ｌ２が温度の影響等により変動すれば、所望の状態変化を達成出来な    いこととなり、つまりＰＲＡＭとして機能しなくなる不具合に繋がる    可能性がある。
【０１２３】
本願発明における内部電圧発生回路をアモルファス化／結晶化の双    方に適用することで安定したＰＲＡＭの機能が達成される。
【０１２４】
以上説明したように、本発明によれば、トランジスタＱ１の製造プロセス、ゲート電圧ＶREFを生成するための駆動電圧の変動およびトランジスタＱ１の温度などに依存することになしに、メモリセルアレイＡＲＹ内の各記憶素子ＭＥ−ｋ−ｊへ供給される書込電流を制御することが可能となる。
【０１２５】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の要旨を逸脱しない範囲で当業者が理解し得る各種の変形が可能である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施形態に従った内部電圧発生回路の特徴的な構成を示す図である。
【図２】図１に示した内部電圧発生回路が、相変化メモリのメモリセルアレイおよび書込回路と接続されている一例を示す図である。
【図３】図２に示した内部電圧発生回路の構成を示す図である。
【図４】内部電圧発生回路と、書込回路と、ビットライン制御回路との接続形態の一例を示す図である。
【図５】記憶素子をリセット状態にする場合の、ビットライン制御回路の各構成要素および内部電圧発生回路にて出力される各信号のタイミングチャートの一例を示す図である。
【図６】記憶素子をセット状態にする場合の、ビットライン制御回路の各構成要素および内部電圧発生回路にて出力される各信号のタイミングチャートの一例を示す図である。
【図７】相変化メモリ内の記憶素子へ書込電流を供給する書込電流制御トランジスタへゲート電圧を印加するための一般的な内部電圧発生回路の構成を示す図である。
【符号の説明】
【０１２７】
１、２、３、４  内部電圧発生回路
Ｑ１、Ｑ３、Ｑ１−１、Ｑ１−２、Ｑ２−１、Ｑ２−２、Ｑ３−１、Ｑ３−２  トランジスタ
ＡＭＰ、ＡＭＰ１、ＡＭＰ２  差動アンプ
Ｒｘ、Ｒｘ１、Ｒｘ２  可変抵抗
【図１】
2010152986.tif 000003
【図２】
2010152986.tif 000004
【図３】
2010152986.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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