(57)【要約】【課題】ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にする。【解決手段】ＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備える。【選択図】図１
2010093761.tif 000002
【特許請求の範囲】
【請求項１】
入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、
前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、
前記第２の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部と、
を備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記補正部は、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数の特性である前記発振部のゲインを補正する
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記補正部は、前記制御電圧が前記参照電圧より高い場合、前記発振部のゲインが上がるように、前記制御電圧が前記参照電圧より低い場合、前記発振部のゲインが下がるように、前記発振部のゲインを補正する
ことを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記補正部は、前記第２の状態において前記発振部のゲインを連続的に補正する
ことを特徴とする請求項２又は３に記載のＰＬＬ回路。
【請求項５】
前記発振部は、
前記制御電圧または前記参照電圧がゲートに入力される入力トランジスタと、
前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、
を含む
ことを特徴とする請求項２から４のいずれか１項に記載のＰＬＬ回路。
【請求項６】
前記補正部は、前記生成部から受けた前記制御電圧と前記参照電圧との比較結果に基づいて相互コンダクタンスが制御されるＭＯＳトランジスタを含み、
前記制御電圧が前記参照電圧より高い場合、前記ＭＯＳトランジスタの相互コンダクタンスが減少し、
前記制御電圧が前記参照電圧より低い場合、前記ＭＯＳトランジスタの相互コンダクタンスが増大すること
を特徴とする請求項５に記載のＰＬＬ回路。
【請求項７】
前記補正部は、
前記生成部から受けた前記制御電圧と前記参照電圧とを比較し、比較結果に応じた電圧誤差信号を出力する電圧比較部と、
前記電圧比較部から出力された前記電圧誤差信号を一時的に保持する保持部と、
前記保持部から出力された前記電圧誤差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部から出力された前記アナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記ＭＯＳトランジスタと、
を含む
ことを特徴とする請求項６に記載のＰＬＬ回路。
【請求項８】
前記制御値保持部は、前記制御電圧が前記参照電圧より高いことが前記電圧誤差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持し、前記制御電圧が前記参照電圧より低いことが前記電圧誤差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持し、
前記ＭＯＳトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流される電流の大きさが減少することにより下がる
ことを特徴とする請求項７に記載のＰＬＬ回路。
【請求項９】
前記補正部は、
前記生成部から受けた前記制御電圧と前記参照電圧との差動信号を生成して出力する差動増幅部と、
前記差動増幅部から出力された前記差動信号に応じた差動電圧を一時的に保持する保持部と、
前記保持部により保持された前記差動電圧をＡ／Ｄ変換してデジタル制御値を生成するＡ／Ｄ変換部と、
前記デジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部から出力された前記アナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記ＭＯＳトランジスタと、
を含む
ことを特徴とする請求項６に記載のＰＬＬ回路。
【請求項１０】
前記差動増幅部は、前記制御電圧が前記参照電圧より高いことを示す前記差動信号を出力した場合、前記保持部により保持されていた差動電圧を増加させて、増加された差動電圧を前記保持部に保持させ、前記制御電圧が前記参照電圧より低いことを示す前記差動信号を出力した場合、前記保持部により保持されていた差動電圧を減少させて、減少された差動電圧を前記保持部に保持させ、
前記ＭＯＳトランジスタは、前記増加された差動電圧に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記減少された差動電圧に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
ことを特徴とする請求項９に記載のＰＬＬ回路。
【請求項１１】
前記生成部は、
容量を含み、前記位相誤差信号に基づいて前記容量を充電又は放電することによりチャージポンプ電流を生成するチャージポンプ回路と、
前記チャージポンプ回路から出力された前記チャージポンプ電流を平滑化することにより、前記制御電圧を生成するローパスフィルタと、
を含む
ことを特徴とする請求項１から１０のいずれか１項に記載のＰＬＬ回路。
【請求項１２】
前記切り替え部は、
前記生成部と前記発振部との間の導通を切り替える第１の制御スイッチと、
前記参照電圧と前記発振部との間の導通を切り替える第２の制御スイッチと、
を含み、
前記第１の状態においては前記第１の制御スイッチが導通状態になるとともに前記第２の制御スイッチが非導通状態になり、
前記第２の状態においては前記第１の制御スイッチが非導通状態になるとともに前記第２の制御スイッチが導通状態になる
ことを特徴とする請求項１から１１のいずれか１項に記載のＰＬＬ回路。
【請求項１３】
前記ＰＬＬ回路の起動時に前記第２の状態となる
ことを特徴とする請求項１から１２のいずれか１項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、光ディスクなどの記録媒体（例えばＣＤ−Ｒ、ＤＶＤ−Ｒ／ＲＷ）に対してデータの書き込み及び読み出しを行う情報記録装置は、記録媒体の回転同期信号を得て、それを基に同期クロックを抽出し、これをデータ記録処理時の記録クロックとしている。一般に、このような周期クロックの抽出のためにはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられている。
【０００３】
特許文献１には、特許文献１の図１に示すように、ＶＣＯ特性自動可変ＰＬＬ回路が記載されている。そのＰＬＬ回路では、位相比較器２が、入力端子１から入力された基準入力と分周器６から帰還された出力クロックとの位相を比較し、その誤差信号を直流増幅器３へ供給する。直流増幅器３は、供給された誤差信号を増幅して低域濾波器４へ供給する。低域濾波器４は、供給された誤差信号から不要周波数成分を濾波して電圧制御発振器１１へ供給する。電圧制御発振器１１は、供給された誤差信号に応じて、選択されたＶＣＯ特性に基づいた周波数の出力クロックを発振して分周器６へ供給する。分周器６は、供給された出力クロックを分周して出力端子７より出力するとともに位相比較器２へ帰還する。
【０００４】
ここで、特許文献１における電圧制御発振器１１は、特許文献１の図２に示すように、所望の周波数範囲を満たすように、異なる複数のＶＣＯ特性を有する。特許文献１には、この複数のＶＣＯ特性のうちのいずれかを選択することが記載されている。
【０００５】
具体的には、特許文献１の図１に示すＰＬＬ回路では、上限電圧比較器１５及び下限電圧比較器１６が、低域濾波器４により濾波された誤差信号が特許文献１の図２に示す上限電圧から下限電圧の範囲内であるか比較判定する。上限電圧比較器１５及び下限電圧比較器１６は、その判定信号をＶＣＯ特性切替器１７へ供給する。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す上限電圧から下限電圧の範囲内の点Ａである場合、ＶＣＯ特性を切り替えない。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す上限電圧以上の点Ｂである場合、選択されていたＶＣＯ特性より制御電圧に対する発振周波数の高いＶＣＯ特性へ切り替える。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す下限電圧以下の点Ｄである場合、選択されていたＶＣＯ特性より制御電圧に対する発振周波数の低いＶＣＯ特性へ切り替える。
【０００６】
これにより、特許文献１によれば、誤差信号に応じて、自動的に最適なＶＣＯ特性に切り替えて制御することができるとされている。
【０００７】
また、特許文献２には、特許文献２の図３に示すように、荷電ポンプフェーズロックループ３００が記載されている。この荷電ポンプフェーズロックループ３００では、通常のＰＬＬ動作時に、位相／周波数検出器（ＰＦＤ）３０２が、入力信号ＦＩＮの位相を帰還信号ＦＦＢの位相と比較する。ＰＦＤ３０２は、比較した結果に応じて、アップ信号Ｕとダウン信号Ｄとのいずれかのエラー信号を生成して荷電ポンプ３０４へ供給する。荷電ポンプ３０４は、エラー信号がアップ信号及びダウン信号のいずれであったかによって、ループフィルタ３０６のキャパシタに荷電を与えるかキャパシタから荷電を奪い、ループフィルタ電圧ＶＬＦを発生させる。ループフィルタ３０６は、ループフィルタ電圧ＶＬＦを、オンしたスイッチＳＷ１経由で電圧制御発振器３０８へ供給する。電圧制御発振器３０８は、供給されたループフィルタ電圧ＶＬＦに対して、選択されたＶＣＯ動作曲線により決められる内部信号ＦＯＳＣを生成して出力する。
【０００８】
ここで、特許文献２の図３に示す電圧制御発振器３０８は、特許文献２の図１に示す電圧制御発振器１０８と同様に、特許文献２の図２の図２に示すような多くのＶＣＯ動作曲線を有している。特許文献２には、特殊なデジタル制御入力値Ｎを用いて、多くのＶＣＯ動作曲線における１つのＶＣＯ動作曲線を選択（トリミング）することが記載されている。
【０００９】
具体的には、特許文献２の図３に示す荷電ポンプフェーズロックループ３００では、自動トリミング時に、スイッチＳＷ１が開であり、スイッチＳＷ２が閉である。電圧制御発振器３０８には、ループフィルタ電圧ＶＬＦの代わりに基準電圧ＶＲＥＦが供給される。荷電ポンプ３０４は、ループフィルタ電圧ＶＬＦを状態マシン３１６へ供給する。状態マシン３１６は、デジタル制御入力値Ｎを逐次選択して電圧制御発振器３０８へ供給することにより、異なるＶＣＯ動作曲線を逐次選択する。状態マシン３１６は、ループフィルタ電圧ＶＬＦが適切な静止電圧（接地あるいはＶＤＤのいずれか）に収束したことを検出する。これにより、状態マシン３１６は、入力信号ＦＩＮの周波数のすぐ上及びすぐ下の中央周波数を有する２つのＶＣＯ動作曲線を特定し、特定した２つのＶＣＯ動作曲線の１つを、通常のＰＬＬ動作時に用いるために選択する。
【００１０】
これにより、特許文献２によれば、適切なＶＣＯ動作曲線を自動的に選択することができるとされている。
【特許文献１】特開２０００−４１５６号公報
【特許文献２】特開平１１−１９５９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器（ＶＣＯ回路）及び分周回路を備えたＰＬＬ回路を考える。このＰＬＬ回路のループ特性は、構成する回路のゲイン特性及び周波数特性により決まり、これらを適切に設計することにより、位相がロックするまでのロックイン時間やジッタなどの特性を所望のものとする。このＰＬＬ特性におけるゲイン特性に関しては、特にＶＣＯ回路のゲイン特性が支配的となる。
【００１２】
ＶＣＯ回路のゲイン特性（制御電圧−発振周波数特性）は、電源電圧、製造プロセスのばらつきにより変動する。ＶＣＯ回路が高いゲインを有するときには、ＶＣＯ回路に入力される制御電圧に外来ノイズが重畳することによる発振周波数の変動が大きくなり、ジッタが増大してしまう。また、ＶＣＯ回路が低いゲインを有するときには、電源電圧や回路構成によって決まる制御電圧の設定可能範囲の上限値でも、ＶＣＯ回路から出力される信号の発振周波数が所望の周波数に達しない場合がある。このように、設計値に対してＶＣＯ回路のゲインがばらつくと、ジッタが増大したり、ロックイン時間が増加したりして、ＰＬＬ特性が所望のものにならないことがある。
【００１３】
特許文献１には、特許文献１の図８及び図９に示すように、ロック時のＶＣＯ回路への制御電圧に対して、所望の周波数範囲の上限電圧と下限電圧との範囲におけるゲインのばらつきが許容される。これにより、補正したＶＣＯ回路のゲインがある程度のばらつきを有したままとなり、ＰＬＬ特性が所望の特性にならない可能性がある。
【００１４】
また、特許文献２には、上記のように、多くのＶＣＯ動作曲線における１つのＶＣＯ動作曲線を選択することが記載されている。この予め用意された多くのＶＣＯ動作曲線のうちに、ゲイン特性がばらつくことなどにより、所望のＰＬＬ特性に対応したＶＣＯ動作曲線が存在しない場合がある。この場合、多くのＶＣＯ動作曲線における１つのＶＣＯ動作曲線を選択しても、ＰＬＬ特性が所望の特性にならない可能性がある。
【００１５】
また、特許文献２には、多くの動作曲線のうち、ループフィルタ電圧ＶＬＦが静止電圧（接地あるいはＶＤＤのいずれか）に収束するような１つの動作曲線を選択することが記載されている。この場合、特許文献２の電圧制御発振器３０８には、自動トリミングが行われた後における通常のＰＬＬ動作時に、自動トリミング時と異なる電圧が入力されるので、ＰＬＬ回路が所望の特性で動作しない可能性がある。
【００１６】
本発明の目的は、ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にすることにある。
【課題を解決するための手段】
【００１７】
本発明の１つの側面に係るＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備えたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にすることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の第１実施形態に係るＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係るＰＬＬ回路１００の構成を示す図である。
【００２０】
ＰＬＬ回路１００は、外部から入力される基準信号ｒｃｌｋに対して特定の位相関係にある内部信号ｏｃｌｋを生成する。ＰＬＬ回路１００は、分周部６０、位相比較部１０、生成部２０、切り替え部４０、発振部３０、及び補正部５０を備える。
【００２１】
分周部６０は、内部信号ｏｃｌｋを分周して分周信号ｉｃｌｋを生成する。分周部６０は、分周回路１０７を含む。分周回路１０７は、内部信号ｏｃｌｋに対して、予め指定された分周数により分周を行い、分周信号ｉｃｌｋを生成して位相比較部１０へ帰還する。
【００２２】
位相比較部１０は、外部から受けた基準信号ｒｃｌｋの位相と分周部６０から受けた分周信号ｉｃｌｋの位相とを比較し、比較結果に応じた位相誤差信号を出力する。位相比較部１０は、位相比較器（ＰＣ）１０１を含む。位相比較器１０１は、基準信号ｒｃｌｋと分周信号ｉｃｌｋとの位相差に応じた位相誤差信号を生成部２０へ出力する。
【００２３】
生成部２０は、位相誤差信号に基づいて、制御電圧を生成する。生成部２０は、チャージポンプ回路（ＣＰ）１０２及びローパスフィルタ（ＬＰＦ）１０３を含む。
【００２４】
チャージポンプ回路１０２は、位相比較器１０１から出力された位相誤差信号を受ける。チャージポンプ回路１０２は、容量を含み、位相誤差信号に基づいて、その容量を充電又は放電することによりチャージポンプ電流を生成する。チャージポンプ回路１０２は、生成したチャージポンプ電流をローパスフィルタ１０３へ出力する。
【００２５】
ローパスフィルタ１０３は、チャージポンプ回路１０２から出力されたチャージポンプ電流を受ける。ローパスフィルタ１０３は、受けたチャージポンプ電流を平滑化することにより、制御電圧Ｖｃｎｔを生成する。ローパスフィルタ１０３は、生成した制御電圧Ｖｃｎｔを切り替え部４０及び補正部５０へ出力する。
【００２６】
切り替え部４０は、生成部２０から出力された制御電圧Ｖｃｎｔが発振部３０へ入力される第１の状態と、参照電圧Ｖｒｅｆが発振部３０へ入力される第２の状態とを切り替える。切り替え部４０は、第１の制御スイッチ１０４及び第２の制御スイッチ１０５を含む。
【００２７】
第１の制御スイッチ１０４は、生成部２０と発振部３０との導通をオンオフする。第２の制御スイッチ１０５は、参照電圧Ｖｒｅｆと発振部３０との導通をオンオフする。これにより、切り替え部４０は、第１の制御スイッチ１０４をオン（導通状態に）させ第２の制御スイッチ１０５をオフ（非導通状態に）させることにより第１の状態に切り替える。切り替え部４０は、第１の制御スイッチ１０４をオフ（非導通状態に）させ第２の制御スイッチ１０５をオン（導通状態に）させることにより第２の状態に切り替える。
【００２８】
発振部３０は、入力された電圧に応じた周波数ｆｏで発振することにより、内部信号ｏｃｌｋを生成する。発振部３０は、電圧制御発振器１０６を含む。
【００２９】
電圧制御発振器１０６は、切り替え部４０により第２の状態に切り替えられた際に、参照電圧Ｖｒｅｆを受ける。電圧制御発振器１０６は、受けた参照電圧Ｖｒｅｆに応じた周波数ｆｏ（図２参照）で発振することにより、内部信号ｏｃｌｋを生成する。電圧制御発振器１０６は、内部信号ｏｃｌｋを分周部６０へ出力する。
【００３０】
補正部５０は、切り替え部４０により第２の状態に切り替えられた際に、生成部２０から出力される制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しくなるように、発振部３０のゲインを補正する。ここで、ゲインは、発振部３０に入力された電圧に対する発振部３０における発振する周波数の特性である。補正部５０は、ゲイン補正回路１１０を含む。
【００３１】
ゲイン補正回路１１０は、生成部２０から出力された制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとを比較することにより、発振部３０のゲインを連続的に補正する。
【００３２】
具体的には、ゲイン補正回路１１０は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより低い場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より高い（例えば、図２に示すｆｈ＞ｆｔ）場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。
【００３３】
ゲイン補正回路１１０は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより高い場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より低い（例えば、図２に示すｆｌ＜ｆｔ）場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。
【００３４】
また、電圧制御発振器１０６は、切り替え部４０により第１の状態に切り替えられた際に、生成部２０から出力された制御電圧Ｖｃｎｔを受ける。電圧制御発振器１０６は、そのゲインが補正された状態で、受けた制御電圧Ｖｃｎｔに応じた周波数ｆｏで発振することにより、内部信号ｏｃｌｋを生成する。電圧制御発振器１０６は、内部信号ｏｃｌｋを外部へ出力するとともに分周部６０へ出力する。
【００３５】
このように、電圧制御発振器１０６のゲインは、生成部２０から出力される制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しくなるように連続的に補正される。これにより、第２の状態において、電圧制御発振器１０６のゲイン特性を、参照電圧Ｖｒｅｆに応じた所望の特性にすることができる。
【００３６】
また、電圧制御発振器１０６は、第２の状態において参照電圧Ｖｒｅｆが入力された状態で生成部２０から参照電圧Ｖｒｅｆに等しい値の制御電圧Ｖｃｎｔが出力されるための内部信号ｏｃｌｋを生成するように、そのゲインが補正される。これにより、第２の状態における電圧制御発振器１０６のゲイン補正が行われた後の第１の状態において、第２の状態と同じ電圧が電圧制御発振器１０６へ入力されるようにすることができる。これにより、補正された後の状態において、ＰＬＬ回路が参照電圧Ｖｒｅｆに応じた所望の特性で動作するようになる。
【００３７】
すなわち、ＰＬＬ回路におけるＰＬＬ特性を、参照電圧に応じた所望の特性にすることができる。なお、ＰＬＬ動作とは、分周部６０で生成される分周信号ｉｃｌｋの周波数および位相が、基準信号ｒｃｌｋの周波数及び位相と一致するようにフィードバック制御されることを指す。
【００３８】
次に、ゲイン補正回路１１０によるゲイン補正動作を、図２を用いて説明する。図２は、電圧制御発振器１０６の制御電圧Ｖｃｎｔに対する内部信号ｏｃｌｋの周波数ｆｏのゲイン特性の一例を示す図である。ここで、ゲインは、図２における周波数特性を示す直線の傾きで表される。
【００３９】
図２は、電圧制御発振器１０６のゲインがＴＹＰ（標準）条件である場合に、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しいときに、発振周波数が基準値ｆｔとなることを示している。ここで、ＴＹＰ条件とは、電源電圧が標準値であり、製造プロセスのばらつきにより変動する電圧制御発振器１０６の構成素子の特性が標準的な場合である。また、この基準値ｆｔは、理想的な基準信号ｒｃｌｋの周波数を、分周回路１０７の分周数で逓倍した周波数である。ここで、電源電圧変動や製造プロセスのばらつきにより、電圧制御発振器１０６のゲインが高い場合には、電圧制御発振器１０６に参照電圧Ｖｒｅｆが入力されると、発振周波数が基準値ｆｔより高いｆｈとなる。同様に、ゲインが低い場合には、電圧制御発振器１０６に参照電圧Ｖｒｅｆが入力されると、発振周波数が基準値ｆｔより低いｆｌとなる。
【００４０】
本実施形態のＰＬＬ回路は、電圧制御発振器１０６のゲインばらつきに対して、ＴＹＰ条件におけるゲイン特性からずれた分を、ゲイン補正回路１１０からのゲイン補正信号によって、ＴＹＰ条件のゲイン特性になるように補正するものである。
【００４１】
このゲイン補正動作を行うときには、第１の制御スイッチ１０４はオフ状態、第２の制御スイッチ１０５はオン状態となる。したがって、電圧制御発振器１０６には参照電圧Ｖｒｅｆが入力され、電圧制御発振器１０６の有するゲイン特性によって決まる発振周波数を出力する。
【００４２】
ここで、ゲイン特性がＴＹＰ条件より高い場合、発振周波数が基準値ｆｔより高いｆｈとなる。このため、ローパスフィルタ１０３の制御電圧Ｖｃｎｔは、ゲイン補正回路１１０により発振周波数を下げようとする動作が行われることにより、参照電圧Ｖｒｅｆより低い値から参照電圧Ｖｒｅｆに近づくように上げられる。
【００４３】
一方、ゲイン特性がＴＹＰ条件より低い場合、発振周波数が基準値ｆｔより低いｆｌとなる。このため、ローパスフィルタ１０３の制御電圧Ｖｃｎｔは、ゲイン補正回路１１０により発振周波数を上げようとする動作が行われることにより、参照電圧Ｖｒｅｆより高い値から参照電圧Ｖｒｅｆに近づくように下げられる。
【００４４】
このように、ゲイン補正回路１１０は、ローパスフィルタ１０３から出力された制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとを比較して、両者の差分に応じて電圧制御発振器１０６のゲイン補正を行う。このゲイン補正動作を、制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとの差が無くなるまでゲイン補正回路１１０が行うことで、電圧制御発振器１０６のゲインをＴＹＰ時のものに合わせ込めることとなる。
【００４５】
このゲイン補正動作を行った後、第１の制御スイッチ１０４をオン状態、第２の制御スイッチ１０５をオフ状態として、ＴＹＰ時のゲインを有する電圧制御発振器１０６にて通常のＰＬＬ回路動作を行うことが可能となる。
【００４６】
また、本実施形態のＰＬＬ回路では、ゲイン補正期間を設けても、ロックイン時間を短くすることができる。ここで、回路を起動して、ゲイン補正動作を開始する前に、第１の制御スイッチ１０４及び第２の制御スイッチ１０５をオン状態とする。これにより、ゲイン補正動作を開始する前に、ローパスフィルタ１０３の制御電圧Ｖｃｎｔに、初期電圧として参照電圧Ｖｒｅｆを与えることができる。
【００４７】
仮に、この初期電圧が与えられていない場合、制御電圧Ｖｃｎｔは、例えばＧＮＤ電位から、ローパスフィルタ１０３で設定している時定数でゆっくりと立ち上がってくるため、この電圧がＶｒｅｆ電圧近傍となるまでに多くの時間を要する。
【００４８】
それに対して、本実施形態では、初期電圧としてＶｒｅｆ電圧が与えられることにより、ＧＮＤ電位からＶｒｅｆ電圧まで立ち上がるための時間を短縮できる。
【００４９】
したがって、本実施形態においては、電圧制御発振器のゲインが、電源電圧、製造プロセスのばらつきにより変動した場合でも、ゲイン補正を行うことで所望のＰＬＬ応答特性を得られるとともに、安定なＰＬＬループ特性を得ることができる。また、ゲイン補正期間を設けても、ロックイン時間を短くすることができる。
【００５０】
本発明の第２実施形態に係るＰＬＬ回路１００ｉを、図３を用いて説明する。図３は、本発明の第２実施形態に係るＰＬＬ回路１００ｉの構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。
【００５１】
ＰＬＬ回路１００ｉは、発振部３０ｉ及び補正部５０ｉを備える。
【００５２】
発振部３０ｉは、電圧制御発振器１０６ｉを含む。電圧制御発振器１０６ｉは、ＮＭＯＳトランジスタ１０６５ｉ、負荷素子１０６６ｉ、リングオシレータ１０６２ｉ、カレントミラー回路１０６３ｉ、及びカレントミラー回路１０６４ｉを含む。
【００５３】
ＮＭＯＳトランジスタ１０６５ｉ（入力トランジスタ）は、第１の状態において生成部２０から出力された制御電圧Ｖｃｎｔがゲートに入力され、第２の状態において参照電圧Ｖｒｅｆがゲートに入力される。ＮＭＯＳトランジスタ１０６５ｉは、負荷素子１０６６ｉ及び後述のＭＯＳトランジスタ１１５とともにソースフォロワ動作を行うことにより、ゲートに入力された電圧に対する所定のゲインを決めるためのドレイン電流をソース・ドレイン間に流す。
【００５４】
このドレイン電流は、ＰＭＯＳトランジスタで構成されたカレントミラー回路１０６３ｉと、ＮＭＯＳトランジスタで構成されたカレントミラー回路１０６４ｉとにより、折り返されてリングオシレータ１０６２ｉへ供給される。すなわち、カレントミラー回路１０６３ｉとカレントミラー回路１０６４ｉとは、それぞれ、ＮＭＯＳトランジスタ１０６５ｉのドレインを流れる電流に応じた電流を流す。
【００５５】
リングオシレータ１０６２ｉは、奇数段のインバータを縦列接続（図示は３段の場合）したものである。リングオシレータ１０６２ｉは、カレントミラー回路１０６３ｉとカレントミラー回路１０６４ｉとにより流された電流を受けて、受けた電流の大きさに応じた周波数で発振する。リングオシレータ１０６２ｉは、その各インバータへ供給される駆動電流の大きさにより、発振周波数が制御されるものである。
【００５６】
すなわち、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、流されるドレイン電流の電流の大きさにより、ＮＭＯＳトランジスタ１０６５ｉのゲートに入力される制御電圧Ｖｃｎｔに対するリングオシレータ１０６２ｉの発振周波数の割合を決定する。すなわち、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、流されるドレイン電流の電流の大きさにより、発振部３０ｉのゲインを決定する。具体的には、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、負荷素子１０６６ｉに接続されている。発振部３０ｉのゲインは、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさが減少することにより下がり、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさが増加することにより上がる。
【００５７】
補正部５０ｉは、ゲイン補正回路１１０ｉを含む。ゲイン補正回路１１０ｉは、比較器（電圧比較部）１１１、フリップフロップ（保持部）１１２、アップダウンカウンタ（制御値保持部）１１３、Ｄ／Ａ変換器（ＤＡＣ、Ｄ／Ａ変換部）１１４、及び、ＭＯＳトランジスタ１１５を含む。
【００５８】
比較器１１１には、ローパスフィルタ１０３の制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとが入力される。比較器１１１は、参照電圧Ｖｒｅｆに対して制御電圧Ｖｃｎｔが高い場合にハイレベルを出力して、制御電圧Ｖｃｎｔが低い場合にローレベルを出力する。すなわち、比較器１１１は、生成部２０から受けた制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとを比較し、比較結果に応じた電圧誤差信号を出力する。
【００５９】
フリップフロップ１１２は、比較器１１１から出力された電圧誤差信号が入力され、基準クロックｃｌｏｃｋに同期して電圧誤差信号を一時的に保持（記憶）する。
【００６０】
アップダウンカウンタ１１３は、フリップフロップ１１２から出力された電圧誤差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する。なお、初期状態において、アップダウンカウンタ１１３は、初期のデジタル制御値を保持している。
【００６１】
具体的には、アップダウンカウンタ１１３は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより高いことが電圧誤差信号により示されている場合、すなわち、電圧誤差信号がハイレベルである場合、保持しているデジタル制御値をカウントアップする。アップダウンカウンタ１１３は、カウントアップされたデジタル制御値を保持する。
【００６２】
また、アップダウンカウンタ１１３は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより低いことが電圧誤差信号により示されている場合、すなわち、電圧誤差信号がローレベルである場合、保持しているデジタル制御値をカウントダウンする。アップダウンカウンタ１１３は、カウントダウンされたデジタル制御値を保持する。
【００６３】
Ｄ／Ａ変換器１１４は、変更されたデジタル制御値をアップダウンカウンタ１１３から受ける。Ｄ／Ａ変換器１１４は、受けたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成する。
【００６４】
ＭＯＳトランジスタ１１５は、Ｄ／Ａ変換器１１４から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに接続されている。
【００６５】
具体的には、ＭＯＳトランジスタ１１５は、カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスｇｍが高くなる（増大する）。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを増加させる。
【００６６】
また、ＭＯＳトランジスタ１１５は、カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスｇｍが低くなる（減少する）。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを減少させる。
【００６７】
ところで、ＮＭＯＳトランジスタ１０６５ｉの相互コンダクタンスｇｍは、そのゲート端子に入力されるアナログ電圧により連続的に制御できるが、Ｄ／Ａ変換器１１４から出力されるアナログ制御値は離散値となる。したがって、Ｄ／Ａ変換器１１４の分解能を十分に高くすることによって、実用上問題にならない程度に、電圧制御発振器１０６ｉのゲインを連続的に制御することが可能となる。
【００６８】
次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰである場合（図２に示すゲイン：ＴＹＰの場合）の動作を説明する。
【００６９】
このゲイン補正動作を行うときには、第１の制御スイッチ１０４がオフした状態、第２の制御スイッチ１０５がオンした状態とする。ここで、アップダウンカウンタ１１３は、初期のデジタル制御値をＤ／Ａ変換器１１４へ出力する。Ｄ／Ａ変換器１１４は、初期のデジタル制御値をＤ／Ａ変換することにより、初期のアナログ制御値を生成する。その結果、ゲイン補正用のＭＯＳトランジスタ１１５のゲートには、初期のアナログ制御値に応じた電圧が入力されている。これにより、ゲイン補正用のＭＯＳトランジスタ１１５のｇｍ値が固定値（初期値）となり、このｇｍ値と負荷素子１０６６ｉの抵抗値とにより電圧制御発振器１０６ｉの初期ゲインが設定される。この初期ゲインは、ＴＹＰ条件において、電圧制御発振器１０６ｉへ参照電圧Ｖｒｅｆが入力されたときに、発振周波数がｆｔとなるように設定される。ゲインがＴＹＰ条件において、ローパスフィルタ１０３の制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆとほぼ一致するため、比較器１１１の出力は、ハイレベルとローレベルとを同じ割合で繰り返す。したがって、アップダウンカウンタ１１３は、初期値をセンタ値としてカウントアップとカウントダウンとを繰り返し、平均すると初期値と同じ値となる。このため、電圧制御発振器１０６ｉのゲインは初期ゲインから変化しない。
【００７０】
次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰ時より高い場合（図２に示すゲイン：ＨＩＧＨの場合）の動作を説明する。
【００７１】
ここで、電圧制御発振器１０６ｉに参照電圧Ｖｒｅｆが入力されているため、発振周波数は基準値ｆｔより高いｆｈとなる（図２参照）。このとき、ローパスフィルタ１０３から出力される制御電圧Ｖｃｎｔは、参照電圧Ｖｒｅｆよりも低い電圧となる。これにより、比較器１１１はローレベルをフリップフロップ１１２へ出力する。フリップフロップ１１２は、基準クロックｃｌｏｃｋに同期してローレベルをアップダウンカウンタ１１３へ出力する。したがって、アップダウンカウンタ１１３は、保持しているデジタル制御値（例えば、初期のデジタル制御値）をカウントダウンする。その後、適当なタイミングで、そのアップダウンカウンタ１１３のカウント値を、Ｄ／Ａ変換器１１４によりＤ／Ａ変換する。このとき、ゲイン補正用のＭＯＳトランジスタ１１５は、ゲート電圧が初期電圧値に対して低くなるため、ｇｍ値が小さくなる。ここで、電圧制御発振器１０６ｉのゲインは、バイアス電流設定抵抗値とｇｍ値との並列抵抗値で設定される。この並列抵抗値が大きくなり、結果として、電圧制御発振器１０６ｉのゲインが下がる。したがって、電圧制御発振器１０６ｉの発振周波数が下げられ、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆに近づく。この動作を繰り返すことにより、制御電圧Ｖｃｎｔを参照電圧Ｖｒｅｆと一致させ、ゲインをＴＹＰ時のものに合わせ込めることとなる。
【００７２】
次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰ時より低い場合（図２に示すゲイン：ＬＯＷの場合）の動作を説明する。
【００７３】
ここで、発振周波数は基準値ｆｔより低いｆｌとなる。このとき、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆよりも高い電圧となる。これにより、比較器１１１はハイレベルを出力し、フリップフロップ１１２は基準クロックｃｌｏｃｋに同期してハイレベルを出力する。したがって、アップダウンカウンタ１１３は、保持しているデジタル制御値（例えば、初期のデジタル制御値）をカウントアップする。Ｄ／Ａ変換後のゲイン補正用のＭＯＳトランジスタ１１５のゲート電圧は初期電圧値に対して高くなる。その結果、ＭＯＳトランジスタ１１５のｇｍ値が大きくなり、電圧制御発振器１０６ｉのゲインが上がる。この動作を繰り返すことにより、ゲインをＴＹＰ時のものに合わせ込めることとなる。
【００７４】
次に、本発明の第３実施形態に係るＰＬＬ回路１００ｊを、図４を用いて説明する。図４は、本発明の第３実施形態に係るＰＬＬ回路１００ｊの構成を示す図である。以下では、第２実施形態と異なる部分を中心に説明する。
【００７５】
ＰＬＬ回路１００ｊは、補正部５０ｊを備える。
【００７６】
補正部５０ｊは、ゲイン補正回路１１０ｊを含む。ゲイン補正回路１１０ｊは、オペアンプ（差動増幅部）１２１、保持容量（保持部）１２２、Ａ／Ｄ変換器（Ａ／Ｄ変換部）１２３、Ｄ／Ａ変換器１２４、及びＭＯＳトランジスタ１２５を含む。
【００７７】
オペアンプ１２１は、ローパスフィルタ１０３から出力された制御電圧Ｖｃｎｔが正側入力端子に入力され、参照電圧Ｖｒｅｆが負側入力端子に入力される。ここで、オペアンプ１２１は入力差電圧に対し、電流を出力するトランスコンダクタンスアンプである。オペアンプ１２１の出力端子には、保持容量１２２が接続される。これにより、オペアンプ１２１は、生成部２０から受けた制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとの差動信号を生成して保持容量１２２へ出力する。
【００７８】
具体的には、オペアンプ１２１は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより高いことを示す差動信号を出力した場合に電流を吐き出し、保持容量１２２により保持されていた差動電圧を増加させて、増加された差動電圧を保持容量１２２に保持させる。
【００７９】
また、オペアンプ１２１は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより低いことを示す差動信号を出力した場合に電流を吸い込み、保持容量１２２により保持されていた差動電圧を減少させて、減少された差動電圧を保持容量１２２に保持させる。
【００８０】
保持容量１２２は、オペアンプ１２１から出力された差動信号に応じた差動電圧を一時的に保持する。保持容量１２２は、容量値Ｃｏを有しており、受けた差動信号に対して容量値Ｃｏから決まる差動電圧を発生させて保持する。
【００８１】
Ａ／Ｄ変換器１２３は、保持容量１２２により保持された差動電圧をＡ／Ｄ変換することにより、デジタル制御値を生成する。
【００８２】
Ｄ／Ａ変換器１２４は、Ａ／Ｄ変換器１２３により生成されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成する。
【００８３】
ＭＯＳトランジスタ１２５は、Ｄ／Ａ変換器１２４から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに接続されている。
【００８４】
具体的には、ＭＯＳトランジスタ１２５は、増加された差動電圧に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスｇｍが高くなる。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを増加させる。
【００８５】
また、ＭＯＳトランジスタ１１５は、減少された差動電圧に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスｇｍが低くなる。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを減少させる。
【００８６】
また、ゲイン補正動作が次の点で、第２実施形態とことなる。
【００８７】
補正動作における電圧制御発振器１０６のゲインがＴＹＰ時である場合の動作において、オペアンプ１２１は、次のような動作を行う。オペアンプ１２１は、制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとが等しい電圧値である場合は電流を出力しない。これにより、保持容量１２２の電圧値が初期値Ｖｃｏとなる。この電圧値に基づいて、ＴＹＰ条件における電圧制御発振器１０６のゲインが設定される。
【００８８】
補正動作における電圧制御発振器１０６のゲインがＴＹＰ時より高い場合の動作において、電圧制御発振器１０６には、参照電圧Ｖｒｅｆが入力されている。このため、発振周波数は基準値ｆｔより高いｆｈとなる。このとき、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆよりも低い電圧となる。これにより、オペアンプ１２１は電流を吸い込み、保持容量１２２の電圧値は初期値Ｖｃｏから下がる。その後、適当なタイミングで、保持容量１２２の電圧値をＡ／Ｄ変換器１２３によりＡ／Ｄ変換し、この出力信号をＤ／Ａ変換器１２４によりＤ／Ａ変換する。このとき、ゲイン補正用のＭＯＳトランジスタ１２５は、ゲート電圧が初期電圧値に対して低くなるため、ｇｍ値が小さくなる。これにより、電圧制御発振器１０６のゲインが下がる。したがって、電圧制御発振器１０６の発振周波数が低くなり、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆに近づく。この動作を繰り返すことにより、制御電圧Ｖｃｎｔを参照電圧Ｖｒｅｆと一致させ、ゲインをＴＹＰ時のものに合わせ込めることとなる。
【００８９】
補正動作における電圧制御発振器１０６のゲインがＴＹＰ時より低い場合の動作において、発振周波数は基準値ｆｔより低いｆｌとなる。このとき、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆよりも高い電圧となる。これにより、オペアンプ１２１は電流を吐き出し、保持容量１２２の電圧値はＶｃｏ電圧から上がり、Ｄ／Ａ変換後のゲイン補正用ＮＭＯＳトランジスタのゲート電圧は初期電圧値に対して高くなる。その結果、ｇｍ値が大きくなり、電圧制御発振器１０６のゲインが上がる。この動作を繰り返すことにより、ゲインをＴＹＰ時のものに合わせ込めることとなる。
【００９０】
なお、上記実施形態の説明においては、起動時にゲイン補正動作を１回のみ行い、その後、通常のＰＬＬ回路動作を行う場合の説明を行っている。しかしながら、ゲイン補正動作は１回のみではなく、例えば、スタンバイ状態からの動作開始毎に補正期間を設けたり、ＰＬＬ回路の位相ロックが不要な期間に補正期間を設けたりしてもよい。
【００９１】
また、上記実施形態の説明においては、電圧制御発振器を構成するリングオシレータのインバータ駆動電流を制御することによりゲイン補正を行っている。しかしながら、ローパスフィルタからの出力電圧と参照電圧との差分に基づいて、例えば、リングオシレータ回路の電源電圧を制御することによりゲイン補正を行うなど、いかなるゲイン補正方法であってもよい。
【００９２】
また、上記実施形態の説明においては、電圧制御発振器はリングオシレータにて構成しているが、電圧制御発振器はどのような回路構成であってもよい。
【００９３】
また、上記実施形態の説明においては、ゲイン補正動作時と通常のＰＬＬ回路動作時では、基準信号ｒｃｌｋは同一の信号としている。しかしながら、ゲイン補正動作時には、基準信号が変動しないように、例えば、水晶振動子の発振周波数を入力して補正を行い、通常のＰＬＬ回路動作時には、ロックすべき基準信号を入力するなど、基準信号ｒｃｌｋを動作状態に合わせて切り替えてもよい。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１実施形態に係るＰＬＬ回路１００の構成を示す図。
【図２】本発明の第１実施形態における電圧制御発振器のゲイン特性を示す図。
【図３】本発明の第２実施形態に係るＰＬＬ回路１００ｉの構成を示す図。
【図４】本発明の第３実施形態に係るＰＬＬ回路１００ｊの構成を示す図。
【符号の説明】
【００９５】
１００、１００ｉ、１００ｊ  ＰＬＬ回路
【図１】
2010093761.tif 000003
【図２】
2010093761.tif 000004
【図３】
2010093761.tif 000005
【図４】
2010093761.tif 000006