(57)【要約】【課題】発振回路において発振動作が行われているか否かを判定する発振停止検出回路を内蔵した半導体集積回路において、電源電位が立ち上がる際の誤検出を防止する。【解決手段】この半導体集積回路は、クロック信号又は反転クロック信号がゲートに印加されて交互にオン／オフする複数のトランジスタが直列に接続され、第１の電源電位から正の電荷を移送するトランジスタ列と、複数のトランジスタによって移送される電荷を蓄積する複数のコンデンサと、最終段のコンデンサの端子をプルダウンするプルダウン素子と、最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子と、該ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成する論理回路とを具備する。【選択図】図１
2010093688.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号又は反転されたクロック信号がゲートに印加されて交互にオン／オフする複数のトランジスタが直列に接続され、第１の電源電位から正の電荷を移送するトランジスタ列と、
前記トランジスタ列に含まれている前記複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、
前記トランジスタ列によって移送される電荷を蓄積する最終段のコンデンサの端子をプルダウンするプルダウン素子と、
前記最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子と、
前記ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成する論理回路と、
を具備する半導体集積回路。
【請求項２】
前記プルダウン素子及び前記プルアップ素子の各々が、定電流源又は抵抗を含む、請求項１記載の半導体集積回路。
【請求項３】
外部から供給される電源電位がソースに供給され、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有し、第２の電源電位がゲート及びソースに供給されるディプリーションタイプのＮチャネルＭＯＳトランジスタとを含み、前記ディプリーションタイプのＮチャネルＭＯＳトランジスタに流れる電流に基づいて前記第１の電源電位を生成する定電源回路をさらに具備し、
前記プルアップ素子が、前記定電源回路の前記ＰチャネルＭＯＳトランジスタとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタを含む、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路において発振動作が行われているか否かを判定する発振停止検出回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
例えば、計時情報を管理するリアルタイムクロック（ＲＴＣ）用の半導体集積回路（ＩＣ）においては、発振回路によって生成され分周回路によって分周されたクロック信号を検出して、発振回路において発振動作が行われているか否かを判定する発振停止検出回路が用いられている。
【０００３】
図５は、従来の半導体集積回路における発振停止検出回路周辺の構成を示す回路図である。発振停止検出回路４０は、外部から供給される電源電位ＶＤＤ及び電源電位ＶＳＳに基づいて定電圧回路３０によって生成される安定化された電源電位ＶＲＥＧが供給されて動作する。発振回路によって生成されたクロック信号は、分周回路によって分周されて、発振停止検出回路４０に入力される。発振停止検出回路４０において、入力されたクロック信号が、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに印加されると共に、インバータ４１に入力されて反転される。インバータ４１から出力される反転クロック信号は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに印加される。
【０００４】
発振回路において発振動作が行われている場合には、クロック信号によってトランジスタＱＰ１がオン・オフすることにより、コンデンサＣ１に正の電荷が蓄積され、反転クロック信号によってトランジスタＱＰ２がオン・オフすることにより、コンデンサＣ２に正の電荷が蓄積される。これにより、ノードＡのレベルがハイレベルになるので、インバータ４２がローレベルの出力信号を生成する。
【０００５】
一方、発振回路において発振動作が停止している場合には、クロック信号がハイレベル又はローレベルに固定される。その結果、トランジスタＱＰ１及びＱＰ２の内の一方が必ずオフ状態となって、コンデンサＣ２に正の電荷が供給されなくなり、微小定電流源ＩＲＥＦ１によってノードＡのレベルがローレベルになるので、インバータ４２がハイレベルの出力信号を生成する。
【０００６】
ここで、発振回路において発振動作が行われている際に、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）が、数μｓ／Ｖ〜数百μｓ／Ｖ程度の割合で、例えば、１Ｖから５．５Ｖまで立ち上がることにより、安定化された電源電圧（ＶＲＥＧ−ＶＳＳ）も急峻に立ち上がる場合について考える。
【０００７】
図６は、図５に示す発振停止検出回路の各部における電位を示す波形図である。ここでは、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。図６に示すように、電源電位ＶＲＥＧが急峻に上昇すると、インバータ４２のロジックレベル（入力しきい電位）もそれに伴って急峻に上昇する。一方、ノードＡの電位は、電源電位ＶＳＳを基準としてコンデンサＣ２によって保持されているので、電源電位ＶＲＥＧのように急峻には立ち上がらず、電源電位ＶＲＥＧとノードＡの電位との間に電位差が生じる。その結果、ノードＡの電位がインバータ４２のロジックレベルを下回ると、インバータ３２の出力信号がハイレベルとなって、発振停止を誤検出してしまう。発振停止検出回路の出力信号は、後段の回路によってラッチされて各部において用いられるので、一瞬でも誤検出が行われた場合には、システム全体の誤動作が生じてしまうという問題がある。
【０００８】
関連する技術として、特許文献１には、発振停止検出回路と定電圧発生回路の微小定電流源を共通化することによりチップサイズの小型化と低消費電流化を目的とする半導体集積回路が開示されている。この半導体集積回路は、発振回路と、前記発振回路で発振が正しく行われているか否かを確認する発振停止検出回路と、電源電圧から一定電圧を発生して前記発振回路に前記一定電圧を供給する定電圧発生回路とを有する半導体集積回路であって、前記定電圧発生回路と前記発振停止検出回路が、微小定電流の供給を受ける共通の微小定電流源を有することを特徴とする。
【０００９】
この構成によれば、半導体集積回路において従来は２つ必要だった微小定電流源を１つにすることにより、チップサイズを小型にすることができ、さらに、電流パスが半分になるので低消費電流化が達成される。しかしながら、特許文献１には、電源電位が急峻に立ち上がる際の誤検出を防止することに関しては、特に開示されていない。
【特許文献１】特開２００８−７８７３０号公報（第３頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、発振回路において発振動作が行われているか否かを判定する発振停止検出回路を内蔵した半導体集積回路において、電源電位が急峻に立ち上がる際の誤検出を防止することを目的とする。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、クロック信号又は反転されたクロック信号がゲートに印加されて交互にオン／オフする複数のトランジスタが直列に接続され、第１の電源電位から正の電荷を移送するトランジスタ列と、該トランジスタ列に含まれている複数のトランジスタによって移送される電荷をそれぞれ蓄積する複数のコンデンサと、該トランジスタ列によって移送される電荷を蓄積する最終段のコンデンサの端子をプルダウンするプルダウン素子と、最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子と、該ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成する論理回路とを具備する。
【００１２】
ここで、プルダウン素子及びプルアップ素子の各々が、定電流源又は抵抗を含むようにしても良い。また、外部から供給される電源電位がソースに供給され、ゲートがドレインに接続されたＰチャネルＭＯＳトランジスタと、該ＰチャネルＭＯＳトランジスタのドレインに接続されたドレインを有し、第２の電源電位がゲート及びソースに供給されるディプリーションタイプのＮチャネルＭＯＳトランジスタとを含み、ディプリーションタイプのＮチャネルＭＯＳトランジスタに流れる電流に基づいて第１の電源電位を生成する定電源回路を半導体集積回路がさらに具備し、プルアップ素子が、定電源回路の該ＰチャネルＭＯＳトランジスタとカレントミラー回路を構成するＰチャネルＭＯＳトランジスタを含むようにしても良い。
【発明の効果】
【００１３】
本発明によれば、最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子とを設け、該ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成するようにしたので、電源電位が急峻に立ち上がる際の誤検出を防止して、発振回路において発振動作が行われているか否かを正確に判定することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路における発振停止検出回路周辺の構成を示す回路図である。定電圧回路１０は、外部から供給される電源電位ＶＤＤ及び電源電位ＶＳＳに基づいて、安定化された電源電位ＶＲＥＧを生成する。発振停止検出回路２０は、定電圧回路１０によって生成される安定化された電源電位ＶＲＥＧが供給されて動作する。
【００１５】
発振停止検出回路２０は、クロック信号を反転するインバータ２１と、クロック信号又は反転されたクロック信号がゲートに印加されて交互にオン／オフする複数のＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２が直列に接続され、電源電位ＶＲＥＧから正の電荷を移送するトランジスタ列と、該トランジスタ列に含まれている複数のトランジスタＱＰ１及びＱＰ２によって移送される電荷をそれぞれ蓄積する複数のコンデンサＣ１及びＣ２と、該トランジスタ列によって移送される電荷を蓄積する最終段のコンデンサＣ２の端子をプルダウンするプルダウン素子（微小定電流源ＩＲＥＦ１）と、最終段のコンデンサＣ２の端子の電位がゲートに印加され、電源電位ＶＳＳがソースに供給されるＮチャネルＭＯＳトランジスタＱＮ１と、トランジスタＱＮ１のドレインをプルアップするプルアップ素子（微小定電流源ＩＲＥＦ２）と、トランジスタＱＮ１のドレイン電位に基づいて出力信号を生成する論理回路（バッファ２２）とを有している。
【００１６】
ここで、プルダウン素子及びプルアップ素子の各々としては、図１に示す微小定電流源の他に、高抵抗やトランジスタ等を使用することができる。また、論理回路２２としては、図１に示すバッファの他に、インバータ等を使用することができる。
【００１７】
発振回路によって生成され分周回路によって分周されたクロック信号が、発振停止検出回路２０に入力される。発振停止検出回路２０において、入力されたクロック信号が、ＰチャネルＭＯＳトランジスタＱＰ１のゲートに印加されると共に、インバータ２１に入力されて反転される。インバータ２１から出力される反転クロック信号は、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに印加される。
【００１８】
発振回路において発振動作が行われている場合には、クロック信号によってトランジスタＱＰ１がオン・オフすることにより、コンデンサＣ１に正の電荷が蓄積され、反転クロック信号によってトランジスタＱＰ２がオン・オフすることにより、コンデンサＣ２に正の電荷が蓄積される。これにより、ノードＡのレベルがハイレベルになるので、トランジスタＱＮ１がオン状態となって、バッファ２２がローレベルの出力信号を生成する。
【００１９】
一方、発振回路において発振動作が停止している場合には、クロック信号がハイレベル又はローレベルに固定される。その結果、トランジスタＱＰ１及びＱＰ２の内の一方が必ずオフ状態となって、コンデンサＣ２に正の電荷が供給されなくなり、微小定電流源ＩＲＥＦ１によってノードＡのレベルがローレベルになる。これにより、トランジスタＱＮ１がオフ状態となり、微小定電流源ＩＲＥＦ２によってノードＢのレベルがハイレベルになり、バッファ２２がハイレベルの出力信号を生成する。
【００２０】
図２は、図１に示す定電圧回路の構成を示す回路図である。図２に示すように、定電圧回路１０は、外部から供給される電源電位ＶＤＤがソースに供給され、ノードＣにおいてゲートがドレインに接続されたＰチャネルＭＯＳトランジスタＱＰ１１と、トランジスタＱＰ１１のドレインに接続されたドレインを有し、電源電位ＶＳＳがゲート及びソースに供給されるディプリーションタイプのＮチャネルＭＯＳトランジスタＱＮ１１と、トランジスタＱＰ１１とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱＰ１２と、トランジスタＱＰ１２に直列に接続されたＮチャネルＭＯＳトランジスタＱＮ１２とを含んでいる。
【００２１】
さらに、定電圧回路１０は、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２、及び、ＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２３によって構成される差動増幅器と、この差動増幅器の出力信号がゲートに印加される出力段のＰチャネルＭＯＳトランジスタＱＰ３１と、トランジスタＱＰ３１に直列に接続されるＰチャネルＭＯＳトランジスタＱＰ３２及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。トランジスタＱＮ１２、ＱＮ２３、及び、ＱＮ３１は、カレントミラー回路を構成している。また、トランジスタＱＰ３１のゲート・ドレイン間には、位相補償用のコンデンサＣ３が接続されている。なお、ディプリーションタイプのトランジスタＱＮ１１以外は、エンハンスメントタイプのトランジスタである。
【００２２】
ディプリーションタイプのトランジスタＱＮ１１は、負のしきい値を有しており、デート電圧ＶＧＳが０Ｖでもドレイン電流が流れる。定電圧回路１０は、トランジスタＱＮ１１に流れるドレイン電流と同じ大きさのドレイン電流をトランジスタＱＮ１２にも流すことにより、トランジスタＱＮ１２のドレイン・ソース間に発生する電圧に基づいて、安定化された電源電位ＶＲＥＧを生成する。
【００２３】
再び図１を参照すると、発振回路において発振動作が行われている際に、外部から供給される電源電圧（ＶＤＤ−ＶＳＳ）が、数μｓ／Ｖ〜数百μｓ／Ｖ程度の割合で、例えば、１Ｖから５．５Ｖまで立ち上がることにより、安定化された電源電圧（ＶＲＥＧ−ＶＳＳ）も急峻に立ち上がる場合について考える。
【００２４】
図３は、図１に示す発振停止検出回路の各部における電位を示す波形図である。ここでは、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。図３に示すように、電源電位ＶＲＥＧが急峻に上昇しても、トランジスタＱＮ１のしきい値は上昇しない。ノードＡの電位は、電源電位ＶＳＳを基準としてコンデンサＣ２によって保持されているので、電源電位ＶＲＥＧのように急峻には立ち上がらず、電源電位ＶＲＥＧとノードＡの電位との間に電位差が生じるが、ノードＡの電位がトランジスタＱＮ１のしきい値よりも低くなることはない。従って、トランジスタＱＮ１がオン状態を維持し、ノードＢのレベルがローレベルのままとなるので、バッファ２２の出力信号がローレベルを維持する。このように、電源電圧が急峻に立ち上がっても、発振停止を誤検出することがないので、発振回路において発振動作が行われているか否かを正確に判定することができる。
【００２５】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路における発振停止検出回路周辺の構成を示す回路図である。第２の実施形態においては、発振停止検出回路２０ａのプルアップ素子として、ＰチャネルＭＯＳトランジスタＱＰ３が用いられる。トランジスタＱＰ３のゲートは、図２に示す定電源回路１０のトランジスタＱＰ１１のゲート及びドレイン（ノードＣ）に接続されている。これにより、トランジスタＱＰ３がトランジスタＱＰ１１とカレントミラー回路を構成するので、微小定電流源としてのディプリーションタイプのトランジスタＱＮ１１によって規定される定電流と同じ大きさのドレイン電流が、トランジスタＱＰ３にも流れることになる。
【００２６】
本実施形態によれば、プルアップ素子として通常のトランジスタが使用され、このトランジスタを流れるドレイン電流の大きさが、定電源回路１０の微小定電流源によって規定されるので、プルアップ素子に専用の微小定電流源を用いる場合と比較して、微小定電流源の数を削減することができる。特に、微小定電流源として用いられるディプリーションタイプのＮチャネルＭＯＳトランジスタは、ゲート幅が数μｍでゲート長が数千μｍであり、レイアウト面積が大きいので、微小定電流源の数を削減することによってチップサイズを小型化することが可能となる。また、電流経路の数も減少するので、半導体集積回路の消費電流が低減される。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す回路図。
【図２】図１に示す定電圧回路の構成を示す回路図。
【図３】図１に示す発振停止検出回路の各部における電位を示す波形図。
【図４】本発明の第２の実施形態に係る半導体集積回路の構成を示す回路図。
【図５】従来の半導体集積回路における発振停止検出回路周辺の構成を示す回路図。
【図６】図５に示す発振停止検出回路の各部における電位を示す波形図。
【符号の説明】
【００２８】
１０  定電圧回路、  ２０、２０ａ  発振停止検出回路、  ２１  インバータ、  ２２  バッファ、  ＱＰ１〜ＱＰ３２  ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ３１  ＮチャネルＭＯＳトランジスタ、  Ｃ１〜Ｃ３  コンデンサ、  ＩＲＥＦ１、ＩＲＥＦ２  微小定電流源
【図１】
2010093688.tif 000003
【図２】
2010093688.tif 000004
【図３】
2010093688.tif 000005
【図４】
2010093688.tif 000006
【図５】
2010093688.tif 000007
【図６】
2010093688.tif 000008