(57)【要約】【課題】試験装置の消費電力を削減する。【解決手段】被試験デバイスに試験信号を与えて被試験デバイスを試験する試験装置であって、試験の周期を与える周期信号を生成する周期信号発生部と、周期信号に基づいて、試験信号のパターンを示す試験パターンおよび試験信号を出力することの許可を示す出力許可パターンを生成するパターン生成部と、周期信号の少なくとも現周期における出力許可パターンが許可状態であるときに、試験パターンに従う出力波形を生成する出力波形生成部と、出力許可パターンに従い、許可波形を生成する許可波形生成部と、許可波形が許可状態である場合に、出力波形に従い試験信号を出力する信号出力部と、を備えた試験装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験デバイスに試験信号を与えて前記被試験デバイスを試験する試験装置であって、
試験の周期を与える周期信号を生成する周期信号発生部と、
前記周期信号に基づいて、前記試験信号のパターンを示す試験パターンおよび前記試験信号を出力することの許可を示す出力許可パターンを生成するパターン生成部と、
前記周期信号の少なくとも現周期における前記出力許可パターンが許可状態であるときに、前記試験パターンに従う出力波形を生成する出力波形生成部と、
前記出力許可パターンに従い、許可波形を生成する許可波形生成部と、
前記許可波形が許可状態である場合に、前記出力波形に従い前記試験信号を出力する信号出力部と、
を備えた試験装置。
【請求項２】
前記許可波形生成部は、前記周期信号の現周期およびその前後周期における各出力許可パターンを保持するパターン保持部を有し、
前記出力波形生成部は、前記パターン保持部が保持した前記各出力許可パターンが許可状態であるときに、前記試験パターンに従う出力波形を生成する、
請求項１に記載の試験装置。
【請求項３】
前記出力波形生成部は、前記周期信号が最初の周期であることを検知する最初周期検知部を有し、前記最初周期検知部が最初の周期であると検知した場合に、前記出力許可パターンが許可状態であるか否かに関わらず前記試験パターンに従う出力波形を生成する、
請求項２に記載の試験装置。
【請求項４】
被試験デバイスに試験信号を与えて前記被試験デバイスを試験する試験装置における試験方法であって、
試験の周期を与える周期信号を生成する周期信号発生段階と、
前記周期信号に基づいて、前記試験信号のパターンを示す試験パターンおよび前記試験信号を出力することの許可を示す出力許可パターンを生成するパターン生成段階と、
前記周期信号の少なくとも現周期における前記出力許可パターンが許可状態であるときに、前記試験パターンに従う出力波形を生成する出力波形生成段階と、
前記出力許可パターンに従い、許可波形を生成する許可波形生成段階と、
前記許可波形が許可状態である場合に、前記出力波形に従い前記試験信号を出力する信号出力段階と、
を備えた試験方法。
【請求項５】
前記許可波形生成段階において、前記周期信号の現周期およびその前後周期における３周期分の出力許可パターンを保持し、
前記出力波形生成段階において、前記３周期分の出力許可パターンのいずれかが許可状態であるときに、前記試験パターンに従う出力波形を生成する、
請求項４に記載の試験方法。
【請求項６】
前記出力波形生成段階において、前記周期信号が最初の周期であることを検知した場合に、前記出力許可パターンが許可状態であるか否かに関わらず前記試験パターンに従う出力波形を生成する、
請求項５に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等電子デバイスの試験装置および試験方法に関する。
【背景技術】
【０００２】
試験装置の被試験デバイスとなる半導体デバイスの高機能化に伴い、試験信号を与えるべき被試験デバイスの端子数が増加する傾向にある。各端子に対応した、試験信号を出力するピンの出力段であるドライバにおける消費電力は、ピンごとには微々たるものであっても、端子数の増加に応じて、ピン全数における消費電力は相当な値に達する。消費電力の増加は発熱量の増加となるので、排熱処理の問題からも消費電力を削減する要請は強い。
【０００３】
たとえば特許文献１は、試験対象のＬＳＩに応じて消費電力を削減し、工場試験におけるランニングコストを低減するＬＳＩ試験装置および試験方法を開示する。当該ＬＳＩ試験装置は、複数個のピンＰ１，Ｐ２…ＰＮと、各ピンにＬＳＩ試験用の信号を供給すると共に試験判定を行なう機能を有し、ピン毎に設けられた機能部と、各機能部の入力側に設けられたクロックマスク機能部とを備える。そして、試験時に使用していないピンと機能とを検出して、それぞれに対応したクロック機能部をマスクすることにより、ピンおよび機能単位で消費電力を削減する。
【特許文献１】特開２００２−２２８０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術によれば、ピン単位あるいは機能単位にクロックをマスクするゲーティッドクロックの技法を利用して消費電力が削減できる。しかし、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のＤＱ（データ）端子群あるいはＤＱＳ（データストローブ）端子群のように、データの書き込み時と読み出し時とで動作が異なる場合には、単にゲーティッドクロックの技法を適用して、ＤＱあるいはＤＱＳ端子群に対応するピンあるいは機能のクロックをマスクすることはできない。
【０００５】
すなわち、ＤＱあるいはＤＱＳに対応するピンが、書き込み動作を実行しているサイクルでは、当該ピンの信号比較系機能にクロックを供給して電力を消費させることは無駄である。逆に読み出し動作を実行しているサイクルでは、信号印加系機能にクロックを供給して電力を消費させることは無駄である。しかし、ＤＱあるいはＤＱＳに対応するピンが読み出しまたは書き込みの動作を実行している以上、当該機能にかかるクロックをマスクすることはできず、クロックマスクをダイナミックに制御できない限り、前記したような無駄を排除することはできない。よって、試験装置の信号出力系あるいは信号比較系における消費電力を削減すべく、クロック信号をダイナミックに制御する技術が望まれる。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスに試験信号を与えて被試験デバイスを試験する試験装置であって、試験の周期を与える周期信号を生成する周期信号発生部と、周期信号に基づいて、試験信号のパターンを示す試験パターンおよび試験信号を出力することの許可を示す出力許可パターンを生成するパターン生成部と、周期信号の少なくとも現周期における出力許可パターンが許可状態であるときに、試験パターンに従う出力波形を生成する出力波形生成部と、出力許可パターンに従い、許可波形を生成する許可波形生成部と、許可波形が許可状態である場合に、出力波形に従い試験信号を出力する信号出力部と、を備えた試験装置を提供する。なお、前記した出力波形生成部は、被試験デバイスに接続されているピンが双方向ピンの場合、周期信号の少なくとも現周期における出力許可パターンが許可状態であるときに、試験パターンに従う出力波形を生成してよい。
【０００７】
許可波形生成部は、周期信号の現周期およびその前後周期における各出力許可パターンを保持するパターン保持部を有し、出力波形生成部は、パターン保持部が保持した各出力許可パターンが許可状態であるときに、試験パターンに従う出力波形を生成してよい。出力波形生成部は、周期信号が最初の周期であることを検知する最初周期検知部を有し、最初周期検知部が最初の周期であると検知した場合に、出力許可パターンが許可状態であるか否かに関わらず試験パターンに従う出力波形を生成してよい。
【０００８】
本発明の第２の態様においては、被試験デバイスに試験信号を与えて被試験デバイスを試験する試験装置における試験方法であって、試験の周期を与える周期信号を生成する周期信号発生段階と、周期信号に基づいて、試験信号のパターンを示す試験パターンおよび試験信号を出力することの許可を示す出力許可パターンを生成するパターン生成段階と、周期信号の少なくとも現周期における出力許可パターンが許可状態であるときに、試験パターンに従う出力波形を生成する出力波形生成段階と、出力許可パターンに従い、許可波形を生成する許可波形生成段階と、許可波形が許可状態である場合に、出力波形に従い試験信号を出力する信号出力段階と、を備えた試験方法を提供する。
【０００９】
許可波形生成段階において、周期信号の現周期およびその前後周期における３周期分の出力許可パターンを保持し、出力波形生成段階において、３周期分の出力許可パターンのいずれかが許可状態であるときに、試験パターンに従う出力波形を生成してよい。出力波形生成段階において、周期信号が最初の周期であることを検知した場合に、出力許可パターンが許可状態であるか否かに関わらず試験パターンに従う出力波形を生成してよい。
【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本実施形態の試験装置１００の概要を被試験デバイス（ＤＵＴ）２００とともに示す。試験装置１００は、被試験デバイス２００に試験信号を与えて被試験デバイス２００を試験する。試験装置１００は、周期信号発生部１０２、パターン生成部１０４、出力波形生成部１０６、許可波形生成部１０８、ＯＲ回路１０９、信号出力部１１０、信号比較部１１２、タイミング比較部１１４、ストローブ波形整形部１１６、位相遅延部１１８、論理比較部１２０および試験結果格納部１２２を備える。
【００１３】
周期信号発生部１０２は、試験の周期を与える周期信号ＲＡＴＥを生成する。周期信号発生部１０２が発生した周期信号ＲＡＴＥは、試験装置１００の各部に供給され、被試験デバイス２００に動作クロックとして供給されてよい。
【００１４】
パターン生成部１０４は、周期信号ＲＡＴＥに基づいて、試験パターンＰＡＴおよび出力許可パターンＤＲＥを生成する。試験パターンＰＡＴは、試験信号のパターンを示し、出力許可パターンＤＲＥは、試験信号を出力することの許可を示す。パターン生成部１０４は、たとえばパターンメモリを有し、プログラムされたシーケンスに従ってパターンメモリに記録されたパターン列を読み出す。そしてパターン生成部１０４は、読み出したパターン列を試験パターンＰＡＴとして出力できる。
【００１５】
出力許可パターンＤＲＥは、試験パターンＰＡＴの出力を許可する場合にたとえば論理Ｈが出力され、試験パターンＰＡＴの出力を許可しない場合にたとえば論理Ｌを出力する。出力許可パターンＤＲＥとして論理Ｈを出力するとき、許可信号を受け取る信号出力部１１０はイネーブルされ、試験信号を出力する。一方出力許可パターンＤＲＥとして論理Ｌが出力されるとき、信号出力部１１０はディセーブルされ、試験信号は出力されない。信号出力部１１０がディセーブルされている間、信号比較部１１２は被試験デバイス２００からの信号を正当に計測できる。
【００１６】
また、パターン生成部１０４は、期待値パターンＥＸＰおよび比較許可信号ＣＰＥを生成する。期待値パターンＥＸＰは、試験パターンＰＡＴに対する期待値を示す。すなわち、試験パターンＰＡＴが被試験デバイス２００に入力され、被試験デバイス２００が正常であれば出力されるであろう値を期待値パターンＥＸＰとして出力する。比較許可信号ＣＰＥは、試験信号の被試験デバイス２００への入力に応じて被試験デバイス２００が出力した信号を期待値と比較する比較動作を有効にするか否かを制御する。
【００１７】
出力波形生成部１０６は、周期信号ＲＡＴＥの少なくとも現周期における出力許可パターンＤＲＥが許可状態であるときに、試験パターンＰＡＴに従う出力波形を生成する。出力波形生成部１０６が出力する出力波形としてたとえばＮＲＺ波形を例示できる。出力波形生成部１０６は、出力波形整形部１２４、位相遅延回路１２６，１２８、ＳＲラッチ１３０を有する。
【００１８】
出力波形整形部１２４は、出力波形の生成に供するセット信号Ｓ１とリセット信号Ｓ２とを生成する。セット信号Ｓ１およびリセット信号Ｓ２は、周期信号ＲＡＴＥおよび試験パターンＰＡＴに基づき生成する。位相遅延回路１２６は、セット信号Ｓ１の位相を遅延し、位相遅延回路１２８はリセット信号Ｓ２の位相を遅延する。ＳＲラッチ１３０は、セット信号Ｓ１およびリセット信号Ｓ２に従って出力波形を生成する。
【００１９】
許可波形生成部１０８は、出力許可パターンＤＲＥに従い、許可波形を生成する。許可波形生成部１０８は、許可波形整形部１３２、位相遅延回路１３４，１３６、ＳＲラッチ１３８を有する。許可波形生成部１０８の出力は、ＯＲ回路１０９に入力する。
【００２０】
許可波形整形部１３２は、許可波形の生成に供するセット信号Ｓ３とリセット信号Ｓ４とを生成する。セット信号Ｓ３およびリセット信号Ｓ４は、周期信号ＲＡＴＥおよび出力許可パターンＤＲＥに基づき生成する。位相遅延回路１３４は、セット信号Ｓ３の位相を遅延し、位相遅延回路１３６はリセット信号Ｓ４の位相を遅延する。ＳＲラッチ１３８は、セット信号Ｓ３およびリセット信号Ｓ４に従って出力波形を生成する。
【００２１】
ＯＲ回路１０９は、許可波形生成部１０８の出力であるＳＲラッチ１３８の出力とＤｒＰｉｎＭｏｄｅ信号とのＯＲ演算結果を出力する。ＤｒＰｉｎＭｏｄｅ信号は、信号出力部１１０のモードを指定する制御信号であり、たとえば信号が出力されるだけの一方向的な信号ピンの場合にＨ論理を、入力および出力の双方向信号の場合にＬ論理を割り当てることができる。すなわちＤｒＰｉｎＭｏｄｅが「１」のときにＳＲラッチ１３８の出力に関わらず「１」が出力され、ＤｒＰｉｎＭｏｄｅが「０」のときにＳＲラッチ１３８の出力信号が信号出力部１１０に出力される。
【００２２】
信号出力部１１０は、許可波形整形部１３２が生成した許可波形が許可状態である場合に、出力波形整形部１２４が生成した出力波形に従い、試験信号を出力する。ただし、ＯＲ回路１０９にＤｒＰｉｎＭｏｄｅ信号＝「０」が入力され双方向信号のモードが選択されている場合であることを要する。ＤｒＰｉｎＭｏｄｅ信号が「１」である一方向信号のモードである場合には、許可波形整形部１３２の許可状態に依存せず、出力波形整形部１２４が生成した出力波形に従い、試験信号が出力される。試験信号は被試験デバイス２００に供給され、試験に供される。
【００２３】
信号比較部１１２は、試験信号に応答する被試験デバイス２００からの信号を計測する。信号比較部１１２は、予め定めた閾値と被試験デバイス２００からの信号を比較して、比較結果を出力できる。タイミング比較部１１４は、ストローブ信号が示すタイミングで信号比較部１１２が出力する値を取得し、取得した結果を論理値として出力する。ストローブ波形整形部１１６は、周期信号ＲＡＴＥに基づきストローブ信号を生成する。位相遅延部１１８は、ストローブ信号の位相を遅延する。
【００２４】
論理比較部１２０は、タイミング比較部１１４が出力する論理値を期待値パターンＥＸＰと比較する。比較した結果は、試験結果格納部１２２に格納する。試験結果格納部１２２は、格納した情報を適宜外部に出力できる。
【００２５】
図２は、出力波形整形部１２４および許可波形整形部１３２の詳細を示す。図２に示す回路は、フリップフロップ回路１４０，１４２，１４４，１４６，１４８，１６０，１６２，１６４を有し、ＡＮＤ回路１５０，１５６，１５８，１６６，１６８およびＯＲ回路１５２，１５４を有する。フリップフロップ回路１４０，１４４は周期信号ＲＡＴＥおよび試験パターンＰＡＴを１周期遅らせることを目的とする回路であり、フリップフロップ回路１４０の出力を現周期とする。
【００２６】
出力波形整形部１２４は、周期信号ＲＡＴＥと、試験パターンＰＡＴと、出力許可パターンＤＲＥと、ＮＲＺとを入力とするＡＮＤ回路１５６，１５８で構成されるので、単純なＮＲＺの場合には、出力許可パターンＤＲＥが許可状態であるＨ論理の場合に、試験パターンＰＡＴに従うセット信号Ｓ１とリセット信号Ｓ２が出力される。また、許可波形整形部１３２は、周期信号ＲＡＴＥと、出力許可パターンＤＲＥと、ドライバピンモード信号ＤｒＰｉｎＭｏｄｅとを入力とするＡＮＤ回路１６６，１６８で構成されるので、ＤｒＰｉｎＭｏｄｅ＝０の場合に、周期信号ＲＡＴＥと出力許可パターンＤＲＥに従いセット信号Ｓ３とリセット信号Ｓ４が出力される。ＤｒＰｉｎＭｏｄｅ＝１の場合には、このクロック周期でのセット信号Ｓ３およびリセット信号Ｓ４の出力を禁止する。なお、ＤｒＰｉｎＭｏｄｅ＝１の場合、図１に示すＯＲ回路１０９により無条件につまりＤＥＲ信号に依存せず、信号出力部１１０における出力が有効にされる。
【００２７】
許可波形生成部１０８は、周期信号ＲＡＴＥの現周期およびその前後周期における各出力許可パターンＤＲＥを保持するパターン保持部を有する。パターン保持部は、たとえば３つのフリップフロップ回路１６０，１６２，１６４構成できる。すなわちフリップフロップ回路１６０は、前周期の出力許可パターンＤＲＥを保持し、フリップフロップ回路１６２は、現周期の出力許可パターンＤＲＥを保持し、フリップフロップ回路１６４は、後周期の出力許可パターンＤＲＥを保持できる。フリップフロップ回路１６０，１６２，１６４の出力は３入力のＯＲ回路１５２に入力され、ＯＲ回路１５２の出力はＡＮＤ回路１５６，１５８に入力されるので、出力波形生成部１０６は、パターン保持部が保持した各出力許可パターンＤＲＥが許可状態であるときに、試験パターンＰＡＴに従う出力波形を生成する。
【００２８】
出力波形生成部１０６は、周期信号ＲＡＴＥが最初の周期であることを検知する最初周期検知部を有する。最初周期検知部は、たとえばフリップフロップ回路１４８とＡＮＤ回路１５０とで構成できる。すなわち、フリップフロップ回路１４８の入力は常にＨ論理が入力されるので出力は入力のＮＯＴ値であるＬ論理が出力される。しかし周期が最初である場合、出力はリセット値のＮＯＴ値であるＨ論理が出力され、最初周期を検知できる。このように最初周期検知部が最初の周期であると検知した場合に、ＡＮＤ回路１５０の出力とＯＲ回路１５２の出力とがＯＲ回路１５４に入力され、ＤｒＰｉｎＭｏｄｅ＝０である場合に、ＯＲ回路１５４の出力がＡＮＤ回路１５６，１５８の入力に入力される。よって、出力許可パターンＤＲＥが許可状態であるか否かに関わらず、試験パターンＰＡＴに従う出力波形が生成される。ＤｒＰｉｎＭｏｄｅ＝１の場合、ＯＲ回路１５４は、ＡＮＤ回路１５０およびＯＲ回路１５２の結果によらず、セット信号Ｓ１とリセット信号Ｓ２とが出力される。
【００２９】
以上の構成により、周期信号ＲＡＴＥの現周期およびその前後周期における３周期分の出力許可パターンＤＲＥを保持し、３周期分の出力許可パターンＤＲＥのいずれかが許可状態であるときに、試験パターンＰＡＴに従う出力波形を生成できる。周期信号ＲＡＴＥが最初の周期であることを検知した場合に、出力許可パターンＤＲＥが許可状態であるか否かに関わらず試験パターンＰＡＴに従う出力波形が生成される。
【００３０】
信号出力部１１０の交流特性あるいはユーザプログラムの設定に依存して、制御したいサイクルのＳＲラッチ１３０あるいはＳＲラッチの出力波形が微妙にずれる可能性がある。このような場合、予期しない出力波形が信号出力部１１０において観察されることが予想される。しかし、前記の通り当該サイクルの現周期だけでなく前後１周期分の信号出力を有効にして、そのような微妙なずれに対応することができる。また、初期動作の場合も同様なずれが予測されるが、出力許可パターンの許可状態によらず最初の周期では信号出力を有効にすることにより、そのようなずれに対応できる。
【００３１】
上記した実施形態の試験装置１００によれば、出力許可パターンＤＲＥが許可状態である場合に信号出力部１１０が動作するよう動的に制御される。この結果、ＤＲＡＭのＤＱあるいはＤＱＳのようにデータの書き込み時と読み出し時とで動作が異なるような場合であっても消費電力を削減できる。また、出力許可パターンＤＲＥの現周期に加え、前後周期あるいは最初周期の場合も信号出力部１１０が動作するよう制御することにより、余裕のある安定した試験が可能になる。
【００３２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００３３】
【図１】本実施形態の試験装置１００の概要を被試験デバイス（ＤＵＴ）２００とともに示す。
【図２】出力波形整形部１２４および許可波形整形部１３２の詳細を示す。
【符号の説明】
【００３４】
１００  試験装置
１０２  周期信号発生部
１０４  パターン生成部
１０６  出力波形生成部
１０８  許可波形生成部
１０９  ＯＲ回路
１１０  信号出力部
１１２  信号比較部
１１４  タイミング比較部
１１６  ストローブ波形整形部
１１８  位相遅延部
１２０  論理比較部
１２２  試験結果格納部
１２４  出力波形整形部
１２６  位相遅延回路
１２８  位相遅延回路
１３０  ＳＲラッチ
１３２  許可波形整形部
１３４  位相遅延回路
１３６  位相遅延回路
１３８  ＳＲラッチ
１４０，１４２，１４４，１４６，１４８，１６０，１６２，１６４  フリップフロップ回路
１５０，１５６，１５８，１６６，１６８  ＡＮＤ回路
１５２，１５４  ＯＲ回路
２００  被試験デバイス
ＣＰＥ  比較許可信号
ＤＲＥ  出力許可パターン
ＤｒＰｉｎＭｏｄｅ  ドライバピンモード信号
ＥＸＰ  期待値パターン
ＰＡＴ  試験パターン
ＲＡＴＥ  周期信号
【図１】
2010071697.tif 000003
【図２】
2010071697.tif 000004