(57)【要約】【課題】メモリセルの結晶性の向上を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】シリコン基板上に形成され、２つの選択ゲートトランジスタ間に直列に複数個接続されたメモリセルを備えた、ＮＡＮＤ型フラッシュメモリであって、上面に垂直な方向が第１の結晶面方位＜００１＞方向であるシリコン基板と、シリコン基板上に形成され、第１の溝が第２の結晶面方位＜１００＞または＜０１０＞方向に沿って延びかつシリコン基板の上面を露出させるように貫通して形成された、埋め込み絶縁膜と、第１の溝内および埋め込み絶縁膜上に固相エピタキシャル成長により形成されシリコン基板と同じ面方位を有する結晶状のシリコン膜と、シリコン膜上に形成されたトンネル絶縁膜上に形成されメモリセルを構成する電荷蓄積層と、を備える。【選択図】図３Ａ
2010016165.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に形成され、２つの選択ゲートトランジスタ間に直列に複数個接続されたメモリセルを備えた、ＮＡＮＤ型フラッシュメモリであって、
上面に垂直な方向が第１の結晶面方位＜００１＞方向である前記シリコン基板と、
前記シリコン基板上に形成され、第１の溝が第２の結晶面方位＜１００＞または＜０１０＞方向に沿って延びかつ前記シリコン基板の上面を露出させるように貫通して形成された、埋め込み絶縁膜と、
前記第１の溝内および前記埋め込み絶縁膜上に固相エピタキシャル成長により形成され前記シリコン基板と同じ面方位を有する結晶状のシリコン膜と、
前記シリコン膜上に形成されたトンネル絶縁膜上に形成され前記メモリセルを構成する電荷蓄積層と、を備え、
前記メモリセルの前記シリコン膜におけるチャネル方向が第３の結晶面方位＜１１０＞または＜１−１０＞方向である
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記トンネル絶縁膜上に前記シリコン基板の上面に対して平行な方向において前記第３の結晶面方位と垂直な方向である前記第４の結晶面方位の方向に沿って形成され、前記メモリセルのドレインとビット線コンタクトとの間に接続された第１の選択ゲートトランジスタを構成する、第１の選択ゲート電極をさらに備え、
前記埋め込み絶縁膜には、前記第１の選択ゲート電極の下に位置する領域に、前記シリコン基板の上面が露出するように貫通する第２の溝が形成され、
前記第２の溝内には、前記シリコン膜が形成されていることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記トンネル絶縁膜上に前記第４の結晶面方位の方向に沿って形成され、前記メモリセルのソース拡散層とソース線コンタクトとの間に接続された第２の選択ゲートトランジスタを構成する、第２の選択ゲート電極をさらに備え、
前記埋め込み絶縁膜には、前記第２の選択ゲート電極の下に位置する領域に、前記シリコン基板の上面が露出するように貫通する第３の溝が形成され、
前記第３の溝内には、前記シリコン膜が形成されていることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記第１の溝の端部と前記第２の溝とが離れていることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記第１の溝の一端部と前記第２の溝とが離れているとともに、前記第１の溝の他端部と前記第３の溝とが離れていることを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
【請求項６】
前記シリコン基板上であって前記埋め込み絶縁膜が形成されていない領域にトランジスタが形成されており、
前記トランジスタのチャネル方向は、前記シリコン基板の主平面に平行な面上で、前記第３の結晶面方位の方向に、平行、または垂直である
ことを特徴とすることを特徴とする請求項１ないし５に記載のＮＡＮＤ型フラッシュメモリ。
【請求項７】
前記メモリセルは、
前記シリコン膜上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成された制御ゲート電極と、を含む
ことを特徴とする請求項１ないし６の何れかに記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板に形成されるＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
Ｅ（Ｅｎｈａｎｃｅｍｅｎｔ）−ｔｙｐｅトランジスタは、p型基板表面にn型拡散領域を設け、ソース・ドレイン領域をn型に、チャネル領域をp型にした構造を有する。近年、ゲート長の微細化に伴い、このＥ−ｔｙｐｅトランジスタでは、ショートチャネル効果が顕著となっている。これにより、Ｅ−ｔｙｐｅトランジスタの動作の安定性、信頼性、および歩留まりが低下し得る。
【０００３】
そこで、トランジスタのソース、ドレイン、チャネルをすべて同一導電型にすることで、ショートチャネル効果を抑制する効果が期待されている。この場合、該トランジスタはＤ（Ｄｅｐｌｅｔｉｏｎ）−ｔｙｐｅとなり、空乏層を広げることでチャネル領域をピンチオフするＭＯＳ−ＳＩＴ（ＭＯＳ型静電誘導トランジスタ）構造となる。その１つのアイディアとして、ＳＯＩ基板を用い、チャネル層の表面にゲート絶縁膜、ゲート電極を配置し、片側ゲートでチャネルの空乏層幅を制御する、片側ゲートＭＯＳ−ＳＩＴにする検討がなされている。
【０００４】
この片側ゲートＭＯＳ−ＳＩＴ構造を不揮発性半導体メモリ（例えばＮＡＮＤ型フラッシュメモリ）に適応する場合、消去動作で発生するキャリアを基板側に排出する必要がある。このため、ＳＯＩ基板のＢｏｘ層（埋め込み酸化膜層）に部分的に開口部が形成されることにより、チャネル領域と基板とが電気的に導通していることが望ましい。
【０００５】
既述のような、部分的にＢｏｘ層が開口しているＳＯＩ基板は、貼り合せ技術、ＳＩＭＯＸ技術で形成することが困難である。もし、部分的にＢｏｘ層が開口しているＳＯＩ基板を形成できたとしても、微細な位置制御を行うことが課題となる。
【０００６】
そこで、Ｓｉ基板上に絶縁膜（Ｂｏｘ層）を成膜し、部分的に開口部を形成し、その上にエピタキシャル成長でＳＯＩ層を形成する方法がある。ここで、エピタキシャル成長は＜１００＞方向が成長し易い（例えば、特許文献１参照）。したがって、該開口部の方向は、＜１００＞方向であることが望ましい。
【０００７】
例えば、市販されているＳｉ基板は、結晶面方位＜１１０＞方向にノッチが刻まれており、このノッチを基準に０°方向、９０°方向に素子を配列する。このため、電流の流れる方向も＜１１０＞方向となる。すなわち、開口部の方向が＜１１０＞方向となる。したがって、この開口部の方向は、エピタキシャル成長のために理想的な開口部の方向（結晶面方位＜１００＞方向）からＳｉ基板の主平面に平行な面上で４５°程度傾いてしまう。
【０００８】
上記場合、ＮＡＮＤ型フラッシュメモリのメモリセル領域の結晶性の向上を図ることが困難になる。これにより、メモリセルトランジスタのカットオフ特性が劣化し、メモリセルトランジスタのしきい値電圧がばらつくという問題が生じ得る。
【特許文献１】特開２００１−７７３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリセルの結晶性の向上を図ることが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
シリコン基板上に形成され、２つの選択ゲートトランジスタ間に直列に複数個接続されたメモリセルを備えた、ＮＡＮＤ型フラッシュメモリであって、
上面に垂直な方向が第１の結晶面方位＜００１＞方向である前記シリコン基板と、
前記シリコン基板上に形成され、第１の溝が第２の結晶面方位＜１００＞または＜０１０＞方向に沿って延びかつ前記シリコン基板の上面を露出させるように貫通して形成された、埋め込み絶縁膜と、
前記第１の溝内および前記埋め込み絶縁膜上に固相エピタキシャル成長により形成され前記シリコン基板と同じ面方位を有する結晶状のシリコン膜と、
前記シリコン膜上に形成されたトンネル絶縁膜上に形成され前記メモリセルを構成する電荷蓄積層と、を備え、
前記メモリセルの前記シリコン膜におけるチャネル方向が第３の結晶面方位＜１１０＞または＜１−１０＞方向である
ことを特徴とする。
【発明の効果】
【００１１】
本発明のＮＡＮＤ型フラッシュメモリによれば、メモリセルの結晶性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施例においては、従来と同様の基板を用い、従来と同様の素子の配列を確保した上で、ＳＯＩ領域にしたい部分の開口部分は結晶面方位＜１００＞または＜０１０＞方向に延びるように形成する。
【００１３】
これにより、エピタキシャル成長距離を伸ばし、安定した結晶状に素子を作ることを可能とする。
【００１４】
さらに、ＳＯＩを必要としない部分は従来と同様のトランジスタモデルを適用できる結晶面方位＜１１０＞方向にトランジスタを配置する。
【００１５】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１６】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の構成を示す概略図である。
【００１７】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１０００は、主に、メモリセルアレイ領域１００とその周囲の周辺回路領域２００とから構成され、それらは同一のチップ（ＳＯＩ基板）上に設けられている。
【００１８】
メモリセルアレイ領域１００内には、複数のメモリセル及び複数の選択ゲートトランジスタが設けられている。
【００１９】
周辺回路領域２００内には、例えば、ワード線・選択ゲート線ドライバ２１０、センスアンプ回路２２０、制御回路２３０が設けられている。
【００２０】
また、図２Ａは、図１のＮＡＮＤ型フラッシュメモリ１０００のメモリセルアレイ領域１００の平面構造を示す図である。図２Ｂは、図１のＮＡＮＤ型フラッシュメモリ１０００の周辺回路領域２００の平面構造を示す図である。
【００２１】
図２Ａに示すように、シリコン基板の主平面に垂直なＺ方向を結晶面方位＜００１＞方向とし、Ｘ方向を結晶面方位＜１１０＞方向とし、Ｘ方向に直行するＹ方向を結晶面方位＜１−１０＞方向とする。なお、結晶面方位＜１００＞方向は図中右斜め下方向、結晶面方位＜０１０＞方向は図中左斜め下方向になる。また、例えば、結晶面方位＜１１０＞方向に延びるとは、反対方向であるの結晶面方位＜−１−１０＞に延びる意味も含まれるのは無論のことである。
【００２２】
シリコン基板上に埋め込み絶縁膜を介して形成されてシリコン膜中には、Ｙ方向（ビット線方向）に沿ったストライプ形状の素子領域ＡＡが、Ｙ方向に直交するＸ方向に沿って複数設けられている。
【００２３】
隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００２４】
該シリコン膜上には、複数の素子領域ＡＡを跨ぐようにして、Ｘ方向（ワード線方向）に沿ったストライプ形状のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬはメモリセルトランジスタ領域１１０に形成され、選択ゲート線ＳＧＤ及びＳＧＳは選択ゲートトランジスタ領域１２０に形成されている。
【００２５】
ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層が設けられている。
【００２６】
そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられている。選択ゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択ゲートトランジスタＳＴ１、ＳＴ２が設けられている。これら２つの選択ゲートトランジスタＳＴ１、ＳＴ２間に、メモリセルトランジスタＭＴが直列に複数個接続されている。
【００２７】
Ｙ方向で隣接するワード線ＷＬ間、選択ゲート線間、及びワード線ＷＬと選択ゲート線との間の素子領域ＡＡは、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる。
【００２８】
選択ゲートトランジスタＳＴ１のドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、Ｙ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
【００２９】
また、Ｙ方向で隣接する選択ゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択ゲートトランジスタＳＴ２のソース領域となる。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２はソース線ＳＬ（図示せず）に接続される。
【００３０】
メモリセルトランジスタ領域１１０において、第１の溝１１ａが結晶面方位＜０１０＞方向に一定の間隔をおいて、結晶面方位＜１００＞に延びている。一方、選択ゲートトランジスタ領域１２０において、第２の溝がＸ方向に延びている。この第２の溝は選択ゲート線ＳＧＤ及びＳＧＳの下に形成されている。
【００３１】
また、図２Ｂに示すように、周辺回路領域２００内には、高耐圧系ＭＩＳトランジスタＨＶＴｒと低耐圧系ＭＩＳトランジスタＬＶＴｒとが設けられている。これらのトランジスタは、該シリコン基板上であって該埋め込み絶縁膜が形成されていない領域に、形成されている。これらのトランジスタのチャネル方向は、該メモリセルのチャネル方向に平行または垂直である。
【００３２】
ここで、周辺回路領域２００のうち、高耐圧系ＭＩＳトランジスタが配置（形成）される領域を高耐圧系トランジスタ形成領域２０１と呼び、低耐圧系ＭＩＳトランジスタが配置（形成）される領域を低耐圧系トランジスタ形成領域２０２と呼ぶ。
【００３３】
高耐圧系及び低耐圧系トランジスタ形成領域２０１、２０２は、それぞれ素子分離領域ＳＴＩに取り囲まれ、互いに電気的に分離された素子領域ＡＡＬ、ＡＡＨが設けられる。
【００３４】
各ＭＩＳトランジスタＨＶＴｒ、ＬＶＴｒのゲート電極２０７Ｃ、２０７Ｄは素子領域ＡＡＬ、ＡＡＨを縦断するようにＸ方向に延び、素子分離領域ＳＴＩ上まで引き出されている。
【００３５】
その引き出された箇所において、コンタクト２１２Ｂ、２１２Ｃがゲート電極２０７Ｃ、２０７Ｄ上にそれぞれ設けられている。
【００３６】
次に、メモリセルがＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−シリコン）型メモリセルである場合における、上記構成のメモリセルアレイ領域１００の断面構成について説明する。図３Ａは、図２ＡのＡ−Ａ線に沿ったＭＯＮＯＳ型メモリセルの断面を示す図である。なお、図３Ａでは、メモリセルがＤ−ｔｙｐｅトランジスタである場合について記載している。
【００３７】
図３Ａに示すように、ＮＡＮＤ型フラッシュメモリ１０００は、第１導電型（ｐ型）のシリコン基板１０と、埋め込み絶縁膜１１と、シリコン膜１２と、を備える。
【００３８】
ｐ型の半導体基板であるシリコン基板１０は、上面に垂直な方向が結晶面方位＜００１＞方向である。また、図２Ｂに記載されたＸ方向、Ｙ方向は図２Ａの方向と一致している。
【００３９】
埋め込み絶縁膜１１は、シリコン基板１０上に形成され、第１の溝１１ａが結晶面方位＜１００＞方向に沿って延び、かつシリコン基板１０の上面を露出させるように貫通して形成されている（図２Ａ）。
【００４０】
この埋め込み絶縁膜１１の第１の溝１１ａの端部１１ａ１と第２の溝１１ｂ１とが離れている（図２Ａ）。さらに、この埋め込み絶縁膜１１の第１の溝１１ａの他端部１１ａ２と第３の溝１１ｂ２とが離れている。
【００４１】
結晶状のｎ型のシリコン膜１２は、第１の溝１１ａ内および埋め込み絶縁膜１１上に、固相エピタキシャル成長により形成され、シリコン基板１０と同じ面方位を有する。これにより、メモリセルアレイ領域１００の結晶性を向上することができる。すなわち、メモリセルトランジスタＭＴのカットオフ特性の劣化を抑制し、メモリセルトランジスタＭＴのしきい値電圧のばらつきを低減することができる。なお、メモリセルのシリコン膜１２におけるチャネル方向が第１の結晶面方位＜１１０＞方向である。
【００４２】
このシリコン膜１２上に、ゲート絶縁膜として機能する例えば、シリコン酸化膜からなる酸化膜１４が形成されている。この酸化膜１４上にメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。
【００４３】
メモリセルトランジスタＭＴにおける酸化膜１４は、電子がトンネルするトンネル絶縁膜として機能する。
【００４４】
メモリセルトランジスタＭＴのゲート電極は、積層構造を有する。すなわち、酸化膜１４上に形成された絶縁膜（電荷蓄積層）１５、この絶縁膜１５上に形成された絶縁膜１６、及びこの絶縁膜１６上に形成された多結晶シリコン層１７を備えている。
【００４５】
絶縁膜１５は、電荷を蓄積する電荷蓄積層として機能し、酸化膜１４に用いられる材料よりも誘電率の高い材料を用いて形成される。
【００４６】
絶縁膜１６は、絶縁膜１５に電荷を閉じこめるためのブロック層として機能する。
【００４７】
また多結晶シリコン層１７は、制御ゲート電極（ワード線ＷＬ）として機能する。
【００４８】
以下、メモリセルトランジスタＭＴにおける絶縁膜１５、１６、及び多結晶シリコン層１７を、電荷蓄積層１５、ブロック層１６、及び制御ゲート電極１７と呼ぶことがある。
【００４９】
なお、多結晶シリコン層１７はワード線の低抵抗化のため、上部または全てがシリサイド化されていてもよい。電荷蓄積層１５は、メモリセルトランジスタＭＴ毎に分離されている。
【００５０】
選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極は多結晶シリコン層２０を備えている。以下、多結晶シリコン層２０をゲート電極２０と呼ぶことがある。なお、多結晶シリコン層２０はゲート電極の低抵抗化のため、上部または全てがシリサイド化されていてもよい。
【００５１】
また、選択ゲートトランジスタＳＴ１、ＳＴ２においては、ゲート電極２０は第Ｘ方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０が、選択ゲート線ＳＧＳ、ＳＧＤとして機能する。
【００５２】
また、ゲート電極の下方に位置するシリコン膜１２には、ｐ型の不純物が注入されている。選択ゲートトランジスタＳＴ１、ＳＴ２の隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ソース、ドレイン、及びチャネル領域によって、選択ゲートトランジスタＳＴ１、ＳＴ２が形成されている。
【００５３】
さらに、シリコン基板１０上には、上記メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１中には、ソース側の選択ゲートトランジスタＳＴ２のソースに達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１表面には、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬの一部として機能する。また層間絶縁膜２１中には、ドレイン側の選択ゲートトランジスタＳＴ１のドレインに達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１表面に、コンタクトプラグＣＰ１に接続される金属配線層２３が形成されている。
【００５４】
層間絶縁膜２１上には、例えばＳｉＯ２を材料に用いて層間絶縁膜２４が形成されている。層間絶縁膜２４上には絶縁膜２５が形成されている。
【００５５】
絶縁膜２５は、層間絶縁膜２４よりも誘電率の高い材料、例えばＳｉＮを材料に用いて形成される。絶縁膜２５上には金属配線層２６が形成されている。
【００５６】
金属配線層２６はビット線ＢＬとして機能する。絶縁膜２４及び層間絶縁膜２１中には、その上面で金属配線層２６に接し、底面で金属配線層２３に接するコンタクトプラグＣＰ３が形成されている。
【００５７】
なお、コンタクトプラグＣＰ３の上面は、絶縁膜２５の上面より高い。すなわち、コンタクトプラグＣＰ３の上部は、金属配線層２６内に潜り込むようにして形成されている。そして、絶縁膜２５上、及び金属配線層２６上に、絶縁膜２４よりも誘電率の低い材料、例えばＳｉＯ２を材料に用いて層間絶縁膜２７が形成されている。層間絶縁膜２７は、隣接するビット線ＢＬ間の領域を埋め込んでいる。
【００５８】
次に、メモリセルが浮遊ゲート型メモリセルである場合における、上記構成のメモリセルアレイ領域１００の断面構成について説明する。図３Ｂは、図２ＡのＡ−Ａ線に沿った浮遊ゲート型メモリセルの断面を示す図である。なお、図３Ｂでは、メモリセルがＤ−ｔｙｐｅトランジスタである場合について記載している。
【００５９】
図３Ｂに示すように、ＮＡＮＤ型フラッシュメモリ１０００は、第１導電型（ｐ型）のシリコン基板１０と、埋め込み絶縁膜１１と、シリコン膜１２と、を備える。
【００６０】
ｐ型の半導体基板であるシリコン基板１０は、上面に垂直な方向が結晶面方位＜００１＞方向である。
【００６１】
埋め込み絶縁膜１１は、シリコン基板１０上に形成され、第１の溝１１ａが結晶面方位＜１００＞方向に沿って延び、かつシリコン基板１０の上面を露出させるように貫通して形成されている（図２Ａ）。
【００６２】
結晶状のｎ型のシリコン膜１２は、第１の溝１１ａ内および埋め込み絶縁膜１１上に、固相エピタキシャル成長により形成され、シリコン基板１０と同じ面方位を有する。これにより、メモリセルアレイ領域１００の結晶性を向上することができる。すなわち、メモリセルトランジスタＭＴのカットオフ特性の劣化を抑制し、メモリセルトランジスタＭＴのしきい値電圧のばらつきを低減することができる。なお、メモリセルのシリコン膜１２におけるチャネル方向が第１の結晶面方位＜１１０＞方向である。
【００６３】
浮遊ゲート型であるメモリセルのそれぞれは、シリコン膜１２上に設けられたトンネル絶縁膜Ｔｏｘ、トンネル絶縁膜Ｔｏｘ上に設けられた浮遊ゲート電極（電荷蓄積層）ＦＧ、浮遊ゲート電極ＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ上に設けられた制御ゲート電極ＣＧ（４１）、および制御ゲート電極ＣＧ（４１）上に設けられたシリサイド層４１Ｓを備えた積層構造である。
【００６４】
それぞれのメモリセルは、浮遊ゲート電極ＦＧに電荷を蓄積することによりしきい値電圧が変化するメモリセルトランジスタＭＴを構成している。
【００６５】
浮遊ゲート電極ＦＧは、メモリセルトランジスタＭＴのそれぞれに電気的に分離している。制御ゲート電極ＣＧは、ワード線ＷＬ０〜ＷＬ１５に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。
【００６６】
また、メモリセルトランジスタＭＴのそれぞれは、上記積層構造の側壁上に沿って設けられた側壁スペーサ３４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００６７】
選択ゲートトランジスタＳＴ１、ＳＴ２は、酸化膜Ｇｏｘ、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇ、シリサイド層４２を備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分離され、その上下層が電気的に接続するように設けられている。シリサイド層４２は、ゲート電極Ｇ上に設けられている。
【００６８】
また、選択ゲートトランジスタＳＴ１、ＳＴ２は、ゲート電極Ｇの側壁上に沿って設けられた側壁スペーサ３４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００６９】
また、選択ゲートトランジスタＳＴ１、ＳＴ２は、ビット線ＢＬ方向に沿ったメモリセルストリングを選択してビット線ＢＬに接続するため、選択ゲートトランジスタＳＴ１、ＳＴ２のゲート電極Ｇはそれぞれ選択ゲート線ＳＧＳ、ＳＧＤに接続されている。
【００７０】
選択ゲートトランジスタＳＴ２のソースは、層間絶縁膜３７−１中のソース線コンタクトＣＰ２を介してソース線ＳＬに接続されている。
【００７１】
層間絶縁膜３７−１、３７−２中にビット線ＢＬが設けられている。ビット線ＢＬは、層間絶縁膜３７−１中のビット線コンタクトＣＰ１、ＢＣ１、ＢＣ２を介して選択ゲートトランジスタＳＴ１のドレインＤと電気的に接続されている。
【００７２】
ここで、ｐ型シリコン基板上に埋め込み絶縁膜１１を成膜し、この埋め込み絶縁膜１１上にｎ型シリコン膜１２を形成し、このｎ型シリコン膜１２上にトンネル絶縁膜を成膜し、このトンネル絶縁膜上にゲート電極を形成した構成をモデルとして、Ｄ−ｔｙｐｅのメモリセルトランジスタのカットオフ特性について検討する。
【００７３】
図４Ａないし図４Ｃは、メモリセルトランジスタのカットオフ特性を説明するためのモデルの断面を表す断面図である。
【００７４】
図４Ａに示すように、メモリセルトランジスタのゲート電極（浮遊ゲート）の下方に埋め込み酸化膜（Ｂｏｘ層）の開口部が位置している。
【００７５】
上記構成において、シリコン基板を接地、ゲート電極に正バイアスを印加する。これにより、トンネル絶縁膜近傍にn型不純物が引き寄せられ、蓄積層が形成される。
【００７６】
一方、上記構成において、電荷蓄積層に電子が蓄積することにより、その電荷量に従い、トンネル絶縁膜１４の界面から空乏層が形成される。この電荷量がある一定量よりも多くなるとトンネル絶縁膜１４の界面には反転層が形成される。
【００７７】
また、ゲート電極に負バイアスを印加することによってもトンネル絶縁膜１４の界面には空乏層が形成され、さらに大きな負バイアスを印加するとトンネル絶縁膜１４の界面には反転層が形成される。
【００７８】
ここで、電子の蓄積、または負バイアスを印加した際の空乏層幅の最大値Wmaxは、式（１）で表される（例えば、Physics of Semiconductor Device  second edition、 S. M. Sze、 p.３７３を参照。）
【数１】
2010016165.tif 000003
ここで、式（１）において、係数等は、以下のようになる。
εs：シリコンの誘電率
ｋ：ステファンボルツマン係数
Ｔ：絶対温度
ＮＡ：シリコン層中の不純物濃度
ｎｉ：シリコン（不純物が含まれていない）の不純物濃度（不純物は温度の関数となるが、３００Ｋでは１．４５×１０１０ｃｍ−３）
ｑ：電気素量
式（１）より、Ｓｉにおいて、
不純物濃度ＮＡ＝１×１０１５ｃｍ−３  Ｗｍａｘ＝８００ ｎｍ    
１×１０１６ｃｍ−３            ３００ ｎｍ   
１×１０１７ｃｍ−３            １００ ｎｍ    
５×１０１７ｃｍ−３            ４５ ｎｍ
１×１０１８ｃｍ−３            ３０ ｎｍ     
となる（いずれもT=３００K）。
【００７９】
ここで、一般的に、使用温度が３００K以上となる場合が想定される。この使用温度における各不純物濃度ＮＡにおいて、ゲート電極端のトンネル絶縁膜１４の底面から埋め込み酸化膜（Ｂｏｘ）端までの距離Lは、空乏層幅の最大値Ｗｍａｘ以下であることが望ましい。距離LがＷｍａｘ以上であるとメモリセルトランジスタをカットオフすることができないからである。
【００８０】
また、図４Ｂに示すように、距離ＬがＷｍａｘ以上である場合でも、ゲート電極底部からｐ／ｎ接合までの距離Dが空乏層幅の最大値Ｗｍａｘ以下であればメモリセルトランジスタをカットオフすることができる。
【００８１】
また、図４Ｃに示すように、ゲート電極の一端のトンネル絶縁膜１４から埋め込み酸化膜（Ｂｏｘ）端までの距離Ｌ１がゲート電極の他端のトンネル絶縁膜１４から埋め込み酸化膜（Ｂｏｘ）端までの距離Ｌ２より短い場合、距離Ｌ１が空乏層幅の最大値Ｗｍａｘ以下であればよく、距離Ｌ２が空乏層幅の最大値Ｗｍａｘ以上であっても良い。少なくとも一端が空乏層幅の最大値Ｗｍａｘ以下であればメモリセルトランジスタをカットオフすることができるからである。
【００８２】
以上から、シリコン層１２中の不純物濃度を調整することにより、メモリセルのゲート電極の下方の開口部の有無、及び位置に関わらず、メモリセルトランジスタは、所望のカットオフ特性を維持することができる。すなわち、図２Aの平面図においてメモリセルトランジスタMTと第１の溝１１ａとの位置関係は考慮しなくて良く、レイアウトの自由度を向上させることができる。
【００８３】
また、図３Ａ及び図３Ｂにおいて、メモリセルトランジスタ領域１１０におけるシリコン基板１２の底部、即ちｎ型不純物領域の底部は埋め込み絶縁膜１１の底部と等しくなっているが、距離Ｄが空乏層幅の最大値Ｗｍａｘ以下であれば、絶縁膜１１の底部と等しくなくとも良い。
【００８４】
なお、図４Ａ〜図４Ｃでは、浮遊ゲート型のメモリセルを例に挙げて説明したが、ＭＯＮＯＳ型のメモリセルでも同様のことが言える。
【００８５】
次に、以上のような構成・機能を有するＮＡＮＤ型フラッシュメモリ１０００の製造方法の一例について説明する。
【００８６】
ここでは、一例として、メモリセルが、浮遊ゲート型メモリセルであり、Ｄ−ｔｙｐｅトランジスタである場合について説明する。なお、メモリセルがＭＯＮＯＳ型メモリセルもＳＯＩ基板を形成する点では、同様である。
【００８７】
図５Ａないし図５Ｇは、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の各工程の平面図である。また、図６は、図５Ｂに示す工程の斜視図である。また、図７は、図５Ｄに示す工程の斜視図である。
【００８８】
先ず、図５Ａに示すように、ｐ型の半導体基板１０上に酸化膜を例えば１０ｎｍ〜１００ｎｍ堆積することにより、半導体基板１０上に埋め込み酸化膜（Ｂｏｘ層）１１を成膜する。
【００８９】
次に、図５Ｂに示すように、レジスト（図示せず）をマスクとして、埋め込み絶縁膜１１をエッチングし、第１の溝１１ａを形成する。これにより、第１の溝１１ａは、結晶面方位＜１００＞方向に沿って延びかつシリコン基板１０の上面を露出させるように埋め込み絶縁膜１１を貫通して形成される。このとき、結晶面方位＜１１０＞方向に延びる第２、第３の溝１１ｂ１、１１ｂ２も同様に形成される。さらに、周辺回路領域２００においては埋め込み絶縁膜１１を除去する。なお、溝１１ａの幅は、例えば、１０ｎｍ〜１００ｎｍ程度に設定される。
【００９０】
なお、図６に示すように、第１の溝１１ａと、第２の溝１１ｂ１または第３の溝１１ｂ２とは繋がっていてもよい。この場合、選択ゲートトランジスタの特性を一致させるため、第１の溝１１ａと、第２の溝１１ｂ１及び第３の溝１１ｂ２の交点は、選択ゲートトランジスタが配置される間隔と一致させることが好ましい。  また、図２Ａに対応するように、埋め込み絶縁膜１１の第１の溝１１ａの端部１１ａ１と第２の溝１１ｂ１とが離れている場合を図８に示す。この埋め込み絶縁膜１１の第１の溝１１ａの他端部１１ａ２と第３の溝１１ｂ２とが離れている。これにより、図８のＡで囲った部分である第１の溝１１ａと第２の溝１１ｂ１の接続部分に、鋭角の埋め込み絶縁膜１１が形成されない。同様に、第１の溝１１ａと第３の溝１１ｂ２の接続部分にも鋭角の埋め込み絶縁膜１１が形成されない。この鋭角部分は第１乃至第３の溝のエッチングの際ラウンディング（角が丸くなることを意味する）し、選択ゲートトランジスタの特性ばらつきの原因となる。このラウンディング量のばらつきは直線部分のばらつきより大きいことが多い。そこで、第１の溝１１ａと第２及び第３の溝１１ｂ１、１１ｂ２とを離すことにより、鋭角の埋め込み絶縁膜１１が形成されなくなり、選択ゲートトランジスタの特性ばらつきを抑えることができる。
【００９１】
次に、図５Ｃに示すように、シリコン基板１０の全面に不純物が含まれていないアモルファスシリコン（α−Ｓｉ）を例えば、１０ｎｍ〜１０００ｎｍ程度の膜厚で成膜する。その結果、シリコン基板１０上にアモルファスシリコン１２ａが形成されるとともに、第１の溝１１ａ内のシリコン基板１０上にアモルファスシリコンが充填される。このとき、第２、第３の溝１１ｂ１、１１ｂ２も同様に該アモルファスシリコン１２ａが充填される。
【００９２】
次に、図５Ｄに示すように、加熱処理により、シリコン基板１０表面上のアモルファスシリコン１２ａをシリコン基板１０と同じ結晶構造に変化（固相エピタキシャル成長）させる。これにより、埋め込み絶縁膜１１上にエピタキシャル層（ＳＯＩ層）となるシリコン膜１２を形成する。
【００９３】
図７に示すように、このシリコン膜１２の配向性は、溝を介して繋がるシリコン基板１０の配向性と同じである。すなわち、シリコン膜１２は、上面に垂直な方向が結晶面方位＜００１＞方向である。さらに、メモリセルのシリコン膜１２におけるチャネル方向が第１の結晶面方位＜１１０＞方向となる。
【００９４】
ここで、既述のように、固層エピタキシャル成長は、結晶面方位＜１００＞方向が成長し易い。したがって、上述のように、結晶面方位＜１００＞方向に延びて第１の溝１１ａが形成されていることにより、結晶面方位＜１００＞方向の固層エピタキシャル成長を促進し、メモリセルのシリコン膜１２の結晶性を向上することができる。
【００９５】
一方、周辺回路領域２００においては、埋め込み絶縁膜１１が除去されているので効率よく固層エピタキシャル成長でき、シリコン膜１２の結晶性を向上することができる。
【００９６】
次に、図５Ｅに示すように、シリコン膜１２をエッチバックし、所望の膜厚（例えば、５０ｎｍ程度）まで薄膜化する。
【００９７】
次に、図５Ｆに示すように、例えば、ｎ型の不純物（例えば、リン等）の濃度が１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３になるように、シリコン膜１２にイオン注入する。これにより、シリコン膜１２をｎ型にする。同時に、周辺回路領域２００においてもこのイオン注入が行なわれる。
【００９８】
次に、図５Ｇに示すように、シリコン膜１２上にトンネル絶縁膜Ｔｏｘ（ゲート絶縁膜Ｇｏｘ）を形成する。
【００９９】
以降は、シリコン膜１２のうち、選択ゲートトランジスタの下方に位置する領域にｐ型の不純物をイオン注入する。同時に、周辺回路領域２００において、ｎ型トランジスタを形成する場合にも、ｎ型トランジスタの下方に位置する領域にｐ型の不純物をイオン注入し、ｐ型トランジスタの下方に位置する領域をレジストマスク等で覆い、イオン注入を行なわない。その結果、選択ゲートトランジスタのウエルに加えて、ｎ型トランジスタ、ｐ型トランジスタのウエルを同時に形成することができ、工程を省略することができる。
【０１００】
さらに、メモリセルトランジスタＭＴ、選択ゲートトランジスタの各電極等を形成する。さらに、各コンタクトプラグを形成し、層間絶縁膜等を形成することにより、図３Ｂに示すＮＡＮＤ型フラッシュメモリのメモリセルアレイ領域１００が形成される。
【０１０１】
なお、以上の説明では、第１の溝１１ａの端部と、第２の溝１１ｂ１および第３の溝１１ｂ２とが繋がっている場合について説明した。ここで、図８は、図５Ｂに示す工程の他の例の斜視図である。
【０１０２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルの結晶性の向上を図ることができる。
【０１０３】
これにより、メモリセルトランジスタのカットオフ特性の劣化を抑制し、該メモリセルトランジスタのしきい値電圧のばらつきを低減することができる。
【０１０４】
また、結晶面方位＜１１０＞方向にノッチが刻まれている市販のシリコン基板を用いることができるため、ＳＯＩ基板を用いない他の製品におけるトランジスタと、本発明に係る周辺回路領域２００におけるトランジスタの特性をほぼ同じにすることができる。その結果、設計段階において、同じトランジスタモデルを用いてシュミレーションすることができるため、設計効率を向上させることができる。
【０１０５】
＜実施例１の変形例１＞
図９は、実施例１の変形例１を示す図である。この図９は、実施例１の図２Ａに相当する図面であり、変形例１ではワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳの延びる方向と、素子領域ＡＡの延びる方向が９０度回転したものである。すなわち、ワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳの延びる方向が結晶面方位＜１−１０＞方向であり、素子領域ＡＡの延びる方向が結晶面方位＜１１０＞方向である。
【０１０６】
同様に、選択ゲート線ＳＧＤ、ＳＧＳの延びる方向に合わせて、第２及び第３の溝１１ｂ、１１ｃも＜１−１０＞方向に延びることになる。
【０１０７】
このようにワード線ＷＬ、選択ゲート線ＳＧＤ、ＳＧＳの延びる方向と、素子領域ＡＡの延びる方向が９０度回転した場合であっても、シリコン膜１２の結晶性をよくすることができるため、実施例１と同様の効果が得られる。
【０１０８】
＜実施例１の変形例２＞
図１０は、実施例１の変形例２を示す図である。この図１０は、実施例１の図２Ａに相当する図面であり、変形例２では第１の溝１１ａが結晶面方位＜１００＞方向に一定の間隔を置いて、結晶面方位＜０１０＞方向に延びている。
【０１０９】
このように、第１の溝１１ａが延びる方向が結晶面方位＜０１０＞方向であっても、固層エピタキシャル成長性がよい結晶面方位＜１００＞方向に一定の間隔で配置されているため、隣接する第１の溝１１ａ間のアモルファスシリコン膜１２ａを効率よく結晶化することができる。その結果、実施例１と同様の効果が得られる。
【実施例２】
【０１１０】
実施例１では、メモリセルがＤ−ｔｙｐｅトランジスタである場合の一例について述べた。
【０１１１】
本実施例２では、メモリセルがＥ−ｔｙｐｅトランジスタである場合の一例について述べる。
【０１１２】
実施例１と同様に、先ず、メモリセルがＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−シリコン）型メモリセルである場合における、メモリセルアレイ領域１００の断面構成について説明する。なお、メモリセル領域１００の平面図は、実施例１の図２Ａと同様である。
【０１１３】
図１１Ａは、図２ＡのＡ−Ａ線に沿ったＭＯＮＯＳ型メモリセルの断面を示す図である。なお、図１１Ａでは、メモリセルがＥ−ｔｙｐｅトランジスタである場合について記載している。なお、実施例１の図３Ａに示す構成と比較して、シリコン膜の導電型がｐ型である点、該シリコン膜にソース・ドレイン拡散層が形成されている点以外は、同じである。
【０１１４】
図１１Ａに示すように、ＮＡＮＤ型フラッシュメモリ１０００は、第１導電型（ｐ型）のシリコン基板１０と、埋め込み絶縁膜１１と、シリコン膜１２と、を備える。
【０１１５】
ｐ型の半導体基板であるシリコン基板１０は、上面に垂直な方向が結晶面方位＜００１＞方向である。
【０１１６】
埋め込み絶縁膜１１は、シリコン基板１０上に形成され、第１の溝１１ａが結晶面方位＜１００＞方向に沿って延び、かつシリコン基板１０の上面を露出させるように貫通して形成されている（図２Ａ）。なお、この第１の溝１１ａは、シリコン基板の主平面に平行な面において、結晶面方位＜１００＞方向に垂直な結晶面方位＜０１０＞方向に形成されていてもよい。
【０１１７】
結晶状のｐ型のシリコン膜１２は、第１の溝１１ａ内および埋め込み絶縁膜１１上に、固相エピタキシャル成長により形成され、シリコン基板１０と同じ面方位を有する。メモリセルのシリコン膜１２におけるチャネル方向が第１の結晶面方位＜１１０＞方向である。
【０１１８】
また、ゲート電極間に位置するシリコン膜１２の表面内には、ｎ＋型不純物拡散層１３が形成されている。ｎ＋型不純物拡散層１３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層１３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２が形成されている。
【０１１９】
さらに、ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１中には、ソース側の選択ゲートトランジスタＳＴ２の不純物拡散層（ソース）１３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１表面には、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬの一部として機能する。また層間絶縁膜２１中には、ドレイン側の選択ゲートトランジスタＳＴ１の不純物拡散層（ドレイン）１３に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２１表面に、コンタクトプラグＣＰ１に接続される金属配線層２３が形成されている。
【０１２０】
既述のように、その他の構成は、実施例１と同様である。
【０１２１】
次に、メモリセルが浮遊ゲート型メモリセルである場合における、メモリセルアレイ領域１００の断面構成について説明する。図１１Ｂは、図２ＡのＡ−Ａ線に沿った浮遊ゲート型メモリセルの断面を示す図である。なお、図１１Ｂでは、メモリセルがＥ−ｔｙｐｅトランジスタである場合について記載している。なお、実施例１の図３Ｂに示す構成と比較して、シリコン膜の導電型がｐ型である点、該シリコン膜にソース・ドレイン拡散層が形成されている点以外は、同じである。
図１１Ｂに示すように、ＮＡＮＤ型フラッシュメモリ１０００は、第１導電型（ｐ型）のシリコン基板１０と、埋め込み絶縁膜１１と、シリコン膜１２と、を備える。
【０１２２】
ｐ型の半導体基板であるシリコン基板１０は、上面に垂直な方向が結晶面方位＜００１＞方向である。
【０１２３】
埋め込み絶縁膜１１は、シリコン基板１０上に形成され、第１の溝１１ａが結晶面方位＜１００＞方向に沿って延び、かつシリコン基板１０の上面を露出させるように貫通して形成されている（図２Ａ）。なお、この第１の溝１１ａは、シリコン基板の主平面に平行な面において、結晶面方位＜１００＞方向に垂直な結晶面方位＜０１０＞方向に形成されていてもよい。
【０１２４】
結晶状のｐ型のシリコン膜１２は、第１の溝１１ａ内および埋め込み絶縁膜１１上に、固相エピタキシャル成長により形成され、シリコン基板１０と同じ面方位を有する。これにより、メモリセルアレイ領域１００の結晶性を向上することができる。すなわち、メモリセルトランジスタＭＴのカットオフ特性の劣化を抑制し、メモリセルトランジスタＭＴのしきい値電圧のばらつきを低減することができる。なお、メモリセルのシリコン膜１２におけるチャネル方向が第１の結晶面方位＜１１０＞方向である。
【０１２５】
また、ゲート電極間に位置するシリコン膜１２の表面内には、ｎ＋型不純物拡散層１３が形成されている。ｎ＋型不純物拡散層１３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層１３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴ１、ＳＴ２が形成されている。
【０１２６】
選択ゲートトランジスタＳＴ２の拡散層（ソース）１３は、層間絶縁膜３７−１中のソース線コンタクトＣＰ２を介してソース線ＳＬに接続されている。
【０１２７】
層間絶縁膜３７−１、３７−２中にビット線ＢＬが設けられている。ビット線ＢＬは、層間絶縁膜３７−１中のビット線コンタクトＣＰ１、ＢＣ１、ＢＣ２を介して選択ゲートトランジスタＳＴ１の拡散層（ドレイン）と電気的に接続されている。
【０１２８】
既述のように、その他の構成は、実施例１と同様である。
【０１２９】
次に、以上のような構成・機能を有するＮＡＮＤ型フラッシュメモリ１０００の製造方法の一例について説明する。
【０１３０】
ここでは、一例として、メモリセルが、浮遊ゲート型メモリセルであり、Ｅ−ｔｙｐｅトランジスタである場合について説明する。なお、メモリセルがＭＯＮＯＳ型メモリセルもＳＯＩ基板を形成する点では、同様である。
【０１３１】
図１２Ａないし図１２Ｇは、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の各工程の平面図である。
【０１３２】
先ず、図１２Ａに示すように、ｐ型の半導体基板１０上に酸化膜を例えば１０ｎｍ〜１００ｎｍ堆積することにより、半導体基板１０上に埋め込み酸化膜（Ｂｏｘ層）１１を成膜する。
【０１３３】
次に、図１２Ｂに示すように、レジスト（図示せず）をマスクとして、埋め込み絶縁膜１１をエッチングし、第１の溝１１ａを形成する。これにより、第１の溝１１ａは、結晶面方位＜１００＞または＜０１０＞方向に沿って延びかつシリコン基板１０の上面を露出させるように埋め込み絶縁膜１１を貫通して形成される。このとき、第２、第３の溝１１ｂ１、１１ｂ２も同様に形成される。なお、溝１１ａの幅は、例えば、１０ｎｍ〜１００ｎｍ程度に設定される。
【０１３４】
なお、例えば、実施例１の図８に示すように、埋め込み絶縁膜１１の第１の溝１１ａの端部１１ａ１と第２の溝１１ｂ１とが離れている。さらに、この埋め込み絶縁膜１１の第１の溝１１ａの他端部１１ａ２と第３の溝１１ｂ２とが離れている。これにより、選択ゲートトランジスタの特性ばらつきを押さえることができる。
【０１３５】
次に、図１２Ｃに示すように、埋め込み絶縁膜１１上に不純物が含まれていないアモルファスシリコン（α−Ｓｉ）を成膜するとともに、第１の溝１１ａ内のシリコン基板１０上にアモルファスシリコンを成膜（例えば、１０ｎｍ〜１０００ｎｍ）する。これにより、第１の溝１１ａ内に該アモルファスシリコン１２ａが充填される。このとき、第２、第３の溝１１ｂ１、１１ｂ２も同様に該アモルファスシリコン１２ａが充填される。
【０１３６】
次に、図１２Ｄに示すように、加熱処理により、シリコン基板１０表面上のアモルファスシリコン１２ａをシリコン基板１０と同じ結晶構造に変化（固相エピタキシャル成長）させる。これにより、埋め込み絶縁膜１１上にエピタキシャル層（ＳＯＩ層）となるシリコン膜１２を形成する。
【０１３７】
なお、実施例１の図７に示すように、このシリコン膜１２の配向性は、溝を介して繋がるシリコン基板１０の配向性と同じである。すなわち、シリコン膜１２は、上面に垂直な方向が結晶面方位＜００１＞方向である。さらに、メモリセルのシリコン膜１２におけるチャネル方向が第１の結晶面方位＜１１０＞方向となる。
【０１３８】
ここで、既述のように、固層エピタキシャル成長は、結晶面方位＜１００＞方向が成長し易い。したがって、上述のように、結晶面方位＜１００＞方向に延びて第１の溝１１ａが形成されていることにより、結晶面方位＜１００＞方向の固層エピタキシャル成長を促進し、メモリセルのシリコン膜１２の結晶性を向上することができる。
【０１３９】
なお、上述のように、結晶面方位＜０１０＞方向に延びて第１の溝１１ａが形成されていても、結晶面方位＜０１０＞方向の固層エピタキシャル成長を促進し、メモリセルのシリコン膜１２の結晶性を向上することができる。
【０１４０】
次に、図１２Ｅに示すように、シリコン膜１２をエッチバックし、所望の膜厚（例えば、５０ｎｍ程度）まで薄膜化する。
【０１４１】
次に、図１２Ｆに示すように、例えば、ｐ型の不純物（例えば、ボロン等）を、シリコン膜１２にイオン注入する。これにより、シリコン膜１２をｐ型にする。同時に、周辺回路領域２００においてもこのイオン注入が行なわれシリコン膜１２がｐ型になる。
【０１４２】
次に、図１２Ｇに示すように、シリコン膜１２上にトンネル絶縁膜Ｔｏｘ（ゲート絶縁膜Ｇｏｘ）を形成する。
【０１４３】
以降は、周辺回路領域２００において、ｐ型トランジスタを形成する場合に、ｐ型トランジスタの下方に位置する領域にｎ型の不純物をイオン注入し、ｎ型のシリコン膜１２を形成する。
【０１４４】
さらに、メモリセルトランジスタＭＴ、選択ゲートトランジスタの各電極等を形成する。その後、これら電極をマスクとしてイオン注入を行なうことにより、ｎ＋型不純物拡散層１３を形成する。同時に、周辺回路領域２００においても、トランジスタのゲート電極をマスクとして不純物拡散領域が形成される。さらに、各コンタクトプラグを形成し、層間絶縁膜等を形成することにより、図１１Ｂに示すＮＡＮＤ型フラッシュメモリのメモリセルアレイ領域１００及び周辺回路領域２００が形成される。
【０１４５】
なお、以上の説明では、第１の溝１１ａの端部と、第２の溝１１ｂ１および第３の溝１１ｂ２とが離れている場合について説明した。ここで、実施例１の図８に示すように、必要に応じて、第１の溝１１ａと、第２の溝１１ｂ１または第３の溝１１ｂ２とを繋がるようにしてもよい。
【０１４６】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、第１の実施例と同様の効果が得られる。
【０１４７】
さらに、メモリセルトランジスタが片側ゲートＭＯＳ−ＳＩＴではなく、通常のＭＯＳトランジスタとなるため、空乏層幅の最大値Ｗｍａｘと距離Ｌ、距離Ｄの関係を考慮せずシリコン層１２の膜厚を決めることができ、設計の自由度が向上できる。
【図面の簡単な説明】
【０１４８】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の構成を示す概略図である。
【図２Ａ】図１のＮＡＮＤ型フラッシュメモリ１０００のメモリセルアレイ領域１００の平面構造を示す図である。
【図２Ｂ】図１のＮＡＮＤ型フラッシュメモリ１０００の周辺回路領域２００の平面構造を示す図である。
【図３Ａ】図２ＡのＡ−Ａ線に沿ったＭＯＮＯＳ型メモリセルの断面を示す図である。
【図３Ｂ】図２ＡのＡ−Ａ線に沿った浮遊ゲート型メモリセルの断面を示す図である。
【図４Ａ】メモリセルトランジスタのカットオフ特性を説明するためのモデルの断面を表す断面図である。
【図４Ｂ】メモリセルトランジスタのカットオフ特性を説明するためのモデルの断面を表す断面図である。
【図４Ｃ】メモリセルトランジスタのカットオフ特性を説明するためのモデルの断面を表す断面図である。
【図５Ａ】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図５Ｂ】図５Ａに続く、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図５Ｃ】図５Ｂに続く、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図５Ｄ】図５Ｃに続く、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図５Ｅ】図５Ｄに続く、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図５Ｆ】図５Ｅに続く、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図５Ｇ】図５Ｆに続く、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図６】図５Ｂに示す工程の斜視図である。
【図７】図５Ｄに示す工程の斜視図である。
【図８】図５Ｂに示す工程の他の例の斜視図である。
【図９】実施例１の変形例１を示す図である。
【図１０】実施例１の変形例２を示す図である。
【図１１Ａ】図２ＡのＡ−Ａ線に沿ったＭＯＮＯＳ型メモリセルの断面を示す図である。
【図１１Ｂ】図２ＡのＡ−Ａ線に沿った浮遊ゲート型メモリセルの断面を示す図である。
【図１２Ａ】本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図１２Ｂ】図１２Ａに続く、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図１２Ｃ】図１２Ｂに続く、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図１２Ｄ】図１２Ｃに続く、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図１２Ｅ】図１２Ｄに続く、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図１２Ｆ】図１２Ｅに続く、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【図１２Ｇ】図１２Ｆに続く、本発明の一態様である実施例２に係るＮＡＮＤ型フラッシュメモリ１０００の製造方法の工程の平面図である。
【符号の説明】
【０１４９】
１０  ｐ型半導体基板
１１  埋め込み酸化膜
１１ａ  第１の溝
１１ａ１、１１ａ２  端部
１１ｂ１  第１の溝（開口部）
１１ｂ２  第２の溝（開口部）
１２  Ｐウェル
１３  ｎ＋型不純物拡散層
１４  酸化膜（トンネル絶縁膜）
１５  絶縁膜（電荷蓄積層）
１６  絶縁膜（ブロック層）
１７  多結晶シリコン層（制御ゲート電極）
２０  多結晶シリコン層（ゲート電極）
２１、２４  層間絶縁膜
２２  金属配線層
２５  絶縁膜
２６  金属配線層（ＢＬ）
２７  層間絶縁膜
３４  側壁スペーサ
３７−１、３７−２  層間絶縁膜
４１  制御ゲート電極（ＣＧ）
４１Ｓ、４２Ｓ  シリサイド層
１００  メモリセルアレイ領域
２００  周辺回路領域
２０１  高耐圧系トランジスタ形成領域
２０２  低耐圧系トランジスタ形成領域
２０７Ｃ、２０７Ｄ  ゲート電極
２１０  ワード線・選択ゲート線ドライバ
２１２Ｂ、２１２Ｃ  コンタクト
２２０  センスアンプ回路
２３０  制御回路
１０００  ＮＡＮＤ型フラッシュメモリ
ＡＡ、ＡＡＬ、ＡＡＨ  素子領域
ＣＰ１、ＣＰ２コンタクトプラグ
ＦＧ  浮遊ゲート電極（電荷蓄積層）
ＨＶＴｒ  高耐圧系ＭＩＳトランジスタ
ＩＰＤ  ゲート間絶縁膜
ＬＶＴｒ  低耐圧系ＭＩＳトランジスタ
ＭＴ  メモリセルトランジスタ
ＳＧＤ、ＳＧＳ  選択ゲート線
ＳＬ  ソース線
ＳＴ１、ＳＴ２  選択ゲートトランジスタ
ＳＴＩ  素子分離領域
Ｔｏｘ  トンネル絶縁膜
ＷＬ０〜ＷＬ１５  ワード線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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