(57)【要約】【課題】短時間で精度の高い基板ノイズ解析を行えるような基板ネットリストを作成する半導体デバイス設計支援装置の提供。【解決手段】半導体デバイス設計支援装置は、半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成する手段と、前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の基板インタフェース図形に置き換える手段と、複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する手段と、を備える。【選択図】図１
2010061547.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成する手段と、
前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の形状の基板インタフェース図形に置き換える手段と、
複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する手段と、を備えること、
を特徴とする半導体デバイス設計支援装置。
【請求項２】
前記マクロモデルを作成する手段として、
少なくとも半導体デバイスのレイアウト情報、インスタンスの電流波形、プリミティブライブラリ情報、セグメント分割情報を入力する入力部と、
前記入力部に入力されたデータを参照して各セグメントの電流波形を求める電流波形算出部と、
前記入力部に入力されたデータを参照して各セグメントのデカップリング容量を求めるデカップリング容量算出部と、
前記入力部に入力されたデータを参照して各セグメントの第１の電位側の基板接続抵抗を求める第１の基板接続抵抗算出部と、
前記入力部に入力されたデータを参照して各セグメントの前記第１の電位と異なる第２の電位側の基板接続抵抗を求める第２の基板接続抵抗算出部と、
を備え、前記各値を持つマクロモデルを作成する請求項１に記載の半導体デバイス設計支援装置。
【請求項３】
更に、前記各セグメントの第２の電位側の基板接続容量を求める基板接続容量算出部を備えて、第２の電位側の基板接続容量値を持つマクロモデルを作成する請求項２に記載の半導体デバイス設計支援装置。
【請求項４】
複数の基板インタフェース図形を保持する基板インタフェース図形ライブラリを備える請求項１乃至３いずれか一に記載の半導体デバイス設計支援装置。
【請求項５】
前記基板インタフェース図形ライブラリは、セグメントサイズ又は前記セグメントに含まれるインスタンスの数毎に、基板インタフェース図形と、ドーピングプロファイルとの組み合わせを保持しており、
前記セグメントのサイズ又は前記セグメントに含まれるインスタンスの数に基づいて前記基板インタフェース図形と、ドーピングプロファイルとの組み合わせを選択する請求項４に記載の半導体デバイス設計支援装置。
【請求項６】
第１の導電型ウェル側の第１の導電型拡散領域の周囲長の合計を求め、前記第１導電型のウェル側の基板インタフェースを、該周囲長に相当する周囲長を持つ基板インタフェース図形に置き換える請求項１乃至４いずれか一に記載の半導体デバイス設計支援装置。
【請求項７】
第２の導電型ウェル側の第２の導電型拡散領域の周囲長の合計を求め、前記第２導電型のウェル側の基板インタフェースを、該周囲長に相当する周囲長を持つ基板インタフェース図形に置き換える請求項１乃至４いずれか一に記載の半導体デバイス設計支援装置。
【請求項８】
前記第２の導電型ウェルの体積から、前記第２の導電型ウェルの容量値を算出し、前記２の導電型ウェルを該容量値に相当する容量を持つ図形に置き換える請求項１乃至７いずれか一に記載の半導体デバイス設計支援装置。
【請求項９】
半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成し、
前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の形状の基板インタフェース図形に置き換え、
複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する、基板ネットリストの作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス設計支援装置及び基板ネットリスト作成方法に関し、特に、半導体デバイスのシリコン基板に生じる基板ノイズの解析を容易化する半導体デバイス設計支援装置及び基板ノイズの解析に用いる基板ネットリストの作成方法に関する。
【背景技術】
【０００２】
特許文献１に、半導体基板を、抵抗要素、誘導要素、容量要素によりモデル化し、半導体集積回路を構成する回路素子とともに、回路シミュレータを用いて動作特性解析を行う技術が開示されている。同文献では、莫大な個数の微小なサブストレートコンタクトの形状をモデル化した場合に、モデルのノード数が莫大となり、シミュレーションが長大になるという見地から、サブストレートコンタクト近傍における電流集中により発生する局所的な電圧降下を、半球状の抵抗体でモデル化することにより、より小さなサブストレートコンタクト構造をモデル化することが提案されている。
【０００３】
特許文献２には、静的タイミング解析（ＳＴＡ）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成するステップと、前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路の前記スイッチング動作の記述に電流波形生成（ＣＷＧ）アルゴリズムを適用し、電流波形を生成するステップと、前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って、前記ディジタル回路のシミュレーション用の縮小モデル（ＲＭ）を生成し、前記ディジタル回路のＲＭのシミュレーションにより、前記ディジタル回路に関する基板のノイズの指標を生成するステップと、を有することを特徴とする基板ノイズの解析方法が開示されている。
【０００４】
特許文献３には、ＬＳＩ回路設計時における不純物拡散層の拡散抵抗算出式の決定方法が開示されている。
【０００５】
更に、非特許文献１には、プリミティブインスタンス単位でマクロモデルを作成することにより、同一基板内に配置されたアナログ回路の性能に影響を与える基板ノイズを高精度にシミュレーションする方法が開示されている。ここで（プリミティブ）インスタンスとは、基板中の論理単位を指すセルを一意に識別するための名前を指している。
【０００６】
【特許文献１】特開２００２−１５８２８４号公報
【特許文献２】特開２００６−２３６３４０号公報
【特許文献３】特開平９−１２８４３３号公報
【非特許文献１】Ｍａｒｃ  ｖａｎ  Ｈｅｉｊｎｉｎｇｅｎ  ｅｔ．ａｌ．、“Ｈｉｇｈ−Ｌｅｖｅｌ  Ｓｉｍｕｌａｔｉｏｎ  ｏｆ  Ｓｕｂｓｔｒａｔｅ  Ｎｏｉｓｅ  Ｇｅｎｅｒａｔｉｏｎ  Ｉｎｃｌｕｄｉｎｇ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｎｏｉｓｅ  Ｃｏｕｐｌｉｎｇ”、２０００  ＤＡＣ、Ｆｉｇｕｒｅ１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メッシュ分割を行う特許文献１の方法に比べて、プリミティブインスタンス単位でマクロモデルを作成する非特許文献１の方法によれば、基板ノイズを高精度にシミュレーションすることができる。その一方で非特許文献１の方法では、プリミティブインスタンス単位でマクロモデルを作成するため、マクロモデルと基板ネットリストが膨大となり、解析時間が非常に長くなるという問題点がある。その理由は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の設計では、インスタンス数が非常に膨大で、その膨大なインスタンス単位でマクロモデルや基板ネットリストを作成すると、ネットリストが膨大になりすぎるためである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成する手段と、前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の形状の基板インタフェース図形に置き換える手段と、複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する手段と、を備える半導体デバイス設計支援装置が提供される。
【０００９】
本発明の第２の視点によれば、半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成し、前記セグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を、所定の形状の基板インタフェース図形に置き換え、複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する、基板ネットリストの作成方法が提供される。
【発明の効果】
【００１０】
本発明によれば、解析精度を保ちつつ、基板ネットリストの規模の増大を防ぎ、短時間でシミュレーションを行うことが可能となる。その理由は、セグメントに含まれるインスタンスをマクロモデル化し、ノード数を減らすとともに、基板とのインタフェース部の数を削減できるようにしたことにある。
【発明を実施するための最良の形態】
【００１１】
［発明の概要］
本発明に係る半導体デバイス設計支援装置は、半導体デバイスのレイアウトを複数のセグメントに分割し、該分割したセグメントに含まれるインスタンスの電流波形、各基板接続傾向、デカップリング容量等を用いて、セグメント単位でのマクロモデルを作成するとともに、そのセグメントの基板インタフェースとなる部分を、基板ネットリストのノード数を削減できるよう簡単化した基板インタフェース図形に置き換え、基板ネットリスト（基板抵抗ネットリスト）を作成する。
【００１２】
より具体的には、半導体デバイス設計支援装置の電流波形算出部（図１の１０２）は、入力部（図１の１０１）から入力された各インスタンスの電流波形（図１の１１１「インスタンス電流波形情報」）と、セグメント分割情報（図１の１１２）に基づいて、セグメント単位での電流波形を求める。
【００１３】
次に、マクロモデル作成部（図１の１０７）が、入力部（図１の１０１）から入力されたレイアウト情報（図１の１１０）、セグメント分割情報（図１の１１２）及びプリミティブライブラリ（図１の１１３）に基づいて、セグメント単位のマクロモデルを作成する（図７、図８参照）。マクロモデル作成部（図１の１０７）は、レイアウト情報（図１の１１０）、セグメント分割情報（図１の１１２）を参照して、元の基板インタフェースを縮退するため、基板インタフェース図形ライブラリ（図１の１１４）から基板インタフェース図形を選択する。このマクロモデル作成部（図１の１０７）が、分割したセグメントに含まれるインスタンスの電流波形を用いて、該セグメントのマクロモデルを作成する手段及びセグメントにおける基板とのインタフェースとなるパターン（基板インタフェース）を前記所定の基板インタフェース図形に置き換える手段に相当する。
【００１４】
最後に、基板ネットリスト作成部（図１の１０８）が、上記のように選択された各セグメントの基板インタフェース図形を用いて基板ネットリストを作成する。この基板ネットリスト作成部（図１の１０８）は、複数のセグメントの基板インタフェース図形に基づいて、基板ネットリストを作成する手段に相当する。
【００１５】
以上のように本発明の半導体デバイス設計支援装置によれば、セグメント単位のマクロモデル及びノード数の削減された基板ネットリストにより、精度の高いノイズ解析を短時間で実行することが可能になる。
【００１６】
［第１の実施形態］ 
次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図２は、本発明の第１の実施形態の半導体デバイス設計支援装置の構成を示す図である。
【００１７】
図２を参照すると、レイアウト情報１１０、インスタンス電流波形情報１１１、セグメント分割情報１１２、プリミティブライブラリ１１３、基板インタフェース図形ライブラリ１１４からデータを入力する入力部１０１と、電流波形算出部１０２と、デカップリング容量算出部１０３と、ＧＮＤ側基板接続抵抗算出部１０４と、ＶＤＤ側基板接続抵抗算出部１０５と、ＶＤＤ側基板接続容量算出部１０６と、マクロモデル作成部１０７と、基板ネットリスト作成部１０８とを備えた半導体デバイス設計支援装置が示されている。
【００１８】
なお、図１、図２に例示した半導体デバイス設計支援装置は、ＣＰＵ、記憶装置及び出力装置等を備えるコンピュータにより実現することができる。半導体デバイス設計支援装置の上記した各手段は、コンピュータの記憶装置から、下記動作を実行するプログラムを読出し、ＣＰＵに実行させることにより実現することが可能である。
【００１９】
図３は、上記半導体デバイス設計支援装置の動作フローを示す図である。図３を参照すると、まず、電流波形算出部１０２が、インスタンス電流波形情報１１１とセグメント分割情報１１２からセグメント単位での電流波形を求める（ステップ２０１）。インスタンス電流波形情報１１１は、例えば、非特許文献１に記載の方法を用いて、プリミティブライブラリ１１３とスイッチング情報（図示省略）から求めることができる。
【００２０】
セグメント分割情報は、図４に示すように、半導体デバイスのレイアウトをいくつかのセグメント（図４のＳＥＧ）に分割するための情報であり、各セグメントに含まれるインスタンスを特定可能となっている。電流波形算出部１０２は、上記インスタンス単位の電流波形とセグメント分割情報１１２を用いてセグメント単位での電流波形を求める。なお、図４の例では、一定の大きさのセグメントに等分割しているが、半導体デバイスの電流値のばらつきなどにより、大きさの異なるセグメントに分割するものとしてもよい。
【００２１】
次に、デカップリング容量算出部１０３が、レイアウト情報１１０、セグメント分割情報１１２、プリミティブライブラリ１１３から、各セグメントのデカップリング容量を求める（ステップ２０２）。
【００２２】
次に、ＧＮＤ側基板接続抵抗算出部１０４が、各セグメントの第１の電位側の基板接続抵抗として、レイアウト情報１１０、セグメント分割情報１１２、プリミティブライブラリ１１３から、各セグメントのＧＮＤ側の基板接続抵抗を求める（ステップ２０３）。
【００２３】
次に、ＶＤＤ側基板接続抵抗算出部１０５が、各セグメントの第２の電位側の基板接続抵抗として、レイアウト情報１１０、セグメント分割情報１１２、プリミティブライブラリ１１３から、各セグメントのＶＤＤ側の基板接続抵抗を求める（ステップ２０４）。
【００２４】
次に、ＶＤＤ側基板接続容量算出部１０６が、各セグメントの第２の電位側の基板接続容量として、レイアウト情報１１０、セグメント分割情報１１２、プリミティブライブラリ１１３から、各セグメントのＶＤＤ側の基板接続容量を求める（ステップ２０５）。
【００２５】
次に、マクロモデル作成部１０７が、上記ステップ２０１〜２０５で得られたセグメント単位の電流波形、デカップリング容量、ＧＮＤ側基板接続抵抗、ＶＤＤ側基板接続抵抗、ＶＤＤ側基板接続容量、レイアウト情報１１０、セグメント分割情報１１２、プリミティブライブラリ１１３から、各セグメントのマクロモデルと基板インタフェース図形を作成する（ステップ２０６）。
【００２６】
ここで、上記基板インタフェース図形の作成方法について説明する。図５は、インバータを例として、基板とのインタフェースを説明するための図である。
【００２７】
図５の場合、トランジスタゲート部Ｇとサブストレートコンタクト部Ｃｏｎが、基板とのインタフェース（基板インタフェース）となる。図５の例では、２４個の基板インタフェースが存在することとなる。
【００２８】
図６に示すように更に大きなセグメントで分割すると、基板インタフェースの数は膨大となる。例えば、図６のセグメントには、２４個×１６＝３８４個の基板インタフェースが存在する。
【００２９】
そこで、これら複数存在する基板インタフェースを削減し、ノイズ解析の処理時間の短縮を図ることを考える。
【００３０】
まず、図５のトランジスタゲート部Ｇは、基板への電流注入の量が少ないので、基板インタフェースから除外することができる。
【００３１】
残るＰｗｅｌｌ（Ｎｗｅｌｌ）側の高濃度拡散領域（Ｐｄｉｆｆ／Ｎｄｉｆｆ）上のコンタクトＣｏｎが、基板インタフェース図形（Ｉｎｔｅｒｆａｃｅ）への置き換え対象となる。後記するように、セグメント内に存在するコンタクトの数が一定数を超えると基板抵抗は決まってくるため、例えば、セグメントの大きさ、あるいは、そのセグメント内に存在するインスタンスの数に基づいて、基板インタフェース図形ライブラリ１１４から、基板インタフェース図形を選択することができる。
【００３２】
図７は、図５と同等の領域を一つのセグメントとして、基板インタフェース図形への置き換えを行った例である。この例では、２４個×１６＝３８４個の基板インタフェースが、１６個の基板インタフェース図形に縮退されていることがわかる。
【００３３】
次に、基板ネットリスト作成部１０８が、各セグメントの基板インタフェース図形を用いて基板ネットリストを作成する（ステップ２０７）。
【００３４】
以上のように、本実施形態によれば、セグメント単位でマクロモデルを作成するとともに、基板インタフェースへの置き換えを行うことにより、基板ネットリストに掛かる時間を削減し、また、基板ネットリストのサイズを低減することができる。
【実施例１】
【００３５】
続いて、上記本発明の第１の実施形態を、第１の実施例として、より具体的に説明する。本実施例では、ＳＯＣデバイスで、多電源回路である半導体デバイスの基板ノイズ解析を考える。また、第１の導電型はＰ型であり、第２の導電型は、Ｎ型であるものとして説明する。
【００３６】
再度、図３を参照して、本実施例の半導体デバイス設計支援装置の動作を各ステップ毎に詳説する。
【００３７】
まず、入力部１０１に、インスタンス電流波形情報１１１、セグメント分割情報１１２、プリミティブライブラリ１１３、基板インタフェース図形ライブラリ１１４を入力することにより、図３の一連の処理が開始される。
【００３８】
ステップ２０１では、電流波形算出部１０２がインスタンス電流波形情報１１１と、セグメント分割情報１１２とに基づいて、各セグメント単位での電流波形を求める。
【００３９】
図８のマクロモデルを利用する場合、ここで求められたセグメント単位の電流波形は、図８のＩｃｕｒｒｅｎｔ１００１に格納されることとなる。
【００４０】
また、図９のマクロモデルを利用する場合、ここで求められたセグメント単位の電流波形は、図９のＩｃｕｒｒｅｎｔ１１０１に格納されることとなる。
【００４１】
ステップ２０２では、各セグメントのデカップリング容量を求めるデカップリング容量算出部１０３が各セグメント内のデカップリング容量を求める。
【００４２】
図８のマクロモデルを利用する場合、ここで求められた各セグメント内のデカップリング容量は図８のＣｄｅｃａｐ１００５に格納されることとなる。
【００４３】
また、図９のマクロモデルを利用する場合、ここで求められた各セグメント内のデカップリング容量は図９のＣｄｅｃａｐ１１０５に格納されることとなる。
【００４４】
ステップ２０３では、ＧＮＤ側基板接続抵抗算出部１０４が各セグメントのＧＮＤ側基板接続抵抗を求める。
【００４５】
図８のマクロモデルを利用する場合、ここで求められた各セグメントのＧＮＤ側基板接続抵抗は図８のＲｃｏｎ１００８に格納されることとなる。
【００４６】
図９のマクロモデルを利用する場合、ここで求められた各セグメントのＧＮＤ側基板接続抵抗は図９のＲｃｏｎ１１０８に格納されることとなる。
【００４７】
ＧＮＤ側基板接続抵抗（Ｒｃｏｎ）は、図５の例の場合、図５上端のＰｗｅｌｌ側サブストレートコンタクトＣｏｎに相当する抵抗となる。
【００４８】
一般にＡＳＩＣ系のチップの場合、デジタル部では、マクロ上部に多数のコンタクトが配置される。これは、ゲートのバックバイアスに電位を与えるためである。これらコンタクト抵抗のすべてのモデル化を行うと、ノード数が増加し、基板ネットリストの規模を増加させることとなる。
【００４９】
そこで、これらコンタクトの縮退を行うこととする。図１０は、コンタクト数による抵抗値の変化を示す。また、図１１に抵抗縮退の概念図を示す。図１０、図１１からわかるように、コンタクト数により抵抗値は変化し、ある程度の数のコンタクトが打たれれば、抵抗値は、ある一定値とみなして問題ないことが分かる。上述のようにＡＳＩＣ系デジタル回路においては、多数のコンタクトが配置されるため、一定の抵抗とみなして良いことが分かる。この値をＲｃｏｎとする。
【００５０】
ステップ２０４では、ＶＤＤ側基板接続抵抗算出部１０５が各セグメントのＶＤＤ側基板接続抵抗を求める。
【００５１】
図８のマクロモデルを利用する場合、ここで求められた各セグメントのＶＤＤ側基板接続抵抗は図８のＲｓｕｂＮ１００３に格納されることとなる。
【００５２】
図９のマクロモデルを利用する場合、ここで求められた各セグメントのＶＤＤ側基板接続抵抗は図９のＲｓｕｂＮ１１０３に格納されることとなる。
【００５３】
上記ＶＤＤ側基板接続抵抗（ＲｓｕｂＮ）は、ＧＮＤ側基板接続抵抗（Ｒｃｏｎ）と同様な考え方で求めることが可能である。
【００５４】
ステップ２０５では、ＶＤＤ側基板接続容量算出部１０６が各セグメントのＶＤＤ側基板接続容量を求める。
【００５５】
図８のマクロモデルを利用する場合、ここで求められた各セグメントのＶＤＤ側基板接続容量は図８のＣｗｅｌｌ１００４に格納されることとなる。
【００５６】
図９のマクロモデルを利用する場合、ここで求められた各セグメントのＶＤＤ側基板接続容量は、Ｎｗｅｌｌを基板インタフェース図形に縮退する際に参照されることとなる。
【００５７】
ステップ２０６では、マクロモデル作成部１０７が、上述した各値を持つ各セグメントのマクロモデルと基板インタフェース図形を作成する。
【００５８】
ここで、マクロモデル作成部１０７による基板インタフェース図形の作成方法について、図１２〜図１４を参照して説明する。図１２は、基板インタフェース図形ライブラリ１１４から、セグメントサイズに応じた基板インタフェース図形を選択し、対応するドーピングプロファイル（図１５参照）を設定する例である。
【００５９】
ここで、本方法を用いた場合の基板インタフェース図形ライブラリ１１４の作成方法について説明する。
【００６０】
まず、図１６に示すように、２つのセグメントＳＥＧ１、ＳＥＧ２を用意し、所定の間隔（図１６の場合１００ｕｍ）に配置し、縮退無しの抵抗値を調べる。
【００６１】
次に、基板とのインタフェースとなるパターンを縮退した図形（基板インタフェース図形）を用意し、その基板抵抗が、前記縮退無しの抵抗値と同じになるように、図１５に示すドーピングプロファイルを変更する。
【００６２】
幾つかのセグメントサイズに関して、上記縮退無しの抵抗値の測定とドーピングプロファイルの調整を行い、基板インタフェース図形ライブラリ１１４を作成する。
【００６３】
上記のように、セグメントサイズに応じた基板インタフェース図形及びドーピングプロファイルを用意しておくことで、図１２の右図に示すように、セグメントサイズを元にライブラリに登録されている基板インタフェース図形（ｉｎｔｅｒｆａｃｅ）を選択することで、２４個の基板インタフェースを１つの基板インタフェース図形に置き換えることができる。このとき、予め設定したドーピングプロファイルが選択されるため、基板ネットリストの精度も保証される。
【００６４】
図１３は、上記図１２と別の方法により基板インタフェース図形を作成した例である。
【００６５】
本発明者は、図５のＰｗｅｌｌ（Ｎｗｅｌｌ）上の高濃度拡散領域（Ｐｄｉｆｆ／Ｎｄｉｆｆ）の周囲長と同じ周囲長を持つる基板インタフェース図形（ｉｎｔｅｒｆａｃｅ）にすると、基板抵抗値が同じになることを発見した。図１７は、ある周囲長を有するテストパターンの基板抵抗値を調べた結果を示している。図１７の例では、縮退前の基板インタフェース（非縮退）の周囲長とほぼ同一の周囲長を持つ２つのテストパターン（ボックス状、ストライプ状）を作成して、それぞれの基板抵抗値を測定した。図１７上段の表を見れば明らかなように、トランジスタ数やテストパターンの違いに関係なく、周囲長を同程度とすると、同程度の基板抵抗値を持つという結果が得られた。
【００６６】
上記知見に基づいて、縮退したい基板インタフェースの周囲長の合計を求めれば、同等の周囲長を持つ基板インタフェース図形への置き換えが可能になる。例えば、図１３のＰｄｉｆｆの周囲長は、（Ｌ１＋Ｗ１）×２＋（Ｌ２＋Ｗ２）×１４）で求められる。この場合、（Ｌ１＋Ｗ１）×２＋（Ｌ２＋Ｗ２）×１４）＝（Ｌ３＋Ｗ３）×２＋（Ｌ４＋Ｗ４）×２）となる周囲長を持つ基板インタフェース図形に置き換えることができ、その際の基板抵抗値は、ほぼ同等となる。望ましくは、基板インタフェース図形の数、図形の頂点の数はなるべく少なくなるように作成する。これは、基板インタフェース図形の数、頂点数は基板ネットリスト作成を行う場合、処理時間、ネットリストサイズに影響を与えるからである。
【００６７】
上記のように、基板インタフェース図形の周囲長を、置き換え前の図形の周囲長と同一とすることで、図１３の右図に示すように、周囲長を元にライブラリに登録されている基板インタフェース図形（ｉｎｔｅｒｆａｃｅ）を選択することで、２４個の基板インタフェースを１つの基板インタフェース図形に置き換えることができる。このとき、図１７を用いて説明したように、置き換え前後で基板抵抗値は変わらないため、基板ネットリストの精度も保証される。
【００６８】
図１４は、上記図１２、図１３の例よりも大きいセグメントで、マクロモデルの作成及び基板インタフェース図形の作成を行うとともに、Ｎｗｅｌｌについても基板インタフェース図形を作成した例である。
【００６９】
Ｎｗｅｌｌ相当の基板インタフェース図形は、次の手順により作成することができる。まず、入力図形から、マクロ化対象領域を取り出す。次に、対象領域内のＮｗｅｌｌ領域を取り出し（図１４の太線）、側面の長さ、底面の面積を求め、つまりＮｗｅｌｌの体積から、総容量値を求める。次に、基板インタフェース図形ライブラリ１１４から、容量値が同じ基板インタフェース図形を選択、作成する。
【００７０】
なお、上記の例では、基板インタフェース図形ライブラリ１１４から、容量値が同じ基板インタフェース図形を選択するものとして説明したが、図１２で説明した基板インタフェース図形の置き換えのように、いくつかの容量を持つ基板インタフェース図形とドーピングプロファイルの組み合わせを複数用意しておき、容量が同じになる組み合わせを選択するようにしてもよい。
【００７１】
上記のように、図１４の例では、２４個×４＝９６個の基板インタフェースを１つの基板インタフェース図形に置き換えるとともに、４個のＮｗｅｌｌ領域の縮退が実現されている。もちろん、図１２、図１３を用いて説明したように、適切なドーピングプロファイル又は周囲長を持つ基板インタフェース図形を選択するようにしているため、基板ネットリストの精度は保証される。
【００７２】
ステップ２０７では、上記のように作成された、各セグメントの基板インタフェース図形から基板ネットリストを作成する。
【００７３】
生成された各セグメントのマクロモデルと基板ネットリストは、ＧＮＤ、ＶＤＤのネットリスト、パッケージ、ＰＷＢ（Ｐｒｉｎｔｅｄ  Ｗｉｒｉｎｇ  Ｂｏａｒｄ）のネットリストと接続され、ノイズ解析ネットリストとなり、解析に用いられる。例えば、チップ解析用ネットリストを用いてＴＲＡＮ解析を行い、ノイズ制約を持つマクロに到達する波形を求めることができる。この波形は、ノイズ制約を満足するか否かの判断に使用される。
【００７４】
以上、本発明の好適な実施形態を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形・置換・調整を加えることができる。例えば、上記した実施例では、Ｐ型基板を用い、第１の導電型はＰ型であり、第２の導電型はＮ型であるものとして説明したが、Ｎ型基板を用いる半導体デバイスを対象とする場合には、第１の導電型はＮ型であり、第２の導電型はＰ型となる。
【産業上の利用可能性】
【００７５】
本発明は、半導体デバイスのシリコン基板に生じる基板ノイズの影響を解析する技術として有用である。
【図面の簡単な説明】
【００７６】
【図１】本発明の概要を説明するための図である。
【図２】本発明の第１の実施形態の半導体デバイス設計支援装置の構成を示す図である。
【図３】本発明の第１の実施形態の半導体デバイス設計支援装置の動作フローを示す図である。
【図４】セグメント分割を説明するための図である。
【図５】基板インタフェース図形への置き換え前の基板インタフェースの例である。
【図６】基板インタフェース図形への置き換え前の基板インタフェースの例である。
【図７】図６の基板インタフェースを基板インタフェース図形へ置き換えた後の例である。
【図８】セグメントマクロモデルの１例を示す図である。
【図９】セグメントマクロモデルの別の１例を示す図である。
【図１０】コンタクト数と基板抵抗の関係を示した１例を示す図である。
【図１１】基板インタフェースと、基板抵抗を回路的に表現した図の１例を示す図である。
【図１２】基板インタフェース図形による基板インタフェースの置き換えの１例を示す図である。
【図１３】基板インタフェース図形による基板インタフェースの置き換えの別の１例を示す図である。
【図１４】基板インタフェース図形による基板インタフェースの置き換えの別の１例を示す図である。
【図１５】ドーピングプロファイルの１例を示す図である。
【図１６】基板インタフェース図形ライブラリ作成時のテストパターンの１例を示す図である。
【図１７】基板抵抗が等しい基板インタフェース図形の作成方法の原理を説明するための図である。
【符号の説明】
【００７７】
１０１  入力部
１０２  電流波形算出部
１０３  デカップリング容量算出部
１０４  ＧＮＤ側基板接続抵抗算出部
１０５  ＶＤＤ側基板接続抵抗算出部
１０６  ＶＤＤ側基板接続容量算出部
１０７  マクロモデル作成部
１０８  基板ネットリスト作成部
１１０  レイアウト情報
１１１  インスタンス電流波形情報
１１２  セグメント分割情報
１１３  プリミティブライブラリ
１１４  基板インタフェース図形ライブラリ
Ｃｏｎ  コンタクト
Ｇ  ゲート部
ＳＥＧ、ＳＥＧ１、ＳＥＧ２  セグメント
ｉｎｔｅｒｆａｃｅ  基板インタフェース図形
１００１、１１０１  Ｉｃｕｒｒｅｎｔ
１００２、１１０２  ＶＤＤ
１００３、１１０３  ＲｓｕｂＮ
１００４  Ｃｗｅｌｌ
１００５、１１０５  Ｃｄｅｃａｐ
１００６、１１０６  Ｓｕｂｓｔｒａｔｅ（基板）
１００７、１１０７  ＧＮＤ
１００８、１１０８  Ｒｃｏｎ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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