(57)【要約】      （修正有）【課題】選択トランジスタと抵抗変化素子との間の配線抵抗を低減して、抵抗変化素子の消去動作を安定して行うことを可能にする半導体記憶装置とその製造方法を提供する。【解決手段】半導体基板１１に形成された第１ＭＯＳトランジスタ２と、半導体基板１１に形成されていて第１ＭＯＳトランジスタ２の二つの第１拡散層１６Ａ，１７Ａの一つの第１拡散層１７Ａを共通の拡散層とする第２ＭＯＳトランジスタ３と、第１ＭＯＳトランジスタ２の第１ゲート電極１３Ａと第２ＭＯＳトランジスタ３の第２ゲート電極１３Ｂとの間に第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂを介して形成されていて共通の拡散層１８に接続された抵抗変化素子４を有する。抵抗変化層２２は、金属酸化物膜からなる記憶層２４と、記憶層２４に金属イオンを供給もしくは記憶層２４に供給した金属イオンを受給するイオン源層２５からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された二つの拡散層を有する第１ＭＯＳトランジスタと、
前記半導体基板に形成されていて前記第１ＭＯＳトランジスタの二つの拡散層の一つを共通の拡散層とする第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタの第１ゲート電極と前記第２ＭＯＳトランジスタの第２ゲート電極のそれぞれの側壁に形成されたサイドウォール絶縁膜間に形成されていて前記共通の拡散層に接続された抵抗変化素子を有する
半導体記憶装置。
【請求項２】
前記第２ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタが形成されているセルに隣接するセルに形成されている
請求項１記載の半導体記憶装置。
【請求項３】
前記抵抗変化素子は、
前記サイドウォール絶縁膜間で前記共通の拡散層上に形成された第１電極と、
前記第１電極上で前記サイドウォール絶縁膜間に形成された抵抗変化層と、
前記抵抗変化層上に形成された第２電極を有する
請求項１記載の半導体記憶装置。
【請求項４】
前記抵抗変化層は、
前記第１電極側に形成された記憶層と、
前記第２電極側に形成されていて前記記憶層に金属イオンを供給もしくは前記記憶層に供給した金属イオンを受給するイオン源層を有する
請求項３記載の半導体記憶装置。
【請求項５】
前記イオン源層は、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンから選択されるいずれかの元素を含み、
前記記憶層は、ガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、もしくはそれらの混合材料からなる
請求項４記載の半導体記憶装置。
【請求項６】
前記イオン源層は、銅テルルである
請求項５記載の半導体記憶装置。
【請求項７】
前記抵抗変化層は、銀および銅のうちのいずれかまたは両方と、硫化ゲルマニウム、ゲルマニウムセレン、スズセレンおよびスズゲルマニウムセレンのうちのいずれかまたは両方を有する固体電解質膜からなる
請求項４記載の半導体記憶装置。
【請求項８】
前記抵抗変化層は、酸化チタン、酸化ニッケル、酸化ジルコニウムもしくはジルコン酸ストロンチウムの金属酸化物からなる
請求項４記載の半導体記憶装置。
【請求項９】
前記第１電極は、バリアメタル層を介して形成されている
請求項３記載の半導体記憶装置。
【請求項１０】
半導体基板上に、ゲート絶縁膜をそれぞれに介して第１ゲート電極と第２ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に第１サイドウォール絶縁膜および第２サイドウォール絶縁膜を形成する工程と、
前記第１ゲート電極の両側の前記半導体基板に第１拡散層を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に一方側が前記第１拡散層の一方側と共通の拡散層となる第２拡散層を形成する工程を有し、
前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜の間で前記共通の拡散層上に抵抗変化素子を形成する工程を有する
半導体記憶装置の製造方法。
【請求項１１】
前記抵抗変化素子を形成する工程は、
前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜の間で前記共通の拡散層上に第１電極を形成する工程と、
前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜の間で前記第１電極上に抵抗変化層を形成する工程と、
前記抵抗変化層上に第２電極を形成する工程を有する
請求項１０記載の半導体記憶装置の製造方法。
【請求項１２】
前記抵抗変化層を形成する工程は、
前記第１電極上に金属酸化物からなる記憶層を形成する工程と、
前記記憶層上に金属イオンを供給もしくは前記記憶層に供給した金属イオンを受給するイオン源層を形成する工程を有する
請求項１１記載の半導体記憶装置の製造方法。
【請求項１３】
前記イオン源層は、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンから選択されるいずれかの元素を含み、
前記記憶層は、ガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、もしくはそれらの混合材料からなる
請求項１２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化を利用した半導体記憶装置とその製造方法に関するものである。
【背景技術】
【０００２】
記憶容量の大容量化、及び高速動作かに対するニーズの高まりに対し、フラッシュメモリの微細化限界が現実のものになりつつある現在、次世代メモリ素子技術として抵抗変化素子を用いた抵抗変化型記憶素子が提案されている。抵抗変化型記憶素子としては、ＡＲＡＭ(Atomic Random Access Memory)、ＲｅＲＡＭ(Resistance Random Access MemoryやＰＭＣ(Programmable Metallization Cell)など挙げられる。これらのうち、ＡＲＡＭは、書き込み・消去動作が高速に行われるため、有望視されている技術である（例えば、特許文献１、非特許文献１参照。）。
【０００３】
図２５に示すように、抵抗変化型記憶素子１１０は、トランジスタやダイオードなどの一対の選択素子１１１と抵抗変化素子１１２の組み合わせにより構成されている（例えば、特許文献２参照。）。そして、大容量メモリとして活用される場合には、アレイ状に並べられる。
例えば、図２６の等価回路図に示すように、抵抗変化型記憶素子１１０は、ＭＯＳトランジスタ１１３と抵抗変化素子１１２の組み合わせにより構成されている。
【０００４】
次に、ＡＲＡＭ型抵抗変化型記憶素子へのデータ書き込み及び消去について、図２７の等価回路図によって説明する。
図２７に示すように、ＡＲＡＭ型抵抗変化型記憶素子１２０では、ＭＯＳトランジスタ１２３の一方の拡散層に抵抗変化素子１２２の一端が接続されている。この抵抗変化素子１２２の他端は接地されている。またＭＯＳトランジスタ１２３の他方の拡散層はビット線１２４が接続されている。さらにＭＯＳトランジスタ１２３のゲート電極にはワード線１２５が接続されている。
また、上記抵抗変化素子１２２は、金属酸化膜（例えば、酸化ガドリウム膜）からなる記憶層と、銅イオンを含むイオン供給層からなる。
上記ＡＲＡＭ型抵抗変化型記憶素子１２０の書き込み動作、消去動作を以下に説明する。ここでは、書き込み動作を、抵抗変化素子１２２の抵抗値が高い状態から低い状態に遷移させる動作と定義する。
【０００５】
前記図２７に示すように、ＡＲＡＭ型抵抗変化型記憶素子１２０の書き込み動作は、ＭＯＳトランジスタ１２３が導通状態になるような電位Ｖgをワード線１２５に印加し、プレート線１２６に正の電位Ｖwを印加することにより行われる。
このとき、例えば銅イオンを含むイオン供給層から、記憶層中へ銅イオンが流入し、記憶層中に導電パスの形成が起こる。このため、従来高抵抗状態であった記憶層中に、低抵抗領域の形成がなされ、その結果、記憶層中で高抵抗状態から低抵抗状態への遷移が起こると考えられている。
【０００６】
また、図２８に示すように、ＡＲＡＭ型抵抗変化型記憶素子１２０の消去は、書き込み時と同様に、ワード線１２５を通じてＭＯＳトランジスタ１２３が導通状態になるような電位Ｖgをゲートに印加する。それとともに、プレート線１２６に負の電位Ｖeを印加することにより行われる。
このとき、記憶層中に導電パスを形成していた、例えば銅イオンは、イオン供給層に吸い戻され、記憶層中の低抵抗領域が消滅することにより、記憶層中で低抵抗状態から高抵抗状態への遷移が起こると考えられている。
【０００７】
一般的に、書き込みおよび消去のオペレーション時には、選択トランジスタであるＭＯＳトランジスタは導通状態になっているため、等価的に抵抗素子と考えることができ、前記図２８は図２９で示す等価回路で表すことができる。
図２８、図２９に示すように、このとき、微細化されたＭＯＳトランジスタ１２３は、数ｋΩ〜数十ｋΩの抵抗値を持つ。このため、低抵抗状態の抵抗変化素子１２２の抵抗値が、ＭＯＳトランジスタ１２３の抵抗値より小さい場合、ビット線１２４に印加された電位Ｖeのほとんどが、ＭＯＳトランジスタ１２３によって電圧降下する。これによって、抵抗変化素子１２２に所定の電圧Ｖreが印加されず、消去動作が完了しない場合がある。抵抗変化素子１２２の低抵抗状態の抵抗値は、ＭＯＳトランジスタ１２３のオン抵抗値と比較して数倍、もしくは桁オーダーで高い値に設定、制御することが、消去動作の安定動作を保証する条件となる。
【０００８】
例えば、ＭＯＳトランジスタ１２３のオン抵抗をＲTr、抵抗変化素子１２２の抵抗をＲ、配線等の抵抗をＲLとすると、抵抗変化素子１２２を効率よく低抵抗状態から高抵抗状態にできる条件は、上記説明したように、（ＲTr＋ＲL）＜＜Ｒとする必要がある。したがって、ＭＯＳトランジスタ１２３がオン状態の抵抗変化素子の抵抗値Ｒの制御が必要になる。この抵抗値Ｒは、抵抗変化素子１２２の材質により決まる抵抗率ρ、書き込み時のイオン伝導距離ｄ、抵抗変化素子１２２の断面積Ｓとして、Ｒ＝ρ（ｄ／Ｓ）と表される。ただし、上記断面積Ｓは、電極間に挟まれた抵抗変化層の電極間方向に対して直角方向の断面の面積である。したがって、抵抗変化素子の断面積を制御することで抵抗値を変化させる必要がある。
【０００９】
また、非特許文献１に記載されたように抵抗変化素子は、配線層の最上層の形成されている。このため、シリコン基板に形成される選択トランジスタと抵抗変化素子とはプラグおよび配線で接続されるため、配線抵抗が大きくなり、消去動作を安定して行うことが困難であった。
また、特許文献２には、絶縁膜にＭＯＳトランジスタのドレインに通じるコンタクト用開口を形成して、その内部にタングステンを埋め込むことでタングステンプラグを形成する。このタングステンプラグを抵抗変化素子の下部電極に用い、この下部電極上に抵抗変化層となる酸化タングステン層を形成していることが開示されている。しかし、この構成では、ＭＯＳトランジスタを被覆する絶縁膜上と同等の高さに抵抗変化層が形成されることになり、ＭＯＳトランジスタと抵抗変化層との距離が長くなって、配線抵抗が高くなっていた。このため、消去動作を安定して行うことが困難であった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６-１７３２６７号公報
【特許文献２】特開２００８-０７２０３１号公報
【非特許文献】
【００１１】
【非特許文献１】K Aratani, K.Ohba, T.Mizuguchi, S.Yasuda, T.Shimoto, T.Tsushima著、「A Novel Resistance Memory with High Scalability and Nanosecond Switching」ＩＥＥＥ  ＩＥＤＭ  p.783-786  ２００７年
【発明の概要】
【発明が解決しようとする課題】
【００１２】
解決しようとする問題点は、選択トランジスタと抵抗変化素子との間の配線抵抗が高くなっているために抵抗変化素子の消去動作を安定して行うことが困難である点である。
【００１３】
本発明は、抵抗変化素子の書き込み後の状態（低抵抗状態）の抵抗値を所望の値に制御するとともに、選択トランジスタと抵抗変化素子との間の配線抵抗を低減して、抵抗変化素子の消去動作を安定して行うことを可能にする。
【課題を解決するための手段】
【００１４】
本発明の半導体記憶装置は、半導体基板に形成された二つの拡散層を有する第１ＭＯＳトランジスタと、前記半導体基板に形成されていて前記第１ＭＯＳトランジスタの二つの拡散層の一つを共通の拡散層とする第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタの第１ゲート電極と前記第２ＭＯＳトランジスタの第２ゲート電極のそれぞれの側壁に形成されたサイドウォール絶縁膜間に形成されていて前記共通の拡散層に接続された抵抗変化素子を有する。
【００１５】
本発明の半導体記憶装置では、第１、第２ＭＯＳトランジスタのそれぞれの第１、第２ゲート電極のそれぞれの側壁に形成されたサイドウォール絶縁膜間に、第１、第２ＭＯＳトランジスタの共通の拡散層に接続された抵抗変化素子を有する。このため、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、上記第１，第２サイドウォール絶縁膜の各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗も、所望の値に制御することが可能である。このため、ＭＯＳトランジスタのオン抵抗ＲTrと配線等の抵抗ＲLとを合わせた抵抗値を（ＲTr＋ＲL）とし、抵抗変化素子の抵抗値をＲとして、（ＲTr＋ＲL）＜＜Ｒとすることが実現でき、抵抗変化素子の消去動作を安定して行うことができるようになる。
【００１６】
本発明の半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜をそれぞれに介して第１ゲート電極と第２ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に第１サイドウォール絶縁膜および第２サイドウォール絶縁膜を形成する工程と、前記第１ゲート電極の両側の前記半導体基板に第１拡散層を形成する工程と、前記第２ゲート電極の両側の前記半導体基板に一方側が前記第１拡散層の一方側と共通の拡散層となる第２拡散層を形成する工程を有し、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜の間で前記共通の拡散層上に抵抗変化素子を形成する工程を有する。
【００１７】
本発明の半導体記憶装置の製造方法では、第１、第２ゲート電極のそれぞれの側壁に形成された第１、第２サイドウォール絶縁膜間に、第１、第２ＭＯＳトランジスタの共通の拡散層に接続された抵抗変化素子が形成される。このため、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、上記第１，第２サイドウォール絶縁膜の各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗も、所望の値に制御することが可能である。このため、ＭＯＳトランジスタのオン抵抗ＲTrと配線等の抵抗ＲLとを合わせた抵抗値を（ＲTr＋ＲL）とし、抵抗変化素子の抵抗値をＲとして、（ＲTr＋ＲL）＜＜Ｒとすることが実現でき、抵抗変化素子の消去動作を安定して行うことができるようになる。
【発明の効果】
【００１８】
本発明の半導体記憶装置は、抵抗変化素子の消去動作を安定して行うことができるため、信頼性の高い半導体記憶装置を提供できるという利点がある。
【００１９】
本発明の半導体記憶装置の製造方法は、抵抗変化素子の消去動作を安定して行うことができる半導体記憶装置を製造できるため、信頼性の高い半導体記憶装置を提供できるという利点がある。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施の形態に係る半導体記憶装置の構成の第１例を示した概略構成断面図である。
【図２】本発明の第１実施の形態に係る半導体記憶装置の構成の第２例を示した概略構成断面図である。
【図３】本発明の第１実施の形態に係る半導体記憶装置の構成の第３例を示した概略構成断面図である。
【図４】本発明の第１実施の形態に係る半導体記憶装置の構成の第４例を示した概略構成断面図である。
【図５】本発明の第１実施の形態に係る半導体記憶装置の構成の第５例を示した概略構成断面図である。
【図６】本発明の第２実施の形態に係る半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図７】半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図８】半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図９】半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図１０】半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図１１】半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図１２】半導体記憶装置の製造方法の第１例を示した製造工程断面図である。
【図１３】本発明の第２実施の形態に係る半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図１４】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図１５】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図１６】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図１７】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図１８】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図１９】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図２０】半導体記憶装置の製造方法の第２例を示した製造工程断面図である。
【図２１】半導体記憶装置の製造方法の第３例を示した概略構成断面図である。
【図２２】半導体記憶装置の製造方法の第４例を示した概略構成断面図である。
【図２３】半導体記憶装置の製造方法の変形例を示した概略構成断面図である。
【図２４】本発明の半導体記憶装置のレイアウトの一例を示した平面レイアウト図である。
【図２５】抵抗変化型記憶素子の一例の回路図である。
【図２６】抵抗変化型記憶素子の一例の等価回路図である。
【図２７】ＡＲＡＭ型抵抗変化型記憶素子の書き込み時を示した回路図である。
【図２８】ＡＲＡＭ型抵抗変化型記憶素子の消去時を示した回路図である。
【図２９】図２８の等価回路図である。
【発明を実施するための形態】
【００２１】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
【００２２】
＜１．第１の実施の形態＞
［半導体記憶装置の構成の第１例］
本発明の第１実施の形態に係る半導体記憶装置の構成の第１例を、図１の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。この第２ＭＯＳトランジスタは、例えば第１ＭＯＳトランジスタが形成されているセルに隣接するセルに形成されている。
【００２３】
図１に示すように、半導体基板１１には、二つの第１ＭＯＳトランジスタ２（２Ａ）と第２ＭＯＳトランジスタ２（２Ｂ）を一組とした二組のＭＯＳトランジスタ２が形成されている。
すなわち、上記半導体基板１１上には、ゲート絶縁膜１２を介して第１ゲート電極１３Ａが形成されていて、その上部には第１キャップ絶縁膜１４Ａが形成されている。
上記第１ゲート電極１３Ａの側壁には上記第１キャップ絶縁膜１４Ａに接続されている第１サイドウォール絶縁膜１５Ａが形成されている。
さらに、上記第１ゲート電極１３Ａの両側の上記半導体基板１１には、ソース・ドレインとなる第１拡散層１６Ａ，１７Ａが形成されている。
このように、第１ＭＯＳトランジスタ２（２Ａ）が構成されている。
また、上記半導体基板１１上には、ゲート絶縁膜１２を介して第２ゲート電極１３Ｂが形成されていて、その上部には第２キャップ絶縁膜１４Ｂが形成されている。
上記第２ゲート電極１３Ｂの側壁には上記第２キャップ絶縁膜１４Ｂに接続されている第２サイドウォール絶縁膜１５Ｂが形成されている。
さらに、上記第２ゲート電極１３Ｂの両側の上記半導体基板１１には、ソース・ドレインとなる第２拡散層１６Ｂ，１７Ｂが形成されている。この第２拡散層１６Ｂと上記第１拡散層１７Ａは共通の拡散層１８として形成されている。
このように、第２ＭＯＳトランジスタ２（２Ｂ）が構成されている。
上記第１ＭＯＳトランジスタ２Ａと上記第２ＭＯＳトランジスタ２Ｂは、ＮチャネルＭＯＳトランジスタで形成されている。なお、ＰチャネルＭＯＳトランジスタで形成されていてもよい。
【００２４】
さらに、上記第１サイドウォール絶縁膜１５Ａ，第２サイドウォール絶縁膜１５Ｂ間で、上記共通の拡散層である第１拡散層１７Ａ（第２拡散層１６Ｂ）上には、抵抗変化素子４が形成されている。
【００２５】
上記抵抗変化素子４は以下のような構成となっている。
例えば、上記半導体基板１１上には、上記第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂを被覆する第１層間絶縁膜４１が形成されている。この第１層間絶縁膜４１は、通常の半導体プロセスで用いる層間絶縁膜材料で形成される。例えば酸化シリコン系絶縁膜（例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＳｉＯ2、ＮＳＧ、ＰＳＧ等）で形成される。もしくは、ポリパラキシリレン、ポリアリールエーテル等の有機絶縁膜であってもよい。
上記第１層間絶縁膜４１の上記共通の拡散層１８上には開口部４２が形成されている。この開口部４２の図面奥行き方向は、上記第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂの活性化領域上、もしくは、この活性化領域とこの活性化領域の周囲に形成されている素子分離領域３１上に形成されている。したがって、上記活性化領域に隣接する別の活性化領域にはみ出して形成されることはない。すなわち、開口部４２の図面奥行き方向の側壁は、第１層間絶縁膜４１で規定されていて、図面左右方向の側壁は主として第１サイドウォール絶縁膜１５Ａと第２サイドウォール絶縁膜１５Ｂで規定されている。
【００２６】
上記第１サイドウォール絶縁膜１５Ａと上記第２サイドウォール絶縁膜１５Ｂとの間で、上記共通の拡散層である第１拡散層１７Ａ（第２拡散層１６Ｂ）上には、第１電極２１が形成されている。すなわち、第１電極２１は、上記開口部４２の底部側を埋め込むように形成されている。
上記第１電極２１は、通常の半導体プロセスの配線で用いる材料が用いられる。例えば、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、コバルト、ニッケル、金属シリサイド等を用いることができる。上記シリコン系半導体材料には、単結晶シリコン、多結晶シリコン、非晶質シリコン等が挙げられる。また、これらのシリコン材料には導電性不純物が含まれている。導電性不純物には、ヒ素、リン、アンチモン、ホウ素、インジウム等が上げられる。
なお、第１電極２１に、酸化シリコン側に拡散するおそれのある銅のような材料を用いる場合、図示されているように、バリアメタル層２６を形成しておくことが望ましい。また、第１電極２１側に水分が侵入するおそれがある場合にも、上記バリアメタル層２６を形成しておくことが望ましい。
【００２７】
また、上記第１サイドウォール絶縁膜１５Ａ、第２サイドウォール絶縁膜１５Ｂ間で、上記第１電極２１上の上記開口部４２の内部には、この第１電極２１に接続する抵抗変化層２２が形成されている。
さらに、上記抵抗変化層２２上には第２電極２３が接続されている。
このように、第１電極２１、抵抗変化層２２および第２電極２３からなる抵抗変化素子４が形成されている。
【００２８】
上記抵抗変化層２２は、例えば上記第１電極２１側に形成されていて金属酸化物膜からなる記憶層２４と、上記第２電極２３側に形成されていて、上記記憶層２４に金属イオンを供給もしくは上記記憶層２４に供給した金属イオンを受給するイオン源層２５からなる。上記記憶層２４と上記イオン源層２５は接触した状態に形成されている。
なお、上記抵抗変化層２２は、記憶層２４とイオン源層２５とからなるが、この場合は、実質的に抵抗が変化するのは上記記憶層２４となる。
【００２９】
上記記憶層２４は、例えばガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、シリコン酸化物のいずれか、もしくはそれらの混合材料からなる。これらの酸化物は、化学量論的に酸素を多く含むもの、もしくは少なく含むものも含む。
【００３０】
また上記イオン源層２５は、例えば、銅（Ｃｕ）、銀（Ａｇ）亜鉛（Ｚｎ）から選択されるいずれかの元素と、テルル（Ｔｅ）、セレン（Ｓｅ）、イオウ（Ｓ）のカルコゲナイド元素から選択されるいずれかの元素とを含む。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等が挙げられる。さらに、ホウ素（Ｂ）もしくは希土類元素もしくはシリコン（Ｓｉ）が含有されていてもよい。
したがって、上記イオン源層２５には、Ｃｕ、Ａｇ、Ｚｎの少なくともいずれかの元素が含まれている。すなわち、上記イオン源層２５は、Ｃｕ、Ａｇ、Ｚｎの少なくとも１種のイオンを上記記憶層２４に供給する、もしくは上記記憶層２４に供給された上記イオンを受け入れる層である。
【００３１】
上記第２電極２３には、例えば、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、コバルト、ニッケル、金属シリサイド等を用いることができる。なお、第２電極２３に、酸化シリコン側に拡散するおそれのある銅のような材料を用いる場合、バリアメタル層（図示せず）を形成しておくことが望ましい。また、第２電極２３側に水分が侵入するおそれがある場合にも、上記バリアメタル層（図示せず）を形成しておくことが望ましい。
また、上記第２電極２３は、プレート配線を兼ねることもできる。図面ではプレート配線を兼ねている場合を示した。
【００３２】
さらに、上記第１層間絶縁膜４１上には、上記第２電極２３を覆う第２層間絶縁膜４３と第３層間絶縁膜４５が形成されている。
そして、上記第３，第２，第１層間絶縁膜４５，４３，４１には、共通の拡散層１９（１７Ｂ，１６Ａ）に接続するビットコンタクト部２８が形成されている。上記共通の拡散層１９は、上記第１ＭＯＳトランジスタ２Ａと上記第２ＭＯＳトランジスタ２Ｂとを一組とするトランジスタペアに隣接するもう一組のトランジスタペアとの共通の拡散層である。
さらに、上記第３層間絶縁膜４５上には、上記ビットコンタクト部２８に接続するビット線５１が形成されている。
【００３３】
なお、上記半導体基板１１の範疇としては、例えば半導体基板であるシリコン基板はもとより、例えば層間絶縁膜上に形成された半導体層、例えばシリコン層も含まれる。また選択トランジスタとなる上記第１ＭＯＳトランジスタ２Ａおよび上記第２ＭＯＳトランジスタ２Ｂは、上記シリコン層に形成されたものであってもよい。
また、半導体基板に限らず、ＬＣＤディスプレイなどが形成されるガラス基板など、同様に効果が得られるものであれば、使用が可能である。
【００３４】
上記半導体記憶装置１（１Ａ）では、上記第１、第２ゲート電極１３Ａ，１３Ｂのそれぞれに形成された上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂ間に、第１，第２ＭＯＳトランジスタ２Ａ，２Ｂの共通の拡散層１８に接続された抵抗変化素子４を有する。このため、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗も、所望の値に制御することが可能である。このため、ＭＯＳトランジスタ２のオン抵抗ＲTrと配線等の抵抗ＲLとを合わせた抵抗値を（ＲTr＋ＲL）とし、抵抗変化素子の抵抗値をＲとして、（ＲTr＋ＲL）＜＜Ｒとすることが実現でき、抵抗変化素子の消去動作を安定して行うことができるようになる。
よって、信頼性の高い半導体記憶装置１を提供できるという利点がある。
【００３５】
次に、上記半導体記憶装置１の動作について、以下に説明する。
【００３６】
上記イオン源層２５には、Ｃｕ、Ａｇ、Ｚｎの少なくともいずれかの元素が含まれている。すなわち、上記イオン源層２５は、Ｃｕ、Ａｇ、Ｚｎの少なくとも１種のイオンを上記記憶層２４に供給する、もしくは上記記憶層２４に供給された上記イオンを受け入れる層である。以下の説明では代表して、例えば上記イオン源層２５がＣｕＴｅで形成されているものとする。
上記イオン源層２５に、例えば正電位（＋電位）を印加して、第１電極２１側が負になるようにする。これにより、イオン源層２５からＣｕがイオン化して、記憶層２４内を拡散していき、第１電極２１側で電子と結合して析出するか、もしくは、記憶層２４内部に拡散した状態で留まる。上記イオン源層２５にＡｇ、Ｚｎが含まれている場合も、これらの元素がイオン化され、Ｃｕと同様なる振る舞いをする。
すると、記憶層２４内部にＣｕを多量に含む電流パスが形成される、もしくは、記憶層２４内部にＣｕによる欠陥が多数形成されることによって、記憶層２４の抵抗値が低くなる。Ａｇ、ＺｎもＣｕと同様なる振る舞いをする。
記憶層２４以外の各層（イオン源層２５、第１電極２１、第２電極２３等）は、記憶層２４の記録前の抵抗値に比べて、元々抵抗値が低い。このため、記憶層２４の抵抗値を低くすることにより、抵抗変化素子４（第１電極２１、記憶層２４、イオン源層２５、第２電極２３）全体の抵抗値も低くすることができる。
【００３７】
その後、正電圧を除去して、抵抗変化素子４にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前述の記録過程のみで記録は完結する。
【００３８】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭもしくはＥＥＰＲＯＭ等への応用には、消去過程が必要となる。
消去過程は、Ｃｕ、Ａｇ、Ｚｎが含まれたイオン源層２５に、例えば負電位（−電位）を印加して、第１電極２１側が正になるようにする。これにより、記憶層２４内に形成されていた電流パスもしくは不純物準位を構成するＣｕ、Ａｇ、Ｚｎがイオン化して、記憶層２４内を移動してイオン源層２５に戻る。
すると、記憶層２４内からＣｕ、Ａｇ、Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶層２４の抵抗値が高くなる。記憶層２４以外の各層（イオン源層２５、第１電極２１、第２電極２３等）は元々抵抗値が低い。このため、記憶層２４の抵抗値を高くすることにより、抵抗変化素子４（第１電極２１、記憶層２４、イオン源層２５、第２電極２３）全体の抵抗値も高くすることができる。
その後、負電圧を除去して、抵抗変化素子４にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００３９】
このような過程を繰返し行うことにより、半導体記憶装置１に情報の記録（書き込み）と記録された情報の消去を繰返し行うことができる。
【００４０】
［半導体記憶装置の構成の第２例］
次に、本発明の第１実施の形態に係る半導体記憶装置の構成の第２例を、図２の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００４１】
図２に示すように、第２例の半導体記憶装置１（１Ｂ）は、前記第１例において、各第１拡散層１６Ａ，１７Ａ、第２拡散層１６Ｂ，１７Ｂの表面にシリサイド層２０を形成したものである。したがって、シリサイド層２０が形成されている点が異なるのみで、その他の構成は同一である。ここでは一例として第１例においてシリサイド層２０が形成されている場合を説明する。
すなわち、各第１拡散層１６Ａ，１７Ａ、第２拡散層１６Ｂ，１７Ｂ上にシリサイド層２０が形成されている。このシリサイド層２０は、例えば、通常の半導体装置に用いるシリサイド材料で形成されている。例えば、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドを用いることができる。
【００４２】
上記半導体記憶装置１Ｂでは、各第１拡散層１６Ａ，１７Ａ、第２拡散層１６Ｂ，１７Ｂ上にシリサイド層２０を形成したことにより、第１電極２１と共通の拡散層１８とのコンタクト抵抗が低減される。すなわち、第１ＭＯＳトランジスタ２Ａおよび第２ＭＯＳトランジスタ２Ｂと、抵抗変化素子４との間の配線抵抗が低減されることになる。よって、トランジスタのオン抵抗と配線抵抗との抵抗値の和と、抵抗変化素子４の抵抗値との差が大きくとれるので、半導体記憶装置１Ｂの抵抗変化素子４の消去動作が第１例の上記半導体記憶装置１Ａよりもさらに安定になる。
【００４３】
［半導体記憶装置の構成の第３例］
次に、本発明の第１実施の形態に係る半導体記憶装置の構成の第３例を、図３の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００４４】
図３に示すように、第３例の半導体記憶装置１（１Ｃ）は、前記第１例〜第２例において、第２電極２３上にプレート配線５３が形成されている点が異なるのみで、その他の構成は同一である。ここでは一例として第１例においてプレート配線５３が形成されている場合を説明する。
すなわち、第２層間絶縁膜４３上に第２電極２３に接続するプレート配線５３が形成されている。このプレート配線５３は、例えば、通常の半導体装置に用いる配線材料で形成されている。例えば、銅、タングステン、アルミニウム等の金属配線を用いることができる。なお、通常の半導体装置の銅配線と同様に、配線の周囲にバリアメタル層（図示せず）が形成されている。
【００４５】
上記半導体記憶装置１Ｃでは、第２電極２３に接続されるプレート配線５３が形成されていることから、第２層間絶縁膜４３に形成される配線層間を接続するプラグ（図示せず）と同時に上記第２電極２３を形成することができるようになる。また、第２層間絶縁膜４３上に形成される別の配線層（図示せず）と同時にプレート配線５３を形成することができるようになるので、プレート配線５３の取り回しの自由度が高められる。
【００４６】
［半導体記憶装置の構成の第４例］
本発明の第１実施の形態に係る半導体記憶装置の構成の第４例を、図４の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００４７】
図４に示すように、第４例の半導体記憶装置１（１Ｄ）は、前記第１例〜第３例において、抵抗変化素子４の抵抗変化層２２が異なるのみで、その他の構成は同一である。ここでは一例として第１例において抵抗変化層２２が異なる場合を説明する。
【００４８】
上記抵抗変化層２２は、例えば、固体電解質膜からなる。この固体電解質膜としては、銀（Ａｇ）および銅（Ｃｕ）のうちのいずれかまたは両方と、硫化ゲルマニウム（ＧｅＳ）、ゲルマニウムセレン（ＧｅＳｅ）、スズセレン（ＳｎＳｅ）およびスズゲルマニウムセレン（ＳｎＧｅＳｅ）のうちのいずれかまたは両方を有するものがある。
この抵抗変化層２２は電圧が印加されると、固体電解質膜中の銅もしくは銀が移動する。例えば負電圧が印加された方に移動することによって、抵抗値が変化することを利用して、固体電解質膜中を流れる電流量の違いを生成している。この電流量の違いを利用して、「０」、「１」の情報を得て、情報の記録と読み出しを行うものである。
【００４９】
このように、半導体記憶装置１Ｄが構成されている。
【００５０】
上記半導体記憶装置１Ｄでは、前記第１例〜第３例と同様に、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗も、所望の値に制御することが可能である。このため、ＭＯＳトランジスタ２のオン抵抗ＲTrと配線等の抵抗ＲLとを合わせた抵抗値を（ＲTr＋ＲL）とし、抵抗変化素子の抵抗値をＲとして、（ＲTr＋ＲL）＜＜Ｒとすることが実現でき、抵抗変化素子の消去動作を安定して行うことができるようになる。
【００５１】
［半導体記憶装置の構成の第５例］
本発明の第１実施の形態に係る半導体記憶装置の構成の第５例を、図５の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００５２】
図５に示すように、第５例の半導体記憶装置１（１Ｅ）は、前記第１例〜第３例において、抵抗変化素子４の抵抗変化層２２が異なるのみで、その他の構成は同一である。ここでは一例として第１例において抵抗変化層２２が異なる場合を説明する。
【００５３】
上記抵抗変化層２２は、金属酸化物膜からなる。例えば抵抗変化層２２は酸化ニッケルからなり、白金からなる第１電極２１と第２電極２３との間に形成されている。もしくは抵抗変化層２２として、第１電極２１側に酸化チタン膜を有し、第２電極２３側に酸化ニッケルにチタンを添加したＴｉ：Ｎｉ酸化膜を有する２層構造の金属酸化膜からなる。
また、コバルト酸化物膜とタンタル酸化物膜との積層構造としてもよい。この場合、陽極となる側の電極にタンタル電極を用いる。
このほか、抵抗変化層２２には、酸化チタン、酸化亜鉛、酸化ニオブ等の遷移金属元素の酸化物を用いることができる。
これらの酸化物は、化学量論的に酸素を多く含むもの、もしくは少なく含むものも含む。
【００５４】
もしくは、上記抵抗変化層２２は、例えば硫化銅（Ｃｕ2Ｓ）で形成されていてもよい。
【００５５】
上記抵抗変化層２２は第１電極２１と第２電極２３との間に電圧が印加されることによって抵抗変化層２２の抵抗値が変化することを利用して、抵抗変化層２２中を流れる電流量の違いを生じさせている。この電流量の違いを利用して、「０」、「１」の情報を得て、情報の記録と読み出しを行うものである。
【００５６】
このように、半導体記憶装置１Ｅが構成されている。
【００５７】
上記半導体記憶装置１Ｅでは、前記第１例〜第３例と同様に、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗も、所望の値に制御することが可能である。このため、ＭＯＳトランジスタ２のオン抵抗ＲTrと配線等の抵抗ＲLとを合わせた抵抗値を（ＲTr＋ＲL）とし、抵抗変化素子の抵抗値をＲとして、（ＲTr＋ＲL）＜＜Ｒとすることが実現でき、抵抗変化素子の消去動作を安定して行うことができるようになる。
【００５８】
＜２．第２の実施の形態＞
［半導体記憶装置の製造方法の第１例］
本発明の第２実施の形態に係る半導体記憶装置の製造方法の第１例を、図６〜図１２の製造工程断面図によって説明する。各図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００５９】
図６（１）に示すように、シリコン（Ｓｉ）基板に素子分離領域３１を形成する。上記には、例えばシリコン半導体基板を用いる。また上記素子分離領域３１は、例えばＳＴＩ（Shallow Trench Isolation）構造、ＬＯＣＯＳ構造等で形成することができる。その形成方法は、通常の半導体プロセスで行われている方法を用いることができる。
【００６０】
次に、図６（２）に示すように、既存のトランジスタの形成方法によって、選択トランジスタ（選択素子）となる第１ＭＯＳトランジスタ２（２Ａ）および第２ＭＯＳトランジスタ２（２Ｂ）を形成する。
上記第１ＭＯＳトランジスタ２Ａおよび第２ＭＯＳトランジスタ２ＢはＮ型ＭＯＳトランジスタを用いても、Ｐ型ＭＯＳトランジスタを用いてもよい。
すなわち、上記半導体基板１１の表面にゲート絶縁膜１２を介して第１ゲート電極１３Ａおよび第２ゲート電極１３Ｂを形成する。上記第１ゲート電極１３Ａおよび上記第２ゲート電極１３Ｂのそれぞれの上部には、第１キャップ絶縁膜１４Ａおよび第２キャップ絶縁膜１４Ｂが形成されている。この第１キャップ絶縁膜１４Ａおよび第２キャップ絶縁膜１４Ｂは、例えば、窒化シリコン膜、酸化シリコン膜等の絶縁膜で形成される。
次いで、上記第１ゲート電極１３Ａの側壁および第２ゲート電極１３Ｂの側壁のそれぞれに、第１サイドウォール絶縁膜１５Ａおよび第２サイドウォール絶縁膜１５Ｂを形成する。これらのサイドウォール絶縁膜は、同一プロセスによって形成される。例えば、第１ゲート電極１３Ａおよび第２ゲート電極１３Ｂを被覆するサイドウォール形成膜を成膜した後、第１ゲート電極１３Ａおよび第２ゲート電極１３Ｂのそれぞれの側壁に上記サイドウォール形成膜を残すことで形成される。このサイドウォール形成膜は、例えば、窒化シリコン膜で形成される。もしくは、窒化シリコン膜以外の絶縁膜であってもよい。例えば酸化シリコン膜、酸窒化シリコン膜、酸化シリコン膜と窒化シリコン膜の２層構造もしくは３層構造であってもよい。
次に、イオン注入法によって、上記第１ゲート電極１３Ａの両側の上記半導体基板１１にソース・ドレインとなる第１拡散層１６Ａ，１７Ａを形成する。同時に、上記第２ゲート電極１３Ｂの両側の上記半導体基板１１にソース・ドレインとなる第２拡散層１６Ｂ，１７Ｂを形成する。このとき、上記第１拡散層１７Ａと上記第２拡散層１６Ｂは共通の拡散層１８として形成される。
【００６１】
このようにして、上記半導体基板１１に第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂを形成する。
【００６２】
次に、図７（３）に示すように、上記半導体基板１１上に、上記第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂを被覆する第１層間絶縁膜４１を形成する。この成膜には、例えば化学気相成長（ＣＶＤ）法などの成膜方法を用いる。この第１層間絶縁膜４１は、通常の半導体プロセスで用いる層間絶縁膜材料で形成される。例えば酸化シリコン系絶縁膜（例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＳｉＯ2、ＮＳＧ、ＰＳＧ等）で形成される。もしくは、ポリパラキシリレン、ポリアリールエーテル等の有機絶縁膜であってもよい。ここで重要なのは、上記第１サイドウォール絶縁膜１５Ａおよび第２サイドウォール絶縁膜１５Ｂの少なくとも最表面の形成材料に対して選択的にエッチング可能な材料であることが必要である。
【００６３】
次に、図７（４）に示すように、上記第１層間絶縁膜４１上にレジスト膜６１を形成する。その後、リソグラフィー技術によって、抵抗変化素子が形成される領域（共通の拡散層１８）上の上記レジスト膜６１に開口部６２を形成する。このレジスト膜６１をエッチングマスクに用いたエッチング（例えばドライエッチング）によって、第１層間絶縁膜４１に開口部４２を形成する。この開口部４２の図面奥行き方向は、上記第１ＭＯＳトランジスタ２と第２ＭＯＳトランジスタ３の活性化領域上、もしくは、この活性化領域とこの活性化領域の周囲に形成されている素子分離領域３１上に形成されている。したがって、上記活性化領域に隣接する別の活性化領域にはみ出して形成されることはない。
その後、上記レジスト膜６１を除去する。なお、図面は、レジスト膜６１を除去する直前の状態を示している。
【００６４】
次に、図８（５）に示すように、上記開口部４２の内面および上記第１層間絶縁膜４１上にバリアメタル層２６を形成する。さらに、上記開口部４２を埋め込むように第１電極を形成するための電極形成膜３２を形成する。上記バリアメタル層２６は、例えば窒化チタン膜、もしくはチタン膜（下層）と窒化チタン膜（上層）の積層膜で形成される。このバリアメタル層２６は、上記チタン系材料のほかに、タンタル系材料で形成することもできる。上記電極形成膜３２は、通常の半導体プロセスの配線で用いる材料が用いられる。例えば、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、コバルト、ニッケル、金属シリサイド等を用いることができる。なお、必ずしも上記バリアメタル層２６を形成しなくともよい。このバリアメタル層２６は、第１電極側の金属が外方に拡散するのを防ぐとともに、外部からの水分等の腐食成分が第１電極側に侵入するのを防ぐためのものである、これらの問題が発生しない材料で上記電極形成膜３２が形成される場合には上記バリアメタル層２６を形成する必要はない。上記バリアメタル層２６を形成しなくともよい場合は、例えば、電極形成膜３２が、例えば、シリコン系半導体材料、窒化物材料、金属シリサイド材料等で形成されている場合である。
上記バリアメタル層２６、電極形成膜３２の成膜には、例えばスパッタ法、化学気相成長法等の既存の成膜方法を採用することができる。
【００６５】
次に、図８（６）に示すように、上記電極形成膜３２および上記バリアメタル層２６をエッチバックする。このエッチバックには反応性イオンエッチング等の異方性ドライエッチング技術が用いられ、上記電極形成膜３２および上記バリアメタル層２６の上面の面積が所望の面積となるまで行う。このようにして、上記第１サイドウォール絶縁膜１５Ａと上記第２サイドウォール絶縁膜１５Ｂとの間で、上記共通の拡散層１８上に、上記電極形成膜３２および上記バリアメタル層２６からなる第１電極２１が形成される。
【００６６】
次に、図９（７）に示すように、上記第１電極２１上の上記開口部４２に抵抗変化層２２を形成する。この抵抗変化層２２を形成するには、例えば、第１電極２１側に金属酸化物からなる記憶層２４を形成した後、この記憶層２４上に、記憶層２４に金属イオンを供給もしくはこの記憶層２４に供給した金属イオンを受給するイオン源層２５を形成する。
まず、上記開口部４２の内面に上記記憶層２４を形成する。このとき、記憶層２４は、図示はしていないが、上記第１層間絶縁膜４１上にも形成される。
上記記憶層２４は、ガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、もしくはそれらの混合材料で形成する。これらの酸化物は、化学量論的に酸素を多く含むもの、もしくは少なく含むものも含む。
【００６７】
次いで、上記記憶層２４上に、例えば上記開口部４２を埋め込むようにイオン源層２５を形成する。
上記イオン源層２４は、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンのカルコゲナイド元素から選択されるいずれかの元素とを含む膜で形成する。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等から選択される膜を形成する。
上記各膜の成膜方法は、例えばスパッタ法、化学気相成長法、原子層堆積法等の通常の半導体製造プロセスで用いられている成膜方法を用いることができる。
例えば、上記記憶層２４をガドリウム酸化物で形成する場合、直接、ガドリウム酸化物を成膜してもよく、またはガドリウム膜を形成した後、このガドリウム膜を酸化させて形成することもできる。このように、成膜工程と酸化工程を行って形成することもできる。
続いて、上記イオン源層２５および上記記憶層２４を、例えばエッチバックやＣＭＰ法等を用いて、上記第１層間絶縁膜４１表面を露出させる。これによって、上記第１層間絶縁膜４１上に形成された上記記憶層２４および上記イオン源層２５の余剰な部分は除去され、上記開口部４２内の上記第１電極２１上に記憶層２４およびイオン源層２５からなる抵抗変化層２２が形成される。
このようにして、上記第１サイドウォール絶縁膜１５Ａと上記第２サイドウォール絶縁膜１５Ｂの間で上記共通の拡散層１８上に抵抗変化素子４の第１電極２１と抵抗変化層２２が形成される。
【００６８】
次に、図９（８）に示すように、上記第１層間絶縁膜４１上に、上記抵抗変化層２２を被覆する第２層間絶縁膜４３を形成する。この第２層間絶縁膜４３は、上記第１層間絶縁膜４１と同様な材料を用い、同様な成膜方法を形成することができる。
【００６９】
次に、図１０（９）に示すように、上記第２層間絶縁膜４３上にレジスト膜６３を形成する。その後、リソグラフィー技術によって、抵抗変化素子の第２電極が形成される領域（抵抗変化層２２）上の上記レジスト膜６３に開口部６４を形成する。このレジスト膜６３をエッチングマスクに用いたエッチング（例えばドライエッチング）によって、第２層間絶縁膜４３に開口部４４を形成する。上記第２電極がプレート配線を兼ねる場合には、上記レジスト膜６３のパターニングにおいて、プレート配線のパターニングを行えばよい。
その後、上記レジスト膜６３を除去する。なお、図面は、レジスト膜６３を除去する直前の状態を示している。
【００７０】
次に、図１０（１０）に示すように、上記開口部４４の内部に第２電極２３を形成する。この第２電極２３は、例えば、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、コバルト、ニッケル、金属シリサイド等を用いることができる。なお、開口部４４の内面にバリアメタル層（図示せず）を形成することが好ましい。
【００７１】
次に、図１１（１１）に示すように、上記第２層間絶縁膜４３上に、上記第２電極２３を被覆する第３層間絶縁膜４５を形成する。この第３層間絶縁膜４５は、上記第１層間絶縁膜４１と同様な材料を用い、同様な成膜方法を形成することができる。
次に、上記第３層間絶縁膜４５上にレジスト膜６５を形成する。その後、リソグラフィー技術によって、抵抗変化素子のビットコンタクト部が形成される領域（共通の拡散層１９）上の上記レジスト膜６５に開口部６６を形成する。このレジスト膜６５をエッチングマスクに用いたエッチング（例えばドライエッチング）によって、第３層間絶縁膜４５、第２層間絶縁膜４３、第１層間絶縁膜４１に開口部４６を形成する。
その後、上記レジスト膜６５を除去する。なお、図面は、レジスト膜６５を除去する直前の状態を示している。
【００７２】
次に、図１２（１２）に示すように、通常のプラグ形成技術および配線形成技術によって、上記開口部４６の内部および上記第３層間絶縁膜４５上に、バリアメタル層２７を介してビットコンタクト部２８およびビット線５１を形成する。一例として、上記第３層間絶縁膜４５上に第４層間絶縁膜（図示せず）を形成し、いわゆるデュアルダマシン法によって、上記ビットコンタクト部２８およびビット線５１を形成してもよい。また、開口部４６の内部にビットコンタクト部２８を形成した後、通常の配線形成技術によって、第３層間絶縁膜４５上に上記ビットコンタクト部２８に接続されるビット線５１を形成してもよい。このように、ビットコンタクト部２８、ビット線５１の形成方法は限定されない。
また、上記バリアメタル層２７は、例えば窒化チタン膜、もしくはチタン膜（下層）と窒化チタン膜（上層）の積層膜で形成される。このバリアメタル層２７は、上記チタン系材料のほかに、タンタル系材料で形成することもできる。上記ビットコンタクト部２８には、例えば、タングステン、銅等の通常の半導体製造プロセスで用いるプラグ材料を用いることができる。
上記バリアメタル層２７、ビットコンタクト部２８、ビット線５１を形成する各膜の成膜には、例えばスパッタ法、化学気相成長法等の既存の成膜方法を採用することができる。
【００７３】
なお、上記製造方法の第１例では、メモリ部以外の部分の回路について記載を省略しているが、さまざまなロジック回路とも組み合わせて形成することが可能である。
また、上記半導体基板１１の範疇としては、例えば半導体基板であるシリコン基板はもとより、例えば層間絶縁膜上に形成された半導体層、例えばシリコン層も含まれる。また選択トランジスタとなる上記第１ＭＯＳトランジスタ２Ａおよび上記第２ＭＯＳトランジスタ２Ｂは、上記シリコン層に形成されたものであってもよい。また、半導体基板に限らず、ＬＣＤディスプレイなどが形成されるガラス基板など、同様に効果が得られるものであれば、使用が可能である。
【００７４】
上記半導体記憶装置の製造方法の第１例では、第１、第２ゲート電極１３Ａ、１３Ｂの各側壁に形成された第１、第２サイドウォール絶縁膜１５Ａ、１５Ｂ間に、第１、第２ＭＯＳトランジスタ２Ａ、２Ｂの共通の拡散層１８に接続された抵抗変化素子４が形成される。このため、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗も、所望の値に制御することが可能である。このため、ＭＯＳトランジスタ２のオン抵抗ＲTrと配線等の抵抗ＲLとを合わせた抵抗値を（ＲTr＋ＲL）とし、抵抗変化素子の抵抗値をＲとして、（ＲTr＋ＲL）＜＜Ｒとすることが実現でき、抵抗変化素子の消去動作を安定して行うことができるようになる。
よって、信頼性の高い半導体記憶装置１（１Ａ）を提供できるという利点がある。
【００７５】
［半導体記憶装置の製造方法の第２例］
次に、本発明の第２実施の形態に係る半導体記憶装置の製造方法の第２例を、図１３〜図２０の製造工程断面図によって説明する。各図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００７６】
図１３（１）に示すように、シリコン（Ｓｉ）基板に素子分離領域３１を形成する。上記には、例えばシリコン半導体基板を用いる。また上記素子分離領域３１は、例えばＳＴＩ（Shallow Trench Isolation）構造、ＬＯＣＯＳ構造等で形成することができる。その形成方法は、通常の半導体プロセスで行われている方法を用いることができる。
【００７７】
次に、図１３（２）に示すように、既存のトランジスタの形成方法によって、選択トランジスタ（選択素子）となる第１ＭＯＳトランジスタ２Ａおよび第２ＭＯＳトランジスタ２Ｂを形成する。
上記第１ＭＯＳトランジスタ２Ａおよび第２ＭＯＳトランジスタ２ＢはＮ型ＭＯＳトランジスタを用いても、Ｐ型ＭＯＳトランジスタを用いてもよい。
すなわち、上記半導体基板１１の表面にゲート絶縁膜１２を介して第１ゲート電極１３Ａおよび第２ゲート電極１３Ｂを形成する。上記第１ゲート電極１３Ａおよび上記第２ゲート電極１３Ｂのそれぞれの上部には、第１キャップ絶縁膜１４Ａおよび第２キャップ絶縁膜１４Ｂが形成されている。この第１キャップ絶縁膜１４Ａおよび第２キャップ絶縁膜１４Ｂは、例えば、窒化シリコン膜、酸化シリコン膜等の絶縁膜で形成される。
次いで、上記第１ゲート電極１３Ａの側壁および第２ゲート電極１３Ｂの側壁のそれぞれに、第１サイドウォール絶縁膜１５Ａおよび第２サイドウォール絶縁膜１５Ｂを形成する。これらのサイドウォール絶縁膜は、同一プロセスによって形成される。例えば、第１ゲート電極１３Ａおよび第２ゲート電極１３Ｂを被覆するサイドウォール形成膜を成膜した後、第１ゲート電極１３Ａおよび第２ゲート電極１３Ｂのそれぞれの側壁に上記サイドウォール形成膜を残すことで形成される。このサイドウォール形成膜は、例えば、窒化シリコン膜で形成される。もしくは、窒化シリコン膜以外の絶縁膜であってもよい。例えば酸化シリコン膜、酸窒化シリコン膜、酸化シリコン膜と窒化シリコン膜の２層構造もしくは３層構造であってもよい。
次に、イオン注入法によって、上記第１ゲート電極１３Ａの両側の上記半導体基板１１にソース・ドレインとなる第１拡散層１６Ａ，１７Ａを形成する。同時に、上記第２ゲート電極１３Ｂの両側の上記半導体基板１１にソース・ドレインとなる第２拡散層１６Ｂ，１７Ｂを形成する。このとき、上記第１拡散層１７Ａと上記第２拡散層１６Ｂは共通の拡散層１８として形成される。
【００７８】
このようにして、上記半導体基板１１に第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂを形成する。
【００７９】
次に、図１４（３）に示すように、ソース・ドレインとなる各第１拡散層１６Ａ，１７Ａ、第２拡散層１６Ｂ，１７Ｂの表面にシリサイド層２０を形成する。このシリサイド層２０は、例えば、通常の半導体装置に用いるシリサイド材料で形成される。例えば、コバルトシリサイド、ニッケルシリサイド等の金属シリサイドを用いることができる。
上記シリサイド層２０の形成方法は、通常のシリサイド層の形成方法と同様に、全面にシリサイドを形成する金属膜を形成した後、熱処理を行い、シリサイドを形成する金属膜と半導体基板１１のシリコンとを反応させて、上記シリサイド層２０を形成する。その後、未反応の上記シリサイドを形成する金属膜を、例えばウエットエッチングによって除去する。
【００８０】
次に、図１４（４）に示すように、上記半導体基板１１上に、上記第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂを被覆する第１層間絶縁膜４１を形成する。この成膜には、例えば化学気相成長（ＣＶＤ）法などの成膜方法を用いる。この第１層間絶縁膜４１は、通常の半導体プロセスで用いる層間絶縁膜材料で形成される。例えば酸化シリコン系絶縁膜（例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）、ＳｉＯ2、ＮＳＧ、ＰＳＧ等）で形成される。もしくは、ポリパラキシリレン、ポリアリールエーテル等の有機絶縁膜であってもよい。ここで重要なのは、上記第１サイドウォール絶縁膜１５Ａおよび第２サイドウォール絶縁膜１５Ｂの少なくとも最表面の形成材料に対して選択的にエッチング可能な材料であることが必要である。
【００８１】
次に、図１５（５）に示すように、上記第１層間絶縁膜４１上にレジスト膜６１を形成する。その後、リソグラフィー技術によって、抵抗変化素子が形成される領域（共通の拡散層１８）上の上記レジスト膜６１に開口部６２を形成する。このレジスト膜６１をエッチングマスクに用いたエッチング（例えばドライエッチング）によって、第１層間絶縁膜４１に開口部４２を形成する。この開口部４２の図面奥行き方向は、上記第１ＭＯＳトランジスタ２Ａと第２ＭＯＳトランジスタ２Ｂの活性化領域上、もしくは、この活性化領域とこの活性化領域の周囲に形成されている素子分離領域３１上に形成されている。したがって、上記活性化領域に隣接する別の活性化領域にはみ出して形成されることはない。
その後、上記レジスト膜６１を除去する。なお、図面は、レジスト膜６１を除去する直前の状態を示している。
【００８２】
次に、図１５（６）に示すように、上記開口部４２の内面および上記第１層間絶縁膜４１上にバリアメタル層２６を形成する。さらに、上記開口部４２を埋め込むように第１電極を形成するための電極形成膜３２を形成する。上記バリアメタル層２６は、例えば窒化チタン膜、もしくはチタン膜（下層）と窒化チタン膜（上層）の積層膜で形成される。このバリアメタル層２６は、上記チタン系材料のほかに、タンタル系材料で形成することもできる。上記電極形成膜３２は、通常の半導体プロセスの配線で用いる材料が用いられる。例えば、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、コバルト、ニッケル、金属シリサイド等を用いることができる。なお、必ずしも上記バリアメタル層２６を形成しなくともよい。このバリアメタル層２６は、第１電極側の金属が外方に拡散するのを防ぐとともに、外部からの水分等の腐食成分が第１電極側に侵入するのを防ぐためのものである、これらの問題が発生しない材料で上記電極形成膜３２が形成される場合には上記バリアメタル層２６を形成する必要はない。上記バリアメタル層２６を形成しなくともよい場合は、例えば、電極形成膜３２が、例えば、シリコン系半導体材料、窒化物材料、金属シリサイド材料等で形成されている場合である。
上記バリアメタル層２６、電極形成膜３２の成膜には、例えばスパッタ法、化学気相成長法等の既存の成膜方法を採用することができる。
【００８３】
次に、図１６（７）に示すように、上記電極形成膜３２および上記バリアメタル層２６をエッチバックする。このエッチバックには反応性イオンエッチング等の異方性ドライエッチング技術が用いられ、上記電極形成膜３２および上記バリアメタル層２６の上面の面積が所望の面積となるまで行う。このようにして、上記第１サイドウォール絶縁膜１５Ａと上記第２サイドウォール絶縁膜１５Ｂとの間で、上記共通の拡散層１８のシリサイド層２０上に、上記電極形成膜３２および上記バリアメタル層２６からなる第１電極２１が形成される。
【００８４】
次に、図１６（８）に示すように、上記第１電極２１上の上記開口部４２に抵抗変化層２２を形成する。この抵抗変化層２２を形成するには、例えば、第１電極２１側に金属酸化物からなる記憶層２４を形成した後、この記憶層２４上に、記憶層２４に金属イオンを供給もしくはこの記憶層２４に供給した金属イオンを受給するイオン源層２５を形成する。
なお、上記抵抗変化層２２は、記憶層２４とイオン源層２５とで形成されるが、この場合は、実質的に抵抗が変化するのは上記記憶層２４となる。
まず、上記開口部４２の内面に上記記憶層２４を形成する。このとき、記憶層２４は、図示はしていないが、上記第１層間絶縁膜４１上にも形成される。
上記記憶層２４は、ガドリウム酸化物、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、もしくはそれらの混合材料で形成する。これらの酸化物は、化学量論的に酸素を多く含むもの、もしくは少なく含むものも含む。
【００８５】
次いで、上記記憶層２４上に、例えば上記開口部４２を埋め込むようにイオン源層２５を形成する。
上記イオン源層２４は、銅、銀、亜鉛から選択されるいずれかの元素と、テルル、イオウ、セレンのカルコゲナイド元素から選択されるいずれかの元素とを含む膜で形成する。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等から選択される膜を形成する。
上記各膜の成膜方法は、例えばスパッタ法、化学気相成長法、原子層堆積法等の通常の半導体製造プロセスで用いられている成膜方法を用いることができる。
例えば、上記記憶層２４をガドリウム酸化物で形成する場合、直接、ガドリウム酸化物を成膜してもよく、またはガドリウム膜を形成した後、このガドリウム膜を酸化させて形成することもできる。このように、成膜工程と酸化工程を行って形成することもできる。
続いて、上記イオン源層２５および上記記憶層２４を、例えばエッチバックやＣＭＰ法等を用いて、上記第１層間絶縁膜４１表面を露出させる。これによって、上記第１層間絶縁膜４１上に形成された上記記憶層２４および上記イオン源層２５の余剰な部分は除去され、上記開口部４２内の上記第１電極２１上に記憶層２４およびイオン源層２５からなる抵抗変化層２２が形成される。
このようにして、上記第１サイドウォール絶縁膜１５Ａと上記第２サイドウォール絶縁膜１５Ｂの間で上記共通の拡散層１８上に抵抗変化素子４の第１電極２１と抵抗変化層２２が形成される。
【００８６】
次に、図１７（９）に示すように、上記第１層間絶縁膜４１上に、上記抵抗変化層２２を被覆する第２層間絶縁膜４３を形成する。この第２層間絶縁膜４３は、上記第１層間絶縁膜４１と同様な材料を用い、同様な成膜方法を形成することができる。
【００８７】
次に、図１７（１０）に示すように、上記第２層間絶縁膜４３上にレジスト膜６３を形成する。その後、リソグラフィー技術によって、抵抗変化素子の第２電極が形成される領域（抵抗変化層２２）上の上記レジスト膜６３に開口部６４を形成する。このレジスト膜６３をエッチングマスクに用いたエッチング（例えばドライエッチング）によって、第２層間絶縁膜４３に開口部４４を形成する。上記第２電極がプレート配線を兼ねる場合には、上記レジスト膜６３のパターニングにおいて、プレート配線のパターニングを行えばよい。
その後、上記レジスト膜６３を除去する。なお、図面は、レジスト膜６３を除去する直前の状態を示している。
【００８８】
次に、図１８（１１）に示すように、上記開口部４４の内部に第２電極２３を形成する。この第２電極２３は、例えば、タングステン、窒化タングステン、銅もしくはシリコン系半導体材料からなる。またはアルミニウム、モリブデン、コバルト、ニッケル、金属シリサイド等を用いることができる。なお、開口部４４の内面にバリアメタル層（図示せず）を形成することが好ましい。
【００８９】
次に、図１９（１２）に示すように、上記第２層間絶縁膜４３上に、上記第２電極２３を被覆する第３層間絶縁膜４５を形成する。この第３層間絶縁膜４５は、上記第１層間絶縁膜４１と同様な材料を用い、同様な成膜方法を形成することができる。
次に、上記第３層間絶縁膜４５上にレジスト膜６５を形成する。その後、リソグラフィー技術によって、抵抗変化素子のビットコンタクト部が形成される領域（共通の拡散層１９上）上の上記レジスト膜６５に開口部６６を形成する。このレジスト膜６５をエッチングマスクに用いたエッチング（例えばドライエッチング）によって、第３層間絶縁膜４５、第２層間絶縁膜４３、第１層間絶縁膜４１に開口部４６を形成する。
その後、上記レジスト膜６５を除去する。なお、図面は、レジスト膜６５を除去する直前の状態を示している。
【００９０】
次に、図２０（１３）に示すように、通常のプラグ形成技術および配線形成技術によって、上記開口部４６の内部および上記第３層間絶縁膜４５上に、バリアメタル層２７を介してビットコンタクト部２８およびビット線５１を形成する。一例として、上記第３層間絶縁膜４５上に第４層間絶縁膜（図示せず）を形成し、いわゆるデュアルダマシン法によって、上記ビットコンタクト部２８およびビット線５１を形成してもよい。また、開口部４６の内部にビットコンタクト部２８を形成した後、通常の配線形成技術によって、第３層間絶縁膜４５上に上記ビットコンタクト部２８に接続されるビット線５１を形成してもよい。このように、ビットコンタクト部２８、ビット線５１の形成方法は限定されない。
また、上記バリアメタル層２７は、例えば窒化チタン膜、もしくはチタン膜（下層）と窒化チタン膜（上層）の積層膜で形成される。このバリアメタル層２７は、上記チタン系材料のほかに、タンタル系材料で形成することもできる。上記ビットコンタクト部２８には、例えば、タングステン、銅等の通常の半導体製造プロセスで用いるプラグ材料を用いることができる。
上記バリアメタル層２７、ビットコンタクト部２８、ビット線５１を形成する各膜の成膜には、例えばスパッタ法、化学気相成長法等の既存の成膜方法を採用することができる。
【００９１】
なお、上記製造方法の第２例では、メモリ部以外の部分の回路について記載を省略しているが、さまざまなロジック回路とも組み合わせて形成することが可能である。
また、上記半導体基板１１の範疇としては、例えば半導体基板であるシリコン基板はもとより、例えば層間絶縁膜上に形成された半導体層、例えばシリコン層も含まれる。また選択トランジスタとなる上記第１ＭＯＳトランジスタ２Ａおよび上記第２ＭＯＳトランジスタ２Ｂは、上記シリコン層に形成されたものであってもよい。また、半導体基板に限らず、ＬＣＤディスプレイなどが形成されるガラス基板など、同様に効果が得られるものであれば、使用が可能である。
【００９２】
上記半導体記憶装置の製造方法の第２例では、第１，第２ゲート電極１３Ａ，１３Ｂの各側壁に形成された第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂ間に、第１，第２ＭＯＳトランジスタ２Ａ，２Ｂの共通の拡散層１８に接続された抵抗変化素子４が形成される。このため、抵抗変化素子と共通の拡散層との距離を短くすることができるため、配線抵抗成分を軽減することができる。また、各第１拡散層１６Ａ，１７Ａ、第２拡散層１６Ｂ，１７Ｂ上にシリサイド層２０を形成したことにより、第１電極２１と共通の拡散層１８とのコンタクト抵抗が低減される。すなわち、第１ＭＯＳトランジスタ２Ａおよび第２ＭＯＳトランジスタ２Ｂと、抵抗変化素子４との間の配線抵抗がさらに低減されることになる。さらに、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗を、所望の値に制御することが可能である。
よって、トランジスタのオン抵抗と配線抵抗との抵抗値の和と、抵抗変化素子４の抵抗値との差が大きくとれる。すなわち、抵抗変化素子の書き込み後の状態（低抵抗状態）の抵抗値を所望の値に制御することができるとともに、（ＲTr＋ＲL）＜＜Ｒとすることができるので、抵抗変化素子４の消去動作をさらに安定して行うことができるようになる。
よって、信頼性の高い半導体記憶装置１（１Ｂ）を提供できるという利点がある。
【００９３】
［半導体記憶装置の製造方法の第３例］
次に、上記半導体記憶装置の製造方法の第３例を、図２１の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００９４】
図２１に示すように、上記第１例〜第２例の半導体記憶装置の製造方法において、上記抵抗変化層２２を固体電解質膜で形成することができる。この固体電解質膜は、銀（Ａｇ）および銅（Ｃｕ）のうちのいずれかまたは両方と、硫化ゲルマニウム（ＧｅＳ）およびゲルマニウムセレン（ＧｅＳｅ）のうちのいずれかまたは両方を有するものである。
この場合、上記第１電極２１が形成された開口部４２の内部を埋め込むように固体電解質膜を形成し、第１層間絶縁膜４１上に形成された余剰な固体電解質膜を除去する。この固体電解質膜の除去には化学的機械研磨（ＣＭＰ）もしくはエッチバックを用いる。
上記抵抗変化層２２を形成する以外の工程は、前記第１例〜第２例の半導体記憶装置の製造方法と同様である。
【００９５】
上記抵抗変化層２２を固体電解質膜で形成した上記半導体記憶装置の製造方法の第３例では、前記第１例〜第２例の半導体記憶装置の製造方法と同様の作用効果が得られる。よって、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗を、所望の値に制御することが可能であるため、トランジスタのオン抵抗と配線抵抗との抵抗値の和と、抵抗変化素子４の抵抗値との差が大きくするような設定が可能なため、抵抗変化素子４の消去動作を安定して行うことができるようになる。
【００９６】
［半導体記憶装置の製造方法の第４例］
次に、上記半導体記憶装置の製造方法の第４例を、図２２の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【００９７】
図２２に示すように、上記第１例〜第２例の半導体記憶装置の製造方法において、上記抵抗変化層２２を金属酸化物膜で形成することができる。この金属酸化物膜は、例えば、酸化ニッケル、酸化チタン、酸化亜鉛、酸化ニオブ等の遷移金属元素の酸化物で形成される。または、上記第１電極２１側に酸化チタン膜を形成し、その上部に酸化ニッケルにチタンを添加したＴｉ：Ｎｉ酸化膜の２層構造の金属酸化膜で形成してもよい。さらには、コバルト酸化物膜とタンタル酸化物膜との積層構造としてもよい。
これらの酸化物は、化学量論的に酸素を多く含むもの、もしくは少なく含むものも含む。
もしくは、上記抵抗変化層２２は、例えば硫化銅（Ｃｕ2Ｓ）で形成されていてもよい。
【００９８】
上記抵抗変化層２２を金属酸化物膜もしくは硫化銅で形成した上記半導体記憶装置の製造方法の第４例では、前記第１例〜第２例の半導体記憶装置の製造方法と同様の作用効果が得られる。よって、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗を、所望の値に制御することが可能であるため、トランジスタのオン抵抗と配線抵抗との抵抗値の和と、抵抗変化素子４の抵抗値との差が大きくするような設定が可能なため、抵抗変化素子４の消去動作を安定して行うことができるようになる。
【００９９】
［半導体記憶装置の製造方法の変化例］
次に、上記半導体記憶装置の製造方法の第１例〜第４例の変形例を、図２３の概略構成断面図によって説明する。図面では、一例として、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタを一組として、隣接する二組を示した。
【０１００】
図２３に示すように、上記第１例〜第４例の半導体記憶装置の製造方法において、上記第２電極２３を形成した後、第２層間絶縁膜４３上に第２電極２３に接続するプレート配線５３を形成してもよい。図面は、一例として、第１例の場合を示した。上記プレート配線５３は、例えば、通常の半導体装置に用いる配線材料で形成される。例えば、銅、タングステン、アルミニウム等の金属配線を用いることができる。なお、通常の半導体装置の銅配線と同様に、銅配線の周囲にバリアメタル層（図示せず）を形成する。また、上記プレート配線５３は、例えばダマシン法を用いて形成することもできる。
【０１０１】
上記変形例では、第２電極２３に接続されるプレート配線５３が形成されていることから、第２層間絶縁膜４３に形成される配線層間を接続するプラグ（図示せず）と同時に上記第２電極２３を形成することができるようになる。また、第２層間絶縁膜４３上に形成される別の配線層（図示せず）と同時にプレート配線５３を形成することができるようになるので、プレート配線５３の取り回しの自由度が高められる。また、単独で第２電極２３、プレート配線５３を形成する必要がないので、工程数の増加を防ぐ。
【０１０２】
［半導体記憶装置のレイアウトの一例］
次に、本発明の半導体記憶装置のレイアウトの一例を、図２４の平面レイアウト図によって説明する。
【０１０３】
図２５に示すように、半導体基板１１には、第１ＭＯＳトランジスタ２（２Ａ）、第２ＭＯＳトランジスタ２（２Ｂ）が形成される複数行のアクティブ領域３０が素子分離領域３１によって分離されている。例えばメモリ素子アレイを構成する場合には、例えば数百ないし数万行のアクティブ領域３０が配置される。
【０１０４】
上記アクティブ領域３０には、第１ＭＯＳトランジスタ２（２Ａ）と第２ＭＯＳトランジスタ２（２Ｂ）を１組として、３組が直列に配置されている。ここでは一例として３組のＭＯＳトランジスタを示したが、例えばＤＲＡＭを構成する場合には、例えば数百ないし数万組が配置される。
【０１０５】
上記第１ＭＯＳトランジスタ２（２Ａ）の第１ゲート電極１３Ａの側壁には第１サイドウォール絶縁膜１５Ａが形成されている。同様に、上記第２ＭＯＳトランジスタ２（２Ｂ）の第２ゲート電極１３Ｂの側壁には第２サイドウォール絶縁膜１５Ｂが形成されている。上記第１ゲート電極１３Ａはワード線５２Ａの一部で形成され、上記第２ゲート電極１３Ｂはワード線５２Ｂの一部で形成されている。もちろん、ゲート電極上に接続するようにワード線を形成することもできる。上記ワード線５２Ａ，５２Ｂは、例えばアクティブ領域３０に対して直交する方向に配設されている。
【０１０６】
上記第１ゲート電極１３Ａの両側のアクティブ領域３０には、第１拡散層１６Ａ，１７Ａが形成されている。同様に、第２ゲート電極１３Ｂの両側のアクティブ領域３０には、第２拡散層１６Ｂ，１７Ｂが形成されている。このうち、第１拡散層１７Ａと第２拡散層１６Ｂとが共通の拡散層１８となっている。さらに第１拡散層１６Ａと第２拡散層１７Ｂとが共通の拡散層１９となっている。
【０１０７】
上記第１サイドウォール絶縁膜１５Ａと上記第２サイドウォール絶縁膜１５Ｂとの間の共通の拡散層１８上には、抵抗変化素子４が形成されている。
上記列方向に配列されている各抵抗変化素子４に接続するプレート配線５３が配置されている。このプレート配線５３は、例えば平面レイアウト上、上記ワード線５２Ａ，５２Ｂ間の上方に配設されているので、一部が重なり合っていてもよい。
【０１０８】
上記第１ＭＯＳトランジスタ２（２Ａ）と第２ＭＯＳトランジスタ２（２Ｂ）間の共通の拡散層１９上には、この共通の拡散層１９に接続されるビットコンタクト部２８が形成されている。さらに上記ビットコンタクト部２８に接続するビット線５１が上記ワード線５２Ａ，５２Ｂに直交する方向に配設されている。
上記のように半導体記憶装置１がレイアウトされている。
【０１０９】
上記半導体記憶装置１では、上記第１，第２ゲート電極１３Ａ，１３Ｂのそれぞれに形成された上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂ間に、第１，第２ＭＯＳトランジスタ２Ａ，２Ｂの共通の拡散層１８に接続された抵抗変化素子４を有する。このため、抵抗変化素子４の抵抗変化層２２と共通の拡散層１８との距離が短くなり、従来よりも配線抵抗の成分が低減される。また、上記第１，第２サイドウォール絶縁膜１５Ａ，１５Ｂの各膜厚を所望の値にすることで、抵抗素子の書き込み後の抵抗を、所望の値に制御することが可能である。
したがって、抵抗変化素子の書き込み後の状態（低抵抗状態）の抵抗値を所望の値に制御することができるとともに、（ＲTr＋ＲL）＜＜Ｒとなるように制御できるので、抵抗変化素子４の消去動作を安定して行うことができるようになる。
よって、信頼性の高い半導体記憶装置１を提供できるという利点がある。
【符号の説明】
【０１１０】
１…半導体記憶装置、２（２Ａ）…第１ＭＯＳトランジスタ、２（２Ｂ）…第２ＭＯＳトランジスタ、４…抵抗変化素子、１１…半導体基板、１２…ゲート絶縁膜、１３Ａ…第１ゲート電極、１３Ｂ…第２ゲート電極、１５Ａ…第１サイドウォール絶縁膜、１５Ｂ…第１サイドウォール絶縁膜、１６Ａ，１７Ａ…第１拡散層、１６Ｂ，１７Ｂ…第２拡散層、１８…共通の拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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