(57)【要約】【課題】急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能とする。【解決手段】シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することを特徴とするシリコンウェーハの製造方法。
【請求項２】
最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することを特徴とするシリコンウェーハの製造方法。
【請求項３】
前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とすることを特徴とする請求項１または２記載のシリコンウェーハの製造方法。
【請求項４】
前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７〜１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定されることを特徴とする請求項１から３のいずれか記載のシリコンウェーハの製造方法。
【請求項５】
請求項１から４のいずれか記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。
【請求項６】
請求項５記載のシリコンウェーハにおいて、１０００℃、１６時間の熱処理後に、酸素析出密度が１×１０４個／ｃｍ２以下とされてなることを特徴とするシリコンウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンウェーハおよびその製造方法に係り、特に、高い内部応力が発生する熱処理に供されるシリコンウェーハの反り等変形発生防止に用いて好適な技術に関する。
【背景技術】
【０００２】
デバイスプロセスでの熱プロセスは低温処理、高温処理が多数用いられるため、エピタキシャルウェーハを用いた場合でも基板ウェーハに酸素析出形成が起こる。従来、この酸素析出物はプロセス中に起こる可能性がある金属不純物捕獲(ゲッタリング)に有効であり、酸素析出物形成は望まれていた。
【０００３】
ところが、最近のデバイス製造プロセスでは急速昇降温工程が多数用いられてきており、デバイスプロセス中の熱処理における応力負荷が増大している。特に、デバイスの高集積化によりこのような急速昇降温工程がよりいっそう短時間化、最高温度も高温化する傾向にある。４５ｎｍノード（ｈｐ６５）からはＦＬＡ（flash lamp annealing）、ＬＳＡ（Laser Spike  Anneal ）、ＬＴＰ（laser thermal process ）、Ｓｐｉｋｅ−ＲＴＡ（Rapid Thermal Annealing ）と呼ばれるアニール工程が用いられる場合がある。
【０００４】
このうち、ＦＬＡ熱処理ではウェーハを４００℃〜６００℃の初期温度に昇温しておき、Ｘｅランプ等の短波長の光を用いてウェーハ全面に光照射し、ウェーハ極表層のみを１１００℃以上シリコンの融点付近まで急速加熱・急冷する。また、熱処理時間はμ（マイクロ）秒からミリ秒の単位（オーダー）である。
【０００５】
ＦＬＡ処理に関する技術が以下の文献に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００８−５１５２００号公報
【特許文献２】特開２００８−９８６４０号公報
【０００７】
これらのような熱処理ではウェーハ表面と裏面に数１００℃の温度差が生じ、以前からおこなわれてきたＲＴＡに比べて非常に高い応力が負荷されることがある。具体的には、２０ＭＰａをこえるような熱応力が部分的に発生する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、これらのような急速昇降温工程では、酸素析出物が形成した場合、形成した析出物はサイズのばらつきが生じて、サイズの大きな析出物から転位（Slip）を発生し、ウェーハを局所的に反らすという問題が生じることがある。反りを起こすと、デバイスプロセスにおいて露光時に下地パターンとの重ね合わせズレが起こるため、デバイス歩留まりを低下させることになる。また、このように局所的に反りを起こしたウェーハの形状を元に戻すことは不可能である。
【０００９】
一方、デバイスプロセスにおいてボート傷・搬送傷を完全に抑制することは不可能である。上述したようなウェーハ変形を生じさせる転位（Slip）はこのボート傷・搬送傷からも発生する。このようなスリップ伸展は、ウェーハの酸素濃度・ボロン濃度が高い方が抑制することが知られている。
しかし、酸素濃度の増大、ボロン濃度の増大は、同時に、上記酸素析出形成を促進する効果がある。したがって、酸素析出形成によるウェーハ変形・反りの発生を抑制しつつ、同時に、プロセス起因のSlip発生を抑制させることは困難であった。
【００１０】
さらには、プロセス中で析出形成が進むことで、酸素が消費され、格子間酸素が減少する。この場合、発生した転位の伸展がさらに抑制できないことになり、ウェーハ強度がさらに低下することが考えられる。しかも、特許文献２の００４２段に記載されるように、不純物の拡散を抑制するためなどの理由により、ＦＬＡより後の工程においては７００℃以上の熱処理を行なわないなど、デバイス製造工程においては処理条件における制約が多いため、デバイス製造前のシリコンウェーハにおいてこのような問題を解決したいという要求があった。
【００１１】
本発明は、上記の事情に鑑みてなされたもので、高温におけるＤＺアニール処理を施してもバルク中での酸素析出形成がなく、さらにはデバイスプロセス中における酸素析出形成も抑制できるため、デバイスプロセスにおける局所的なウェーハ変形を防止でき、さらにデバイスプロセス中で析出形成が起こらず、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することを目的とする。
【課題を解決するための手段】
【００１２】
発明者らは、ＦＬＡ，Ｓｐｉｋｅ−ＲＴＡなど急速昇降温工程においては、処理温度（ピーク温度）が高く、極めて短時間の間に昇温・降温がおこなわれるため、ウェーハにかかる応力が大きくなり、酸素析出の際に伸展するスリップによりウェーハに反り等の変形が発生するので、これに耐え得るウェーハを提供する手段を探求した。まず、従来のような条件の厳しくない熱処理時において、ウェーハ変形防止の手段として採用してきたウェーハ中の酸素析出物によるスリップ伸長防止は、上記の熱処理における温度条件が過酷で厳しすぎるため、逆に酸素析出からのスリップ伸展がウェーハ変形の原因となるため、無効であることがわかった。また、ＦＬＡ，Ｓｐｉｋｅ−ＲＴＡにおいては、熱処理に供されるウェーハ種類の違いによりウェーハ中における応力（stress）の発生状態が異なるため、これらのウェーハ種類に対応した変形防止対策が必要であることがわかった。
【００１３】
具体的には、大きなストレスを発生するデバイス工程に供する前に、ウェーハ内部の酸素析出を抑制するように、インゴット引き上げ時における酸素濃度の設定と、引き上げ時に添加するドーパント濃度の設定と、析出核を溶解するＲＴＡ処理の条件を設定する。その結果、後述する実施例のように、これらの条件を適切に設定することにより、急速昇降温工程によってウェーハに発生する変形の原因となるスリップ抑制状態と、同時に急速昇降温工程以外の処理で問題となるボート傷・搬送傷から発生するスリップ伸展をも防止可能とする状態を実現できることを見出した。
【００１４】
本発明のシリコンウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上シリコンの融点以下で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより上記課題を解決した。
本発明において、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより上記課題を解決した。
本発明は、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とすることができる。
また、本発明のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７〜１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定されることがある。
また、本発明のシリコンウェーハにおいては、上記のいずれか記載のシリコンウェーハの製造方法により製造されたことができる。
本発明のシリコンウェーハは、１０００℃、１６時間の熱処理後に、酸素析出密度が１×１０４個／ｃｍ２以下とされてなることができる。
【００１５】
本発明のシリコンウェーハの製造方法は、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、早い引き上げ速度で引き上げられてＶｏｉｄ欠陥を有するＶ領域からなり、極めてＢＭＤのできやすいいわゆるアニールウェーハであっても、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解することにより、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセス急速昇降温熱処理に供した場合でも、変形が防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
【００１６】
急速昇降温工程の一例として、４５ｎｍノード（ｈｐ６５）で、ＭＯＳ  ＦＥＴのアニール工程があり、ここでは、従前のＲＴＡに比べて、より高温、短時間なアニールがおこなわれる。これは、図３に示すように、符号Ｍｏｓで示すＭＯＳ  ＦＥＴのソースＭｓ、ドレインＭｄに隣接し基板表面からの深さ（接合深さ）Ｘｉが２０ｎｍ程度と浅い不純物拡散領域である極浅接合Ｍｅｘにおいて、図４に示すような箱形の不純物プロファイル、つまり、極浅接合Ｍｅｘ領域内における不純物濃度の均一性と境界での急峻な変化状態の実現が必要だからである。このように、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（deactination）を避けるためである。
【００１７】
このように、４５ｎｍノード（ｈｐ６５）で要求される２０ｎｍを下回る接合深さＸｉを実現するために、ウェーハを４００℃〜６００℃以下の初期温度に昇温しておき、Ｘｅフラッシュランプ等の短波長の光を用いてウェーハ全面に光照射しミリ秒単位の熱処理時間でウェーハ極表層のみを９００℃〜１３５０℃程度まで急速加熱・急冷するＦＬＡや、ウェーハをホットプレート上で４００℃〜６００℃の初期温度に昇温しておき、連続発振レーザを照射してウェーハをスポット走査することで、μ秒からミリ秒熱処理時間となるように１１００℃以上シリコンの融点付近まで急速加熱・急冷するＬＳＡなどがおこなわれる。
ＦＬＡ、ＬＳＡにおいては、ｈａｌｏの不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。
【００１８】
上記のような条件とされたＦＬＡなどにおいては、熱処理時にウェーハで発生する内部応力が５０〜１５０ＭＰａというレベルに達することがある。本発明における急速昇降温工程としては、このＦＬＡに限らず、発生する内部応力が２０ＭＰａを超えるような条件の厳しい熱処理を全て対象とする。
【００１９】
また、ＦＬＡや、急速昇降温工程としてのＳｐｉｋｅ−ＲＴＡにおいては、温度条件が高く、昇温速度、降温速度が大きいため、上記のように大きな熱応力によりサイズの大きな酸素析出物からスリップ転位が発生する。
この結果、オーバーレイエラー（Overlay Error ）すなわち、デバイス製造における急速昇降温工程前後でおこなわれるフォトリソ工程でパターンの重ね合わせがずれてしまうという事態が生じる。
【００２０】
一例として、ＩＣ、ＬＳＩ等の製造に見られるようにシリコンウェーハにパターンを露光する場合は、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させウェーハ（薄板状ワーク）２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
【００２１】
図６においては、ウェーハ上で急速昇降温工程の前工程で形成したパターンに対して、急速昇降温工程の後工程で形成しようとするパターンを重ね合わせた際に発生した水平方向の変化量をウェーハ各点における矢印の長さで示している。露光時にはウェーハがステージ上に真空吸着されるが、この吸着されるウェーハに反り等の変形があると、吸着時に反りなどの変形が矯正された状態でステージにウェーハが固定されるため、ウェーハの矯正された変形分だけ前工程でウェーハ上に形成されたパターンが変形（水平移動）し、本来あるべき位置からずれてしまいオーバーレイエラーが生じると考えられる。
【００２２】
このウェーハの反りなどの変形は、サイズの大きな析出物から発生したスリップ転位によって生じると考えられる。反りなどの変形により、一定以上の変形が生じた場合には、この変形は矯正できないことから、当該ウェーハは排棄されることになり、デバイス収率が著しく低下するとともに、全体としてのデバイス製造コストが大幅に増大してしまう。
【００２３】
本願発明者らの知見として、このようなオーバーレイエラーは、発生するＢＭＤ（酸素析出物）の密度によってほぼ予測でき、図７に示すように、発生するＢＭＤ密度が５×１０４ 個／ｃｍ２ を超える程度で急激に変形が発生し、最大ずれ量が許容基準値である１０ｎｍを超えてしまう。図に示す最大ずれ量の増大は、スリップ発生量の増大に起因していると考えられる。
【００２４】
また、従来、ウェーハには酸素析出物によってゲッタリング能を付与してきたが、現実にゲッタリングが必要となる頻度、すなわち、重金属汚染が発生する頻度は、現状のデバイス製造工程においては極めて低い。これは、ゲッタリングを必要としていたφ２００ｍｍウェーハを主に使用していた製造ラインおよびこのラインが設置された環境における清浄度（異物の存在していない率）に対して、現在のφ３００ｍｍウェーハのそれ、またはφ４５０ｍｍウェーハのそれが極めて向上しているためである。従って、発生確率の低い汚染への対策であるゲッタリング能付与に比べて、ダイレクトにデバイス収率に影響を及ぼすオーバーレイエラーへの対策として、ＢＭＤを低減することを選択したものである。
【００２５】
また、同時に、ＦＬＡや、急速昇降温工程としてのＳｐｉｋｅ−ＲＴＡにおいては、リング状のサセプタがウェーハのエッジ部分とのみ接触するようにしてウェーハを支持した状態で、熱処理がおこなわれる。このため、＜４，０，０＞方向における反射鉱によるＸ線トポグラフィーで観測した際に、図８に示すような支持されているウェーハエッジ部分にスリップ転位が発生する。
【００２６】
このスリップ転位は支持部分付近、すなわち、ウェーハエッジ部分のみで、デバイス部分にかからない周縁部から３ｍｍ程度であれば、デバイス部分そのものに影響がないとは考えられるが、結果的に、このスリップからウェーハの割れが発生するなど、ウェーハ自体の強度が低下し、やはりデバイス収率の低下の原因となる。従来は酸素析出物でのスリップ伸長抑制が可能であったが、スリップ伸長効果のある酸素析出物があると、急速昇降温工程でのウェーハ変形によるオーバーレイエラーが生じてしまうため、この手法以外の対策が好ましい。
【００２７】
本願発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出したものである。
【００２８】
本発明のシリコンウェーハにおいては、シリコン単結晶がチョクラルスキー法により育成される際にＶｏｉｄ欠陥を有するシリコン単結晶を引き上げ可能な高速引き上げにより育成されたものである。
本発明においてＶｏｉｄ欠陥を有するとは、少なくとも、Ｇｒｏｗｎ−ｉｎ欠陥フリーではなく、ＣＯＰ欠陥などの結晶育成に伴って生る可能性のある欠陥を有しているＶ領域を有すること、つまり、ＣＯＰ発生領域を有することを意味し、このＶ領域を有していれば、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域を有していてもよいことを意味する。
【００２９】
また、本発明で、ＯＳＦ領域とは、乾燥酸素雰囲気で９００℃から１０００℃まで、昇温速度５℃／ｍｉｎで昇温した後、乾燥酸素雰囲気で１０００℃、１時間、その後、ウェット酸素雰囲気で１０００℃から１１５０℃まで昇温速度３℃／ｍｉｎで昇温した後、ウェット酸素雰囲気で１１５０℃、２時間、その後９００℃まで降温する熱処理後に、２μｍのライトエッチングを実施してＯＳＦ領域を顕在化させ、ＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２の領域を意味し、ＯＳＦ領域を排除可能とは、上述したようにＯＳＦ領域を顕在化させ、ＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２の領域が存在しない場合、ＯＳＦ領域が存在しない、すなわち、ＯＳＦ領域が排除可能と判断するものである。  
【００３０】
なお、Ｐｖ領域、Ｐｉ領域とは、チョクラルスキー法によりシリコン単結晶インゴットを育成し、前記インゴット内での格子間シリコン型点欠陥が支配的に存在する領域をＩ領域とし、空孔型点欠陥が支配的に存在する領域をＶ領域とし、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しない領域をＰ領域とするとき、前記Ｉ領域に隣接しかつ前記Ｐ領域に属し侵入型転位を形成し得る最低の格子間シリコン濃度未満の領域をＰｉ領域とし、前記ＯＳＦ領域に隣接しかつ前記Ｐ領域に属しＣＯＰを形成し得る空孔濃度以下の領域をＰｖ領域とする。
【００３１】
シリコンウェーハは、ＣＺ法により引き上げ炉内のシリコン融液からインゴットをボロンコフ（Voronkov）の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットを切出して作製される。一般的に、ＣＺ法により炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥（point defect）と点欠陥の凝集体（agglomerates：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と格子間シリコン型点欠陥という二つの一般的な形態がある。空孔は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔に起因する欠陥が空孔型点欠陥（ボイド欠陥）である。一方、シリコン結晶の格子点以外の位置（インタースチシャルサイト）に存在するシリコン原子が格子間シリコンである。このような格子間シリコンに起因する欠陥が格子間シリコン点欠陥である。
【００３２】
点欠陥は一般的にシリコン融液（溶融シリコン）とインゴット（固状シリコン）の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔又は格子間シリコンは拡散し、空孔の凝集体（vacancy agglomerates）であるＣＯＰ又は格子間シリコンの凝集体（interstitial agglomerates）である転位クラスタが形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。空孔型点欠陥の凝集体は前述したＣＯＰの他に、ＬＳＴＤ（Laser ScatteringTomograph Defects）又はＦＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含み、格子間シリコン型点欠陥の凝集体は前述したＬＤと呼ばれる欠陥を含む。ＦＰＤとは、インゴットを切出して作製されたシリコンウェーハを３０分間セコエッチング（Secco etching 、ＨＦ：Ｋ２Ｃｒ２Ｏ７ （０．１５ｍｏｌ／ｌ）＝２：１の混合液によるエッチング）したときに現れる特異なフローパターンを呈する痕跡の源であり、ＬＳＴＤとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。
【００３３】
ボロンコフの理論は、インゴットの引上げ速度をＶ（ｍｍ／分）、インゴットとシリコン融液の界面近傍のインゴット鉛直方向の温度勾配をＧ（℃／ｍｍ）とするときに、Ｖ／Ｇ（ｍｍ２／分・℃）を制御し、含まれる欠陥の数・種類を特定できるインゴットを成長させることである。
このＶ／Ｇの値が高い値から低い値と変化するのに対応して、上述したＶ領域、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域、Ｉ領域の順となる。
【００３４】
このような領域の境界となるＶ／Ｇの値は、Ｖ領域とＯＳＦ領域との境界となるしきい値、ＯＳＦ領域とＰｖ領域との境界となるしきい値、Ｐｖ領域とＰｉ領域との境界となるしきい値、Ｐｉ領域とＩ領域との境界となるしきい値の順に減少する。
このＶ／Ｇの値は、引き上げ炉上部におけるホットゾーンの構造等、各実機によって異なるが、ＣＯＰ密度、ＯＳＦ密度、ＢＭＤ密度、ＬＳＴＤ密度又はＦＰＤ、ライトエッチング欠陥密度などを測定することによって、判別可能である。
【００３５】
また、「ライトエッチング欠陥」とは、Ａｓ-Ｇｒｏｗｎのシリコン単結晶ウェーハを硫酸銅水溶液に浸漬した後自然乾燥し、窒素雰囲気中で９００℃、２０分程度の熱処理を行なうＣｕデコレーションを行ない、その後、試片表層のＣｕシリサイド層を除去するために、ＨＦ／ＨＮＯ３混合溶液中に浸漬して、表層を数十ミクロン程度エッチングして除去し、その後、ウェーハ表面を２μｍライトエッチング（クロム酸エッチング）し、光学顕微鏡を用いて検出される欠陥である。この評価手法によれば、結晶育成時に形成した転位クラスタをＣｕデコレーションすることで顕在化させ、転位クラスタを感度良く検出することができる。即ちライトエッチング欠陥には、転位クラスタが含まれる。
また、本発明において、「ＬＰＤ密度」とは、レーザ光散乱式パーティクルカウンター（ＳＰ１（surfscan SP1）：ＫＬＡ−Ｔｅｎｃｏｒ社製）を用いて検出される０．０９μｍサイズ以上の欠陥の密度である。
【００３６】
本発明においてＣＯＰを含むウェーハとは０．０９μｍ以上のＬＰＤ（Ｌｉｇｈｔ  ｐｏｉｎｔ  ｄｅｆｅｃｔ）数が１００個／ｗｆ以上のウェーハである。
本発明において、Ｖ領域からなるように引き上げるためには、例えば、Ｖ／Ｇが、０．２２以上とすることができる。
本発明におけるＤＺ処理を施すウェーハとしては、レーザ光散乱式パーティクルカウンター（ＳＰ１（ｓｕｒｆｓｃａｎ  ＳＰ１）：ＫＬＡ−Ｔｅｎｃｏｒ社製））で測定した際に、０．０９μｍ以上のサイズのＬＰＤ数が上記の範囲のウェーハが採用される。つまり、このようなＣＯＰを含むウェーハとは、窒素ドープして引き上げたインゴットからスライスされ、上記のようなウェーハ面内密度（ウェーハ全面での個数／ウェーハ面積）を有するＣＯＰが存在するものであり、全面Ｖｏｉｄ欠陥を含むウェーハとＯＳＦ−ｒｉｎｇも一部含むウェーハとをその対象とする。
本発明では、窒素ドープウェーハではＯＳＦ−ｒｉｎｇ領域がＶｏｉｄ領域に拡大する傾向が見られるが、ＯＳＦ領域やＰｖ領域等を含んでいてもよい。
【００３７】
本発明において、最高温度が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する引き上げ工程と、スライスされたウェーハにＨ２ やＡｒとされる非酸化性雰囲気による１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施しデバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程と、該ＤＺ処理工程前において、窒素を含まない非酸化性ガス雰囲気として、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有することにより、ＢＭＤの形成されやすい窒素を含むウェーハであっても、析出溶解熱処理工程において、窒素を含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
【００３８】
本発明は、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とすることにより、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
【００３９】
また、本発明のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７〜１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）となるように設定されることにより、引き上げ時の設定で高酸素濃度とされても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
【００４０】
また、本発明のシリコンウェーハにおいては、上記のいずれか記載のシリコンウェーハの製造方法により製造され、１０００℃、１６時間の熱処理後に、酸素析出密度が１×１０４個／ｃｍ２以下とされてなることで、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能なウェーハとすることができる。
【００４１】
なお、ウェーハまたはデバイス生産に係る製造工程においては、ウェーハの反り等の変形とエッジ部分のスリップ転位とは、スリップ長によって判断することができる。具体的には、後述するように、０．５〜２ｍｍを○、２〜５ｍｍを△、５〜１０ｍｍを×としてそれぞれを判別する。
【発明の効果】
【００４２】
本発明によれば、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセス急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンエピタキシャルウェーハを提供可能とすることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るシリコンエピタキシャルウェーハの製造方法の第１実施形態を示すフローチャートである。
【図２】本発明の実施形態のシリコンウェーハの製造方法を実施する際に使用されるＣＺ炉の縦断面模式図である。
【図３】ＭＯＳ  ＦＥＴを示す模式断面図である。
【図４】不純物濃度と接合深さとの関係において箱形の不純物プロファイルを示すグラフである。
【図５】従来の露光機におけるワークステージの断面図である。
【図６】オーバーレイエラーを示す平面図である。
【図７】ＢＭＤ密度とスリップ発生による最大ずれ量との関係を示すグラフである。
【図８】Ｘ線トポグラフィーによりウェーハエッジ部分のスリップ転位発生状態を示す図である。
【図９】本発明に係るシリコンウェーハの縁部を示す拡大断面図である。
【図１０】ＲＴＡ処理装置の一部を示す概念図である。
【発明を実施するための形態】
【００４４】
以下、本発明に係るシリコンウェーハおよびその製造方法の第１実施形態を、図面に基づいて説明する。
図１は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
【００４５】
本実施形態におけるシリコンウェーハの製造方法は、図１に示すように、製造条件設定工程Ｓ０と、引き上げ工程を含むウェーハ準備工程Ｓ１１と、析出溶解熱処理工程Ｓ３と、ＤＺ処理工程Ｓ１３と、を有し、製造されたシリコンエピタキシャルウェーハは、急速昇降温熱処理工程Ｓ５２を有するデバイス製造工程Ｓ５に供されるものとされる。
【００４６】
図１に示す製造条件設定工程Ｓ０は、デバイス製造工程Ｓ５に供されるウェーハの規格や、ウェーハ準備工程Ｓ１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件とＤＺ処理工程Ｓ１３の処理条件、および、これらに基づいた析出溶解熱処理工程Ｓ３の条件を設定するものとされる。特に、ウェーハを供する後工程としての半導体デバイスの製造工程Ｓ５におけるＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２に応じて、ウェーハで発生する応力とこの応力に対応して要求される酸素析出状態を所望の状態に設定するものとされ、析出溶解熱処理工程Ｓ３における処理条件を、デバイス工程Ｓ５において、シリコンウェーハが供される熱処理が、最高温度が１１００℃以上シリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇温冷却熱処理工程Ｓ５２の前後で、前フォトリソ工程Ｓ５１で形成されたパターンと、後フォトリソ工程Ｓ５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇温冷却熱処理工程Ｓ５２において、変形発生とスリップ発生を抑制可能な条件を設定することになる。
この製造条件設定工程Ｓ０は、ウェーハ準備工程Ｓ１における操業条件としては、引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度国倍Ｇとの比、Ｖ／Ｇの値、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
【００４７】
ウェーハ準備工程Ｓ１は、ＣＺ炉により、ＣＺ法で単結晶を引き上げるとともに、引き上げられたシリコンインゴットからスライス加工、および、面取り、研削、研磨、洗浄等の表面処理をおこなうことによってシリコンウェーハを準備する工程である。ここで、シリコンウェーハは径寸法φ３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
【００４８】
図２は、本発明の実施形態におけるシリコンウェーハの製造方法を実施するのに適したＣＺ炉の縦断面図である。
【００４９】
図２に示すＣＺ炉は、チャンバー内の中心部に配置されたルツボ１と、ルツボ１の外側に配置されたヒータ２と、ヒータ２の外側に配置された磁場供給装置９とを備えている。ルツボ１は、内側にシリコン融液３を収容する石英ルツボ１ａを外側の黒鉛ルツボ１ｂで保持する二重構造であり、ペディスタルと呼ばれる支持軸１ｃにより回転および昇降駆動される。
【００５０】
ルツボ１の上方には、円筒形状の熱遮蔽体７が設けられている。熱遮蔽体７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体７の厚みを下方に向かって漸増させるようにほぼストレート面に形成されている。
そして、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ種結晶Ｔを引き上げることにより、シリコン単結晶６を形成できるようになっている。
【００５１】
熱遮蔽体７は、ヒータ２およびシリコン融液３面からシリコン単結晶６の側面部への輻射熱を遮断するものであり、育成中のシリコン単結晶６の側面を包囲するとともに、シリコン融液３面を包囲するものである。熱遮蔽体７の仕様例を挙げると次のとおりである。
半径方向の幅Ｗは例えば５０ｍｍ、逆円錐台面である内面の垂直方向に対する傾きθは例えば２１°、熱遮蔽体７の下端の融液面からの高さＨ１は例えば６０ｍｍとする。
また、磁場供給装置９から供給される磁場は、水平磁場やカスプ磁場など採用することができ、例えば水平磁場の強度としては、２０００〜４０００Ｇ（０．２Ｔ〜０．４Ｔ）、より好ましくは２５００〜３５００Ｇ（０．２５Ｔ〜０．３５Ｔ）とされ、磁場中心高さが融液液面に対して−１５０〜＋１００ｍｍ、より好ましくは−７５〜＋５０ｍｍの範囲内になるように設定される。
【００５２】
ウェーハ準備工程Ｓ１においては、先ず、ルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。
次に、ＣＺ炉内を不活性ガス等の所定の雰囲気とするとともにその圧力を調整する。
次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して−７５〜＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配Ｇ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２〜０．１５程度に制御し、ＶをＶｏｉｄ欠陥が存在するＶ領域としてシリコン単結晶が引き上げ可能な速度である０．６５〜０．４２〜０．３３ｍｍ／分に制御する、といった条件を例示できる。
【００５３】
また、他の条件としては、石英ルツボの回転数を５〜０．２ｒｐｍとし、単結晶の回転速度を２０〜１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。更に磁場強度を３０００〜５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
【００５４】
図１に示す製造条件設定工程Ｓ０は、それぞれ以下のように設定する。
【００５５】
製造条件設定工程Ｓ０において、引き上げ工程における条件として、抵抗値が０．００１Ωｃｍ〜１ｋΩｃｍとなるようにボロン等がドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７〜１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）の範囲とし、Ｖｏｉｄ欠陥が存在するように引き上げ速度を設定するとともに、ＤＺ処理工程Ｓ１３における条件として、Ｈ２ やＡｒとされる非酸化性雰囲気、処理温度１１５０℃〜１３００℃、３０ｍｉｎ〜１６時間とし、析出溶解熱処理工程Ｓ３における条件として、処理温度９５０℃〜１２００℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする。
【００５６】
製造条件設定工程Ｓ０において、引き上げ工程における条件として、抵抗値が０．００１Ωｃｍ〜１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７〜１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ−ＡＳＴＭ）の範囲とし、Ｖｏｉｄ欠陥が存在するように引き上げ速度を設定するとともに、ＤＺ処理工程Ｓ１３における条件として、Ｈ２ やＡｒとされる非酸化性雰囲気、処理温度１１５０℃〜１３００℃、３０ｍｉｎ〜１６時間とし、析出溶解熱処理工程Ｓ３における条件として、処理温度１２２５℃〜１３５０℃の範囲、保持時間５ｓｅｃ〜１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ〜０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする。
【００５７】
図１に示す析出溶解熱処理工程Ｓ３は、上記の条件としてＲＴＡ処理装置１０にてＤＺ処理工程Ｓ１３の前工程として処理される。ＲＴＡ処理装置１０は、図１０に示すように、炉内に設けられたＳｉＣからなるリング状のエッジリング１１で周縁部を支持され水平状態とされたウェーハＷを、上記のように設定された雰囲気ガスＧ雰囲気とした状態で、透明石英等からなるアッパードーム１２を通して複数のランプ１３により加熱することで、ウェーハＷ内部の析出核となる元を溶解する。ＲＴＡ処理装置１０におけるランプ１３は、それぞれ金メッキなどの表面処理をされたリフレクタ１４内部に設けられており、また、ＳＵＳからなる壁部１５により、アッパードーム１２とロアードームとが接続されてこれらによりチャンバ（炉）が形成されている。
【００５８】
図１に示すＤＺ処理工程Ｓ１３は、例えば、縦型のバッチ炉によっておこなわれ、析出溶解熱処理工程Ｓ３によって溶解処理のされたウェーハに、Ｈ２ やＡｒとされる非酸化性雰囲気で、１１５０℃以上、３０ｍｉｎ以上とされる高温アニール処理を施すことにより、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅する。
【００５９】
このようにＤＺ処理工程Ｓ１３終了後のシリコンウェーハは、１０００℃、１６時間の熱処理をおこなった場合、ＢＭＤ（酸素析出物）密度が１×１０４個／ｃｍ２以下とされてなる。
【００６０】
図１に示すデバイス製造工程Ｓ５では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれ、Spike-RTA、ＦＬＡ等の急速昇温冷却熱処理工程Ｓ５２を有するものとされる。
【００６１】
図１に示す前フォトリソ工程Ｓ５１と後フォトリソ工程Ｓ５３においては、図５に示すように、ウェーハ１をワークステージ２上に真空吸着により保持固定し、フォトマスク３をワークステージ２より上方のマスクホルダ４に保持固定し、ワークステージ２を上昇させ薄板状ワーク１をフォトマスク３に密着させ、しかる後露光を行う。ウェーハ１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク３のパターンが焼き付けられる。
【００６２】
本実施形態におけるシリコンウェーハは、製造条件設定工程Ｓ０において、急速昇温冷却熱処理工程Ｓ５２における条件を考慮して、ウェーハ準備工程Ｓ１１における引き上げ条件、析出溶解熱処理工程Ｓ３、ＤＺ処理工程Ｓ１３の処理条件を決定し、これらの条件に従って、製造工程としての処理をおこなったため、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されることがないため、このような析出物に起因し、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがないため、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
【００６３】
なお、急速昇降温工程Ｓ５２としてＳｐｉｋｅ−ＲＴＡ処理を行う場合には、図１０に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
【００６４】
さらに、図９に示すように、ウェーハの表面Ｗ２２には、平坦面である主面Ｗ２３と、周縁部に形成された表面側面取り部Ｗ２４とが設けられている。また、裏面Ｗｒには、平坦面である主面Ｗ２７と、周縁部に形成された裏面側面取り部Ｗ２８とが設けられている。表面側面取り部Ｗ２４は、その周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ１が、裏面側面取り部Ｗ２８の周縁端Ｗｔからウェーハ半径方向内方に向けた方向の幅Ａ２よりも狭められている。表面側面取り部Ｗ２４の幅Ａ１は５０μｍから２００μｍの範囲が好ましい。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。
【００６５】
また、表面側面取り部Ｗ２４は、表面Ｗｕの主面Ｗ２３に対して傾斜する第一傾斜面Ｗ１１を有しており、裏面側面取り部Ｗ２８は、裏面Ｗｒの主面Ｗ２７に対して傾斜する第二傾斜面Ｗ１２を有している。第一傾斜面Ｗ１１の傾斜角度θ１は１０°から５０°の範囲が好ましく、第二傾斜面Ｗ１２の傾斜角度θ２は１０°から３０°の範囲が好ましく、更にθ１≦θ２とされていることが好ましい。
また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。
【００６６】
上記の端部構成とすることで、ウェーハハンドリング時における傷発生を低減することが可能となる。本実施形態においては、急速昇降温工程Ｓ５２での処理条件を設定することに加えて、このようなウェーハ周縁部において条件を設定することで、厳しい条件である急速昇降温工程Ｓ５２においてさらなる割れ発生防止を可能とするものである。
【実施例】
【００６７】
以下本発明に係る実施例を説明する。
【００６８】
＜実験例＞
【００６９】
窒素濃度、初期酸素濃度を表に示すように設定して引き上げられたＶｏｉｄ欠陥を含むＶ領域からなる直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
このシリコンウェーハに、析出溶解熱処理工程Ｓ３の条件を表にＲＴＡ条件として示すように設定してＲＴＡ処理をおこなった後、ＤＺ処理として、縦型バッチ炉において１０００℃、１６時間のアニール処理をおこなった。
【００７０】
さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
・デバイス製造工程における処理模擬
１ｓｔｅｐ；      ８５０℃  ３０分
２ｓｔｅｐ；    １０００℃    ３０分
３ｓｔｅｐ；    １０００℃    ６０分
４ｓｔｅｐ；      ８５０℃      ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
【００７１】
この結果を表にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃／１６ｈｒの顕在化熱処理後のライトエッチング２μｍ後に実施した。
【００７２】
また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
・縦型炉熱応力試験条件
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
【００７３】
【表１】
2010251471.tif 000003
【００７４】
ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
○；スリップ長０．５〜２ｍｍ
△；スリップ長２〜５ｍｍ
×；スリップ長５〜１０ｍｍ
【００７５】
サンプル1においては、低酸素基板適用により高温アニール処理中にBMD形成抑制、アニール処理後のRTA処理にてBMD起因のSlip発生なし。しかし低酸素基板なので、アニール処理後の縦型炉応力負荷試験にてSlip発生したのでＮＧ。
【００７６】
サンプル２においては、高温アニール処理中にBMD形成し、RTA処理にてSlip発生。酸素濃度が高く、縦型炉ボート傷からのSlipは抑制。したがってＮＧ。
【００７７】
サンプル３においては、RTA処理にて結晶育成時に形成した酸素析出核が容体化。その後のアニール処理にてもBMDの再形成がない。したがってＯＫ。
【００７８】
サンプル４，５、６、７も同様にＯＫ。
【００７９】
サンプル８においては、RTA処理時の窒化膜形成により空孔が注入され析出核が安定化。高温アニール処理中にBMD成長。したがってＮＧ。
【００８０】
サンプル９においては、RTA処理時の高速冷却にて空孔が凍結され、析出核が安定化。高温アニール処理中にBMDが成長。したがってＮＧ。
【００８１】
サンプル１０、１１，１２，１３においては、急冷却にて空孔凍結され析出エンハンス。したがってＮＧ。
【００８２】
サンプル１４においては、N-dopeウェーハでは結晶育成時に形成した酸素析出核が安定でありRTA処理の最高温度が低く場合、消滅せずアニール処理にてBMDの成長が起こった。したがってＮＧ。
【符号の説明】
【００８３】
Ｗ…シリコンウェーハ
【図１】
2010251471.tif 000004
【図２】
2010251471.tif 000005
【図３】
2010251471.tif 000006
【図４】
2010251471.tif 000007
【図５】
2010251471.tif 000008
【図６】
2010251471.tif 000009
【図７】
2010251471.tif 000010
【図８】
2010251471.tif 000011
【図９】
2010251471.tif 000012
【図１０】
2010251471.tif 000013