(57)【要約】【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。【選択図】図１
2010016316.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられる一対の不純物拡散層と、
前記一対の不純物拡散層間の前記半導体基板上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記一対の不純物拡散層上にそれぞれ設けられるコンタクトと、
を具備し、
前記ゲート電極及び前記コンタクトは、同じ材料から構成され、前記ゲート電極上端及び前記コンタクト上端は、前記半導体基板表面からの高さが一致することを特徴とする半導体装置。
【請求項２】
前記一対の不純物拡散層は、前記コンタクトと接触し、所定の不純物濃度を有する第１の領域と、この第１の領域を取り囲み、前記所定の不純物濃度より不純物濃度の低い第２の領域とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクト上及び前記ゲート電極上に設けられた層間絶縁膜と、
前記コンタクトと前記ゲート電極との間に設けられ、前記層間絶縁膜より誘電率の低い絶縁膜と、
をさらに具備することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記コンタクトと前記ゲート電極との間には、エアギャップが設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
半導体基板内に２つの不純物拡散層を形成する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜内に開口部を形成し、前記２つの不純物拡散層の表面を露出させる工程と、
前記ゲート絶縁膜上及び前記２つの不純物拡散層上に導電層を形成する工程と、
前記導電層を分離して、前記２つの不純物拡散層間の前記ゲート絶縁膜上にゲート電極を形成し、前記２つの不純物拡散層上に一対のコンタクトを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、電界効果トランジスタのゲート電極及びコンタクトの構造に関する。また、本発明は、その電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
ロジック回路や不揮発性半導体メモリ（例えば、フラッシュメモリ）などの半導体集積回路は、様々な電子機器に搭載されている。  
半導体集積回路の構成素子の１つとして、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が用いられている。ＭＯＳ（Metal-Oxide-Semiconductor）構造のＦＥＴ（以下、ＭＯＳＦＥＴ）は、半導体基板表面に形成されたゲート絶縁膜上に、ゲート電極が設けられた構造となっている。ゲート電極は、半導体基板上に堆積された層間絶縁膜に覆われている。ゲート電極上端と半導体基板表面との間には段差が生じ、この段差を解消するために、層間絶縁膜上面に、ＣＭＰ（Chemical Mechanical Polishing）法による平坦化処理が施される（例えば、特許文献１参照）。
【０００３】
ＣＭＰ法による平坦化処理の平坦性は、半導体基板表面に対する配線パターン（例えば、ゲート電極パターン）の被覆率に左右され、配線パターンの少ない部分では、層間絶縁膜上面の平坦性は保たれなくなり、シンニングやディッシングが発生する。これは、配線材料の残渣による配線間ショートや配線の断線などの配線不良の原因となる。
【０００４】
また、ゲート電極上端と半導体基板（ソース／ドレイン拡散層）表面の段差のため、コンタクト形成工程において、深さの異なったコンタクトホールを形成しなければならず、エッチング条件が複雑になる。これを回避するため、コンタクトホール／コンタクトの形成を、ゲート電極とソース／ドレイン拡散層とで別々の工程で実行する必要があり、製造工程数が増加してしまう。
【０００５】
半導体装置の製造工程において、ゲート絶縁膜を形成した後にゲート電極材をマスクとして、ソース／ドレイン拡散層を形成する手法が用いられる。この拡散層は、短チャネル効果を抑制するため、ＬＤＤ（Lightly doped drain）構造を有している。ＬＤＤ構造のソース／ドレイン拡散層は、シリサイド化合物と半導体基板内の高濃度のウェルとのショットキー現象を低減させる役割を持つため、不純物がドーピングされている。このドーピングされた不純物と半導体基板の構成原子とを結合させるためには、７００〜１１００℃の高温アニール処理が必要となる。
【０００６】
ゲート絶縁膜に高誘電体材料を用いた場合、この高温加熱工程によりゲート絶縁膜の特性が変化するため、ＭＯＳＦＥＴの駆動特性が劣化してしまう。
【特許文献１】特開平９−８２９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体装置の動作不良を防止でき、半導体装置の製造工程の簡略化できる技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に係る半導体装置は、半導体基板と、前記半導体基板内に設けられる一対の不純物拡散層と、前記一対の不純物拡散層間の前記半導体基板表面上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記一対の不純物拡散層上にそれぞれ設けられるコンタクトと、を具備し、前記ゲート電極及び前記コンタクトは、同じ材料から構成され、前記ゲート電極上端及び前記コンタクト上端は、前記半導体基板表面からの高さが一致することを備える。
【０００９】
本発明の例に係る半導体装置の製造方法は、半導体基板内に２つの不純物拡散層を形成する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜内に開口部を形成し、前記２つの不純物拡散層の表面を露出させる工程と、前記ゲート絶縁膜上及び前記２つの不純物拡散層上に導電層を形成する工程と、前記導電層を分離して、前記２つの不純物拡散層間の前記ゲート絶縁膜上にゲート電極を形成し、前記２つの不純物拡散層上に一対のコンタクトとを形成する工程とを備える。
【発明の効果】
【００１０】
本発明の例によれば、半導体装置の動作不良を防止でき、半導体装置の製造工程の簡略化できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の例を実施するためのいくつか形態について詳細に説明する。
【００１２】
１．  実施形態  
［１］  基本例  
（ａ）  構造  
図１を用いて、本発明の実施形態に係る半導体装置の構造について、説明する。
【００１３】
図１は、本実施形態に係る半導体装置の構造を示している。本実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１の（ａ）は、本実施形態のＭＯＳＦＥＴの平面構造を示し、図１の（ｂ）は平面構造のＡ−Ａ線に沿う断面構造を示し、図１の（ｃ）は、平面構造のＢ−Ｂ線に沿う断面構造を示している。Ａ−Ａ線に沿う断面はｘ−ｘ方向に沿う断面図であり、これはＭＯＳＦＥＴのチャネル長方向に対応する。また、Ｂ−Ｂ線に沿う断面はｙ−ｙ方向に沿う断面図であり、これはＭＯＳＦＥＴのチャネル幅方向に対応する。
【００１４】
図１に示すように、ＭＯＳＦＥＴは、半導体基板１内の素子分離領域ＳＴＩ（Shallow Trench Isolation）に取り囲まれたアクティブ領域内に形成される。アクティブ領域は、半導体基板１内に形成されたウェル領域（図示せず）内に設けられる。素子分離領域ＳＴＩ内には、素子分離絶縁膜１０が埋め込まれている。
【００１５】
アクティブ領域（半導体基板１）内には、ＭＯＳＦＥＴのソース／ドレイン領域として機能する２つの不純物拡散層２Ａ，２Ｂが設けられる。以下、この２つの不純物拡散層２Ａ，２Ｂのことを、ソース／ドレイン拡散層２Ａ，２Ｂと呼ぶ。
【００１６】
２つのソース／ドレイン拡散層２Ａ，２Ｂ間のアクティブ領域はチャネル領域となる。このチャネル領域の半導体基板１表面上に、ゲート絶縁膜３が設けられる。ゲート絶縁膜３は、例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ランタニウム（Ｌａ）、タンタル（Ｔａ）などのうち少なくとも１つを含む酸化物もしくは酸窒化物から構成される高誘電体絶縁膜である。ただし、高誘電体絶縁膜に限定されず、シリコン酸化膜やシリコン窒化膜など、他の絶縁膜をゲート絶縁膜３に用いても良い。
【００１７】
ゲート絶縁膜３上には、ゲート電極４が設けられる。ゲート電極４は、例えば、シリサイド層から構成される。ゲート電極となるシリサイド層は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）等のうち少なくとも１つの金属とシリコンとの化合物である。このゲート電極４のｘ方向（チャネル長方向）のサイズは、例えば、ゲート絶縁膜３のｘ方向（チャネル長方向）のサイズよりも小さい。
【００１８】
第１コンタクト５Ａ，５Ｂはゲート電極４を挟むように形成される。この第１コンタクト５Ａ，５Ｂは、ゲート絶縁膜３に形成された開口部を介して２つのソース／ドレイン拡散層２Ａ，２Ｂに直接接触してそれぞれ設けられる。この第１コンタクト５Ａ，５Ｂは、ゲート電極４と同時に形成され、ゲート電極４と同一材料から構成される。このため、第１コンタクト５Ａ，５Ｂは、例えば、シリサイド層から構成される。
【００１９】
このコンタクト５Ａ，５Ｂ上端とゲート電極４上端は、半導体基板１表面からの高さがほぼ一致している。
【００２０】
第１コンタクト５Ａ，５Ｂとソース／ドレイン拡散層２Ａ，２Ｂとを接触させるためのゲート絶縁膜３内の開口部は、素子分離絶縁膜１０の端部と接触しないように設けられている。これによれば、第１コンタクト５Ａ，５Ｂが素子分離絶縁膜１０と接触しないため、素子分離絶縁膜１０端部でのジャンクションリークが低減され、ＭＯＳＦＥＴの動作特性が向上する。
【００２１】
尚、ゲート電極４と第１コンタクト５Ａ，５Ｂは、同一の導電材料であればよく、シリサイドに限定されない。それらは、例えば、不純物を高濃度にドープした多結晶シリコンでも良いし、メタル材でも良い。
【００２２】
第１コンタクト５Ａ，５Ｂとソース／ドレイン拡散層２Ａ，２Ｂは、例えば、ソース／ドレイン拡散層２Ａ，２Ｂ内に設けられた不純物層６Ａ，６Ｂを経由して、電気的に接続される。不純物層６Ａ，６Ｂは、第１コンタクト５Ａ，５Ｂが含む不純物と同一の不純物を含み、第１コンタクト５Ａ，５Ｂがシリサイド層である場合には、この不純物層６Ａ，６ＢもＮｉ、Ｃｏ、Ｔｉ、Ｗ及びＭｏなどのうち少なくとも１つを含む。半導体基板１が、シリコン基板である場合には、半導体基板１表面がサリサイド化され、不純物層６Ａ，６Ｂもシリサイド層となる。
【００２３】
不純物層（第１の領域）６Ａ，６Ｂの不純物濃度は、ソース／ドレイン拡散層２Ａ，２Ｂ内の不純物層６Ａ，６Ｂ以外の領域（第２の領域）の不純物濃度よりも高い。このため、この不純物層６Ａ，６Ｂの抵抗率は、ソース／ドレイン拡散層２Ａ，２Ｂの抵抗率よりも低く、第１コンタクト５Ａ，５Ｂとソース／ドレイン拡散層２Ａ，２Ｂとの間の接触抵抗を低減できる。このように、ソース／ドレイン拡散層２Ａ，２Ｂは、不純物濃度が高い領域（不純物層６Ａ，６Ｂ）とその領域を取り囲む不純物濃度が低い領域とを有する、いわゆる、ＬＤＤ構造となっている。
【００２４】
第１コンタクト５Ａ，５Ｂとゲート電極４は、例えば、絶縁膜１１に覆われる。コンタクト５Ａ，５Ｂとゲート電極４との間は、この絶縁膜１１によって埋め込まれている。  
第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣは、第１コンタクト５Ａ，５Ｂ上及びゲート電極４上にそれぞれ設けられ、これらと電気的に接続される。第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣは、第１コンタクト５Ａ，５Ｂ及びゲート電極４を覆う絶縁膜１１及び層間絶縁膜１２，１３（例えば、酸化シリコン）内に埋め込まれる。第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣは、例えば、Ｍｏ、Ｗ、Ａｌ及び銅（Ｃｕ）などのメタル材のいずれか１つからなる。第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣは、層間絶縁膜１３内に設けられた配線層ＭＬＡ，ＭＬＢ，ＭＬＣ（例えば、Ａｌ又はＣｕ）に接続される。  
尚、第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣは、層間絶縁膜１２，１３内のコンタクトホール内に形成されたバリアメタル（例えば、窒化チタン（ＴｉＮ））を経由して、ゲート電極４及び第１コンタクト５Ａ，５Ｂと接続されても良い。また、ここでは、１つの第１コンタクト５Ａ，５Ｂ及び１つのゲート電極４に対して、１つの第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣを設けた例を図示している。但し、それに限定されず、１つの第１コンタクト５Ａ，５Ｂ及び１つのゲート電極４に対して、複数の第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣを設けても良い。
【００２５】
このように、本実施形態のＭＩＳトランジスタＭＯＳＦＥＴにおいて、配線層ＭＬＡ，ＭＬＢとソース／ドレイン拡散層２Ａ，２Ｂとの間には、シリサイドが用いられているコンタクト５Ａ，５Ｂとメタル材が用いられているコンタクトＣＰＡ，ＣＰＢが設けられている。第１コンタクト５Ａ，５Ｂが設けられた層と第２コンタクトＣＰＡ，ＣＰＢが設けられた層をそれぞれ異なる配線層とした場合、第１コンタクト５Ａ，５Ｂとゲート電極４とは同じ配線層内に設けられ、第２コンタクトＣＰＡ，ＣＰＢは第１コンタクト５Ａ，５Ｂより上層に設けられた多層配線構造となる。
【００２６】
本発明の実施形態に係るＭＯＳＦＥＴは、ゲート電極４とソース／ドレイン拡散層に接触するコンタクト（第１コンタクト）５Ａ，５Ｂは同じ材料から構成されることを特徴とする。本実施形態のように、同じ材料から構成されるゲート電極４及びコンタクト５Ａ，５Ｂは、同じ配線層内に設けられ、同時工程で形成される。  
さらに、本実施形態のゲート電極４及びコンタクト５Ａ，５Ｂにおいて、ゲート電極４上端の半導体基板１表面からの高さとソース／ドレイン拡散層上に設けられたコンタクト５Ａ，５Ｂ上端の半導体基板１表面からの高さが、ほぼ一致する。つまり、本実施形態のＭＯＳＦＥＴにおいて、ゲート電極４上端とコンタクト５Ａ，５Ｂ上端との段差が小さくなる。
【００２７】
このように、ソース／ドレイン拡散層上には配線パターン（コンタクト５Ａ，５Ｂ）が設けられているため、アクティブ領域内の被覆率が向上し、さらに層間絶縁膜１２，１３上面の段差は小さくなる。それゆえ、層間絶縁膜１２，１３にＣＭＰ法による平坦化処理を施しても、ソース／ドレイン拡散層２Ａ，２Ｂ及びゲート電極４上方の絶縁膜１２，１３に、ディッシング及びシニングは発生しない。この結果として、配線材料の残渣や配線材料の過剰研削を抑制でき、配線間ショートや断線などの配線不良を防止できる。
【００２８】
また、ゲート電極４上端と第１コンタクト５Ａ，５Ｂ上端の半導体基板１表面からの高さが一致するため、ゲート電極４及び第１コンタクト５Ａ，５Ｂにそれぞれ接触する第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣを同時に形成できる。つまり、コンタクトホールの深さ方向の寸法が同じであるため、加工制御も容易になり、同じエッチング条件でゲート電極４及び第１コンタクト５Ａ，５Ｂ表面に達するコンタクトホールを同時に形成でき、これに続けて、第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣを同時にコンタクトホール（層間絶縁膜）内に形成できる。これによれば、半導体装置の製造工程数が増大するのを防止できる。
【００２９】
加えて、後述のＭＯＳＦＥＴの製造工程によれば、ゲート絶縁膜３は、ソース／ドレイン拡散層２Ａ，２Ｂの不純物活性化のための高温アニーリングの後に形成される。それゆえ、特に、高誘電体絶縁膜を用いた場合のゲート絶縁膜３に対して高温熱処理によるダメージを回避でき、ゲート絶縁膜の特性変化を抑制できる。
【００３０】
したがって、本発明の実施形態に係るＭＯＳＦＥＴは、半導体装置の動作不良を防止できる。また、本発明の実施形態に係るＭＯＳＦＥＴは、半導体装置の製造工程を簡略化できる。
【００３１】
（ｂ）  製造方法  
以下、図１乃至図７を用いて、図１に示すＭＯＳＦＥＴの製造方法について説明する。尚、図２乃至図７は、図１のＡ−Ａ断面及びＢ−Ｂ断面の工程図をそれぞれ示す。
【００３２】
はじめに、図２に示すように、不純物ドーピングのためのバリア材である犠牲酸化膜２０が、半導体基板１表面に形成される。この犠牲酸化膜２０上にレジストが塗布され、レジストに対して、ＭＯＳＦＥＴのソース／ドレイン拡散層が形成される部分が開口するように、フォトリソグラフィー技術を用いてパターニングが施され、レジストマスク３０が形成される。そして、レジストマスク３０をマスクとして、例えば、イオン注入法によって、ソース／ドレイン拡散層２Ａ，２Ｂが形成される。ソース／ドレイン拡散層２Ａ，２Ｂ形成の後、半導体基板に７００℃から１０００℃の高温アニーリングが施され、形成された拡散層内に含まれている不純物が活性化される。尚、ソース／ドレイン拡散層２Ａ，２Ｂのほかに、半導体基板１内には、ウェル領域及びチャネル領域となる不純物領域（図示）が形成されている。これらの不純物領域が含む不純物も高温アニーリングによって活性化される。
【００３３】
次に、レジストマスク及び犠牲酸化膜が除去された後、図３に示すように、半導体基板１内に、素子分離絶縁膜１０が埋め込まれ、素子分離領域とアクティブ領域とが形成される。そして、ゲート絶縁膜３が半導体基板１上に形成される。ゲート絶縁膜３は、例えば、高誘電体絶縁膜であり、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。高誘電体絶縁膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）やランタニウム（Ｌａ）などのうち、少なくとも１つを含む酸化物又は酸窒化物からなる。但し、ゲート絶縁膜３は、高誘電体絶縁膜に限定されず、例えば、熱酸化法を用いて形成されたシリコン酸化膜でも良いし、窒化膜など他の絶縁膜でも良い。  
上述のように、本実施形態の製造方法では、ウェル領域内、チャネル領域内及びソース／ドレイン拡散層内に含まれる不純物の活性化は、ゲート絶縁膜形成工程の前に行われる。このため、形成されたゲート絶縁膜３に対し、高温加熱によるダメージを防止できる。それゆえ、ゲート絶縁膜の特性変化を防止できる。
【００３４】
それから、図４に示すように、ゲート絶縁膜３上にレジストマスク３２が形成される。レジストマスク３２は、ソース／ドレイン拡散層２Ａ，２Ｂ表面上方に開口部Ｑが形成されるようにパターニングされている。このレジストマスク３２をマスクとして、ＲＩＥ（Reactive Ion Etching）法を用いて、ゲート絶縁膜３がエッチングされる。これによって、ゲート絶縁膜３内に開口部Ｑが形成され、ソース／ドレイン拡散層２Ａ，２Ｂ表面が露出する。
【００３５】
続いて、図５に示すように、導電層が、例えば、ＣＶＤ法を用いて、ゲート絶縁膜３上及び拡散層２Ａ，２Ｂ上に形成される。この導電層上に、レジストマスク３４が形成され、このレジストマスク３４をマスクに用いて、導電層がエッチングされ、導電層が分離される。これによって、ソース／ドレイン拡散層２Ａ，２Ｂにそれぞれ接触する導電層４０Ａ，４０Ｂとチャネル領域上方に設けられる導電層４０Ｃとが形成される。導電層４０Ａ，４０Ｂ，４０Ｃは、例えば、ポリシリコンからなる。
【００３６】
レジストマスク３４が除去された後、図６に示すように、メタル材４２が、導電層４０Ａ，４０Ｂ，４０Ｃ表面を覆うように、例えばスパッタ法を用いて形成される。メタル材４２は、例えば、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ及びＭｏのうち、いずれか１つである。  
そして、シリサイド処理のための加熱処理（例えば、５００℃〜６００℃）が半導体基板１全体に施され、導電層（ポリシリコン）４０Ａ，４０Ｂ，４０Ｃとメタル材４２とが固相反応する。
【００３７】
すると、図７に示すように、シリサイド層４，５Ａ，５Ｂが形成される。ゲート絶縁膜３上のシリサイド層４は、ゲート電極４となる。シリサイド層５Ａ，５Ｂは、ソース／ドレイン拡散層２Ａ，２Ｂとの第１コンタクト５Ａ，５Ｂとなる。
【００３８】
このように、ゲート電極４及び第１コンタクト５Ａ，５Ｂは、同時に形成される。このため、ゲート電極４と第１コンタクト５Ａ，５Ｂは、同一の材料から構成され、同じ配線層内に設けられる。さらに、ゲート電極４上端と第１コンタクト５Ａ，５Ｂ上端の半導体基板１表面からの高さがほぼ一致する。但し、ゲート電極４と半導体基板１との間には、ゲート絶縁膜３が介在する。このゲート絶縁膜３の膜厚（例えば、３〜１０ｎｍ）は、ゲート絶縁膜４及びコンタクト５Ａ，５Ｂの膜厚に比較して非常に薄い。このため、ゲート絶縁膜３の膜厚に起因する段差は非常に小さい。
【００３９】
また、加熱処理により、メタル材の金属原子が、第１コンタクト（シリサイド）５Ａ，５Ｂを経由して拡散層２Ａ，２Ｂ（半導体基板１）内まで拡散する。これによって、金属原子と半導体基板１の構成原子とが固相反応し、不純物層６Ａ，６Ｂが拡散層２Ａ，２Ｂ内に形成される。半導体基板１がシリコン基板である場合、ソース／ドレイン拡散層表面がサリサイド（Self-align silicide）され、不純物層６Ａ，６Ｂはシリサイドから構成される。この不純物層６Ａ，６Ｂの不純物濃度は、拡散層２Ａ，２Ｂの不純物濃度よりも高い。第１コンタクト５Ａ，５Ｂは、不純物濃度の高い、即ち、抵抗率の低い不純物層６Ａ，６Ｂを介して、拡散層２Ａ，２Ｂと接続されるため、コンタクト−ソース／ドレイン拡散層間の接触抵抗を低減できる。
【００４０】
尚、ここでは、ゲート電極４と第１コンタクト５Ａ，５Ｂとをシリサイド層とする例を述べたが、これらは同一材料及び同一工程で形成されればよく、例えば、高不純物濃度のシリコンでも良い。この場合、不純物層６Ａ，６Ｂは、加熱処理により、ゲート電極及びコンタクトとなる高不純物濃度シリコンが含む不純物が拡散層２Ａ，２Ｂ内に拡散されて、形成される。
【００４１】
ゲート電極４及びコンタクト５Ａ，５Ｂが形成された後、シリコンと反応しなかった金属膜は除去される。そして、ゲート電極４及びコンタクト５Ａ，５Ｂ表面を覆うように、絶縁膜１１が形成され、ゲート電極４とコンタクト５Ａ，５Ｂとの間の隙間は、絶縁膜１１によって埋め込まれる。さらに、層間絶縁膜１２が、例えば、ＣＶＤ法によって、絶縁膜１１上に形成される。層間絶縁膜１２上端は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、絶縁膜１１上端と一致する高さに、平坦化される。この際、ソース／ドレイン拡散層２Ａ，２Ｂ上にコンタクト５Ａ，５Ｂが設けられ、さらに、ゲート電極１上端と第１コンタクト上端の半導体基板１表面からの高さは一致しているため、絶縁膜１１，１２上面にディッシング及びシニングは発生しない。
【００４２】
この後、図１に示すように、絶縁膜１１上及び層間絶縁膜１２上に、層間絶縁膜１３が形成される。そして、複数のコンタクトホールが、ゲート電極４及びコンタクト５Ａ，５Ｂに接触するように、絶縁膜１１及び層間絶縁膜１３内に形成される。これらのコンタクトホールは、ゲート電極４上端及び第１コンタクト５Ａ，５Ｂ上端が一致する高さにあるため、これらのコンタクトホールの深さ方向の寸法が同じになっており、加工（エッチング）制御が容易で、複数のコンタクトホールを同じエッチング条件で同時に形成できる。
【００４３】
ソース／ドレイン拡散層２Ａ，２Ｂ上に第１のコンタクト５Ａ，５Ｂがない場合、ゲート電極４上端とソース／ドレイン拡散層２Ａ，２Ｂ上端との間には、ゲート電極４の膜厚分の段差が生じる。そのため、コンタクトホールの深さが異なるため、コンタクトホールの形成を、それぞれ異なったエッチング条件で、別々の工程で行わなければならない。  
これに対して、本実施形態のＭＯＳＦＥＴの製造方法は、上述のように、コンタクトホールの形成を同時に形成できる。そのため、本実施形態によれば、製造工程を削減できる。尚、層間絶縁膜１２上端が平坦であるため、層間絶縁膜１３上面に対して平坦化処理を行わずとも良い。
【００４４】
形成されたコンタクトホール内に、第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣ（例えば、Ｗ、Ｍｏ、Ａｌ又はＣｕ）が埋め込まれる。そして、層間絶縁膜１３内に、例えばスパッタリング法によって、メタル材（例えば、Ａｌ、Ｃｕ）が堆積され、配線層ＭＬＡ，ＭＬＢ，ＭＬＣが形成される。これらの配線層ＭＬＡ，ＭＬＢ，ＭＬＣは、第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣを介して、コンタクト５Ａ，５Ｂ（ソース／ドレイン拡散層２Ａ，２Ｂ）及びゲート電極４にそれぞれ接続される。尚、コンタクトホール内に、ＴｉＮなどのバリアメタルを形成してから、第２コンタクトＣＰＡ，ＣＰＢ，ＣＰＣを形成しても良い。
【００４５】
以上の工程によって、本実施形態に係るＭＯＳＦＥＴが完成する。
【００４６】
本発明の実施形態に係るＭＯＳＦＥＴの製造方法では、ゲート電極４とソース／ドレイン拡散層２Ａ，２Ｂと接触するコンタクト５Ａ，５Ｂが同時に形成され、同一材料からなり、同じ配線層内に設けられる。
【００４７】
そして、ソース／ドレイン拡散層２Ａ，２Ｂ上に、その上端がゲート電極４上端の高さとほぼ一致するコンタクト部５Ａ，５Ｂが設けられるため、ゲート電極４上方の絶縁膜１１，１２，１３に対して、ＣＭＰ法による平坦化処理を行っても、ソース／ドレイン拡散層２Ａ，２Ｂ及びゲート電極４上方の絶縁膜１１，１２，１３にディッシング又はシニングは発生しない。この結果として、ディッシング及びシニング部分において、配線材料の残渣による配線間ショートや配線材の過剰研磨による断線が発生するのを防止できる。
【００４８】
また、ソース／ドレイン拡散層２Ａ，２Ｂ、チャネル領域及びウェル領域が含む不純物の活性化のための高温アニール処理は、ゲート絶縁膜３が形成される前に行われる。それゆえ、特に、ゲート絶縁膜３が高誘電体絶縁膜から構成される場合に、ゲート絶縁膜３内に半導体基板１が含む不純物（ボロン（Ｂ）やリン（Ｐ））が拡散したり、ゲート絶縁膜３が含む金属原子（例えば、Ｈｆ）が半導体基板１内に拡散したりすることで、ゲート絶縁膜３及びチャネル領域の特性が変化するのを抑制できる。それゆえ、本実施形態に係るＭＯＳＦＥＴの製造方法によれば、半導体装置の動作不良を防止できる。
【００４９】
さらに、ゲート絶縁膜３に形成される開口部Ｑは、ゲート電極や層間絶縁膜を半導体基板上に堆積する前に形成される。この場合、深さ方向の寸法が小さいため、アスペクト比の影響が小さくなり、開口部Ｑのサイズを大きくできる。その結果、ソース／ドレイン拡散層２Ａ，２Ｂとコンタクトとの接触面積を大きくでき、ＭＯＳＦＥＴのオン電流特性を向上できる。また、他の部材が形成されない段階で開口部Ｑを形成するため、開口部のレイアウト、即ち、コンタクトのレイアウトの自由度が向上し、回路設計が容易になる。
【００５０】
加えて、上述のように、本実施形態に係るＭＯＳＦＥＴの製造方法では、ゲート電極４上端とソース／ドレイン拡散層２Ａ，２Ｂに接触する第１コンタクト５Ａ，５Ｂの上端は、半導体基板表面からの高さがほぼ一致して形成される。これによれば、ゲート電極４及びコンタクト５Ａ，５Ｂに対して形成されるコンタクトホールの深さ方向の寸法は、同一となる。即ち、コンタクトホールの形成を同一の条件下で同時に行えるため、ゲート電極４に接続されるコンタクトＣＰＣと、第１コンタクト５Ａ，５Ｂに接続される第２コンタクトＣＰＡ，ＣＰＢとを同時に形成できる。これは、半導体装置の加工制御の容易化と製造工程の削減とに貢献できる。
【００５１】
以上のように、本発明の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の製造方法は、動作不良を防止できる半導体装置を提供できる。
【００５２】
また、本発明の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の製造方法は、半導体装置の製造工程を簡略化できる。
【００５３】
［２］  構造例  
以下、図８乃至図９を用いて、本実施形態に係るＭＯＳＦＥＴの構造例について、説明する。尚、図１に示す基本例のＭＯＳＦＥＴと同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【００５４】
（１）  第１構造例  
図８を用いて、第１構造例のＭＯＳＦＥＴについて、説明する。図８の（ａ）及び（ｂ）は、ＭＯＳＦＥＴのＡ−Ａ断面（ｘ方向断面）及びＢ−Ｂ断面（ｙ方向断面）に対応する図をそれぞれ示している。
【００５５】
図８に示す本例のＭＯＳＦＥＴは、ゲート電極４と第１コンタクト５Ａ，５Ｂとの間に、層間絶縁膜１２，１３より誘電率の低い絶縁膜８（以下、低誘電率絶縁膜と呼ぶ）が設けられている。層間絶縁膜１２，１３が、例えば、酸化シリコン膜である場合、この低誘電率絶縁膜８は、例えば、フッ素（Ｆ）や炭素（Ｃ）を含有する酸化シリコンや、有機絶縁体、窒化シリコン膜などから構成される。
【００５６】
図８に示すように、同一材料・同一工程で構成され、上端の高さが互いに一致するゲート電極４と第１コンタクト５Ａ，５Ｂとの間に、低誘電率絶縁膜８を設けることで、ゲート−コンタクト間の寄生容量が小さくなり、ＲＣ遅延を抑制できる。
【００５７】
それゆえ、層間絶縁膜よりも誘電率の低い絶縁膜８をゲート電極４と第１コンタクト５Ａ，５Ｂとの間に設けることで、ＭＯＳＦＥＴの動作を向上できる。したがって、第１構造例に示すＭＯＳＦＥＴにおいても、動作不良を抑制できる。
【００５８】
（２）  第２構造例  
図９を用いて、第２構造例のＭＯＳＦＥＴについて、説明する。図９の（ａ）及び（ｂ）は、ＭＯＳＦＥＴのＡ−Ａ断面（ｘ方向断面）及びＢ−Ｂ断面（ｙ方向断面）に対応する図を示している。
【００５９】
図９に示す本例のＭＯＳＦＥＴは、同一材料・同一工程で構成され、上端の高さが互いに一致しているゲート電極４と第１コンタクト５Ａ，５Ｂとの間に、エアギャップ９が設けられている。つまり、ゲート−コンタクト間は、真空で満たされている。
【００６０】
例えば、ゲート絶縁膜の膜厚Ｔｏｘが３〜１０ｎｍである場合、ゲート電極４と第１コンタクト５Ａ，５Ｂとの間隔は、膜厚Ｔｏｘと同程度、つまり３〜１０ｎｍ程度確保されていれば、ＭＯＳＦＥＴの正常な動作を保障できる。
【００６１】
例えばＣＶＤ法などの膜形成技術は、隣接する部材間の間隔が小さくなれば、その隙間に膜が形成されにくくなる。そのため、図９に示す構造のＭＯＳＦＥＴにおいて、ゲート電極４と第１コンタクト５Ａ，５Ｂの間隔が、ゲート絶縁膜の膜厚Ｔｏｘ（例えば、３〜１０ｎｍ）程度であれば、ゲート−コンタクト間の隙間に、絶縁膜が埋め込まることはない。それゆえ、ゲート絶縁膜の膜厚Ｔｏｘ程度の間隔を有してゲート電極とコンタクトとに分離した後、絶縁膜１１、層間絶縁膜１２，１３を形成することで、エアギャップ９を形成できる。
【００６２】
エアギャップ９、即ち、真空の誘電率は、酸化膜や窒化膜の誘電率よりも小さい。そのため、エアギャップ９をコンタクト−ゲート間に設けたＭＯＳＦＥＴは、ゲート−コンタクト間の寄生容量をさらに小さくできる。また、エアギャップ９を設けることで、ドレイン−ゲート間干渉を回避できる。さらには、エアギャップ９を設けることで、ＨＣＩ（Highly Charge Ion）などの電子トラップを減少できる。
【００６３】
それゆえ、図９に示すように、エアギャップ９をゲート電極４と第１コンタクト５Ａ，５Ｂとの間に設けることで、ＭＯＳＦＥＴの動作を向上できる。したがって、第２構造例に示すＭＯＳＦＥＴにおいても、半導体装置の動作不良を抑制できる。
【００６４】
［３］  適用例  
本発明の実施形態に係るＭＯＳＦＥＴは、例えば、半導体メモリに用いられる。
【００６５】
例えば、フラッシュメモリ１００においては、図１０に示すように、データの記憶を担うメモリセルアレイ１１０の周囲に、ワード線を制御するドライバ１２０、記憶されたデータを検知するセンスアンプ回路１３０、メモリチップ１００全体の動作を制御する制御回路１４０などの周辺回路を有する。
【００６６】
フラッシュメモリ１００の一例としてのＮＡＮＤ型フラッシュメモリにおいて、そのメモリセルアレイ１１０は、複数のＮＡＮＤセルユニットから構成される。１つのＮＡＮＤセルユニットは、直列接続された複数のメモリセル（ＮＡＮＤストリングと呼ぶ）と、それらの一端及び他端に設けられた選択トランジスタから構成される。  
そして、周辺回路１２０，１３０，１４０には、本実施形態に係るＭＯＳＦＥＴが、周辺トランジスタＰｅｒｉＴｒとして用いられる。  
以下、ＮＡＮＤ型フラッシュメモリを例に、本発明の実施形態に係るＭＯＳＦＥＴの適用例について説明する。
【００６７】
（ａ）  構造  
図１１及び図１２を用いて、本発明の実施形態に係るＭＯＳＦＥＴの適用例としての、ＮＡＮＤ型フラッシュメモリの構造について説明する。
【００６８】
図１１は、メモリセルアレイ１１０の断面構造を示し、１つのＮＡＮＤセルユニットのｘ方向（チャネル長方向）断面構造を図示している。
【００６９】
メモリセルＭＣは、例えば、フローティングゲート電極に電荷を蓄積する、スタックゲート構造のＭＯＳトランジスタである。メモリセルＭＣのゲート絶縁膜７０（トンネル絶縁膜）は、２つのソース／ドレイン拡散層７１間の半導体基板１（チャネル領域）表面上に設けられる。このゲート絶縁膜７０上に、フローティングゲート電極（例えば、ポリシリコン膜）７２が設けられる。コントロールゲート電極（例えば、シリサイド層）７４は、ゲート間絶縁膜（例えば、ＯＮＯ膜や高誘電体絶縁膜）７３を介して、フローティングゲート電極７４上に設けられる。
【００７０】
ＮＡＮＤ型フラッシュメモリでは、これと同一構造の複数のメモリセルＭＣが、ソース／ドレイン拡散層７１を共有して直列接続され、１つのＮＡＮＤストリングが構成される。
【００７１】
ＮＡＮＤストリングの一端及び他端には、選択トランジスタＳＴＤ，ＳＴＳが設けられ、これによって、１つのＮＡＮＤセルユニットが構成される。選択トランジスタＳＴＤ，ＳＴＳは、ｘ方向に隣接するメモリセルＭＣとソース／ドレイン拡散層７１を共有することで、ＮＡＮＤストリングに接続される。
【００７２】
選択トランジスタＳＴＤ，ＳＴＳは、メモリセルＭＣと同時に形成されるため、メモリセルと近似した構造を有する。選択トランジスタのゲート構造は、選択トランジスタＳＴＤ，ＳＴＳのゲート間絶縁膜７３Ａ内に開口部が形成され、下部ゲート電極７２Ａと上部ゲート電極７Ｂが、この開口部を介して直接接触されている点が、メモリセルＭＣのゲート構造と異なる。尚、下部ゲート電極７２Ａはフローティングゲート電極と同時に形成され、上部ゲート電極７４Ａはコントロールゲート電極７４と同時に形成される。
【００７３】
直列接続されたメモリセル（ＮＡＮＤストリング）のドレイン側の選択トランジスタＳＴＤにおいて、そのドレイン拡散層７１Ｄは、コンタクトＣＰＤを介して、ビット線ＢＬに接続される。また、直列接続されたメモリセルのソース側の選択トランジスタＳＴＳにおいて、そのソース拡散層７１Ｓは、コンタクトＣＰＳを介して、ソース線ＳＬに接続される。
【００７４】
本適用例において、周辺トランジスタＰｅｒｉＴｒとして用いられる本発明の実施形態に係るＭＯＳＦＥＴは、例えば、メモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳと、同時に形成される。
【００７５】
それゆえ、図１２に示すように、周辺トランジスタＰｅｒｉＴｒのゲート構造はスタックゲート構造となり、選択トランジスタＳＴＤ，ＳＴＳと同様に、周辺トランジスタのゲート電極４は、ゲート間絶縁膜７３Ｂ内の開口部を経由して、下部ゲート電極７２Ｂと上部ゲート電極７４Ｂが接続された構造となる。
【００７６】
この場合においても、本実施形態の適用例の周辺トランジスタＰｅｒｉＴｒは、ゲート電極４とコンタクト５Ａ，５Ｂとが同一材料から構成され、同じ配線層内に設けられる。そして、ゲート電極４上端とコンタクト５Ａ，５Ｂ上端の半導体基板１表面からの高さがほぼ一致する。
【００７７】
これによって、上述の本実施形態のＭＯＳＦＥＴと同様の効果が得られる。
【００７８】
したがって、本発明の実施形態の適用例に係るＭＯＳＦＥＴ（周辺トランジスタ）は、半導体装置の動作不良を防止でき、半導体装置の製造工程を簡略化できる。
【００７９】
（ｂ）  製造方法  
図１３及び図１４を用いて、本発明の実施形態の適用例に係るＭＯＳＦＥＴ（周辺トランジスタ）の製造方法について、説明する。ここでは、本適用例の周辺トランジスタの製造工程のみを図示し、メモリセル及び選択トランジスタの製造工程の図示は、省略する。  尚、図２乃至図７と実質的に同じ工程については、それらの図を参照して、説明する。
【００８０】
はじめに、図１３に示すように、図２及び図３に示す工程と同様の工程で、半導体基板１内に、周辺トランジスタのソース／ドレイン拡散層２Ａが形成される。この際、メモリセルアレイ内の半導体基板表面は、例えば、レジストで覆われる。続いて、素子分離領域内に素子分離絶縁膜１０が形成される。これによって、周辺トランジスタが形成されるアクティブ領域（以下、周辺トランジスタ形成領域）が区画され、これと同時に、メモリセルアレイと周辺回路領域とが素子分離領域（絶縁膜）によって分離される。そして、周辺トランジスタ形成領域内の半導体基板１表面にゲート絶縁膜（例えば、高誘電体絶縁膜）３が形成される。
【００８１】
さらに、周辺トランジスタのゲート絶縁膜形成工程と異なる工程で、メモリセルアレイ内の半導体基板１表面に、メモリセル及び選択トランジスタのゲート絶縁膜が形成された後、それらのゲート絶縁膜及び周辺トランジスタのゲート絶縁膜上に、フローティングゲート電極となる導電材７２（例えば、ポリシリコン）が形成される。この導電材７２上に、ゲート間絶縁膜となる絶縁材７３（例えば、ＯＮＯや高誘電絶縁体）が堆積される。
【００８２】
そして、図１４に示すように、周辺トランジスタ形成領域のゲート電極形成予定領域及びコンタクト形成予定領域において、フォトリソグラフィー技術及びＲＩＥ法を用いて、絶縁材７３に開口部が形成される。この際、選択トランジスタ形成予定領域においても、ゲート間絶縁膜となる絶縁材に開口部が形成される。
【００８３】
続いて、コンタクト形成予定領域の導電材７２及び絶縁膜３が、ＲＩＥ法によって、選択的に除去される。この後、導電材がソース／ドレイン拡散層２Ａ，２Ｂと直接接触するように形成される。この導電材は、メモリセルアレイにおいては、ゲート間絶縁膜となる絶縁材上に形成される。
【００８４】
そして、導電材、絶縁膜７３及び導電材７２が、フォトリソグラフィー技術及びＲＩＥ法を用いて所定の形状となるように加工される。これによって、周辺トランジスタ形成領域において、ゲート絶縁膜３上（チャネル領域上方）には、ゲート電極となる積層体４０Ｃ，７２が形成され、ソース／ドレイン拡散層２Ａ，２Ｂ上には、第１コンタクトとなる導電層４０Ａ，４０Ｂが形成される。この後、メタル材４２（例えば、Ｎｉ）が、導電層４０Ａ，４０Ｂ及び積層体４０Ｃ，７２表面上に堆積される。  
尚、導電材を積層体４０Ｃ，７２と導電層４０Ａ，４０Ｂとに分離する工程は、メモリセルアレイ内のメモリセル及び選択トランジスタのゲート加工と同時に行っても良いし、周辺トランジスタ形成領域とメモリセルアレイとでそれぞれ異なる工程で行っても良い。
【００８５】
メモリセルアレイにおいては、ゲート加工の後、メモリセル及び選択トランジスタのソース／ドレイン拡散層が形成される。
【００８６】
この後、図７及び図８に示す工程に対応する工程で、導電層４０Ａ，４０Ｂ及び積層体４０Ｃ，７２に対してシリサイド処理が行われ、図１２に示すように、同じ材料（例えば、シリサイド層）からなる周辺トランジスタのゲート電極４と第１コンタクト５Ａ，５Ｂとが同じ配線層内に形成される。尚、このシリサイド処理の際、メモリセルのコントロールゲート電極も、同時にシリサイド処理を施しても良い。
【００８７】
そして、層間絶縁膜の形成及び配線の形成が行われ、本実施形態の適用例の周辺トランジスタＰｅｒｉＴｒ及び、これを有するフラッシュメモリが完成する。
【００８８】
以上のように、本実施形態の適用例としての周辺トランジスタＰｅｒｉＴｒが、メモリセルアレイと共通の工程を用いて形成される。
【００８９】
本適用例においても、周辺トランジスタのソース／ドレイン拡散層２Ａ，２Ｂに接触する第１コンタクト５Ａ，５Ｂ上端とゲート電極４上端は、半導体基板１表面からの高さがほぼ同じである。そのため、ＣＭＰ法による平坦化処理を行った際に、層間絶縁膜上面でのディッシングやシニングの発生を抑制でき、配線材料の残渣や配線の断線を抑制できる。
【００９０】
また、周辺トランジスタのゲート電極４及び第１コンタクト５Ａ，５Ｂに対するコンタクトホール／コンタクトの形成を同時に行えるため、半導体装置の製造工程数を削減できる。この場合、コンタクトホールの深さ方向の寸法が同じであるため、コンタクトホールの加工制御も容易になる。
【００９１】
したがって、本発明の実施形態の適用例において、半導体装置の動作不良を防止でき、それに加えて、半導体装置の製造工程を簡略化できる半導体メモリ（例えば、フラッシュメモリ）の周辺トランジスタを提供できる。
【００９２】
２．  その他  
本発明の実施形態に係る半導体装置は、半導体装置の動作不良を防止でき、半導体装置の製造工程を簡略化できる。
【００９３】
尚、本発明の実施形態においては、本発明の例のＭＯＳＦＥＴの適用例として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、本発明の例のＭＯＳＦＥＴは、ＮＡＮＤ型フラッシュメモリにのみ用いられるものではなく、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性半導体メモリや、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）或いはＰＲＡＭ（Phase change Random Access Memory）等の抵抗変化素子を用いた半導体メモリや、ロジック回路（半導体集積回路）に適用しても良い。これらの半導体メモリ及び半導体集積回路に適用した場合においても、本発明の例と同様の効果が得られるのは、もちろんである。
【００９４】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施形態に係るＭＯＳＦＥＴの構造を示す図。
【図２】本発明の実施形態に係るＭＯＳＦＥＴの製造工程の一工程を示す図。
【図３】本発明の実施形態に係るＭＯＳＦＥＴの製造工程の一工程を示す図。
【図４】本発明の実施形態に係るＭＯＳＦＥＴの製造工程の一工程を示す図。
【図５】本発明の実施形態に係るＭＯＳＦＥＴの製造工程の一工程を示す図。
【図６】本発明の実施形態に係るＭＯＳＦＥＴの製造工程の一工程を示す図。
【図７】本発明の実施形態に係るＭＯＳＦＥＴの製造工程の一工程を示す図。
【図８】本発明の実施形態に係るＭＯＳＦＥＴの構造を示す図。
【図９】本発明の実施形態に係るＭＯＳＦＥＴの構造を示す図。
【図１０】本発明の実施形態の適用例を説明するための図。
【図１１】本発明の実施形態の適用例を説明するための図。
【図１２】本発明の実施形態の適用例のＭＯＳＦＥＴの構造を示す図。
【図１３】本発明の実施形態の適用例の製造工程の一工程を示す図。
【図１４】本発明の実施形態の適用例の製造工程の一工程を示す図。
【符号の説明】
【００９６】
１：半導体基板、２Ａ，２Ｂ：ソース／ドレイン拡散層、３：ゲート絶縁膜、４：ゲート電極、５Ａ，５Ｂ：第１コンタクト、６Ａ，６Ｂ：不純物層、８：低誘電体絶縁膜、９：エアギャップ、１０，１１：絶縁膜、１２，１３：層間絶縁膜、７０：ゲート絶縁膜（トンネル絶縁膜）、７１：ソース／ドレイン拡散層、７２，７２Ａ，７２Ｂ：フローティングゲート電極（下部ゲート電極）、７３，７３Ａ，７３Ｂ：ゲート間絶縁膜、７４，７４Ａ，７４Ｂ：コントロールゲート電極（上部ゲート電極）、ＭＣ：メモリセル、ＳＴＤ，ＳＴＳ：選択トランジスタ、ＰｅｒｉＴｒ：周辺トランジスタ、１００：フラッシュメモリ。
【図１】
2010016316.tif 000003
【図２】
2010016316.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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