(57)【要約】【課題】温度に依存しない基準電圧をより安定に発生できる基準電圧回路を提供する。【解決手段】ＮＭＯＳトランジスタ１〜２において、ソースとバックゲートとがショートするので、閾値電圧Ｖｔｈ１〜Ｖｔｈ２はＮＭＯＳトランジスタ１〜２のプロセスばらつきだけに依存して他の素子のプロセスばらつきに依存しない。よって、温度に依存しない基準電圧Ｖｒｅｆがより安定に発生する。【選択図】図１
2010152510.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧回路において、
第一電源端子と、
第二電源端子と、
電流を入力される入力端子と、前記入力端子の電流に基づいた電流を出力する第一〜第二出力端子と、を有する電流供給回路と、
第一抵抗と、
ゲートを前記第一出力端子に接続され、ソース及びバックゲートを前記第一電源端子に接続され、ドレインを前記第一出力端子に前記第一抵抗を介して接続され、弱反転動作する第一導電型の第一ＭＯＳトランジスタと、
ゲートを前記第一抵抗と前記第一ＭＯＳトランジスタとの接続点に接続され、ソース及びバックゲートを前記第一電源端子に接続され、ドレインを前記入力端子に接続され、前記第一ＭＯＳトランジスタの閾値電圧の絶対値よりも低い閾値電圧の絶対値を持ち、弱反転動作する第一導電型の第二ＭＯＳトランジスタと、
前記第二出力端子と前記第一電源端子との間に設けられ、前記基準電圧を発生する第二抵抗と、
を備えることを特徴とする基準電圧回路。
【請求項２】
前記電流供給回路は、
ゲート及びドレインを前記入力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続される第二導電型の第三ＭＯＳトランジスタと、
ゲートを前記入力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記第一出力端子に接続される第二導電型の第四ＭＯＳトランジスタと、
ゲートを前記入力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記第二出力端子に接続される第二導電型の第五ＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の基準電圧回路。
【請求項３】
前記電流供給回路は、
前記第三〜第五ＭＯＳトランジスタのドレインとそれらの接続先との間にそれぞれ設けられる複数個のカスコード回路、
をさらに有することを特徴とする請求項２記載の基準電圧回路。
【請求項４】
前記電流供給回路は、
ゲートをアンプの出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記入力端子に接続される第二導電型の第三ＭＯＳトランジスタと、
ゲートを前記アンプの出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記第一出力端子に接続される第二導電型の第四ＭＯＳトランジスタと、
ゲートを前記アンプの出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記第二出力端子に接続される第二導電型の第五ＭＯＳトランジスタと、
非反転入力端子を前記入力端子に接続され、反転入力端子を前記第一出力端子に接続される前記アンプと、
を有することを特徴とする請求項１記載の基準電圧回路。
【請求項５】
前記第一〜第二ＭＯＳトランジスタは同一濃度の基板上に形成され、前記第一ＭＯＳトランジスタまたは前記第二ＭＯＳトランジスタのみがチャネルドープをされることを特徴とする請求項１記載の基準電圧回路。
【請求項６】
前記第一〜第二ＭＯＳトランジスタは同一濃度の基板上に形成され、前記第一〜第二ＭＯＳトランジスタは１回目のチャネルドープをされ、その後、前記第一ＭＯＳトランジスタまたは前記第二ＭＯＳトランジスタのみが２回目のチャネルドープをされることを特徴とする請求項１記載の基準電圧回路。
【請求項７】
前記第一〜第二抵抗は、同一種類の材料で形成されることを特徴とする請求項１記載の基準電圧回路。
【請求項８】
前記材料は、ポリシリコンであることを特徴とする請求項７記載の基準電圧回路。
【請求項９】
前記第一〜第二抵抗は、線形領域で動作するＭＯＳトランジスタであることを特徴とする請求項１記載の基準電圧回路。
【請求項１０】
前記第一〜第二抵抗は、複数個の抵抗によって形成され、配線工程で各前記抵抗間の接続関係が変更することにより、抵抗値を可変することを特徴とする請求項１記載の基準電圧回路。
【請求項１１】
前記第一〜第二抵抗は、複数個の抵抗及びヒューズによって形成され、前記ヒューズが切断されて各前記抵抗間の接続関係が変更することにより、抵抗値を可変することを特徴とする請求項１記載の基準電圧回路。
【請求項１２】
前記第二ＭＯＳトランジスタのドレイン電流が所定電流未満であると、前記第二ＭＯＳトランジスタのゲートに起動電流を流し込む起動回路、
をさらに備えることを特徴とする請求項１記載の基準電圧回路。
【請求項１３】
前記第一電源端子または前記第二電源端子と、前記電流供給回路、前記第一抵抗、前記第一〜第二ＭＯＳトランジスタ及び前記第二抵抗を有する回路と、の間に設けられるカスコード回路、
をさらに備えることを特徴とする請求項１記載の基準電圧回路。
【請求項１４】
基準電圧を発生する基準電圧回路において、
第一電源端子と、
第二電源端子と、
電流を入力される入力端子及び前記入力端子の電流に基づいた電流を出力する出力端子を有する電流供給回路と、
第一抵抗と、
ゲートを前記出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記出力端子に前記第一抵抗を介して接続され、弱反転動作する第二導電型の第一ＭＯＳトランジスタと、
ゲートを前記第一抵抗と前記第一ＭＯＳトランジスタとの接続点に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記入力端子に接続され、前記第一ＭＯＳトランジスタの閾値電圧の絶対値よりも低い閾値電圧の絶対値を持ち、弱反転動作する第二導電型の第二ＭＯＳトランジスタと、
ゲートを前記出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続される第二導電型の第三ＭＯＳトランジスタと、
前記第三ＭＯＳトランジスタのドレインと前記第一電源端子との間に設けられ、前記基準電圧を発生する第二抵抗と、
を備えることを特徴とする基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を発生する基準電圧回路に関する。
【背景技術】
【０００２】
従来の基準電圧回路について説明する。図７は、従来の基準電圧回路を示す回路図である。
【０００３】
ここで、弱反転動作するＭＯＳトランジスタにおいて、Ｗはゲート幅、Ｌはゲート長、Ｖｔｈは閾値電圧、Ｖｇｓはゲート・ソース間電圧、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度、Ｉｄ0及びｎはプロセスによって定まる定数であるとすると、ドレイン電流Ｉｄは
Ｉｄ＝Ｉｄ0・（Ｗ／Ｌ）・ｅｘｐ｛（Ｖｇｓ−Ｖｔｈ）・ｑ／ｎｋＴ｝・・・（６１）
によって算出される。ｎｋＴ／ｑは熱電圧であるとしてＵTとすると、
Ｉｄ＝Ｉｄ0・（Ｗ／Ｌ）・ｅｘｐ｛（Ｖｇｓ−Ｖｔｈ）／ＵT｝・・・（６２）
が成立する。よって、ゲート・ソース間電圧Ｖｇｓは
Ｖｇｓ＝ＵT・ｌｎ[Ｉｄ／｛Ｉｄ0・（Ｗ／Ｌ）｝]＋Ｖｔｈ・・・（６３）
によって算出される。
【０００４】
ＰＭＯＳトランジスタ４３〜４５はカレントミラー接続しているので、ＰＭＯＳトランジスタ４３〜４５のドレイン電流Ｉｄ４１〜Ｉｄ４２及びドレイン電流Ｉｄ４５は同一である。
【０００５】
弱反転動作するＮＭＯＳトランジスタ４１のゲート・ソース間電圧Ｖｇｓ４１から弱反転動作するＮＭＯＳトランジスタ４２のゲート・ソース間電圧Ｖｇｓ４２を減算した電圧（Ｖｇｓ４１−Ｖｇｓ４２）が抵抗５８に発生する。よって、この電圧（Ｖｇｓ４１−Ｖｇｓ４２）及び抵抗５８の抵抗値Ｒ５８に基づき、ドレイン電流Ｉｄ４２が算出され、ドレイン電流Ｉｄ４５も算出される。すると、
Ｉｄ４５＝Ｉｄ４２＝（Ｖｇｓ４１−Ｖｇｓ４２）／Ｒ５８・・・（６４）
が成立する。よって、Ｒ５９は抵抗５９の抵抗値であるとすると、抵抗５９に発生する出力電圧Ｖｒｅｆは
Ｖｒｅｆ
＝Ｒ５９・Ｉｄ４５
＝（Ｒ５９／Ｒ５８）・（Ｖｇｓ４１−Ｖｇｓ４２）・・・（６５）
によって算出される。Ｗ４１はＮＭＯＳトランジスタ４１のゲート幅、Ｌ４１はＮＭＯＳトランジスタ４１のゲート長、Ｖｔｈ４１はＮＭＯＳトランジスタ４１の閾値電圧、Ｗ４２はＮＭＯＳトランジスタ４２のゲート幅、Ｌ４２はＮＭＯＳトランジスタ４２のゲート長、Ｖｔｈ４２はＮＭＯＳトランジスタ４２の閾値電圧、ΔＶｔｈはＮＭＯＳトランジスタ４１〜４２の閾値電圧差（ΔＶｔｈ＝Ｖｔｈ４１−Ｖｔｈ４２）であるとすると、式（６３）より、出力電圧Ｖｒｅｆは
Ｖｒｅｆ
＝（Ｒ５９／Ｒ５８）・[ＵT・ｌｎ｛（Ｗ４２／Ｌ４２）／（Ｗ４１／Ｌ４１）｝＋ΔＶｔｈ]・・・（６６）
によって算出される。
【０００６】
ここで、上記のように、第１項の温度特性と第２項の温度特性とが相殺されるようにＮＭＯＳトランジスタ４１〜４２のアスペクト比が調整されることにより、出力電圧Ｖｒｅｆは温度に依存しにくくなる（例えば、特許文献１参照）。
【特許文献１】特許第３０２４６４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＮＭＯＳトランジスタ４２ではソースとバックゲートとの間に抵抗５８が存在する。よって、抵抗５８のプロセスばらつきにより、閾値電圧Ｖｔｈ４２もばらついてしまう。つまり、閾値電圧Ｖｔｈ４２は、ＮＭＯＳトランジスタ４２のプロセスばらつきだけでなくて抵抗５８のプロセスばらつきにも依存してしまう。よって、温度に依存しない基準電圧は、ＮＭＯＳトランジスタ４１〜４２の閾値電圧差（ΔＶｔｈ＝Ｖｔｈ４１−Ｖｔｈ４２）に基づくので、不安定になってしまうことがある。
【０００８】
本発明は、上記課題に鑑みてなされ、温度に依存しない基準電圧をより安定に発生できる基準電圧回路を提供する。
【課題を解決するための手段】
【０００９】
本発明は、上記課題を解決するため、基準電圧を発生する基準電圧回路において、第一電源端子と、第二電源端子と、電流を入力される入力端子と、前記入力端子の電流に基づいた電流を出力する第一〜第二出力端子と、を有する電流供給回路と、第一抵抗と、ゲートを前記第一出力端子に接続され、ソース及びバックゲートを前記第一電源端子に接続され、ドレインを前記第一出力端子に前記第一抵抗を介して接続され、弱反転動作する第一導電型の第一ＭＯＳトランジスタと、ゲートを前記第一抵抗と前記第一ＭＯＳトランジスタとの接続点に接続され、ソース及びバックゲートを前記第一電源端子に接続され、ドレインを前記入力端子に接続され、前記第一ＭＯＳトランジスタの閾値電圧の絶対値よりも低い閾値電圧の絶対値を持ち、弱反転動作する第一導電型の第二ＭＯＳトランジスタと、前記第二出力端子と前記第一電源端子との間に設けられ、前記基準電圧を発生する第二抵抗と、を備えることを特徴とする基準電圧回路を提供する。
【００１０】
また、本発明は、上記課題を解決するため、基準電圧を発生する基準電圧回路において、第一電源端子と、第二電源端子と、電流を入力される入力端子及び前記入力端子の電流に基づいた電流を出力する出力端子を有する電流供給回路と、第一抵抗と、ゲートを前記出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記出力端子に前記第一抵抗を介して接続され、弱反転動作する第二導電型の第一ＭＯＳトランジスタと、ゲートを前記第一抵抗と前記第一ＭＯＳトランジスタとの接続点に接続され、ソース及びバックゲートを前記第二電源端子に接続され、ドレインを前記入力端子に接続され、前記第一ＭＯＳトランジスタの閾値電圧の絶対値よりも低い閾値電圧の絶対値を持ち、弱反転動作する第二導電型の第二ＭＯＳトランジスタと、ゲートを前記出力端子に接続され、ソース及びバックゲートを前記第二電源端子に接続される第二導電型の第三ＭＯＳトランジスタと、前記第三ＭＯＳトランジスタのドレインと前記第一電源端子との間に設けられ、前記基準電圧を発生する第二抵抗と、を備えることを特徴とする基準電圧回路を提供する。
【発明の効果】
【００１１】
本発明では、第一〜第二ＭＯＳトランジスタにおいて、ソースとバックゲートとがショートするので、閾値電圧は第一〜第二ＭＯＳトランジスタのプロセスばらつきだけに依存して他の素子のプロセスばらつきに依存しない。よって、温度に依存しない基準電圧がより安定に発生する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
【００１３】
＜第１実施形態＞
まず、基準電圧回路の構成について説明する。図１は、基準電圧回路を示す図である。
【００１４】
基準電圧回路は、ＰＭＯＳトランジスタ３〜５、ＮＭＯＳトランジスタ１〜２及び抵抗５０〜５１を備える。また、基準電圧回路は、電源端子１０１、接地端子１００及び出力端子１０２を備える。
【００１５】
ＰＭＯＳトランジスタ３は、ゲート及びドレインをＮＭＯＳトランジスタ２のドレインに接続され、ソース及びバックゲートを電源端子１０１に接続される。ＰＭＯＳトランジスタ４は、ゲートをＰＭＯＳトランジスタ３のゲートに接続され、ソース及びバックゲートを電源端子１０１に接続され、ドレインを抵抗５０の一端及びＮＭＯＳトランジスタ１のゲートに接続される。ＰＭＯＳトランジスタ５は、ゲートをＰＭＯＳトランジスタ３のゲートに接続され、ソース及びバックゲートを電源端子１０１に接続され、ドレインを出力端子１０２に接続される。ＮＭＯＳトランジスタ２は、ゲートを抵抗５０の他端及びＮＭＯＳトランジスタ１のドレインに接続され、ソース及びバックゲートを接地端子１００に接続される。ＮＭＯＳトランジスタ１は、ソース及びバックゲートを接地端子１００に接続される。抵抗５１は、出力端子１０２と接地端子１００との間に設けられる。
【００１６】
ＰＭＯＳトランジスタ３〜５のアスペクト比は同一である。また、ＰＭＯＳトランジスタ３〜５のゲートは互いに接続される。よって、ＰＭＯＳトランジスタ３〜５に流れるドレイン電流も同一になる。ＰＭＯＳトランジスタ３〜５は、電流供給回路として機能し、電流を入力される入力端子（ＰＭＯＳトランジスタ３のドレイン）と入力端子の電流に基づいた電流を出力する出力端子（ＰＭＯＳトランジスタ４のドレイン）及び出力端子（ＰＭＯＳトランジスタ５のドレイン）とを有する。
【００１７】
また、ＮＭＯＳトランジスタ１〜２のゲート幅はドレイン電流に対して十分に大きく設計されるので、ＮＭＯＳトランジスタ１〜２は弱反転動作する。
【００１８】
また、ＮＭＯＳトランジスタ１の閾値電圧の絶対値はＮＭＯＳトランジスタ２の閾値電圧の絶対値よりも高い。
【００１９】
抵抗５０〜５１は同一種類のポリシリコンで形成され、抵抗５０〜５１の温度係数が最小になるように、抵抗５０〜５１へのイオン打ち込み量は設定される。
【００２０】
ＮＭＯＳトランジスタ１〜２は同一濃度の基板上に形成され、ＮＭＯＳトランジスタ１またはＮＭＯＳトランジスタ２のみがチャネルドープをされる。すると、ＮＭＯＳトランジスタ１〜２の閾値電圧差のプロセスばらつきはＮＭＯＳトランジスタ１またはＮＭＯＳトランジスタ２のチャネルドープのプロセスばらつきにのみ依存するので、デプレッション型ＮＭＯＳトランジスタと比較してプロセスばらつきの影響が小さくなる。
【００２１】
なお、ＮＭＯＳトランジスタ１〜２は同一濃度の基板上に形成され、ＮＭＯＳトランジスタ１〜２は１回目のチャネルドープをされ、その後、ＮＭＯＳトランジスタ１またはＮＭＯＳトランジスタ２のみが２回目のチャネルドープをされても良い。
【００２２】
次に、基準電圧回路の動作について説明する。
【００２３】
ここで、弱反転動作するＭＯＳトランジスタにおいて、Ｗはゲート幅、Ｌはゲート長、Ｖｔｈは閾値電圧、Ｖｇｓはゲート・ソース間電圧、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対温度、Ｉｄ0及びｎはプロセスによって定まる定数であるとすると、ドレイン電流Ｉｄは
Ｉｄ＝Ｉｄ0・（Ｗ／Ｌ）・ｅｘｐ｛（Ｖｇｓ−Ｖｔｈ）・ｑ／ｎｋＴ｝・・・（１１）
によって算出される。ｎｋＴ／ｑは熱電圧であるとしてＵTとすると、
Ｉｄ＝Ｉｄ0・（Ｗ／Ｌ）・ｅｘｐ｛（Ｖｇｓ−Ｖｔｈ）／ＵT｝・・・（１２）
が成立する。よって、ゲート・ソース間電圧Ｖｇｓは
Ｖｇｓ＝ＵT・ｌｎ[Ｉｄ／｛Ｉｄ0・（Ｗ／Ｌ）｝]＋Ｖｔｈ・・・（１３）
によって算出される。
【００２４】
Ｖｇｓ１はＮＭＯＳトランジスタ１のゲート・ソース間電圧、Ｖｇｓ２はＮＭＯＳトランジスタ２のゲート・ソース間電圧、Ｒ５０は抵抗５０の抵抗値であるとすると、ＮＭＯＳトランジスタ１のドレイン電流Ｉｄ１は
Ｉｄ１＝（Ｖｇｓ１−Ｖｇｓ２）／Ｒ５０・・・（１４）
によって算出される。また、Ｉｄ２はＮＭＯＳトランジスタ２のドレイン電流、Ｗ１はＮＭＯＳトランジスタ１のゲート幅、Ｌ１はＮＭＯＳトランジスタ１のゲート長、Ｖｔｈ１はＮＭＯＳトランジスタ１の閾値電圧、Ｗ２はＮＭＯＳトランジスタ２のゲート幅、Ｌ２はＮＭＯＳトランジスタ２のゲート長、Ｖｔｈ２はＮＭＯＳトランジスタ２の閾値電圧であるとすると、式（１４）より、ゲート・ソース間電圧Ｖｇｓ１〜Ｖｇｓ２は
Ｖｇｓ１＝ＵT・ｌｎ[Ｉｄ１／｛Ｉｄ0・（Ｗ１／Ｌ１）｝]＋Ｖｔｈ１・・・（１５）
Ｖｇｓ２＝ＵT・ｌｎ[Ｉｄ２／｛Ｉｄ0・（Ｗ２／Ｌ２）｝]＋Ｖｔｈ２・・・（１６）
によって算出される。ドレイン電流Ｉｄ１〜Ｉｄ２は同一であり、ΔＶｔｈはＮＭＯＳトランジスタ１〜２の閾値電圧差（ΔＶｔｈ＝Ｖｔｈ１−Ｖｔｈ２）であるとすると、式（１４）〜（１６）より、ドレイン電流Ｉｄ１は
Ｉｄ１＝（１／Ｒ５０）・[ＵT・ｌｎ｛（Ｉｄ１／Ｉｄ２）・（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）｝＋ΔＶｔｈ]・・・（１７）
Ｉｄ１＝（１／Ｒ５０）・[ＵT・ｌｎ｛（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）｝＋ΔＶｔｈ]・・・（１８）
によって算出される。
【００２５】
ここで、熱電圧ＵTは、温度に正比例するので、正の温度係数を有する。また、ＮＭＯＳトランジスタ１〜２の閾値電圧Ｖｔｈ１〜Ｖｔｈ２は、図２に示すように、負の温度係数をそれぞれ有する。閾値電圧の絶対値を高く設定されたＮＭＯＳトランジスタ１の温度係数の傾きは、ＮＭＯＳトランジスタ２の温度係数の傾きよりも急になる。よって、閾値電圧差（ΔＶｔｈ＝Ｖｔｈ１−Ｖｔｈ２）も負の温度係数を有する。よって、式（１８）において、第１項は正の温度係数を有し、第２項は負の温度係数を有するので、第１項の温度特性と第２項の温度特性とが相殺されるようにＮＭＯＳトランジスタ１〜２のアスペクト比が調整されることにより、ドレイン電流Ｉｄ１は温度に依存しにくくなる。
【００２６】
すると、ＰＭＯＳトランジスタ４〜５において、ゲートは互いに接続し、ソースは電源端子１０１にそれぞれ接続しているので、ドレイン電流Ｉｄ１とドレイン電流Ｉｄ５とは同一になる。よって、
Ｉｄ５＝Ｉｄ１・・・（１９）
が成立する。Ｒ５１は抵抗５１の抵抗値であるとすると、出力端子１０２と接地端子１００との間に（抵抗５１に）発生する出力電圧Ｖｒｅｆは
Ｖｒｅｆ＝Ｒ５１・Ｉｄ５＝（Ｒ５１／Ｒ５０）・[ＵT・ｌｎ｛（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）｝＋ΔＶｔｈ]・・・（２０）
によって算出される。
【００２７】
ここで、上記のように、第１項の温度特性と第２項の温度特性とが相殺されるようにＮＭＯＳトランジスタ１〜２のアスペクト比が調整されることにより、出力電圧Ｖｒｅｆは温度に依存しにくくなる。また、同一種類のポリシリコンで形成される抵抗５０〜５１は温度特性を有するが、式（２０）の（Ｒ５１／Ｒ５０）に示すように、これらの温度特性は相殺される。
【００２８】
ＮＭＯＳトランジスタ１〜２において、ソースとバックゲートとがショートするので、閾値電圧Ｖｔｈ１〜Ｖｔｈ２はＮＭＯＳトランジスタ１〜２のプロセスばらつきだけに依存して他の素子のプロセスばらつきに依存しない。よって、温度に依存しない基準電圧Ｖｒｅｆがより安定に発生する。
【００２９】
なお、抵抗５０〜５１が使用されているが、線形領域で動作するＭＯＳトランジスタが使用されても良い。
【００３０】
また、抵抗５０〜５１が図示しない複数個の抵抗によって形成され、配線工程で各抵抗間の接続関係が変更することにより、抵抗５０〜５１の抵抗値が可変できるようにしても良い。すると、出力電圧Ｖｒｅｆは任意の電圧に調整されることできる。
【００３１】
また、抵抗５０〜５１が図示しない複数個の抵抗及びヒューズによって形成され、ヒューズが切断されて各抵抗間の接続関係が変更することにより、抵抗５０〜５１の抵抗値が可変できるようにしても良い。すると、出力電圧Ｖｒｅｆは任意の電圧に調整されることできる。
【００３２】
また、ＰＭＯＳトランジスタ３〜５のアスペクト比は異なっても良い。
【００３３】
また、図１では、ＰＭＯＳトランジスタ３のドレインがＰＭＯＳトランジスタ３〜５のゲートに接続されている。しかし、図３に示すように、アンプ７０が設けられ、非反転入力端子がＰＭＯＳトランジスタ３のドレインとＮＭＯＳトランジスタ２のドレインとの接続点に接続され、反転入力端子がＰＭＯＳトランジスタ４のドレインと抵抗５０の一端との接続点に接続され、出力端子がＰＭＯＳトランジスタ３〜５のゲートに接続されても良い。すると、ＰＭＯＳトランジスタ３〜４のドレイン電圧がより同一になるので、ドレイン電流Ｉｄ１〜Ｉｄ２がより同一になる。よって、式（１７）より、ドレイン電流Ｉｄ１がより正確に算出される。
【００３４】
また、図４に示すように、起動回路８０が設けられても良い。電流が全く流れない場合と電流が流れる場合との２つの安定点が基準電圧回路に存在していて、前者の場合から後者の場合に基準電圧回路が移行するように、起動回路８０は動作する。具体的には、ＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ２のドレイン電流が所定電流未満であり、ＰＭＯＳトランジスタ３のゲート電圧が所定電圧以上であると、起動回路８０は電源端子１０１からＮＭＯＳトランジスタ２のゲートに起動電流を流し込んで基準電圧回路を起動する。
【００３５】
また、図５に示すように、電源端子１０１とＰＭＯＳトランジスタ３〜５のソースとの間にカスコード回路９０が設けられても良い。すると、カスコード回路９０を介して電圧端子１０１からＰＭＯＳトランジスタ３〜５のソースに電源電圧が供給されるので、電源電圧が変動しても、ＰＭＯＳトランジスタ３〜５のソース電圧が変動しにくくなる。よって、電源電圧変動除去比が良くなる。
【００３６】
また、図示しないが、ＰＭＯＳトランジスタ３〜５のドレインとそれらの接続先との間にカスコード回路がそれぞれ設けられても良い。すると、電源電圧が変動しても、その接続先の電圧が変動しにくくなる。よって、電源電圧変動除去比が良くなる。
【００３７】
また、図１では、ＮＭＯＳトランジスタが弱反転動作し、ＰＭＯＳトランジスタがカレントミラー回路を構成し、出力電圧Ｖｒｅｆが出力端子１０２と接地端子１００との間に発生している。しかし、図示しないが、ＰＭＯＳトランジスタが弱反転動作し、ＮＭＯＳトランジスタがカレントミラー回路を構成し、出力電圧Ｖｒｅｆが電源端子１０１と出力端子１０２との間に発生しても良い。
【００３８】
＜第２実施形態＞
まず、基準電圧回路の構成について説明する。図６は、基準電圧回路を示す図である。
【００３９】
基準電圧回路は、ＰＭＯＳトランジスタ８〜１０、ＮＭＯＳトランジスタ１１〜１２及び抵抗５２〜５３を備える。また、基準電圧回路は、電源端子１０１、接地端子１００及び出力端子１０２を備える。
【００４０】
ＮＭＯＳトランジスタ１１は、ゲート及びドレインをＮＭＯＳトランジスタ９のドレインに接続され、ソース及びバックゲートを接地端子１００に接続される。ＮＭＯＳトランジスタ１２は、ゲートをＮＭＯＳトランジスタ１１のゲートに接続され、ソース及びバックゲートを接地端子１００に接続され、ドレインを抵抗５２の一端に接続される。ＰＭＯＳトランジスタ９は、ゲートをＰＭＯＳトランジスタ８のドレインと抵抗５２の他端との接続点に接続され、ソース及びバックゲートを電源端子１０１に接続される。ＰＭＯＳトランジスタ８は、ゲートをＰＭＯＳトランジスタ１０のゲート及び抵抗５２の一端に接続され、ソース及びバックゲートを電源端子１０１に接続される。ＰＭＯＳトランジスタ８は、ソース及びバックゲートを電源端子１０１に接続され、ドレインを出力端子１０２に接続される。抵抗５３は、出力端子１０２と接地端子１００との間に設けられる。
【００４１】
ＮＭＯＳトランジスタ１１〜１２のアスペクト比は同一である。また、ＮＭＯＳトランジスタ１１〜１２のゲートは互いに接続される。よって、ＮＭＯＳトランジスタ１１〜１２に流れるドレイン電流も同一になる。ＮＭＯＳトランジスタ１１〜１２は、電流供給回路として機能し、電流を入力される入力端子（ＮＭＯＳトランジスタ１１のドレイン）及び入力端子の電流に基づいた電流を出力する出力端子（ＮＭＯＳトランジスタ１２のドレイン）を有する。
【００４２】
次に、基準電圧回路の動作について説明する。
【００４３】
Ｖｇｓ８はＰＭＯＳトランジスタ８のゲート・ソース間電圧、Ｖｇｓ９はＰＭＯＳトランジスタ９のゲート・ソース間電圧、Ｒ５２は抵抗５２の抵抗値であるとすると、ＰＭＯＳトランジスタ８のドレイン電流Ｉｄ８は
Ｉｄ８＝（Ｖｇｓ８−Ｖｇｓ９）／Ｒ５２・・・（３４）
によって算出される。また、Ｉｄ９はＰＭＯＳトランジスタ９のドレイン電流、Ｗ８はＰＭＯＳトランジスタ８のゲート幅、Ｌ８はＰＭＯＳトランジスタ８のゲート長、Ｖｔｈ８はＰＭＯＳトランジスタ８の閾値電圧、Ｗ９はＰＭＯＳトランジスタ９のゲート幅、Ｌ９はＰＭＯＳトランジスタ９のゲート長、Ｖｔｈ９はＰＭＯＳトランジスタ９の閾値電圧であるとすると、式（３４）より、ゲート・ソース間電圧Ｖｇｓ８〜Ｖｇｓ９は
Ｖｇｓ８＝ＵT・ｌｎ[Ｉｄ８／｛Ｉｄ0・（Ｗ８／Ｌ８）｝]＋Ｖｔｈ８・・・（３５）
Ｖｇｓ９＝ＵT・ｌｎ[Ｉｄ９／｛Ｉｄ0・（Ｗ９／Ｌ９）｝]＋Ｖｔｈ９・・・（３６）
によって算出される。ドレイン電流Ｉｄ８〜Ｉｄ９は同一であり、ΔＶｔｈはＰＭＯＳトランジスタ８〜９の閾値電圧差（ΔＶｔｈ＝Ｖｔｈ８−Ｖｔｈ９）であるとすると、式（３４）〜（３６）より、ドレイン電流Ｉｄ８は
Ｉｄ８＝（１／Ｒ５２）・[ＵT・ｌｎ｛（Ｉｄ８／Ｉｄ９）・（Ｗ９／Ｌ９）／（Ｗ８／Ｌ８）｝＋ΔＶｔｈ]・・・（３７）
Ｉｄ８＝（１／Ｒ５２）・[ＵT・ｌｎ｛（Ｗ９／Ｌ９）／（Ｗ８／Ｌ８）｝＋ΔＶｔｈ]・・・（３８）
によって算出される。
【００４４】
ここで、第１実施形態のように、ドレイン電流Ｉｄ８は温度に依存しにくくなる。
【００４５】
すると、ＰＭＯＳトランジスタ８〜９において、ゲートは互いに接続し、ソースは電源端子１０１にそれぞれ接続しているので、ドレイン電流Ｉｄ８とドレイン電流Ｉｄ１０とは同一になる。よって、
Ｉｄ１０＝Ｉｄ８・・・（３９）
が成立する。Ｒ５３は抵抗５３の抵抗値であるとすると、出力端子１０２と接地端子１００との間に発生する出力電圧Ｖｒｅｆは
Ｖｒｅｆ＝Ｒ５３・Ｉｄ１０＝（Ｒ５３／Ｒ５２）・[ＵT・ｌｎ｛（Ｗ９／Ｌ９）／（Ｗ８／Ｌ８）｝＋ΔＶｔｈ]・・・（４０）
によって算出される。
【００４６】
従って、第１実施形態のように、抵抗５２〜５３の温度特性は相殺される。
【図面の簡単な説明】
【００４７】
【図１】本発明の基準電圧回路を示す回路図である。
【図２】ＮＭＯＳトランジスタの閾値電圧の絶対値の温度特性を示す図である。
【図３】本発明の基準電圧回路の他の例を示す回路図である。
【図４】本発明の基準電圧回路の他の例を示す回路図である。
【図５】本発明の基準電圧回路の他の例を示す回路図である。
【図６】本発明の第二実施形態の基準電圧回路を示す回路図である。
【図７】従来の基準電圧回路を示す回路図である。
【符号の説明】
【００４８】
１、２  ＮＭＯＳトランジスタ
３〜５  ＰＭＯＳトランジスタ
７０    アンプ
８０    起動回路
９０    カスコード回路
１０１  電源端子
１０２  出力端子
【図１】
2010152510.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010152510.tif 000008
【図７】
2010152510.tif 000009