(57)【要約】【課題】リセスゲート構造のヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することを目的とする。【解決手段】本発明の半導体装置は、ゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極９及びソース電極８と、少なくともゲート電極１０のドレイン電極９側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、キャップ層の最下層（第一キャップ層５）の厚さｄが式（１）で表されることを特徴とする。【選択図】図１
2010251391.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型半導体装置であって、
ゲート電極と、
前記ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極と、
少なくとも前記ゲート電極の前記ドレイン電極側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、
前記キャップ層の最下層の厚さをｄ、前記キャップ層の最下層のキャリア濃度をＮd、前記キャップ層の最下層のバンドギャップをＥg、比誘電率をεs、真空誘電率をε0、素電荷量をｑとした場合に、
【数１】
2010251391.tif 000009
となることを特徴とする半導体装置。
【請求項２】
２次元電子ガス濃度をＮsとした場合に、
【数２】
2010251391.tif 000010
となることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャップ層のドーパントは少なくともＳｉを含むことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記キャップ層のドーパントは少なくとも窒素空孔を含むことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項５】
前記キャップ層のドーパントは少なくとも酸素を含むことを特徴とする、請求項１又は２に記載の半導体装置。
【請求項６】
前記ソース電極及び前記ドレイン電極の少なくとも一方に対応して前記キャップ層及び前記バリア層及びチャネル層に不純物を局所的に添加して設けられた高濃度不純物領域をさらに備える、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記キャップ層は、前記ゲート電極と前記ドレイン電極との間及び、前記ゲート電極と前記ソース電極との間に設けられていることを特徴とする、請求項１〜６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型半導体装置に関する。
【背景技術】
【０００２】
従来の窒化物半導体からなるヘテロ接合電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、実際に高周波動作させた際にDC特性から予測できる出力や効率に比べてドレイン電流が大きく減少してしまう。
【０００３】
電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、電流コラプスを抑制するためには最も強く電界がかかるゲート電極／半導体界面を半導体表面から遠ざけることが効果的である。そのため、半導体表面のゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。
【０００４】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することは難しい。
【０００５】
この対策として、例えばＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合電界効果型トランジスタの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が取られている。
【０００６】
上述したように、電流コラプスを抑制するためには、ゲート電極／半導体界面を半導体表面から遠ざける必要があるため、リセス深さはより深い方が好ましく、従ってＧａＮキャップ層の膜厚もより厚い方が好ましい。
【０００７】
ＧａＮ系のヘテロＦＥＴの場合、半導体表面に形成される不純物準位は、室温では伝導体に励起できないような深いエネルギー準位に形成されるものでも、強い分極作用によりフェルミエネルギーより高いエネルギーレベルに位置するため、これが供給源となって、ヘテロ界面に１×１０13（ｃｍ-2）程度の濃度の２次元電子ガス（two dimensional electron gas：２ＤＥＧ）が発生する。
【０００８】
しかし、深いリセスゲート構造を形成するために、およそ５０ｎｍ以上の厚さのＧａＮキャップ層を最表面に形成すると、表面準位による影響を受けにくくなり２次元電子ガス濃度が著しく減少し、ソース／ゲート間、ゲート／ドレイン間のアクセス抵抗が増大して、ドレイン電流が減少してしまう。
【０００９】
これを回避するために、非特許文献１に記載されている窒化物半導体からなるヘテロ接合ＦＥＴでは、ＧａＮキャップ層の最もバリア層側に所望の２次元電子ガス濃度と同程度の濃度のシリコンをデルタドーピング（１原子層にドーピング）する。キャップ層のバリア層に近い領域では、バリア層の表面側と同様に強い分極の効果を受けることができるため、シリコンのドーピングによって形成されたバンドギャップ内の不純物準位はフェルミ面よりエネルギーが高くなり、２次元電子ガスの供給源となることができる。従って、このような構造とすることにより、リセスゲート構造のヘテロ接合ＦＥＴにおいてドレイン電流の低減を抑制することができる。
【００１０】
非特許文献２及び非特許文献３には、窒化物半導体からなるエピタキシャル層内に最も均一に高濃度でシリコン等のｎ型不純物をドーピングする方法として、ＭＯＣＶＤ法等にてエピ成長する際にドーピングする方法が記載されている。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】IEEE EDL, VOL.29, NO.4, APRIL 2008, p303
【非特許文献２】Journal of Applied Physics, Vol.83, 1 June 1998, p5787
【非特許文献３】Journal of Applied Physics, Vol.87, 1 June 2000, p7745
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＡｌＧａＮ／ＧａＮ系ヘテロ構造を用いたヘテロ接合電界効果型トランジスタの場合の場合、少なくとも１×１０12（ｃｍ-2）以上の濃度の２次元電子ガスがＡｌＧａＮ／ＧａＮへテロ界面に発生している。これと同程度のキャリア濃度をシリコンをデルタドーピングして発生させる場合、ドーピング層の厚さを例えば５（Å）とすると、２×１０19（ｃｍ-3）程度の高キャリア濃度が必要である。
【００１３】
しかしながら、非特許文献２や非特許文献３に記載された方法でドーピングできる最大のキャリア濃度は１×１０19（ｃｍ-3）程度であり、それ以上の高キャリア濃度になるようにシリコン等のｎ型不純物をドーピングすることは困難である。
【００１４】
そこで、本発明は上述の問題点に鑑み、リセスゲート構造のヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、へテロ接合電界効果型半導体装置であって、ゲート電極と、ゲート電極の両側に離間して夫々設けられたドレイン電極及びソース電極と、少なくともゲート電極のドレイン電極側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、キャップ層の最下層（第一キャップ層）の厚さをｄ、第一キャップ層のキャリア濃度をＮd、第一キャップ層のバンドギャップをＥg、比誘電率をεs、真空誘電率をε0、素電荷量をｑとした場合に、
【００１６】
【数１】
2010251391.tif 000003
【００１７】
となることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置が備えるキャップ層の最下層の厚さｄは（１）式を満たす。これにより、リセスゲート構造のヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図２】実施の形態１に係るヘテロ接合ＦＥＴのエネルギーバンド図である。
【図３】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図４】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図５】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図６】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図７】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図８】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図９】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１０】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１１】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１２】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１３】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【図１４】実施の形態２に係るヘテロ接合ＦＥＴの断面図である。
【図１５】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図１６】実施の形態３に係るヘテロ接合ＦＥＴの断面図である。
【図１７】実施の形態３に係るヘテロ接合ＦＥＴの断面図である。
【図１８】実施の形態３に係るヘテロ接合ＦＥＴの断面図である。
【図１９】実施の形態３に係るヘテロ接合ＦＥＴの断面図である。
【図２０】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図２１】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図２２】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図２３】実施の形態１に係るヘテロ接合ＦＥＴの断面図である。
【図２４】実施の形態１に係るヘテロ接合ＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００２０】
（実施の形態１）
＜構成＞
図１は、実施の形態１に係る、窒化物半導体からなるヘテロ接合ＦＥＴの構造の一例である。実施の形態１に係るヘテロ接合ＦＥＴは、ＳｉＣ基板１と、ＳｉＣ基板１上に形成されたバッファ層２と、バッファ層２上に形成されたチャネル層３と、チャネル層３上に形成されたバリア層４と、バリア層４上に形成されたゲート電極１０、ドレイン電極９、ソース電極８と、素子分離領域７とを備えている。
【００２１】
チャネル層３は厚さ２μｍのＧａＮであり、バリア層４は厚さ２０ｎｍのＡｌ0.2Ｇａ0.8Ｎである。ゲート電極１０はＮｉ／Ａｕであるが、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２等のシリサイド、あるいはＴｉＮ，ＷＮ等の窒化物金属、若しくはこれらから構成される多層膜であっても良い。ソース電極８、ドレイン電極９はＴｉ／Ａｌであるが、オーミック特性を有していればＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ等の金属や、若しくはこれらから構成される多層膜であっても良い。
【００２２】
さらに、実施の形態１に係るヘテロ接合ＦＥＴは、バリア層４上でゲート電極１０、ドレイン電極９、ソース電極８の間に設けられたキャップ層を備える。キャップ層はバリア層４上に形成される第一キャップ層５と、第一キャップ層５上に形成される第二キャップ層６と、を備える。
【００２３】
第一キャップ層５は厚さ１０ｎｍで、シリコンによってバンドギャップ中に形成された濃度Ｎd＝５×１０18ｃｍ-3の不純物準位をもつＧａＮ層である。しかし、ドーパントは必ずしもシリコンである必要はなく、第一キャップ層５を構成する半導体のバンドギャップ内の、分極の効果によって決まるフェルミ面よりも高いエネルギー準位に不純物準位を形成するドーパントであればよく、この条件を満たす限りにおいて、例えば酸素、窒素空孔、カーボン、水素、マグネシウムなどでも構わない。
【００２４】
又、第二キャップ層６はノンドーピングのＧａＮ層である。しかし、必ずしもノンドーピングである必要はなく、不純物がドーピングされていても構わない。ただし、バリア層４から離れた第二キャップ層６の領域は分極による影響が小さく、ドーピングした不純物準位が浅いほどゲートリーク電流の要因となりやすいため、出来るだけ低い濃度であることが好ましい。
【００２５】
＜第一キャップ層５＞
第一キャップ層５は厚さｄ＝１０ｎｍ、ドーピング濃度Ｎd＝５×１０18ｃｍ-3としたが、これは例示であり式（２）の関係を満たすことが求められる。
【００２６】
【数２】
2010251391.tif 000004
【００２７】
式（２）の導出を説明する。図２は、図１に示したヘテロ接合ＦＥＴにおける、ソース電極−ゲート電極間、あるいはゲート電極−ドレイン電極間のキャップ層が形成されている領域のエネルギーバンド構造をポアソン方程式とシュレディンガー方程式を自己無撞着に解くことによって求めたグラフである。
【００２８】
図２に示すように、ＡｌＧａＮ／ＧａＮ系のヘテロ構造では、バリア層４（ＡｌＧａＮ）上にキャップ層を形成した場合、キャップ層のバリア層４に近い領域では、バリア層４の表面側と同様に強い分極の効果を受けることができるため、シリコン等のドーピングによって形成されたバンドギャップ内の不純物準位はフェルミ面よりエネルギーが高くなる。バリア層４（ＡｌＧａＮ）に発生する分極の効果を受けることができる第一キャップ層５（ＧａＮ）の範囲は、分極によって発生するポテンシャルの大きさによって決まる空乏層の厚さと同等となり、それが図１における第一キャップ層５の最大膜厚ｄmaxとなる。空乏層の厚さＷは、ポテンシャルの大きさをφ、半導体中の体積当たりのキャリア濃度をＮ、半導体の比誘電率をεsとすると、ポアソンの方程式を解くことにより、式（３）で表わされる。
【００２９】
【数３】
2010251391.tif 000005
【００３０】
なお、ε0は真空の誘電率、ｑは素電荷量である。ＡｌＧａＮ（バリア層４）に生じる分極は、Ａｌ組成を高くすることや厚くすることによって大きくできるが、ＧａＮ（第一キャップ層５）のバンドギャップよりも大きな分極が発生すると、ＧａＮとＡｌＧａＮの間にホールが発生してしまうため、ＧａＮのバンドギャップより大きくすることはできない。従って、ＧａＮがＡｌＧａＮの分極効果から受ける最大のポテンシャルはＧａＮのバンドギャップと同等の値となる。従って、図１における第一キャップ層５の最大膜厚ｄmaxは、第一キャップ層５の体積当たりのキャリア濃度Ｎdを用いて式（４）のように決まる。
【００３１】
【数４】
2010251391.tif 000006
【００３２】
また、このｄmax以下の厚さの第一キャップ層５中にドーピングされた不純物によって生成したキャリアは、上述したように２次元電子ガスの供給源となる。２次元電子ガスの濃度Ｎsは、第一キャップ層５のキャリア濃度Ｎdと厚さｄを用いて式（５）のように決まる。
【００３３】
【数５】
2010251391.tif 000007
【００３４】
従って、第一キャップ層の厚さｄを式（６）に示すｄmin以上の厚さにすることによって、Ｎs以上の２次元電子ガス濃度をＡｌＧａＮ／ＧａＮ界面に発生させることが出来る。
【００３５】
【数６】
2010251391.tif 000008
【００３６】
上述の式（４）と式（６）から、第一キャップ層５の膜厚ｄとキャリア濃度Ｎdの関係として式（２）が得られる。
【００３７】
すなわち、実施の形態１に係るヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、ゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極９及びソース電極８と、少なくともゲート電極１０のドレイン電極９側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、キャップ層の最下層（第一キャップ層５）の厚さをｄ、第一キャップ層５のキャリア濃度をＮd、第一キャップ層５のバンドギャップをＥg、比誘電率をεs、真空誘電率をε0、素電荷量をｑとした場合に、式（２）の右側不等式を満たすことを特徴とする。これにより、リセスゲート構造の窒化物半導体からなるヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【００３８】
さらに、２次元電子ガス濃度をＮsとした場合に、第一キャップ層５の厚さｄは式（２）の左側不等式を満たすことを特徴とする。これにより、リセスゲート構造の窒化物半導体からなるヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【００３９】
又、キャップ層は、ゲート電極１０とドレイン電極との間及び、ゲート電極１０とソース電極８との間に設けられていることを特徴とする。これにより、リセスゲート構造の窒化物半導体からなるヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【００４０】
なお、第一キャップ層５に形成される不純物濃度は、必ずしも均一な濃度である必要はなく、この層内における合計の面積あたりの濃度がＮs以上であれば、例えばバリア層３側でより濃度が高くなるように、深さ方向に濃度分布が見られても良い。
【００４１】
チャネル層３、バリア層４、第一キャップ層５、第二キャップ層６のバンドギャップをそれぞれＢ3，Ｂ4，Ｂ5，Ｂ6としたとき、これらがＢ3＜Ｂ4、Ｂ5＜Ｂ4，Ｂ6＜Ｂ4という関係にあれば、ヘテロ接合ＦＥＴを動作させ、選択的にゲート電極１０の領域の第二キャップ層６及び第一キャップ層５のみを除去することができる。よって、上記に示したようにキャップ層をＧａＮ、バリア層をＡｌ0.2Ｇａ0.8Ｎとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。
【００４２】
例えば、チャネル層３、バリア層４、第一キャップ層５、第二キャップ層６を構成する化合物半導体をそれぞれＡｌX3Ｇａ1-X3Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX5Ｇａ1-X5Ｎ、ＡｌX6Ｇａ1-X6Ｎとすると、０≦Ｘ3＜１、０≦Ｘ4＜１、０≦Ｘ5＜１、０≦Ｘ6＜１、Ｘ3＜Ｘ4、Ｘ5＜Ｘ4、Ｘ6＜Ｘ4という関係を満たす化合物半導体で構成されていれば良い。この構造によれば、バリア層４に大きな分極効果が発生するためチャネル層３のバリア層４側に高濃度の２次元電子ガスを発生させることができ、トランジスタの大電流化や高出力化に有利である。
【００４３】
さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，ＧａのうちＮを含む少なくとも２種類からなる化合物半導体で構成されていても良い。
【００４４】
又、ヘテロ接合ＦＥＴは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。それで、上述のようにチャネル層３をＡｌX3Ｇａ1-X3Ｎで構成する場合、よりＡｌ組成が高い（Ｘ3≒１）方が好ましい。又、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極１０からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４として用いるＡｌX4Ｇａ1-X4Ｎも同様に、よりＡｌ組成が高いほうが好ましい。
【００４５】
又、チャネル層３、バリア層４、第一キャップ層５、第二キャップ層６は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００４６】
さらに、チャネル層３、バリア層４、第二キャップ層６の厚さは、上述したそれぞれの役割を満たせば、必ずしも上述の厚さである必要はなく、異なる厚さでも構わない。
【００４７】
又、基板１はシリコン基板として説明したが、シリコン、サファイア、ＧａＮ、ＡｌＮなどでも良い。例えば基板１としてＧａＮを使用した場合は、基板１上にバッファ層２０を設ける必要がない。
【００４８】
図１では、ソース電極８及びドレイン電極９をそれらの底面がバリア層４０の上面と接するように設けているが、必ずしもその必要はない。チャネル層３のバリア層４側に発生する２次元電子ガスとオーミック性のコンタクトが形成されれば良いため、例えば、図３に示すようにソース電極８及びドレイン電極９を第二キャップ層６上に設けても良いし、図４に示すように第二キャップ層６の内部と接触した構造としても良い。あるいは、図５に示すようにバリア層４の内部と接触した構造としても良い。
【００４９】
同様に、ゲート電極１０についても図１ではその底面がバリア層４の上面と接するように設けられているが、必ずしもその必要はない。ゲート電極１０の底面が第二キャップ層６の表面と接していなければ、接している時と比較して電流コラプスを抑制することができる。よって、図６に示すようにゲート電極１０の底面が第二キャップ層６の内部と接触した構造とすることも出来るし、図７に示すようにバリア層４の内部と接触した構造とすることも出来る。ただし、ゲート電極１０直下の半導体層のエッチング深さを制御性良くエッチングする観点からは、エッチングレートの違いを利用することが好ましいため、図１に示したゲート電極１０の底面がバリア層４と第一キャップ層５の界面近傍付近と接する構造が望ましい。
【００５０】
又、チャネル層３とバリア層４の間にスペーサ層１１を設けても良い。図１５は、スペーサ層１１を設けたヘテロ接合ＦＥＴの構成図である。スペーサ層１１は、チャネル層３やバリア層４を形成する材料よりもバンドギャップが大きい材料（例えばＡｌＮ）からなる厚さ１ｎｍ程度の層である。
【００５１】
チャネル層３、スペーサ層１１、バリア層４、第一キャップ層５、第二キャップ層６のバンドギャップをそれぞれＢ3，Ｂ4，Ｂ5，Ｂ6としたとき、これらがＢ3＜Ｂ4＜Ｂ11、Ｂ5＜Ｂ4，Ｂ6＜Ｂ4という関係にあれば、ヘテロ接合ＦＥＴを動作させ、スペーサ層１１により２次元電子ガスの濃度と移動度を向上させ、選択的にゲート電極１０の領域の第二キャップ層６及び第一キャップ層５を除去することができる。よって、これらの層は構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物半導体で構成されていれば良い。
【００５２】
例えば、チャネル層３、スペーサ層１１、バリア層４、第一キャップ層５、第二キャップ層６を構成する化合物半導体をそれぞれＡｌX3Ｇａ1-X3Ｎ、ＡｌX11Ｇａ1-X11Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX5Ｇａ1-X5Ｎ、ＡｌX6Ｇａ1-X6Ｎとすると、０≦Ｘ3＜１、０≦Ｘ11＜１、０≦Ｘ4＜１、０≦Ｘ5＜１、０≦Ｘ6＜１、Ｘ3＜Ｘ4＜Ｘ11、Ｘ5＜Ｘ4、Ｘ6＜Ｘ4という関係を満たす化合物半導体で構成されていれば良い。この構造によれば、バリア層４に大きな分極効果が発生するためチャネル層３のバリア層４側に高濃度の２次元電子ガスを発生させることができ（２次元電子ガスの閉じ込め効果が大きくなり）、キャリア濃度が増大し、合金散乱も減少するためキャリア移動度が向上し、トランジスタの大電流化や高出力化を図ることが出来る。
【００５３】
又、これらの層は、Ｉｎを加えたＡｌとＧａのうち、Ｎを含む少なくとも２種類からなる化合物半導体で構成されていてもよい。
【００５４】
又、スペーサ層１１は、必ずしも同一組成の１層からなる構造である必要はなく、上記のバンドギャップについての条件を満たす限りにおいて、Ｉｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても、あるいはこれらが異なる数層からなる多層膜でも良い。さらに、スペーサ層１１にはｎ型、ｐ型となる不純物が含まれていても良い。
【００５５】
又、上記の説明においてスペーサ層１１の厚さは１ｎｍ程度としたが、本発明の効果を奏する限りにおいて別の厚さでも良い。
【００５６】
ゲート電極１０の形状は直方体に限らず、図２０に示すように、ゲート電極１０のキャップ層より上に位置する頭部の形状をＴ字状又はＹ字状としても良い。
【００５７】
又、図２１に示すようにゲート電極１０を第二キャップ層６の表面に接するようにしても良い。このような構造にすることにより、ゲート電極１０が半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。よって、ＦＥＴの高電圧動作時においてゲート電極１０のドレイン電極９側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高めることが出来る。
【００５８】
さらに、図２２及び図２３に示すように、第二キャップ層６の表面に絶縁膜１３を形成しても良い。図２２は第二キャップ層６の表面の全体にわたって絶縁膜１３を形成したヘテロ接合ＦＥＴの断面図であり、図２３はＴ字状の第二キャップ層６の表面とゲート電極１０の頭部底面との間にのみ、絶縁膜１３を形成したヘテロ接合ＦＥＴの断面図である。
【００５９】
絶縁膜１３は、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉのうち、少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物からなる。
【００６０】
このような絶縁膜１３を第二キャップ層６の表面とゲート電極１０との間に形成することで、ヘテロ接合ＦＥＴの高電圧動作時においてゲート電極１０のドレイン電極９側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高めることが出来る。特に、図２３に示すように、絶縁膜１３を第二キャップ層６の表面とゲート電極１０の頭部底面との間にのみ形成した場合は、ソース電極８とゲート電極１０の間や、ゲート電極１０とドレイン電極９の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することができる。
【００６１】
＜製造工程＞
図８〜図１３は、実施の形態１に係るヘテロ接合ＦＥＴの製造工程の一例を示した図である。これらの図において、図１の構成要素と同一又は対応する構成要素には同一の符号を付している。以下、実施の形態１に係るヘテロ接合ＦＥＴの製造工程を図８〜図１３に沿って説明する。
【００６２】
まず、基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用して、バッファ層２、ＧａＮから成るチャネル層３、ＡｌＧａＮからなるバリア層４、ｎ型不純物を含むＧａＮからなる第一キャップ層５、ノンドーピングのＧａＮからなる第二キャップ層６をそれぞれ下から順にエピタキシャル成長させる（図８）。窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいは不純物の原料ガスとなるシランや酸素などの流量や圧力、温度、時間を調整することによって、チャネル層３、バリア層４、第一キャップ層５、第二キャップ層６を所望の組成、膜厚、ドーピング濃度に形成することが出来る。
【００６３】
なお、図１５のようにスペーサ層１１を設ける場合には、バッファ２上にチャネル層３を成長させた後に、チャネル層３、バリア層４を形成する材料よりバンドギャップが大きい材料からなるスペーサ層１１を形成し、その後スペーサ層１１の上にバリア層４を形成すれば良い。
【００６４】
次に、レジストパターン等をマスク１４として、Ｃｌ2等を用いたドライエッチング法によりソース電極８とドレイン電極９を形成する領域の第一キャップ層５及び第二キャップ層６を除去する（図９）。第一キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加え、例えば酸素やＳＦ6等のフッソ系ガスを用いることによって、選択的に第一キャップ層５のみエッチングすることができ、エッチング深さの制御性がよくなる。なお、エッチング時間やガス流量を調整し所望のエッチング深さにすることによって、図３〜図５に示した電極構造のヘテロ接合ＦＥＴを形成することが出来る。
【００６５】
マスク１４を除去した後、Ｔｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗ，Ｐｔなどの金属や、若しくはこれらから構成される多層膜からなるソース電極８及びドレイン電極９を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する（図１０）。
【００６６】
その後、トランジスタを作成する領域外のチャネル層３、バリア層４、第一キャップ層５、第二キャップ層６に、例えばイオン注入法やエッチングなどを用いて素子分離領域７を形成する（図１１）。
【００６７】
次に、レジストパターンなどをマスク１５としてＣｌ２などを用いたドライエッチング法などにより、ゲート電極１０を形成する領域の第二キャップ層５と第一キャップ層６を除去する（図１２）。第一キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加え、例えば酸素やＳＦ6等のフッソ系ガスを用いることによって、選択的に第一キャップ層５のみエッチングすることができ、エッチング深さの制御性がよくなる。なお、エッチング時間やガス流量を調整し所望のエッチング深さにすることによって、図６，１３に示したゲート電極構造のヘテロ接合ＦＥＴを形成することが出来る。
【００６８】
絶縁膜１３を形成する場合は、図１２に示すゲート電極形成用のエッチングを行う前に、例えば蒸着法やプラズマＣＶＤ法などを用いて、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉのうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物からなる絶縁膜１３を堆積する（図２４）。
【００６９】
レジストパターン１５を除去した後、（素材）ゲート電極１０を蒸着法やスパッタ法を用いて堆積しリフトオフ法などで形成する（図１３）。
【００７０】
ここで、エッチング領域よりも広いレジストパターン１５を利用すれば、図２２に示すようなＴ字状のゲート電極１０が形成される。なお、最終的にデバイスとして使用するために絶縁膜１３で覆われたソース／ドレイン電極８，９の一部をフッソ酸などを用いてウェットエッチングして除去した後、配線を形成する必要がある。
【００７１】
あるいは、フッソ酸などを用いたウェットエッチングの処理条件（時間、濃度）を調整することにより、所望の領域の絶縁膜を残した図２３に示す構造のＦＥＴを作製することも可能である。
【００７２】
以上の方法により、図１に示した実施の形態１に係るヘテロ接合ＦＥＴが作製できる。上記では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホールなどの形成プロセスを経て、デバイスとして完成する。
【００７３】
なお、ソース電極８及びドレイン電極９の形成工程、素子分離領域７の形成工程、ゲート電極の形成工程の３工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えることも可能である。例えば、ソース／ドレイン電極８，９を形成する前に素子分離領域７を形成しても構わない。
【００７４】
＜効果＞
実施の形態１に係るヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、ゲート電極１０と、ゲート電極１０の両側に離間して夫々設けられたドレイン電極９及びソース電極８と、少なくともゲート電極１０のドレイン電極９側の側面に接するように設けられた不純物ドーピング濃度が異なる二層以上のキャップ層と、を備え、キャップ層の最下層（第一キャップ層５）の厚さをｄ、第一キャップ層５のキャリア濃度をＮd、第一キャップ層５のバンドギャップをＥg、比誘電率をεs、真空誘電率をε0、素電荷量をｑとした場合に、式（２）の右側不等式を満たすことを特徴とする。これにより、リセスゲート構造の窒化物半導体からなるヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【００７５】
さらに、２次元電子ガス濃度をＮsとした場合に、第一キャップ層５の厚さｄは式（２）の左側不等式を満たすことを特徴とする。これにより、リセスゲート構造の窒化物半導体からなるヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【００７６】
又、（第一）キャップ層５のドーパントは少なくともＳｉを含むことを特徴とする。これにより、第一キャップ層に高濃度の不純物準位を形成することが出来る。
【００７７】
あるいは、実施の形態１に係るヘテロ接合ＦＥＴにおいて、（第一）キャップ層５のドーパントは少なくとも窒素空孔を含むことを特徴とする。これにより、第一キャップ層に高濃度の不純物準位を形成することが出来る。
【００７８】
又は、実施の形態１に係るヘテロ接合ＦＥＴにおいて、（第一）キャップ層５のドーパントは少なくとも酸素を含むことを特徴とする。これにより、第一キャップ層５に高濃度の不純物準位を形成することが出来る。
【００７９】
又、キャップ層は、ゲート電極１０とドレイン電極との間及び、ゲート電極１０とソース電極８との間に設けられていることを特徴とする。これにより、リセスゲート構造の窒化物半導体からなるヘテロ接合ＦＥＴにおいて、デルタドーピングによらずドレイン電流の低減を抑止することが出来る。
【００８０】
（実施の形態２）
＜構成＞
図１４は、実施の形態２に係るヘテロ接合ＦＥＴの断面図である。
【００８１】
図１のヘテロ接合ＦＥＴでは、第一キャップ層５と第二キャップ層６は、ドレイン電極９とゲート電極１０の間及びソース電極８とゲート電極１０の間の双方に設けられていた。
【００８２】
しかし、第一キャップ層５と第二キャップ層６は、少なくともドレイン電極９側のゲート電極１０と接触する領域に形成されていれば良い。これにより、ＦＥＴ動作時に最も電界が集中するゲート電極１０とバリア層４の界面のドレイン電極９側の領域を半導体表面（第二キャップ層６表面）から遠ざけることができ、電流コラプスを抑制できるからである。従って、実施の形態２のヘテロ接合ＦＥＴでは、図１４に示すように第一キャップ層５及び第二キャップ層６がゲート電極１０のドレイン電極９側の側面にのみ設けられる。
【００８３】
これ以外の構成については実施の形態１と同様であるため、説明を省略する。
【００８４】
＜製造工程＞
図９〜図１２に示した実施の形態１の製造工程において、エッチング時のマスクパターンを変えて所望の領域をエッチングすることにより、第一キャップ層５及び第二キャップ層６を、ゲート電極１０のドレイン電極９側の側面と接触する領域のみ残す。
【００８５】
これ以外の工程については実施の形態１と同様であるため、説明を省略する。
【００８６】
＜効果＞
実施の形態２のヘテロ接合ＦＥＴでは、トランジスタ動作時に最も電界が集中する領域である、ゲート電極１０とドレイン電極９の間の領域にキャップ層５，６を設けたため、電流コラプスを抑制することが可能である。
【００８７】
（実施の形態３）
＜構成＞
図１６は、実施の形態３に係るヘテロ接合ＦＥＴの構成図である。ソース電極８及びドレイン電極９の下側の半導体層内に、ｎ型不純物がゲート電極１０直下のバリア層４やチャネル層３よりも高濃度にドーピングされた高濃度不純物領域１２が設けられている点が実施の形態１と異なる。このような構造にすることにより、チャネル層３のバリア層４側に発生する２次元電子ガスとソース／ドレイン電極８，９間の抵抗を低減することができ、トランジスタの大電流化及び高出力化に有利となる。
【００８８】
図１６は、図１に示した実施の形態１のヘテロ接合ＦＥＴに対して高濃度不純物領域１２を設けたヘテロ接合ＦＥＴを示している。同様に、図１７は図３に示した実施の形態１のヘテロ接合ＦＥＴ、図１８は図３に示した実施の形態１のヘテロ接合ＦＥＴ、図１９は図５に示した実施の形態１のヘテロ接合ＦＥＴに対して高濃度不純物領域１２を設けたヘテロ接合ＦＥＴを示している。なお、高濃度不純物領域１２は、ソース電極８とドレイン電極９のうちどちらか一方に対応して設けても良い。
【００８９】
これ以外の構造については、実施の形態１と同様であるため説明を省略する。
【００９０】
すなわち、実施の形態３に係るヘテロ接合ＦＥＴは、ソース電極１０及びドレイン電極９の少なくとも一方に対応して、キャップ層５，６及びバリア層４及びチャネル層３に不純物を局所的に添加して設けられた高濃度不純物領域を備える。これにより、チャネル層３のバリア層４側に発生する２次元電子ガスとソース／ドレイン電極８，９間の抵抗を低減することができ、トランジスタの大電流化及び高出力化を図ることが出来る。
【００９１】
＜製造工程＞
図１６に示す構造の、実施の形態３のヘテロ接合ＦＥＴの製造工程について説明する。
【００９２】
実施の形態１と同様に、基板１上にバッファ層２、チャネル層３、バリア層４、第一キャップ層５、第二キャップ層６を順にエピタキシャル成長させる（図８）。
【００９３】
次に、レジストパターン等をマスク１４として、ドライエッチング法などにてソース電極８とドレイン電極９を形成する領域の第二キャップ層６と第一キャップ層５を除去する（図９）。
【００９４】
エッチングの後、エッチングに使用したマスク１４をそのまま用いてイオン注入法などにより、シリコン等の窒化物半導体に対してｎ型となるイオンを所望の領域に打ち込む。注入ドーズ量は１×１０13〜１×１０17ｃｍ-2、注入エネルギーは１０〜１０００ｋｅＶとする。その後、熱処理を行って注入したイオンを活性化させることにより高濃度不純物領域１２を形成する。
【００９５】
この後の工程については実施の形態１と同様であるため、説明を省略する。
【００９６】
＜効果＞
実施の形態３に係るヘテロ接合ＦＥＴは、ソース電極１０及びドレイン電極９の少なくとも一方に対応して、キャップ層５，６及びバリア層４及びチャネル層３に不純物を局所的に添加して設けられた高濃度不純物領域を備える。これにより、チャネル層３のバリア層４側に発生する２次元電子ガスとソース／ドレイン電極８，９間の抵抗を低減することができ、トランジスタの大電流化及び高出力化を図ることが出来る。
【符号の説明】
【００９７】
１  基板、２  バッファ層、３  チャネル層、４  バリア層、５  第一キャップ層、６  第二キャップ層、７  素子分離領域、８  ソース電極、９  ドレイン電極、１０  ゲート電極、１１  スペーサ層、１２  高濃度不純物領域、１３  絶縁膜、１４，１５  マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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