(57)【要約】【課題】半導体チップ内の回路の破損等により流れる過剰電流を遮断して、半導体チップの発熱を防止することができる半導体装置を提供する。【解決手段】本発明の実施の形態に係る半導体装置は、半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、前記配線内に配置され、前記配線の配線抵抗よりも高抵抗の高抵抗配線領域を有し、前記高抵抗配線領域は過電流に対して溶断するヒューズ機能をもつ半導体装置である。【選択図】図２
2010016062.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、
前記配線内に配置され、前記配線の配線抵抗よりも高抵抗の高抵抗配線領域を有し、前記高抵抗配線領域は過電流に対して溶断するヒューズ機能をもつことを特徴とする半導体装置。
【請求項２】
半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、
前記外部接続端子と前記外部接続端子と電気的に最も近接した前記能動素子とを接続する前記配線が第一の配線層と第二の配線層に渡って形成されており、前記配線は前記外部接続端子に接続された前記第一の配線層である第１領域と、前記能動素子に接続された前記第一の配線層である第３領域と、前記第１領域と前記第３領域の間に形成され、前記第一の配線層と異なる第二の配線層を含む第２領域内に配置され、前記第一の配線層の単位長さ当たりの抵抗よりも単位長さ当たりの抵抗が高抵抗の高抵抗配線領域を前記第２領域に有することを特徴とする半導体装置。
【請求項３】
前記高抵抗配線領域は、前記配線内に配置されるプラグに形成されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記配線は、複数の層毎に積層されて形成され、
前記高抵抗配線領域は、前記外部接続端子と接続される配線の下層の配線に形成されたことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記外部接続端子は、前記外部機器から電源が供給される端子、又は、前記外部機器との間で信号を授受する端子であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数の配線層を有する半導体装置に関する。
【背景技術】
【０００２】
下記特許文献１には、アルミニウム系内部配線を利用したヒューズ部を有し、ヒューズ部の溶断による速やかな電流遮断特性と信頼性の高い遮断を行う半導体装置が開示されている。
【０００３】
下記特許文献２には、低電圧過電流に対してヒューズが溶断して半導体回路を保護し、微小電流過電圧に対して半導体接合部でショートして半導体回路を保護する保護装置が開示されている。
【特許文献１】特開平６−１３９９１５号公報
【特許文献２】特開平２００８−５３３４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体チップ内の回路の破損等により流れる過剰電流を遮断し、半導体チップの発熱を防止することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る半導体装置は、半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、前記配線内に配置され、前記配線の配線抵抗よりも高抵抗の高抵抗配線領域を有し、前記高抵抗配線領域は過電流に対して溶断するヒューズ機能をもつ。
【０００６】
本発明の実施の形態に係る半導体装置は、半導体装置を形成する能動素子と、外部接続端子とを電気的に接続する配線を具備し、前記外部接続端子と前記外部接続端子と電気的に最も近接した前記能動素子とを接続する前記配線が第一の配線層と第二の配線層に渡って形成されており、前記配線は前記外部接続端子に接続された前記第一の配線層である第１領域と、前記能動素子に接続された前記第一の配線層である第３領域と、前記第１領域と前記第３領域の間に形成され、前記第一の配線層と異なる第二の配線層を含む第２領域内に配置され、前記第一の配線層の単位長さ当たりの抵抗よりも単位長さ当たりの抵抗が高抵抗の高抵抗配線領域を前記第２領域に有する。
【発明の効果】
【０００７】
本発明よれば、半導体チップ内の回路の破損等により流れる過剰電流を遮断し、半導体チップの発熱を防止することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を、図面を参照して説明する。実施の形態に係る半導体装置では、メモリカードを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【０００９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るメモリカード１の断面図である。図１に示すように、メモリカード１は、基板２と、基板２上に積層して実装された複数のＮＡＮＤ型メモリチップ３Ａ〜３Ｈと、ＮＡＮＤ型メモリチップ３Ｈの上層に積層して実装されたコントローラチップ４と、を具備する。
【００１０】
図１において、各ＮＡＮＤ型メモリチップ３Ａ〜３Ｈの図中右端部の上面にはパッド（図示せず）が設けられ、基板２の図中右端部及び中央部の上面にもパッド（図示せず）が設けられている。これらのパッドは、ボンディングワイヤ５、６により電気的に接続されている。ＮＡＮＤ型メモリチップ３Ａ〜３Ｈは、パッドが露出するように段差を付けて積層されている。メモリカード１は、ＮＡＮＤ型メモリチップ３Ａ〜３Ｈ、コントローラチップ４、ボンディングワイヤ５、６を基板２全体が樹脂モールド７により封止されている。また、メモリカード１は、樹脂モールド７によりカード状に一体形成されている。メモリカード１は、携帯電話機、携帯情報端末、及び携帯型パーソナルコンピュータ等の携帯型電子機器に搭載されたメモリカードスロットに挿入されて接続されるものである。このため、図１に示す樹脂モールド７により封止されていない基板２の下面側右端部には接続端子８が設けられている。
【００１１】
上記のような携帯型電子機器において利用されるメモリカードとしては、例えば、ＳＤカードがある。ＳＤカードは、携帯型電子機器の小型化及び高機能化に対応するため、大容量化及び小型化が進められている。ＳＤカードは、外形形状が３種類あり、大きい順にＳＤメモリカード、ｍｉｎｉＳＤカード（商標）、ｍｉｃｒｏＳＤカード（商標）となっている。特に、ｍｉｃｒｏＳＤカードは、外形寸法が幅：１１ｍｍ，長さ：１５ｍｍ，厚さ：１．０ｍｍであり、ＳＤメモリカードの１／１０程度、ｍｉｎｉＳＤカードの１／４程度の容積である。このようにｍｉｃｒｏＳＤカードは、外形が小型かつ薄型であるため、携帯電話機等の拡張用メモリとして多く利用されている。
【００１２】
各ＮＡＮＤ型メモリチップ３Ａ〜３Ｈは、その内部にＮＡＮＤ型フラッシュメモリや周辺回路等が樹脂モールド等により封止されて薄板状に形成されている。また、コントローラチップ４は、その内部にＮＡＮＤ型メモリチップ３Ａ〜３Ｈの各動作を制御する制御回路等が樹脂モールド等により封止されて薄板状に形成されている。
【００１３】
また、ｍｉｃｒｏＳＤカードでは、上記小型かつ薄型のパッケージ内で大容量化を進めるため、複数のメモリチップを積層する技術が開発されている。しかし、パッケージが小型かつ薄型化することにより、機械的強度が低下する。パッケージの機械的強度が低下すると、機械的強度以上の外力が加えられた場合に、パッケージや内部素子へのダメージが懸念される。上記図１に示したように、樹脂モールド７により一体形成されたパッケージでは、外力が加えられた場合、パッケージの外観や内部素子の動作に異常が発生していなくても、内部のチップや基板等の一部にクラックや破壊が発生している可能性がある。この場合、クラックや破壊が発生している箇所に過電流が流れ、発熱する恐れがある。図１に示したメモリカード１の構成例では、ＮＡＮＤ型メモリチップ３Ａ〜３Ｈの外形がコントローラチップ４の外形に比べて大きい。この場合、ＮＡＮＤ型メモリチップ３Ａ〜３Ｈは、コントローラチップ４に比べて外力の影響を受けやすい構成となっている。
【００１４】
第１の実施の形態に係るメモリカード１では、上記のようにパッケージに外力が加えられて、内部のメモリチップにクラックや破壊が発生した場合、過電流が流れて発熱することを防止する構成としている。
【００１５】
図２は、ＮＡＮＤ型メモリチップ３Ａ〜３Ｈに実装されるＮＡＮＤ型フラッシュメモリ内のメモリセルアレイ１０を構成するメモリセル部分の一部構成を示す断面図である。図２において、メモリセルアレイ１０は、メモリセルＭＣ（能動素子）と、メモリセルＭＣを駆動する周辺トランジスタＴＲ（例えば、ドレイン側選択ゲートトランジスタ、能動素子）と、メモリセルＭＣと周辺トランジスタＴＲと周辺回路とを電気的に接続する配線層１５〜１７と、から構成される。このメモリセルアレイ１０の製造工程を以下に説明する。
【００１６】
メモリセルＭＣは、ｐ型ウェル基板１１に形成されたｎ型のソース、ドレイン拡散層１２と、浮遊ゲート１３と、制御ゲート１４からなる積層構造として形成されている。周辺トランジスタＴＲは、ｐ型ウェル基板１１に形成されたｎ型のソース、ドレイン拡散層１２と、ゲート電極１５からなる積層構造として形成されている。
【００１７】
図２に示すように、配線層１６〜１８を３層で形成した場合、メモリセルＭＣの浮遊ゲート１３及び制御ゲート１４と、周辺トランジスタＴＲのゲート電極１５、あるいは必要であれば一部の配線層を多結晶シリコンｐ−ＳｉやタングステンシリサイドＷＳｉ２等で形成する。次いで、これらの上層に層間絶縁膜２２が成膜される。この成膜後、ゲート電極１５や一部の配線層及びｐ型ウェル基板１１上に形成されたｎ型拡散領域と、一層目の配線層１６とを電気的に接続するための所望のコンタクトホール１９を所定の位置にＲＩＥ（Reactive Ion Etching ）等により層間絶縁膜２２上に開孔する。この開孔後、１層目の配線層１６を、例えば、タングステンＷで成膜することで同時にコンタクトホール１９もタングステンＷで埋め込まれる。この結果、制御ゲート１４と配線層１５とが電気的に接続される。この後、パターニングして１層目の配線を形成する。
【００１８】
次に、第二の層間絶縁膜２２を成膜し、１層目の配線層１６と上層の２層目の配線層１７（第二の配線層）とを電気的に接続するためのコンタクトホール２０を所定の位置にＲＩＥ（Reactive Ion Etching ）等により第二の層間絶縁膜２２上に開孔する。この開孔後、２層目の配線層１７を、例えば、銅Ｃｕで形成する。コンタクトホール２０は、１層目の配線層１６と同様に２層目の配線層１７の銅Ｃｕで埋め込まれる。
【００１９】
次いで、２層目の配線層１７をパターニングする際、最上層の３層目の配線層１８の一部を置換するための配線を、この２層目の配線層１７で形成する。次に、２層目の配線層１７上に第三の層間絶縁膜２２を成膜し、２層目の配線層１７と、この後形成する３層目の配線層１８を接続するためのコンタクトホール２１Ａ，２１ＢをＲＩＥ等で開孔する。この時、３層目の配線層１８を置換する２層目の配線層１７（第２領域）上に、任意の電流と任意の時間で溶断するようにコンタクトホール２１Ａを複数個開孔する。このコンタクトホール２１Ａ（高抵抗）をヒューズとして機能させる。このヒューズとして機能させるコンタクトホール２１Ａは、開孔面積で調整しても良いし、ある一定面積のコンタクトホール２１Ａを複数個設けても良い。コンタクトホールのサイズを一定にしている場合は、１個当たりのコンタクトホールの電流による溶断条件を求め、必要な電流量と時間で溶断するようにコンタクトホール２１Ａを、図３及び図４に示すように複数個形成してもよい。コンタクトホール２１Ａ，２１Ｂを形成した後は、３層目の配線層１８（第一の配線層）を、例えば、アルミニウム合金で形成し、同時にコンタクトホール２１をアルミニウム合金で埋め込む。その後、配線及び外部機器との電源受給、信号の入出力等を行うための外部接続端子（図示せず）を、例えば、図３及び図４に示すように３層目の配線の端部に形成する。
【００２０】
ヒューズが必要な配線は、ヒューズを直列に接続する必要があるため、図２では、３層目の配線層１８の一部分を二つの領域（第１領域、第３領域）に分離している。分離した３層目の配線間は、３層目の配線層１８と２層目の配線層１７を電気的に接続するコンタクトホール２１Ａと２層目の配線を介して接続している。ヒューズ機能を持たせたコンタクトホール２１Ａは、２層目の配線と電気的に接続すれば良いため、コンタクトホール２１Ａ以降の配線は２層目の配線層１７で行っても良い。すなわち、２層目の配線層１７は、コンタクトホール２１Ａを形成する位置で分離されている。したがって、コンタクトホール２１Ｂは、ヒューズ機能を持たない通常のコンタクトホールである。本実施の形態１では、３層目の配線の単位長さ当たりの電気抵抗が２層目の配線の単位長さ当たりの電気抵抗より小さいため、分離した３層目の配線間のみを２層目の配線で置換した構成としている。
【００２１】
なお、この場合、３層目の配線の一部を置換する２層目の配線の電気抵抗は、コンタクトホール２１Ａの電気抵抗より小さく設計する。第１の実施の形態では、コンタクトホール２１Ａが高抵抗配線領域となる。この後、３層目の配線層１８をパターニングして上述の３層目に配線と接続端子を形成し、層間絶縁膜２２を成膜して、接続端子上の絶縁膜を除去する。
【００２２】
上述のように、メモリカード１のパッケージに外力が加えられて、内部のＮＡＮＤ型メモリチップ３Ａ〜３Ｈや基板等の一部にクラックや破壊が発生し、クラックや破壊が発生している箇所に過電流が流れた場合を考える。この場合、過電流量がヒューズ機能を持たせたコンタクトホール２１Ａの許容電流を超えると、コンタクトホール２１Ａが溶断して、外部機器との間の電源受給や信号入出力が遮断される。したがって、メモリカード１内のＮＡＮＤ型メモリチップ３Ａ〜３Ｈ及びコントローラチップ４に過電流が流れ続けて、メモリカード１のパッケージ全体が発熱することを回避することができる。
【００２３】
その結果、本第１の実施の形態に係るメモリカード１の構成を、上述の小型かつ薄型化のｍｉｃｒｏＳＤカード等に適用することにより、ｍｉｃｒｏＳＤカードの信頼性を向上させることができる。
【００２４】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係るメモリカード１に実装されるＮＡＮＤ型メモリチップおいて、ヒューズ機能を持たせるコンタクトホールの実装位置を変えた例を説明するものである。
【００２５】
図５は、第２の実施の形態に係るＮＡＮＤ型メモリチップ内の２層目の配線３１と３層目の配線３２とコンタクトホール３３の構成を示す平面図である。この場合、３層目の配線３２は接続端子として形成されている。この接続端子の下面に複数のコンタクトホール３３が形成されている。
【００２６】
２層目の配線３１は、例えば、銅Ｃｕで形成され、３層目の配線３２は、例えば、アルミニウム合金（ＡｌＣｕ）で形成されている。コンタクトホール３３は、アルミニウム合金（ＡｌＣｕ）で埋め込まれる。コンタクトホール３３は、２層目の配線３１と、接続端子として形成された３層目の配線３２との間を電気的に接続する。また、コンタクトホール３３はヒューズとして機能させるため、上述したように、必要な電流量と時間で溶断するように開孔面積や個数が調整されている。また、３層目の配線３２の電気抵抗は２層目の配線３１の電気抵抗より小さく設計され、２層目の配線３１の電気抵抗は、コンタクトホール３３の電気抵抗より小さく設計される。
【００２７】
第２の実施の形態では、図５に示したように、接続端子として形成された３層目の配線３２の下面にヒューズ機能を持たせたコンタクトホール３３を複数個形成した。この構成により、メモリカードのパッケージに外力が加えられて、内部のＮＡＮＤ型メモリチップの一部にクラックや破壊が発生して過電流が流れ、過電流量がヒューズ機能を持たせたコンタクトホール３３の許容電流を超えると、コンタクトホール３３が溶断して、外部機器との間の電源受給や信号入出力が遮断される。このコンタクトホールにヒューズ機能をもたせた構造はコントローラチップにも同様に適用可能である。したがって、メモリカード内のＮＡＮＤ型メモリチップ及びコントローラチップに過電流が流れ続けて、メモリカードのパッケージ全体が発熱することを回避することができる。なお、第１、第２の実施の形態ではコンタクトホールにヒューズ機能をもたせたが、コンタクトホールを介して第３の配線層と接続される第２の配線層にヒューズ機能を持たせた領域を形成しても良い。この場合、ヒューズ機能をもった領域は必要な電流と時間で溶断する長さ、幅で設計される。
【００２８】
（第３の実施の形態）
本発明の第３の実施の形態は、前述の第１の実施の形態に係るメモリカード１に実装されるＮＡＮＤ型メモリチップおいて、配線の一部を加工してヒューズを形成する例を説明するものである。
【００２９】
図６は、第３の実施の形態に係るＮＡＮＤ型メモリチップ内の３層目の配線４１の構成を示す平面図である。この場合、３層目の配線４１は、接続端子として形成された部分と、ヒューズとして形成された部分がある。ヒューズとして形成された部分は、その長さと幅が必要な電流量と時間で溶断するように形成されている。
【００３０】
第３の実施の形態では、図６に示したように、３層目の配線４１の一部をヒューズとして形成する構成とした。この構成により、メモリカードのパッケージに外力が加えられて、内部のＮＡＮＤ型メモリチップの一部にクラックや破壊が発生して過電流が流れ、過電流量がヒューズとして形成した３層目の配線４１の許容電流を超えると、ヒューズとして形成した３層目の配線４１が溶断して、外部機器との間の電源受給や信号入出力が遮断される。この配線の一部にヒューズ機能をもたせた構造はコントローラチップにも同様に適用可能である。したがって、メモリカード内のＮＡＮＤ型メモリチップ及びコントローラチップに過電流が流れ続けて、メモリカードのパッケージ全体が発熱することを回避することができる。
【００３１】
なお、上述の第１の実施の形態及び第２の実施の形態に示したヒューズ機能を持たせたコンタクトホールの形成位置や個数、また、第３の実施の形態に示したヒューズとして形成した３層目の配線は、あくまで一例であり、メモリカードに実装されるメモリチップに流れる動作電流等に応じて、コンタクトホールの形成位置や個数、ヒューズとして形成する配線の仕様を適宜変更しても良いことは勿論である。
【００３２】
また、上記メモリカード１の概略寸法は、あくまでもｍｉｃｒｏＳＤカードに適用する場合のものであり、例えば、上記ＳＤメモリカードやｍｉｎｉＳＤカードに適用する場合は、各外形寸法に合わせて適宜変更可能である。また、他の規格に基づくメモリカードの外形寸法に合わせてメモリカード１の概略寸法は適宜変更可能であることは勿論である。また、第１の実施の形態に例示したメモリチップ内のチップの積層数は一例であり、本発明は、これらの構成要件を限定するものではない。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施の形態に係るメモリカードの構成を示す断面図である。
【図２】第１の実施の形態に係るＮＡＮＤ型メモリチップ内のメモリセルアレイを構成するメモリセル部分の一部構成を示す断面図である。
【図３】第１の実施の形態に係る２層目の配線層と３層目の配線層とコンタクトホールの構成を示す平面図である。
【図４】第１の実施の形態に係る図３のＡ−Ａ´線矢視断面図である。
【図５】本発明の第２の実施の形態に係るＮＡＮＤ型メモリチップ内の２層目の配線と３層目の配線とコンタクトホールの構成を示す平面図である。
【図６】本発明の第３の実施の形態に係るＮＡＮＤ型メモリチップ内の３層目の配線の構成を示す平面図である。
【符号の説明】
【００３４】
１…メモリカード、２…基板、３Ａ〜３Ｈ…ＮＡＮＤ型メモリチップ、４…コントローラチップ、５，６…ボンディングワイヤ、７…樹脂モールド、１６…第１の配線層、１７…第２の配線層、１８…第３の配線層、２１Ａ，２１Ｂ，３３…コンタクトホール、３１…第２の配線、３２，４１…第３の配線。
【図１】
2010016062.tif 000003
【図２】
2010016062.tif 000004
【図３】
2010016062.tif 000005
【図４】
2010016062.tif 000006
【図５】
2010016062.tif 000007
【図６】
2010016062.tif 000008