(57)【要約】【課題】薄膜ＢＯＸ−ＳＯＩ基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことのできる技術を提供する。【解決手段】薄膜ＢＯＸ−ＳＯＩ基板の主面上に所定の間隔で配置されたｎウェルｎｗおよびｐウェルｐｗが形成されており、ｐウェルｐｗに形成されたｎＭＩＳ１ｎは、ＳＯＩ層１ｉの主面上に所定の距離を隔てて積み上げられた半導体層に形成された一対のｎ型ソース・ドレイン領域２ｎと、一対のｎ型ソース・ドレイン領域２ｎに挟まれたゲート絶縁膜３、ゲート電極４、およびサイドウォール５とを有しており、ｎウェルｎｗとｐウェルｐｗとの間に素子分離１０を形成し、素子分離１０の側端部が、ｎ型ソース・ドレイン領域２ｎの側端部（ＢＯＸ層１ｂの側壁部）よりもゲート電極４側に広がっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に所定の間隔で配置された第１導電型の第１半導体領域および前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第１半導体領域の主面上に所定の距離を隔てて配置された一対の半導体層と、
前記一対の半導体層に形成された前記第２導電型の一対のソース・ドレイン領域と、
前記一対のソース・ドレイン領域に挟まれたゲート電極と、
前記第１半導体領域と前記第２半導体領域との間に形成された素子分離と、
を有し、
前記素子分離の側端部が、前記ソース・ドレイン領域の側端部よりも前記ゲート電極側に広がっていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記素子分離は、分離溝と、前記分離溝の内部に埋め込まれた酸化シリコンの比誘電率よりも低い比誘電率を示す絶縁材料とから構成されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記絶縁材料は、ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＢ、または有機ポリマー系の材料であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記素子分離は、分離溝と、前記分離溝の内部に埋め込まれた酸化シリコンの比誘電率よりも低い比誘電率を示す絶縁材料から構成され、前記素子分離の一部には、前記絶縁材料が埋め込まれていない空洞が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記半導体層は、シリコン、シリコンとゲルマニウムとの混晶、またはシリコンとカーボンとの混晶を含むことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記半導体層の表面に金属シリサイド層が形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記半導体層の厚さは２０ｎｍ〜３０ｎｍであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記ゲート電極は、第１ゲート電極と第２ゲート電極とからなり、前記第２ゲート電極の側面と底面に前記第１ゲート電極が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記半導体基板と前記ゲート電極との間に形成されたゲート絶縁膜は、酸化タンタル、酸化チタン、酸化アルミニウム、酸化ハフニウム、または酸窒化ハフニウムシリコンを主体とする絶縁膜であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記半導体基板は、シリコン基板と、前記シリコン基板の主面にＢＯＸ層を介して形成されたＳＯＩ層とからなり、前記ゲート電極が形成されていない前記ＳＯＩ層の主面上に前記半導体層が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記ＳＯＩ層の厚さは４ｎｍ〜１００ｎｍであることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記ＢＯＸ層の厚さは３ｎｍ〜５０ｎｍであることを特徴とする半導体装置。
【請求項１３】
（ａ）シリコン基板、および前記シリコン基板の主面上にＢＯＸ層を介して形成されたＳＯＩ層を有する基板を準備する工程と、
（ｂ）前記基板の主面に所定の間隔で配置された第１導電型の第１半導体領域および前記第１導電型と異なる第２導電型の第２半導体領域を形成する工程と、
（ｃ）前記第１半導体領域の前記ＳＯＩ層の主面上にゲート絶縁膜およびゲート電極を形成し、さらに前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、
（ｄ）前記ゲート電極および前記サイドウォールが形成されていない前記ＳＯＩ層の主面上に半導体層を形成する工程と、
（ｅ）前記半導体層に前記第２導電型の一対のソース・ドレイン領域を形成する工程と、
（ｆ）前記基板の主面上に層間絶縁膜を形成する工程と、
（ｇ）前記第１半導体領域と前記第２半導体領域との間の上に位置する前記層間絶縁膜、前記半導体層、および前記ＳＯＩ層を順次エッチングして、前記層間絶縁膜、前記半導体層、および前記ＳＯＩ層に第１分離溝を形成する工程と、
（ｈ）前記第１分離溝の側壁に露出する前記半導体層および前記ＳＯＩ層に酸化膜側壁を形成する工程と、
（ｉ）前記第１分離溝下に位置する前記ＢＯＸ層を除去して第２分離溝を形成する工程と、
（ｊ）前記ＢＯＸ層が除去された領域から前記シリコン基板をエッチングして、前記シリコン基板に第３分離溝を形成する工程と、
（ｋ）前記第１、第２、および第３分離溝の内部に絶縁材料を埋め込む工程と、
を有し、
前記（ｊ）工程では、前記第３分離溝の側端部が、前記ソース・ドレイン領域の側端部よりも前記ゲート電極側に広がって形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記（ｊ）工程における前記シリコン基板のエッチングは、等方性エッチングであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記（ｇ）工程における前記層間絶縁膜、前記半導体層、および前記ＳＯＩ層のエッチングは、異方性エッチングであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、前記（ｅ）工程と前記（ｆ）工程との間に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
（ｌ）前記半導体層の表面に金属シリサイド層を形成する工程。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、前記第１、第２、および第３分離溝の内部に埋め込まれる前記絶縁材料は、ＳｉＯＣ、ＳｉＯＦ、ＳｉＯＢ、または有機ポリマー系の材料であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、前記ＳＯＩ層の厚さは４ｎｍ〜１００ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法において、前記ＢＯＸ層の厚さは３ｎｍ〜５０ｎｍであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、第１導電型の第１半導体領域と第１導電型と異なる第２導電型の第２半導体領域とを電気的に分離するために基板に設けられる素子分離の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
デジタル家電用マイコンまたはパーソナルコンピュータなどに用いられる大規模集積回路、あるいは移動体通信端末に用いられるアナログ高周波用電子部品（例えば送信用アンプ、受信用集積回路など）には高速化、低消費電力化、多機能化、および低コスト化が求められている。回路を構成する電子素子、例えば電界効果型トランジスタにおいては、これまでリソグラフィ技術を駆使し、主にゲート長を短くすることによって、その高性能化（電流駆動力の向上、消費電力の低減など）が実現されてきた。しかしながら、例えば電界効果型トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）においては、ゲート長が１００ｎｍ以下となると、ゲート長などの素子寸法のばらつきまたは不純物の統計揺らぎに起因したしきい値電圧のばらつきが、ＭＩＳＦＥＴの高性能化の妨げとなってしまう。
【０００３】
そこで、上記問題を回避するために、例えばInternational Electron Devices Meeting 2004 Technical Digest、２００４年、ｐ．６３１〜６３４（非特許文献１）に記載されているように、ＳＯＩ（Silicon On Insulator）層およびＢＯＸ（Buried Oxide）層をそれぞれ１０ｎｍ以下と薄くしたＳＯＩ基板（以下、薄膜ＢＯＸ−ＳＯＩ基板と記す）を用い、この薄膜ＢＯＸ−ＳＯＩ基板に電界効果型トランジスタを形成し、チャネル不純物濃度を低くし、そしてＢＯＸ層下の支持基板の不純物濃度を調整して、電界効果型トランジスタのしきい値電圧を制御する技術が研究されている。
【０００４】
薄膜ＢＯＸ−ＳＯＩ基板に形成した電界効果型トランジスタでは、チャネル不純物濃度を低くできるので、不純物の統計揺らぎに起因したしきい値電圧のばらつきを低減することができる。また、ＢＯＸ層が約１０ｎｍと薄いことから、ＢＯＸ層下の支持基板の不純物濃度を調整することによってしきい値電圧を制御することが可能である。また、ＢＯＸ層を介して支持基板側からバックゲートバイアスを制御することによって、ゲート長やＳＯＩ層の厚さなどの変調に起因したしきい値電圧のばらつき（統計ばらつき）をなくすこともできる。
【０００５】
しかしながら、薄膜ＢＯＸ−ＳＯＩ基板に形成された電界効果型トランジスタはＳＯＩ層が約１０ｎｍと薄いため、ソース・ドレイン領域の寄生抵抗が増大する。なお、この寄生抵抗の増大は、例えば選択エピタキシャル成長（ＳＥＧ: Selective Epitaxial Growth）を施して、そこにシリサイデーションにより低抵抗のシリサイド層を形成することによって防ぐことができる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】International Electron Devices Meeting 2004 Technical Digest、２００４年、ｐ．６３１〜６３４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
多様なアプリケーションに対応するために、ＳＯＩ素子と高耐圧用のバルク素子とを同一の薄膜ＢＯＸ−ＳＯＩ基板上に混載することが必要となる場合がある。薄膜ＢＯＸ−ＳＯＩ基板上にバルク素子を形成する方法には、ＳＯＩ層とＢＯＸ層とを除去した領域にバルク素子を形成するハイブリッド技術がある。この技術を適用すると、薄膜ＢＯＸ−ＳＯＩ基板上にバルク素子を設けることが可能である。しかし、ＳＯＩ層（厚さ約１０ｎｍ）とＢＯＸ層（厚さ約１０ｎｍ）とを除去しているために、バルク素子が形成される領域（バルク素子領域）における素子分離の上面と支持基板の上面との高さの差（段差）が、ＳＯＩ素子が形成される領域（ＳＯＩ素子領域）における素子分離の上面と支持基板の上面との高さの差（段差）よりも、ＳＯＩ層とＢＯＸ層とを足し合わせた厚さ分大きくなる。
【０００８】
ところで、薄膜ＢＯＸ−ＳＯＩ基板に形成された電界効果型トランジスタの場合、選択エピタキシャル成長やシリサイデーションを行う際には、ゲート電極上のキャップ酸化膜（例えばＳｉＯ２膜）、ならびに支持基板の上面およびＳＯＩ層の上面に付着した自然酸化膜を除去するために、直前の工程としてフッ硝酸（ＨＦ）溶液を用いた洗浄を必ず行う。ところが、このＨＦ洗浄により、支持基板の上面およびＳＯＩ層の上面に付着した自然酸化膜だけでなく、素子分離の酸化膜（例えばＳｉＯ２膜）もエッチングされる。
【０００９】
素子分離の酸化膜がエッチングされて後退（低くなる）すると、ＳＯＩ層と素子分離下の支持基板とが物理的に結合して、ソース・ドレイン領域から支持基板へリーク電流が流れることがある。この基板リーク電流は、素子分離の酸化膜を高くすることにより防止できるが、素子分離の酸化膜が高くなると、同時に、ＳＯＩ素子領域では素子分離の上面およびＳＯＩ層の上面との段差、バルク素子領域では素子分離の上面と支持基板の上面との段差が大きくなる。これら段差が大きい状態でゲート電極を加工すると、その段差部分にゲート電極材料の残渣が発生する。残渣を無くすためにはオーバーエッチングが必要であるが、オーバーエッチ量を増加させると、例えばＳＯＩ素子領域においてゲート電極とＳＯＩ層とが直行した部分に基板抜けが発生する。
【００１０】
ゲート電極を加工する際に、残渣または基板抜けを発生させないための素子分離の上面とＳＯＩ層の上面との段差または素子分離の上面と支持基板の上面との段差の上限は、ゲート電極材料やエッチング条件などにより厳密に定義することは困難であるが、約２０ｎｍである。また、基板リーク電流を防止するための素子分離の上面とＳＯＩ層の上面との段差の下限は、ゲート電極上のキャップ酸化膜の厚さに依存するので厳密に定義することは困難であるが、約１０ｎｍである。つまり、素子分離の上面とＳＯＩ層の上面との段差および素子分離の上面と支持基板の上面との段差は１０〜２０ｎｍに設計しなければならない。
【００１１】
しかしながら、前述したように、ハイブリッド構造を形成する場合には、ＳＯＩ素子領域におけるＳＯＩ層の上面とバルク素子領域における支持基板の上面との間で約２０ｎｍの段差が生じる。このため、素子分離の上面とＳＯＩ層の上面との段差または素子分離の上面と支持基板の上面との段差を１０〜２０ｎｍにするには、設計上に矛盾が生じてくる。従って、ハイブリッド構造を形成するにはプロセス上の工夫が必要である。
【００１２】
また、薄膜ＢＯＸ−ＳＯＩ基板に形成した電界効果型トランジスタには、前述したプロセス上の課題のみでなく、厚膜ＢＯＸ−ＳＯＩ基板に形成した電界効果型トランジスタと比較すると、その特性に劣る箇所もある。それは、ソース・ドレイン領域と支持基板との間に生じる接合容量の増加の問題である。この接合容量は、ＢＯＸ層が十分厚い場合には無視できるほど小さいので、回路遅延時間への影響は小さい。しかし、この接合容量は、ＢＯＸ層の厚さが薄くなることに従って大きくなり、ＢＯＸ層の厚さが約１０ｎｍでは、その接合容量の大きさはバルク素子領域に形成される電界効果型トランジスタの接合容量と同程度となる。接合容量が大きくなると高速回路動作に影響を与えるので、バルク素子領域に形成される電界効果型トランジスタに対する優位性を示すためには構造上の工夫が必要である。
【００１３】
このように、薄膜ＢＯＸ−ＳＯＩ基板に電界効果型トランジスタを作製するためのプロセス上の課題として、基板リーク電流の防止およびゲート電極を加工する時の基板抜けまたは残渣の発生の防止がある。また、構造上の課題として、ソース・ドレイン領域と支持基板との間の接合容量の低減がある。
【００１４】
本発明の目的は、薄膜ＢＯＸ−ＳＯＩ基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１７】
この実施の形態は、シリコン基板と、シリコン基板の主面上にＢＯＸ層を介して形成されたＳＯＩ層とからなる薄膜ＢＯＸ−ＳＯＩ基板に形成された電界効果型トランジスタを有する半導体装置である。電界効果型トランジスタは、薄膜ＢＯＸ−ＳＯＩ基板の主面に所定の間隔で配置された第１導電型の第１半導体領域および第１導電型と異なる第２導電型の第２半導体領域と、第１半導体領域の主面上に所定の距離を隔てて配置された一対の半導体層と、一対の半導体層に形成された第２導電型の一対のソース・ドレイン領域と、一対のソース・ドレイン領域に挟まれたゲート電極と、第１半導体領域と第２半導体領域との間に形成された素子分離とを有しており、素子分離の側端部が、ソース・ドレイン領域の側端部よりもゲート電極側に広がっている。
【００１８】
また、この実施の形態は、シリコン基板と、シリコン基板の主面上にＢＯＸ層を介して形成されたＳＯＩ層とからなる薄膜ＢＯＸ−ＳＯＩ基板に電界効果型トランジスタを形成する半導体装置の製造方法である。薄膜ＢＯＸ−ＳＯＩ基板の主面に所定の間隔で配置された第１導電型の第１半導体領域および第１導電型と異なる第２導電型の第２半導体領域を形成した後、第１半導体領域のＳＯＩ層の主面上にゲート絶縁膜およびゲート電極を形成し、さらにゲート電極の側壁に絶縁膜からなるサイドウォールを形成する。続いて、ゲート電極およびサイドウォールが形成されていないＳＯＩ層の主面上に半導体層を形成し、その半導体層に第２導電型の一対のソース・ドレイン領域を形成する。続いて、薄膜ＢＯＸ−ＳＯＩ基板の主面上に層間絶縁膜を形成した後、第１半導体領域と第２半導体領域との間の上に位置する層間絶縁膜、半導体層、およびＳＯＩ層を順次エッチングして、層間絶縁膜、半導体層、およびＳＯＩ層に第１分離溝を形成する。続いて、第１分離溝の側壁に露出する半導体層およびＳＯＩ層に酸化膜側壁を形成した後、第１分離溝下に位置するＢＯＸ層を除去して第２分離溝を形成し、さらにＢＯＸ層が除去された領域からシリコン基板を等方エッチングして、シリコン基板に第３分離溝を形成する。その第３分離溝の側端部は、ソース・ドレイン領域の側端部よりもゲート電極側に広がって形成される。その後、第１、第２、および第３分離溝の内部を絶縁材料で埋め込む。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
基板リーク電流を防止し、ゲート電極を加工する時の基板抜けや残渣の発生を防止し、ソース・ドレイン領域と支持基板との間の接合容量を低減することにより、薄膜ＢＯＸ−ＳＯＩ基板に形成される電界効果型トランジスタの信頼性および動作特性の劣化を防ぐことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１による半導体装置の要部断面図である。
【図２】本発明の実施の形態１による半導体装置の要部平面図である。
【図３】本発明の実施の形態１による半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１６】本発明の実施の形態２による半導体装置の要部断面図である。
【図１７】本発明の実施の形態２による半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、以下の実施の形態においては、電界効果型トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
本実施の形態１による半導体装置およびその製造方法を、図１〜図１５を用いて詳しく説明する。
【００２６】
まず、本実施の形態１による半導体装置の構成に関して図１を用いて説明する。図１には、本実施の形態１による半導体装置の要部断面図を示している。
【００２７】
本実施の形態１による半導体装置は、薄膜ＢＯＸ−ＳＯＩ基板１上に形成された、ｎチャネル型ＭＩＳトランジスタ１ｎ（以下、単にｎＭＩＳ１ｎと記す）およびｐチャネル型ＭＩＳトランジスタ１ｐ（以下、単にｐＭＩＳ１ｐと記す）を有している。薄膜ＢＯＸ−ＳＯＩ基板１は、シリコン基板１ｓの主面にＢＯＸ層１ｂを介してＳＯＩ層１ｉが形成された基板である。ＢＯＸ層１ｂの厚さは、例えば３ｎｍ〜５０ｎｍであり、代表的な厚さは、例えば１０ｎｍである。また、ＳＯＩ層１ｉの厚さは、例えば４ｎｍ〜１００ｎｍであり、代表的な厚さは、例えば１２ｎｍである。ここで、ｎ型とは、多数キャリアが電子であるような半導体領域の導電型または導電状態を表し、ｐ型とは、多数キャリアが正孔であるような半導体領域の導電型または導電状態を表す。なお、薄膜ＢＯＸ−ＳＯＩ基板１を構成するシリコン基板１ｓおよびＳＯＩ層１ｉの導電型は、ｐ型であってもｎ型であっても良い。
【００２８】
ｎＭＩＳ１ｎは、薄膜ＢＯＸ−ＳＯＩ基板１のＳＯＩ層１ｉ（ｐウェルｐｗ）の主面上に積み上げるように形成された、ｎ型の半導体層からなる一対のｎ型ソース・ドレイン領域２ｎを有する。一対のｎ型ソース・ドレイン領域２ｎは、薄膜ＢＯＸ−ＳＯＩ基板１の主面上に所定の距離を隔てて配置されている。ｐＭＩＳ１ｐは、薄膜ＢＯＸ−ＳＯＩ基板１のＳＯＩ層１ｉ（ｎウェルｎｗ）の主面上に積み上げるように形成された、ｐ型の半導体層からなる一対のｐ型ソース・ドレイン領域２ｐを有する。一対のｐ型ソース・ドレイン領域２ｐは、薄膜ＢＯＸ−ＳＯＩ基板１の主面上に所定の距離を隔てて配置されている。
【００２９】
次に、本実施の形態１による半導体装置が有するｎＭＩＳ１ｎおよびｐＭＩＳ１ｐの構成を前述の図１、ならびに図２を用いて詳しく説明する。図２は、本実施の形態１による半導体装置の要部平面図を示している。本実施の形態１のｎＭＩＳ１ｎおよびｐＭＩＳ１ｐは、以下の構成を有する。
【００３０】
図１に示すように、ｎＭＩＳ１ｎは、薄膜ＢＯＸ−ＳＯＩ基板１の主面に形成されたｐ型の半導体領域であるｐウェルｐｗ内に配置されている。ｐＭＩＳ１ｐは、薄膜ＢＯＸ−ＳＯＩ基板１の主面に形成されたｎ型の半導体領域であるｎウェルｎｗ内に配置されている。
【００３１】
ｎＭＩＳ１ｎは、ＳＯＩ層１ｉ（ｐウェルｐｗ）の主面上に積み上げるようにして形成された、ｎ型の半導体層からなる一対のｎ型ソース・ドレイン領域２ｎを有する。一対のｎ型ソース・ドレイン領域２ｎは、ＳＯＩ層１ｉの主面上に所定の距離を隔てて配置されている。
【００３２】
また、ｎＭＩＳ１ｎは、ＳＯＩ層１ｉの主面上において、ゲート絶縁膜３を隔てて配置されたゲート電極４を有する。ゲート電極４の両側壁にはサイドウォール５を有している。従って、ゲート電極４は、ＳＯＩ層１ｉの主面上のうち、一対のｎ型ソース・ドレイン領域２ｎの間であって、サイドウォール５に平面的に挟まれた位置に配置している。
【００３３】
また、ｎＭＩＳ１ｎは、ＳＯＩ層１ｉの主面に形成されたｎ型の半導体領域である、ｎ型エクステンション領域６ｎを有する。ｎ型エクステンション領域６ｎとｎ型ソース・ドレイン領域２ｎとは同じｎ型の導電型であり、互いに平面的に重なる位置において電気的に接続されている。このようなｎ型エクステンション領域６ｎは、ゲート電極４下のＳＯＩ層１ｉにあるチャネル領域と、ｎ型ソース・ドレイン領域２ｎとの間で、キャリアを円滑に授受するために形成されている。
【００３４】
上記の構成を有するｎＭＩＳ１ｎは、薄膜ＢＯＸ−ＳＯＩ基板１上において層間絶縁膜７で覆われ、層間絶縁膜７に形成されたコンタクトプラグ８を介して、層間絶縁膜７上に形成された配線層９に電気的に接続している。より具体的には、ｎＭＩＳ１ｎのｎ型ソース・ドレイン領域２ｎやゲート電極４には導電性のコンタクトプラグ８が電気的に接続されており、配線層９を通じて、外部から電気的に導通し得る構造となっている。これらの層間絶縁膜７、コンタクトプラグ８、および配線層９からなる配線構造は、さらに上層にも同様に形成され、多層配線構造を有していても良い。以上が、本実施の形態１による半導体装置が有するｎＭＩＳ１ｎおよび配線構造の基本的な構成である。
【００３５】
ｐＭＩＳ１ｐは、ｎＭＩＳ１ｎを構成する半導体層（または半導体領域）においては極性が逆であり、他は同様であるような構成を有する。より具体的には、ｐ型ＭＩＳ１ｐは、ｎＭＩＳ１ｎと同様の構成ゲート絶縁膜３、ゲート電極４、およびサイドウォール５を有する。また、ｐＭＩＳ１ｐは、ｎＭＩＳ１ｎのｎ型ソース・ドレイン領域２ｎおよびｎ型エクステンション領域６ｎとは極性が逆であり、かつ同様の形状のｐ型ソース・ドレイン領域２ｐおよびｐ型エクステンション領域６ｐを有する。そして、ｐＭＩＳ１ｐは、ｎＭＩＳ１ｎと同様の配線構造（層間絶縁膜７、コンタクトプラグ８、および配線層９）によって、外部との電気的な導通が可能となっている。
【００３６】
ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐは、それぞれ薄膜ＢＯＸ−ＳＯＩ基板１の主面に形成された素子分離１０によって規定された、活性領域（アクティブ領域）に配置されており、素子分離１０によって電気的に絶縁されている。
【００３７】
ここで、その素子分離１０は、浅溝に酸化シリコンよりも比誘電率の低いｌｏｗ−ｋ絶縁膜を埋め込んだ、所謂ＳＴＩ（Shallow Trench Isolation）構造である。図１では、ｎＭＩＳ１ｎとｐＭＩＳ１ｐとは、素子分離１０を隔てて隣り合って配置されたｐウェルｐｗとｎウェルｎｗとに形成された場合を示しているが、この限りではない。
【００３８】
次に、本実施の形態１による半導体装置が有するｎＭＩＳ１ｎとｐＭＩＳ１ｐとを互いに絶縁するための素子分離１０の構成を前述の図１を用いて詳しく説明する。
【００３９】
ｎＭＩＳ１ｎのｎ型ソース・ドレイン領域２ｎおよびｐＭＩＳ１ｐのｐ型ソース・ドレイン領域２ｐのそれぞれの側端部と素子分離１０とが接触する部分には、酸化膜側壁１１を有している。また、上面から見てＢＯＸ層１ｂ下のシリコン基板１ｓでは、素子分離１０の側端部が、ｎＭＩＳ１ｎのｎ型ソース・ドレイン領域２ｎの側端部またはｐＭＩＳ１ｐのｐ型ソース・ドレイン領域２ｐの側端部よりもゲート電極４側に広がっている。このゲート電極４側に広がった素子分離１０の側端部は、サイドウォール５の直下付近まで広げることが可能である。図１では、その素子分離１０の側端部の形状は楕円形状となっているが、直線的な形状であっても良い。また、ＢＯＸ層１ｂ下の素子分離１０はｌｏｗ−ｋ絶縁膜で構成しなくても良く、あるいは空洞であっても良い。以上が、本実施の形態１による半導体装置が有するｎＭＩＳ１ｎ、ｐＭＩＳ１ｐ、素子分離１０、および配線構造の基本的な構造である。
【００４０】
ところで、図２に示すように、ＢＯＸ層１ｂを介してシリコン基板１ｓ側からバイアスを掛けて、素子特性を制御するためのバックゲートバイアス領域ＢＧを設ける場合、ゲート電極４が、ソース・ドレイン領域ＡＣＴ、素子分離１０、およびバックゲートバイアス領域ＢＧを横切るようなレイアウトになることがある。この場合、ゲート電極４を加工した後に素子分離１０を形成すると、ゲート電極４直下のＳＯＩ層１ｉとバックゲートバイアス領域ＢＧとが物理的につながり、バックゲートバイアス領域ＢＧとソース・ドレイン領域ＡＣＴとの間にリーク電流が流れる、あるいはバックゲートバイアス領域ＢＧにバイアスを掛けた時に、ＢＯＸ層１ｂ下のシリコン基板１ｓ側からではなく、ゲート電極４直下のＳＯＩ層１ｉを介して直接バイアスが掛かることがある。このような状態では、上記リーク電流のために良好なオン／オフ特性が得られず、また、バックゲートバイアスによる素子特性の制御も不能になる。
【００４１】
そこで、本実施の形態１では、ゲート電極４が素子分離１０をまたぐ部分のみ、ウェルを形成する前に、通常のフォトリソグラフィ法およびドライエッチング法を用いて分離部分ＩＳＯを形成する。分離部分ＩＳＯを構成する絶縁材料には、熱プロセスに対する耐性が必要となるので、酸化シリコン膜を用いる。なお、分離部分ＩＳＯを構成する絶縁材料に酸化シリコンよりも比誘電率の低いｌｏｗ−ｋ絶縁膜を用いても良い。ｌｏｗ−ｋ絶縁膜を用いても、ソース・ドレイン領域ＡＣＴ直下ではないこと、また微小領域であることから、回路動作には影響を及ぼさない。
【００４２】
次に、本実施の形態１によるｎＭＩＳ１ｎおよびｐＭＩＳ１ｐが前述した構成であることの効果に関して詳しく説明する。なお、本実施の形態１によるｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのプロセス上の特徴によってもたらされる効果に関しては、後の製造方法の説明とともに詳しく説明する。
【００４３】
本実施の形態１による半導体装置が有するｎＭＩＳ１ｎおよびｐＭＩＳ１ｐでは、前述した分離構造の適用により、以下のような効果をもたらす。すなわち、シリコン基板１ｓに形成された素子分離１０の側端部をゲート電極４側に広げ、素子分離１０を構成する絶縁膜を酸化シリコンよりも比誘電率の低いｌｏｗ−ｋ絶縁膜で構成することにより、ｎＭＩＳ１ｎのｎ型ソース・ドレイン領域２ｎとｐウェルｐｗとの間に発生する寄生容量およびｐＭＩＳ１ｐのｐ型ソース・ドレイン領域２ｐとｎウェルｎｗとの間に発生する寄生容量を低減させることができる。
【００４４】
ここで、ｎＭＩＳ１ｎとｐＭＩＳ１ｐとにより構成されるＣＭＩＳデバイスの回路動作速度は、tｐｄ＝ＲＣで表される。tｐｄは回路遅延時間と呼ばれ、インバータが１周期動作するのに掛かる時間を表しており、トランジスタの抵抗Ｒと容量Ｃとの積である。つまり、抵抗Ｒおよび容量Ｃが小さいほど、回路は高速に動作する。従って、本実施の形態１では、分離構造に前述した素子分離１０の形状を採用することにより寄生容量が低減し、薄膜ＢＯＸ−ＳＯＩ基板１上に作製したｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の性能を向上させることができる。
【００４５】
本実施の形態１による半導体装置が有するｎＭＩＳ１ｎおよびｐＭＩＳ１ｐは、前述した基本的な構成に加え、以下のような構成を有している方が、より好ましい。
【００４６】
ゲート絶縁膜３を構成する絶縁材料は、酸化シリコンを主体とする絶縁膜であっても良いが、酸化シリコンよりも比誘電率の高い、所謂ｈｉｇｈ−ｋ絶縁膜である方が、より好ましい。酸化シリコンよりも比誘電率の高いゲート絶縁膜３として、例えば、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉｘＮｙ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、または酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）を主体とする絶縁膜を例示することができる。このようなｈｉｇｈ−ｋ絶縁膜によってゲート絶縁膜３を形成することで、等価酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）を減少させることができる。すなわち、酸化シリコン膜を用いた場合と比較して、ゲート絶縁膜３の物理膜厚を厚くしても同等の電界効果をもたらすことができる。これにより、前述したような効果を有する本実施の形態１のｎＭＩＳ１ｎおよびｐＭＩＳ１ｐにおいてリーク電流を低減することができる。その結果として、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の信頼性をより向上させることができる。
【００４７】
また、ゲート電極４を構成する導電材料は、不純物を含む多結晶シリコンを主体とする導体膜であっても良いが、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、またはハフニウムシリサイド（ＨｆＳｉ）などを主体とする導体膜を用いた、所謂メタルゲート電極材料である方が、より好ましい。なぜなら、このようなメタルゲート電極材料によってゲート電極４を形成することにより、多結晶シリコン膜のみを用いた場合よりも、空乏化し難いゲート電極４が得られるからである。これにより、前述したような効果を有する本実施の形態１のｎＭＩＳ１ｎおよびｐＭＩＳ１ｐにおいて、駆動電流を向上させることができる。その結果として、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の性能を向上させることができる。
【００４８】
また、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐは、シリコンを主体とする半導体層であっても良いが、ｎ型ソース・ドレイン領域２ｎは、シリコンとゲルマニウム（Ｇｅ）との混晶を主体とする半導体層、ｐ型ソース・ドレイン領域２ｐは、シリコンとカーボン（Ｃ）との混晶を主体とする半導体層である方が、より好ましい。なぜなら、シリコン基板１ｓ上に新たに積み上げることで形成されるｎ型ソース・ドレイン領域２ｎをシリコンとゲルマニウムとの混晶とし、ｐ型ソース・ドレイン領域２ｐをシリコンとカーボンの混晶とすることにより、単結晶シリコンからなるチャネル移動度（チャネル領域におけるキャリア移動度）を向上させる効果がある。これにより、前述したような効果を有する本実施の形態１のｎＭＩＳ１ｎおよびｐＭＩＳ１ｐにおいて、駆動電流をより向上させることができる。その結果として、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の性能を向上させることができる。
【００４９】
また、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐは、前述したようなシリコン、シリコンとゲルマニウムとの混晶からなる半導体層またはシリコンとカーボンとの混晶からなる半導体層のみであっても良いが、その表面側の一部または全部が、金属シリサイド層ｓｃによって形成されている方が、より好ましい。なぜなら、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐのそれぞれの表面に半導体層よりも抵抗値の低い金属シリサイド層ｓｃを設けることで、コンタクトプラグ８とのオーミック接続が実現できるからである。これにより、前述したような効果を有する本実施の形態１のｎＭＩＳ１ｎおよびｐＭＩＳ１ｐにおいて、駆動電流をより向上させることができる。その結果として、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の性能をより向上させることができる。
【００５０】
ここで、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐのそれぞれの一部が金属シリサイド層ｓｃによって形成された構造とした場合、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐにおいては、金属シリサイド層ｓｃ以外の領域が半導体層となる。金属シリサイド層ｓｃとしては、例えば、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）、タングステンシリサイド（ＷＳｉ２）、またはモリブデンシリサイド（ＭｏＳｉ２）などがある。なお、前述の図１では、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐのそれぞれの一部、さらにゲート電極４の一部が金属シリサイド層ｓｃによって形成された場合を示している。以上が、本実施の形態１による半導体装置が有するｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのより好ましい構成である。
【００５１】
次に、本実施の形態１による半導体装置の製造方法について、図３〜図１５を用いて詳しく説明する。なお、以下の工程によって形成される構成において、これまで説明したものと同様の構成に関しては同様の効果を有するものとし、ここでの重複した説明は省略する。
【００５２】
まず、図３に示すように、シリコン基板１ｓの主面に埋め込みＢＯＸ層１ｂを形成し、さらにそのＢＯＸ層１ｂの上に、ＳＯＩ層１ｉを形成する。
【００５３】
次に、図４に示すように、シリコン基板１ｓの主面およびＳＯＩ層１ｉの主面に、ｐウェルｐｗおよびｎウェルｎｗを形成する。さらにＳＯＩ層１ｉの主面にｎ型エクステンション領域６ｎおよびｐ型エクステンション領域６ｐを形成し、ＳＯＩ層１ｉの主面上にゲート絶縁膜３およびゲート電極４を形成する。
【００５４】
ｐウェルｐｗおよびｎウェルｎｗは、イオン注入法により互いに異なる領域に不純物を注入し、これを熱処理により活性化および拡散させることで形成する。互いに異なる領域に互いに異なる導電型となる不純物を注入するときは、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜（図示しない）を形成し、これをイオン注入用のマスクとして、不純物を打ち分ける。また、不純物の活性化および拡散のための熱処理は、他の工程で必要となる熱処理と共通して施しても良い。これにより、工程数を削減することができる。以後、種々の導電型を有する半導体領域を形成する方法は同様とする。
【００５５】
次に、ＳＯＩ層１ｉの主面上において、ｐウェルｐｗおよびｎウェルｎｗの両領域の主面上に、ゲート絶縁膜３を介してゲート電極４を形成する。これらは、以下のような方法によって形成する。
【００５６】
まず、ＳＯＩ層１ｉの主面を熱酸化法などによって酸化することで、後にゲート絶縁膜３となる膜状の酸化シリコン膜を形成する。その後、この酸化シリコン膜を覆うようにして、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などによって、後にゲート電極４となる膜状の多結晶シリコン膜（またはシリコンゲルマニウム膜、金属シリサイド膜、金属膜などでも良い）を形成する。その後、この多結晶シリコン膜を覆うようにして、ＣＶＤ法などによって、酸化シリコンを主体とする絶縁膜からなるキャップ絶縁膜１２を形成する。
【００５７】
続いて、フォトリソグラフィ法およびドライエッチング法によってキャップ絶縁膜１２を加工する。そして、このキャップ絶縁膜１２をエッチングマスクとした異方性エッチングにより、下層の多結晶シリコン膜および酸化シリコン膜を順に加工して、ゲート電極４およびゲート絶縁膜３をそれぞれ形成する。
【００５８】
ゲート絶縁膜３としては、酸窒化シリコン、窒化シリコン、酸化タンタル、酸化チタン、酸化アルミニウム、酸化ハフニウム、または酸窒化ハフニウムシリコンを主体とする絶縁膜であっても良い。ゲート絶縁膜３には、酸化シリコンを主体とする絶縁膜を用いるよりも、酸化シリコンよりも比誘電率のｌｏｗ−ｋ絶縁膜を用いた方が、より好ましい。その理由および効果に関しては前述の図１を用いた説明と同様である。
【００５９】
ゲート電極４としては、窒化チタン、窒化モリブデン、またはハフニウムシリサイドなどを主体とする導体膜を用いた所謂メタルゲート電極材料である方が、より好ましい。その理由および効果に関しては前述の図１を用いた説明と同様である。
【００６０】
続いて、ゲート電極４の側壁を覆うようにして、サイドウォール５を形成する。これには、まず、ＳＯＩ層１ｉの主面上にＣＶＤ法などによって、２０〜４０ｎｍ程度の膜厚の窒化シリコンを主体とする絶縁膜を形成する。その後、当該窒化シリコン膜に対して、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法のようなドライエッチングを施す。ここでは、エッチングマスクなどは形成せずに、窒化シリコン膜に対して全面的に異方性エッチングを施す。
【００６１】
ここで、ゲート電極４の段差部では、平坦な部分と比較して厚く窒化シリコン膜が形成されている。従って、全面的に異方性エッチングを施した場合、平坦部の窒化シリコン膜を除去しても、ゲート電極４の側壁を覆うようにして窒化シリコン膜を残すことができる。このようにして、ゲート電極４の側壁を覆う窒化シリコン膜からなるサイドウォール５を形成する。前述のようにして、所望の膜を段差部の側壁にサイドウォール状に残すために、当該膜に全面的に異方性エッチングを施す方法を、エッチバックと記す。
【００６２】
次に、図５に示すように、ＳＯＩ層１ｉの主面が露出した箇所に、２０〜３０ｎｍ程度の膜厚の半導体層からなるソース・ドレイン領域２を形成する。すなわち、本工程では、ＳＯＩ層１ｉの主面のうち、ゲート電極４およびサイドウォール５に覆われていない領域に半導体層を積み上げることで、ソース・ドレイン領域２を形成したことになる。
【００６３】
これには、例えば、ジクロールシラン（ＳｉＨ２Ｃｌ２）および塩化水素（ＨＣｌ）ガスを用いた減圧ＣＶＤ法によってシリコン層を堆積する。この方法によれば、前述のＳＯＩ層１ｉが露出した部分に堆積されるシリコン層は、ＳＯＩ層１ｉの単結晶に倣ってエピタキシャル成長する。このような選択エピタキシャル成長法によって、ＳＯＩ層１ｉの主面上に、所定の距離を隔てて配置された、シリコン層からなる一対のソース・ドレイン領域２を形成する。なお、本工程でソース・ドレイン領域２として結晶成長させたシリコン層には、所定の不純物を含ませない。
【００６４】
また、前述した工程では、シリコン層を選択エピタキシャル成長によって積み上げることで、ソース・ドレイン領域２を形成する方法を示した。しかし、本実施の形態１の製造方法では、シリコンとゲルマニウムとの混晶またはシリコンとカーボンとの混晶を主体とする半導体層を積み上げることで、ソース・ドレイン領域２を形成する方が、より好ましい。その理由は、ソース・ドレイン領域２としてシリコンとゲルマニウムとの混晶またはシリコンとカーボンとの混晶を用いることで、前述の図１を用いて説明した効果を有するからである。
【００６５】
シリコンとゲルマニウムとの混晶からなる半導体層（以下、シリコンゲルマニウム混晶層と記す）は、選択エピタキシャル成長法を用いて形成する。より具体的には、例えばジクロールシラン、モノゲルマン（ＧｅＨ４）、および塩化水素ガスを用いた減圧ＣＶＤ法によって、シリコンゲルマニウム混晶層をエピタキシャル成長させることができる。
【００６６】
シリコンとカーボネイトとの混晶からなる半導体層（以下、シリコンカーボネイト混晶層と記す）は、選択エピタキシャル成長法を用いて形成する。より具体的には、例えばジクロールシラン、アセチレン（Ｃ３Ｈ８）、および水素ガスを用いた気相エピタキシャル成長法によって、シリコンカーボネイト混晶層をエピタキシャル成長させることができる。
【００６７】
ここで成長させたソース・ドレイン領域２は、シリコンを結晶成長させた半導体層であり、イオン注入およびその後の熱処理によって、同様にｎ型導電化またはｐ型導電化される。以後、イオン注入によってｎ型導電化したソース・ドレイン領域２を、ｎ型ソース・ドレイン領域２ｎと記述する。また、イオン注入によってｐ型導電化したソース・ドレイン領域２を、ｐ型ソース・ドレイン領域２ｐと記述する。前述のように、ｎ型ソース・ドレイン領域２ｎとｎ型エクステンション領域６ｎとは、その端部において平面的に重なっており、電気的に接続されている。同様に、ｐ型ソース・ドレイン領域２ｐとｐ型エクステンション領域６ｐとは、その端部において平面的に重なっており、電気的に接続されている。
【００６８】
次に、図６に示すように、ＳＯＩ層１ｉの主面のうち、後にｐＭＩＳ１ｐ（前述の図１参照）を形成するｎウェルｎｗの領域を覆うように、フォトリソグラフィ法などによってフォトレジスト膜１３を形成する。その後、フォトレジスト膜１３をイオン注入マスクとして、ＳＯＩ層１ｉの主面のうち、後にｎＭＩＳ１ｎ（前述の図１参照）を形成するｐウェルｐｗの領域にイオン注入ＤＮを施す。イオン注入ＤＮでは、ｎ型不純物として、例えばヒ素（Ａｓ）やリン（Ｐ）などを、加速電圧５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２程度で注入する。イオン注入ＤＮを施した後、フォトレジスト膜１３を除去する。
【００６９】
次に、図７に示すように、ＳＯＩ層１ｉの主面のうち、後にｎＭＩＳ１ｎ（前述の図１参照）を形成するｐウェルｐｗの領域を覆うように、フォトリソグラフィ法などによってフォトレジスト膜１４を形成する。その後、フォトレジスト膜１４をイオン注入マスクとして、ＳＯＩ層１ｉの主面のうち、後にｐＭＩＳ１ｐ（前述の図１参照）を形成するｎウェルｎｗの領域にイオン注入ＤＰを施す。イオン注入ＤＰでは、ｐ型不純物として、例えばホウ素（Ｂ）などを、前述の図６のイオン注入ＤＮと同様の加速電圧、ドーズ量で注入する。その後、フォトレジスト膜１４を除去する。
【００７０】
その後、例えばＲＴＡ（Rapid Thermal Annealing）法などにより、１０００℃で１秒程度の熱処理を施す。この熱処理により、注入した不純物を活性化および拡散させる。以上の工程により、イオン注入ＤＮ，ＤＰによって不純物が注入された領域に、ｎ型ソース・ドレイン領域２ｎまたはｐ型ソース・ドレイン領域２ｐが形成される。
【００７１】
次に、図８に示すように、半導体層からなるｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐの表面、ならびにゲート電極４の表面にＳＯＩ層１ｉの主面上の金属シリサイド層ｓｃを、所謂サリサイド技術によって形成する。まず、ゲート電極４上のキャップ絶縁膜１２を除去した後、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、またはモリブデン（Ｍｏ）などの金属材料をＳＯＩ層１ｉの主面上に堆積する。続いて、熱処理を施すことにより、前述した金属材料と、ＳＯＩ層１ｉの主面に露出したシリコンの部分（本実施の形態１では、ｎ型ソース・ドレイン領域２ｎ、ｐ型ソース・ドレイン領域２ｐ、およびゲート電極４）とが化合（金属シリサイド化）反応を起こし、金属シリサイド（コバルトシリサイド、ニッケルシリサイド、白金シリサイド、タングステンシリサイド、またはモリブデンシリサイドなど）が形成される。その後、シリサイド化されなかった金属膜の部分をエッチングにより除去することで、金属シリサイド層ｓｃを形成する。
【００７２】
また、前述のようにして金属シリサイド層ｓｃを形成する過程で、ｎ型ソース・ドレイン領域２ｎまたはｐ型ソース・ドレイン領域２ｐに注入した不純物は、表面からの金属シリサイドの侵入に伴い、下端のシリコン層／金属シリサイド層ｓｃ界面に偏析する（雪かき効果）。従って、シリコン層／金属シリサイド層ｓｃ界面の不純物濃度は高濃度（例えば、１×１０２０ｃｍ−３以上）になる。これにより、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐのそれぞれの内部での、シリコン層と金属シリサイド層ｓｃとの間のコンタクト抵抗は、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐの高速動作に影響しないほど十分に低い値となる。これは、シリコンゲルマニウム混晶層を積み上げることでｎ型ソース・ドレイン領域２ｎを形成した場合およびシリコンカーボネイト混晶層を積み上げることでｐ型ソース・ドレイン領域２ｐを形成した場合でも同様である。
【００７３】
なお、上記の雪かき効果によって、ｎ型エクステンション領域６ｎの不純物濃度は、ｎ型ソース・ドレイン領域２ｎの不純物濃度よりも低くなり、同様に、ｐ型エクステンション領域６ｐの不純物濃度は、ｐ型ソース・ドレイン領域２ｐの不純物濃度よりも低くなる。
【００７４】
次に、図９に示すように、ＳＯＩ層１ｉの主面上に層間絶縁膜７を積層させる。この時積層される層間絶縁膜７は、酸化シリコン（４．２〜４．０）よりも比誘電率の低いＬｏｗ−ｋ絶縁膜で形成される。例えば、ＳｉＯ２にカーボンＣを添加したＳｉＯＣ（２．８〜２．５）、ＳｉＯＦ（３．７〜３．５）、ＳｉＯＢ（３．５）、有機ポリマー系の材料（２．５〜２．０）等を例示することができる。
【００７５】
次に、図１０に示すように、フォトリソグラフィ法およびドライエッチング法などによって、ｎＭＩＳ１ｎとｐＭＩＳ１ｐとを電気的に絶縁するための素子分離１０を形成する。この工程では、層間絶縁膜７、金属シリサイド層ｓｃ、ｎ型ソース・ドレイン領域２ｎまたはｐ型ソース・ドレイン領域２ｐが形成されたシリコン層、およびＳＯＩ層１ｉを異方性エッチングすることにより第１分離溝１１ａを形成する。この時、ＢＯＸ層１ｂは除去せずに、ＢＯＸ層１ｂ上で異方性エッチングが止まるように、エッチングガス混合比を調整して第１分離溝１１ａを形成する。
【００７６】
次に、図１１に示すように、前述した工程により第１分離溝１１ａの側壁に露出したＳＯＩ層１ｉおよびシリコン層（ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐ）を低温プラズマ酸化法により、例えば３ｎｍ程度酸化して、酸化膜側壁１１を形成する。
【００７７】
次に、図１２に示すように、前述した第１分離溝１１ａを形成した時に除去せずに残したＢＯＸ層１ｂを、異方性エッチングにより除去し、シリコン基板１ｓを露出させて第２分離溝１１ｂを形成する。この時、前述した低温プラズマ酸化法により形成した酸化膜側壁１１が除去されないように、エッチングガス流量比等を調整する。
【００７８】
次に、図１３に示すように、第２分離溝１１ｂ下のＢＯＸ層１ｂが除去された領域からシリコン基板１ｓを、例えばフッ硝酸などを用いて等方性エッチングして、第３分離溝１１ｃを形成する。この時、シリコン基板１ｓ以外の露出した領域である層間絶縁膜７、金属シリサイド層ｓｃ、酸化膜側壁１１、およびＢＯＸ層１ｂとは十分に選択比が取れるように濃度を調整（ＨＦ：ＨＮＯ２：ＣＨ３ＣＯＯＨ＝１：３：８など）する。この時、フッ硝酸によるエッチングは等方性であるので、形成された第３分離溝１１ｃは楕円形状になるが、他の方法を用いて楕円形状以外の形状、例えば長方形等の形状としても良い。また、この時形成される第３分離溝１１ｃの側端部は、ＢＯＸ層１ｂの側端部（ｎ型ソース・ドレイン領域２ｎの側壁部またはｐ型ソース・ドレイン領域２ｐの側壁部）よりもゲート電極４側に広がっており、かつ、サイドウォール５の側端部よりも第１分離溝１１ａまたは第２分離溝１１ｂ側に広がっている。具体的には、図１３に示したように、サイドウォール５の側端部とＢＯＸ層１ｂの側端部（ｎ型ソース・ドレイン領域２ｎの側壁部またはｐ型ソース・ドレイン領域２ｐの側壁部）との間に、第３分離溝１１ｃの側端部が形成されることが、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのそれぞれの高速動作には好適である。
【００７９】
次に、図１４に示すように、エッチングにより掘り込んだ第１分離溝１１ａ、第２分離溝１１ｂ、および第３分離溝１１ｃの内部に酸化シリコンよりも比誘電率の低い絶縁材料１１ｄを埋め込むことにより、素子分離１０を形成する。例えば前述した層間絶縁膜７と同じ絶縁材料を埋め込んでも良いが、酸化シリコンよりも比誘電率の低い絶縁材料ならば層間絶縁膜７と異なる絶縁材料であっても良い。絶縁材料１１ｄのカバレージが悪い場合は、第３分離溝１１ｃの側端部まで絶縁材料１１ｄが埋め込まれず、第３分離溝１１ｃの内部に空洞が形成される場合がある。しかし、空気の誘電率は約１．０なので、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを高速動作させるためには好適である。
【００８０】
次に、図１５に示すように、フォトリソグラフィ法およびエッチング法などによって層間絶縁膜７にコンタクトプラグ８を形成し、さらに前述の図１を用いて説明した構成の配線層９からなる配線構造を形成する。本実施の形態１の製造方法では、以上の工程によって、前述の図１に示した構造の半導体装置を形成する。以上が、本実施の形態１によるｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の製造方法である。
【００８１】
このように、本実施の形態１の製造方法によれば、ゲート絶縁膜３およびゲート電極４を形成してから、素子分離１０を形成する。すなわち、素子分離１０の上面とＳＯＩ層１ｉの上面との境界の高さの違い（段差）が無い状態で、ゲート絶縁膜３およびゲート電極４を形成することができる。従って、ゲート絶縁膜３およびゲート電極４を加工する時に起きる基板抜け（エッチング過剰により、ゲート電極４と直交する部分のＳＯＩ層１ｉが抉れてしまうこと）または残渣（エッチング不足により、素子分離１０の上面とＳＯＩ層１ｉの上面との段差部分に、ゲート電極４の材料やゲート絶縁膜３の材料が残留してしまうこと）を無くすことができる。これにより、基板抜けによる基板リーク電流の増大を防ぐことができ、また、残渣により形成される寄生容量に起因したｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのデバイス特性の劣化を防止できる。
【００８２】
また、本実施の形態１の製造方法によれば、前述の図８の工程で金属シリサイド層ｓｃを形成した後に、素子分離１０を形成する。すなわち、金属シリサイド層ｓｃを形成する直前にＨＦ洗浄を行っても、素子分離１０を構成する絶縁材料１１ｄは後退しない。従って、ＢＯＸ層１ｉ下のシリコン基板１ｓとＳＯＩ層１ｉとが、金属シリサイドの拡散により物理的に結合することが無くなる。これにより、ＳＯＩ層１ｉからシリコン基板１ｓへ流れる基板リーク電流によるデバイス特性の劣化を防止できる。
【００８３】
以上のように、ゲート電極４および金属シリサイド層ｓｃを形成した後に素子分離１０を形成することにより、ゲート電極４を加工する際の基板抜けおよび残渣の発生を抑制し、金属シリサイド層ｓｃを形成する際のＳＯＩ層１ｉとシリコン基板１ｓとの物理的結合を防止することができる。これにより、オン／オフ特性などといったトランジスタ特性を劣化させること無く、薄膜ＢＯＸ−ＳＯＩ基板１の主面にｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを形成することができる。
【００８４】
（実施の形態２）
本実施の形態２による半導体装置に関して、前述した実施の形態１の半導体装置と比較しながら説明する。
【００８５】
図１６に示すように、本実施の形態２による半導体装置が有するｎＭＩＳ１ｎおよびｐＭＩＳ１ｐは、そのゲート電極４の要部において、前述した実施の形態１の半導体装置（前述の図１参照）と異なる構造を有する。なお、本実施の形態２による半導体装置は、以下で説明する構成以外においては、前述した実施の形態１の半導体装置と同様の構成を有し、その効果も同様であるとし、ここでの重複した説明は省略する。
【００８６】
本実施の形態２による半導体装置が有するｎＭＩＳ１ｎおよびｐＭＩＳ１ｐは、サイドウォール５の内側に沿うようにゲート絶縁膜３と、その内側に第１ゲート電極１２ａおよび第２ゲート電極１２ｂが埋め込まれている。この構成は、後ほど製造方法に記述するように、ダマシン技術を用いたゲートラストプロセスにより作られている。このプロセスにより、ゲート絶縁膜３に比誘電率の高いｈｉｇｈ−ｋ絶縁膜を適用することが可能となる。比誘電率が高いので、これまでゲート絶縁膜３に使われてきた酸化シリコン膜と比べて、等価酸化膜厚を比較的厚い膜厚で実現することができる。ゲート絶縁膜３が厚くなるので、第１および第２ゲート電極１２ａ，１２ｂからＳＯＩ層１ｉへ流れるゲートリーク電流が抑制される。さらに、スケール則にそってゲート長をシュリンクすることができるので、オン電流（Ｉｏｎ）が上昇する。そして、このゲートラストプロセスは、本実施の形態２で説明するように、ＳＴＩラストプロセスとも併用することが可能である。このように、本実施の形態２を適用することで、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのゲートリーク電流が抑制され、Ｉｏｎ特性が上昇する。従って、本実施の形態２を適用することで、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのトランジスタ特性を向上させることができる。
【００８７】
次に、前述のような効果を有する半導体装置の製造方法を説明する。本実施の形態２において、その製造方法に関して特筆しない工程は、前述した実施の形態１の製造方法（前述の図３〜図１５）と同様である。本実施の形態２による半導体装置の製造方法の各工程が有する効果に関しても、前述した実施の形態１の製造方法と同様の工程であれば同様の効果を有することとし、ここでの重複した説明は省略する。
【００８８】
まず、本実施の形態２による半導体装置の製造方法では、前述の図２に示したように、薄膜ＢＯＸ−ＳＯＩ基板１を準備する。
【００８９】
次に、図１７に示すように、ｐウェルｐｗ、ｎウェルｎｗ、ダミーゲート絶縁膜ＤＩ、ダミーゲート電極ＤＧ、およびダミーゲートキャップ膜ＤＣを形成し、さらにｎ型エクステンション領域６ｎおよびｐ型エクステンション領域６ｐを形成する。
【００９０】
ｐウェルｐｗおよびｎウェルｎｗのそれぞれのＳＯＩ層１ｉの主面上に、ダミーゲート絶縁膜ＤＩを介してダミーゲート電極ＤＧを形成する。これらは、前述した実施の形態１で説明したものと同様の方法で形成する。まず、ＳＯＩ層１ｉの主面を熱酸化法などによって酸化することで、後にダミーゲート絶縁膜ＤＩとなる膜状の酸化シリコン膜を形成する。その後、この酸化シリコン膜を覆うようにして、ＣＶＤ法などによって、後にダミーゲート電極ＤＧとなる膜状の多結晶シリコン膜（シリコンゲルマニウム膜、金属シリサイド膜、または金属膜などでも良い）を形成する。その後、この多結晶シリコン膜を覆うようにして、ＣＶＤ法などによって、酸化シリコンを主体とする絶縁膜からなるダミーゲートキャップ膜ＤＣを形成する。
【００９１】
続いて、フォトリソグラフィ法および異方性エッチング法によってダミーゲートキャップ膜ＤＣを加工する。そして、このダミーゲートキャップ膜ＤＣをエッチングマスクとした異方性エッチングにより、下層の多結晶シリコン膜および酸化シリコン膜を順に加工して、ダミーゲート電極ＤＧおよびダミーゲート絶縁膜ＤＩを形成する。続いて、ダミーゲート電極ＤＧの側壁を覆うようにして、サイドウォール５を形成する。
【００９２】
次に、図１８に示すように、ＳＯＩ層１ｉの主面上に選択エピタキシャル成長法により半導体層を積み上げてソース・ドレイン領域２を形成する。
【００９３】
次に、図１９〜２１に示すように、ＳＯＩ層１ｉの主面上にダミー膜ＤＭを堆積させ、そのあとダミーゲート電極ＤＧの表面側が露出するまで、ダミー膜ＤＭおよびダミーゲートキャップ膜ＤＣをＣＭＰ（Chemical Mechanical Polishing）法により研削し、さらにその後に、ダミーゲート電極ＤＧおよびダミーゲート絶縁膜ＤＩをウェットエッチングにより除去する。
【００９４】
次に、図２２に示すように、ＳＯＩ層１ｉの主面上にゲート絶縁膜３、第１導電膜１２ａｄ、および第２導電膜１２ｂｄを順次ＣＶＤ法により堆積させる。この際、堆積させるゲート絶縁膜３は、酸化シリコンよりも比誘電率の高い、所謂ｈｉｇｈ−ｋ絶縁膜である方が、より好ましい。酸化シリコンよりも比誘電率の高いｈｉｇｈ−ｋ絶縁膜として、例えば酸化タンタル、酸化チタン、酸化アルミニウム、酸化ハフニウム、または酸窒化ハフニウムシリコンを主体とする絶縁膜を例示することができる。また、第１導電膜１２ａｄを形成する導電材料は、窒化チタン、窒化モリブデン、またはハフニウムシリサイドなどを主体とする導体膜を用いた所謂メタルゲート電極材料である方が、より好ましい。また、この第１導電膜１２ａｄは、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのしきい電圧に影響を与える仕事関数調整の役割も担うため、ｎＭＩＳ１ｎおよびｐＭＩＳ１ｐのトランジスタ特性に適した仕事関数を持った金属材料である方が、より好ましい。また、第２導電膜１２ｂｄは、仕事関数調整には関係なく、より電気抵抗率の低い金属材料、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）などを主体とする導体膜を用いた所謂メタルゲート電極材料である方が、より好ましい。
【００９５】
次に、図２３に示すように、ＣＭＰ法により、前述の工程で堆積したゲート絶縁膜３、第１導電膜１２ａｄ、および第２導電膜１２ｂｄを、ダミー膜ＤＭの高さまで削り、さらに、図２４に示すように、ダミー膜ＤＭを除去する。これにより、第１ゲート電極１２ａおよび第２ゲート電極１２ｂが形成され、第１ゲート電極１２ａおよび第２ゲート電極１２ｂからなるゲート電極４が形成される。次に、ｎＭＩＳ１ｎの領域にｎ型不純物をイオン注入し、ｐＭＩＳ１ｐの領域にｐ型不純物をイオン注入した後、熱処理を施すことにより、ｎ型ソース・ドレイン領域２ｎおよびｐ型ソース・ドレイン領域２ｐを形成する。
【００９６】
次に、図２５に示すように、前述した実施の形態１で説明と同様の方法により、金属シリサイド層ｓｃを形成する。その後、コンタクトプラグ８および配線層９は、前述した実施の形態１と同様の工程を施すことで、前述の図１６で説明した構造の半導体装置が形成される。以上が、本実施の形態２によるｎＭＩＳ１ｎおよびｐＭＩＳ１ｐを有する半導体装置の製造方法である。
【００９７】
次に、本実施の形態２による半導体装置の製造方法が有する前述の構成がもたらす効果について、より詳しく説明する。
【００９８】
このように、本実施の形態２による半導体装置の製造方法によれば、ダミーゲート電極ＤＧを除去した後に、ゲート絶縁膜３、第１ゲート電極１２ａ、および第２ゲート電極１２ｂのそれぞれを構成する材料を堆積する際に、ＳＯＩ層１ｉの上面と素子分離１０の上面との段差部分が無いので、ゲートエッジ部分の材料の埋め込み性が向上し、有効なゲート電極の幅の減少を抑制できる。有効なゲート電極の幅の減少を抑制できるので、本実施の形態２による半導体装置の製造方法を適用して製造されたｎＭＩＳ１ｎおよびｐＭＩＳ１ｐは、本実施の形態１による半導体装置の製造方法を適用せずにダマシンゲートプロセスのみで製造したｎＭＩＳ１ｎおよびｐＭＩＳ１ｐに比べて、良好なＩｏｎ特性を示す。その結果として、半導体装置の性能をより向上させることができる。
【００９９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１００】
例えば前述した実施の形態１，２で説明したエクステンション領域（ｎ型エクステンション領域６ｎおよびｐ型エクステンション領域６ｐ）を形成する工程（例えば前述の図３を用いて説明した工程）の後に、ハロー領域を形成しても良い。これには、まず、適宜ｎ型またはｐ型となる不純物を、例えば加速電圧５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２程度の条件で斜めイオン注入する。その後、例えばＲＴＡ法などにより、１０００℃で１秒程度の熱処理を施すことにより形成することができる。
【産業上の利用可能性】
【０１０１】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体産業に適用することができる。
【符号の説明】
【０１０２】
１  薄膜ＢＯＸ−ＳＯＩ基板
１ｂ  ＢＯＸ層
１ｉ  ＳＯＩ層
１ｓ  シリコン基板
１ｎ  ｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）
１ｐ  ｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）
２  ソース・ドレイン領域
２ｎ  ｎ型ソース・ドレイン領域
２ｐ  ｐ型ソース・ドレイン領域
３  ゲート絶縁膜
４  ゲート電極
５  サイドウォール
６ｎ  ｎ型エクステンション領域
６ｐ  ｐ型エクステンション領域
７  層間絶縁膜
８  コンタクトプラグ
９  配線層
１０  素子分離
１１  酸化膜側壁
１１ａ  第１分離溝
１１ｂ  第２分離溝
１１ｃ  第３分離溝
１１ｄ  絶縁材料
１２  キャップ絶縁膜
１２ａ  第１ゲート電極
１２ａｄ  第１導電膜
１２ｂ  第２ゲート電極
１２ｂｄ  第２導電膜
１３，１４  フォトレジスト膜
ＡＣＴ  ソース・ドレイン領域
ＢＧ  バックゲートバイアス領域
ＤＣ  ダミーゲートキャップ膜
ＤＧ  ダミーゲート電極
ＤＩ  ダミーゲート絶縁膜
ＤＭ  ダミー膜
ＤＮ，ＤＰ  イオン注入
ＩＳＯ  分離部分
ｎｗ  ｎウェル
ｐｗ  ｐウェル
ｓｃ  金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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