(57)【要約】【課題】ＧＩＤＬ等の局所的な電界集中により発生するリークおよび短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側に形成され、ゲート電極１２側のエクステンション領域１５１とゲート電極１２の反対側の深い領域１５２とを有し、導電型不純物を含むソース・ドレイン領域１５と、を有し、ソース・ドレイン領域１５のエクステンション領域１５１は、ゲート電極１２側の高拡散領域１５１ａと、最下部の半導体基板２の表面からの深さが高拡散領域１５１ａの最下部の半導体基板２の表面からの深さよりも浅く、高拡散領域１５１ａと深い領域１５２との間に設けられた低拡散領域１５１ｂと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中の前記ゲート電極の両側にそれぞれ形成され、ゲート電極側のエクステンション領域と前記ゲート電極の反対側の深い領域とをそれぞれ有し、導電型不純物をそれぞれ含むソース領域およびドレイン領域と、
を有し、
前記ドレイン領域のエクステンション領域は、前記ゲート電極側の第１の領域と、最下部の前記半導体基板の表面からの深さが前記第１の領域の最下部の前記半導体基板の表面からの深さより浅く、前記第１の領域と前記ドレイン領域の前記深い領域との間に設けられた第２の領域とを含む、
半導体装置。
【請求項２】
前記第１の領域の境界における前記導電型不純物の濃度プロファイルは、前記第２の領域の境界における前記導電型不純物の濃度プロファイルよりもなだらかである、
請求項１に記載の半導体装置。
【請求項３】
前記第２の領域は、前記導電型不純物の拡散を抑制する不純物を含む拡散抑制領域と重なる、
請求項１または２に記載の半導体装置。
【請求項４】
前記導電型不純物と前記不純物の組み合わせは、ＢとＣ、ＰとＣ、またはＡｓとＸｅである、
請求項３に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
ソース領域およびドレイン領域の浅い領域を形成する工程と、
前記ソース領域およびドレイン領域の前記浅い領域を形成する前または後に、前記ドレイン領域の前記浅い領域中の前記ゲート電極側の端部以外の領域に重なるように拡散抑制領域を形成する工程と、
熱処理により、前記ドレイン領域の前記浅い領域中の前記拡散抑制領域と重なっている領域中の導電型不純物の拡散を抑制しつつ、前記拡散抑制領域と重なっていない領域中の導電型不純物を拡散させる工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、Ｓｉ結晶中において、Ｂ（ボロン）と格子間位置のＳｉがペアを組んで拡散することが知られている（例えば、非特許文献１参照）。
【０００３】
このため、Ｂを用いてＰ型トランジスタのソース・ドレイン領域を形成した場合、Ｂが格子間位置のＳｉとペアを組んで大きく拡散し、ソース・ドレイン領域におけるＢの濃度プロファイルがなだらかになる傾向がある。特に、ソース・ドレイン領域のエクステンション領域におけるＢの濃度プロファイルがなだらかになると、短チャネル効果が発生しやすくなるという問題がある。
【０００４】
一方、Ｃ（カーボン）が格子間位置のＳｉがペアを組みやすい性質を有することが知られている（例えば、非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S. C. Jain et al., “Transient enhanced diffusion of boron in Si”, J. Appl. Phys. 91, 8919 (2002); DOI:10.1063/1.1471941 Issue Date: 1 June 2002.
【非特許文献２】Christoph Zechner, Dmitri Matveev, Nikolas Zographos, Victor Moroz, Bartek Pawlak, “Modeling Ultra Shallow Junctions Formed by hosphorus-Carbon and Boron-Carbon Co-implantation”, Mater. Res. Soc. Symp. Proc. Vol. 994 - 2007 Materials Research Society. 0994-F12-17.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、局所的な電界集中により発生するリークおよび短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート電極の両側にそれぞれ形成され、ゲート電極側のエクステンション領域と前記ゲート電極の反対側の深い領域とをそれぞれ有し、導電型不純物をそれぞれ含むソース領域およびドレイン領域と、を有し、前記ドレイン領域のエクステンション領域は、前記ゲート電極側の第１の領域と、最下部の前記半導体基板の表面からの深さが前記第１の領域の最下部の前記半導体基板の表面からの深さより浅く、前記第１の領域と前記ドレイン領域の前記深い領域との間に設けられた第２の領域とを含む、半導体装置を提供する。
【０００８】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ソース領域およびドレイン領域の浅い領域を形成する工程と、前記ソース領域およびドレイン領域の前記浅い領域を形成する前または後に、前記ドレイン領域の前記浅い領域中の前記ゲート電極側の端部以外の領域に重なるように拡散抑制領域を形成する工程と、熱処理により、前記ドレイン領域の前記浅い領域中の前記拡散抑制領域と重なっている領域中の導電型不純物の拡散を抑制しつつ、前記拡散抑制領域と重なっていない領域中の導電型不純物を拡散させる工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、局所的な電界集中により発生するリークおよび短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】本発明の第１の実施の形態に係るソース・ドレイン領域の拡大図。
【図３】比較例に係るソース・ドレイン領域の拡大図。
【図４】諸条件下におけるエクステンション領域中の導電型不純物の濃度プロファイルを示したグラフ。
【図５】本発明の第１の実施の形態および比較例に係る半導体装置の電流電圧特性を表すグラフ。
【図６Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図６Ｂ】（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第２の実施の形態に係る半導体装置の断面図。
【図８】（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１１】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２と、半導体基板２中に形成され、素子領域を区画する素子分離領域３と、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２中のゲート電極１２の両側に形成されたソース・ドレイン領域１５と、ソース・ドレイン領域１５の上部に重なるように形成された拡散抑制領域１６とを含む。
【００１２】
図２は、ソース・ドレイン領域１５の拡大図である。なお、図２はゲート電極１２の両側に形成されるソース・ドレイン領域１５のうち、一方のみを示すが、他方のソース・ドレイン領域１５も同様の構造を有する。
【００１３】
ソース・ドレイン領域１５は、Ｂ等の導電型不純物を含み、ゲート電極１２側に位置するエクステンション領域１５１と、ゲート電極１２の反対側に位置する深い領域１５２を有する。
【００１４】
エクステンション領域１５１は、ゲート電極１２側の高拡散領域１５１ａと、深い領域１５２側の低拡散領域１５１ｂとを有する。高拡散領域１５１ａは、拡散抑制領域１６とほとんど重なりを持たない領域であり、内部の導電型不純物は、熱処理により比較的大きく拡散している。一方、低拡散領域１５１ｂは、拡散抑制領域１６と大きく重なる領域であり、内部の導電型不純物の拡散は、拡散抑制領域１６により抑えられている。
【００１５】
このため、高拡散領域１５１ａの半導体基板２との境界（例えば、導電型不純物の濃度等高線の５×１０１８ａｔｏｍｓ・ｃｍ−３の線）付近の導電型不純物の濃度プロファイルは、低拡散領域１５１ｂのものと比較してなだらかである。また、高拡散領域１５１ａの半導体基板２との境界の最下部における半導体基板２の表面からの深さＤａは、低拡散領域１５１ｂの半導体基板２との境界の最下部における半導体基板２の表面からの深さＤｂよりも深い。
【００１６】
図３に、エクステンション領域の全ての領域が低拡散領域であるソース・ドレイン領域２５の拡大図を比較例として示す。
【００１７】
ソース・ドレイン領域２５は、Ｂ等の導電型不純物を含み、ゲート電極側に位置するエクステンション領域２５１と、ゲート電極の反対側に位置する深い領域２５２を有する。
【００１８】
エクステンション領域２５１は、その全ての領域において導電型不純物の拡散が抑えられ、急峻な導電型不純物の濃度プロファイルを有する。ここで、エクステンション領域２５１の半導体基板との境界の最下部における半導体基板２の表面からの深さは、低拡散領域１５１ｂのものと同じＤｂであるとする。
【００１９】
一般に、エクステンション領域２５１のように、エクステンション領域のチャネル領域側の端部における導電型不純物の濃度プロファイルが急峻すぎると、その端部に局所的に電界が集中することによるリークが発生しやすくなる。一例として、基板バイアス電圧を印加した際に、エクステンション領域のチャネル領域側の端部に電界が局所的に集中し、ＧＩＤＬ（gate induced drain leakage）と呼ばれるドレイン領域から基板へのリークが発生する。
【００２０】
一方、エクステンション領域の導電型不純物の濃度プロファイルがなだらかすぎると、短チャネル効果が発生しやすくなるという問題がある。
【００２１】
本実施の形態においては、エクステンション領域１５１のチャネル領域側の端部を、導電型不純物の濃度プロファイルが比較的なだらかな高拡散領域１５１ａとして、その近傍のＰＮ接合における空乏層幅を大きくすることにより、ＧＩＤＬ等の局所的に電界が集中することによるリークの発生を抑えることができる。また、エクステンション領域１５１のチャネル領域側の端部以外の領域を、導電型不純物の濃度プロファイルが急峻な低拡散領域１５１ｂとすることにより、短チャネル効果を抑制することができる。
【００２２】
なお、ＧＩＤＬの発生を抑えるためには、ドレイン領域のエクステンション領域１５１のチャネル領域側の端部が高拡散領域１５１ａであればよい。このため、ソース・ドレイン領域１５のドレイン側にのみ拡散抑制領域１６が形成され、ドレイン側のエクステンション領域１５１のみが高拡散領域１５１ａと低拡散領域１５１ｂとからなる構成を有してもよい。この場合、ソース・ドレイン領域１５のソース側のエクステンション領域は、ソース・ドレイン領域２５のエクステンション領域２５１と同様に、その全ての領域において導電型不純物の拡散が抑えられ、急峻な導電型不純物の濃度プロファイルを有することが好ましい。
【００２３】
拡散抑制領域１６は、ソース・ドレイン領域１５中の導電型不純物の拡散を抑制する性質を有する不純物をソース・ドレイン領域１５の一部に注入することにより形成される。例えば、ソース・ドレイン領域１５中の導電型不純物がＢまたはＰである場合は、Ｃを注入することにより拡散抑制領域１６を形成する。また、ソース・ドレイン領域１５中の導電型不純物がＡｓである場合は、Ｘｅを注入することにより拡散抑制領域１６を形成する。
【００２４】
拡散抑制領域１６中の不純物がソース・ドレイン領域１５中の導電型不純物の拡散を抑える仕組みは、例えば、次のようなものである。一例として、ソース・ドレイン領域１５中の導電型不純物がＢ、拡散抑制領域１６中の不純物がＣである場合について述べる。
【００２５】
ソース・ドレイン領域１５を形成するためにＢを半導体基板２に注入する際に、一部のＳｉが格子位置から格子間位置（interstitial）に移る。格子間位置にあるＳｉは、Ｂとペアになり拡散する性質を有する。一方、拡散抑制領域１６中のＣも格子間位置にあるＳｉとペアを組む性質を有する。このため、Ｃが格子間位置にあるＳｉとペアになることで、Ｂと格子間位置にあるＳｉとがペアになり拡散することを抑制できる。
【００２６】
図４は、諸条件下におけるソース・ドレイン領域のエクステンション領域中の導電型不純物の濃度プロファイルを示したグラフである。ここで、導電型不純物としてＢ、導電型不純物の拡散を抑制する不純物としてＣを用いた。
【００２７】
図中のＰ１は、３ｋｅＶの注入エネルギーでＣを注入した領域のアニール後のＢの濃度プロファイルである。また、Ｐ２は、Ｃ注入しない領域のアニール後のＢの濃度プロファイルである。また、Ｐ３は、アニール前のＢの濃度プロファイルである。すなわち、Ｐ１は低拡散領域１５１ｂのプロファイルに対応し、Ｐ２は高拡散領域１５１ａのプロファイルに対応する。
【００２８】
また、図中のＴ１およびＴ２は、それぞれＰ１およびＰ２の半導体基板２との境界における不純物濃度における接線である。なお、一般的にソース・ドレイン領域と半導体基板２との境界における不純物濃度は、図４に示すように、５×１０１８ａｔｏｍｓ・ｃｍ−３として定義される。なお、境界として設定される不純物濃度はこれに限られない。例えば、１×１０１８ａｔｏｍｓ・ｃｍ−３〜５×１０１８ａｔｏｍｓ・ｃｍ−３の範囲内で設定することができる。
【００２９】
Ｐ３とＰ１またはＰ２を比較することにより、アニールによってＢが拡散し、深い位置までＢが移動していることがわかる。また、Ｐ１とＰ２を比較することにより、Ｃを注入しない領域のＢの方が大きく拡散していることがわかる。
【００３０】
さらに、接線Ｔ２の傾きが接線Ｔ１の傾きよりも小さいことから、Ｃを注入しない領域の半導体基板との境界付近におけるＢの濃度プロファイルが、Ｃを注入した領域のものよりもなだらかになっていることがわかる。なお、ソース・ドレイン領域と半導体基板２との境界の不純物濃度が１×１０１８ａｔｏｍｓ・ｃｍ−３〜５×１０１８ａｔｏｍｓ・ｃｍ−３の範囲内のいずれの濃度に設定されていた場合であっても、接線Ｔ２の傾きが接線Ｔ１の傾きよりも小さいことが図４からわかる。
【００３１】
これらの結果から、高拡散領域１５１ａの半導体基板２との境界付近の導電型不純物の濃度プロファイルが、低拡散領域１５１ｂのものと比較してなだらかであり、深さＤａが深さＤｂよりも深くなることがわかる。
【００３２】
図５は、本実施の形態に係る半導体装置１００および比較例に係るソース・ドレイン領域２５を有する半導体装置における、電流電圧特性を表すグラフである。図中のＩｄ、Ｉｓは、それぞれ本実施の形態におけるソース電流およびドレイン電流のゲート電圧に対する特性を表すプロファイルである。また、図中のＩｄ０、Ｉｓ０は、それぞれ比較例におけるソース電流およびドレイン電流のゲート電圧に対する特性を表すプロファイルである。
【００３３】
図５に示されるように、ゲート電圧が負の領域において、Ｉｄの大きさがＩｄ０の大きさの約半分に抑えられている。これは、本実施の形態に係る半導体装置１００において、ドレイン領域から発生するオフリーク電流であるＧＩＤＬの発生が抑えられていることを表す。
【００３４】
また、図５より、本実施の形態に係る半導体装置１００および比較例に係るソース・ドレイン領域２５を有する半導体装置ともに、短チャネル効果の発生が抑えられていることがわかる。
【００３５】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００３６】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００３７】
ゲート絶縁膜１１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
【００３８】
ゲート電極１２は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶、金属、またはこれらの積層体からなる。
【００３９】
オフセットスペーサ１３、およびゲート側壁１４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。
【００４０】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００４１】
（半導体装置の製造）
図６Ａ（ａ）〜（ｄ）、図６Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００４２】
まず、図６Ａ（ａ）に示すように、ＳＴＩ法等により半導体基板２内に素子分離領域３を形成し、その後、半導体基板２上にゲート絶縁膜１１を介してゲート電極１２を形成する。
【００４３】
また、図示しないが、素子分離領域３を形成した後、イオン注入法等により半導体基板２内に導電型不純物を注入してウェルおよびチャネル領域を形成する。
【００４４】
ゲート絶縁膜１１、ゲート電極１２は、例えば、以下のような方法により形成される。まず、ウェルおよびチャネル領域を形成した後、熱酸化法によりＳｉＯ２膜を半導体基板２上に形成し、その上にＣＶＤ（Chemical Vapor Deposition）法により多結晶Ｓｉ膜を形成する。次に、リソグラフィ法によりゲートパターンを形成されたレジストをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法によるエッチングを多結晶Ｓｉ膜およびＳｉＯ２膜に施し、ゲート電極１２、およびゲート絶縁膜１１にそれぞれ加工する。
【００４５】
次に、図６Ａ（ｂ）に示すように、ゲート電極１２の両側面にオフセットスペーサ１３を形成する。
【００４６】
ゲート絶縁膜１１、ゲート電極１２は、例えば、以下のような方法により形成される。まず、ＣＶＤ法により、ゲート電極１２の表面を覆うように、半導体基板２上の全面に厚さ２ｎｍのＳｉＯ２膜を形成する。次に、ＲＩＥ法による異方性エッチングをＳｉＯ２膜に施し、オフセットスペーサ１３に加工する。
【００４７】
次に、図６Ａ（ｃ）に示すように、ソース・ドレイン領域１５の浅い領域１５３を形成する。
【００４８】
具体的には、例えば、オフセットスペーサ１３およびゲート電極１２をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、ソース・ドレイン領域１５の浅い領域１５３を形成する。
【００４９】
Ｂを用いてＰ型のソース・ドレイン領域１５の浅い領域１５３を形成する場合は、例えば、注入エネルギー０．５ｋｅＶ、注入量１．０×１０１５ｃｍ−２の条件でイオン注入を行う。
【００５０】
次に、図６Ａ（ｄ）に示すように、オフセットスペーサ１３の側面にゲート側壁１７を形成する。
【００５１】
ゲート側壁１７は、例えば、以下のような方法により形成される。まず、ＣＶＤ法により、オフセットスペーサ１３の側面およびゲート電極１２の上面を覆うように、半導体基板２上の全面に厚さ３ｎｍのＳｉＯ２膜と１０ｎｍのＳｉＮ膜を積層する。次に、ＲＩＥ法による異方性エッチングをＳｉＮ膜およびＳｉＯ２膜に施し、ゲート側壁１７に加工する。
【００５２】
次に、図６Ｂ（ｅ）に示すように、ソース・ドレイン領域１５の深い領域１５２を形成する。ここで、ソース・ドレイン領域１５の浅い領域１５３の深い領域１５２と重ならない領域はエクステンション領域１５１となる。
【００５３】
具体的には、例えば、ゲート側壁１７およびゲート電極１２をマスクとして用いて、イオン注入法により半導体基板２上の全面に導電型不純物を注入し、深い領域１５２を形成する。
【００５４】
ここで、ＢＦ２を用いてＰ型の深い領域１５２を形成する場合は、例えば、注入エネルギー１５ｋｅＶ、注入量３．０×１０１５ｃｍ−２の条件でイオン注入を行う。
【００５５】
次に、図６Ｂ（ｆ）に示すように、ゲート側壁１７を除去した後、ゲート側壁１７よりも幅の小さいゲート側壁１４を形成する。
【００５６】
ゲート側壁１４は、例えば、以下のような方法により形成される。まず、ＣＶＤ法により、オフセットスペーサ１３の側面およびゲート電極１２の上面を覆うように、半導体基板２上の全面に厚さ５ｎｍのＳｉＯ２膜を形成する。次に、ＲＩＥ法による異方性エッチングをＳｉＯ２膜に施し、ゲート側壁１４に加工する。
【００５７】
次に、図６Ｂ（ｇ）に示すように、拡散抑制領域１６を形成する。
【００５８】
具体的には、例えば、ゲート側壁１４およびゲート電極１２をマスクとして用いて、イオン注入法により半導体基板２上の全面にＣ等の不純物を注入し、拡散抑制領域１６を形成する。ここで、例えば、Ｃは注入エネルギー１０ｋｅＶ、注入量１．０×１０１５ｃｍ−２の条件で注入される。
【００５９】
マスクとして用いられるゲート側壁１４の幅がゲート側壁１７の幅よりも小さいため、拡散抑制領域１６はエクステンション領域１５１中の深い領域１５２側の一部の領域と重なるように形成される。
【００６０】
次に、ソース・ドレイン領域１５中の導電型不純物を活性化させるために半導体基板２に熱処理を施す。これによりエクステンション領域１５１中の導電型不純物が拡散して高拡散領域１５１ａおよび低拡散領域１５１ｂが形成され、図１、２に示される半導体装置１００が得られる。熱処理として、例えば、温度１０５０℃のスパイクアニールが行われる。
【００６１】
エクステンション領域１５１の拡散抑制領域１６と重なっていない領域においては、熱処理により導電型不純物が拡散する。主に大きく拡散した導電型不純物により高拡散領域１５１ａが構成される。
【００６２】
一方、エクステンション領域１５１の拡散抑制領域１６と重なっている領域においては、熱処理による導電型不純物の拡散が拡散抑制領域１６により抑えられる。主に拡散が抑えられた導電型不純物により低拡散領域１５１ｂが構成される。
【００６３】
なお、ソース・ドレイン領域１５の浅い領域１５３、深い領域１５２、および拡散抑制層１６を形成する順序は上に示したものに限られない。
【００６４】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ソース・ドレイン領域１５のエクステンション領域１５１に、高拡散領域１５１ａおよび低拡散領域１５１ｂを形成することにより、ＧＩＤＬ等の局所的な電界集中により発生するリークおよび短チャネル効果の発生を抑えることができる。
【００６５】
〔第２の実施の形態〕
（半導体装置の構成）
図７は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２と、半導体基板２中に形成され、素子領域を区画する素子分離領域３と、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２中のゲート電極の両側に形成されたソース・ドレイン領域１５と、ソース・ドレイン領域１５の上部に重なるように形成された拡散抑制領域２０とを含む。
【００６６】
ソース・ドレイン領域１５は、Ｂ等の導電型不純物を含み、ゲート電極１２側に位置するエクステンション領域１５１と、ゲート電極１２の反対側に位置する深い領域１５２を有する。
【００６７】
拡散抑制領域２０は、ソース・ドレイン領域１５の深い領域１５２とほとんど重ならないように形成される。このため、深い領域１５２に拡散抑制領域２０を構成する不純物を注入することによる悪影響を避けることができる。例えば、深い領域１５２における結晶欠陥の発生を抑えて、リークの発生を抑えることができる。その他の特徴は第１の実施の形態の拡散抑制領域１６と同様である。
【００６８】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００６９】
（半導体装置の製造）
図８（ａ）、（ｂ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００７０】
まず、図６Ａ（ａ）〜図６Ｂ（ｅ）に示したソース・ドレイン領域１５の深い領域１５２を形成するまでの工程を第１の実施の形態と同様に行う。
【００７１】
次に、図８（ａ）に示すように、深い領域１５２の上面を覆うように、半導体基板２上にレジスト２１を形成する。
【００７２】
次に、図８（ｂ）に示すように、拡散抑制領域２０を形成する。
【００７３】
具体的には、例えば、ゲート側壁１４、ゲート電極１２、およびレジスト２１をマスクとして用いて、イオン注入法により半導体基板２上の全面にＣ等の不純物を注入し、拡散抑制領域２０を形成する。
【００７４】
ここで、深い領域１５２の上面はレジスト２１に覆われているため、Ｃ等の不純物が深い領域１５２にほとんど注入されず、拡散抑制領域２０は深い領域１５２にほとんど重ならないように形成される。
【００７５】
その後、ソース・ドレイン領域１５中の導電型不純物を活性化させるために半導体基板２に熱処理を施す。これによりエクステンション領域１５１中の導電型不純物が拡散して高拡散領域１５１ａおよび低拡散領域１５１ｂが形成され、図７に示される半導体装置２００が得られる。
【００７６】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、拡散抑制領域２０を深い領域１５２とほとんど重ならないように形成することにより、結晶欠陥等の問題が深い領域１５２に発生することを抑制しつつ、エクステンション領域１５１に高拡散領域１５１ａおよび低拡散領域１５１ｂを形成し、第１の実施の形態と同様の効果を得ることができる。
【００７７】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００７８】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【００７９】
１００、２００  半導体装置、  ２  半導体基板、  １１  ゲート絶縁膜、  １２  ゲート電極、  １５  ソース・ドレイン領域、１５１  エクステンション領域、  １５１ａ  高拡散領域、  １５１ｂ  低拡散領域、  １５２  深い領域、  １５３  浅い領域、  １６、２０  拡散抑制領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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