(57)【要約】      （修正有）【課題】消費電力の増大に対して有利な半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板３５上に複数積層される三次元構造の複数のメモリセルアレイ１０と、半導体基板３５中に設けられる第１導電型の第１ウェル４３と、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し、半導体基板３５中に埋め込み配置される素子分離絶縁膜ＳＴＩと、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し（ＤＰ＜ＤＮ）、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェル４４と、第１ウェルと電気的に接続されるコンタクト配線ＣＬとを具備する。【選択図】図６
2010251477.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイと、
前記半導体基板中に設けられる第１導電型の第１ウェルと、
前記第１ウェル中において前記第１ウェルの底面よりも浅い位置に底面を有し、前記半導体基板中に埋め込み配置される素子分離絶縁膜と、
前記第１ウェル中において前記第１ウェルの底面よりも浅い位置に底面を有し、前記素子分離絶縁膜の少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェルと、
前記第１ウェルに電気的に接続されるコンタクト配線とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記素子分離絶縁膜の側面と接し、前記第１ウェルの表面領域に設けられ、上面に前記コンタクト配線が接続される第１導電型の第３ウェルとを更に具備し、
前記第２ウェルの端部は、前記第３ウェルと接する前記素子分離絶縁膜の端部からオフセットされること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前第２ウェルに隣接して配置され、形成されるウェルの底面が前記第１ウェルの底面と等しい前記第２導電型の第１トランジスタと、
前記第１トランジスタに隣接して配置され、前記第１トランジスタと共にＣＭＯＳ回路を構成する前記第１導電型の第２トランジスタとを更に具備すること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは、メモリセル領域に配置される複数のＭＡＴを構成し、
前記第２ウェルは、前記複数のＭＡＴのいずれかの下に収まるように配置されること
を特徴とする半導体記憶装置およびその製造方法。
【請求項５】
半導体基板中に、素子分離絶縁膜を埋め込み形成する工程と、
前記半導体基板中に第１導電型の不純物を導入し、前記素子分離絶縁膜よりも深い位置に底面が存在し、前記素子分離絶縁膜を囲むように第１ウェルを形成する工程と、
第２導電型の不純物を、底面が前記第１ウェルの底面の深さよりも浅くなるように、かつ、前記素子分離絶縁膜の少なくとも一部の底面に沿って設けられる位置に前記第１ウェル中に重ねて導入すると同時に、前記第２導電型の不純物をトランジスタ形成領域中に導入し第２導電型の第２ウェルを形成する工程と、
前記第１ウェルの表面領域に第１導電型の不純物を導入し、第３ウェルを形成する工程と、
前記第３ウェル上にコンタクト配線を形成する工程とを具備すること
を特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその製造方法に関し、例えば、３次元構造の半導体メモリ等に適用される。
【背景技術】
【０００２】
ＦｅＲＡＭ（Resistance Random Access Memory），ＭＲＡＭ（Magnetic Random Access Memory），およびＲｅＲＡＭ（Resistance Random Access Memory）等の次世代半導体メモリでは、複数のメモリセルをそれぞれ有し、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイを備えるものが提案されている（例えば、特許文献１参照）。この構造によれば、チップ面積を大幅に小さくできる利点を持つ。
【０００３】
ここで、かかる三次元構造の半導体メモリにおいても、データ消去、書き込み、および読み出しを切り替えるために、周辺回路は、必要不可欠な構成である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５２２０４５公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、三次元構造の半導体メモリでは、集積度の向上に伴って、消費電力が増大することが懸念される。そのため、対応する周辺回路においても、消費電力の増大に対して有利な構成およびその製造方法が求められる。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイと、前記半導体基板中に設けられる第１導電型の第１ウェルと、前記第１ウェル中において前記第１ウェルの底面よりも浅い位置に底面を有し、前記半導体基板中に埋め込み配置される素子分離絶縁膜と、前記第１ウェル中において前記第１ウェルの底面よりも浅い位置に底面を有し、前記素子分離絶縁膜の少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェルと、前記第１ウェルに電気的に接続されるコンタクト配線とを具備する。
【０００７】
この発明の一態様に係る半導体記憶装置の製造方法は、半導体基板中に、素子分離絶縁膜を埋め込み形成する工程と、前記半導体基板中に第１導電型の不純物を導入し、前記素子分離絶縁膜よりも深い位置に底面が存在し、前記素子分離絶縁膜を囲むように第１ウェルを形成する工程と、第２導電型の不純物を、底面が前記第１ウェルの底面の深さよりも浅くなるように、かつ、前記素子分離絶縁膜の少なくとも一部の底面に沿って設けられる位置に前記第１ウェル中に重ねて導入すると同時に、第２導電型の不純物をトランジスタ形成領域中に導入し第２導電型の第２ウェルを形成する工程と、前記第１ウェルの表面領域に第１導電型の不純物を導入し、第３ウェルを形成する工程と、前記第３ウェル上にコンタクト配線を形成する工程とを具備する。
【発明の効果】
【０００８】
この発明によれば、消費電力の増大に対して有利な半導体記憶装置およびその製造方法が得られる。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施形態に係る半導体記憶装置の全体構成を示す図。
【図２】図１中のメモリセルアレイを示す平面図。
【図３】図２中のセルアレイを示す等価回路図。
【図４】図３中のメモリセルを示す断面図。
【図５】メモリセルアレイの三次元構造を示す斜視図。
【図６】図２中のＡ−Ａ線に沿った基板表面領域の構成例を示す断面図。
【図７】図２中のＡ−Ａ線に沿ったメモリセルアレイの構成例を示す断面図。
【図８】図６中の打ち返しウェル形成領域を示す平面図。
【図９】図８中のＩＸ−ＩＸ線に沿った断面図。
【図１０】図９中のＸ−Ｘ線に沿った不純物濃度プロファイルを示す図。
【図１１】第１の実施形態に係る電流導通時における打ち返しウェルを説明するための断面図。
【図１２】Ｐ型不純物を全面打ちした場合に係る電流導通時における打ち返しウェルを説明するための断面図。
【図１３】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１４】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１５】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１６】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１７】この発明の変形例に係る半導体記憶装置の打ち返しウェルを示す断面図。
【図１８】この発明の比較例に係る半導体記憶装置の一製造工程を示す断面図。
【図１９】この発明の比較例に係る半導体記憶装置の一製造工程を示す断面図。
【図２０】この発明の比較例に係る半導体記憶装置の一製造工程を示す断面図。
【図２１】この発明の比較例に係る半導体記憶装置の一製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態（ＲｅＲＡＭ）］  
まず、図１乃至図１４を用いて、この発明の第１の実施形態に係る半導体記憶装置およびその制御方法を説明する。ここでは、メモリセルにランダムアクセスされる半導体記憶装置として、ＲｅＲＡＭ（Resistance Random Access Memory）を一例に挙げて説明する。
【００１２】
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、第１の実施形態に係る半導体記憶装置の全体構成例について、説明する。  
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。
【００１３】
メモリセルアレイ１０は、複数のビット線およびビット線の交差位置にマトリクス状にそれぞれ配置されランダムアクセスされる複数のメモリセルをそれぞれ有するメモリセルアレイ領域１０−１，１０−２、およびＲＯＭ  Ｆｕｓｅアレイ領域１０−３を有する。また、メモリセルアレイ１０は、後述するように半導体基板の基板面垂直方向に、メモリセルアレイが複数積層される三次元構造である。  
ロウデコーダ１１は、ロウ方向（ＷＬ線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。  
カラムゲート１２は、カラム方向（ＢＬ線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、後述するように、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。  
センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。同様に、本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。また、センスアンプ１３は、後述するＩ／Ｏピン０〜Ｉ／Ｏピン７のビット数の複数倍だけ存在する。  
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。  
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。  
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。  
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。  
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。  
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。  
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、データ書込み、データ読み出し、データ消去を行う。
【００１４】
１−２．メモリセルアレイの構成例  
次に、図２を用い、本例に係るメモリセルアレイ１０の構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、複数のＭＡＴ（マット）２１、周辺２５、およびＰＡＤ（パッド）を備える。
【００１５】
複数のＭＡＴ２１は、メモリセル領域２０−３に配置される。また、破線囲って示すように、複数のＭＡＴ２１のそれぞれ（１ＭＡＴ）は、セルアレイ２２、カラムゲート１２−１，１２−２、センスアンプ１３−１，１３−２、ロウデコーダ１１を有する。  
セルアレイ２２は、セルアレイ領域２７中に配置され、複数のワード線とビット線との交差位置にマトリクス状に配置されランダムアクセスされる複数のメモリセルを有する。  
カラムゲート１２−１は、セルアレイ周辺領域２６−１におけるセルアレイ２２の上側（Upper）に配置される。カラムゲート１２−２は、セルアレイ周辺領域２６−２におけるセルアレイ２２の下側（Lower）に配置される。  
センスアンプ１３−１は、セルアレイ周辺領域２６−１におけるカラムゲート１２−１の上側（Upper）に配置される。センスアンプ１３−２は、セルアレイ周辺領域２６−２におけるカラムゲート１２−２の下側（Lower）に配置される。  
なお、カラムゲート１２−１、１２−２及びセンスアンプ１３−１、１３−２は片側に形成することも可能である。  
また、ロウデコーダ１１は、セルアレイ周辺領域２６−１におけるセルアレイ２２の横側に配置される。
【００１６】
周辺回路２５は、本例の場合、ＭＡＴ２１の下にそれぞれ配置される。周辺回路２５は、半導体基板の表面領域に配置される、例えば、後述する打ち返しウェル、ＣＭＯＳ回路、キャパシタ等がある。また、周辺領域２０−２には、例えば、データ入出力回路等のその他の周辺回路が配置されても良い。  
また、カラムゲート１２−１、１２−２及びセンスアンプ１３−１、１３−２、ロウデコーダ１１を周辺回路２５に配置することも可能である。
【００１７】
ＰＡＤ（パッド）は、ＰＡＤ領域２０−１に配置される。このパッドには、例えば、アドレスおよびコマンドが入力されるＩ／Ｏ０パッド〜Ｉ／Ｏ７パッドや、チップイネーブル信号が入力される／ＣＥパッド等の制御パッド等がある。
【００１８】
１−３．セルアレイの回路構成およびその動作例  
次に、図３を用い、本例に係るセルアレイ２２の回路構成およびその動作例について説明する。図示するように、本例に係るセルアレイ２２は、複数のビット線ＢＬｊ−１〜ＢＬｊ＋１とワード線ＷＬｉ−１〜ＷＬｉ＋１との交差位置にマトリクス状に配置されランダムアクセスされる複数のメモリセルＭＣを備える。
【００１９】
メモリセルＭＣのそれぞれは、可変抵抗素子３３とダイオード３４とにより構成される。可変抵抗素子の電流経路の一端はビット線ＢＬｊ−１〜ＢＬｊ＋１に接続され、電流経路の他端はダイオード３４のカソードに接続される。ダイオード３４のアノードは、ワード線ＷＬｉ−１〜ＷＬｉ＋１に接続される。
【００２０】
ワード線ＷＬｉ−１〜ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してロウデコーダ１１に接続される。ビット線ＢＬｊ−１〜ＢＬｊ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してカラムゲート１２に電気的に接続される。
【００２１】
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒｉ−１，Ｒｉ，Ｒｉ＋１が入力される。ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号Ｃｉ−１，Ｃｉ，Ｃｉ＋１が入力される。
【００２２】
＜データ書き込み動作（情報記録／セット動作）＞  
次にメモリセルＭＣのデータ書込み動作について、簡単に説明する。
【００２３】
データを書き込むためには、選択されたメモリセルＭＣの可変抵抗素子３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配を発生させて電流を流せばよい。例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に低い状態を作る。ビット線ＢＬｊを固定電位（例えば、３Ｖ程度）とすれば、ワード線ＷＬｉに接地電位を与えればよい。
【００２４】
尚、このデータ書き込み動作の際には、非選択のワード線ＷＬｉ−１，ＷＬｉ＋１及び非選択のビット線ＢＬｊ−１，ＢＬｊ＋１については、全て同電位にバイアスしておくことが好ましい。また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１及び全てのビット線ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１をプリチャージしておくことが好ましい。また、情報記録のための電圧印加は、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００２５】
＜データ読み出し動作（情報再生動作）＞  
データ読み出し動作は、例えば、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルＭＣの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
【００２６】
例えば、読み出し電圧を、ビット線ＢＬｊから選択メモリセルＭＣに印加し、センスアンプ１３によりそのときの電流値を測定することにより行う。
【００２７】
＜データ消去動作（リセット動作）＞  
データ消去動作は、選択された可変抵抗素子３３を大電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。
【００２８】
１−４．メモリセルの構成例  
次に、図４を用い、本例に係るメモリセルＭＣの構成例について説明する。図示するように、本例に係るメモリセルＭＣは、ビット線ＢＬｊとワード線ＷＬｉとの間に、ダイオード３４上に、可変抵抗素子として働く記憶層（抵抗変化層）３３が積層された構造である。
【００２９】
１−５．メモリセルアレイの三次元構成例  
次に、図５を用い、本例に係るメモリセルアレイ１０の三次元構成例について説明する。図示するように、本例に係るメモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）される三次元構造である。
【００３０】
例えば、図示するように、本例では、メモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層されている。より具体的には、半導体基板３５の基板面垂直方向に、ワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、１層目のメモリセルアレイ１０（ｄ）が配置されている。さらに、ワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、２層目のメモリセルアレイ１０（ｕ）が配置されている。
【００３１】
上記のように、本例に係るメモリセルアレイ１０は、半導体基板３５の基板面垂直方向に、複数積層（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）される三次元構造である。そのため、例えば、半導体基板上に一層だけ配置される二次元構造のメモリセルアレイに比べ、その容量を増大できる点で有利である。
【００３２】
尚、本例に限らず、同様に、例えば、３層、４層、…、と更にメモリセルアレイ１０を積層した三次元構造としても良い。また、ここでは図示しないが、半導体基板３５の表面領域であって、上記メモリセルアレイ（メモリセルアレイ１０（ｄ），メモリセルアレイ１０（ｕ），…）の下（ＭＡＴの下）には、複数のメモリセルアレイを選択するための選択トランジスタや、抵抗素子等が存在する。
【００３３】
１−６．半導体基板の表面領域の構成例  
まず、図６を用い、第１の実施形態に係る半導体基板の表面領域の構成例について説明する。図６は、図２のＡ−Ａ線に沿った表面領域の断面図である。またＮ＋、Ｎ−、Ｐ＋及びＰ−等の「＋」は不純物濃度が濃い、「−」は不純物濃度が薄い、を示している。  
図示するように、本例に係る半導体基板（Si(P)-sub）３５の表面から周辺２５、セルアレイ２２の順に構成されている。周辺２５には、Ｎウェル抵抗形成領域４１−１にＮウェル抵抗素子が、ＰＭＯＳ形成領域４１−２にＰＭＯＳトランジスタＴｒ１が、ＮＭＯＳ形成領域４１−３にＮＭＯＳトランジスタＴｒ２が、Ｎｗｅｌｌキャパシタ形成領域４１−４にＮｗｅｌｌキャパシタＣ０が配置される。打ち返しウェル（第２ウェル）４４は、Ｎウェル抵抗形成領域４１−１中に配置され、コンタクト配線ＣＬの電流経路間に設けられる。即ち、Ｎウェル抵抗素子は、素子分離絶縁膜ＳＴＩ，打ち返しウェル４４，Ｎウェル４３，Ｎ＋ウェル４９，およびコンタクト配線ＣＬを備える。ここで、それぞれのコンタクト配線ＣＬはＮ＋ウェル４９の上面に接続され、それぞれのＮ＋ウェル４９の底面はＮウェル４３と接続されている。その結果、コンタクト配線ＣＬとＮウェル４３が電気的に接続される。
【００３４】
Ｎウェル抵抗形成領域４１−１中の素子分離絶縁膜ＳＴＩは、Ｎウェル（第１ウェル）４３中においてＮウェル４３よりも浅い位置に埋め込み配置される。  
打ち返しウェル４４は、Ｎウェル４３中においてＮウェル４３の底面よりも底面が浅く、Ｐウェル４５の底面と同じ位置ＤＰ（ＤＰ＜ＤＮ）に底面を有し、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられるＰ型（Ｐ−）の高抵抗化用の抵抗素子として働く。打ち返しウェル４４は、素子分離絶縁膜ＳＴＩの両端部から所定の距離（ｄoff）を持ってオフセットされる。深さＤＰは、例えば、０．５μｍ程度から１．２μｍ程度であることが望ましい。その他に関しては、後述する。  
Ｎウェル（第１ウェル）４３は、半導体基板３５中に抵抗素子４４およびＰウェル４５の底面よりも深い位置ＤＮに底面を有するように設けられるＮ型の不純物拡散層である。例えば、Ｎウェル４３の深さＤＮは、０．６μｍ程度から２．０μｍ程度の範囲であることが望ましい。  
Ｎ＋ウェル４９（第３ウェル）は、素子分離絶縁膜ＳＴＩをチャネル長方向（抵抗素子に電流が流れる方向）に沿って挟むように、Ｎウェル４３の表面領域に設けられるＮ型（Ｎ＋）の不純物拡散層である。ここで、Ｎ＋ウェル４９の側面は素子分離絶縁膜ＳＴＩの側面と接している。ＰＭＯＳトランジスタＴｒ１は、Ｎウェル抵抗形成領域４１−１にチャネル長方向に沿って隣接したＰＭＯＳ形成領域４１−２に配置され、例えば、上記複数のメモリセルアレイのいずれかを選択する選択トランジスタとして働く。ＰＭＯＳトランジスタＴｒ１は、Ｎウェル４３中のチャネル領域に設けられる不純物拡散層４５Ｐ，ゲート絶縁膜４６，ゲート絶縁膜４６を介して形成されたゲート電極Ｇ，ゲート電極Ｇの側面に形成されたスペーサ４７，ゲート電極Ｇを挟むように形成されたソースドレイン（Ｐ＋）４５−１Ｐ，およびコンタクト配線ＣＬを備える。ここで、不純物拡散層４５Ｐは、ＰＭＯＳトランジスタＴｒ１の閾値電圧の調整用のために設けられる。なお、Ｎウェル４３は図示せぬコンタクト配線にＮ＋ウェル４９を介して接続されている。また、ＰＭＯＳトランジスタＴｒ１のＮウェル４３の底面は打ち返しウェルの底面とほぼ同じ位置にある。
【００３５】
ＮＭＯＳトランジスタＴｒ２は、ＰＭＯＳトランジスタＴｒ１とチャネル長方向に沿って隣接したＮＭＯＳ形成領域４１−３に配置され、隣接するＰＭＯＳトランジスタと共にＣＭＯＳ回路を構成する。ＮＭＯＳトランジスタＴｒ２は、Ｐウェル４５中上にゲート絶縁膜４６，ゲート絶縁膜４６を介して形成されたゲート電極Ｇ，ゲート電極Ｇの側面に形成されたスペーサ４７，ゲート電極Ｇを挟むように形成されたソースドレイン（Ｎ＋）４９−１Ｎ，およびコンタクト配線ＣＬを備える。ここで、ソースドレイン４５−１ＮはＮ＋ウェル４９と同時に形成することも可能である。なお、Ｐウェル４５は図示せぬコンタクト配線にソースドレイン４５−１Ｐを介して接続されている。
【００３６】
また、半導体基板３５がＰ型基板で有る場合、Ｎウェル４３の底面は、Ｐウェル４５の底面より低いことが好ましい。２つのＮＭＯＳトランジスタＴｒ２を別々のＰウェル４５に形成する場合、これらＰウェル４５間にＮウェル４３を形成する必要がある。ここで、Ｎウェル４３の底面がＰウェル４５の底面より低くないと、Ｐウェル４５間の分離が不十分になるからである。  ＮｗｅｌｌキャパシタＣ０は、ＮＭＯＳトランジスタＴｒ２とチャネル長方向に沿って隣接したＮｗｅｌｌ形成領域４１−４に配置され、トランジスタＴｒ１同様の構成を備えゲート絶縁膜４６を絶縁体としたキャパシタとして働く。
【００３７】
ここで、打ち返しウェル４４、ＰＭＯＳトランジスタＴｒ１、ＮＭＯＳトランジスタＴｒ２及びＮｗｅｌｌキャパシタＣ０は、それぞれ素子分離絶縁膜ＳＴＩにより分離されている。また、ＰＭＯＳトランジスタＴｒ１のＮウェル４３とＮＭＯＳトランジスタＴｒ２のＰウェル４５は素子分離絶縁膜ＳＴＩ下で側面が接している。
【００３８】
上記構成上を覆うように層間絶縁膜５０−１が設けられる。層間絶縁膜５０中には、ビアＶｉａ１，Ｖｉａ２を介して電気的に接続される配線層５１−１，５１−２が設けられる。  
また、層間絶縁膜５０上には、後述するように、上記三次元構造のメモリセルアレイ１０が積層される。  
１−７．メモリセルアレイの断面の構成例
次に、図７を用い、本例に係るメモリセルアレイの構成例についてさらに詳しく説明する。図７は図２のＡ−Ａ線に沿ったメモリセルアレイの断面図である。より具体的には、図７は、上記図６の半導体基板の表面領域の上層側に更に三次元的に配置されるものである。  
図示するように、メモリセルアレイ１０は、周辺回路２５の基板垂直方向の上層側に三次元的に配置される複数のメモリセルＭＣを備える。複数のメモリセルＭＣは、ワード線とビット線との交差位置にマトリクス状に配置され、本例では、４層のメモリセルＭＣが三次元的に積層されている。例えば、ワード線ＷＬ（１）とビット線ＢＬ（１）との交差位置にメモリセルＭＣ（ｄ）が配置され、ワード線ＷＬ（２）とビット線ＢＬ（１）との交差位置にメモリセルＭＣ（ｕ）が配置され、ワード線ＷＬ（３）とビット線ＢＬ（２）との交差位置にメモリセルＭＣ（ｖ）が配置され、ワード線ＷＬ（４）とビット線ＢＬ（２）との交差位置にメモリセルＭＣ（ｕ）が配置される。４層中のビット線ＢＬ（１）と、ビット線ＢＬ（２）とは共有される。
【００３９】
各メモリセルＭＣは、上記のように、記録層（抵抗変化層）３３とダイオード３４との積層構造である。メモリセルＭＣ（ｄ）、ＭＣ（ｕ）は、共有するビット線ＢＬ（１）を挟んで、記録層３３とダイオード３４とが鏡像関係にある。メモリセルＭＣ（ｖ）、ＭＣ（ｗ）についても、共有するビット線ＢＬ（２）を挟んで、記録層３３とダイオード３４とが鏡像関係にある。
【００４０】
配線層５５−１〜５５−４は、層間絶縁膜５０中に配置され、メモリセルアレイ１０と周辺回路２５等とを電気的に接続する。
【００４１】
１−８．打ち返しウェルについて
次に、図８乃至図１０用い、本例に係る打ち返しウェル４４の構成例についてさらに詳しく説明する。尚、図８においては、素子分離絶縁膜の図示を省略している。  
１−８−１．打ち返しウェルの構成例
打ち返しウェル４４の平面構造は、図８のように示される。図示するように、打ち返しウェル４４は、コンタクト配線ＣＬおよびＮウェル４３に挟まれる素子分離絶縁膜の少なくとも一部の底に沿ってチャネル幅方向に配置される。
【００４２】
打ち返しウェル４４の断面構造は、図９のように示される。図９は図８のＩＸ−ＩＸ線に沿った断面図である。図示するように、打ち返しウェル４４は、Ｎウェル４３中においてＮウェル４３の底面よりも底面が浅く、Ｐウェル４５の底面と同じ位置ＤＰ（ＤＰ＜ＤＮ）に底面を有し、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられるＰ型（Ｐ−）の高抵抗化用の抵抗素子として働く。
【００４３】
さらに、打ち返しウェル４４は、Ｎ＋ウェル４９と接する素子分離絶縁膜ＳＴＩの端部からチャネル長方向に沿って所定の距離（ｄoff）を持ってオフセットされる。深さＤＰは、例えば、０．５μｍ程度から１．２μｍ程度であることが望ましい。
【００４４】
打ち返しウェル４４の不純物濃度プロファイルは、図１０のように示される。図１０は、図９中のＩＸ−ＩＸ線に沿ったトータルの不純物濃度プロファイルであって、ＳＴＩ（素子分離絶縁膜）の底からの深さ（ｎｍ）と不純物濃度（／ｃｍ３）との関係を示すものである。ここで、トータルの不純物濃度とは、ｐ型の不純物濃度とｎ型の不純物濃度の差である。打ち返しウェル４４においてはｐ型の不純物濃度よりもｎ型の不純物濃度が濃いため、図１０ではｎ型の不純物濃度を示している。
【００４５】
本例では、例えば、深さＤ１（１００ｎｍ程度）における不純物濃度Ｐ１は、１Ｅ＋１７（／ｃｍ３）程度である。深さＤ２（５００ｎｍ程度）における不純物濃度Ｐ２は、１Ｅ＋１８（／ｃｍ３）程度である。ここで、深さＤ１は、Ｎウェル抵抗形成領域４１−１のｐ型不純物濃度のピークが存在する位置である。また、深さＤ２は、Ｎウェル４３のｎ型不純物濃度のピークが存在する位置である。  
また、Ｎウェル抵抗形成領域４１−１とＮウェル４３の境界は、例えば、Ｎウェル抵抗形成領域４１−１の形成に用いられたｐ型の不純物イオンであるＢまたはＩｎが検出される境界である。また、打ち返しウェル４４がＮウェル４３に囲まれている場合、深さＤ１における不純物濃度の型はｐ型になっていても構わない。その結果、抵抗素子の抵抗をさらに上げることができる。
【００４６】
１−８−２．打ち返しウェルの機能
次に、図１１および図１２を用い、本例に係る打ち返しウェル４４の機能について説明する。  
Ｃａｓｅ１（本例の場合（オフセットがある場合））  
まず、図１１を用い、本例に係る打ち返しウェル４４の機能について説明する。図示するように、本例に係る打ち返しウェル４４は、素子分離絶縁膜ＳＴＩの両端部からチャネル長方向に沿って所定の距離（ｄoff）を持ってオフセットされる。すなわち、Ｎ＋ウェル４９の下に打ち返しウェル４４が形成されていない。
【００４７】
そのため、本例に係る三次元構造の半導体装置の例えば、データ消去、書き込み、および読み出し等の動作において、Ｎウェル４３を介してコンタクト配線ＣＬ間において電子が通過する際に、素子分離絶縁膜ＳＴＩ間に挟まれたＮ＋ウェル４９及びＮウェル４３の部分において、Ｎ型不純物濃度の低い打ち返しウェル４４を避けるように通過させることができる。
【００４８】
そのため、確実にＮ＋ウェル４９とＮウェル４３の導通を確保できる。
【００４９】
Ｃａｓｅ２（オフセットがない場合（”全面打ち”の場合））  
一方、図１２は、オフセットがなく、打ち返しウェル４４を形成するためのＰ型不純物をいわゆる”全面打ち”により導入し、その後の熱拡散により拡散させた場合である。この場合の構成では、素子分離絶縁膜ＳＴＩ間に挟まれた部分にＮ＋ウェル４９、打ち返しウェル４４、およびＮウェル４３との間でＮＰＮ接合（ＮＰＮ Junction）を形成してしまう可能性がある。
【００５０】
そのため、例えば、データ消去、書き込み、および読み出し等の動作において、Ｎウェル４３を介してコンタクト配線ＣＬ間において電子が通過する際に、素子分離絶縁膜ＳＴＩ間に挟まれたＮ＋ウェル４９及びＮウェル４３の部分において、打ち返しウェル４４を避けるように通過させることができない。従って、Ｎ＋ウェル４９とＮウェル４３の導通が確保できず、打ち返しウェル４４を高抵抗化用の抵抗素子として、正常に機能させることができない。
【００５１】
ただし、後述する変形例において示すように、オフセットが無くても、Ｎ＋ウェル４９の下に打ち返しウェル４４が形成されていない部分が一部分でもあれば正常に機能させることも可能である。
【００５２】
＜２．製造方法＞  
次に、図１３乃至図１６を用い、本例に係る半導体記憶装置の製造方法について説明する。この説明では、図６に示した半導体基板の表面領域の構成例を例に説明する。
【００５３】
まず、図１３に示すように、例えば、１×１０14ｃｍ-3から１×１０16ｃｍ-3程度の不純物密度を有するＰ型シリコン基板３５を洗浄する。続いて、素子分離領域に形成した溝中に、例えば、シリコン酸化膜またはシリコン窒化膜等を埋め込み形成し、素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）構造を形成する。この際、溝の深さは、例えば、１００ｎｍから４００ｎｍ程度の範囲である。
【００５４】
続いて、半導体基板４１上、および素子分離絶縁膜ＳＴＩ上に、熱酸化によって、犠牲酸化膜４６−０を、例えば、２ｎｍから２０ｎｍ程度の範囲で形成する。犠牲酸化膜４６−０は、後の工程のイオン注入による表面ダメージの軽減のため、ならびに基板汚染やリソグラフィの際のレジスト倒れ防止等を目的に形成される。
【００５５】
続いて、打ち返しウェル、Ｐチャネルトランジスタ、ＮウェルキャパシタのＮウェルを形成するために、犠牲酸化膜４６−０上に、フォトリレジスト６１を塗布する。続いて、フォトレジスト６１に露光および現像を行い、Ｎウェル抵抗形成領域４１−１、ＰＭＯＳ形成領域４１−２、およびＮwellキャパシタ形成領域４１−３の表面上が露出する開口パターンを形成する。続いて、上記開口パターンのフォトレジスト６１をマスクとして用い、例えば、ＰおよびＡｓ等のＮ型不純物イオンを、８０ｋｅＶから１０００ｋｅＶ程度までのエネルギーで、１．０×１０12〜１×１０14ｃｍ-2不純物濃度により半導体基板３５中に注入し、Ｎウェル４３を形成する。なお、この注入は複数回に分けて行うことも可能である。
【００５６】
ここで、ＰチャネルトランジスタのＮウェル４３とＮウェル抵抗素子のＮウェル４３は同時に形成されるため、Ｐチャネルトランジスタとウェル抵抗素子のＮウェル４３の底面はほぼ同じ位置にある。続いて、マスクとして使用したフォトレジスト６１を、灰化処理や硫酸過酸化水素混合薬液処理により剥離する。
【００５７】
続いて、図１４に示すように、打ち返しウェルおよびＮチャネルトランジスタのＰウェルを形成するために、犠牲酸化膜４６−０上に、フォトリレジスト６２を塗布する。続いて、フォトレジスト６２に露光および現像を行い、Ｎウェル抵抗形成領域４１−１、およびＮＭＯＳ形成領域４１−３の半導体表面上が露出する開口パターンＯＰ１，ＯＰ２を形成する。ここで、開口パターンＯＰ１を形成する際には、素子分離絶縁膜ＳＴＩの両端部から所定の距離（ｄoff）を持ってオフセットするように、露光条件および現像条件を選択する。  
続いて、上記開口パターンのフォトレジスト６２をマスクとして用い、例えば、ＢまたはＩｎのＰ型不純物イオンを、５０ｋｅＶから８００ｋｅＶ程度のエネルギーで、１×１０12ｃｍ-2から１×１０14ｃｍ-2の不純物濃度の範囲で半導体基板３５に注入し、Ｎウェル４３と素子分離絶縁膜ＳＴＩの底面との間にＰ型不純物をＮウェル４３と”重ね打ち”させることにより高抵抗化用の打ち返しウェル４４を形成すると共に、半導体基板３５中にＰウェル４５を形成する。この際、打ち返しウェル４４およびＰウェル４５の深さＤＰは、Ｎウェル４３の深さＤＮよりも浅くなるように（ＤＰ＜ＤＮ）に、イオン注入エネルギー等の設定条件を選択する。なお、この注入は複数回に分けて行うことも可能である。  
この工程の際、打ち返しウェル４４は、Ｎウェル４３中へＰ型不純物を”重ね打ち”することによって形成される。つまり、Ｎ型不純物とＰ型不純物の２段階のイオン注入工程によって、Ｎウェル４３中の実効的なＮ型不純物濃度を下げることができる。そのため、Ｎウェル抵抗を高抵抗化するための打ち返しウェル４４を形成することができる。さらに、Ｐウェル４５を同時に形成するため、ＰチャネルトランジスタＴｒ１とＮチャネルトランジスタＴｒ２間のラッチアップ耐性を保ったまま、打ち返しウェルのみを高抵抗化することができる。さらに、ＰチャネルトランジスタＴｒ１が複数形成された場合、Ｐウェル４５の深さＤＰがＮウェル４３の深さＤＮよりも浅くなるため、ＰチャネルトランジスタＴｒ１間のＰウェル４５間にＮウェル４３を形成することにより、Ｐウェル４５間のウェル分離を確実に行うことができる。  
また、打ち返しウェル４４は、Ｐウェル４５と同時に形成することができるため、マスクの増大等がなく、製造工程が増大することもない。そのため、製造コストの低減できる点で有利である。ここで、ＮチャネルトランジスタのＰウェル４５と打ち返しウェルの打ち返しウェル４４は同時に形成されるため、Ｐウェル４５と打ち返しウェル４４の底面はほぼ同じ位置にある。  
また、この工程により打ち返しウェル４４上の素子分離絶縁膜ＳＴＩ中にはｐ型の不純物が存在することになる。
【００５８】
続いて、同様に、マスクとして使用したフォトレジスト６２を、灰化処理や硫酸過酸化水素混合薬液処理により剥離する。
【００５９】
続いて、図１５に示すように、犠牲酸化膜４６−０上に、フォトリレジスト６３を塗布し、このフォトレジスト６３に露光および現像を行い、ＰＭＯＳ形成領域４１−２の半導体表面上が露出する開口パターンを形成する。  
続いて、上記パターン形成したフォトレジスト６３をマスクとして用い、例えば、ＢまたはＢＦ２、Ｉｎ等のＰ型不純物イオンを、２×１０１１ｃｍ−２から１×１０１３ｃｍ−２程度の不純物濃度範囲で、５ｋｅＶから２０ｋｅＶ程度の加速エネルギーで、注入し、ＰチャネルトランジスタＴｒ１の表面に、Ｐ型のしきい値調整の不純物拡散層４５Ｐを形成する。  
続いて、同様に、マスクとして使用したフォトレジスト６３を、灰化処理や硫酸過酸化水素混合薬液処理により剥離する。
【００６０】
続いて、図１６に示すように、周知の製造工程を用いて、所定の形成領域の半導体基板３５上に、ゲート酸化膜４６，ゲート電極Ｇ，スペーサ４６，ソースドレイン（Ｎ＋，Ｐ＋），Ｎ＋ウェル４９を形成する。  
続いて、層間絶縁膜５０，コンタクト配線ＣＬ，ビアＶｉａ１，Ｖｉａ２，および配線層５１−１，５１−２を形成し、図６に示す半導体基板の表面領域の周辺回路に係る構成を製造する。  
続いて、層間絶縁膜５０上に、三次元構造のメモリセルアレイを形成し、本例に係る半導体記憶装置を製造する。
【００６１】
＜３．作用効果＞  
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００６２】
（１）消費電力の増大に対して有利である。  
ここで、本例のような三次元構造の半導体記憶装置では、高集積化に伴って消費電力が増大することが懸念される。
【００６３】
しかしながら、本例に係る構成によれば、Ｎウェル抵抗素子のＮウェル４３中においてＮウェル４３よりも浅いＰウェル４５と同じ位置ＤＰ（ＤＰ＜ＤＮ）に、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられるＰ型（Ｐ−）の高抵抗化用の打ち返しウェル４４を備える。また、打ち返しウェル４４は、素子分離絶縁膜ＳＴＩの両端部から所定の距離（ｄoff）を持ってオフセットされる。
【００６４】
そのため、上記図１１、図１２を用いて説明したように、本例に係る三次元構造の半導体装置の例えば、データ消去、書き込み、および読み出し等の動作において、Ｎウェル４３を介してコンタクト配線ＣＬ間において電子が通過する際であっても、打ち返しウェル４４を避けるように通過させることができ、Ｎ＋ウェル４９とＮウェル４３中を確実に接続できる。
【００６５】
そのため、高集積化に伴って、Ｎウェル４３に高電圧が印加された場合であっても、信頼性を向上できる点で、消費電力が増大に対して有利である。
【００６６】
（２）ラッチアップ耐性を保ったまま、打ち返しウェル４４のみを高抵抗化することができる。  
図１４に示したように、打ち返しウェル４４は、不純物の注入エネルギーに伴う注入の深さの差を利用し、Ｎウェル４３中へ”重ね打ち”されることによって形成する。つまり、Ｎ型不純物とＰ型不純物の２段階のイオン注入工程によって、Ｎウェル４３中の実効的なＮ型不純物濃度を下げることができる。そのため、打ち返しウェル４４形成領域のみ高抵抗化でき、打ち返しウェル４４を形成することができる。一方、ＰチャネルトランジスタＴｒ１のＮウェル４３の抵抗は高くならない。その結果、ＰチャネルトランジスタＴｒ１とＮチャネルトランジスタＴｒ２で構成されるＣＭＯＳのラッチアップ耐性を保ったまま、打ち返しウェルのみを高抵抗化することができる。
【００６７】
（３）製造コストを低減できる点で有利である。  
さらに、打ち返しウェル４４は、Ｐウェル４５と同時に形成することができるため、マスクの増大等がないため、製造工程が増大することもなく、プロセス負荷を小さく抑えることができる。そのため、製造コストの低減できる点で有利である。また、打ち返しウェル４４とＰウェル４５を同時に形成し、これらのウェルの底面より低い底面を有するＮウェルを形成することにより、高抵抗のウェル抵抗が得られると共に、Ｐウェル４５間の分離が確実にできる。  
（４）縮小化に対して有利である。  
この打ち返しウェル４４をＲｅＲＡＭ等の３次元構造メモリに適用することにより、ＲｅＲＡＭのチップ面積を縮小化することができる。例えば、ＲｅＲＡＭにおいてはＭＡＴ毎にセンスアンプ等の回路素子を有している。さらに、Ｎウェル抵抗素子は、ＭＡＴ２１の下に配置された周辺回路２５内に形成される。ここで、Ｎウェル抵抗素子がＭＡＴの下からはみ出してしまうと、Ｎウェル抵抗素子が複数のＭＡＴ２１の下に渡りレイアウトが難しくなる。すなわち、このＮウェル抵抗素子はＭＡＴ２１の下に収まるように配置することが好ましい。
【００６８】
一方、Ｎウェル抵抗素子を小さくすると、Ｎウェル抵抗素子の抵抗が下がってしまい、設計要求に応えられない。その結果、Ｎウェル抵抗素子起因でメモリセルアレイの面積が大きくなってしまう。そこで、Ｎウェル抵抗素子の抵抗を高くすべく打ち返しウェル４４を用いることにより、要求された抵抗値を満たすと共に、ＭＡＴ２１の下に収まるようにウェル抵抗素子をレイアウトとすることが可能となる。その結果、メモリセルアレイの面積を縮小することが可能となる。
【００６９】
［変形例］  
次に、変形例に係る半導体記憶装置について、図１７を用いて説明する。この実施形態は、オフセットなくとも正常に機能できる一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７０】
図１７に示すように、本例に係る打ち返しウェル（第２ウェル）４４は、オフセットが設けられていない点で、上記第１の実施形態と相違している。
【００７１】
しかしながら、かかるオフセットが無くても、Ｎ＋ウェル４９の下に打ち返しウェル４４が形成されていない部分が一部分でもあれば、Ｎ＋ウェル４９とＮウェル４３の接続を確保でき、Ｎウェル抵抗を正常に機能させることができる。この場合は、打ち返しウェル４４とＮウェル４３の接続部における空乏層が素子分離絶縁膜ＳＴＩ間に挟まれたＮ＋ウェル４９及びＮウェル４３の接続部分を覆わないように調整することが必要になる。
【００７２】
この変形例に係る構造によれば、少なくとも上記（１）乃至（４）と同様に効果が得られる。さらに、打ち返しウェル４４にオフセットが設けられていないため、Ｎウェル抵抗素子の抵抗率をさらに高くすることができる。
【００７３】
［比較例（打ち返しウェルを備えない一例）］  
次に、比較例に係る半導体記憶装置の製造方法について、図１８乃至図２１を用いて説明する。この実施形態は、上記第１の実施形態に係る打ち返しウェルを備えない一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７４】
＜製造方法＞  
まず、図１８に示すように、例えば、Ｐ型シリコン基板１３５を洗浄する。続いて、素子分離領域に形成した溝中に、絶縁膜を埋め込み形成し、素子分離絶縁膜ＳＴＩを形成する。  
続いて、半導体基板１３５上、および素子分離絶縁膜ＳＴＩ上に、熱酸化によって、犠牲酸化膜１４６−０を形成する。
【００７５】
続いて、犠牲酸化膜１４６−０上に、フォトリレジスト１６１を塗布する。続いて、フォトレジスト６１に露光および現像を行い、Ｎウェル抵抗形成領域１４１−１、ＰＭＯＳ形成領域１４１−２、およびＮwellキャパシタ形成領域１４１−３の表面上が露出する開口パターンを形成する。続いて、上記開口パターンのフォトレジスト１６１をマスクとして用い、例えば、ＰおよびＡｓ等のＮ型不純物イオンを、半導体基板１３５中に注入し、Ｎウェル１４３を形成する。続いて、マスクとして使用したフォトレジスト１６１を、灰化処理や硫酸過酸化水素混合薬液処理により剥離する。
【００７６】
続いて、図１９に示すように、犠牲酸化膜１４６−０上に、フォトリレジスト１６２を塗布する。続いて、フォトレジスト１６２に露光および現像を行い、ＮＭＯＳ形成領域１４１−３の半導体表面上が露出する開口パターンを形成する。  
続いて、上記開口パターンのフォトレジスト１６２をマスクとして用い、Ｐ型不純物イオンを、半導体基板１３５に注入し、Ｐウェル１４５を形成する。  
ここで、本比較例に係る工程では、フォトレジスト１６２のパターンおよび素子分離絶縁膜ＳＴＩの構成により、Ｎウェル１４３中に打ち返しウェルを形成することができない。続いて、マスクとして使用したフォトレジスト１６２を、灰化処理や硫酸過酸化水素混合薬液処理により剥離する。
【００７７】
続いて、図２０に示すように、犠牲酸化膜１４６−０上に、フォトリレジスト１６３を塗布し、このフォトレジスト１６３に露光および現像を行い、Ｎウェル抵抗形成領域１４１−１およびＰＭＯＳ形成領域１４１−２の半導体表面上が露出する開口パターンを形成する。  
続いて、上記パターン形成したフォトレジスト１６３をマスクとして用い、Ｐ型不純物イオンを、半導体基板１３５表面中に注入し、ＰチャネルトランジスタＴｒ１１のチャネル表面に、Ｐ型のしきい値調整の不純物拡散層１４５Ｐを形成する。続いて、同様に、マスクとして使用したフォトレジスト１６３を、灰化処理や硫酸過酸化水素混合薬液処理により剥離する。  
続いて、図２１に示すように、周知の製造工程を用いて、所定の形成領域の半導体基板１３５上に、ゲート酸化膜，ゲート電極，スペーサ，ソースドレイン（Ｎ＋，Ｐ＋）を形成し、トランジスタＴｒ１１，Ｔｒ１２，キャパシタＣ１０を形成する。  
上記のように、本比較例に係る構成およびその製造方法によれば、上記第１の実施形態に係る打ち返しウェル４４を備えることができない。
【００７８】
そのため、本比較例に係る構成では、Ｎウェル抵抗を高抵抗化することができない。結果、信頼性が低下し、消費電力が増大に対して不利である。  
従って、本比較例に係る構成の製造方法では、上記（２）および（３）に示す効果についても有することができない。  
以上、第１の実施形態、変形例、および比較例を用いて本発明の説明を行ったが、この発明は上記実施形態、変形例、および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態、変形例、および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態、変形例、および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７９】
１０…メモリセルアレイ、ＳＴＩ…素子分離絶縁膜、４３…Ｎウェル（第１ウェル）、４４…打ち返しウェル（第２ウェル）、４９…Ｎ＋ウェル（第３ウェル）、ＣＬ…コンタクト配線、Ｔｒ１…ＰＭＯＳトランジスタ（第１トランジスタ）、Ｔｒ２…ＮＭＯＳトランジスタ（第２トランジスタ）、Ｃ０…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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