(57)【要約】【課題】電荷蓄積量を最大化したストレージノードホールに形成したキャパシタを有する半導体装置を提供する。【解決手段】シリンダ型キャパシタを有する半導体装置であって、シリンダ型キャパシタの形成されるストレージノードホールが、２種類のエッチングレートの異なる絶縁膜（３１，３２）を貫通しており、ストレージノードホールの高さの少なくとも半分の上部（３７）でホール径がほぼ一定であり、下部（３６）がホール径が漸減して傾斜し、かつ階段型構造を有し、傾斜する階段型構造の高さの中央部分に、２種類のエッチングレートの異なる絶縁膜の境界が位置し、境界下のストレージノードホール（３６ｂ）が拡幅されることで、階段型構造を形成している半導体装置。【選択図】図１
2010016218.tif 000002
【特許請求の範囲】
【請求項１】
シリンダ型キャパシタを有する半導体装置であって、
該シリンダ型キャパシタは、その高さの少なくとも半分の上部が外径がほぼ一定の円柱形状であり、残りの下部がほぼ同じ高さの逆円錐台を少なくとも２段に積層した形状を有する半導体装置。
【請求項２】
前記シリンダ型キャパシタの上部の高さが、同下部の高さの２倍である請求項１に記載の半導体装置。
【請求項３】
シリンダ型キャパシタを有する半導体装置であって、
該シリンダ型キャパシタの形成されるストレージノードホールが、少なくとも２種類のエッチングレートの異なる絶縁膜を貫通しており、
該ストレージノードホールの高さの少なくとも半分の上部でホール径がほぼ一定であり、下部がホール径が漸減して傾斜し、かつ少なくとも１段の階段型構造を有し、該傾斜する階段型構造の高さをほぼ均等に、前記少なくとも２種類のエッチングレートの異なる絶縁膜の境界が位置し、該境界下のストレージノードホールが拡幅されることで、前記階段型構造を形成している半導体装置。
【請求項４】
ストレージノードホールの上部の高さが、同下部の高さの２倍である請求項３に記載の半導体装置。
【請求項５】
拡幅された階段型構造部分の最大径が、ストレージノードホールの前記上部のホール径とほぼ同じであることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記半導体装置は、さらに基板上に形成された選択トランジスタと、該選択トランジスタと前記シリンダ型キャパシタとを電気的に接続するストレージノードコンタクトを有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記選択トランジスタは、一つの拡散層を共有する２つのトランジスタで構成されており、前記シリンダ型キャパシタは、前記２つのトランジスタの共有されていないそれぞれの拡散層に、前記ストレージノードコンタクトを介してそれぞれ接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
シリンダ型キャパシタを有する半導体装置の製造方法であって、
基板上方に少なくとも２種類のエッチングレートの異なる絶縁膜を積層する工程と、
前記積層された絶縁膜を貫通する、少なくともその高さの半分の上部でホール径がほぼ一定の第１のストレージノードホールを異方性エッチングにより形成する工程と、
前記第１のストレージノードホールに露出した少なくとも１層の下層の絶縁膜を等方性エッチングにより選択的に拡幅し、絶縁膜境界で段差を有する第２のストレージノードホールを形成する工程と
を有し、
前記第１のストレージノードホールを形成する工程では、ホール径がほぼ一定の前記上部が最上層の絶縁膜に形成され、残りの下部のホール径が漸減する傾斜形状に加工し、
前記第２のストレージノードホールを形成する工程において、少なくとも１層の下層の絶縁膜を、前記傾斜形状を維持した状態で拡幅し、前記段差で分離される傾斜形状の高さをほぼ同じとした階段型構造とし得る厚みに成膜することを特徴とする半導体装置の製造方法。
【請求項９】
前記エッチングレートの異なる絶縁膜は２層であり、該上層の絶縁膜を下層の絶縁膜の少なくとも３倍の厚みを有するように積層することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２のストレージノードホールを形成する工程において、前記拡幅される少なくとも１層の絶縁膜は、第２のストレージノードホール上部の内径と同等になるように拡幅することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
さらに基板上に選択トランジスタと、該選択トランジスタと前記シリンダ型キャパシタとを電気的に接続するストレージノードコンタクトを形成する工程を有し、前記２種類のエッチングレートの異なる絶縁膜は、該ストレージノードコンタクトの形成される絶縁膜上に積層され、前記第２のストレージノードホールを形成する工程では、前記ストレージノードコンタクト上面の少なくとも一部が露出していることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記選択トランジスタは、一つの拡散層を共有する２つのトランジスタで構成されており、前記第２のストレージノードホールは、前記２つのトランジスタの共有されていないそれぞれの拡散層に接続された前記ストレージノードコンタクト上面をそれぞれ少なくとも一部露出していることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、メモリにおけるキャパシタの電荷蓄積量の最大化を可能とするストレージノードホール形状の改良及びその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進展によって、半導体装置の大容量化が進められている。しかし、微細化によって、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の、選択用トランジスタとキャパシタから成るメモリにおいては、メモリセル面積減少に伴うキャパシタの電荷蓄積量の減少が問題となってきている。
【０００３】
このような状況において、従来のスタック構造のキャパシタは、その径が下部に行くに従い徐々に減少して傾斜する階段型の構造を有することで、キャパシタ表面積を拡大し、電荷蓄積量の増加を図ってきた。その代表例は、例えば、特許文献１（米国特許６，５４８，８５３号）に開示されている。
【０００４】
特許文献１では、メモリセル面積を増大させること無く、また、キャパシタの高さを延長すること無く、表面積を拡大したキャパシタとして、傾斜する階段型の構造を有するキャパシタを有する半導体装置が示されている。また、特許文献１には、エッチングレートの異なる絶縁膜を積層し、最初に異方性エッチング工程で上部直径が下部直径より広いテーパー状のストレージノードホールを形成し、その後に続く等方性エッチング工程によりストレージノードホールの下方部分のみをエッチングして拡幅することで、傾斜する階段型形状にしている。このように、ストレージノードホールの下部直径を拡張し、電極表面積を拡大し、電荷蓄積量を増加したキャパシタを有する半導体装置の製造方法が示されている。
【特許文献１】米国特許６，５４８，８５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、電荷蓄積容量を増大する目的で、隣接するストレージノードコンタクト間の分離幅や、隣接するストレージノードホール間の分離幅が縮小すると、上記引用文献１に従った場合、拡幅されたストレージノードホール底部と、隣接するストレージノードコンタクトが接触する問題や、拡幅されたストレージノードホール下部の側壁と隣接するストレージノードホールが接触する問題がある。このような問題は、加工寸法の微細化に伴って、ますます顕著になっている。
【０００６】
すなわち、ストレージノードホール下部と隣接するストレージノードコンタクトが接触した状態で下部電極が形成されることで下部電極と隣接するストレージノードコンタクトとの短絡が生じる問題や、ストレージノードホールが隣接するストレージノードホールと接触した状態で下部電極が形成されることで隣接するキャパシタの下部電極間で短絡が生じる問題がある。従って、ストレージノードホールと隣接するストレーノードコンタクトとの接触を防止し、ストレージノードホールと隣接するストレージノードホールとの接触を防止し、かつ電荷蓄積量を最大化できる解決方法が必要である。
【０００７】
そこで、本発明の目的は、上記問題を解決し、電荷蓄積量を最大化したストレージノードホールに形成したキャパシタを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決する本発明は、
シリンダ型キャパシタを有する半導体装置であって、
該シリンダ型キャパシタは、その高さの少なくとも半分の上部が外径がほぼ一定の円柱形状であり、残りの下部がほぼ同じ高さの逆円錐台を少なくとも２段に積層した形状を有する半導体装置に関する。
【０００９】
特に、前記シリンダ型キャパシタの上部の高さが、同下部の高さの２倍であることが好ましい。
【００１０】
また、本発明は、
シリンダ型キャパシタを有する半導体装置であって、
該シリンダ型キャパシタの形成されるストレージノードホールが、少なくとも２種類のエッチングレートの異なる絶縁膜を貫通しており、
該ストレージノードホールの高さの少なくとも半分の上部でホール径がほぼ一定であり、下部がホール径が漸減して傾斜し、かつ少なくとも１段の階段型構造を有し、該傾斜する階段型構造の高さをほぼ均等に、前記少なくとも２種類のエッチングレートの異なる絶縁膜の境界が位置し、該境界下のストレージノードホールが拡幅されることで、前記階段型構造を形成している半導体装置に関する。
【００１１】
この場合も、ストレージノードホールの上部の高さが、同下部の高さの２倍であることが好ましく、拡幅された階段型構造部分の最大径が、ストレージノードホールの前記上部のホール径とほぼ同じであることが好ましい。
【００１２】
更に本発明は、シリンダ型キャパシタを有する半導体装置の製造方法であって、
シリンダ型キャパシタを有する半導体装置の製造方法であって、
基板上方に少なくとも２種類のエッチングレートの異なる絶縁膜を積層する工程と、
前記積層された絶縁膜を貫通する、少なくともその高さの半分の上部でホール径がほぼ一定の第１のストレージノードホールを異方性エッチングにより形成する工程と、
前記第１のストレージノードホールに露出した少なくとも１層の下層の絶縁膜を等方性エッチングにより選択的に拡幅し、絶縁膜境界で段差を有する第２のストレージノードホールを形成する工程と
を有し、
前記第１のストレージノードホールを形成する工程では、ホール径がほぼ一定の前記上部が最上層の絶縁膜に形成され、残りの下部のホール径が漸減する傾斜形状に加工し、
前記第２のストレージノードホールを形成する工程において、少なくとも１層の下層の絶縁膜を、前記傾斜形状を維持した状態で拡幅し、前記段差で分離される傾斜形状の高さをほぼ同じとした階段型構造とし得る厚みに成膜することを特徴とする。
【００１３】
本発明の製造方法では、前記エッチングレートの異なる絶縁膜は２層であり、該上層の絶縁膜を下層の絶縁膜の少なくとも３倍の厚みを有するように積層することが好ましく、前記第２のストレージノードホールを形成する工程において、前記拡幅される少なくとも１層の絶縁膜は、第２のストレージノードホール上部の内径と同等になるように拡幅することが好ましい。
【００１４】
更に本発明の製造方法では、基板上に選択トランジスタと、該選択トランジスタと前記シリンダ型キャパシタとを電気的に接続するストレージノードコンタクトを形成する工程を有し、前記２種類のエッチングレートの異なる絶縁膜は、該ストレージノードコンタクトの形成される絶縁膜上に積層され、前記第２のストレージノードホールを形成する工程においては、最終的に前記ストレージノードコンタクト上面の少なくとも一部が露出するように形成することが好ましい。
【００１５】
前記選択トランジスタは、一つの拡散層を共有する２つのトランジスタで構成されており、前記第２のストレージノードホールは、前記２つのトランジスタの共有されていないそれぞれの拡散層に接続された前記ストレージノードコンタクト上面を最終的にそれぞれ少なくとも一部露出するように形成することが好ましい。
【発明の効果】
【００１６】
本発明では、ストレージノードホール上部は傾斜のない円筒形状とすることでストレージノードホール上部の内面積を最大化し、ひいては電荷蓄積容量を最大化させ、かつストレージノードホール下部のみ傾斜する階段型構造とし、階段型構造部分の高さの約半分の位置に段差部分を形成し、段差部分の直径がストレージノードホール上部の傾斜のない円筒部分と同等となるようにストレージノードホール下部のウェットエッチ拡幅量を制御することで、ストレージノードホールが隣接するストレージノードホールと接触する問題や、ストレージノードホールが隣接するストレージノードコンタクトと接触する問題を防止しつつ、ストレージノードホール下部の内面積を最大化し、ひいては電荷蓄積容量を最大化したキャパシタを有する半導体装置が提供できる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施例について図面を参照して詳細を説明する。図１は、本発明の実施例のキャパシタを含むＤＲＡＭセルの縦断面図である。
【００１８】
シリコン基板１０主面の分離絶縁膜１１によって区画された領域に２つの選択用トランジスタが形成されている。選択用トランジスタは、シリコン基板１０の主面上にゲート酸化膜１２、ゲート電極１３、ソース領域、ドレイン領域となる拡散層領域１４、１５からなり、拡散層領域１５は、共通の拡散層として共有されている。選択用トランジスタ上は、層間絶縁膜（窒化シリコン）１８、層間絶縁膜（酸化シリコン膜）１９、２０、層間絶縁膜（窒化シリコン膜）２１で覆われている。拡散層領域１５は、ポリシリコンプラグ１７を介して、層間絶縁膜１９上に形成されたビット線（図示せず）に接続されている。
【００１９】
層間絶縁膜（窒化シリコン膜）２１上には窒化チタンからなる下部電極４２、上部電極５２、酸化アルミニウム膜と酸化ハフニウム膜の積層膜からなる容量絶縁膜５１を有するキャパシタが形成されている。キャパシタの周囲は、エッチングレートが異なる層間絶縁膜３１、層間絶縁膜３２で覆われている。
【００２０】
まず、ストレージノードホール上部３７は傾斜のない円筒形状であり、ストレージノードホール下部３６のみ、傾斜する階段型構造を有し、傾斜する階段型構造部分の高さの約半分の位置（中央部）に、２種類のエッチングレートが異なる絶縁膜界面、及び段差が形成されている。下部階段型構造部分３６ｂ、３６ｄの最大径（段差部分の直径）は、ストレージノードホール上部３７と同等以下になるように形成されている。
【００２１】
ストレージノードホール上部３７は、傾斜部分をなくし、円筒形状とすることで、内面積を最大化でき、電荷蓄積容量を最大化されている。また、下部階段型構造部分３６ｂ、３６ｄは、ストレージノードホール上部３７と同等以下の直径のため、下部階段型構造部分３６ｂ、３６ｄの間隔が狭まることがなく、隣接するストレージノードホール間の接触を防止している。更に、下部階段型構造部分３６ｂ、３６ｄの底部は先細り形状であり下部階段型構造部分３６ｂの底部と隣接するストレージノードコンタクト２２、もしくは下部階段型構造部分３６ｄの底部と隣接するストレージノードコンタクト２２ａとの距離も十分に確保されており、ストレージノードホールと隣接するストレージノードコンタクトの接触が防止されている。
【００２２】
なお、図１中の、Ａ、Ｂ、Ｃは、それぞれストレージノードホール上部３７、ストレージノードホール下部３６のうち上部階段型構造部分３６ａ、３６ｃ、ストレージノードホール下部３６のうち下部階段型構造部分３６ｂ、３６ｄの高さを示す。
【００２３】
図２は、本発明の実施例のキャパシタにおける、「高さＣ」と電荷蓄積容量の関係を示したものである。最小加工寸法（Ｆ値）が８４ｎｍ相当で、ストレージノードホール開孔径が１９０ｎｍ、下部電極、上部電極はＴｉＮ：１５ｎｍ、キャパシタ高さが３．０μｍ、高さＣと高さＢの合計が１．０μｍの場合に高さＣの比を０．０から１．０と変化させた場合の、「高さＣ」の割合と電荷蓄積容量である。容量絶縁膜は、酸化アルミニウム膜と酸化ハフニウム膜の積層膜からなる容量絶縁膜を用いた場合であり、酸化アルミニウムと酸化ハフニウムの膜厚は、それぞれ３．０ｎｍ、４．０ｎｍである。図２より、下部階段型構造部分３６ｂと３６ｄの「高さＣ」の割合を、０．４〜０．６、つまり「高さＣ」≒「高さＢ」とすることで、電荷蓄積容量を最大化できることがわかる。
【００２４】
特に、本発明では、ストレージノードホール開孔径（上部開孔径）に対するキャパシタ高さで表されるアスペクト比（キャパシタ高さ／上部開孔径）が７以上、好ましくは１０以上、より好ましくは１３以上となるストレージノードホールを有するキャパシタに好適である。
【００２５】
ストレージノードホール上部の高さＡは、「高さＡ」≧「高さＢ」＋「高さＣ」、すなわち、ストレージノードホールの全高さの半分以上であることが好ましく、特に、上記のように「高さＡ」≒２（「高さＢ」＋「高さＣ」）であることがより好ましい。
【００２６】
図１に示す半導体装置の製造方法の実施例を、図３乃至図８を用いて説明する。
【００２７】
シリコン基板１０の主面を分離絶縁膜１１によって区画し、ゲート酸化膜１２、ゲート電極１３、拡散領域１４、１５、ポリシリコンプラグ１６、１７、層間絶縁膜（窒化シリコン膜）１８、層間絶縁膜（酸化シリコン膜）１９、ビット線（図示せず）を形成する。続いて、層間絶縁膜（酸化シリコン膜）２０、層間絶縁膜（窒化シリコン膜）２１を形成する。層間絶縁膜２０、２１にストレージノードコンタクトホールを開孔し、該ストレージコンタクトホールの底面部分にポリシリコンプラグ１６の表面を露出させる。該ストレージノードコンタクトホールにチタン膜、窒化チタン膜、タングステン膜を埋め込んだ後に、該ストレージノードコンタクトホール外のチタン膜、窒化チタン膜、タングステン膜をＣＭＰ法により除去し、ストレージノードコンタクト２２、２２ａを形成する。次に、層間絶縁膜３１として厚さ０．５μｍの第１の酸化シリコン膜、層間絶縁膜３２として厚さ２．５μｍの第２の酸化シリコン膜を形成する。層間絶縁膜３１の厚さは、後に続くストレージノードホール形成工程において形成する順テーパー形状部分の高さの約半分の厚さにすることが好ましい。層間絶縁膜３１は、層間絶縁膜３２と比較して、フッ素を含むエッチング液に対して大きなエッチングレートを有する材料で構成されており、例えば、層間絶縁膜３１の材料としては、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる。また、層間絶縁膜３２の材料としては、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる（図３）。
【００２８】
層間絶縁膜３１と層間絶縁膜３２のそれぞれの膜厚は、前記高さＡ〜Ｃの関係を満足するように調整する。すなわち、下層の層間絶縁膜３１の厚みに対して、上層の層間絶縁膜３２が少なくとも３倍となるように積層することが好ましい。但し、層間絶縁膜３１と層間絶縁膜３２の合計厚みは、異方性エッチングにより両絶縁膜を貫通する第１のストレージノードホールを形成することが可能な厚みまでとする。
【００２９】
次に、ホトリソグラフィー技術と異方性エッチング（ドライエッチング）技術とにより層間絶縁膜３１、層間絶縁膜３２を貫く第１のストレージノードホール３３ａを開孔し、該第１のストレージノードホール３３ａの底面部分にストレージノードコンタクト２２、２２ａの表面を露出させる（図４）。図４に示すように、第１のストレージノードホール３３ａの下方部分は、ホール径が漸減する傾斜を有する順テーパー形状部分３４となり、層間絶縁膜３１の厚さが、順テーパー形状部分３４の高さの約半分になるように開孔することが好ましい。なお、この例では、第１のストレージノードホール３３ａの底面部分にストレージノードコンタクト２２、２２ａの表面を露出させているが、ストレージノードコンタクト２２、２２ａの表面はこの段階で露出していない場合もある。
【００３０】
第１のストレージノードホール３３ａをドライエッチング技術により開孔する際には、２周波式枚葉式ＲＩＥドライエッチング装置のエッチング室内のサセプタ上にウエハをセットし、エッチング室にエッチングガスを導入して行う。エッチングガスとしては、例えば、六フッ化炭素（Ｃ４Ｆ６）と八フッ化炭素（Ｃ４Ｆ８）とアルゴン（Ａｒ）と酸素（Ｏ２）とをそれぞれ１５ｓｃｃｍ、１０ｓｃｃｍ、１５０ｓｃｃｍ、２７ｓｃｃｍ流し、また、エッチング条件としては、圧力を２Ｐａに保った状態で、ソース側に周波数：２ＭＨｚ、パワー：２５００Ｗをそれぞれ印加してプラズマを生成して行う。ストレージノードホールの開孔プロセスでは、孔底面と孔側壁面へのポリマー状のフッ素化炭素化合物（ポリマー状ＣＸＦＹ）の生成反応と、励起され、かつ孔の深さ方向に加速されたＡｒ原子によるポリマー状ＣＸＦＹ、及び酸化シリコン膜の除去反応とが並行し、これら２つの反応成分の割合により孔形状は円筒状（テーパーが無い）あるいは順テーパー状になる。したがって、印加するパワーを調整してＡｒ原子の加速・励起の度合を変えることで、孔形状を制御ことができる。すなわち、ストレージノードホール上部３７を開孔する際には孔底面のみならず孔側壁面にもＡｒ原子を到達させることでストレージノードホール上部３７を円筒状にし、一方、ストレージノードホール下部３４を開孔する際には孔底面にのみＡｒ原子を到達させることで順テーパー形状にすることができる。
【００３１】
次に、希釈フッ化水素酸（ＨＦ）溶液を用いたウエットエッチング法により、層間膜３１の表層部分３５を除去し、傾斜する階段型構造３６を有する第２のストレージノードホール３３ｂを形成する。傾斜する階段型構造３６を形成する際、段差部分の内径は、ストレージノード上部３７の内径と同等になるようにウェットエッチ量を制御することが好ましい（図５）。第１のストレージノードホール３３ａの底面部分にストレージノードコンタクト２２、２２ａの表面が露出していなかった場合は、第２のストレージノードホール３３ｂを形成する段階で少なくとも一部が露出するようにしても良い。第１のストレージノードホール３３ａの底面部分にストレージノードコンタクト２２、２２ａの表面が部分的に露出している場合も、第２のストレージノードホール３３ｂを形成する段階で更に露出面を拡大してコンタクト抵抗を低減することが好ましい。
【００３２】
次に、窒化チタン膜４１をＣＶＤ法により成長する（図６）。続いて、形成された第２のストレージノードホール３３ｂ内にホトレジスト膜（図示せず）を形成し、第２のストレージノードホール３３ｂ底部の窒化チタン膜４１がエッチングされるのを防止しつつ、第２のストレージノードホール３３ｂ外の窒化チタン膜をエッチバック除去する。エッチバック除去後には、有機剥離液を用いてホトレジスト膜を除去し、下部電極４２を得る（図７）。
【００３３】
次に、容量絶縁膜として酸化アルミニウム膜と酸化ハフニウム膜の積層膜５１をＡＬＤ法により形成する。つづいて上部電極膜として窒化チタン膜５２をＣＶＤ法により形成する（図８）。その後、上部電極膜５２を上部電極形状に加工し、キャパシタを完成した後、必要な配線層、及び接続プラグなどを形成することで、半導体装置を完成する。
【００３４】
以上は、ストレージノードホールを中心に説明したものであるが、下部電極、容量絶縁膜、上部電極で構成されるキャパシタを中心に見た場合、ストレージノードホール上部に相当する部分（キャパシタ上部）では、外径がほぼ一定の円柱状であり、下部では、円錐の先端部分を切り取ったものを逆さま（逆円錐台形状）にして２段に重ね、その中央部でくびれた形状となる。なお、本発明において、「円筒状」、「円柱状」、「逆円錐台形状」等は、その水平横断面形状が真円に限定されるものではなく、その横断面形状が楕円等の長円形状や、円形に類似する多角形形状も包含する。
【００３５】
また、上記実施例では、本発明に係るストレージノードホールを形成するための層間絶縁膜３１及び３２は、そのまま残しているが、場合によっては、これらを一旦、部分的に又は全部を除去して別の絶縁膜を形成しても良い。
【００３６】
更に、上記実施例では、ストレージノードホールは上部電極で埋め込まれていない中空構造として説明したが、ストレージノードホールを上部電極で埋め込んだ中実構造としても良い。したがって、キャパシタ上部の円柱状とは、中空構造の円柱（円筒状）であって、中実構造の円柱であっても良い。同様にキャパシタ下部の逆円錐形状も中空構造であっても中実構造であっても良い。
【００３７】
また、本発明では、エッチングレートの異なる２層の層間絶縁膜３１及び３２を形成しているが、更に多層、例えば、３種類のエッチングレートが異なる絶縁膜を積層し、上記実施例と同様に異方性エッチングにより３種類の絶縁膜を貫通するように第１のストレージノードホールを形成し、その後、下層の２種類の絶縁膜のそれぞれの界面部でほぼ同じ高さの階段形状を形成することも可能である。この場合、最下層の絶縁膜は第１のストレージノードホール形成時に内径が最小であり、拡幅余地が大きいため、３種類の絶縁膜の中で最も等方性エッチングレートの高い絶縁膜とすればよい。それぞれの段差部分の内径は、前記同様にストレージノードホールの円筒部分上部の内径と同程度とすることができる。このように、階段部分を２段に増加することで、さらに表面積が拡大するため、電荷蓄積量の増加が見込める。但し、最下部のストレージノードホールが拡大するため、ストレージノードホール底部と隣接するストレージノードコンタクトが接触する場合もあり、また、工程数が増大して、コストの増大と歩留まりの低下も懸念されるため、適用に際してはそれらを考慮した上で実施することが好ましい。
【００３８】
〔比較例〕
（１）引用文献１に倣った比較例の説明
本発明の実施例に対する比較例について説明する。図９乃至図１２は、本発明の実施例との比較を行うため、米国特許６５４８８５３号（引用文献１）に倣い、本発明の実施例と本質的に異なる部分のみを置き換えて描いたものである。本発明との相違点は、以下の２点である。
【００３９】
（相違点１）ストレージノードホール上部が傾斜した形状であること。
（相違点２）ストレージノードホール下部の傾斜する階段形状において、傾斜する階段型構造部分の高さの約半分の位置に、２種類のエッチングレートが異なる絶縁膜界面、及び段差部分が存在しないこと。
【００４０】
まず、比較例の半導体装置の製造方法を、図９乃至図１２を用いて、工程順に説明する。
【００４１】
シリコン基板６０上に、分離絶縁膜６１、ゲート酸化膜６２、ゲート電極６３、拡散領域６４、６５、ポリシリコンプラグ６６、６７、層間絶縁膜（窒化シリコン膜）６８、層間絶縁膜（酸化シリコン膜）６９、ビット線（図示せず）、層間絶縁膜（酸化シリコン膜）７０、層間絶縁膜（窒化シリコン膜）７１、ストレージノードコンタクト（チタン膜、窒化チタン膜、タングステン膜）７２、７２ａを形成する。ここまでは、実施例と同様である。
【００４２】
次に、層間絶縁膜８１（酸化シリコン膜）、層間絶縁膜８２（酸化シリコン膜）を形成する（図９）。実施例と異なり、比較例においては、層間絶縁膜８１の厚さを限定しない。層間絶縁膜８１は、層間絶縁膜８２と比較して、フッ素を含むエッチング液に対して大きなエッチングレートを有する物質で構成されており、例えば層間絶縁膜８１はＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等で構成されている。また、層間絶縁膜８２は、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等で構成されている。
【００４３】
次に、ホトリソグラフィー技術とドライエッチング技術とにより層間絶縁膜８１、層間絶縁膜８２を貫くストレージノードホール８３を開孔し、該ストレージノードホール８３の底面部分にストレージノードコンタクト７２、７２ａの表面を露出させる。実施例と異なり、ストレージノードホール８３の形状は、傾斜した形状でのみ構成されており、層間絶縁膜８１の厚さは、テーパー形状における位置とは無関係である（図１０）。
【００４４】
次に、希釈フッ化水素酸（ＨＦ）溶液を用いたウエットエッチング法により、層間膜８１の表層部分８５を除去し、傾斜する階段型構造８６を形成する（図１１）。
【００４５】
次に、窒化チタン膜をＣＶＤ法により成長し、続いてストレージノードホール内にホトレジスト膜（図示せず）を形成し、ストレージノードホール底部の窒化チタン膜がエッチングされるのを防止しつつ、ストレージノードホール外の窒化チタン膜をエッチバック除去する。エッチバック除去後には、有機剥離液を用いてホトレジスト膜を除去し、下部電極９２を得る。
【００４６】
次に、酸化アルミニウム膜と酸化ハフニウム膜の積層膜１０１をＡＬＤ法により形成する。つづいて上部電極膜として窒化チタン膜１０２をＣＶＤ法により形成する（図１２）。その後、上部電極膜１０２を上部電極形状に加工し、キャパシタを完成した後、必要な配線層、及び接続プラグなどを形成することで、半導体装置を完成する。
【００４７】
なお、図１２中の、Ｄ、Ｅは、それぞれストレージノードホール上部、ストレージノードホール下部の高さを表している。
【００４８】
（２）比較例における問題点
（問題点１）
比較例では、ストレージノードホール上部８７が傾斜した形状であるため、円筒形状（実施例）と比較して内面積が減少するため、電荷蓄積容量が減少する問題がある。
【００４９】
（問題点２）
比較例では、電荷蓄積容量の増加と、ストレージノードホールと隣接するストレージノードコンタクトとの接触防止と、ストレージノードホールと隣接するストレージノードホールとの接触防止を同時に実現することができない。
【００５０】
例として、図１２に示すように、高さＥを大きくして、あるいはストレージノードホール８３を開孔した後の表層部分８５の除去量を大きくすることで階段型構造部分８６ｂ、８６ｄの直径を大きくすると、内面積が拡大することで電荷蓄積容量を増加させることはできるが、階段型構造部分８６ｂ、８６ｄの間隔が狭まり、隣接するストレージノードホール間で接触しやすくなる。
【００５１】
別の例として、図１３に示すように、高さＥを小さくすると、隣接するストレージノードホール間での接触は生じにくくなるが、電荷蓄積容量は小さくなる。
【００５２】
さらに別の例として、図１４に示すように、高さＥを小さくして、かつストレージノードホール８３を開孔した後の表層部分８５の除去量を大きくすると、電荷蓄積容量は若干大きくできるが、階段型構造部分８６ｂの底部と隣接するシリンダーストレージコンタクト７２、もしくは階段部分８６ｄの底部と隣接するシリンダーストレージコンタクト７２ａが接触する問題が生じる。
【００５３】
（３）本発明における問題の解決
本発明の実施例では、ストレージノードホール上部は傾斜のない円筒形状とすることで、内面積を増加させ、ひいては電荷蓄積容量を増加させることで、問題点１を解決している。
【００５４】
また、ストレージノードホール下部の傾斜する階段型構造において、階段型構造部分の高さの約半分の位置に、２種類のエッチングレートが異なる絶縁膜界面、及び段差部分を形成することで、隣接するストレージノードホール間の接触や、ストレージノードホールと隣接するストレージノードコンタクトとの接触を回避しつつ、電荷蓄積容量を最大化でき、問題点２を解決している。
【産業上の利用可能性】
【００５５】
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
【図面の簡単な説明】
【００５６】
【図１】実施例の半導体装置の縦断面図である。
【図２】本発明の好ましい実施形態を用いた場合に得られる電荷蓄積容量を示すグラフである。
【図３】実施例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図４】実施例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図５】実施例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図６】実施例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図７】実施例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図８】実施例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図９】比較例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図１０】比較例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図１１】比較例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図１２】比較例の半導体装置、及びその製造方法を工程毎に示す縦断面図である。
【図１３】比較例の半導体装置の製造方法を工程毎に示す縦断面図である。
【図１４】比較例の半導体装置の製造方法を工程毎に示す縦断面図である。
【符号の説明】
【００５７】
１０、６０…シリコン基板
１１、６１…分離絶縁膜
１２、６２…ゲート絶縁膜
１３、６３…ゲート電極
１４、１５、６４、６５…拡散層領域
１６、１７、６６、６７…ポリシリコンプラグ
１８、６８…層間絶縁膜（窒化シリコン膜）
１９、２０、６９、７０…層間絶縁膜（酸化シリコン）
２１、７１…層間絶縁膜（窒化シリコン膜）
２２、２２ａ、７２、７２ａ…ストレージノードコンタクト（チタン膜、窒化チタン膜、タングステン膜）
３１、３２、８１、８２…層間絶縁膜（酸化シリコン膜）
３３ａ…第１のストレージノードホール
３３ｂ…第２のストレージノードホール
８３…ストレージノードホール
３４、８４…ストレージノードホール下部、及び順テーパー形状部分
３５、８５…ウェットエッチ法により除去される層間絶縁膜部分
３６、８６…傾斜した階段型構造部分
３６ａ、３６ｃ…傾斜した階段型構造部分のうち上部階段型構造部分
３６ｂ、３６ｄ…傾斜した階段型構造部分のうち下部階段型構造部分
８６ａ、８６ｃ…傾斜した階段型構造部分の上部
８６ｂ、８６ｄ…傾斜した階段型構造部分の下部
３７、８７…ストレージノードホール上部
４１…窒化チタン膜
４２、９２…下部電極（窒化チタン膜）
５１、１０１…容量絶縁膜、及び酸化アルミニウム膜と酸化ハフニウム膜の積層膜
５２、１０２…上部電極（窒化チタン膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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