(57)【要約】【課題】ＣＰＵを１つしか有していない場合でも、リセット動作を実施せずに、実行するプログラムを現在実行しているプログラムから別のプログラムへ切り替えることが出来るものを提供することを目的とする。【解決手段】情報処理装置が、主記憶部に複数の記憶領域を確保する記憶領域確保手段と、複数の記憶領域における第１の記憶領域に記憶された第１のプログラムを実行している際に、複数の記憶領域における第２の記憶領域に記憶された第２のプログラムを実行することが出来る状態になると、前記第１のプログラムの実行を停止して、前記第２のプログラムを実行するプログラム実行制御手段とを、具備する。【選択図】図２
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【特許請求の範囲】
【請求項１】
主記憶部に複数の記憶領域を確保する記憶領域確保手段と、
複数の記憶領域における第１の記憶領域に記憶された第１のプログラムを実行している際に、複数の記憶領域における第２の記憶領域に記憶された第２のプログラムを実行することが出来る状態になると、前記第１のプログラムの実行を停止して、前記第２のプログラムを実行するプログラム実行制御手段とを、
具備することを特徴とする情報処理装置。
【請求項２】
前記プログラム制御手段は、実行しているプログラムを記憶する前記記憶領域を示す識別子を不揮発性記憶部に記憶させることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
第１の記憶領域及び第２の記憶領域は、それぞれプログラム記憶領域及びスタック領域から構成されていることを特徴とする請求項１または２に記載の情報処理装置。
【請求項４】
請求項１〜３のいずれかに記載の情報処理装置を具備することを特徴とする基地局。
【請求項５】
主記憶部に複数の記憶領域を確保するステップと、
複数の記憶領域における第１の記憶領域に記憶された第１のプログラムを実行している際に、複数の記憶領域における第２の記憶領域に記憶された第２のプログラムを実行することが出来る状態になると、前記第１のプログラムの実行を停止して、前記第２のプログラムを実行するステップとを、
具備することを特徴とする実行プログラム切り替え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、基地局及び実行プログラム切り替え方法に関する。
【背景技術】
【０００２】
一般的に、プログラムの実行によって装置全体の動作を制御する情報処理装置では、ＣＰＵを１つしか搭載していない場合に、プログラムの更新においてリセット動作によって装置の停止及び再起動を実施することによって、新たなプログラムを主記憶メモリにロードして、ＣＰＵ（Central Processing Unit）が当該新たなプログラムを実行する。例えば、情報処理装置の１つである携帯電話機システムにおける基地局では、プログラムの更新時に、まず呼接続している携帯電話機が存在しているか否か確認し、呼接続する携帯電話機が存在する場合に、当該呼接続が終了するまで待機して、当該呼接続が終了して呼接続する携帯電話機が存在しないことを確認した上で、リセット動作を実施することによって、ＣＰＵが新たなプログラムを実行することが出来る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記従来技術では、プログラムの更新時に、リセット動作を実施しなければ、新たなプログラムを実行することが出来なかった。その為、上記従来技術では、途中で中断することができない重要な動作を実行している場合に、当該動作が終了するまでリセット動作を実施することが出来ない為、当該動作が終了するまでの間、新たなプログラムを実行することが出来ないという不都合が生じていた。そして、上記従来技術の一例である基地局では、呼接続をしている携帯電話機が存在していると、当該呼接続が終了するまで待機して、呼接続が終了して呼接続する携帯電話機が存在しないことを確認した上で、リセット動作を実施しなければならなかった。さらに、基地局がリセット動作を実施することができたとしても、基地局が再起動して新たなプログラムを実行できるまでの間、当該基地局の通信エリアに存在する携帯電話機は、呼接続等の通信を実行することが出来ないという問題が発生していた。
【０００４】
本発明は、上述した事情を鑑みたものであり、ＣＰＵを１つしか有していない場合でもリセット動作を実施せずに、実行するプログラムを現在実行しているプログラムから別のプログラムへ切り替えることが出来るものを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明では、情報処理装置に係る第１の解決手段として、主記憶部に複数の記憶領域を確保する記憶領域確保手段と、複数の記憶領域における第１の記憶領域に記憶された第１のプログラムを実行している際に、複数の記憶領域における第２の記憶領域に記憶された第２のプログラムを実行することが出来る状態になると、前記第１のプログラムの実行を停止して、前記第２のプログラムを実行するプログラム実行制御手段とを、具備するという手段を採用する。
【０００６】
本発明では、情報処理装置に係る第２の解決手段として、上記第１の解決手段において、前記プログラム制御手段は、実行しているプログラムを記憶する前記記憶領域を示す識別子を不揮発性記憶部に記憶させるという手段を採用する。
【０００７】
本発明では、情報処理装置に係る第３の解決手段として、上記第１または第２の解決手段において、第１の記憶領域及び第２の記憶領域は、それぞれプログラム記憶領域及びスタック領域から構成されているという手段を採用する。
【０００８】
また、本発明では、基地局に係る第１の解決手段として、上記第１〜第３のいずれかの解決手段を採用する情報処理装置を具備するという手段を採用する。
【０００９】
さらに、本発明では、実行プログラム切り替え方法に係る第１の解決手段として、主記憶部に複数の記憶領域を確保するステップと、
複数の記憶領域における第１の記憶領域に記憶された第１のプログラムを実行している際に、複数の記憶領域における第２の記憶領域に記憶された第２のプログラムを実行することが出来る状態になると、前記第１のプログラムの実行を停止して、前記第２のプログラムを実行するステップとを、具備するという手段を採用する。
【発明の効果】
【００１０】
本発明によれば、情報処理装置が、主記憶部に複数の記憶領域を確保する記憶領域確保手段と、複数の記憶領域における第１の記憶領域に記憶された第１のプログラムを実行している際に、複数の記憶領域における第２の記憶領域に記憶された第２のプログラムを実行することが出来る状態になると、第１のプログラムの実行を停止して、第２のプログラムを実行するプログラム実行制御手段とを、具備することによって、リセット動作を実施せずに、実行するプログラムを第１のプログラムから第２のプログラムへ切り替えることが出来る。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明の一実施形態について説明する。本実施形態は、ＰＨＳ（Personal Handyphone System）端末と通信する情報処理装置の１つである基地局に関する。
図１は、本実施形態に係る基地局Ａによって構成される無線通信システムを示す模式図である。図１に示すように、この無線通信システムは、基地局Ａ、ＰＨＳ端末Ｂ及びソフトウェア管理装置Ｃから構成されている。
【００１２】
基地局Ａは、その他の基地局（図示略）と所定間隔をあけて離散的に配置されており、割り当てられたセルにおいてＰＨＳ端末Ｂと通信を行う。この基地局Ａは、ＰＨＳ端末Ｂによって位置登録が行われた基地局であり、ＰＨＳ端末Ｂと制御チャネルを介して制御信号を、また通信チャネルを介して音声信号及びデータ信号等を送受信する。
ＰＨＳ端末Ｂは、基地局Ａと相互に信号を送受信することによって音声通信またはデータ通信を実行する。
【００１３】
ソフトウェア管理装置Ｃは、基地局Ａ及びその他の基地局（図示略）へ接続され、基地局Ａ及びその他の基地局に実行させる為の新たなソフトウェアを記憶すると共にこの新たなソフトウェアを適切な時機に基地局Ａ及びその他の基地局へ送信する。なお、このソフトウェアは、ＯＳ（Operating System）及びこのＯＳの上で動作する各種プログラムによって構成されている。
【００１４】
次に上記基地局Ａの機能構成を、図２を参照して説明する。図２は、本実施形態に係る基地局Ａの機能構成を示す機能ブロック図である。基地局Ａは、図２に示すように、通信部１、ソフトウェア管理装置通信Ｉ／Ｆ２、フラッシュメモリ３、ブートストラップローダＲＯＭ（Read Only Memory）４、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）５、ＳＲＡＭ（Static Random Access Memory）６、及びＣＰＵ（Central Processing Unit）７から構成されている。
【００１５】
通信部１は、ＣＰＵ７の制御の下、制御チャネル及び通信チャネルによってＰＨＳ端末Ｂと音声信号、データ信号及び制御信号等の各種信号を送受信する。
ソフトウェア管理装置通信Ｉ／Ｆ２は、上記ソフトウェア管理装置Ｃに接続され、ＣＰＵ１の制御の下、ソフトウェア管理装置Ｃから新たなソフトウェアを受信する。
フラッシュメモリ３は、電力がなくてもデータを保持することが可能な不揮発メモリであり、データの記憶及び消去を繰り返して実行することが出来る。このフラッシュメモリ３は、ＣＰＵ７の制御の下、ソフトウェア管理装置Ｃからソフトウェア管理装置通信Ｉ／Ｆ２が受信した新たなソフトウェアを記憶する。
【００１６】
ブートストラップローダＲＯＭ４は、ブートストラップローダを記憶する不揮発メモリである。ブートストラップローダは、基地局Ａの起動時にＣＰＵ７が実行するプログラムであり、フラッシュメモリ３が記憶するＯＳのＳＤＲＡＭ５へのロード等の処理をＣＰＵ７が実行する為のプログラムである。
【００１７】
ＳＤＲＡＭ５は、電力が供給されないとデータが失われてしまう揮発性メモリであるＤＲＡＭの一種であり、外部バスインターフェースが一定周期のクロック周波数に同期して動作することによって、高速にデータの記憶及び消去を行うことが出来る。このＳＤＲＡＭ５は、ＣＰＵ１がフラッシュメモリ３に記憶されたソフトウェアを実行する為に、ＣＰＵ１の制御の下、フラッシュメモリ３に記憶されたソフトウェアを記憶する。
【００１８】
ＳＲＡＭ６は、ＳＤＲＡＭ５と同様に揮発性メモリであるが、ＳＤＲＡＭ５と異なりリフレッシュ操作が不要であり、データの保持に必要な電力は極めて小さい。このＳＲＡＭ６には、小型の電池（図示略）が内蔵されており、リセット動作時等に主電源（図示略）が停止した場合でも、内蔵の電池によってデータを保持することが出来る。ＳＲＡＭ６は、ＣＰＵ１がソフトウェアを実行する際の各種データの保存先として使用される。このＳＲＡＭ６には、ＣＰＵ１が実行するプログラムが記憶されたＳＤＲＡＭ５におけるプログラム記憶領域を示す値が記憶される実行プログラム記憶領域判定フラグが設けられる。
【００１９】
ＣＰＵ７は、通信部１が受信する各種信号、ブートストラップローダＲＯＭ４が記憶するブートストラップローダ、ＳＤＲＡＭ５が記憶したソフトウェアに基づいて基地局Ａの全体動作を制御する。このＣＰＵ１の制御処理の詳細については、以下に基地局Ａの動作として説明する。
【００２０】
次に、上記構成の基地局Ａの動作について、図３〜図７を参照して説明する。まず、基地局Ａの起動時の動作ついて、図３及び図４を参照して説明する。図３は、本実施形態に係る基地局Ａの起動時の動作を示すフローチャートであり、図４は、本実施形態に係る基地局Ａにおける起動時のＳＤＲＡＭ５のメモリ構成及びＳＲＡＭ６のメモリ構成を示す模式図である。
【００２１】
ＣＰＵ７は、主電源による電力の供給が開始されたか否か判定し（ステップＳ１）、ステップＳ１において『ＮＯ』と判定した場合には、すなわち主電源からの電力の供給が開始されていない場合には、ステップＳ１に移行し、ステップＳ１において『ＹＥＳ』と判定する場合には、ブートストラップローダＲＯＭ４が記憶するブートストラップローダに基づいて、ＳＤＲＡＭ５及びＳＲＡＭ６の点検を行うと共にフラッシュメモリが記憶するＯＳをＳＤＲＡＭ５に記憶させる（ステップＳ２）。
【００２２】
ＣＰＵ７は、ステップＳ２の後に、ＳＤＲＡＭ４が記憶するＯＳに基づいて、スタティック領域、第１プログラム記憶領域及び第２プログラム記憶領域をＳＤＲＡＭ５に確保する（ステップＳ３）。このスタティック領域とは、プログラムの実行におけるグローバル変数等が記憶される領域であり、第１プログラム記憶領域及び第２プログラム記憶領域は、ＣＰＵ１によって実行されるプログラムが記憶される領域である。
【００２３】
ＣＰＵ１は、ステップＳ３の後に、図４に示すように、「第１ＲＦタスクプログラム」、「第１ＮＷＩＦタスクプログラム」、「第１ＣＰタスクプログラム」、「第１ＡＰタスクプログラム」及び「第１ＭＰタスクプログラム」をＳＤＲＡＭ５の第１プログラム記憶領域に記憶させると共に第２プログラム記憶領域にも第１プログラム記憶領域と同様に「第１ＲＦタスクプログラム」、「第１ＮＷＩＦタスクプログラム」、「第１ＣＰタスクプログラム」、「第１ＡＰタスクプログラム」及び「第１ＭＰタスクプログラム」を記憶させる（ステップＳ４）。
【００２４】
ＣＰＵ７は、ステップＳ４の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、ＳＤＲＡＭ５の第１プログラム記憶領域及び第２プログラム記憶領域に記憶させた「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の各プログラムに対応した「第１ＲＦタスク」、「第１ＮＷＩＦタスク」、「第１ＣＰタスク」、「第１ＡＰタスク」及び「第１ＭＰタスク」を生成すると共に図４に示すように、その各タスクに対応したＴＣＢ（Task Control Block）を生成する（ステップＳ５）。
【００２５】
ＣＰＵ７は、ＳＤＲＡＭ５が記憶するＯＳに基づいて、第１プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の各タスクのスタック領域である第１スタック領域と、第２プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の各タスクのスタック領域である第２スタック領域とをＳＤＲＡＭ５に確保させる（ステップＳ６）。
【００２６】
ＣＰＵ７は、ステップＳ６の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、第１プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」に対応した「第１ＲＦタスク」〜「第１ＭＰタスク」の初期化を実行すると共に第２プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」に対応した「第１ＲＦタスク」〜「第１ＭＰタスク」の初期化を実行する（ステップＳ７）。
【００２７】
そして、ＣＰＵ１は、第１プログラム記憶領域の「第１ＡＰタスクプログラム」に対応する「第１ＡＰタスク」に基づいて、第２プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」に対応した「第１ＲＦタスク」〜「第１ＭＰタスク」を停止状態にする（ステップＳ８）。
【００２８】
ＣＰＵ７は、ステップＳ８の後に、第１プログラム記憶領域の「第１ＡＰタスクプログラム」に対応する「第１ＡＰタスク」に基づいて、図４に示すように、第１プログラム記憶領域に記憶されているプログラムが実行されていることを示す値「１」をＳＲＡＭ６の実行プログラム記憶領域判定フラグに設定する（ステップＳ９）。
【００２９】
そして、ＣＰＵ７は、第１プログラム記憶領域の「第１ＡＰタスクプログラム」に対応する「第１ＡＰタスク」に基づいて第１プログラム記憶領域の各プログラムに対応する「第１ＲＦタスク」、「第１ＮＷＩＦタスク」、「第１ＣＰタスク」及び「第１ＭＰタスク」の制御を開始する（ステップＳ１０）。なお、「第１ＡＰタスク」は、「第１ＲＦタスク」、「第１ＮＷＩＦタスク」、「第１ＣＰタスク」及び「第１ＭＰタスク」を制御する、すなわち全タスクを統括的に制御する基幹タスクである。
【００３０】
次に、基地局Ａのソフトウェア更新時の動作ついて、図５及び図６を参照して説明する。図５は、本実施形態に係る基地局Ａのソフトウェア更新時の動作を示すフローチャートであり、図６は、本実施形態に係る基地局Ａにおけるソフトウェア更新時のＳＤＲＡＭ５のメモリ構成及びＳＲＡＭ６のメモリ構成を示す模式図である。
【００３１】
ＣＰＵ７は、ソフトウェア管理装置から新たなソフトウェアをソフトウェア管理装置通信Ｉ／Ｆが受信したか否か判定し（ステップＳ２１）、ステップＳ２１において『ＮＯ』と判定する場合には、すなわち新たなソフトウェアをソフトウェア管理装置通信Ｉ／Ｆが受信していない場合には、ステップＳ２１に移行し、ステップＳ２１において『ＹＥＳ』と判定した場合には、すなわち新たなソフトウェアをソフトウェア管理装置通信Ｉ／Ｆが受信した場合には、この新たなソフトウェアをフラッシュメモリ３に記憶させる（ステップＳ２２）。
【００３２】
ＣＰＵ７は、ステップＳ２２の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、図６に示すように、フラッシュメモリ３が記憶する新たなソフトウェアに含まれる「第２ＲＦタスクプログラム」、「第２ＮＷＩＦタスクプログラム」、「第２ＣＰタスクプログラム」、「第２ＡＰタスクプログラム」及び「第２ＭＰタスクプログラム」をＳＤＲＡＭ５の第２プログラム記憶領域に記憶させる（ステップＳ２３）。
【００３３】
ＣＰＵ７は、ステップＳ２３の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、ＳＤＲＡＭ５の第２プログラム記憶領域に記憶させた「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」の各プログラムに対応した「第２ＲＦタスク」、「第２ＮＷＩＦタスク」、「第２ＣＰタスク」、「第２ＡＰタスク」及び「第２ＭＰタスク」を生成すると共に図４に示すようにその各タスクに対応したＴＣＢ（Task Control Block）を生成し（ステップ２４）、第２スタック領域を第２プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の「第２ＲＦタスク」〜「第２ＭＰタスク」のスタック領域として第２スタック領域を確保する（ステップＳ２５）。
【００３４】
ＣＰＵ７は、ステップＳ２５の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、第２プログラム記憶領域の「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」に対応した「第２ＲＦタスク」〜「第２ＭＰタスク」の初期化を実行する（ステップＳ２６）。
【００３５】
ＣＰＵ７は、ステップＳ２６の後に、「第１ＡＰタスク」に基づいて、図６に示すように、第２プログラム記憶領域に記憶されているプログラムが実行されていることを示す値「２」をＳＲＡＭ１の実行プログラム記憶領域判定フラグに設定する（ステップＳ２７）。
ＣＰＵ７における「第１ＡＰタスク」は、ステップＳ２７の後に、「第２ＡＰタスク」へ実行タスク切替通知をタスク間通信によって送信し、「第２ＡＰタスク」は、実行状態になる（ステップＳ２８）。
【００３６】
ＣＰＵ７は、「第１ＡＰタスク」に基づいて、「第２ＡＰタスク」が実行状態になったか否か判定し（ステップＳ２９）、ステップＳ２９において『ＮＯ』と判定した場合には、すなわち「第２ＡＰタスク」が実行状態になっていない場合には、ステップＳ２９に移行し、ステップＳ２９において『ＹＥＳ』と判定した場合には、すなわち「第２ＡＰタスク」が実行状態になっている場合には、「第１ＲＦタスク」、「第１ＮＷＩＦタスク」、「第１ＣＰタスク」及び「第１ＭＰタスク」を停止状態にした後に「第１ＡＰタスク」を停止状態にする（ステップＳ３０）。
【００３７】
ＣＰＵ７は、「第２ＡＰタスク」に基づいて、「第２ＲＦタスク」、「第２ＮＷＩＦタスク」、「第２ＣＰタスク」及び「第２ＭＰタスク」の制御を開始する（ステップＳ３１）。なお、「第２ＡＰタスク」は、「第２ＲＦタスク」、「第２ＮＷＩＦタスク」、「第２ＣＰタスク」及び「第２ＭＰタスク」を制御する、すなわち全タスクを統括的に制御する基幹タスクである。
【００３８】
次に、基地局Ａの「第２ＡＰタスク」実行時にリセットが発生した場合の動作ついて、図７を参照して説明する。図７は、本実施形態に係る基地局Ａの「第２ＡＰタスク」実行時にリセットが発生した場合の動作を示すフローチャートである。
ＣＰＵ７は、リセットの後に、主電源による電力の供給が開始されたか否か判定し（ステップＳ４１）、ステップＳ４１において『ＮＯ』と判定した場合には、すなわち主電源からの電力の供給が開始されていない場合には、ステップＳ１に移行し、ステップＳ４１において『ＹＥＳ』と判定する場合には、ブートストラップローダＲＯＭ４が記憶するブートストラップローダに基づいて、ＳＤＲＡＭ５及びＳＲＡＭ６の点検を行うと共にフラッシュメモリが記憶するＯＳをＳＤＲＡＭ５に記憶させる（ステップＳ４２）。
【００３９】
ＣＰＵ７は、ステップＳ４２の後に、ＳＤＲＡＭ４が記憶するＯＳに基づいて、スタティック領域、第１プログラム記憶領域及び第２プログラム記憶領域をＳＤＲＡＭ５に確保する（ステップＳ４３）。
ＣＰＵ１は、ステップＳ４３の後に、図６と同様に、「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」をＳＤＲＡＭ５の第１プログラム記憶領域に記憶させると共に「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」をＳＤＲＡＭ５の第２プログラム記憶領域に記憶させる（ステップＳ４４）。
【００４０】
ＣＰＵ７は、ステップＳ４４の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、ＳＤＲＡＭ５の第１プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の各プログラムに対応した「第１ＲＦタスク」〜「第１ＭＰタスク」及び第２プログラム記憶領域の「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」の各プログラムに対応した「第２ＲＦタスク」〜「第２ＭＰタスク」を生成すると共に図６に示すように、その各タスクに対応したＴＣＢ（Task Control Block）を生成する（ステップＳ４５）。
【００４１】
ＣＰＵ７は、ＳＤＲＡＭ５が記憶するＯＳに基づいて、第１プログラム記憶領域の「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の「第１ＲＦタスク」〜「第１ＭＰタスク」のスタック領域である第１スタック領域と、第２プログラム記憶領域の「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」の「第１ＲＦタスク」〜「第１ＭＰタスク」のスタック領域である第２スタック領域とを確保する（ステップＳ４６）。
【００４２】
ＣＰＵ７は、ステップＳ４６の後に、ＳＤＲＡＭ５が記憶するＯＳに基づいて、「第１ＲＦタスク」〜「第１ＭＰタスク」の初期化を実行すると共に「第２ＲＦタスク」〜「第２ＭＰタスク」の初期化を実行する（ステップＳ４７）。そして、「第２ＡＰタスク」実行時にリセットが発生した為にＳＤＲＡＭ５の実行プログラム記憶領域判定フラグに「２」が設定されており、ＳＤＲＡＭ５の実行プログラム記憶領域判定フラグに「２」が設定されているので、ＣＰＵ１は、「第１ＲＦタスク」〜「第１ＭＰタスク」を停止状態にする（ステップＳ４８）。
【００４３】
ＣＰＵ７は、ステップＳ４８の後に、「第２ＡＰタスク」に基づいて、第２プログラム記憶領域の各プログラムに対応する「第２ＲＦタスク」、「第２ＮＷＩＦタスク」、「第２ＣＰタスク」及び「第２ＭＰタスク」の制御を開始する（ステップＳ４９）。
【００４４】
以上説明したように、基地局Ａにおいて、ＣＰＵ７が、ＳＤＲＡＭ５に第１プログラム記憶領域及び第２プログラム記憶領域を確保し、新たなソフトウェアをソフトウェア管理装置通信Ｉ／Ｆ２が受信すると、第１プログラム記憶領域に記憶されている「第１ＲＦタスクプログラム」〜「第１ＭＰタスクプログラム」の各プログラムに対応したタスクを実行させたまま、新たなソフトウェアに含まれる「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」を第２プログラム領域へ記憶させる。
【００４５】
そして、ＣＰＵ７は、「第２ＲＦタスクプログラム」〜「第２ＭＰタスクプログラム」の各プログラムに対応したタスクが生成されると、実行するタスクを第１プログラム記憶領域に記憶されたプログラムに対応したタスクから、第１プログラム記憶領域に記憶されたプログラムに対応したタスクへ切り替えることによって、ＣＰＵを１つしか有していなかったとしても、リセット動作を実施せずに、実行するプログラムを現在実行しているプログラムから新たなプログラムへ切り替えることが出来る
【００４６】
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されることなく、例えば以下のような変形が考えられる。
（１）上記実施形態では、リモートコマンドとして着サブアドレスを使用したが、メールを使用してリモートコマンドを受信させることも可能である。そしてメールを用いたリモートコマンドを使用することで、携帯電話などＰＨＳ端末以外の携帯端末に本発明を適用することが可能である。
【００４７】
（２）上記実施形態は、基地局Ａにおいて、ＣＰＵ７がＳＤＲＡＭ５へ２つのプログラム記憶領域（第１プログラム記憶領域及び第２プログラム記憶領域）と、２つのスタック領域（第１スタック領域及び第２スタック領域）を確保したが、本発明はこれに限定されない。
ＣＰＵ７が、ＳＤＲＡＭ５へ確保するプログラム記憶領域及びスタック領域は、２つではなく、３つまたは４つ、すなわち複数であればいくつでもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る基地局Ａによって構成される無線通信システムを示す模式図である。
【図２】本発明の一実施形態に係る基地局Ａの機能構成を示す機能ブロック図である。
【図３】本発明の一実施形態に係る基地局Ａの起動時の動作を示すフローチャートである。
【図４】本発明の一実施形態に係る基地局Ａにおける起動時のＳＤＲＡＭ５のメモリ構成及びＳＲＡＭ６のメモリ構成を示す模式図である。
【図５】本発明の一実施形態に係る基地局Ａのソフトウェア更新時の動作を示すフローチャートである。
【図６】本発明の一実施形態に係る基地局Ａにおけるソフトウェア更新時のＳＤＲＡＭ５のメモリ構成及びＳＲＡＭ６のメモリ構成を示す模式図である。
【図７】本発明の一実施形態に係る基地局Ａの「第２ＡＰタスク」実行時にリセットが発生した場合の動作を示すフローチャートである。
【符号の説明】
【００４９】
Ａ…基地局、Ｂ…ＰＨＳ端末、Ｃ…ソフトウェア管理装置、１…通信部、２…ソフトウェア管理装置通信Ｉ／Ｆ、３…フラッシュメモリ、４…ブートストラップローダＲＯＭ、５…ＳＤＲＡＭ、６…ＳＲＡＭ、７…ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010015252.tif 000007
【図６】
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【図７】
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