(57)【要約】【課題】ＳＯＮＯＳ構造のブロック層に金属酸化膜を用い、多値を実現するのに十分なメモリーウインドウと良好な電荷保持特性を両立する。【解決手段】半導体基板１０１上に、トンネル絶縁膜１０２，電荷蓄積層１０３，ブロック層１０４，及びコントロールゲート電極１０５が積層された不揮発性半導体記憶装置であって、電荷蓄積層１０３の少なくとも一部はシリコン窒化膜からなり、ブロック層１０４は高い金属酸化膜からなる第１の絶縁膜１０４ａとシリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜１０４ｂとの積層構造を有しており、電荷蓄積層１０３を構成するシリコン窒化膜中のシリコン濃度が第２の絶縁膜１０４ｂ中のシリコン濃度よりも高く、且つ第２の絶縁膜１０４ｂ中の窒素濃度又は酸素濃度が電荷蓄積層１０３を構成するシリコン窒化膜中の窒素濃度又は酸素濃度よりも高い。【選択図】      図１
2010016228.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、トンネル絶縁膜，電荷蓄積層，ブロック層，及びコントロールゲート電極が積層された不揮発性半導体記憶装置であって、
前記電荷蓄積層の少なくとも一部はシリコン窒化膜からなり、
前記ブロック層は、シリコン窒化膜よりも誘電率の高い金属酸化膜からなる第１の絶縁膜と、シリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜との積層構造を有しており、
前記電荷蓄積層を構成するシリコン窒化膜中のシリコン濃度が前記第２の絶縁膜中のシリコン濃度よりも高く、且つ前記第２の絶縁膜中の窒素濃度又は酸素濃度が前記電荷蓄積層を構成するシリコン窒化膜中の窒素濃度又は酸素濃度よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に、トンネル絶縁膜，電荷蓄積層，ブロック層，及びコントロールゲート電極が積層された不揮発性半導体記憶装置であって、
前記電荷蓄積層の少なくとも一部はシリコン窒化膜からなり、
前記ブロック層は、シリコン窒化膜よりも誘電率の高い金属酸化膜からなる第１の絶縁膜と、シリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜との積層構造を有しており、
前記電荷蓄積層を構成するシリコン窒化膜中の水素，酸素，又は塩素の濃度が、前記第２の絶縁膜中の水素，酸素，又は塩素の濃度よりも低いこと特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積層の物理膜厚は、前記第２の絶縁膜の物理膜厚よりも厚いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置を製造する方法であって、
前記電荷蓄積層を構成するシリコン窒化膜及び前記第２の絶縁膜を、シリコンソースと窒化剤を用いたＣＶＤ法又はＡＬＤ法で形成し、
電荷蓄積層を構成するシリコン窒化膜成膜時のシリコンソース／窒化剤の供給比率を、前記第２の絶縁膜の成膜時の供給比率よりも高くしたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項２記載の不揮発性半導体記憶装置を製造する方法であって、
前記電荷蓄積層を構成するシリコン窒化膜及び前記第２の絶縁膜を、シリコンソースと窒化剤を用いたＣＶＤ法又はＡＬＤ法で形成し、
前記電荷蓄積層を構成するシリコン窒化膜の成膜温度を、前記第２の絶縁膜の成膜温度よりも高くしたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＮＯＳ型不揮発性半導体記憶装置に係わり、特にブロック層の改良をはかった不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置に用いるメモリの一つとして、電荷蓄積層としてシリコン窒化膜等の絶縁膜を用いたＳＯＮＯＳメモリが開発されている。このＳＯＮＯＳメモリは一般に、シリコン基板上にシリコン酸化膜等のトンネル絶縁膜を介してシリコン窒化膜等の電荷蓄積層を形成し、電荷蓄積層上にシリコン酸化膜等のブロック層を形成し、その上にコントロールゲート電極を形成することによって構成される。即ち、トンネル絶縁膜（ＳｉＯ2 ）／電荷蓄積層（ＳｉＮｘ）／ブロック層（ＳｉＯ2 ）の構造が用いられている。そして、トンネル絶縁膜に高電界を印加することでシリコン基板と電荷蓄積層との間で電荷のやり取りを行い、メモリセルの書込み／消去動作を行う。
【０００３】
一方、金属酸化物を含有する高誘電率絶縁膜（High−ｋ膜：比誘電率がシリコン窒化膜より大きく典型的には７以上のものを指す）は、電気的膜厚を大きくせずに実膜厚（物理膜厚）を大きくすることができるので、リーク電流抑制に効果的であり、上記ＳＯＮＯＳメモリのブロック層として有効である。特に、アルミナ（Ａｌ2 Ｏ3 ）をブロック層に用いたＳＯＮＯＳメモリが既に提案されている（例えば、特許文献１，２参照）。
【０００４】
しかし、ブロック層にアルミナ等の金属酸化膜（高誘電率絶縁膜）を用いた場合、多値ＳＯＮＯＳメモリを実現するのに十分なメモリーウインドウ（プログラム時のしきい電圧と消去時のしきい電圧との差）と電荷保持特性を両立することができないと云う問題があった。
【特許文献１】特開２００７−３０５９６６号公報
【特許文献１】特開２００８−  １０８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＳＯＮＯＳ構造のブロック層に金属酸化膜を用い、多値を実現するのに十分なメモリーウインドウと良好な電荷保持特性を両立することのできる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上に、トンネル絶縁膜，電荷蓄積層，ブロック層，及びコントロールゲート電極が積層された不揮発性半導体記憶装置であって、前記電荷蓄積層の少なくとも一部はシリコン窒化膜からなり、前記ブロック層は、シリコン窒化膜よりも誘電率の高い金属酸化膜からなる第１の絶縁膜と、シリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜との積層構造を有しており、前記電荷蓄積層を構成するシリコン窒化膜中のシリコン濃度が前記第２の絶縁膜中のシリコン濃度よりも高く、且つ前記第２の絶縁膜中の窒素濃度又は酸素濃度が前記電荷蓄積層を構成するシリコン窒化膜中の窒素濃度又は酸素濃度よりも高いことを特徴とする。
【０００７】
さらに、上記構成の不揮発性半導体記憶装置の製造方法において、前記電荷蓄積層を構成するシリコン窒化膜及び前記第２の絶縁膜を、シリコンソースと窒化剤を用いたＣＶＤ（Chemical Vapor Deposition Method）法又はＡＬＤ（Atomic Layer Deposition Method）法で形成し、電荷蓄積層を構成するシリコン窒化膜成膜時のシリコンソース／窒化剤の供給比率を、前記第２の絶縁膜の成膜時の供給比率よりも高くしたことを特徴とする。
【０００８】
また、本発明の別の一態様は、半導体基板上に、トンネル絶縁膜，電荷蓄積層，ブロック層，及びコントロールゲート電極が積層された不揮発性半導体記憶装置であって、前記電荷蓄積層の少なくとも一部はシリコン窒化膜からなり、前記ブロック層は、シリコン窒化膜よりも誘電率の高い金属酸化膜からなる第１の絶縁膜と、シリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜との積層構造を有しており、前記電荷蓄積層を構成するシリコン窒化膜中の水素，酸素，又は塩素の濃度が、前記第２の絶縁膜中の水素，酸素，又は塩素の濃度よりも低いこと特徴とする。
【０００９】
更に、上記構成の不揮発性半導体記憶装置の製造方法において、前記電荷蓄積層を構成するシリコン窒化膜及び前記第２の絶縁膜を、シリコンソースと窒化剤を用いたＣＶＤ法又はＡＬＤ法で形成し、前記電荷蓄積層を構成するシリコン窒化膜の成膜温度を、前記第２の絶縁膜の成膜温度よりも高くしたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ブロック層を金属酸化膜からなる第１の絶縁膜とシリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜との積層構造で形成し、電荷蓄積層におけるシリコン窒化膜をシリコンリッチにし、第２の絶縁膜を窒素リッチ又は酸素リッチに形成することにより、低電界リーク電流を抑えて良好な電荷保持特性が得られる。従って、ＳＯＮＯＳ構造を用いながら、多値を実現するのに十分なメモリーウインドウと良好な電荷保持特性を両立することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置のメモリセル構造を示す断面図であり、特にビット線方向（チャネル長方向）の断面図である。なお、図では１つのメモリセルしか示していないが、実際には多数のメモリセルがマトリックス配置されている。
【００１３】
半導体基板１０１上にトンネル絶縁膜１０２が形成され、トンネル絶縁膜１０２上に電荷蓄積層１０３が形成され、電荷蓄積層１０３上にブロック層１０４が形成され、ブロック層１０４上にコントロールゲート電極１０５が形成されている。トンネル絶縁膜１０２，電荷蓄積層１０３，ブロック層１０４，及びコントロールゲート電極１０５はゲートパターンに加工され、ゲート部の両側にソース／ドレイン拡散層１０６が形成されている。
【００１４】
ここで、ブロック層１０４は、単層ではなく２層以上の絶縁膜の積層で形成され、電荷蓄積層１０３側にシリコン窒化膜よりも誘電率の高い第１の絶縁膜１０４ａ、コントロールゲート電極１０５側にシリコン窒化膜若しくはシリコン窒化膜よりも誘電率の低い絶縁膜からなる第２の絶縁膜１０４ｂを有する。
【００１５】
本発明者らの検討により、金属酸化膜等からなる高誘電率絶縁膜をブロック層１０４に用いると、ＳＯＮＯＳトータルの電気容量膜厚薄膜化には有利であるが、低電界領域で高誘電率絶縁膜のトラップアシストトンネリング成分が大きく、電荷保持時に、電荷蓄積層１０３に蓄えた電荷が、ブロック層１０４である高誘電率絶縁膜を抜けてコントロールゲート電極１０５に達し、多値動作に十分な電荷保持特性が得られないことが明らかになった。一方で、ブロック層１０４を本実施形態のように２層以上にした場合、高誘電率の第１の絶縁膜１０４ａとコントロールゲート電極１０５の間に、シリコン窒化膜若しくはシリコン窒化膜よりも誘電率の低く、トラップアシストトンネル電流の低い第２の絶縁膜１０４ｂを配置することによって、ブロック層全体としては、低電界リークが抑制され、電荷保持特性が大幅に改善することが明らかになった。
【００１６】
但し、同時に本発明者らの検討により、本構造を用いる場合には、ブロック層１０４の第２の絶縁膜１０４ｂに電荷が捕獲されると、コントロールゲート電極１０５に電荷が抜けやすくなり、電荷保持特性が逆に大幅に劣化してしまうことが明らかになった。これを防止し電荷保持特性を改善するためには、電荷蓄積層１０３とブロック層１０４の第２の絶縁膜１０４ｂとのトラップ密度差を大きく設計しておく必要がある。より具体的には、電荷蓄積層１０３には電荷がトラップされやすく、ブロック層１０４の第２の絶縁膜１０４ｂには電荷がトラップしにくく、若しくはトラップしたとしても速やかにデトラップできるようにしておく必要がある。このように設計しておくことにより、はじめて電荷保持特性向上効果が得られることが分かった。
【００１７】
次に、各部の具体的材料及び膜厚について説明する。
【００１８】
トンネル絶縁膜１０２としては、シリコン酸化膜を主成分とする膜を用いる。信頼性向上のために、窒素を含有したシリコン酸窒化膜を用いても良い。膜厚は２〜６ｎｍが望ましい。
【００１９】
電荷蓄積層１０３については、シリコン窒化膜を用いても良いが、ブロック層１０４の第２の絶縁膜１０４ｂとのトラップ密度差を付けるために、シリコンリッチ（シリコンの濃度が化学量論比よりも高い）な組成のシリコン窒化膜を用いるのが好ましい。組成をシリコンリッチにすることで、電荷蓄積層１０３のトラップ密度が増し、電荷がトラップしやすくなる。電荷蓄積層１０３の物理膜厚は、ブロック層１０４の第２の絶縁膜１０４ｂよりも厚く、２〜１０ｎｍ程度に形成すると、電荷蓄積層１０３に選択的に電荷がたまりやすくなり、ブロック層１０４の一部に電荷がたまりにくくなり好ましい。
【００２０】
また、シリコン窒化膜中の水素濃度、塩素濃度を低減して電荷蓄積層１０３中のトラップを増加させる方法を用いて、電荷蓄積層１０３のトラップ密度を上げても良い。
【００２１】
ブロック層１０４の第１の絶縁膜１０４ａに関しては、アルミニウム酸化物（Ａｌ2 Ｏ3 ）、マグネシウム酸化物（ＭｇＯ）、イットリウム酸化物（Ｙ2 Ｏ3 ）、ハフニウム酸化物（ＨｆＯ2 ）、ジルコニウム酸化物（ＺｒＯ2 ）及びランタン酸化物（Ｌａ2 Ｏ3 ）の何れか１つの単層膜が使用可能である。さらに、ハフニウム・シリケート（ＨｆＳｉＯ）膜、ランタン・アルミネート（ＬａＡｌＯ3 ）膜及びハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元型の化合物からなる絶縁膜でも良い。
【００２２】
即ち、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）の何れか１つの元素を少なくとも含む金属酸化物であればよい。さらに、これらの窒化物を用いることも可能である。但し、十分なブロック性能を得るためには、バンドギャップの広いアルミニウム酸化物膜、ランタン・アルミネート膜が好ましい。物理膜厚は５〜２０ｎｍ程度が望ましい。
【００２３】
ブロック層１０４の第２の絶縁膜１０４ｂに関しては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜を用いることができる。特に、シリコン酸窒化膜及びシリコン窒化膜は、低電界リーク電流を抑制しつつ、ＳＯＮＯＳスタックのトータルの電気容量膜厚薄膜化に有利である。但し、シリコン酸窒化膜やシリコン窒化膜を用いる場合は、ブロック層１０４の第２の絶縁膜１０４ｂに電荷がトラップされると電荷保持特性が著しく劣化するので、トラップ密度を大幅に低下させる必要があり、電荷蓄積層１０３となるシリコン窒化膜よりも、酸素を多く含有したシリコン酸窒化膜、電荷蓄積層１０３よりも窒素リッチ組成のシリコン窒化膜を用いるのが好適である。
【００２４】
ブロック層１０４の第２の絶縁膜１０４ｂとしてシリコン酸窒化膜やシリコン窒化膜を用いると、ブロック層１０４の第１の絶縁膜１０４ａとコントロールゲート電極１０５との間の元素の相互拡散を抑制できるので、後熱工程に対する安定性向上及び信頼性向上に有利である。
【００２５】
ブロック層１０４の第２の絶縁膜１０４ｂに電荷をトラップさせない更なる工夫として、第２の絶縁膜１０４ｂ自身の物理膜厚を０．５〜３ｎｍ程度に薄くしておくのが好ましい。第２の絶縁膜１０４ｂの物理膜厚を薄く設計することで、第２の絶縁膜１０４ｂ自身にトラップされたとしても速やかにデトラップさせることが可能となり、ＳＯＮＯＳセルの電荷保持特性の劣化には影響を与えなくなる。
【００２６】
さらにはブロック層１０４の第２の絶縁膜１０４ｂの物理膜厚が、電荷蓄積層１０３の物理膜厚よりも薄膜になるように設計しておくと、第２の絶縁膜１０４ｂに電荷がトラップされにくくなり、電荷保持特性改善の効果がより得やすくなる。これらの工夫は上述の組成変更によるトラップ密度差変更と同時に行うとより効果的である。
【００２７】
高誘電率絶縁膜である金属酸化膜からなる第１の絶縁膜１０４ａの物理膜厚と、シリコン窒化膜若しくはシリコン酸窒化膜からなる第２の絶縁膜１０４ｂの物理膜厚は、第１の絶縁膜１０４ａを厚く、第２の絶縁膜１０４ｂを薄く設計する。これにより、ＳＯＮＯＳのトータルの電気膜厚を薄膜化したまま、電荷保持特性向上の効果が得られる。
【００２８】
コントロールゲート電極１０５に関しては、ｎ+ ポリシリコン、ｐ+ ポリシリコン、シリサイド電極、高仕事関数金属電極を用いても良い。
【００２９】
このように本実施形態では、電荷蓄積層１０３をシリコン窒化膜で形成し、ブロック層１０４を金属酸化膜からなる第１の絶縁膜１０４ａとシリコン窒化膜又はシリコン酸窒化膜からなる第２の絶縁膜１０４ｂとの積層構造で形成している。これに加え、電荷蓄積層１０３をシリコンリッチのシリコン窒化膜で形成し、第２の絶縁膜１０４ｂを窒素リッチのシリコン窒化膜又は酸素を多く含有したシリコン酸窒化膜で形成することにより、電荷蓄積層１０と第２の絶縁膜１０４ｂとのトラップ密度差を大きくすることができ、低電界リーク電流を抑えて良好な電荷保持特性が得られる。
【００３０】
また、電荷蓄積層１０３におけるシリコン窒化膜中の酸素濃度、水素濃度、塩素濃度を、第２の絶縁膜１０４ｂのそれよりも低くすることにより、電荷蓄積層１０と第２の絶縁膜１０４ｂとのトラップ密度差を大きくすることができ、低電界リーク電流を抑えて良好な電荷保持特性が得られる。
【００３１】
従って、ＳＯＮＯＳ構造を用いながら、多値を実現するのに十分なメモリーウインドウと良好な電荷保持特性を両立することができる。
【００３２】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置のメモリセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３３】
本実施形態が先に説明した第１の実施形態と異なる点は、電荷蓄積層１０３を２層構造に形成したことにある。即ち、電荷蓄積層１０３は、シリコン窒化膜（若しくはシリコンリッチシリコン窒化膜）１０３ａと、Ｈｆ，Ｚｒ等の金属を含有した高誘電率絶縁膜１０３ｂとの積層構造となっている。なお、シリコン窒化膜１０３ａの膜厚は２〜５ｎｍ程度、高誘電率絶縁膜１０３ｂの物理膜厚は２〜８ｎｍ程度が望ましい。電荷蓄積層１０３以外の構成は、前記図１に示した第１の実施形態と同様である。
【００３４】
このような構成であれば、電荷蓄積層１０３のトラップ密度が更に大きくなり、電荷蓄積層１０３とブロック層１０４の第２の絶縁膜１０４ｂとのトラップ密度差が大きく付き好ましい。従って、先の第１の実施形態と同様の効果が得られるのは勿論のこと、低電界リーク電流特性及び電荷保持特性の更なる向上をはかることができる。
【００３５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置のメモリセル構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３６】
本実施形態が先に説明した第１の実施形態と異なる点は、電荷蓄積層１０３とブロック層１０４との間に酸素拡散防止膜１０７を挿入したことにある。
【００３７】
電荷蓄積層１０３がシリコン窒化膜を主成分とする膜であり、ブロック層１０４の一部である第１の絶縁膜１０４ａが高誘電率の金属酸化膜である場合は、第１の絶縁膜１０４ａから電荷蓄積層１０３へ酸素が拡散するおそれがある。これを防止するために本実施形態では、電荷蓄積層１０３とブロック層１０４の第１の絶縁膜１０４ａとの界面に、シリコン酸化膜又は酸素濃度の高いシリコン窒化膜からなる酸素拡散防止膜１０７を挿入している。酸素拡散防止膜１０７を付加した以外の構成は、前記図１に示した第１の実施形態と同様である。
【００３８】
このように本実施形態では、電荷蓄積層１０３と第１の絶縁膜１０４ａとの間にシリコン酸化膜又は酸素リッチなシリコン窒化膜からなる酸素拡散防止層１０７を挿入することで、第１の絶縁膜１０４ａから電荷蓄積層１０３への酸素拡散が防止される。このため、第１の絶縁膜１０４ａ中に酸素欠損ができにくくなり、第１の絶縁膜１０４ａの低電界リークが減少する。従って、第１，第２の実施形態の構造と一緒に用いると、より電荷保持特性が改善できる。
【００３９】
（第４の実施形態）
図４は、本発明の第４の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。また、本実施形態は基本的には第１の実施形態構造の製造方法に対応するものである。
【００４０】
まず、図４（ａ）に示すように、シリコン基板１０１を洗浄処理した後、８００〜１０００℃の熱酸化法で基板表面を酸化することにより、厚さ２〜６ｎｍのシリコン酸化膜１０２が主成分となる層（トンネル絶縁膜）を形成した。また、シリコン酸化膜１０２の形成後に８００〜９００℃のＮＯ雰囲気で熱処理を追加することにより、シリコン基板１０１とシリコン酸化膜１０２の界面に窒素を導入し、ストレス耐性の向上、後工程での基板と酸化剤との反応を抑制させてもよい。
【００４１】
次いで、図４（ｂ）に示すように、ジクロロシランとアンモニアを前駆体として、ＬＰＣＶＤ法を用いて６００℃〜８００℃で、電荷蓄積層１０３としてのシリコン窒化膜を２〜１０ｎｍ成膜した。シリコン窒化膜中の組成をシリコンリッチにする場合は、ジクロロシランとアンモニアの供給比を、ジクロロシランリッチにすればよい。
【００４２】
また、ジクロロシランとラジカルの窒化剤を交互供給した４５０〜６５０℃のＡＬＤ法を用いて電荷蓄積層１０３を形成しても良い。ＡＬＤ法の場合は、ジクロロシランと窒素ラジカルの吸着時間を変化させることにより、シリコン窒化膜の組成を制御することができる。ＡＬＤ法の方がシリコン窒化膜の組成を精密に制御できるので、電荷蓄積層１０３の形成方法としては望ましい。ＬＰＣＶＤ法、ＡＬＤ法共に成膜温度を高温化すればするほど、シリコン窒化膜中の水素濃度、塩素濃度は低減するので、これらの元素によるダングリングボンドの終端が起こりにくくなり、シリコン窒化膜中のトラップ密度を増加させることが可能となる。
【００４３】
また、ＬＰＣＶＤ法、ＡＬＤ法共にシリコン窒化膜を形成した後に、４００〜１０００℃の酸化性雰囲気に曝すことによってシリコン窒化膜に酸素を導入してトラップ密度を増加させることも可能である。この場合は同時に、窒化膜の表面が酸化されることによって、高誘電率絶縁膜からの酸素拡散が防止され、高誘電率絶縁膜中に酸素欠損ができにくくなり、高誘電率絶縁膜層の低電界リークが減少するため、本実施形態の構造と一緒に用いると、より電荷保持特性が改善できる。
【００４４】
なお、第２の実施形態のように、電荷蓄積層１０３を２層にする場合は、シリコン窒化膜１０３ａを上記の方法で形成した後、ＴＥＭＡ（テトラエチルメチルアンモニウム）Ｈｆとオゾン（Ｏ3 ）を前駆体としたＡＬＤ法により２００〜３００℃でＨｆＯ2 等の高誘電率絶縁膜１０３ｂを形成すれば良い。
【００４５】
また、第３の実施形態のように、電荷蓄積層１０３のシリコン窒化膜とブロック層１０４の一部となる高誘電率絶縁膜１０４ａとの間に、シリコン酸化膜又は酸素濃度の高いシリコン窒化膜からなる酸素拡散防止膜１０７を挿入する方法については、アミノシランとＨ2 Ｏ又はＯ3 を前駆体としたＡＬＤ法を用いれば良い。
【００４６】
次いで、図４（ｃ）に示すように、ブロック層１０４としての第１の絶縁膜１０４ａ及び第２の絶縁膜１０４ｂを積層した。
【００４７】
ブロック層１０４の第１の絶縁膜１０４ａは、アルミナ膜５〜２０ｎｍをＴＭＡ（テトラメチルアンモニウム）とＨ2Ｏ又は、Ｏ3 を前駆体として、２５０〜４００℃のＡＬＤ法又は５００〜６００℃のＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成した。
【００４８】
ブロック層１０４の第２の絶縁膜１０４ｂにシリコン窒化膜を形成する場合には、ジクロロシランとラジカルの窒化剤を交互供給した４５０〜６５０℃のＡＬＤ法を用いて０．５〜３ｎｍのシリコン窒化膜を形成した。シリコン窒化膜中の組成に関しては、ジクロロシランとラジカルの窒化剤の供給を調整して、ストイキオ（化学量論）から窒素リッチになるように形成する。特に電荷蓄積層１０３のシリコン窒化膜と比較して、第２の絶縁膜１０４ｂのシリコン窒化膜は窒素リッチ側になるようにするのが望ましい。組成の制御は、ジクロロシランとアンモニアの供給比を変化されれば可能である。成膜温度は、電荷蓄積層１０３よりも低温で形成することにより、電荷蓄積層１０３のトラップ密度を高く、ブロック層１０４の第２の絶縁膜１０４ｂのトラップ密度を低くできる。
【００４９】
ブロック層１０４の第２の絶縁膜１０４ｂにシリコン酸窒化膜を形成する場合には、アミノシラン、Ｈ2 Ｏ又はＯ3、窒素ラジカルの交互供給によりシリコン酸窒化膜を堆積した。窒素濃度は５〜２０at.％程度がトラップ性が小さく好ましい。アミノシランとＨ2 Ｏ又はＯ3 の交互供給を用いた４５０〜６５０℃のＡＬＤ法を用いて０．５〜３ｎｍのシリコン酸化膜した後、ラジカル窒化法で窒素を導入しても良い。
【００５０】
次いで、図５（ｄ）に示すように、電荷蓄積層１０４上にコントロールゲート電極１０５を形成した。コントロールゲート電極１０５に関しては、ポリシリコンを５５０〜６５０℃でシランを用いたＬＰＣＶＤ法で形成し、イオン注入法によりドーパントを導入し、活性化して、ｎ+ ポリシリコン又はｐ+ ポリシリコン層を形成した。高仕事関数金属電極を用いる場合は、ＴｉＮ，ＴａＮ，Ａｕ，Ｐｔ等をスパッタ法により形成すれば良い。
【００５１】
次いで、図５（ｅ）に示すように、コントロールゲート電極１０５上にレジスト１０８を塗布し、リソグラフィープロセスを用いてゲートパターンに加工した。
【００５２】
その後、ＲＩＥ法を用いて、レジスト１０８をマスクに、コントロールゲート電極１０５、ブロック層１０４（１０４ａ，１０４ｂ）、電荷蓄積層１０３、トンネル絶縁膜１０２を選択エッチングすることにより、前記図１に示す構造を得る。
【００５３】
このように本実施形態によれば、電荷蓄積層１０３としてのシリコン窒化膜及びブロック層１０４の第２の絶縁膜１０４ｂを、シリコンソースと窒化剤を用いたＣＶＤ法又はＡＬＤ法で形成し、電荷蓄積層１０３としてのシリコン窒化膜成膜時のシリコンソース／窒化剤の供給比率を、第２の絶縁膜１０４ｂの成膜時の供給比率よりも高くすることにより、電荷蓄積層１０３としてのシリコン窒化膜をシリコンリッチに形成し、第２の絶縁膜１０４ｂを窒素リッチに形成することができる。また、電荷蓄積層１０３としてのシリコン窒化膜の成膜温度を、第２の絶縁膜１０４ｂの成膜温度よりも高くすることにより、電荷蓄積層１０３としてのシリコン窒化膜中の水素，酸素，又は塩素の濃度を第２の絶縁膜１０４ｂ中のそれよりも低くすることができる。
【００５４】
これにより、電荷蓄積層１０３には電荷がトラップされやすく、ブロック層１０４の第２の絶縁膜１０４ｂには電荷がトラップしにくい構造を実現することができる。従って、ＳＯＮＯＳ構造を用いながら、多値を実現するのに十分なメモリーウインドウと良好な電荷保持特性を両立することができる。
【００５５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、電荷蓄積層を、シリコン窒化膜又はシリコン窒化膜と金属酸化膜との積層構造としたが、必ずしもこれらの構成に限るものではない。電荷蓄積層はその少なくとも一部がシリコン窒化膜又はシリコン窒化膜を主成分とする膜であればよい。
【００５６】
また、ブロック層は、必ずしも第１及び第２の絶縁膜の積層構造に限るものではなく、更に別の絶縁膜を積層したものであっても良い。３層以上の構成であっても、電荷蓄積層の少なくとも一部がシリコンリッチのシリコン窒化膜である場合は、第２の絶縁膜としては、窒素リッチのシリコン窒化膜又は酸素リッチのシリコン酸窒化膜を用いるのが望ましい。
【００５７】
また、各層の膜厚等の条件は、実施形態に説明した値に何ら限定されるものではなく、仕様に応じて適宜変更可能である。但し、電荷蓄積層の物理膜厚は、ブロック層の第２の絶縁膜の物理膜厚よりも厚い方が望ましい。さらに、ブロック層の第１の絶縁膜の物理膜厚はブロック層の第２の絶縁膜の物理膜厚よりも厚い方が望ましい。
【００５８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置のメモリセル構造を示す断面図。
【図２】第２の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置のメモリセル構造を示す断面図。
【図３】第３の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置のメモリセル構造を示す断面図。
【図４】第４の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】第４の実施形態に係わるＳＯＮＯＳ型不揮発性半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００６０】
１０１…シリコン基板（半導体基板）
１０２…シリコン酸化膜（トンネル絶縁膜）
１０３…電荷蓄積層
１０３ａ…シリコン窒化膜
１０３ｂ…高誘電率絶縁膜
１０４…ブロック層
１０４ａ…第１の絶縁膜
１０４ｂ…第２の絶縁膜
１０５…コントロールゲート電極
１０６…ソース／ドレイン拡散層
１０７…酸素拡散防止膜
１０８…レジスト
【図１】
2010016228.tif 000003
【図２】
2010016228.tif 000004
【図３】
2010016228.tif 000005
【図４】
2010016228.tif 000006
【図５】
2010016228.tif 000007