(57)【要約】【課題】小型の静電破壊保護トランジスタを有する半導体装置を提供する。【解決手段】第１導電型の半導体層１２に、ゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４のゲート幅方向Ｙに沿って形成された第２導電型の第１不純物拡散層１５と、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置された本体部１６ａと、本体部１６ｂからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きい第２導電型の第２不純物拡散層１６と、を備えた絶縁ゲート電界効果トランジスタ１７を具備する。【選択図】図１
2010251423.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のゲート幅方向に沿って形成された第２導電型の第１不純物拡散層と、
前記ゲート幅方向に沿って前記第１不純物拡散層と対向配置された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有し、前記ゲート電極のゲート長方向の幅が前記第１不純物拡散層の前記ゲート長方向の幅より大きい第２導電型の第２不純物拡散層と、
を備えた絶縁ゲート電界効果トランジスタを具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体層に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のゲート幅方向に沿って形成された第２導電型の第１不純物拡散層と、
前記ゲート幅方向に沿って前記第１不純物拡散層と対向配置された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有し、前記ゲート電極のゲート長方向の幅が前記第１不純物拡散層の前記ゲート長方向の幅より大きい第２導電型の第２不純物拡散層と、
を備えた一対の絶縁ゲート電界効果トランジスタを具備し、
前記一対の絶縁ゲート電界効果トランジスタが、前記ゲート長方向に、前記複数の凸部同士が互いに噛み合うように配置されていることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体層に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極のゲート幅方向に沿って形成された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有する第２導電型の第１不純物拡散層と、
前記ゲート幅方向に沿って前記第１不純物拡散層と対向配置された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有し、前記ゲート電極のゲート長方向の幅が前記第１不純物拡散層の前記ゲート長方向の幅より大きい第２導電型の第２不純物拡散層と、
を備えた３以上の絶縁ゲート電界効果トランジスタを具備し、
前記３以上の絶縁ゲート電界効果トランジスタが、前記ゲート長方向に、互いに隣接する前記絶縁ゲート電界効果トランジスタの前記第１不純物拡散層の凸部同士が互いに噛み合い、前記第２不純物拡散層の凸部同士が互いに噛み合うように配置されていることを特徴とする半導体装置。
【請求項４】
前記凸部の端部に、前記凸部を配線に共通接続するためのコンタクトが形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
互いに噛み合う前記凸部同士の間に素子分離層が形成されていることを特徴とする請求項２または請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、目的の機能を実現する回路（以下、内部回路という）と、内部回路と外部回路とを接続する外部配線を接続固定するための入出力パッドとを備えており、内部回路と入出力パッドの間は内部配線で接続されている。  
入出力パッドに接続されている外部配線に帯電した静電気が放電することにより生じる異常な高電圧によって、内部回路が損傷するのを防止するために、半導体装置に高電圧が印加されるとブレークダウンするように設定されたＭＯＳトランジスタを有する静電破壊保護回路が内蔵されている。
【０００３】
内部回路を適切に保護するためには、ＭＯＳトランジスタがブレークダウンした後のＭＯＳトランジスタの抵抗値が重要である。ブレークダウンしたＭＯＳの抵抗値によってスナップバック波形の傾きが変化する性質があり、その傾きが適値に調整されているときに内部回路（特にゲート絶縁膜）を適切に保護することができるからである。
【０００４】
ＭＯＳトランジスタ内に存在する寄生ＮＰＮバイポーラトランジスタが動作した時の抵抗値は、ゲート電極とドレイン配線が接続されるドレインコンタクトとの距離によっても定まるので、従来、ブレークダウンしたＭＯＳの抵抗値を適値に調整するために、ドレインコンタクトとゲート電極の間の距離を長く設定していた。  
そのため、保護用のＭＯＳトランジスタが大型化し、チップサイズの増大を招くという問題がある。
【０００５】
これに対して、ブレークダウン後に大きな抵抗値が必要とされるＭＯＳトランジスタを、小さな面積内に形成した半導体装置が知られている（例えば、特許文献１参照。）。  
特許文献１に開示された半導体装置は、入力パッドと接地用パッドの間に、内部回路と並列に接続されるＭＯＳトランジスタを有し、ＭＯＳトランジスタのドレイン領域にドレイン領域を通過する電流経路を蛇行させるパターンを有する絶縁領域が配置された静電破壊保護回路を具備し、蛇行パターンに応じて実質的にドレインコンタクトとゲート電極の間の距離を長くしている。
【０００６】
然しながら、特許文献１に開示された半導体装置は、静電保護耐量を増やすために複数のＭＯＳトランジスタを隣接して配置する場合、ＭＯＳトランジスタの個数分の面積が必要である。  
そのため、半導体装置の微細化、高集積化に伴って、複数のＭＯＳトランジスタを有する静電破壊保護回路の面積の縮小が難しくなり、半導体装置の微細化、高集積化が妨げられるという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２２７１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、小型の静電破壊保護トランジスタを有する半導体装置を提供する。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置は、第１導電型の半導体層に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のゲート幅方向に沿って形成された第２導電型の第１不純物拡散層と、前記ゲート幅方向に沿って前記第１不純物拡散層と対向配置された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有し、前記ゲート電極のゲート長方向の幅が前記第１不純物拡散層の前記ゲート長方向の幅より大きい第２導電型の第２不純物拡散層と、を備えた絶縁ゲート電界効果トランジスタを具備することを特徴としている。
【００１０】
本発明の別態様の半導体装置は、第１導電型の半導体層に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のゲート幅方向に沿って形成された第２導電型の第１不純物拡散層と、前記ゲート幅方向に沿って前記第１不純物拡散層と対向配置された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有し、前記ゲート電極のゲート長方向の幅が前記第１不純物拡散層の前記ゲート長方向の幅より大きい第２導電型の第２不純物拡散層と、を備えた一対の絶縁ゲート電界効果トランジスタを具備し、前記一対の絶縁ゲート電界効果トランジスタが、前記ゲート長方向に、前記複数の凸部同士が互いに噛み合うように配置されていることを特徴としている。
【００１１】
本発明の更に別態様の半導体装置は、第１導電型の半導体層に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極のゲート幅方向に沿って形成された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有する第２導電型の第１不純物拡散層と、前記ゲート幅方向に沿って前記第１不純物拡散層と対向配置された本体部と、前記本体部から前記ゲート電極と反対側に突出した複数の凸部とを有し、前記ゲート電極のゲート長方向の幅が前記第１不純物拡散層の前記ゲート長方向の幅より大きい第２導電型の第２不純物拡散層と、を備えた３以上の絶縁ゲート電界効果トランジスタを具備し、前記３以上の絶縁ゲート電界効果トランジスタが、前記ゲート長方向に、互いに隣接する前記絶縁ゲート電界効果トランジスタの前記第１不純物拡散層の凸部同士が互いに噛み合い、前記第２不純物拡散層の凸部同士が互いに噛み合うように配置されていることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、小型の静電破壊保護トランジスタを有する半導体装置が得られる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係る半導体装置の静電破壊保護回路を示す回路図。
【図３】本発明の実施例1に係る比較例の半導体装置を示す平面図。
【図４】本発明の実施例２に係る半導体装置を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図５】本発明の実施例２に係る半導体装置の静電破壊保護回路を示す回路図。
【図６】本発明の実施例２に係る別の比較例の半導体装置を示す平面図。
【図７】本発明の実施例３に係る半導体装置を示す平面図。
【図８】本発明の実施例３に係る別の半導体装置を示す平面図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
本発明の実施例に係る半導体装置について、図１乃至図３を用いて説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は半導体装置の静電破壊保護回路を示す回路図、図３は比較例の半導体装置を示す平面図である。
【００１６】
図１に示すように本実施例の半導体装置１０は、Ｎ型の半導体基板１１の主面に形成されたＰ型のウェル層（第１導電型の半導体層）１２に、ゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４のゲート幅方向Ｙに沿って形成されたＮ型（第２導電型）の第１不純物拡散層１５と、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置された本体部１６ａと、本体部１６ａからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きいＮ型の第２不純物拡散層１６と、を備えた絶縁ゲート電界効果トランジスタ（以後、単にＭＯＳトランジスタという）１７を具備している。
【００１７】
更に、半導体装置１０は、第１不純物拡散層１５にゲート幅方向Ｙに沿って分散して配置された複数のソースコンタクト１８と、第２不純物拡散層１６の複数の凸部１６ｂの端部にそれぞれ形成された複数のドレインコンタクト１９とを具備している。  
更に、半導体装置１０は、ゲート電極１４、Ｐ型ウェル層１２を含む半導体基板１１上に形成された層間絶縁膜２１と、層間絶縁膜２１を貫通し、複数のソースコンタクト１８をソース配線２２に共通接続するためのビア２３と、間絶縁膜２１を貫通し、複数のドレインコンタクト１９をドレイン配線２４に共通接続するためのビア２５とを具備している。
【００１８】
ＭＯＳトランジスタ１７のゲート長方向Ｘの全幅はＷ１である。ＭＯＳトランジスタ１７において、第１不純物拡散層１５がソース領域、第２不純物拡散層１６がドレイン領域に相当する。以後、第１不純物拡散層１５をソース領域１５、第２不純物拡散層１６をドレイン領域１６とも記す。
【００１９】
本体部１６ａからゲート電極１４と反対側に突出した複数の凸部１６ｂは、櫛の歯状に形成されている。ＭＯＳトランジスタ１７のドレイン抵抗Ｒｄ１は、凸部１６ｂの幅Ｗｃ１と、ゲート電極１４の端部とドレインコンタクト１９の端部との距離Ｌ１とにより定まり、幅Ｗｃ１が狭く、距離Ｌ１が長いほどドレイン抵抗Ｒｄ１は大きくなる。  
従って、幅Ｗｃ１を調整することにより、距離Ｌ１を短縮しても目的のドレイン抵抗Ｒｄ１が得られるので、小型のＭＯＳトランジスタ（静電破壊保護トランジスタ）１７を得ることが可能である。
【００２０】
図２は半導体装置１０の静電破壊保護回路を示す回路図である。図２に示すように、静電破壊保護回路は、ゲート電極１４、ソース領域１５、ドレイン領域１６を有するＭＯＳトランジスタ（静電破壊保護トランジスタ）１７が、入力パッド３１と接地用パッド３２との間に、内部回路３３と並列に接続されている。
【００２１】
ＭＯＳトランジスタ１７は、ゲートがソースに接続されているので、通常動作においてはオフ状態にある。入力パッド３１に接続されている外部配線（図示せず）に帯電した静電気が放電して異常な高電圧が生じ、ＭＯＳトランジスタ１７がブレークダウンした場合、Ｎ型のドレイン領域１６、Ｐ型のウェル層１２、Ｎ型のソース領域１５で構成される寄生ＮＰＮバイポーラトランジスタ３４がオン状態になり、異常な高電圧によるサージ電流が接地パッド３２側へバイパスされる。
【００２２】
ブレークダウンした後のＭＯＳトランジスタ１７の抵抗値によってスナップバック波形の傾きが変化するので、その傾きを適正値に調整しておくことにより、内部回路（特にゲート絶縁膜）を適切に保護することができる。
【００２３】
図３は比較例の半導体装置を示す平面図である。比較例とは、等しいドレイン抵抗を有するが、複数の凸部を有しないドレイン領域を備えたＭＯＳトランジスタを具備する半導体装置のことである。
【００２４】
図３に示すように、比較例の半導体装置４０は、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置され、ゲート長方向Ｘの幅Ｗｄ２が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きいＮ型の第２不純物拡散層４１（以後、ドレイン領域４１ともいう）を備えたＭＯＳトランジスタ４２を具備している。
【００２５】
ＭＯＳトランジスタ４２のゲート長方向Ｘの全幅はＷ２である。ＭＯＳトランジスタ４２のドレイン抵抗Ｒｄ２が、ＭＯＳトランジスタ１７のドレイン抵抗Ｒｄ１と等しくなるように設定されているので、ＭＯＳトランジスタ１７のゲート長方向Ｘの幅Ｗｄ１はトランジスタ４２のゲート長方向Ｘの幅Ｗｄ２より小さくなる。
【００２６】
その結果、本実施例の半導体装置１０は比較例の半導体装置４０に比べて、小型化することが可能である。
【００２７】
以上説明したように、本実施例の半導体装置１０は、ゲート幅方向Ｙに沿って第１不純物拡散層１５と対向配置された本体部１６ａと、本体部１６ｂからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層１５のゲート長方向Ｘの幅Ｗｓ１より大きい第２不純物拡散層１６を備えたＭＯＳトランジスタ１７を具備している。
【００２８】
その結果、凸部１６ｂの幅Ｗｃ１を調整することにより、距離Ｌ１を短縮しても目的のドレイン抵抗Ｒｄ１が得られる。従って、小型のＭＯＳトランジスタ（静電破壊保護トランジスタ）１７を有する半導体装置１０が得られる。
【００２９】
ここでは、凸部１６ｂが断続的な櫛の歯状である場合について説明したが、その他の形状、例えば連続的な波状（三角波、台形波、正弦波など）、あるいは鉤状とすることも可能である。
【実施例２】
【００３０】
本発明の実施例２に係る半導体装置について、図４乃至図６を用いて説明する。図４は本実施例の半導体装置を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図５は半導体装置の静電破壊保護回路を示す回路図、図６は別の比較例の半導体装置を示す平面図である。
【００３１】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、一対のＭＯＳトランジスタを、凸部が互いに噛み合うように配置したことにある。
【００３２】
即ち、図４に示すように本実施例の半導体装置５０は、ＭＯＳトランジスタ１７と同じく、ゲート電極１４と、第１不純物拡散層１５と、第２不純物拡散層１６とを有する一対のＭＯＳトランジスタ５１、５２を具備し、一対のＭＯＳトランジスタ５１、５２がゲート長方向Ｘに、複数の凸部１６ｂ同士が互いに噛み合うように配置されている。
【００３３】
一対のＭＯＳトランジスタ５１、５２のゲート長方向Ｘの全幅はＷ３である。ＭＯＳトランジスタ５１とＭＯＳトランジスタ５２は、互いに１８０°回転対称の位置関係にあり、互いに噛み合う凸部１６ｂ同士の間は、素子分離層５３、例えばトレンチに絶縁材を埋め込んで得られるＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。
【００３４】
図５は半導体装置の静電破壊保護回路を示す回路図で、図５（ａ）は一対のＭＯＳトランジスタを静電破壊保護トランジスタとする場合を示す回路図、図５（ｂ）は、一方のＭＯＳトランジスタを静電破壊保護トランジスタとし、他方のＭＯＳトランジスタを出力バッファと静電破壊保護トランジスタを兼用する場合を示す回路図である。
【００３５】
図５（ａ）に示すように、一対のＭＯＳトランジスタ５１、５２は、入力パッド３１と接地用パッド３２との間に、内部回路３３と並列に接続され、ゲートがソースに接続されている。  
これにより、一対のＭＯＳトランジスタ５１、５２を、静電破壊耐量が倍増した静電破壊保護トランジスタとして機能させることが可能である。
【００３６】
図５（ｂ）に示すように、一方のＭＯＳトランジスタ５２は、出力パッド６１と接地用パッド６２との間に、外部回路と並列になるように接続され、ゲートがソースに接続されている。他方のＭＯＳトランジスタ５１は、出力パッド６１と接地用パッド６２との間に接続され、ゲートがインバータ６３を介して内部回路６４に接続されている。  
これにより、ＭＯＳトランジスタ５２は静電破壊保護トランジスタとして機能し、ＭＯＳトランジスタ５１は出力バッファ６５と静電破壊保護トランジスタを兼用して機能することが可能である。
【００３７】
図６は別の比較例の半導体装置を示す平面図である。別の比較例とは、等しいドレイン抵抗を有しているが、複数の凸部を有しないドレイン領域を備え、ドレインコンタクトを共用する一対のＭＯＳトランジスタを具備する半導体装置のことである。
【００３８】
図６に示すように、別の比較例の半導体装置７０は、ＭＯＳトランジスタ４２と同じく、ゲート電極１４、第１不純物拡散層１５、第２不純物拡散層４１を有する一対のＭＯＳトランジスタ７１、７２がドレインコンタクト１９を共用するように、左右反転対称の位置関係に配置されている。
【００３９】
これにより、一対のＭＯＳトランジスタ５１、５２のゲート長方向Ｘの全幅Ｗ３は、一対のＭＯＳトランジスタ７１、７２のゲート長方向Ｘの全幅Ｗ４より小さくなる。  
その結果、本実施例の半導体装置５０は別の比較例の半導体装置７０に比べて、小型化することが可能である。
【００４０】
以上説明したように、本実施例の半導体装置５０は、ＭＯＳトランジスタ１７と同じ一対のＭＯＳトランジスタ５１、５２を具備し、一対のＭＯＳトランジスタ５１、５２がゲート長方向Ｘに、複数の凸部１６ｂ同士が互いに噛み合うように配置されている。
【００４１】
その結果、小型で、静電破壊耐量の高い静電破壊保護トランジスタを有する半導体装置５０が得られる利点がある。
【実施例３】
【００４２】
本発明の実施例３に係る半導体装置について、図７を用いて説明する。図７は本実施例の半導体装置を示す平面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１不純物拡散層が本体部と、本体部からゲート電極と反対側に突出した凸部を有することにある。
【００４３】
即ち、図７に示すように本実施例の半導体装置８０は、Ｐ型ウェル層１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４のゲート幅方向Ｙに沿って形成された本体部８１ａと、本体部８１ａからゲート電極１４と反対側に突出した複数の凸部８１ｂとを有するＮ型の第１不純物拡散層８１と、ゲート幅方向Ｙに沿って第１不純物拡散層８１と対向配置された本体部１６ａと、本体部１６ａからゲート電極１４と反対側に突出した複数の凸部１６ｂとを有し、ゲート電極１４のゲート長方向Ｘの幅Ｗｄ１が第１不純物拡散層８１のゲート長方向Ｘの幅Ｗｓ１より大きいＮ型の第２不純物拡散層１６と、を備えた３以上（ここでは３つ）のＭＯＳトランジスタ８３、８４、８５を具備している。
【００４４】
３つのＭＯＳトランジスタ８３、８４、８５が、ゲート長方向Ｘに、互いに隣接するＭＯＳトランジスタの凸部１６ｂ同士が互いに噛み合い、凸部８１ｂ同士が互いに噛み合うように配置されている。  
即ち、ＭＯＳトランジスタ８３とＭＯＳトランジスタ８４は、互いに１８０°回転対称の位置関係にあり、互いに噛み合う凸部１６ｂ同士の間は、素子分離層８６ａにより電気的に分離されている。  
ＭＯＳトランジスタ８４とＭＯＳトランジスタ８５は、互いに１８０°回転対称の位置関係にあり、互いに噛み合う凸部８１ｂ同士の間は、素子分離層８６ｂにより電気的に分離されている。
【００４５】
これにより、３つのＭＯＳトランジスタ８３、８４、８５のゲート長方向Ｘの全幅Ｗ５は、図３に示したＭＯＳトランジスタ４２を、隣接するＭＯＳトランジスタ４２同士でソースコンタクト１８、ドレインコンタクト１９を共用するように３つ連ねる場合より小さくなる。その結果、本実施例の半導体装置８０は、小型化することが可能である。
【００４６】
以上説明したように、本実施例の半導体装置８０は、本体部８１ａと、本体部８１ａからゲート電極１４と反対側に突出した複数の凸部８１ｂとを有する第１不純物拡散層８１を備えた３つのＭＯＳトランジスタ８３、８４、８５を具備し、３つのＭＯＳトランジスタ８３、８４、８５がゲート長方向Ｘに、互いに隣接するＭＯＳトランジスタの凸部１６ｂ同士が互いに噛み合い、凸部８１ｂ同士が互いに噛み合うように配置されている。
【００４７】
その結果、小型で、更に静電破壊耐量の高い静電破壊保護トランジスタを有する半導体装置８０が得られる利点がある。
【００４８】
ここでは、３つのＭＯＳトランジスタ８３、８４、８５を具備する場合について説明したが、個数には特に制限はない。隣接するＭＯＳトランジスタが互いに１８０°回転対称の位置関係にあり、凸部が互いに噛み合うように配置すればよい。
【００４９】
また、凸部１６ｂ同士が互いに噛み合い、凸部８１ｂ同士が互いに噛み合うように配置した場合について説明したが、凸部１６ｂと凸部８１ｂとが互いに噛み合うように配置することも可能である。  
図８は、凸部１６ｂと凸部８１ｂとが互いにか噛み合うように配置されたＭＯＳトランジスタを有する半導体装置を示す図である。図８に示すように、半導体装置９０は、ＭＯＳトランジスタ８３の凸部１６ｂとＭＯＳトランジスタ８４の凸部８１ｂが互いに噛み合い、凸部１６ｂと凸部８１ｂとの間は、素子分離層９１ａにより電気的に分離されている。ＭＯＳトランジスタ８４の凸部１６ｂとＭＯＳトランジスタ８５の凸部８１ｂが互いに噛み合い、凸部１６ｂと凸部８１ｂとの間は、素子分離層９１ｂにより電気的に分離されている。
【００５０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記３以上の絶縁ゲート電界効果トランジスタが、前記ゲート長方向に、互いに隣接する前記絶縁ゲート電界効果トランジスタの前記第１不純物拡散層の凸部と前記第２不純物拡散層の凸部とが互いに噛み合うように配置されている請求項３に記載の半導体装置。
【００５１】
（付記２）  前記凸部が、櫛の歯状、波状、または鉤状である請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【符号の説明】
【００５２】
１０、４０、５０、７０、８０、９０  半導体装置
１１  半導体基板
１２  ウェル層
１３  ゲート絶縁膜
１４  ゲート電極
１５、８１  第１不純物拡散層(ソース領域)
１６ａ、８１ａ  本体部
１６ｂ、８１ｂ  凸部
１６、４１  第２不純物拡散層（ドレイン領域）
１７、４２、５１、５２、７１、７２、８３、８４、８５  ＭＯＳトランジスタ
１８  ソースコンタクト
１９  ドレインコンタクト
２１  層間絶縁膜
２２  ソース配線
２３、２５  ビア
２４  ドレイン配線
Ｒｄ１、Ｒｄ２  ドレイン抵抗
３１  入力パッド
３２  接地パッド
３３、６４  内部回路
３４  寄生ＮＰＮバイポーラトランジスタ
５３、８６ａ、８６ｂ、９１ａ、９１ｂ  素子分離層
６１  出力パッド
６２  接地パッド
６３  インバータ
６５  出力バッファ
【図１】
2010251423.tif 000003
【図２】
2010251423.tif 000004
【図３】
2010251423.tif 000005
【図４】
2010251423.tif 000006
【図５】
2010251423.tif 000007
【図６】
2010251423.tif 000008
【図７】
2010251423.tif 000009
【図８】
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