(57)【要約】【課題】論理回路部におけるリーク電流の低減を可能とする半導体装置を提供する。【解決手段】半導体装置は、  第１の高電位（Vper1）を供給する第１の電源線（３１）と、第２の高電位（Vper2）を供給する第２の電源線（３２）と、第１の低電位（Vss1）を供給する第１の接地線（４１）と、第２の低電位（Vss2）を供給する第２の接地線（４２）と、第１の高電位を生成し、第１の電源線に供給する第１の内部電源発生回路（VDC1）と、第２の高電位を生成し、第２の電源線（３２）に供給する第２の内部電源発生回路（VDC2）と、第１の電源線及び第１の接地線に接続された第１の論理回路（１１）と、第２の電源線及び第２の接地線に接続された第２の論理回路（１３）とを備える。所定数の第１の論理回路と第２の論理回路が交互に直列に接続される。【選択図】図１
2010011121.tif 000002
【特許請求の範囲】
【請求項１】
第１の高電位を供給する第１の電源線と、
第２の高電位を供給する第２の電源線と、
第１の低電位を供給する第１の接地線と、
第２の低電位を供給する第２の接地線と、
前記第１の高電位を生成し、前記第１の電源線に供給する第１の内部電源発生回路と、
前記第２の高電位を生成し、前記第２の電源線に供給する第２の内部電源発生回路と、
前記第１の電源線に接続されて第１の高電位が供給され、前記第１の接地線に接続されて第１の低電位が供給される第１の論理回路と、
前記第２の電源線に接続されて第２の高電位が供給され、前記第２の接地線に接続されて第２の低電位が供給される第２の論理回路とを備え、
所定数の前記第１の論理回路と前記第２の論理回路が交互に直列に接続される、半導体装置。
【請求項２】
前記第１及び第２の論理回路はそれぞれ直列接続されたＰ型トランジスタとＮ型トランジスタを含み、
前記第１の論理回路のＰ型トランジスタのソースを前記第１の電源線に接続し、前記第２の論理回路のＰ型トランジスタのソースを前記第２の電源線に接続した、請求項１記載の半導体装置。
【請求項３】
前記第１及び第２の論理回路はそれぞれ直列接続されたＰ型トランジスタとＮ型トランジスタを含み、
前記第１の論理回路のＮ型トランジスタのソースを前記第１の接地線に接続し、前記第２の論理回路のＮ型トランジスタのソースを前記第２の接地線に接続した、請求項１記載の半導体装置。
【請求項４】
前記第１の高電位が前記第２の高電位以上であり、前記第１の低電位が前記第２の低電位以上である、請求項１記載の半導体装置。
【請求項５】
前記第１及び第２の論理回路はそれぞれ直列接続されたＰ型トランジスタとＮ型トランジスタを含み、
前記Ｐ型トランジスタのバックゲートを前記第１の電源線に接続し、前記Ｎ型トランジスタのバックゲートを前記第２の接地線に接続した、請求項１記載の半導体装置。
【請求項６】
第３の高電位を供給する第３の電源線と、第３の低電位を供給する第３の接地線とをさらに備え、
前記第１及び第２の論理回路はそれぞれ直列接続されたＰ型トランジスタとＮ型トランジスタを含み、
前記Ｐ型トランジスタのバックゲートを前記第３の電源線に接続し、前記Ｎ型トランジスタのバックゲートを前記第３の接地線に接続した、請求項１記載の半導体装置。
【請求項７】
第１の動作モードにおいては、前記第１の高電位が前記第２の高電位よりも高く、かつ、前記第１の低電位が前記第２の低電位よりも高く、
第２の動作モードにおいては、前記第１の高電位が前記第２の高電位以下であり、かつ、前記第１の低電位が前記第２の低電位以下である、請求項１記載の半導体装置。
【請求項８】
前記第１の高電位と前記第２の高電位間の電位差を一定に保持し、かつ、前記第１の低電位と前記第２の低電位間の電位差を一定に保持する、請求項７記載の半導体装置。
【請求項９】
第１の層に設けられた、前記第１の電源線を構成する第１の配線、及び前記第１の配線に平行に配置され、前記第２の電源線を構成する第２の配線と、
第２の層に設けられた、前記第１または第２の論理回路に高電位を供給するための電源配線と
前記電源配線に接続し、前記第１の層と第２の層間に設けられたコンタクトホールと、
前記第１の層と同じ層に設けられた、前記コンタクトホールと接続する接続配線とが設けられ、
前記コンタクトホールが前記接続配線を介して前記第１の配線または前記第２の配線のいずれか一方に電気的に接続される、請求項１記載の半導体装置。
【請求項１０】
前記第２の配線層の幅が第１の配線層の幅よりも大きい、請求項９記載の半導体装置。
【請求項１１】
第１の層に設けられた、前記第１の接地線を構成する第１の配線と、前記第１の配線に平行に配置され、前記第２の接地線を構成する第２の配線と、
第２の層に設けられた、前記第１または第２の論理回路に低電位を供給するための接地配線と、
前記接地配線に接続し、前記第１の層と第２の層間に設けられたコンタクトホールと、
前記第１の層と同じ層に設けられた、前記コンタクトホールと接続する接続配線とが設けられ、
前記コンタクトホールが前記接続配線を介して前記第１の配線または前記第２の配線のいずれか一方に電気的に接続される、請求項１記載の半導体装置。
【請求項１２】
前記第１の配線層の幅が第２の配線層の幅よりも大きい、請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に半導体記憶装置における論理回路部のリーク電流の低減技術に関する。
【背景技術】
【０００２】
近年の半導体装置においては、１チップに搭載されるトランジスタの数も増大させるため、ＭＯＳトランジスタの微細化が進んでいる。
【０００３】
ＭＯＳトランジスタの微細化によりその耐圧が低下するため、動作電圧も低下せざるを得ず、それに伴いＭＯＳトランジスタのしきい値を低下させると、ＭＯＳトランジスタは完全にオフすることはできず、僅かにリーク電流（サブスレッショルド電流）が流れる（例えば特許文献１参照）。半導体装置が大規模化され、１つのチップに含まれるトランジスタの数が増加すると、各トランジスタでのリーク電流が累積されるため、１チップのトータルとしては無視できないほど大きな値となる。
【０００４】
【特許文献１】特開平６−２３７１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、携帯電話等のポータブル情報機器においても種々の半導体装置が使用されており、半導体装置の省電力化が益々要望されているところ、半導体装置のリーク電流は機器の省電力化において大きな妨げ要因となる。
【０００６】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、論理回路部のリーク電流の低減を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、第１の高電位を供給する第１の電源線と、第２の高電位を供給する第２の電源線と、第１の低電位を供給する第１の接地線と、第２の低電位を供給する第２の接地線と、第１の高電位を生成し、第１の電源線に供給する第１の内部電源発生回路と、第２の高電位を生成し、前記第２の電源線に供給する第２の内部電源発生回路と、第１の電源線に接続されて第１の高電位が供給され、第１の接地線に接続されて第１の低電位が供給される第１の論理回路と、第２の電源線に接続されて第２の高電位が供給され、前記第２の接地線に接続されて第２の低電位が供給される第２の論理回路とを備える。所定数の第１の論理回路と第２の論理回路は交互に直列に接続される。
【発明の効果】
【０００８】
本発明によれば、交互に接続された第１の論理回路と第２の論理回路それぞれに異なる電位の電源電位及び接地電位を供給する。これにより、それぞれの論理回路におけるリーク電流を低減できる。
【発明を実施するための最良の形態】
【０００９】
以下、添付の図面を参照して本発明の実施の形態を説明する。
【００１０】
１．構成
図１は、本発明の半導体装置の論理回路部の構成を示した図である。半導体装置の論理回路部は第１及び第２のインバータ回路１１、１３を含む。ここでは、説明の便宜上、インバータ回路は２つのみ示しているが、半導体装置はインバータ回路１３の後段にも所定数段のインバータ回路を含んでいる。
【００１１】
半導体装置はさらに、インバータ回路１１、１３に電源電位Vper1、Vper2を供給する第１の電源線３１と第２の電源線３２と、接地電位Vss1、Vss2を供給する第１の接地電位線（第１の接地線）４１と第２の接地電位線（第２の接地線）４２とを備える。
【００１２】
第１のインバータ回路１１は直列接続されたＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２で構成される。第２のインバータ回路１３も同様の構成を有する。
【００１３】
また、半導体装置は、第１の電源線３１に電源電位Vper1を供給する内部電源発生回路VDC1と、第２の電源線３２に電源電位Vper2を供給する内部電源発生回路VDC2とを備える。また、半導体装置は、第１の接地電位線４１に接地電位Vss1を供給する接地電位発生回路VSGen1と、第２の接地電位線４２に接地電位Vss2を供給する接地電位発生回路VSGen2とを備える。なお、接地電位Vss2を供給する接地電位発生回路VSGen2は必ずしも設ける必要はなく、第２の接地電位線４２に外部から供給される接地電位Vssを直接接続してもよい。
【００１４】
第１のインバータ回路１１において、ＰＭＯＳトランジスタ２１のソースは電源電位Vper1を供給する第１の電源線３１に接続され、ＮＭＯＳトランジスタ２２のソースは接地電位Vss1を供給する第１の接地電位線４１に接続される。
【００１５】
第２のインバータ回路１３において、ＰＭＯＳトランジスタ２３のソースは電源電位Vper2を供給する第２の電源線３２に接続され、ＮＭＯＳトランジスタ２４のソースは接地電位Vss2を供給する第２の接地電位線４２に接続される。
【００１６】
ＰＭＯＳトランジスタ２１、２３のバックゲートは電源電位Vper1を供給する第１の電源線３１に接続され、ＮＭＯＳトランジスタ２２、２４のバックゲートは接地電位Vss2を供給する第２の接地電位線４２に接続される。
【００１７】
ここで、電源電位Vper１と電源電位Vper2、接地電位Vss1と接地電位Vss2は、次の関係を有する。
Vper１ ≧ Vper2
Vss１  ≧ Vss2
【００１８】
前述のように、図示していないが、論理回路部において、インバータ回路１１の前段及びインバータ回路１１、１３の後段にもインバータ回路が複数連続して接続されている。その際、インバータ回路は、１つおきに同じ電源電位及び接地電位が供給されるように、いずれかの電源線及び接地電位線に接続される。すなわち、インバータ回路１１の１つ前のインバータ回路は、電源線及び接地電位線に対して、インバータ回路１３と同じ接続関係を有する。また、インバータ回路１３の１つ後のインバータ回路は、電源線及び接地電位線に対して、インバータ回路１１と同じ接続関係を有する。
【００１９】
すなわち、本実施形態の半導体装置において、インバータ回路１１、１３、…のＰＭＯＳトランジスタ２１、２３、…のソースへは、２種類の電源線３１、３２から交互に電源電位が供給される。また、インバータ回路１１、１３、…のＮＭＯＳトランジスタ２２、２４、…のソースへも、２種類の接地電位線４１、４２から交互に接地電位が供給される。
【００２０】
本実施形態の半導体装置は２つの動作モード、すなわち、通常動作モードとリーク電流低減モードとを有する。リーク電流低減モードは、例えば、半導体装置がＤＲＡＭである場合のセルフリフレッシュ動作時や、スタンバイモードでの動作を含む。
【００２１】
本実施形態では、リーク電流低減モード動作時においては、インバータ回路１１、１３、…の出力する論理値は固定されているとする。具体的には、インバータ回路１１は「Ｌｏｗ」を入力し、「Ｈｉｇｈ」を出力し、一方、インバータ回路１３は「Ｈｉｇｈ」を入力し、「Ｌｏｗ」を出力するように入出力の論理が固定されているとする。
【００２２】
また、本実施形態の内部電源発生回路VDC1、VDC2は、第１及び第２の電源線３１、３２の電位を制御するが、その働きは単なる接続／切断といった受動的な機能を実現するものではない。内部電源発生回路VDC1、VDC2は、電源線３１、３２の電位レベルをフィードバックし、そのフィードバックした値に基づき電源線３１、３２の電位を一定値に制御する能動的な機能を有する。内部電源発生回路VDC1、VDC2にこのような働きを持たせることによって、後述するような、リーク電流低減モード時は、Vper1>Vper2に制御することで電流低減を実現し、通常動作モード時には、Vper1<Vper2に制御することで、高速アクセスを可能にするという２つの異なる効果を実現できる。
【００２３】
２．動作
上記のように構成される半導体装置の動作について説明する。
【００２４】
２．１  通常動作モード時
通常動作モード時において、内部電源発生回路VDC1及び内部電源発生回路VDC2は、電源電位Vper１と電源電位Vper2が次の関係を満たすようそれぞれ電源電位を生成する。
Vper１ ＝ Vper2
【００２５】
また、接地電位発生回路VSGen1及び接地電位発生回路VSGen2は、接地電位Vss1と接地電位Vss2が次の関係を満たすようそれぞれ接地電位を生成する。
Vss１  ＝ Vss2
【００２６】
このように、通常動作モード時では、電源電位Vper１と電源電位Vper2が等しく、接地電位Vss1と接地電位Vss2が等しく制御される。すなわち、半導体装置の論理回路部に含まれる各段のインバータ回路には同じ電源電位、接地電位が供給される。
【００２７】
２．２  リーク電流低減モード時
リーク電流低減モード時は次のように動作する。
【００２８】
リーク電流低減モード時において、内部電源発生回路VDC1及び内部電源発生回路VDC2は、電源電位Vper１と電源電位Vper2が次の関係を満たすようそれぞれ電源電位を生成する。
Vper１ ＞ Vper2
【００２９】
また、接地電位発生回路VSGen1及び接地電位発生回路VSGen2は、接地電位Vss1と接地電位Vss2が次の関係を満たすようそれぞれ接地電位を生成する。
Vss１  ＞ Vss2
【００３０】
このように、リーク電流低減モード時では、電源電位Vper１が電源電位Vper2よりも高く、接地電位Vss1を接地電位Vss2よりも高くなるよう制御される。すなわち、半導体装置の論理回路部に含まれる各段のインバータ回路においては、隣接するインバータ回路間では、異なる電源電位及び接地電位が供給され、１つおきに同じ電源電位、接地電位が供給される。このように、インバータ回路に対して、２種類の電源電位、接地電位を交互に切り替えながら供給することにより、トランジスタにおけるリーク電流を低減することが可能となる。以下、この理由を説明する。
【００３１】
前述のように、リーク電流低減モード時において、インバータ回路１１は「Ｌｏｗ」を入力し、「Ｈｉｇｈ」を出力する。このとき、インバータ回路１１で生成される「Ｈｉｇｈ」の電位は、電源線３１から供給される、より高い電位Vper1である。よって、次段のインバータ回路１３はこのより高い電位Vper1を「Ｈｉｇｈ」として入力する。このとき、インバータ回路１３のＰＭＯＳトランジスタ２３のゲート−ソース間電圧は、(Vper1-Vper2)>0となり、通常の場合のゲート−ソース間電圧である０よりも大きくなる。すなわち、ＰＭＯＳトランジスタ２３は、より強くターンオフされていることになる。これにより、ＰＭＯＳトランジスタ２３におけるリーク電流をより低減できる。
【００３２】
このとき、インバータ回路１３からは「Ｌｏｗ」が出力されるが、この「Ｌｏｗ」の電位は、より低い接地電位Vss2となる。
【００３３】
インバータ回路１１の前段には、インバータ回路１３と同様に電源電位Vper2、接地電位Vss2が供給されたインバータ回路（図示せず）が接続されており、そのインバータ回路から、インバータ回路１１のＮＭＯＳトランジスタ２２のゲートに対して、より低い接地電位Vss2の「Ｌｏｗ」が入力される。よって、インバータ回路１１のＮＭＯＳトランジスタ２２のゲート−ソース間電圧は、Vss2-Vss1<0となり、通常の場合のゲート−ソース間電圧である０より小さくなる。すなわち、ＮＭＯＳトランジスタ２２は、より強くターンオフされていることになる。これにより、ＮＭＯＳトランジスタ２２におけるリーク電流をより低減できる。
【００３４】
以上のように、リーク電流低減モード時では、インバータ回路１１、１３、…においてオフする方のトランジスタに対してより強固にターンオフするようにゲート電圧が印加さされることから、リーク電流をより低減することが可能となる。
【００３５】
３．変形例
上記の説明では、通常動作モード時において、Vper１＝Vper2、Vss１＝Vss2となるよう電源電位、接地電位を制御した。しかし、通常動作モード時において、Vper１＜Vper2、Vss１＜Vss2としてもよい。通常動作モード時では、インバータ回路１１、１３はリーク電流低減モード時と逆の論理をとる可能性があり、その場合に、前述の電位関係を保持したままであるとアクセス速度が遅くなるからである。すなわち、通常動作モード時においてリーク電流低減モード時の電位関係と逆の電位関係（Vper１＜Vper2、Vss１＜Vss2）をとることで、アクセス速度の高速化が図れる。
【００３６】
図２に半導体装置の別の構成を示す。同図においては、トランジスタのバックゲート専用の電位線を設けている。具体的には、ＰＭＯＳトランジスタのバックゲート用の電位線３３と、電位線３３にバックゲート電源電位Vper3を供給する内部電源発生回路VDC3と、ＮＭＯＳトランジスタのバックゲート用の電位線４３と、電位線４３にバックゲート電位Vss3を供給する接地電位発生回路VSGen3とをさらに備える。電位関係は以下のとおりである。
Vper3  ≧ Vper１ ≧ Vper2
Vss１  ≧ Vss2   ≧ Vss3
【００３７】
各インバータ回路１１、１３、…において、ＰＭＯＳトランジスタ２１、２３、…のバックゲートは電源線３３に接続され、ＮＭＯＳトランジスタ２２、２４、…のバックゲートは接地電位線４３に接続される。このように、ＰＭＯＳトランジスタのバックゲートをより高い電位に接続し、ＮＭＯＳトランジスタのバックゲートにより低い電位を接続することで、各トランジスタのしきい値電圧をより大きく確保できるため、よりリーク電流を低減することができる。
【００３８】
また、電流低減モード時において、内部電源発生回路VDC2が出力する電位Vper2の過度な低下、及び接地電位発生回路VSGen1が出力する接地電位Vss1の過度な上昇を防止するよう内部電源発生回路VDC2及び接地電位発生回路VSGen1を構成するのが好ましい。換言すれば、内部電源発生回路VDC1が出力する電位と内部電源発生回路VDC2が出力する電位間の電位差、及び接地電位発生回路VSGen1が出力する電位及び接地電位発生回路VSGen2が出力する電位間の電位差が一定値になるようにするのが好ましい。これは、それらの電位差が比較的大きい場合、電流低減モード時から通常動作モード時への迅速な移行が妨げられるおそれがあるからである。
【００３９】
４．レイアウト
図３は、上述の半導体装置の論理回路部のレイアウトを示した図である。最上位層にメタル配線７１、７２及び接続配線７３を設ける。メタル配線７１は、電源電位Vper1を供給する第１の電源線３１であり、メタル配線７２は、電源電位Vper2を供給する第２の電源線３２である。接続配線７３は中央部７３ａと接続部７３ｂとを含む。それらの下層にトランジスタのソース電極配線７５が設けられている。
【００４０】
ソース電極配線７５と接続配線７３はコンタクトホール７７を介して電気的に接続されている。また、ソース電極配線７５と、メタル配線７１またはメタル配線７２とは、コンタクトホール７７及び接続配線７３を介して電気的に接続される。すなわち、ソース電極配線７５をメタル配線７１に接続する場合、メタル配線７１と接続配線７３を接続する。これにより、メタル配線７１が接続配線７３及びコンタクトホール７７を介してソース電極配線７５に電気的に接続される。一方、ソース電極配線７５をメタル配線７２に接続する場合、メタル配線７２と接続配線７３を接続する。これにより、メタル配線７２が接続配線７３及びコンタクトホール７７を介してソース電極配線７５に電気的に接続される。このようなレイアウトにすることで、特にメタル配線幅を変更することなく、接続配線７３の接続部７３ｂの接続先を切り替えるだけで、ソース電極配線７５の接続先を容易にメタル配線７１またはメタル配線７２に切り替えることが可能となり、設計上の効率が向上し、また、設計改定に対するフレキシビリティも向上する。なお、図３では、電源電位Vper1、Vper2を供給する電源線に対する配線レイアウトを説明したが、接地電位Vss1、Vss2を供給する接地電位線に対する配線レイアウトについても同様である。
【００４１】
メタル配線の幅に関して、電源電位Vper2を供給するメタル配線７２の幅を、電源電位Vper1を供給するメタル配線７１の幅と等しいか又はより大きくするのが好ましい。また、接地電位Vss1を供給するメタル配線の幅を、接地電位Vss2を供給するメタル配線の幅と等しいか又はより大きくするのが好ましい。これは、通常動作モード時では、前述のように、ＮＭＯＳトランジスタ２２から接地電位Vss1に基づく「Ｌｏｗ」が供給され、ＰＭＯＳトランジスタ２３から電源電位Vper2に基づく「Ｈｉｇｈ」が供給されるため、それぞれの電位を供給する配線を太くすることで、アクセス速度の高速化が図れるからである。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態の半導体装置の論理回路部の構成を示した図
【図２】本発明の別の実施形態の半導体装置の論理回路部の構成を示した図
【図３】半導体装置の論理回路部のレイアウトを示した図
【符号の説明】
【００４３】
１１、１３  インバータ回路
２１、２３  ＰＭＯＳトランジスタ
２２、２４  ＮＭＯＳトランジスタ
３１、３２  電源線
４１、４２  接地電位線
７１、７２  メタル配線（電源線）
７３        接続配線
７３ａ      接続配線の中央部
７３ｂ      接続配線の接続部
７７        コンタクトホール
７５        ソース電極配線
VDC1、VDC2  内部電源発生回路
VSGen1、VSGen2  接地電位発生回路
【図１】
2010011121.tif 000003
【図２】
2010011121.tif 000004
【図３】
2010011121.tif 000005