(57)【要約】【課題】複雑な定電流源を使用せずに簡単な回路構成で制御電圧がゲートしきい値電圧以下でも制御電流を流すことができる電圧変換回路及び電圧制御型発振回路を提供すること。【解決手段】電圧−電圧変換回路１０１は、制御電圧ＶＩＮをゲート端子に受けるｎ型ＭＯＳトランジスタＮ１１０と、基準電圧ＶＲをゲート端子に受けるｎ型ＭＯＳトランジスタＮ１１１と、ｎ型ＭＯＳトランジスタＮ１１０，Ｎ１１１の共通ドレイン端子をドレイン端子に接続し、ソース端子を高電位電源ＶＤＤに接続するｐ型ＭＯＳトランジスタＰ１１０と、ｎ型ＭＯＳトランジスタＮ１１０，Ｎ１１１の共通ソース端子と接地ＧＮＤ間に接続される抵抗体Ｒ１００とを備える。電圧電流変換回路１００は、さらに生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ２０１と、基準電圧ＶＲを印加するバイアス電圧発生回路３０１とを備える。【選択図】図１
2010016706.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数で発振動作する電圧制御型発振回路であって、
前記制御電圧を制御電流に変換する電圧変換回路と、
前記電圧変換回路に基準電圧を供給する基準電圧発生回路と、
前記電圧変換回路により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振する発振回路とを備え、
前記電圧変換回路は、
前記制御電圧をゲート端子に受ける第１のＭＯＳトランジスタと、
前記基準電圧をゲート端子に受ける第２のＭＯＳトランジスタとを有し、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、ドレイン端子同士及びソース端子同士を共通にし、かつ前記第１のＭＯＳトランジスタのゲート端子には前記制御電圧を印加し、前記第２のＭＯＳトランジスタのゲート端子には前記基準電圧を印加する差動回路を構成し、
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの共通ソース端子と第１電源間には抵抗体を接続し、
前記第１のＭＯＳトランジスタのドレイン電流と前記第２のＭＯＳトランジスタのドレイン電流の総和が前記制御電流を形成することを特徴とする電圧制御型発振回路。
【請求項２】
前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタがＯＦＦのとき、前記第１のＭＯＳトランジスタのソース端子が前記抵抗体を介して前記第１電源に接続されるソースフォロワを構成し、
前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタがＯＦＦのとき、前記第２のＭＯＳトランジスタのソース端子が前記抵抗体を介して前記第１電源に接続されるソースフォロワを構成することを特徴とする請求項１記載の電圧制御型発振回路。
【請求項３】
前記第２のＭＯＳトランジスタは、前記制御電圧が、前記基準電圧より小さい場合であってもＯＮしてドレイン電流を流すことを特徴とする請求項１記載の電圧制御型発振回路。
【請求項４】
前記第２のＭＯＳトランジスタは、前記制御電圧が、ゼロであっても前記基準電圧をゲート端子に受けてＯＮしてドレイン電流を流すことを特徴とする請求項１記載の電圧制御型発振回路。
【請求項５】
前記制御電圧が、前記基準電圧より小さい場合、前記第１のＭＯＳトランジスタのドレイン電流と前記第２のＭＯＳトランジスタのドレイン電流の総和は、前記発振回路を起動するオフセット電流を形成することを特徴とする請求項１記載の電圧制御型発振回路。
【請求項６】
前記基準電圧発生回路は、第２電源と前記第１電源に直列接続された第２の抵抗体と、前記第２の抵抗体と直列接続された順方向ＭＯＳダイオードとからなり、
前記第２の抵抗体と前記順方向ＭＯＳダイオードの接続点の電位を、前記基準電圧として出力することを特徴とする請求項１記載の電圧制御型発振回路。
【請求項７】
前記基準電圧発生回路は、第２基準電圧と前記第１電源間に接続された第３の複数の抵抗体からなり、
前記第２基準電圧と前記第１電源間の任意の電圧を前記第３の複数の抵抗体により分圧して出力した電位を、前記基準電圧として出力することを特徴とする請求項１記載の電圧制御型発振回路。
【請求項８】
前記第１電源は、接地電圧であり、前記第２電源は、高電位側電源であることを特徴とする請求項６記載の電圧制御型発振回路。
【請求項９】
前記基準電圧は、前記第２基準電圧であることを特徴とする請求項７記載の電圧制御型発振回路。
【請求項１０】
前記発振回路は、奇数段の論理ゲートからなるリングオシレータであることを特徴とする請求項１記載の電圧制御型発振回路。
【請求項１１】
制御電圧を制御電流に変換する電圧変換回路であって、
前記制御電圧をゲート端子に受ける第１のＭＯＳトランジスタと、
基準電圧をゲート端子に受ける第２のＭＯＳトランジスタとを有し、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、ドレイン端子同士及びソース端子同士を共通にし、かつ前記第１のＭＯＳトランジスタのゲート端子には前記制御電圧を印加し、前記第２のＭＯＳトランジスタのゲート端子には前記基準電圧を印加する差動回路を構成し、
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの共通ソース端子と第１電源間には抵抗体を接続し、
前記第１のＭＯＳトランジスタのドレイン電流と前記第２のＭＯＳトランジスタのドレイン電流の総和が前記制御電流を形成することを特徴とする電圧変換回路。
【請求項１２】
前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタがＯＦＦのとき、前記第１のＭＯＳトランジスタのソース端子が前記抵抗体を介して前記第１電源に接続されるソースフォロワを構成し、
前記第２のＭＯＳトランジスタは、前記第１のＭＯＳトランジスタがＯＦＦのとき、前記第２のＭＯＳトランジスタのソース端子が前記抵抗体を介して前記第１電源に接続されるソースフォロワを構成することを特徴とする請求項１１記載の電圧変換回路。
【請求項１３】
前記第２のＭＯＳトランジスタは、前記制御電圧が、前記基準電圧より小さい場合であってもＯＮしてドレイン電流を流すことを特徴とする請求項１１記載の電圧変換回路。
【請求項１４】
前記第２のＭＯＳトランジスタは、前記制御電圧が、ゼロであっても前記基準電圧をゲート端子に受けてＯＮしてドレイン電流を流すことを特徴とする請求項１１記載の電圧変換回路。
【請求項１５】
前記基準電圧を供給する基準電圧発生回路をさらに備え、
前記基準電圧発生回路は、第２電源と前記第１電源に直列接続された第２の抵抗体と、前記第２の抵抗体と直列接続された順方向ＭＯＳダイオードとからなり、
前記第２の抵抗体と前記順方向ＭＯＳダイオードの接続点の電位を、前記基準電圧として出力することを特徴とする請求項１１記載の電圧変換回路。
【請求項１６】
前記基準電圧を供給する基準電圧発生回路をさらに備え、
前記基準電圧発生回路は、第２基準電圧と前記第１電源間に接続された第３の複数の抵抗体からなり、
前記第２基準電圧と前記第１電源間の任意の電圧を前記第３の複数の抵抗体により分圧して出力した電位を、前記基準電圧として出力することを特徴とする請求項１１記載の電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御電圧に応じた周波数で発振動作する電圧制御型発振回路、及び制御電圧を制御電流に変換する電圧変換回路に係り、特にＰＬＬ（Phase Locked Loop）半導体集積回路に搭載される電圧制御型発振回路、また半導体回路に適用して有用な電圧変換回路に関する。
【背景技術】
【０００２】
ＰＬＬ半導体集積回路には、インバータがリング状に奇数段接続されたリング発振器に対して、供給する電流量を変化させることによりインバータ一段あたりの伝達遅延時間を可変させ発振周波数を変化させる電圧制御型発振器が使用される。また、リング発振器に供給する電流量を変化させるために、制御電圧の値に応じて電流値を変化させる電圧−電流変換回路が使用されている。
【０００３】
制御電圧が低い場合、電圧−電流変換回路から制御電流が生成されずにリング発振器の周波数が不安定になる場合があるため、制御電圧が低い場合でもリング発振器の周波数を安定させる方法として、特許文献１に記載の電圧制御型発振器がある。特許文献１に記載の電圧制御型発振器は、電圧−電流変換回路に対して定常的にオフセット電流を付加する。
【０００４】
図７は、特許文献１に記載の電圧制御型発振器の回路図である。
【０００５】
図７において、電圧制御型発振器１は、電圧−電圧変換回路１０と、リングオシレータ２０と、電圧−電圧変換回路１０の制御電流に定電流を付加するオフセット電流発生回路５０とを備えて構成される。
【０００６】
電圧−電圧変換回路１０は、ｎ型ＭＯＳトランジスタＮ１１とｐ型ＭＯＳトランジスタＰ１１を含んで構成される。ｎ型ＭＯＳトランジスタＮ１１のゲート端子は、制御入力端子１１に接続され、ｎ型ＭＯＳトランジスタＮ１１のドレイン端子はｐ型ＭＯＳトランジスタＰ１１のドレイン端子と接続される。ｎ型ＭＯＳトランジスタＮ１１のソース端子は接地ＧＮＤと接続される。また、ｐ型ＭＯＳトランジスタＰ１１のゲート端子とドレイン端子は、電圧−電圧変換回路１０のノード１２に接続され、ｐ型ＭＯＳトランジスタＰ１１のソース端子は電源ＶＤＤと接続される。
【０００７】
リングオシレータ２０は、ｎ型ＭＯＳトランジスタＮ２１とｐ型ＭＯＳトランジスタＰ２１からなる第１のインバータ２１と、ｎ型ＭＯＳトランジスタＮ２２とｐ型ＭＯＳトランジスタＰ２２からなる第２のインバータ２２と、ｎ型ＭＯＳトランジスタＮ２３とｐ型ＭＯＳトランジスタＰ２３からなる第３のインバータ２３とがリング状に奇数段接続される。電圧−電圧変換回路１０のノード１２は、ｐ型ＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３のゲート端子に接続され、第３のインバータ２３の出力ＶＯＵＴは、第１のインバータ２１のｎ型ＭＯＳトランジスタＮ２１のゲート端子に帰還される。
【０００８】
オフセット電流発生回路５０は、ｎ型ＭＯＳトランジスタＮ５１とｎ型ＭＯＳトランジスタＮ５２とからなるカレントミラー回路５３と、定電流６５を供給する定電流源６０とを備えて構成される。ｎ型ＭＯＳトランジスタＮ５１のゲート端子とドレイン端子は、定電流源６０のマイナス端子とｎ型ＭＯＳトランジスタＮ５２のゲート端子に接続される。ｎ型ＭＯＳトランジスタＮ５１のソース端子は、接地ＧＮＤに接続される。定電流源６０のプラス端子は、電源ＶＤＤに接続される。また、ｎ型ＭＯＳトランジスタＮ５２のドレイン端子は、電圧−電圧変換回路１０のノード１２に接続される。
【０００９】
オフセット電流発生回路５０のｎ型ＭＯＳトランジスタＮ５２は、電圧−電圧変換回路１０のｎ型ＭＯＳトランジスタＮ１１と並列に接続されｎ型ＭＯＳトランジスタＮ１１は、入力制御電圧を制御電流に変換する。
【００１０】
定電流源６０は、電圧依存のない電流源である。以下の理由で回路構成は複雑である。電流源に流れる電流の量により高電位側電源ＶＤＤの電位は少しであるが変動する。そのため、フィードバックをかけて位相補償する回路、及び電流源を起動するためのスタータ回路が必要となる。詳細な回路構成については図８により述べる。
【００１１】
ラッチ型又はリングオシレータのいずれの発振回路であっても電流により周波数が変わる。電流が変動すると周波数がバラツクので、発振回路のタイプにかかわらず高精度の電流源が必要である。
【００１２】
図８は、従来の電圧制御型発振器１の定電流源６０の構成を示す回路図である。
【００１３】
図８において、定電流源６０は、ｐ型ＭＯＳトランジスタＰ６１〜Ｐ６３、ｎ型ＭＯＳトランジスタＮ６１，Ｎ６２、及び抵抗Ｒ６０を備えて構成される。図８では、スタータ回路は省略している。
【００１４】
ｐ型ＭＯＳトランジスタＰ６１のソースは、電源ＶＤＤに接続し、ｐ型ＭＯＳトランジスタＰ６１のゲートはｐ型ＭＯＳトランジスタＰ６２のゲート接続し、ｐ型ＭＯＳトランジスタＰ６１のドレインはｎ型ＭＯＳトランジスタＮ６１のドレインと接続する。ｎ型ＭＯＳトランジスタＮ６１のドレインとゲートは、ｎ型ＭＯＳトランジスタＮ６２のゲートに接続する。ｎ型ＭＯＳトランジスタＮ６１のソースは、接地ＧＮＤに接続する。
【００１５】
ｐ型ＭＯＳトランジスタＰ６２のソースは、電源ＶＤＤに接続し、ｐ型ＭＯＳトランジスタＰ６２のゲートとドレインはｎ型ＭＯＳトランジスタＮ６２のドレインと接続し、さらにｐ型ＭＯＳトランジスタＰ６３のゲートに接続する。ｎ型ＭＯＳトランジスタＮ６２のソースは、抵抗Ｒ６０を介して接地ＧＮＤに接続する。ｐ型ＭＯＳトランジスタＰ６３のソースは、電源ＶＤＤと接続する。ｐ型ＭＯＳトランジスタＰ６３のドレインは、電流Ｉ６５を供給する定電流源６０の出力であり、オフセット電流発生回路５０のｎ型ＭＯＳトランジスタＮ５１のドレインに接続する。
【００１６】
また、定電流源６０は、温度依存のないバンドギャップ（Band Gap）タイプの電流源である。
【００１７】
以上の構成において、ｐ型ＭＯＳトランジスタＰ６１とｐ型ＭＯＳトランジスタＰ６２は、第１カレントミラー回路を構成し、ｎ型ＭＯＳトランジスタＮ６１とｎ型ＭＯＳトランジスタＮ６２は、第２カレントミラー回路を構成する。流れる電流Ｉは、第１及び第２カレントミラー回路でミラーされて一定の電流となる。そして、ｐ型ＭＯＳトランジスタＰ６１，Ｐ６２のゲート−ソース電圧ＶＧＳと、ｎ型ＭＯＳトランジスタＮ６１，Ｎ６２のゲート−ソース電圧ＶＧＳに、さらに抵抗Ｒ６０の電圧ドロップ分を加えた電圧に等しくなるような電流が流れることになる。
【００１８】
この電流は、ｐ型ＭＯＳトランジスタＰ６１，Ｐ６２のゲート−ソース電圧ＶＧＳに印加され、さらにｐ型ＭＯＳトランジスタＰ６３のゲートに印加される。これによりｐ型ＭＯＳトランジスタＰ６１，Ｐ６２に流れる電流と同じ電流がｐ型ＭＯＳトランジスタＰ６３側にも流れ、これが電流Ｉ６５となる。この電流Ｉ６５は、電源電圧に依存しない出力電流ＩＯＵＴ６５として供給される。
【００１９】
以上のような構成によれば、定電流源６０は、従来例に記載されている通り電源電圧に依存しない定電流を発生することができる。定電流源６０は、ｐ型ＭＯＳトランジスタＰ６２とゲート端子を共通にしたｐ型ＭＯＳトランジスタＰ６３を設けて、カレントミラーを構成し、定電流を電圧制御型発振器に供給する。また、図示は省略したがこれに更に、トリガとするための複数のダイオード等からなるスタータ回路が付加される。上記のように、定電流源６０は、電圧依存のない電流源とするためにかなり複雑な構成となっている。
【００２０】
図９は、図７の電圧制御型発振器１の発振周波数の特性を示す図であり、入力制御電圧に対する発振周波数の特性２１を示している。
【００２１】
図９において、制御入力端子１１と接地ＧＮＤとの間に、ｎ型ＭＯＳトランジスタのゲートしきい値電圧以上の電圧が印加されない場合、ｎ型ＭＯＳトランジスタＮ１１は遮断状態となり、電圧−電流変換動作をしない場合が特性４１である。すなわち、この遮断状態においては、制御電圧ＶＩＮに応じたバイアス電流をｐ型ＭＯＳトランジスタＰ１１に供給しない。しかし、ノード１２に接続されたｎ型ＭＯＳトランジスタＮ５２を通して、定電流源６０が供給するバイアス電流がｐ型ＭＯＳトランジスタＰ１１に流れるため、ノード１２には定電流源６０によりバイアス電圧が発生する。そのため、図９の実線２１に示すように、ゲートしきい値電圧以下でも一定の周波数で発振する。
【００２２】
制御入力端子１１と接地ＧＮＤとの間に、ｎ型ＭＯＳトランジスタのゲートしきい値電圧以上の電圧が印加される場合は、ｎ型ＭＯＳトランジスタＮ１１は導通し、ｐ型ＭＯＳトランジスタＰ１１には、制御電圧ＶＩＮに応じたバイアス電流と、定電流源６０によるバイアス電流を加算した電流が流れる。したがって、図９に示すように、特性４１に定電流源６０で発生したバイアス電流によるオフセット周波数を加えた特性２１となる。
【特許文献１】特開２００６−２４５８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、このような従来の電圧制御型発振器にあっては、複雑な構成の定電流回路が必要となる問題がある。
【００２４】
例えば、図７の電圧制御型発振器１では、制御電圧ＶＩＮがｎ型ＭＯＳトランジスタＮ１１のしきい値電圧以下でも、電源電圧ＶＤＤに依存しない制御電流をリング発振器に流すために定電流源６０が特別に必要になるため、電圧制御型発振器の全体の回路構成が複雑になるという欠点がある。
【００２５】
本発明は、かかる点に鑑みてなされたものであり、複雑な定電流源を使用せずに簡単な回路構成で制御電圧がゲートしきい値電圧以下でも制御電流を流すことができる電圧変換回路を提供することを目的とする。
【００２６】
また、本発明は、この電圧変換回路を実現することでリング発振器などの発振回路を安定して発振させることができる電圧制御型発振回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明の電圧制御型発振回路は、制御電圧に応じた周波数で発振動作する電圧制御型発振器であって、前記制御電圧を制御電流に変換する電圧変換回路と、前記電圧変換回路に基準電圧を供給する基準電圧発生回路と、前記電圧変換回路により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振する発振回路とを備え、前記電圧変換回路は、前記制御電圧をゲート端子に受ける第１のＭＯＳトランジスタと、前記基準電圧をゲート端子に受ける第２のＭＯＳトランジスタとを有し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、ドレイン端子同士及びソース端子同士を共通にし、かつ前記第１のＭＯＳトランジスタのゲート端子には前記制御電圧を印加し、前記第２のＭＯＳトランジスタのゲート端子には前記基準電圧を印加する差動回路を構成し、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの共通ソース端子と第１電源間には抵抗体を接続し、前記第１のＭＯＳトランジスタのドレイン電流と前記第２のＭＯＳトランジスタのドレイン電流の総和が前記制御電流を形成する構成を採る。
【００２８】
本発明の電圧変換回路は、制御電圧を制御電流に変換する電圧変換回路であって、前記制御電圧をゲート端子に受ける第１のＭＯＳトランジスタと、基準電圧をゲート端子に受ける第２のＭＯＳトランジスタとを有し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは、ドレイン端子同士及びソース端子同士を共通にし、かつ前記第１のＭＯＳトランジスタのゲート端子には前記制御電圧を印加し、前記第２のＭＯＳトランジスタのゲート端子には前記基準電圧を印加する差動回路を構成し、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタの共通ソース端子と第１電源間には抵抗体を接続し、前記第１のＭＯＳトランジスタのドレイン電流と前記第２のＭＯＳトランジスタのドレイン電流の総和が前記制御電流を形成する構成を採る。
【発明の効果】
【００２９】
本発明によれば、制御電圧と基準電位をゲート端子に夫々受ける第１及び第２のＭＯＳトランジスタからなる差動回路と、この差動回路のソース側を抵抗体Ｒ１００を介して第１電位に接続することにより、定電流回路を使用せずに制御電圧ＶＩＮがゲートしきい値電圧以下の場合でも電源電圧の値に依存しない制御電流を生成することができる。また、制御電圧ＶＩＮが０Ｖからリング発振器を安定発振させる電圧制御型発振回路を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３１】
（実施の形態１）
図１は、本発明の実施の形態１に係る電圧制御型発振回路の構成を示す図である。本実施の形態は、電圧変換回路を備え制御電圧に応じた周波数で発振動作する電圧制御型発振回路に適用した例である。
【００３２】
図１において、電圧制御型発振回路１００は、制御電圧ＶＩＮに応じた制御電流ＩＩＮに変換する電圧−電圧変換回路１０１と、電圧−電圧変換回路１０１により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ２０１と、電圧−電圧変換回路１０１に基準電圧ＶＲを印加するバイアス電圧発生回路３０１とを備えて構成される。
【００３３】
電圧−電圧変換回路１０１は、制御入力端子１１０に接続され、制御電圧ＶＩＮをゲート端子に受けるｎ型ＭＯＳトランジスタＮ１１０と、基準電圧ＶＲをゲート端子に受けるｎ型ＭＯＳトランジスタＮ１１１と、ｎ型ＭＯＳトランジスタＮ１１０及びＭＯＳトランジスタＮ１１１の共通ドレイン端子をドレイン端子に接続し、ソース端子を高電位電源ＶＤＤに接続するｐ型ＭＯＳトランジスタＰ１１０と、ｎ型ＭＯＳトランジスタＮ１１０及びＭＯＳトランジスタＮ１１１の共通ソース端子と接地ＧＮＤ間に接続される抵抗体Ｒ１００とを備えて構成される。
【００３４】
ｐ型ＭＯＳトランジスタＰ１１０のゲート端子は、電圧制御型発振回路１００のノード１２０としてリングオシレータ２０１に接続される。
【００３５】
ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１は、ドレイン端子同士及びソース端子同士を共通にし、かつｎ型ＭＯＳトランジスタＮ１１０のゲート端子には一方の制御入力端子１１０から制御電圧ＶＩＮを印加し、またｎ型ＭＯＳトランジスタＮ１１１のゲート端子には他方の入力端子から基準電圧ＶＲを印加する差動回路１１５を構成する。
【００３６】
ｎ型ＭＯＳトランジスタＮ１１０及びＭＯＳトランジスタＮ１１１の共通ソース端子側、すなわち差動回路１１５の低電位側（ソース側）には抵抗体Ｒ１００が接続される。一般的には、差動回路の低電位側には定電流源が設置され、この差動回路は定電流源に一定電流を流して差動増幅動作を行う。本実施の形態では、この一般的な差動回路とは構成が異なっており、一般的な差動回路の定電流源に代えて、抵抗体Ｒ１００が接続される特徴を有する。
【００３７】
ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１からなる差動回路１１５は、抵抗体Ｒ１００を介して接地ＧＮＤに接続される。抵抗体Ｒ１００が接続されることで、ｎ型ＭＯＳトランジスタＮ１１０又はｎ型ＭＯＳトランジスタＮ１１１は、ゲート端子への制御電圧ＶＩＮ又は基準電圧ＶＲに応じていずれもＯＮすることができる。このため、ｎ型ＭＯＳトランジスタＮ１１０及び／又はｎ型ＭＯＳトランジスタＮ１１１のＯＮ状態に応じて、抵抗体Ｒ１００に流れる電流は変化する。換言すれば、抵抗体Ｒ１００を介して電流が流れることでｎ型ＭＯＳトランジスタＮ１１０及び／又はｎ型ＭＯＳトランジスタＮ１１１は、いつでもＯＮできる状態となっている。
【００３８】
因みに、差動回路１１５を構成する一方のトランジスタがＯＦＦのときは、他方のトランジスタは抵抗体Ｒ１００と共にソースフォロワを構成する。例えば、ｎ型ＭＯＳトランジスタＮ１１０がＯＦＦの場合、ＭＯＳトランジスタＮ１１１は、ゲート端子が基準電圧ＶＲに、ソース端子が抵抗体Ｒ１００を介して接地ＧＮＤに接続されることでソースフォロワを構成する。この場合、ＭＯＳトランジスタＮ１１１は、ゲートに印加されるＶＧＳのソースと接地ＧＮＤによって決定される電流分だけ電流が流れるソースフォロワとなる。同様に、ｎ型ＭＯＳトランジスタＮ１１１がＯＦＦの場合、ＭＯＳトランジスタＮ１１０は、ゲート端子が基準電圧ＶＩＮに、ソース端子が抵抗体Ｒ１００を介して接地ＧＮＤに接続されることでソースフォロワを構成する。
【００３９】
この関係から、本実施の形態の差動回路１１５は、ｎ型ＭＯＳトランジスタＮ１１０と抵抗体Ｒ１００からなるソースフォロワと、ｎ型ＭＯＳトランジスタＮ１１１と抵抗体Ｒ１００からなるソースフォロワとが対となった組合わせであるともいえる。
【００４０】
ｎ型ＭＯＳトランジスタＮ１１０のゲート端子には、制御電圧ＶＩＮが印加される。また、ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のソース端子と接地ＧＮＤ間には、抵抗体Ｒ１００が接続されており、互いに接続されたｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のドレイン端子より制御電流ＩＩＮ＝ＩＲ＋ＩＭが生成される。
【００４１】
具体的には、ｎ型ＭＯＳトランジスタＮ１１０のドレイン端子には、ドレイン電流ＩＭが流れる。ｎ型ＭＯＳトランジスタＮ１１１のドレイン端子には、ドレイン電流ＩＲが流れる。ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１の共通接続されたドレインには、ドレイン電流ＩＭとドレイン電流ＩＲを足し合わせた制御電流ＩＩＮが流れる。
【００４２】
この制御電流ＩＩＮは、ダイオード接続のｐ型ＭＯＳトランジスタＰ１１０とｐ型ＭＯＳトランジスタＰ２１１とｐ型ＭＯＳトランジスタＰ２１２とｐ型ＭＯＳトランジスタＰ２１３とから構成されるカレントミラー回路２１０によりリングオシレータ２０１にミラー電流として供給される。
【００４３】
リングオシレータ２０１は、ｎ型ＭＯＳトランジスタＮ２１１とｐ型ＭＯＳトランジスタＰ２１１からなる第１のインバータ２１１と、ｎ型ＭＯＳトランジスタＮ２１２とｐ型ＭＯＳトランジスタＰ２１２からなる第２のインバータ２１２と、ｎ型ＭＯＳトランジスタＮ２１３とｐ型ＭＯＳトランジスタＰ２１３からなる第３のインバータ２１３とがリング状に奇数段接続される。電圧−電圧変換回路１０１のノード１２０は、ｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３のゲート端子に接続され、第３のインバータ２１３の出力ＶＯＵＴは、第１のインバータ２１１のｎ型ＭＯＳトランジスタＮ２１１のゲート端子に帰還される。
【００４４】
電圧−電圧変換回路１０１のｐ型ＭＯＳトランジスタＰ１１０と、リングオシレータ２０１のｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３とは、ゲート端子及びドレイン端子を共通接続したカレントミラー回路２１０を構成する。
【００４５】
バイアス電圧発生回路３０１は、高電位側電源ＶＤＤと接地ＧＮＤ間に接続された抵抗体Ｒ３０１と、ｎ型ＭＯＳトランジスタＮ３１０とから構成される。ｎ型ＭＯＳトランジスタＮ３１０は、ドレイン端子及びゲート端子を接続して順方向ダイオードを形成し、この順方向ダイオードに基準電圧ＶＲが発生する。発生する基準電圧ＶＲは、順方向ダイオード接続されたｎ型ＭＯＳトランジスタＮ３１０で発生するゲートとソース間電圧ＶＧＳである。ＶＧＳ特性はほぼ一定であるため、電源ＶＤＤの電圧が変動し流れる電流ＩＢＡＳＥが変化した場合でも、基準電圧ＶＲはほとんど変化することはない。このように、バイアス電圧発生回路３０１は、ｎ型ＭＯＳトランジスタＮ３１０で発生するゲートとソース間電圧ＶＧＳを用いることにより、簡素な構成でありながら電源ＶＤＤの電圧変動の受けない、安定した基準電圧ＶＲを発生することができる。
【００４６】
以下、上述のように構成された電圧制御型発振回路１００の動作について説明する。
【００４７】
前述したように、電圧−電圧変換回路１０１のｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１は、ドレイン端子同士及びソース端子同士を共通にし、かつｎ型ＭＯＳトランジスタＮ１１０のゲート端子には一方の制御入力端子１１０から制御電圧ＶＩＮを印加し、またｎ型ＭＯＳトランジスタＮ１１１のゲート端子には他方の入力端子から基準電圧ＶＲを印加する差動回路１１５を構成する。また、ｎ型ＭＯＳトランジスタＮ１１０及びＭＯＳトランジスタＮ１１１の共通ソース端子側、すなわち差動回路１１５の低電位側には抵抗体Ｒ１００が接続されている。
【００４８】
制御入力端子１１０に制御電圧ＶＩＮが印加されると、制御電圧ＶＩＮの大きさに応じてｎ型ＭＯＳトランジスタＮ１１０にドレイン電流ＩＭが流れ、これを受けｐ型ＭＯＳトランジスタＰ１１０に制御電流ＩＩＮが流れる。電圧−電圧変換回路１０１のｐ型ＭＯＳトランジスタＰ１１０とリングオシレータ２０１のｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３とはカレントミラー構成となっており、制御電流ＩＩＮと同じミラー電流がｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３に流れる。リングオシレータ２０１は、このミラー電流により、制御電流ＩＩＮの大きさに応じた周波数で発振し、出力端子ＶＯから発振出力ＶＯＵＴを出力する。
【００４９】
一方、バイアス電圧発生回路３０１において発生する基準電圧ＶＲは、順方向ダイオード接続されたｎ型ＭＯＳトランジスタＮ３１０で発生するゲートとソース間電圧ＶＧＳであるため、電源ＶＤＤの電圧が変動し流れる電流ＩＢＡＳＥが変化した場合でも、基準電圧ＶＲはほとんど変化することはない。したがって、電源ＶＤＤの電圧の変化に対して基準電圧ＶＲは一定の値が得られる。
【００５０】
この基準電圧ＶＲは、電圧−電圧変換回路１０１のｎ型ＭＯＳトランジスタＮ１１１のゲート端子に印加される。基準電圧ＶＲは、ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１とで構成される差動回路１１５の基準電圧ＶＲとして使用されており、基準電圧ＶＲはｎ型ＭＯＳトランジスタＮ１１１のゲート端子に印加されている。ｎ型ＭＯＳトランジスタＮ１１１は、一定電位の基準電圧ＶＲをゲートに受け、制御電圧ＶＩＮが所定電圧以上になるまではＯＮし続ける。
【００５１】
ｎ型ＭＯＳトランジスタＮ１１０のゲート端子に印加される制御電圧ＶＩＮが、ｎ型ＭＯＳトランジスタＮ１１１のゲート端子に印加される基準電圧ＶＲより小さい場合、制御電圧ＶＩＮが０Ｖ付近でｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲはほとんどゼロである。しかし、ｎ型ＭＯＳトランジスタＮ１１１がＯＮしているため、ｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲが流れ、ＩＩＮ＝ＩＲ＋ＩＭの関係よりｎ型ＭＯＳトランジスタＮ１１０のしきい値電圧以下でも制御電流ＩＩＮが流れる。ｎ型ＭＯＳトランジスタＮ１１０がしきい値電圧以下、すなわちｎ型ＭＯＳトランジスタＮ１１０がＯＦＦの場合であってもｎ型ＭＯＳトランジスタＮ１１１がＯＮしていることにより制御電流ＩＩＮが流れ、従ってリングオシレータ２０１は安定して発振する。これが実現できるのは、ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１が差動回路１１５を構成し、かつこの差動回路１１５の低電位側（ソース側）は抵抗体Ｒ１００を介して接地ＧＮＤに接続されている構成を採るからである。加えて、ｎ型ＭＯＳトランジスタＮ１１１のゲート端子に、ｎ型ＭＯＳトランジスタＮ３１０のゲートとソース間電圧ＶＧＳを基に発生させた、電源ＶＤＤの電圧変動にほとんど依存しない基準電圧ＶＲを印加することも特徴の一つである。基準電圧ＶＲを生成するバイアス電圧発生回路３０１は、ｎ型ＭＯＳトランジスタＮ３１０と抵抗体Ｒ３０１からなる極めて簡素な構成により実現できる。構成が簡素なだけではなく、従来例のような複雑な構成の定電流回路を使用しない点が特に優れている。
【００５２】
また、制御電圧ＶＩＮが増加し基準電圧ＶＲと等しくなった場合には、ｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭとｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲとが釣り合った電流ＩＲ＝ＩＭの制御電流ＩＩＮが流れる。
【００５３】
さらに、制御電圧ＶＩＮが基準電圧ＶＲを超えて増加していくと、ｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲがほとんどゼロになり、ｎ型ＭＯＳトランジスタＮ１１１はＯＦＦする。そして、ｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭが支配的に流れるようになる。
【００５４】
以後はｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭが制御電流ＩＩＮとなるため、ＩＩＮ＝ＩＲ＋ＩＭの関係から制御電流ＩＩＮは制御電圧ＶＩＮに応じて増加していく。
【００５５】
このように、本構成では、従来例のようなオフセット電流が自動的にできてしまうという特有の効果がある。本構成によればオフセット電流を作る効果が得られる。また、従来例では、オフセット電流発生回路では必要であった複雑な定電流回路が、本実施の形態のバイアス電圧発生回路３０１では不要になる。
【００５６】
また、バイアス電圧発生回路３０１は、電源電圧ＶＤＤの変動に依存性のない基準電圧ＶＲが、ＭＯＳトランジスタ１つと抵抗で実現できてしまうというコスト面でも優れた効果がある。
【００５７】
次に、電圧制御型発振回路１００の制御電圧ＶＩＮに対する制御電流ＩＩＮとリングオシレータ２０１の発振周波数の関係について特性図を用いて説明する。
【００５８】
図２は、電圧制御型発振回路１００の制御電圧ＶＩＮに対する制御電流ＩＩＮとリングオシレータ２０１の発振周波数の関係を示す発振周波数特性図である。
【００５９】
図２（ａ）は、ｎ型ＭＯＳトランジスタＮ１１０のゲートに印加された制御電圧ＶＩＮと制御電流ＩＩＮの関係の関係を示し、図２（ｂ）は、制御電圧ＶＩＮに対するリングオシレータ２０１の発振周波数を示す。
【００６０】
図２（ａ）（ｂ）の横軸には、ｎ型ＭＯＳトランジスタＮ１１０のゲートに印加された制御電圧ＶＩＮをとる。また、図２（ａ）の縦軸にはｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭとｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲとその総和（ＩＲ＋ＩＭ）である制御電流ＩＩＮ（μＡ）を、図２（ｂ）の縦軸には制御電圧ＶＩＮに対するリングオシレータ２０１の発振周波数（Ｈｚ）をとる。
【００６１】
図２（ａ）鎖線に示すように、制御電圧ＶＩＮが基準電圧ＶＲより小さい場合、制御電圧ＶＩＮが０Ｖ付近でｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲはほとんどゼロである。ここで、ｎ型ＭＯＳトランジスタＮ１１１はｎ型ＭＯＳトランジスタＮ１１０と共に差動回路１１５を構成し、かつこの差動回路１１５のソース側が抵抗体Ｒ１００に接続されていることにより、ｎ型ＭＯＳトランジスタＮ１１１がＯＮしている。このため、ドレイン電流ＩＲが流れ、ＩＩＮ＝ＩＲ＋ＩＭの関係よりｎ型ＭＯＳトランジスタＮ１１０のしきい値電圧以下でも制御電流ＩＩＮが流れる。なお、制御電圧ＶＩＮが０Ｖ付近におけるｎ型ＭＯＳトランジスタＮ１１１は、ソース端子が抵抗体Ｒ１００を介して接地ＧＮＤに接続されるソースフォロワを構成する。
【００６２】
図２（ａ）鎖線に示すように、制御電圧ＶＩＮが増加していくと、ｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭは増加していく一方、これに伴ってｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲは減少していく。これは、ｎ型ＭＯＳトランジスタＮ１１０及びｎ型ＭＯＳトランジスタＮ１１１が差動回路１１５を構成し、かつこの差動回路１１５のソース側が抵抗体Ｒ１００に接続されている構成を採るからである。ｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭとｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲとその総和（ＩＲ＋ＩＭ）である制御電流ＩＩＮはほぼ一定である。
【００６３】
図２（ａ）ＶＲに示すように、制御電圧ＶＩＮが増加し基準電圧ＶＲと等しくなった場合には、ｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭとｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲが等しくＩＲ＝ＩＭ（図２（ａ））のＶＲにおける電流）となり、その総和（ＩＲ＋ＩＭ）である制御電流ＩＩＮが流れる。
【００６４】
さらに、制御電圧ＶＩＮが基準電圧ＶＲを超えて増加していくと、ｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲがほとんどゼロになる（図２（ａ）ＶＳ参照）。
【００６５】
以後はｎ型ＭＯＳトランジスタＮ１１０のドレイン電流ＩＭが制御電流ＩＩＮとなる。また、ｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲはほとんどゼロである。ＩＩＮ＝ＩＲ＋ＩＭの関係から制御電流ＩＩＮは制御電圧ＶＩＮに応じて増加していく。
【００６６】
以上、図２（ａ）に示すように、本構成によれば、自動的に、従来例のようなオフセット電流ができてしまうので、制御電圧ＶＩＮが０Ｖから制御電流ＩＩＮが流れることになる。したがって、図２（ｂ）に示すように、リングオシレータ２０１は制御電圧ＶＩＮが０Ｖから安定して発振することができる。
【００６７】
以上詳細に説明したように、本実施の形態によれば、電圧−電圧変換回路１０１は、制御入力端子１１０に接続され、制御電圧ＶＩＮをゲート端子に受けるｎ型ＭＯＳトランジスタＮ１１０と、基準電圧ＶＲをゲート端子に受けるｎ型ＭＯＳトランジスタＮ１１１と、ｎ型ＭＯＳトランジスタＮ１１０及びＭＯＳトランジスタＮ１１１の共通ドレイン端子をドレイン端子に接続し、ソース端子を高電位電源ＶＤＤに接続するｐ型ＭＯＳトランジスタＰ１１０と、ｎ型ＭＯＳトランジスタＮ１１０及びＭＯＳトランジスタＮ１１１の共通ソース端子と接地ＧＮＤ間に接続される抵抗体Ｒ１００とを備え、ｎ型第１のＭＯＳトランジスタＮ１１０のドレイン電流ＩＭとｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲの和が制御電流ＩＩＮを形成するので、従来例の図８のような複雑な定電流源６０を使用することなく、簡単な回路構成で制御電圧ＶＩＮがゲートしきい値電圧以下でも制御電流ＩＩＮを流すことができる。すなわち、複雑高価な定電流回路を使用せずに制御電圧ＶＩＮがゲートしきい値電圧以下の場合でも電源電圧の値に依存しない制御電流ＩＩＮを生成することができる。
【００６８】
本実施の形態では、上記電圧−電圧変換回路１０１と、生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ２０１と、基準電圧ＶＲを印加するバイアス電圧発生回路３０１とを備える電圧電流変換回路１００に適用することで、制御電圧ＶＩＮが低い場合でもリングオシレータ２０１を安定して発振させることができる。特に、複雑な定電流回路を使用しない回路構成で、制御電圧ＶＩＮが０Ｖからリングオシレータ２０１を安定発振させることができる。
【００６９】
また、バイアス電圧発生回路３０１は、ｎ型ＭＯＳトランジスタＮ３１０で発生するゲートとソース間電圧ＶＧＳを用いることにより、簡素な構成でありながら電源ＶＤＤの電圧変動の受けない、安定した基準電圧ＶＲを発生することができる。
【００７０】
（実施の形態２）
図３は、本発明の実施の形態２に係る電圧制御型発振回路の構成を示す図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００７１】
図３において、電圧制御型発振回路４００は、制御電圧ＶＩＮに応じた制御電流ＩＩＮに変換する電圧−電圧変換回路１０１と、電圧−電圧変換回路１０１により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ２０１と、電圧−電圧変換回路１０１に基準電圧ＶＲを印加するバイアス電圧発生回路４０１とを備えて構成される。
【００７２】
電圧−電圧変換回路１０１のｎ型ＭＯＳトランジスタＮ１１１のゲートには、バイアス電圧発生回路４０１から基準電圧ＶＲが印加されている。
【００７３】
バイアス電圧発生回路４０１は、基準電圧源ＶＲＥＦと接地ＧＮＤ間に接続された抵抗体Ｒ４０１と抵抗体Ｒ４０２とから構成される。
【００７４】
バイアス電圧発生回路４０１に供給される基準電圧源ＶＲＥＦは、電源電圧の変動がない基準電圧である。基準電圧源ＶＲＥＦは、この電圧変動がない。
【００７５】
以下、上述のように構成された電圧制御型発振回路４００の動作について説明する。基本動作は、実施の形態１と同様であるため説明を省略する。
【００７６】
バイアス電圧発生回路４０１は、基準電圧源ＶＲＥＦと接地ＧＮＤ間に抵抗体Ｒ４０１と抵抗体Ｒ４０２が接続され、抵抗体Ｒ４０１と抵抗体Ｒ４０２で分圧される基準電圧ＶＲが発生している。例えば、１.２Ｖの基準電圧源ＶＲＥＦから実施の形態１で使用したｎ型ＭＯＳトランジスタＮ３１０による順方向ダイオード電圧相当である０.７Ｖの基準電圧ＶＲを作成する場合には抵抗体Ｒ４０１と抵抗体Ｒ４０２の抵抗比を次式（１）に従って設定すればよい。
【００７７】
Ｒ４０１／Ｒ４０２＝（１．２Ｖ−０．７Ｖ）／０．７Ｖ＝０．７１４    …（１）
また、基準電圧源ＶＲＥＦ自体が０.７Ｖである場合には、基準電圧源ＶＲＥＦを抵抗体Ｒ４０１と抵抗体Ｒ４０２の抵抗で分圧することなく直接ｎ型ＭＯＳトランジスタＮ１１１のゲートに印加してもよい。
【００７８】
さらに、基準電圧ＶＲは０．７Ｖに限定されることはなく、ｎ型ＭＯＳトランジスタＮ１１１のしきい値以上の電圧であればよい。基準電圧ＶＲは、制御電圧ＶＩＮが０Ｖのときに流れるｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲの電流量によって決定することができる。例えば、抵抗体Ｒ１００の抵抗値が２ｋΩでｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のしきい値ＶＴが共に０．６Ｖの場合において、ｎ型ＭＯＳトランジスタＮ１１１のドレイン電流ＩＲを１００μＡ流す場合にはＶＲの設定は次のようになる。
【００７９】
すなわち、基準電圧ＶＲは、制御電圧ＶＩＮが０Ｖのときにはｎ型ＭＯＳトランジスタＮ１１０はＯＦＦのため、ｎ型ＭＯＳトランジスタＮ１１１のゲート電圧をＶＧとすると、次式（２）が成り立ち、式（２）を変形して次式（３）を得る。
【００８０】
ＩＲ＝（ＶＧ−ＶＴ）／Ｒ１００＝（ＶＲ−ＶＴ）／Ｒ１００            …（２）
ＶＲ＝ＩＲ／Ｒ１００＋ＶＴ＝１００μＡ／２ｋΩ＋０．６Ｖ＝０．６５Ｖ…（３）
上記式（３）から、ｎ型ＭＯＳトランジスタＮ１１１に０．６５Ｖを印加すればよい。
【００８１】
以上のように、バイアス電圧発生回路４０１から生成する基準電圧ＶＲは、電圧が変動することのない基準電圧源ＶＲＥＦから抵抗体Ｒ４０１と抵抗体Ｒ４０２により抵抗分割することにより発生している電圧であるため、電圧−電圧変換回路１０１とリングオシレータ２０１で使用している電源ＶＤＤと無関係となり基準電圧ＶＲは一定となる。
【００８２】
さらに、バイアス電圧発生回路４０１により発生した基準電圧ＶＲは、電圧−電圧変換回路１０１に入力され、ｎ型ＭＯＳトランジスタＮ１１１のゲートに印加されている。ｎ型ＭＯＳトランジスタＮ１１１は、ｎ型ＭＯＳトランジスタＮ１１０と共に差動回路１１５を構成しており、差動回路１１５の基準電圧ＶＲとして使用される。一方、ｎ型ＭＯＳトランジスタＮ１１０のゲートには制御電圧ＶＩＮが印加され、ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のソースと接地ＧＮＤ間には抵抗体Ｒ１００が接続されている。互いに接続されたｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のドレインより制御電流ＩＩＮ＝ＩＲ＋ＩＭが生成される。
【００８３】
この制御電流ＩＩＮは、ダイオード接続のｐ型ＭＯＳトランジスタＰ１１０とリングオシレータ２０１のｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３とから構成されるカレントミラー回路２１０によりリングオシレータ２０１にミラー電流として供給される。リングオシレータ２０１は、このミラー電流により制御電流ＩＩＮの大きさに応じた周波数で発振し、出力端子ＶＯから出力ＶＯＵＴを出力する。
【００８４】
電圧制御型発振回路４００の制御電圧ＶＩＮに対する制御電流ＩＩＮとリングオシレータ２０１の発振周波数の関係は、実施の形態１で説明した内容と同様である。同様の理由によって、電圧制御型発振回路４００のリングオシレータ２０１は、制御電圧ＶＩＮが０Ｖから安定して発振することができる。
【００８５】
バイアス電圧発生回路４０１に供給される基準電圧源ＶＲＥＦは、電源電圧の変動がない基準電圧である。電源ＶＤＤは回路に流れる電流によって電源電圧が変動することがある。実施の形態２のバイアス電圧発生回路４０１の基準電圧源ＶＲＥＦは、この変動がない。電圧が変動することのない基準電圧源ＶＲＥＦから抵抗体Ｒ４０１と抵抗体Ｒ４０２により抵抗分割することにより発生している電圧であるため、電圧−電圧変換回路１０１とリングオシレータ２０１で使用している電源ＶＤＤと無関係となり基準電圧ＶＲは一定となる。
【００８６】
したがって、実施の形態1と同様の効果、すなわち電圧−電圧変換回路１０１は、定電流回路を使用せずに制御電圧ＶＩＮがゲートしきい値電圧以下の場合でも電源電圧の値に依存しない制御電流を生成することができる。また、電圧−電圧変換回路１０１を備える電圧制御型発振回路４００は、制御電圧ＶＩＮが０Ｖからリングオシレータ２０１を安定発振させることができる。
【００８７】
（実施の形態３）
図４は、本発明の実施の形態３に係る電圧制御型発振回路の構成を示す図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【００８８】
図４において、電圧制御型発振回路５００は、制御電圧ＶＩＮに応じた制御電流ＩＩＮに変換する電圧−電圧変換回路１０１と、電圧−電圧変換回路１０１により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ２０１と、電圧−電圧変換回路１０１に基準電圧ＶＲを印加するバイアス電圧発生回路５０１とを備えて構成される。
【００８９】
電圧−電圧変換回路１０１のｎ型ＭＯＳトランジスタＮ１１１のゲートには、バイアス電圧発生回路５０１から基準電圧ＶＲが印加されている。
【００９０】
バイアス電圧発生回路５０１は、電源ＶＤＤと接地ＧＮＤの間に接続された基準電圧源５１０から構成される。
【００９１】
以下、上述のように構成された電圧制御型発振回路５００の動作について説明する。基本動作は、実施の形態１と同様であるため説明を省略する。
【００９２】
バイアス電圧発生回路５０１は、電源ＶＤＤと接地ＧＮＤの間に接続されている基準電圧源５１０から基準電圧ＶＲが出力されている。基準電圧源５１０は、電源ＶＤＤと接地ＧＮＤから基準電圧ＶＲを発生したものであり、実施の形態１において図１を用いて説明したような電源ＶＤＤと接地ＧＮＤ間に抵抗体Ｒ３０１とｎ型ＭＯＳトランジスタＮ３１０の順方向ダイオードを接続し基準電圧ＶＲを発生させる方法も含まれている。
【００９３】
バイアス電圧発生回路５０１からの基準電圧ＶＲは、電圧−電圧変換回路１０１に入力され、バイアス電圧発生回路５０１により発生した基準電圧ＶＲは、電圧−電圧変換回路１０１に入力され、ｎ型ＭＯＳトランジスタＮ１１１のゲートに印加されている。ｎ型ＭＯＳトランジスタＮ１１１は、ｎ型ＭＯＳトランジスタＮ１１０と共に差動回路１１５を構成しており、差動回路１１５の基準電圧ＶＲとして使用される。一方、ｎ型ＭＯＳトランジスタＮ１１０のゲートには制御電圧ＶＩＮが印加され、ｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のソースと接地ＧＮＤ間には抵抗体Ｒ１００が接続されている。互いに接続されたｎ型ＭＯＳトランジスタＮ１１０とｎ型ＭＯＳトランジスタＮ１１１のドレインより制御電流ＩＩＮ＝ＩＲ＋ＩＭが生成される。
【００９４】
この制御電流ＩＩＮは、ダイオード接続のｐ型ＭＯＳトランジスタＰ１１０とリングオシレータ２０１のｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３とから構成されるカレントミラー回路２１０によりリングオシレータ２０１にミラー電流として供給される。リングオシレータ２０１は、このミラー電流により制御電流ＩＩＮの大きさに応じた周波数で発振し、出力端子ＶＯから出力ＶＯＵＴを出力する。
【００９５】
電圧制御型発振回路５００の制御電圧ＶＩＮに対する制御電流ＩＩＮとリングオシレータ２０１の発振周波数の関係は、実施の形態１で説明した内容と同様である。同様の理由によって、電圧制御型発振回路５００のリングオシレータ２０１は、制御電圧ＶＩＮが０Ｖから安定して発振することができる。
【００９６】
（実施の形態４）
上記実施の形態１乃至３において使用したリングオシレータ２０１は、どのような構成のものでもよい。
【００９７】
図５は、本発明の実施の形態４に係る電圧制御型発振回路のリングオシレータの構成を示す回路図である。本実施の形態のリングオシレータ６０１を、実施の形態１乃至３のリングオシレータ２０１の代わりに使用してもよい。
【００９８】
図５において、リングオシレータ６０１は、ｎ型ＭＯＳトランジスタＮ２１１とｐ型ＭＯＳトランジスタＰ２１１，Ｐ６１１からなる第１のインバータ６１１と、ｎ型ＭＯＳトランジスタＮ２１２とｐ型ＭＯＳトランジスタＰ２１２，Ｐ６１２からなる第２のインバータ６１２と、ｎ型ＭＯＳトランジスタＮ２１３とｐ型ＭＯＳトランジスタＰ２１３，Ｐ６１３からなる第３のインバータ６１３とがリング状に奇数段接続される。電圧−電圧変換回路１０１のノード１２０は、ｐ型ＭＯＳトランジスタＰ２１１，Ｐ２１２，Ｐ２１３のゲート端子に接続され、第３のインバータ２１３の出力ＶＯＵＴは、第１のインバータ６１１のｎ型ＭＯＳトランジスタＮ２１１及びｐ型ＭＯＳトランジスタＰ６１１のゲート端子に帰還される。
【００９９】
図５のリングオシレータ６０１は、第１乃至第３インバータ６１１〜６１３がリング状に３段接続されており、ｐ型ＭＯＳトランジスタＰ６１１とｐ型ＭＯＳトランジスタＰ６１２とｐ型ＭＯＳトランジスタＰ６１３のソースに対し、それぞれｐ型ＭＯＳトランジスタＰ２１１とｐ型ＭＯＳトランジスタＰ２１２とｐ型ＭＯＳトランジスタＰ２１３のドレインから動作電流が供給され、その動作電流の大きさにより発振周波数が変化するリングオシレータである。
【０１００】
図５に示すリングオシレータ６０１を用いても、本発明による電圧制御型発振回路を実現することができる。
【０１０１】
（実施の形態５）
上記実施の形態１乃至４は、電圧変換回路を電圧制御型発振回路に適用した例であるが、本発明の電圧変換回路は、電圧制御型発振回路に限らず、定電流回路を使用せずに電源電圧の値に依存しない制御電流を生成する回路であれば、どのような回路にも適用可能である。
【０１０２】
実施の形態５は、本発明の電圧変換回路をレベルシフト回路に適用した例である。
【０１０３】
図６は、本発明の実施の形態５に係る半導体回路の構成を示す図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
【０１０４】
図６において、半導体回路７００は、制御電圧ＶＩＮに応じた制御電流ＩＩＮに変換する電圧−電圧変換回路１０１と、電圧−電圧変換回路１０１により生成された制御電流ＩＩＮをレベルシフトするレベルシフト回路７０１と、電圧−電圧変換回路１０１に基準電圧ＶＲを印加するバイアス電圧発生回路３０１とを備えて構成される。
【０１０５】
電圧−電圧変換回路１０１のｎ型ＭＯＳトランジスタＮ１１１のゲートには、バイアス電圧発生回路３０１から基準電圧ＶＲが印加されている。
【０１０６】
半導体回路７００は、例えば入出力回路に使用される。
【０１０７】
電圧−電圧変換回路１０１は、生成した制御電流ＩＩＮの大きさにより電源ＶＤＤからＩＩＮ×Ｒ３０１により生成する電位差を変化させレベルシフト回路７０１の出力電圧を変化させる。
【０１０８】
レベルシフト回路７０１は、ｐ型ＭＯＳトランジスタＰ７１０と、ｐ型ＭＯＳトランジスタＰ７１０に直列接続されたｎ型ＭＯＳトランジスタＮ７１０と、ｎ型ＭＯＳトランジスタＮ７１０のゲート及びドレインに共通接続されたｎ型ＭＯＳトランジスタＮ７１１と、電源ＶＤＤとｎ型ＭＯＳトランジスタＮ７１１間に接続された抵抗体Ｒ７０１とから構成される。
【０１０９】
電圧−電圧変換回路１０１のノード１２０は、レベルシフト回路７０１のｐ型ＭＯＳトランジスタＰ７１０のゲート端子に接続され、電圧−電圧変換回路１０１のｐ型ＭＯＳトランジスタＰ１１０とレベルシフト回路７０１のｐ型ＭＯＳトランジスタＰ７１０は、カレントミラー回路７２０を構成する。
【０１１０】
また、レベルシフト回路７０１のｎ型ＭＯＳトランジスタＮ７１０とｎ型ＭＯＳトランジスタＮ７１１は、カレントミラー回路７３０を構成する。
【０１１１】
以下、上述のように構成された半導体回路７００の動作について説明する。電圧−電圧変換回路１０１及びバイアス電圧発生回路３０１の動作は、実施の形態１と同様である。
【０１１２】
電圧−電圧変換回路１０１のｐ型ＭＯＳトランジスタＰ１１０とレベルシフト回路７０１のｐ型ＭＯＳトランジスタＰ７１０とから構成されるカレントミラー回路７２０によりｐ型ＭＯＳトランジスタＰ１１０の制御電流ＩＩＮがｎ型ＭＯＳトランジスタＮ７１０にミラー電流として供給される。
【０１１３】
さらに、レベルシフト回路７０１のｎ型ＭＯＳトランジスタＮ７１０とｎ型ＭＯＳトランジスタＮ７１１とから構成されるカレントミラー回路７３０によりｎ型ＭＯＳトランジスタＮ７１０の制御電流ＩＩＮがｎ型ＭＯＳトランジスタＮ７１１にミラー電流として供給される。これにより、抵抗体Ｒ７０１に制御電流ＩＩＮが流れ、出力端子ＶＯＵＴには、次式（４）に示すように電源ＶＤＤよりもＩＩＮ×Ｒ７０１低い電圧が生じている。
【０１１４】
ＶＯＵＴ＝ＶＤＤ−ＩＩＮ×Ｒ７０１    …（４）
例えば、初期状態として制御電圧ＶＩＮ＝０Ｖとすると、ＩＩＮ＝ＩＲの電流が抵抗体Ｒ７０１に流れるためレベルシフト回路７０１のＶＯＵＴの初期電圧は最大値をとり、式（４）から次式（５）となる。
【０１１５】
ＶＯＵＴ＝ＶＤＤ−ＩＩＮ×ＩＲ        …（５）
次に、制御電圧ＶＩＮが上昇すると制御電流ＩＩＮが増加し、ＩＩＮ×ＩＲにより発生する電位差が増加するため、接地ＧＮＤに対するＶＯＵＴ電位は低下する。
【０１１６】
したがって、制御電圧ＶＩＮ＝０Ｖの状態では、抵抗体Ｒ７０１の製造上の絶対値ばらつきによりレベルシフト回路７０１のＶＯＵＴの電圧値にばらつきが発生するが、上記のように制御電圧ＶＩＮ＝０Ｖの場合のＶＯＵＴを所望の電位より高く設定し、制御電圧ＶＩＮを上昇させる。このことにより、ＶＯＵＴを所望の電位まで低下させそのときの制御電圧ＶＩＮを固定する。これにより最終的に得られるＶＯＵＴの絶対値精度を高めることができる。
【０１１７】
このように、実施の形態５によれば、半導体回路７００は、上記電圧−電圧変換回路１０１と、電圧−電圧変換回路１０１により生成された制御電流ＩＩＮをレベルシフトするレベルシフト回路７０１とを備えているので、複雑高価な定電流回路を使用せずに制御電圧ＶＩＮが、０Ｖを含むゲートしきい値電圧以下の場合でも電源電圧の値に依存しない制御電流ＩＩＮを生成することができる。上述したように、制御電圧ＶＩＮ＝０Ｖの場合のＶＯＵＴを所望の電位より高く設定し、制御電圧ＶＩＮを上昇させることにより、最終的に得られるＶＯＵＴの絶対値精度を高めることができる。
【０１１８】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記実施の形態１乃至４は、電圧制御型発振回路の場合であり、実施の形態５はレベルシフト回路を含む半導体回路の例であるが、制御電圧を制御電流に変換する電圧変換回路を備える全ての半導体回路、それを用いたＰＬＬ回路などの場合も同様の効果を得ることができる。
【０１１９】
また、上記各実施の形態では電圧制御型発振回路という名称を用いたが、これは説明の便宜上であり、電圧制御型発振器、半導体集積回路装置、電圧−電流変換回路、レベル変換回路等であってもよいことは勿論である。
【０１２０】
さらに、上記電圧変換回路、電圧制御型発振回路を構成する各回路部、例えばリング発振器の種類、数及び接続方法などは前述した実施の形態に限られない。
【０１２１】
また、ＭＯＳトランジスタの種類、極性は上記各実施の形態のものに限定されるものではない。例えば、各回路においてｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの極性を全て逆に構成してもよい（但し電源構成は異なる）することも可能である。
【０１２２】
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
【０１２３】
例えば、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタをＳＯＩ構造のシリコン基板上に形成すると、ラッチアップを起こさないという利点がある。さらに、全てのＭＯＳトランジスタがＳＯＩ構造のシリコン基板上に形成された半導体集積回路に対して、実施することも可能である。
【産業上の利用可能性】
【０１２４】
本発明に係る電圧制御型発振回路及び電圧変換回路は、ＰＬＬ半導体集積回路に使用される電圧制御型発振器として利用することが可能である。また、電圧制御型発振器に限らず、レベルシフト回路又は入出力回路など半導体回路のさまざまな回路要素にも広く適用され得るものである。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態１に係る電圧制御型発振回路の構成を示す図
【図２】上記実施の形態１に係る電圧制御型発振回路の制御電圧に対する制御電流とリングオシレータの発振周波数の関係を示す発振周波数特性図
【図３】本発明の実施の形態２に係る電圧制御型発振回路の構成を示す図
【図４】本発明の実施の形態３に係る電圧制御型発振回路の構成を示す図
【図５】本発明の実施の形態４に係る電圧制御型発振回路のリングオシレータの構成を示す回路図
【図６】本発明の実施の形態５に係る半導体回路の構成を示す図
【図７】従来の電圧制御型発振器の回路図
【図８】従来の電圧制御型発振器の定電流源の構成を示す回路図
【図９】従来の電圧制御型発振器の発振周波数の特性を示す図
【符号の説明】
【０１２６】
１００，４００，５００  電圧制御型発振回路
１０１  電圧−電圧変換回路
１１５  差動回路
１２０  ノード
２０１，６０１  リングオシレータ
２１０，７２０，７３０  カレントミラー回路
２１１，６１１  第１のインバータ
２１２，６１２  第２のインバータ
２１３，６１３  第３のインバータ
３０１  バイアス電圧発生回路
５１０  基準電圧源
７００  半導体回路
Ｎ１１０，Ｎ１１１，Ｎ２１１，Ｎ２１２，Ｎ２１３，Ｎ３１０，Ｎ７１０，Ｎ７１１  ｎ型ＭＯＳトランジスタ
Ｐ１１０，Ｐ２１１，Ｐ２１２，Ｐ２１３，Ｐ６１１，Ｐ６１２，Ｐ６１３，Ｐ７１０  ｐ型ＭＯＳトランジスタ
Ｒ１００，Ｒ３０１，Ｒ４０１，Ｒ４０２，Ｒ７０１  抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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