(57)【要約】【課題】高速動作に適し、且つピーク検出の精度を向上できるピークホールド回路を提供する。【解決手段】第１ピークホールド回路２０ａは、入力信号Ｖｉｎが供給される入力トランジスタＱ１と、入力信号Ｖｉｎのピーク値をホールドするコンデンサＣ１と、コンデンサＣ１の保持電圧が供給されるオペアンプ２６と、補正用トランジスタＱ２とを備える。また、入力トランジスタＱ１に流れる電流を検出する電流検出回路３０と、電流検出回路３０において検出された電流のピーク値をホールドし、電流Ｉｐとして補正用トランジスタＱ２に供給するピーク電流ホールド回路３５とを備える。【選択図】図４
2010011141.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド部と、
前記保持容量にホールドされた保持電圧が供給されるオペアンプと、前記オペアンプの出力信号が供給されソース又はエミッタが前記オペアンプの入力端子に接続される補正用トランジスタとを含み、前記保持電圧を補正する補正回路と、を備えるピークホールド回路において、
前記入力トランジスタに流れる電流を検出する電流検出回路と、
前記電流検出回路において検出された電流のピーク値をピーク電流としてホールドし、そのピーク電流を前記補正用トランジスタに供給するピーク電流ホールド回路と、
を備えることを特徴とするピークホールド回路。
【請求項２】
前記ピークホールド部は、前記保持容量に並列に接続され、第１ドループ電流を流す第１電流源を含み、
前記電流検出回路は、前記入力トランジスタのドレイン又はコレクタに接続されるカレントミラー回路を含み、
前記ピーク電流ホールド回路は、
前記カレントミラー回路から供給される電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路から供給される電圧に基づいて、前記電流検出回路において検出された電流のピーク値に対応する電圧をホールドするピーク電流保持容量と、前記ピーク電流保持容量に並列に接続され、第２ドループ電流を流す第２電流源とを含むホールド回路と、
前記ホールド回路から供給される電圧を電流に変換して前記補正用トランジスタに供給する電圧電流変換回路と、
を含むことを特徴とする請求項１に記載のピークホールド回路。
【請求項３】
前記第２電流源は、前記入力信号と前記保持電圧との電位差が急激に大きくなるときに外部から入力される制御信号に応じて、前記第２ドループ電流を前記第１ドループ電流よりも大きく設定するとともに、その所定時間経過後に外部から入力される制御信号に応じて、前記第２ドループ電流を前記第１ドループ電流と等しくなるように設定することを特徴とする請求項２に記載のピークホールド回路。
【請求項４】
前記ピーク電流ホールド回路は、前記電流電圧変換回路から出力される電圧を、ローパスフィルタを介して前記ホールド回路に供給することを特徴とする請求項２に記載のピークホールド回路。
【請求項５】
前記ピーク電流ホールド回路は、前記電流電圧変換回路と前記ホールド回路との間に設けられるサンプルホールド回路を含み、
前記サンプルホールド回路は、
前記電流電圧変換回路から供給される電圧をホールドするサンプルホールド容量と、
前記電流電圧変換回路と前記ホールド回路とを接離する第１スイッチと、
前記サンプルホールド容量と前記ホールド回路とを接離する第２スイッチと、を含み、
前記入力信号と前記保持容量の保持電圧との電位差が急激に大きくなるときに外部から入力される制御信号に応じて、前記第１スイッチをオフして前記電流電圧変換回路と前記ホールド回路とを切断し、前記サンプルホールド容量にホールドされた電圧を前記ホールド回路に供給するとともに、
前記入力信号と前記保持容量の保持電圧との電位差が小さくなる定常状態に移行後に外部から入力される制御信号に応じて、前記第１スイッチをオンして前記電流電圧変換回路と前記ホールド回路とを接続し、且つ前記第２スイッチをオフして前記サンプルホールド容量と前記ホールド回路とを切断することを特徴とする請求項２に記載のピークホールド回路。
【請求項６】
前記ピークホールド部は、前記保持容量に並列に接続され、第１ドループ電流を流す第１電流源を含み、
前記ピーク電流ホールド回路は、
第２ドループ電流を流す第２電流源と、
前記第２電流源の第２ドループ電流が供給され、前記保持容量の保持電圧の急激な信号変化を検出して前記第２ドループ電流をブーストし、そのブースト電流を前記ホールド回路に供給するドループブースト回路と、を含むことを特徴とする請求項１に記載のピークホールド回路。
【請求項７】
前記入力信号を反転させて反転信号を生成する反転回路と、
前記入力トランジスタと同一の素子サイズを有し、前記反転回路から前記反転信号がゲート又はベースに供給されるコピートランジスタと、
前記反転信号のピーク値をホールドし、前記保持容量に接続されるコピー保持容量と、を含む放電キャンセル回路をさらに備えることを特徴とする請求項１〜６のいずれか１つに記載のピークホールド回路。
【請求項８】
入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド回路において、
前記入力信号を反転させて反転信号を生成する反転回路と、
前記入力トランジスタと同一の素子サイズを有し、前記反転回路から前記反転信号がゲート又はベースに供給されるコピートランジスタと、
前記反転信号のピーク値をホールドし、前記保持容量に接続されるコピー保持容量と、を含む放電キャンセル回路を備えることを特徴とするピークホールド回路。
【請求項９】
入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド回路において、
前記保持容量にホールドされた保持電圧のピーク値をホールドする第２のピークホールド部を備えることを特徴とするピークホールド回路。
【請求項１０】
前記入力トランジスタは第１導電型のトランジスタであり、
前記第２のピークホールド部は、
前記保持容量にホールドされた保持電圧が供給される前記第１導電型と異なる第２導電型のシフト用トランジスタを含み、前記保持電圧よりも前記シフト用トランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧分だけシフトさせたシフト電圧を生成するソースフォロワ回路又はエミッタフォロワ回路と、
前記シフト電圧が供給される第２入力トランジスタと、
前記第２入力トランジスタのソース又はエミッタに接続されて前記シフト電圧のピーク値をホールドする第２保持容量と、を含むことを特徴とする請求項９に記載のピークホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピークホールド回路に関するものである。
【背景技術】
【０００２】
入力信号のピーク値（ここでは、最大値）に応じた出力信号を生成する従来のピークホールド回路としては、図２２及び図２３に示すものが知られている。
図２２に示すピークホールド回路１５０では、電圧信号である入力信号Ｖｉｎがオペアンプ１５１の反転入力端子に供給される。このオペアンプ１５１の出力端子は、チャージポンプとして機能するＰチャネルＭＯＳトランジスタＱ３０のゲートに接続されている。
【０００３】
トランジスタＱ３０は、そのソースが高電位電源ＶＤＤに接続され、ドレインが保持容量としてのコンデンサＣを介してグランドに接続されている。このコンデンサＣには、該コンデンサＣの保持電圧のドループレート（減少率）を制御するための電流源１５２が並列に接続されている。トランジスタＱ３０とコンデンサＣとの間のノードＮは、バッファ回路１５３を介して出力端子に接続されている。そして、コンデンサＣにホールドされた入力信号Ｖｉｎのピーク値が上記出力端子から出力信号Ｖｏｕｔとして出力される。
【０００４】
このように構成されたピークホールド回路１５０では、入力信号ＶｉｎがコンデンサＣ１の保持電圧（ノードＮの電位）よりも高くなると上記トランジスタＱ３０がオンされ、コンデンサＣに充電電流が流れてコンデンサＣが充電される。このコンデンサＣ１の保持電圧が入力信号Ｖｉｎと同電位になると、コンデンサＣへの充電が停止される。そして、入力信号ＶｉｎがコンデンサＣの電圧よりも低くなるとトランジスタＱ３０がオフされ、コンデンサＣはオペアンプ１５１と切り離される。これにより、コンデンサＣにそのときの保持電圧、すなわち入力信号Ｖｉｎのピーク値がホールドされ、このピーク電圧が出力信号Ｖｏｕｔとして出力端子から出力される。また、再度、入力信号ＶｉｎがコンデンサＣ１の保持電圧よりも高くなるとトランジスタＱ３０がオンされ、コンデンサＣが充電されてピーク値が更新される。このピークホールド回路１５０では、オペアンプ１５１及びトランジスタＱ３０によってフィードバックループが形成され、常に入力信号Ｖｉｎと出力信号Ｖｏｕｔ（コンデンサＣ１の保持電圧）とが比較されるため、ピーク検出の精度が高い。なお、コンデンサＣの保持電圧は、ホールド期間中に電流源１５２のドループ電流Ｉｄによって徐々に放電される。
【０００５】
次に、図２３に示すピークホールド回路１６０では、電圧信号である入力信号ＶｉｎがＮＰＮトランジスタからなる入力トランジスタＱ３１のベースに供給される。入力トランジスタＱ３１は、そのコレクタが高電位電源ＶＤＤに接続され、エミッタが保持容量としてのコンデンサＣ１を介してグランドに接続されている。このコンデンサＣ１には、該コンデンサＣ１の保持電圧のドループレートを制御するための電流源１６１が並列に接続されている。入力トランジスタＱ３１とコンデンサＣ１との間のノードＮ１は、オペアンプ１６６の非反転入力端子に接続されている。
【０００６】
オペアンプ１６６の出力信号は、ＮＰＮトランジスタからなる補正用トランジスタＱ３２のベースに供給されるとともに、出力端子から出力信号Ｖｏｕｔとして外部に出力される。補正用トランジスタＱ３２は、そのコレクタが高電位電源ＶＤＤに接続され、エミッタが電流源１６７を介してグランドに接続されている。補正用トランジスタＱ３２のエミッタと電流源１６７との間のノードＮ２は、オペアンプ１６６の反転入力端子に接続されている。なお、これらオペアンプ１６６、補正用トランジスタＱ３２及び電流源１６７は、コンデンサＣ１の保持電圧を入力信号Ｖｉｎのピーク値と略同電位に補正する補正回路１６５として機能する。
【０００７】
このように構成されたピークホールド回路１６０では、入力信号Ｖｉｎが入力トランジスタＱ３１に入力されると、その入力信号Ｖｉｎよりもダイオード順方向電圧分だけ低い電位までコンデンサＣが充電される。そして、入力信号ＶｉｎとコンデンサＣ１の保持電圧（ノードＮ１の電位）との電位差がダイオード順方向電圧よりも低くなると、入力トランジスタＱ３１のベース・エミッタ間に形成されるダイオードがオフされる。このため、コンデンサＣ１への充電は行われず、コンデンサＣ１は入力トランジスタＱ３１と切り離される。これにより、コンデンサＣ１にそのときの電圧が保持電圧としてホールドされる。ここで、このコンデンサＣ１の保持電圧は、入力信号Ｖｉｎのピーク値よりもダイオード順方向電圧分だけ低い電圧である。このため、このピークホールド回路１６０においては、上記コンデンサＣ１にホールドされた保持電圧を補正回路１６５に入力する。そして、この補正回路１６５において、上記保持電圧を入力信号Ｖｉｎのピーク値と略同電位になるように補正した上で、その補正後の電圧を出力信号Ｖｏｕｔとして出力するようにしている。すなわち、入力トランジスタＱ３１と同一の素子サイズを有する補正用トランジスタＱ３２とオペアンプ１６６とで形成されるフィードバックループによって、ノードＮ１とノードＮ２とが同電位になるように制御される。これにより、トランジスタＱ３２のベース電圧がノードＮ２の電圧（ノードＮ１の電圧）よりもダイオード順方向電圧分だけ高い電圧となる。この結果、コンデンサＣ１にホールドされた保持電圧が入力信号Ｖｉｎのピーク値と略同電位に補正されて出力信号Ｖｏｕｔとして出力される。
【０００８】
このようなピークホールド回路１５０，１６０は、入力信号の振幅が一定でないアナログ回路において、入力信号のピーク値を検出することにより、入力信号のエンベロープを検出できたり、増幅回路の最適なゲイン制御を行うことができたりする。そのため、様々な回路に用いられている。なお、このようなピークホールド回路としては、例えば特許文献１が知られている。
【特許文献１】特開平５−１２６８６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記ピークホールド回路１５０，１６０には、それぞれ以下の問題点がある。
図２２に示したピークホールド回路１５０では、ピーク検出をするために、入力信号Ｖｉｎと前回のピーク値（コンデンサＣの保持電圧）との大小関係を比較し、その大小関係に応じた信号によってトランジスタＱ３０をオンさせる必要がある。このため、このようなフィードバックループによってコンデンサＣを充電させるためには時間を要する。そして、このようなフィードバックループに起因して追従性に限界があるため、入力信号Ｖｉｎが高速信号になるとピーク値を確実にホールドできなくなるという問題が生じる。詳述すると、入力信号Ｖｉｎが高速信号になると、入力信号ＶｉｎがコンデンサＣの保持電圧よりも大きくなってトランジスタＱ３０をオンさせる期間が短くなる。このとき、例えば上記フィードバックループに起因してトランジスタＱ３０をオンさせるタイミングが遅延すると、コンデンサＣによる充電時間が短縮し、入力信号Ｖｉｎのピーク値をホールドする前にピーク検出動作が終了してしまう。この結果、入力信号Ｖｉｎのピーク値を確実にホールドできなくなるという問題が生じる。
【００１０】
これに対して、図２３に示したピークホールド回路１６０では、トランジスタＱ３１及びコンデンサＣ１という単純な回路構成によってピーク検出を行っているため、応答速度が速い。従って、このピークホールド回路１６０は高速動作に適している。しかし、上述したように、トランジスタＱ３１及びコンデンサＣ１のみによってホールドされた電圧は、実際の入力信号Ｖｉｎのピーク値よりもダイオード順方向電圧分だけ低くなるため、ピーク検出の精度が低い。そこで、図２３に示す補正回路１６５によって、コンデンサＣ１の保持電圧における上記ダイオード順方向電圧分のずれ分を補正している。しかしながら、上記ピークホールド回路１６０では、入力トランジスタＱ３１及び補正用トランジスタＱ３２とのバイアス条件が一致しないことに起因して、トランジスタＱ３１，Ｑ３２のベース・エミッタ間電圧にずれが生じてしまう。このずれによって補正回路１６５による保持電圧の補正精度が低下し、出力信号Ｖｏｕｔがそのまま影響を受け、結果的にピーク検出の精度が悪くなるという問題がある。
【００１１】
なお、入力信号Ｖｉｎの最大値を保持するピークホールド回路に限らず、入力信号の最小値（ピーク値）を保持するピークホールド回路においても同様の問題が発生する。
本発明は上記問題点を解決するためになされたものであって、その目的は、高速動作に適し、且つピーク検出の精度を向上できるピークホールド回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載のピークホールド回路は、前記入力トランジスタに流れる電流を検出する電流検出回路と、前記電流検出回路において検出された電流のピーク値をピーク電流としてホールドし、そのピーク電流を前記補正用トランジスタに供給するピーク電流ホールド回路と、を備える。
【００１３】
上記構成によれば、電流検出回路にて検出された電流のピーク値（ピーク電流）がピーク電流ホールド回路によって補正用トランジスタに供給される。さらに、上記ピーク電流はピーク電流ホールド回路によってホールドされ、補正用トランジスタに供給され続ける。ここで、入力トランジスタに流れる電流は、ピーク検出時に保持容量に流れる充電電流がピーク値になるときにピーク値となるため、上記ピーク電流は、ピーク検出時に入力トランジスタに流れる電流と等しくなる。従って、ピーク検出時、すなわち保持容量にホールドされている保持電圧を保持したときに入力トランジスタに流れる電流が補正用トランジスタに供給され続けることになる。これにより、補正用トランジスタのバイアス条件を、ピーク検出時に限らずそのピーク検出後のホールド期間においても、ピーク検出時における入力トランジスタのバイアス条件に略一致させることができる。この結果、補正用トランジスタのベース・エミッタ間電圧又はゲート・ソース間電圧を、ピーク検出時における入力トランジスタのそれと略一致させることができる。このため、補正回路における保持電圧のピーク値の補正精度を向上させることができ、ひいてはピーク検出の精度を向上させることができる。このように、元々高速動作に適するピークホールド回路のピーク検出の精度を向上させることができるため、高速応答及び高精度のピークホールド回路を実現することができる。
【００１４】
請求項２に記載のピークホールド回路は、前記ピークホールド部は、前記保持容量に並列に接続され、第１ドループ電流を流す第１電流源を含み、前記電流検出回路は、前記入力トランジスタのドレイン又はコレクタに接続されるカレントミラー回路を含み、
前記ピーク電流ホールド回路は、前記カレントミラー回路から供給される電流を電圧に変換する電流電圧変換回路と、前記電流電圧変換回路から供給される電圧に基づいて、前記電流検出回路において検出された電流のピーク値に対応する電圧をホールドするピーク電流保持容量と、前記ピーク電流保持容量に並列に接続され、第２ドループ電流を流す第２電流源とを含むホールド回路と、前記ホールド回路から供給される電圧を電流に変換して前記補正用トランジスタに供給する電圧電流変換回路と、を含む。
【００１５】
上記構成によれば、電流電圧変換回路において、カレントミラー回路から供給される電流が電圧に変換される。また、ホールド回路において電流検出回路で検出された電流のピーク値（ピーク電流）に対応する電圧が保持され、電圧電流変換回路においてピーク電流に対応する電圧が電流（ピーク電流）に変換されて補正用トランジスタに供給される。
【００１６】
請求項３に記載のピークホールド回路は、前記第２電流源は、前記入力信号と前記保持電圧との電位差が急激に大きくなるときに外部から入力される制御信号に応じて、前記第２ドループ電流を前記第１ドループ電流よりも大きく設定するとともに、その所定時間経過後に外部から入力される制御信号に応じて、前記第２ドループ電流を前記第１ドループ電流と等しくなるように設定する。
【００１７】
上記構成によれば、例えば入力信号の立ち上がり時に、第２ドループ電流が第１ドループ電流よりも大きくなるように設定される。これにより、入力信号の立ち上がり時に発生するおそれのある保持容量に流れる充電電流（入力トランジスタに流れる電流）のオーバーシュートに伴ってピーク電流ホールド回路にてホールドされるピーク電流がオーバーシュートした場合であっても、第１ドループ電流よりも大きく設定された第２ドループ電流によって、上記ピーク電流のオーバーシュート分を迅速に放電（低下）させることができる。従って、オーバーシュートしたピーク電流を迅速に正常値（理想値）に戻すことができる。また、ピーク電流が正常値に戻る所定時間経過後に、第２ドループ電流が第１ドループ電流と等しくなるように設定されるため、補正用トランジスタのバイアス条件を、ピーク検出時における入力トランジスタのバイアス条件に略一致させることができる。
【００１８】
請求項４に記載のピークホールド回路は、前記ピーク電流ホールド回路は、前記電流電圧変換回路から出力される電圧を、ローパスフィルタを介して前記ホールド回路に供給する。
【００１９】
上記構成によれば、電流電圧変換回路の出力電圧がローパスフィルタを介してホールド回路に供給される。このローパスフィルタによって、例えば入力信号の立ち上がり時に発生するおそれのある充電電流のオーバーシュートに伴う上記出力電圧における急激な変化が吸収される。このため、ピーク電流保持容量に流れる充電電流が、オーバーシュートの発生している充電電流に比べて低くなる。従って、上記ピーク電流にオーバーシュートが発生することを抑制することができる。
【００２０】
請求項５に記載のピークホールド回路は、前記ピーク電流ホールド回路は、前記電流電圧変換回路と前記ホールド回路との間に設けられるサンプルホールド回路を含み、前記サンプルホールド回路は、前記電流電圧変換回路から供給される電圧をホールドするサンプルホールド容量と、前記電流電圧変換回路と前記ホールド回路とを接離する第１スイッチと、前記サンプルホールド容量と前記ホールド回路とを接離する第２スイッチと、を含み、前記入力信号と前記保持容量の保持電圧との電位差が急激に大きくなるときに外部から入力される制御信号に応じて、前記第１スイッチをオフして前記電流電圧変換回路と前記ホールド回路とを切断し、前記サンプルホールド容量にホールドされた電圧を前記ホールド回路に供給するとともに、前記入力信号と前記保持容量の保持電圧との電位差が小さくなる定常状態に移行後に外部から入力される制御信号に応じて、前記第１スイッチをオンして前記電流電圧変換回路と前記ホールド回路とを接続し、且つ前記第２スイッチをオフして前記サンプルホールド容量と前記ホールド回路とを切断する。
【００２１】
上記構成によれば、例えば入力信号の立ち上がり時に、第１スイッチがオフされることで電流電圧変換回路とホールド回路との接続が切断される。これにより、入力信号の立ち上がり時に入力トランジスタに流れる電流のオーバーシュートが発生したとしても、そのオーバーシュートの発生した電流がピーク電流ホールド回路に供給されることを抑制することができる。従って、ピーク電流ホールド回路にてホールドされるピーク電流のオーバーシュートの発生を効果的に抑制することができる。また、入力信号と保持電圧との電位差が小さくなって定常状態に移行すると、第１スイッチがオンされることで電流電圧変換回路とホールド回路とが接続され、定常状態移行後におけるピーク検出時のピーク電流（正常値）がピーク電流ホールド回路によってホールドされて補正用トランジスタに供給される。これにより、定常状態移行後に迅速に、補正回路における補正精度を向上させることができる。さらに、定常状態移行後に、第２スイッチをオフすることでサンプルホールド容量をホールド回路から切り離すようにした。これにより、電流電圧変換回路からホールド回路に供給される電圧の追従性を向上させることができるため、ホールド回路において精度良くピーク電流を保持することができる。
【００２２】
請求項６に記載のピークホールド回路によれば、前記ピークホールド部は、前記保持容量に並列に接続され、第１ドループ電流を流す第１電流源を含み、前記ピーク電流ホールド回路は、第２ドループ電流を流す第２電流源と、前記第２電流源の第２ドループ電流が供給され、前記保持容量の保持電圧の急激な信号変化を検出して前記第２ドループ電流をブーストし、そのブースト電流を前記ホールド回路に供給するドループブースト回路と、を含む。
【００２３】
上記構成によれば、ドループブースト回路において、保持容量の保持電圧（入力信号）の急激な信号変化が検出されると、第２ドループ電流が増加（ドループ）される。これにより、例えば入力信号の立ち上がり時に保持容量に流れる充電電流にオーバーシュートが発生したとしても、そのオーバーシュートした分、第２ドループ電流がブーストされることでその第２ドループ電流によって、ピーク電流保持容量に流れる充電電流のオーバーシュート分をキャンセルすることができる。従って、ピーク電流ホールド回路にてホールドされるピーク電流のオーバーシュートの発生を抑制することができる。
【００２４】
請求項７，８に記載のピークホールド回路によれば、前記入力信号を反転させて反転信号を生成する反転回路と、前記入力トランジスタと同一の素子サイズを有し、前記反転回路から前記反転信号がゲート又はベースに供給されるコピートランジスタと、前記反転信号のピーク値をホールドし、前記保持容量に接続されるコピー保持容量と、を含む放電キャンセル回路をさらに備える。
【００２５】
入力信号が高速信号である場合には、その立ち上がり及び立ち下がりが高速であるため、例えば入力信号の立ち下がり時に、保持容量から入力トランジスタの寄生容量に放電電流が流れ、保持容量に充電されている電荷が上記寄生容量を通じて放電されてしまうことがある。このとき、保持容量が小さいと、上記放電によって保持容量にホールドされた保持電圧が大幅に低下してしまう。この保持電圧の低下がそのままピークホールド回路の出力信号の信号レベルに影響を及ぼすため、結果的にピーク検出の精度が低下することになる。
【００２６】
これに対して、上記請求項７，８の構成によれば、入力信号が反転回路によって反転され、その反転信号がコピートランジスタに供給され、その反転信号のピーク値がコピー保持容量にホールドされる。このとき、コピートランジスタは、入力トランジスタと同一の素子サイズを有するため、その寄生容量も入力トランジスタのそれと略同一になる。従って、コピー保持容量は、入力トランジスタの寄生容量と略同一のコピートランジスタの寄生容量を通して充放電される。このため、保持容量から入力トランジスタの寄生容量に放電電流が流れるときに、その放電電流と同等の充電電流がコピー保持容量に流れ、その充電電流がコピー保持容量を通じて保持容量に供給される。この充電電流によって、上記放電流によって保持容量から放電される電荷分を補充することができるため、放電電流による影響をキャンセルすることができる。その結果、ピーク検出の精度を向上させることができる。
【００２７】
請求項９に記載のピークホールド回路によれば、入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド回路において、前記保持容量にホールドされた保持電圧のピーク値をホールドする第２のピークホールド部を備える。
【００２８】
上記構成によれば、保持容量にホールドされた保持電圧が第２のピークホールド部に供給され、その第２のピークホールド部において、保持電圧のピーク値がホールドされる。ここで、上記放電電流による放電によって保持電圧が低下し、さらに保持容量への充放電が繰り返されることで上記保持電圧が増減を繰り返したとしても、その増減の変化量は入力信号の変化量に比べると小さい。このため、変化量の小さい保持電圧が供給される第２のピークホールド部においては、上述したような放電電流による放電の影響が小さくなる。従って、第２のピークホールド部にホールドされた電圧のレベルが変動することを抑制することができる。ひいては、ピーク検出の精度を向上させることができる。
【００２９】
請求項１０に記載のピークホールド回路によれば、前記入力トランジスタは第１導電型のトランジスタであり、前記第２のピークホールド部は、前記保持容量にホールドされた保持電圧が供給される前記第１導電型と異なる第２導電型のシフト用トランジスタを含み、前記保持電圧よりも前記シフト用トランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧分だけシフトさせたシフト電圧を生成するソースフォロワ回路又はエミッタフォロワ回路と、前記シフト電圧が供給される第２入力トランジスタと、前記第２入力トランジスタのソース又はエミッタに接続されて前記シフト電圧のピーク値をホールドする第２保持容量と、を含む。
【００３０】
上記構成によれば、保持電圧がソースフォロワ回路又はエミッタフォロワ回路を介して第２入力トランジスタに供給される。これにより、入力信号のピーク値から入力トランジスタによってシフトされた分を、シフト用トランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧分だけ補正した上で、第２入力トランジスタに供給することができる。従って、第２のピークホールド部を設けることによって、入力信号のピーク値からのシフト量が増大してしまうことを抑制することができる。
【発明の効果】
【００３１】
以上説明したように、ピークホールド回路によれば、高速動作に適し、且つピーク検出の精度を向上できるという効果を奏する。
【発明を実施するための最良の形態】
【００３２】
（第１実施形態）
以下、ＤＶＤ（Digital Versatile Disc）等の光ディスクに対してデータの記録及び再生を行う光ディスク装置に設けられるＡＰＣ（Auto Power Controller）回路に本発明のピークホールド回路を適用した第１実施形態を図１〜図５に従って説明する。ここで、ＡＰＣ回路は、フォトディテクタにより検出されるレーザ光レベルと予め設定された目標値との差分をとって、その差分に応じてレーザドライバからの駆動電流を増減させることで、レーザダイオードからのレーザパワーを目標値に維持するための回路である。なお、本実施形態では、光ディスクへのデータの記録時においてＡＰＣを行うための回路について説明する。
【００３３】
図１に示すように、光ピックアップ１０内のレーザダイオードＬＤは、ＬＤドライバ１１から供給される駆動電流に基づいて、光ディスクへの情報の記録を行うためのレーザ光を出射する。ここで、レーザダイオードＬＤの駆動方式としては、図２に示すマルチパルス方式が採用される。すなわち、図２に示すように、レーザダイオードＬＤは、ピークパワーＰｐとバイアスパワーＰｂを繰り返し発生することで、ピットマークを形成する。また、レーザダイオードＬＤは、イレースパワーＰｅを発生することで、スペースを形成する。
【００３４】
図１に示すように、フォトディテクタＰＤは、レーザダイオードＬＤから光ディスクに対して出射されたレーザ光の一部を受光し、この受光光量に比例した受光電流（フロントモニタ信号）を生成する。このフォトディテクタＰＤは、生成したフロントモニタ信号をプリアンプ１２に出力する。プリアンプ１２は、フォトディテクタＰＤからのフロントモニタ信号を電圧信号に変換し、その電圧信号を差動出力アンプ１３に出力する。
【００３５】
差動出力アンプ１３は、プリアンプ１２から入力される電圧信号を、その電圧信号の非反転信号及び反転信号からなる差動信号に変換する。差動出力アンプ１３は、上記非反転信号を第１ピークホールド回路２０ａに供給するとともに、上記反転信号を第２ピークホールド回路２０ｂに供給する。
【００３６】
第１ピークホールド回路２０ａは、差動出力アンプ１３からの非反転信号のピーク値（最大値）をピーク電圧Ｖｐとしてホールドし、そのピーク電圧Ｖｐを第１サンプルホールド回路８０ａに出力する。第２ピークホールド回路２０ｂは、差動出力アンプ１３からの反転信号のピーク値（最小値）をボトム電圧Ｖｂとしてホールドし、そのボトム電圧Ｖｂを第２サンプルホールド回路８０ｂに出力する。
【００３７】
第１サンプルホールド回路８０ａは、第１ピークホールド回路２０ａからのピーク電圧Ｖｐを所定のタイミング（例えばピークパワーＰｐが出力される期間）でホールドし、そのサンプルホールド電圧を差動入力アンプ８１の非反転入力端子に出力する。第２サンプルホールド回路８０ｂは、第２ピークホールド回路２０ｂからのボトム電圧Ｖｂを所定のタイミング（例えばピークパワーＰｐが出力される期間）でホールドし、そのサンプルホールド電圧を差動入力アンプ８１の反転入力端子に出力する。
【００３８】
差動入力アンプ８１は、第１及び第２サンプルホールド回路８０ａ，８０ｂからのサンプルホールド電圧の差の電圧を増幅して差電圧信号を生成し、その差電圧信号をエラーアンプ８２の非反転入力端子に出力する。エラーアンプ８２の反転入力端子には、第１Ｄ／Ａコンバータ（ＤＡＣ）８３から目標値ＴＶが入力される。なお、この第１ＤＡＣ８３から入力される目標値ＴＶは、光ディスクコントローラ９０によって設定される。
【００３９】
エラーアンプ８２は、差動入力アンプ８１からの差電圧信号と第１ＤＡＣ８３からの目標値ＴＶとの誤差を検出し、その誤差信号を補正電圧生成回路８４に出力する。補正電圧生成回路８４は、エラーアンプ８２からの誤差信号に応じて補正電圧を生成する。すなわち、補正電圧生成回路８４は、例えば誤差信号が上昇した場合には補正電圧を低下させるとともに、誤差信号が低下した場合には補正電圧を上昇させる。この誤差信号に基づき生成された補正電圧に応じてＬＤドライバ１１の駆動電流が増減されるため、レーザダイオードＬＤのレーザパワーが目標値に維持される。このように、本実施形態では、第１及び第２ピークホールド回路２０ａ，２０ｂ、第１及び第２サンプルホールド回路８０ａ，８０ｂ、アンプ８１，８２、補正電圧生成回路８４、第１及び第２ＤＡＣ８３，８５及び選択回路８６によってＡＰＣ回路が構成される。
【００４０】
選択回路８６には、上記補正電圧生成回路８４から入力される補正電圧と併せて、第２ＤＡＣ８５から上記光ディスクコントローラ９０によって設定される初期値ＩＶが入力される。この選択回路８６は、光ディスクコントローラ９０から入力される選択信号ＳＳに応じて、補正電圧生成回路８４からの補正電圧あるいは第２ＤＡＣ８５からの初期値ＩＶを上記光ピックアップ１０内のスイッチ回路１４に出力する。
【００４１】
スイッチ回路１４は、光ディスクコントローラ９０から入力される発光パルス信号ＰＳに応じてオンオフ制御される。このスイッチ回路１４がオン状態のときに選択回路８６から入力される補正電圧（または初期値ＩＶ）が加算回路１５に出力される。なお、光ディスクコントローラ９０から入力される発光パルス信号ＰＳは、光ディスクに書き込む記録データに基づいて生成される信号である。
【００４２】
加算回路１５では、誤差信号に基づき生成された補正電圧（または初期値ＩＶ）に、バイアスパワーＰｂを発光させるためのバイアス電圧等が加算され、バイアスパワーＰｂ、ピークパワーＰｐあるいはイレースパワーＰｅを発光させるための駆動電圧が生成される。この加算回路１５は、生成した駆動電圧をＬＤドライバ１１に供給する。
【００４３】
ＬＤドライバ１１は、加算回路１５からの駆動電圧を駆動電流に変換し、その駆動電流をレーザダイオードＬＤに供給することで、レーザダイオードＬＤからのレーザ光のレーザパワーを制御する。これにより、レーザダイオードＬＤからは、目標値に維持されたレーザパワー（バイアスパワーＰｂ、ピークパワーＰｐあるいはイレースパワーＰｅ）のレーザ光が出射される。
【００４４】
光ディスクコントローラ９０は、プログラムＲＯＭに格納されるファームウェアに従ってＡＰＣ回路及び光ピックアップ１０を統括制御する。光ディスクコントローラ９０は、ＡＰＣ回路及び光ピックアップ１０を所望のタイミングで駆動すべくタイミング制御する。具体的には、光ディスクコントローラ９０は、補正電圧生成回路８４にて生成される補正電圧の基準値となる目標値ＴＶ（デジタル値）を第１ＤＡＣ８３に供給するとともに、レーザパワーの初期値ＩＶ（デジタル値）を第２ＤＡＣ８５に供給する。なお、この初期値ＩＶは、ディスクの回転速度に応じて算出される目標予測値である。
【００４５】
光ディスクコントローラ９０は、ＡＰＣ立ち上げ時の最初のパスに、第２ＤＡＣ８５の初期値ＩＶを選択させるための選択信号ＳＳを選択回路８６に供給する。ここで、ＡＰＣ立ち上げ時における立ち上がり時間は、そのＡＰＣループの応答時間に依存するため、一般的に遅くなる。そこで、上述のようにＡＰＣ立ち上げ時の最初のパスに、補正電圧生成回路８４からの補正電圧ではなく、光ディスクの回転速度に応じて算出される目標予測値（初期値ＩＶ）に応じた駆動電流をレーザダイオードＬＤに供給することで、ＡＰＣループを迅速に立ち上げるようにしている。
【００４６】
ところで、近年では、光ディスクに記録するデータの高密度化及び記録速度の高速化に伴って、ＡＰＣ回路における高速化処理が要求され、高速応答及び高精度のピークホールド回路が要求されている。詳述すると、マルチパルスを採用するとマルチパルス間でレーザ光のレーザパワーが高速に変化するため、第１及び第２ピークホールド回路２０ａ，２０ｂに高速信号である差動信号が入力される。このとき、第１及び第２ピークホールド回路２０ａ，２０ｂが高速応答及び高精度に対応していないと、入力される差動信号のピーク電圧及びボトム電圧を正確に検出できなくなり、レーザダイオードＬＤに供給される駆動電流の制御（ＡＰＣ制御）の精度を低下させるという問題がある。そこで、データが高密度化及び記録速度が高速化されてもＡＰＣ制御を高精度に維持するためには、高速応答及び高精度のピークホールド回路が必要となる。
【００４７】
ここで、図２２に示したピークホールド回路１５０では、高速動作時にピーク値を確実にホールドできないという問題がある。また、図２３に示したピークホールド回路１６０は、高速動作に適しているものの、トランジスタＱ３１，Ｑ３２のベース・エミッタ間電圧のずれからピーク検出の精度が悪くなることについては前述した。図２３のピークホールド回路１６０について、本発明者は、上記ベース・エミッタ間電圧のずれが生じるのは、入力トランジスタＱ３１と補正用トランジスタＱ３２とのバイアス条件が一致しないことに起因しているという点に着目した。すなわち、入力トランジスタＱ３１に流れる電流と、補正用トランジスタＱ３２に流れる電流とが異なることに着目した。より詳述すると、ピーク検出時の入力トランジスタＱ３１には、図３に示すように入力信号Ｖｉｎの立ち上がりに応じてコンデンサＣ１に流れる充電電流Ｉｃ１と、電流源１６１のドループ電流Ｉｄ１とを加算した電流Ｉ１が流れる。これに対し、補正用トランジスタＱ３２には常に電流源１６７のドループ電流Ｉｄ２のみしか流れない。このように、ピーク検出時の入力トランジスタＱ３１と補正用トランジスタＱ２とに流れる電流Ｉ１（＝Ｉｃ１＋Ｉｄ１），Ｉｄ２が一致せずバイアス条件が一致しないために、上記ベース・エミッタ間電圧のずれが生じることになる。そこで、本実施形態の第１ピークホールド回路２０ａでは、図４に示すように、図２３のピークホールド回路１６０に対して、入力トランジスタＱ１に流れる電流Ｉ１を検出する電流検出回路３０を備えるようにした。さらに、電流検出回路３０で検出された電流Ｉ１のピーク値をピーク電流としてホールドし、そのピーク電流を補正用トランジスタＱ２に供給するピーク電流ホールド回路３５を備えるようにした。以下に、これら電流検出回路３０及びピーク電流ホールド回路３５を備える第１ピークホールド回路２０ａについて、図５に従って詳述する。なお、以下の第１ピークホールド回路２０ａではリセット回路を省略して説明する。
【００４８】
図５に示すように、差動出力アンプ１３（図１参照）からの非反転信号が入力信号Ｖｉｎとして入力トランジスタＱ１のゲートに供給される。入力トランジスタＱ１は、ＮチャネルＭＯＳトランジスタによって構成される。この入力トランジスタＱ１は、そのドレインがカレントミラー回路３１に接続され、ソースが電圧保持容量としてのコンデンサＣ１を介してグランドに接続されている。このコンデンサＣ１には、該コンデンサＣ１の保持電圧のドループレートを制御するためのドループ電流Ｉｄ１を流す電流源２１が並列に接続されている。なお、これら入力トランジスタＱ１、コンデンサＣ１及び電流源２１によってピークホールド部が構成される。
【００４９】
上記入力トランジスタＱ１とコンデンサＣ１との間のノードＮ１は、オペアンプ２６の非反転入力端子に接続されている。オペアンプ２６の出力信号は、ＮチャネルＭＯＳトランジスタからなる補正用トランジスタＱ２のゲートに供給されるとともに、出力端子から出力信号Ｖｏｕｔ（ピーク電圧Ｖｐ）として上記第１サンプルホールド回路８０ａに出力される。また、補正用トランジスタＱ２は、入力トランジスタＱ１と同一の素子サイズを有し、そのソースがオペアンプ２６の反転入力端子に接続されている。これら補正用トランジスタＱ２及びオペアンプ２６によって形成されるフィードバックループが、コンデンサＣ１の保持電圧を入力信号Ｖｉｎのピーク値と略同電位に補正するための補正回路２５として機能する。
【００５０】
上記入力トランジスタＱ１に接続されるカレントミラー回路３１は、ＰチャネルＭＯＳトランジスタＱ３，Ｑ４によって構成され、トランジスタＱ３のドレインが入力トランジスタＱ１のドレインに接続されている。両トランジスタＱ３，Ｑ４のソースは高電位電源ＶＤＤに接続され、トランジスタＱ３のドレインは両トランジスタＱ３，Ｑ４のゲートに接続され、トランジスタＱ４のドレインは電流電圧変換回路３６に接続されている。なお、トランジスタＱ３，Ｑ４は同一の素子サイズを有しており、トランジスタＱ４はトランジスタＱ３のドレイン電流と同一の電流値のドレイン電流を流す。すなわち、トランジスタＱ４は入力トランジスタＱ１に流れる電流Ｉ１と同一の電流値のドレイン電流を流す。なお、このカレントミラー回路３１によって上記電流検出回路３０が構成されている。
【００５１】
電流電圧変換回路３６は、直列接続されたＮチャネルＭＯＳトランジスタＱ５，Ｑ６によって構成され、上記トランジスタＱ４のドレインがトランジスタＱ５のドレイン及びゲートに接続されている。トランジスタＱ５のソースは、トランジスタＱ６のドレイン及びゲートに接続され、トランジスタＱ６のソースがグランドに接続されている。また、トランジスタＱ４とトランジスタＱ５との間のノードＮ３は、ＮチャネルＭＯＳトランジスタＱ７のゲートに接続されている。このトランジスタＱ７のゲートには、トランジスタＱ４のドレイン電流（電流Ｉ１）に応じた電圧Ｖ１が供給される。すなわち、トランジスタＱ５，Ｑ６によってトランジスタＱ４のドレイン電流が電流電圧変換され、その変換後の電圧Ｖ１がトランジスタＱ７のゲートに供給される。
【００５２】
トランジスタＱ７は、そのドレインが高電位電源ＶＤＤに接続され、ソースがピーク電流保持容量としてのコンデンサＣ２を介してグランドに接続されている。このコンデンサＣ２には、電流源３７が並列に接続されている。この電流源３７のドループ電流Ｉｄ２は、上記電流源２１のドループ電流Ｉｄ１と略同一の電流値となるように設定されている。上記トランジスタＱ７とコンデンサＣ２との間のノードＮ４は、ＮチャネルＭＯＳトランジスタＱ８のゲートに接続されている。このトランジスタＱ８のゲートには、コンデンサＣ２にホールドされる保持電圧が供給される。ここで、コンデンサＣ２には、トランジスタＱ４のドレイン電流のピーク値、つまりピーク検出時の電流Ｉ１（ピーク電流）に対応する電圧がホールドされる。すなわち、コンデンサＣ２には、トランジスタＱ５にピーク電流が流れているときのトランジスタＱ５のソース電圧（トランジスタＱ６のゲート電圧）と略同電位の電圧がホールドされる。詳述すると、コンデンサＣ２は、電流電圧変換回路３６から供給される電圧Ｖ１のピーク値（トランジスタＱ４にピーク電流が流れているときの電圧Ｖ１）よりもトランジスタＱ７のゲート・ソース間電圧分だけ低い電位まで充電される。ここで、トランジスタＱ５，Ｑ７は同一の素子サイズを有し、それらゲートには同一の電圧Ｖ１が供給されている。このため、コンデンサＣ２は、トランジスタＱ４にピーク電流が流れているときのトランジスタＱ５のソース電圧と同電位まで充電される。なお、これらトランジスタＱ７、コンデンサＣ２及び電流源２１によってホールド回路が構成されている。
【００５３】
上記コンデンサＣ２の保持電圧が供給されるトランジスタＱ８は、そのソースがグランドに接続され、ドレインが上記補正用トランジスタＱ２のソースに接続されている。このトランジスタＱ８は、トランジスタＱ６と同一の素子サイズを有している。そして、このソース接地型のトランジスタＱ８は、コンデンサＣ２の保持電圧をピーク電流に相当する電流Ｉｐに変換し、その電流Ｉｐを補正用トランジスタＱ２に供給する。詳述すると、トランジスタＱ８のゲート電圧はピーク電流が流れているときのトランジスタＱ６のゲート電圧と略等しく、トランジスタＱ８のソース電圧はトランジスタＱ６のソース電圧と等しい。このため、トランジスタＱ８は、ピーク電流が流れているとき（ピーク検出時）のトランジスタＱ６とカレントミラーと略同様の動作となり、トランジスタＱ６に流れるピーク電流と略同一の電流値のドレイン電流（電流Ｉｐ）を流す。
【００５４】
本実施形態では、トランジスタＱ５〜Ｑ８、コンデンサＣ２及び電流源３７によってピーク電流ホールド回路３５が構成されている。
また、ピーク電流ホールド回路３５から電流Ｉｐが供給される補正用トランジスタＱ２のドレインはＰチャネルＭＯＳトランジスタＱ９を介して高電位電源ＶＤＤに接続されている。このトランジスタＱ９は、補正用トランジスタのドレインがドレイン及びゲートに接続され、ソースが高電位電源ＶＤＤに接続されている。なお、このトランジスタＱ９は、入力トランジスタＱ１のドレインに接続されるトランジスタＱ３と同一の素子サイズを有し、入力トランジスタＱ１と補正用トランジスタＱ２とのドレイン電圧を一致させるためのトランジスタである。
【００５５】
なお、入力信号Ｖｉｎの最小値をホールドする第２ピークホールド回路２０ｂは、図５に示したＮチャネルＭＯＳトランジスタをＰチャネルＭＯＳトランジスタに、ＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタに入れ替え、電源及び電流の方向を逆方向とすることにより構成することができるため、ここでは説明を省略する。
【００５６】
次に、このように構成された第１ピークホールド回路２０ａの作用を、電流検出回路３０及びピーク電流ホールド回路３５の作用を中心に説明する。
まず、入力信号Ｖｉｎが一定の場合には、入力信号ＶｉｎとコンデンサＣ１の保持電圧とが入力トランジスタＱ１に電流源２１のドループ電流Ｉｄ１を流すだけの入力トランジスタＱ１のゲート・ソース間電圧に相当する電位差になる。このため、入力トランジスタＱ１には、電流源２１のドループ電流Ｉｄ１のみが電流Ｉ１として流れ、コンデンサＣ１には充電電流Ｉｃ１が流れない。なお、この電流Ｉ１は、トランジスタＱ３，Ｑ４によるカレントミラー動作によってトランジスタＱ３〜Ｑ６にも流れる。一方、このとき、ピーク電流ホールド回路３５内のトランジスタＱ７には、電流源３７のドループ電流Ｉｄ２（＝Ｉｄ１）のみが電流Ｉ２として流れる。従って、このときのトランジスタＱ６，Ｑ８のゲート電圧及びソース電圧が略等しくなるため、トランジスタＱ６，Ｑ８のドレイン電流は略等しくなる。ここで、トランジスタＱ６のドレイン電流は、入力トランジスタＱ１に流れる電流Ｉ１と等しい。このため、入力トランジスタＱ１に流れる電流Ｉ１と略等しい電流値の電流Ｉｐが補正用トランジスタＱ２にも流れる。これにより、定常状態における入力トランジスタＱ１と補正用トランジスタＱ２とのバイアス条件を一致させることができる。
【００５７】
次に、入力信号Ｖｉｎが立ち上がってそのピーク値を検出するピーク検出時において、コンデンサＣ１の保持電圧に、入力トランジスタＱ１に電流源２１のドループ電流Ｉｄ１を流すだけの入力トランジスタＱ１のゲート・ソース間電圧を加えた電圧よりも高い入力信号Ｖｉｎが入力されると、入力トランジスタＱ１がオンされ、コンデンサＣ１に充電電流Ｉｃ１が流れてコンデンサＣ１が充電される。このため、入力トランジスタＱ１には、充電電流Ｉｃ１とドループ電流Ｉｄ１とを加算した電流Ｉ１（＝Ｉｃ１＋Ｉｄ１）が流れる。なお、入力信号Ｖｉｎのピーク値が入力されるとき（ピーク検出時）に、充電電流Ｉｃ１がピーク値となり電流Ｉ１がピーク値（ピーク電流）となる。この電流Ｉ１は、トランジスタＱ３，Ｑ４によるカレントミラー動作によってトランジスタＱ３〜Ｑ６にも流れる。すると、電流Ｉ１（トランジスタＱ４のドレイン電流）に応じた電圧Ｖ１によってトランジスタＱ７がオンされ、コンデンサＣ２に充電電流Ｉｃ２が流れる。この充電電流Ｉｃ２によってコンデンサＣ２が充電され、コンデンサＣ２の保持電圧がトランジスタＱ５にピーク電流が流れているときのトランジスタＱ６のゲート電圧にホールドされる。このとき、トランジスタＱ６，Ｑ８のゲート電圧及びソース電圧が略等しくなるため、トランジスタＱ６，Ｑ８はカレントミラーと略同様の動作となり、トランジスタＱ６，Ｑ８のドレイン電流が略等しくなる。すなわち、入力トランジスタＱ１に流れる電流Ｉ１のピーク値（ピーク電流）と略等しい電流値の電流Ｉｐが補正用トランジスタＱ２にも流れる。これにより、補正用トランジスタＱ２のバイアス条件を、ピーク検出時における入力トランジスタＱ１のバイアス条件に一致させることができる。このため、補正用トランジスタＱ２のゲート・ソース間電圧を、ピーク検出時の入力トランジスタＱ１のゲート・ソース間電圧と略一致させることができる。従って、その補正用トランジスタＱ２とオペアンプ２６とで形成されるフィードバックループにより、コンデンサＣ１の保持電圧における入力信号Ｖｉｎからのレベルシフト分をより正確に補正することができ、補正精度を向上させることができる。
【００５８】
次に、入力信号Ｖｉｎのピーク値を検出した後のホールド期間において、入力信号Ｖｉｎが低下し、入力信号ＶｉｎとコンデンサＣ１の保持電圧との電位差が入力トランジスタＱ１のしきい値電圧よりも低くなると、コンデンサＣ１への充電が停止される。すると、このときのコンデンサＣ１の保持電圧がホールドされ、そのホールドされた保持電圧が補正回路２５に出力されるとともに、コンデンサＣ１に充電電流Ｉｃ１が流れなくなる。このため、入力トランジスタＱ１には、電流源２１のドループ電流Ｉｄ１のみが電流Ｉ１として流れる。なお、この電流Ｉ１は、トランジスタＱ３，Ｑ４によるカレントミラー動作によってトランジスタＱ３〜Ｑ６にも流れる。
【００５９】
一方、このときの補正用トランジスタＱ２には、上記ピーク電流ホールド回路３５にてホールドされた電流Ｉｐが供給される。詳述すると、コンデンサＣ２の保持電圧は、ピーク検出時におけるトランジスタＱ６のゲート電圧にホールドされている。これにより、トランジスタＱ８のゲート電圧がピーク検出時のトランジスタＱ６のゲート電圧と略等しく、且つそれらトランジスタＱ６，Ｑ８のソース電圧が等しくなる。このため、ホールド期間においても、ピーク検出時の入力トランジスタＱ１に流れる電流Ｉ１（ピーク電流）と略等しい電流Ｉｐが補正用トランジスタＱ２に供給される。従って、補正用トランジスタＱ２のバイアス条件を、ピーク検出時の入力トランジスタＱ１のバイアス条件と一致させることができる。このため、補正用トランジスタＱ２のゲート・ソース間電圧を、コンデンサＣ１の保持電圧がホールドされたときの入力トランジスタＱ１のゲート・ソース間電圧と略一致させることができる。これにより、コンデンサＣ１の保持電圧を補正し続けるホールド期間においても、補正回路２５による補正精度を向上させることができる。
【００６０】
このように、ピーク電流ホールド回路３５によりピーク電流をホールドし、そのピーク電流を補正用トランジスタＱ２に供給することで、ピーク検出時に限らずホールド期間においても、補正回路２５による補正精度を向上させることができる。これによって、コンデンサＣ１の保持電圧が入力信号Ｖｉｎのピーク値と略同電位になるように補正されて出力信号Ｖｏｕｔ（ピーク電圧Ｖｐ）としてホールドされる。従って、高速動作に適したピークホールド回路におけるピーク検出の精度が向上させることができるため、差動出力アンプ１３から入力される差動信号が高速信号になっても、その差動信号のピーク値を高精度に検出することができる。この結果、高速動作になってもＡＰＣを高精度に維持することができる。
【００６１】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）電流検出回路３０にて検出された電流（入力トランジスタＱ１に流れる電流Ｉ１）のピーク値をピーク電流ホールド回路３５によってホールドし、そのホールドした電流Ｉｐを補正用トランジスタＱ２に供給するようにした。これにより、補正用トランジスタＱ２のバイアス条件を、ピーク検出時に限らずそのピーク検出後のホールド期間においても、ピーク検出時における入力トランジスタＱ１のバイアス条件に略一致させることができる。このため、補正用トランジスタＱ２のゲート・ソース間電圧を入力トランジスタＱ１のそれと略一致させることができる。従って、補正用トランジスタＱ２とオペアンプ２６とで形成されるフィードバックループにより、コンデンサＣ１の保持電圧における入力信号Ｖｉｎからのレベルシフト分をより正確に補正することができ、補正回路２５による補正精度を向上させることができる。この結果、高速動作に適したピークホールド回路２０ａにおけるピーク検出の精度を向上させることができる。
【００６２】
さらに、補正回路２５による補正精度が向上されることにより、入力トランジスタＱ１のゲート電圧（入力信号Ｖｉｎ）と補正用トランジスタＱ２のゲート電圧（出力信号Ｖｏｕｔ）とが略等しくなるため、ボディー効果の影響もほとんどない。
【００６３】
（２）補正用トランジスタＱ２と高電位電源ＶＤＤとの間に、トランジスタＱ３と同一の素子サイズを有するトランジスタＱ９を設けるようにした。これにより、補正用トランジスタＱ２のドレイン電圧を、入力トランジスタＱ１のドレイン電圧と略同電位にすることができる。従って、補正用トランジスタＱ２のバイアス条件を、入力トランジスタＱ１のバイアス条件により近づけることができる。この結果、補正回路２５による補正精度をより向上させることができる。
【００６４】
（第２実施形態）
以下、本発明を具体化した第２実施形態を図６及び図７に従って説明する。先の図１〜図５に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【００６５】
図６に示すように、本実施形態のピークホールド回路２０ａにおけるピーク電流ホールド回路３５内の電流源３７には、光ディスクコントローラ９０から制御信号ＣＳ（図１の破線参照）が入力される。この電流源３７は、制御信号ＣＳに応じてドループ電流Ｉｄ２の電流値を変更する。詳述すると、電流源３７は、入力信号ＶｉｎとコンデンサＣ１の保持電圧との電位差が急激に大きくなるとき、すなわちコンデンサＣ１の保持電圧が急激に変化するとき（例えば、入力信号Ｖｉｎの最初の立ち上がり期間）に入力されるＨレベルの制御信号ＣＳに応じて、ドループ電流Ｉｄ２をドループ電流Ｉｄ１よりも大きく設定する。また、電流源３７は、例えばＬレベルの制御信号ＣＳに応じて、ドループ電流Ｉｄ２をドループ電流Ｉｄ１と等しく設定する。なお、光ディスクコントローラ９０は、発光パルス信号ＰＳの出力タイミングを制御しているため、入力信号Ｖｉｎが最初に立ち上がるタイミングでＨレベルの制御信号ＣＳを電流源３７に出力することができる。なお、この光ディスクコントローラ９０から制御信号ＣＳが出力されるタイミングは、予め上記ファームウェアに設定しておいてもよい。
【００６６】
次に、このように構成されたピークホールド回路２０ａ内の電流源３７の作用を説明する。
図７に示すように、入力信号Ｖｉｎが最初に立ち上がる場合（最初のピーク値検出の場合）に、その立ち上がり時の電圧変化が大きいと、入力信号ＶｉｎとコンデンサＣ１の保持電圧との電位差が大きくなる。このため、入力信号Ｖｉｎがピーク値に達する前に入力トランジスタＱ１が完全にオンして一瞬大きな充電電流Ｉｃ１が流れ、充電電流Ｉｃ１がオーバーシュートしてしまう。そして、このときの充電電流Ｉｃ１とドループ電流Ｉｄ１を加算した電流Ｉ１がピーク電流ホールド回路３５によってホールドされる。このため、上記立ち上がり後、コンデンサＣ１の保持電圧と入力信号Ｖｉｎのピーク値との電位差が小さく（入力トランジスタＱ１のしきい値電圧に近い電位差に）なって定常状態に移行し、図３（ｂ）に示すように充電電流Ｉｃ１が小さくなっても、ピーク電流ホールド回路３５には上記オーバーシュートした電流Ｉ１が電流Ｉｐとしてホールドされる。ここで、このホールドされている電流Ｉｐは、定常状態に移行後のピーク検出時において入力トランジスタＱ１に流れる電流Ｉ１のピーク値（正常値）よりも大きいため、入力トランジスタＱ１と補正用トランジスタＱ２とのゲート・ソース間電圧の誤差が大きくなる。この結果、図７に示すように、上記電流Ｉｐがオーバーシュートすることに伴って出力信号Ｖｏｕｔもオーバーシュートし、補正回路による補正精度が低下することになる。このホールドされた電流Ｉｐは、ドループ電流Ｉｄ２に従って徐々に正常値に戻るものの、ドループ電流Ｉｄ２の電流値が小さい場合には、正常値に戻るまでに時間がかかり、誤差を出力する期間Ｔ１が長くなる。
【００６７】
そこで、本実施形態では、コンデンサＣ１の保持電圧が急激に変化するとき、具体的には入力信号Ｖｉｎが最初に立ち上がるタイミング（時刻ｔ１）で光ディスクコントローラ９０がＨレベルの制御信号ＣＳを電流源３７に出力する。電流源３７は、入力されるＨレベルの制御信号ＣＳに応じてドループ電流Ｉｄ２の電流値をドループ電流Ｉｄ１よりも大きく設定する。この電流値が大きく設定されたドループ電流Ｉｄ２により、ピーク電流ホールド回路３５にホールドされた電流Ｉｐを正常値に戻すまでの時間（図７の期間Ｔ１）を短縮することができる。なお、上記電流Ｉｐが正常値に戻ると、図７に示すように出力信号Ｖｏｕｔが理想出力（入力信号Ｖｉｎのピーク値）と略同電位になる。
【００６８】
そして、光ディスクコントローラ９０は、上記Ｈレベルの制御信号ＣＳを出力してから所定時間経過後、例えば上記電流Ｉｐが正常値に戻るタイミング（時刻ｔ２）でＬレベルの制御信号ＣＳを電流源３７に出力する。電流源３７は、入力されるＬレベルの制御信号ＣＳに応じてドループ電流Ｉｄ２をドループ電流Ｉｄ１の電流値と等しく設定する。これにより、電流Ｉｐが正常値に戻った後には、ドループ電流Ｉｄ２がドループ電流Ｉｄ１と等しくなり、コンデンサＣ２の保持電圧におけるドループレートが不要に大きくなることを抑制することができる。
【００６９】
以上説明した実施形態によれば、第１実施形態の（１）、（２）の作用効果に加えて以下の効果を奏する。
（１）入力信号Ｖｉｎが最初に立ち上がるタイミングでドループ電流Ｉｄ２を大きく設定するようにした。このドループ電流Ｉｄ２により、オーバーシュートした電流Ｉｐを迅速に正常値に戻すことができる。このため、上記電流Ｉｐを正常値に戻すまでの時間（誤差を出力する期間）を短縮することができる。ひいては、システムの待機時間（ここでは、入力信号Ｖｉｎの最初の立ち上がりから電流Ｉｐが正常値に戻るまでの期間）をも短縮することができる。
【００７０】
（第３実施形態）
以下、本発明を具体化した第３実施形態を図８に従って説明する。先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【００７１】
図８に示すように、電流電圧変換回路３６内のトランジスタＱ５のドレイン（ノードＮ３）とホールド回路内のトランジスタＱ７のゲートとの間に、可変抵抗Ｒ１とコンデンサＣ３とを含んで構成されるローパスフィルタ４０を新たに追加した。このローパスフィルタ４０によって、上述した入力信号Ｖｉｎの最初の立ち上がり時における充電電流Ｉｃ１のオーバーシュートに伴うノードＮ３の電圧Ｖ１の急激な立ち上がり変化が吸収される。このため、コンデンサＣ２に流れる充電電流Ｉｃ２が、オーバーシュートの発生している充電電流Ｉｃ１よりも低くなる。これにより、ピーク電流ホールド回路３５でホールドされる電流Ｉｐと正常値との誤差を小さくできる。従って、最初の立ち上がり時における補正回路２５による補正精度の低下を抑制できるとともに、上記電流Ｉｐを正常値に戻すまでの時間を短縮することができる。
【００７２】
なお、コンデンサＣ１の保持電圧の電圧変化が小さくなる定常状態における上記ローパスフィルタ４０の影響を低減する構成を採用するにしてもよい。例えば光ディスクコントローラ９０からの制御信号ＣＳに応じて、可変抵抗Ｒ１の抵抗値を可変させることにより、上記最初の立ち上がり期間（定常状態に移行するまでの期間）のみローパスフィルタ４０のカットオフ周波数を低く設定してもよい。また、ローパスフィルタ４０にスイッチを並列接続し、定常状態に移行後に光ディスクコントローラ９０からの制御信号ＣＳに応じて上記スイッチをオンさせることにより、定常状態に移行後に上記ローパスフィルタ４０をバイパスさせるようにしてもよい。
【００７３】
（第４実施形態）
以下、本発明を具体化した第４実施形態を図９に従って説明する。先の図１〜図８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【００７４】
図９に示すように、電流電圧変換回路３６内のトランジスタＱ５のドレイン（ノードＮ３）とホールド回路内のトランジスタＱ７のゲートとの間に、サンプルホールド回路４５を新たに追加した。このサンプルホールド回路４５は、ノードＮ３に第１端子が接続される第１スイッチＳＷ１と、第１スイッチＳＷ１の第２端子とグランドとの間に直列に接続される第２スイッチＳＷ２及びコンデンサＣ４とによって構成されている。第１及び第２スイッチＳＷ１，ＳＷ２は、光ディスクコントローラ９０から入力される制御信号ＣＳに応じてオンオフ制御される。
【００７５】
次に、このように構成されたサンプルホールド回路４５の作用を説明する。
入力信号Ｖｉｎが最初に立ち上がる前（図７の時刻ｔ１よりも前）に、光ディスクコントローラ９０から入力される制御信号ＣＳに応じて、第１スイッチＳＷ１及び第２スイッチＳＷ２が共にオンされる。これにより、コンデンサＣ４には、入力信号Ｖｉｎが一定のときに入力トランジスタＱ１に流れる電流Ｉ１（＝Ｉｄ１）に対応する電圧が充電され、そのサンプルホールド電圧がホールドされる。
【００７６】
次に、コンデンサＣ１の保持電圧が急激に変化するとき、例えば入力信号Ｖｉｎが最初に立ち上がるタイミング（図７の時刻ｔ１）で光ディスクコントローラ９０から入力される制御信号ＣＳに応じて、第１スイッチＳＷ１がオフされ第２スイッチＳＷ２がオンされる。これにより、充電電流Ｉｃ１がオーバーシュートするおそれのある最初の立ち上がり時において、トランジスタＱ７、コンデンサＣ２及び電流源３７からなるホールド回路を電流電圧変換回路３６から切り離すことができる。従って、最初の立ち上がり時において電流検出回路３０で検出される電流Ｉ１に応じた電圧Ｖ１がトランジスタＱ７に供給されないため、オーバーシュートの発生した電流がピーク電流ホールド回路３５でホールドされることを抑制できる。なお、このとき、トランジスタＱ７には電流Ｉ２（＝Ｉｄ２）が流れ、補正用トランジスタＱ２にもドループ電流Ｉｄ２と略等しい電流Ｉｐが流れる。
【００７７】
次に、コンデンサＣ１の保持電圧の変化が小さくなって定常状態に移行するタイミング（例えば図７の時刻ｔ３）で光ディスクコントローラ９０から入力される制御信号ＣＳに応じて、第１スイッチＳＷ１がオンされ第２スイッチＳＷ２がオフされる。これにより、ノードＮ３の電圧Ｖ１がトランジスタＱ７のゲートに供給されるため、定常状態におけるピーク検出時に入力トランジスタＱ１に流れる電流Ｉ１のピーク値（正常値）がピーク電流ホールド回路３５によってホールドされる。従って、定常状態に移行後、迅速にピーク電流ホールド回路３５でホールドされる電流Ｉｐを正常値にすることができる。
【００７８】
さらに、定常状態に移行するタイミングで第２スイッチＳＷ２をオフするようにしたため、トランジスタＱ７のゲートからコンデンサＣ４が切り離される。これにより、ノードＮ３からトランジスタＱ７のゲートに供給される電圧Ｖ１の追従性が向上する。すなわち、電流Ｉ１の変化に伴ってノードＮ３の電位が変化したときに、その変化が電圧Ｖ１として迅速にトランジスタＱ７のゲートに供給される。従って、上記ノードＮ３の電位（電圧Ｖ１）の変化に応じて、コンデンサＣ２でピーク電流に対応する電圧が迅速にホールドされるため、ピーク電流ホールド回路３５においてピーク電流を精度良くホールドすることができる。
【００７９】
以上説明した実施形態によれば、第１実施形態の（１）、（２）の作用効果に加えて以下の効果を奏する。
（１）入力信号Ｖｉｎが最初に立ち上がるタイミングで第１スイッチＳＷ１をオフし第２スイッチＳＷ２をオンするようにした。これにより、オーバーシュートの発生した電流Ｉ１に応じた電圧Ｖ１がトランジスタＱ７に供給されることが抑制される。このため、ピーク電流ホールド回路３５においてホールドされる電流Ｉｐにオーバーシュートが発生することを抑制できる。
【００８０】
また、定常状態に移行するタイミングで第１スイッチＳＷ１をオンし第２スイッチＳＷ２をオフするようにした。これにより、定常状態に移行後、迅速にピーク電流ホールド回路３５によって正常値であるピーク電流を電流Ｉｐとしてホールドすることができる。従って、入力信号Ｖｉｎの立ち上がりから電流Ｉｐが正常値になるまでの期間（システムの待機時間）が入力信号Ｖｉｎの立ち上がりから定常状態に移行するまでの時間となるため、システムの待機時間を大幅に短縮することができる。
【００８１】
（第５実施形態）
以下、本発明を具体化した第５実施形態を図１０及び図１１に従って説明する。先の図１〜図９に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【００８２】
図１０に示すように、コンデンサＣ１の保持電圧における急激な電圧変化を検出し、電流源３７から供給されるドループ電流Ｉｄ２をブーストし、その電流をピーク電流ホールド回路３５に供給するドループブースト回路５０を新たに追加した。
【００８３】
電流源３７は、ドループブースト回路５０内のＮチャネルＭＯＳトランジスタＱ１０のドレインに接続され、ドループ電流Ｉｄ２をドループブースト回路５０に供給する。なお、このドループ電流Ｉｄ２はドループ電流Ｉｄ１の電流値と等しくなるように設定されている。
【００８４】
トランジスタＱ１０は、そのドレインがゲートに接続され、ソースがグランドに接続され、ゲートが可変抵抗Ｒ２を介してＮチャネルＭＯＳトランジスタＱ１１のゲートに接続される。可変抵抗Ｒ２とトランジスタＱ１１との間のノードＮ５は、コンデンサＣ５を介してノードＮ１に接続される。また、トランジスタＱ１１は、そのソースがグランドに接続され、ドレインがピーク電流ホールド回路３５内のトランジスタＱ７のソース（ノードＮ４）に接続される。このトランジスタＱ１１のドレイン電流がピーク電流ホールド回路３５におけるドループ電流Ｉｄ３（ブースト電流）となる。なお、可変抵抗Ｒ２とコンデンサＣ５によって微分回路が構成され、トランジスタＱ１０，Ｑ１１は上記微分回路を介してカレントミラー接続されている。
【００８５】
次に、このように構成されたドループブースト回路５０の作用を説明する。
図１０に示すように、コンデンサＣ１の保持電圧（ホールドしているピーク値）と入力信号Ｖｉｎ（新しいピーク値）の電位差が大きい場合には、そのピーク値変化に応じて入力トランジスタＱ１のソース電圧（ノードＮ１の電圧）が急激に上昇する（図１１の破線参照）。このノードＮ１の電圧変化によって、コンデンサＣ５及び可変抵抗Ｒ１からなる微分回路を通じてトランジスタＱ１１のゲート電圧（ノードＮ５の電圧）が引き上げられる（図１１の「Ｎ５」参照）。このトランジスタＱ１１のゲート電圧の上昇に伴って、トランジスタＱ１１のドレイン電流、すなわちドループ電流Ｉｄ３がブースト（増加）されてドループ電流Ｉｄ２よりも大きくなる（図１１参照）。
【００８６】
また、ノードＮ１の電圧が急激に上昇するとき、コンデンサＣ１に一瞬過剰に大きい充電電流Ｉｃ１が流れ、充電電流Ｉｃ１（入力トランジスタＱ１に流れる電流Ｉ１）がオーバーシュートする。この充電電流Ｉｃ１に伴ってトランジスタＱ７に流れる電流Ｉ２もオーバーシュートする。ここで、このトランジスタＱ６に流れる電流Ｉ２は、コンデンサＣ２に流れる充電電流Ｉｃ２とドループ電流Ｉｄ３とを加算した電流である。このため、上述したようにドループ電流Ｉｄ３がドループ電流Ｉｄ２（＝Ｉｄ１）よりも増加されると、その増加した分だけコンデンサＣ２に流れる充電電流Ｉｃ２が減少される。従って、オーバーシュートした電流Ｉ２が流れたとしても、そのタイミングに合わせてドループ電流Ｉｄ３がドループ電流Ｉｄ２よりも増加されることにより、充電電流Ｉｃ２がオーバーシュートすることを抑制できる。そして、この充電電流Ｉｃ２によってコンデンサＣ２が充電され、そのコンデンサＣ２の保持電圧がトランジスタＱ８により電流Ｉｐに変換されるため、その電流Ｉｐがオーバーシュートすることも抑制できる。これにより、図１１に示すように、実際の入力信号Ｖｉｎのピーク値よりも大きい出力信号Ｖｏｕｔが出力されることを抑制できる。
【００８７】
なお、入力信号Ｖｉｎの立ち上がり後は、可変抵抗Ｒ２の抵抗値とコンデンサＣ５の容量値とによって設定される時定数に応じた時間だけドループ電流Ｉｄ３がドループ電流Ｉｄ２よりも大きくなる。本実施形態では、入力信号Ｖｉｎの立ち上がり（図１１の時刻ｔ１）から定常状態に移行（図１１の時刻ｔ４）されるまでの期間、ドループ電流Ｉｄ３がブーストされるように微分回路の時定数が設定されている。そして、コンデンサＣ５に充電された電圧が放電されると、立ち上がり前と同様に、トランジスタＱ１０，Ｑ１１によるカレントミラー動作によってドループ電流Ｉｄ２と等しいドループ電流Ｉｄ３がトランジスタＱ１１に流れる。
【００８８】
以上説明した実施形態によれば、第１実施形態の（１）、（２）の作用効果に加えて以下の効果を奏する。
（１）ノードＮ１の電圧の急激な電圧変化を微分回路で検出し、その電圧変化に応じてピーク電流ホールド回路３５に供給するドループ電流Ｉｄ３をドループ電流Ｉｄ１よりも大きくするドループブースト回路５０を設けた。これにより、ノードＮ１の電圧が急激に変化したときに充電電流Ｉｃ１がオーバーシュートしても、上記ドループ電流Ｉｄ３によってオーバーシュート分をキャンセルすることができる。従って、ピーク電流ホールド回路３５にてホールドされる電流Ｉｐにオーバーシュートが発生することを抑制することができる。このため、定常状態に移行後に、迅速にピーク電流ホールド回路３５によって正常値であるピーク電流を電流Ｉｐとしてホールドすることができる。従って、入力信号Ｖｉｎの立ち上がりから電流Ｉｐが正常値になるまでの期間（システムの待機時間）を大幅に短縮することができる。
【００８９】
また、上記ドループブースト回路５０では、外部（例えば光ディスクコントローラ９０）からの制御信号ＣＳを必要とせずに、ノードＮ１の電圧の急激な電圧変化に応じてドループ電流Ｉｄ３をブーストすることができる。従って、制御構成を単純にでき、さらに例えば入力信号Ｖｉｎの最初の立ち上がりタイミングを把握できない装置にも適用することができるため、ピークホールド回路２０ａの汎用性が高まる。
【００９０】
（第６実施形態）
以下、本発明を具体化した第６実施形態を図１２及び図１３に従って説明する。先の図１〜図１１に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００９１】
図２３に示したピークホールド回路１６０では、上述した入力トランジスタＱ３１と補正用トランジスタＱ３２のエミッタ・ベース間電圧のずれに起因してピーク検出の精度が低下する他、以下に説明する問題点に起因してピーク検出の精度が低下してしまう。
【００９２】
詳述すると、入力信号Ｖｉｎが高速信号である場合には、その信号の立ち上がり及び立ち下がりが高速であるため、入力信号Ｖｉｎの立ち下がり時に、コンデンサＣ１に充電されている電荷が放電電流として放電されてしまう。すなわち、図１２（ａ）、（ｂ）に示すように、入力信号Ｖｉｎの立ち下がり時に、コンデンサＣ１から入力トランジスタＱ３１のベース・エミッタ間の寄生容量Ｃｐ１に放電電流Ｉｎ１が流れ、コンデンサＣ１が放電されてしまう。ここで、コンデンサＣ１の容量が小さいと、上記放電による影響がコンデンサＣ１の保持電圧に顕著に現れてしまう。すなわち、入力信号Ｖｉｎの立ち下がり時に寄生容量Ｃｐ１を通じてコンデンサＣ１が放電されることによって、コンデンサＣ１の保持電圧が大幅に低下する。このため、入力信号Ｖｉｎの立ち上がり時の充電電流Ｉｃ１及び立ち下がり時の放電電流Ｉｎ１によりコンデンサＣ１の充放電が繰り返されると、図１２（ａ）のＡ点における出力が、図１２（ｃ）に示すように増減を繰り返し、これがノイズ成分及び誤差成分になってしまう。このＡ点における出力に基づき出力信号Ｖｏｕｔが生成されるため、出力信号Ｖｏｕｔも上記Ａ点の出力と同様に増減を繰り返すこととなり、結果的にピーク検出の精度が低下することになる。
【００９３】
このとき、コンデンサＣ１の容量を寄生容量よりも十分に大きくすることで、上記放電による影響を低減することができる。しかしながら、コンデンサＣ１の容量を大きくすると、チャージアップが遅くなるため入力信号の立ち上がり時に迅速にピーク値を検出できず、さらには多大な面積が必要となるため面積効率が悪くなるという問題がある。また、入力トランジスタＱ３１を小型化すると、寄生容量Ｃｐ１を小さくすることができるため上記放電による影響を低減できるが、チャージアップが遅くなり、素子の相対ばらつきが大きくなるという問題がある。このように、上記放電による影響と、チャージアップ速度とは、互いにトレードオフの関係にあり、その両立は困難である。
【００９４】
そこで、本実施形態のピークホールド回路２０ａでは、図１３に示すように、上記放電による影響をキャンセルするための放電キャンセル回路６０を設けることによって、上記放電による影響と、チャージアップ速度や面積効率との両立を実現する。
【００９５】
放電キャンセル回路６０において、入力トランジスタＱ１に入力される入力信号Ｖｉｎが反転回路６１に供給される。反転回路６１は、入力信号Ｖｉｎを反転（−１倍）させて反転信号ＸＶｉｎを生成し、その反転信号ＸＶｉｎをコピートランジスタとしてのＮチャネルＭＯＳトランジスタＱ２１のゲートに供給する。
【００９６】
ここで、反転回路６１の内部構成について説明すると、入力信号ＶｉｎがＮチャネルＭＯＳトランジスタＱ２２のゲートに供給される。このトランジスタＱ２２は、そのドレインが高電位電源ＶＤＤに接続され、ソースが定電流源６２に接続される。また、トランジスタＱ２２のソースは、直流成分をカットするコンデンサＣ６を介してＮチャネルＭＯＳトランジスタＱ２３のゲートに接続されている。これらトランジスタＱ２２及び定電流源６２によってソースフォロア回路が構成されている。
【００９７】
バイアス回路を構成する抵抗Ｒ３，Ｒ４は、高電位電源ＶＤＤとグランドとの間に直列に接続され、それら抵抗Ｒ３，Ｒ４間のノードがトランジスタＱ２３のゲートに接続され、トランジスタＱ２３にバイアス電圧を供給する。
【００９８】
上記トランジスタＱ２３は、そのソースが抵抗Ｒ５を介して接地され、そのドレインが可変抵抗Ｒ６を介して高電位電源ＶＤＤに接続されている。また、トランジスタＱ２３のドレインが上記トランジスタＱ２１のゲートに接続されている。これらトランジスタＱ２３、抵抗Ｒ５及び可変抵抗Ｒ６によってソース接地増幅回路が構成され、そのゲインが抵抗Ｒ５及び可変抵抗Ｒ６の抵抗値によって設定される。ここでは、抵抗Ｒ５及び可変抵抗Ｒ６の抵抗値を同一に設定することで、ソース接地増幅回路の利得が略−１に設定されている。従って、ソース接地増幅回路に入力される入力信号Ｖｉｎは反転（−１倍）されて反転信号ＸＶｉｎとしてトランジスタＱ２１のゲートに供給される。なお、可変抵抗Ｒ６の抵抗値を微調整することにより、上記ソース接地増幅回路の利得を微調整するようにしてもよい。
【００９９】
トランジスタＱ２１は、そのドレインが高電位電源ＶＤＤに接続され、ソースがコピー保持容量としてのコンデンサＣ７を介してノードＮ１に接続されている。また、トランジスタＱ２１のソースには、当該トランジスタＱ２１をバイアスするための電流源６３が接続されている。なお、このトランジスタＱ２１は、入力トランジスタＱ１と同一の素子サイズを有するため、ゲート・ソース間の寄生容量Ｃｐ２が入力トランジスタＱ１の寄生容量Ｃｐ１と略同一となる。また、コンデンサＣ７は、トランジスタＱ２１の寄生容量Ｃｐ２よりも容量が大きくなるように設定されている。
【０１００】
このように、放電キャンセル回路６０においては、入力信号Ｖｉｎの反転信号ＸＶｉｎ（例えば、入力信号Ｖｉｎが立ち下がるときに立ち上がる信号）がトランジスタＱ２１に供給され、入力トランジスタＱ１の寄生容量Ｃｐ１と略同一の寄生容量Ｃｐ２を通してコンデンサＣ７が充放電される。このため、コンデンサＣ１から寄生容量Ｃｐ１に流れる放電電流Ｉｎ１と同等の充電電流Ｉｃ３及びコンデンサＣ１に流れる充電電流Ｉｃ１と同等の放電電流Ｉｎ２がコンデンサＣ７及び寄生容量Ｃｐ２に流れる。より詳述すると、コンデンサＣ１から寄生容量Ｃｐ１に放電電流Ｉｎ１が流れるときに、その放電電流Ｉｎ１と略同等の充電電流Ｉｃ３がコンデンサＣ７に流れ、その充電電流Ｉｃ３がコンデンサＣ７を通じてコンデンサＣ１に供給される。これにより、放電電流Ｉｎ１によって放電される電荷を、放電キャンセル回路６０から供給される充電電流Ｉｃ３によって補充することができるため、放電電流Ｉｎ１による影響をキャンセルすることができる。一方、コンデンサＣ１に充電電流Ｉｃ１が流れるときには、コンデンサＣ７から寄生容量Ｃｐ２に上記充電電流Ｉｃ１と略同等の放電電流Ｉｎ２が流れる。
【０１０１】
なお、定常状態では、エンベロープが急激に大きく変化することがないため（コンデンサＣ１の保持電圧と入力信号Ｖｉｎとの電位差が小さいため）、トランジスタＱ２１は入力信号Ｖｉｎ（反転信号ＸＶｉｎ）に応じてカットオフ状態又はサブスレショルドにバイアスされる。このため、定常状態における放電キャンセル回路６０による影響はほとんどない。
【０１０２】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）コンデンサＣ１から寄生容量Ｃｐ１に放電電流Ｉｎ１が流れるときに、その放電電流Ｉｎ１と略同等の充電電流Ｉｃ３をコンデンサＣ１に供給する放電キャンセル回路６０を設けるようにした。これにより、放電電流Ｉｎ１によって放電される電荷を、上記充電電流Ｉｃ３によって補充することができるため、放電電流Ｉｎ１による影響をキャンセルすることができる。従って、コンデンサＣ１の保持電圧が当該コンデンサＣ１の充放電に伴って大幅に増減されることを抑制することができる。この結果、コンデンサＣ１の保持電圧にノイズ成分及び誤差成分が発生することを抑制でき、ひいてはピーク検出の精度を向上させることができる。
【０１０３】
（２）さらに、放電電流Ｉｎ１による放電の影響を上記放電キャンセル回路６０によってキャンセルすることができるため、コンデンサＣ１の容量を小さくすることができる。これにより、放電電流による影響を低減してピーク検出の精度を向上させつつも、チャージアップを高速化させることができ高速動作にも対応させることができる。さらに、従来大きな面積が必要であったコンデンサＣ１の容量を小さくすることができるため、高速動作に適した従来よりも小型のピークホールド回路を実現することができる。
【０１０４】
従来大きな面積が必要であったチップ内に形成した容量を小型化することができる。高速信号向けに従来よりも小型のピークホールド回路が実現できる。
（３）反転回路６１をトランジスタＱ２３、抵抗Ｒ５及び可変抵抗Ｒ６からなる低利得の単純なソース接地増幅回路によって構成した。これにより、高周波特性を向上でき、動作を高速することができる。
【０１０５】
（第７実施形態）
以下、本発明を具体化した第７実施形態を図１４〜図１５に従って説明する。先の図１〜図１３及び図２３に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第６実施形態との相違点を中心に説明する。
【０１０６】
図１４に示すように、入力トランジスタＱ３１、コンデンサＣ１及び電流源２１からなる第１のピークホールド部によりホールドされる保持電圧のピーク値を、上記放電電流Ｉｎ１による放電前にホールドする第２のピークホールド部７０を備える。
【０１０７】
具体的には、コンデンサＣ１にてホールドされた保持電圧（Ａ点の電圧：図１５参照）がＰＮＰトランジスタＱ３３のベースに供給される。このトランジスタＱ３３は、そのコレクタがグランドに接続され、エミッタが定電流源７１及びＮＰＮトランジスタＱ３４のベースに接続される。これらトランジスタＱ３３及び定電流源７１によってエミッタフォロア回路が構成される。このエミッタフォロア回路は、バッファ機能及びレベルシフト機能の双方の機能を兼ね備える。すなわち、トランジスタＱ３３は、第１のピークホールド部から供給される電圧をベース・エミッタ電圧分だけ上昇させることで、入力信号Ｖｉｎからの入力トランジスタＱ３１によるシフト分を補正し、上記トランジスタＱ３４の入力電位許容範囲を確保している。そして、そのレベルシフトされた電圧Ｖ２（シフト電圧）がトランジスタＱ３４のベースに供給される。
【０１０８】
トランジスタＱ３４は、そのコレクタが高電位電源ＶＤＤに接続され、エミッタがコンデンサＣ８を介してグランドに接続されている。コンデンサＣ８には、該コンデンサＣ８の保持電圧のドループレートを制御するための電流源７２が並列に接続されている。トランジスタＱ３４とコンデンサＣ８との間のノードＮ６は、補正回路２５ａ内のオペアンプ２６の非反転入力端子に接続される。
【０１０９】
上記トランジスタＱ３４に上記電圧Ｖ２が入力されると、その電圧Ｖ２よりもトランジスタＱ３４のベース・エミッタ間電圧分だけ低い電位までコンデンサＣ８が充電される。すなわち、このコンデンサＣ８には、電圧Ｖ２のピーク値よりもトランジスタＱ３４のベース・エミッタ間電圧分だけ低い電位まで充電される。ここで、入力信号Ｖｉｎのピーク値をＶｉｎｐ、入力トランジスタＱ３１のベース・エミッタ間電圧をＶｂｅ（Ｑ３１）、トランジスタＱ３３のベース・エミッタ間電圧をＶｂｅ（Ｑ３３）、トランジスタＱ３４のベース・エミッタ間電圧をＶｂｅ（Ｑ３４）とすると、コンデンサＣ８の保持電圧Ｖｃは下記式により表される。
【０１１０】
Ｖｃ＝Ｖｉｎｐ−Ｖｂｅ（Ｑ３１）＋Ｖｂｅ（Ｑ３３）−Ｖｂｅ（Ｑ３４）
このとき、トランジスタＱ３４にも入力トランジスタＱ３１と同様に寄生容量が存在するものの、第２のピークホールド部７０に供給される電圧（図１５の「Ａ」参照）の信号変化は入力信号Ｖｉｎの信号変化に比べて小さくなっている。このため、トランジスタＱ３４の寄生容量による放電は小さくなり、この寄生容量による放電に起因するコンデンサＣ８の保持電圧の低下が小さくなる。従って、コンデンサＣ８が充放電を繰り返してもコンデンサＣ８の保持電圧の大幅な増減が抑制され、図１５に示すように、第２のピークホールド部７０の出力（Ｂ点の出力）は理想出力に近似する。
【０１１１】
なお、本実施形態の補正回路２５ａは、第１のピークホールド部及び第２のピークホールド部７０による双方のレベルシフト分を補正するための回路になっている。具体的には、オペアンプ２６の出力がベースに接続されるＮＰＮトランジスタＱ３２のエミッタは電流源２７及びＰＮＰトランジスタＱ３５のベースに接続されている。このトランジスタＱ３５は、そのコレクタがグランドに接続され、エミッタが定電流源２８及びＮＰＮトランジスタＱ３６のベースに接続されている。このトランジスタＱ３６は、そのコレクタが高電位電源ＶＤＤに接続され、エミッタが電流源２９に接続されている。また、トランジスタＱ３６と電流源２９の間のノードがオペアンプ２６の反転入力端子に接続されている。なお、オペアンプ２６の出力信号が出力端子から出力信号Ｖｏｕｔ（ピーク電圧Ｖｐ）として出力される。
【０１１２】
このように構成された補正回路２５ａでは、トランジスタＱ３２，Ｑ３５，Ｑ３６のベース・エミッタ間電圧によって、入力信号Ｖｉｎのピーク値からのトランジスタＱ３１，Ｑ３３，Ｑ３４のベース・エミッタ間電圧によるレベルシフト分が補正される。
【０１１３】
以上説明した実施形態によれば、第６実施形態の（２）の作用効果に加えて以下の効果を奏する。
（１）コンデンサＣ１によりホールドされた保持電圧のピーク値をホールドする第２のピークホールド部７０を設けるようにした。このとき、コンデンサＣ１の保持電圧の信号変化は入力信号Ｖｉｎの信号変化よりも小さいため、第２のピークホールド部７０内のトランジスタＱ３４の寄生容量による放電が小さくなる。従って、コンデンサＣ８が充放電を繰り返してもコンデンサＣ８の保持電圧の大幅な増減が抑制される。この結果、第２のピークホールド部７０の出力（Ｂ点の出力）にノイズ成分及び誤差成分が発生することを抑制でき、ひいてはピーク検出の精度を向上させることができる。
【０１１４】
（２）コンデンサＣ１の保持電圧を、トランジスタＱ３３及び定電流源７１からなるエミッタフォロワ回路を介してトランジスタＱ３４に供給するようにした。これにより、入力信号Ｖｉｎのピーク値からの入力トランジスタＱ３１によるレベルシフト分を、上記トランジスタＱ３３のベース・エミッタ間電圧分だけ補正した上で、トランジスタＱ３４に供給される。従って、第２のピークホールド部７０を設けることによって入力信号Ｖｉｎのピーク値からのシフト量が増大することを好適に抑制することができる。
【０１１５】
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１〜第５実施形態におけるトランジスタＱ９を省略してもよい。
・上記第４実施形態のサンプルホールド回路４５における第２スイッチＳＷ２を省略してもよい。
【０１１６】
・上記第６実施形態における補正回路２５は図１３に示した回路に制限されない。例えば図１６（ａ）に示す回路に変更してもよい。具体的には、図１６（ａ）に示す補正回路では、ノードＮ１に入力トランジスタＱ１と反対の導電型のＰチャネルＭＯＳトランジスタＱ２ａのゲートが接続されている。また、トランジスタＱ２ａは、そのドレインがグランドに接続され、ソースが電流源２７ａを介して高電位電源ＶＤＤに接続されている。そして、トランジスタＱ２ａのソースが出力端子に接続され、その出力端子から出力信号Ｖｏｕｔ（ピーク電圧Ｖｐ）が出力される。このように、入力トランジスタＱ１と反対の導電型のトランジスタＱ２ａによって、入力信号Ｖｉｎからの入力トランジスタＱ１によるレベルシフト分を補正するようにしてもよい。
【０１１７】
また、図１６（ｂ）に示すように、補正回路２５の代わりにバッファ回路２６ａを設け、そのバッファ回路２６ａを介してノードＮ１の電圧を出力信号Ｖｏｕｔとして出力するようにしてもよい。
【０１１８】
・上記第７実施形態におけるトランジスタＱ３３及び定電流源７１によって構成されるエミッタフォロワ回路を省略するようにしてもよい。この場合、第１のピークホールド部の出力（Ａ点の出力）がトランジスタＱ３４のベースに供給される。また、この場合には、補正回路２５ａにおけるトランジスタＱ３５及び定電流源２８を省略することが好ましい。
【０１１９】
・上記第１〜第６実施形態における各Ｎチャネル（第１導電型）ＭＯＳトランジスタ及び各Ｐチャネル（第２導電型）ＭＯＳトランジスタをＮＰＮトランジスタ及びＰＮＰトランジスタに変更してもよい。
【０１２０】
・上記第７実施形態における各ＮＰＮトランジスタ及びＰＮＰトランジスタをＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタに変更してもよい。
・上記第１〜第５実施形態と第６及び第７実施形態とをそれぞれ組み合わせるようにしてもよい。例えば、第１実施形態における電流検出回路３０及びピーク電流ホールド回路３５と第６実施形態における放電キャンセル回路６０との双方を備えるピークホールド回路としてもよい。また、例えば第１実施形態における電流検出回路３０及びピーク電流ホールド回路３５と第７実施形態における第２のピークホールド部７０との双方を備えるピークホールド回路としてもよい。
【０１２１】
・上記各実施形態では、本発明のピークホールド回路２０ａ，２０ｂをＡＰＣ回路に適用するようにしたが、適用可能な回路は特にこれに制限されない。
例えば上記各実施形態におけるピークホールド回路２０ａ，２０ｂを、図１７に示す光ディスク装置に設けられるＯＰＣ（Optimum Power Control）回路１００内のピークホールド回路に適用するようにしても良い。このＯＰＣ回路１００は、光ディスクのテストエリア（ＯＰＣエリア）でレーザパワーを複数段階に変化させてテストデータを試し書きし、その中から最適なアシンメトリが得られるレーザパワーを探索する回路である。ここで、アシンメトリとは、光ディスクの記録信号の品位を評価するパラメータの１つであり、ＲＦ信号の振幅対称性のずれ量を示す値である。
【０１２２】
具体的には、例えば図１７に示すＯＰＣ回路１００では、光ピックアップ１０に設けられる４分割フォトディテクタ１６によって、光ディスクからの反射光が受光される。４分割フォトディテクタ１６の各分割フォトディテクタ（ａ，ｂ，ｃ，ｄ）は、受光量に応じた受光電流を各電流電圧変換器１７ａ〜１７ｄにそれぞれ出力する。各電流電圧変換器１７ａ〜１７ｄは、入力される受光電流を受光信号（受光電圧）にそれぞれ変換して加算回路１０１に出力する。加算回路１０１は、入力される受光信号を加算して生成した和信号を第１ピークホールド回路２０ａ、第２ピークホールド回路２０ｂ及び平均値回路１０２に出力する。ここで、光源の照射光量や光ディスクの反射率などによって受光量が大きくばらつくため、加算回路１０１の利得は可変されるように構成されている。
【０１２３】
第１ピークホールド回路２０ａは、加算回路１０１からの和信号の最大値（ピーク値）をホールドしてシステムコントローラ１０３に出力する。第２ピークホールド回路２０ｂは、加算回路１０１からの和信号の最小値（ピーク値）をホールドしてシステムコントローラ１０３に出力する。平均値回路１０２は、加算回路１０１からの和信号の平均値を検出してシステムコントローラ１０３に出力する。
【０１２４】
システムコントローラ１０３は、ピーク値（最大値及び最小値）及び平均値が入力され、それらの値に基づいて上記アシンメトリを算出する。そして、システムコントローラ１０３は、最適なアシンメトリが得られるレーザパワーを実際の書き込み時のレーザパワー（例えば、図１の第１ＤＡＣ８３に目標値ＴＶとして設定されるレーザパワー）に設定する。
【０１２５】
このように、このＯＰＣ回路１００では、第１及び第２ピークホールド回路２０ａ，２０ｂで検出されたピーク値（最大値及び最小値）に基づいてアシンメトリが算出される。このため、第１及び第２ピークホールド回路２０ａ，２０ｂのピーク検出精度がそのままＯＰＣの精度に影響を及ぼす。従って、高速動作に適し、且つピーク検出の精度の高いピークホールド回路２０ａ，２０ｂを適用することにより、入力信号（ここでは、上記和信号）が高速信号になっても、アシンメトリの算出精度及びＯＰＣの精度を高く維持することができる。ひいては、書き込み時のレーザパワーを的確に設定することができる。
【０１２６】
・また、図１８に示すように、光ディスク装置に設けられる欠陥検出回路１１０内のエンベロープ生成回路１１１に上記第１ピークホールド回路２０ａ又は第２ピークホールド回路２０ｂを適用するようにしてもよい。この欠陥検出回路１１０は、光ディスクによって反射された反射光の変化に基づいて光ディスクの欠陥領域（光ディスク面にごみや指紋などが付着した領域）を検出する回路である。
【０１２７】
具体的には、例えば図１８に示す欠陥検出回路１１０では、光ディスクからの反射光に応じて生成されるＲＦ信号がエンベロープ生成回路１１１に入力される。エンベロープ生成回路１１１は、入力されるＲＦ信号の最大値に追従したエンベロープ信号を生成し、そのエンベロープ信号を比較回路１１２に出力する。なお、このエンベロープ生成回路１１１は、ドループレートを大きく設定した上記第１ピークホールド回路２０ａによって構成される。比較回路１１２は、エンベロープ信号と所定のしきい値とを比較し、欠陥検出信号を出力する。
【０１２８】
そして、この欠陥検出回路１１０の欠陥検出信号に応じて、欠陥領域中におけるサーボ制御を欠陥領域前の状態に固定することによって、光ディスクから正確な反射光の得られない欠陥領域においてもサーボ制御を正常に行うことができる。このとき、欠陥検出回路１１０に入力されるＲＦ信号が高速信号になっても、上記第１ピークホールド回路２０ａによって構成されるエンベロープ生成回路１１１により精度良くエンベロープ信号を生成することができるため、欠陥領域を精度良く検出することができる。
・また、上記第１及び第５〜第７実施形態の第１及び第２ピークホールド回路２０ａ，２０ｂを、図１９に示されるデジタルデータ無線通信用の受信装置１２０に設けられるデータスライサ回路１３１内のピークホールド回路に適用するようにしてもよい。
【０１２９】
図１９に示す受信装置１２０では、アンテナ１２１で受信された受信信号は、ＲＦバンドパスフィルタ１２２で所定の周波数帯域が選択され、ＲＦアンプ１２３で増幅されて周波数変換部１２４のミキサ１２５に出力される。このミキサ１２５には、局部発振回路１２６からの局部発振信号が併せて入力される。ミキサ１２５では、ＲＦアンプ１２３からの出力信号（ＲＦ信号）と局部発振信号とがミキシングされ、中間周波数に変換されたＩＦ信号が生成される。このＩＦ信号は、ＩＦバンドパスフィルタ１２７で不要波が除去され、ＩＦリミッタアンプ１２８で所定のレベルに増幅される。この増幅されたＩＦ信号は、復調回路１２９で復調され、ＢＢローパスフィルタ１３０を通してフィルタリングされ、ベースバンド信号としてデータスライサ回路１３１に出力される。このデータスライサ回路１３１は、入力されるベースバンド信号に基づいて、送信された元のデータを再現するデジタルデータストリームを生成する回路である。
【０１３０】
具体的には、例えば図２０に示すデータスライサ回路１３１では、ＢＢローパスフィルタ１３０から入力されるベースバンド信号が、第１及び第２ピークホールド回路２０ａ，２０ｂ及び比較回路１３２の非反転入力端子に入力される。第１ピークホールド回路２０ａによって検出されたベースバンド信号の最大値と、第２ピークホールド回路２０ｂによって検出されたベースバンド信号の最小値とは、直列接続された同一抵抗値の抵抗Ｒ１０，Ｒ１１により分圧される。この抵抗Ｒ１０，Ｒ１１により分圧された中間電圧は、ベースバンド信号を２値化するための閾値として、比較回路１３２の反転入力端子に入力される。そして、比較回路１３２によりベースバンド信号と閾値（中間電圧）とが比較され、その比較結果が２値化（０又は１）されてデジタルデータストリームとして出力される。
【０１３１】
ここで、ベースバンド信号を２値化する方法としては、例えばＡＤ変換後にデジタル処理することも考えられるが、この場合にはベースバンド信号（アナログ信号）をデジタル信号に変換するＡＤコンバータが必要となる。とくに、ベースバンド信号が高速信号になると、ＡＤコンバータをフラッシュ型とする必要があるため、装置が大型化するとともに、消費電力が増大してしまう。これに対して、図２０に示したデータスライサ回路１３１によれば、受信信号（ベースバンド信号）が高速信号になっても、第１及び第２ピークホールド回路２０ａ，２０ｂでピーク値を精度良く検出することができる。このため、このデータスライサ回路１３１では、ベースバンド信号が高速信号になっても、ＡＤコンバータを設けることなく、ベースバンド信号をアナログ信号のまま確実に２値化することができる。これにより、装置の大型化や消費電力の増大を抑制することができる。
【０１３２】
また、上記データスライサ回路１３１を、４値ＦＳＫ変調方式等により復調されたアナログ信号（ベースバンド信号）を４値化してデジタルデータストリームを生成する回路に変更してもよい。この場合、例えばピークレベルとボトムレベル間の１／６、３／６、５／６の３レベルを各閾値として出力するようにすればよい。
【０１３３】
・なお、上述したデータスライサ回路１３１は、デジタルデータ無線通信以外のデータ通信、例えば図２１に示される赤外線信号のデータ通信に使用される赤外線信号処理回路１４０にも利用することができる。
【０１３４】
図２１に示す赤外線信号処理回路１４０では、フォトダイオードにおいて受信された赤外線信号が電気信号に変換され、その変換された電気信号がアンプ１４１で増幅される。その増幅された電気信号から所定の周波数付近の搬送波信号がバンドパスフィルタ１４２で抽出され、その抽出された搬送波信号がエンベロープ生成回路１４３に出力される。エンベロープ生成回路１４３は、搬送波信号からエンベロープ信号を生成し、その生成したエンベロープ信号をデータスライサ回路１４４に出力する。このデータスライサ回路１４４は、上記データスライサ回路１３１と略同様に構成され、入力されるエンベロープ信号に基づいて、変調周波数成分である制御信号を生成する。
【０１３５】
このような赤外線信号処理回路１４０にデータスライサ回路１４４が適用される場合であっても、上記受信装置１２０のときと同様の作用効果を得ることができる。
・また、その他にも、上記各実施形態のピークホールド回路２０ａ，２０ｂは、高速な信号発生器出力やラインレシーバ入力信号などの各種信号の信号振幅検出や信号強度検出などにも適用できる。なお、ピークホールド回路２０ａ，２０ｂによって検出された振幅信号や強度信号は、ゲイン制御や保護回路動作などに利用される。
【０１３６】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド部と、
前記保持容量にホールドされた保持電圧が供給されるオペアンプと、前記オペアンプの出力信号が供給されソース又はエミッタが前記オペアンプの入力端子に接続される補正用トランジスタとを含み、前記保持電圧を補正する補正回路と、を備えるピークホールド回路において、
前記入力トランジスタに流れる電流を検出する電流検出回路と、
前記電流検出回路において検出された電流のピーク値をピーク電流としてホールドし、そのピーク電流を前記補正用トランジスタに供給するピーク電流ホールド回路と、
を備えることを特徴とするピークホールド回路。
（付記２）
前記電流検出回路は、前記入力トランジスタのドレイン又はコレクタに接続されるカレントミラー回路を含み、
前記ピーク電流ホールド回路は、
前記カレントミラー回路から供給される電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路から供給される電圧に基づいて、前記電流検出回路において検出された電流のピーク値に対応する電圧をホールドするピーク電流保持容量を含むホールド回路と、
前記ホールド回路から供給される電圧を電流に変換して前記補正用トランジスタに供給する電圧電流変換回路と、を含むことを特徴とする付記１に記載のピークホールド回路。
（付記３）
前記カレントミラー回路は、前記入力トランジスタのドレインがドレインに接続される第１のトランジスタと、前記第１のトランジスタとカレントミラー接続される第２のトランジスタと、を含み、
前記電流電圧変換回路は、第２のトランジスタのドレインがドレイン及びゲートに接続される第３のトランジスタと、前記第３のトランジスタのソースがドレイン及びゲートに接続される第４のトランジスタと、を含み、
前記ホールド回路は、前記第３のトランジスタのドレインがゲートに接続される第５のトランジスタと、第５のトランジスタのソースに接続される前記ピーク電流保持容量と、を含み、
前記電圧電流変換回路は、前記ピーク電流保持容量にホールドされた電圧がゲートに供給されるソース接地型の第６のトランジスタを含むことを特徴とする付記２に記載のピークホールド回路。
（付記４）
前記カレントミラー回路は、前記入力トランジスタのコレクタがコレクタに接続される第１のトランジスタと、前記第１のトランジスタとカレントミラー接続される第２のトランジスタと、を含み、
前記電流電圧変換回路は、第２のトランジスタのコレクタがコレクタ及びベースに接続される第３のトランジスタと、前記第３のトランジスタのエミッタがコレクタ及びベースに接続される第４のトランジスタと、を含み、
前記ホールド回路は、前記第３のトランジスタのコレクタがベースに接続される第５のトランジスタと、第５のトランジスタのエミッタに接続される前記ピーク電流保持容量と、を含み、
前記電圧電流変換回路は、前記ピーク電流保持容量にホールドされた電圧がベースに供給されるエミッタ接地型の第６のトランジスタを含むことを特徴とする付記２に記載のピークホールド回路。
（付記５）
前記入力トランジスタと前記補正用トランジスタとは同一の素子サイズを有し、
前記第１のトランジスタと前記第２のトランジスタとは同一の素子サイズを有し、
前記第３のトランジスタと前記第５のトランジスタとは同一の素子サイズを有し、
前記第４のトランジスタと前記第６のトランジスタとは同一の素子サイズを有することを特徴とする付記３又は４に記載のピークホールド回路。
（付記６）
前記補正回路は、前記補正用トランジスタのドレイン又はコレクタにドレイン又はコレクタが接続され、前記第１のトランジスタと同一の素子サイズを有する第７のトランジスタを含むことを特徴とする付記３〜５のいずれか１つに記載のピークホールド回路。
（付記７）
前記ピークホールド部は、前記保持容量に並列に接続され、第１ドループ電流を流す第１電流源を含み、
前記ホールド回路は、前記ピーク電流保持容量に並列に接続され、第２ドループ電流を流す第２電流源を含むことを特徴とする付記２〜６のいずれか１つに記載のピークホールド回路。
（付記８）
前記第２電流源は、前記入力信号と前記保持電圧との電位差が急激に大きくなるときに外部から入力される制御信号に応じて、前記第２ドループ電流を前記第１ドループ電流よりも大きく設定するとともに、その所定時間経過後に外部から入力される制御信号に応じて、前記第２ドループ電流を前記第１ドループ電流と等しくなるように設定することを特徴とする付記７に記載のピークホールド回路。
（付記９）
前記ピーク電流ホールド回路は、前記電流電圧変換回路から出力される電圧を、ローパスフィルタを介して前記ホールド回路に供給することを特徴とする付記７に記載のピークホールド回路。
（付記１０）
前記入力信号の立ち上がり時に外部から入力される制御信号に応じて、立ち上がり期間の前記ローパスフィルタのカットオフ周波数を、立ち上がり期間以外のときのカットオフ周波数よりも低く設定することを特徴とする付記９に記載のピークホールド回路。
（付記１１）
前記ローパスフィルタを、前記入力信号と前記保持容量の保持電圧との電位差が小さくなる定常状態に移行後にバイパスさせることを特徴とする付記９又は１０に記載のピークホールド回路。
（付記１２）
前記ピーク電流ホールド回路は、前記電流電圧変換回路と前記ホールド回路との間に設けられるサンプルホールド回路を含み、
前記サンプルホールド回路は、
前記電流電圧変換回路から供給される電圧をホールドするサンプルホールド容量と、
前記電流電圧変換回路と前記ホールド回路とを接離する第１スイッチと、
前記サンプルホールド容量と前記ホールド回路とを接離する第２スイッチと、を含み、
前記入力信号と前記保持容量の保持電圧との電位差が急激に大きくなるときに外部から入力される制御信号に応じて、前記第１スイッチをオフして前記電流電圧変換回路と前記ホールド回路とを切断し、前記サンプルホールド容量にホールドされた電圧を前記ホールド回路に供給するとともに、
前記入力信号と前記保持容量の保持電圧との電位差が小さくなる定常状態に移行後に外部から入力される制御信号に応じて、前記第１スイッチをオンして前記電流電圧変換回路と前記ホールド回路とを接続し、且つ前記第２スイッチをオフして前記サンプルホールド容量と前記ホールド回路とを切断することを特徴とする付記７に記載のピークホールド回路。
（付記１３）
前記ピークホールド部は、前記保持容量に並列に接続され、第１ドループ電流を流す第１電流源を含み、
前記ピーク電流ホールド回路は、
第２ドループ電流を流す第２電流源と、
前記第２電流源の第２ドループ電流が供給され、前記保持容量の保持電圧の急激な信号変化を検出して前記第２ドループ電流をブーストし、そのブースト電流を前記ホールド回路に供給するドループブースト回路と、を含むことを特徴とする付記２〜６のいずれか１つに記載のピークホールド回路。
（付記１４）
前記ドループブースト回路は、
前記第２電流源と接続される第８のトランジスタと、
前記保持容量の保持電圧が供給されるコンデンサと抵抗からなる微分回路と、
前記微分回路を介して前記第８のトランジスタとカレントミラー接続され、前記ブースト電流を前記ホールド回路に供給する第９のトランジスタと、を含むことを特徴とする付記１３に記載のピークホールド回路。
（付記１５）
前記入力信号を反転させて反転信号を生成する反転回路と、
前記入力トランジスタと同一の素子サイズを有し、前記反転回路から前記反転信号がゲート又はベースに供給されるコピートランジスタと、
前記反転信号のピーク値をホールドし、前記保持容量に接続されるコピー保持容量と、を含む放電キャンセル回路をさらに備えることを特徴とする付記１〜１４のいずれか１つに記載のピークホールド回路。
（付記１６）
入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド回路において、
前記入力信号を反転させて反転信号を生成する反転回路と、
前記入力トランジスタと同一の素子サイズを有し、前記反転回路から前記反転信号がゲート又はベースに供給されるコピートランジスタと、
前記反転信号のピーク値をホールドし、前記保持容量に接続されるコピー保持容量と、を含む放電キャンセル回路を備えることを特徴とするピークホールド回路。
（付記１７）
前記保持容量にホールドされた電圧が供給されるオペアンプと、前記オペアンプの出力信号が供給されソース又はエミッタが前記オペアンプに接続される補正用トランジスタとを含み、前記保持容量にホールドされた電圧のピーク値を補正する補正回路をさらに備えることを特徴とする付記１６に記載のピークホールド回路。
（付記１８）
前記反転回路は、
前記入力信号が供給されるソースフォロワ回路又はエミッタフォロワ回路と、
前記ソースフォロワ回路又はエミッタフォロワ回路を通じて供給される前記入力信号を所定の利得で増幅するソース接地増幅回路又はエミッタ接地増幅回路と、を含み、
前記所定の利得が−１に設定され、前記反転信号を生成することを特徴とする付記１５〜１７のいずれか１つに記載のピークホールド回路。
（付記１９）
前記ピークホールド部と前記補正回路との間に設けられ、前記ピークホールド部の前記保持容量にホールドされた電圧のピーク値をホールドする第２のピークホールド部をさらに備えることを特徴とする付記１〜１４のいずれか１つに記載のピークホールド回路。
（付記２０）
入力信号が供給される入力トランジスタと、前記入力信号の最大値又は最小値であるピーク値をホールドする保持容量とを含むピークホールド回路において、
前記保持容量にホールドされた保持電圧のピーク値をホールドする第２のピークホールド部を備えることを特徴とするピークホールド回路。
（付記２１）
前記入力トランジスタは第１導電型のトランジスタであり、
前記第２のピークホールド部は、
前記保持容量にホールドされた保持電圧が供給される前記第１導電型と異なる第２導電型のシフト用トランジスタを含み、前記保持電圧よりも前記シフト用トランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧分だけシフトさせたシフト電圧を生成するソースフォロワ回路又はエミッタフォロワ回路と、
前記シフト電圧が供給される第２入力トランジスタと、
前記第２入力トランジスタのソース又はエミッタに接続されて前記シフト電圧のピーク値をホールドする第２保持容量と、を含むことを特徴とする付記２０に記載のピークホールド回路。
（付記２２）
前記第２保持容量にホールドされた電圧のピーク値を補正する補正回路をさらに備え、
前記補正回路は、
前記第２保持容量にホールドされた電圧が供給されるオペアンプと、
前記オペアンプの出力信号が供給される第１補正用トランジスタと、
前記第１補正用トランジスタのエミッタがベースに接続される第２補正用トランジスタを含むエミッタフォロワ回路と、
前記第２補正用トランジスタのエミッタがベースに接続され、エミッタが前記オペアンプに接続される第３補正用トランジスタと、を含むことを特徴とする付記２１に記載のピークホールド回路。
【図面の簡単な説明】
【０１３７】
【図１】ＡＰＣ回路を示すブロック図。
【図２】記録時におけるレーザパワーを示す説明図。
【図３】（ａ）（ｂ）従来のピークホールド回路を説明するための説明図。
【図４】第１実施形態のピークホールド回路を説明するための説明図。
【図５】第１実施形態のピークホールド回路を示す回路図。
【図６】第２実施形態のピークホールド回路を示す回路図。
【図７】第２実施形態のピークホールド回路の動作を説明するための波形図。
【図８】第３実施形態のピークホールド回路を示す回路図。
【図９】第４実施形態のピークホールド回路を示す回路図。
【図１０】第５実施形態のピークホールド回路を示す回路図。
【図１１】第５実施形態のピークホールド回路の動作を説明するための波形図。
【図１２】（ａ）〜（ｃ）従来のピークホールド回路を説明するための説明図。
【図１３】第６実施形態のピークホールド回路を示す回路図。
【図１４】第７実施形態のピークホールド回路を示す回路図。
【図１５】第７実施形態のピークホールド回路の動作を説明するための波形図。
【図１６】（ａ）、（ｂ）別例における補正回路を示す回路図。
【図１７】ＯＰＣ回路を示すブロック図。
【図１８】欠陥検出回路を示すブロック図。
【図１９】デジタルデータ無線通信用の受信装置を示すブロック図。
【図２０】データスライサ回路を示すブロック図。
【図２１】赤外線信号処理回路を示すブロック図。
【図２２】従来のピークホールド回路を示す回路図。
【図２３】従来のピークホールド回路を示す回路図。
【符号の説明】
【０１３８】
Ｑ１，Ｑ３１  入力トランジスタ
Ｑ２，Ｑ３２  補正用トランジスタ
Ｑ８  トランジスタ（電圧電流変換回路）
Ｑ２１  コピートランジスタ
Ｑ３３  シフト用トランジスタ
Ｑ３４  第２入力トランジスタ
Ｃ１  保持容量
Ｃ２  ピーク電流保持容量
Ｃ７  コピー保持容量
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
Ｖｉｎ  入力信号
ＸＶｉｎ  反転信号
Ｖｏｕｔ  出力信号
Ｉｄ１  第１ドループ電流
Ｉｄ２  第２ドループ電流
２０ａ，２０ｂ  ピークホールド回路
２５，２５ａ  補正回路
２１  第１電流源
２６  オペアンプ
３０  電流検出回路
３１  カレントミラー回路
３５  ピーク電流ホールド回路
３６  電流電圧変換回路
３７  第２電流源
４０  ローパスフィルタ
４５  サンプルホールド回路
５０  ドループブースト回路
６０  放電キャンセル回路
６１  反転回路
７０  第２のピークホールド部
【図１】
2010011141.tif 000003
【図２】
2010011141.tif 000004
【図３】
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【図４】
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【図５】
2010011141.tif 000007
【図６】
2010011141.tif 000008
【図７】
2010011141.tif 000009
【図８】
2010011141.tif 000010
【図９】
2010011141.tif 000011
【図１０】
2010011141.tif 000012
【図１１】
2010011141.tif 000013
【図１２】
2010011141.tif 000014
【図１３】
2010011141.tif 000015
【図１４】
2010011141.tif 000016
【図１５】
2010011141.tif 000017
【図１６】
2010011141.tif 000018
【図１７】
2010011141.tif 000019
【図１８】
2010011141.tif 000020
【図１９】
2010011141.tif 000021
【図２０】
2010011141.tif 000022
【図２１】
2010011141.tif 000023
【図２２】
2010011141.tif 000024
【図２３】
2010011141.tif 000025