(57)【要約】【課題】メモリセルの書込み及び読出しマージンの劣化を自動的に補償することができる半導体装置を提供する。【解決手段】半導体装置は、ワード線の選択期間を決めるためのワード線タイミング信号と基準信号とを比較し、その比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを印加し、逆にその比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを印加する。基準信号は、ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合、プロセス変動（閾値電圧のばらつき）によって変動する動作マージンを補償する場合に応じて選択される。ワード線パルス幅により基板バイアスを制御することで、ワード線パルス幅によって変動する動作マージンを改善し、また、製造時の閾値電圧のばらつきによって変動する動作マージンを改善する。【選択図】図１
2010061701.tif 000002
【特許請求の範囲】
【請求項１】
選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルのアレイと、
ワード線の選択期間を決めるためのワード線タイミング信号を生成するワード線タイミング生成回路と、
前記ワード線タイミング信号と基準信号を比較する比較回路と、
前記比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを印加し、逆にその比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを印加する基板バイアス制御回路と、を有する半導体装置。
【請求項２】
前記メモリセルは相互に一方の入力を他方の出力に結合した一対のＣＭＯＳインバータを有するスタティック型メモリセルである、請求項１記載の半導体装置。
【請求項３】
前記ワード線タイミング生成回路は、前記メモリセルと読出し動作の電気的特性が等価なレプリカセルを有し、ワード線の選択に呼応して選択された前記レプリカセルのローレベル出力が確定するタイミングで前記ワード線タイミング信号を変化させる、請求項２記載の半導体装置。
【請求項４】
ワード線タイミング生成回路は、前記メモリセルのアレイにおけるワード線本数に依存してワード線タイミング信号の変化タイミングを決定する、請求項３記載の半導体装置。
【請求項５】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合にｐチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項６】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合にｎチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項７】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合にｎチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項８】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合にｐチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項９】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合にｐチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項１０】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合にｎチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項１１】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合にｎチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項１２】
前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合にｐチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する、請求項３記載の半導体装置。
【請求項１３】
選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第1アレイと、
前記第1アレイにおけるワード線の選択期間を決めるための第1ワード線タイミング信号を生成する第１ワード線タイミング生成回路と、
前記第1ワード線タイミング信号と基準信号を比較する第1比較回路と、
前記第1比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを前記第1アレイに印加し、前記比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを前記第1アレイに印加する第1基板バイアス制御回路と、
選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第２アレイと、
前記第２アレイにおけるワード線の選択期間を決めるための第２ワード線タイミング信号を生成する第２ワード線タイミング生成回路と、
前記第２ワード線タイミング信号と基準信号を比較する第２比較回路と、
前記第２比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを前記第２アレイに印加し、前記比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを前記第２アレイに印加する第２基板バイアス制御回路と、を有する半導体装置。
【請求項１４】
前記第１アレイと第２アレイのワード線本数が相違される、請求項１３記載の半導体装置。
【請求項１５】
選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第1アレイと、
前記第1アレイにおけるワード線の選択期間を決めるための第1ワード線タイミング信号を生成する第１ワード線タイミング生成回路と、
選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第２アレイと、
前記第２アレイにおけるワード線の選択期間を決めるための第２ワード線タイミング信号を生成する第２ワード線タイミング生成回路と、
前記第２ワード線タイミング信号と基準信号を比較する比較回路と、
前記第２比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを前記第１アレイ及び第２アレイに印加し、前記比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを前記第１アレイ及び第２アレイに印加する基板バイアス制御回路と、を有する半導体装置。
【請求項１６】
前記第１アレイと第２アレイのワード線本数が等しくされる、請求項１５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダム・アクセスメモリ(ＳＲＡＭ)が半導体チップ上に集積された半導体集積回路に係り、特にＳＲＡＭの動作に必要な動作マージンを広げる構成に関する。
【背景技術】
【０００２】
近年、半導体装置、例えばＳＲＡＭなどの半導体装置に対しては、高速化および低消費電力化が強く求められている。ＳＲＡＭの消費電力を低減するには電源電圧を低下させることがもっとも単純で効果が大きい方法である。しかし、低い電源電圧ではトランジスタの動作に必要な動作マージンが低下し、動作が不安定となる。特許文献１には、このＳＲＡＭの動作マージンをワード線のパルス幅を変化させて測定する技術が開示されている。
【０００３】
【特許文献１】特開２００７-０３５１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＬＳＩ(Ｌarge Ｓcale Ｉntegrated circuit: 大規模集積回路)を製造するプロセスの進展により、ＬＳＩ中のトランジスタの微細化が進展している。たとえば、２００６年にはトランジスタのゲート長が５０nmという微細なトランジスタの量産が行われている。トランジスタの微細化が進展すると特にトランジスタのしきい値電圧(Ｖｔｈ)のばらつきが増大する。トランジスタのＶｔｈばらつきが増大すると、ＬＳＩのオンチップメモリとして使用されるＳＲＡＭの動作マージンが低下し、ＳＲＡＭメモリセルの動作が困難になる。このＳＲＡＭの動作マージンには、読み出し動作時のマージンである読み出しマージンと、書き込み動作時のマージンである書き込みマージンがあり、ＳＲＡＭを正常に動作させるにはそれぞれの動作マージンを一定以上持っている必要がある。本明細書において、読出しマージンとは読出し動作における記憶情報の反転の生じ難さとして把握する。書き込みマージンとは書き込み動作時における反転書き込みの確実性として把握する。このとき、それぞれの動作マージンは、ＳＲＡＭのメモリセルを制御するワード線が"Ｈ"になるワード線選択時間、つまりワード線のパルス幅によって変化する傾向にあることが知られている。ワード線パルス幅が長いほどビット線を介してアンプで駆動される時間が長くなるから、それに従って書き込みマージンも良くなる（大きくなる）。一方ワード線パルス幅が長いほど、メモリセルはローレベル側の記憶ノードによって一方のビット線のプリチャージ電荷を引き抜くディスチャージ動作時間が長くなり、即ち記憶情報に不所望な反転を生ずる機会が多くなり、それに従って読出しマージンが悪化する（小さくなる）。また、ＭＯＳトランジスタの閾値電圧の変動によっても上記動作マージンが影響される。閾値電圧の変動は、プロセスの変動、動作時の温度、電源電圧の変動等によって生ずる。
【０００５】
前記特許文献１では、ワード線のパルス幅を積極的に変化させて動作マージンの測定を行っている。これにより、通常の機能試験では測定を行うことが困難な動作マージンを測定することが可能となり、製造後のチップの動作可否を調べることが可能となる。しかし、この回路ではＳＲＡＭの動作マージン自体を改善することは出来ず、微細化等とともに問題となるＳＲＡＭの動作マージンを改善することは難しい。
【０００６】
本発明の目的はメモリセルの書込み及び読出しマージンの劣化を自動的に補償することができる半導体装置を提供することにある。
【０００７】
本発明の目的は、メモリセルの書込み及び読出しマージンの劣化を検出して改善することができる半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本発明に係る半導体装置は、ワード線の選択期間を決めるためのワード線タイミング信号と基準信号とを比較し、その比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを印加し、逆にその比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを印加する。前記基準信号は、ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合、また、プロセス変動（閾値電圧のばらつき）によって変動する動作マージンを補償する場合、に応じて相違される。したがって、ワード線パルス幅により基板バイアスを制御することで、ワード線パルス幅によって変動する動作マージンを改善することが可能である。また、製造時の閾値電圧のばらつきによって変動する動作マージンを改善することが可能である。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、メモリセルの書込み及び読出しマージンの劣化を自動的に補償することができる。また、メモリセルの書込み及び読出しマージンの劣化を検出して改善することができる。
【発明を実施するための最良の形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕本発明に係る半導体装置は、選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルのアレイと、ワード線の選択期間を決めるためのワード線タイミング信号を生成するワード線タイミング生成回路と、前記ワード線タイミング信号と基準信号を比較する比較回路と、前記比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを印加し、逆にその比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを印加する基板バイアス制御回路と、を有する。
【００１５】
〔２〕項１の半導体装置において、前記メモリセルは相互に一方の入力を他方の出力に結合した一対のＣＭＯＳインバータを有するスタティック型メモリセルである。スタティック型メモリセルにおいて、ワード線選択期間（ワード線パルス幅）が長いほどビット線を介してアンプで駆動される時間が長くなるから、それに従って書き込みマージンが良くなり（大きくなる）、短いほど書き込みマージンが悪化する（小さくなる）。一方ワード線パルス幅が長いほど、メモリセルはローレベル側の記憶ノードによって一方のビット線のプリチャージ電荷を引き抜くディスチャージ動作時間が長くなってデータ記憶ノードに電位的な浮きを生じ易くなって記憶情報に不所望な反転を生ずる機会が多くなり、それに従って読出しマージンが悪化し、逆短い方が読出しマージンは良くなる。
【００１６】
〔３〕項２の半導体装置において、前記ワード線タイミング生成回路は、前記メモリセルと読出し動作の電気的特性が等価なレプリカセルを有し、ワード線の選択に呼応して選択された前記レプリカセルのローレベル出力が確定するタイミングで前記ワード線タイミング信号を変化させる。これにより、基準信号と比較すべき前記ワード線タイミング信号に、製造時におけるプロセスのばらつきや実際の回路特性を容易に反映させることができる。
【００１７】
〔４〕項３の半導体装置において、ワード線タイミング生成回路は、前記メモリセルのアレイにおけるワード線本数が多いほどワード線タイミング信号の変化タイミングを遅らせる。これにより、基準信号と比較すべき前記ワード線タイミング信号に、メモリアレイの構成、特にビット線負荷の状態を容易に反映させることができる。
【００１８】
〔５〕《ワードパルス幅とマージンに着目》
ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合にｐチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する。これによって書き込みマージンを改善する。
【００１９】
〔６〕《ワードパルス幅とマージンに着目》
ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合にｎチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する。これによって書き込みマージンを改善する。
【００２０】
〔７〕《ワードパルス幅とマージンに着目》
ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合にｎチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する。これによって読出しマージンを改善する。
【００２１】
〔８〕《ワードパルス幅とマージンに着目》
ワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合にｐチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する。これによって読出しマージンを改善する。
【００２２】
〔９〕《ｎＭＯＳ_ｖｔｈとマージンに着目》
プロセス変動（ＭＯＳトランジスタの閾値電圧のばらつき）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合（ｎチャンネル型ＭＯＳトランジスタの閾値電圧の絶対値が小さいことに起因して読出しマージンが劣化し、ワード線選択信号の変化も早くなっている場合）にｐチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する。これによって読出しマージンを改善する。
【００２３】
〔１０〕《ｎＭＯＳ_ｖｔｈとマージンに着目》
プロセス変動（ＭＯＳトランジスタの閾値電圧のばらつき）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも短い場合（ｎチャンネル型ＭＯＳトランジスタの閾値電圧の絶対値が小さいことに起因して読出しマージンが劣化し、ワード線選択信号の変化も早くなっている場合）にｎチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する。これによって読出しマージンを改善する。
【００２４】
〔１１〕《ｎＭＯＳ_ｖｔｈとマージンに着目》
プロセス変動（ＭＯＳトランジスタの閾値電圧のばらつき）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合（ｎチャンネル型ＭＯＳトランジスタの閾値電圧の絶対値が大きいことに起因して、書き込みマージンが劣化し、ワード線選択信号の変化も遅くなっている場合）にｎチャンネル型ＭＯＳトランジスタに順方向基板バイアスを印加する。これによって書き込みマージンを改善する。
【００２５】
〔１２〕《ｎＭＯＳ_ｖｔｈとマージンに着目》
プロセス変動（ＭＯＳトランジスタの閾値電圧のばらつき）によって変動する動作マージンを補償する場合には、その観点による基準信号がワード線タイミング信号と比較される。項３の半導体装置において、前記基板バイアス制御回路は、ワード線選択タイミングから前記ワード線タイミング信号の変化までの期間が基準信号よりも長い場合（ｎチャンネル型ＭＯＳトランジスタの閾値電圧の絶対値が大きいことに起因して、書き込みマージンが劣化し、ワード線選択信号の変化も遅くなっている場合）にｐチャンネル型ＭＯＳトランジスタに逆方向基板バイアスを印加する。これによって書き込みマージンを改善する。
【００２６】
〔１３〕本発明の別の観点による半導体装置は第１メモリ部と第２メモリ部を有し、それぞれに固有の比較回路と基板バイアス制御回路を設ける。即ち、第１メモリ部は、選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第1アレイと、前記第1アレイにおけるワード線の選択期間を決めるための第1ワード線タイミング信号を生成する第１ワード線タイミング生成回路とを有し、これに対して。前記第1ワード線タイミング信号と基準信号を比較する第1比較回路と、前記第1比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを前記第1アレイに印加し、前記比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを前記第1アレイに印加する第1基板バイアス制御回路とが設けられる。第２メモリ部は、選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第２アレイと、前記第２アレイにおけるワード線の選択期間を決めるための第２ワード線タイミング信号を生成する第２ワード線タイミング生成回路とを有し、これに対して、前記第２ワード線タイミング信号と基準信号を比較する第２比較回路と、前記第２比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを前記第２アレイに印加し、前記比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを前記第２アレイに印加する第２基板バイアス制御回路と、が設けられる。
【００２７】
〔１４〕項１３の半導体装置において、前記第１アレイと第２アレイのワード線本数が相違される。即ち、第１メモリ部と第２メモリ部ではビット線負荷が相違され、ワード線タイミング信号の変化点も相違されるから、基板バイアス制御の精度を向上させるという点で、第１メモリ部と第２メモリ部に別々に比較回路と基板バイアス制御回路を設ける意義がある。
【００２８】
〔１５〕本発明のさらに別の観点による半導体装置は第１メモリ部と第２メモリ部を有し、一方のメモリ部に比較回路を設け、その比較結果に基づいて双方のメモリ部の基板バイアスを制御する基板バイアス制御回路を配置する。即ち、第１メモリ部は、選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第1アレイと、前記第1アレイにおけるワード線の選択期間を決めるための第1ワード線タイミング信号を生成する第１ワード線タイミング生成回路とを有する。第２メモリ部は選択端子がワード線に接続されデータ端子がビット線に接続された複数のメモリセルの第２アレイと、前記第２アレイにおけるワード線の選択期間を決めるための第２ワード線タイミング信号を生成する第２ワード線タイミング生成回路とを有する。前記第２ワード線タイミング信号と基準信号を比較する比較回路を設け、前記第２比較回路による比較結果が読み出しマージンの低い状態に応ずるときは読み出しマージンを拡大する基板バイアスを前記第１アレイ及び第２アレイに印加し、前記比較結果が書き込みマージンの低い状態に応ずるときは書き込みマージンを拡大する基板バイアスを前記第１アレイ及び第２アレイに印加する基板バイアス制御回路を採用する。
【００２９】
〔１６〕項１５の半導体装置において、前記第１アレイと第２アレイのワード線本数が等しくされる。即ち、第１メモリ部と第２メモリ部ではビット線負荷が等しくされ、ワード線タイミング信号の変化点も同じになるから、第１メモリ部と第２メモリ部に比較回路と基板バイアス制御回路を共通化することによって、半導体装置の回路規模を縮小することができる。
【００３０】
２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
【００３１】
《ワード線パルス幅のばらつきに対する動作マージン劣化の補償》
図１には本発明に係る半導体装置の一例が示される。同図に示される半導体装置１はシステムオンチップ（ＳｏＣ）の所謂システムＬＳＩとして構成される。半導体装置1は、特に制限されないが、単結晶シリコンのような1個の半導体基板にＣＭＯＳ集積回路製造技術などによって構成される。
【００３２】
半導体装置１は、例えば代表的に示された中央処理装置（ＣＰＵ）２とそのワークメモリであるＳＲＡＭ部３と、基板バイアス電圧ＶＢＮ，ＶＢＰを生成する基板バイアス発生回路ＶＢＢＧＥＮと、基板バイアス発生回路ＶＢＢＧＥＮの制御に用いる比較回路ＣＯＭＰＰを有する。
【００３３】
基板バイアス発生回路ＶＢＢＧＥＮは、特に制限されないが、メモリ部３の基板バイアス制御を行う。ＶＢＰはｐチャンネル型ＭＯＳトランジスタ（以下単にｐＭＯＳトランジスタと記す）の基板（ｎ型ウェル領域）に印加される基板バイアス電圧、ＶＢＮはｎチャンネル型ＭＯＳトランジスタ（以下単にｎＭＯＳトランジスタと記す）の基板（ｐ型ウェル領域）に印加される基板バイアス電圧である。基板バイアス電圧ＶＢＰ，ＶＢＮの電圧レベルは比較回路ＣＯＭＰＰが出力する信号ＣＯＮＴＶＢに基づいて決定される。
【００３４】
ＳＲＡＭ部３はスタティック型のメモリセルがマトリクス配置されたメモリセルアレイＭＣＡＲＹを有する。メモリセルアレイＭＣＡＲＹにおいてメモリセルの選択端子は対応するワード線に、メモリセルのデータ入出力端子は相補ビット線に接続される。特に制限されないが相補データ線にはそれぞれセンスアンプ（ＳＡ）が結合される。図においてＳＡＡＲＹはセンスアンプのアレイを意味する。ＣＰＵ２から出力されたメモリアクセスのためのアドレス信号ＡＤＲＳの内のロウアドレス信号はロウアドレスデコーダＲＡＤＥＣでデコードされ、デコードされた信号をワードドライバＷＬＤＲが受けて、ロウアドレス信号で指定されるワード線が選択レベルに駆動される。それぞれの相補データ線はカラムスイッチ回路ＣＳＷを介して選択的にコモンデータ線に接続可能される。コモンデータ線にはメインアンプＭＡＭＰが接続され、メインアンプＭＡＭＰにはデータ入出力バッファＤＩＯＢＦが接続される。前記アドレス信号ＡＤＲＳに含まれるカラムアドレス信号はカラムアドレスデコーダＣＡＤＥＣがデコードし、デコードされた信号でカラムスイッチ回路ＣＳＷをスイッチ制御することにより、カラムアドレス信号で指定される相補ビット線がコモンデータ線に導通される。読出し動作において相補ビット線は予めプリチャージ回路（ＰＲＣＲＧ）で例えば電源電圧にプリチャージされ、ワード線が選択されるとメモリセルの記憶情報に従って相補データ線に相補レベルが現れ、これをセンスアンプ（ＳＡ）がセンス増幅する。この相補レベルの変化はカラムスイッチ回路ＣＳＷを介してコモンデータ線に伝達され、これをメインアンプＭＡＭＰのリードアンプが増幅することによって、データバスＤＡＴＡにリードデータが出力される。書き込み動作では、データバスＤＡＴＡから供給される書き込みデータに従ってメインアンプＭＡＭＰのライトアンプがコモンデータ線、並びにカラムスイッチ回路ＣＳＷで選択された相補ビット線を相補レベルに駆動し、これによって、ワード線で選択されたメモリセルにデータが書き込まれる。書き込み及び読出し動作の内部タイミング制御はＣＰＵ２からのアクセス制御信号ＭＣＮＴ及びクロック信号ＣＬＫ等を受けるタイミングコントローラＴＭＧＣＮＴとワード線タイミング生成回路ＷＬＴＧＥＮが行う。
【００３５】
図２にはＳＲＡＭ部３のスタティック型のメモリセルの回路構成が例示される。メモリセルＭＣは、ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１から成るインバータとｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２から成るインバータとを相互に一方の入力端子を他方の出力端子にクロスカップルされて成るスタティックラッチを有し、一方のＣＭＯＳインバータの出力端子にｎＭＯＳトランジスタ（選択ＭＯＳトランジスタ）Ｎ３が、他方のＣＭＯＳインバータの出力端子にｎＭＯＳトランジスタ（選択ＭＯＳトランジスタ）Ｎ４が接続される。選択ＭＯＳトランジスタＮ３，Ｎ４のゲートはワード線ＷＬに、選択ＭＯＳトランジスタＮ３は非反転ビット線ＢＬＴに、選択ＭＯＳトランジスタＮ４は反転ビット線ＢＬＢに接続される。非反転ビット線ＢＬＴと反転ビット線ＢＬＢは相補ビット線を構成する。メモリセルＭＣのｎＭＯＳトランジスタの基板は基板バイアス電圧ＶＢＮを受け、メモリセルＭＣのｐＭＯＳトランジスタの基板は基板バイアス電圧ＶＢＰを受ける。Ｖｄｄは電源電圧、Ｖｓｓはグランド電圧である。
【００３６】
図３にはＳＲＡＭのスタティック型メモリセルＭＣの読み出しおよび書き込みマージンを拡大するためのＭＯＳトランジスタの閾値電圧制御およびそのために必要な基板バイアスの印加形態について示す。前記メモリセルＭＣの読出しマージンとは読出し動作における記憶情報の反転の生じ難さ（即ち読出し動作で記憶情報が容易に反転しないこと）であり、書き込みマージンとは書き込み動作時における反転書き込みの確実性（即ち書き込み動作において記憶情報を反転し易すいこと）である。
【００３７】
読み出しマージンを改善するには、メモリセルＭＣを構成するインバータの出力が反転する電圧(トリップポイント)を上げればよいため、ｎＭＯＳトランジスタの閾値電圧（Ｖｔｈ）を上げる（絶対値的に大きくする）とともに、ｐＭＯＳトランジスタの閾値電圧を下げる（絶対値的に小さくする）ことで対応可能である。即ち、ビット線ＢＬＴ（ＢＬＢ）のプリチャージ電荷を引き抜くｎＭＯＳトランジスタＮ１（Ｎ２）の閾値電電圧が絶対値的に小さいと当該ｎＭＯＳトランジスタＮ１（Ｎ２）に大きな電流が流れてそのドレイン電位が浮き上がり、反対側のｐＭＯＳトランジスタＰ２（Ｐ１）の閾値電圧が絶対値的に小さいと反対側のビット線ＢＬＢ（ＢＬＴ）の電位が不所望に低下してしまう。
【００３８】
逆に書き込みマージンを改善するには、電流を供給するロード用のｐＭＯＳトランジスタＰ１，Ｐ２の電流を減少させ、トランスファ用のｎＭＯＳトランジスタＮ３，Ｎ４の電流を増加させればよいため、ｎＭＯＳトランジスタの閾値電圧を絶対値的に小さくするとともに、ｐＭＯＳトランジスタの閾値電圧を絶対値的に大きくすればよい。同図にはそのための基板バイアス電圧が例示される。電源電圧Ｖｄｄ＝１．２Ｖ、グランド電圧Ｖｓｓ＝０Ｖとするとき、ｎＭＯＳトランジスタの基板に印加する基板バイアス電圧ＶＢＮは、逆バイアスを印加する（閾値電圧を絶対値的に大きくする）場合には負の電圧である−１．２Ｖを印加し、順バイアスを印加する（閾値電圧を絶対値的に小さくする）場合には正の電圧である０．６Ｖを印加する。その他の場合にはグランド電圧Ｖｓｓを印加する。ｐＭＯＳトランジスタの基板に印加する基板バイアス電圧ＶＢＰは、逆バイアスを印加する場合には電源電圧ｖｄｄよりも高い２．４Ｖを印加し、順バイアスを印加する場合には電源電圧Ｖｄｄより低い電圧である０．６Ｖを印加する。
【００３９】
図４にはワード線ＷＬの選択信号によるワード線選択期間（ワード線パルス幅）とＳＲＡＭの動作マージンとの関係が例示される。ワード線パルス幅が短い場合には、読み出しマージンが増加する。これは、ワード線がオンする期間が短くなるために、ＳＲＡＭメモリセルで記憶されているデータを破壊する電流が流れる期間が短縮され、メモリセルのデータが壊れにくくなるためである。逆にワード線のパルス幅が短い場合には、書き込みマージンは減少する。これは、ワード線がオンする期間が短くなるため、新しいデータを書くために必要なメモリセル電流が流れる時間が短くなり、それに伴って書き込みが困難となり、書き込みマージンが低下するためである。また、ワード線パルス幅が長い場合には、ワード線パルス幅が短いときと逆の理由により、読み出しマージンが減少し、書き込みマージンが増加する。
【００４０】
図３および図４より、ワード線パルス幅が短い場合には書き込みマージンが減少するため、図３の書き込みマージンの欄に示されるように、ｎＭＯＳトランジスタに順バイアスを印加しｐＭＯＳトランジスタに逆バイアスを印加すれば減少した書き込みマージンを補償することができるということが解る。また、ワード線パルス幅が長い場合には読み出しマージンが減少するため、図３の読出しマージンの欄に示されるように、ｎＭＯＳトランジスタに逆バイアスを印加しｐＭＯＳトランジスタに順バイアスを印加すれば減少した読み出しマージンを補償することができるということが解る。
【００４１】
本実施の形態では上記に鑑みてＳＲＡＭ部３はワード線パルス幅に応じて自らの基板バイアス電圧を自律的に制御する。以下、そのための構成を詳細に説明する。
【００４２】
図５にはワード線タイミング生成回路ＷＬＴＧＥＮの一例が示される。ワードドライバＷＬＤＲはワード線ＷＬ単位にドライバユニットＷＬＤＲＵを有し、ドライバユニットＷＬＤＲＵにはロウアドレスデコーダＲＡＤＥＣから出力されるロウアドレスデコード信号ＲＡＤＳとワード線タイミング信号ＷＬＴを受けて、対応するワード線を選択的に駆動する。ワード線ＷＬにはＣＭＯＳスタティック型のメモリセルＭＣの選択端子が結合され、相補ビット線ＢＬＴ，ＢＬＢにはメモリセルＭＣのデータ入出力端子が接続される。ワード線タイミング生成回路ＷＬＴＧＥＮは相補ビット線とメモリセルＭＣの一列分の構成と等価なレプリカ回路として、ドライバユニットＷＬＤＲＵと回路特性の等しいレプリカドライバユニットＲＷＬＤＲＵ、ワード線と等価なレプリカワード線ＲＷＬ、レプリカワード線ＲＷＬに順次共通接続されたレプリカセルＲＭＣ、及びレプリカセルＲＭＣに順次接続されビット線負荷と等価な負荷を有するレプリカビット線ＲＢＬを有する。レプリカビット線ＲＢＬはセンスアンプ活性化ドライバＳＡＥＮＤＲ及びワード線パルス発生回路ＰＵＬＧＥＮに接続される。センスアンプ活性化ドライバＳＡＥＮＤＲはセンスアンプＳＡのイネーブル信号ＳＡＥＮを生成する。ワード線パルス発生回路ＰＵＬＧＥＮはワード線タイミング信号ＷＬＴを生成する。
【００４３】
レプリカセルＲＭＣの回路構成は図６に例示される。すなわち、レプリカセルＲＭＣはメモリセルＭＣと同じＭＯＳトランジスタＰ１，Ｐ２，Ｎ１〜Ｎ４を有し、ＭＯＳトランジスタＰ１，Ｎ１から成るインバータの入力は電源電圧に、ＭＯＳトランジスタＰ２，Ｎ２から成るインバータの入力はグランド電圧に、ｎＭＯＳトランジスタＮ３のゲートはレプリカワード線ＲＷＬに、ｎＭＯＳトランジスタＮ３のソースはレプリカビット線に接続される。レプリカワード線ＲＷＬが選択されたときレプリカセルＲＭＣは、電源電圧Ｖｄｄにプリチャージされたレプリカビット線ＲＢＬをディスチャージする動作を行い、この動作は、電源電圧Ｖｄｄにプリチャージされた非反転ビット線ＢＬＴがワード線選択によってディスチャージされてローレベルに確定するのと等価の動作になる。
【００４４】
図５のワード線パルス発生回路ＰＵＬＧＥＮは、特に制限されないが、メモリアクセスに際してクロック信号ＣＬＫのサイクルに同期してワード線タイミング信号ＷＬＴを活性化し（例えばハイレベルとし）、レプリカビット線ＲＢＬのディスチャージに同期してワード線タイミング信号ＷＬＴを非活性化する（例えばローレベルにする）。センスアンプ活性化ドライバＳＡＥＮＤＲは読出し動作に際してレプリカビット線ＲＢＬのディスチャージに同期してセンスアンプＳＡのイネーブル信号ＳＡＥＮを活性化し、センスアンプＳＡのセンス増幅動作を開始する。
【００４５】
図７にはワード線タイミング生成回路ＷＬＴＧＥＮの動作タイミングチャートが例示される。クロック信号ＣＬＫの立ち上がり変化に同期してワード線タイミング信号ＷＬＴが活性化され、それによってワード線ＷＬが選択レベルに駆動されると共に、レプリカワード線ＲＷＬが選択レベルに駆動される。レプリカワード線ＲＷＬが選択されると、レプリカビット線ＲＢＬのプリチャージ電荷はレプリカセルＲＭＣのｎＭＯＳトランジスタＮ１を介してディスチャージが開始される。レプリカビット線ＲＢＬのレベルがローレベルに確定されると、ワード線タイミング信号ＷＬＴが非活性化され、それによってワード線ＷＬ及びレプリカワード線ＲＷＬが非選択レベルに反転される。同図から明らかなように、ワード線選択期間（ワード線パルス幅）はワード線タイミング信号ＷＬＴのハイレベル期間によって規定される。
【００４６】
図８にはワード線パルス幅に応じて閾値電圧制御の動作タイミングが例示される。図１で説明した前記基板バイアス電圧ＶＢＰ，ＶＢＮの電圧レベルを制御するための信号ＣＯＮＴＶＢを生成する比較回路ＣＯＭＰＰは、ワード線タイミング信号ＷＬＴを入力し、そのハイレベル期間であるワード線パルス幅と基準信号ＳＴＴＩＭＥのパルス幅を比較する。例えば比較回路ＣＯＭＰＰはＤ型ラッチのようなフリップフロップで構成され、基準信号ＳＴＴＩＭＥの立ち下がりタイミングでワード線タイミング信号ＷＬＴをラッチし、ワード線パルス幅が基準信号ＳＴＴＩＭＥよりも短ければローレベルの信号ＣＯＮＴＶＢを出力し、逆の場合にはハイレベルの信号ＣＯＮＴＶＢを出力する。信号ＣＯＮＴＶＢを受ける基板バイアス制御回路ＶＢＢＧＥＮは信号ＣＯＮＴＶＢがローレベルの時（ワード線パルス幅が基準信号ＳＴＴＩＭＥよりも短く読出しマージンに比べて書き込みマージンが小さい時）は書き込みマージンを拡大するように例えばＶＢＮ＝０．６Ｖ、ＶＢＰ＝２．４Ｖを印加し（図８の状態ＣＯＮＤＡ）、逆に、信号ＣＯＮＴＶＢがハイレベルの時（ワード線パルス幅が基準信号ＳＴＴＩＭＥよりも長く書き込みマージンに比べて読出しマージンが小さい時）は読出しマージンを拡大するように例えばＶＢＮ＝−１．２Ｖ、ＶＢＰ＝０．６Ｖを印加する（図８の状態ＣＯＮＤＢ）。尚、ここではタイミングを比較する回路のもっとも単純な例としてフリップフロップを用いた回路を示したが、位相比較器などの信号のタイミングを比較する回路を用いることも可能である。基準信号ＳＴＴＩＭＥは半導体装置１の外部から供給される外部信号とされる。基準信号ＳＴＴＩＭＥそれ自体は半導体装置１のプロセスバラツキの影響の直接受けていない。信号ＳＴＴＩＭＥに変えてＣＬＫを基準信号に採用することも可能である。
【００４７】
上記ワード線パルス幅に基づいた自律的な基板バイアス制御ではｎＭＯＳトランジスタおよびｐＭＯＳトランジスタへの基板バイアスとして、図３のように順バイアスおよび逆バイアスの双方を用いる場合について説明したが、すべてを用いる必要はない。他の基板バイアス印加の例を図９に示す。パターン１は図３に基づいた基板バイアス制御形態である。パターン２は逆バイアスのみを印加する場合の例である。この場合、順バイアスを印加しないためリーク電流を低く抑えることが可能である。パターン３は順バイアスのみを印加する場合の例である。順バイアス電圧はＶＢＮ、ＶＢＰともに電源電圧Ｖｄｄと接地電位Ｖｓｓの間の値となるため、基板バイアス電圧を生成するのが比較的容易であり、基板バイアス発生回路ＶＢＢＧＥの回路規模を小さく抑えることが可能となる。パターン４はｎＭＯＳトランジスタのみに基板バイアスを印加する場合の例である。pウエルのみを制御すればよいため、pウエルの分離が容易なトリプルウエル構造のＬＳＩではＳＲＡＭ部ごとなど非常に小さい単位での基板バイアスの制御が可能となる。パターン５はｐＭＯＳトランジスタのみに基板バイアスを印加する場合の例である。nウエルのみを制御すればよいため、nウエルの分離が容易なダブルウエル構造のＬＳＩではＳＲＡＭ部ごとなど非常に小さい単位での基板バイアスの制御が可能となる。パターン６はｎＭＯＳトランジスタのみに逆バイアスを印加する場合である。上記、パターン２とパターン４の利点を併せ持った構造となる。ただし、ｎＭＯＳトランジスタの逆バイアスのみを用いるため、パターン１〜５と比較すると動作マージンを増加させる効果は低くなる。パターン７はｐＭＯＳトランジスタのみに逆バイアスを印加する場合である。上記、パターン２とパターン５の利点を併せ持った構造となる。ただし、ｐＭＯＳトランジスタの逆バイアスのみを用いるため、パターン１〜５と比較すると動作マージンを増加させる効果は低くなる。パターン８はｎＭＯＳトランジスタのみに順バイアスを印加する場合である。上記、パターン３とパターン４の利点を併せ持った構造となる。ただし、ｎＭＯＳトランジスタの順バイアスのみを用いるため、パターン１〜５と比較すると動作マージンを増加させる効果は低くなる。パターン９はｐＭＯＳトランジスタのみに順バイアスを印加する場合である。上記、パターン３とパターン５の利点を併せ持った構造となる。ただし、ｎＭＯＳトランジスタの逆バイアスのみを用いるため、パターン１〜５と比較すると動作マージンを増加させる効果は低くなる。
【００４８】
以上のように、ワード線パルス幅に従って基板バイアスを変化させることで、動作マージンを改善することが可能になる。更に、微細化した製造プロセスで増加するトランジスタのＶｔｈばらつきに対して、閾値電圧を絶対知的に大きくして動作マージンを補償すれば、ＳＲＡＭ部の低電圧化にも資することができる。
【００４９】
図１０には複数個のＳＲＡＭ部に対して共通に前記基板バイアス制御を行うようにしたＳｏｃ形態の半導体装置１Ａが例示される。ＳoＣ形態の半導体装置には多くの回路モジュールが搭載され、それにともない多くのＳＲＡＭ部も搭載される。図１０において半導体装置１Ａは２個のＳＲＡＭ部３ａ，３ｂを備え、一方のＳＲＡＭ部から出力されるワード線タイミング信号ＷＬＴを比較回路ＣＯＭＰＰが受けて信号ＣＯＮＴＶＢを生成し、これを受ける基板バイアス発生回路ＶＢＢＧＥＮが双方のＳＲＡＭ部３ａ，３ｂに共通に基板バイアス電圧ＶＢＮ，ＶＢＰを生成する。等しく基板バイアス制御されるＳＲＡＭ部３ａ，３ｂにおいてメモリアレイのビット線負荷は相互に等しくされている。これにおいても上記同様の作用効果を得る。半導体装置１Ａに搭載されるＳＲＡＭ部の個数は３個以上であってもよい。
【００５０】
図１１には複数個のＳＲＡＭ部に対して別々に前記基板バイアス制御を行うようにしたＳｏｃ形態の半導体装置１Ｂが例示される。図１０において半導体装置１Ａは２個のＳＲＡＭ部３ｃ，３ｄを備え、一方のＳＲＡＭ部３ｃのワード線タイミング生成回路ＷＬＴＧＥＮ１から出力されるワード線タイミング信号ＷＬＴ１を比較回路ＣＯＭＰＰ１が受けて信号ＣＯＮＴＶＢ１を生成し、これを受ける基板バイアス発生回路ＶＢＢＧＥＮ１がＳＲＡＭ部３ｃに基板バイアス電圧ＶＢＮ１，ＶＢＰ１を生成する。他方のＳＲＡＭ部３ｄのワード線タイミング生成回路ＷＬＴＧＥＮ２から出力されるワード線タイミング信号ＷＬＴ２を比較回路ＣＯＭＰＰ２が受けて信号ＣＯＮＴＶＢ２を生成し、これを受ける祈願バイアス発生回路ＶＢＢＧＥＮ２がＳＲＡＭ部３ｄに基板バイアス電圧ＶＢＮ２，ＶＢＰ２を生成する。ワード線タイミング生成回路ＷＬＴＧＥＮ１，ＷＬＴＧＥＮ２、比較回路ＣＯＭＰＰ１，ＣＯＭＰＰ２、基板バイアス発生回路ＶＢＢＧＥＮ１，ＶＢＢＧＥＮ２は図１と同様に構成される。ＳＲＡＭ部３ｃ，３ｄにおいてメモリアレイのビット線負荷は相違され、其れに応じてワード線タイミング生成回路ＷＬＴＧＥＮ１とワード線タイミング生成回路ＷＬＴＧＥＮ２が相違され、それ故に、ＳＲＡＭ部３ｃとＳＲＡＭ部３ｄの基板バイアス制御のための回路構成が相違される。
【００５１】
図１２には図１１の半導体装置１Ｂにおける基板バイアス制御の動作タイミングが例示される。ＳＲＡＭ部３ｃ，３ｄを動作させるためにクロックＣＬＫおよびワード線パルス幅の基準として基準信号ＳＴＴＩＭＥがＳＲＡＭ部３ｃ，３ｄに入力される。クロックＣＬＫおよび基準信号ＳＴＴＩＭＥは、例えば半導体装置１Ｂ内のタイミングを制御するモジュール内で生成される。ＳＲＡＭ部３ｃは記憶容量が小さな（ビット線負荷の小さな）メモリアレイを備えるため、図１及び図５で説明したワード線タイミング生成回路ＷＬＴＧＥＮのレプリカ回路等を用いて生成したワード線タイミング信号ＷＬＴのワード線パルス幅は短くなる。よって、ワード線タイミングを示す信号ＷＬＴ１と入力されるタイミング基準信号ＳＴＴＩＭＥを比較するとＷＬＴ１は短くなり、信号ＣＯＮＴＶＢ１はローレベルにされ、基板バイアス発生回路ＶＢＢＧＥＮ１によってＳＲＡＭ部３ｃに最適な基板バイアス電圧ＶＢＮ１，ＶＢＰ１が出力される。この場合、ＷＬＴ１によるワード線パルス幅が短くなっているため、ＳＲＡＭ部３ｃは書き込みマージンは小さく、読み出しマージンが大きくなっていると考えられ、ＶＢＮ１はｎＭＯＳトランジスタの順バイアス、ＶＢＰ１はｐＭＯＳトランジスタの逆バイアスが印加される。ＳＲＡＭ３ｄは記憶容量が大きな（ビット線負荷が大きい）メモリアレイを備えるため、タイミング生成回路ＷＬＴＧＥＮ２においてレプリカ回路等を用いてワード線タイミングが生成された場合に、ワード線タイミング信号ＷＬＴ２で得られるワード線パルス幅は長くなる。よって、ワード線タイミング信号ＷＬＴ２は基準信号ＳＴＴＩＭＥよりも長く、比較回路ＣＯＭＰＰ２からハイレベルの信号ＣＯＮＴＶＢ２が出力され、基板バイアス発生回路ＶＢＢＧＥＮ２によってＳＲＡＭ部３ｄに最適な基板バイアス電圧ＶＢＮ２，ＶＢＰ２が出力される。この場合、ワード線タイミング信号ＷＬＴ２によるワード線パルス幅が長くなっているため、ＳＲＡＭ部３ｄにおいて書き込みマージンは小さく読み出しマージンが大きくなっていると考えられ、基板場椅子電圧ＶＢＮ２はｎＭＯＳトランジスタに逆バイアスを印加し、基板バイアス電圧ＶＢＰ２はｐＭＯＳトランジスタに順バイアスを印加する。
【００５２】
現在、一般的なＳoＣでは、記憶容量やビット線負荷等が相違されるさまざまなサイズのＳＲＡＭが搭載されており、それぞれの構成によりワード線のパルス幅は異なる。よって、１つのチップ上で同じ条件下で動作しているＳＲＡＭ部でも、動作マージンの状態は変わっており、それぞれの構成で最適な基板バイアスも異なる。図１１の構成を用いれば、それぞれの構成で最適な基板バイアスを印加することが可能となり、構成によってワード線タイミングが異なることにより変動する動作マージンを自律的に最適に設定することが可能となる。ワード線パルス幅は、レプリカ回路によりメモリセルからのデータの読み出しが出来る時間を設定するのが一般的であり、読み出しが出来る時間はビット線の負荷容量によって変動するため、１つのビット線に付くメモリセルの数、つまりメモリアレイの行数で決まる。よって、メモリアレイの行数が小さければワード線パルス幅は短くなり、逆に行数が大きければワード線パルス幅は長くなる。よって、本発明はメモリアレイの行数（ワード線方向のメモリセルの行数）に応じて基板バイアスの設定を行うと言う観点で捕らえることも可能である。図１３にはこの観点によるメモリセルと基板バイアス電圧の設定例が示される。具体的な値はＳＲＡＭ部の設計内容によっても変わる。図１３の例では基板バイアス電圧として順バイアスおよび逆バイアスの両方をｎＭＯＳトランジスタとｐＭＯＳトランジスタの双方に印加する場合を示したが、図９と同様にｎＭＯＳトランジスタのみ、ｐＭＯＳトランジスタのみ、または順バイアスのみ、逆バイアスのみといった制御形態を採用することも可能である。
【００５３】
特に図示はしないが、図１０と図１１の構成を混在させて基板バイアス制御を行うことも可能である。すなわち、ＳoＣ内の複数のＳＲＡＭ部のグループで基板バイアスを発生するためのワード線パルス幅を測定する回路を共有し、基板バイアスを同様に制御することも可能である。
【００５４】
図１４にはＳＲＡＭ部に対する基板バイアス制御の更に別の制御形態が示される。図１とは基準信号が相違される。ＤＥＬＡＹはクロック信号ＣＬＫを遅延される遅延回路、ＳＴＴＩＭＥ２はクロックを遅延させて生成された基準信号であり、比較回路ＣＯＭＰＰは基準信号ＳＴＴＩＭＥ２とワード線タイミング信号ＷＬＴを上記同様に比較して信号ＣＯＮＴＶＢを生成する。
【００５５】
図１５には図１４による基板バイアス制御の動作タイミングが例示される。ＣＬＫが入力されるとともにワード線のタイミングを表す信号であるＷＬＴがハイレベルとなる。またワード線タイミングを作る回路ＷＬＴＧＥＮにおいてさらにワード線を非活性化されるタイミングが生成されワード線が非活性化されると信号ＷＬＴもローレベルとなる。この信号ＷＬＴの生成過程は図１の場合と同じである。同時に遅延回路ＤＥＬＡＹを用いてクロック信号ＣＬＫ信号を一定時間遅延させた基準信号ＳＴＴＩＭＥが生成される。図１５において、状態ＣＯＮＤＣの場合には、信号ＳＴＴＩＭＥ２がハイレベルになるタイミングよりも早く信号ＷＬＴがローレベルに非活性化されており、この場合ワード線パルス幅が基準信号よりも短くなっており、比較回路ＣＯＭＰＰの出力はローレベルとなる。この場合、ワード線パルス幅が基準よりも短いため、書き込みマージンが減少した状態となっているから、書き込みマージンを増加させる基板バイアスとしてｎＭＯＳトランジスタへの順バイアスとｐＭＯＳトランジスタへの逆バイアスとなる基板バイアス電圧ＶＢＮとＶＢＰが基板バイアス生成回路ＶＢＢＧＥＮで発生されてＳＲＡＭ部３に印加される。図１５において、状態ＣＯＮＤＤの場合には、信号ＳＴＴＩＭＥ２がハイレベルになるタイミングよりも遅く信号ＷＬＴが非活性化されており、この場合ワード線パルス幅が基準信号よりも長くなっており、比較回路ＣＯＭＰＰの出力ＣＯＮＴＶＢはハイレベルとなる。この場合、ワード線パルス幅が基準よりも長いため、読み出しマージンが減少した状態となっており、読み出しマージンを増加させる基板バイアスとしてｎＭＯＳトランジスタへの逆バイアスとｐＭＯＳトランジスタへの順バイアスとなる基板バイアス電圧ＶＢＮ，ＶＢＰが基板バイアス生成回路ＶＢＢＧＥＮで発生されてＳＲＡＭ部３に印加される。図１４の構成においても上記同様野作用効果を得ることができる。
【００５６】
図１５では同一波形で２つの条件を表しているため、同じモジュール内でタイミングが変化した場合を想定しているように見えるが、必ずしも同じモジュールに限る必要はなく、図１１のように複数のＳＲＡＭ部で異なるワード線タイミングを検出する場合も同様の回路を用いることが可能である。ワード線パルス幅を測定するための基準信号を外部から供給せずにＳＲＡＭ部内で遅延回路を用いて生成しているが、実際には、必ずしも遅延回路を用いる必要はなくその他のタイミングを生成する回路を用いても同様である。
【００５７】
《ｎＭＯＳトランジスタのＶｔｈのばらつきに対する動作マージン劣化の補償》
上記ではワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合について説明した。以下においては、プロセス変動（ＭＯＳトランジスタの閾値電圧のばらつき）によって変動する動作マージンを補償する場合について説明する。ここではプロセス変動によるＭＯＳトランジスタの閾値電圧のばらつきをワード線タイミング信号ＷＬＴのワード線パルス幅で検出する場合を一例とする。前述のように、ワード線パルス幅は図６で説明したレプリカセルＲＭＣのｎＭＯＳトランジスタＮ１，Ｎ３を介するディスチャージ速度に依存するから、特にｎＭＯＳトランジスタの閾値電圧のばらつきに着目する。この場合の半導体装置の回路構成は、図１に代表される上述の構成に比べて、信号ＣＯＮＴＶＢに基づいて基板バイアス電圧ＶＢＮ，ＶＢＰを発生させる基板バイアス発生回路ＶＢＢＧＥＮの制御論理が相違され、その他の構成は同一であってよい。よってこの観点による半導体装置の構成については単独で図示することを省略してある。ＳＴＴＩＭＥに代表される基準信号は、第１の観点によるワード線選択期間（ワード線パルス幅）によって変動する動作マージンを補償する場合と、第２の観点によるプロセス変動（ｎＭＯＳトランジスタの閾値電圧のばらつき）によって変動する動作マージンを補償する場合とでは相違されることになる。
【００５８】
図１６にはｎＭＯＳトランジスタのＶｔｈが変動した場合のＳＲＡＭの動作マージンの変動を示す。ｎＭＯＳトランジスタのＶｔｈが絶対値的に大きい（Ｖｔｈが高い）場合には保持しているデータが壊れにくいため、読み出しマージンが大きく書き込みマージンが小さい状態となる。逆にｎＭＯＳトランジスタのＶｔｈが絶対値的に小さい（Ｖｔｈが低い）場合には保持しているデータが壊れやすくなるため、読み出しマージンが小さく書き込みマージンが大きい状態となる。
【００５９】
図５及び図６に基づいて先に説明したように、ワード線タイミングを生成する部分にはｎＭＯＳトランジスタの電流が大きく影響を及ぼすレプリカ回路が用いられるため、ｎＭＯＳトランジスタの電流が大きい場合、つまりｎＭＯＳトランジスタのＶｔｈが低い場合にはｎＭＯＳトランジスタのオン抵抗が小さくなってワード線パルス幅は短くなり、ｎＭＯＳトランジスタの電流が小さい場合つまりｎＭＯＳトランジスタのＶｔｈが高い場合にはワード線パルス幅は長くなる。よって、ワード線パルス幅が短い場合には読み出しマージンを高く（ｎＭＯＳトランジスタに逆バイアス印加、ｐＭＯＳトランジスタに順バイアス印加）、書き込みマージンを低く（ｎＭＯＳトランジスタに順バイアス印加、ｐＭＯＳトランジスタに逆バイアス印加）するように、逆にワード線パルス幅が長い場合に読み出しマージンを低く書き込みマージンを高くするよう基板バイアスを制御すれば、プロセスの変動によって変動したＳＲＡＭ部の動作マージンを補償することが可能となる。この制御の様子は図１７のパターン１に例示される。これによる基板バイアス制御の動作タイミングは図１８に例示される。
【００６０】
図１７には図９と同様に、基板バイアス電圧として順バイアスおよび逆バイアスの両方をｎＭＯＳトランジスタとｐＭＯＳトランジスタの双方に印加するパターン１だけでなく、ｎＭＯＳトランジスタのみ、ｐＭＯＳトランジスタのみ、または順バイアスのみ、逆バイアスのみといった、各種制御パターンが例示される。
【００６１】
図１７と図９を比べれば明らかなように、バラツキ補償のための検出手段であるワード線パルス幅に対する基板バイアス電圧の印加態様は相互に逆になっている。これは矛盾ではなく、着目する観点の相違によって生ずる当然帰結である。前者又は後者の何れの観点を採用するかは設計思想の相違による。例えば、ワード線パルス幅のバラツキに対して十分余裕を採った設計が行われている場合には後者を採用し、ワード線パルス幅のバラツキに対して余裕の少ない設計が行われている場合には前者を採用する。
【００６２】
ＭＯＳトランジスタの閾値電圧のばらつき補償の観点により、ワード線パルス幅に従って半導体装置に搭載される複数のＳＲＡＭ部の基板バイアスを変化させることで、ＳＲＡＭ部の動作マージンを改善することが可能になる。更に、微細化した製造プロセスで増加するトランジスタのＶｔｈばらつきに対して、閾値電圧を絶対知的に大きくして動作マージンを補償すれば、ＳＲＡＭ部の低電圧化にも資することができる。
【００６３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６４】
例えば、ワード線タイミング信号を生成する回路の構成は上記回路に限定されず適宜変更可能である。本発明に係る半導体装置はＣＰＵを備えたＳｏＣに限定されず、ＳＲＡＭ単体のメモリＬＳＩ、ＣＰＵと共にそれ以外のロジック回路等を登載し、あるいはＣＰＵ以外の回路モジュールを搭載する、種々の半導体装置に適用することができる。基板バイアス制御はメモリセルアレイに限定し、また、その周辺に拡大し、さらにはメモリ全体に拡大してもよい。ＭＯＳトランジスタの閾値電圧のバラツキに着目した制御を行う場合にはメモリの動作タイミングに影響する回路に基板バイアス制御を拡大してもよい。
【図面の簡単な説明】
【００６５】
【図１】図１は本発明に係る半導体装置の一例を示すブロック図である。
【図２】図２はＳＲＡＭ部のスタティック型のメモリセルの回路構成を例示する回路図である。
【図３】図３はＳＲＡＭ部のスタティック型メモリセルの読み出しおよび書き込みマージンを拡大するためのＭＯＳトランジスタの閾値電圧制御およびそのために必要な基板バイアスの印加形態について示す説明図である。
【図４】図４はワード線の選択信号によるワード線選択期間（ワード線パルス幅）とＳＲＡＭの動作マージンとの関係を例示する説明図である。
【図５】図５はワード線タイミング生成回路の一例を示す回路図である。
【図６】図６はレプリカセルの回路構成を例示する回路図である。
【図７】図７はワード線タイミング生成回路の動作を例示するタイミングチャートである。
【図８】図８はワード線パルス幅に応じた閾値電圧制御動作を例示するタイミングチャートである。
【図９】図９は基板バイアス制御に各種制御態様を例示する説明図である。
【図１０】図１０は複数個のＳＲＡＭ部に対して共通に前記基板バイアス制御を行うようにした半導体装置を例示するブロック図である。
【図１１】図１１は複数個のＳＲＡＭ部に対して別々に前記基板バイアス制御を行うようにした半導体装置のブロック図である。
【図１２】図１２は図１１の半導体装置における基板バイアス制御動作を例示するタイミングチャートである。
【図１３】図１３はビット線負荷に応じて基板バイアス電圧を変える場合の制御形態を例示する説明図である。
【図１４】図１４はクロック信号を遅延させて生成した基準信号で基板バイアス制御を行うようにした制御形態を例示するブロック図である。
【図１５】図１５は図１４による基板バイアス制御動作を例示するタイミングチャートである。
【図１６】図１６はｎＭＯＳトランジスタのＶｔｈが変動した場合のＳＲＡＭの動作マージンの変動を示す説明図である。
【図１７】図１７は図１６の場合における各種基板バイアス電圧制御の制御形態を例示する説明図である。
【図１８】図１８は図１６の観点による基板バイアス制御動作を例示するタイミングチャートである。
【符号の説明】
【００６６】
１，１Ａ  半導体装置
２  ＣＰＵ
３，３ａ、３ｂ、３ｃ、３ｄ  ＳＲＡＭ部
ＷＬ…ワード線
ＢＬＴ、ＢＬＢ…ビット線
ＶＢＮ…ｎＭＯＳトランジスタの基板端子
ＶＢＰ…ｐＭＯＳトランジスタの基板端子
Ｖｄｄ…電源電圧
Ｖｓｓ…グランド電圧
ＭＣＥＬＬ…メモリセル
ＭＡＲＲＡＹ…メモリセルアレイ
ＷＬＴＧＥＮ、ＷＬＴＧＥＮ１、ＷＬＴＧＥＮ２…ワード線のタイミングを生成回路
ＷＬＴ…ワード線タイミング信号
ＳＴＴＩＭＥ、ＳＴＴＩＭＥ２…基準信号
ＣＯＭＰＰ、ＣＯＭＰＰ１、ＣＯＭＰＰ２…タイミング比較回路
ＣＬＫ…クロック信号
ＶＢＢＧＥＮ…基板バイアス発生回路
ＣＯＮＴＶＢ、ＣＯＮＴＶＢ１、ＣＯＮＴＶＢ２…基板バイアス制御信号
ＷＬＤＲ…ワード線ドライバ
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＳＡＥＮ…センスアンプ活性化信号
ＳＡＥＮＤＲ…センスアンプ駆動回路
ＰＵＬＧＥＮ…パルス生成回路
ＲＷＬ…レプリカワード線
ＲＢＬ…レプリカビット線
ＲＣ…レプリカセル
ＲＷＬＤＲ…レプリカワード線駆動回路
ＤＥＬＡＹ…遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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