(57)【要約】【目的】ａ／ｂ倍可変ダウンサンプリングするために生じる、メモリ容量増大と演算器増大、及びそれら必要容量の非決定性を解決する。【構成】ａがｂより小なるａおよびｂとしａ／ｂ倍ダウンサンプリングをするダウンサンプリング装置に関して、ａの値を格納する記憶装置と、ｂの値を格納する記憶装置と、初期値として０の値を格納する記憶装置と、前記第３の記憶装置の記憶値と前記第１の記憶装置の記憶値を加算する加算器と、前記加算器の出力から前期第２の記憶装置の記憶値を減算する減算器と、前記減算器の出力が０以上であれば１を出力する比較器と、前記比較器の出力が１なら前記減算器の出力を出力し前記比較器の出力が０なら前記加算器の出力を出力するセレクタから成るダウンサンプリング装置とする。【選択図】図１
2010016768.tif 000002
【特許請求の範囲】
【請求項１】
ａがｂより小なるａおよびｂとしａ／ｂ倍ダウンサンプリングをするダウンサンプリング装置に関して、
ａの値を格納する第１の記憶装置と、
ｂの値を格納する第２の記憶装置と、
初期値として０の値を格納する第３の記憶装置と、
前記第３の記憶装置の記憶値と前記第１の記憶装置の記憶値を加算する加算器と、
前記加算器の出力から前期第２の記憶装置の記憶値を減算する減算器と、
前記減算器の出力が０以上であれば１を出力する比較器と、
前記比較器の出力が１なら前記減算器の出力を出力し前記比較器の出力が０なら前記加算器の出力を出力するセレクタと、
アナログ信号入力をデジタルデータに変換するＡＤ変換器と、
前記比較器の出力が１なら前記ＡＤ変換器の出力を入力信号記憶装置へ書き込み前記比較器の出力が０なら入力信号記憶装置へ書き込みをしない格納器と、
からなるダウンサンプリング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサンプリング周波数が固定のＡＤ変換器であって、ダウンサンプリングを行うことが可能なＡＤ変換器に関する。
【背景技術】
【０００２】
非特許文献１によると、固定サンプリング周波数で動作するＡＤ変換器によりサンプリングされたデータをａ／ｂ倍にダウンサンプリングする場合、値０で補間をする処理によりデータ長をａ倍に伸張させ、このデータに対してＦＩＲ／ＩＩＲによるローパスフィルタを適用し、１／ｂ倍にデータを間引く処理を行う。この際、サンプリングされたデータをａ倍に伸張させるためにａ倍のメモリが少なくとも必要となるが、数値ａを動的に変化させたいならメモリの容量を事前に見積もることができない。
【０００３】
また、ＦＩＲ／ＩＩＲといったフィルタ処理はプロセッサにかかる負荷が大きい。従ってリアルタイムな処理を想定するなら、必要なフィルタ特性を実現できるタップ数の専用演算器が必要になるが、前記のａ／ｂ倍におけるａ、ｂを可変にしたい場合に、必要なフィルタ特性を決定できず演算器数も決定できない。
【０００４】
【非特許文献１】尾知  博，シミュレーションで学ぶディジタル信号処理―ＭＡＴＬＡＢによる例題を使って身につける基礎から応用，ＣＱ出版，ＩＳＢＮ−１０：４７８９８３３２０８，２００１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記従来技術における、リアルタイムにａ／ｂ倍にダウンサンプリングする装置であり、かつ、ａ及びｂを可変にするために生じる、必要なメモリ容量の増大と演算器の増大、及びそれら必要容量の非決定性を解決する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明は、
ａがｂより小なるａおよびｂとしａ／ｂ倍ダウンサンプリングをするダウンサンプリング装置に関して、
ａの値を格納する第１の記憶装置と、
ｂの値を格納する第２の記憶装置と、
初期値として０の値を格納する第３の記憶装置と、
前記第３の記憶装置の記憶値と前記第１の記憶装置の記憶値を加算する加算器と、
前記加算器の出力から前期第２の記憶装置の記憶値を減算する減算器と、
前記減算器の出力が０以上であれば１を出力する比較器と、
前記比較器の出力が１なら前記減算器の出力を出力し前記比較器の出力が０なら前記加算器の出力を出力するセレクタと、
アナログ信号入力をデジタルデータに変換するＡＤ変換器と、
前記比較器の出力が１なら前記ＡＤ変換器の出力を入力信号記憶装置へ書き込み前記比較器の出力が０なら入力信号記憶装置へ書き込みをしない格納器と、
からなるダウンサンプリング装置とする。
【発明の効果】
【０００７】
本発明によれば、リアルタイムにサンプリングデータをａ／ｂ倍にすることが可能となり、この擬似ダウンサンプリングにより、処理に必要なメモリ量の削減が可能になる。また、ダウンサンプリング処理においてＦＩＲ／ＩＩＲフィルタを用いないので、タップ長などを考慮する必要が無いため、演算器数も固定でよく、一定時間内でデータ処理を終えることが可能となる。
【実施例】
【０００８】
本発明に係る、ＡＤ変換器におけるダウンサンプリングの手段の実施例の形態について、ＡＤ変換器の処理手順を示す図を参照しながら、以下詳細に説明する。なお、第１の格納装置をｒｅｇＡ、第２の格納装置をｒｅｇＢ、第３の格納装置をｒｅｇＣとする。
【０００９】
また、等間隔でサンプリングデータを間引く従来のダウンサンプリング手法に対して、本発明では、考案したアルゴリズムによる非等間隔な間引き処理を行うので、疑似ダウンサンプリングと呼ぶことにする。
【００１０】
本実施例は、サンプリング周波数が４０ＭＨｚで固定のＡＤ変換器を、本装置の擬似ダウンサンプリングにより、７０／１００倍にダウンサンプリングをし、４０ＭＨｚのサンプリングデータを２８ＭＨｚのサンプリングデータにすることを実現したものである。なお、この２８ＭＨｚという数値は、４０ＭＨｚを７０／１００倍にするものであるから、４０ＭＨｚ×７０／１００から算出されるものである。
【００１１】
図１を参照しながら、以下詳細に説明する。ＡＤ変換器１１０とサンプリングタイミング生成部１０１は固定サンプリングクロックにより動作する。ＳｔｏｒｅＵｎｉｔ（以降ＳＵ)１２６はサンプリングタイミング生成部１０１により生成されたサンプリングタイミング信号により動作し、ＡＤ変換器１１０によりサンプリングされたデータを入力記憶装置１２８に格納する。
【００１２】
７０／１００倍擬似ダウンサンプリングを行うので，第１の記憶装置ｒｅｇＡ１１２に定数７０を、第２の記憶装置ｒｅｇＢ１１４に定数１００を、第３の記憶装置ｒｅｇＣ１１６には初期値として０を設定する。
【００１３】
動作を開始すると、まず、ｒｅｇＣ１１６の記憶値とｒｅｇＡ１１２の記憶値を加算器１１８によって加算する。この結果をセレクタ１２２への入力信号１とする。
【００１４】
次に、加算器１１８の加算結果からｒｅｇＢ１１４の記憶値の減算処理を減算器１２０によって行う。この減算結果をセレクタ１２２への入力信号２とする。
【００１５】
次に、前記減算器１２０による減算結果が０より小さい負の数か、あるいは正の数か、を比較器１２４により判定する。比較器１２４は、０以上の正の数であれば１を、負の数であれば０を出力する。
【００１６】
セレクタ１２２は、前記比較器１２４の結果により入力信号の選択を行うものとし、比較器１２４への入力信号が負の時はセレクタ１２２への入力信号１を選択し、０以上の場合はセレクタ１２２への入力信号２を選択する。選択した入力信号はｒｅｇＣ１１６に格納される。
【００１７】
入力信号２が選択される場合、つまり比較器１２４において入力値が０以上と判定された場合には、比較器１２４が出力する信号レベル１によって、ＳＵ１２６によって入力信号記憶装置１２８にサンプリングデータを格納する。
【００１８】
以下、ｒｅｇＣ１１６の記憶値とｒｅｇＡ１１２の記憶値を加算器１１８によって加算する処理から、必要に応じて入力信号記憶装置１２８にデータを追加し、ｒｅｇＣ１１６にあらたなデータを格納する処理までを繰り返す。
【００１９】
図２に、以上の設定により動作する時のｒｅｇＣ１１６の時系列を示す。動作開始時はｒｅｇＣ１１６の記憶値は０であり、ＳＵ１２６は入力信号記憶装置１２８にサンプリングデータを格納する。
【００２０】
次に、セレクタ１２２への入力信号１はｒｅｇＡ＋ｒｅｇＣだから７０＋０＝７０。セレクタ１２２への入力信号２はｒｅｇＡ＋ｒｅｇＣ−ｒｅｇＢだから７０＋０−１００＝−３０。ここで比較器１２４への入力は負の値であるから、セレクタ１２２は入力信号１を選択し、ｒｅｇＣ１１６に７０を格納する。この場合は比較器１２４の出力は０であるから、ＳＵ１２６は動作しない。
【００２１】
同様に、次のサンプリングクロックにおいては、セレクタ１２２への入力信号１はｒｅｇＡ＋ｒｅｇＣだから７０＋７０＝１４０。セレクタ１２２への入力信号２はｒｅｇＡ＋ｒｅｇＣ−ｒｅｇＢだから７０＋７０−１００＝４０。ここで比較器１２４への入力は０以上だから、セレクタ１２２は入力信号２を選択し、ｒｅｇＣ１１６に４０を格納する。この場合は比較器１２４の出力は１であるからＳＵ１２６は動作し、入力信号記憶装置１２８にサンプリングデータを格納する。
【００２２】
このような動作を繰り返すことによって、ｒｅｇＣ１１６の記憶値は図２のような数列となり、下線を付したタイミングではＳＵ１２６が動作し、疑似サンプリングデータが入力信号記憶装置１２８に格納される。
【００２３】
図３に，図２の下線部により示されたタイミングで、ＡＤ変換器の出力データを入力信号記憶装置１２８に格納したときの、ＡＤ変換器の出力列３０１と疑似ダウンサンプリング列３０２を示す。このように、サンプリング周波数４０ＭＨｚでありながら、本発明によって２８ＭＨｚにダウンサンプリングすることが可能となる。
【００２４】
以上の実施例においては、ａを７０としｂを１００とすることによって、４０ＭＨｚサンプリングを２８ＭＨｚに疑似ダウンサンプリングする例を示したが、必要とする疑似ダウンサンプリング量によってａおよびｂは変動するものであり、ａおよびｂをこれらの値に限定するものではない。
【図面の簡単な説明】
【００２５】
【図１】ダウンサンプリング装置のブロック図
【図２】ダウンサンプリング装置のダウンサンプリング動作例
【図３】ダウンサンプリング装置のサンプル列
【符号の説明】
【００２６】
１０１…ダウンサンプリングタイミング生成部、  １０２…アナログ入力、
１０３…ダウンサンプリング前サンプル列、
１０４…ダウンサンプリング後サンプル列、  １０５…ダウンサンプリングタイミング、
１１０…ＡＤ変換器、  １１２…第１の記憶装置、
１１４…第２の記憶装置、  １１６…第３の記憶装置、
１１８…加算器、  １２０…減算器、
１２２…セレクタ、  １２４…比較器、
１２６…ＳｔｏｒｅＵｎｉｔ、  １２８…入力信号記憶装置、
２０１…ｒｅｇＣの時系列、
３０１…ＡＤ変換器の出力列、  ３０２…ダウンサンプリング列。
【図１】
2010016768.tif 000003
【図２】
2010016768.tif 000004
【図３】
2010016768.tif 000005