(57)【要約】【課題】大容量化に適した構造のキャパシタを有する半導体集積装置を提供する。【解決手段】素子分離層１２で電気的に分離された第１電極層１３と、第１電極層１３および素子分離層１２上に形成され、第１電極層１３が露出する開口１４ａを有する電極間絶縁膜１４と、電極間絶縁膜１４上に形成され、開口１４ａを介して第１電極層１３と電気的に接続された第２電極層１５の第１電極部１５ａと、第１電極部１５ａと電気的に分離された第２電極層１５の第２電極部１５ｂと、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に延伸し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃとを有し、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１と、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２とを形成する。【選択図】図１
2010251469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に第１の領域と第２の領域とを有し、
前記第１の領域に、第１電極層、電極間絶縁膜、第２電極層の順に積層された構造を有する主要回路が形成され、
前記第２の領域に、第１素子分離層で電気的に分離された前記第１電極層と、前記第１電極層および前記第１素子分離層上に形成され、前記第１電極層が露出する開口部を有する前記電極間絶縁膜と、前記電極間絶縁膜上に形成され、前記開口部を介して前記第１電極層と電気的に接続された前記第２電極層の第１電極部と、前記電極間絶縁膜上に形成され、前記第１電極部と電気的に分離された前記第２電極層の第２電極部と、前記第１素子分離層の上方の前記第２電極部の下面から前記電極間絶縁膜を貫通して前記第１素子分離層内に突出し、前記第１電極層の側面と対向する前記第２電極層の第３電極部とを有する周辺回路が形成されていることを特徴とする半導体集積装置。
【請求項２】
前記第１電極層が第２素子分離層で分離され、
前記第１素子分離層の位置が、前記第２素子分離層の上面の位置よりも高いことを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記第３電極部は、前記第１電極層を囲むように形成されていることを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
前記主要回路が、第１ゲート絶縁膜、浮遊ゲート電極層、第２ゲート絶縁膜、制御ゲート電極層の順に積層された構造を有するメモリトランジスタを有し、
前記第１電極層が前記浮遊ゲート電極層であり、前記電極間絶縁膜が前記第２ゲート絶縁膜であり、前記第２電極層が前記制御ゲート電極層であることを特徴とする請求項１に記載の半導体集積装置。
【請求項５】
前記メモリトランジスタと同一の構造を有し、前記メモリトランジスタが直列接続されたメモリセルユニットの両端に接続され、前記メモリセルユニットをビット線に接続するための選択トランジスタを具備し、
前記選択トランジスタの前記第２ゲート絶縁膜に前記浮遊ゲート電極層を露出する開口部が形成され、前記開口部を介して前記浮遊ゲート電極層と前記制御ゲート電極層とが電気的に接続されていることを特徴とする請求項４に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ（Electrically Programmable ＲＯＭ）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ＲＯＭ）、およびフラッシュメモリ等の不揮発性メモリセルを備えた半導体集積装置（半導体チップ）では、メモリセル形成領域に、浮遊ゲート電極層および制御ゲート電極層を持つスタックドゲート構造を有している。  
また、これらの半導体集積装置の同一基板上には、メモリセルとともに、メモリセルを駆動するために必要な制御回路等の周辺回路も形成される。
【０００３】
周辺回路領域には、それぞれの回路に必要なトランジスタ素子、抵抗素子、キャパシタ素子等の薄膜素子を有しており、これらの素子は、プロセスの負担を減らすため、メモリセル部と一括加工により形成されることが望まれる。  
例えば、周辺回路に用いるキャパシタ素子の構造に注目すると、フラッシュメモリを有する半導体集積装置では、浮遊ゲート電極層と制御ゲート電極層の間に形成されるゲート間絶縁膜（第２ゲート絶縁膜）をキャパシタ素子の電荷蓄積層として用いるキャパシタ構造知られている（例えば、特許文献１参照。）。
【０００４】
特許文献１に開示された半導体装置は、半導体基板上の主要回路領域に、第１電極層、電極間絶縁膜、第２電極層の順に積層された構造を有する半導体装置であって、半導体基板上の周辺回路領域に、第１電極層と、第１電極層上に形成され、第１電極層が露出する開口を有する電極間絶縁膜と、開口とその周囲の電極間絶縁膜上に形成され、開口を介して第１電極層と電気的に接続された第２電極層の第１領域と、電極間絶縁膜上に形成され、第２電極層の第１領域と電気的に分離された第２電極層の第２領域とを有している。
【０００５】
然しながら、特許文献１に開示された半導体装置は、第１電極層および第２電極層が半導体基板に平行な方向に積層されているので、容量が不足する場合、容量を増やすためには第１電極層および第２電極層の面積を増やす必要がある。  
そのため、チップサイズの増大を招くので、素子の微細化によるチップサイズの縮小が妨げられるという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１４１４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、大容量化に適した構造のキャパシタを有する半導体集積装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積装置は、半導体基板の主面に第１の領域と第２の領域とを有し、前記第１の領域に、第１電極層、電極間絶縁膜、第２電極層の順に積層された構造を有する主要回路が形成され、前記第２の領域に、第１素子分離層で電気的に分離された前記第１電極層と、前記第１電極層および前記第１素子分離層上に形成され、前記第１電極層が露出する開口部を有する前記電極間絶縁膜と、前記電極間絶縁膜上に形成され、前記開口部を介して前記第１電極層と電気的に接続された前記第２電極層の第１電極部と、前記電極間絶縁膜上に形成され、前記第１電極部と電気的に分離された前記第２電極層の第２電極部と、前記第１素子分離層の上方の前記第２電極部の下面から前記電極間絶縁膜を貫通して前記第１素子分離層内に突出し、前記第１電極層の側面と対向する前記第２電極層の第３電極部とを有する周辺回路が形成されていることを特徴としている。
【発明の効果】
【０００９】
本発明によれば、大容量化に適した構造のキャパシタを有する半導体集積装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体集積装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例に係る半導体集積装置の要部を示す断面図。
【図３】本発明の実施例に係る比較例の半導体集積装置の要部を示す断面図。
【図４】本発明の実施例に係る半導体集積装置の製造工程の要部を順に示す断面図。
【図５】本発明の実施例に係る半導体集積装置の製造工程の要部を順に示す断面図。
【図６】本発明の実施例に係る半導体集積装置の第１の領域および第２の領域を示す平面図。
【図７】本発明の実施例に係る半導体集積装置の主要回路を示す回路図。
【図８】本発明の実施例に係る半導体集積装置の主要回路を示す図で、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図８（ｃ）は図８（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図９】本発明の実施例に係る半導体集積装置のチャージポンプ回路を示す回路図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例に係る半導体集積装置について図１乃至図５を用いて説明する。図１は半導体集積装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図、図２は半導体集積装置の要部を示す断面図、図３は比較例の半導体集積装置の要部を示す断面図、図４および図５は半導体集積装置の製造工程の要部を順に示す断面図である。
【００１３】
本実施例は、半導体集積装置が複数のメモリトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。
【００１４】
始めに、図６乃至図９を用いて、本実施例の半導体集積装置の概要を説明する。図６は半導体集積装置の第１の領域および第２の領域を示す平面図、図７は半導体集積装置の主要回路（メモリセルアレイ）を示す回路図、図８は半導体集積装置の主要回路を示す図で、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿った断面図、図８（ｃ）は図８（ａ）のＢ−Ｂ線に沿った断面図、図９は半導体集積装置のチャージポンプ回路を示す回路図である。
【００１５】
図６に示すように、本実施例の半導体集積装置は、半導体チップ（半導体基板）５０の主面に第１の領域５１と第２の領域５２とを有し、第１の領域５１に第１ゲート電極膜（トンネル絶縁膜）、浮遊ゲート電極層、第２ゲート絶縁膜（ＩＰＤ膜）、制御ゲート電極層を有するメモリトランジスタを備えたＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイが形成され、第２の領域５２にメモリセルを駆動するために必要な制御回路等を有する周辺回路が形成されている。
【００１６】
制御回路は、トランジスタ、抵抗、キャパシタなどの回路素子を有しており、これらの素子は、プロセスの負担を減らすため、メモリセル部と一括加工により形成される。例えば、電源電圧を昇圧してメモリセルに高電圧を供給するためのチャージポンプ回路に用いられる大容量のキャパシタがキャパシタ形成領域５３に形成されている。
【００１７】
図７に示すように、第１の領域５１において、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧn.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ1.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１８】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００１９】
図８（ａ）に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００２０】
また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ2.1、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。  
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００２１】
図８（ｂ）及び図８（ｃ）に示すように、メモリセルＭＣのゲート構造は、制御ゲート電極５Ａがゲート間絶縁膜４Ａを介して浮遊ゲート電極３Ａ上に積層された構造となっている。
【００２２】
メモリセルＭＣが設けられる半導体基板１（素子領域）内には、ウェル領域Ｗｅｌｌが設けられている。ゲート絶縁膜２Ａは、その半導体基板１表面上に形成される。メモリセルＭＣにおいて、このゲート絶縁膜２Ａはトンネル絶縁膜として機能する。以下、メモリセルＭＣのゲート絶縁膜２Ａのことをトンネル絶縁膜２Ａと呼ぶ。
【００２３】
浮遊ゲート電極３Ａは、半導体基板１表面のトンネル絶縁膜２Ａ上に設けられている。この浮遊ゲート電極３Ａは、メモリセルに書き込まれたデータを保持するための電荷蓄積層として機能し、例えば、ポリシリコン膜から構成されている。
【００２４】
ゲート間絶縁膜４Ａは浮遊ゲート電極３上に設けられ、ゲート間絶縁膜４Ａ上には、制御ゲート電極５Ａが設けられている。この制御ゲート電極５Ａは、電気抵抗を減らすため、例えば、ポリシリコン膜とこのポリシリコン膜上にシリサイド膜とが積層された２層構造（ポリサイド構造）となっている。
【００２５】
但し、それに限定されるものではなく、ポリシリコン膜の単層構造や、シリサイド膜の単層構造でもよい。シリサイド膜としては、例えば、タングステンシリサイド膜（ＷＳｉ２）、モリブデンシリサイド膜（ＭｏＳｉ２）、コバルトシリサイド膜（ＣｏＳｉ２）、チタンシリサイド膜（ＴｉＳｉ２）及びニッケルシリサイド膜（ＮｉＳｉ２）などが用いられる。
【００２６】
制御ゲート電極５Ａはワード線ＷＬ２として機能し、上述のように、ｘ方向に隣接するメモリセル間で共有されている。そのため、制御ゲート電極５Ａは、浮遊ゲート電極３Ａ上だけではなく、ゲート間絶縁膜４Ａを介して、素子分離絶縁領域ＳＴＩ内の素子分離絶縁膜６上にも設けられている。
【００２７】
素子分離絶縁膜６の上端は、浮遊ゲート電極３Ａの上端よりも低い位置（半導体基板側）にあるため、浮遊ゲート電極３Ａのｘ方向（チャネル幅方向）の側面が、ゲート間絶縁膜４Ａを介して、制御ゲート電極５Ａにより覆われる構造となっている。  
そのため、浮遊ゲート電極３Ａと制御ゲート電極５Ａとの対向面が、浮遊ゲート電極３Ａの上面に加え、その側面でも確保され、これによって、メモリセルＭＣのカップリング比が向上される。
【００２８】
半導体基板１内には拡散層７が設けられ、拡散層７はメモリセルＭＣのソース／ドレイン領域として機能する。この拡散層７は、ｙ方向（チャネル長方向）に隣接するメモリセルＭＣ間で共有されており、これによって、複数のメモリセルＭＣが直列接続される。  
直列接続された複数のメモリセルＭＣ（ＮＡＮＤストリング）の一端及び他端には、選択トランジスタSG1.1、SG2.1がそれぞれ設けられている。
【００２９】
選択トランジスタSG1.1、SG2.1は、メモリセルＭＣと同時工程で形成される。そのため、選択トランジスタSG1.1、SG2.1のゲート構造もメモリセルＭＣと同様に、２つのゲート電極３Ｂ，５Ｂが、ゲート間絶縁膜４Ｂを介して積層された構造となっている。  
但し、選択トランジスタSG1.1、SG2.1においては、ゲート間絶縁膜４Ｂは開口部Ｐを有し、この開口部Ｐを介して、ゲート絶縁膜２Ｂ上のゲート電極３Ｂとゲート間絶縁膜４Ｂ上のゲート電極５Ｂとが接続されている。
【００３０】
そして、拡散層７，７Ｄ，７Ｓが、選択トランジスタSG1.1、SG2.1のソース／ドレイン領域として機能し、ｙ方向に隣接するメモリセルＭＣと共有されている。これによって、複数のメモリセルＭＣと選択トランジスタSG1.1、SG2.1とがｙ方向に直列接続され、１つのＮＡＮＤセルユニットを構成する。
【００３１】
このＮＡＤセルユニットのうち、ＮＡＮＤストリングのドレイン側に位置する選択トランジスタSG1.1の拡散層７Ｄは、層間絶縁膜８内に埋め込まれたビット線コンタクト部ＢＣを介して、ビット線ＢＬ１と接続される。また、ＮＡＮＤストリングのソース側に位置する選択トランジスタSG2.1の拡散層７Ｓは、層間絶縁膜８内に埋め込まれたソース線コンタクト（図示せず）を介して、ソース線（図示せず）に接続される。
【００３２】
図９に示すように、チャージポンプ回路９０は、９個のｎチャネルＭＯＳトランジスタＴＲ１〜ＴＲ９と、８個の容量素子Ｃｐ１〜Ｃｐ８を備えている。なお、ＭＯＳトランジスタ及び容量素子の個数は本例に限定されるものでは無く、容量素子が３個以上あれば良い。また以下では、ＭＯＳトランジスタＴＲ１〜ＴＲ９及び容量素子Ｃｐ１〜Ｃｐ８を区別しない場合には、単にＭＯＳトランジスタＴＲ及び容量素子Ｃと呼ぶことがある。
【００３３】
ＭＯＳトランジスタＴＲ１は、ソース及びドレインのいずれか一方がゲートに接続され、更に電源電位ＶＤＤに接続されている。ＭＯＳトランジスタＴＲ２は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ１と呼ぶ）、更にＭＯＳトランジスタＴＲ１のソース及びドレインのいずれか他方に接続されている。
【００３４】
ＭＯＳトランジスタＴＲ３は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ２と呼ぶ）、更にＭＯＳトランジスタＴＲ２のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ４は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ４と呼ぶ）、更にＭＯＳトランジスタＴＲ３のソース及びドレインのいずれか他方に接続されている。
【００３５】
ＭＯＳトランジスタＴＲ５は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ５と呼ぶ）、更にＭＯＳトランジスタＴＲ４のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ６は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ６と呼ぶ）、更にＭＯＳトランジスタＴＲ５のソース及びドレインのいずれか他方に接続されている。
【００３６】
ＭＯＳトランジスタＴＲ７は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ７と呼ぶ）、更にＭＯＳトランジスタＴＲ６のソース及びドレインのいずれか他方に接続されている。ＭＯＳトランジスタＴＲ８は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ８と呼ぶ）、更にＭＯＳトランジスタＴＲ７のソース及びドレインのいずれか他方に接続されている。
【００３７】
ＭＯＳトランジスタＴＲ９は、ソース及びドレインのいずれか一方がゲートに接続され（この接続ノードを以下ノードＮ８と呼ぶ）、更にＭＯＳトランジスタＴＲ８のソース及びドレインのいずれか他方に接続されている。そして、ＭＯＳトランジスタＴＲ９のソース及びドレインのいずれか他方のノード（この接続ノードを以下ノードＮ９と呼ぶ）が、出力電圧Ｖoutの出力ノードとなる。  
すなわち、ＭＯＳトランジスタＴＲは、ソース及びドレインのいずれか一方がアノードとして機能し、いずれか他方がカソードとして機能する整流素子として動作する。
【００３８】
容量素子Ｃｐ１、Ｃｐ３、Ｃｐ５、Ｃｐ７の一方電極はノードＮ１、Ｎ３、Ｎ５、Ｎ７に接続され、他方電極にはクロックφ２が入力される。  
容量素子Ｃｐ２、Ｃｐ４、Ｃｐ６、Ｃｐ８の一方電極はノードＮ２、Ｎ４、Ｎ６、Ｎ８に接続され、他方電極にはクロック／φ２が入力される。クロック／φ２は、クロックφ２の反転信号である。
【００３９】
すなわち、チャージポンプ回路９０は、直列接続された複数の整流素子を備え、偶数段の整流素子（ＭＯＳトランジスタＴＲ２、ＴＲ４、ＴＲ６、…）の入力ノードには、容量素子Ｃｐｊ（ｊ＝１、３、５、…）を介してクロックφ２が入力される。  
他方、３段目以降の奇数段の整流素子（ＭＯＳトランジスタＴＲ３、ＴＲ５、…）の入力ノードには、容量素子Ｃｐ（ｊ＋１）を介してクロック／φ２が入力される。
【００４０】
図１に示すように、本実施例の半導体集積装置１０は、図６に示す第２領域５２のキャパシタ形成領域５３に、素子分離層１２（第１素子分離層）で周囲と電気的に分離された第１電極層１３と、第１電極層１３および素子分離層１２上に形成され、第１電極層１３が露出する開口２１を有する電極間絶縁膜１４と、電極間絶縁膜１４上に形成され、開口２１を介して第１電極層１３と電気的に接続された第２電極層１５の第１電極部１５ａと、電極間絶縁膜１４上に形成され、第１電極部１５ａと電気的に分離された第２電極層１５の第２電極部１５ｂと、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に突出し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃとを有する周辺回路が形成されている。
【００４１】
素子分離層１２は、第１電極層１３を取り囲むように半導体基板１１に形成されたトレンチに絶縁材が埋め込まれたＳＴＩ（Shallow Trench Isolation）である。  
第１電極層１３は、半導体基板１１の主面に絶縁膜１７を介して形成されている。絶縁膜１７により、半導体基板１１の下部との電気的分離が確保されている。
【００４２】
第２電極１５の第２電極部１５ｂは電極間絶縁膜１４を介して第１電極１３とオーバラップしている。ここで、第２電極１５の第１電極部１５ａと異なり、第２電極１５の第２電極部１５ｂは第１電極１３と電気的に分離されている。第３電極部１５ｃは、第１電極部１３の周りに沿って形成されている。  
第２電極層１５は、素子分離層１２を含む半導体基板１１上に形成された層間絶縁膜１８で覆われている。第２電極１５の第１電極部１５ａおよび第２電極部１５ｂは、層間絶縁膜１８を貫通するビア１９、２０を介して外部に接続されている。第２電極１５の第１電極部１５ａと異なり、第２電極１５の第２電極部１５ｂは、電極間絶縁膜１４を貫通し、第１電極層１３の上部まで達する溝に層間絶縁膜１８を埋め込むことにより電気的に分離している。
【００４３】
図２に示すように、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１が形成されている。更に、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２が形成されている。  
ここで、半導体基板１１の主面から第１電極層１３の上面までの高さＨ１と、半導体基板１１の主面から素子分離層１２の上面までの高さＨ２とが等しく形成されている。
【００４４】
第１容量Ｃ１および第２容量Ｃ２は、次式で表わされる。  
Ｃ１＝ε０ε１×ａｂ／ｄ１                    （１）
Ｃ２＝ε０ε２×（２ａ＋ｂ）ｃ／ｄ２          （２）
ここで、ε０は真空の誘電率、ε１は電極間絶縁膜１４の比誘電率、ｄ１は電極間絶縁膜１４の厚さ、ε２は素子分離層１３の比誘電率、ｄ２は第１電極層１３の側面と第２電極層１５の第３電極部１５ｃに挟持されている素子分離層１２の厚さである。  
ａは図１に示す第２電極１５の第２電極部１５ｂとオーバラップする第１電極層１３の長さ、ｂは第１電極層１３の幅、ｃは第３電極部１５ｃが素子分離層１２内に突出した長さである。
【００４５】
図３は比較例の半導体集積装置の要部を示す断面図である。ここで比較例とは、第２電極１５の第３電極部１５ｃを有さない半導体集積装置のことである。  
図３に示すように、比較例の半導体集積装置は、第１電極層１３の側面と第２電極層１５の第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２は形成されず、第１電極層１３と第２電極層１５の第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１のみが形成されている。  
これにより、本実施例の半導体集積装置１０は、比較例の半導体集積装置に比べて、同じ素子面積でより大きな容量を有するキャパシタを得ることが可能である。
【００４６】
次に、半導体集積装置１０の製造方法について説明する。図４および図５は半導体集積装置の製造工程の要部を示す断面図である。
【００４７】
図４（ａ）に示すように、半導体基板１１の主面に絶縁膜１７を介して第１電極層１３を形成した後、ＲＩＥ（Reactive Ion Etching）法により、図示されないトレンチを形成し、トレンチに絶縁材を埋め込んで素子分離層（ＳＴＩ）１２を形成する。その後、素子分離層１２の上面を第１電極１３の上面と等しくする。  
ここで、第１の領域５１においては、素子分離層１２（第２素子分離層）の上面を第１電極１３の上面より低く、かつ、第１ゲート絶縁膜１７ａの上面より高くする。
【００４８】
次に、第１電極層１３および素子分離層１２上に電極間絶縁膜１４を形成し、電極間絶縁膜１４に開口２１を形成した後、電極間絶縁膜１４を介してポリシリコン層３０を形成する。
【００４９】
絶縁膜１７は第１ゲート絶縁膜１７ａと同時に形成される。例えば、シリコン基板上に熱酸化法により、シリコン酸化膜を形成し、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することにより、オキシナイトライド膜に置換する。このオキシナイトライド膜が、第１ゲート絶縁膜として働き、一般に、トンネル酸化膜と称される。  
第１電極層１３は、浮遊ゲート電極１３ａと同時に形成され、例えばアモルフアスシリコンである。  
電極間絶縁膜１４は第２ゲート絶縁膜１４ａと同時に形成される。具体的には、ＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜で、一般にＩＰＤ（Inter Poly Dielectric）膜と称される。  
ポリシリコン層３０は、制御ゲート電極３０ａと同時に形成され、制御ゲート電極における下部電極である。
【００５０】
次に、図４（ｂ）に示すように、ポリシリコン層３０上にマスク材３１を形成し、第３電極部１５ｃを形成する部位に第１電極層１３を囲む開口３１ａを形成し、第１電極層１３と第１電極部１５ａを接続する開口２１に対応する部分に開口３１ｂを形成する。同時に、第１の領域５１における、選択トランジスタＳＧ（図面は、図８（ｂ）の選択トランジスタＳＧを拡大した図面）においては制御ゲート電極３０ａを覆うようにマスク材３１を形成する。選択トランジスタＳＧにおいては、第２ゲート絶縁膜１４ａに開口部Ｐを形成する領域に開口３１ｃを形成する。
【００５１】
次に、図４（ｃ）に示すように、マスク材３１を用いてＲＩＥ法によりポリシリコン層３０および電極間絶縁膜１４を貫通し、素子分離層１２の内部に至るトレンチ３２を形成する。同時に、開口２１及び、開口Ｐが形成される。
【００５２】
具体的には、電極間絶縁膜１４のエッチングが終了した後に、エッチング条件、例えばガス比を変えて選択比を調整することにより、電極間絶縁膜１４の下に素子分離層１２がある領域では、引き続いて素子分離層１２がエッチングされ、電極間絶縁膜１４の下に第１電極層１３がある領域では、第１電極層１３が電極間絶縁膜１４よりエッチングされない条件でエッチングする。その結果、開口２１及び開口Ｐは上下の電極を確実に接続するため第１電極層１３及び浮遊ゲート電極１２ａの一部までエッチング（オーバーエッチング）されるとともに、素子分離層１２中まで至るトレンチ３２を形成することができる。
【００５３】
トレンチ３２の深さは、浅すぎると第２容量素子Ｃ２の容量が減じられ、深すぎると加工にむだな時間と費用を要するので、第１電極層１３の厚さ程度とすることが適当である。ここで、第１電極層１３及び浮遊ゲート電極１３ａのオーバーエッチング量で、トレンチ３２の深さが第１電極層１３の厚さ程度となるようにエッチング条件を調整することが好ましい。
【００５４】
次に、図５（ａ）に示すように、ＣＶＤ法によりトレンチ３２を埋め込むようにポリシリコン膜３０上にポリシリコン膜３３を形成する。これにより、第２電極１５と、第２電極１５の下面から電極間絶縁膜１４を貫通して素子分離層１２内に突出した第３電極部１５ｃが形成される。  
ポリシリコン膜３３は制御ゲート電極１５ａにおける上部電極３３ａと同時に形成される。ポリシリコン膜３０、３３が、第２電極層１５および制御ゲート電極１５ａとなる。一方、第１の領域５１においては、浮遊ゲート電極１３ａと、上部電極３３ａが第２ゲート絶縁膜１４ａを貫通して電気的に接続される。その結果、選択用のＮＭＯＳトランジスタＳＧ1.1及びＳＧ2.1のゲート電極が形成される。
【００５５】
次に、図５（ｂ）に示すように、ポリシリコン膜３３上にマスク材３４を形成する。同時に、第１電極部１５ａと第２電極部１５ｂを分離する部分に開口３４ｂを形成する。  
次に、図５（ｃ）に示すように、マスク材３４を用いてＲＩＥ法によりポリシリコン膜３３、ポリシリコン層３０および電極間絶縁膜１４をエッチングし、同時に、溝３５ｂが形成され第１電極部１５ａと第２電極部１５ｂに相当する部分が電気的に分離される。
【００５６】
これにより、第２電極層１５は、開口１４を介して第１電極層１３に接続された第１電極部１５ａと、第１電極部１５ａと電気的に分離された第２電極部１５ｂとが形成され、第１容量素子Ｃ１および第２容量素子Ｃ２が得られる。
【００５７】
以上説明したように、本実施例の半導体集積装置１０は、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に突出し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃを具備している。  
その結果、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１に加えて、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２が得られる。従って、大容量化に適した構造のキャパシタを有する半導体集積装置が得られる。
【００５８】
第２容量素子Ｃ２の形成に新たな工程を追加する必要はなく、第２電極層１５の下部／制御ゲート電極の下部になるポリシリコン膜３０を形成する工程、電極間絶縁膜１４を加工するＥＩ工程、第２電極層１５の上部／制御ゲート電極の上部になるポリシリコン膜３３を形成する工程において同時に形成することができる。従って、プロセスの負担無く周辺回路に大容量のキャパシタが形成できる。
【００５９】
半導体集積装置１０の素子分離層１２の上面と、第１電極層１３の上面がほぼ等しい。一方、メモリセルにおいては、素子分離層１２の上面が第１電極１３と同じ層である浮遊ゲート１３ａの上面より低い。すなわち、半導体集積装置１０の素子分離層１２の上面よりもメモリセルの素子分離層１２の上面が低い。
【００６０】
その結果、半導体装置１０においては第２電極層１５の底面から素子分離層１２の底面までの距離が長くなり耐圧が向上すると共に、フィールド反転が発生しにくくなる。この効果は、第１電極部１５ａまたは第２電極部１５ｂが２０Ｖ程度の高電圧を発生する図９に示したチャージポンプ回路のＮ８に接続される場合に顕著に得られる。
【００６１】
さらに、上記効果と同時に、メモリセルにおいては浮遊ゲート電極３Ａと制御ゲート電極５Ａとの対向面が、浮遊ゲート電極３Ａの上面に加え、その側面でも確保され、メモリセルＭＣのカップリング比が向上される。カップリング比が向上される。
【００６２】
ここでは、第１電極層１３の上面の高さ、および素子分離層１２の上面の高さの基準面が半導体基板１１の主面である場合について説明したが、その他の基準面、例えば半導体基板１１の主面と反対の面であっても構わない。要は、第１電極層１３の上面との素子分離層１２の上面の高さが揃っていれば良い。
【００６３】
第３電極部１５ｃの先端が第１電極層１３と同じ位置にあり、第１電極層１３の周りに沿って形成されている場合について説明したが、目的の第２容量Ｃ２が得られる範囲内であれは、第３電極部１５ｃが素子分離層１２内に突出する長さ、および第１電極層１３の周りに沿う長さは適宜定めることができる。
【００６４】
図１及び図５に示すように、電極間絶縁膜１４を貫通し、第１電極層１３の上部までエッチングしで溝を形成し、溝に層間絶縁膜１８を埋め込んで電気的に分離している。これによれば、第２電極層１５を電極間絶縁膜１４の上面でエッチングストップし、第１電極部１５ａと第２電極部１５ｂとに電気的に分離する場合より高い絶縁分離特性が得られる利点がある。
【００６５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１電極層と前記第２電極部とで前記電極間絶縁膜を挟持する第１容量素子が形成され、前記第１電極層の側面と前記第３電極部とで前記素子分離層を挟持する第２容量素子が形成されている請求項１に記載の半導体集積装置。
【符号の説明】
【００６６】
１０  半導体集積装置
１１  半導体基板
１２  素子分離層（ＳＴＩ）
１３  第１電極層（浮遊ゲート電極層）
１４  電極間絶縁膜（ＩＰＤ膜）
１４ａ、３１ａ、３４ａ、３５  開口
１５  第２電極層（制御ゲート電極層）
１５ａ  第１電極部
１５ｂ  第２電極部
１５ｃ  第３電極部
１７  絶縁膜（トンネル酸化膜）
１８  層間絶縁膜
１９、２０  ビア
３０、３３  ポリシリコン膜
３１、３４  マスク材
３２  トレンチ
５０  半導体チップ
５１  第１の領域
５２  第２の領域
５３  キャパシタ形成領域
９０  チャージポンプ回路
Ｃ１  第１容量素子
Ｃ２  第２容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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