(57)【要約】【課題】大容量化に適した構造のメモリセルトランジスタを有する不揮発性半導体記憶装置を提供する。【解決手段】第１導電型の第１半導体層１１の主面に、第１電荷蓄積部１５ａを介して形成された第１制御ゲート電極１６ａと、第１制御ゲート電極１６ａを挟むように形成された第２導電型の第１ソース・ドレイン不純物拡散層１７とを有する第１メモリセルトランジスタ１８と、第１メモリセルトランジスタ１８が形成されている領域を除く第１半導体層１１上に第１電荷蓄積部１５ａより厚い絶縁膜１９を介して形成された第１導電型の第２半導体層２０の主面に、第２電荷蓄積層部１５ｂを介して形成された第２制御ゲート電極１６ｂと、第２制御ゲート電極１６ｂを挟むように形成された第２導電型の第２ソース・ドレイン不純物拡散層２１とを有する第２メモリセルトランジスタ２２と、を具備する。【選択図】図１
2010251573.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の主面に、第１電荷蓄積部を介して形成された第１制御ゲート電極と、前記第１制御ゲート電極を挟むように形成された第２導電型の第１ソース・ドレイン不純物拡散層とを有する第１メモリセルトランジスタと、
前記第１メモリセルトランジスタが形成されている領域を除く前記第１半導体層上に前記第１電荷蓄積部より厚い絶縁膜を介して形成された第１導電型の第２半導体層の主面に、第２電荷蓄積層部を介して形成された第２制御ゲート電極と、前記第２制御ゲート電極を挟むように形成された第２導電型の第２ソース・ドレイン不純物拡散層とを有する第２メモリセルトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１メモリセルトランジスタのチャネル幅方向の端部と、前記第２メモリセルトランジスタのチャネル幅方向の端部とが、前記第１半導体層の前記主面に垂直な同一平面上にあることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１半導体層および前記第２半導体層が多結晶層、または前記第１導体層および第２半導体層が単結晶層、あるいは前記第１半導体層が単結晶層および前記第２半導体層が多結晶層のいずれかであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記第１メモリセルトランジスタが前記第１ソース・ドレイン拡散層を隣接するもの同士で共用する形で直列接続され、両端の前記第１メモリセルトランジスタに接続された一対の第１選択トランジスタとで構成される第１のＮＡＮＤストリングと、
複数の前記第２メモリセルトランジスタが前記第２ソース・ドレイン拡散層を隣接するもの同士で共用する形で直列接続され、両端の前記第２メモリセルトランジスタに接続された一対の第２選択トランジスタとで構成される第２のＮＡＮＤストリングと、
を具備し、
前記第１制御ゲート電極と前記第２制御ゲート電極とが共通し、前記第１選択トランジスタの第１選択ゲート電極および前記第２選択トランジスタの第２選択ゲート電極とが共通していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１半導体層は、半導体基板の主面に絶縁膜を介して形成され、一方がソース側の前記第１選択トランジスタのソース不純物拡散層を貫通して前記第１半導体層に接触し、他方が前記ソース不純物拡散層を外部に接続するためのソースコンタクトに接触する第１導電部を介して、前記ソースコンタクトに接続され、
前記第２半導体層は、一方がソース側の前記第２選択トランジスタのソース不純物拡散層を貫通して前記第２半導体層に接触し、他方が前記ソース不純物拡散層を外部に接続するためのソースコンタクトに接触する第２導電部を介して、前記ソースコンタクトに接続されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（electrically erasable programmable read only memory）が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された不揮発性半導体記憶装置は、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリセルトランジスタが直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタを介してビット線コンタクトによりビット線に接続され、他端側のソースが選択用のＮＭＯＳトランジスタを介してソース線コンタクトによりソース線に接続されて構成されてなるＮＡＮＤストリングを有し、複数のＮＡＮＤストリングをアレイ状に配置してメモリセルアレイを構成している。
【０００４】
データを書込む時、メモリセルトランジスタの制御ゲートに高電圧を印加し、非選択メモリセルトランジスタを含むＮＡＮＤストリングには中間電位を印加するため、ＮＡＮＤストリング間の反転電圧を高くする必要がある。そのため、隣接するＮＡＮＤストリングの間に、素子分離層としてトレンチに絶縁材を埋め込んだＳＴＩ（Shallow Trench Isolation）を形成している。
【０００５】
然しながら、特許文献１に開示された不揮発性半導体記憶装置におけるＳＴＩの素子分離能力は、隣接する素子（メモリセル）間の距離、即ち、素子分離絶縁膜の幅（トレンチの幅）と素子分離絶縁膜の深さ（トレンチの深さ）に依存する。  
微細化のために素子分離絶縁膜の幅を狭くすると、十分な素子分離能力を得るためには、素子分離膜の深さをより深くしなければならない。これは、トレンチのアスペクト比を高くすることを意味しているため、トレンチ形成時のエッチングやトレンチへの絶縁材埋め込みなどのプロセスの実現が非常に困難となる。
【０００６】
その結果、ＮＡＮＤストリング間のピッチを狭めることが困難で、高集積化、大容量化が難しくなるという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８７０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、大容量化に適した構造のメモリセルトランジスタを有する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の不揮発性半導体記憶装置は、第１導電型の第１半導体層の主面に、第１電荷蓄積部を介して形成された第１制御ゲート電極と、前記第１制御ゲート電極を挟むように形成された第２導電型の第１ソース・ドレイン不純物拡散層とを有する第１メモリセルトランジスタと、前記第１メモリセルトランジスタが形成されている領域を除く前記第１半導体層上に前記第１電荷蓄積部より厚い絶縁膜を介して形成された第１導電型の第２半導体層の主面に、第２電荷蓄積層部を介して形成された第２制御ゲート電極と、前記第２制御ゲート電極を挟むように形成された第２導電型の第２ソース・ドレイン不純物拡散層とを有する第２メモリセルトランジスタと、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、大容量化に適した構造のメモリセルトランジスタを有する不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図１（ｄ）は図１（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置を比較例と対比して示す図で、図２（ａ）が本実施例の不揮発性半導体記憶装置を示す図、図２（ｂ）が比較例の不揮発性半導体記憶装置を示す図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例２に係る不揮発性半導体記憶装置を示す断面図。
【図７】本発明の実施例３に係る不揮発性半導体記憶装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図、図７（ｃ）は図７（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図。
【図８】本発明の実施例３に係る不揮発性半導体記憶装置の製造工程の要部を順に示す断面図。
【図９】本発明の実施例３に係る別の不揮発性半導体記憶装置を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＦ−Ｆ線に沿って切断し矢印方向に眺めた断面図、図９（ｃ）は図９（ａ）のＧ−Ｇ線に沿って切断し矢印方向に眺めた断面図。
【図１０】本発明の実施例４に係る不揮発性半導体記憶装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＨ−Ｈ線に沿って切断し矢印方向に眺めた断面図、図１０（ｃ）は図１０（ａ）のＩ−Ｉ線に沿って切断し矢印方向に眺めた断面図。
【図１１】本発明の実施例５に係る不揮発性半導体記憶装置を示す図で、図１１（ａ）はその平面図、図１１（ｂ）は図１１（ａ）のＪ−Ｊ線に沿って切断し矢印方向に眺めた断面図、図１１（ｃ）は図１１（ａ）のＫ−Ｋ線に沿って切断し矢印方向に眺めた断面図。
【図１２】本発明の実施例５に係る別の不揮発性半導体記憶装置を示す平面図。
【図１３】本発明の実施例６に係る不揮発性半導体記憶装置を示す図で、図１３（ａ）はその平面図、図１３（ｂ）は図１３（ａ）のＬ−Ｌ線に沿って切断し矢印方向に眺めた断面図、図１３（ｃ）は図１３（ａ）のＭ−Ｍ線に沿って切断し矢印方向に眺めた断面図。
【図１４】本発明の実施例７に係る不揮発性半導体記憶装置を示す図で、図１４（ａ）はその平面図、図１４（ｂ）は図１４（ａ）のＮ−Ｎ線に沿って切断し矢印方向に眺めた断面図、図１４（ｃ）は図１４（ａ）のＯ−Ｏ線に沿って切断し矢印方向に眺めた断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る不揮発性半導体記憶装置について図１乃至図５を用いて説明する。図１は不揮発性半導体記憶装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図１（ｄ）は図１（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図２は不揮発性半導体記憶装置を比較例と対比して示す図で、図２（ａ）が本実施例の不揮発性半導体記憶装置を示す図、図２（ｂ）が比較例の不揮発性半導体記憶装置を示す図、図３乃至図５は不揮発性半導体記憶装置の製造工程を順に示す断面図である。
【００１４】
本実施例は、不揮発性半導体記憶装置が電荷蓄積層を有する複数のメモリトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤストリングを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。
【００１５】
図１に示すように、本実施例の不揮発性半導体記憶装置１０は、Ｐ型（第１導電型）の第１半導体層１１の主面に、トンネル酸化膜１２と、電荷蓄積層１３と、酸化膜１４とが順に積層された第１電荷蓄積部１５ａを介して形成された第１制御ゲート電極１６ａと、第１制御ゲート電極１６ａを挟むように形成されたＮ型（第２導電型）の第１ソース・ドレイン不純物拡散層１７とを有する第１メモリセルトランジスタ１８とを具備している。
【００１６】
更に、不揮発性半導体記憶装置１０は、第１メモリセルトランジスタ１８が形成されている領域を除く第１半導体層１１上に第１電荷蓄積部１５ａより厚い絶縁膜１９を介して形成されたＰ型の第２半導体層２０の主面に、トンネル酸化膜１２と、電荷蓄積層１３と、酸化膜１４とが順に積層された第２電荷蓄積部１５ｂを介して形成された第２制御ゲート電極１６ｂと、第２制御ゲート電極１６ｂを挟むように形成されたＮ型の第２ソース・ドレイン不純物拡散層２１とを有する第２メモリセルトランジスタ２２と、を具備している。
【００１７】
更に、複数の第１メモリセルトランジスタ１８が第１ソース・ドレイン拡散層１７を隣接するもの同士で共用する形で直列接続され、ソース側の第１メモリセルトランジスタ１８に第１選択ゲート電極２３ａを有する第１選択トランジスタ２４が接続され、ドレイン側の第１メモリセルトランジスタ１８に第１選択ゲート電極２５ａを有する第１選択トランジスタ２６が接続されて第１のＮＡＮＤストリングを構成している。
【００１８】
同様に、複数の第２メモリセルトランジスタ２２が第２ソース・ドレイン拡散層２１を隣接するもの同士で共用する形で直列接続され、ソース側の第２メモリセルトランジスタ２２に第２選択ゲート電極２３ｂを有する第２選択トランジスタ２７が接続され、ドレイン側の第１メモリセルトランジスタ２２に第２選択ゲート電極２５ｂを有する第２選択トランジスタ２８が接続されて第２のＮＡＮＤストリングを構成している。
【００１９】
第１のＮＡＮＤストリングと第２のＮＡＮＤストリングが交互に配列されて、メモリセルアレイが構成されている。
【００２０】
ここで、第１制御ゲート電極１５ａと第２制御ゲート電極１５ｂとが共通し、第１選択ゲート電極２３ａおよび第２選択ゲート電極２３ｂとが共通し、第１選択ゲート電極２５ａおよび第２選択ゲート電極２５ｂとが共通している。  
以後、第１制御ゲート電極１６ａと第２制御ゲート電極１６ｂとを総称して制御ゲート電極１６、第１選択ゲート電極２３ａおよび第２選択ゲート電極２３ｂとを総称して選択ゲート電極２３、第１選択ゲート電極２５ａおよび第２選択ゲート電極２５ｂとを総称して選択ゲート電極２５とも言う。
【００２１】
更に、第１選択トランジスタ２４のソース不純物拡散層２９ａに層間絶縁膜３０を貫通するソースコンタクト３１が接続され、第１選択トランジスタ２６のドレイン不純物拡散層２９ｂに層間絶縁膜３０を貫通するドレインコンタクト３２が接続されている。  
同様に、第２選択トランジスタ２７のソース不純物拡散層３３ａに層間絶縁膜３０を貫通するソースコンタクト３４が接続され、第２選択トランジスタ２８のドレイン不純物拡散層３３ｂに層間絶縁膜３０を貫通するドレインコンタクト３５が接続されている。
【００２２】
第１半導体層１１は、支持基台であるシリコン基板３６の主面に形成された絶縁膜３７の上に形成された多結晶シリコン層である。同様に、第２半導体層２０は、絶縁膜１９上に形成された多結晶シリコン層である。  
第１および第２メモリセルトランジスタ１８、２２は、多結晶シリコン層に形成されたＮチャネル絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）であり、制御ゲート電極１６に高電圧を印加すると、電子がトンネル絶縁膜１２を通り抜けて電荷蓄積層１３に注入されることにより、しきい値が変化することを利用して情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造のメモリセルトランジスタである。
【００２３】
第２メモリセルトランジスタ２２は、シリコン基板３６の主面から第１メモリセルトランジスタ１８より高い位置に形成され、第１メモリセルトランジスタ１８と第２メモリセルトランジスタ２２とは、絶縁膜１９によりシリコン基板３６の主面に垂直な方向に素子分離されている。  
即ち、不揮発性半導体記憶装置１０は、異なる平面上にあり、交互に隣接する平面形状を有するように配置された第１メモリセルトランジスタ１８および第２メモリセルトランジスタ２２を備えた、所謂３次元構造の不揮発性半導体記憶装置である。
【００２４】
図２は不揮発性半導体記憶装置１０を比較例と対比して示す図で、図２（ａ）が本実施例の不揮発性半導体記憶装置を示す断面図、図２（ｂ）が比較例の不揮発性半導体記憶装置を示す断面図である。  
ここで、比較例とは、ＭＯＮＯＳ構造のメモリセルトランジスタが基板の主面と平行な方向に素子分離領域を挟んで配置されている不揮発性半導体記憶装置のことである。始めに、比較例について説明する。
【００２５】
図２（ｂ）に示すように、比較例の不揮発性半導体記憶装置４０は、半導体基板４１に互いに隣接する素子領域４１ａと、素子分離領域４１ｂとを有し、素子領域４１ａに電荷蓄積部４２、制御ゲート電極４３、図示されないソース・ドレイン不純物拡散層を有するメモリセルトランジスタが形成され、素子分離領域４１ｂに素子分離層（ＳＴＩ）４４が形成されている。
【００２６】
隣り合う素子領域４１ａが半導体基板４１の主面に平行な方向に素子分離領域４１ｂを挟んで配置されているので、チャネル幅方向Ｙにおける素子領域４１ａの幅（Ｗ１）＋素子分離領域４１ｂの幅（Ｗ２）だけの配列ピッチが必要である。
【００２７】
一方、本実施例の不揮発性半導体記憶装置１０は、隣接する素子領域３６ａを有し、一方の素子領域３６ａに第１電荷蓄積部１５ａ、第１制御ゲート電極１６ａ、第１ソース・ドレイン不純物拡散層１７を有する第１メモリセルトランジスタ１８が形成され、他方の素子領域２８ａに第２電荷蓄積部１５ｂ、第２制御ゲート電極１６ｂ、第２ソース・ドレイン不純物拡散層２１を有する第２メモリセルトランジスタ２２が形成されている。
【００２８】
第１および第２メモリセルトランジスタ１８、２２は、隣り合う素子領域３６ａが素子分離層として機能する絶縁膜１９の上側と下側に配置され、シリコン基板３６の主面に平行な方向に隣接する平面形状を有しているので、シリコン基板３６の主面に平行な方向の素子分離領域は不要であり、配列ピッチはチャネル幅方向Ｙにおける素子領域３６ａの幅（Ｗ１）だけで決まる。  
従って、本実施例の不揮発性半導体記憶装置１０は、比較例の不揮発性半導体記憶装置４０より素子領域の間を狭めることが可能である。
【００２９】
不揮発性半導体記憶装置１０において、消去動作は選択トランジスタのドレイン、ソース、ゲートに高電圧を印加し、制御ゲートは接地または低電圧にし、複数のメモリセルを同時に電荷蓄積層から電子をチャネル側へ放出、または正電荷をN型拡散層またはチャネルから電荷蓄積層へ注入する。
【００３０】
書込みは選択したメモリセルの制御ゲートに高電圧を印加し、非選択の制御ゲートとビット線側の選択ゲートは低電圧、ソース線側の選択ゲートは接地し、選択したメモリセルと同一ストリングのビット線側の選択トランジスタのドレインは接地し、ソース側の選択トランジスタのソースは接地または低電圧を印加する。
【００３１】
これにより、選択されたメモリセルの電荷蓄積層に電子が注入または正電荷が放出される。また、非選択のＮＡＮＤストリングに中間電圧を印加することで、選択された制御ゲートの高電圧を緩和し誤書き込みを防ぐことが出来る。
【００３２】
上述の例では、消去は選択トランジスタのドレイン、ソース、ゲートに高電圧を印加したが、制御ゲートに負の高電圧を印加してもよい。この場合、選択トランジスタのドレイン、ソースは接地し、選択ゲートは選択トランジスタの閾値より高い電圧を印加する。
【００３３】
次に、不揮発性半導体記憶装置１０の製造方法について説明する。図３乃至図５は不揮発性半導体記憶装置１０の製造工程を順に示す断面図である。  
始めに、図３（ａ）に示すように、Ｐ型またはＮ型のシリコン基板３６上に絶縁膜３７として、例えば熱酸化法により厚さ５００ｎｍ程度のシリコン酸化膜を形成する。  
次に、絶縁膜３７上に、第１半導体層１１として、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ５００ｎｍ程度のＢを添加したＰ型のポリシリコン膜を形成する。
【００３４】
次に、図３（ｂ）に示すように、第１半導体層１１上に絶縁膜１９として、例えばＣＶＤにより厚さ３００ｎｍ程度のシリコン酸化膜を形成する。  
次に、絶縁膜１９上に、第２半導体層２０として、例えばＣＶＤ法により厚さ５００ｎｍ程度のＢを添加したＰ型のポリシリコン膜を形成する。
【００３５】
次に、図３（ｃ）に示すように、フォトリソグラフィ法により第２半導体層２０上に第１ソース・ドレイン拡散層１７および第２ソース・ドレイン拡散層２１に対応するストライプ状の開口５１ａを有するマスク材５１を形成する。  
具体的には、第２半導体層２０上にシリコン酸化膜とシリコン窒化膜を形成し、フォトリソグラフィ法によりレジスト膜をパターンニグし、ＲＩＥ（Reactive Ion Etching）法によりレジスト膜をマスクとしてシリコン窒化膜、シリコン酸化膜を順にエッチングして第２半導体層２０を露出せさる。
【００３６】
次に、図４（ａ）に示すように、マスク材５１を用いて、例えば塩素系／フッ素系ガスを用いたＲＩＥ法により第２半導体層２０をエッチングし、フッ素系ガスを用いたＲＩＥ法により絶縁膜１９をエッチングし、第１半導体層１１を露出させる。これにより、第２半導体層２０は、チャネル長方向Ｘにストライプ状に分離される。
【００３７】
次に、図４（ｂ）に示すように、第２半導体層２０の上面および側面、絶縁膜１９の側面、および露出した第１半導体層１１の上面をコンフォーマルに覆うようにトンネル酸化膜１２、電荷蓄積層１３、酸化膜１４を順に積層し、電荷蓄積部１５を形成する。  
具体的には、トンネル酸化膜１２は、例えば熱酸化法により第１半導体層１１および第２半導体層２０上にシリコン酸化膜を形成し、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することにより得られるオキシナイトライド膜である。電荷蓄積層１３は、例えばプラズマＣＶＤ法により形成されるシリコン窒化膜であり、酸化膜１４は、例えばＣＶＤ法により形成されるシリコン酸化膜である。
【００３８】
次に、図５（ａ）に示すように、酸化膜１４上に制御ゲート電極１６として、例えばＣＶＤ法によりＰを添加したＮ型のポリシリコン膜を形成し、フォトリソグラフィ法によりチャネル幅方向Ｙにストライプ状にパターニングする。
【００３９】
次に、図５（ｂ）に示すように、制御ゲート電極１６および図示しない選択ゲート電極２３、２５をマスクとして自己整合的に、電荷蓄積部１５を通してＰを第１半導体層１１および第２半導体層２０にイオン注入した後、活性化熱処理を施し、第１ソース・ドレイン拡散層１７および第２ソース・ドレイン拡散層２１を形成する。
【００４０】
次に、層間絶縁膜３０として、例えばＣＶＤ法によりＴＥＯＳ（Tetra ethyl Ortho Silicate）膜を形成し、層間絶縁膜３０にコンタクトホールを形成し、コンタクトホールに導電材を埋め込んでソースコンタクト３１、３４、ドレインコンタクト３２、３５を形成する。これにより、図１に示す不揮発性半導体記憶装置１０が得られる。
【００４１】
ここで、第１選択トランジスタ２４、２６および第２選択トランジスタ２３、２８については説明を省略したが、簡単に説明すると次のようになる。  
図３（ｃ）に示す工程において、マスク材５１にソース不純物拡散層２９ａ、３３ａ、ドレイン不純物拡散層２９ｂ、３３ｂが形成される領域に対応するストライプ状の開口を合わせて形成する。
【００４２】
図５（ａ）に示す工程の前に、ソース不純物拡散層２９ａ、３３ａ、ドレイン不純物拡散層２９ｂ、３３ｂが形成される領域上の電荷蓄積部１５を除去し、別にゲート絶縁膜を形成する。ゲート絶縁膜は電荷蓄積部１５上にも形成されるので、電荷蓄積部１５の酸化膜１４を形成しないでおき、このゲート絶縁膜を酸化膜１４としてもよい。
【００４３】
図５（ｂ）に示す工程において、第１、第２メモリセルトランジスタ１７、２２の閾値と、第１選択トランジスタ２４、２６、第２選択トランジスタ２７、２８の閾値を異なる値にする場合は、レジストでマスクして別々にイオン注入を行う。
【００４４】
以上説明したように、本実施例の不揮発性半導体記憶装置１０は、異なる平面上にあり、絶縁膜１９によりシリコン基板３６の主面に垂直な方向に素子分離され、シリコン基板３６の主面に平行な方向には互いに隣接する平面形状を有するように配置された第１メモリセルトランジスタ１８および第２メモリセルトランジスタ２２を備えている。
【００４５】
その結果、第１メモリセルトランジスタ１８および第２メモリセルトランジスタ２２を基板の主面に平行な方向には密に配置することができる。従って、大容量化に適した構造のメモリセルトランジスタを有する不揮発性半導体記憶装置が得られる。
【００４６】
ここでは、第１、第２電荷蓄積部１５ａ、１５ｂの制御ゲート側の膜が酸化膜１４である場合について説明したが、シリコン酸化膜とシリコン窒化膜で構成された積層膜、例えばシリコン酸化膜／シリコン窒化膜の積層膜またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜（ＯＮＯ膜）としても良い。
【実施例２】
【００４７】
本発明の実施例２に係る不揮発性半導体記憶装置について図６を用いて説明する。図６は本実施例の不揮発性半導体記憶装置を示す断面図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１半導体層を単結晶層としたことにある。
【００４８】
即ち図６に示すように、不揮発性半導体記憶装置６０は、Ｐ型シリコン基板６１の主面に第１電荷蓄積部１５ａを介して形成された第１制御ゲート電極１６ａと、第１制御ゲート電極１６ａを挟むように形成された第１ソース・ドレイン不純物拡散層６２とを有する第１メモリセルトランジスタ６３を具備している。絶縁膜１９は、Ｐ型シリコン基板６１の主面に形成されている。
【００４９】
第１メモリセルトランジスタ６３は、単結晶シリコン層に形成されたＭＯＮＯＳ構造を有するＮＭＯＳトランジスタである。シリコン単結晶層は多結晶層より、結晶性（移動度、結晶欠陥など）が優れているので、シリコン単結晶層に形成されるＭＯＳトランジスタは多結晶層に形成されるＭＯＳトランジスタより高い性能が得られる。  
従って、第１メモリセルトランジスタ６３と第２メモリセルトランジスタ２２のしきい値、相互コンダクタンスなどの性能が揃うように、ソース・ドレイン不純物拡散層への不純物注入量、チャネル幅、長などを調整することが望ましい。
【００５０】
Ｐ型シリコン基板６１に形成される第１選択トランジスタ６４、６５と第２半導体層２０に形成される第２選択トランジスタ２７、２８についても同様であり、その説明は省略する。
【００５１】
以上説明したように、本実施例の不揮発性半導体記憶装置６０は、Ｐ型シリコン基板６１に第１メモリセルトランジスタ６３を形成している。これにより、絶縁膜３７、第１半導体層１１を形成する工程を削減することができる利点がある。
【実施例３】
【００５２】
本発明の実施例３に係る不揮発性半導体記憶装置について図７および図８を用いて説明する。図７は本実施例の不揮発性半導体記憶装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＤ−Ｄ線に沿って切断し矢印方向に眺めた断面図、図７（ｃ）は図７（ａ）のＥ−Ｅ線に沿って切断し矢印方向に眺めた断面図、図８は不揮発性半導体記憶装置の製造工程の要部を順に示す断面図である。  
本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例２と異なる点は、第２半導体層を単結晶層としたことにある。
【００５３】
即ち、図７に示すように、本実施例の不揮発性半導体記憶装置７０は、Ｐ型シリコン基板６１の主面に形成された絶縁膜１９に、ソースコンタクト３１、３４が形成される領域を内包するように形成されたストライプ状の開口７１を通してＰ型シリコン基板６１に連続したシリコン単結晶の第２半導体層７２と、第２半導体層７２に第２電荷蓄積部１５ｂを介して形成された第２制御ゲート電極１６ｂと、第２制御ゲート電極１６ｂを挟むように形成された第２ソース・ドレイン不純物拡散層７３とを有する第２メモリセルトランジスタ７４を具備している。
【００５４】
第２メモリセルトランジスタ７４は、第１メモリセルトランジスタ６３と同様にシリコン単結晶層に形成されたＭＯＮＯＳ構造を有するＮＭＯＳトランジスタなので、第１メモリセルトランジスタ６３と揃った特性が容易に得られる。  
シリコン単結晶の第２半導体層７２に形成される第２選択トランジスタ７５、７６と第１選択トランジスタ６４、６５とについても同様であり、その説明は省略する。
【００５５】
次に、不揮発性半導体記憶装置７０の製造方法について説明する。図８は不揮発性半導体記憶装置７０の製造工程の要部を順に示す断面図である。  
始めに、図８（ａ）に示すように、図３（ａ）と同様にしてＰ型シリコン基板６１の主面に絶縁膜１９として、例えば熱酸化法により厚さ５００ｎｍ程度のシリコン酸化膜を形成する。
【００５６】
次に、図８（ｂ）に示すように、フォトリソグラフィ法により絶縁膜１９上に、ソースコンタクト３１、３４が形成される領域を内包する開口を有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとしてＲＩＥ法により絶縁膜１９をエッチングし、ソースコンタクト３１、３４が形成される領域を内包するストライプ状の開口７１を形成する。
【００５７】
次に、図８（ｃ）に示すように、レジスト膜を除去した後、絶縁膜１９上にＰ型シリコン基板６１に接して開口７１を埋め込むように、例えばＣＶＤ法により厚さ５００ｎｍ程度のＢを添加したＰ型のポリシリコン膜８１を形成する。
【００５８】
次に、図８（ｄ）に示すように、ポリシリコン膜８１にレーザを照射して固相エピタキシャル法により、Ｐ型シリコン基板６１を基点にしてポリシリコン膜８１を単結晶化し、第２半導体層７２を形成する。  
次に、図３（ｃ）乃至図５（ｂ）と同様にして、図７に示す不揮発性半導体記憶装置７０が得られる。
【００５９】
以上説明したように、本実施例の不揮発性半導体記憶装置７０は、シリコン基板６１に形成された第１メモリセルトランジスタ６３と、固相エピタキシャル法により単結晶化された第２半導体層７２に形成された第２メモリセルトランジスタ７４とを具備している。その結果、第１メモリセルトランジスタ６３および第２メモリセルトランジスタ７４が、ともにシリコン単結晶層に形成されるので、高性能で特性の揃った第１メモリセルトランジスタ６３および第２メモリセルトランジスタ７４が得られる利点がある。
【００６０】
ここでは、ストライプ状の開口７１が、ソースコンタクト３１、３４が形成される領域を内包するように形成される場合について説明したが、ソース領域内であればソースコンタクト３１、３４が形成される領域を内包しなくても構わない。  
更に、ストライプ状の開口７１をソース領域外の別な領域に形成することもできるが、占有面積が少なくて済むソース領域内に形成することが好ましい。
【００６１】
ソースコンタクト側からポリシリコン膜８１を固相エピタキシャル法により単結晶化させる場合について説明したが、ドレイン側から行っても良いし、またソースおよびドレイン両側から行うこともできる。  
図９はソースおよびドレイン両側からポリシリコン膜を単結晶化した不揮発性半導体記憶装置を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＦ−Ｆ線に沿って切断し矢印方向に眺めた断面図、図９（ｃ）は図９（ａ）のＧ−Ｇ線に沿って切断し矢印方向に眺めた断面図である。
【００６２】
図９に示すように、不揮発性半導体記憶装置９０は、Ｐ型シリコン基板６１の主面に形成された絶縁膜１９に、ソースコンタクト３１、３４が形成される領域を内包するように形成されたストライプ状の開口７１およびドレインコンタクト３２、３５が形成される領域を内包するように形成されたストライプ状の開口９１を通してＰ型シリコン基板６１に連続したシリコン単結晶の第２半導体層９２を具備している。
【００６３】
ポリシリコン膜８１の単結晶化をソースおよびドレイン両側から行うことにより、単結晶化に要する時間を短縮できる利点が得られる。  
また、メモリセルの高密度化でＮＡＮＤストリングに接続されるメモリセル数が増加する場合は、ドレイン側も第２半導体層９２をシリコン基板６１に接続することにより、第２半導体層９２に確実に電位を印加することができるので、安定した動作が得られる利点がある。
【実施例４】
【００６４】
本発明の実施例４に係る不揮発性半導体記憶装置について図１０を用いて説明する。図１０は本実施例の不揮発性半導体記憶装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＨ−Ｈ線に沿って切断し矢印方向に眺めた断面図、図１０（ｃ）は図１０（ａ）のＩ−Ｉ線に沿って切断し矢印方向に眺めた断面図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１半導体層および第２半導体層をそれぞれのソースコンタクトに接続したことにある。
【００６５】
即ち、図１０に示すように、本実施例の不揮発性半導体記憶装置１００は、ソース側の第１選択トランジスタ２４のソース不純物拡散層２９ａを貫通し、第１半導体層１１に接触するＰ型拡散層１０１と、Ｐ型拡散層１０１から立設し層間絶縁膜３０の途中まで延伸したポリシリコン電極１０２と、下端面がソース不純物拡散層２９ａおよびＰ型拡散層１０１に接触し、ポリシリコン電極１０２を覆うソースコンタクト１０３とを具備している。
【００６６】
更に、不揮発性半導体記憶装置１００は、ソース側の第２選択トランジスタ２７のソース不純物拡散層３３ａを貫通し、第２半導体層２０に至るＰ型拡散層１０１と、Ｐ型拡散層１０１から立設し層間絶縁膜３０の途中まで延伸したポリシリコン電極１０２と、下端面がソース不純物拡散層３３ａおよびＰ型拡散層１０１に接触し、ポリシリコン電極１０２を覆うソースコンタクト１０４とを具備している。
【００６７】
ポリシリコン電極１０２は、Ｐ型拡散層１０１とソースコンタクト１０３、１０４との接触を確実なものとし、コンタクト抵抗を低減するために設けられている。  
第１半導体層１１および第１選択トランジスタ２４のソース不純物拡散層２９ａは、ソースコンタクト１０３に共通接続される。同様に、第２半導体層２０および第２選択トランジスタ２７のソース不純物拡散層３３ａは、ソースコンタクト１０４に共通接続される。その結果、第１半導体層１１および第２半導体層２０に直接電圧を印加することができるので、安定した消去動作が可能になる。
【００６８】
次に、不揮発性半導体記憶装置１００の製造工程の要部について説明する。図５（ｂ）に示す工程において、ソースコンタクトが形成される領域に予めＰ型拡散層１０１に対応するマスク材を形成しておくことにより、第１および第２半導体層１１、２０にＰをイオン注入して第１および第２ソース・ドレイン不純物拡散領域１７、２１を形成するときに同時にＰ型拡散層１０１を形成する。  
即ち、Ｐ型の第１および第２半導体層１１、２０において、マスク材によりマスクされ、Ｐイオンが注入されなかった領域が、Ｐ型拡散層１０１として残置される。
【００６９】
次に、層間絶縁膜３０を形成した後、層間絶縁膜３０にＰ型拡散層１０１に対応する領域にスリットを形成し、ＣＶＤ法によりスリットに低抵抗のＰ型ポリシリコン膜を途中まで埋め込むことにより、ポリシリコン電極１０２を形成する。
【００７０】
次に、層間絶縁膜３０にコンタクトホールを形成し、コンタクトホールに導電材、例えはアルミニウム（Ａｌ）、ダングステンシリサイド（ＷＳｉ）などを埋め込むことにより、ソースコンタクト１０３、１０４をドレインコンタクト３２、３５と同時に形成する。
【００７１】
以上説明したように、本実施例の不揮発性半導体記憶装置１００は、ソース不純物拡散層２９ａ、３３ａを貫通しＰ型半導体層に至るＰ型拡散層１０１と、Ｐ型拡散層１０１から立設し層間絶縁膜３０の途中まで延伸したポリシリコン電極１０２と、下端面がソース不純物拡散層２９ａ、３３ａおよびＰ型拡散層１０１に接触し、ポリシリコン電極１０２を覆うソースコンタクト１０３、１０４とを具備している。  
その結果、第１半導体層１１がソースコンタクト１０３に接続され、第２半導体層２０がソースコンタクト１０４に接続されるので、第１半導体層１１および第２半導体層２１に直接電圧を印加することができるので、安定した消去動作が得られる利点がある。
【実施例５】
【００７２】
本発明の実施例５に係る不揮発性半導体記憶装置について図１１用いて説明する。図１１は本実施例の不揮発性半導体記憶装置を示す図で、図１１（ａ）はその平面図、図１１（ｂ）は図１１（ａ）のＪ−Ｊ線に沿って切断し矢印方向に眺めた断面図、図１１（ｃ）は図１１（ａ）のＫ−Ｋ線に沿って切断し矢印方向に眺めた断面図である。  
本実施例において、上記実施例４と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例４と異なる点は、第１半導体層および第２半導体層の側面がＰ型拡散層を介してポリシリコン電極の側面に接触していることにある。
【００７３】
即ち、図１１に示すように、本実施例の不揮発性半導体記憶装置１１０は、絶縁膜３７から立設し、第１半導体層１１およびソース側の第１選択トランジスタ２４のソース不純物拡散層２９ａを貫通し、層間絶縁膜３０の途中まで延伸したポリシリコン電極１１１と、第１半導体層１１およびソース不純物拡散層２９ａの側面とポリシリコン電極１１１の側面との間に形成されたＰ型拡散層１１２と、下端面がソース不純物拡散層２９ａに接触し、ポリシリコン電極１１１を覆うソースコンタクト１１３とを具備している。
【００７４】
同様に、絶縁膜１９から立設し、第２半導体層２０およびソース側の第１選択トランジスタ２７のソース不純物拡散層３３ａを貫通し、層間絶縁膜３０の途中まで延伸したポリシリコン電極１１１と、第２半導体層２０およびソース不純物拡散層３３ａの側面とポリシリコン電極１１１の側面との間に形成されたＰ型拡散層１１２と、下端面がソース不純物拡散層３３ａに接触し、ポリシリコン電極１１１を覆うソースコンタクト１１４とを具備している。
【００７５】
Ｐ型拡散層１１２は、ポリシリコン電極１１１とＰ型の第１半導体層１１および第２半導体層２０との接触を確実なものとし、コンタクト抵抗を低減するために設けられている。Ｐ型拡散層１１２は、第１半導体層１１および第２半導体層２０に、それぞれコンタクトホールを形成した後、ボロン等のＰ型不純物をコンタクトホールの側壁にイオン注入することにより形成する。
【００７６】
以上説明したように、本実施例の不揮発性半導体記憶装置１１０は、第１半導体層１１の側面がＰ型拡散層１１２を介してポリシリコン電極１１１の側面に接触し、第２半導体層２０の側面がＰ型拡散層１１２を介してポリシリコン電極１１１の側面に接触している。
【００７７】
本実施例は、第１、第２半導体層１１、２０の側面とポリシリコン電極１１１の側面との接触面積が、図１０に示すＰ型拡散層１０１の上面とポリシリコン電極１０３、１０４の下端面との接触面積より大きい場合に適した構造である。また側壁を利用しているので、占有面積を縮小することができる利点がある。
【００７８】
上述した実施例４、５において、ソース不純物拡散層とＰ型拡散層とを同時に共通接続するので、上層配線とのコンタクトを間引くことが可能である。  
図１２はソースコンタクトが間引かれた不揮発性半導体記憶装置を示す平面図である。図１２に示すように、不揮発性半導体記憶装置１２０は、ソースコンタクトが１つおきに間引かれている。  
間引くソースコンタクトについては特に制限は無いが、ソースコンタクト１１３を間引き、ソースコンタクト１１４を残置することが望ましい。コンタクトホールの深さが浅い方が加工し易いためである。
【実施例６】
【００７９】
本発明の実施例６に係る不揮発性半導体記憶装置について図１３を用いて説明する。図１３は本実施例の不揮発性半導体記憶装置を示す図で、図１３（ａ）はその平面図、図１３（ｂ）は図１３（ａ）のＬ−Ｌ線に沿って切断し矢印方向に眺めた断面図、図１３（ｃ）は図１３（ａ）のＭ−Ｍ線に沿って切断し矢印方向に眺めた断面図である。  
本実施例において、上記実施例４と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例４と異なる点は、第１半導体層および第２半導体層を、Ｐ型不純物拡散層を介してソースコンタクトに接続したことにある。
【００８０】
即ち、図１３に示すように、本実施例の不揮発性半導体記憶装置１３０は、ソース側の第１選択トランジスタ２４のソース不純物拡散層２９ａを貫通し、第１半導体層１１に至るＰ型拡散層１３１と、下端面がソース不純物拡散層２９ａおよびＰ型拡散層１３１に接触したソースコンタクト１３２とを具備している。
【００８１】
更に、不揮発性半導体記憶装置１３０は、ソース側の第２選択トランジスタ２７のソース不純物拡散層３３ａを貫通し、第２半導体層２０に至るＰ型拡散層１３１と、下端面がソース不純物拡散層３３ａおよびＰ型拡散層１３１に接触したソースコンタクト１３３とを具備している。
【００８２】
第１半導体層１１およびソース不純物拡散層２９ａは、ソースコンタクト１３２に共通接続される。同様に、第２半導体層２０およびソース不純物拡散層３３ａは、ソースコンタクト１３３に共通接続される。
【００８３】
以上説明したように、本実施例の不揮発性半導体記憶装置１３０は、Ｐ型不純物拡散層１３１を介して第１半導体層１１および第２半導体層２０を、それぞれソースコンタクト１３２、１３３に接続しているので、図１０に示すポリシリコン電極１０２を形成する工程が省略できる利点がある。  
本実施例は、第１半導体層１１および第２半導体層２０と、ソースコンタクト１３２、１３３との接触抵抗が十分に低い場合に適した構造である。
【実施例７】
【００８４】
本発明の実施例７に係る不揮発性半導体記憶装置について図１４を用いて説明する。図１４は本実施例の不揮発性半導体記憶装置を示す図で、図１４（ａ）はその平面図、図１４（ｂ）は図１４（ａ）のＮ−Ｎ線に沿って切断し矢印方向に眺めた断面図、図１４（ｃ）は図１４（ａ）のＯ−Ｏ線に沿って切断し矢印方向に眺めた断面図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１、第２制御ゲート電極を微細化し、Ｎ型不純物拡散層を省いたことにある。
【００８５】
即ち、図１４に示すように、本実施例の不揮発性半導体記憶装置１４０は、Ｐ型の第１半導体層１１の主面に、第１電荷蓄積部１５ａを介して形成された第１制御ゲート電極１４１ａを有する第１メモリセル１４２が直列接続され、両端の第１メモリセル１４２に接続された一対の第１選択トランジスタ１４３、１４４とで構成される第１のＮＡＮＤストリングと、第１メモリセル１４２が形成されている領域を除く第１半導体層１１上に第１電荷蓄積部１５ａより厚い絶縁膜１９を介して形成されたＰ型の第２半導体層２０の主面に、第２電荷蓄積層部１５ｂを介して形成された第２制御ゲート電極１４１ｂを有する第２メモリセル１４５が直列接続され、両端の第２メモリセル１４５に接続された一対の第２選択トランジスタ１４６、１４７とで構成される第２のＮＡＮＤストリングと、を具備している。
【００８６】
第１制御ゲート電極１４１ａと第２制御ゲート電極１４１ｂとが共通し、第１選択トランジスタ１４３の第１選択ゲート電極２３ａおよび第２選択トランジスタ１４６の第２選択ゲート電極２３ｂとが共通し、第１選択トランジスタ１４４の第１選択ゲート電極２５ａおよび第２選択トランジスタ１４７の第２選択ゲート電極２５ｂとが共通している。
【００８７】
第１、第２制御ゲート電極１４１ａ、１４１ｂのゲート長を微細化すると、従来の様に第１、第２制御ゲート電極１４１ａ、１４１ｂを挟むようにＮ型の不純物拡散層を設けた場合、パンチスルーが生じ、第１、第２メモリセル１４２、１４５がカットオフしなくなる。
【００８８】
従って、Ｎ型の不純物拡散層が無い方が、第１、第２制御ゲート電極１４１ａ、１４１ｂを微細化することができる。Ｎ型の不純物拡散層が無くてよい場合は、隣接する第１、第２制御ゲート電極１４１ａ、１４１ｂのスペースと第１、第２半導体層１１、２０の不純物濃度および動作電圧などに応じて定まるものである。
【００８９】
言い換えると、第１、第２メモリセル１４２、１４５は、微細化された第１、第２制御ゲート電極１４１ａ、１４１ｂを有し、第１、第２制御ゲート電極１４１ａ、１４１ｂを挟むように形成されるＮ型のソース・ドレイン不純物拡散層を省いたメモリセルトランジスタである。
【００９０】
メモリセルの動作は、第１のＮＡＮＤストリングにおいて、第１選択トランジスタ１４３、１４４のドレインに印加された電圧を選択された第１メモリセル１４２に伝達させるために、選択されなかった第１メモリセル１４２の第１制御ゲート電極１４１ａには低電圧を印加する。また、第１選択トランジスタ１４３、１４４の選択ゲート電極２３ａ、２５ａにも低電圧を印加する。選択された第１メモリセル１４２の第１制御ゲート電極１４１ａには、データを書込むときに高電圧を印加し、データを読出すときに第１メモリセル１４２のオン、オフを検知するための所望の電圧を印加する。第２のＮＡＮＤストリングにおいても同様である。
【００９１】
データの消去時は、選択トランジスタのドレイン、ソースと第１半導体層１１と第２半導体層２０に高電圧を印加し、第１選択トランジスタ１４３、１４４と第２選択トランジスタ１４６、１４７とをフローティングまたは高電圧を印加し、制御ゲート電極１４１を接地することにより、一括で消去できる。
【００９２】
以上説明したように、本実施例の不揮発性半導体記憶装置１４０は、微細化された第１、第２制御ゲート電極１４１ａ、１４１ｂを有し、Ｎ型不純物拡散層を省いた第１、第２メモリセル１４２、１４５を具備している。
【００９３】
その結果、不揮発性半導体記憶装置１４０のサイズを、実施例１に示す不揮発性半導体記憶装置１０のサイズより更に縮小することができる利点がある。
【００９４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１導電部は、前記第１ソース不純物拡散層を貫通し前記第１半導体層に接触するＰ型拡散層と、前記Ｐ型拡散層から立設し、側面が前記第１ソースコンタクトの内面に接触したポリシリコン電極とを具備し、前記第２導電部は、前記第２ソース不純物拡散層を貫通し前記第２半導体層に接触する前記Ｐ型拡散層と、前記Ｐ型拡散層から立設し、側面が前記第２ソースコンタクトの内面に接触した前記ポリシリコン電極とを具備する請求項５に記載の不揮発性半導体記憶装置。
【００９５】
（付記２）  前記第１導電部は、一方の側面が前記第１半導体層の側面にＰ型拡散層を介して接触し、他方が前記第１ソースコンタクトの内面に接触したポリシリコン電極を具備し、前記第２導電部は、一方の側面が前記第２半導体層の側面に前記Ｐ型拡散層を介して接触し、他方が前記第２ソースコンタクトの内面に接触したポリシリコン電極である請求項５に記載の不揮発性半導体記憶装置。
【００９６】
（付記３）  前記第１導電部は、下部が前記第１半導体層に接触し、上面が前記第１ソースコンタクトの下端面に接触したＰ型拡散層を具備し、前記第２導電部は、下部が前記第２半導体層に接触し、上面が前記第２ソースコンタクトの下端面に接触した前記Ｐ型拡散層である請求項５に記載の不揮発性半導体記憶装置。
【００９７】
（付記４）  第１導電型の第１半導体層の主面に、第１電荷蓄積部を介して形成された第１制御ゲート電極を有する第１メモリセルが直列接続され、両端の前記第１メモリセルに接続された一対の第１選択トランジスタとで構成される第１のＮＡＮＤストリングと、
前記第１メモリセルが形成されている領域を除く前記第１半導体層上に前記第１電荷蓄積部より厚い絶縁膜を介して形成された第１導電型の第２半導体層の主面に、第２電荷蓄積層部を介して形成された第２制御ゲート電極を有する第２メモリセルが直列接続され、両端の前記第２メモリセルに接続された一対の第２選択トランジスタとで構成される第２のＮＡＮＤストリングと、
を具備し、
前記第１制御ゲート電極と前記第２制御ゲート電極とが共通し、前記第１選択トランジスタの第１選択ゲート電極および前記第２選択トランジスタの第２選択ゲート電極とが共通している不揮発性半導体記憶装置。
【００９８】
（付記５）  前記第１または第２のＮＡＮＤストリングを構成する前記第１または第２メモリセルの内から選択された前記第１または第２メモリセルにデータを書き込むまたはデータを読み出す際に、前記第１または第２選択トランジスタのドレインもしくはソースに第１の電圧を印加し、前記第１または第２選択トランジスタのゲート電極に第２の電圧を印加し、更に選択されなかった前記第１または第２メモリセルの制御ゲート電極に第３の電圧を印加することにより、選択された前記第１または第２メモリセルに前記第１の電圧が伝達されるように、前記第１乃至第３の電圧と、前記第１または第２半導体層の導電型と、前記第１または第２半導体層の不純物濃度とが設定されている付記４に記載の不揮発性半導体記憶装置。
【符号の説明】
【００９９】
１０、４０、６０、７０、９０、１００、１１０、１２０、１３０、１４０  不揮発性半導体記憶装置
１１  第１半導体層
１２  トンネル絶縁膜
１３  電荷蓄積層
１４  酸化膜
１５ａ  第１電荷蓄積部
１５ｂ  第２電荷蓄積部
１６ａ、１４１ａ  第１制御ゲート電極
１６ｂ、１４１ｂ  第２制御ゲート電極
１７、６２  第１ソース・ドレイン拡散層
１８、６３  第１メモリセルトランジスタ
１９、３７  絶縁膜
２０、７２、９２  第２半導体層
２１、７３  第２ソース・ドレイン拡散層
２２、７４  第２メモリセルトランジスタ
２３ａ、２５ａ  第１選択ゲート電極
２３ｂ、２５ｂ  第２選択ゲート電極
２４、２６、６４、６５、１４３、１４４  第１選択トランジスタ
２７、２８、７５、７６、１４６、１４７  第２選択トランジスタ
３０、４５  層間絶縁膜
３１、３４、１０３、１０４、１１３、１１４１３２、１３３、  ソースコンタクト
３２、３５  ドレインコンタクト
３６  シリコン基板
４１  半導体基板
３６ａ、４１ａ  素子領域
４１ｂ  素子分離領域
４２  電荷蓄積部
４３  制御ゲート電極
４４  素子分離層（ＳＴＩ）
５１  マスク材
５１ａ、７１、９１  開口
６１  Ｐ型シリコン基板
８１  ポリシリコン膜
１０１、１１２、１３１  Ｐ型拡散層
１０２、１１１  ポリシリコン電極
１４２  第１メモリセル
１４５  第２メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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