(57)【要約】【課題】差動増幅回路のゲインをアンプモードとリセットモードで切換え、リセットモード時の保持電圧を用いてオフセット電圧を圧縮する。【解決手段】差動増幅回路と、上記差動増幅回路の一方の入力端子に接続された第１のスイッチと、上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチと、ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタと、該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段と、上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチと、を設けてスイッチを切り換えオフセット電圧を圧縮する。【選択図】図４
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【特許請求の範囲】
【請求項１】
差動増幅回路と、
上記差動増幅回路の一方の入力端子に接続された第１のスイッチと、
上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチと、
ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタと、
該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段と、
上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチと、
を有する
オフセット圧縮回路。
【請求項２】
上記差動増幅回路は、カスコードアンプで構成され、該カスコードアンプの出力に上記カレントミラー回路が接続され、上記第３のスイッチは上記トランジスタの入力と差動増幅用のトランジスタの出力と上記トランジスタの入力端子間に接続された、
請求項１記載のオフセット圧縮回路。
【請求項３】
上記カレントミラー回路の第１のトランジスタのサイズは、上記第２と第３のトランジスタのサイズと異なる
請求項２記載のオフセット圧縮回路。
【請求項４】
上記第１と第２と第３のスイッチを駆動する波形のタイミングは、該波形の立上りまたは立下がり時刻を互いにずらした
請求項３記載のオフセット圧縮回路。
【請求項５】
複数の基準電圧を発生する基準電圧発生回路と、
上記基準電圧発生回路から供給された基準電圧が第１のスイッチを介して入力され、入力電圧が上記基準電圧と比較され、比較された結果が出力される第１の差動増幅回路列と、
上記第１の差動増幅回路列において隣接する差動増幅回路の出力端子から出力電圧を補間して補間電圧を求め、上記出力電圧と該補間電圧を入力電圧として比較する第２の差動増幅回路列と、
上記第２の差動増幅回路列から出力された信号から所定のタイミングで２値のデジタル信号に変換するエンコード回路とを有し、
上記第１の差動増幅回路列の各回路は、
上記差動増幅回路と、
上記差動増幅回路の一方の入力端子に接続された上記第１のスイッチと、
上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチと、
ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタと、
該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段と、
上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチと、
を有する
ＡＤ変換器。
【請求項６】
上記カレントミラー回路の第１のトランジスタのサイズは、上記第２と第３のトランジスタのサイズと異なる
請求項５記載のＡＤ変換器。
【請求項７】
上記第１の差動増幅回路列の各差動増幅回路は、カスコードアンプで構成された
請求項６記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセット圧縮回路およびそれを用いたＡＤ変換器に関し、リセットモードとアンプモード時におけるゲインを切り換えてＣＭＯＳ差動増幅回路のオフセット電圧を削減する。
【背景技術】
【０００２】
図１０に、特許文献１に開示されたＣＭＯＳ構成の補間型ＡＤ変換器６００の回路構成を示す。この補間型ＡＤ変換器６００の初段アンプ１ｓｔ  ＡＭＰで使用されているオフセットキャンセル回路では、チョッパ方式のアンプで構成されているため、入力容量が大きくなる傾向がある。
図１０に示すように、１個のチョッパアンプＡｍｐ３１（Ａｍｐ３２、Ａｍｐ３３、・・・）は入力容量Ｃ３１、アンプＡ３１、スイッチＳＷ３１ａ、ＳＷ３１ｂで構成され、補間型ＡＤ変換器６００の場合、この初段アンプの数は従来のｎビット分解能のフラッシュ型ＡＤ変換器の２ｎ−１−１個に対して大幅に削減されているが、それでも縦続接続されるアンプの個数が多い。
【０００３】
そのために、前段の第１段目のチョッパアンプＡｍｐ３１、Ａｍｐ３２、Ａｍｐ３３、・・・に（基準）抵抗Ｒ３１、Ｒ３２、・・・の各接続点からそれぞれ基準電圧を供給する参照電圧発生回路にとって大きな負荷となるために、不図示の参照電圧発生回路には十分な駆動能力を有する出力回路が必要とされ、それに伴い消費電力の増大を招くことになる。
【０００４】
特許文献１には、チョッパアンプＡｍｐ３１、Ａｍｐ３２、Ａｍｐ３３、・・・に使用されていた回路構成とその動作の不利益を改善するために、入力容量を増加することなく補間構成を行う回路が開示されている。
図１１にオフセット電圧を圧縮したオフセット圧縮回路７００の回路構成を示す。このオフセット圧縮回路７００は、図１１（ａ）に示すように、差動（Ｄｉｆｆｅｒｅｎｔｉａｌ）入力、差動出力型オフセット圧縮回路の回路構成例である。
入力電圧Ｖｉｎが供給される入力端子Ｔ５１と差動増幅回路を構成するＮチャネルＭＯＳトランジスタＱ５１のゲート間にスイッチＳＷ５３が接続され、ＮチャネルＭＯＳトランジスタＱ５１とＱ５２の両ゲート間にスイッチＳＷ５２が接続される。また基準電圧ＶＲが供給される入力端子Ｔ５２がＮチャネルＭＯＳトランジスタＱ５２のゲートに接続される。
ＮチャネルＭＯＳトランジスタＱ５１とＮチャネルＭＯＳトランジスタＱ５２のソースは共通接続され、この共通接続点は電流源Ｉ５０の一方の端子に接続され、電流源Ｉ５０の他方の端子は端子Ｔ５５（グランド；ＧＮＤ）に接続される。
【０００５】
差動増幅回路を構成するＮチャネルＭＯＳトランジスタＱ５１のドレインにＰチャネルＭＯＳトランジスタＱ５３のドレインが接続され、ソースが電源端子Ｔ５４に接続され、ゲートが容量Ｃ５１ａの一方の端子とスイッチＳＷ５１ａの一方の端子に接続される。容量Ｃ５１ａの他方の端子は電源端子Ｔ５４に接続され、スイッチＳＷ５１ａの他方の端子はＮチャネルＭＯＳトランジスタＱ５１のドレインに接続される。
また、ＮチャネルＭＯＳトランジスタＱ５２のドレインにＰチャネルＭＯＳトランジスタＱ５４のドレインが接続され、ソースが電源端子Ｔ５４に接続され、ゲートが容量Ｃ５１ｂの一方の端子とスイッチＳＷ５１ｂの一方の端子に接続される。容量Ｃ５１ｂの他方の端子は電源端子Ｔ５４に接続され、スイッチＳＷ５１ｂの他方の端子はＮチャネルＭＯＳトランジスタＱ５２のドレインに接続される。
そして、ＮチャネルＭＯＳトランジスタＱ５１とＱ５２の両ドレイン（出力端子Ｔ５３ａ、Ｔ５３ｂ）から差動出力信号が導出される。
【０００６】
この差動（Ｄｉｆｆｅｒｅｎｔｉａｌ）入力、差動出力型のオフセット圧縮回路７００は、リセットモードとアンプモードからなり、図１１（ｂ）に示すタイミングに伴いオフセット電圧を圧縮した出力電圧を出力端子Ｔ５３ａ、Ｔ５３ｂから導出する。
【０００７】
次に、オフセット圧縮回路７００の回路動作について説明する。
リセットモードにおいて、ＮチャネルＭＯＳトランジスタＱ５１とＱ５２のゲートを同一電圧とする短絡用のスイッチＳＷ５２とオフセット電圧を容量Ｃ５１ａ、Ｃ５１ｂに保持するためのスイッチＳＷ５１ａ、ＳＷ５１ｂを作動（オン）することで、ＰチャネルＭＯＳトランジスタＱ５３、Ｑ５４のゲートに設けられた容量Ｃ５１ａ、Ｃ５１ｂにこのリセットモードの出力電圧を保持させる。なお、このリセットモードのとき、スイッチＳＷ５３は遮断（オフ）されている。その結果、この差動増幅回路は、入力端子がショートした状態でダイオード負荷として動作する。
【０００８】
アンプモードにおいて、図１１（ｂ）に示すように、スイッチＳＷ５１ａ、ＳＷ５１ｂとＳＷ５２を遮断し、スイッチＳＷ５３をオン（作動または導通）させる。この結果、入力端子Ｔ５１から入力電圧Ｖｉｎが、また入力端子Ｔ５２から基準電圧ＶＲが差動増幅回路を構成するＮチャネルＭＯＳトランジスタＱ５１、Ｑ５２のゲートにそれぞれ入力される。
この差動増幅回路は、負荷を構成するＰチャネルＭＯＳトランジスタＱ５３、Ｑ５４のゲート電圧がリセット時に保持されたオフセット電圧がゲート電圧に印加され、トランジスタ負荷として動作し、出力インピーダンスが高くなるのでゲインが高く設定される。その結果、オフセット電圧Ｖｏｓが圧縮されて出力端子Ｔ５３ａ、Ｔ５３ｂから出力電圧が導出される。
【０００９】
【特許文献１】特開２００３−２１８６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１１（ａ）に示す回路は、差動出力信号を導出する回路構成であり、出力信号を出力端子Ｔ５３ａからのみ導出するシングル出力構成とすると、ＰチャネルＭＯＳトランジスタＱ５３のドレイン電流が無駄になる不利益がある。
つまり、図１１（ａ）に示す回路構成では、シングル出力化を考慮していないために、アプリケーションを制限したものである。
また、差動入力、差動出力の回路構成としているため、負荷のＰチャネルＭＯＳトランジスタＱ５３、Ｑ５４のゲートと電源端子Ｔ５４間に容量Ｃ５１ａ、Ｃ５１ｂが接続されている。このために容量が負荷トランジスタにそれぞれ必要となり、チップ面積が広くなる不利益がある。
また、負荷回路の各ＰチャネルＭＯＳトランジスタＱ５３、Ｑ５４にそれぞれ１個の容量を設ける場合、各容量の一端と負荷用のＰチャネルＭＯＳトランジスタＱ５３、Ｑ５４のドレイン間にスイッチＳＷ５１ａ、ＳＷ５１ｂを接続する必要があるので、やはり２個のスイッチが必要となり、チップ面積が大きくなる不利益もある。
【００１１】
本発明は、上記問題を解決するために、オフセット電圧を圧縮またはキャンセルする際に、アンプの入力段に大きな容量が付加されないシングル出力型差動増幅回路の構成とし、高い精度のオフセット圧縮機能を実現することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のオフセット圧縮回路は、差動増幅回路と、上記差動増幅回路の一方の入力端子に接続された第１のスイッチと、上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチと、ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタと、該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段と、上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチと、を有する。
【００１３】
本発明のＡＤ変換器は、複数の基準電圧を発生する基準電圧発生回路と、上記基準電圧発生回路から供給された基準電圧が第１のスイッチを介して入力され、入力電圧が上記基準電圧と比較され、比較された結果が出力される第１の差動増幅回路列と、上記第１の差動増幅回路列において隣接する差動増幅回路の出力端子から出力電圧を補間して補間電圧を求め、上記出力電圧と該補間電圧を入力電圧として比較する第２の差動増幅回路列と、上記第２の差動増幅回路列から出力された信号から所定のタイミングで２値のデジタル信号に変換するエンコード回路とを有し、上記第１の差動増幅回路列の各回路は、上記差動増幅回路と、上記差動増幅回路の一方の入力端子に接続された上記第１のスイッチと、
上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチと、ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタと、該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段と、上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチと、を有する。
【００１４】
オフセット圧縮回路は、リセットモードのとき、差動増幅回路の負荷のカレントミラー回路の出力トランジスタに並列に接続されたトランジスタの入力端子と一方の出力端子をスイッチを介して短絡して接続し、出力電圧をこのトランジスタに入力端子に接続された保持容量に保持し、アンプモードのとき、上記スイッチを遮断して上記トランジスタとカレントミラー回路の出力トランジスタとこれに並列に接続されたトランジスタをトランジスタ負荷とし、利得を増加し、オフセット電圧を圧縮する。
【発明の効果】
【００１５】
本発明のオフセット圧縮回路は、チョッパ用のサンプル容量が不要になるので入力容量が低減でき、前段の参照電圧発生回路の負荷を大幅に削減することができる。このために、動作速度を向上することができ、また消費電力を削減することができる。
また、出力回路をシングル化に対応したことにより、従来の回路よりゲインを増加することができ、それにより高いオフセットキャンセル機能をもつオフセット圧縮回路を実現できる。さらに、本発明のオフセット圧縮回路は、容量の数を削減することができ、それに伴いチップ面積も削減することができる。
【発明を実施するための最良の形態】
【００１６】
図１（ａ）に本発明の実施形態である基準電流発生回路１００の回路構成を示す。また、図２は基準電流発生回路１００の動作のタイミングを示す。
図１（ａ）において、ＤＡＣ（ディジタル・アナログ・変換器）の出力端子はアンプＡ１の非反転入力端子とスイッチＳＷ２の一方の端子に接続される。スイッチＳＷ２の他方の端子は、アンプＡ１の反転入力端子とスイッチＳＷ３の一方の端子に接続される。
アンプＡ１の負荷にＰチャネルＭＯＳトランジスタＱ１のドレインが接続され、ソースは電源電圧ＶＤＤを供給する電源端子Ｔ１に接続され、ゲートは容量Ｃ１の一方の端子と、スイッチＳＷ１の一方の端子に接続される。
容量Ｃ１の他方の端子は電源端子Ｔ１に接続され、スイッチＳＷ１の他方の端子は、アンプＡ１の出力端子に接続される。なお、アンプＡ１の入力端子に入力電圧Ｖｄａｃを供給する電圧供給手段はＤＡＣに限定することなく、基準電圧を供給する他のアナログ電圧供給回路等でも良い。
【００１７】
アンプＡ１の出力は、ＮチャネルＭＯＳトランジスタＱ４のゲートに接続され、このＮチャネルＭＯＳトランジスタＱ４のソースは、スイッチＳＷ３の他方の端子と（基準）抵抗Ｒ１の一方の端子に接続される。一方、抵抗Ｒ１の他方の端子は接地される。
ＮチャネルＭＯＳトランジスタＱ４のドレインは基準電流サンプル（Ｉｒｅｆ  ｓａｍｐｌｅ）回路を構成するＰチャネルＭＯＳトランジスタＱ２のドレインに接続される。
【００１８】
ＰチャネルＭＯＳトランジスタＱ２のソースとゲートは共通接続されて電源電圧ＶＤＤを供給する電源端子に接続され、さらにこのＰチャネルＭＯＳトランジスタＱ２のゲートはＰチャネルＭＯＳトランジスタＱ３のゲートに接続される。
ＰチャネルＭＯＳトランジスタＱ３のソースは電源電圧ＶＤＤａを供給する電源端子に接続され、ドレインから出力電流が導出される。
この基準電流発生回路は、カレントミラー回路で構成されているので、ＰチャネルＭＯＳトランジスタＱ２のドレイン（ソース）に流れる電流に比例した電流が、ＰチャネルＭＯＳトランジスタＱ３のドレインに流れる。
すなわち、ＰチャネルＭＯＳトランジスタＱ２とＱ３の各ドレインに流れる電流は、ＰチャネルＭＯＳトランジスタのゲート幅（Ｗ）、ゲート長（Ｌ）とＰチャネルＭＯＳトランジスタのゲート幅またはゲート長の比等により決定される。
【００１９】
もし、図１（ａ）において、アンプＡ１にオフセット圧縮機能を果す、ＰチャネルＭＯＳトランジスタＱ１、容量Ｃ１、スイッチＳＷ１が構成されない場合、
アンプＡ１が理想アンプのとき、出力電流Ｉｏｕｔは、
［数１］
Ｉｏｕｔ＝Ｖｄａｃ／Ｒ                      ・・・（１）
となる。
しかし、アンプＡ１にオフセット（オフセット電圧Ｖｏｓ）があると、出力電流Ｉｏｕｔは、
［数２］
Ｉｏｕｔ＝Ｖｄａｃ／Ｒ＋Ｖｏｓ／Ｒ          ・・・（２）
となり、基準の電流値からオフセット分ずれが発生する。
このオフセット分の電圧ズレを圧縮するために上述の、ＰチャネルＭＯＳトランジスタＱ１、容量Ｃ１、スイッチＳＷ１を設けている。
【００２０】
次に、図１（ａ）に示すオフセット圧縮回路を用いた基準電流発生回路１００の動作について図１と図２を参照しながら説明する。
図２のサンプル期間は図１（ｂ）のリセットモードに対応し、ホールド期間はアンプモードに対応する。
サンプル期間中はアンプＡ１の入力段のＳ／Ｈ（サンプル／ホールド）回路がリセット状態（図１（ｂ）のリセットモード）にある。時刻ｔ０でスイッチＳＷ１を作動させ、ショート（短絡）する。次に、時刻ｔ１になると、スイッチＳＷ２を作動（オン）してアンプＡ１の非反転入力端子と反転入力端子をショートする。その結果、容量Ｃ１には、アンプＡ１のオフセット電圧Ｖｏｓを保持した入力電圧の差が零（“０”）［ｖ］となる電位を記憶させる。なお、時刻ｔ２〜ｔ３の期間は、電圧をフィードバックするスイッチＳＷ３はオフ（遮断）されている。
【００２１】
アンプモード（図２のホールド期間）になると、時刻ｔ３でスイッチＳＷ１がオフし、時刻ｔ４でＳＷ２がオフする。その後、時刻ｔ５でスイッチＳＷ３をオンしてこのスイッチＳＷ３の両端をショートする。アナログ電圧ＶｄａｃがアンプＡ１の一方の入力端子に供給され、他方の入力端子には、ＮチャネルＭＯＳトランジスタＱ４のソースから出力された電圧が、スイッチＳＷ３を介して供給される。このように、出力電圧を入力に帰還をかけることにより、ＮチャネルトランジスタＱ４の出力電圧を一定にする。
なお、この時刻ｔ３〜ｔ５における各スイッチＳＷ１〜ＳＷ３の切換え順序は、スイッチＳＷ１、ＳＷ２、ＳＷ３としなければならない。この理由は、容量Ｃ１に保持される電圧が、入力電圧などで変化するのを避けて、リセットモード時における出力電圧のみを保持するためである。
【００２２】
スイッチＳＷ１がオン期間にオフセット電圧を圧縮するための電圧が容量Ｃ１に保持されているので、スイッチＳＷ１がオフしたアンプモードにおいて、ＰチャネルＭＯＳトランジスタＱ１のゲートにオフセットを圧縮するための電圧が印加されている。
スイッチＳＷ１がオフしたことにより、アンプＡ１の負荷トランジスタであるＰチャネルＭＯＳトランジスタＱ１は、ダイオード負荷からトランジスタ負荷へと切り替わり、その結果、ＰチャネルＭＯＳトランジスタＱ１の出力インピーダンスが高くなるので、アンプＡ１のゲインが増加し、オフセット電圧が圧縮された出力電圧を出力する。またこのアンプＡ１とＮチャネルＭＯＳトランジスタＱ４とスイッチＳＷ３はボルテージフォロア回路を構成し、帰還動作により一定電圧になった出力電圧が抵抗Ｒ１に供給され、出力電流Ｉｏｕｔが発生する。
【００２３】
図１に示す基準電流発生（Ｉｒｅｆ  ｓａｍｐｌｅ）回路において、上述したＰチャネルＭＯＳトランジスタＱ２とＱ３は、カレントミラー回路を構成しているので、ＰチャネルＭＯＳトランジスタＱ２のソースに流れる電流に比例した電流がＰチャネルＭＯＳトランジスタＱ３のドレインから導出される。
なお、上述したように、ＰチャネルＭＯＳトランジスタＱ２とＱ３のゲート長やゲート幅の比を可変することにより、出力電流を任意に可変することができる。
【００２４】
以上述べたように、本発明の基準電圧発生回路は、入力された所定のアナログ電圧を、アンプに入力し、該アンプ（差動増幅回路）からオフセット電圧が圧縮された出力電圧を導出することができる。また、この基準電圧発生回路で発生した基準電圧を基準抵抗に供給して得られた電流をカレントミラー回路を介して導出することにより、オフセット等の影響を無くした定電流を発生させることができる。
【００２５】
図３にオフセット電圧を圧縮する１ｓｔ  ＡＭＰ（アンプ；Ａｍｐ１１、Ａｍｐ１２、・・・）を用いた補間型ＡＤ変換器２００の構成例を示す。ここで図９と同じ回路素子は同一の符号を付与する。
補間型ＡＤ変換器２００の１ｓｔ  ＡＭＰを構成するＡｍｐ１１（Ａｍｐ１２、Ａｍｐ１３、・・・）において、アンプＡ１１の一方の入力端子は抵抗Ｒ１１の各接続点に接続され、他方の入力端子はスイッチＳＷ１１ｃの一方の端子に接続され、スイッチＳＷ１１ｃの他方の端子はサンプルホールドＳ／Ｈ回路の出力端子に接続される。
アンプＡ１１の非反転入力端子と反転入力端子間にスイッチＳＷ１１ｂが接続され、アンプＡ１１の出力端子にＰチャネルＭＯＳトランジスタＱ１１のドレインが接続され、ソースは電源供給端子に接続され、ゲートは容量Ｃ１１ａとスイッチＳＷ１１ａの一方の端子に接続される。
容量Ｃ１１の他方の端子は電源供給端子に接続され、スイッチＳＷ１１ａの他方の端子はアンプＡ１１の出力端子に接続される。
以下、オフセット電圧を圧縮したアンプＡｍｐ１２、Ａｍｐ１３、・・・は、抵抗Ｒ１２、・・・とサンプルホールドＳ／Ｈ回路に対して同様に接続される。
【００２６】
１ｓｔ  ＡＭＰのＡｍｐ１１の出力は２ｎｄ  ＡＭＰアンプのＡ４１とＡ４２の入力に接続され、各アンプＡ４１、Ａ４２の出力はそれぞれラッチ回路ＬＡ４１、ＬＡ４２に接続される。
以下、１ｓｔ  ＡＭＰのＡｍｐ１２、Ａｍｐ１３、・・・についても同様な接続が構成される。なお、２ｎｄ  ＡＭＰにおいて、アンプＡ４２、Ａ４４、・・・は補間用のアンプを構成する。
そして、各ラッチ回路ＬＡ４１、ＬＡ４２、・・・の各出力端子がエンコーダＥｎ４１（Ｅｎｃｏｄｅ）に接続される。
【００２７】
次に補間型ＡＤ変換器２００の動作について図２と図３を用いて説明する。１ｓｔ  ＡＭＰ以外の回路動作は、図１０の補間型ＡＤ変換器６００と同じであるので、詳細な説明は省略する。
図２に示すようにＳ／Ｈのタイミングにおいて、Ｓ（サンプル）期間は、オフセット圧縮回路のＡｍｐ１１、Ａｍｐ１２、Ａｍｐ１３、・・・関してリセットモード（Ｒｅｓｅｔ）に対応し、またＨ（ホールド）期間はアンプモード（ＡＭＰ）に対応する。
サンプル期間は、Ａｍｐ１１、Ａｍｐ１２、Ａｍｐ１３、・・・はリセットモードであるので、スイッチＳＷ１１ａ、ＳＷ１１ｂ、ＳＷ１２ａ、ＳＷ１２ｂ、ＳＷ１３ａ、ＳＷ１３ｂ、・・・はオン（ショート）し、スイッチＳＷ１１ｃ、ＳＷ１２ｃ、ＳＷ１３ｃ、・・・はオフ（遮断）する。その結果、アンプＡ１１、Ａ１２、Ａ１３、・・・は入力端子がショートされ、負荷はダイオード構成となり、容量Ｃ１１、Ｃ１２、Ｃ１３、・・・は出力電圧を保持する。この出力電圧はオフセット電圧を含む。また、サンプル期間、後段の２ｎｄ  ＡＭＰ（セカンド・アンプ）は入出力端子が接続され、リセットされ、例えば出力電圧の中点に設定される。
【００２８】
次に、ホールド期間（アンプモード）になると、各スイッチのオン、オフ状態は逆になり、容量Ｃ１１、Ｃ１２、Ｃ１３、・・・にリセットモード時のアンプの出力電圧が保持されて負荷トランジスタのＰチャネルＭＯＳトランジスタＱ１１、Ｑ１２、Ｑ１３のゲートに供給される。スイッチＳＷ１１ａ、ＳＷ１２ａ、ＳＷ１３ａがオフするので、１ｓｔ
ＡＭＰはダイオード負荷からトランジスタ負荷になり、出力インピーダンスが高くなり、ゲインが増加する。このゲイン増加に伴い、Ａｍｐ１１、Ａｍｐ１２、Ａｍｐ１３、・・・のオフセット電圧は圧縮される。
【００２９】
Ａｍｐ１１、Ａｍｐ１２、Ａｍｐ１３、・・・から出力された電圧は、２ｎｄ  ＡＭＰで増幅と補間動作が行われる。２ｎｄ  ＡＭＰの補間動作により、１ｓｔ  ＡＭＰで削減したアンプの動作を補っている。
２ｎｄ  ＡＭＰの各アンプから導出された出力電圧は、次段のラッチ回路ＬＡ４１、ＬＡ４２、・・・に供給され、所定のタイミングでエンコーダＥｎ４１に出力され、そこで例えばバイナリーコードに変換される。
【００３０】
以上述べたことから、補間型ＡＤ変換器２００において、初段（１ｓｔ  ＡＭＰ）にオフセットを削減したアンプを用いることにより、精度の高いＡＤ変換器を実現できる。また、１ｓｔ  ＡＭＰに用いるアンプの構成で入力容量を無くするとともに、リセットモード時における電圧を保持する保持容量を１個で構成したことにより、回路を簡略化できさらにこの補間型ＡＤ変換器を集積化したときにチップ面積を削減できる。
以上述べたオフセット圧縮する回路構成はこの補間型ＡＤ変換器に限定されず、他のＡＤ変換などにも用いることができる。
【００３１】
次に、図４に、オフセット圧縮回路３００の回路構成例を示す。
このオフセット圧縮回路３００は、例えば図３に示したアンプＡｍｐ１に対応する。
図４（ａ）に示すオフセット圧縮回路３００はアンプＡｍｐ１１、Ａｍｐ１２、Ａｍｐ１３にＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の差動増幅回路を用い、差動入力、シングル出力型とした例である。
入力電圧Ｖｉｎが供給される入力端子Ｔ２１と差動増幅回路を構成するＮチャネルＭＯＳトランジスタＱ２１のゲート間にスイッチＳＷ２３が接続され、ＮチャネルＭＯＳトランジスタＱ２１とＱ２２の両ゲート間にスイッチＳＷ２２が接続される。
ＮチャネルＭＯＳトランジスタＱ２１とＱ２２のソースは共通接続され、この共通接続点は電流源Ｉ２０の一方の端子に接続され、電流源Ｉ２０の他方の端子は端子Ｔ２５（グランド；ＧＮＤ）に接続される。
【００３２】
ＮチャネルＭＯＳトランジスタＱ２１のドレインにＰチャネルＭＯＳトランジスタＱ２３のドレインとゲートが接続され、ソースは電源端子Ｔ２４に接続される。また、ＰチャネルＭＯＳトランジスタＱ２３のゲートはＰチャネルＭＯＳトランジスタＱ２４のゲートに接続される。
ＮチャネルＭＯＳトランジスタＱ２２ドレインにＰチャネルＭＯＳトランジスタＱ２４とＱ２５のドレインが接続され、ＰチャネルＭＯＳトランジスタＱ２４のソースは電源端子Ｔ２４に接続され、ＰチャネルＭＯＳトランジスタＱ２５のソースも電源端子Ｔ２４に接続される。
ＰチャネルＭＯＳトランジスタＱ２５のゲートが容量Ｃ２１の一方の端子とスイッチＳＷ２１の一方の端子に接続される。容量Ｃ２１の他方の端子は電源端子Ｔ２４に接続され、スイッチＳＷ２１の他方の端子はＮチャネルＭＯＳトランジスタＱ２２のドレインと出力端子Ｔ２３に接続される。
【００３３】
なお、図４（ａ）においてオフセット圧縮回路３００の負荷回路を構成するＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４はカレントミラー回路を構成し、カレントミラー回路の特性を揃えるためには各ＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５のサイズを可変しても良く、例えば、ゲート幅Ｗとゲート長Ｌの比を所望の値にする。
一例として、ＰチャネルＭＯＳトランジスタＱ２３のゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）を２Ｗ／Ｌとし、ＰチャネルＭＯＳトランジスタＱ２４とＱ２５のゲート幅Ｗとゲート長の比をそれぞれＷ／Ｌとする。
【００３４】
次に、オフセット圧縮回路３００の回路動作について説明する。
この差動入力、シングル出力型のオフセット圧縮回路３００は、リセットモードとアンプモードからなり、図４（ｂ）に示すタイミングに伴いオフセット電圧を圧縮した出力電圧を出力端子Ｔ２３から導出する。
【００３５】
リセットモードにおいて、まず時刻ｔ１でスイッチＳＷ２１をオンにした後、時刻ｔ２でスイッチＳＷ２２をオンにする。そして、時刻ｔ３でスイッチＳＷ２３をオフにする。
すなわち、オフセット電圧を容量Ｃ２１に保持するための切換え用のスイッチＳＷ２１を作動（オン）にした後、オフセット圧縮回路３００の反転入力端子と非反転入力端子、即ちＮチャネルＭＯＳトランジスタＱ２１とＱ２２のゲート電圧を同一にする短絡用のスイッチＳＷ２２を作動（オン）し、スイッチＳＷ２３をオフにして、入力端子に同一の基準電圧ＶＲを供給する。その結果、ＰチャネルＭＯＳトランジスタＱ２５のゲートに設けられた容量Ｃ２１にこのリセットモード時の出力電圧を保持する。ただし、これらのスイッチＳＷ２１〜ＳＷ２３の時刻ｔ１〜ｔ３における切換え順序は必ずしもこれに限定されない。
【００３６】
アンプモードにおいて、図４（ｂ）に示すように、時刻ｔ３でスイッチＳＷ２１をオフした後、スイッチＳＷ２２をオフにする。その後にスイッチＳＷ２３をオンにする。
すなわち、まずスイッチＳＷ２１を遮断し次にスイッチＳＷ２２を遮断した後、スイッチＳＷ２３をオン（作動）させる。この結果、容量Ｃ２１にリセットモード時におけるオフセット電圧が保持された状態で、入力端子Ｔ２１から入力電圧Ｖｉｎが、また入力端子Ｔ２２から基準電圧ＶＲがＮチャネルＭＯＳトランジスタＱ２１、Ｑ２２にそれぞれ入力される。スイッチＳＷ２１を遮断したことにより、負荷を構成するＰチャネルＭＯＳトランジスタＱ２５のゲート電圧にリセット時に保持された出力電圧（オフセット圧縮電圧）が印加されているので、ＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５はトランジスタ動作状態となり、出力インピーダンスが大きくなり、ゲインが増加する。その結果、オフセット電圧が圧縮された出力電圧が出力端子Ｔ２３から導出される。
【００３７】
次にオフセット電圧の圧縮動作について説明する。
図４（ａ）のオフセット圧縮回路３００では、時刻ｔ１からｔ３までの期間、スイッチＳＷ２１がオン状態で短絡しているので、ＰチャネルＭＯＳトランジスタＱ２５のゲートとドレインは短絡され、このＰチャネルＭＯＳトランジスタＱ２５はＭＯＳダイオードとして動作する。すなわち、リセットモードにおけるオフセット圧縮回路３００はダイオード負荷となり、利得は比較的低くなる。この時のゲインをＧｒとし、差動増幅回路のペアのＮチャネルＭＯＳトランジスタＱ２１、Ｑ２２にオフセット電圧Ｖｏｓが存在するとすると、出力電圧Ｖｏｕｔは
［数３］
Ｖｏｕｔ＝Ｖｏｓ＊Ｇｒ                          ・・・（３）
と表される。なおここで＊印は乗算記号を表す。
【００３８】
一方、時刻ｔ３以降のアンプモードの期間、スイッチＳＷ２１はオフしているので、この出力トランジスタ（ＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５）の出力インピーダンスは高くなる。その結果、アンプモード時におけるオフセット圧縮回路３００の利得は、リセットモード時における利得より大きくなる。
なお、容量Ｃ２１には、リセット時の電圧が保持されているので、ＤＣ的な動作点は変わらない。
【００３９】
利得負荷のときのゲインをＧａとし、入力換算オフセット電圧Ｖｅｑをもとめると、
［数４］
Ｖｅｑ＝Ｖｏｓ＊Ｇｒ／Ｇａ                      ・・・（４）
となる。
この式（４）から明らかなように、リセットモード時のゲインＧｒとアンプモード時のゲインＧａの差を大きくとることにより、入力端子における入力換算オフセット電圧Ｖｅｑの圧縮効果を大きくすることができる。
【００４０】
なお、図４（ａ）においては、負荷用のＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５のサイズの比をＭ（Ｑ２３）：Ｍ（Ｑ２４）：Ｍ（Ｑ２５）＝２：１：１としたが、このサイズに限定されない場合でも同様な効果が得られる。
【００４１】
以上述べたように、本発明のオフセット圧縮回路は、差動入力、シングル出力回路構成とし、差動増幅回路の負荷をカレントミラー回路とし、このカレントミラー回路の出力トランジスタに並列にトランジスタを設け、リセットモード時に並列接続されたトランジスタの入力と一方の出力をショートしてダイオード負荷とし、アンプモード時に並列接続したトランジスタをトランジスタ負荷として動作させることにより、オフセット電圧を圧縮することができる。また、本発明は、シングル出力の差動増幅回路であるので、負荷回路のカレントミラー回路に付加したトランジスタの入力電圧を保持する容量が１個で構成されることから、図１１に示すオフセット圧縮回路７００と比較して容量を１個削減できるので、チップ面積を削減できる。
【００４２】
図５に図４に示したオフセット圧縮回路３００の変形例であるオフセット圧縮回路３５０の回路構成を示す。
このオフセット圧縮回路３５０は図４で示した回路構成に、さらに精度を向上させるためにアンプをカスコード構成とした回路である。
図５（ａ）の回路構成において、図４（ａ）と同じ回路素子は同一番号を付与することにする。
【００４３】
図５（ａ）において、ＰチャネルＭＯＳトランジスタＱ２６をＮチャネルＭＯＳトランジスタＱ２１とＰチャネルＭＯＳトランジスタＱ２３の間に接続し、またＰチャネルＭＯＳトランジスタＱ２６のドレインをＰチャネルＭＯＳトランジスタＱ２３とＱ２４のゲートに接続し、このＰチャネルＭＯＳトランジスタＱ２６のゲートに固定バイアスＶｂｉａｓを印加している。
また、同様に、ＰチャネルＭＯＳトランジスタＱ２７をＮチャネルＭＯＳトランジスタＱ２２とＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５の間に接続し、このＰチャネルＭＯＳトランジスタＱ２７のゲートに同じ固定バイアスＶｂｉａｓを印加している。
【００４４】
また、スイッチＳＷ２１はＰチャネルＭＯＳトランジスタＱ２５のゲートとＰチャネルＭＯＳトランジスタＱ２７のドレイン間に接続され、容量Ｃ２１はＰチャネルＭＯＳトランジスタＱ２５のゲートと電源端子Ｔ２４間に接続される。
図５（ｂ）に、スイッチＳＷ２１、ＳＷ２２、ＳＷ２３のオン、オフする切換えタイミング図を示す。このスイッチＳＷ２１、ＳＷ２３、ＳＷ２３のオン、オフの切換えタイミングは図３（ｂ）と基本的に同じである。
なお、図５（ａ）のオフセット圧縮回路３５０の基本回路動作は図４（ａ）のオフセット圧縮回路３００と同じであるので、ここでは動作に関する詳細な説明は省略する。
【００４５】
上述したオフセット圧縮回路３５０は、カスコード負荷にすることにより、固定バイアス電圧ＢｉａｓをＰチャネルＭＯＳトランジスタＱ２６、Ｑ２７のゲートに供給するので、リセットモードとアンプモードにおいて、ＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５のＶｄｓ（ドレイン−ソース間の電圧）がほぼ一定となる。
また、出力端子Ｔ２３から見た負荷インピーダンスは、ＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５により構成される負荷インピーダンスと比較して大きくなり、図４（ａ）のオフセット圧縮回路３００と比較してさらにゲインを高く設定することができる。また、カスコード構成により、ＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５のドレイン−ソース間の電圧を固定することができるので、ドレイン電流も一定電流になり精度の高いオフセット圧縮（キャンセル）回路を実現することができる。
【００４６】
図６にオフセット圧縮回路３００、３５０の入出力関係を示した特性図を示す。横軸に入力電圧を示し、縦軸に出力電圧を示す。実線は理想状態の入出力関係を示し、破線はオフセット圧縮回路３００、３５０の特性を示す。図６において、入力電圧が一定以上になると、出力電圧は飽和する。この飽和する電圧は、図４のオフセット圧縮回路３００においては、ＰチャネルＭＯＳトランジスタＱ２５のソース電圧より約２００〜３００ｍＶ（ＭＯＳトランジスタのＶｄｓ）だけ下がった電圧となる。また、図５のオフセット圧縮回路３５０においては、ＰチャネルＭＯＳトランジスタＱ２７のソース電圧よりに約２００〜３００ｍＶ（ＭＯＳトランジスタのＶｄｓ）だけ下がった電圧となる。
【００４７】
次に、オフセット圧縮回路の他の変形例について説明する。
アンプのオフセット電圧Ｖｏｓ自体を下げるために、図４、５におけるＰチャネルＭＯＳトランジスタＱ２５のサイズに合わせてＰチャネルＭＯＳトランジスタＱ２３を形成しても良い。
例えば図７に示すように、例えば図４のＰチャネルＭＯＳトランジスタＱ２３を２個のＰチャネルＭＯＳトランジスタＱ２３、Ｑ２３−１で構成する。
なおＰチャネルＭＯＳトランジスタＱ２３のトランジスタサイズはＷ／Ｌとし、またＰチャネルＭＯＳトランジスタＱ２３−１のサイズも同じＷ／Ｌとする。ここで、上述したように、Ｗはゲート幅で、Ｌはゲート長である。
すなわち、負荷トランジスタを構成するＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５のサイズがそれぞれＷ／Ｌであるので、これに対応してダイオードを構成するＰチャネルＭＯＳトランジスタＱ２３、Ｑ２３−１も同じサイズとし、２個のＭＯＳトランジスタで構成する。
このように、ＭＯＳトランジスタのサイズを共通なサイズにすることにより、電気的特性の揃ったＭＯＳトランジスタで負荷回路を構成することができる。また、これらのＰチャネルＭＯＳトランジスタＱ２３、Ｑ２３−１、Ｑ２４、Ｑ２５の半導体チップ内での設置方向などのレイアウトを考慮することによっても、さらに電気的特性を揃えることができる。
また、同様な回路構成を図５に示したカスコード構成の回路にも適用することができる。図７に示したオフセット圧縮回路４００は、基本的には図６に示す回路構成と同様であるので、詳細な説明は省略する。
【００４８】
さらに、上述したオフセット圧縮回路の他の変形例を示す。
例えば、図７において、ＰチャネルＭＯＳトランジスタＱ２３のサイズを１．５Ｗ／Ｌとし、ＰチャネルＭＯＳトランジスタＱ２３−１のサイズを０．５Ｗ／Ｌとした場合、負荷トランジスタのＰチャネルＭＯＳトランジスタＱ２４を１．５Ｗ／Ｌとし、ＰチャネルＭＯＳトランジスタＱ２５のサイズを０．５Ｗ／Ｌとするか、あるいはこの逆のサイズに設定してもよい。
ＰチャネルＭＯＳトランジスタＱ２３のサイズを２Ｗ／Ｌとしたが、上述したように、本発明は、Ｗ／Ｌのサイズの２個のＰチャネルＭＯＳトランジスタなどで構成しても良く、これに限定されない。
さらに、ＰチャネルＭＯＳトランジスタＱ２３を２Ｗ／Ｌ以外の値に設定した場合は、同様に、ＰチャネルＭＯＳトランジスタＱ２３−１、Ｑ２４、Ｑ２５も上述した比になるように設定すると良い。
【００４９】
上述した、各（Ｐチャネル）ＭＯＳトランジスタのサイズ比の設定に関して、重点を負荷ダイオード特性におくか、または負荷トランジスタにおくかにより決めることができる。
【００５０】
次に、上述した（Ｐチャネル）ＭＯＳトランジスタのサイズ比を可変したときの利点について図８の例を用いて説明する。
まず、ＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５のサイズ比を、Ｍ（Ｑ２３）：Ｍ（Ｑ２４）：Ｍ（Ｑ２５）＝２：１．５：０．５と設定する場合の利点について説明する。
ＰチャネルＭＯＳトランジスタＱ２４のサイズがＰチャネルＭＯＳトランジスタＱ２５のサイズより大きいと、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱ２４の電流は、ＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５のサイズが同じ場合に比べて大きくなるのでゲインが大きくなる。一方、ＰチャネルＭＯＳトランジスタＱ２５の電流は小さくなりゲートに接続された容量に保持させる電圧の変化量が増えるため調整範囲が狭くなる。
【００５１】
次に、ＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５のサイズ比を、Ｍ（Ｑ２３）：Ｍ（Ｑ２４）：Ｍ（Ｑ２５）＝２：０．５：１．５と設定する場合の利点について説明する
上述したことと逆に、ＰチャネルＭＯＳトランジスタＱ２４のサイズがＰチャネルＭＯＳトランジスタＱ２５のサイズより小さいと、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱ２３の電流変化に対してＰチャネルＭＯＳトランジスタＱ２４の動作範囲が狭くなるから、ゲインが小さくなる。しかし、その分ＰチャネルＭＯＳトランジスタＱ２５は大きくなるから容量に保持させる変化量が減少し調整範囲が広く取れる。
【００５２】
次に、オフセット圧縮回路の他の変形例を示す。オフセット圧縮回路の変形例として、負荷回路を構成するＰチャネルＭＯＳトランジスタＱ２４、Ｑ２５を複数個に分割して、その（Ｐチャネル）ＭＯＳトランジスタの一部のトランジスタのゲートにオフセット圧縮用の容量を設ける構成とする。この構成としても、オフセット電圧Ｖｏｓを圧縮する効果を得ることができる。
【００５３】
図９に、上述したオフセット圧縮回路５００の構成例を示す。カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＱ２３をＰチャネルＭＯＳトランジスタＱ２３−１、Ｑ２３−２、Ｑ２３−３、Ｑ２３−４で構成し、ＰチャネルＭＯＳトランジスタＱ２４をＰチャネルＭＯＳトランジスタＱ２４−１、Ｑ２４−２、Ｑ２４−３で構成し、ＰチャネルＭＯＳトランジスタＱ２５をＰチャネルＭＯＳトランジスタＱ２５−１で構成する。このＰチャネルＭＯＳトランジスタＱ２５−１のゲートに容量Ｃ２１−１を設け、ゲートとソース間にスイッチＳＷ２１を設ける構成にする。
オフセット圧縮回路５００は、トランジスタサイズを変えるのでは無く、並列に接続されるトランジスタの数を変えることでゲインを大きくし、さらにマッチング特性を良くすることができる。
【００５４】
図９に示すオフセット圧縮回路５００の回路動作はオフセット圧縮回路４５０と同じであるので、詳細な説明は省略する。
【００５５】
オフセット圧縮回路５００においても、オフセット圧縮回路４５０と同様に、リセットモード時におけるダイード負荷の利得に対して、アンプモード時におけるトランジスタ負荷の利得を高く設定することができるので、オフセット電圧Ｖｏｓを圧縮したシングル出力電圧を導出することができる。また、負荷回路の電気的特性を向上させることができる。
【００５６】
以上述べた様に、本発明のオフセット圧縮回路は、チョッパ用のサンプル容量が不要になるので入力容量を低減でき、前段の参照電圧発生回路の負荷を大幅に削減することができる。このために、動作速度を向上することができ、また消費電力を削減することができる。
また、出力回路をシングル化に対応したことにより、従来の回路よりゲインを増加することができ、それにより高いオフセットキャンセル機能を持つオフセット圧縮回路を実現できる。さらに、本発明のオフセット圧縮回路は、負荷容量とスイッチの数を削減することができ、それに伴い面積も削減することができる。
【００５７】
本発明のオフセット圧縮回路において、差動増幅回路は、ＰチャネルＭＯＳトランジスタＱ１（Ｑ２１）とＱ２（Ｑ２２）と定電流Ｉ０（Ｉ２０）で構成される回路に対応する。上記差動増幅回路の一方の入力端子に接続された第１のスイッチは、スイッチＳＷ２３に対応する。上記差動増幅回路の上記一方の入力端子と他方の入力端子間に接続された第２のスイッチは、スイッチＳＷ２２に対応する。ダイオード接続された第１のトランジスタと第２のトランジスタで形成されたカレントミラー回路の該第２のトランジスタに並列に接続された第３のトランジスタは、ＰチャネルＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５にそれぞれ対応する。該第３のトランジスタの入力端子と基準電位に接続された電圧保持手段は、容量Ｃ２１に対応する。上記第３のトランジスタの入力と上記電圧保持手段の共通接続点と、上記差動増幅回路の出力間に接続された第３のスイッチは、スイッチＳＷ２１に対応する。
【００５８】
また、ＡＤ変換器において、複数の基準電圧を発生する基準電圧発生回路は、抵抗Ｒ１１、Ｒ１２等に対応する。上記基準電圧発生回路回路供給された基準電圧が第１のスイッチを介して入力され、入力電圧が上記基準電圧と比較され、比較された結果が出力される第１の差動増幅回路列は、オフセット圧縮回路を有する１ｓｔ  ＡＭＰに対応する。上記第１の差動増幅回路列において隣接する差動増幅回路の出力端子から出力電圧を補間して補間電圧を求め、上記出力電圧と該補間電圧を入力電圧として比較する第２の差動増幅回路列は、２ｎｄ  ＡＭＰに対応する。上記第２の差動増幅回路列から出力された信号から所定のタイミングで２値のデジタル信号に変換するエンコード回路は、Ｅｎｃｏｄｅ（Ｅｍ４１）に対応する。
【図面の簡単な説明】
【００５９】
【図１】図１は、電流発生回路のブロック構成を示す図である。
【図２】図２は、図１に示す電流発生回路のスイッチを駆動するタイミングチャート図である。
【図３】図３は、オフセット圧縮回路を用いた補間型ＡＤ変換器の回路構成を示す図である。
【図４】図４は、オフセット圧縮回路の回路構成とその動作を説明するためのタイミングチャートである。
【図５】図５は、カスコード構成のオフセット圧縮回路の回路構成とその動作を説明するためのタイミングチャートである。
【図６】図６は、オフセット圧縮回路の入力電圧に対する出力電圧の関係を示す図である。
【図７】図７は、他のオフセット圧縮回路の回路構成を示す図である。
【図８】図８は、他のオフセット圧縮回路の回路構成を示す図である。
【図９】図９は、他のオフセット圧縮回路の回路構成を示す図である。
【図１０】図１０は、従来のスイッチド容量回路を用いた補間型ＡＤ変換器の回路構成を示す図である。
【図１１】図１１は、従来のオフセット圧縮回路の回路構成とその動作を説明するためのタイミングチャート図である。
【符号の説明】
【００６０】
１００…基準電流発生回路、２００，６００…補間型ＡＤ変換器、３００，３５０，４００，４５０，５００…オフセット圧縮回路、Ｑ１〜Ｑ３，Ｑ１１〜Ｑ１３，Ｑ２３〜Ｑ２７，Ｑ２３−１〜Ｑ２３−４，Ｑ２４，Ｑ２４−１〜Ｑ２４−３，Ｑ２５，Ｑ２５−１，Ｑ５３，Ｑ５４…ＰチャネルＭＯＳトランジスタ、Ｑ２１，Ｑ２２，Ｑ５１，Ｑ５２…ＮチャネルＭＯＳトランジスタ、ＳＷ１〜ＳＷ３，ＳＷ１１ａ〜ＳＷ１３ａ，ＳＷ１１ｂ〜ＳＷ１３ｂ，ＳＷ１１ｃ〜ＳＷ１３ｃ，ＳＷ２１〜ＳＷ２３，ＳＷ４１〜ＳＷ４，ＳＷ５１〜ＳＷ５３…スイッチ、Ａ１，Ａ１１〜Ａ１３，Ａ３１〜Ａ３３，Ａ４１〜Ａ４５…アンプ、Ａｍｐ３１〜Ａｍｐ３３…チョッパアンプ、Ｃ１，Ｃ１１〜Ｃ１３，Ｃ２１，Ｃ２１−１，Ｃ３１〜Ｃ３５，Ｃ５１ａ，Ｃ５１ｂ…容量、Ｉ２０，Ｉ５０…電流源、Ｒ１，Ｒ１１，Ｒ１２，Ｒ３１，Ｒ３２…抵抗、ＬＡ４１〜ＬＡ４５…ラッチ回路、Ｅｎ４１…エンコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010016737.tif 000011
【図１０】
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【図１１】
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