(57)【要約】【課題】動作ノイズを低減し聴感的に優れたＡＧＣ回路を提供する。【解決手段】可変利得増幅器１の出力信号ＶＢに基づいてカウント制御信号Ｖ４を生成するカウント制御信号生成部３０と、カウント制御信号Ｖ４に基づいてアップカウントクロック信号Ｖ５をアップカウントする動作またはダウンカウントクロック信号Ｖ６をダウンカウントする動作を行うアップ・ダウンカウンタ５と、アップ・ダウンカウンタ５のカウント値ＣＮＴ１に基づいて可変利得増幅器１への利得制御信号Ｖ８を生成する利得制御信号生成部３１と、回路動作の状態を検出し回路動作の状態が定常状態かそれ以外の状態かを示す状態検出信号を出力する状態検出部２１とを設ける。そして、状態検出信号ＳＴＡＴＥが回路動作の状態が定常状態であることを示すときに、アップ・ダウンカウンタ５と利得制御信号生成部３１とのうち少なくとも一方の動作が、利得制御信号Ｖ８が固定されるように制御する。【選択図】図１
2010251885.tif 000002
【特許請求の範囲】
【請求項１】
利得制御信号により利得が制御される可変利得増幅器と、
前記可変利得増幅器の出力信号に基づいて第１のカウント制御信号を生成するカウント制御信号生成部と、
前記第１のカウント制御信号に基づいて、第１のアップカウントクロック信号をアップカウントする動作または第１のダウンカウントクロック信号をダウンカウントする動作を行う第１のアップ・ダウンカウンタと、
前記第１のアップ・ダウンカウンタのカウント値に基づいて前記利得制御信号を生成する利得制御信号生成部と、
回路動作の状態を検出し、前記回路動作の状態が定常状態かそれ以外の状態かを示す状態検出信号を出力する状態検出部とを備え、
前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が、前記利得制御信号が固定されるように制御されるＡＧＣ回路。
【請求項２】
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し前記利得制御信号として出力する第１のデジタルアナログ変換部を有している請求項１に記載のＡＧＣ回路。
【請求項３】
第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作または第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップ・ダウンカウンタを備え、
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値と前記第２のアップ・ダウンカウンタのカウント値との比較結果に基づいて前記第２のカウント制御信号を生成するとともに、前記第１のアップ・ダウンカウンタのカウント値に基づいて前記利得制御信号を生成する代わりに、前記第１のアップ・ダウンカウンタのカウント値と前記第２のアップ・ダウンカウンタのカウント値のうちのいずれか大きい方のカウント値に基づいて前記利得制御信号を生成し、
前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が前記利得制御信号が固定されるように制御される代わりに、前記第１および第２のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が前記利得制御信号が固定されるように制御される請求項１に記載のＡＧＣ回路。
【請求項４】
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第１のデジタルアナログ変換部と、前記第２のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第２のデジタルアナログ変換部と、前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力のうちの一方を選択して前記利得制御信号として出力する利得制御信号切換回路と、前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力とを比較して、前記第２のカウント制御信号を生成する信号生成部とを有し、前記利得制御信号切換回路は、前記第２のカウント制御信号により制御される請求項３に記載のＡＧＣ回路。
【請求項５】
第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作または第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップ・ダウンカウンタを備え、
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値と前記第２のアップ・ダウンカウンタのカウント値との比較結果に基づいて前記第２のカウント制御信号を生成し、
前記第１のアップ・ダウンカウンタのカウント値と前記第２のアップ・ダウンカウンタのカウント値との比較結果に対応した周波数の前記第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部をさらに備えた請求項１に記載のＡＧＣ回路。
【請求項６】
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し前記利得制御信号として出力する第１のデジタルアナログ変換部と、前記第２のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第２のデジタルアナログ変換部と、前記第１のデジタルアナログ変換部の出力と前記第２のデジタルアナログ変換部の出力とを比較して、前記第２のカウント制御信号を生成する信号生成部とを有している請求項５に記載のＡＧＣ回路。
【請求項７】
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し前記利得制御信号として出力する第１のデジタルアナログ変換部と、前記第１のアップ・ダウンカウンタのカウント値と前記第２のアップ・ダウンカウンタのカウント値とを比較演算して前記第２のカウント制御信号を生成する演算器とを有している請求項５に記載のＡＧＣ回路。
【請求項８】
前記利得制御信号生成部は、前記第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し前記利得制御信号として出力する第１のデジタルアナログ変換部を有し、前記状態検出部は、前記第１のアップ・ダウンカウンタのカウント値と前記第２のアップ・ダウンカウンタのカウント値とを比較演算して前記第２のカウント制御信号を生成する演算器を有している請求項５に記載のＡＧＣ回路。
【請求項９】
前記状態検出部は、前記可変利得増幅器における所定の期間におけるゲインの変化量を検出する請求項１から２のいずれか１項に記載のＡＧＣ回路。
【請求項１０】
前記状態検出部は、前記可変利得増幅器における所定の期間におけるゲインの変化量を検出する請求項３から８のいずれか１項に記載のＡＧＣ回路。
【請求項１１】
前記状態検出部は、前記可変利得増幅器の出力信号の振幅変化を検出する請求項１から２のいずれか１項に記載のＡＧＣ回路。
【請求項１２】
前記状態検出部は、前記可変利得増幅器の出力信号の振幅変化を検出する請求項３から８のいずれか１項に記載のＡＧＣ回路。
【請求項１３】
前記状態検出部は、前記第１のアップ・ダウンカウンタにおけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かを検出する請求項１から２のいずれか１項に記載のＡＧＣ回路。
【請求項１４】
前記状態検出部は、前記第１および第２のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かを検出する請求項３から８のいずれか１項に記載のＡＧＣ回路。
【請求項１５】
前記状態検出部は、前記可変利得増幅器における所定の期間におけるゲインの変化量と、前記可変利得増幅器の出力信号の振幅変化と、前記第１のアップ・ダウンカウンタにおけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出する請求項１から２のいずれか１項に記載のＡＧＣ回路。
【請求項１６】
前記状態検出部は、前記可変利得増幅器における所定の期間におけるゲインの変化量と、前記可変利得増幅器の出力信号の振幅変化と、前記第１および第２のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出する請求項３から８のいずれか１項に記載のＡＧＣ回路。
【請求項１７】
前記可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、
前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が前記利得制御信号が固定されるように制御される代わりに、前記第１のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作を、ゼロクロスのタイミングに同期して利得制御信号を更新する動作状態に制御される請求項１、２、５、９、１１、１３のいずれか１項に記載のＡＧＣ回路。
【請求項１８】
前記可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、
前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１および第２のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が前記利得制御信号が固定されるように制御される代わりに、前記第１および第２のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作を、ゼロクロスのタイミングに同期して利得制御信号を更新する動作状態に制御される請求項３、４、６から８、１０、１２、１４のいずれか１項に記載のＡＧＣ回路。
【請求項１９】
前記可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、
前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される第１の動作状態と、前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が、ゼロクロスのタイミングに同期して利得制御信号が更新されるように制御される第２の動作状態とを有し、前記第１の動作状態と第２の動作状態との何れかを選択できる請求項１、２、５、９、１１、１３のいずれか１項に記載のＡＧＣ回路。
【請求項２０】
前記可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、
前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１および第２のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される第１の動作状態と、前記状態検出信号が前記回路動作の状態が定常状態であることを示すときに、前記第１および第２のアップ・ダウンカウンタと前記利得制御信号生成部とのうち少なくとも一方の動作が、ゼロクロスのタイミングに同期して利得制御信号が更新されるように制御される第２の動作状態とを有し、前記第１の動作状態と第２の動作状態との何れかを選択できる請求項３、４６から８、１０、１２、１４のいずれか１項に記載のＡＧＣ回路。
【請求項２１】
前記状態検出部は、タイマにより設定された任意の期間毎に回路動作の状態を検出する請求項１７から２０のいずれか１項に記載のＡＧＣ回路。
【請求項２２】
前記状態検出部は、前記ゼロクロス検出部により検出されたゼロクロスのタイミングにより定義される期間毎に回路動作の状態を検出する請求項１７から２０のいずれか１項に記載のＡＧＣ回路。
【請求項２３】
前記状態検出部は、タイマにより設定された任意の期間と、前記ゼロクロス検出部により検出されたゼロクロスのタイミングにより定義される期間のいずれか早い方を検出期間として回路動作の状態を検出する請求項１７から２０のいずれか１項に記載のＡＧＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システムまたは音声システムにおいて、入力信号の振幅に応じて可変利得増幅器の利得を制御するＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路に関するものである。
【背景技術】
【０００２】
キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易な従来のＡＧＣ回路としては、特開昭６０−１２３１１５号公報や本出願人が特開２００４−２７４５７１号公報で提案しているＡＧＣ回路がある。
【０００３】
図２０は上記特開２００４−２７４５７１号公報に記載された従来のＡＧＣ回路の例を示すものである。図２０において、符号Ａ１は入力信号ＶＡが供給される信号入力端子を示す。符号１０１は利得制御電圧Ｖ１０８により制御される利得に応じて入力信号ＶＡの電圧を増幅または減衰して出力信号ＶＢを出力する可変利得増幅器を示す。符号Ｂ１は可変利得増幅器１０１の出力信号ＶＢを出力する信号出力端子を示す。符号１０２は可変利得増幅器１０１の出力電圧を整流する整流器を示す。符号１０３は整流器１０２で整流された整流信号（出力信号）Ｖ１０１を予め設定した任意の閾値電圧Ｖ１０２と比較し、出力信号Ｖ１０１が閾値電圧Ｖ１０２よりも高い場合にはハイレベルの電圧Ｖ１０３を出力し、低い場合にはローレベルの電圧Ｖ１０３を出力する電圧比較器を示す。符号１０４は電圧比較器１０３に閾値電圧Ｖ１０２を入力する閾値電圧入力端子を示す。符号１０５はアップ・ダウンカウンタを示す。符号１０６は電圧比較器１０３の出力電圧Ｖ１０３を制御信号Ｖ１０４として入力し、アップカウント動作およびダウンカウント動作を制御するためのカウント制御端子を示す。符号１０７はアップカウントクロック信号Ｖ１０５を入力するアップカウントクロック端子を示す。符号１０８はダウンカウントクロック信号Ｖ１０６を入力するダウンカウントクロック端子を示す。符号１０９はアップ・ダウンカウンタ１０５のカウント値に応じた直流出力電圧Ｖ１０７を出力するＤ／Ａ変換部を示す。符号１１０は任意に設定した利得を有し、Ｄ／Ａ変換部１０９の直流出力電圧Ｖ１０７を入力信号とし、利得制御電圧Ｖ１０８を出力する直流増幅器を示す。
【０００４】
上記のように構成された従来のＡＧＣ回路の動作を、以下に図面を参照しながら、以下にその動作を説明する。
【０００５】
図２１は（ａ）〜（ｆ）はそれぞれ、可変利得増幅器１０１の出力信号ＶＢ、整流器１０２の出力電圧Ｖ１０１、電圧比較器１０３の出力電圧Ｖ１０３、アップカウントクロック信号Ｖ１０５、ダウンカウントクロック信号Ｖ１０６およびＤ／Ａ変換部１０９の直流出力電圧Ｖ１０７を示している。なお、説明を簡略化するために、アップカウントクロック信号Ｖ１０５およびダウンカウントクロック信号Ｖ１０６は、それぞれ周波数が一定のクロックパルスであるとし、出力信号ＶＢは正弦波であるとしている。
【０００６】
図２１（ａ）に示すような波形の可変利得増幅器１０１の出力信号ＶＢは、整流器１０２により整流され図２１（ｂ）に示すような脈流波形とされた後、電圧比較器１０３に入力される。電圧比較器１０３は、あらかじめ設定された閾値電圧Ｖ１０２と整流器１０２の出力電圧Ｖ１０１とを比較し、図２１（ｃ）に示すようなパルス波形を出力する。電圧比較器１０３の出力電圧Ｖ１０３は、アップ・ダウンカウンタ１０５のアップカウント動作とダウンカウント動作の制御信号Ｖ１０４となり、アップ・ダウンカウンタ１０５のカウント制御端子１０６に入力される。
【０００７】
一方、アップ・ダウンカウンタ１０５のアップカウントクロック端子１０７には、図２１（ｄ）に示すようなアップカウントクロック信号Ｖ１０５が入力されており、ダウンカウントクロック端子１０８には、図２１（ｅ）に示すようなダウンカウントクロック信号Ｖ１０６が入力されている。
【０００８】
アップ・ダウンカウンタ１０５は、カウント制御端子１０６の電圧がハイレベルである期間Ｔ１では、アップカウントクロック信号Ｖ１０５で設定されたアップカウント周波数に従ってアップカウント動作を行う。また、カウント制御端子１０６の電圧がローレベルである期間Ｔ２では、ダウンカウントクロック信号Ｖ１０６で設定されたダウンカウント周波数に従ってダウンカウント動作を行う。従って、アップ・ダウンカウンタ１０５は、アップカウントとダウンカウントを繰り返し、アップ・ダウンカウンタ１０５のカウント値Ｃに応じた直流電圧を出力するＤ／Ａ変換部１０９の直流出力電圧Ｖ１０７は図２１（ｆ）に示すようなものになる。
【０００９】
Ｄ／Ａ変換部１０９の直流出力電圧Ｖ１０７は、直流増幅器１１０によって任意の大きさに変換され、可変利得増幅器１０１の利得制御電圧Ｖ１０８となる。利得制御電圧Ｖ１０８により可変利得増幅器１０１の利得が変化し、入力信号ＶＡは増幅または減衰される。
【００１０】
Ｄ／Ａ変換部１０９の直流出力電圧Ｖ１０７が高くなると可変利得増幅器１０１の利得が低下し、出力信号ＶＢのレベルが低下するため、ダウンカウントが進む。これにより、Ｄ／Ａ変換部１０９の直流出力電圧Ｖ１０７が低くなるため、今度は可変利得増幅器１０１の利得が上昇する。これにより、出力信号ＶＢのレベルが上昇するため、アップカウントが進む。これを繰り返すことにより、可変利得増幅器１０１の出力信号ＶＢのレベルは一定のレベルに収束する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭６０−１２３１１５号公報
【特許文献２】特開２００４−２７４５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記のように構成された従来のＡＧＣ回路によれば、キャパシタを用いた積分回路を必要とせず、集積回路に内蔵することも容易なＡＧＣ回路を実現できるが、次のような課題を有している。図２２、図２３に基づいてその課題を説明する。
【００１３】
上記従来のＡＧＣ回路においては、出力信号が一定振幅レベルで安定している定常状態でも厳密にはアップカウントによる減衰とダウンカウントによる増幅が繰り返されているため、図２２に示すように出力信号に微小な変化（段差）Ｘ１、Ｘ２、Ｘ３が発生する。
【００１４】
この微小な変化が、出力信号の特性にどの程度影響が生じるかを比較したものが図２３に示すＦＦＴ（高速フーリエ変換）スペクトラムである。図２３（ａ）は、ＡＧＣ動作をしない場合の出力信号のＦＦＴスペクトラムであり、図２３（ｂ）は、ＡＧＣ動作をしている場合の出力信号のＦＦＴスペクトラムである。
【００１５】
これら２つのＦＦＴスペクトラムから、ＡＧＣ動作時の出力信号は、「ノイズ成分の実効値＋基本信号に対する高調波成分の実効値の、出力での基本信号の実効値に対する比率」定義される雑音歪率ＴＨＤ＋Ｎ（Ｔｏｔａｌ  Ｈａｒｍｏｎｉｃ  Ｄｉｓｔｏｒｔｉｏｎ＋Ｎｏｉｓｅ）特性がＡＧＣ非動作時に比べ、基本信号近傍のスペクトラムが増大していることにより悪化していることが分かる。
【００１６】
これは、定常状態でも出力信号が常に減衰と増幅を繰り返すことに起因し、特にアップカウントによる信号の減衰は、従来のＡＧＣ回路の動作を図２１に基づいて説明したように、システム的に信号のピーク付近で動作することが大きな原因となっている。人の聴感に大きく影響するのは歪率とノイズ量であるため、さらなる高音質化を実現するには、この基本信号近傍のスペクトラム増大を抑制しなければならない。
【００１７】
本発明は上記従来の課題を解決するものであり、キャパシタを用いた積分回路を必要としないＡＧＣ回路において、より聴感的に優れたＡＧＣ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明では、回路動作の状態を検出する状態検出部を設け、回路動作が定常状態であることを検出した場合にアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作を停止、またはアップ・ダウンカウンタと利得制御信号生成部との間の信号経路を遮断、またはこれらと同様の作用をもたらすように動作を制御し、それによって利得制御信号を固定する構成とする。
【００１９】
すなわち、本発明のＡＧＣ回路は、利得制御信号により利得が制御される可変利得増幅器と、可変利得増幅器の出力信号に基づいて第１のカウント制御信号を生成するカウント制御信号生成部と、第１のカウント制御信号に基づいて、第１のアップカウントクロック信号をアップカウントする動作または第１のダウンカウントクロック信号をダウンカウントする動作を行う第１のアップ・ダウンカウンタと、第１のアップ・ダウンカウンタのカウント値に基づいて利得制御信号を生成する利得制御信号生成部と、回路動作の状態を検出し、回路動作の状態が定常状態かそれ以外の状態かを示す状態検出信号を出力する状態検出部とを備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される（請求項１）。
【００２０】
この構成によれば、回路動作の状態を検出する状態検出部を備えているため、回路動作が定常状態であることを検出し、回路動作が定常状態であることを検出した場合に第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作を停止、または第１のアップ・ダウンカウンタと利得制御信号生成部との間の信号経路を遮断、またはこれらと同様の作用をもたらすように動作を制御し、それによって利得制御信号を固定することができる。これにより、定常状態における減衰と増幅による出力信号の微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制することができるため、例えば音声信号処理に使用した場合、聴感的により優れたＡＧＣ回路を実現できる。
【００２１】
請求項１に記載のＡＧＣ回路において、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し利得制御信号として出力する第１のデジタルアナログ変換部を有していることが好ましい（請求項２）。
【００２２】
この構成によれば、利得制御信号生成部は、アップ・ダウンカウンタのカウント値をアナログ信号に変換するデジタルアナログ変換器を有しているので、可変利得増幅器の利得をアナログ信号により制御することができる。
【００２３】
請求項１に記載のＡＧＣ回路において、第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作または第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップ・ダウンカウンタを備え、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値との比較結果に基づいて第２のカウント制御信号を生成するとともに、第１のアップ・ダウンカウンタのカウント値に基づいて利得制御信号を生成する代わりに、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値のうちのいずれか大きい方のカウント値に基づいて利得制御信号を生成し、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が利得制御信号が固定されるように制御される代わりに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が利得制御信号が固定されるように制御されることが好ましい（請求項３）。
【００２４】
この構成によれば、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値のうちの大きい方のカウント値に基づいて利得制御信号を生成する利得制御信号生成部を備えているため、入力信号の変化に応じて利得制御信号の応答性を変化させることができる。従って、請求項１に係る発明の効果に加えて、聴感的にさらに優れたＡＧＣ回路を実現できる。
【００２５】
請求項３に記載のＡＧＣ回路において、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第１のデジタルアナログ変換部と、第２のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第２のデジタルアナログ変換部と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力のうちの一方を選択して利得制御信号として出力する利得制御信号切換回路と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力とを比較して、第２のカウント制御信号を生成する信号生成部とを有し、利得制御信号切換回路は、第２のカウント制御信号により制御されることが好ましい（請求項４）。
【００２６】
この構成によれば、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第１のデジタルアナログ変換部と、第２のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第２のデジタルアナログ変換部と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力のうちの一方を選択して利得制御信号として出力する利得制御信号切換回路とを備えているため、可変利得増幅器の利得をアナログ信号により制御することができる。
【００２７】
請求項１に記載のＡＧＣ回路において、第２のカウント制御信号に基づいて、第２のアップカウントクロック信号をアップカウントする動作または第２のダウンカウントクロック信号をダウンカウントする動作を行う第２のアップ・ダウンカウンタを備え、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値との比較結果に基づいて第２のカウント制御信号を生成し、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値との比較結果に対応した周波数の第１のダウンカウントクロック信号を生成するダウンカウントクロック信号生成部をさらに備えることが好ましい（請求項５）。
【００２８】
この構成によれば、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値との比較結果に基づいて第２のカウント制御信号を生成するとともに、比較結果に対応した周波数の第１のダウンカウントクロック信号を生成し、利得制御信号は第１のアップ・ダウンカウンタのカウント値に基づいて生成されるので、請求項１に係る発明の効果に加えて、入力信号の変化に応じて利得制御信号の応答性を変化させることができ、また、利得制御信号生成部の構成が簡単になるため、回路の占有面積を小さくし、コストも低減することができる。さらに、利得制御信号の供給元を切り換える切換回路が不要となるため、切換回路のスイッチングノイズ等による出力波形の歪および異常信号の発生を抑制できる。
【００２９】
請求項５に記載のＡＧＣ回路において、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し利得制御信号として出力する第１のデジタルアナログ変換部と、第２のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第２のデジタルアナログ変換部と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力とを比較して、第２のカウント制御信号を生成する信号生成部とを有していることが好ましい（請求項６）。
【００３０】
この構成によれば、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第１のデジタルアナログ変換部と、第２のアップ・ダウンカウンタのカウント値をアナログ信号に変換する第２のデジタルアナログ変換部と、第１のデジタルアナログ変換部の出力と第２のデジタルアナログ変換部の出力とを比較して、第２のカウント制御信号を生成する信号生成部とを有しているので、可変利得増幅器の利得をアナログ信号により制御することができる。
【００３１】
請求項５に記載のＡＧＣ回路において、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し利得制御信号として出力する第１のデジタルアナログ変換部と、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値とを比較演算して第２のカウント制御信号を生成する演算器とを有していることが好ましい（請求項７）。
【００３２】
この構成によれば、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換するデジタルアナログ変換器と、第１のアップ・ダウンカウンタのカウント値と、第２のアップ・ダウンカウンタのカウント値とを比較演算して第２のカウント制御信号を生成する演算器とを有しているので、デジタルアナログ変換器が一つで済み、省スペース化およびコストダウンが可能となる。
【００３３】
また、この場合において、ダウンカウントクロック信号生成部は、演算器の出力に対応した周波数の第１のダウンカウントクロック信号を生成することが好ましい。
【００３４】
請求項５に記載のＡＧＣ回路において、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換し利得制御信号として出力する第１のデジタルアナログ変換部を有し、状態検出部は、第１のアップ・ダウンカウンタのカウント値と第２のアップ・ダウンカウンタのカウント値とを比較演算して第２のカウント制御信号を生成する演算器を有していることが好ましい（請求項８）。
【００３５】
この構成によれば、利得制御信号生成部は、第１のアップ・ダウンカウンタのカウント値をアナログ信号に変換するデジタルアナログ変換器を有し、状態検出部は、第１のアップ・ダウンカウンタのカウント値と、第２のアップ・ダウンカウンタのカウント値とを比較演算して第２のカウント制御信号を生成する演算器を有しているので、定常状態における減衰と増幅による出力信号の微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制することができる聴感的により優れたＡＧＣ回路を実現できる。
【００３６】
請求項１から２のいずれか１項に記載のＡＧＣ回路において、状態検出部は、可変利得増幅器における所定の期間におけるゲインの変化量を検出することが好ましい（請求項９）。
【００３７】
この構成によれば、状態検出部は、ゲインの変化量を検出するので、小規模な回路構成で定常状態であることを検出することが可能となる。
【００３８】
請求項３から８のいずれか１項に記載のＡＧＣ回路において、状態検出部は、可変利得増幅器における所定の期間におけるゲインの変化量を検出することが好ましい（請求項１０）。
【００３９】
この構成によれば、状態検出部は、ゲインの変化量を検出するので、小規模な回路構成で定常状態であることを検出することが可能となる。
【００４０】
請求項１から２のいずれか１項に記載のＡＧＣ回路において、状態検出部は、可変利得増幅器の出力信号の振幅変化を検出することが好ましい（請求項１１）。
【００４１】
この構成によれば、状態検出部は、出力信号の振幅変化を検出するので、定常状態から非定常状態への移行をすばやく検出することが可能となる。
【００４２】
請求項３から８のいずれか１項に記載のＡＧＣ回路において、状態検出部は、可変利得増幅器の出力信号の振幅変化を検出することが好ましい（請求項１２）。
【００４３】
この構成によれば、状態検出部は、出力信号の振幅変化を検出するので、定常状態から非定常状態への移行をすばやく検出することが可能となる。
【００４４】
請求項１から２のいずれか１項に記載のＡＧＣ回路において、状態検出部は、第１のアップ・ダウンカウンタにおけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かを検出することが好ましい（請求項１３）。
【００４５】
この構成によれば、状態検出部は、第１のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作のうち少なくとも一方が所定の回数以上連続しているか否かを検出するので、小規模な回路で定常状態であることを検出することが可能となる。
【００４６】
請求項３から８のいずれか１項に記載のＡＧＣ回路において、状態検出部は、第１および第２のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かを検出することが好ましい（請求項１４）。
【００４７】
この構成によれば、状態検出部は、第１および第２のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作のうち少なくとも一方が所定の回数以上連続しているか否かを検出するので、小規模な回路で定常状態であることを検出することが可能となる。
【００４８】
請求項１から２のいずれか１項に記載のＡＧＣ回路において、状態検出部は、可変利得増幅器における所定の期間におけるゲインの変化量と、可変利得増幅器の出力信号の振幅変化と、第１のアップ・ダウンカウンタにおけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出することが好ましい（請求項１５）。
【００４９】
この構成によれば、可変利得増幅器における所定の期間におけるゲインの変化量と、可変利得増幅器の出力信号の振幅変化と、第１のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出するので、回路動作の状態変化に対する応答性の優れたＡＧＣ回路を実現できる。
【００５０】
請求項３から８のいずれか１項に記載のＡＧＣ回路において、状態検出部は、可変利得増幅器における所定の期間におけるゲインの変化量と、可変利得増幅器の出力信号の振幅変化と、第１および第２のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出することが好ましい（請求項１６）。
【００５１】
この構成によれば、状態検出部は、可変利得増幅器における所定の期間におけるゲインの変化量と、可変利得増幅器の出力信号の振幅変化と、第１および第２のアップ・ダウンカウンタの少なくとも一方におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出するので、回路動作の状態変化に対する応答性の優れたＡＧＣ回路を実現できる。
【００５２】
請求項１、２、５、９、１１、１３のいずれか１項に記載のＡＧＣ回路において、可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が利得制御信号が固定されるように制御される代わりに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作を、ゼロクロスのタイミングに同期して利得制御信号を更新する動作状態に制御されることが好ましい（請求項１７）。
【００５３】
この構成によれば、可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作を、ゼロクロスのタイミングに同期して利得制御信号を更新する動作状態に制御されるので、回路が定常状態にあるときの利得制御信号はゼロクロスのタイミングで更新され、出力信号の微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制するとともに、アップ・ダウンカウンタを動作状態にしておくことで応答性の優れたＡＧＣ回路を実現できる。
【００５４】
請求項３、４、６から８、１０、１２、１４のいずれか１項に記載のＡＧＣ回路において、可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が利得制御信号が固定されるように制御される代わりに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作を、ゼロクロスのタイミングに同期して利得制御信号を更新する動作状態に制御されることが好ましい（請求項１８）。
【００５５】
この構成によれば、可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作を、ゼロクロスのタイミングに同期して利得制御信号を更新する動作状態に制御されるので、回路が定常状態にあるときの利得制御信号はゼロクロスのタイミングで更新され、出力信号の微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制するとともに、アップ・ダウンカウンタを動作状態にしておくことで応答性の優れたＡＧＣ回路を実現できる。
【００５６】
請求項１、２、５、９、１１、１３のいずれか１項に記載のＡＧＣ回路において、可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される第１の動作状態と、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、ゼロクロスのタイミングに同期して利得制御信号が更新されるように制御される第２の動作状態とを有し、第１の動作状態と第２の動作状態との何れかを選択できることが好ましい（請求項１９）。
【００５７】
この構成によれば、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される第１の動作状態と、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、ゼロクロスのタイミングに同期して利得制御信号が更新されるように制御される第２の動作状態とを有し、第１の動作状態と第２の動作状態との何れかを選択できるので、入力される信号によりＡＧＣ回路の動作を選択することができ、ＡＧＣ回路の汎用性を高めることが可能となる。
【００５８】
請求項３、４、６から８、１０、１２、１４のいずれか１項に記載のＡＧＣ回路において、可変利得増幅器の入力もしくは出力が所定の基準電圧と交差する所謂ゼロクロス点を検出するゼロクロス検出部を備え、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される第１の動作状態と、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、ゼロクロスのタイミングに同期して利得制御信号が更新されるように制御される第２の動作状態とを有し、第１の動作状態と第２の動作状態との何れかを選択できることが好ましい（請求項２０）。
【００５９】
この構成によれば、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、利得制御信号が固定されるように制御される第１の動作状態と、状態検出信号が回路動作の状態が定常状態であることを示すときに、第１および第２のアップ・ダウンカウンタと利得制御信号生成部とのうち少なくとも一方の動作が、ゼロクロスのタイミングに同期して利得制御信号が更新されるように制御される第２の動作状態とを有し、第１の動作状態と第２の動作状態との何れかを選択できるので、入力される信号によりＡＧＣ回路の動作を選択することができ、ＡＧＣ回路の汎用性を高めることが可能となる。
【００６０】
請求項１７から２０のいずれか１項に記載のＡＧＣ回路において、状態検出部は、タイマにより設定された任意の期間毎に回路動作の状態を検出することが好ましい（請求項２１）。
【００６１】
この構成によれば、状態検出部は、タイマにより設定された任意の期間毎に回路動作の状態を検出するので、状態検出部の検出タイミングを一意的に定義することが可能となる。
【００６２】
請求項１７から２０のいずれか１項に記載のＡＧＣ回路において、状態検出部は、ゼロクロス検出部により検出されたゼロクロスのタイミングにより定義される期間毎に回路動作の状態を検出することが好ましい（請求項２２）。
【００６３】
この構成によれば、状態検出部は、ゼロクロス検出部により検出されたゼロクロスのタイミングにより定義される期間毎に回路動作の状態を検出するので、入力される信号の周波数によらず安定して回路動作の状態を検出することが可能となる。
【００６４】
請求項１７から２０のいずれか１項に記載のＡＧＣ回路において、状態検出部は、タイマにより設定された任意の期間と、ゼロクロス検出部により検出されたゼロクロスのタイミングにより定義される期間のいずれか早い方を検出期間として回路動作の状態を検出することが好ましい（請求項２３）。
【００６５】
この構成によれば、状態検出部は、タイマにより設定された任意の期間と、ゼロクロス検出部により検出されたゼロクロスのタイミングにより定義される期間との何れか早い方で回路動作の状態を検出するので、タイマにより設定された任意の期間から定義される周波数より高い周波数の入力信号に対して安定した回路動作の状態を検出するとともに、タイマにより設定された任意の期間から定義される周波数より低い信号が入力された場合においても応答性の優れたＡＧＣ回路を実現できる。
【発明の効果】
【００６６】
本発明のＡＧＣ回路によれば、定常状態における減衰と増幅による出力信号の微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制することができるため、例えば音声信号処理に使用した場合、聴感的により優れたＡＧＣ回路を実現できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１に係るＡＧＣ回路の構成を示すブロック図である。
【図２】本発明の実施例２に係るＡＧＣ回路の構成を示すブロック図である。
【図３】本発明の実施例３に係るＡＧＣ回路の構成を示すブロック図である。
【図４】本発明の実施例４に係るＡＧＣ回路の構成を示すブロック図である。
【図５】本発明の実施例４の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図６】本発明の実施例５に係るＡＧＣ回路の構成を示すブロック図である。
【図７】本発明の実施例５に係るＡＧＣ回路の別の構成を示すブロック図である。
【図８】本発明の実施例５に係るＡＧＣ回路の別の構成を示すブロック図である。
【図９】本発明の実施例５に係るＡＧＣ回路の別の構成を示すブロック図である。
【図１０】本発明の実施例５に係るＡＧＣ回路の別の構成を示すブロック図である。
【図１１】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１２】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１３】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１４】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１５】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１６】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１７】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１８】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図１９】本発明の実施例５の変形例に係るＡＧＣ回路の構成を示すブロック図である。
【図２０】従来例に係るＡＧＣ回路の構成を示すブロック図である。
【図２１】（ａ）〜（ｆ）は従来例に係るＡＧＣ回路の基本動作における各部の信号波形をそれぞれ示すグラフである。
【図２２】従来例に係るＡＧＣ回路の出力信号に発生する課題を説明するための波形図である。
【図２３】従来例に係るＡＧＣ回路におけるＡＧＣ動作時とＡＧＣ非動作時の出力信号のＦＦＴスペクトラムを示すグラフである。
【発明を実施するための形態】
【００６８】
以下、本発明の実施例を、図面を参照しながら説明する。
【実施例１】
【００６９】
本発明の実施例１について図面を参照して説明する。図１は本発明の実施例１に係るＡＧＣ回路の構成を示している。図１に示すように実施例１のＡＧＣ回路は、可変利得増幅器１の利得を信号入力端子Ａから入力される入力信号ＶＡの値に応じて制御する。可変利得増幅器１は、利得制御信号Ｖ８に応じて利得が変化する。可変利得増幅器１からの出力信号ＶＢは、信号出力端子Ｂから出力されるとともに、カウント制御信号生成部３０に入力される。カウント制御信号生成部３０は、可変利得増幅器１の出力信号ＶＢを検波整流する整流器２と、整流器２の出力電圧Ｖ１を端子４から入力される閾値電圧Ｖ２と比較する閾値電圧比較器３とを有している。
【００７０】
カウント制御信号生成部３０の出力Ｖ３は、アップ・ダウンカウンタ５のカウント制御端子６にカウント制御信号Ｖ４として入力される。アップ・ダウンカウンタ５はカウント制御端子６に入力されたカウント制御信号Ｖ４の電圧がハイレベルの場合には、アップカウントクロック端子７に入力されたアップカウントクロック信号Ｖ５に従いアップカウントを行い、カウント制御信号Ｖ４の電圧がローレベルの場合には、ダウンカウントクロック端子８に入力されたダウンカウントクロック信号Ｖ６に従いダウンカウントを行う。
【００７１】
アップ・ダウンカウンタ５のカウント値ＣＮＴ１は、利得制御信号生成部３１により可変利得増幅器１の利得を制御する利得制御信号Ｖ８に変換される。利得制御信号生成部３１は、アップ・ダウンカウンタ５のカウント値ＣＮＴ１を電圧に変換するデジタルアナログ（Ｄ／Ａ）変換器９とＤ／Ａ変換部９の直流出力電圧Ｖ７を増幅する利得制御信号増幅器１０とを有している。
【００７２】
アップ・ダウンカウンタ５のアップカウントクロック端子７およびダウンカウントクロック端子８には、それぞれアップカウントクロック信号Ｖ５とダウンカウントクロック信号Ｖ６とが入力される。
【００７３】
アップ・ダウンカウンタ５のカウント値ＣＮＴ１と可変利得増幅器１の出力信号ＶＢは、さらに状態検出部２１に入力される。状態検出部２１は、カウント値ＣＮＴ１と出力信号ＶＢからＡＧＣ回路の動作状態を検出し、定常状態の場合にはハイレベルの電圧を、定常状態以外の場合にはローレベルの電圧を状態検出信号ＳＴＡＴＥとして出力する。
【００７４】
状態検出部２１は、例えば、可変利得増幅器１の出力信号の振幅変化を検出するか、もしくは所定の期間におけるゲインの変化量を検出することによって、ＡＧＣ回路が定常状態にあるかそれ以外の状態であるかを検出する。また、アップ・ダウンカウンタ５のカウント値ＣＮＴ１から、アップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かを検出することによっても、ＡＧＣ回路が定常状態にあるかそれ以外の状態であるかを検出することができる。
【００７５】
また、状態検出部２１は、可変利得増幅器１における所定の期間におけるゲインの変化量と、可変利得増幅器１の出力信号の振幅変化と、アップ・ダウンカウンタ５におけるアップカウントする動作およびダウンカウントする動作の少なくとも一方が所定の回数以上連続しているか否かとのうち、いずれか２つ以上を検出してもよい。状態検出部２１の構成は、以下の実施例でも、検出対象となるアップ・ダウンカウンタやＤ／Ａ変換器などの個数が変わるが、基本的に同じである。
【００７６】
状態検出部２１により、ＡＧＣ回路の動作状態が定常状態であると検出された場合には、状態検出信号ＳＴＡＴＥによりアップ・ダウンカウンタ５のカウント値ＣＮＴ１およびＤ／Ａ変換部９の直流出力電圧Ｖ７は、それぞれの入力状態にかかわらず、状態検出信号ＳＴＡＴＥがローレベルからハイレベルに切り換わる直前または直後の値を保持するように動作する。つまり、アップダウンカウンタ５およびＤ／Ａ変換部９の動作が利得制御信号Ｖ８が固定されるように制御される。
【００７７】
なお、本実施例においては、可変利得増幅器１は、利得制御信号Ｖ８のレベルが高いほど利得が小さくなる特性を有している。
【００７８】
以下に、実施例１に係るＡＧＣ回路の動作について説明する。ＡＧＣ回路の動作状態を検出し、定常状態の場合にアップ・ダウンカウンタ５およびＤ／Ａ変換部９の動作が制御される以外の動作は、図２０に示した従来のＡＧＣ回路において説明した動作と同様である。
【００７９】
本実施例のＡＧＣ回路において、可変利得増幅器１の出力信号ＶＢが一定振幅レベルで安定している定常状態となると、出力信号ＶＢの変動が小さくなるのは当然のことながら、これに伴いアップ・ダウンカウンタのカウント値ＣＮＴ１も変動が小さくなることになる。状態検出部２１では、これらの変動幅がある任意の設定値以内に入ることで、ＡＧＣ回路の動作状態が定常状態であると判断し、ハイレベルの状態検出信号ＳＴＡＴＥを出力する。
【００８０】
状態検出部２１がＡＧＣ回路の動作状態が定常状態であることを検出すると、状態検出信号ＳＴＡＴＥにより、アップ・ダウンカウンタ５のカウント値ＣＮＴ１およびＤ／Ａ変換部９の直流出力電圧Ｖ７が、それぞれの入力状態にかかわらず、状態検出信号ＳＴＡＴＥがローレベルからハイレベルに切り換わる直前または直後の値を保持するため、出力信号ＶＢが一定振幅レベルで安定している定常状態時に、出力信号ＶＢの減衰と増幅による微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制することができるため、例えば音声信号処理に使用した場合、聴感的により優れたＡＧＣ回路を実現できる。
【００８１】
本実施例においては、状態検出のために出力信号ＶＢの変動幅を検出する構成としたが、整流器２の出力電圧Ｖ１の変動幅を検出する構成としてもよい。
【００８２】
また、状態検出のためにアップ・ダウンカウンタ５のカウント値ＣＮＴ１と出力信号ＶＢを状態検出部２１に入力する構成を示したが、どちらか一方を状態検出部２１に入力する構成としてもよい。
【００８３】
なお、ＡＧＣ回路の動作状態が定常状態であることを検出することができれば、状態検出部はどのような構成としてもよい。
【００８４】
本実施例において、状態検出信号によりアップ・ダウンカウンタとＤ／Ａ変換部の両方を制御する例を示したが、どちらか一方を制御する構成としてもよい。
【００８５】
また、定常状態であることを検出した際に、アップ・ダウンカウンタ５からＤ／Ａ変換部９への信号経路を遮断する構成とすることでも、本発明のＡＧＣ回路が実現できることは明らかである。
【００８６】
その他の構成については、実施例１と同様であるので、説明を省略する。
【実施例２】
【００８７】
以下に、本発明の実施例２について図面を参照して説明する。図２は本発明の実施例２に係るＡＧＣ回路の構成を示している。図２に示すように実施例２のＡＧＣ回路では、利得制御信号Ｖ８に応じて利得が変化する可変利得増幅器１の出力信号ＶＢは、カウント制御信号生成部３０に入力される。カウント制御信号生成部３０は、可変利得増幅器１の出力信号ＶＢを検波整流する整流器２と、整流器２の出力電圧Ｖ１を閾値電圧Ｖ２と比較する閾値電圧比較器３とを有している。
【００８８】
カウント制御信号生成部３０の出力Ｖ３は、第１のアップ・ダウンカウンタ５の第１のカウント制御端子６に第１のカウント制御信号Ｖ４として入力されている。第１のアップ・ダウンカウンタ５は、第１のカウント制御端子６に印加された第１のカウント制御信号Ｖ４の電圧がハイレベルの場合には、第１のアップカウントクロック端子７に入力されたアップカウントクロック信号Ｖ５に従いアップカウントを行い、第１のカウント制御信号Ｖ４の電圧がローレベルの場合には、第１のダウンカウントクロック端子８に入力されたダウンカウントクロック信号Ｖ６に従いダウンカウントを行う。
【００８９】
本実施例のＡＧＣ回路は、第２のアップ・ダウンカウンタ１４を有している。第２のアップ・ダウンカウンタ１４は、第２のカウント制御端子１５に印加された第２のカウント制御信号（Ｖ１４）の電圧がハイレベルの場合には、第２のアップカウントクロック端子１６に入力された第２のアップカウントクロック信号Ｖ１１に従いアップカウントを行い、第２のカウント制御信号Ｖ１４の電圧がローレベルの場合には、第２のダウンカウントクロック端子１７に入力された第２のダウンカウントクロック信号Ｖ１２に従いダウンカウントを行う。
【００９０】
第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ１および第２のアップ・ダウンカウンタ１４のカウント値ＣＮＴ２から、利得制御信号生成部３１により可変利得増幅器１の利得を制御する利得制御信号Ｖ８が生成される。利得制御信号生成部３１は、第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ１を電圧に変換する第１のＤ／Ａ変換部９と、第２のアップ・ダウンカウンタ１４のカウント値ＣＮＴ２を電圧に変換する第２のＤ／Ａ変換部１８とを有している。第１のＤ／Ａ変換部９の直流出力電圧Ｖ７と第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３とは、利得制御信号切換回路２０に入力される。利得制御信号切換回路２０の切換制御端子２４は、電圧比較器である切換信号生成部１９の出力電圧Ｖ１４と接続されている。切換信号生成部１９は、第１のＤ／Ａ変換部９の直流出力電圧Ｖ７と第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３とを比較する。従って、第１のＤ／Ａ変換部９の直流出力電圧Ｖ７と第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３のうちの大きい方が利得制御信号切換回路２０により選択されて出力される。利得制御信号切換回路２０の出力は利得制御信号増幅器１０により増幅されて可変利得増幅器１の利得制御信号Ｖ８となる。
【００９１】
切換信号生成部１９の出力電圧Ｖ１４は、第２のアップ・ダウンカウンタ１４の第２のカウント制御端子１５とも接続されている。これにより、第２のアップ・ダウンカウンタ１４は、第１のＤ／Ａ変換部９の直流出力電圧Ｖ７が第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３よりも大きい場合にはアップカウント動作を行い、第１のＤ／Ａ変換部９の直流出力電圧Ｖ７が第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３よりも小さい場合にはダウンカウント動作を行う。
【００９２】
第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ１と第２のアップ・ダウンカウンタ１４のカウントＣＮＴ２および可変利得増幅器１の出力信号ＶＢは、さらに状態検出部２１に入力される。状態検出部２１は、カウント値ＣＮＴ１とカウント値ＣＮＴ２および出力信号ＶＢからＡＧＣ回路の動作状態を検出し、定常状態の場合にはハイレベルの電圧を、定常状態以外の場合にはローレベルの電圧を状態検出信号ＳＴＡＴＥとして出力する。
【００９３】
状態検出部２１により、ＡＧＣ回路の動作状態が定常状態であると検出された場合には、状態検出信号により第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ１、第１のＤ／Ａ変換部９の直流出力電圧Ｖ７、第２のアップ・ダウンカウンタ１４のカウント値ＣＮＴ２および第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３は、それぞれの入力状態にかかわらず、状態検出信号ＳＴＡＴＥがローレベルからハイレベルに切り換わる直前または直後の値を保持するように動作する。これによって、利得制御信号Ｖ８が固定される。
【００９４】
以下に、実施例２に係るＡＧＣ回路の動作について説明する。実施例２のＡＧＣ回路は、アップ・ダウンカウンタを２つ用い、それぞれにカウント動作用クロックとして周波数が異なるクロックを供給している。例えば、音声信号処理に用いる場合には、検波整流された信号のリップルが利得制御信号中に残ると、歪が発生する。これを抑制するため、第２のダウンカウントクロック信号Ｖ１２の周波数は、一般的に可変利得増幅器１において増幅する信号の周波数よりも低く設定する。また、アップカウントクロックに関しても差をつけ、第１のアップカウントクロック信号Ｖ５の周波数は、第２のアップカウントクロック信号Ｖ１１の周波数よりも１０００倍程度高く設定することが好ましい。
【００９５】
本実施例のＡＧＣ回路において、出力信号ＶＢが一定振幅レベルで安定している定常状態となると、出力信号ＶＢの変動が小さくなるのは当然のことながら、これに伴い２つのアップ・ダウンカウンタ５、１４のカウント値ＣＮＴ１、ＣＮＴ２もそれぞれ変動が小さくなることになる。状態検出部２１では、これらの変動幅がある任意の設定値以内に入ることで、ＡＧＣ回路の動作状態が定常状態であると判断し、ハイレベルの状態検出信号ＳＴＡＴＥを出力する。
【００９６】
状態検出部２１がＡＧＣ回路の動作状態が定常状態であることを検出すると、状態検出信号ＳＴＡＴＥにより、第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ２、第１のＤ／Ａ変換部９の直流出力電圧Ｖ７、第２のアップ・ダウンカウンタ１４のカウント値ＣＮＴ２および第２のＤ／Ａ変換部１８の直流出力電圧Ｖ１３が、それぞれの入力状態にかかわらず、状態検出信号ＳＴＡＴＥがローレベルからハイレベルに切り換わる直前または直後の値を保持するため、出力信号ＶＢが一定振幅レベルで安定している定常状態時に、出力信号ＶＢの減衰と増幅による微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制することができるため、例えば音声信号処理に使用した場合、聴感的により優れたＡＧＣ回路を実現できる。
【００９７】
本実施例においては、状態検出のために出力信号ＶＢの変動幅を検出する構成としたが、整流器２の出力電圧Ｖ１の変動幅を検出する構成としてもよい。
【００９８】
また、状態検出のために２つのアップ・ダウンカウンタ５、１４のカウント値ＣＮＴ１、ＣＮＴ２と出力信号ＶＢとを状態検出部２１に入力する構成を示したが、２つのアップ・ダウンカウンタ５、１４のカウント値ＣＮＴ１、ＣＮＴ２の少なくとも一方、または、出力信号ＶＢのみを状態検出部２１に入力する構成としてもよい。
【００９９】
なお、ＡＧＣ回路の動作状態が定常状態であることを検出することができれば、状態検出部２１はどのような構成としてもよい。
【０１００】
また、定常状態であることを検出した際に、第１のアップ・ダウンカウンタ５から第１のＤ／Ａ変換部９への信号経路および第２のアップ・ダウンカウンタ１４から第２のＤ／Ａ変換部１８への信号経路を遮断する構成とすることでも、本発明のＡＧＣ回路が実現できることは明らかである。
【実施例３】
【０１０１】
以下に、本発明の実施例３について図面を参照して説明する。図３は本発明の実施例３に係るＡＧＣ回路の構成を示している。図３において図２と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１０２】
図３では、図２中の利得制御信号切換回路２０に代えて、ダウンカウントクロック生成部３２が設けられ、利得制御信号Ｖ８を第１のＤ／Ａ変換部９の直流出力電圧Ｖ７を利得制御信号増幅器１０により増幅することにより生成している。
【０１０３】
ダウンカウントクロック生成部３２は、切換信号生成部１９の出力結果Ｖ１４に応じてクロック信号切換スイッチ３３により、複数のクロックパルスＶ６ａ、Ｖ６ｂ、Ｖ６ｃの中から１つを選択し、第１のアップ・ダウンカウンタ５の第１のダウンカウントクロック信号Ｖ６として供給する。符号３４〜３６はクロック入力端子を示している。
【０１０４】
また、この実施例３では、第２のアップ・ダウンカウンタ１４および第２のＤ／Ａ変換部１８へは、状態検出信号ＳＴＡＴＥが入力されておらず、第２のアップ・ダウンカウンタ１４および第２のＤ／Ａ変換部１８の動作が状態検出信号ＳＴＡＴＥに応じて切り換わることはない点で、実施例２とは異なる。
【０１０５】
利得制御信号の供給元が切り換ることにより、出力信号ＶＢの波形に歪が生じたり、本来入力されていない周波数の信号が発生したりするおそれがある。また、信号の切換を行う利得制御信号切換回路がスイッチングノイズ等を発生させ、出力信号ＶＢの波形が歪んだり、異常信号が発生したりするおそれもある。しかし、本実施例のＡＧＣ回路は、利得制御信号切換回路が不要であるため、出力信号ＶＢの波形の歪および異常信号の発生を抑えることができる。
【０１０６】
なお、この実施例３では、第２のアップ・ダウンカウンタ１４および第２のＤ／Ａ変換部１８の動作を状態検出信号ＳＴＡＴＥに応じて制御する必要はないが、第２のアップ・ダウンカウンタ１４および第２のＤ／Ａ変換部１８の動作を、第１のアップ・ダウンカウンタ５および第１のＤ／Ａ変換部９の動作とともに、状態検出信号ＳＴＡＴＥに応じて制御してもよい。
【実施例４】
【０１０７】
以下に、本発明の実施例４について図面を参照して説明する。図４は本発明の実施例４に係るＡＧＣ回路の構成を示している。図４において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１０８】
図４に示すように、本実施例のＡＧＣ回路は、第２のアップ・ダウンカウンタ１４の第２のカウント制御端子１５に入力する信号を、第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ１と第２のアップ・ダウンカウンタ１４のカウント値ＣＮＴ２との差をデジタルデータとして出力する演算器２４により生成している。また、第１のダウンカウントクロック信号Ｖ６は、クロック信号切換スイッチ３３を演算器２４により生成したデジタルデータにより切り換えている。
【０１０９】
このような構成とすることにより、図３における第２のＤ／Ａ変換部および電圧比較器が不要となるため、コストダウンおよび省スペース化を実現できる。
【０１１０】
（実施例４の変形例）
実施例４において、第１のアップ・ダウンカウンタ５のカウント値ＣＮＴ１と第２のアップ・ダウンカウンタ１４のカウント値ＣＮＴ２との差をデジタルデータとして出力する演算器２４は、利得制御信号生成部３１に設ける例を示したが、図５に示すように、状態検出部２１に設ける構成としてもよい。
【０１１１】
状態検出部２１による回路の動作状態の検出をアップ・ダウンカウンタのカウント値の変動幅を用いて行う場合、状態検出部２１にはカウント値を処理する機能を有することになるため、実施例４のように、第２のアップ・ダウンカウンタ１４の第２のカウント制御端子１５に入力する信号やクロック信号切換スイッチ３３を制御する信号を生成する機能を取り込むことが容易である。
【０１１２】
このような構成とすることにより、回路構成の合理化が可能となり、よりコストダウンおよび省スペース化を実現できる。
【実施例５】
【０１１３】
以下に、本発明の実施例５において図面を参照して説明する。図６は、図１に示す実施例１を元に、本発明の実施例５に係るＡＧＣ回路の構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【０１１４】
図６に示すように、本実施例のＡＧＣ回路は、可変利得増幅器１の出力信号ＶＢと所定の基準電圧入力端子２６より入力される基準電圧ＶＲＥＦとを比較し、出力信号ＶＢと基準電圧ＶＲＥＦが交差する所謂ゼロクロス点を検出しゼロクロス検出信号ＺＸＤＥＴを第１のＤ／Ａ変換回路９および状態検出部２１に出力するゼロクロス検出部２５を有する。
【０１１５】
状態検出部２１は、ゼロクロス検出信号ＺＸＤＥＴを入力とし、実施例１で説明したような回路動作の状態検出動作をゼロクロスのタイミングで行う。すなわち、状態検出部２１は常にゼロクロスのタイミングで、後述するようなタイマで設定される時間のタイミングも併用して、状態検出を行い、ＡＧＣ本体（アップ・ダウンカウンタ）とは独立して状態を検出する。そして、ＡＧＣ本体は、状態検出部２１の検出結果に基づき、利得制御信号を更新するタイミングを（ａ）常時（リアルタイムに）更新するモード、（ｂ）ゼロクロスのタイミングで更新するモードの何れかに切り替える。結局、状態検出部２１の検出結果によらずＡＧＣは動作し、状態検出部２１の動作自体は定常状態か否かによらず同じ動作をする。
【０１１６】
第１のＤ／Ａ変換回路９は状態検出部２１から出力された状態検出信号ＳＴＡＴＥに基づき、定常状態の場合においては第１のＤ／Ａ変換回路９はゼロクロス検出信号ＺＸＤＥＴに同期して出力信号Ｖ７の値を更新し、定常状態以外の場合においては第１のＤ／Ａ変換回路９はゼロクロス検出信号ＺＸＤＥＴに関係無くアップ・ダウンカウンタ５の出力信号ＣＮＴ１に応じた値を出力する。
【０１１７】
このような構成とすることにより、出力信号ＶＢが一定振幅レベルで安定している定常状態時に、出力信号ＶＢの減衰と増幅による微小な変化（段差）の発生を抑え、基本信号近傍のスペクトラム増大を抑制することができるとともに、定常状態時においてもＡＧＣの動作を停止させる必要が無いため優れた応答性を保つことができ、例えば音声信号処理に使用した場合、聴感的により優れたＡＧＣ回路を実現できる。
【０１１８】
また、本実施例のＡＧＣ回路において、図１６に示すように、パルス周期が所定の時間に設定されたタイミング信号ＺＸＴＩＭＥＲを出力するタイマ部４０を有し、定常状態の場合においては第１のＤ／Ａ変換部９はタイミング信号ＺＸＴＩＭＥＲに同期して出力信号Ｖ７の値を更新する構成としても良い。
【０１１９】
このような構成とすることにより、例えば数十Ｈｚ程度の非常に低い周波数信号が入力され、ゼロクロス点の間隔が非常に大きくなる場合においても、安定した検出動作を行うことが可能である。
【０１２０】
また、図１７に示すように、上記図１６におけるタイマ部４０をゼロクロス検出部２５に内蔵する構成としても良い。
【０１２１】
また、本実施例のＡＧＣ回路において、図１８に示すように、タイマ部４０をゼロクロス検出信号ＺＸＤＥＴによりゼロクロスのタイミングでリセットされる構成とし、定常状態の場合においては第１のＤ／Ａ変換部９はゼロクロス検出信号ＺＸＤＥＴとタイミング信号ＺＸＴＩＭＥＲの何れかに同期して出力信号Ｖ７の値を更新する構成としても良い。
【０１２２】
このような構成とすることにより、例えばタイミング信号ＺＸＴＩＭＥＲの周波数ｆｔｉｍｅｒと入力信号の周波数ｆｉｎに対し、ｆｉｎ≧０．５×ｆｔｉｍｅｒとなる場合においては、タイミング信号ＺＸＴＩＭＥＲのパルス周期よりもゼロクロス点が生じる期間の方が短いため、定常状態において第１のＤ／Ａ変換部９はゼロクロス検出信号ＺＸＤＥＴに同期して出力信号Ｖ７の値を更新し、一方ｆｉｎ＜０．５×ｆｔｉｍｅｒとなる場合においては、タイミング信号ＺＸＴＩＭＥＲのパルス周期よりもゼロクロス点が生じる期間の方が長いため、定常状態において第１のＤ／Ａ変換部９はタイミング信号ＺＸＴＩＭＥＲに同期して出力信号Ｖ７の値を更新することができ、即ち、状態検出部２１は、タイマ部４０により設定された任意の期間と、ゼロクロス検出部２５により検出されたゼロクロスのタイミングにより定義される期間との何れか早い方で回路動作の状態を検出するので、タイマ部４０により設定された任意の期間から定義される周波数より高い周波数の入力信号に対して安定した回路動作の状態を検出するとともに、タイマ部４０により設定された任意の期間から定義される周波数より低い信号が入力された場合においても応答性の優れたＡＧＣ回路を実現できる。
【０１２３】
また、図１９に示すように、上記図１８におけるタイマ部４０をゼロクロス検出部２５に内蔵する構成としても良い。
【０１２４】
なお、この実施例５では、第２のアップ・ダウンカウンタ１４および第２のＤ／Ａ変換部１８の動作を状態検出信号ＳＴＡＴＥに応じて制御する必要はないが、第２のアップ・ダウンカウンタ１４および第２のＤ／Ａ変換部１８の動作を、第１のアップ・ダウンカウンタ５および第１のＤ／Ａ変換部９の動作とともに、状態検出信号ＳＴＡＴＥに応じて制御してもよい。
【０１２５】
なお、ここでは図１に示す実施例１を元にして説明を行ったが、図２に示す実施例２に対しては図７に示す形態としても良いし、図３に示す実施例３に対しては図８に示す形態としても良いし、図４および図５に示す実施例４に対してはそれぞれ図９および図１０に示す形態としても同様の本発明のＡＧＣ回路が実現できることは明らかである。
【０１２６】
また、ゼロクロス点の検出は、可変利得増幅器１への入力信号ＶＡと基準電圧を比較することによって検出してもよい。
【０１２７】
また、図１６〜図１９は図６の構成にタイマ部４０を追加したものを示しているが、図７〜図１０の構成に、図１６〜図１９で示したような、タイマ部４０を追加してもよいのはいうまでもない。
【０１２８】
（実施例５の変形例）
実施例５の変形例を図１１から図１５を参照しながら説明する。図１１〜図１５はそれぞれ図６〜図１０に対応する変形例である。
【０１２９】
実施例５において、ＡＧＣ回路が定常状態にある場合の動作状態として、第１のＤ／Ａ変換回路９はゼロクロス検出信号ＺＸＤＥＴに同期して出力信号Ｖ７の値を更新するゼロクロス検出動作状態と、アップ・ダウンカウンタ５およびＤ／Ａ変換部９の直流出力電圧Ｖ７が、それぞれの入力状態にかかわらず、状態検出信号ＳＴＡＴＥがローレベルからハイレベルに切り換わる直前または直後の値を保持する動作停止状態とを有する構成とするとともに、状態検出部２１およびゼロクロス検出部２５に外部制御信号入力端子２７を設け、状態検出部２１およびゼロクロス検出部２５は外部制御信号入力端子２７から入力された制御信号に基づき、ゼロクロス検出動作状態と動作停止状態との何れかを選択する構成としても良い。
【０１３０】
このような構成とすることにより、ＡＧＣ回路に入力される信号により、定常状態にある場合の動作状態としてゼロクロス検出動作状態または動作停止状態とを適切に選択することが可能となり、回路規模の増加を必要とせず、より汎用性の高いＡＧＣ回路を実現することができる。
【０１３１】
また、図１６〜図１９は図６の構成にタイマ部４０を追加したものを示しているが、図１１〜図１５の構成に、図１６〜図１９で示したような、タイマ部４０を追加してもよいのはいうまでもない。
【０１３２】
以上、本発明の具体的実施例について詳細に説明したが、本発明は、これら具体例に限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能である。
【産業上の利用可能性】
【０１３３】
本発明に係るＡＧＣ回路は、キャパシタを用いた積分回路を必要とすることなく、聴感的により優れたＡＧＣ回路を実現でき、通信システムまたは音声システムにおいて、入力信号の振幅に応じて可変利得増幅器の利得を制御するＡＧＣ回路等として有用である。
【符号の説明】
【０１３４】
１      可変利得増幅器
２      整流器
３      閾値電圧比較器
４      閾値電圧入力端子
５      第１のアップ・ダウンカウンタ
６      第１のカウント制御端子
７      第１のアップカウントクロック端子
８      第１のダウンカウントクロック端子
９      第１のＤ／Ａ変換部
１０    利得制御信号増幅器
１４    第２のアップ・ダウンカウンタ
１５    第２のカウント制御端子
１６    第２のアップカウントクロック端子
１７    第２のダウンカウントクロック端子
１８    第２のＤ／Ａ変換部
１９    切換信号生成部
２０    利得制御信号切換回路
２１    状態検出部
２４    演算器
２５    ゼロクロス検出部
２６    ゼロクロス検出部の基準電圧入力端子
２７    状態検出部およびゼロクロス検出部の制御信号入力端子
３０    カウント制御信号生成部
３１    利得制御信号生成部
３２    ダウンカウントクロック生成部
３３    クロック信号切換スイッチ
３４    クロック入力端子
３５    クロック入力端子
３６    クロック入力端子
４０    タイマ部
１０１  可変利得増幅器
１０２  整流器
１０３  電圧比較器
１０４  閾値電圧入力端子
１０５  アップ・ダウンカウンタ
１０６  カウント制御端子
１０７  アップカウントクロック端子
１０８  ダウンカウントクロック端子
１０９  Ｄ／Ａ変換部
１１０  直流増幅器
Ａ      信号入力端子
Ｂ      信号出力端子
Ａ１    信号入力端子
Ｂ１    信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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