(57)【要約】【課題】基準電位の変動を抑制し、生成すべき内部電位の安定化を図る。【解決手段】基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路であって、前記差動増幅回路及びスイッチ素子のオン期間が長くなるように前記動作制御信号の信号幅を変換する信号幅変換回路を備える。【選択図】図１
2010110165.tif 000002
【特許請求の範囲】
【請求項１】
基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路であって、
前記差動増幅回路及びスイッチ素子のオン期間が長くなるように前記動作制御信号の信号幅を変換する信号幅変換回路を備えることを特徴とする電源回路。
【請求項２】
基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路であって、
前記差動増幅回路及びスイッチ素子が常時オンとなるような外部制御信号を外部から入力し、前記比較回路から出力される動作制御信号によって前記差動増幅回路の後段に設けられている発振回路の動作オン／オフを制御することを特徴とする電源回路。
【請求項３】
基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路の電源安定化方法であって、
前記差動増幅回路及びスイッチ素子のオン期間を長くする、若しくは常時オンとすることを特徴とする電源安定化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主としてＬＳＩ（大規模集積回路）の内部電位の生成に用いられる電源回路及び電源安定化方法に関する。
【背景技術】
【０００２】
近年のＬＳＩ（大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというような異なる電圧値を有する多値電源が要求されることが一般的である。従来では、このような多値電源の要求に対して、ＬＳＩ外部において複数の電圧値の異なる電源を生成してＬＳＩに供給していた。しかしながら、近年では、ＬＳＩに供給する電源を単一電源とし、ＬＳＩ内部において多値電源を生成することが要求される場合が多い。さらに、近年では、持ち運びが便利なモバイル機器用途のＬＳＩに対して、バッテリ駆動の要求が強まり、また、低電圧化及び低消費電流化の要求が強まっている。
【０００３】
図１１は、ＬＳＩ内部において多値電源を生成する電源回路のブロック構成図である。この図１１に示すように、従来の電源回路１０は、複数個（ｎ個）の内部昇圧回路２０−１〜２０−ｎと、基準電位回路３０とから構成されている。各内部昇圧回路２０−１〜２０−ｎは、それぞれＬＳＩの電源電位ＶＤＤを昇圧して異なる内部電位Ｖ１〜Ｖｎを生成するものである。基準電位回路３０は、例えばＢＧＲ（Band Gap Reference）回路から構成されており、ＬＳＩの電源電位ＶＤＤから基準電圧Ｖrefを生成し、この基準電圧Ｖrefを各内部昇圧回路２０−１〜２０−ｎに供給するものである。
【０００４】
図１２に、基準電位回路３０の回路構成の一例を示す。この図１２に示すように、基準電位回路３０は、差動増幅を行うｎチャネル型のトランジスタ３０ａ及び３０ｂと、これらトランジスタ３０ａ及び３０ｂの負荷となるｐチャネル型のトランジスタ３０ｃ及び３０ｄと、差動出力がゲートへ加えられるｐチャネル型のトランジスタ３０ｅと、定電流源３０ｆと、抵抗３０ｇ、３０ｈ、３０ｉと、ダイオード３０ｊと、複数のダイオードをシリーズ接続して構成されたダイオードユニット３０ｋとから構成され、温度補償された基準電位Ｖrefを出力する。
【０００５】
内部昇圧回路２０−１は、ポンプ回路２１、デバイダ２２、コンパレータ（比較回路）２３及びオシレータ２４から構成されている。なお、他の内部昇圧回路２０−２〜２０−ｎも同様である。ポンプ回路２１は、Dickson回路型のチャージポンプ回路であり、オシレータ２４から入力されるクロックト信号ＣＬＫ１、ＣＬＫ２を基に電源電位ＶＤＤを昇圧して内部電位Ｖ１を生成する。なお、クロックト信号ＣＬＫ２は、クロックト信号ＣＬＫ１の論理反転信号である。
【０００６】
図１３は、ポンプ回路２１の回路構成図である。この図１３に示すように、ポンプ回路２１は、直列接続された複数個（ｍ個）のダイオードＤ１〜Ｄｍと、隣合うダイオード間に一端が接続されたｍ−１個のコンデンサＣ１〜Ｃｍ−１とから構成されている。入力段であるダイオードＤ１にはＬＳＩの電源電圧ＶＤＤが入力されており、偶数段のコンデンサ（Ｃ２、Ｃ４・・・）の他端にはクロックト信号ＣＬＫ１が入力されており、奇数段のコンデンサ（Ｃ１、Ｃ３・・・）の他端にはクロックト信号ＣＬＫ２が入力されている。このような回路構成により、ダイオードＤ１に入力された電源電圧ＶＤＤは各ダイオードを通過する毎に昇圧され、出力段であるダイオードＤｍからは所望の内部電位Ｖ１が出力される。なお、ポンプ回路２１によって生成された内部電位Ｖ１はデバイダ２２に入力されている。
【０００７】
デバイダ２２は、ポンプ回路２１から入力される内部電位Ｖ１のスケール・ダウン用回路（例えば抵抗分圧回路）であり、スケール・ダウン（分圧）した電位Ｖdvをコンパレータ２３に出力する。コンパレータ２３は、デバイダ２２から入力される電位Ｖdvと、基準電位回路３０から入力される基準電圧Ｖrefとを比較して、その比較結果を示す動作制御信号（Enable信号）をオシレータ２４に出力する。具体的には、デバイダ２２の出力電位Ｖdvが基準電位Ｖrefより低い場合、ハイレベルのEnable信号が出力され、デバイダ２２の出力電位Ｖdvが基準電位Ｖrefより高い場合、ローレベルのEnable信号が出力される。
【０００８】
図１４は、コンパレータ２３の回路構成図である。この図１４に示すように、コンパレータ２３は、ｎチャネル型のトランジスタ２３ａ、２３ｂ及びｐチャネル型のトランジスタ２３ｃ、２３ｄから構成され、デバイダ２２の出力電位Ｖdvと基準電位Ｖrefとを差動入力とする差動増幅回路と、差動出力がゲートへ加えられるｐチャネル型のトランジスタ２３ｅと、定電流源２３ｆ、２３ｇとから構成されており、トランジスタ２３ｅの出力がEnable信号として出力される。
【０００９】
オシレータ２４は、ポンプ回路２１に供給するクロックト信号ＣＬＫ１及びＣＬＫ２を生成するものであり、コンパレータ２３から入力されるEnable信号のレベルに応じて動作のオン／オフが制御される。図１５は、オシレータ２４の回路構成図である。この図１５に示すように、オシレータ２４は、基準電流生成回路２４−１及びリング発振回路２４−２から構成されている。
【００１０】
基準電流生成回路２４−１は、ｎチャネル型のトランジスタ２４ａ、２４ｂ及びｐチャネル型のトランジスタ２４ｃ、２４ｄから構成された差動増幅回路と、差動出力がゲートへ加えられるｐチャネル型のトランジスタ２４ｅと、コンパレータ２３から入力されるEnable信号のレベルに応じて動作のオン／オフが制御される定電流源２４ｆと、Enable信号のレベルに応じてオン／オフするｎチャネル型のトランジスタ２４ｇと、抵抗２４ｈと、トランジスタ２４ｅのソース−ドレイン間に流れる電流を複製するカレントミラー回路２４ｉとから構成されている。
【００１１】
また、トランジスタ２４ａのゲートは、トランジスタ２４ｅのドレインと抵抗２４ｈとの接続点に接続され、トランジスタ２４ｂのゲートは、基準電位回路３０の出力端子と接続されている。つまり、基準電流生成回路２４−１における差動増幅回路は、Enable信号によって動作オン／オフが制御されると共に、基準電位Ｖrefを一方の入力とし、抵抗２４ｈの端子間電位を他方の入力としている。また、トランジスタ２４ｇは、Enable信号に応じてオン／オフし、差動増幅回路の出力電位をリセットするスイッチ素子としての役割を担っている。
【００１２】
このように構成された基準電流生成回路２４−１は、Enable信号がハイレベルの場合に、基準電位Ｖrefに応じた基準電流（トランジスタ２４ｅのソース−ドレイン間に流れる電流）を生成する。この基準電流はカレントミラー回路２４ｉによって複製されてリング発振回路２４−２に出力される。
【００１３】
リング発振回路２４−２は、リング状に直列接続された３つのインバータ２４ｊ、２４ｋ、２４ｍと、各インバータ間の接続点とグランドとの間に接続された３つのコンデンサ２４ｎ、２４ｐ、２４ｑとから構成されている。このように構成されたリング発振回路２４−２においては、各インバータ２４ｊ、２４ｋ、２４ｍがカレントミラー回路２４ｉから基準電流の供給を受けて動作することにより、ポンプ回路２１に供給するクロックト信号ＣＬＫ１及びＣＬＫ２が生成される。
【００１４】
続いて、上記のように構成された電源回路１０における内部昇圧回路２０−１の動作について、図１６のタイミングチャートを参照して説明する。
デバイダ２２の出力電圧Ｖdvが基準電位Ｖrefより低い時は、コンパレータ２３から出力されるEnable信号がハイレベルとなり（図１６（ｂ）、（ｃ）参照）、オシレータ２４がクロックト信号ＣＬＫ１、ＣＬＫ２をポンプ回路２１へ出力する。これにより、ポンプ回路２１にて生成される内部電位Ｖ１が逐次上昇し（図１６（ａ）参照）、これに伴い、デバイダ２２の出力電圧Ｖdvが徐々に上昇する（図１６（ｂ））。
【００１５】
そして、電圧Ｖdvが基準電位Ｖrefを越えると、コンパレータ２３のEnable信号がローレベルとなり（図１６（ｃ））、オシレータ２４は動作を停止し、クロックト信号ＣＬＫ１、ＣＬＫ２の出力が停止する（図１６（ｄ））。このようにクロックト信号ＣＬＫ１、ＣＬＫ２がオフとなると、ポンプ回路２１における昇圧動作が停止するため、内部電位Ｖ１は徐々に下降し、それに伴い、デバイダ２２の出力電圧Ｖdvも徐々に下降する。そして、電圧Ｖdvが基準電圧Ｖrefより低くなると、再びコンパレータ２３のEnable信号がハイレベルとなり、ポンプ回路２１の昇圧動作が再開するため、内部電位Ｖ１は所望の値に保持される。以下、上述した動作が繰り返される。
【００１６】
このように、電源回路１０では、各内部昇圧回路２０−１〜２０−ｎによって電源電位ＶＤＤの昇圧、停止という一連の動作を繰り返すことで、各内部電位Ｖ１〜Ｖｎを生成している。近年のモバイル機器用途のＬＳＩに対しては低消費電力性能が要求されるので、ＬＳＩが動作しない時の電流、いわゆる待機電流を可能な限り減らすという観点から、ポンプ回路２１の昇圧動作停止時に、動作しない回路の電流を停止（シャットダウン）することによって消費電流制限を図っている。
なお、この種の電源回路が記載された従来の文献として特許文献１が知られている。
【特許文献１】特開平１０−３０２４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述した従来の電源回路１０においては、ポンプ回路２１が昇圧、停止動作を繰り返している際、本来安定すべき基準電位Ｖrefが変動するという問題が発生していた。例えば、メモリ等の記憶装置に対してデータの書き込み（「Program」）及び消去（「Erase」）を行うシステムを想定した場合、これらの「Program」動作中または「Erase」動作中では、電源回路１０における各内部昇圧回路２０−１〜２０−ｎのポンプ回路２１は、それぞれ頻繁に昇圧、停止動作を繰り返すことになる。このような動作状態の中では、図１７に示すように、本来安定すべき基準電位Ｖrefが変動することがシミュレーションによって確認された。
【００１８】
図１７（ａ）は、Worst条件下の「Program」動作中に発生した基準電位Ｖrefの変動を示し、図１７（ｂ）は、Worst条件下の「Erase」動作中に発生した基準電位Ｖrefの変動を示している。この図１７（ａ）、（ｂ）に示すように、Worst条件下の「Program」動作中では、最大で約７ｍＶの変動幅が観測され、Worst条件下の「Erase」動作中では、最大で約１７ｍＶの変動幅が観測された。
【００１９】
ポンプ回路２１によって生成される内部電位は、基準電位Ｖrefを基準として、ある倍率でスケール・アップされたものであるため、上記のように本来安定すべき基準電位Ｖrefが変動すると、各内部昇圧回路２０−１〜２０−ｎのポンプ回路２１から出力される内部電位Ｖ１〜Ｖｎに大きな影響を与えることになり、所望の内部電位が得られなくなってしまう。
【００２０】
本発明は、上述した事情に鑑みてなされたものであり、基準電位の変動を抑制し、生成すべき内部電位の安定化を図ることができる電源回路及び電源安定化方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、電源回路に係る第１の解決手段として、基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路であって、前記差動増幅回路及びスイッチ素子のオン期間が長くなるように前記動作制御信号の信号幅を変換する信号幅変換回路を備えることを特徴とする。
【００２２】
また、電源回路に係る第２の解決手段として、基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路であって、前記差動増幅回路及びスイッチ素子が常時オンとなるような外部制御信号を外部から入力し、前記比較回路から出力される動作制御信号によって前記差動増幅回路の後段に設けられている発振回路の動作オン／オフを制御することを特徴とする。
【００２３】
また、電源安定化方法に係る解決手段として、基準電位を生成する基準電位回路と、電源電位を昇圧して所望の内部電位を生成する昇圧回路とを備え、該昇圧回路は、内部電位に対応する電位と基準電位との比較結果を動作制御信号として出力する比較回路と、動作制御信号によって動作オン／オフが制御されると共に基準電位を一方の入力とする差動増幅回路と、動作制御信号に応じてオン／オフし差動増幅回路の出力電位をリセットするスイッチ素子とを含む電源回路の電源安定化方法であって、前記差動増幅回路及びスイッチ素子のオン期間を長くする、若しくは常時オンとすることを特徴とする。
【発明の効果】
【００２４】
本発明に係る電源回路及び電源安定化方法によると、基準電位の変動を抑制することができ、その結果、生成すべき内部電位の安定化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態における電源回路１の回路構成図である。なお、図１において、図１１〜図１５と重複する構成要素には同一符号を付して説明を省略する。この図１に示すように、本実施形態における電源回路１は、各内部昇圧回路２０−１〜２０−ｎにおいて（図１では内部昇圧回路２０−１を代表的に図示している）、コンパレータ２３の後段にEnable信号の信号幅を変換する信号幅変換回路２５を新たに設けた点で、従来の電源回路１０と異なっている。
【００２６】
つまり、従来の電源回路１０では、コンパレータ２３から出力されるEnable信号を、直接、オシレータ２４における基準電流生成回路２４−１の定電流源２４ｆ及びトランジスタ２４ｇに供給していたのに対し、本実施形態における電源回路１では、信号幅変換回路２５による信号幅変換後のEnable信号を、基準電流生成回路２４−１の定電流源２４ｆ及びトランジスタ２４ｇに供給する。
【００２７】
具体的には、この信号幅変換回路２５は、図２に示すように、Enable信号のハイレベル期間を長くし、ローレベル期間が短くなるように信号幅を変換する。言い換えれば、この信号幅変換回路２５によって、基準電流生成回路２４−１の差動増幅回路及びその出力電位リセット用のトランジスタ２４ｇのオン期間が長くなるようにEnable信号の信号幅を変換する。このような信号幅変換回路２５を設けることにより、ポンプ回路２１の昇圧、停止動作に起因する基準電位Ｖrefの変動を抑制することが可能となる。以下、その理由について説明する。
【００２８】
まず、本出願人は、ポンプ回路２１の動作中に基準電位Ｖrefが変動する原因を解析し、次のような結論に至った。図３は、内部昇圧回路２０−１における基準電位回路３０と、オシレータ２４の基準電流生成回路２４−１の一部とを抽出した図である。ポンプ回路２１の動作中では、コンパレータ２３から出力されるEnable信号に応じて、オシレータ２４（基準電流生成回路２４−１）の動作がオン／オフすることは既に述べた通りである。
【００２９】
この時、基準電流生成回路２４−１における差動増幅回路の出力電位リセット用のトランジスタ２４ｇがEnable信号に応じてオン／オフし、これに起因して発生する差動増幅回路の出力電位（トランジスタ２４ｂのドレイン電位）の変動が、差動増幅回路の入力トランジスタ（トランジスタ２４ｂ）のゲート・ドレイン・オーバーラップ容量Ｃ０を経由して、トランジスタ２４ｂのゲート電位、つまり基準電位Ｖrefに影響を与えていると推測される。
【００３０】
ここで、差動増幅回路の出力電位の変動をΔＶout、差動増幅回路の入力トランジスタのゲート・ドレイン・オーバーラップ容量をＣ０、基準電位Ｖrefの配線等の寄生容量をＣ１（図２参照）とすると、トランジスタ２４ｇのオン／オフに起因する基準電位の変動ΔＶrefは、下記（１）式で表される。
ΔＶref  ＝｛Ｃ０／（Ｃ０＋Ｃ１）｝・ΔＶout    ・・・・・（１）
【００３１】
そして、本出願人は、このような推測が正しいか否かを確認するために、シミュレーションによる実験を行った。図４に、そのシミュレーション結果を示す。図４において、符号Ｗ１は、従来と同様に、コンパレータ２３から出力されるEnable信号を、直接、オシレータ２４における基準電流生成回路２４−１に供給した場合（差動増幅回路及びトランジスタ２４ｂをオン／オフさせた場合）に、Worst条件下の「Program」動作中に発生した基準電位Ｖrefの変動を表している。一方、符号Ｗ２は、基準電流生成回路２４−１を常時オンさせた場合（差動増幅回路及びトランジスタ２４ｂを常時オンさせた場合）に、Worst条件下の「Program」動作中に発生した基準電位Ｖrefの変動を表している。
【００３２】
この図４に示すように、基準電流生成回路２４−１における差動増幅回路及びトランジスタ２４ｂのオン／オフ動作を無くすことによって、基準電位Ｖrefの変動が大幅に改善したことがわかる。つまり、差動増幅回路及びトランジスタ２４ｂのオン／オフ動作が、基準電位Ｖrefの変動の原因であるとの推測は正しいと確認された。
【００３３】
以上のような実験結果に基づき、本出願人は、基準電流生成回路２４−１における差動増幅回路及びトランジスタ２４ｂのオン／オフ動作が基準電位Ｖrefの変動の原因であるとの結論に至り、図５に示すように、従来ではポンプ回路２１の動作中に基準電流生成回路２４−１における差動増幅回路及びトランジスタ２４ｂがオン／オフ動作を繰り返していたのに対して、本願ではポンプ回路２１の動作中に差動増幅回路及びトランジスタ２４ｂを常時オンにして、オン／オフ動作を無くすことにより、基準電位Ｖrefの変動を抑制することを提案するに至った。
【００３４】
また、基準電流生成回路２４−１における差動増幅回路及びトランジスタ２４ｂのオン／オフ動作が基準電位Ｖrefの変動の原因であるので、そのオン／オフ動作を無くして常時オン状態にするだけでなく、オン期間を長くしてオン／オフ回数を減らすことにより、実質的に常時オン状態に近づけることが可能であることは容易に理解できよう。従って、本第１実施形態では、信号幅変換回路２５によって、Enable信号のハイレベル期間を長くし、ローレベル期間が短くなるように（基準電流生成回路２４−１の差動増幅回路及びトランジスタ２４ｇのオン期間が長くなるように）信号幅を変換することにより、基準電位Ｖrefの変動抑制を図った。
【００３５】
以下では、信号幅変換回路２５の詳細について説明する。図６は、信号幅変換回路２５の内部構成例を表すブロック図である。図７は、信号幅変換回路２５における各信号のタイミングチャートである。
【００３６】
図６に示すように、信号幅変換回路２５は、ＣＫ整形回路２５ａ、第１ラッチ回路２５ｂ、第２ラッチ回路２５ｃ、ＲＣ回路２５ｄ、リセット回路２５ｅ、インバータ２５ｆ、２５ｇ、２５ｈ、２５ｉ、２５ｊから構成されている。
【００３７】
ＣＫ整形回路２５ａは、コンパレータ２３から出力されるEnable信号と、電源回路１の全体動作イネーブル信号Vol_ENとを入力とし、Enable信号を整形してクロックト信号CKA及びCL１を生成し、クロックト信号CKAを第１ラッチ回路２５ｂのクロックト入力端子CKに出力すると共に、クロックト信号CL1を第２ラッチ回路２５ｃのクロックト入力端子CKに出力する。なお、全体動作イネーブル信号Vol_ENとは、電源回路１の全体動作のオン／オフを制御するための信号であり、図１では省略しているが、コンパレータ２３、オシレータ２４及びポンプ回路２１にも入力されている。この全体動作イネーブル信号Vol_ENは、図７に示すように、電源回路１の動作中にはハイレベルとなっている。
【００３８】
第１ラッチ回路２５ｂは、インバータ２５ｈの出力信号を入力とし、クロックト信号CKAに応じて入力信号をラッチして、そのラッチ結果を示す信号をインバータ２５ｆに出力する。第２ラッチ回路２５ｃは、インバータ２５ｆ及び２５ｇを介して入力される第１ラッチ回路２５ｂの出力信号をクロックト信号CL1に応じてラッチし、そのラッチ結果を示す信号をリセット回路２５ｅに出力する。なお、第２ラッチ回路２５ｃには、電源回路１のパワーオンリセット信号Pon_RSTが入力されている。図１では省略しているが、このパワーオンリセット信号Pon_RSTは基準電位回路３０にも入力されており、図７に示すように、電源回路１の動作中にはローレベルとなっている。
【００３９】
ＲＣ回路２５ｄは、抵抗Ｒ、容量Ｃとの直列回路であり、時定数τ＝ＲＣに応じた電位を出力する。リセット回路２５ｅは、インバータ２５ｆを介して入力される第１ラッチ回路２５ｂの出力信号と、第２ラッチ回路２５ｃの出力信号とを基に、ＲＣ回路２５ｄの出力電位をリセットするためのリセット信号を出力する。なお、ＲＣ回路２５ｄの出力は、インバータ２５ｈ、２５ｉ、２５ｊを介し、信号幅変換後のEnable信号としてオシレータ２４（基準電流生成回路２４−１）に出力される。
【００４０】
続いて、上記のように構成された信号幅変換回路２５の動作について、図７のタイミングチャートを参照して説明する。なお、図７では、全体動作イネーブル信号Vol_EN、パワーオンリセット信号Pon_RST、信号幅変換回路２５に入力されるEnable信号、ＲＣ回路２５ｄの出力電位、インバータ２５ｈの出力信号、第１ラッチ回路２５ｂの出力信号、第２ラッチ回路２５ｃの出力信号、リセット回路２５ｅの出力信号（リセット信号）、信号幅変換回路２５から出力されるEnable信号（信号幅変換後のEnable信号）の時間変化を表している。
【００４１】
まず、ＲＣ回路２５ｄの出力電位が、時定数τ＝ＲＣでＶｓｓからＶｄｄに向かって遷移する。ＲＣ回路２５ｄの出力電位がＲＣ回路２５ｄの負荷となるインバータ２５ｈのゲート閾値を超えない時、インバータ２５ｈの出力はＶｄｄとなるので、出力Enable信号は「Ｈ」状態となる。一方、ＲＣ回路２５ｄの出力電位がインバータ２５ｈのゲート閾値を超えると、インバータ２５ｈの出力はＶｄｄからＶｓｓに遷移するため、出力Enable信号は「Ｌ」状態となる。
【００４２】
このようなインバータ２５ｈの出力変化が第１ラッチ回路２５ｂによってラッチされ、その結果が第２ラッチ回路２５ｃにも入力されて、第２ラッチ回路２５ｃによってラッチされる。これら第１ラッチ回路２５ｂ及び第２ラッチ回路２５ｃのラッチ時間は、クロックト信号CKA、CL１間のずれに応じてわずかにずれているため、このずれ分がリセット回路２５ｅのリセット信号としてＲＣ回路２５ｄに出力される。
【００４３】
リセット信号の入力によってＲＣ回路２５ｄの出力電位はＶｓｓにリセットされ、再度、時定数τ＝ＲＣでＶｓｓからＶｄｄに向かって遷移する。そして、上記と同様に、ＲＣ回路２５ｄの出力電位がインバータ２５ｈのゲート閾値を超えない期間では、出力Enable信号は「Ｈ」状態となり、一方、ＲＣ回路２５ｄの出力電位がインバータ２５ｈのゲート閾値を超えると、出力Enable信号は「Ｌ」状態となる。つまり、ＲＣ回路２５ｄの出力電位がインバータ２５ｈのゲート閾値を超えるまでの期間が、出力Enable信号のハイレベル期間となる。ここで、ＲＣ回路２５ｄの時定数τ＝ＲＣを調整することによって、出力Enable信号のハイレベル期間を調整することができる。
【００４４】
上記のような動作の繰り返しによって、ハイレベル期間が長くなるように（基準電流生成回路２４−１の差動増幅回路及びトランジスタ２４ｇのオン期間が長くなるように）信号幅が変換されたEnable信号を得られる。
【００４５】
図８に、本第１実施形態における電源回路１（信号幅変換回路２５有り）と、従来の電源回路１０（信号幅変換回路２５無し）との基準電位Ｖrefの変動を比較したシミュレーション結果を示す。この図８に示すように、本第１実施形態における電源回路１では、従来の電源回路１０と比べて、大幅に基準電位Ｖrefの変動を抑制できることがわかる。
【００４６】
以上説明したように、本第１実施形態における電源回路１によれば、基準電位Ｖrefの変動を抑制することができ、その結果、各内部昇圧回路２０−１〜２０−ｎにて生成すべき内部電位の安定化を図ることが可能となる。
【００４７】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。図９は、第２実施形態における電源回路２の回路構成図である。なお、図９において、図１１〜図１５と重複する構成要素には同一符号を付して説明を省略する。この図９に示すように、第２実施形態における電源回路２は、基準電流生成回路２４−１の差動増幅回路及びトランジスタ２４ｇが常時オンとなるような外部制御信号（例えばハイレベル信号）を上位のシステム制御装置３から外部入力し、コンパレータ２３から出力されるEnable信号によって、リング発振回路２４−２の動作オン／オフを制御するものである。
【００４８】
Enable信号によって、リング発振回路２４−２の動作オン／オフを制御するためには、例えばリング発振回路２４−２のインバータ２４ｍをＮＡＮＤ回路に替え、そのＮＡＮＤ回路の一方の入力端子にコンパレータ２３のEnable信号を入力すれば良い。
【００４９】
図１０に、本第２実施形態における電源回路２と、従来の電源回路１０との基準電位Ｖrefの変動を比較したシミュレーション結果を示す。図１０（a）において、符号Ｗ１は、従来と同様に、コンパレータ２３から出力されるEnable信号を、直接、オシレータ２４における基準電流生成回路２４−１に供給した場合に、Worst条件下の「Program」動作中に発生した基準電位Ｖrefの変動を表している。一方、符号Ｗ２は、基準電流生成回路２４−１を常時オンさせた場合（差動増幅回路及びトランジスタ２４ｂを常時オンさせた場合）に、Worst条件下の「Program」動作中に発生した基準電位Ｖrefの変動を表している。
【００５０】
図１０（b）において、符号Ｗ３は、従来と同様に、コンパレータ２３から出力されるEnable信号を、直接、オシレータ２４における基準電流生成回路２４−１に供給した場合に、Worst条件下の「Erase」動作中に発生した基準電位Ｖrefの変動を表している。一方、符号Ｗ２は、基準電流生成回路２４−１を常時オンさせた場合に、Worst条件下の「Erase」動作中に発生した基準電位Ｖrefの変動を表している。これら図１０（a）、（b）に示すように、本第２実施形態における電源回路２でも、従来の電源回路１０と比べて、大幅に基準電位Ｖrefの変動を抑制できることがわかる。
【００５１】
以上のように、本第２実施形態における電源回路２の構成によっても、基準電位Ｖrefの変動を抑制することができ、その結果、各内部昇圧回路２０−１〜２０−ｎにて生成すべき内部電位の安定化を図ることが可能となる。また、コンパレータ２３から出力されるEnable信号によって、リング発振回路２４−２の動作オン／オフを制御するので、必要に応じてリング発振回路２４−２を動作させる（ポンプ回路２１を動作させる）ことができ、消費電力を抑制することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態における電源回路１の回路構成図である。
【図２】電源回路１における信号幅変換回路２５の出力信号に関する説明図である。
【図３】基準電位Ｖrefの変動抑制原理に関する第１説明図である。
【図４】基準電位Ｖrefの変動抑制原理に関する第２説明図である。
【図５】基準電位Ｖrefの変動抑制原理に関する第３説明図である。
【図６】電源回路１における信号幅変換回路２５の内部構成例である。
【図７】電源回路１における信号幅変換回路２５の動作を表すタイミングチャートである。
【図８】第１実施形態における電源回路１による基準電位Ｖrefの変動抑制効果を示す図である。
【図９】本発明の第２実施形態における電源回路２の回路構成図である。
【図１０】第２実施形態における電源回路２による基準電位Ｖrefの変動抑制効果を示す図である。
【図１１】従来における電源回路１０の回路構成図である。
【図１２】電源回路１０における基準電位回路３０の回路構成図である。
【図１３】電源回路１０におけるポンプ回路２１の回路構成図である。
【図１４】電源回路１０におけるコンパレータ２３の回路構成図である。
【図１５】電源回路１０におけるオシレータ２４の回路構成図である。
【図１６】電源回路１０の動作を示すタイミングチャートである。
【図１７】基準電位Ｖrefの変動原因に関する説明図である。
【符号の説明】
【００５３】
１、２…電源回路、３…システム制御装置、２０−１〜２０−ｎ…内部昇圧回路、２１…ポンプ回路、２２…デバイダ、２３…コンパレータ、２４…オシレータ、２５…信号幅変換回路、３０…基準電位回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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