(57)【要約】【課題】内部回路の誤動作を誘発させない保護回路を有する半導体装置を提供する。【解決手段】Ｐ型Ｓｉ基板１０１と、ＥＳＤ保護素子１Ａと、被保護素子１Ｂとを備えた半導体装置１であって、ＥＳＤ保護素子１Ａは、ソースＮ型拡散領域１０７Ａと、Ｐ型Ｓｉ基板１０１内においてソースＮ型拡散領域１０７Ａを覆い、ソースＮ型拡散領域１０７Ａの下方から少なくともゲート電極１０６Ａの下方の一部まで形成され、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型不純物濃度が高い高濃度Ｐ型拡散領域１０３とを備え、被保護素子１Ｂは、ドレインＮ型拡散領域１０８Ｂと、Ｐ型Ｓｉ基板１０１内においてドレインＮ型拡散領域１０８Ｂと接する低濃度Ｐ型拡散領域１０４とを備え、ＥＳＤ保護素子１Ａのドレイン電極１１２Ａと被保護素子１Ｂのドレイン電極１１２Ｂとが接続され、高濃度Ｐ型拡散領域１０３は、低濃度Ｐ型拡散領域１０４よりもＰ型不純物濃度が高い。【選択図】図１
2010251522.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型の半導体基板と、前記半導体基板を用いたトランジスタ素子からなる内部回路と、前記半導体基板を用いたトランジスタ素子であって静電気放電に対して前記内部回路を保護する保護回路とを備えた半導体装置であって、
前記保護回路は、
前記半導体基板上に形成され、接地された第１ゲート電極と、
前記半導体基板上であって前記第１ゲート電極の両側に離間して形成された第１電極及び接地された第２電極とを備え、
前記半導体基板内であって、前記第２電極と接し、第２導電型と逆導電型である第１導電型の第１拡散領域と、
前記半導体基板内において前記第１拡散領域を覆い、前記第１拡散領域の下方から少なくとも前記第１ゲート電極の下方の一部まで形成され、前記半導体基板の基本領域よりも第２導電型の不純物濃度が高く、前記第１拡散領域と同じレベルに接地されている第２拡散領域とを含み、
前記内部回路は、
前記半導体基板上に形成された第２ゲート電極と、
前記半導体基板上であって前記第２ゲート電極の両側に離間して形成された第３電極及び第４電極とを備え、
前記半導体基板内であって、前記第３電極の下方に形成された第１導電型である第３拡散領域と、
前記半導体基板内であって、前記第３拡散領域と接する領域のうち第２導電型の不純物濃度が最も高い第４拡散領域とを含み、
前記第３電極は、前記第１電極に接続され、
前記第２拡散領域は、前記第４拡散領域よりも第２導電型の不純物濃度が高い
半導体装置。
【請求項２】
前記保護回路の特性値であり、前記第１電極及び前記第２電極間が導通状態となった直後に前記第１電極及び前記第２電極間に発生する電圧の最小値であるホールディング電圧は、前記内部回路の正常な動作が保証される最大の動作電源電圧よりも高い
請求項１記載の半導体装置。
【請求項３】
前記保護回路は、さらに、
前記半導体基板内であって、前記第１拡散領域と近接または接し、前記第２拡散領域と接し、前記第２拡散領域よりも第２導電型の不純物濃度が高い第５拡散領域を含み、
前記半導体基板上であって、前記第５拡散領域に接して形成された、接地された第５電極を備える
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体装置は、
複数の内部回路に対応して配置された複数の前記保護回路を備え、
前記第２拡散領域における第２導電型の不純物濃度は、前記保護回路ごとに個別に設定されている
請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記保護回路は、さらに、
前記半導体基板内であって、前記第１電極と接した第１導電型の第６拡散領域と、
前記半導体基板内であって、前記第６拡散領域と接した第２導電型の第７拡散領域とを含み、
前記第３拡散領域が前記第３電極と接している場合、前記第７拡散領域は、前記第４拡散領域よりも第２導電型の不純物濃度が高い
請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第７拡散領域は、前記半導体基板内において前記第６拡散領域を覆い、前記第６拡散領域の下方から前記第１ゲート電極下まで形成されている
請求項５記載の半導体装置。
【請求項７】
前記第７拡散領域は、前記第１ゲート電極の下方には形成されておらず、前記第２拡散領域と離間して形成され、
前記第７拡散領域は、前記第２拡散領域よりも第２導電型の不純物濃度が低い
請求項５記載の半導体装置。
【請求項８】
前記保護回路は、さらに、
前記半導体基板内であって、前記第１電極と接した第１導電型の第６拡散領域と、
前記半導体基板内であって、前記第６拡散領域と接した第２導電型の第７拡散領域とを含み、
前記第３拡散領域は、前記第６拡散領域より第１導電型の不純物濃度が低く、
前記第７拡散領域は、前記半導体基板の基本領域以上の第２導電型の不純物濃度を有する
請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項９】
前記半導体装置は、
複数の内部回路に対応して配置された複数の前記保護回路を備え、
前記第７拡散領域における第２導電型の不純物濃度は、前記保護回路ごとに個別に設定されている
請求項５〜８のうちいずれか１項に記載の半導体装置。
【請求項１０】
第２導電型の半導体基板と、前記半導体基板の第１領域を用いたトランジスタ素子からなる内部回路と、前記半導体基板の第１領域と異なる第２領域を用いたトランジスタ素子であって静電気放電に対して前記内部回路を保護する保護回路とを有する半導体装置の製造方法であって、
前記内部回路を形成する内部回路形成工程と、
前記保護回路を形成する保護回路形成工程とを含み、
前記保護回路形成工程では、
第２導電型の半導体基板の表面に、第２導電型のイオン種を一斉照射することにより、前記イオン種が注入されていない前記半導体基板の基本領域よりも第２導電型の不純物濃度が高い第１注入領域を形成する第１注入工程と、
前記第１注入工程の後、少なくとも前記第１注入領域の一部を開口させて前記半導体基板の表面に第２導電型のイオン種を一斉照射することにより、第２導電型の不純物濃度が前記基本領域以上である第２注入領域と、当該第２注入領域よりもさらに第２導電型の不純物濃度が高い第３注入領域を形成する第２注入工程と、
前記第２注入工程の後、前記半導体基板を熱処理することにより、前記第２注入領域及び前記第３注入領域を熱拡散させて、それぞれ、中濃度拡散領域及び高濃度拡散領域とする第１拡散工程と、
前記第１拡散工程の後、前記半導体基板の表面上であって、前記高濃度拡散領域と接し、かつ、前記中濃度拡散領域と近接または接するように第１ゲート電極を形成する第１ゲート形成工程と、
前記第１ゲート形成工程の後、前記半導体基板内であって表面付近に前記中濃度拡散領域の一部及び前記高濃度拡散領域の一部に、それぞれ第１導電型の第１表面拡散領域及び第２表面拡散領域を形成する第２拡散工程と、
前記第２拡散工程の後、前記半導体基板の表面上であって前記内部回路に接続され前記第１表面拡散領域のみに接した第１電極、及び、前記半導体基板の表面上であって前記第２表面拡散領域のみに接した第２電極をそれぞれ形成する第１電極形成工程とを含む
半導体装置の製造方法。
【請求項１１】
前記内部回路形成工程では、
前記半導体基板の表面に、第２導電型のイオン種を注入することにより前記基本領域よりも第２導電型の不純物濃度が高い内部回路拡散領域を形成する第３注入工程と、
前記第３注入工程の後、前記半導体基板の表面上に第２ゲート電極を形成する第２ゲート形成工程と、
前記第２ゲート形成工程の後、前記半導体基板内であって前記第２ゲート電極の両側に、第１導電型の第３表面拡散領域及び第４表面拡散領域を形成する第３拡散工程と、
前記第３拡散工程の後、前記半導体基板の表面上であって前記保護回路の前記第１電極に接続され前記第３表面拡散領域のみに接した第３電極、及び、前記半導体基板の表面上であって前記第４表面拡散領域のみに接した第４電極をそれぞれ形成する第２電極形成工程とを含み、
前記第３注入工程では、前記第１注入工程または前記第２注入工程と同時に第２導電型のイオン種を一斉照射することにより前記内部回路拡散領域を形成し、
前記第３拡散工程では、前記第２拡散工程と同時に第１導電型のイオン種を一斉照射することにより前記第３表面拡散領域及び前記第４表面拡散領域を形成し、
前記第２電極形成工程では、前記第１電極形成工程と同時にかつ同一プロセスにて前記第３電極及び前記第４電極を形成し、
前記第１注入工程、前記第２注入工程及び前記第１拡散工程では、
前記高濃度拡散領域は、前記半導体基板内であって前記第３表面拡散領域に接する、または近接する第２導電型の領域よりも第２導電型の不純物濃度が高くなるよう形成される
請求項１０記載の半導体装置の製造方法。
【請求項１２】
さらに、前記半導体装置の有するパワートランジスタを形成するパワートランジスタ形成工程を含み、
前記パワートランジスタ形成工程では、
前記半導体基板であって前記第１領域と異なる第３領域表面に、第１導電型のイオン種を注入することにより、第１導電型の延長ドレイン構造となる低濃度拡散領域を形成する第４注入工程と、
前記第４注入工程の後、前記低濃度拡散領域の一部に、前記半導体基板の基本領域よりも第２導電型の不純物濃度が高い第１パワートランジスタ拡散領域を形成する第５注入工程と、
前記第４注入工程の後、前記半導体基板内であって前記低濃度拡散領域以外に前記基本領域よりも第２導電型の不純物濃度が高い第２パワートランジスタ拡散領域を形成する第６注入工程とを含み、
前記第５注入工程及び前記第６注入工程では、それぞれ、前記第１注入工程及び前記第２注入工程と同時に第２導電型のイオン種を一斉照射することにより前記第１及び前記第２パワートランジスタ拡散領域を形成する
請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記保護回路形成工程では、さらに、
前記第１拡散工程の後、前記高濃度拡散領域の一部であって、前記第２表面拡散領域と近接または接する領域に第２導電型のイオン種を注入することにより、第２導電型の第５表面拡散領域を形成する第３拡散工程と、
前記第３拡散工程の後、前記半導体基板の表面上であって前記第５表面拡散領域のみに接し、接地された第５電極を形成する第３電極形成工程とを含む
請求項１０〜１２のうちいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１注入工程、前記第２注入工程及び前記第１拡散工程では、
前記中濃度拡散領域は、
前記半導体基板内であって前記第３表面拡散領域に接する領域が第２導電型の場合には、当該領域よりも第２導電型の不純物濃度が高くなるよう形成され、
前記半導体基板内であって前記第３表面拡散領域に接する領域が第１導電型の場合には、前記半導体基板の基本領域以上の第２導電型の不純物濃度を有するように形成される
請求項１０〜１３のうちいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に対する保護回路を搭載した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は一般に、外部からの静電気放電（ＥＳＤ）等に起因するサージによって内部回路の半導体素子が破壊され易いため、多くの半導体装置には保護回路が内蔵されている。
【０００３】
ＥＳＤ保護回路の代表的な型式としては、ダイオード型やトランジスタ型、サイリスタ型などが挙げられる。それぞれの用途は、保護回路としての応答速度や放電能力、および半導体チップ上での占有面積などからの制約によって様々である。その中で、ＭＯＳトランジスタの製造プロセスでは、同一プロセスフローの中で形成できる上、占有面積や放電能力で有利なＭＯＳトランジスタ型のＥＳＤ保護回路が一般的に用いられる。
【０００４】
以下、従来例として特許文献１に示すＥＳＤ保護回路の構成および動作を説明する。
【０００５】
図１２は、ＥＳＤ保護回路を構成するＭＯＳトランジスタ型保護素子の断面模式図である。同図に記載されたＭＯＳトランジスタ型保護素子には、Ｐ型の半導体基板９０１上にゲート絶縁膜９０２を介してゲート電極９０３が形成されている。また、半導体基板９０１内であって、ゲート電極９０３の両側にソースＮ型拡散領域９０４Ａ及びドレインＮ型拡散領域９０４Ｂが形成されている。更に、ドレインＮ型拡散領域９０４Ｂの下部には、ドレインＮ型拡散領域９０４Ｂに接して高濃度のＰ型拡散領域９０５が形成されている。また、ソースＮ型拡散領域９０４Ａ及びドレインＮ型拡散領域９０４Ｂの上面には、それぞれ、シリサイド層９０６Ａ及び９０６Ｂが形成されている。また、半導体基板９０１上に形成された層間絶縁膜９０７内に設けられたコンタクトホールを介して、ソースコンタクト配線９０８Ａ及びドレインコンタクト配線９０８Ｂが形成されている。
【０００６】
このような構成のＭＯＳトランジスタ型保護素子では、ドレインコンタクト配線９０８Ｂと接続された外部接続用パッドにサージ電圧が印加された際、表面がシリサイド層９０６Ｂによって低抵抗化されたドレインＮ型拡散領域９０４Ｂの電位が急上昇する。これにより、ドレインＮ型拡散領域９０４ＢとＰ型拡散領域９０５とのＰＮ接合部におけるインパクトイオン化現象によって電子−正孔対が生成される。ここで生成された正孔は、Ｐ型の半導体基板９０１へ流れ込んで放電電流となる。この放電電流は、半導体基板９０１の固有で有限な抵抗によって、半導体基板９０１内部の電位上昇をもたらす。その結果、ドレインＮ型拡散領域９０４Ｂ、半導体基板９０１及びソースＮ型拡散領域９０４Ａから成る横型の寄生バイポーラトランジスタが導通する。これにより、ドレインコンタクト配線９０８Ｂから、ソースコンタクト配線９０８Ａへと大きな電流が流れ、サージ電圧を電流として接地ラインへ逃がすことができる。
【０００７】
図１３は、ＥＳＤ保護回路の放電特性を表すグラフである。同図に記載されたグラフにおいて、横軸はＥＳＤ保護回路のドレイン端子電圧を示し、縦軸はＥＳＤ保護回路のドレインからソースへ流れるドレイン電流を示す。また、この場合の回路構成では、上記ドレイン端子電圧は、ドレイン端子が被保護素子（内部回路の構成要素）の外部入出力端子と接続されているので、被保護素子の端子に印加される電圧にも相当する。以下、ＥＳＤ保護回路の動作と図１３に記載されたグラフとの関係を説明する。
【０００８】
ＥＳＤ保護回路のドレイン端子に外部からサージ電圧が印加されると、ドレイン端子電圧が急上昇し、保護動作開始電圧（以下、Ｖｔ１と呼ぶ）まで達した時、図１２に記載された横型の寄生バイポーラトランジスタが導通する。この時、ドレイン端子からソース端子に向かって電流が流れ、ドレイン端子電圧はスナップバック現象によって、ドレイン−ソース間に発生する電圧の最小値であるホールディング電圧（以下、Ｖｈと呼ぶ）まで低下する。以降、メインの放電動作に移行することで、ドレイン端子に接続された内部回路の被保護素子を保護することができる。図１３に記載された特性Ｒ１（破線）が上記動作を表している。
【０００９】
特許文献１に記載された従来のＥＳＤ保護回路では、サージ電圧が入来するドレイン端子及びドレインＮ型拡散領域９０４Ｂの直下に高濃度のＰ型拡散領域９０５が形成されている。よって、ドレインＮ型拡散領域９０４ＢとＰ型拡散領域９０５との界面に面積の広い急峻なＰＮ接合が形成される。これにより、サージ電圧の入来に伴い、容易にアバランシェ降伏が生じるので、より低いドレイン電圧で効率よく寄生バイポーラトランジスタが導通する。つまり、上記ＥＳＤ保護回路は、図１３に記載された矢印Ｓの方向にＶｔ１を小さくすることで、外部からのサージ印加に対して、内部回路の保護をできるだけ低電圧で、短時間に完了できるよう工夫されている。図１３に記載された特性Ｒ２（実線）が上記動作を表している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−５８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載された従来のＥＳＤ保護回路は、内部回路と同等のドレイン耐圧を備えたＭＯＳ型のトランジスタを基本構造としており、保護動作開始電圧（Ｖｔ１）を小さくできるだけの構成となっている。
【００１２】
一方、実際の回路構成では、外部からのサージ電圧が印加されなくとも、内部回路（被保護素子やその他の回路）の通常動作中に基板電流や電源ノイズの偶発的な組み合わせにより、保護素子近傍の基板電位が上昇することがある。この状態に入ってしまうと、保護素子のドレイン端子電圧がＶｔ１に到達しなくとも、保護素子に含まれる横型の寄生バイポーラトランジスタが導通してしまう。これにより、サージ電圧印加時のみならず、通常動作時でも、図１３に記載された特性Ｒ３のような経路を辿ることにより、内部回路の電源電圧が著しく低下する等、回路誤動作の原因となることがある。
【００１３】
本発明は上記の課題に鑑みてなされたものであり、内部回路の誤動作を誘発させない保護回路を有する半導体装置を提供することを第一の目的とする。さらに、外部からのサージに対し内部回路を適切に保護するとともに、当該半導体装置をより低コストで効率的に実現するための構成とその製造方法を提供することを第二の目的とする。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明の半導体装置は、第２導電型の半導体基板と、前記半導体基板を用いたトランジスタ素子からなる内部回路と、前記半導体基板を用いたトランジスタ素子であって静電気放電に対して前記内部回路を保護する保護回路とを備えた半導体装置であって、前記保護回路は、前記半導体基板上に形成され、接地された第１ゲート電極と、前記半導体基板上であって前記第１ゲート電極の両側に離間して形成された第１電極及び接地された第２電極とを備え、前記半導体基板内であって、前記第２電極と接し、第２導電型と逆導電型である第１導電型の第１拡散領域と、前記半導体基板内において前記第１拡散領域を覆い、前記第１拡散領域の下方から少なくとも前記第１ゲート電極の下方の一部まで形成され、前記半導体基板の基本領域よりも第２導電型の不純物濃度が高く、前記第１拡散領域と同じレベルに接地されている第２拡散領域とを含み、前記内部回路は、前記半導体基板上に形成された第２ゲート電極と、前記半導体基板上であって前記第２ゲート電極の両側に離間して形成された第３電極及び第４電極とを備え、前記半導体基板内であって、前記第３電極の下方に形成された第１導電型である第３拡散領域と、前記半導体基板内であって、前記第３拡散領域と接する領域のうち第２導電型の不純物濃度が最も高い第４拡散領域とを含み、前記第３電極は、前記第１電極に接続され、前記第２拡散領域は、前記第４拡散領域よりも第２導電型の不純物濃度が高いことを特徴とする。
【００１５】
上記構成をとることにより、保護回路のドレイン−ソース間に形成される寄生バイポーラトランジスタのベースに相当する領域である第２拡散領域の不純物元素濃度は、内部回路の第４拡散領域の不純物元素濃度よりも高くなる。つまり、寄生バイポーラトランジスタのベース抵抗が相対的に小さくなり、ドレイン電圧、基板電流及び電源ノイズ等に対してベース電位の上昇が抑制される。これにより、同一基板上にＭＯＳ型ＦＥＴ構造を有する内部回路と保護回路とを形成した場合、保護回路の保護動作開始電圧（Ｖｔ１）を内部回路の耐圧よりも低く設定しただけの従来の保護回路と比較して、寄生バイポーラトランジスタがオン状態であるときのドレイン電圧の最小値であるホールディング電圧（Ｖｈ）を向上させることが可能となる。
【００１６】
よって、内部回路の電源電圧が著しく低下し回路誤動作を誘発することを抑止することが可能となる。
【００１７】
また、前記保護回路の特性値であり、前記第１電極及び前記第２電極間が導通状態となった直後に前記第１電極及び前記第２電極間に発生する電圧の最小値であるホールディング電圧は、前記内部回路の正常な動作が保証される最大の動作電源電圧よりも高いことが好ましい。
【００１８】
これにより、寄生バイポーラトランジスタがオン状態となっても、保護回路のドレイン電圧は、内部回路の最大動作電源電圧よりも高い電圧に維持できる。よって、内部回路の電源電圧の低下及び回路誤動作を防止できる。
【００１９】
また、前記保護回路は、さらに、前記半導体基板内であって、前記第１拡散領域と近接または接し、前記第２拡散領域と接し、前記第２拡散領域よりも第２導電型の不純物濃度が高い第５拡散領域を含み、前記半導体基板上であって、前記第５拡散領域に接して形成された、接地された第５電極を備えることが好ましい。
【００２０】
第５拡散領域は第２拡散領域と同一の第２導電型であるため、基板電流経路としては第５拡散領域への経路の方が第１拡散領域への経路より低抵抗になる。また、第１導電型の第１拡散領域と第２導電型の第５拡散領域とは近接または当接して配置されているため、基板電流の多くは、第２拡散領域を通り、第１拡散領域への電流経路より低抵抗である第５拡散領域へと抜ける。少なくとも、ＰＮ接合の順方向オン電圧０．７Ｖ以下では、第２拡散領域へ流れ込んだ基板電流のほぼ全てが第５拡散領域へ流れると考えられる。本構成では、寄生バイポーラトランジスタのエミッタ側、つまり、ソース側の第２導電型領域の抵抗を小さくし、第２導電型領域に接続された第５電極が接地されている。
【００２１】
これにより、ソース側の電位を押さえ込むことで、寄生バイポーラのベース・エミッタ間電位差を小さくすることが可能となる。従って、寄生バイポーラトランジスタのベース電位の上昇が抑えられる。これは、ドレイン電圧がより高い電位にならないと導通状態にならないことを意味し、Ｖｈを高めることになる。よって、内部回路の電源電圧の低下及び回路誤動作を防止できる。
【００２２】
また、前記半導体装置は、複数の内部回路に対応して配置された複数の前記保護回路を備え、前記第２拡散領域における第２導電型の不純物濃度は、前記保護回路ごとに個別に設定されてもよい。
【００２３】
これにより、耐圧や動作電源電圧の異なる内部回路が同一基板に形成されても、それぞれの内部回路を保護するための保護回路は、独立にＶｈの設定が可能となる。よって、一部の保護回路の保護動作による周辺の内部回路の誤動作を誘発することを防止することが可能となる。
【００２４】
また、前記保護回路は、さらに、前記半導体基板内であって、前記第１電極と接した第１導電型の第６拡散領域と、前記半導体基板内であって、前記第６拡散領域と接した第２導電型の第７拡散領域とを含み、前記第３拡散領域が前記第３電極と接している場合、前記第７拡散領域は、前記第４拡散領域よりも第２導電型の不純物濃度が高いことが好ましい。
【００２５】
内部回路の耐圧は、第３電極（例えばドレイン）の下部の拡散領域に形成されるＰＮ接合の逆耐圧に依存する。一方、保護回路のＶｔ１は、第１電極（例えばドレイン）の下部第６（例えばＮ型）拡散領域と第７（例えばＰ型）拡散領域とで形成されるＰＮ接合の逆耐圧に依存する。ＰＮ接合を構成するＰ型領域及びＮ型領域のそれぞれにおいて、Ｐ型濃度及びＮ型濃度が低い程、逆方向耐圧は大きくなる。第３電極（例えばドレイン）の直下に第３（例えばＮ型）拡散領域が形成され当該拡散領域と第４（例えばＰ型）拡散領域とが接しているような通常耐圧を有する内部回路であって、一般的な第３（例えばＮ型）拡散領域と第６（例えばＮ型）拡散領域との濃度が等しい構造の場合、第７（例えばＰ型）拡散領域を、第４（例えばＰ型）拡散領域よりも第２導電型（例えばＰ型）濃度を高くすることにより、Ｖｔ１を内部回路の耐圧より低く設定することが可能となる。よって、ドレイン側が同じ構造の出力トランジスタである場合、内部回路が導通するより先に、保護回路を動作させることができ、外部からのサージ電圧に対し内部回路を適切に保護することが可能となる。
【００２６】
また、前記第７拡散領域は、前記半導体基板内において前記第６拡散領域を覆い、前記第６拡散領域の下方から前記第１ゲート電極下まで形成されていてもよい。
【００２７】
第７（例えばＰ型）拡散領域は、第６（例えばＮ型）拡散領域を覆っているので、保護回路のＶｔ１は、この２領域で形成されるＰＮ接合によって決定される。よって、第７（例えばＰ型）拡散領域はゲート電極の下方において、高濃度の第２（例えばＰ型）拡散領域と接しても必要以上にＶｔ１を低下させることはない。よって、第７（例えばＰ型）拡散領域と第２（例えばＰ型）拡散領域とが接しないような高精度な注入及び拡散工程を必要とせず、製造工程の簡略化を図ることが可能となる。また、Ｖｈに影響する第２（例えばＰ型）拡散領域とＶｔ１に影響する第７（例えばＰ型）拡散領域とを独立に制御でき、Ｖｔ１とＶｈとを個別に設定することが可能となる。
【００２８】
また、前記第７拡散領域は、前記第１ゲート電極の下方には形成されておらず、前記第２拡散領域と離間して形成され、前記第７拡散領域は、前記第２拡散領域よりも第２導電型の不純物濃度が低くてもよい。
【００２９】
保護回路のＶｔ１は、第１電極（例えばドレイン）の下部に形成されるＰＮ接合の逆耐圧に依存するが、当該逆耐圧は、ＰＮ接合を構成するＰ型領域及びＮ型領域のそれぞれにおいて、Ｐ型濃度及びＮ型濃度が低い程大きくなる。しかし、第７（例えばＰ型）拡散領域が第２（例えばＰ型）拡散領域と離間して形成されているので、Ｖｔ１が第２（例えばＰ型）拡散領域に影響されない。よって、Ｖｈに影響する第２（例えばＰ型）拡散領域とＶｔ１に影響する第７（例えばＰ型）拡散領域とを独立に制御でき、Ｖｔ１とＶｈとを個別に設定することが可能となる。
【００３０】
また、前記保護回路は、さらに、前記半導体基板内であって、前記第１電極と接した第１導電型の第６拡散領域と、前記半導体基板内であって、前記第６拡散領域と接した第２導電型の第７拡散領域とを含み、前記第３拡散領域は、前記第６拡散領域より第１導電型の不純物濃度が低く、前記第７拡散領域は、前記半導体基板の基本領域以上の第２導電型の不純物濃度を有してもよい。
【００３１】
第３電極（例えばドレイン）の下方に、第６拡散領域よりＮ型濃度の低い第３拡散領域があって、それが第４拡散領域と接している構造の場合、第７（例えばＰ型）拡散領域を、半導体基板の基本領域以上の第２導電型（例えばＰ型）濃度とすることにより、Ｖｔ１を内部回路の耐圧より低く設定することが可能となる。よって、外部からのサージ電圧に対し内部回路を適切に保護することが可能となる。
【００３２】
また、前記半導体装置は、複数の内部回路に対応して配置された複数の前記保護回路を備え、前記第７拡散領域における第２導電型の不純物濃度は、前記保護回路ごとに個別に設定されてもよい。
【００３３】
これにより、耐圧の異なる内部回路が同一基板に形成されても、それぞれの内部回路を保護するための保護回路は、独立にＶｔ１の設定が可能となる。よって、一部の保護回路の保護動作による周辺の内部回路の誤動作を誘発することを防止することが可能となる。
【００３４】
なお、本発明は、このような特徴的な手段を備える半導体装置として実現することができるだけでなく、半導体装置に含まれる特徴的な手段をステップとする半導体装置の製造方法として実現することができる。
【００３５】
上記の課題を解決するために、本発明の半導体装置の製造方法は、第２導電型の半導体基板と、前記半導体基板の第１領域を用いたトランジスタ素子からなる内部回路と、前記半導体基板の第１領域と異なる第２領域を用いたトランジスタ素子であって静電気放電に対して前記内部回路を保護する保護回路とを有する半導体装置の製造方法であって、前記内部回路を形成する内部回路形成工程と、前記保護回路を形成する保護回路形成工程とを含み、前記保護回路形成工程では、第２導電型の半導体基板の表面に、第２導電型のイオン種を一斉照射することにより、前記イオン種が注入されていない前記半導体基板の基本領域よりも第２導電型の不純物濃度が高い第１注入領域を形成する第１注入工程と、前記第１注入工程の後、少なくとも前記第１注入領域の一部を開口させて前記半導体基板の表面に第２導電型のイオン種を一斉照射することにより、第２導電型の不純物濃度が前記基本領域以上である第２注入領域と、当該第２注入領域よりもさらに第２導電型の不純物濃度が高い第３注入領域を形成する第２注入工程と、前記第２注入工程の後、前記半導体基板を熱処理することにより、前記第２注入領域及び前記第３注入領域を熱拡散させて、それぞれ、中濃度拡散領域及び高濃度拡散領域とする第１拡散工程と、前記第１拡散工程の後、前記半導体基板の表面上であって、前記高濃度拡散領域と接し、かつ、前記中濃度拡散領域と近接または接するように第１ゲート電極を形成する第１ゲート形成工程と、前記第１ゲート形成工程の後、前記半導体基板内であって表面付近に前記中濃度拡散領域の一部及び前記高濃度拡散領域の一部に、それぞれ第１導電型の第１表面拡散領域及び第２表面拡散領域を形成する第２拡散工程と、前記第２拡散工程の後、前記半導体基板の表面上であって前記内部回路に接続され前記第１表面拡散領域のみに接した第１電極、及び、前記半導体基板の表面上であって前記第２表面拡散領域のみに接した第２電極をそれぞれ形成する第１電極形成工程とを含むことを特徴とする。
【００３６】
これにより、中濃度拡散領域及び高濃度拡散領域への不純物導入量を独立して制御することができ、Ｖｔ１およびＶｈを個別に設定することができる。また、高濃度拡散領域の形成プロセスは中濃度拡散領域の形成プロセスを共用するので、工程数の増加を抑制できるという利点がある。
【００３７】
また、前記内部回路形成工程では、前記半導体基板の表面に、第２導電型のイオン種を注入することにより前記基本領域よりも第２導電型の不純物濃度が高い内部回路拡散領域を形成する第３注入工程と、前記第３注入工程の後、前記半導体基板の表面上に第２ゲート電極を形成する第２ゲート形成工程と、前記第２ゲート形成工程の後、前記半導体基板内であって前記第２ゲート電極の両側に、第１導電型の第３表面拡散領域及び第４表面拡散領域を形成する第３拡散工程と、前記第３拡散工程の後、前記半導体基板の表面上であって前記保護回路の前記第１電極に接続され前記第３表面拡散領域のみに接した第３電極、及び、前記半導体基板の表面上であって前記第４表面拡散領域のみに接した第４電極をそれぞれ形成する第２電極形成工程とを含み、前記第３注入工程では、前記第１注入工程または前記第２注入工程と同時に第２導電型のイオン種を一斉照射することにより前記内部回路拡散領域を形成し、前記第３拡散工程では、前記第２拡散工程と同時に第１導電型のイオン種を一斉照射することにより前記第３表面拡散領域及び前記第４表面拡散領域を形成し、前記第２電極形成工程では、前記第１電極形成工程と同時にかつ同一プロセスにて前記第３電極及び前記第４電極を形成し、前記第１注入工程、前記第２注入工程及び前記第１拡散工程では、前記高濃度拡散領域は、前記半導体基板内であって前記第３表面拡散領域に接する、または近接する第２導電型の領域よりも第２導電型の不純物濃度が高くなるよう形成されてもよい。
【００３８】
これにより、保護回路の形成に必要な製造工程の全てが、内部回路の製造工程に含まれ得るため、新たな工程を追加することなく、所望の保護回路を半導体装置に組み込むことが可能となる。よって、工程数の増加を抑制できるという利点がある。
【００３９】
また、さらに、前記半導体装置の有するパワートランジスタを形成するパワートランジスタ形成工程を含み、前記パワートランジスタ形成工程では、前記半導体基板であって前記第１領域と異なる第３領域表面に、第１導電型のイオン種を注入することにより、第１導電型の延長ドレイン構造となる低濃度拡散領域を形成する第４注入工程と、前記第４注入工程の後、前記低濃度拡散領域の一部に、前記半導体基板の基本領域よりも第２導電型の不純物濃度が高い第１パワートランジスタ拡散領域を形成する第５注入工程と、前記第４注入工程の後、前記半導体基板内であって前記低濃度拡散領域以外に前記基本領域よりも第２導電型の不純物濃度が高い第２パワートランジスタ拡散領域を形成する第６注入工程とを含み、前記第５注入工程及び前記第６注入工程では、それぞれ、前記第１注入工程及び前記第２注入工程と同時に第２導電型のイオン種を一斉照射することにより前記第１及び前記第２パワートランジスタ拡散領域を形成してもよい。
【００４０】
本発明に係る半導体装置の製造方法は、一般的なＭＯＳトランジスタの製造プロセスに組み込んで実施するものであるが、第２導電（例えばＰ）型のイオン注入に適した工程を備えた製造プロセス、例えば、パワートランジスタの製造プロセスと工程を兼用することで、工程数の増加を抑制できるという利点がある。例えば、延長ドレイン構造のＮＭＯＳパワートランジスタでは、ドレイン耐圧を高めるために、ゲート電極の形成工程より前に、ドレイン部を拡張するためのＮ型拡散領域と、延長ドレイン部の空乏層を制御するためのＰ型拡散領域を形成する工程を備えている。上記Ｐ型拡散領域の形成工程は、本発明によるＰ型領域の濃度制御に適している。
【発明の効果】
【００４１】
本発明の半導体装置によれば、保護回路の寄生バイポーラトランジスタがオン状態であるときのホールディング電圧を向上させることができ、さらに、保護動作開始電圧を内部回路の耐圧より低く設定することが可能となるので、内部回路が誤動作することを抑止でき、さらに、外部からのサージに対し内部回路を適切に保護することが可能となる。また、本発明の半導体装置の製造方法によれば、保護回路と内部回路との拡散領域形成工程を兼用できるので、当該半導体装置をより低コストで効率的に実現することが可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。
【図２】本発明及び従来のＥＳＤ保護回路の放電特性の比較を示すグラフである。
【図３】保護回路と内部回路と接続関係を表す一般的な回路構成図である。
【図４】（ａ）は、本発明の実施の形態１に係る半導体装置の第１の変形例を示すＥＳＤ保護素子の構造断面図である。（ｂ）は、本発明の実施の形態１に係る半導体装置の第２の変形例を示すＥＳＤ保護素子の構造断面図である。
【図５】本発明の実施の形態２に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。
【図６】本発明の実施の形態２に係る半導体装置の変形例を示すＥＳＤ保護素子の構造断面図である。
【図７】本発明の実施の形態３に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。
【図８】本発明の実施の形態３に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。
【図９】本発明の実施の形態５に係る半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の実施の形態５に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の実施の形態６に係る半導体装置の製造方法を示す工程断面図である。
【図１２】ＥＳＤ保護回路を構成するＭＯＳトランジスタ型保護素子の断面模式図である。
【図１３】ＥＳＤ保護回路の放電特性を表すグラフである。
【発明を実施するための形態】
【００４３】
（実施の形態１）
本実施の形態における半導体装置は、同一のＰ型半導体基板を用いた内部回路と保護回路とを備える。上記保護回路は、当該Ｐ型半導体基板上に形成された接地された第１ゲート電極、接地された第１ソース電極及び第１ドレイン電極と、当該Ｐ型半導体基板内であって、第１ソース電極と接したＮ型の第１拡散領域と、当該Ｐ型半導体基板内において第１拡散領域を覆い、第１拡散領域の下方から少なくとも第１ゲート電極の下方の一部まで形成され、当該Ｐ型半導体基板の基本領域よりもＰ型濃度が高く、前記第１拡散領域と同じレベルに接地されている第２拡散領域とを備える。また、上記内部回路は、当該Ｐ型半導体基板上に形成された第２ゲート電極と、第２ソース電極及び第２ドレイン電極と、当該Ｐ型半導体基板内であって、第２ドレイン電極の下方に形成されたＮ型の第３拡散領域と、当該Ｐ型半導体基板内であって、第３拡散領域と接するＰ型の第４拡散領域とを備える。上記構成において、第２ドレイン電極と第１ドレイン電極とは接続され、第２拡散領域は、第４拡散領域よりもＰ型濃度が高い。これにより、内部回路の電源電圧が著しく低下し回路誤動作を誘発することを抑止することが可能となる。
【００４４】
以下、本発明の実施の形態１について、図１〜図３を参照しながら説明する。
【００４５】
図１は、本発明の実施の形態１に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。同図に記載された半導体装置１は、ＥＳＤ保護素子１Ａと被保護素子１Ｂとを備える。ＥＳＤ保護素子１Ａと被保護素子１Ｂとは、連続したＰ型Ｓｉ基板１０１に形成されている。
【００４６】
ＥＳＤ保護素子１Ａは、Ｐ型Ｓｉ基板１０１の保護回路領域に形成されたＭＯＳトランジスタであり、Ｐ型Ｓｉ基板１０１と、ゲート絶縁膜１０５Ａと、ゲート電極１０６Ａと、ソース電極１１１Ａと、ドレイン電極１１２Ａと、基板コンタクト電極１１３Ａと、層間絶縁膜１１０とを備える。ＥＳＤ保護素子１Ａは、半導体装置１の有する保護回路として機能する。
【００４７】
被保護素子１Ｂは、Ｐ型Ｓｉ基板１０１の被保護回路領域に形成されたＭＯＳトランジスタであり、Ｐ型Ｓｉ基板１０１と、ゲート絶縁膜１０５Ｂと、ゲート電極１０６Ｂと、ソース電極１１１Ｂと、ドレイン電極１１２Ｂと、基板コンタクト電極１１３Ｂと、層間絶縁膜１１０とを備える。被保護素子１Ｂは、半導体装置１の有する内部回路を構成する回路素子である。
【００４８】
本実施の形態における被保護素子１Ｂは、例えば、８Ｖ動作系回路の素子（以下、通常耐圧素子と記す）からなる。ＥＳＤ保護素子１Ａは、通常耐圧素子のドレインを電圧サージから保護する構成となっている。
【００４９】
ここで、８Ｖ動作系回路とは、回路動作のための動作電源電圧が８Ｖである回路のことである。また、動作電源電圧とは、回路の正常な動作が保証される電源電圧である。
【００５０】
Ｐ型Ｓｉ基板１０１には、中濃度Ｐ型拡散領域１０２と、高濃度Ｐ型拡散領域１０３と、低濃度Ｐ型拡散領域１０４と、ソースＮ型拡散領域１０７Ａ及び１０７Ｂと、ドレインＮ型拡散領域１０８Ａ及び１０８Ｂと、基板コンタクト用Ｐ型拡散領域１０９Ａ及び１０９Ｂとが形成されている。
【００５１】
Ｐ型Ｓｉ基板１０１は、第２導電型の半導体基板であり、基本領域の不純物元素濃度は、例えば、１Ｅ１４ｃｍ-3程度である。ここで、基本領域とは、本発明の半導体装置の形成前に、予め上記半導体基板全体に一様に形成されている低濃度第２導電型領域のことである。
【００５２】
中濃度Ｐ型拡散領域１０２は、第２導電型の第７拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ドレインＮ型拡散領域１０８Ａを覆い、ドレインＮ型拡散領域１０８Ａの下方からゲート電極１０６Ａの下方の一部まで形成されたＰ型の拡散領域である。
【００５３】
ゲート電極１０６Ａ及び１０６Ｂは、それぞれ、第１ゲート電極及び第２ゲート電極であり、ゲート絶縁膜１０５Ａ及び１０５Ｂを挟んで、Ｐ型Ｓｉ基板１０１上に形成されている。ゲート電極１０６Ａは接地されている。ソース電極１１１Ａ及びドレイン電極１１２Ａは、それぞれ、第２電極及び第１電極であり、Ｐ型Ｓｉ基板１０１上であってゲート電極１０６Ａの両側に離間して形成されている。ソース電極１１１Ａは接地されている。ソース電極１１１Ｂ及びドレイン電極１１２Ｂは、それぞれ、第４電極及び第３電極であり、Ｐ型Ｓｉ基板１０１上であってゲート電極１０６Ｂの両側に離間して形成されている。基板コンタクト電極１１３Ａは、接地された第５電極であり、基板コンタクト電極１１３Ａ及び１１３Ｂは、それぞれ、Ｐ型Ｓｉ基板１０１上であってソース電極１１１Ａ及び１１１Ｂに近接して形成されている。
【００５４】
ソースＮ型拡散領域１０７Ａは、第１導電型の第１拡散領域であり、ソースＮ型拡散領域１０７Ａ及び１０７Ｂは、それぞれ、ソース電極１１１Ａ及び１１１Ｂと接し、Ｐ型Ｓｉ基板１０１内に形成されている。
【００５５】
ドレインＮ型拡散領域１０８Ａ及び１０８Ｂは、それぞれ、第１導電型の第６拡散領域及び第１導電型の第３拡散領域であり、ドレイン電極１１２Ａ及び１１２Ｂと接し、Ｐ型Ｓｉ基板１０１内に形成されている。
【００５６】
基板コンタクト用Ｐ型拡散領域１０９Ａは、第２導電型の第５拡散領域であり、基板コンタクト用Ｐ型拡散領域１０９Ａ及び１０９Ｂは、それぞれ、ソースＮ型拡散領域１０７Ａ及び１０７Ｂと近接あるいは接するようにして形成されている。
【００５７】
高濃度Ｐ型拡散領域１０３は、第２導電型の第２拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ソースＮ型拡散領域１０７Ａと基板コンタクト用Ｐ型拡散領域１０９Ａとを覆い、ソースＮ型拡散領域１０７Ａの下方からゲート電極１０６Ａの下方の一部まで形成されたＰ型の拡散領域である。高濃度Ｐ型拡散領域１０３のＰ型不純物元素濃度は、例えば、２Ｅ１６〜２Ｅ１７ｃｍ-3程度である。高濃度Ｐ型拡散領域１０３は、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型の不純物濃度が高い。
【００５８】
高濃度Ｐ型拡散領域１０３と中濃度Ｐ型拡散領域１０２とは、ゲート電極１０６Ａの下方にて接触している。
【００５９】
低濃度Ｐ型拡散領域１０４は、第２導電型の第４拡散領域であり、Ｐ型Ｓｉ基板１０１内に形成される。また、低濃度Ｐ型拡散領域１０４は、基板コンタクト用Ｐ型拡散領域１０９Ｂ、ソースＮ型拡散領域１０７Ｂ及びドレインＮ型拡散領域１０８Ｂを覆い、基板コンタクト用Ｐ型拡散領域１０９ＢからドレインＮ型拡散領域１０８Ｂに掛けての下側一帯に形成されたＰ型の拡散領域である。
【００６０】
ここで、ＥＳＤ保護素子１Ａの有する高濃度Ｐ型拡散領域１０３及び中濃度Ｐ型拡散領域１０２は、被保護素子１Ｂの有する低濃度Ｐ型拡散領域１０４よりＰ型不純物元素濃度が高い。
【００６１】
また、ＥＳＤ保護素子１Ａ及び被保護素子１Ｂは、層間絶縁膜１１０中に形成されたゲート電極１０６Ａ及び１０６Ｂ、ソース電極１１１Ａ及び１１１Ｂ、ドレイン電極１１２Ａ及び１１２Ｂ、基板コンタクト電極１１３Ａ及び１１３Ｂを介して、外部接続端子ならびに、他の内部回路に接続されている。本接続については、図３で具体例を説明する。
【００６２】
図２は、本発明及び従来のＥＳＤ保護回路の放電特性の比較を示すグラフである。また、図３は、保護回路と内部回路と接続関係を表す一般的な回路構成図である。なお本発明に係る半導体装置は、ＥＳＤ保護素子１Ａを内部回路の製造過程で同時に形成するものであるため、以降の説明においては両回路を関連付けながら説明する。
【００６３】
図２に記載されたグラフにおいて、横軸はＥＳＤ保護素子１Ａのドレイン端子電圧を示し、縦軸はＥＳＤ保護素子１Ａのドレインからソースへ流れるドレイン電流を示す。また、この場合の回路構成では、上記ドレイン端子電圧は、ドレイン端子が外部接続用端子となるパッド８０１（図３参照）と接続されている。
【００６４】
ＥＳＤ保護素子１Ａのドレイン端子に外部からサージ電圧が印加されると、ドレイン端子電圧が急上昇する。そして、ドレイン端子電圧が保護動作開始電圧（以下、Ｖｔ１と記す）まで達した時、ソースＮ型拡散領域１０７Ａ、ドレインＮ型拡散領域１０８Ａ及びそれらの間に形成されたＰ型拡散領域によりＮＰＮ型の寄生バイポーラトランジスタが導通する。この時、ドレイン端子からソース端子に向かって電流が流れ、ドレイン端子電圧はスナップバック現象によって、ドレイン−ソース間に発生する電圧の最小値であるホールディング電圧（以下、Ｖｈと記す）まで低下する。以降、メインの放電動作に移行することで、ドレイン端子に接続された内部回路の被保護素子１Ｂを保護することができる。
【００６５】
Ｖｔ１は、ＥＳＤ保護素子１Ａが保護動作を開始する電圧であるため、被保護素子１Ｂのドレイン耐圧実力値より低くなければならない。
【００６６】
一般的に、被保護素子のドレイン耐圧は、ドレイン電極の下部の拡散領域に形成されるＰＮ接合の逆耐圧に依存する。当該逆耐圧は、このＰＮ接合を構成するＰ型領域及びＮ型領域のそれぞれにおいて、Ｐ型濃度及びＮ型濃度が低い程大きくなる。
【００６７】
本実施の形態では、被保護素子１Ｂのドレイン耐圧は、ドレインＮ型拡散領域１０８Ｂと低濃度Ｐ型拡散領域１０４との界面に形成されるＰＮ接合の逆耐圧に依存する。
【００６８】
一方、ＥＳＤ保護素子１ＡのＶｔ１は、ドレインＮ型拡散領域１０８Ａとそれに接するＰ型の拡散領域との界面に形成されるＰＮ接合の逆耐圧に依存する。
【００６９】
機能上及び製造上の観点から、ドレインＮ型拡散領域１０８Ａと１０８ＢとはＮ型の不純物濃度が等しく設定されているので、ドレインＮ型拡散領域１０８Ａに接するＰ型拡散領域を、低濃度Ｐ型拡散領域１０４よりもＰ型濃度を高くすることにより、Ｖｔ１を被保護素子１Ｂの耐圧より低く設定することが可能となる。
【００７０】
よって、ドレインＮ型拡散領域１０８Ａに接するＰ型拡散領域である中濃度Ｐ型拡散領域１０２は、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４よりもＰ型高濃度に設定されている。
【００７１】
これにより、ドレイン側が同じ構造の出力トランジスタである場合、被保護素子１Ｂが導通するより先に、ＥＳＤ保護素子１Ａを動作させることができ、外部からのサージ電圧に対し内部回路を適切に保護することが可能となる。
【００７２】
なお、ＥＳＤ保護素子１Ａの中濃度Ｐ型拡散領域１０２は、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４の２倍以上のＰ型高濃度に設定することが望ましい。これにより、拡散領域の濃度ばらつきなどの変動要因を考慮した、より確実性の高い保護動作を実行する半導体装置を実現することが可能となる。図２に記載された放電特性で説明すると、ＥＳＤ保護素子１Ａの中濃度Ｐ型拡散領域１０２のＰ型高濃度を高くすることにより、Ｖｔ１をＡ１の方向にシフトさせることが可能となる。
【００７３】
これに対して、Ｖｈは、ＥＳＤ保護素子１Ａが保護動作に入った時、ドレイン電極１１２Ａの電圧が最小となる電圧である。そのため、ＥＳＤ保護素子１Ａが他の回路素子とともに同一の半導体基板に組み込まれた際、周辺回路の動作による基板電流の増大や、ノイズによる基板電位の上昇で誤動作しないよう、Ｖｈは、高くしておく必要がある。
【００７４】
図２に記載された放電特性で説明すると、ＥＳＤ保護素子の寄生バイポーラトランジスタが特性Ｒ３を辿ることにより、Ｖｈが被保護回路の通常動作領域まで低下することを抑止する必要がある。つまり、Ｖｈが、被保護回路の最大動作電源電圧よりも低くならないことが好ましい。ここで、最大動作電源電圧とは、被保護素子を含む内部回路の正常な動作が保証される最大の電源電圧である。被保護回路の最大動作電源電圧は、被保護素子のドレイン耐圧に依存する。上述したように、被保護素子のドレイン耐圧は、ドレイン電極の下部の拡散領域に形成されるＰＮ接合の逆耐圧に依存する。よって最大動作電源電圧は、このＰＮ接合の逆耐圧に依存する。
【００７５】
従来の半導体装置では、同一基板上にＦＥＴ構造を有する被保護素子と保護素子とを形成した場合において、保護素子のＶｔ１を被保護素子の耐圧よりも低く設定しただけであり、寄生バイポーラトランジスタがオン状態であるときのＶｈは、被保護回路が正常動作する電源電圧の領域内まで低下してしまうことがある。この場合には被保護回路の電源電圧がＶｈまで低下してしまい、被保護回路が誤動作してしまう。従来の半導体装置の有する保護回路では、Ｖｈを制御する観点がないため、ＥＳＤ保護素子のソース電極及びゲート電極下方に形成されたＰ型領域の濃度は、被保護素子のドレイン電極下方のＰ型領域と同程度以下の濃度に設定されている。
【００７６】
一方、本発明の実施の形態にかかる半導体装置では、高濃度Ｐ型拡散領域１０３のＰ型濃度は、被保護素子の最大動作電源電圧を決定する要因である低濃度Ｐ型拡散領域１０４のそれよりも高く設定されている。図２に記載されたグラフで説明すると、最大動作電源電圧は、被保護回路通常領域の電圧上限値として表されている。これにより、ＥＳＤ保護素子１Ａのドレイン−ソース間に形成される寄生バイポーラトランジスタのベース抵抗が相対的に小さくなり、ドレイン電圧、基板電流及び電源ノイズ等に対してベース電位の上昇が抑制される。これにより、保護素子のＶｔ１を被保護素子の耐圧よりも低く設定しただけの従来の保護回路と比較して、寄生バイポーラトランジスタがオン状態であるときのＶｈを向上させることが可能となる。
【００７７】
なお、ＥＳＤ保護素子１Ａの高濃度Ｐ型拡散領域１０３は、上述したように、Ｖｈが被保護回路の最大動作電源電圧より低くならないようなＰ型濃度とすることが好ましいが、被保護回路の確実な誤動作回避を実現するためには、Ｖｈが当該最大動作電源電圧より、所定のマージンをもって高いほうが望ましい。具体的には、例えば高濃度Ｐ型拡散領域１０３は、低濃度Ｐ型拡散領域１０４の２倍以上のＰ型高濃度に設定することが望ましい。これにより、拡散領域の濃度ばらつきなどの変動要因を考慮した、より確実性の高い保護動作を実行する半導体装置を実現することが可能となる。
【００７８】
なお、本実施の形態では、基板コンタクト用Ｐ型拡散領域１０９Ａが、ソースＮ型拡散領域１０７Ａと近接して形成されている。これにより、発生した基板電流の多くは、高濃度Ｐ型拡散領域１０３を通り、ソースＮ型拡散領域１０７Ａへの電流経路より低抵抗である基板コンタクト用Ｐ型拡散領域１０９Ａへと抜ける。そのため、寄生バイポーラトランジスタのベース電位の上昇が抑えられる。これは、ドレイン電圧がより高い電位にならないと導通状態にならないことを意味し、Ｖｈを高めることになる。よって、被保護回路の電源電圧の低下及び回路誤動作を防止できる。
【００７９】
以上の構成により、本実施の形態にかかる半導体装置は、内部回路の電源電圧が著しく低下し回路誤動作を誘発することを抑制することが可能となる。図２に記載されたグラフでは、従来では、寄生バイポーラトランジスタがオン状態であるとき、外来サージ電圧がドレイン端子に印加された場合は特性Ｒ１を、また、通常動作時においても上述した基板電流や基板電位の上昇による場合は特性Ｒ３のような経路を辿り、結果的に、Ｖｈが被保護回路の通常動作領域まで低下してしまう。これに対し、本発明では、寄生バイポーラトランジスタがオン状態であるとき、特性Ｒ４やＲ５のような経路を辿り、結果的に、ＶｈはＡ２の方向に改善され被保護回路の通常動作領域まで低下しないことを表している。
【００８０】
図３は、ＥＳＤ保護素子１Ａと被保護素子１Ｂとの回路構成例であり、外部接続用端子となるパッド８０１が、ＮＭＯＳ型のＥＳＤ保護素子１Ａ（ＥＳＤ保護回路８０２）のドレイン端子８０５に接続されている。また、ドレイン端子８０５は、出力トランジスタである被保護素子１Ｂ（被保護回路８０３）のドレイン端子８０６およびその他の内部回路８０４に接続されている。
【００８１】
この構成によると、パッド８０１にサージ電圧が印加された際、放電電流が内部回路の被保護回路８０３へ流れ込む前に、ＥＳＤ保護回路８０２を経由した放電電流（Ｉ）８０７として接地ラインへ逃がすことができる。
【００８２】
本実施の形態では、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４の不純物元素濃度は、例えば、３Ｅ１６ｃｍ-3程度である。これに対し、ＥＳＤ保護素子１ＡのＶｔ１を上述した条件の値に設定するため、中濃度Ｐ型拡散領域１０２の不純物元素濃度は、例えば、７Ｅ１６ｃｍ-3程度になるようにイオン注入と熱処理を調節している。また、ＥＳＤ保護素子１ＡのＶｈを上述した条件の値に設定するため、高濃度Ｐ型拡散領域１０３の不純物元素濃度は、例えば、９Ｅ１６ｃｍ-3程度になるようにイオン注入と熱処理を調節している。
【００８３】
なお、上述した各拡散領域の不純物元素濃度の値は、課題を解決するための絶対的な値を示すものではなく、任意の基準値、例えば、内部回路を形成する半導体基板の基本領域の濃度に対する相対的な値を示すものである。
【００８４】
このような構成にすることで、ＥＳＤ保護素子１Ａのソースおよび基板コンタクト周辺が低抵抗にとなり、基板電位の上昇が抑えられることでＶｈを最大動作電源電圧より高くすることが可能となる。さらに、Ｖｔ１を被保護素子１Ｂのドレイン耐圧より低く、且つ、最大動作電源電圧より高くすることができる。
【００８５】
図４（ａ）及び図４（ｂ）は、それぞれ、本発明の実施の形態１に係る半導体装置の第１及び第２の変形例を示すＥＳＤ保護素子の構造断面図である。図４（ａ）及び図４（ｂ）は、共に、ＥＳＤ保護素子の拡散領域を表している。図４（ａ）及び図４（ｂ）に記載されたＥＳＤ保護素子１１Ａ及び１２Ａは、図１に記載されたＥＳＤ保護素子１Ａと比較して、Ｐ型Ｓｉ基板１０１内の拡散領域の構成のみが異なる。図１に記載されたＥＳＤ保護素子１Ａと同じ点は説明を省略し、以下、異なる点のみ説明する。
【００８６】
まず、図４（ａ）に記載された本発明の実施の形態１に係る半導体装置の第１の変形例を説明する。
【００８７】
高濃度Ｐ型拡散領域１４３は、第２導電型の第２拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ソースＮ型拡散領域１０７Ａと基板コンタクト用Ｐ型拡散領域１０９Ａとを覆い、ソースＮ型拡散領域１０７Ａの下方からゲート電極１０６Ａの下方の一部まで形成されたＰ型の拡散領域である。高濃度Ｐ型拡散領域１４３のＰ型不純物元素濃度は２Ｅ１６〜２Ｅ１７ｃｍ-3程度である。高濃度Ｐ型拡散領域１０３は、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型の不純物濃度が高い。
【００８８】
中濃度Ｐ型拡散領域１４２は、第２導電型の第７拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ドレインＮ型拡散領域１０８Ａを覆い、ドレインＮ型拡散領域１０８Ａの下方からゲート電極１０６Ａの下方の一部まで形成されたＰ型の拡散領域である。
【００８９】
高濃度Ｐ型拡散領域１４３と中濃度Ｐ型拡散領域１４２とは、ゲート電極１０６Ａの下方にて接触おらず、それらの間には、Ｐ型Ｓｉ基板１０１の基本領域が介在している。
【００９０】
中濃度Ｐ型拡散領域１４２は、ドレインＮ型拡散領域１０８Ａを覆っているので、ＥＳＤ保護素子１１ＡのＶｔ１は、この２領域で形成されるＰＮ接合によって決定される。よって、中濃度Ｐ型拡散領域１４２はゲート電極１０６Ａの下方において、高濃度Ｐ型拡散領域１４３と接している必要はない。
【００９１】
次に、図４（ｂ）に記載された本発明の実施の形態１に係る半導体装置の第２の変形例を説明する。
【００９２】
高濃度Ｐ型拡散領域１５３は、第２導電型の第２拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ソースＮ型拡散領域１０７Ａと基板コンタクト用Ｐ型拡散領域１０９Ａとを覆い、ソースＮ型拡散領域１０７Ａの下方からゲート電極１０６Ａの下方の一部まで形成されたＰ型の拡散領域である。高濃度Ｐ型拡散領域１５３のＰ型不純物元素濃度は２Ｅ１６〜２Ｅ１７ｃｍ-3程度である。高濃度Ｐ型拡散領域１０３は、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型の不純物濃度が高い。
【００９３】
中濃度Ｐ型拡散領域１５２は、第２導電型の第７拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ドレインＮ型拡散領域１０８Ａと接しており、ドレインＮ型拡散領域１０８Ａの下方に形成されたＰ型の拡散領域である。ここで、中濃度Ｐ型拡散領域１５２は、ドレインＮ型拡散領域１０８Ａのゲート側の側面とは接していない。
【００９４】
高濃度Ｐ型拡散領域１５３と中濃度Ｐ型拡散領域１５２とは、ゲート電極１０６Ａの下方にて接触おらず、それらの間には、Ｐ型Ｓｉ基板１０１の基本領域が介在している。
【００９５】
ＥＳＤ保護素子１２ＡのＶｔ１は、ドレイン電極１１２Ａの下部に形成されるＰＮ接合の逆耐圧に依存するが、当該逆耐圧は、このＰＮ接合を構成するＰ型領域及びＮ型領域のそれぞれにおいて、Ｐ型濃度及びＮ型濃度が低い程大きくなる。本変形例の場合、上記ＰＮ接合としては、ドレインＮ型拡散領域１０８Ａと中濃度Ｐ型拡散領域１５２との界面におけるＰＮ接合、及び、ドレインＮ型拡散領域１０８ＡとＰ型Ｓｉ基板１０１の基本領域との界面におけるＰＮ接合が挙げられる。この場合、Ｐ型領域とＮ型領域との濃度差が大きいのは、ドレインＮ型拡散領域１０８Ａと中濃度Ｐ型拡散領域１５２との界面におけるＰＮ接合であり、当該接合によりＥＳＤ保護素子１２ＡのＶｔ１が決定される。つまり、中濃度Ｐ型拡散領域１５２が高濃度Ｐ型拡散領域１５３と離間して形成されているので、Ｖｔ１が高濃度Ｐ型拡散領域１５３に影響されない。よって、本変形例においても、Ｖｈに影響する高濃度Ｐ型拡散領域１５３とＶｔ１に影響する中濃度Ｐ型拡散領域１５２とを独立に制御でき、Ｖｔ１とＶｈとを個別に設定することが可能となる。
【００９６】
（実施の形態２）
図５は、本発明の実施の形態２に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。同図に記載された半導体装置１３は、ＥＳＤ保護素子１３Ａと被保護素子１Ｂとを備える。ＥＳＤ保護素子１３Ａと被保護素子１Ｂとは、連続したＰ型Ｓｉ基板１０１に形成されている。本実施の形態に係る半導体装置１３は、図１に記載された実施の形態１に係る半導体装置１と比較して、ＥＳＤ保護素子の拡散領域の構成のみが異なる。図１に記載されたＥＳＤ保護素子１Ａと同じ点は説明を省略し、以下、異なる点のみ説明する。
【００９７】
本実施の形態では、図５に示すように、ソース電極１１１Ａからドレイン電極１１２ＡにかけてのＰ型Ｓｉ基板１０１内におけるＰ型拡散領域１６２が、同一の不純物元素濃度となるようにしており、ＥＳＤ保護素子１３ＡのＶｔ１とＶｈが、同一の不純物元素濃度で所望の値に設定することが可能な場合に有効な手段となる。
【００９８】
Ｐ型拡散領域１６２は、第２導電型の第２拡散領域及び第２導電型の第７拡散領域であり、Ｐ型Ｓｉ基板１０１内に形成される。また、Ｐ型拡散領域１６２は、ソースＮ型拡散領域１０７Ａ、ドレインＮ型拡散領域１０８Ａ及び基板コンタクト用Ｐ型拡散領域１０９Ａを覆い、基板コンタクト用Ｐ型拡散領域１０９Ａの下方からドレインＮ型拡散領域１０８Ａの下方まで一様に形成されたＰ型の拡散領域である。
【００９９】
ここで、ＥＳＤ保護素子１３ＡのＰ型拡散領域１６２は、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４より不純物元素濃度が高い。Ｐ型拡散領域１６２の不純物元素濃度としては、実施の形態１における中濃度Ｐ型拡散領域１０２の不純物元素濃度が適しており、例えば、７Ｅ１６ｃｍ-3程度になるようにイオン注入と熱処理を調節している。
【０１００】
また、Ｐ型拡散領域１６２の不純物元素濃度としては、実施の形態１における高濃度Ｐ型拡散領域１０３の不純物元素濃度が適しており、例えば、９Ｅ１６ｃｍ-3程度になるようにイオン注入と熱処理を調節してもよい。
【０１０１】
本発明によるＥＳＤ保護素子の製造工程では、Ｐ型拡散領域１６２の濃度設定にあたり、中濃度Ｐ型拡散領域１０２の不純物元素濃度に設定の場合は、追加工程のイオン注入単独で制御されている。これに対して、高濃度Ｐ型拡散領域１０３の不純物元素濃度に設定の場合は、被保護素子１Ｂの製造工程に使用する既存工程のイオン注入と追加イオン注入を組み合わせて制御することで、より高濃度のＰ型領域を形成することが可能となる。
【０１０２】
なお、Ｐ型拡散領域１６２は、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４の２倍以上の高濃度にすることが望ましい。これにより、拡散領域の濃度ばらつきなどの変動要因を考慮した、より確実性の高い保護動作を実行する半導体装置を実現することが可能となる。
【０１０３】
本実施の形態では、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４の不純物元素濃度を３Ｅ１６ｃｍ-3程度としているので、ＥＳＤ保護素子１ＡのＶｔ１およびＶｈを所望の値に設定するため、Ｐ型拡散領域１６２の不純物元素濃度が７Ｅ１６ｃｍ-3または９Ｅ１６ｃｍ-3程度となるようにイオン注入を組み合わせ、更に熱処理を調節している。
【０１０４】
なお、上記不純物元素濃度の設定値は、課題を解決するための絶対的な値を示すものではなく、任意の基準値に対する相対的な値を示すものである。
【０１０５】
上記構成により、ＥＳＤ保護素子１３Ａのソース電極下側とドレイン電極下側のＰ型拡散領域を同時に高濃度、つまり、低抵抗にすることができ、ＶｈとＶｔ１を同時に制御することができる。
【０１０６】
図６は、本発明の実施の形態２に係る半導体装置の変形例を示すＥＳＤ保護素子の構造断面図である。図６は、ＥＳＤ保護素子の拡散領域を表している。図６に記載されたＥＳＤ保護素子１４Ａは、図５に記載されたＥＳＤ保護素子１３Ａと比較して、Ｐ型Ｓｉ基板１０１内の拡散領域の構成のみが異なる。図５に記載されたＥＳＤ保護素子１３Ａと同じ点は説明を省略し、以下、異なる点のみ説明する。
【０１０７】
Ｐ型拡散領域１７２は、第２導電型の第２拡散領域及び第２導電型であり、Ｐ型Ｓｉ基板１０１内に形成されている。また、Ｐ型拡散領域１７２は、ソースＮ型拡散領域１０７Ａ、及び基板コンタクト用Ｐ型拡散領域１０９Ａを覆い、ドレインＮ型拡散領域１０８Ａに接し、基板コンタクト用Ｐ型拡散領域１０９Ａの下方からドレインＮ型拡散領域１０８Ａの下方まで一様に形成されたＰ型の拡散領域である。
【０１０８】
ここで、ＥＳＤ保護素子１４ＡのＰ型拡散領域１７２は、被保護素子１Ｂの低濃度Ｐ型拡散領域１０４より不純物元素濃度が高い。
【０１０９】
Ｐ型拡散領域１８２は、第２導電型の第７拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ドレインＮ型拡散領域１０８Ａの下面に接して形成されたＰ型の拡散領域である。
【０１１０】
ここで、ＥＳＤ保護素子１４ＡのＰ型拡散領域１８２は、Ｐ型拡散領域１７２より不純物元素濃度が高い。
【０１１１】
基板コンタクト用Ｐ型拡散領域１０９Ａの下方からドレインＮ型拡散領域１０８Ａの下方まで一様に形成されたＰ型拡散領域１７２の中に、Ｐ型拡散領域１８２が形成されることにより、ＶｈとＶｔ１を独立に制御することができる。
【０１１２】
（実施の形態３）
図７は、本発明の実施の形態３に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。同図に記載された半導体装置２は、ＥＳＤ保護素子２Ａと被保護素子２Ｂとを備える。ＥＳＤ保護素子２Ａと被保護素子２Ｂとは、連続したＰ型Ｓｉ基板１０１に形成されている。本実施の形態に係る半導体装置２は、図１に記載された実施の形態１に係る半導体装置１と比較して、ＥＳＤ保護素子及び被保護素子の拡散領域の構成が異なる。図１に記載されたＥＳＤ保護素子１Ａと同じ点は説明を省略し、以下、異なる点のみ説明する。
【０１１３】
本実施の形態における被保護素子２Ｂは、中電圧で動作する回路に使用されるものであり、例えば、１２Ｖ動作系回路の素子（以下、中耐圧素子と記す）からなる。ＥＳＤ保護素子２Ａは、中耐圧素子のドレインを電圧サージから保護する構成となっている。
【０１１４】
中耐圧素子である被保護素子２Ｂは、ドレインＮ型拡散領域２０８Ｂが、低濃度Ｎ型拡散領域２１４の内側に形成されており、ドレイン耐圧は通常の素子より高められている。例えば、８Ｖで動作する通常耐圧素子のドレイン耐圧が１５Ｖ程度であるのに対して、中耐圧素子のドレイン耐圧は、４０〜４８Ｖ程度となっている。
【０１１５】
なお、本実施の形態では、ＥＳＤ保護素子２Ａを被保護素子２Ｂの製造過程で同時に形成するものであるため、以降の説明においては両者を関連付けながら説明する。
【０１１６】
ＥＳＤ保護素子２Ａは、Ｐ型Ｓｉ基板１０１の保護回路領域に形成されたＭＯＳトランジスタであり、Ｐ型Ｓｉ基板１０１と、ゲート絶縁膜２０５Ａと、ゲート電極２０６Ａと、ソース電極２１１Ａと、ドレイン電極２１２Ａと、基板コンタクト電極２１３Ａと、層間絶縁膜１１０とを備える。ＥＳＤ保護素子２Ａは、半導体装置２の有する保護回路として機能する。
【０１１７】
被保護素子２Ｂは、Ｐ型Ｓｉ基板１０１の被保護回路領域に形成されたＭＯＳトランジスタであり、Ｐ型Ｓｉ基板１０１と、ゲート絶縁膜２０５Ｂと、ゲート電極２０６Ｂと、ソース電極２１１Ｂと、ドレイン電極２１２Ｂと、基板コンタクト電極２１３Ｂと、層間絶縁膜１１０とを備える。被保護素子２Ｂは、半導体装置２の有する内部回路を構成する回路素子である。
【０１１８】
Ｐ型Ｓｉ基板１０１には、中濃度Ｐ型拡散領域２０２と、低濃度Ｐ型拡散領域２０４と、ソースＮ型拡散領域２０７Ａ及び２０７Ｂと、ドレインＮ型拡散領域２０８Ａ及び２０８Ｂと、基板コンタクト用Ｐ型拡散領域２０９Ａ及び２０９Ｂとが形成されている。
【０１１９】
Ｐ型Ｓｉ基板１０１は、第２導電型の半導体基板であり、上述した拡散領域が形成されていない基本領域の不純物元素濃度は、例えば、１Ｅ１４ｃｍ-3程度である。
【０１２０】
中濃度Ｐ型拡散領域２０２は、第２導電型の第２拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、ソースＮ型拡散領域２０７Ａと基板コンタクト用Ｐ型拡散領域２０９Ａとを覆い、ソースＮ型拡散領域２０７Ａの下方からゲート電極２０６Ａの下方の一部まで形成されたＰ型の拡散領域である。なお、中濃度Ｐ型拡散領域２０２は、高濃度Ｐ型拡散領域であってもよい。中濃度Ｐ型拡散領域２０２は、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型の不純物濃度が高い。
【０１２１】
低濃度Ｐ型拡散領域２０４は、第２導電型の第４拡散領域であり、Ｐ型Ｓｉ基板１０１内であって、基板コンタクト用Ｐ型拡散領域２０９Ｂ及びソースＮ型拡散領域２０７Ｂを覆い、基板コンタクト用Ｐ型拡散領域１０９Ｂからゲート電極２０６Ｂの下方の一部まで形成されたＰ型の拡散領域である。
【０１２２】
ここで、ＥＳＤ保護素子２Ａの有する中濃度Ｐ型拡散領域２０２は、被保護素子２Ｂの有する低濃度Ｐ型拡散領域２０４よりＰ型不純物元素濃度が高くなっている。
【０１２３】
また、被保護素子２Ｂでは、ドレインＮ型拡散領域２０８Ｂの下方とその周囲に低濃度Ｎ型拡散領域２１４が形成されている。低濃度Ｎ型拡散領域２１４と低濃度Ｐ型拡散領域２０４とは、ゲート電極２０６Ｂの下方にて接触している。
【０１２４】
上記構成は、ドレイン耐圧を向上させた中耐圧素子の一実施例である。前述したように、一般的に、被保護素子のドレイン耐圧は、ドレイン電極の下部の拡散領域に形成されるＰＮ接合の逆耐圧に依存する。このＰＮ接合を構成するＰ型領域及びＮ型領域のそれぞれにおいて、Ｐ型濃度及びＮ型濃度が低い程ＰＮ接合の逆耐圧は大きくなる。本実施の形態では、被保護素子２Ｂのドレイン耐圧は、低濃度Ｎ型拡散領域２１４と低濃度Ｐ型拡散領域２０４との界面に形成されるＰＮ接合の逆耐圧に依存する。
【０１２５】
なお、ＥＳＤ保護素子２Ａおよび被保護素子２Ｂは、実施の形態１に係るＥＳＤ保護素子１Ａおよび被保護素子１Ｂと同様、外部接続端子ならびに、他の内部回路素子に接続されている。
【０１２６】
本実施の形態における中電圧系回路では、最大動作電源電圧が１２Ｖであり、被保護素子２Ｂのドレイン耐圧の４０〜４８Ｖに対して十分余裕がある。よって、ＥＳＤ保護素子２Ａは、通常耐圧素子に対応したＥＳＤ保護素子１Ａのように、ＥＳＤ保護素子自体のドレイン耐圧を低くする方向ではなく高くすることで、ＥＳＤ保護素子２Ａ自体の破壊耐性を高めることができる。そこで、ＥＳＤ保護素子２Ａのドレイン電極２１２Ａの下方のＰ型領域を低濃度Ｐ型拡散領域より更に低い、Ｐ型Ｓｉ基板１０１の基本領域の濃度を利用することで実現している。
【０１２７】
一方、ＥＳＤ保護素子２ＡのＶｈは、ソース電極２１１Ａの下方とその周辺のＰ型領域の不純物濃度と大きく関係がある。このＰ型領域の濃度設定を、中濃度Ｐ型拡散領域２０２とする場合には、追加工程のイオン注入単独で制御されているのに対して、当該Ｐ型領域を高濃度Ｐ型拡散領域とする場合には、既存工程のイオン注入と追加イオン注入を組み合わせて制御することで、より高濃度のＰ型領域を形成することが可能となる。
【０１２８】
なお、ＥＳＤ保護素子２Ａの中濃度Ｐ型拡散領域２０２は、被保護素子２Ｂの低濃度Ｐ型拡散領域２０４の２倍以上の高濃度にすることが望ましい。これにより、拡散領域の濃度ばらつきなどの変動要因を考慮した、より確実性の高い保護動作を実行する半導体装置を実現することが可能となる。
【０１２９】
本実施の形態では、被保護素子２Ｂの低濃度Ｐ型拡散領域２０４の不純物元素濃度は、例えば、３Ｅ１６ｃｍ-3程度である。この場合、ＥＳＤ保護素子２ＡのＶｈを向上させるため、中濃度Ｐ型拡散領域２０２の不純物元素濃度が７Ｅ１６ｃｍ-3程度になるようにイオン注入して熱処理を調節している。あるいは、中濃度Ｐ型拡散領域２０２が高濃度Ｐ型拡散領域となるよう不純物元素濃度が、例えば、９Ｅ１６ｃｍ-3程度となるようにイオン注入を組み合わせ、更に熱処理を調節している。
【０１３０】
なお、前記の不純物元素濃度は、課題を解決するための絶対的な値を示すものではなく、任意の基準値に対する相対的な値を示すものである。
【０１３１】
本発明の実施の形態にかかる半導体装置では、中濃度Ｐ型拡散領域２０２のＰ型濃度は、被保護素子２Ｂの最大動作電源電圧（１２Ｖ）を決定する要因である低濃度Ｐ型拡散領域２０４のそれよりも高く設定されている。これにより、ＥＳＤ保護素子２Ａのドレイン−ソース間に形成される寄生バイポーラトランジスタのベース抵抗が相対的に小さくなり、ドレイン電圧、基板電流及び電源ノイズ等に対してベース電位の上昇が抑制される。これにより、保護素子のＶｔ１を被保護素子の耐圧よりも低く設定しただけの従来の保護回路と比較して、寄生バイポーラトランジスタがオン状態であるときのＶｈを向上させることが可能となる。
【０１３２】
なお、本実施の形態では、基板コンタクト用Ｐ型拡散領域２０９Ａが、ソースＮ型拡散領域２０７Ａと近接して形成されている。これにより、発生した基板電流の多くは、中濃度Ｐ型拡散領域２０２を通り、ソースＮ型拡散領域２０７Ａへの電流経路より低抵抗である基板コンタクト用Ｐ型拡散領域２０９Ａへと抜ける。そのため、寄生バイポーラトランジスタのベース電位の上昇が抑えられる。これは、ドレイン電圧がより高い電位にならないと導通状態にならないことを意味し、Ｖｈを高めることになる。よって、被保護回路の電源電圧の低下及び回路誤動作を防止できる。
【０１３３】
以上の構成により、本実施の形態にかかる半導体装置は、被保護素子が中耐圧素子である場合においても、内部回路の電源電圧が著しく低下し回路誤動作を誘発することを抑制することが可能となる。
【０１３４】
（実施の形態４）
図８は、本発明の実施の形態３に係る半導体装置の有するＥＳＤ保護素子及び被保護素子の要部を示す構造断面図である。同図に記載された半導体装置３は、ＥＳＤ保護素子１Ａ及び２Ａと、被保護素子１Ｂ及び２Ｂとを備える。図８に記載された半導体装置３は、通常耐圧素子と中耐圧素子とを有し、それぞれについて、ＥＳＤ保護素子が配置されている。つまり、半導体装置３は、通常耐圧素子と中耐圧素子とを同一の半導体基板上に混載する際、ＥＳＤ保護素子１Ａと、ＥＳＤ保護素子２Ａとを同一の製造工程で効率的に形成するための構成を示す断面図である。
【０１３５】
以下、ＥＳＤ保護素子１Ａ、２Ａ、被保護素子１Ｂ及び２Ｂの個々の構成については説明を省略し、実施の形態１〜３と異なる点のみ説明する。
【０１３６】
ＥＳＤ保護素子１Ａ及び２Ａ、被保護素子１Ｂ及び２Ｂは、ゲート電極、ソース電極、ドレイン電極及び基板コンタクト電極を介して、外部接続端子ならびに、他の内部回路素子（通常耐圧素子では８Ｖ系の電源回路、中耐圧素子では１２Ｖ系の電源回路を含む。）に接続されている。
【０１３７】
また、通常耐圧素子である被保護素子１Ｂと中耐圧素子である被保護素子２Ｂとは、製造プロセスが共通で同一の半導体基板上にあるが、両者は電気回路的には独立の関係にある。
【０１３８】
中耐圧素子である被保護素子２Ｂは、ドレインＮ型拡散領域２０８Ｂが低濃度Ｎ型拡散領域２１４の内側に形成されているため、通常構造のドレイン（低濃度のＮ型拡散層で囲われていない構造）を備えた素子と比べてドレイン耐圧およびＶｔ１が、ともに高くなっている。従って、電気回路的に独立している被保護素子２ＢよりＥＳＤ保護素子２ＡのＶｔ１を意識的に低くする必要はない。逆に、実施の形態３でも説明したように、保護素子としての耐性を高めるため、被保護素子２ＢのＶｔ１を超えない範囲で高める方が望ましい。
【０１３９】
本実施の形態では、被保護素子１Ｂ及び２Ｂの低濃度Ｐ型拡散領域１０４及び２０４を、例えば、３Ｅ１６ｃｍ-3程度としている。この場合、ＥＳＤ保護素子１ＡのＶｔ１を所望の値に設定するため、中濃度Ｐ型拡散領域１０２を、例えば、７Ｅ１６ｃｍ-3程度になるようにイオン注入と熱処理を調節している。また、ＥＳＤ保護素子１Ａ及び２ＡのＶｈを所望の値に設定するため、ＥＳＤ保護素子１Ａの高濃度Ｐ型拡散領域１０３とＥＳＤ保護素子２Ａの中濃度Ｐ型拡散領域２０２を、例えば、ともに９Ｅ１６ｃｍ-3程度となるようにイオン注入と熱処理を調節している。
【０１４０】
なお、上述した各拡散領域の不純物元素濃度は、課題を解決するための絶対的な値を示すものではなく、任意の基準値に対する相対的な値を示すものである。
【０１４１】
上記構成により、最大動作電源電圧の異なる内部回路を備えた半導体装置においても、同一の基板上に、それぞれの独立にＶｔ１とＶｈが適正に設定されたＥＳＤ保護回路を効率的に形成することができる。よって、一部の保護回路の保護動作により、周辺の内部回路の誤動作を誘発することを防止することが可能となる。
【０１４２】
（実施の形態５）
本発明の実施の形態５に係る半導体装置の製造方法について図９及び図１０を参照しながら説明する。なお、詳細説明は本発明に関連する主要部のみとし、常識的に存在する工程の一部は、その説明を省略する。
【０１４３】
図９及び図１０は、本発明の実施の形態５に係る半導体装置の製造方法を示す工程断面図である。図９及び図１０では、ＥＳＤ保護素子１Ａ、被保護素子１Ｂ及びパワートランジスタ素子４の関連性が分かるように便宜上並べて表記している。
【０１４４】
本実施の形態では、パワートランジスタ部とその制御回路部とを兼ね備えたＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）の製造プロセス中でＥＳＤ保護回路を同時形成する方法を説明する。
【０１４５】
ＩＰＤのように制御回路と電力用回路が１チップ化され高機能化されたパワーデバイスでは、パワートランジスタ、制御回路および両者の中継、外部デバイスとの接続用として、中耐圧あるいは高耐圧トランジスタを混載することが多い。本発明をこのようなデバイスの製造プロセス中に実施することで、より効率的に実現することができる。
【０１４６】
ここで説明するＩＰＤは、延長ドレイン（ドレインエクステンションとも呼ぶ）の構造を備えたもので、製造工程に、不純物濃度が低濃度で深い（５μｍ〜８μｍ程度）Ｎ型拡散領域を形成し、その一部に、例えば、Ｂ+（ボロン）イオンを１００ｋｅＶ〜１５０ｋｅＶで１Ｅ１３ｃｍ-2程度注入する工程が含まれる。本発明では、上記Ｂ+イオンの注入によるＰ型拡散層を効率的に利用し、Ｐ型の不純物濃度として、例えば、１Ｅ１６〜１Ｅ１７ｃｍ-3を制御している。これは、既存工程を利用することで製造コストを削減することが狙いである。当然のことながら、ＩＰＤの製造プロセスを利用しなくとも、同等の工程を追加することで、実現可能であることは言うまでもない。
【０１４７】
まず、図９（ａ）に示すように、第４注入工程として不純物元素濃度が、例えば、１Ｅ１４ｃｍ-3程度のＰ型Ｓｉ基板１０１に、パワートランジスタ素子４の延長ドレインとなる低濃度Ｎ型拡散領域４０１を形成する。その後、第１注入工程としてＥＳＤ保護素子１Ａの保護回路領域に、また、第５注入工程として低濃度Ｎ型拡散領域４０１の一部を開口したレジストパターン５０１Ａをマスクにして被保護素子１Ｂの被保護回路領域に、一斉にＢ+イオンを加速電圧１１０ｋｅＶで１Ｅ１３〜１Ｅ１４ｃｍ-2程度注入する。ここで、ＥＳＤ保護素子１Ａの製造工程である第１注入工程とパワートランジスタ素子４の製造工程である第５注入工程とは、同一かつ同時にした注入プロセスである。
【０１４８】
次に、図９（ｂ）に示すように、レジストパターン５０１Ａを除去する。上記Ｂ+イオン注入により、第１注入領域である中濃度Ｐ型拡散領域１０２ａ及び第１パワートランジスタ拡散領域の前段階である中濃度Ｐ型拡散領域４０２ａが形成されている。
【０１４９】
次に、図９（ｃ）に示すように、第２注入工程としてＥＳＤ保護素子１Ａのソースとなる側が開口されたレジストパターン５０１Ｂをマスクにして保護回路領域に、第３注入工程として被保護回路領域に、及び第６注入工程としてパワートランジスタ素子４のソースとなる側が開口されたレジストパターン５０１Ｂをマスクにしてパワートランジスタ領域に、一斉にＢ+イオンを加速電圧１４０ｋｅＶで１Ｅ１２〜１Ｅ１３ｃｍ-2程度注入する。ここで、ＥＳＤ保護素子１Ａの製造工程である第２注入工程と、被保護素子１Ｂの製造工程である第３注入工程と、パワートランジスタ素子４の製造工程である第６注入工程とは、同一かつ同時にした注入プロセスである。
【０１５０】
次に、図９（ｄ）に示すように、レジストパターン５０１Ｂを除去する。その後続いて、素子分離酸化膜（ここでは、延長ドレイン上の酸化膜）４０４を形成し（詳細なステップは省略する）、さらに、ドライブインを行実行する。また、その後、第１拡散工程として、Ｐ型Ｓｉ基板１０１を熱処理することにより、ＥＳＤ保護素子１Ａのソースとなる下方には高濃度Ｐ型拡散領域１０３が形成される。また、ＥＳＤ保護素子１Ａのドレインとなる下方には中濃度Ｐ型拡散領域１０２が形成される。また、被保護素子１Ｂの半導体基板表面には内部回路拡散領域である低濃度Ｐ型拡散領域１０４が形成される。さらに、パワートランジスタ素子４のソースとなる下方には第２パワートランジスタ拡散領域である低濃度Ｐ型拡散領域４０３が形成される。つまり、ＥＳＤ保護素子１Ａのソースとなる下方には、中濃度Ｐ型拡散領域１０２ａへの追加イオン注入（第２注入工程）と熱処理（第１拡散工程）とにより高濃度Ｐ型拡散領域１０３が形成されている。
【０１５１】
次に、図１０（ａ）に示すように、Ｐ型Ｓｉ基板１０１の表面全体にゲート酸化膜（ゲート酸化膜および素子分離酸化膜の一部）６０１及びポリシリコンによるゲート電極膜６０２を形成する。その後、その上面にゲート電極形成用のレジストパターン５０１Ｃを形成する。
【０１５２】
次に、図１０（ｂ）に示すように、レジストパターン５０１Ｃをマスクとして、ゲート電極膜６０２とゲート酸化膜６０１とをドライエッチングによりパターンニングする。これにより、ゲート絶縁膜１０５Ａ、１０５Ｂ及び４０５、ならびに、ゲート電極１０６Ａ、１０６Ｂ及び４０６が形成される。上記図１０（ａ）及び図１０（ｂ）に記載された工程が、ＥＳＤ保護素子１Ａの第１ゲート形成工程及び被保護素子１Ｂの第２ゲート形成工程に相当する。ここで、ＥＳＤ保護素子１Ａの製造工程である第１ゲート形成工程と、被保護素子１Ｂの製造工程である第２ゲート形成工程と、パワートランジスタ素子４のゲート形成工程とは、同一かつ同時にした形成プロセスである。
【０１５３】
その後、ＥＳＤ保護素子１Ａ、被保護素子１Ｂ及びパワートランジスタ素子４の各々について、Ｎチャネル素子のソースからドレインとなる領域が開口されたレジストパターン５０１Ｄを形成する。そして、ゲート電極１０６Ａ、１０６Ｂ及び４０６をマスクとしたセルフアラインにより、例えば、Ａｓ+イオンを加速電圧６０ｋｅＶで１Ｅ１５〜１Ｅ１６ｃｍ-2程度注入する。本注入工程が、ＥＳＤ保護素子１Ａの第２拡散工程及び被保護素子１Ｂの第３拡散工程に相当する。これにより、中濃度Ｐ型拡散領域１０２の一部及び高濃度Ｐ型拡散領域１０３の一部に、それぞれＮ型の第１表面拡散領域及び第２表面拡散領域が形成される。また、低濃度Ｐ型拡散領域１０４の一部に、それぞれＮ型の第３表面拡散領域及び第４表面拡散領域が形成される。ここで、ＥＳＤ保護素子１Ａの製造工程である第２拡散工程と、被保護素子１Ｂの製造工程である第３拡散工程とは、同一かつ同時にした拡散プロセスである。
【０１５４】
次に、図１０（ｃ）に示すように、レジストパターン５０１Ｄを除去する。その後、新たにＰチャネル素子のソースからドレインとなる領域（図示しない）及びＰ型Ｓｉ基板１０１へのコンタクト部が開口されたレジストパターン５０１Ｅをマスクとして、例えば、Ｂ+イオンを加速電圧８０ｋｅＶで１Ｅ１５〜１Ｅ１６ｃｍ-2程度注入する。
【０１５５】
次に、図１０（ｄ）に示すように、レジストパターン５０１Ｅを除去する。その後続いて、Ｐ型Ｓｉ基板１０１の表面全体に層間絶縁膜１１０を形成し、層間絶縁膜１１０中に設けたコンタクトホールを介して、ソース電極１１１Ａ、１１１Ｂ及び４１１、ドレイン電極１１２Ａ、１１２Ｂ及び４１２、ならびに基板コンタクト電極１１３Ａ及び１１３Ｂ（ゲート電極は図示しない）を一斉に形成する。
【０１５６】
上述した構成及び製造方法により、Ｐ型中濃度拡散領域及びＰ型高濃度拡散領域への不純物導入量を独立して制御することができ、Ｖｔ１およびＶｈを個別に設定することができる。また、ＥＳＤ保護素子１Ａの形成に必要な製造工程の全てが、被保護素子１Ｂまたはパワートランジスタ素子４の製造工程に含まれるため、新たな工程を追加することなく、所望のＥＳＤ保護素子１Ａを半導体装置に組み込むことができる。
【０１５７】
（実施の形態６）
本発明の実施の形態６に係る半導体装置の製造方法について図１１を参照しながら説明する。図１１は、本発明の実施の形態６に係る半導体装置の製造方法を示す工程断面図である。図１１では、ＥＳＤ保護素子１Ａ及び２Ａ、被保護素子１Ｂ及び２Ｂ、ならびにパワートランジスタ素子４の関連性が分かるように便宜上並べて表記している。なお、詳細説明は本発明に関連する主要部のみとし、常識的に存在する工程の一部は、その説明を省略する。
【０１５８】
本実施の形態では、通常電圧で動作する回路、例えば８Ｖ動作系回路の被保護素子１Ｂと、中電圧で動作する回路、例えば１２Ｖ動作系回路の被保護素子２Ｂを、４００Ｖ〜８００Ｖ程度の耐圧を備えたＩＰＤの製造プロセス中で同時に形成するための方法を示す。なお、ＩＰＤの構造ならびに製造方法の特徴については、実施の形態５で説明しているので、ここでの説明は省略する。
【０１５９】
まず、図１１（ａ）に示すように、第４注入工程として不純物元素濃度が、例えば、１Ｅ１４ｃｍ-3程度のＰ型Ｓｉ基板１０１にパワートランジスタ素子４の延長ドレインとなる低濃度Ｎ型拡散領域４０１を、また、被保護素子２Ｂのドレインとなる低濃度Ｎ型拡散領域２１４を形成する。その後、第１注入工程としてＥＳＤ保護素子１Ａの保護回路領域に、また、第１注入工程としてＥＳＤ保護素子２Ａのソースとなる側が開口されたレジストパターン５０１ＡをマスクにしてＥＳＤ保護素子２Ａの保護回路領域に、また、第５注入工程として低濃度Ｎ型拡散領域４０１の一部を開口したレジストパターン５０１Ａをマスクにしてパワートランジスタ領域に、一斉に、例えばＢ+イオンを加速電圧１１０ｋｅＶで１Ｅ１３〜１Ｅ１４ｃｍ-2程度注入する。ここで、第１注入工程と第５注入工程とは、同一かつ同時にした注入プロセスである。
【０１６０】
次に、図１１（ｂ）に示すように、レジストパターン５０１Ａを除去する。上記Ｂ+イオン注入によって中濃度Ｐ型拡散領域１０２ａ及び２０３ａならびに第１パワートランジスタ拡散領域の前段階である中濃度Ｐ型拡散領域４０２ａが形成されている。
【０１６１】
その後、第２注入工程としてＥＳＤ保護素子１Ａ及び２Ａのソースとなる側が開口されたレジストパターン５０１ＢをマスクにしてＥＳＤ保護素子１Ａ及び２Ａの保護回路領域に、第３注入工程として被保護素子１Ｂの全面に、第３注入工程として被保護素子２Ｂのドレイン側が遮蔽されたレジストパターン５０１Ｂをマスクにして被保護素子２Ｂの被保護回路領域に、及び第６注入工程としてパワートランジスタ素子４のソースとなる側が開口されたレジストパターン５０１Ｂをマスクにしてパワートランジスタ領域に、一斉に、例えばＢ+イオンを加速電圧１４０ｋｅＶで１Ｅ１２〜１Ｅ１３ｃｍ-2程度注入する。ここで、第２注入工程と、第３注入工程と、第６注入工程とは、同一かつ同時にした注入プロセスである。
【０１６２】
次に、図１１（ｃ）に示すように、レジストパターン５０１Ｂを除去する。その後続いて、素子分離酸化膜（ここでは、前記延長ドレイン上の酸化膜）４０４を形成し、さらに、ドライブインを行実行する。また、その後、第１拡散工程として、Ｐ型Ｓｉ基板１０１を熱処理することにより、ＥＳＤ保護素子１Ａのソースとなる下方には高濃度Ｐ型拡散領域１０３が形成される。また、ＥＳＤ保護素子１Ａのドレインとなる下方には中濃度Ｐ型拡散領域１０２が形成される。また、被保護素子１Ｂの半導体基板表面には低濃度Ｐ型拡散領域１０４が形成される。また、ＥＳＤ保護素子１Ａのソースとなる下方には高濃度Ｐ型拡散領域１０３が形成される。また、被保護素子２Ｂの半導体基板表面には低濃度Ｐ型拡散領域２０４が形成される。また、ＥＳＤ保護素子１Ａのソースとなる下方には高濃度Ｐ型拡散領域２０３が形成される。さらに、パワートランジスタ素子４のソースとなる下方には低濃度Ｐ型拡散領域４０３が形成される。つまり、ＥＳＤ保護素子１Ａ及び２Ａのソースとなる下方には、それぞれ中濃度Ｐ型拡散領域１０２ａ及び２０３ａへの追加イオン注入（第２注入工程）と熱処理（第１拡散工程）とにより高濃度Ｐ型拡散領域１０３及び２０３が形成されている。
【０１６３】
続いて、ゲート絶縁膜１０５Ａ、１０５Ｂ、２０５Ａ、２０５Ｂ、４０５と、ゲート電極１０６Ａ、１０６Ｂ、２０６Ａ、２０６Ｂ、４０６を形成する。その後、ＥＳＤ保護素子１Ａ及び２Ａ、被保護素子１Ｂ及び２Ｂならびにパワートランジスタ素子４の各々について、Ｎチャネル素子のソースからドレインとなる領域が開口されたレジストパターン（図示しない）を形成する。そしてこれと、ゲート電極１０６Ａ、１０６Ｂ、２０６Ａ、２０６Ｂ、４０６をマスクとしたセルフアラインにより、Ａｓ+イオンを加速電圧６０ｋｅＶで１Ｅ１５〜１Ｅ１６ｃｍ-2程度注入する。続いて、上記レジストパターンを除去した後、新たにＰチャネル素子のソースからドレインとなる領域およびＰ型基板へのコンタクト部が開口されたレジストパターン（図示しない）をマスクとして、Ｂ+イオンを加速電圧８０ｋｅＶで１Ｅ１５〜１Ｅ１６ｃｍ-2程度注入する。
【０１６４】
次に、図１１（ｄ）に示すように、上記レジストパターンを除去する。その後続いて、Ｐ型Ｓｉ基板１０１の表面全体に層間絶縁膜１１０を形成し、層間絶縁膜１１０中に設けたコンタクトホールを介して、ソース電極１１１Ａ、１１１Ｂ、２１１Ａ、２１１Ｂ及び４１１、ドレイン電極１１２Ａ、１１２Ｂ、２１２Ａ、２１２Ｂ及び４１２、ならびに基板コンタクト電極１１３Ａ、１１３Ｂ、２１３Ａ及び２１３Ｂ（ゲート電極は図示しない）を形成する。
【０１６５】
上述した構成及び製造方法により、動作電圧の異なる内部回路を備えた半導体装置においても、同一の基板上に、それぞれのＶｔ１とＶｈが適正化されたＥＳＤ保護回路を効率的に形成することができる。
【０１６６】
以上、本発明の半導体装置について、実施の形態に基づいて説明してきたが、本発明に係る半導体装置は、上記実施の形態に限定されるものではない。実施の形態１〜６及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜６及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。
【０１６７】
例えば、実施の形態４に係る半導体装置３の構成要素であるＥＳＤ保護素子１Ａを、実施の形態２に係る半導体装置１３の有するＥＳＤ保護素子１３Ａに変更してもよい。
【産業上の利用可能性】
【０１６８】
本発明は、半導体装置のＥＳＤ保護回路に利用可能で、スイッチング電源用半導体装置あるいは、その製造プロセスに於いて有用であり、特に、４００Ｖ〜１０００Ｖ耐圧程度のパワーデバイス製造プロセスでは、Ｐ型拡散層の濃度調節に適した工程を備えているので適用が容易である。
【符号の説明】
【０１６９】
１、２、３、１３    半導体装置
１Ａ、２Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ    ＥＳＤ保護素子
１Ｂ、２Ｂ    被保護素子
１０１    Ｐ型Ｓｉ基板
１０２、１０２ａ、１４２、１５２、２０２、４０２、４０２ａ    中濃度Ｐ型拡散領域
１０３、１４３、１５３、２０３    高濃度Ｐ型拡散領域
１０４、２０４、４０３    低濃度Ｐ型拡散領域
１０５Ａ、１０５Ｂ、２０５Ａ、２０５Ｂ、４０５、９０２    ゲート絶縁膜
１０６Ａ、１０６Ｂ、２０６Ａ、２０６Ｂ、４０６、９０３    ゲート電極
１０７Ａ、１０７Ｂ、２０７Ａ、２０７Ｂ、４０７、９０４Ａ    ソースＮ型拡散領域
１０８Ａ、１０８Ｂ、２０８Ａ、２０８Ｂ、４０８、９０４Ｂ    ドレインＮ型拡散領域
１０９Ａ、１０９Ｂ、２０９Ａ、２０９Ｂ    基板コンタクト用Ｐ型拡散領域
１１０、９０７    層間絶縁膜
１１１Ａ、１１１Ｂ、２１１Ａ、２１１Ｂ、４１１    ソース電極
１１２Ａ、１１２Ｂ、２１２Ａ、２１２Ｂ、４１２    ドレイン電極
１１３Ａ、１１３Ｂ、２１３Ａ、２１３Ｂ    基板コンタクト電極
１６２、１７２、１８２、９０５    Ｐ型拡散領域
２１４、４０１    低濃度Ｎ型拡散領域
４０４    素子分離酸化膜
５０１Ａ、５０１Ｂ、５０１Ｃ、５０１Ｄ、５０１Ｅ    レジストパターン
６０１    ゲート酸化膜
６０２    ゲート電極膜
８０１    パッド
８０２    ＥＳＤ保護回路
８０３    被保護回路
８０４    その他の内部回路
８０５、８０６    ドレイン端子
８０７    放電電流
９０６Ａ、９０６Ｂ    シリサイド層
９０８Ａ    ソースコンタクト配線
９０８Ｂ    ドレインコンタクト配線
【図１】
2010251522.tif 000003
【図２】
2010251522.tif 000004
【図３】
2010251522.tif 000005
【図４】
2010251522.tif 000006
【図５】
2010251522.tif 000007
【図６】
2010251522.tif 000008
【図７】
2010251522.tif 000009
【図８】
2010251522.tif 000010
【図９】
2010251522.tif 000011
【図１０】
2010251522.tif 000012
【図１１】
2010251522.tif 000013
【図１２】
2010251522.tif 000014
【図１３】
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