(57)【要約】【課題】半導体集積回路の回路修正時の変更を最小限度にする。【解決手段】半導体集積回路に適用されるクロックドインバータＣＬＫＩＮＶ１は、ＰｃｈＭＯＳトランジスタＰＭＴ１１、ＰｃｈＭＯＳトランジスタＰＭＴ１２、ＮｃｈＭＯＳトランジスタＮＭＴ１１、及びＮｃｈＭＯＳトランジスタＮＭＴ１２から構成され、３層目配線までのレイヤを用いてセル内の論理が構成され、セル内のセカンドビア（2’nd  Via）の配置を変更することにより、入力の接続先或いは出力の接続先を変更することができる構造となっている。【選択図】図３
2010251468.tif 000002
【特許請求の範囲】
【請求項１】
Ｐｃｈ及びＮｃｈトランジスタから構成され、ｍ（ただし、ｍは２以上）層目配線までのレイヤを用いてセル内の論理が構成され、セル内の前記ｍ層目配線までの内１つのレイヤの配置を変更することにより、入力の接続先或いは出力の接続先を変更することができる論理ゲートセルを具備することを特徴とする半導体集積回路。
【請求項２】
Ｐｃｈ及びＮｃｈトランジスタから構成され、ｍ（ただし、ｍは２以上）層目配線までのレイヤを用いてセル内の論理が構成され、論理動作の異なる複数の論理ゲートセルと、
選択された前記複数の論理ゲートセル内の前記ｍ層目配線までの内１つのレイヤの配置を変更することにより、要求される複数の順序動作のいずれか１つに対応でき、選択された前記複数の論理ゲートセルから構成される順序回路と、
を具備することを特徴とする半導体集積回路。
【請求項３】
前記ｍ層目配線までの内１つのビアレイヤの配置の変更が行われることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
ゲートが複数のフィンガーから構成され、ｍ（ただし、ｍは２以上）層目配線までのレイヤを用いてセル内の接続が完結される基本セルを複数有する第１のトランジスタと、
ゲートが複数のフィンガーから構成され、前記ｍ層目配線までのレイヤを用いてセル内の接続が完結される基本セルを複数有し、前記第１のトランジスタと差動対をなす第２のトランジスタと、
を具備し、前記第１及び第２のトランジスタのフィンガー本数の選択は前記ｍ層目配線までの内１つのビアレイヤの配置の変更により行われることを特徴とする半導体集積回路。
【請求項５】
ゲートが複数のフィンガーから構成され、ｍ（ただし、ｍは２以上）層目配線までのレイヤを用いてセル内の接続が完結される基本セルを複数有する第１のトランジスタと、
ゲートが複数のフィンガーから構成され、前記ｍ層目配線までのレイヤを用いてセル内の接続が完結される基本セルを複数有し、前記第１のトランジスタと相対向して配置される第２のトランジスタと、
を具備し、前記第１及び第２のトランジスタのフィンガー本数の選択は前記ｍ層目配線までの内１つのビアレイヤの配置の変更により行われることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に半導体集積回路のレイアウト設計に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、産業用及び民生用電子機器の小型化に対応するために、多機能化や高集積度化されたＳｏＣ（System  on  a  Chip）、システムＬＳＩなどが多数開発されている。これらの半導体集積回路のマスク作成完了後での回路修正は、論理回路素子の追加や位置の変更、信号配線の追加や変更などにより対応している（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるマスク作成完了後での回路修正では、修正するレイヤ数が少なくとも２層以上必要とし、修正する箇所の数が多くなる。このため、マスクの修正枚数が増大し、マスクコストが増大するという問題点がある。また、マスク作成完了後での回路修正の作業が増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、回路修正時の変更を最小限度にすることができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路は、Ｐｃｈ及びＮｃｈトランジスタから構成され、ｍ（ただし、ｍは２以上）層目配線までのレイヤを用いてセル内の論理が構成され、セル内の前記ｍ層目配線までの内１つのレイヤの配置を変更することにより、入力の接続先或いは出力の接続先を変更することができる論理ゲートセルを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体集積回路は、Ｐｃｈ及びＮｃｈトランジスタから構成され、ｍ（ただし、ｍは２以上）層目配線までのレイヤを用いてセル内の論理が構成され、論理動作の異なる複数の論理ゲートセルと、選択された前記複数の論理ゲートセル内の前記ｍ層目配線までの内１つのレイヤの配置を変更することにより、要求される複数の順序動作のいずれか１つに対応でき、選択された前記複数の論理ゲートセルから構成される順序回路とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、回路修正時の変更を最小限度にすることができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体集積回路に適用される論理ゲートを示す回路図。
【図２】本発明の実施例１に係る論理ゲートセルセル内に配置されるトランジスタを示すレイアウト。
【図３】本発明の実施例１に係る論理ゲートセルを示すレイアウト。
【図４】本発明の実施例２に係る半導体集積回路に適用される自由配線を有する順序回路を示すレイアウト。
【図５】本発明の実施例２に係るリセット機能付きフリップフロップを示す回路図。
【図６】本発明の実施例２に係るリセット機能付きフリップフロップを示すレイアウト。
【図７】本発明の実施例２に係るリセット機能付きフリップフロップの信号径路を示す図。
【図８】本発明の実施例２に係るリセット機能付きフリップフロップの信号径路を示すレイアウト。
【図９】本発明の実施例２に係るリセット機能付きラッチ回路を示す回路図。
【図１０】本発明の実施例２に係るリセット機能付きラッチ回路を示すレイアウト。
【図１１】本発明の実施例２に係るリセット機能付きラッチ回路の信号径路を示す図。
【図１２】本発明の実施例２に係るリセット機能付きラッチ回路の信号径路を示すレイアウト。
【図１３】本発明の実施例２に係るリセット機能付きカウンタを示す回路図。
【図１４】本発明の実施例２に係るリセット機能付きカウンタを示すレイアウト。
【図１５】本発明の実施例２に係るリセット機能付きカウンタの信号径路を示す図。
【図１６】本発明の実施例２に係るリセット機能付きカウンタの信号径路を示すレイアウト。
【図１７】本発明の実施例３に係る半導体集積回路に適用される差動対のトランジスタを示すレイアウト。
【図１８】本発明の実施例４に係る半導体集積回路に適用されるペアー性を考慮した２つのトランジスタを示すレイアウト。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路に適用される論理ゲートを示す回路図、図２は論理ゲートセル内に配置されるトランジスタを示すレイアウト、図３は論理ゲートセルを示すレイアウトである。本実施例では、セカンドビア（2’nd  Via）の変更（追加或いは削除）により、論理ゲートセルの入力接続先或いは出力接続先を選択できる構造となっている。
【００１２】
図１（ａ）に示すように、論理ゲート回路であるクロックドインバータＣＬＫＩＮＶ１は、複数の入力信号線の中から１つの入力信号線が選択され、選択された入力信号線を介して入力信号Ｓｉｎが入力される。クロックドインバータＣＬＫＩＮＶ１は、複数の出力信号線の中から１つの出力信号線が選択され、選択された出力信号線を介して出力信号が出力される。また、入力信号としての制御信号Φ及びΦ／も選択された入力信号線を介して入力される。
【００１３】
ここで、信号線の選択は、１つのレイヤの配置の変更（追加或いは削除）により行われる。この１つのレイヤとしては、例えばセカンドビア（2’nd  Via）などが用いられる。クロックドインバータの他に、図示しないＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥｘＯＲ回路、ＮＯＴ回路（インバータ）などの論理ゲート回路でも同様に信号線の選択が適宜行われる。
【００１４】
図１（ｂ）に示すように、論理ゲート回路であるクロックドインバータＣＬＫＩＮＶ１には、ＰｃｈＭＯＳトランジスタＰＭＴ１１、ＰｃｈＭＯＳトランジスタＰＭＴ１２、ＮｃｈＭＯＳトランジスタＮＭＴ１１、及びＮｃｈＭＯＳトランジスタＮＭＴ１２が設けられる。
【００１５】
ＰｃｈＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源ＶＣＣに接続され、ゲートに制御信号Φが入力される。ＰｃｈＭＯＳトランジスタＰＭＴ１２は、ソースがＰｃｈＭＯＳトランジスタＰＭＴ１１のドレインに接続され、ゲートに選択された信号線を介して入力信号Ｓｉｎが入力される。ＮｃｈＭＯＳトランジスタＮＭＴ１１は、ドレインがＰｃｈＭＯＳトランジスタＰＭＴ１２のドレインに接続され、ゲートに選択された信号線を介して入力信号Ｓｉｎが入力される。
【００１６】
ＰｃｈＭＯＳトランジスタＰＭＴ１２とＮｃｈＭＯＳトランジスタＮＭＴ１１は、インバータを構成し、ＰｃｈＭＯＳトランジスタＰＭＴ１２のドレイン及びＮｃｈＭＯＳトランジスタＮＭＴ１１のドレイン側から、選択された信号線を介して出力信号Ｓｏｕｔが出力される。
【００１７】
ＮｃｈＭＯＳトランジスタＮＭＴ１２は、ドレインがＮｃｈＭＯＳトランジスタＮＭＴ１１のソースに接続され、ゲートに制御信号Φとは逆位相の制御信号Φ／が入力され、ソースが低電位側電源ＶＳＳに接続される。制御信号Φと制御信号Φ／は、クロック信号である。
【００１８】
図２に示すように、クロックドインバータＣＬＫＩＮＶ１は、セルの下部にＰウエル領域が設けられ、セルの上部にＮウエル領域が設けられる。Ｐウエル領域の下端には低電位側電源ＶＳＳが設けられ、Ｐウエル領域の中央部に２つのトランジスタ（ＮｃｈＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２）が設けられる。ＮｃｈＭＯＳトランジスタＮＭＴ１１及びＮＭＴ１２は、素子形成領域である同一のＳＤＧ領域に設けられる。Ｎウエル領域の上端には高電位側電源ＶＣＣが設けられ、Ｎウエル領域の中央部に２つのトランジスタ（ＰｃｈＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２）が設けられる。ＰｃｈＭＯＳトランジスタＰＭＴ１１及びＰＭＴ１２は、素子形成領域である同一のＳＤＧ領域に設けられる。
【００１９】
クロックドインバータＣＬＫＩＮＶ１は、セル内の論理は３層目配線（3’rd  Metal）までのレイヤで構成され、セカンドビア（2’nd  Via）の変更（追加或いは削除）により入力接続先或いは出力接続先が選択される。
【００２０】
図３に示すように、クロックドインバータＣＬＫＩＮＶ１では、入力信号Ｓｉｎが図中の左側の３層目配線（3’rd  Metal）と入力信号対応配線である図中の上から４番目の２層目配線（2’nd  Metal）上のセカンドビア（2’nd  Via）を介して入力される。
【００２１】
制御信号Φは、入力信号対応配線である図中の上から２番目の２層目配線（2’nd  Metal）下のファーストビア（1’st  Via）を介してＰｃｈＭＯＳトランジスタＰＭＴ１１のゲートに入力される。制御信号Φ／は、入力信号対応配線である図中の上から３番目の２層目配線（2’nd  Metal）下のファーストビア（1’st  Via）を介してＮｃｈＭＯＳトランジスタＮＭＴ１２のゲートに入力される。
【００２２】
クロックドインバータＣＬＫＩＮＶ１では、出力信号Ｓｏｕｔが図中の右側の３層目配線（3’rd  Metal）と自由配線である図中の上から４番目の２層目配線（2’nd  Metal）上のセカンドビア（2’nd  Via）を介して４番目の２層目配線（2’nd  Metal）から出力され、出力信号Ｓｏｕｔが図中の右側の３層目配線（3’rd  Metal）と自由配線である図中の上から７番目の２層目配線（2’nd  Metal）上のセカンドビア（2’nd  Via）を介して７番目の２層目配線（2’nd  Metal）から出力される。
【００２３】
つまり、入力信号Ｓｉｎと出力信号Ｓｏｕｔの信号線の接続先は、２層目配線（2’nd  Metal）上に設けられる３ケ所のセカンドビア（2’nd  Via）の配置場所により適宜選択される。
【００２４】
上述したように、本実施例の半導体集積回路では、ＰｃｈＭＯＳトランジスタＰＭＴ１１、ＰｃｈＭＯＳトランジスタＰＭＴ１２、ＮｃｈＭＯＳトランジスタＮＭＴ１１、及びＮｃｈＭＯＳトランジスタＮＭＴ１２から構成されるクロックドインバータＣＬＫＩＮＶ１が設けられる、クロックドインバータＣＬＫＩＮＶ１は半導体集積回路に適用され、３層目配線までのレイヤを用いてセル内の論理が構成され、セル内のセカンドビア（2’nd  Via）の配置を変更することにより、入力の接続先或いは出力の接続先を変更することができる構造となっている。
【００２５】
このため、半導体集積回路のマスク作成完了後での回路修正時の変更を１つのレイヤだけで対応することができる。したがって、修正する箇所やマスクの修正枚数を最小限度にすることができ、回路修正時のマスクコストを大幅に低減でき、回路修正の作業を大幅に削減することができる。
【００２６】
なお、本実施例では、セカンドビア（2’nd  Via）で入力信号線及び出力信号線の接続先を選択しているが、ファーストビア（1’st  Via）或いはサードビア（3’rd  Via）などを用いて入力信号線及び出力信号線の接続先を選択してもよい。また、２層目配線（2’nd  Metal）以上の１つの配線の変更を用いて入力信号線及び出力信号線の接続先を選択してもよい。
【実施例２】
【００２７】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図４は半導体集積回路に適用される自由配線を有する順序回路を示すレイアウト、図５はリセット機能付きフリップフロップを示す回路図、図６はリセット機能付きフリップフロップを示すレイアウト、図７はリセット機能付きフリップフロップの信号径路を示す図、図８はリセット機能付きフリップフロップの信号径路を示すレイアウト、図９はリセット機能付きラッチ回路を示す回路図、図１０はリセット機能付きラッチ回路を示すレイアウト、図１１はリセット機能付きラッチ回路の信号径路を示す図、図１２はリセット機能付きラッチ回路の信号径路を示すレイアウト、図１３はリセット機能付きカウンタを示す回路図、図１４はリセット機能付きカウンタを示すレイアウト、図１５はリセット機能付きカウンタの信号径路を示す図、図１６はリセット機能付きカウンタの信号径路を示すレイアウトである。本実施例では、セカンドビア（2’nd  Via）の変更（追加或いは削除）により、複数の論理ゲートから構成される順序回路の仕様（回路構成や動作など）を変更できる構造となっている。
【００２８】
図４に示すように、半導体集積回路に適用される順序回路では、複数の論理ゲート回路から構成される。自由配線を有する順序回路を構成する複数の論理ゲート回路は、３層目配線（3’rd  Metal）までのレイヤのデータからそれぞれ構成され、セカンドビア（2’nd  Via）のレイヤ（図中に表示せず）の配置の変更（追加或いは削除）と自由配線により、仕様の異なる複数の順序回路が形成できる構造となっている。
【００２９】
順序回路は、4つのクロックドインバータＣＬＫＩＮＶ１１乃至１４と、２入力ＮＯＲ回路ＮＯＲ１と、２入力ＮＯＲ回路ＮＯＲ２から構成される。クロックドインバータＣＬＫＩＮＶ１１は、図中の左側に配置される。クロックドインバータＣＬＫＩＮＶ１２は、クロックドインバータＣＬＫＩＮＶ１１の右側に配置される。２入力ＮＯＲ回路ＮＯＲ１は、クロックドインバータＣＬＫＩＮＶ１２の右側に配置される。クロックドインバータＣＬＫＩＮＶ１３は、２入力ＮＯＲ回路ＮＯＲ１の右側に配置される。クロックドインバータＣＬＫＩＮＶ１４は、クロックドインバータＣＬＫＩＮＶ１３の右側に配置される。２入力ＮＯＲ回路ＮＯＲ２は、クロックドインバータＣＬＫＩＮＶ１４の右側に配置される。２入力ＮＯＲ回路ＮＯＲ２は、図中の右側に配置される。
【００３０】
高電位側電源ＶＣＣは、１層目配線（1’st  Metal）から構成され、クロックドインバータＣＬＫＩＮＶ１１乃至１４、２入力ＮＯＲ回路ＮＯＲ１、及び２入力ＮＯＲ回路ＮＯＲ２の図中の上部に配置される。低電位側電源ＶＳＳは、１層目配線（1’st  Metal）から構成され、クロックドインバータＣＬＫＩＮＶ１１乃至１４、２入力ＮＯＲ回路ＮＯＲ１、及び２入力ＮＯＲ回路ＮＯＲ２の図中の下部に配置される。
【００３１】
ここでは、セカンドビア（2’nd  Via）のレイヤの配置の変更（追加或いは削除）により、例えば自由配線を有するリセット機能付きフリップフロップ、自由配線を有する２つのリセット機能付きラッチ回路、及び自由配線を有するリセット機能付きカウンタが形成される。つまり、マスク作成完了後に、例えば設計仕様（ＥＣＯ  Engineering  Change  Order）の変更が発生した場合、回路仕様の変更（回路構成の変更、入力信号の接続先の変更、出力信号の接続先の変更など）を１つのレイヤ（ここでは、セカンドビア（2’nd  Via））の変更のみで迅速に対応することができる構造となっている。
【００３２】
図５に示すように、リセット機能付きフリップフロップＲＦＦ１には、クロックドインバータＣＬＫＩＮＶ１１乃至１４、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ２、Ｄポート、Ｑポート、及びＲポートが設けられ、クロック信号ＣＬＫが入力される。
【００３３】
クロックドインバータＣＬＫＩＮＶ１１は、Ｄポートから入力信号Ｓｉｎが入力され、クロック信号ＣＬＫである制御信号Φがローレベル及び制御信号Φの逆位相の制御信号Φ／（ＣＬＫ／）がハイレベルのときに、反転した信号を出力する。２入力ＮＯＲ回路ＮＯＲ１は、Ｒポートから出力されるリセット信号ＳｒｅｓｅｔとクロックドインバータＣＬＫＩＮＶ１１の出力信号とが入力され、論理演算した信号を出力する。クロックドインバータＣＬＫＩＮＶ１２は、２入力ＮＯＲ回路ＮＯＲ１の出力信号が入力され、制御信号Φ／がローレベル及び制御信号Φがハイレベルのときに、２入力ＮＯＲ回路ＮＯＲ１の出力信号を反転した信号を２入力ＮＯＲ回路ＮＯＲ１の入力側に出力する。
【００３４】
クロックドインバータＣＬＫＩＮＶ１３は、２入力ＮＯＲ回路ＮＯＲ１の出力信号が入力され、制御信号Φ／がローレベル及び制御信号Φがハイレベルのときに、反転した信号を出力する。２入力ＮＯＲ回路ＮＯＲ２は、Ｒポートから出力されるリセット信号ＳｒｅｓｅｔとクロックドインバータＣＬＫＩＮＶ１３の出力信号とが入力され、論理演算した信号をＱポートに出力信号Ｓｏｕｔとして出力する。クロックドインバータＣＬＫＩＮＶ１４は、２入力ＮＯＲ回路ＮＯＲ２の出力信号が入力され、制御信号Φのローレベル及び制御信号Φ／のハイレベルのときに、反転した信号を２入力ＮＯＲ回路ＮＯＲ２の入力側に出力する。
【００３５】
図６に示すように、自由配線を有するリセット機能付きフリップフロップＲＦＦ１には、丸型の破線で示すセカンドビア（2’nd  Via）が２１ケ所設けられる。リセット機能付きフリップフロップＲＦＦ１のクロックドインバータＣＬＫＩＮＶ１１には、セカンドビア（2’nd  Via）が３ケ所設けられる。具体的には、丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が１ケ所設けられ、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。リセット機能付きフリップフロップＲＦＦ１の入力信号Ｓｉｎは、左側の３層目配線（3’rd  Metal）の上部から入力される（Ｄポート）。
【００３６】
クロックドインバータＣＬＫＩＮＶ１２には、セカンドビア（2’nd  Via）が２ケ所設けられる。丸型の破線で示すように、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００３７】
２入力ＮＯＲ回路ＮＯＲ１には、セカンドビア（2’nd  Via）が５ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所（上部のリセット信号線上と中央部）設けられ、中央部の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が３ケ所設けられる。リセット機能付きフリップフロップＲＦＦ１のリセット信号Ｓｒｅｓｅｔは、セカンドビア（2’nd  Via）を介して左側の３層目配線（3’rd  Metal）の上部から入力される（Ｒポート）。
【００３８】
クロックドインバータＣＬＫＩＮＶ１３には、セカンドビア（2’nd  Via）が４ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられ、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００３９】
クロックドインバータＣＬＫＩＮＶ１４には、セカンドビア（2’nd  Via）が２ケ所設けられる。丸型の破線で示すように、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００４０】
２入力ＮＯＲ回路ＮＯＲ２には、セカンドビア（2’nd  Via）が５ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所（上部のリセット信号線上と中央部）設けられ、中央部の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が３ケ所設けられる。リセット機能付きフリップフロップＲＦＦ１のリセット信号Ｓｒｅｓｅｔは、セカンドビア（2’nd  Via）を介して左側の３層目配線（3’rd  Metal）の上部から入力される（Ｒポート）。リセット機能付きフリップフロップＲＦＦ１の出力信号Ｓｏｕｔは、図中の上から５番目の２層目配線（2’nd  Metal）から出力される（Qポート）。
【００４１】
図７及び図８に示すように、自由配線を有するリセット機能付きフリップフロップＲＦＦ１では、セカンドビア（2’nd  Via）の配置により、ＤポートとクロックドインバータＣＬＫＩＮＶ１１が接続され（信号の流れＲＴ１）、２入力ＮＯＲ回路ＮＯＲ１とクロックドインバータＣＬＫＩＮＶ１３が接続され（信号の流れＲＴ３）、２入力ＮＯＲ回路ＮＯＲ２とＱポートが接続され（信号の流れＲＴ６）、Ｄポートから入力される信号が信号処理されてＱポートから出力される。
【００４２】
図９に示すように、リセット機能付きラッチ回路ＬＡＴＣＨ１には、クロックドインバータＣＬＫＩＮＶ１１、クロックドインバータＣＬＫＩＮＶ１２、２入力ＮＯＲ回路ＮＯＲ１、Ｄ１ポート、Ｑ１ポート、及びＲポートが設けられ、クロック信号ＣＬＫが入力される。リセット機能付きラッチ回路ＬＡＴＣＨ２には、クロックドインバータＣＬＫＩＮＶ１３、クロックドインバータＣＬＫＩＮＶ１４、２入力ＮＯＲ回路ＮＯＲ２、Ｄ２ポート、Ｑ２ポート、及びＲポートが設けられ、クロック信号ＣＬＫが入力される。
【００４３】
クロックドインバータＣＬＫＩＮＶ１１は、Ｄ１ポートから第１の入力信号が入力され、クロック信号ＣＬＫである制御信号Φがローレベル及び制御信号Φの逆位相の制御信号Φ／（ＣＬＫ／）がハイレベルのときに、反転した信号を出力する。２入力ＮＯＲ回路ＮＯＲ１は、Ｒポートから出力されるリセット信号ＳｒｅｓｅｔとクロックドインバータＣＬＫＩＮＶ１１の出力信号とが入力され、論理演算した信号を第１の出力信号としてＱ１ポートから出力する。クロックドインバータＣＬＫＩＮＶ１２は、２入力ＮＯＲ回路ＮＯＲ１の出力信号が入力され、制御信号Φ／がローレベル及び制御信号Φがハイレベルのときに、２入力ＮＯＲ回路ＮＯＲ１の出力信号を反転した信号を２入力ＮＯＲ回路ＮＯＲ１の入力側に出力する。
【００４４】
クロックドインバータＣＬＫＩＮＶ１３は、Ｄ２ポートから第２の入力信号が入力され、制御信号Φ／がローレベル及び制御信号Φがハイレベルのときに、反転した信号を出力する。２入力ＮＯＲ回路ＮＯＲ２は、Ｒポートから出力されるリセット信号ＳｒｅｓｅｔとクロックドインバータＣＬＫＩＮＶ１３の出力信号がと入力され、論理演算した信号をＱ２ポートに第２の出力信号として出力する。クロックドインバータＣＬＫＩＮＶ１４は、２入力ＮＯＲ回路ＮＯＲ２の出力信号が入力され、制御信号Φのローレベル及び制御信号Φ／のハイレベルのときに、反転した信号を２入力ＮＯＲ回路ＮＯＲ２の入力側に出力する。
【００４５】
図１０に示すように、自由配線を有するリセット機能付きラッチ回路ＬＡＴＣＨ１及びＬＡＴＣＨ２には、丸型の破線で示すセカンドビア（2’nd  Via）が２０ケ所設けられる。リセット機能付きラッチ回路ＬＡＴＣＨ１のクロックドインバータＣＬＫＩＮＶ１１には、セカンドビア（2’nd  Via）が３ケ所設けられる。具体的には、丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が１ケ所設けられ、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。リセット機能付きラッチ回路ＬＡＴＣＨ１の第１の入力信号は、左側の３層目配線（3’rd  Metal）の上部から入力される（Ｄ１ポート）。
【００４６】
クロックドインバータＣＬＫＩＮＶ１２には、セカンドビア（2’nd  Via）が２ケ所設けられる。丸型の破線で示すように、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００４７】
２入力ＮＯＲ回路ＮＯＲ１には、セカンドビア（2’nd  Via）が５ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所（上部のリセット信号線上と中央部）設けられ、中央部の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が３ケ所設けられる。リセット機能付きラッチ回路ＬＡＴＣＨ１のリセット信号Ｓｒｅｓｅｔは、セカンドビア（2’nd  Via）を介して左側の３層目配線（3’rd  Metal）の上部から入力される（Ｒポート）。２入力ＮＯＲ回路ＮＯＲ１から出力される第１の出力信号は、図中の上から１３番目の２層目配線（2’nd  Metal）から出力される（Ｑ１ポート）。
【００４８】
リセット機能付きラッチ回路ＬＡＴＣＨ２のクロックドインバータＣＬＫＩＮＶ１３には、セカンドビア（2’nd  Via）が３ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が１ケ所設けられ、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００４９】
クロックドインバータＣＬＫＩＮＶ１４には、セカンドビア（2’nd  Via）が２ケ所設けられる。丸型の破線で示すように、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００５０】
２入力ＮＯＲ回路ＮＯＲ２には、セカンドビア（2’nd  Via）が５ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所（上部のリセット信号線上と中央部）設けられ、中央部の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が３ケ所設けられる。リセット機能付きラッチ回路ＬＡＴＣＨ２のリセット信号Ｓｒｅｓｅｔは、セカンドビア（2’nd  Via）を介して左側の３層目配線（3’rd  Metal）の上部から入力される（Ｒポート）。２入力ＮＯＲ回路ＮＯＲ２から出力される第２の出力信号は、図中の上から５番目の２層目配線（2’nd  Metal）から出力される（Ｑ２ポート）。
【００５１】
図１１及び図１２に示すように、自由配線を有するリセット機能付きラッチ回路ＬＡＴＣＨ１では、セカンドビア（2’nd  Via）の配置により、Ｄ１ポートとクロックドインバータＣＬＫＩＮＶ１１が接続され（信号の流れＲＴ１ａ）、２入力ＮＯＲ回路ＮＯＲ１とＱ１ポートが接続され（信号の流れＲＴ３ａ）、Ｄ１ポートから入力される信号が信号処理されてＱ１ポートから出力される。
【００５２】
自由配線を有するリセット機能付きラッチ回路ＬＡＴＣＨ２では、セカンドビア（2’nd  Via）の配置により、Ｄ２ポートとクロックドインバータＣＬＫＩＮＶ１３が接続され（信号の流れＲＴ４ａ）、２入力ＮＯＲ回路ＮＯＲ２とＱ２ポートが接続され（信号の流れＲＴ６ａ）、Ｄ２ポートから入力される信号が信号処理されてＱ２ポートから出力される。
【００５３】
図１３に示すように、リセット機能付きカウンタＣＮＴＥＲ１には、クロックドインバータＣＬＫＩＮＶ１１乃至１４、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ２、Ｑポート、及びＲポートが設けられ、クロック信号ＣＬＫが入力される。
【００５４】
クロックドインバータＣＬＫＩＮＶ１１は、２入力ＮＯＲ回路ＮＯＲ２から出力される信号が帰還入力され、クロック信号ＣＬＫである制御信号Φがローレベル及び制御信号Φの逆位相の制御信号Φ／（ＣＬＫ／）がハイレベルのときに、反転した信号を出力する。なお、クロックドインバータＣＬＫＩＮＶ１２乃至１４、２入力ＮＯＲ回路ＮＯＲ１、及び２入力ＮＯＲ回路ＮＯＲ２は、図５に示すリセット機能付きフリップフロップＲＦＦ１と同様な構成なので説明を省略する。
【００５５】
図１４に示すように、自由配線を有するリセット機能付きカウンタＣＮＴＥＲ１には、丸型の破線で示すセカンドビア（2’nd  Via）が２２ケ所設けられる。カウンタＣＮＴＥＲ１のクロックドインバータＣＬＫＩＮＶ１１には、セカンドビア（2’nd  Via）が４ケ所設けられる。具体的には、丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられ、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００５６】
クロックドインバータＣＬＫＩＮＶ１２には、セカンドビア（2’nd  Via）が２ケ所設けられる。丸型の破線で示すように、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００５７】
２入力ＮＯＲ回路ＮＯＲ１には、セカンドビア（2’nd  Via）が５ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所（上部のリセット信号線上と中央部）設けられ、中央部の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が３ケ所設けられる。カウンタＣＮＴＥＲ１のリセット信号Ｓｒｅｓｅｔは、セカンドビア（2’nd  Via）を介して左側の３層目配線（3’rd  Metal）の上部から入力される（Ｒポート）。
【００５８】
クロックドインバータＣＬＫＩＮＶ１３には、セカンドビア（2’nd  Via）が４ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられ、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００５９】
クロックドインバータＣＬＫＩＮＶ１４には、セカンドビア（2’nd  Via）が２ケ所設けられる。具体的には、丸型の破線で示すように、右側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所設けられる。
【００６０】
２入力ＮＯＲ回路ＮＯＲ２には、セカンドビア（2’nd  Via）が５ケ所設けられる。丸型の破線で示すように、左側の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が２ケ所（上部のリセット信号線上と中央部）設けられ、中央部の３層目配線（3’rd  Metal）直下にセカンドビア（2’nd  Via）が３ケ所設けられる。カウンタＣＮＴＥＲ１のリセット信号Ｓｒｅｓｅｔは、セカンドビア（2’nd  Via）を介して左側の３層目配線（3’rd  Metal）の上部から入力される（Ｒポート）。カウンタＣＮＴＥＲ１の出力信号Ｓｏｕｔは、図中の上から５番目の２層目配線（2’nd  Metal）から出力される（Qポート）。
【００６１】
図１５及び図１６に示すように、自由配線を有するリセット機能付きカウンタＣＮＴＥＲ１では、セカンドビア（2’nd  Via）の配置により、２入力ＮＯＲ回路ＮＯＲ１とクロックドインバータＣＬＫＩＮＶ１３が接続され（信号の流れＲＴ３ｂ）、２入力ＮＯＲ回路ＮＯＲ２とＱポートが接続され（信号の流れＲＴ６ｂ）、２入力ＮＯＲ回路ＮＯＲ２の出力側とクロックドインバータＣＬＫＩＮＶ１１の入力側が接続され（信号の流れＲＴ７ｂ）、Ｑポートからカウント信号が出力される。
【００６２】
上述したように、本実施例の半導体集積回路では、クロックドインバータＣＬＫＩＮＶ１１乃至１４、２入力ＮＯＲ回路ＮＯＲ１、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。クロックドインバータＣＬＫＩＮＶ１１乃至１４、２入力ＮＯＲ回路ＮＯＲ１、及び２入力ＮＯＲ回路ＮＯＲ２は、半導体集積回路の順序回路を構成し、３層目配線までのレイヤを用いてセル内の論理が構成され、セル内のセカンドビア（2’nd  Via）の配置を変更することにより、複数の順序回路の内１つが選択できる構造となっている。
【００６３】
このため、半導体集積回路のマスク作成完了後での回路修正時の変更を１つのレイヤだけで対応することができる。したがって、修正する箇所やマスクの修正枚数を最小限度にすることができ、回路修正時のマスクコストを大幅に低減でき、回路修正の作業を大幅に削減することができる。
【００６４】
本実施例では、セカンドビア（2’nd  Via）の配置の変更（追加或いは削除）により順序回路の回路構成を変更しているが、セカンドビア（2’nd  Via）の配置の変更（追加或いは削除）により順序回路の入力接続先或いは出力接続先を変更させてもよい。
【実施例３】
【００６５】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図１７は半導体集積回路に適用される差動対のトランジスタを示すレイアウトである。本実施例では、セカンドビア（2’nd  Via）の追加或いは削除により、差動対のトランジスタのペアー性を変更できる構造となっている。
【００６６】
図１７に示すように、半導体集積回路のアナログ部には、ＮｃｈＭＯＳトランジスタＮＭＴ１とＮｃｈＭＯＳトランジスタＮＭＴ２が設けられる。ＮｃｈＭＯＳトランジスタＮＭＴ１とＮｃｈＭＯＳトランジスタＮＭＴ２は差動対をなす。
【００６７】
ＮｃｈＭＯＳトランジスタＮＭＴ１は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力信号ＳｉｎＡが入力され、ソースがＮｃｈＭＯＳトランジスタＮＭＴ２のソースに接続され、出力信号Ｓｏｕｔをソースから出力する。ＮｃｈＭＯＳトランジスタＮＭＴ１は、基本セルＣＥＬＬ１ａと基本セルＣＥＬＬ１ｂから構成される。
【００６８】
ＮｃｈＭＯＳトランジスタＮＭＴ２は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力信号ＳｉｎＢが入力され、ソースがＮｃｈＭＯＳトランジスタＮＭＴ１のソースに接続され、出力信号Ｓｏｕｔをソースから出力する。ＮｃｈＭＯＳトランジスタＮＭＴ２は、基本セルＣＥＬＬ２ａと基本セルＣＥＬＬ２ｂから構成される。
【００６９】
基本セルＣＥＬＬ１ａ及び基本セルＣＥＬＬ１ｂと、基本セルＣＥＬＬ２ａ及び基本セルＣＥＬＬ２ｂとは、たすきがけ構造を有する。基本セルＣＥＬＬ１ａ、基本セルＣＥＬＬ１ｂ、基本セルＣＥＬＬ２ａ、基本セルＣＥＬＬ２ｂは、それぞれ２フィンガー構造である。
【００７０】
基本セルＣＥＬＬ１ａは、図中の左上部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。基本セルＣＥＬＬ１ｂは、図中の左下部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。基本セルＣＥＬＬ２ａは、図中の右上部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。基本セルＣＥＬＬ２ｂは、図中の左下部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。
【００７１】
基本セルＣＥＬＬ１ａ、基本セルＣＥＬＬ１ｂ、基本セルＣＥＬＬ２ａ、基本セルＣＥＬＬ２ｂは、３層目配線（3’rd  Metal）までのレイヤから構成され、セカンドビア（2’nd  Via）を変更（追加或いは削除）することにより差動対をなすＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のフィンガー本数を変更することができる構造となっている。
【００７２】
つまり、２層目配線（2’nd  Metal）の出力信号線ＳｏｕｔＡ１乃至Ａ４、２層目配線（2’nd  Metal）の出力信号ＳｏｕｔＢ１乃至Ｂ４上に設けられるセカンドビア（2’nd  Via）を変更（追加或いは削除）することにより、差動対をなすＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２に要求されるペアー性などの特性に応じて、出力信号線ＳｏｕｔＡ１乃至Ａ４、出力信号ＳｏｕｔＢ１乃至Ｂ４が選択される構造となっている。
【００７３】
上述したように、本実施例の半導体集積回路では、ＮｃｈＭＯＳトランジスタＮＭＴ１とＮｃｈＭＯＳトランジスタＮＭＴ１とは差動対をなすＮｃｈＭＯＳトランジスタＮＭＴ２が設けられる。ＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、半導体集積回路のアナログ部に適用される。ＮｃｈＭＯＳトランジスタＮＭＴ１は基本セルＣＥＬＬ１ａ及びＣＥＬＬ１ｂから構成され、ＮｃｈＭＯＳトランジスタＮＭＴ２は基本セルＣＥＬＬ２ａ及びＣＥＬＬ２ｂから構成され、２フィンガー構造を有する。基本セルＣＥＬＬ１ａ及びＣＥＬＬ１ｂと、基本セルＣＥＬＬ２ａ及びＣＥＬＬ２ｂとはたすきがけ構造を有する。ＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、３層目配線までのレイヤを用いてセル内の接続が完結され、セル内のセカンドビア（2’nd  Via）の配置を変更することにより、フィンガー本数を選択できる構造となっている。
【００７４】
このため、半導体集積回路のマスク作成完了後での要求特性修正時の変更を１つのレイヤだけで対応することができる。したがって、修正する箇所やマスクの修正枚数を最小限度にすることができ、要求特性修正時のマスクコストを大幅に低減でき、要求特性修正の作業を大幅に削減することができる。
【００７５】
なお、本実施例では、基本セルを２フィンガー構成にしているがｎフィンガー（ただし、ｎは３以上）構成にしてもよい。
【実施例４】
【００７６】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図１８は半導体集積回路信に適用されるペアー性を考慮した２つのトランジスタを示すレイアウトである。本実施例では、セカンドビア（2’nd  Via）の追加或いは削除により、対向する２つのトランジスタのペアー性を変更できる構造となっている。
【００７７】
図１８に示すように、半導体集積回路のアナログ部には、ＮｃｈＭＯＳトランジスタＮＭＴ１とＮｃｈＭＯＳトランジスタＮＭＴ２が設けられる。ＮｃｈＭＯＳトランジスタＮＭＴ１とＮｃｈＭＯＳトランジスタＮＭＴ２は相対向して配置される。
【００７８】
ＮｃｈＭＯＳトランジスタＮＭＴ１は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力信号ＳｉｎＡが入力され、ソース側から出力信号ＳｏｕｔＡ出力する。ＮｃｈＭＯＳトランジスタＮＭＴ１は、基本セルＣＥＬＬ１１ａと基本セルＣＥＬＬ１１ｂから構成される。
【００７９】
ＮｃｈＭＯＳトランジスタＮＭＴ２は、ドレインが高電位側電源ＶＣＣに接続され、ゲートに入力信号ＳｉｎＢが入力され、ソース側から出力信号ＳｏｕｔＢを出力する。ＮｃｈＭＯＳトランジスタＮＭＴ２は、基本セルＣＥＬＬ１２ａと基本セルＣＥＬＬ１２ｂから構成される。
【００８０】
基本セルＣＥＬＬ１１ａ及び基本セルＣＥＬＬ１１ｂと、基本セルＣＥＬＬ１２ａ及び基本セルＣＥＬＬ１２ｂとは、他隙がけ構造となっている。基本セルＣＥＬＬ１１ａ、基本セルＣＥＬＬ１１ｂ、基本セルＣＥＬＬ１２ａ、基本セルＣＥＬＬ１２ｂは、それぞれ２フィンガー構造である。
【００８１】
基本セルＣＥＬＬ１１ａは、図中の左上部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。基本セルＣＥＬＬ１１ｂは、図中の左下部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。基本セルＣＥＬＬ１２ａは、図中の右上部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。基本セルＣＥＬＬ１２ｂは、図中の左下部に配置され、左右にファーストビア（1’st  Via）が設けられ、中央部にセカンドビア（2’nd  Via）が設けられる。
【００８２】
基本セルＣＥＬＬ１１ａ、基本セルＣＥＬＬ１１ｂ、基本セルＣＥＬＬ１２ａ、基本セルＣＥＬＬ１２ｂは、３層目配線（3’rd  Metal）までのレイヤから構成され、セカンドビア（2’nd  Via）を変更（追加或いは削除）することにより相対向するＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のフィンガー本数を変更することができる構造となっている。
【００８３】
つまり、２層目配線（2’nd  Metal）の出力信号線ＳｏｕｔＡ１乃至Ａ４、２層目配線（2’nd  Metal）の出力信号ＳｏｕｔＢ１乃至Ｂ４上に設けられるセカンドビア（2’nd  Via）を変更（追加或いは削除）することにより、相対向するＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２に要求されるペアー性などの特性に応じて、出力信号線ＳｏｕｔＡ１乃至Ａ４、出力信号ＳｏｕｔＢ１乃至Ｂ４が選択される構造となっている。
【００８４】
上述したように、本実施例の半導体集積回路では、ＮｃｈＭＯＳトランジスタＮＭＴ１と、ＮｃｈＭＯＳトランジスタＮＭＴ１と相対向して配置されるＮｃｈＭＯＳトランジスタＮＭＴ２が設けられる。ＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、半導体集積回路のアナログ部に適用される。ＮｃｈＭＯＳトランジスタＮＭＴ１は基本セルＣＥＬＬ１１ａ及びＣＥＬＬ１１ｂから構成され、ＮｃｈＭＯＳトランジスタＮＭＴ２は基本セルＣＥＬＬ１２ａ及びＣＥＬＬ１２ｂから構成され、２フィンガー構造を有する。基本セルＣＥＬＬ１１ａ及びＣＥＬＬ１１ｂと、基本セルＣＥＬＬ１２ａ及びＣＥＬＬ１２ｂとはたすきがけ構造を有する。ＮｃｈＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は、３層目配線までのレイヤを用いてセル内の接続が完結され、セル内のセカンドビア（2’nd  Via）の配置を変更することにより、フィンガー本数を選択できる構造となっている。
【００８５】
このため、半導体集積回路のマスク作成完了後での要求特性修正時の変更を１つのレイヤだけで対応することができる。したがって、修正する箇所やマスクの修正枚数を最小限度にすることができ、要求特性修正時のマスクコストを大幅に低減でき、要求特性修正の作業を大幅に削減することができる。
【００８６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【符号の説明】
【００８７】
ＣＥＬＬ１ａ、ＣＥＬＬ１ｂ、ＣＥＬＬ２ａ、ＣＥＬＬ２ｂ、ＣＥＬＬ１１ａ、ＣＥＬＬ１１ｂ、ＣＥＬＬ１２ａ、ＣＥＬＬ１２ｂ  基本セル
ＣＬＫ  クロック信号
ＣＬＫＩＮＶ、ＣＬＫＩＮＶ１、ＣＬＫＩＮＶ１１〜１４  クロックドインバータ
ＣＮＴＥＲ１  カウンタ
ＬＡＴＣＨ１、ＬＡＴＣＨ２  リセット機能付きラッチ回路
ＮＭＴ１、ＮＭＴ２、ＮＭＴ１１、ＮＭＴ１２  ＮｃｈＭＯＳトランジスタ
ＮＯＲＡ、ＮＯＲ１、ＮＯＲ２  ２入力ＮＯＲ回路
ＰＭＴ１１、ＰＭＴ１２  ＰｃｈＭＯＳトランジスタ
ＲＦＦ１  リセット機能付きフリップフロップ
ＲＴ１〜６、ＲＴ１ａ〜６ａ、ＲＴ１ｂ〜７ｂ  信号の流れ
Ｓｉｎ、ＳｉｎＡ、ＳｉｎＢ  入力信号
Ｓｏｕｔ、ＳｏｕｔＡ、ＳｏｕｔＢ  出力信号
Ｓｒｅｓｅｔ  リセット信号
ＶＣＣ  高電位側電源
ＶＳＳ  低電位側電源
Φ、Φ／  制御信号
【図１】
2010251468.tif 000003
【図２】
2010251468.tif 000004
【図３】
2010251468.tif 000005
【図４】
2010251468.tif 000006
【図５】
2010251468.tif 000007
【図６】
2010251468.tif 000008
【図７】
2010251468.tif 000009
【図８】
2010251468.tif 000010
【図９】
2010251468.tif 000011
【図１０】
2010251468.tif 000012
【図１１】
2010251468.tif 000013
【図１２】
2010251468.tif 000014
【図１３】
2010251468.tif 000015
【図１４】
2010251468.tif 000016
【図１５】
2010251468.tif 000017
【図１６】
2010251468.tif 000018
【図１７】
2010251468.tif 000019
【図１８】
2010251468.tif 000020