(57)【要約】【課題】ジッタ耐性を高める。【解決手段】デコード回路１００は、ＡＥＳ／ＥＢＵ（AudioEngineeringSociety/EuropeanBroadcastingUnion）規格に準拠した２値で遷移するデジタルオーディオ信号をデコードする。ユニットインターバル推定部３０は、推定期間の間、デジタルオーディオ信号のエッジ間隔を複数回測定し、統計的処理によりエッジ間隔の単位となるユニットインターバルＵＩを推定する。エッジ間隔デコード部３２は、推定期間に続くデコード期間において、デジタルオーディオ信号のエッジの遷移ごとに、エッジ間隔を取得し、取得したエッジ間隔が、ユニットインターバルＵＩの何倍かを判定し、判定結果に応じたデコード値ｄｅｃを生成する。シンボル値判定部３４は、デコード期間において、エッジ間隔デコード部３２により判定されたデコード値ｄｅｃにもとづき、シンボル値を判定する。【選択図】図１
2010093453.tif 000002
【特許請求の範囲】
【請求項１】
ＡＥＳ／ＥＢＵ（Audio Engineering Society/European Broadcasting Union）規格に準拠した、またはこれに類する２値で遷移するデジタルオーディオ信号のデコード回路であって、
推定期間の間、前記デジタルオーディオ信号のエッジ間隔を複数回測定し、統計的処理により前記エッジ間隔の単位となるユニットインターバルを推定するユニットインターバル推定部と、
前記推定期間に続くデコード期間において、前記デジタルオーディオ信号のエッジの遷移ごとに、エッジ間隔を取得し、取得したエッジ間隔が、前記ユニットインターバルの何倍かを判定し、判定結果に応じたデコード値を生成するエッジ間隔デコード部と、
前記デコード期間において、前記エッジ間隔デコード部により判定されたデコード値にもとづき、シンボル値を判定するシンボル値判定部と、
を備えることを特徴とするデコード回路。
【請求項２】
前記ユニットインターバル推定部は、
基準となるクロックをカウントし、前記デジタルオーディオ信号のエッジごとに、ひとつ前のエッジとの時間間隔を示すカウント値を出力するカウンタと、
前記推定期間中のヒストグラム生成期間において、前記デジタルオーディオ信号のエッジごとのカウント値を受け、各カウント値の発生頻度を取得するヒストグラムブロックと、
を含み、前記ユニットインターバル推定部は、ヒストグラムにもとづいて、前記ユニットインターバルを推定することを特徴とする請求項１に記載のデコード回路。
【請求項３】
前記ユニットインターバル推定部は、
前記推定期間中の、前記ヒストグラム生成期間に先立つ最小値判定期間において、前記デジタルオーディオ信号のエッジごとのカウント値を受け、その最小値を判定する最小エッジ間隔取得部をさらに含み、
前記ヒストグラムブロックは、前記カウント値の最小値を含む所定の範囲を階級値としてヒストグラムを生成することを特徴とする請求項２に記載のデコード回路。
【請求項４】
前記ユニットインターバル推定部は、
発生頻度が最も高いカウント値を、前記ユニットインターバルを示すデータとして出力することを特徴とする請求項３に記載のデコード回路。
【請求項５】
前記エッジ間隔デコード部は、
前記カウンタから出力される前記デジタルオーディオ信号のエッジごとのカウント値を受信し、前記ユニットインターバルを示すカウント値の１倍、２倍、３倍の値を有する第１、第２、第３データを生成し、
前記第１、第２、第３データそれぞれを、受信したエッジごとのカウント値とビットごとに比較し、前記カウント値が前記第１、第２、第３データのいずれと類似するかを判定し、判定結果に応じて、前記デコード値を生成することを特徴とする請求項２に記載のデコード回路。
【請求項６】
前記推定期間に続くデコード期間において、前記エッジ間隔デコード部からの前記デコード値を受け、連続する複数のデコード値にもとづいて、プリアンブルをデコードするプリアンブルデコーダをさらに備えることを特徴とする請求項１に記載のデコード回路。
【請求項７】
請求項１から６のいずれかに記載のデコード回路を備えることを特徴とする電子機器。
【請求項８】
ＡＥＳ／ＥＢＵ（Audio Engineering Society/European Broadcasting Union）規格に準拠した、またはこれに類する２値で遷移するデジタルオーディオ信号のデコード方法であって、
推定期間の間、前記デジタルオーディオ信号のエッジ間隔を複数回測定し、統計的処理により前記エッジ間隔の単位となるユニットインターバルを推定するステップと、
前記推定期間の完了後、前記デジタルオーディオ信号のエッジの遷移ごとに、エッジ間隔を取得し、取得したエッジ間隔が、前記ユニットインターバルの何倍かを判定するステップと、
測定されたエッジ間隔にもとづき、シンボル値を判定するステップと、
を備えることを特徴とするデコード方法。
【請求項９】
前記ユニットインターバルを推定するステップは、
前記エッジの間隔を所定の個数、測定し、各エッジの間隔の出現頻度を測定するステップと、
出現頻度の分布に基づいて、ユニットインターバルを推定するステップと、
を含むことを特徴とする請求項８に記載のデコード方法。
【請求項１０】
前記ユニットインターバルを推定するステップは、
基準となるクロックをカウントし、前記デジタルオーディオ信号のエッジごとにカウント値を生成するステップと、
前記推定期間中のヒストグラム生成期間において、前記デジタルオーディオ信号のエッジごとのカウント値を監視し、各カウント値の発生頻度を取得してヒストグラムを生成するステップと、
前記ヒストグラムにもとづいて、前記ユニットインターバルを推定するステップと、
を含むことを特徴とする請求項８に記載のデコード方法。
【請求項１１】
前記ユニットインターバルを推定するステップは、
前記推定期間中の、前記ヒストグラム生成期間に先立つ最小値判定期間において、前記デジタルオーディオ信号のエッジごとのカウント値を監視し、その最小値を判定するステップをさらに含み、
前記ヒストグラムを生成するステップは、前記カウント値の最小値を含む所定の範囲を階級値としてヒストグラムを生成することを特徴とする請求項１０に記載のデコード方法。
【請求項１２】
前記ユニットインターバルを推定するステップは、
発生頻度が最も高いカウント値を、前記ユニットインターバルを示すデータとすることを特徴とする請求項１１に記載のデコード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルオーディオ信号の受信技術に関する。
【背景技術】
【０００２】
映像機器や音響機器の間で、オーディオ信号をデジタルフォーマットで伝送するため規格として、ＳＰＤＩＦ（Sony Philips Digital InterFace）が提唱されている。ＳＰＤＩＦ規格では、データ転送方式はAES/EBU(IEC60958-4)規格に準拠している。具体的には、所定の期間（以下、ユニットインターバルＵＩと称する）を基準として、ＮＲＺ（Non Return to Zero）形式でデータが伝送され、ビット列［１０］もしくは［０１］がシンボル０に、ビット列［１１］もしくは［００］がシンボル１に、ビット列［０００］がプリアンブルに割り当てられる。したがって、伝送されるビットストリームのパルス幅（ハイ期間、ロー期間の長さ）は、ユニットインターバルの１倍、２倍、３倍のいずれかとなる。
【０００３】
このようなバイフェーズ信号をデコードする方式として、プリアンブルの期間で発生するユニットインターバルの３倍の期間（３×ＵＩ）を測定しデコードする方法が提案されている（特許文献１参照）。
【特許文献１】米国特許出願公開第２００７／０２７４４２４Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、サブフレーム期間ごとに１度発生するプリアンブル期間（３ＵＩ）を測定し、測定した期間３ＵＩにもとづいてクロックを再生し、再生したクロックにもとづいてデータを再生する。この方法では、デコード開始後にジッタによってユニットインターバルが変化すると、その影響によってエラーが発生するという問題がある。
【０００５】
本発明は係る状況に鑑みてなされたものであり、その目的のひとつは、ジッタ耐性の高いデコード技術の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、ＡＥＳ／ＥＢＵ（Audio Engineering Society/European Broadcasting Union）規格に準拠した、またはこれに類する２値で遷移するデジタルオーディオ信号のデコード回路に関する。このデコード回路は、推定期間の間、デジタルオーディオ信号のエッジ間隔を複数回測定し、統計的処理によりエッジ間隔の単位となるユニットインターバルを推定するユニットインターバル推定部と、推定期間に続くデコード期間において、デジタルオーディオ信号のエッジの遷移ごとに、エッジ間隔を取得し、取得したエッジ間隔が、ユニットインターバルの何倍かを判定し、判定結果に応じたデコード値を生成するエッジ間隔デコード部と、デコード期間において、エッジ間隔デコード部により判定されたデコード値にもとづき、シンボル値を判定するシンボル値判定部と、を備える。
【０００７】
この態様によると、複数のエッジの間隔を測定して、統計的処理によってユニットインターバルを推定し、このユニットインターバルにもとづいて、デジタルオーディオ信号のエッジ間隔を判定するため、ジッタ耐性を高めることができる。また、データレートが変化した場合であっても、それに追従できる。
【０００８】
ユニットインターバル推定部は、基準となるクロックをカウントし、デジタルオーディオ信号のエッジごとに、ひとつ前のエッジとの時間間隔を示すカウント値を出力するカウンタと、推定期間中のヒストグラム生成期間において、デジタルオーディオ信号のエッジごとのカウント値を受け、各カウント値の発生頻度を取得するヒストグラムブロックと、を含んでもよい。ユニットインターバル推定部は、ヒストグラムにもとづいて、ユニットインターバルを推定してもよい。
【０００９】
ユニットインターバル推定部は、推定期間中の、ヒストグラム生成期間に先立つ最小値判定期間において、デジタルオーディオ信号のエッジごとのカウント値を受け、その最小値を判定する最小エッジ間隔取得部をさらに含んでもよい。ヒストグラムブロックは、カウント値の最小値を含む所定の範囲を階級値としてヒストグラムを生成してもよい。
【００１０】
ユニットインターバル推定部は、発生頻度が最も高いカウント値を、ユニットインターバルを示すデータとして出力してもよい。
【００１１】
エッジ間隔デコード部は、カウンタから出力されるデジタルオーディオ信号のエッジごとのカウント値を受信し、ユニットインターバルを示すカウント値の１倍、２倍、３倍の値を有する第１、第２、第３データを生成し、第１、第２、第３データそれぞれを、受信したエッジごとのカウント値とビットごとに比較し、カウント値が第１、第２、第３データのいずれと類似するかを判定し、判定結果に応じて、デコード値を生成してもよい。
【００１２】
推定期間に続くデコード期間において、エッジ間隔デコード部からのデコード値を受け、連続する複数のデコード値にもとづいて、プリアンブルをデコードするプリアンブルデコーダをさらに備えてもよい。
【００１３】
本発明の別の態様は、ＡＥＳ／ＥＢＵ（Audio Engineering Society/European Broadcasting Union）規格に準拠した、またはこれに類する２値で遷移するデジタルオーディオ信号のデコード方法に関する。この方法は、推定期間の間、デジタルオーディオ信号のエッジ間隔を複数回測定し、統計的処理によりエッジ間隔の単位となるユニットインターバルを推定するステップと、推定期間の完了後、デジタルオーディオ信号のエッジの遷移ごとに、エッジ間隔を取得し、取得したエッジ間隔が、ユニットインターバルの何倍かを判定するステップと、測定されたエッジ間隔にもとづき、シンボル値を判定するステップと、を備える。
【００１４】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明のある態様によれば、ジッタ耐性を高めることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
図１は、本発明の実施の形態に係るデコード回路１００の構成を示すブロック図である。デコード回路１００は、ＡＥＳ／ＥＢＵ（Audio Engineering Society/European Broadcasting Union）規格に準拠したバイフェーズのデジタルオーディオ信号（ｓｐｄｉｆ信号）をデコードする。
デコード回路１００は、オーディオ装置、ディスプレイ装置、ＤＶＤ（Digital Versatile Disc）プレイヤ、などのオーディオ再生機能を備える電子機器に搭載される。電子機器は、外部のデバイスからのｓｐｄｉｆ信号を受信し、これをデコードしてオーディオ信号を再生する。
【００１８】
デコード回路１００の構成を説明する前に、デコード対象となるｓｐｆｉｆ信号を説明する。図２（ａ）〜（ｃ）は、ｓｐｄｉｆ信号のフォーマットを示す図である。図２（ａ）は、サブフレームのフォーマットを、図２（ｂ）はオーディオデータのフォーマットを、図２（ｃ）はプリアンブルのフォーマットを示す。
【００１９】
図２（ａ）に示すように、ｓｐｄｉｆ信号は、３２ビットをサブフレームとして構成される。先頭の４ビットがプリアンブル、続く４ビットが補助データ（Ａｕｘ）、続く２０ビットがオーディオデータとなっている。続く２９ビット目がＶ（Ｖａｌｉｄｉｔｙ）データ、続く３０ビット目がＵ（Ｕｓｅｒ）データ、続く３１ビット目がＣ（Ｃｈａｎｎｅｌ  Ｓｔａｔｕｓ）データ、続く３２ビット目がＰ（Ｐａｒｉｔｙ）データとなっている。
【００２０】
図２（ｂ）を参照する。ｓｐｄｉｆ信号は、データレートの２倍の周波数の基準クロックＣＫｒｅｆと同期してエンコードされている。基準クロックＣＫｒｅｆの周期を、ユニットインターバルＵＩと称する。つまりエンコードされたｓｐｄｉｆ信号は、連続する２ビットが１組となり、１シンボルに割り当てられる。具体的には、シンボル値が“１”のとき、連続する２ビットが異なる値となるようエンコードされ、シンボル値が“０”のとき、連続する２ビットが同じ値となるようエンコードされる。
【００２１】
また、ｓｐｄｉｆ信号は、連続する３ビットが同じ値を採らないように、言い換えれば、シンボルの区切れ目で、レベルが遷移するようにエンコードされる。ただし、この規則には例外が存在し、プリアンブルの先頭は、連続する３ビットが同じ値をとる。
【００２２】
図２（ｃ）を参照する。プリアンブルはＸデータ、Ｙデータ、Ｚデータのいずれかの値をとる。Ｘデータ、Ｙデータ、Ｚデータは、全ビットが反転される場合もある。
【００２３】
図１に戻り、デコード回路１００の構成を説明する。デコード回路１００は、ユニットインターバル推定部３０、エッジ間隔デコード部３２、シンボル値判定部３４、プリアンブル判定部３６を備える。
【００２４】
ユニットインターバル推定部３０は、推定期間の間、ｓｐｄｉｆ信号のエッジ間隔を複数回測定し、統計的処理によりエッジ間隔の基本単位となるユニットインターバルＵＩを推定する。
【００２５】
エッジ間隔デコード部３２は、ユニットインターバル推定部３０により推定されたユニットインターバルＵＩの値を受ける。エッジ間隔デコード部３２は、推定期間に続くデコード期間において、ｓｐｄｉｆ信号のエッジの遷移ごとに、エッジ間隔を取得する。そして、取得したエッジ間隔が、ユニットインターバルＵＩの何倍かを判定し、判定結果に応じたデコード値ｄｅｃを生成する。デコード値ｄｅｃは、１倍を示すデータＭＩＮ、２倍を示すデータＭＥＤ、３倍を示すデータＭＡＸのいずれかの値を取り得る。デコード値ｄｅｃはたとえば２ビットのバイナリデータであり、ｄｅｃ[１：０]＝［００］がＭＩＮ、ｄｅｃ[１：０]＝［０１］がＭＥＤ、ｄｅｃ[１：０]＝［１０］がＭＡＸに割り当てられるが、これに限定されるものではない。デコード値ｄｅｃのフォーマットは任意である。
【００２６】
シンボル値判定部３４は、デコード期間において、エッジ間隔デコード部３２により判定されたデコード値ｄｅｃにもとづき、シンボル値｛０／１｝を判定し、シンボル値を示す出力データｏｕｔ＿ｄａｔａを出力する。シンボル値判定部３４のデコード処理の具体例を説明する。
【００２７】
シンボル値判定部３４は、順次入力されるデコード値ｄｅｃを受け、以下の処理を行う。
（１）  ｄｅｃ＝ＭＥＤのとき
この場合、ｓｐｄｉｆ信号の連続する２ビットが同じ値であることを意味するから（“００”または“１１”）、シンボル値が０であると判定し、ｏｕｔ＿ｄａｔａ＝０を出力する。
（２）  ｄｅｃ＝ＭＩＮのとき
この場合、ｓｐｄｉｆ信号の連続する２ビットが異なる値であることを意味するから（“０１”または“１０”）、シンボル値が１であると判定し、続くデコード値ｄｅｃを無視（破棄）する。
（３）  ｄｅｃ＝ＭＡＸのとき
この場合、ｓｐｄｉｆ信号の連続する３ビットが同じ値であることを意味するから（“１１１”または“０００”）、後述するプリアンブルのデコード処理に遷移する。
【００２８】
プリアンブル判定部３６は、シンボル値判定部３４によってｄｅｃ＝ＭＡＸが検出されると、プリアンブルのデコード処理を開始する。
【００２９】
プリアンブル判定部３６は、シンボル値判定部３４によって、その値がＭＡＸであると判定されたデコード値を先頭に含む連続する４つのデコード値｛ｄｅｃ４、ｄｅｃ３、ｄｅｃ２、ｄｅｃ１｝を参照する。
そしてプリアンブル判定部３６は、｛ｄｅｃ４，ｄｅｃ３，ｄｅｃ２，ｄｅｃ１｝の値が、
｛ＭＡＸ，ＭＩＮ，ＭＩＮ，ＭＡＸ｝のとき、Ｚデータ（ｚ＿ｄａｔａ）
｛ＭＡＸ，ＭＡＸ，ＭＩＮ，ＭＩＮ｝のとき、Ｘデータ（ｘ＿ｄａｔａ）
｛ＭＡＸ，ＭＥＤ，ＭＩＮ，ＭＥＤ｝のとき、Ｙデータ（ｙ＿ｄａｔａ）
と判定する。
【００３０】
以上が実施の形態に係るデコード回路１００の基本的な構成および動作である。このデコード回路１００およびそれにより実行されるデコード方法によれば、複数のエッジの間隔を測定して、統計的処理によってユニットインターバルＵＩを推定し、このユニットインターバルＵＩにもとづいて、デジタルオーディオ信号のエッジ間隔がＭＩＮ、ＭＥＤ、ＭＡＸのいずれかであるかを判定するため、ジッタ耐性を高めることができる。また、データレートが変化した場合であっても、それに追従できる。
【００３１】
図３は、図１のデコード回路１００の詳細な構成を示す回路図である。
デコード回路１００は、ステートマシン２０を備えており、その動作状態が、推定期間φ１とデコード期間φ２とで切り換える。さらに推定期間φ１は、その前半の最小値判定期間φ１ａと、ヒストグラム生成期間φ１ｂと、に分けられる。状態の遷移は、タイマを利用してもよいし、エッジ検出信号ｅｄｇｅ＿ｄｅｔｅｃｔの個数に基づいてもよい。
【００３２】
ステートマシン２０は、最小値判定期間φ１ａにおいて、制御信号ｓｔ＿ｍｉｎ＿ｔｍｐをアサート（＝１）し、ヒストグラム生成期間φ１ｂにおいて、制御信号ｓｔ＿ｈｉｓｔをアサート（＝１）し、デコード期間φ２において、制御信号ｓｔ＿ｄｅｃをアサートする。
【００３３】
ユニットインターバル推定部３０は、エッジ間隔測定部３０ａ、最小エッジ間隔取得部３０ｂ、ヒストグラムブロック３０ｃ、ユニットインターバル決定部３０ｄを含む。
【００３４】
エッジ間隔測定部３０ａは、基準となるクロックｃｌｋをカウントし、ｓｐｄｉｆ信号のエッジごとに、ひとつ前のエッジとの時間間隔を示すカウント値（カウントラッチ信号）ｃｎｔ＿ｌａｔを出力する。具体的には、エッジ間隔測定部３０ａは、エッジ検出部１、エッジ間隔測定部２、第１マルチプレクサ３、第１ラッチ４を含む。
【００３５】
エッジ検出部１は、ｓｐｄｉｆ信号のポジティブエッジおよびネガティブエッジごとに、アサートされる（＝ハイレベル）エッジ検出信号ｅｄｇｅ＿ｄｅｔｅｃｔを生成する。
エッジ間隔測定部２は、基準となるクロックｃｌｋをカウントするカウンタである。エッジ間隔測定部２は、ｓｐｄｉｆ信号のエッジごとに、現在のカウント値ｃｎｔを出力し、その後リセットされる。エッジ間隔測定部２から出力されるカウント値ｃｎｔは、エッジの間隔を示すデータである。
【００３６】
第１マルチプレクサ３は、第１端子（１）にカウント値ｃｎｔが入力され、第２端子（０）に後段の第１ラッチ４の出力（カウントラッチ信号ｃｎｔ＿ｌａｔ）が入力される。第１マルチプレクサ３は、エッジ検出信号ｅｄｇｅ＿ｄｅｔｅｃｔがアサートされると、エッジ間隔測定部２の出力を選択し、ネゲートされているとき、第１ラッチ４の出力ｃｎｔ＿ｌａｔを選択する。第１ラッチ４は、入力端子（Ｄ）に第１マルチプレクサ３の出力が入力され、クロック端子にクロックｃｌｋが入力される。第１マルチプレクサ３および第１ラッチ４は、エッジ検出信号ｅｄｇｅ＿ｄｅｔｅｃｔと同期したカウント値ｃｎｔを、基準クロックｃｌｋと同期してラッチし、カウントラッチ信号ｃｎｔ＿ｌａｔを生成する。
【００３７】
ヒストグラムブロック３０ｃは、推定期間中のヒストグラム生成期間において、ｓｐｄｉｆ信号のエッジごとのカウント値を示すカウントラッチ信号ｃｎｔ＿ｌａｔを受け、各カウント値の発生頻度を取得する。
【００３８】
ユニットインターバル決定部３０ｄは、ヒストグラムブロック３０ｃにより生成されたヒストグラムにもとづいて、ユニットインターバルＵＩを推定する。
【００３９】
最小エッジ間隔取得部３０ｂは、ヒストグラムブロック３０ｃの階級（横軸）の範囲を設定するために設けられる。
最小エッジ間隔取得部３０ｂは、推定期間中の、ヒストグラム生成期間に先立つ最小値判定期間において、ｓｐｄｉｆ信号のエッジごとのカウントラッチ信号ｃｎｔ＿ｌａｔを受け、その最小値ｍｉｎ＿ｔｍｐを取得する。
【００４０】
最小エッジ間隔取得部３０ｂは、比較回路５、第２マルチプレクサ６、第２ラッチ７を含む。比較回路５は、第１入力（Ａ）にカウントラッチ信号ｃｎｔ＿ｌａｔを、第２入力（Ｂ）に現在の最小値を示す信号（最小値信号）ｍｉｎ＿ｔｍｐを受け、２つの値を比較する。比較の結果、ｃｎｔ＿ｌａｔ＜ｍｉｎ＿ｔｍｐのときアサートされる（＝１）、比較信号ｃｍｐを出力する。
【００４１】
第２マルチプレクサ６は、第１入力（１）にカウントラッチ信号ｃｎｔ＿ｌａｔを、第２入力（０）に最小値信号ｍｉｎ＿ｔｍｐを受ける。第２マルチプレクサ６は比較信号ｃｍｐがアサートされるとき（＝１）、つまりｃｎｔ＿ｌａｔ＜ｍｉｎ＿ｔｍｐのとき、カウントラッチ信号ｃｎｔ＿ｌａｔを出力し、比較信号ｃｍｐがネゲートされるとき、つまり、ｃｎｔ＿ｌａｔ＞ｍｉｎ＿ｔｍｐのとき、最小値信号ｍｉｎ＿ｔｍｐを出力する。
【００４２】
第２ラッチ７のイネーブル端子（ＥＮ）には、制御信号ｓｔ＿ｍｉｎ＿ｔｍｐが入力される。第２ラッチ７は、制御信号ｓｔ＿ｍｉｎがアサートされる期間、つまり最小値判定期間φ１aにおいて、クロックｃｌｋのタイミングで、入力端子（Ｄ）入力された第２マルチプレクサ６の出力信号をラッチする。
【００４３】
この構成の最小エッジ間隔取得部３０ｂによれば、最小値判定期間φ１ａにおいて、カウントラッチ信号ｃｎｔ＿ｌａｔの値を、現在の最小値信号ｍｉｎ＿ｔｍｐと比較し、小さい方の値を最小値信号ｍｉｎ＿ｔｍｐに更新することにより、カウントラッチ信号ｃｎｔ＿ｌａｔの最小値を検出できる。
【００４４】
ヒストグラムブロック３０ｃは、複数の加算器ＡＤＤ１〜ＡＤＤ１６、ヒストグラムカウンタ１１を含む。ヒストグラムブロック３０ｃは、最小値信号ｍｉｎ＿ｔｍｐにもとづいて階級の範囲を設定する。具体例として、ヒストグラムの階級は、ｍｉｎ＿ｔｍｐ〜ｍｉｎ＿ｔｍｐ＋１６の範囲に設定される。複数の加算器ＡＤＤ１〜ＡＤＤ１６はそれぞれ、最小値信号ｍｉｎ＿ｔｍｐの値に、１〜１６を加算し、階級値として出力する。
【００４５】
ヒストグラムカウンタ１１は、加算器ＡＤＤ１〜ＡＤＤ１６により設定された階級値が入力される。ヒストグラムカウンタ１１のイネーブル端子（ＥＮ）には、制御信号ｓｔ＿ｈｉｓｔが入力される。ヒストグラムカウンタ１１は、ヒストグラム生成期間φ１ｂにおいて制御信号ｓｔ＿ｈｉｓｔがアサートされると、カウントラッチ信号ｃｎｔ＿ｌａｔを監視し、各階級値（ｍｉｎ＿ｔｍｐ〜ｍｉｎ＿ｔｍｐ＋１６）の発生頻度をカウントする。
【００４６】
ユニットインターバル決定部３０ｄは、ヒストグラムブロック３０ｃにより生成されたヒストグラムにもとづいて、ユニットインターバルＵＩを推定する。たとえばユニットインターバル決定部３０ｄは、発生頻度が最も高いカウント値（最頻値）を、ユニットインターバルＵＩを示すデータとして出力する。あるいは、加重平均など、別の統計的手法を用いてもよい。
【００４７】
エッジ間隔デコード部３２は、ユニットインターバル信号ＵＩおよびカウントラッチ信号ｃｎｔ＿ｌａｔを受ける。
エッジ間隔デコード部３２は、ユニットインターバル信号ＵＩの値を、２倍、３倍し、第２データｍｅｄ、第３データｍａｘを生成する。ユニットインターバル信号ＵＩは、第１データｍｉｎとして利用される。
【００４８】
エッジ間隔デコード部３２は、カウントラッチ信号ｃｎｔ＿ｌａｔの値が、第１データｍｉｎ、第２データｍｅｄ、第３データｍａｘのいずれと最も類似するかを判定する。第１データｍｉｎに最も類似するとき、デコード値ｄｅｃはＭＩＮであり、第２データｍｅｄに最も類似するとき、デコード値ｄｅｃはＭＥＤであり、第３データｍａｘに最も類似するとき、デコード値ｄｅｃはＭＡＸとなる。具体的には、第１〜第３データｍｉｎ、ｍｅｄ、ｍａｘそれぞれに対して、類似度というパラメータを生成し、最も類似するデータが決定される。
【００４９】
図４は、カウントラッチ信号ｃｎｔ＿ｌａｔと第１信号ｍｉｎの類似度ｒｅｓ＿ｍｉｎを計算する類似度演算回路３３の回路図である。カウントラッチ信号ｃｎｔ＿ｌａｔおよび第１データｍｉｎは３ビットと仮定する。類似度演算回路３３は、ビットごとに設けられた３つのＸＯＲ（ｅＸｃｌｕｓｉｖｅ  ＯＲ）ゲートＸＯＲ０〜ＸＯＲ２を含む。ゲートＸＯＲ０は、第１信号ｍｉｎとカウントラッチ信号ｃｎｔ＿ｌａｔの最下位ビットＬＳＢ同士を比較する。同様に、ゲートＸＯＲ１は、２つの信号の中間ビット同士を比較し、ゲートＸＯＲ２は２つの信号の最上位ビットＭＳＢ同士を比較する。各ゲートＸＯＲ０〜ＸＯＲ２の出力は、類似度を示す３ビットのデータｒｅｓ＿ｍｉｎ［２：０］として出力される。
【００５０】
類似度を示すデータｒｅｓ＿ｍｉｎ［２：０］は、２つの信号の全ビットが不一致のとき、つまり類似度が低いとき“１１１”となり、対応する全てのビットが一致するとき、すなわち類似度が高いとき“０００”となる。
【００５１】
第２、第３データについても、同様の構成によって類似度を示すデータｒｅｓ＿ｍｅｄ［２：０］、ｒｅｓ＿ｍａｘ「２：０」が生成される。エッジ間隔デコード部３２は、３つの類似度を示すデータｒｅｓ＿ｍｉｎ［２：０］、ｒｅｓ＿ｍｅｄ［２：０］、ｒｅｓ＿ｍａｘ［２：０］の値を比較し、最も値が小さいものを、類似度が高いと判定し、デコード値ｄｅｃを決定する。
【００５２】
このエッジ間隔デコード部３２によれば、類似度を導入することにより、しきい値を設定することなく、エッジ間隔が、ユニットインターバルの何倍かを判定することができる。
【００５３】
プリアンブル判定部３６は、第３〜第６マルチプレクサ２１〜２４、第３〜第６ラッチ１４〜１７、プリアンブルデコーダ１８を含む。第３〜第６マルチプレクサ２１〜２４および第３〜第６ラッチ１４〜１７は、デコード値ｄｅｃを、エッジ検出信号ｅｄｇｅ＿ｄｅｔｅｃｔと同期して、１サイクルづつ後段にシフトさせていく。すなわち、時間的に連続する４つのデコード値ｄｅｃ１〜ｄｅｃ４を出力するシフトレジスタとして機能する。
【００５４】
プリアンブルデコーダ１８は、連続する４つのデコード値ｄｅｃ１〜ｄｅｃ４の組み合わせにもとづき、プリアンブルがＸデータ、Ｙデータ、Ｚデータのいずれであるかを判定する。この処理は上述の通りである。
【００５５】
実施の形態では、ＡＥＳ／ＥＢＵ規格に準拠したｓｐｄｉｆ信号のデコード回路を説明したが、本発明の範囲はこれに限定されない。すなわち本発明は、現在または将来において利用可能な、これに類する信号のデコード処理に利用可能である。
【００５６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態に係るデコード回路の構成を示すブロック図である。
【図２】図２（ａ）〜（ｃ）は、ｓｐｄｉｆ信号のフォーマットを示す図である。
【図３】図１のデコード回路の詳細な構成を示す回路図である。
【図４】カウントラッチ信号と第１信号の類似度を計算する類似度演算回路の回路図である。
【符号の説明】
【００５８】
１…エッジ検出部、２…エッジ間隔測定部、３…第１マルチプレクサ、４…第１ラッチ、５…比較回路、６…第２マルチプレクサ、７…第２ラッチ、ＡＤＤ…加算器、１１…ヒストグラムカウンタ、１８…プリアンブルデコーダ、２０…ステートマシン、３０…ユニットインターバル推定部、３０ａ…エッジ間隔測定部、３０ｂ…最小エッジ間隔取得部、３０ｃ…ヒストグラムブロック、３０ｄ…ユニットインターバル決定部、３２…エッジ間隔デコード部、３３…類似度演算回路、３４…シンボル値判定部、３６…プリアンブル判定部、１００…デコード回路。
【図１】
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【図２】
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【図３】
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【図４】
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