(57)【要約】【課題】ワイヤボンドを行っても、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる半導体装置を提供する。【解決手段】基板１０１の上面には半導体層１０２が形成されている。基板１０１および半導体層１０２を貫通するバイアホール１１０が形成され、半導体層１０２上にはソース電極１０４およびドレイン電極１０５が形成されている。ソース電極１０４はソース配線１０７に電気的に接続されている。バイアホール１１０およびソース配線１０７上に絶縁膜１０３が形成されている。絶縁膜１０３上には、ドレイン電極１０５に電気的に接続されたドレイン配線１０８が形成されている。ドレイン配線１０８は、バイアホール１１０と重なる領域以外の領域に形成されている。つまり、バイアホール１１０の上方においてドレイン配線１０８が形成されていない。【選択図】図１
2010016093.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板の上面に形成された半導体層と、
上記半導体層上に形成された第１の電極と、
上記半導体層上に形成された第２の電極と、
上記半導体層に形成された第１のバイアホールと、
上記第１の電極に電気的に接続された第１の配線と、
上記第１のバイアホールおよび上記第１の配線上に形成された絶縁膜と、
上記絶縁膜上に形成され、上記第２の電極に電気的に接続された第２の配線と
を備え、
上記第２の配線は、上記第１のバイアホールと重なる領域以外の領域に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第２の配線は、上記第１のバイアホールと重なる領域を取り囲むように形成されていることを特徴とする半導体装置。
【請求項３】
基板と、
上記基板の上面に形成された半導体層と、
上記半導体層上に形成された第１の電極と、
上記半導体層上に形成された第２の電極と、
上記半導体層に形成された第１のバイアホールと、
上記第１の電極に電気的に接続された第１の配線と、
上記第１のバイアホールおよび上記第１の配線上に形成された絶縁膜と、
上記絶縁膜上に形成され、上記第２の電極に電気的に接続された第２の配線と
を備え、
上記第２の配線の上面には、上記第１のバイアホールと重なるように凹部が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置において、
上記絶縁膜の上面には、上記第１のバイアホールと重なるように凹部が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置において、
上記第１の配線は上記第１のバイアホール上に形成され、
上記第１の配線の上面には、上記第１のバイアホールと重なるように凹部が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１から５までのいずれか一項に記載の半導体装置において、
上記基板に、上記第１のバイアホールと重なるように形成された第２のバイアホールを備えたことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
上記基板の下面に形成された下面電極と、
上記第１，第２のバイアホール内に充填されたバイアホール導電体と
を備え、
上記下面電極は上記バイアホール導電体を介して上記第１の配線に電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
上記第１のバイアホールの幅は上記第２のバイアホールの幅よりも大きいことを特徴とする半導体装置。
【請求項９】
請求項１から８までのいずれか一項に記載の半導体装置において、
上記絶縁膜は有機系絶縁膜であることを特徴とする半導体装置。
【請求項１０】
請求項１から９までのいずれか一項に記載の半導体装置において、
上記基板の材料は上記半導体層の材料と異なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば大電力パワーデバイス等で用いられる半導体装置に関する。
【背景技術】
【０００２】
近年、ＧａＮ（窒化ガリウム）等を用いた窒化物半導体は、Ｓｉ（シリコン）半導体に比べて絶縁破壊電界が大きく、電子の飽和速度が高いため、高耐圧・高出力が望めるデバイスとして注目され研究が進められている。
【０００３】
例えば数１０Ａという大電流を扱うスイッチング電源用素子に窒化物半導体を用いた場合、電極間を短くしても高耐圧が得られる。
【０００４】
また、その場合、上記スイッチング電源用素子は高電流密度動作が可能となる。したがって、窒化物半導体トランジスタは、同等の耐圧とオン抵抗を持つＳｉ半導体トランジスタに比べ非常に小さい面積にすることができるため、低コスト化できると考えられている。
【０００５】
特開２００４−３６３５６３号公報（特許文献１）には、III-Ｖ族窒化物半導体からなってバイアホール構造を有するＨＦＥＴ（Hetero Junction Field Effect Transistor：ヘテロ接合電界効果トランジスタ）が記載されている。
【０００６】
上記ＨＦＥＴでは、図９に示すように、導電性基板９０１の表面（上面）に、半導体層９０２が積層されている。その導電性基板９０１はＳｉからなる一方、半導体層９０２はＧａＮからなっている。
【０００７】
上記半導体層９０２上には、ソース電極９０４、ドレイン電極９０５およびゲート電極９０６がそれぞれ形成されている。このソース電極９０４は、バイアホール９１０を埋めるように形成され、導電性基板９０１と電気的に接続されている。
【０００８】
上記導電性基板９０１の裏面（下面）には裏面電極９０９が形成されていている。この裏面電極９０９は、導電性基板９０１を介してソース電極９０４に電気的に接続されている。
【０００９】
上記半導体層９０２上には、ソース電極９０４およびゲート電極９０６を覆うように絶縁膜９０３が形成されている。この絶縁膜９０３は、ドレイン電極９０５と重なる位置に開口部９１２を有している。また、上記絶縁膜９０３はＢＣＢ（ベンゾシクロブテン）等からなっている。
【００１０】
上記絶縁膜９０３上には金属配線９０８が形成されている。この金属配線９０８の一部は開口部９１２内に充填され、ドレイン電極９０５と電気的に接続されている。このドレイン電極９０５とソース電極９０４との間に印加される最大電圧よりも高い耐圧を示すように、絶縁膜９０３の厚さが設定されている。
【００１１】
ところで、上記従来のＨＦＥＴを半導体パッケージに実装する際、金属配線９０８と半導体パッケージの外部電極とをワイヤで接続するため、仮に、ワイヤの一端が図９の二点鎖線で囲む領域内に形成されるように、ワイヤボンドを行うと、裏面電極９０９とソース電極９０４との間の断線や抵抗の増加、歩留まりや通電信頼性が劣化するという問題が生じてしまう。この問題の原因は、ワイヤボンドによって圧力や超音波などの衝撃が金属配線９０８に加えられる結果、図９の矢印で示す箇所において、導電性基板９０１、半導体層９０２およびソース電極９０４に変形やクラック等が生じるためだと考えられる。
【００１２】
上記半導体層９０２においてバイアホール９１０が形成された部分は、他の部分に比べて機械的強度が低く、変形やクラックが生じやすくなっていた。
【００１３】
特に、上記導電性基板９０１の材料が半導体層９０２の材料が異なっている場合、歩留まり低下が顕著であった。
【特許文献１】特開２００４−３６３５６３号公報（図１１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の課題は、ワイヤボンドを行っても、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の半導体装置は、
基板と、
上記基板の上面に形成された半導体層と、
上記半導体層上に形成された第１の電極と、
上記半導体層上に形成された第２の電極と、
上記半導体層に形成された第１のバイアホールと、
上記第１の電極に電気的に接続された第１の配線と、
上記第１のバイアホールおよび上記第１の配線上に形成された絶縁膜と、
上記絶縁膜上に形成され、上記第２の電極に電気的に接続された第２の配線と
を備え、
上記第２の配線は、上記第１のバイアホールと重なる領域以外の領域に形成されていることを特徴とすることを特徴としている。
【００１６】
上記構成の半導体装置によれば、上記第２の配線は、第１のバイアホールの上方の領域を除いた領域に形成されているので、第２の配線にワイヤを例えばワイヤボンドで接続しても、ワイヤボンド時の圧力や衝撃が第１のバイアホールにはほとんど加わらなくなる。
【００１７】
その結果、上記第１のバイアホールの周辺部に変形が生じにくいので、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる。
【００１８】
また、上記第２の配線にワイヤボンドする場合、第２の配線とは別に、ボンディングパッドとよばれる領域を形成する必要がないので、半導体装置を小さくすることができ、製造コストを低減できる。
【００１９】
また、上記第２の配線の上面を略平坦にした場合、第２の配線に対するワイヤの接続不良を低減できる。
【００２０】
ところで、上記基板の材料が半導体層の材料と異なる場合、基板の格子定数や熱膨張率は半導体層の格子定数や熱膨張率と異なるので、基板と半導体層との界面には応力が発生しやすい。そして、上記界面には第１のバイアホールが接しているため、第１のバイアホールに外部から圧力や衝撃が加えられると、基板の材料が半導体層の材料と同じ場合に比べて、上記界面は機械的に破壊されやすい。
【００２１】
このように、上記基板の材料が半導体層の材料と異なる場合であっても、第２の配線を、第１のバイアホールの上方の領域を除いた領域に形成することによって、基板と半導体層との界面が機械的に破壊されるのを防ぐことができる。
【００２２】
一実施形態の半導体装置では、
上記第２の配線は、上記第１のバイアホールと重なる領域を取り囲むように形成されている。
【００２３】
上記実施形態の半導体装置によれば、上記第２の配線は、第１のバイアホールと重なる領域を取り囲むように形成されているので、第１のバイアホールの上方の領域の一方の側方にある第２の配線が、第１のバイアホールの上方の領域の他方の側方にある第２の配線と繋がる。
【００２４】
したがって、上記第２の配線の形成領域の面積が広くなるので、第２の配線の抵抗を低減できると共に、第２の配線にワイヤボンドを容易に行うことができる。
【００２５】
また、上記半導体装置を並列に複数接続した場合でも、第２の配線同士を互いに接続して、複数の半導体装置が１つの第２の配線を共有することができる。
【００２６】
また、上記複数の半導体装置が１つの第２の配線を共有する場合、第２の配線のどの部分にワイヤを接続しても、全ての半導体装置を動作させることができる。
【００２７】
本発明の半導体装置は、
基板と、
上記基板の上面に形成された半導体層と、
上記半導体層上に形成された第１の電極と、
上記半導体層上に形成された第２の電極と、
上記半導体層に形成された第１のバイアホールと、
上記第１の電極に電気的に接続された第１の配線と、
上記第１のバイアホールおよび上記第１の配線上に形成された絶縁膜と、
上記絶縁膜上に形成され、上記第２の電極に電気的に接続された第２の配線と
を備え、
上記第２の配線の上面には、上記第１のバイアホールと重なるように凹部が形成されていることを特徴としている。
【００２８】
上記構成の半導体装置によれば、上記第２の配線の上面には、第１のバイアホールと重なるように凹部が形成されているので、第２の配線にワイヤを例えばワイヤボンドで接続しても、ワイヤボンド時の圧力や衝撃が第１のバイアホールにはほとんど加わらなくなる。
【００２９】
その結果、上記第１のバイアホールの周辺部に変形が生じにくいので、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる。
【００３０】
また、上記第２の配線にワイヤボンドする場合、第２の配線とは別に、ボンディングパッドとよばれる領域を形成する必要がないので、半導体装置を小さくすることができ、製造コストを低減できる。
【００３１】
また、上記第２の配線を、上記第１のバイアホールと重なる領域と、この領域以外の領域とにわたって形成した場合、第２の配線の抵抗を低減することができる。また、その場合、上記第２の配線と絶縁膜との接触面積が増加するので、絶縁膜と第２の配線との接着強度が高くなる。
【００３２】
また、上記半導体装置を並列に複数接続した場合でも、第２の配線同士を互いに接続して、複数の半導体装置が１つの第２の配線を共有することができる。
【００３３】
また、上記複数の半導体装置が１つの第２の配線を共有する場合、第２の配線のどの部分にワイヤを接続しても、全ての半導体装置を動作させることができる。
【００３４】
ところで、上記基板の材料が半導体層の材料と異なる場合、基板の格子定数や熱膨張率は半導体層の格子定数や熱膨張率と異なるので、基板と半導体層との界面には応力が発生しやすい。そして、上記界面には第１のバイアホールが接しているため、第１のバイアホールに外部から圧力や衝撃が加えられると、基板の材料が半導体層の材料と同じ場合に比べて、上記界面は機械的に破壊されやすい。
【００３５】
このように、上記基板の材料が半導体層の材料と異なる場合であっても、第２の配線の上面に、第１のバイアホールと重なるように凹部を形成することによって、基板と半導体層との界面が機械的に破壊されるのを防ぐことができる。
【００３６】
一実施形態の半導体装置では、
上記絶縁膜の上面には、上記第１のバイアホールと重なるように凹部が形成されている。
【００３７】
上記実施形態の半導体装置によれば、上記絶縁膜の上面には、第１のバイアホールと重なるように凹部が形成されているので、絶縁膜上に第２の配線の材料を積層するだけで、第２の配線の上面において第１のバイアホールと重なる部分を周囲より低くすることができる。
【００３８】
したがって、上記第２の配線の上面に凹部を形成する場合、その凹部を形成するための加工を無くして、製造工程を簡略化できる。
【００３９】
一実施形態の半導体装置では、
上記第１の配線は上記第１のバイアホール上に形成され、
上記第１の配線の上面には、上記第１のバイアホールと重なるように凹部が形成されている。
【００４０】
上記実施形態の半導体装置によれば、上記第１の配線の上面には、第１のバイアホールと重なるように凹部が形成されているので、第１の配線上に絶縁膜の材料を積層するだけで、絶縁膜の上面において第１のバイアホールと重なる部分を周囲より低くすることができる。
【００４１】
したがって、上記絶縁膜の上面に凹部を形成する場合、その凹部を形成するための加工を無くして、製造工程を簡略化できる。
【００４２】
一実施形態の半導体装置は、
上記基板に、上記第１のバイアホールと重なるように形成された第２のバイアホールを備える。
【００４３】
上記実施形態の半導体装置によれば、上記基板に、第１のバイアホールと重なるように第２のバイアホールを形成するので、半導体層および基板を貫通する貫通孔を第１，第２のバイアホールで構成できる。
【００４４】
また、上記第２のバイアホールを形成する前に、第１のバイアホールを形成して、第１の配線の材料を積層するだけで、第１の配線の上面において第１のバイアホールと重なる部分を周囲より低くすることができる。
【００４５】
したがって、上記第１の配線の上面に凹部を形成する場合、その凹部を形成するための加工を無くして、製造工程を簡略化できる。
【００４６】
一実施形態の半導体装置では、
上記基板の下面に形成された下面電極と、
上記第１，第２のバイアホール内に充填されたバイアホール導電体と
を備え、
上記下面電極は上記バイアホール導電体を介して上記第１の配線に電気的に接続されている。
【００４７】
上記実施形態の半導体装置によれば、上記下面電極はバイアホール導電体を介して第１の配線に電気的に接続されているので、下面電極と第１の配線との間の抵抗を十分に低くすることができる。つまり、上記下面電極と第１の配線との間に電流を流したときの抵抗値を低減できる。
【００４８】
一実施形態の半導体装置では、
上記第１のバイアホールの幅は上記第２のバイアホールの幅よりも大きい。
【００４９】
上記実施形態の半導体装置によれば、上記第１のバイアホールの幅は第２のバイアホールの幅よりも大きいので、第１のバイアホールの形成後に第２のバイアホールを形成すれば、第１のバイアホールに第２のバイアホールを容易に重ねることができる。
【００５０】
一実施形態の半導体装置では、
上記絶縁膜は有機系絶縁膜である。
【００５１】
ここで、上記有機系絶縁膜とは、例えばＢＣＢ（ベンゾシクロブテン）やＰＩ（ポリイミド）等有機系樹脂からなる膜を指す。
【００５２】
上記実施形態の半導体装置によれば、上記絶縁膜は有機系絶縁膜であるので、例えばスピン塗布法で容易に３μｍ以上の厚膜化ができる。
【００５３】
また、上記有機系絶縁膜の膜厚を３μｍ以上にした場合、第１の電極または第１の配線と第２の配線との間の絶縁膜の耐圧を１０００Ｖ以上まで高くすることができる。
【００５４】
また、上記有機系絶縁膜は、ＳｉＮやＳｉＯ２等からなる絶縁膜に比べ柔らかく、弾力があるので、ワイヤボンド時の圧力や衝撃を吸収する。
【００５５】
したがって、上記有機系絶縁膜を第１のバイアホール上に形成することにより、第１のバイアホールの周辺部が受けるダメージを低減できる。
【００５６】
一実施形態の半導体装置では、
上記基板の材料は上記半導体層の材料と異なる。
【００５７】
上記実施形態の半導体装置によれば、上記第１のバイアホールをエッチングで形成する場合、基板の材料は上記半導体層の材料と異なるので、基板と半導体層との界面で第１のバイアホールのエッチングを容易に停止させることができる。
【００５８】
したがって、上記基板をエッチングストップ層として用いて、第１のバイアホールを精度よく形成できる。
【００５９】
一実施形態の半導体装置では、
上記半導体層はIII−Ｖ族窒化物半導体からなる。
【００６０】
上記実施形態の半導体装置によれば、上記半導体層は高耐圧で大電流密度動作が可能なＧａＮ等のIII−Ｖ族窒化物を用いているので、他の材料からなる半導体装置より、小さい面積で同じ特性を得ることができる。
【００６１】
一実施形態の半導体装置では、
上記基板は、シリコン、サファイアおよび炭化シリコンのうちのいずれかからなる。
【００６２】
上記実施形態の半導体装置によれば、上記基板がシリコンからなる場合は、基板に第２のバイアホールを容易に形成することができる。また、上記シリコンからなる基板は安価であるので、半導体装置を低コストで製造することができる。
【００６３】
また、上記基板がサファイアからなる場合は、基板が炭化シリコンからなる場合に比べ、基板を安価に手に入れられるので、半導体装置を低コストで製造することができる。また、上記サファイアからなる基板は大口径化が容易であるので、量産効果を高めることができる。
【００６４】
また、上記基板が炭化シリコンからなる場合は、基板上に、品質の良いＧａＮ半導体層を積層することができる。したがって、上記半導体装置の性能および信頼性を高くすることができる。
【００６５】
一実施形態の半導体装置では、
上記半導体装置はダイオードである。
【００６６】
一実施形態の半導体装置では、
上記半導体装置はトランジスタである。
【発明の効果】
【００６７】
本発明の半導体装置によれば、第２の配線は、第１のバイアホールの上方の領域を除いた領域に形成されているので、第２の配線に例えばワイヤボンドでワイヤを打っても、ワイヤボンドによる圧力や衝撃は第１のバイアホールにほとんど加わらなくなる。
【００６８】
その結果、上記第１のバイアホールの周辺部に変形が生じにくいので、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる。
【００６９】
本発明の半導体装置は、第２の配線の上面には、第１のバイアホールと重なるように凹部が形成されているので、第２の配線に例えばワイヤボンドでワイヤを打っても、ワイヤボンドによる圧力や衝撃は第１のバイアホールにほとんど加わらなくなる。
【００７０】
その結果、上記第１のバイアホールの周辺部に変形が生じにくいので、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる。
【発明を実施するための最良の形態】
【００７１】
以下、図面を参照しながら、本発明の実施形態について説明する。また、以下の図面および説明においては、同一の部品または構成要素には同一の参照符号を付してある。それらの機能も同一である。したがって、それらについての詳細な説明は繰返さない。
【００７２】
［第１実施形態］
図１は本発明の第１実施形態のＨＦＥＴ１００の模式断面図である。また、図２は上記ＨＦＥＴ１００の模式上面図である。
【００７３】
上記ＨＦＥＴ１００は、図１に示すように、基板１０１と、この基板１０１上に積層された半導体層１０２と、半導体層１０２上に形成されたソース電極１０４、ドレイン電極１０５およびゲート電極１０６とを備えている。なお、上記ソース電極１０４は第１の電極の一例である。また、上記ドレイン電極１０５は第２の電極の一例である。
【００７４】
上記ソース電極１０４はバイアホール１１０の絶縁膜１０３側の開口縁近傍に形成されている。そして、上記ソース電極１０４はソース配線１０７に電気的に接続されている。このソース配線１０７下には基板１０１および半導体層１０２を貫通するバイアホール１１０が形成されている。なお、上記バイアホール１１０は第１，第２のバイアホールの一例である。
【００７５】
上記基板１０１の下面には裏面電極１０９が形成されている。この裏面電極１０９の一部はバイアホール１１０内に形成され、ソース配線１０７と電気的に接続されている。なお、上記裏面電極１０９は下面電極およびバイアホール導電体の一例である。
【００７６】
上記半導体層１０２、ソース電極１０４、ゲート電極１０６およびソース配線１０７上には絶縁膜１０３が形成されている。この絶縁膜１０３は、ドレイン電極１０５の一部を除いた部分上にも形成されている。上記ドレイン電極１０５の一部は、ドレイン配線１０８に電気的に接続される部分である。なお、上記ドレイン配線１０８は第２の配線の一例である。
【００７７】
上記ドレイン配線１０８は、バイアホール１１０と重なる領域以外の領域に形成されている。つまり、図２に示すように、上記バイアホール１１０と重なる領域にはドレイン配線１０８が形成されていない。また、上記ドレイン配線１０８は、バイアホール１１０と重なる領域を取り囲むように形成されている。また、上記ドレイン配線１０８の上面は略平坦になっている。
【００７８】
より詳しくは、上記基板１０１はＳｉ、半導体層１０２は、ＨＦＥＴ１００として動作するＡｌＧａＮ／ＧａＮヘテロ接合層と、基板１０１とＧａＮ層との格子不整合を緩和するためのバッファ層との複合層からなっている。また、上記ソース電極１０４およびドレイン電極１０５は、Ｈｆ（ハフニウム）とＡｌ（アルミニウム）との積層金属層からなり、高温アニールによって半導体層１０２に形成される２次元電子ガス（２ＤＥＧ）とオーミック接触をとっている。また、上記ゲート電極１０６は、ＷＮ（窒化タングステン）とＡｕ（金）との積層金属層からなり、半導体層１０２とショットキー接触をしている。また、上記ソース配線１０７、ドレイン配線１０８および裏面電極１０９は、めっきによって形成したＡｕからなり、配線抵抗を少なくするため２μｍ以上の厚さに設定されている。また、上記絶縁膜１０３は厚さ１０μｍのＰＩ（ボリイミド）からなっている。
【００７９】
上記構成のＨＦＥＴ１００によれば、図２の二点鎖線で囲む領域に対してワイヤボンドを行って、ドレイン配線１０８と半導体パッケージの外部電極（図示せず）とを、ＡｕまたはＡｌからなるワイヤで接続する。
【００８０】
上記ワイヤボンドは、熱や超音波を加えてワイヤと金属配線とを圧着するが、バイアホール１１０と重なる領域にドレイン配線１０８を形成してないので、ワイヤボンドによる圧力や衝撃がバイアホール１１０にはほとんど加わらなくなる。
【００８１】
したがって、上記バイアホール１１０の周辺部は他の部分に比べて機械的強度が弱くなっているが、バイアホール１１０の周辺部の半導体層１０３にクラックが生じにくいので、断線、抵抗増加および信頼性低下を防ぐことができると共に、歩留まりを向上できる。
【００８２】
また、上記ワイヤボンドによる圧力や衝撃がバイアホール１１０にはほとんど加わらなくする上で、ドレイン配線１０８が形成されない領域の幅は、バイアホール１１０の幅より大きいことが好ましく、２０μｍ〜１００μｍの範囲で大きいことが望ましい。
【００８３】
上記ドレイン配線１０８が形成されない領域の幅が２０μｍより小さいと、多少の圧力がバイアホール１１０の周辺部に加わってしまう。一方、上記ドレイン配線１０８が形成されない領域の幅が１００μｍを越えると、ワイヤとドレイン配線１０８との接触面積が小さくなり、ワイヤの接続強度が低下してしまう。
【００８４】
また、上記ドレイン配線１０８にワイヤを接続するので、ドレイン配線１０８以外に、ワイヤボンドするための領域を形成する必要がないので、その分、ＨＦＥＴ１００のチップ面積を小さくすることができる。
【００８５】
また、上記バイアホール１１０と重なる領域を取り囲むようにドレイン配線１０８を形成することによって、ドレイン配線１０８の形成領域の面積が広くなるので、ドレイン配線１０８の抵抗を低くすることができると共に、ドレイン配線１０８にワイヤボンドを容易に行うことができる。
【００８６】
また、図３，図４に示すように、例えば２つのＨＦＥＴ１００を並列に接続した場合でも、ドレイン配線１０８同士を１つにつなげることができる。この場合、上記ドレイン配線１０８のいずれの部分にワイヤを接続しても、全てのＨＦＥＴ１００のドレイン電極１０５とワイヤが電気的に接続することになり、全てのＨＦＥＴ１００を均一に動作させることができる。
【００８７】
上記基板１０１と半導体層１０２の材料は、本実施形態に示したものに限定されるものではなく、共にＳｉ，ＧａＡｓ（ガリウムヒ素）、ＳｉＣ（炭化シリコン）、ＧａＮであっても構わない。
【００８８】
上記半導体層１０２がＧａＮ等のIII−Ｖ族窒化物である場合は、高耐圧・高電流密度動作が可能なことから、ＨＦＥＴ１００を小型化できる。
【００８９】
また、上記半導体層１０２がＧａＮ等のIII−Ｖ族窒化物である場合は、Ｓｉ基板、サファイア基板およびＳｉＣ基板のうちのいずれかを基板１０１として用いることができる。
【００９０】
上記半導体層１０２をＧａＮ等のIII−Ｖ族窒化物で形成し、Ｓｉ基板、サファイア基板およびＳｉＣ基板のうちのいずれかを基板１０１として用いた場合、基板１０１の格子定数や熱膨張率が半導体層１０２の格子定数や熱膨張率と異なる。このため、上記バイアホール１１０の周辺部の半導体層１０２の機械的強度は非常に弱くなるが、ドレイン配線１０８を用いることによって、バイアホール１１０の周辺部の半導体層１０３にクラックが生じるのを防ぐことができる。
【００９１】
上記基板１０１としてＳｉ基板を用いれば、Ｓｉ基板へのバイアホール１１０の形成が容易になる。また、上記Ｓｉ基板は安価であるので、製造コストを低く抑えることができる。
【００９２】
また、上記絶縁膜１０３はＳｉＮ膜やＳｉＯ２膜等でも構わないが、ＰＩやＢＣＢ等の有機系樹脂からなる絶縁膜であることが好ましい。これは、上記ＰＩやＢＣＢ等の有機系樹脂からなる絶縁膜はスピン塗布などの方法で容易に３μｍ以上の厚膜化ができるからである。
【００９３】
上記絶縁膜の膜厚を３μｍ以上にした場合、ソース電極１０４またはソース配線１０７とドレイン配線１０８との間の絶縁膜１０３の耐圧を１０００Ｖ以上まで高くすることができる。
【００９４】
また、上記絶縁膜１０３の膜厚を５μｍ以上にした場合、絶縁膜１０３の平坦化作用によって、ソース電極１０４、ドレイン電極１０５、ゲート電極１０６による段差が絶縁膜１０３の上面に現れなくなる。これにより、上記絶縁膜１０３上に、ドレイン配線１０８の材料を堆積するだけで、ドレイン配線１０８の上面を略平坦にすることができる。したがって、上記ドレイン配線１０８の上面とワイヤとの接続が強くなる。
【００９５】
また、上記絶縁膜１０３として、ＰＩやＢＣＢ等の有機系樹脂からなる絶縁膜を用いた場合、有機系絶縁膜は、ＳｉＮやＳｉＯ２等からなる絶縁膜に比べ柔らかく、弾力があるので、ワイヤボンド時の圧力や衝撃を吸収する。したがって、上記バイアホール１１０の周辺部の半導体層１０３にクラックが生じる可能性を低くすることができる。
【００９６】
また、上記絶縁膜１０３は単層構造でも、複層構造でも構わないし、ソース配線１０７、ドレイン配線１０８および裏面電極１０９は、Ｃｕ（銅）またはＡｌ等他の金属からなっていても構わない。
【００９７】
また、上記第１実施形態では、ソース電極１０４に電気的に接続された裏面電極１０９と、ドレイン電極１０５に電気的に接続されたドレイン配線１０８とを用いていたが、ソース電極１０４に電気的に接続されたドレイン配線と、ドレイン電極１０５に電気的に接続された裏面電極とを用いてもよい。
【００９８】
また、上記第１実施形態では本発明をＨＦＥＴに適用した例について説明したが、本発明はＨＦＥＴでなく他の電界効果型トランジスタに適用してもよいし、バイポーラトランジスタに適用してもよい。また、本発明をダイオードに適用しても、上記第１実施形態と同様の作用効果を得ることができる。
【００９９】
特に、大電流を扱うパワーデバイス用途としてのダイオードまたはトランジスタに本発明を用いた場合は、動作時に発生する大量の熱を基板裏面からだけでなく、ドレイン配線１０８からワイヤを介して外部電極へ逃がすことができ、ダイオードまたはトランジスタの寿命を延ばすことができる。
【０１００】
また、上記第１実施形態では、ドレイン配線１０８と半導体パッケージの外部電極との接続をワイヤボンドで行ったが、ドレイン配線１０８と半導体パッケージの外部電極との接続をＡｕＳｎ（金錫）やはんだを用いてフリップチップ接続してよい。
【０１０１】
また、上記半導体パッケージと裏面電極１０９との接続は、銀ペーストやはんだ等を用いてダイボンドしてもよい。
【０１０２】
［第２実施形態］
図５は本発明の第２実施形態のＨＦＥＴ２００の模式断面図である。また、図６は上記ＨＦＥＴ２００の模式上面図である。
【０１０３】
上記ＨＦＥＴ２００は、図５，図６に示すように、バイアホール２１０は半導体層２０２に形成され、基板２０１を貫通していない点、ドレイン配線２０８は絶縁膜２０３の上面の全面上に形成されている点、絶縁膜２０３およびドレイン配線２０８のそれぞれの上面においてバイアホール２１０と重なる部分が凹んだ形状になっている点が、上記第１実施形態と異なる。なお、上記バイアホール２１０は第１のバイアホールの一例、ソース配線２０７は第１の配線の一例、ドレイン配線２０８は第２の配線の一例、裏面電極２０９は下面電極の一例である。
【０１０４】
上記基板２０１は導電性基板であり、ソース電極１０４はソース配線２０７および基板２０１を介して裏面電極２０９に電気的に接続されている。また、上記ソース電極１０４は、バイアホール２１０の絶縁膜２０３側の開口縁近傍に形成されている。
【０１０５】
上記ＨＦＥＴ２００も上記第１実施形態のＨＦＥＴ１００と同様に、バイアホール２１０の周辺部で配線の断線や、基板２０１、半導体層２０２にクラックが生じ難くいので、信頼性を高くすることができる。
【０１０６】
また、上記ドレイン配線２０８と半導体パッケージの外部電極（図示せず）とをワイヤで接続する場合、ドレイン配線２０８以外に、ワイヤボンドするための領域を形成する必要がないので、その分、ＨＦＥＴ２００のチップ面積を小さくすることができる。
【０１０７】
また、上記ドレイン配線２０８はバイアホール２１０の上方の領域およびこの領域以外にも形成されているので、ドレイン配線２０８の形成領域の面積が広いので、配線抵抗が低くすることができる。
【０１０８】
また、上記絶縁膜２０３に対するドレイン配線２０８の接触面積が広いので、絶縁膜２０３に対するドレイン配線２０８の接着強度が高くなり、ワイヤボンドの衝撃によって、絶縁膜２０３からドレイン配線２０８が剥がれることを防ぐことができる。
【０１０９】
上記第２実施形態では、ドレイン配線２０８、絶縁膜２０３およびソース配線２０７のぞれぞれの上面においてバイアホール２１０と重なる部分が凹んだ形状になっているが、ドレイン配線２０８の上面のみにおいてバイアホール２１０と重なる部分が凹んだ形状にしてもよい。
【０１１０】
上記ドレイン配線２０８の上面のみにおいてバイアホール２１０と重なる部分が凹んだ形状にした場合、ドレイン配線２０８の厚さをバイアホール２１０と重なる部分を他の部分より薄くすればよい。
【０１１１】
また、上記半導体層２０２、ソース配線２０７、ドレイン配線２０８および裏面電極２０９は、上記第１実施形態の半導体層１０２、ソース配線１０７、ドレイン配線１０８および裏面電極１０９と形状は異なるが、上記第１実施形態の半導体層１０２、ソース配線１０７、ドレイン配線１０８および裏面電極１０９と同じ材料からなっている。
【０１１２】
したがって、上記第１実施形態の半導体層１０２、ソース配線１０７、ドレイン配線１０８および裏面電極１０９と同じように、半導体層２０２、ソース配線２０７、ドレイン配線２０８および裏面電極２０９の材料等を変更してもよい。
【０１１３】
すなわち、上記第２実施形態において、第１実施形態に記載事項を適宜用いて、本発明の一実施形態としてもよい。
【０１１４】
［第３実施形態］
図７は本発明の第３実施形態のＨＦＥＴ３００の模式断面図である。また、図８は上記ＨＦＥＴ３００の模式上面図である。
【０１１５】
上記ＨＦＥＴ３００は、図７，図８に示すように、バイアホール２１０にバイアホール３１０を接続した構造になっている点、ソース配線２０７と裏面電極３０９が接続されている点が、上記第２実施形態と異なる。なお、上記バイアホール３１０は第２のバイアホールの一例であり、ソース配線２０７は第１の配線およびバイアホール導電体の一例、裏面電極３０９はバイアホール導電体および下面電極の一例である。
【０１１６】
上記ＨＦＥＴ３００を製造する場合、まず、基板１０１とすべき基板上に、半導体２０２の材料を積層した後、ソース電極１０４、ドレイン電極１０５およびゲート電極１０６を形成する。
【０１１７】
次に、上記半導体２０２の材料が積層した層に、ソース電極１０４側からエッチング等でバイアホール３１０を形成する。
【０１１８】
次に、上記バイアホール２１０を覆うようにソース配線２０７を形成し、ソース電極１０４にソース配線２０７を電気的に接続する。
【０１１９】
次に、上記絶縁膜２０３およびドレイン配線２０８を形成した後、基板１０１とすべき基板の下面側からエッチング等を行って、バイアホール３１０を有する基板１０１を形成する。このバイアホール３１０の幅はバイアホール２１０の幅よりも狭くしている。
【０１２０】
最後に、上記基板１０１の下面に裏面電極３０９を形成し、その裏面電極３０９の一部をバイアホール３１０内に入れる。これにより、上記裏面電極３０９がソース配線２０７に電気的に接続されている。
【０１２１】
上記ソース配線２０７、絶縁膜２０３およびドレイン配線２０８はそれぞれ略均一な厚さで形成しても、ソース配線２０７、絶縁膜２０３およびドレイン配線２０８のそれぞれの上面においてバイアホール２１０と重なる部分は凹んだ形状になるので、製造は容易になる。
【０１２２】
上記構成のＨＦＥＴ３００によれば、上記第２実施形態と同様の作用効果を奏すると共に、上記裏面電極３０９をソース電極１０４に直接接続するので、上記第２実施形態よりも、抵抗を十分低くすることが可能である。
【０１２３】
また、上記バイアホール２１０の幅はバイアホール３１０の幅より大きいので、エッチングによりバイアホール３１０形成する際、ソース配線２０７の下面だけを露出させることができるので、そのソース配線２０７で制御よくエッチングを終了することができる。
【０１２４】
仮に、上記バイアホール３１０の幅がバイアホール２１０の幅より大きいとしたなら、バイアホール３１０のエッチング底面で、ソース電極２０７と基板１０１または半導体層２０２が同時に露出し異なる材料のものを同時にエッチングすることになり、ノッチングと呼ばれる異常エッチングが生じてしまい、良好なバイアホールの形状が得られず、裏面電極が断線しやすくなる。
【０１２５】
上記第１〜第３実施形態は単に例示であって、本発明が上記第１〜第３実施形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味および範囲内でのすべての変更を含む。
【図面の簡単な説明】
【０１２６】
【図１】図１は本発明の第１実施形態のＨＦＥＴの模式断面図である。
【図２】図２は上記第１実施形態のＨＦＥＴの模式上面図である。
【図３】図３は上記第１実施形態のＨＦＥＴの変形例の模式断面図である。
【図４】図４は上記第１実施形態のＨＦＥＴの変形例の模式上面図である。
【図５】図５は本発明の第２実施形態のＨＦＥＴの模式断面図である。
【図６】図６は上記第２実施形態のＨＦＥＴの模式上面図である。
【図７】図７は本発明の第３実施形態のＨＦＥＴの模式断面図である。
【図８】図８は上記第３実施形態のＨＦＥＴの模式上面図である。
【図９】図９は従来のＨＦＥＴの模式断面図である。
【符号の説明】
【０１２７】
１００，２００，３００  ＨＦＥＴ
１０１，２０１  基板
１０２，２０２  半導体層
１０３，２０３  絶縁膜
１０４  ソース電極
１０５  ドレイン電極
１０８  ドレイン配線
１０９，２０９，３０９  裏面電極
１１０，２１０，３１０  バイアホール
【図１】
2010016093.tif 000003
【図２】
2010016093.tif 000004
【図３】
2010016093.tif 000005
【図４】
2010016093.tif 000006
【図５】
2010016093.tif 000007
【図６】
2010016093.tif 000008
【図７】
2010016093.tif 000009
【図８】
2010016093.tif 000010
【図９】
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