(57)【要約】      （修正有）【課題】金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。【解決手段】半導体化合物１１上のゲート誘電体１９上にゲート電極２０を形成し、水素アニール２１を実施する。水素はゲート電極のＰｔやＰｄのような貴金属による触媒作用により原子状水素を形成しアニールを行い半導体化合物１１とゲート誘電体１９との界面を界面をパッシベートし、更には欠陥を回復する。【選択図】図２Ｇ
2010093247.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化物半導体（ＭＯＳ）デバイスのゲルマニウム（ＧｅまたはＳｉＧｅ）またはＩＩＩ−Ｖの高移動度化合物チャネル中のフェルミレベルピンニング（ＦＬＰ）を低減する方法であって、少なくとも、
基板上に高移動度のＧｅまたはＩＩＩ−Ｖ化合物半導体を形成して、ＭＯＳデバイスのチャネルを形成する工程と、
化合物半導体の上にゲート誘電体を形成する工程と、
ゲート誘電体の上にゲート電極を形成して、ＭＯＳデバイスのゲートを形成する工程と、
少なくとも５分間、原子状の水素を用いてアニールする工程とを含む方法。
【請求項２】
原子状の水素を用いるアニールは、触媒フォーミングガスアニール（Ｃ−ＦＧＡ）を用いて、好適にはＰｔやＰｄのような所定の貴金属の存在中で行われる請求項１に記載の方法。
【請求項３】
水素アニールは、ゲート誘電体の上にゲート電極を堆積した後に行われる触媒フォーミングガスアニール（Ｃ−ＦＧＡ）であり、ゲート電極は、ＰｔやＰｄのような貴金属を含む請求項１または２に記載の方法。
【請求項４】
水素アニールは、遠隔プラズマを用いた水素アニールであり、水素アニールは、好適にはゲート電極の堆積工程の前に行われる請求項１に記載の方法。
【請求項５】
ＩＩＩ−Ｖ化合物は、ＩｎＧａＡｓであり、好適にはＩｎｘＧａ１−ｘＡｓ（ｘ＞０．５）であり、更に好適にはＩｎ０．５３Ｇａ０．４７Ａｓである請求項１〜４のいずれかに記載の方法。
【請求項６】
Ｇｅ化合物は、ＧｅまたはＳｉｘＧｅ１−ｘ（ｘ＜０．３）である請求項１〜５のいずれかに記載の方法。
【請求項７】
高移動度化合物は、アニールされてＧｅＯｘ上部表面層を達成するＧｅから選択される請求項６に記載の方法。
【請求項８】
更に、ゲート誘電体を形成する工程の前に、４０〜４８重量％（ＮＨ４）２Ｓの溶液中に少なくとも５〜１０分間基板を浸責することにより、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体の表面から自然酸化物を除去する工程を含む請求項１〜７のいずれかに記載の方法。
【請求項９】
ゲート誘電体の形成工程は、原子層成長（ＡＬＤ）または分子線エピタキシ（ＭＢＥ）を用いてＡｌ２Ｏ３またはＬａｘＡｌ１−ｘＯ３（ＬａＡｌＯ３）を形成する工程を含む請求項１〜８のいずれかに記載の方法。
【請求項１０】
アニールは、２００℃から５００℃までの範囲の温度で、好適には３００℃から４００℃までの範囲の温度で、少なくとも５〜３０分間行われる請求項１〜９のいずれかに記載の方法。
【請求項１１】
高移動度のＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体中に、第１領域および第２領域が形成され、ｎ型ドーパンがドープされてＮ−ＭＯＳＦＥＴデバイスのドレインおよびソースを形成することを特徴とする請求項１〜１０のいずれかに記載の方法。
【請求項１２】
高移動度のＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体中に、第１領域および第２領域が形成され、ｐ型ドーパンがドープされてＰ−ＭＯＳＦＥＴデバイスのドレインおよびソースを形成することを特徴とする請求項１〜１１のいずれかに記載の方法。
【請求項１３】
請求項１〜１２のいずれかの方法を用いた高移動度ＭＯＳデバイスであって、高周波反転リフティング（ＨＦＩＬ）が１０％から２０％までの範囲内である高移動度ＭＯＳデバイス。
【請求項１４】
ＭＯＳデバイスは、量子井戸を有する高移動度Ｎ−ＭＯＳＦＥＴであり、Ｉｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中のソース領域およびドレイン領域はｎ型ドーパントでドープされ、Ｉｎ０．５３Ｇａ０．４７Ａｓ半導体化合物チャネルの上にゲート誘電体が形成された請求項１３に記載の高移動度ＭＯＳデバイス。
【請求項１５】
ＭＯＳデバイスは、量子井戸を有する高移動度Ｐ−ＭＯＳＦＥＴであり、ソース領域およびドレイン領域はｐ型ドーパントでドープされ、Ｇｅ半導体化合物チャネルの上に原子層成長によりゲート誘電体が形成された請求項１３に記載の高移動度ＭＯＳデバイス。
【請求項１６】
請求項１５の高移動度Ｐ−ＭＯＳＦＥＴと、請求項１４の高移動度Ｎ−ＭＯＳＦＥＴを含む高移動度ＣＭＯＳデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓやＩｎＧａＡｓ）のような高移動度材料を、金属酸化物半導体（ＭＯＳ）デバイスのチャネルとして用いて、シリコンと置き換えることに関する。
【０００２】
特に、本発明は、ＭＯＳデバイスの、ＧｅやＩＩＩ−Ｖ半導体化合物系（semiconductor compound based）チャネル中のような、高移動度材料中でのフェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法に関する。
【０００３】
本発明は、更に、ＦＬＰを大幅に低減（回避）するパッシベーション方法に関する。
【背景技術】
【０００４】
主流のシリコンＣＭＯＳ（相補型金属酸化物半導体）やＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）技術の連続した物理的縮小は、一般に、過去４０年の間、シリコンデバイスの性能を押し上げてきた。しかしながら、近年導入された高誘電率（ｈｉｇｈ−ｋ）誘電体や金属ゲートのような新しい材料の利益も、より小型のデバイスに向かう競争が、２２ｎｍノードを越える性能の拡張に関しても続くことは保証できない。
【０００５】
可能な解決方法は、少なくとも次の技術ノードでは、より高いキャリア移動度を有する新しいチャネル材料の導入することである。高電子移動度を有するゲルマニウムや、ＩｎＳｂ、ＩｎＡｓ、Ｇｅ、およびＩｎＧａＡｓのようなＩＩＩ−Ｖ化合物は、２２ｎｍを越えるＣＭＯＳデバイスにとって非常に将来性の有る材料であり、可能性のある解決方法である。
【０００６】
ＩＩＩ−Ｖ化合物ＣＭＯＳデバイスの開発は、最近の４０年間はフェルミレベルピンニング（ＦＬＰ）の問題に悩まされてきた。ゲート誘電体とのＩＩＩ−Ｖ化合物界面の非常に高い界面トラップ密度に起因すると疑われる、ＦＬＰ問題は、従来のＳｉＣＭＯＳからＩＩＩ−ＶＣＭＯＳへの置き換えをやめなければならない致命的問題の１つである。近年、カルコゲニドのパッシベーション、シリコンのパッシベーションを含むＦＬＰを避けるための多くの方法が提案されている。最も評判の良い最新技術は、高移動度ＩＩＩ−Ｖ化合物半導体とゲート誘電体層との間の、ＳｉまたはＧｅのような界面パッシベーション層（ＩＰＬ）の使用（堆積）である。ＩＰＬの導入は、しかしながら、チャネルの電子移動度の十分な低減のような多くの望まない影響を有する。界面パッシベーション層の物理的な膜厚は、ゲートスタックに追加のＥＯＴを必然的に付加し、チャネルの小型化の予定（０６ｎｍノードでＥＯＴ＜０．８ｎｍ）に負の影響を与える。更に、注入活性化アニール（＞６５０℃）のような高温プロセスでの、ＳｉまたはＧｅの、ＩＩＩ−Ｖ化合物基板中への拡散は、基板のドーピングを大きく変える。最後に、数ナノメータより大きいＩＰＬ材料（ＳｉまたはＧｅ、電子移動度はそれぞれ４００ｃｍ２／ｅＶと１９００ｃｍ２／ｅＶ）の適用は、基板の高いキャリア移動度（Ｉｎ０．５３Ｇａ０．４７Ａｓで８０００ｃｍ２／ｅＶ）を低下させそうである。
【０００７】
ＩＩＩ−ＶＣＭＯＳデバイスでのＦＬＰの最適の除去はまだ達成されず、フェルミレベルピンニングを低減しまたは回避し、同時にデバイス性能を向上させる方法がなおも必要であることは、今までの産業界の合意である。
【目的】
【０００８】
本発明は、ＭＯＳデバイスのＧｅ（ＳｉＧｅ）やＩＩＩ−Ｖ化合物系チャネル中のような、高移動度材料中のフェルミレベルピンニング（ＦＰＬ）の低減を目的とする。
【０００９】
特に、本発明は、ＦＬＰを低減すると共に、デバイス性能を大きく向上させることを目的とする。
【００１０】
更に、本発明は、進歩的なＥＯＴ（等価酸化膜厚）の縮小に重きを置く、高性能ＭＯＳデバイスのためのＩｎＧａＡｓ／Ｇｅの集積を目的とする。
【発明の概要】
【００１１】
本発明は、ＭＯＳデバイスのＧｅまたはＩＩＩ−Ｖ化合物系チャネルのようなより高いキャリア移動度を有する新しいチャネル材料中で、フェルミレベルピンニング（ＦＬＰ）の影響を回避するかまたは少なくとも大幅に低減し、これによりデバイス特性を大きく変えるための方法に関する。Ｇｅ（ＳｉＧｅ）やＩＩＩ−Ｖ化合物系材料では、フェルミレベルピンニング（ＦＬＰ）効果は、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物系半導体と、化合物半導体の上に配置されるゲート誘電体の界面における、非常に高い界面トラップ密度に起因する。
【００１２】
ゲート誘電体（酸化物）とＧｅ（ＧｅＳｉ）またはＩｎＧａＡｓ（例えばＩｎ０．５３Ｇａ０．４７Ａｓ）のようなＩＩＩ−Ｖ化合物半導体との界面におけるＦＬＰを低減（回避）する本発明の方法を用いると、更に、電場誘起表面量子井戸（field-induced surface quantum well）を有するＭＯＳデバイスの達成が可能となる。
【００１３】
ゲート誘電体（酸化物）と、Ｇｅ（ＧｅＳｉ）またはＩｎ０．５３Ｇａ０．４７ＡｓのようなＩＩＩ−Ｖチャネル材料との界面におけるＦＬＰを低減（回避）する本発明の方法を用いると、チャネル界面が非常に低い欠陥と高移動度を有するため、ＣＶカーブにおいて高周波反転リフト（ＨＦＩＬ）が観察される。
【００１４】
本発明の好適な具体例では、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ半導体化合物の高移動度材料からなるチャネルを有し、これによりＦＬＰの問題を避けるデバイスを製造するための方法が開示されている。好適には、このデバイスは、Ｇｅ（ＳｉＧｅ）または代わりのＩＩＩ−Ｖ化合物系のチャネルを含むＭＯＳデバイス、または換言すれば高移動度のＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ材料（例えばＧａＡｓまたはＩｎＧａＡｓ）をチャネル材料に用いて、これにより従来用いられたシリコン系のチャネルを置き換えるデバイスを含む。ＦＬＰ問題は、高移動度材料中の欠陥から、および／またはＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体の表面上の自然酸化膜により起きる思われるため、ＩＩＩ−Ｖ化合物半導体の表面をパッシベートすることは非常に重要である。この方法は、高移動度ＩＩＩ−Ｖ化合物半導体とゲート誘電体層との間の界面パッシベーション層（ＩＰＬ）（例えばＳｉまたはＧｅ）の使用（堆積）を避ける。
【００１５】
好適な具体例の方法では、ＦＬＰを低減（除去）できるのみならず、デバイス特性を大きく増大させることができるパッシベーション技術を使用する。
【００１６】
好適な具体例の方法では、ゲート誘電体とＧｅまたはＩＩＩ−Ｖ化合物半導体との界面で高移動度材料をパッシベートすると同時に、界面で欠陥を修復することによりＦＬＰの問題を解決する。この問題は、原子状水素アニールや、触媒フォーミングガスアニール（Ｃ−ＦＧＡ）の形態のフォーミングガスアニールを行って、原子状の水素を得ることにより解決される。原子状水素アニールは、好適には遠隔プラズマを使用するような、ダメージの内プラズマ水素アニールである。Ｃ−ＦＧＡは、好適には、分子状の水素を原子状の水素に代える、ＰｔやＰｄのような所定の貴金属の存在中で行われるＦＧＡである。原子状水素アニール工程は、好適にはゲート電極の堆積前に行われる。代わりに、原子状水素アニール工程は、ゲート電極の堆積後に、換言すればＭＯＳ構造の形成後に行っても良い。
【００１７】
好適な具体例では、金属酸化物半導体（ＭＯＳ）デバイスの、ゲルマニウム（Ｇｅ、ＳｉＧｅ）またはＩＩＩ−Ｖ高移動度化合物チャネル中でのフェルミレベルピンニングを低減（回避）するための方法が記載される。この方法は、少なくとも、
基板上に高移動度のＧｅまたはＩＩＩ−Ｖ化合物半導体を形成して、ＭＯＳデバイスのチャネルを形成する工程と、
化合物半導体の上にゲート誘電体を形成する工程と、
ゲート誘電体の上にゲート電極を形成して、ＭＯＳデバイスのゲートを形成する工程と、
少なくとも５分間、原子状の水素を用いてアニールする工程とを含む。
【００１８】
好適な具体例では、ＭＯＳデバイスは、表面チャネルまたは埋め込みチャネルとなる、高移動度Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体系のチャネルを含むＭＯＳＣＡＰ、ＭＯＳＦＥＴ、ＨＥＭＴ等である。
【００１９】
好適な具体例では、ＭＯＳデバイスは、高移動度Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体系のチャネルを含むＭＯＳＦＥＴであり、ＭＯＳＦＥＴ中のＦＬＰの影響を低減（回避）するための方法が記載される。この方法は、少なくとも、
基板上に高移動度のＧｅまたはＩＩＩ−Ｖ化合物半導体を形成して、ＭＯＳデバイスのチャネルを形成する工程と、
化合物半導体の第１領域および第２領域に適当なドーパント型のドーパントをドーピングして、ＭＯＳＦＥＴのドレインおよびソースを形成する工程と、
半導体化合物の上にゲート誘電体を形成する工程と、
ゲート誘電体の上にゲート電極を形成して、ＭＯＳＦＥＴのゲート電極を形成する工程と、
少なくとも５分間、原子状の水素を用いてアニールする工程とを含む。
【００２０】
好適な具体例では、基板は、基板の上に高移動度化合物半導体が転位無しで成長できるように選択される。
【００２１】
好適な具体例では、基板はＳｉ（例えばＳｉウエハ）、ＩｎＰ等であっても良い。
【００２２】
好適な具体例では、ＩＩＩ−Ｖ化合物半導体はＩｎＧａＡｓであり、好適にはＩｎｘＧａ１−ｘＡｓ（ｘ＞０．５）であり、更に好適にはＩｎ０．５３Ｇａ０．４７Ａｓである。ＩＩＩ−Ｖ化合物半導体は、好適には下の基板に対して格子整合し、例えば最新技術を用いることにより、Ｓｉ基板の上に、Ｉｎ０．５３Ｇａ０．４７Ａｓが格子整合して形成できる。
【００２３】
好適な具体例では、化合物半導体はＧｅまたはＳｉｘＧｅ１−ｘ（ｘ＜０．３）である。Ｇｅ化合物半導体は、好適には下の基板に対して転位無しで成長できる。基板は、Ｓｉ、Ｇｅ等であっても良い。選択的に、ＧｅまたはＳｉｘＧｅ１−ｘは、アニールされてＧｅＯｘ（最も好適にはＧｅＯ２）上部表面層を形成する。
【００２４】
好適な具体例では、成長したＧｅ（ＳｉＧｅ）化合物半導体または例えばＩｎ０．５３Ｇａ０．４７ＡｓのようなＩＩＩ−Ｖ化合物半導体は、更に自然酸化物を除去するために、カルコゲニドパッシベーションプロセスが行われる。化合物半導体がＧｅの場合、ＧｅＯｘ（最も好適にはＧｅＯ２）上部表面層の形成は避けられる（必要ではない）。カルコゲニドパッシベーションを行うために、この方法は、更に、４０〜４８重量％（ＮＨ４）２Ｓの溶液中に少なくとも５〜１０分間基板を浸責し、脱イオン水でリンスし乾燥する工程を含む。代わりに、最先端のＨ２Ｓ（ガス）処理が、カルコゲニドパッシベーションを行うために用いられても良い。カルコゲニドパッシベーション工程は、Ｇｅ（ＧｅＳｉ）またはＩＩＩ−Ｖ化合物半導体の上にゲート誘電体１７を形成する工程の前に行われる。
【００２５】
好適な具体例では、Ｇｅ（ＧｅＳｉ）またはＩＩＩ−Ｖ化合物半導体の上にゲート誘電体を形成する工程は、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｇａ２Ｏ３、Ｇｄ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ３、Ｔａ２Ｏ３、Ｌａ２Ｏ３、ＨｆＡｌＯ、ＴｉＡｌＯ、およびＬａｘＡｌ１−ｘＯ３（ＬａＡｌＯ３）を含むグループから選択される酸化物を堆積する工程を含む。
【００２６】
好適な具体例では、Ｇｅ（ＧｅＳｉ）またはＩＩＩ−Ｖ化合物半導体の上にゲート誘電体を形成する工程は、原子層成長（ＡＬＤ）または代わりに分子線エピタキシ（ＭＢＥ）を用いてＡｌ２Ｏ３の層を堆積する工程を含む。堆積したゲート誘電体の厚みは、ＭＯＳＣＡＰデバイスを形成するために５ｎｍから２０ｎｍの範囲であり、ＭＯＳＦＥＴデバイスを形成するためにはＥＯＴ厚み＜１ｎｍの範囲内であっても良い。
【００２７】
好適な具体例では、ゲート誘電体の上にゲート電極を形成する工程は、物理気相成長（ＰＶＤ）、電子ビーム蒸着、およびＲＦスパッタ等のような堆積技術を用いて行われる。堆積されたゲート電極構造の厚さは、５０ｎｍから２００ｎｍの範囲内でも良い。ゲート電極（金属）層は、続いて、ゲート電極構造を形成するために最新のパターニング技術を用いてパターニングされて、好適なゲート構造が得られる。
【００２８】
好適な具体例では、水素アニールを行う工程は、例えば不活性キャリアガス中で１０％〜１００％の原子状水素を用いた遠隔プラズマのような、原子状水素アニールを用いて、好適には２００℃から５００℃までの温度で、より好適には３００℃から５００℃の温度で、少なくとも５から３０分間行われる。この方法は、例えば、エネルギー衝突を含むプラズマ処理を用いるような、Ｇｅ（ＧｅＳｉ）またはＩＩＩ−Ｖ化合物半導体をパッシベートするのに使用する最新技術に比較して非破壊的である。ＧｅまたはＩＩＩ−Ｖ化合物半導体チャネルを有する最新のＭＯＳデバイスに比較して、ここでは、初めて、異なった材料からなる外部の界面層を堆積させる必要の無い、装置外（ex-situ）「修復」法を用いて、ＦＬＰが低減されて殆ど除去される。
【００２９】
好適な具体例では、水素アニールを行う工程は、ＰｔまたはＰｄのような貴金属と組み合わせたＣ−ＦＧＡを用いて行われ、これにより、貴金属が、分子状の州遅を原子状の水素に代える触媒として働く。Ｃ−ＦＧＡは、好適には２００℃から５００℃までの温度で、更に好適には３００℃から５００℃までの温度で、少なくとも５〜３０分間行われる。
【００３０】
好適な具体例では、水素アニールを行う工程は、ゲート誘電体の上にゲート電極を堆積した後に行われるＣ−ＦＧＡを用いて行われ、ゲート電極は、分子状の水素を原子状の水素に代えるＰｔまたはＰｄのような貴金属を含む。
【００３１】
他の好適な具体例では、原子状水素アニールを行う工程は、重水素（例えば１０％〜１００％）を用いて、好適には２００℃から５００℃までの温度で、より好適には３００℃から５００℃までの温度で、少なくとも５〜３０分間行われる。
【００３２】
好適な具体例では、高移動度のＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体系のチャネルを含むＭＯＳデバイスを形成する方法が記載され、これにより電場誘起表面量子井戸が、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物とゲート誘電体との界面に形成される。
【００３３】
好適な具体例の方法を用いると、チャネル界面が非常に低い欠陥と高い移動度を有するため、ＣＶカーブにおいて高周波反転リフト（ＨＦＩＬ）が観察される。得られた高移動度ＭＯＳデバイスは、１０％から２０％までの範囲の高周波反転リフティング（ＨＦＩＬ）を有する。
【００３４】
好適な具体例では、高移動度のＩＩＩ−Ｖ化合物半導体系のチャネルを含み、ゲート誘電体−半導体化合物系のチャネル界面で、（表面）量子井戸が形成されて観察されたＭＯＳデバイスが記載される。このデバイスは、少なくとも、
基板、
基板上に、（転位無しで）形成されたＩｎｘＧａ１−ｘＡｓ（ｘ＞０．５）およびより好適にはＩｎ０．５３Ｇａ０．４７Ａｓの半導体化合物チャネル、
ＩｎｘＧａ１−ｘＡｓ半導体化合物チャネルの上に形成されたゲート誘電体、
ゲート誘電体の上に形成されたゲート電極を含む。
【００３５】
好適な具体例では、ＭＯＳデバイスは、（表面）量子井戸を有する高移動度のＩｎｘＧａ１−ｘＡｓ（好適にはＩｎ０．５３Ｇａ０．４７Ａｓ）半導体化合物系のチャネルを含み、更に、ＩｎｘＧａ１−ｘＡｓ半導体化合物中に、ＭＯＳデバイスのソースおよびドレインを形成するためにｎ型ドーパントがドープされた第１および第２領域と、（表面）量子井戸を有するＮ−ＭＯＳデバイスを形成するためにｐ型ドーパントがドープされたＩｎｘＧａ１−ｘＡｓ半導体化合物チャネルを含む。
【００３６】
代わりの好適な具体例では、高移動度のＧｅ（ＳｉＧｅ）半導体化合物系のチャネルを含み、ゲート酸化物−半導体化合物系のチャネル界面で、（表面）量子井戸が形成されて観察されたＭＯＳデバイスが記載される。このデバイスは、好適には、
基板、
基板上に形成され、任意的にアニールされて半導体化合物の上に薄いＧｅＯｘ表面層を形成するＧｅまたはＳｉＧｅ半導体化合物チャネル、
Ｇｅ（ＳｉＧｅ）半導体化合物の上に形成されたゲート誘電体、
ゲート誘電体の上に形成されたゲート電極とを含む。
【００３７】
好適な具体例では、ＭＯＳデバイスは、（表面）量子井戸を有する高移動度のＧｅ（ＳｉＧｅ）半導体化合物系のチャネルを含み、更に、Ｇｅ（ＳｉＧｅ）半導体化合物中に、ＭＯＳデバイスのソースおよびドレインを形成するためにｐ型ドーパントがドープされた第１および第２領域と、Ｐ−ＭＯＳデバイスを形成するためにｎ型ドーパントがドープされたＧｅ（ＳｉＧｅ）半導体化合物チャネルを含む。
【００３８】
好適な具体例では、高移動度Ｐ−ＭＯＳＦＥＴおよび高移動度Ｎ−ＭＯＳＦＥＴを含む高移動度ＣＭＯＳデバイスが記載されている。このＣＭＯＳデバイスは、好適には、ソース領域およびドレイン領域がｐ型ドーパントでドープされたＧｅ（ＳｉＧｅ）半導体化合物Ｐ−ＭＯＳＦＥＴを含む。このＣＭＯＳデバイスは、好適には、更に、ソース領域およびドレイン領域がｎ型ドーパントでドープされたＩｎｘＧａ１−ｘＡｓ（好適にはＩｎ０．５３Ｇａ０．４７Ａｓ）半導体化合物Ｎ−ＭＯＳＦＥＴを含む。
【００３９】
好適な具体例では、ゲート酸化物と半導体化合物との間の界面をパッシベートすることで、高移動度ＭＯＳデバイス中に、電場誘起表面量子井戸が形成される。このパッシベーションは、原子状の水素を用いたアニール工程を用いる好適な具体例の方法を用いて行われる。水素アニールは、貴金属と組み合わせたＣ−ＦＧＡ（分子状の水素）でも良く、代わりに原子状の水素を用いても良い。水素アニールは、ゲート電極を堆積する工程の前または後に行っても良い。
【００４０】
特定の好適な形態は、添付の独立請求項および従属請求項により詳しく述べられる。従属請求項の特徴は、必要に応じて独立請求項の特徴と組み合わせても良く、他の従属請求項の特徴と組み合わせても良く、単に請求項に記載された通りではない。
【００４１】
この分野で、デバイスについて一定の改良、変更、および進化が行われるが、この概念は、従来の実施からの出発を含み、より効果的で、安定した、信頼性のあるこの性質のデバイスとなる、本質的に新しく新規の改良を表すと信じられる。
【００４２】
本発明の、上述および他の特性、特徴、および長所は、好適な具体例の原理を例示する方法で示す添付の図面と共に、以下の詳細な説明から明らかになるであろう。この記載は、例示することを目的として、好適な具体例の範囲を制限するものではない。以下で引用される参照図面は、添付の図面をいう。
【図面の簡単な説明】
【００４３】
例示の具体例は、図面の参照図面中に示される。ここに示される具体例と図面は、限定的よりむしろ例示的と考えられることを意図する。
【００４４】
【図１】好適な具体例にかかる適当なＭＯＳキャパシタスタックを示す。
【図２Ａ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｂ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｃ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｄ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｅ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｆ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｇ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図２Ｈ】高移動度ＧｅまたはＩＩＩ−Ｖ化合物系チャネルを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を作製し、これによりＦＬＰ効果を回避（低減）する、本発明の好適な具体例にかかるプロセスフローである。
【図３】１０ｎｍＡｌ２Ｏ３／ｐ型ドープＩｎ０．５３Ｇａ０．４７Ａｓスタックを有し、原子状水素アニール（ＦＧＡ）処理を行わないＭＯＳキャパシタ試料の、キャパシタンス−電圧（Ｃ−Ｖ）カーブを示す（従来技術）。
【図４】本発明の好適な具体例にかかる、その上にＰｄゲートを備えた１０ｎｍＡｌ２Ｏ３／ｐ型ドープＩｎ０．５３Ｇａ０．４７Ａｓスタックを有し、原子状水素アニール（Ｃ−ＦＧＡ）後のＭＯＳキャパシタ試料の、キャパシタンス−電圧（Ｃ−Ｖ）カーブを示す。ＨＦＩＬは、図４中に示される。
【図５】Martensらの適応を考慮しない、従来のキャパシタンス／電圧特性解釈にかかる、８ｎｍＡｌ２Ｏ３／ｐ型ドープＩｎ０．５３Ｇａ０．４７Ａｓスタックを有するデバイスのＣＶカーブを示す（従来技術）。
【図６】実反転反応（true inversion response）を示し、反転においてバイアス独立特性（bias independent characteristic）を有する、Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳキャパシタのための本発明の好適な具体例にかかるＣＶカーブを示す。ＭＯＳキャパシタは、１ｋＨｚから１ＭＨｚで、全体で３０の周波数を用いて測定された。
【図７】ＭＯＳＦＥＴ反転回路モデルを示す（従来技術）。抵抗素子Ｒは、多数キャリアバンドと小数キャリアバンドの間の「伝達経路」を形成する。
【図８Ａ】本発明の好適な具体例にかかる、ＭＯＳＦＥＴスタックを含むＩＩＩ／Ｖ−ＭＯＳキャパシタ中の、ゲート誘電体（酸化物）−ＩｎＧａＡｓ電場誘起表面量子井戸（field-induced surface quantum well）の形成を示す。
【図８Ｂ】本発明の好適な具体例にかかる、ＭＯＳＦＥＴスタックを含むＩＩＩ／Ｖ−ＭＯＳキャパシタ中の、ゲート誘電体（酸化物）−ＩｎＧａＡｓ電場誘起表面量子井戸の形成を示す。
【図９Ａ】本発明の好適な具体例にかかる高移動度ＧｅＭＯＳキャパシタスタック中の、Ｇｅ電場誘起表面量子井戸の形成を示す。図９ＡはＣ−ＦＧＡ無しの１ＭＨｚの挙動を示す。
【図９Ｂ】本発明の好適な具体例にかかる高移動度ＧｅＭＯＳキャパシタスタック中の、Ｇｅ電場誘起表面量子井戸の形成を示す。図９Ｂは好適な具体例にかかるＣ−ＦＧＡを行った後の１ＭＨｚの挙動を示し、これにより１ＭＨｚでの実反転と、電場誘起量子井戸の形成を示す。
【図１０Ａ】ＧｅＭＯＳキャパシタのＣＶカーブを示す。図１０ＡはＣ−ＦＧＡ無しのＧｅＭＯＳキャパシタのＣＶカーブを示す。ＭＯＳキャパシタは、１ｋＨｚから１ＭＨｚで、全体で３０の周波数を用いて測定された。
【図１０Ｂ】ＧｅＭＯＳキャパシタのＣＶカーブを示す。図１０Ｂは好適な具体例にかかるＣ−ＦＧＡを行った後のＧｅＭＯＳキャパシタのＣＶカーブを示し、実反転反応と反転におけるバイアス独立特性を示す。ＭＯＳキャパシタは、１ｋＨｚから１ＭＨｚで、全体で３０の周波数を用いて測定された。
【図１１】本発明の好適な具体例にかかるＧｅおよびＩｎＧａＡｓのＭＯＳＣＡＰのＤｉｔ分布を示す。
【図１２】本発明の好適な具体例にかかる１．５μｍのＧｅのＮ−ＭＯＳＦＥＴおよびＩｎＧａＡｓのＮ−ＭＯＳＦＥＴのＩｄ−Ｖｄプロットを示す。
【図１３Ａ】本発明の好適な具体例にかかるＧｅおよびＩｎＧａＡｓのＭＯＳＣＡＰのＣ−Ｖカーブを示す。図１３Ａは、ｐ型ＧｅＭＯＳＣＡＰである。
【図１３Ｂ】本発明の好適な具体例にかかるＧｅおよびＩｎＧａＡｓのＭＯＳＣＡＰのＣ−Ｖカーブを示す。図１３Ｂは、ｎ型ＧｅＭＯＳＣＡＰである。
【図１３Ｃ】本発明の好適な具体例にかかるＧｅおよびＩｎＧａＡｓのＭＯＳＣＡＰのＣ−Ｖカーブを示す。図１３Ｃは、ｎ型ＩｎＧａＡｓＭＯＳＣＡＰである。
【図１３Ｄ】本発明の好適な具体例にかかるＧｅおよびＩｎＧａＡｓのＭＯＳＣＡＰのＣ−Ｖカーブを示す。図１３Ｄは、ｐ型ＩｎＧａＡｓＭＯＳＣＡＰである。
【発明を実施するための形態】
【００４５】
本発明の具体例は、特定の具体例に関して、所定の図面を参照しながら記載されるが、それに限定されるものではなく、請求項によってのみ限定される。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００４６】
更に、説明や請求項中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、時間的な順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
【００４７】
また、説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００４８】
特定のドーパント型について以下で引用された場合、これは説明を容易にすることのみのために行われ、本発明を限定することは意図しない。以下で与えられる例において、材料およびドーパント型は、発明を変えること無しに、他の適当な材料やドーパント型により置き換えることができることが理解される。
【００４９】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定されるものと解釈すべきでなく、他の要素や工程を排除するものではない。このように、言及された特徴、数字、工程、または成分は、その存在を明記するものとして解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００５０】
距離を表すＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）の用語については、これは通常ナノメーター（ｎｍ）として与えられ、ｈｉｇｈ−ｋ材料が使用される場合と同じ効果を得るために、シリコン酸化膜をいかに薄くする必要があるかを示す。
【００５１】
「高周波反転リフト（High frequency inversion lift：ＨＦＩＬと呼ばれる）」の現象に関しては、明細書を通して、これは、高周波においても、強い反転でＣＶが増加（リフト）を示す現象をいう。ＨＦＩＬは、Ｃｏｘに対して強い反転におけるＣｉｎｖ増加の比として定量される。即ち、
ＨＦＩＬ＝（（Ｃｉｎｖ−Ｃｍｉｎ）／Ｃｏｘ
であり、Ｃｍｉｎは、深い空乏で観察される最小キャパシタンスである。従来技術のＳｉのＭＯＳ−ＣＡＰでは、約１００ＨｚにおいてＨＦＩＬ＝０である。好適な具体例の方法（Ｃ−ＦＧＡ後）を用いると、高移動度ＩｎＧａＡｓＭＯＳ−ＣＡＰでは１ＭＨｚにおいてＨＦＩＬが約０．２となり、ＧｅＭＯＳ−ＣＡＰでは１ＭＨｚにおいて約０．１となる。
【００５２】
「触媒フォーミングガスアニール（Catalytic Forming Gas Anneal）」（Ｃ−ＦＧＡと呼ぶ）プロセスの適用について述べる。これは、（ＰｄまたはＰｔを触媒に用いた）水素アニール処理技術で、上述のＨＦＩＬを表すために用いられる。
【００５３】
ＩＩＩ／Ｖ族化合物半導体材料について述べると、この材料はＩｎ、Ｇａ、Ａｓ、Ｓｂ、Ａｌ、Ｐ、Ｂ、Ｎ、およびＩｎＧａＡｓのようなその２元系、３元系、または４元系化合物を含む。
【００５４】
更に、「量子井戸（quantum well）」の用語は、層表面に垂直な距離に（疑似）粒子（一般には電子または正孔）を閉じ込めることができ、他の距離への移動が制限される薄い表面層をいう。閉じ込め自身は、量子効果と呼ばれる。
【００５５】
本発明は、好適な具体例の詳細な説明により記載される。好適な具体例の他の具体例が、当業者の知識に基づいて、好適な具体例の真実の精神や技術的な示唆から離れることなく行え、本発明は、添付された請求の範囲の用語によってのみ限定されることは明らかである。
【００５６】
少なくとも幾つかの好適な具体例は、ＭＯＳＦＥＴデバイスのチャネルとして使用される（Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物のような）高移動度材料中のフェルミレベルピンニング（ＦＬＰ）の問題に関する。
【００５７】
本発明は、ＭＯＳデバイスのＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体２チャネルとゲート誘電体３との界面において、ＦＬＰを大幅に低減（回避）でき、欠陥を修復するパッシベーション方法を開示する（図１参照）。好適な具体例は、更に、好適な具体例のパッシベーション方法を用いた、高移動度Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体のチャネルを含むＭＯＳデバイスについて開示する。
【００５８】
好適な具体例は、Ｉｎ０．５３Ｇａ０．４７Ａｓ化合物半導体チャネルを有する好適な具体例のパッシベーション方法を用いたＭＯＳデバイスに関し、これにより高周波反転リフトが観察され、ゲート誘電体／Ｉｎ０．５３Ｇａ０．４７Ａｓチャネルの界面において電場誘起表面量子井戸が形成される。
【００５９】
好適な具体例は、ｎ−Ｇｅ化合物半導体チャネルを有する好適な具体例のパッシベーション方法をＭＯＳＭＯＳデバイスに関し、これにより、高周波反転リフトが観察され、ゲート誘電体／Ｇｅチャネルの界面において電場誘起表面量子井戸が形成される。
【００６０】
好適な具体例では、ゲート誘電体を有するＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体系のチャネルの界面をパッシベーションすることにより、高移動度ＭＯＳデバイス中のフェルミレベルピンニング効果を大幅に低減（好適には回避）することを目的とする方法が提供される。好適な具体例の方法は、Ｇｅ（ＳｉＧｅ）またはＩｎ０．５３Ｇａ０．４７ＡｓのようなＩＩＩ−Ｖ化合物系のチャネル（特に、ゲート誘電体との界面）中のＦＬＰを低減（回避）することができ、同時にデバイス特性を大きく増大させることができる。
【００６１】
本発明にかかるパッシベーション方法は、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物系のチャネルと、ゲート誘電体との界面で行われる水素パッシベーション処理に基づく。水素パッシベーションは、原子状の水素に基づく。
【００６２】
フォーミングガスアニール（ＦＧＡ）が用いられる場合、触媒−ＦＧＡ（Ｃ−ＦＧＡ）が用いられる。Ｃ−ＦＧＡを達成するために、分子状水素を原子状水素に変えるための触媒が存在しなければならない。原子状水素はゲート誘電体を通り、続いてＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物系のチャネルとゲート誘電体との界面で欠陥を回復させ、界面でＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物をパッシベーションする。原子状の水素が用いられると、触媒（例えば、貴金属）を有する必要は無い。
【００６３】
代わりのそして好適な具体例では、原子状水素アニール工程は、重水素（例えば１０％〜１００％）を用いて、好適には２００℃から５００℃までの温度で、より好適には３００℃から４００℃までの温度で、少なくとも５分から３０分までの間行われる。水素に代えて重水素を使用するのは、水素とのその化学的な類似性による。加えて、重水素は、ＳｉチャネルＣＭＯＳで見られるような他の望まれるボンディング特性を有する。
【００６４】
好適な具体例にかかるパッシベーション方法は、図２Ａから図２Ｈに示される。方法は、図２Ａに示すように、基板１０の上にＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体１１を形成し、ＭＯＳデバイスのチャネルを形成する工程から始まる。
【００６５】
好適な具体例では、転位の無い化合物半導体の成長が可能なように基板が選択される。基板は、ＩｎＰ、Ｓｉ等でも良い。
【００６６】
好適な具体例では、ＩＩＩ−Ｖ化合物半導体１１はＩｎＧａＡｓであり、好適にはＩｎｘＧａ１−ｘＡｓ（ｘ＞０．５）であり、より好適にはＩｎ０．５３Ｇａ０．４７Ａｓである。ＩＩＩ−Ｖ化合物半導体は、好適には、下層の基板に対して格子整合し、例えばＩｎ０．５３Ｇａ０．４７Ａｓは、基板上に格子整合して成長する（転位無し）。最新技術を用いると、Ｓｉ基板上にＩｎ０．５３Ｇａ０．４７Ａｓを転位無しで成長できる。
【００６７】
好適な具体例では、Ｇｅ化合物半導体１１は、ＧｅまたはＳｉｘＧｅ１−ｘ（ｘ＜０．３）である。
【００６８】
好適な具体例では、例えばＩｎ０．５３Ｇａ０．４７Ａｓのような成長したＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ半導体化合物１１は、カルコゲニドパッシベーションプロセスが行われ、自然酸化物は除去される。カルコゲニドパッシベーションを行うために、基板を４０〜４８重量％の（ＮＨ４）２Ｓ溶液に５〜１０分間浸責する工程と、脱イオン水を用いたリンスと乾燥が行われる。代わりに、最新のＨ２Ｓ（ガス）処理が、カルコゲニドパッシベーションを行うために使用されても良い。カルコゲニドパッシベーション工程は、好適には、化合物半導体１１の上でゲート誘電体１５を形成する工程の前に行われる。
【００６９】
代わりの好適な具体例では、Ｇｅ半導体化合物１１がアニールされ、ＧｅＯｘ（好適にはＧｅＯ２）からなる薄い表面（上面）層が形成される。（水分無しに）空気中で自然に成長した、非常に悪く好ましくない。酸素プラズマまたはオゾンを用いて成長したＧｅＯｘ上面が好ましい。ＧｅＯｘからなる薄い表面（上面）層を成長させた場合、カルコゲニドパッシベーションプロセスは行わない。
【００７０】
好適な具体例と次の工程では、図２Ｂおよび２Ｃに示すように、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体上のパターニングされたフォトレジスト層１５を用いる従来のパターニング技術を用いて、半導体化合物の第１および第２の領域１６が規定され、第２ドーパント型のドープ１４によりＭＯＳＦＥＴのドレインおよびソース１６を形成する。
【００７１】
好適な具体例とＮ−ＭＯＳＦＥＴを形成する必要がある場合、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体の第１および第２の領域は、ｎ型ドーパント型でドープされ、Ｎ−ＭＯＳＦＥＴのドレインおよびソース１６を形成する。
【００７２】
好適な具体例とＰ−ＭＯＳＦＥＴを形成する必要がある場合、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体の第１および第２の領域は、ｐ型ドーパント型でドープされ、Ｐ−ＭＯＳＦＥＴのドレインおよびソース１６を形成する。
【００７３】
好適な具体例と次の工程では、図２Ｄに示すように、好適には原子層成長を用いて、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物の半導体化合物１１の上にゲート誘電体層１７が形成される。Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体の上にゲート誘電体層を形成する工程は、好適には、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｇａ２Ｏ３、Ｇｄ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ３、Ｔａ２Ｏ３、Ｌａ２Ｏ３、ＨｆＡｌＯ、ＴｉＡｌＯ、およびＬａｘＡｌ１−ｘＯ３（ＬａＡｌＯ３）を含むグループから選択される酸化物を堆積する工程を含む。更に好適には、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体１１の上にゲート誘電体層１７を形成する工程は、例えばＩｎ０．５３Ｇａ０．４７ＡｓのようなＩｎＧａＡｓ化合物の上に原子層成長で、Ａｌ２Ｏ３層を形成する工程を含む。堆積したゲート誘電体層の膜厚は、１０ｎｍの範囲内でも良い。
【００７４】
好適な具体例と次の工程では、図２Ｅに示すように、ゲート誘電体層１７の上にゲート電極層１８が堆積される。ゲート電極層は、好適には物理気相成長（ＰＶＤ）、電子ビーム蒸着等のような堆積技術を用いて行われる。堆積させたゲート誘電体構造の膜厚は、５０ｎｍから２００ｎｍの範囲内であっても良い。
【００７５】
好適な具体例と次の工程では、図２Ｆに示すように、ゲート電極層１８は、最新のパターニング技術を用いてパターニングされ、ＭＯＳＦＥＴのゲート電極２０が形成される。
【００７６】
好適な具体例と次の工程では、原子状水素アニール２１を用いたパッシベーション技術が行われる。水素アニール２１は、好適には少なくとも５分間（例えば３０分間）行われる。代わりに、原子状水素が用いられても良いが、これは複雑で高価な方法である。
【００７７】
好適な具体例では、２００℃から５００℃の範囲の温度で、より好適には３００℃から５００℃の範囲の温度で、少なくとも５分から３０分までの時間、原子状水素アニール２１工程が行われる。この方法は、例えばエネルギー衝撃を含むパッシベーションプラズマ処理を使用する、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体のパッシベーションに用いる最新技術に比較して非破壊的である。原子状水素アニール２１工程は、好適には装置外（ex-situ）で行われ、ゲート酸化物の堆積工程から独立している。原子状水素の存在は本質的であり、ゲート酸化層（誘電体層）を通って移動（拡散）することにより、欠陥を修復させ、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ半導体化合物とゲート酸化物層との界面をパッシベートすることができる。
【００７８】
代わりの好適な具体例では、ＦＧＡを行う工程が、好適には２００℃から５００℃の範囲の温度で、より好適には３００℃から５００℃の範囲の温度で、少なくとも５分から３０分までの時間、重水素を用いて行われる。
【００７９】
好適な具体例では、Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物系のチャネルとゲート誘電体との界面をパッシベートする好適な具体例の方法を用いた、高移動度ＭＯＳデバイスの好適な具体例が記載されている（図１参照）。このデバイスは少なくとも、
基板１、
基板上に形成されたＧｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体チャネル２、
Ｇｅ（ＳｉＧｅ）またはＩＩＩ−Ｖ化合物半導体チャネルの上に形成されたとゲート誘電体３、および
ゲート誘電体の上に形成されたゲート電極４を含み、
ＨＦＩＬが、１０％から２０％の範囲内であることを特徴とする。
【００８０】
好適な具体例では、高移動度ＭＯＳデバイスが、上述の好適な具体例の水素アニールを用いてパッシベートされたゲート誘電体／ＧｅまたはＩＩＩ−Ｖ半導体化合物界面を有する。水素アニールを用いることにより、１０％から２０％の範囲のＨＦＩＬを達成できる。
【００８１】
好適な具体例では、１０％から２０％の範囲のＨＦＩＬが、高移動度ＭＯＳＦＥＴで達成され、この高移動度ＭＯＳＦＥＴは少なくとも、
基板、
基板上に形成されたＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物、
Ｉｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中に形成されたチャネル、
Ｎ−ＭＯＳＦＥＴを形成するために、ｎ型ドーパントがドープされてＭＯＳＦＥＴのドレインが形成されたＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中の第１領域、およびｎ型ドーパントがドープされてＭＯＳＦＥＴのソースが形成されたＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中の第２領域、
Ｉｎ０．５３Ｇａ０．４７Ａｓ半導体化合物の上に形成されたＡｌ２Ｏ３から選択されたゲート誘電体、および
ゲート誘電体の上に形成されたゲート電極を含み、
ゲート誘電体／Ｉｎ０．５３Ｇａ０．４７Ａｓ半導体化合物の界面が、本発明の好適な具体例で述べられたように原子状水素を用いてアニールされる。
【００８２】
図４は、好適な具体例にかかる水素アニール（Ｃ−ＦＧＡ）後の、その上にＰｄゲートを備えた１０ｎｍＡｌ２Ｏ３／ｐ型ドープＩｎ０．５３Ｇａ０．４７Ａｓスタックを有するＭＯＳキャパシタ試料のキャパシタンス−電圧（Ｃ−Ｖ）カーブを示す。ＨＦＩＬは、図４に示される。同様の結果は、ＭＯＳＦＥＴデバイスに対しても期待される。
【００８３】
１０％の範囲内のＨＦＩＬが、高移動度ＭＯＳＦＥＴで達成され、この高移動度ＭＯＳＦＥＴは、少なくとも
基板、
基板上に形成されたＧｅ（ＳｉＧｅ）半導体化合物、
Ｇｅ（ＳｉＧｅ）半導体化合物中に形成されたチャネル、
Ｐ−ＭＯＳＦＥＴを形成するために、ｐ型ドーパントがドープされてＭＯＳＦＥＴのドレインが形成されたＧｅ（ＳｉＧｅ）半導体化合物中の第１領域、およびｐ型ドーパントがドープされてＭＯＳＦＥＴのソースが形成されたＧｅ（ＳｉＧｅ）半導体化合物中の第２領域、
Ｇｅ半導体化合物の上に形成されたＡｌ２Ｏ３から選択されたゲート誘電体、および
ゲート誘電体の上に形成されたゲート電極を含み、
ゲート誘電体／半導体化合物の界面が、本発明の好適な具体例で述べられたように原子状水素を用いてアニールされる。
【００８４】
図１０Ｂは、好適な具体例にかかる水素アニール（Ｃ−ＦＧＡ）後の、その上にＰｄゲートを備えた１０ｎｍＡｌ２Ｏ３／ｐ型ドープＧｅスタックを有するＭＯＳキャパシタ試料のキャパシタンス−電圧（Ｃ−Ｖ）カーブを示す。ＨＦＩＬは、図１０Ｂに示される。同様の結果は、ＭＯＳＦＥＴデバイスに対しても期待される。
【００８５】
好適な具体例では、ゲート誘電体を有するＧｅまたはＩＩＩ−Ｖ化合物系のチャネルの界面をパッシベーションすることにより、高移動度ＭＯＳＦＥＴ中のフェルミレベルピンニング効果を大幅に低減（回避）すると同時に、ゲート誘電体を有するＧｅまたはＩＩＩ−Ｖ化合物系のチャネルの界面に（表面）量子井戸を形成することを目的とする方法が記載される。これは、界面におけるキャリア（電子）が、２次元電子ガス（２ＤＥＧ）として働くことを意味する。ＩＩＩ−Ｖ化合物半導体に基づくＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）構造と同様に、最新のＭＯＳＦＥＴと比較して、酸化されたＩＩＩ−Ｖ界面で電場誘起された表面量子井戸が形成され観察されたのは初めてである。酸化された高移動度チャネル界面での大きな半導体バンドの曲がりは、自由電子（２ＤＥＧ）を閉じ込める量子井戸構造を形成する。好適な具体例の処理方法は、例えばＩｎＧａＡｓ（代わりにＧｅ）バンドギャップの上半分を効果的にパッシベートし、ＩｎＧａＡｓ（Ｇｅ）表面フェルミレベルが伝導帯に達し、大きなバンドギャップの曲がりと、続いて表面量子井戸とを形成する。
【００８６】
ＧｅまたはＩＩＩ−Ｖ化合物表面を、原子状水素を用いてパッシベートする好適な具体例にかかる方法を用いることにより、フェルミレベルが伝導帯端の近傍まで動くことができる程度まで電子トラップ密度を減らすことができ、大きなバンドの曲がり（＞０．７ｅＶ）を形成し、ゲート酸化物−高移動度チャネル界面（例えば、Ａｌ２Ｏ３／ｐ−Ｉｎ０．５３Ｇａ０．４７Ａｓ界面）で鋭い量子井戸を形成することができる。この場合、少数キャリアは表面量子井戸中に閉じ込められ、非常に大きな反転キャパシタンスを形成する。Ａｌ２Ｏ３／ｐ−Ｉｎ０．５３Ｇａ０．４７Ａｓ界面での半導体フェルミレベルは、ピンニングされず、バンドギャップの上半分（０．３８−０．７ｅＶ）を横切って移動できる。
【００８７】
図１は、ゲート誘電体を備えたＧｅまたはＩＩＩ−Ｖ化合物系のチャネルの表面において、表面量子井戸を有する高移動度ＭＯＳＦＥＴを作製するのに適したＭＯＳスタックを示す。
【００８８】
好適な具体例では、電場誘起表面量子井戸を有する高移動度ＭＯＳＦＥＴを作製するために適したスタックが、適当な基板１の上に形成される。スタックは好適には、１μｍ膜厚のＩｎＧａＡｓ（Ｉｎ０．５３Ｇａ０．４７Ａｓ）化合物半導体層２を含み、このＩｎＧａＡｓ（Ｉｎ０．５３Ｇａ０．４７Ａｓ）化合物半導体層の上には、１０μｍのＡＬＤまたはＭＢＥで堆積されたゲート誘電体層（Ａｌ２Ｏ３）を有する。ＩｎＧａＡｓ（Ｉｎ０．５３Ｇａ０．４７Ａｓ）化合物半導体層２は、任意的に（ＮＨ４）２Ｓ溶液に浸責されて前処理されても良い。Ａｌ２Ｏ３ゲート誘電体層の上にゲート電極４が形成され、ゲート電極は好適にはＰｔおよび／またはＰｄから選択される貴金属から形成される。
【００８９】
好適な具体例では、ゲート誘電体／高移動度化合物半導体（ＧｅまたはＩＩＩ／Ｖ）界面において電場誘起表面量子井戸を含む高移動度ＭＯＳＦＥＴデバイスが、フェルミレベルのピンニング高価を避けるために、先の具体例で述べられた好適な具体例の水素アニール方法を用いて記載される。特定のゲート誘電体−高移動度化合物半導体スタック（ＧｅまたはＩＩＩ／Ｖ）との組み合わせでこの方法を用いることにより、ゲート誘電体／高移動度半導体の界面において、（表面）量子井戸の形成が可能となる。記載された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、好適には、ＧｅまたはＩｎ０．５３Ｇａ０．４７Ａｓから選択された高移動度化合物系のチャネルとゲート誘電体を含み、ゲート酸化物−半導体化合物系チャネルの界面において、（表面）量子井戸が形成され観察される。
【００９０】
好適な具体例では、（表面）量子井戸を有する、高移動度ＩＩＩ−Ｖ化合物系のチャネルを含むＭＯＳＦＥＴデバイス（電場誘起表面量子井戸を有する高移動度ＭＯＳＦＥＴとも呼ばれる）が記載される。デバイスは好適には少なくとも、
基板、
基板上に形成されたＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物、
Ｉｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中に形成されたチャネル、
第２ドーパント型にドープされてＭＯＳＦＥＴのドレインが形成されたＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中の第１領域、および第２ドーパント型にドープされてＭＯＳＦＥＴのソースが形成されたＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物中の第２領域、
原子層成長でＩｎ０．５３Ｇａ０．４７Ａｓ半導体化合物の上に形成されたゲート誘電体、および
ゲート誘電体の上に形成されたゲート電極を含む。
【００９１】
好適な具体例では、電場誘起表面量子井戸を有する高移動度Ｎ−ＭＯＳＦＥＴが、基板と基板上に形成されたＩｎＧａＡｓ（Ｉｎ０．５３Ｇａ０．４７Ａｓ）半導体化合物を有し、ＩｎＧａＡｓ（Ｉｎ０．５３Ｇａ０．４７Ａｓ）半導体化合物中の第１領域はｎ型ドーパントでドープされてＮ−ＭＯＳＦＥＴのドレインを形成し、ＩｎＧａＡｓ（Ｉｎ０．５３Ｇａ０．４７Ａｓ）半導体化合物中の第２領域はｎ型ドーパントでドープされてＮ−ＭＯＳＦＥＴのソースを形成する。
【００９２】
代わりの好適な具体例では、（表面）量子井戸を有する、高移動度Ｇｅ（ＳｉＧｅ）化合物系のチャネルを含むＭＯＳＦＥＴデバイス（（電場誘起）表面量子井戸を有する高移動度ＭＯＳＦＥＴとも呼ばれる）が記載される。デバイスは好適には少なくとも、
基板、
基板上に形成されたＧｅ半導体化合物、
Ｇｅ（ＳｉＧｅ）半導体化合物中に形成されたチャネル、
第２ドーパント型にドープされてＭＯＳＦＥＴのドレインが形成されたＧｅ（ＳｉＧｅ）半導体化合物中の第１領域、および第２ドーパント型にドープされてＭＯＳＦＥＴのソースが形成されたＧｅ半導体化合物中の第２領域、
原子層成長でＧｅ半導体化合物の上に形成されたゲート誘電体、および
ゲート誘電体の上に形成されたゲート電極を含む。
【００９３】
好適な具体例では、電場誘起表面量子井戸を有する高移動度Ｐ−ＭＯＳＦＥＴが、基板と基板上に形成されたＧｅ（ＳｉＧｅ）半導体化合物を有し、Ｇｅ（ＳｉＧｅ）半導体化合物中の第１領域はｐ型ドーパントでドープされてＰ−ＭＯＳＦＥＴのドレインを形成し、Ｇｅ（ＳｉＧｅ）半導体化合物中の第２領域はｐ型ドーパントでドープされてＰ−ＭＯＳＦＥＴのソースを形成する。
【００９４】
好適な具体例では、電場誘起表面量子井戸を有する高移動度ＭＯＳＦＥＴ中のゲート電極は、貴金属から選択され、ゲート誘電体／高移動度化合物の界面は、先の具体例で述べたようにＣ−ＦＧＡを用いてパッシベートされる。
【００９５】
好適な具体例では、電場誘起表面量子井戸を有する高移動度ＭＯＳＦＥＴ中のゲート電極は、金属から選択され、ゲート誘電体／高移動度化合物の界面は、先の具体例で述べたように原子状水素を用いてパッシベートされる。
【００９６】
好適な具体例では、ゲート酸化物と高移動度半導体化合物との間の界面をパッシベーションすることにより、高移動度ＭＯＳＦＥＴデバイス中で、表面量子井戸が達成できる。パッシベーションは、原子状水素を用いた好適な具体例の方法を用いて行われる。
【００９７】
代わりに好適には、水素アニールが２回、即ち、ゲート電極の堆積前の第１水素アニール工程と、ゲート電極の堆積後、言い換えればＭＯＳＦＥＴ構造の作製後の第２水素アニール工程とが行われる。代わりに、水素アニールが、ゲート電極の堆積前に行われても良い。
【実施例】
【００９８】
実施例１：ゲート酸化物−ＩｎＧａＡｓ界面の電場誘起表面量子井戸の証拠
少数キャリア応答（発生−再結合または拡散）による測定された反転キャパシタンスは、ゲートバイアスがＣＶのＤｉｔこぶ（バンプ）を過ぎて動くやいなや、ゲートバイアスから独立になる。この挙動は、高移動度ｐ型Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳキャパシタについて図６にプロットされた、測定されたＣＶトレース（１ｋＨｚから１ＭＨｚ）中に示される。ゲートバイアスの独立性は、真のＭＯＳキャパシタ反転挙動を示す。等価なＭＯＳキャパシタ反転回路が図７に示され、図６に見られる反転ＣＶトレースを説明する。図６は、ｐ型Ｉｎ０．５３Ｇａ０．４７ＡｓＭＯＳキャパシタのＣＶトレースを示し、真の反転応答を示す。反転におけるバイアスの独立特性は注意すべきである。ＭＯＳキャパシタは、１ｋＨｚから１ＭＨｚの間で、全体で３０の周波数を用いて測定された。
【００９９】
図７の左側の回路に示すように、弱い反転では、ＩｎＧａＡｓ表面に引きつけられた少数キャリアは、界面トラップキャパシタンスＣＩＴや空乏キャパシタンスＣＤと平行に、有限の反転キャパシタンスＣＩＮＶを形成する。ＣＩＮＶおよびＣＩＴは、多数キャリアバンドやバックコンタクトとは直接影響しあわない。それらの多数キャリア特性のために、ＣＩＮＶおよびＣＩＴは、バンドギャップを横切る垂直な「伝達経路」を介して多数キャリアバンド（バックコンタクト）と影響しあう。即ち、バックコンタクトと多数キャリアバンドは、発生−再結合または拡散のプロセスを通して、少数キャリアバンドと通じる。この伝達経路は、抵抗要素Ｒを通る電流としてモデルされても良い。この抵抗要素Ｒは、少数キャリア拡散（室温におけるＩｎ０．５３Ｇａ０．４７ＡｓやＧｅの場合）、および／または発生／再結合（室温におけるＳｉの場合）の集合的な効果を表す。
【０１００】
１つの所定の周波数では、伝達経路（抵抗要素Ｒ）は、少数キャリアがゲートとバックコンタクトとの間のａｃ信号に追随することがどれくらい容易かを表す、所定の導電性（または抵抗）値を有する。（低周波数でも高周波数でもない）遷移周波数と同様に、低周波数では、ＭＯＳキャパシタが完全な反転に向かって動く場合に、伝達経路（Ｒ）を通って、反転キャパシタンスがチャージアップされる。これは、図６の、１ｋＨｚＣＶトレースの、０．５Ｖから１Ｖのゲートバイスに対応する。１Ｖのゲートバイアスで強い反転に到達し、これは反転キャパシタンスＣＩＮＶが、ゲートバイアスとともにそのキャパシタンスの値が指数関数的に増加する点までチャージされ、ＣＯＸを含む全ての他のキャパシタンスより十分に大きくなることを意味する。ＣＩＮＶの大きなキャパシタンスは、ＣＩＴおよびＣＩＴの組み合わせ回路を短絡させ、図７の右側の示された等価回路とする。増加するゲートバイアスは、ＣＩＮＶを増加させ続けるが、短絡形態には殆ど影響しない。一方、空乏キャパシタンスＣＤおよびそれに対応する空乏幅は、１Ｖのゲートバイアスを越えても変化しないままである。なぜならば、空乏領域は、殆ど無限のＣＩＮＶにより、ゲートバイアスの変化と対応する電場の増加から完全に保護されるからである。これは、１Ｖゲートバイアス以上での平坦なキャパシタンス値を説明する。
【０１０１】
低周波数ａｃ信号に対して、上述の状況は有効なままであり、少数キャリアがａｃ信号も完全に追随できるため、伝達経路（Ｒ）が高い導電性を有する。これは、空乏キャパシタンスＣＤを短絡させＣＯＸにおいて完全な反転キャパシタンスを達成する。高い周波数では、伝達経路（Ｒ）は高抵抗となる。なぜならば、少数キャリアはａｃ信号に追随できず（拡散または発生−再結合のいずれか）、オープン回路となるからである。測定されたキャパシタンスは、次にＣＤと直列のＣＯＸとなり、この結果、典型的な「高周波」またはＣＭＩＮキャパシタンスとなる。
【０１０２】
実施例２：ゲート酸化物−Ｇｅ界面の電場誘起表面量子井戸の証拠
図１０は、真の反転応答を表す好適な具体例にかかる、触媒ＦＧＡを行う前（図１０Ａ）と行った後（図１０Ｂ）の、ｎ型高移動度ＧｅＭＯＳキャパシタの室温におけるＣＶトレースを示す。使用されたＭＯＳ−Ｃａｐスタックは、１ｎｍＧｅＯｘ上部表面層、１０ｎｍ膜厚のＭＢＥ堆積Ａｌ２Ｏ３ゲート誘電体、およびゲート誘電体の上のＰｔ（Ｐｄ）ゲート電極を有するｎ型ドープのＧｅ基板である。
【０１０３】
反転におけるバイアス独立特性は注意すべきである。ＭＯＳキャパシタは、１００ｋＨｚから１ＭＨｚで、全体で３０の周波数を用いて測定された。Ｃ−ＦＧＡ前にｎＧｅ／Ａｌ２Ｏ３ＭＯＳＣＡＰに対して行われた図１０Ａ中のＣＶグラフは、高いＤｉｔによる少ない反転を示す（Ｄｉｔピーク＞Ｅ１２であり、これは「Ｖ」型Ｄｉｔとしてよく知られている）。Ｃ−ＦＧＡ後にｎＧｅ／Ａｌ２Ｏ３ＭＯＳＣＡＰに対して行われた図１０Ｂ中のＣＶグラフは、非常に良好な反転、蓄積においての低い分散（空乏のＤｉｔ（電子トラップ）が低いＥ１１程度）、および高周波反転リフト（ＨＦＩＬ）の形成を示す。ＨＦＩＬは、高周波においても強い反転でＣＶがステップアップを示す現象を反映する。
【０１０４】
図９Ａ〜図９Ｂは、好適な具体例にかかる高移動度ＧｅＭＯＳキャパシタスタック中での、Ｇｅ表面量子井戸の形成を示す。図９Ａは、Ｃ−ＦＧＡを行わない１ＭＨｚにおける挙動を示す。図９Ｂは好適な具体例にかかるＣ−ＦＧＡを行った後の１ＭＨｚにおける挙動であり、１ＭＨｚにおける真の反転と量子井戸の形成を示す。図９Ｂに見られる１ＭＨｚ反転は、温度に依存せず、殆どの多数キャリアの形成が抑制される７７ｋでさえも起きる。１ＭＨｚ反転はまた周波数にも依存しない。
【０１０５】
実施例３：Ｇｅ／ＩｎＧａＡｓＭＯＳＣＡＰの二重性を示す測定
図１３は、室温におけるＧｅおよびＩｎＧａＡｓＭＯＳＣＡＰの、ｎおよびｐ型のＣ−Ｖトレースを、並べて比較する。図１３は、ｐ型ＧｅＭＯＳＣＡＰ（図１３Ａ）、ｎ型ＧｅＭＯＡＣＡＰ（図１３Ｂ）、ｎ型ＩｎＧａＡｓＭＯＳＣＡＰ（図１３Ｃ）、およびｐ型ＩｎＧａＡｓＭＯＳＣＡＰ（図１３Ｄ）を示す。ＧｅおよびＩｎＧａＡｓＭＯＳＣＡＰの間の二重性が、Ｃ−Ｖペアのような鏡像として明らかに見られる。図１３Ａおよび図１３ＣのＣ−Ｖ蓄積側で観察される、低周波数の分散および非常に小さいフラットバンド電圧シフトは、自由に動くフェルミレベルと比較的低いＤｉｔを示す。
【０１０６】
図１１は、ＣＧＳアプローチの下でのＧｅおよびＩｎＧａＡｓＭＯＳＣＡＰの、鏡像のＤｉｔ（Ｅ）分布を示す。Ｄｉｔ（Ｅ）は、測定されたＣ−Ｖデータから、コンダクタンス法およびチャージトラッピング特性により導き出される。Ｇｅの荷電子帯端とＩｎ０．５３Ｇａ０．４７Ａｓの伝導帯端の近くの比較的低いＤｉｔレベルは、ＮおよびＰのＭＯＳＦＥＴの高い駆動電流と優秀な移動度性能を保証する。
【０１０７】
ＧｅおよびＩｎＧａＡｓのＭＯＳＦＥＴは、非常に良好な性能を達成する。図１２は、１．５μｍのＧｅのＰ−ＭＯＳＦＥＴおよびＩｎＧａＡｓのＮ−ＭＯＳＦＥＴのＩ−Ｖ特性を示す。大きな駆動電流がｍ１．５μｍトランジスタで得られ、一方、より長いチャネルのトランジスタでは、ピークの正孔および電子の電界効果移動度の値が、それぞれ４００ｃｍ２／ｅＶ−ｓ、１３００ｃｍ２／ｅＶ−ｓに達する。
【０１０８】
ここで引用された全ての参考資料は、参照されることによりその全体がここに組み込まれる。参照することにより組み込まれた刊行物、および特許または特許出願が、この明細書に含まれる記載に矛盾する場合は、明細書が、そのような矛盾する材料に対して置き換えおよび／または上位にあることを意図する。
【０１０９】
上述の記載は、本発明の多くの方法および材料を開示する。この発明は、製造方法や装置の変更と同様に、方法や材料においても変形が可能である。そのような変形は、ここに記載された好適な具体例の記載や実施を考慮することにより、当業者にとって明らかになるであろう。このように、本発明はここに記載された特定の具体例に限定することを意図するものではなく、添付の請求の範囲で具体化されるような、好ましい具体例の真の範囲や精神の中で行われる全ての変形や置き換えを含む。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図１２】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【外国語明細書】
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