(57)【要約】【課題】比較器の数を約半分に低減し、低電力、小サイズ化を図ることが可能な並列型ＡＤ変換器を提供する。【解決手段】複数の参照電圧とこの参照電圧と入力電圧との大小関係を判定する複数の比較器ＣＭＰ１〜ＣＭＰ９が配置された比較部１２０と、複数の比較器の出力から論理演算により変化点の検出を行い、検出結果に応じたデジタルコードを生成するエンコード部１３０と、を有し、比較器ＣＭＰ１〜ＣＭＰ９は、第１の参照電圧と第２の参照電圧の間に入力信号がある場合にのみ判定結果を出力する３値の判定機能を有し、第１の参照電圧と第２の参照電圧との差が全ての比較器ＣＭＰ１〜ＣＭＰ９で同じである。【選択図】図２
2010011057.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧と当該参照電圧と入力電圧との大小関係を判定する複数の比較器が配置された比較部と、
上記複数の比較器の出力から論理演算により変化点の検出を行い、検出結果に応じたデジタルコードを生成するエンコード部と、を有し、
上記比較器は、
第１の参照電圧と第２の参照電圧の間に入力信号がある場合にのみ判定結果を出力する３値の判定機能を有し、
上記第１の参照電圧と上記第２の参照電圧との差が全ての比較器で同じである
並列型ＡＤ変換器。
【請求項２】
上記比較器の第１の参照電圧と第２の参照電圧との差が３ＬＳＢである
請求項１記載の並列型ＡＤ変換器。
【請求項３】
隣り合う上記比較器は１ＬＳＢ分オーバーラップしている
請求項２記載の並列型ＡＤ変換器。
【請求項４】
上記比較部の前段に、参照電圧を増幅して上記比較部の比較器に供給するプリアンプを含むプリアンプ部を有する
請求項１から３のいずれか一に記載の並列型ＡＤ変換器。
【請求項５】
上記プリアンプ部は、
上記比較部の比較器に供給される全ての参照電圧に対応する複数のプリアンプを含む
請求項４記載の並列型ＡＤ変換器。
【請求項６】
上記プリアンプ部は、
偶数番目の３値判定機能を有する上記比較器への参照電圧を増幅するプリアンプが設けられておらず、
奇数番目の上記比較器に参照電圧を供給する隣接するプリアンプから出力される参照電圧を分圧して、当該分圧した電圧を参照電圧として、２つの奇数番目の間の偶数番目の比較器に供給する
請求項４記載の並列型ＡＤ変換器。
【請求項７】
上記プリアンプ部は、
奇数番目の３値判定機能を有する上記比較器への参照電圧を増幅する複数のプリアンプを含み、
奇数番目の上記比較器に参照電圧を供給する隣接するプリアンプから出力される第１の参照電圧同士および第２の参照電圧同士を分圧し、当該分圧した各電圧を第１の参照電圧および第２の参照電圧として、２つの奇数番目の間の偶数番目の比較器に供給する
請求項４記載の並列型ＡＤ変換器。
【請求項８】
上記エンコード部は、
奇数コードは隣接する２つの比較器出力の論理積、偶数コードは隣接する３つの比較器出力の論理積にて変化点を検出する
請求項１から７のいずれか一に記載の並列型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列型ＡＤ変換器に関するものである。
【背景技術】
【０００２】
高速にアナログ・デジタル（ＡＤ）変換する方式として最も適した変換方式に並列型ＡＤ変換方式が知られている。
【０００３】
図１は、４ビットの場合の並列型ＡＤ変換器を示す回路図である。
【０００４】
図１の並列型ＡＤ変換器１は、抵抗Ｒ１〜Ｒ１６、比較器ＣＰ１〜ＣＰ１５、検出のための排他的論理和ゲートＥＸ‐ＯＲ０〜ＥＸ‐ＯＲ１５、およびエンコーダＥＮＣにより構成されている。
【０００５】
アナログ入力信号Ｖｉｎを４ビットのデジタル信号に変換する場合、並列型ＡＤ変換器１では直列接続された１６個の抵抗Ｒ１〜Ｒ１６により１５レベルの基準電圧Ｖｒ１〜Ｖｒ１５を生成する。
並列型ＡＤ変換器１では、アナログ入力信号Ｖｉｎとこれら基準電圧Ｖｒ１〜Ｖｒ１５とを１５個の比較器ＣＰ１〜ＣＰ１５により制御クロックに同期して一斉に比較動作する。
基準電圧がアナログ入力電圧以下に対応する比較器出力は全て「Ｈ」レベルとなり、基準電圧がアナログ入力電圧以上に対応する比較器出力は「Ｌ」レベルとなる。
この「Ｈ」レベルから「Ｌ」レベルへの変化点を排他的論理和ゲートＥＸ‐ＯＲ０〜ＥＸ‐ＯＲ１５でＥＸ-ＯＲ論理により検出し、ＲＯＭエンコーダＥＮＣにて４ビットのデジタルデータに出力される。
【０００６】
たとえば，アナログ入力信号Ｖｉｎが図１にあるように基準電圧Ｖｒ７と基準電圧Ｖｒ８の間にあった場合を考える。
この場合、比較器ＣＰ１〜ＣＰ７までの出力は「Ｈ」レベル、比較器ＣＰ８〜ＣＰ９の出力は「Ｌ」レベルとなり、ＥＸ-ＯＲ論理出力では排他的論理和ゲートＥＸ-ＯＲ７の出力だけが「Ｈ」レベルとなる。
その結果、エンコーダＥＮＣからは４ビットのデジタルデータ「０１１１」が出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記並列型ＡＤ変換器は高速変換には非常に優れた方式である。
しかし、ビット数が増大したときに比較器の数が指数関数的に増し、消費電力・チップサイズが増大するという問題点がある。
【０００８】
本発明は、比較器の数を約半分に低減し、低電力、小サイズ化を図ることが可能な並列型ＡＤ変換器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の観点の並列型ＡＤ変換器は、複数の参照電圧と当該参照電圧と入力電圧との大小関係を判定する複数の比較器が配置された比較部と、上記複数の比較器の出力から論理演算により変化点の検出を行い、検出結果に応じたデジタルコードを生成するエンコード部と、を有し、上記比較器は、第１の参照電圧と第２の参照電圧の間に入力信号がある場合にのみ判定結果を出力する３値の判定機能を有し、上記第１の参照電圧と上記第２の参照電圧との差が全ての比較器で同じである。
【００１０】
好適には、上記比較器の第１の参照電圧と第２の参照電圧との差が３ＬＳＢである。
【００１１】
好適には、隣り合う上記比較器は１ＬＳＢ分オーバーラップしている。
【００１２】
好適には、上記比較部の前段に、参照電圧を増幅して上記比較部の比較器に供給するプリアンプを含むプリアンプ部を有する。
【００１３】
好適には、上記プリアンプ部は、上記比較部の比較器に供給される全ての参照電圧に対応する複数のプリアンプを含む。
【００１４】
好適には、上記プリアンプ部は、偶数番目の３値判定機能を有する上記比較器への参照電圧を増幅するプリアンプが設けられておらず、奇数番目の上記比較器に参照電圧を供給する隣接するプリアンプから出力される参照電圧を分圧して、当該分圧した電圧を参照電圧として、２つの奇数番目の間の偶数番目の比較器に供給する。
【００１５】
好適には、上記プリアンプ部は、奇数番目の３値判定機能を有する上記比較器への参照電圧を増幅する複数のプリアンプを含み、奇数番目の上記比較器に参照電圧を供給する隣接するプリアンプから出力される第１の参照電圧同士および第２の参照電圧同士を分圧し、当該分圧した各電圧を第１の参照電圧および第２の参照電圧として、２つの奇数番目の間の偶数番目の比較器に供給する。
【００１６】
好適には、上記エンコード部は、奇数コードは隣接する２つの比較器出力の論理積、偶数コードは隣接する３つの比較器出力の論理積にて変化点を検出する。
【００１７】
本発明によれば、比較部の全比較器の出力の入力に対する変化は、一意に決まり、それぞれのコードに対して一つの組み合わせの比較器出力が決まる。
エンコード部は、変化点検出を論理演算により変化点を検出する。
【発明の効果】
【００１８】
本発明によれば、比較器の数を約半分に低減し、低電力、小サイズ化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２０】
＜第１実施形態＞
図２は、本発明の第１の実施形態に係る並列型ＡＤ変換器の構成例を示す図である。
図２は、４ビットのＡＤ変換器を例として示している。
【００２１】
本ＡＤ変換器１００は、図２に示すように、参照電圧生成部１１０、比較部１２０、およびエンコード部１３０を有する。
【００２２】
参照電圧生成部１１０は、たとえば高電位側の電源Ｖｔｏｐと低電位側の電源Ｖｂｔｍとの間に直列に接続された複数の抵抗からなる抵抗ラダーにより構成される。
参照電圧生成部１１０は、複数の参照電圧ＶＲ１〜ＶＲ１５、ＶＲＴ０、ＶＲＴ１〜ＶＲＴ４、ＶＲＢ０、ＶＲＢ１〜ＶＲＢ３を生成する。
参照電圧生成部１１０で生成された参照電圧ＶＲＢ０、ＶＲ１〜ＶＲ１５、およびＶＲＴ０がＡＤ変換器のフルスケールの電圧となる。
本実施形態の参照電圧生成部１１０は、このフルスケール外の参照電圧ＶＲＴ１〜ＶＲＴ４、およびＶＲＢ１〜ＶＲＢ３を生成する。
【００２３】
図３は、本実施形態に係る参照電圧生成部の構成例を示す回路図である。
【００２４】
参照電圧生成部１１０は、高電位側の電源Ｖｔｏｐと低電位側の電源Ｖｂｔｍとの間に直列に接続された、抵抗Ｒ１０１〜Ｒ１１６、抵抗ＲＢ１０１〜ＲＢ１０４、および抵抗ＲＴ１０１〜ＲＴ１０５を有する。
【００２５】
直列接続された抵抗Ｒ１０１〜Ｒ１１６は、ＡＤ変換器のフルスケールの参照電圧ＶＲＢ０、ＶＲ１〜ＶＲ１５、およびＶＲＴ０を生成する。
抵抗ＲＢ１０１〜ＲＢ１０４は、抵抗Ｒ１０１の一端部と低電位側の電源Ｖｂｔｍとの間に直列に接続され、フルスケール外の低電位側参照電圧ＶＲＢ１〜ＶＲＢ３を生成する。
抵抗ＲＴ１０１〜ＲＴ１０５は、抵抗Ｒ１１６の一端部と高電位側の電源Ｖｔｏｐとの間に直列に接続され、フルスケール外の高電位側参照電圧ＶＲＴ１〜ＶＲＴ４を生成する。
【００２６】
比較部１２０は、３値の判定機能を有する複数（図２の例では９）の比較器ＣＭＰ１〜ＣＰ９を有する。
比較器ＣＭＰ（１〜９）は、２つの参照電圧と入力信号電圧ＶＩＮとの大小関係を判定する機能を有する。
【００２７】
図４（Ａ），（Ｂ）は、本実施形態に係る３値判定機能を有する比較器の等価回路および入出力特性を示す図である。
【００２８】
図４（Ａ）に示すように、比較器ＣＭＰは、２つの第１の参照電圧Ｖｒｅｆ１と第２の参照電圧Ｖｒｅｆ２(Ｖｒｅｆ１＜Ｖｒｅｆ２)、アナログ入力信号電圧ＶＩＮの３入力端子を有している。
比較器ＣＭＰは、２つの第１の参照電圧Ｖｒｅｆ１と第２のＶｒｅｆ２とアナログ入力信号電圧ＶＩＮとの大小関係が、Ｖｒｅｆ１＜ＶＩＮ＜Ｖｒｅｆ２の関係が成立するときのみ「Ｈ」レベルの信号を出力する機能を有する。
この機能を有する比較器を用い、図２に示すような参照電圧のとり方で並列型４ビットＡＤ変換器を構成した場合を考える。
３値比較の参照電圧の取り方で特徴的なのは必ず第１の参照電圧Ｖｒｅｆ１と第２の参照電圧Ｖｒｅｆ２との差は３ＬＳＢとし、隣り合う比較器とは１ＬＳＢ分オーバーラップさせる。
すなわち、本実施形態においては、全ての比較器ＣＭＰ１〜ＣＭＰ９の全てで、第１の基準電圧Ｖｒｅｆ１と第２の基準電圧Ｖｒｅｆ２との差が同じである。
【００２９】
具体的には、比較器ＣＭＰ１には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲＢ０が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲＢ０との差が３ＬＳＢの参照電圧ＶＲ２が供給される。
比較器ＣＭＰ２には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ１が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ１との差が３ＬＳＢの参照電圧ＶＲ４が供給される。そして、隣り合う比較器ＣＭＰ１とＣＭＰ２は１ＬＳＢ分オーバーラップされている。
【００３０】
比較器ＣＭＰ３には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ３が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ３との差が３ＬＳＢの参照電圧ＶＲ６が供給される。そして、隣り合う比較器ＣＭＰ２とＣＭＰ３は１ＬＳＢ分オーバーラップされている。
【００３１】
比較器ＣＭＰ４には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ５が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ５との差が３ＬＳＢの参照電圧ＶＲ８が供給される。そして、隣り合う比較器ＣＭＰ３とＣＭＰ４は１ＬＳＢ分オーバーラップされている。
【００３２】
比較器ＣＭＰ５には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ７が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ７との差が３ＬＳＢの参照電圧ＶＲ１０が供給される。そして、隣り合う比較器ＣＭＰ４とＣＭＰ５は１ＬＳＢ分オーバーラップされている。
【００３３】
比較器ＣＭＰ６には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ９が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ９との差が３ＬＳＢの参照電圧ＶＲ１２が供給される。そして、隣り合う比較器ＣＭＰ５とＣＭＰ６は１ＬＳＢ分オーバーラップされている。
【００３４】
比較器ＣＭＰ７には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ１１が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ１１との差が３ＬＳＢの参照電圧ＶＲ１４が供給される。そして、隣り合う比較器ＣＭＰ６とＣＭＰ７は１ＬＳＢ分オーバーラップされている。
【００３５】
比較器ＣＭＰ８には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ１３が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ１３との差が３ＬＳＢの参照電圧ＶＲＴ０が供給される。そして、隣り合う比較器ＣＭＰ７とＣＭＰ８は１ＬＳＢ分オーバーラップされている。
【００３６】
比較器ＣＭＰ９には、第１の参照電圧Ｖｒｅｆ１として参照電圧ＶＲ１５が供給され、第２の参照電圧Ｖｒｅｆ２として参照電圧ＶＲ１５との差が３ＬＳＢの参照電圧ＶＲＴ２が供給される。そして、隣り合う比較器ＣＭＰ８とＣＭＰ９は１ＬＳＢ分オーバーラップされている。
【００３７】
図５は、本実施形態に係る３値判定機能を有する比較器の第１の構成例を示す回路図である。
図６は、図５の比較器の入出力特性を示す図である。
【００３８】
図５の比較器ＣＭＰＡは、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭ１〜Ｍ４、負荷抵抗ＲＬ１，ＲＬ２、および電流源ＩＳ１〜ＩＳ３を有する。
【００３９】
トランジスタＭ１とＭ２のソース同士が接続されて差動対が形成され、その接続点が電流源ＩＳ１に接続されている。
トランジスタＭ３とＭ４のソース同士が接続されて差動対が形成され、その接続点が電流源ＩＳ２に接続されている。
トランジスタＭ１とＭ４のドレイン同士が接続され、その接続点が出力端子ＴＶｏ、および負荷抵抗ＲＬ２を介して電源電位ＶＤＤに接続されている。
トランジスタＭ２とＭ３のドレイン同士が接続され、その接続点が負荷抵抗ＲＬ１を介して電源電位ＶＤＤに接続されている。
【００４０】
トランジスタＭ１のゲートが第１の参照電圧Ｖｒｅｆ１の供給端子ＴＶｒｅｆ１に接続され、トランジスタＭ３のゲートが第２の参照電圧Ｖｒｅｆ２の供給端子ＴＶｒｅｆ２に接続されている。
そして、トランジスタＭ２とＭ４のゲートがアナログ入力信号電圧ＶＩＮの供給端子ＴＶＩＮに接続されている。
また、出力端子ＴＶｏ側には電流源ＩＳ３が接続されている。
【００４１】
このように図５の比較器ＣＭＰＡは２つの差動対の出力を交互に接続し、エキストラ電流源を一端に設けることで図６に示すような入出力特性を得ることができる。
【００４２】
図において、ＶＩＮ＜Ｖｒｅｆ１の場合、それぞれの差動対の電流源ＩＳ１，ＩＳ２の電流はトランジスタＭ１とＭ３に流れる。
その結果、負荷抵抗には、ＲＬ１：Ｉｏ、ＲＬ２：２Ｉｏの電流が流れ、出力電圧Ｖｏは、「Ｌ」レベル(=Vdd-2Io*RL2)となる。
【００４３】
一方、Ｖｒｅｆ１＜ＶＩＮ＜Ｖｒｅｆ２の場合、それぞれの差動対の電流源ＩＳ１，ＩＳ２の電流はトランジスタＭ２とＭ３に流れ、負荷抵抗には、ＲＬ１：２Ｉｏ、ＲＬ２：Ｉｏの電流が流れる。
したがって，出力電圧Ｖｏは、「Ｈ」レベル(=Vdd-Io*RL2)となる。
【００４４】
さらに、Ｖｒｅｆ２＜ＶＩＮの場合、差動対の電流源ＩＳ１，ＩＳ２の電流はトランジスタＭ２とＭ４に流れ、負荷抵抗には、ＲＬ１：Ｉｏ、ＲＬ２：２Ｉｏの電流が流れる。
したがって，出力電圧Ｖｏは、「Ｌ」レベル(=Vdd-2Io*RL2)となる。
このように，入力レベルにより電流ステアリングすることで３値動作が形成される。
【００４５】
図７は、本実施形態に係る３値判定機能を有する比較器の第２の構成例を示す回路図である。
図８は、図７の比較器の入出力特性を示す図である。
【００４６】
図７の比較器ＣＭＰＢは、ＮＭＯＳトランジスタＭ１１〜Ｍ１６、負荷抵抗ＲＬ１１，ＲＬ１２、および電流源ＩＳ１１を有する。
【００４７】
トランジスタＭ１１とＭ１２のソース同士が接続されて差動対が形成され、その接続点が電流源ＩＳ１１に接続されている。
トランジスタＭ１３とＭ１４のソース同士が接続されて差動対が形成され、その接続点がトランジスタＭ１１のドレインに接続されている。
トランジスタＭ１５とＭ１６のソース同士が接続されて差動対が形成され、その接続点がトランジスタＭ１２のドレインに接続されている。
【００４８】
トランジスタＭ１３とＭ１６のドレイン同士が接続され、その接続点が出力端子ＴＶｏ、および負荷抵抗ＲＬ１２を介して電源電位ＶＤＤに接続されている。
トランジスタＭ１４とＭ１５のドレイン同士が接続され、その接続点が負荷抵抗ＲＬ１１を介して電源電位ＶＤＤに接続されている。
【００４９】
トランジスタＭ１２のゲートが第１の参照電圧Ｖｒｅｆ１の供給端子ＴＶｒｅｆ１に接続され、トランジスタＭ１４およびＭ１６のゲートが第２の参照電圧Ｖｒｅｆ２の供給端子ＴＶｒｅｆ２に接続されている。
そして、トランジスタＭ１１、Ｍ１３、およびＭ１５のゲートがアナログ入力信号電圧ＶＩＮの供給端子ＴＶＩＮに接続されている。
【００５０】
図７の比較器ＣＭＰＢは、図５の比較器ＣＭＰＡと異なり、差動対を多段にペアを積み上げることで一つの電流源で３値特性を得ることができるように構成されている。
【００５１】
ＶＩＮ＜Ｖｒｅｆ１の場合、電流源ＩＳ１１の電流ＩｏはトランジスタＭ１２、Ｍ１６を通って負荷抵抗ＲＬ１２に流れる。
このため、出力電圧Ｖｏは「Ｌ」レベルとなる(=VDD-Io*RL2)。
【００５２】
Ｖｒｅｆ１＜ＶＩＮ＜Ｖｒｅｆ２のときは、電流ＩｏはトランジスタＭ１１、Ｍ１４を通って負荷抵抗ＲＬ１に流れる。
このため、出力電圧Ｖｏは「Ｈ」レベルとなる(=VDD)。
【００５３】
さらに、Ｖｒｅｆ２＜ＶＩＮの場合、電流ＩｏはトランジスタＭ１１、Ｍ１３を通って負荷抵抗ＲＬ２に流れ、出力電圧Ｖｏは「Ｌ」レベルとなる(=VDD-Io*RL2)。
【００５４】
図５の回路が３つの電流源が必要なのに対し、この構成は一つの電流源でよく、低電力の点で非常に都合が良い。
【００５５】
エンコード部１３０は、比較器ＣＭＰ１〜ＣＭＰ９の出力から論理回路により変化点の検出を行い、４ビットのデジタルコードを生成する。
【００５６】
エンコード部１３０は、２入力ＡＮＤゲートＡ１〜Ａ１６、負入力の２入力ＡＮＤゲートＮＡ１〜ＮＡ７、第１エンコードラインＥＬ０〜ＥＬ１５、および第２エンコードラインＯＬ０〜ＯＬ３を有している。
【００５７】
比較器ＣＭＰ１の出力がＡＮＤゲートＡ１の一方の入力、ＡＮＤゲートＮＡ１の一方の入力、ＡＮＤゲートＡ９の両入力に接続されている。
比較器ＣＭＰ２の出力がＡＮＤゲートＡ１の他方の入力、ＡＮＤゲートＡ２の一方の入力、ＡＮＤゲートＮＡ２の一方の入力、およびＡＮＤゲートＡ１０の一方の入力に接続されている。
比較器ＣＭＰ３の出力がＡＮＤゲートＡ２の他方の入力、ＡＮＤゲートＡ３の一方の入力、ＡＮＤゲートＮＡ１の他方の入力、ＡＮＤゲートＮＡ３の一方の入力、およびＡＮＤゲートＡ１１の一方の入力に接続されている。
比較器ＣＭＰ４の出力がＡＮＤゲートＡ３の他方の入力、ＡＮＤゲートＡ４の一方の入力、ＡＮＤゲートＮＡ２の他方の入力、ＡＮＤゲートＮＡ４の一方の入力、およびＡＮＤゲートＡ１２の一方の入力に接続されている。
比較器ＣＭＰ５の出力がＡＮＤゲートＡ４の他方の入力、ＡＮＤゲートＡＮＤ５の一方の入力、ＡＮＤゲートＮＡ３の他方の入力、ＡＮＤゲートＮＡ５の一方の入力、およびＡＮＤゲートＡ１３の一方の入力に接続されている。
比較器ＣＭＰ６の出力がＡＮＤゲートＡ５の他方の入力、ＡＮＤゲートＡ６の一方の入力、ＡＮＤゲートＮＡ４の他方の入力、ＡＮＤゲートＮＡ６の一方の入力、およびＡＮＤゲートＡ１４の一方の入力に接続されている。
比較器ＣＭＰ７の出力がＡＮＤゲートＡ６の他方の入力、ＡＮＤゲートＡ７の一方の入力、ＡＮＤゲートＮＡ５の他方の入力、ＡＮＤゲートＮＡ７の一方の入力、およびＡＮＤゲートＡ１５の一方の入力に接続されている。
比較器ＣＭＰ８の出力がＡＮＤゲートＡ７の他方の入力、ＡＮＤゲートＮＡ６の他方の入力、およびＡＮＤゲートＡ１６の一方の入力に接続されている。
比較器ＣＭＰ９の出力がＡＮＤゲートＡ８の両入力、およびＡＮＤゲートＮＡ７の他方の入力に接続されている。
【００５８】
ＡＮＤゲートＮＡ１の出力がＡＮＤゲートＡ１０の他方の入力に接続され、ＡＮＤゲートＮＡ２の出力がＡＮＤゲートＡ１１の他方の入力に接続され、ＡＮＤゲートＮＡ３の出力がＡＮＤゲートＡ１２の他方の入力に接続されている。
ＡＮＤゲートＮＡ４の出力がＡＮＤゲートＡ１３の他方の入力に接続され、ＡＮＤゲートＮＡ５の出力がＡＮＤゲートＡ１４の他方の入力に接続され、ＡＮＤゲートＮＡ６の出力がＡＮＤゲートＡ１５の他方の入力に接続されている。
そして、ＡＮＤゲートＮＡ７の出力がＡＮＤゲートＡ１６の他方の入力に接続されている。
【００５９】
ＡＮＤゲートＡ９の出力が第１エンコードラインＥＬ０に接続されている。
ＡＮＤゲートＡ１の出力が第１エンコードラインＥＬ１に接続され、第１エンコードラインＥＬ１は第２エンコードラインＯＬ０とその交点で接続されている。
ＡＮＤゲートＡ１０の出力が第１エンコードラインＥＬ２に接続され、第１エンコードラインＥＬ２は第２エンコードラインＯＬ１とその交点で接続されている。
【００６０】
ＡＮＤゲートＡ２の出力が第１エンコードラインＥＬ３に接続され、第１エンコードラインＥＬ３は第２エンコードラインＯＬ０およびＯＬ１とその交点で接続されている。
ＡＮＤゲートＡ１１の出力が第１エンコードラインＥＬ４に接続され、第１エンコードラインＥＬ４は第２エンコードラインＯＬ２とその交点で接続されている。
【００６１】
ＡＮＤゲートＡ３の出力が第１エンコードラインＥＬ５に接続され、第１のエンコードラインＥＬ５は第２エンコードラインＯＬ０およびＯＬ２とその交点で接続されている。
ＡＮＤゲートＡ１２の出力が第１エンコードラインＥＬ６に接続され、第１エンコードラインＥＬ６は第２エンコードラインＯＬ１およびＯＬ２とその交点で接続されている。
【００６２】
ＡＮＤゲートＡ４の出力が第１エンコードラインＥＬ７に接続され、第１のエンコードラインＥＬ７は第２エンコードラインＯＬ０、ＯＬ１、およびＯＬ２とその交点で接続されている。
ＡＮＤゲートＡ１３の出力が第１エンコードラインＥＬ８に接続され、第１エンコードラインＥＬ８は第２エンコードラインＯＬ３とその交点で接続されている。
【００６３】
ＡＮＤゲートＡ５の出力が第１エンコードラインＥＬ９に接続され、第１のエンコードラインＥＬ９は第２エンコードラインＯＬ０およびＯＬ３とその交点で接続されている。
ＡＮＤゲートＡ１４の出力が第１エンコードラインＥＬ１０に接続され、第１エンコードラインＥＬ１０は第２エンコードラインＯＬ１およびＯＬ３とその交点で接続されている。
【００６４】
ＡＮＤゲートＡ６の出力が第１エンコードラインＥＬ１１に接続され、第１のエンコードラインＥＬ１１は第２エンコードラインＯＬ０、ＯＬ１、およびＯＬ３とその交点で接続されている。
ＡＮＤゲートＡ１５の出力が第１エンコードラインＥＬ１２に接続され、第１エンコードラインＥＬ１２は第２エンコードラインＯＬ２およびＯＬ３とその交点で接続されている。
【００６５】
ＡＮＤゲートＡ７の出力が第１エンコードラインＥＬ１３に接続され、第１のエンコードラインＥＬ１３は第２エンコードラインＯＬ０、ＯＬ２、およびＯＬ３とその交点で接続されている。
ＡＮＤゲートＡ１６の出力が第１エンコードラインＥＬ１４に接続され、第１エンコードラインＥＬ１４は第２エンコードラインＯＬ１、ＯＬ２、およびＯＬ３とその交点で接続されている。
【００６６】
ＡＮＤゲートＡ８の出力が第１エンコードラインＥＬ１５に接続され、第１のエンコードラインＥＬ１５は第２エンコードラインＯＬ０、ＯＬ１、ＯＬ２、およびＯＬ３とその交点で接続されている。
【００６７】
以上の構成を有する並列型ＡＤ変換器１００においては、比較部１２０の全比較器ＣＭＰ１〜ＣＭＰ９の出力の入力に対する変化は、図２中の比較器列入出力特性に示すようになる。
すなわち、それぞれのコードに対して一つの組み合わせの比較器出力が決まる。
変化点検出は、温度計符号とは異なり、図２のエンコード部１３０に示すように、奇数コードは隣接する２つの比較器出力の論理積、偶数コードは隣接する３つの比較器出力の論理積にて変化点を検出することができる。
【００６８】
ここで、コード７の領域にアナログ信号があった場合を考える。
図２より比較器ＣＭＰ４と比較器ＣＭＰ５の出力のみが「Ｈ」レベルとなり、他の比較器ＣＭＰ〜ＣＭＰ３、ＣＭＰ６〜ＣＭＰ９の出力の全てが「Ｌ」レベルとなる。
その結果、２つの比較器ＣＭＰ４およびＣＭＰ５の出力の論理積によって「Ｈ」レベルの信号が出力され、エンコード部１３０によって４ビット「０１１１」のデータに変換される。
【００６９】
一般的な並列型ＡＤ変換器では、４ビットの場合１５個の比較器が必要であった。
これに対して、本発明の実施形態に係る並列型ＡＤ変換器１００では９個で良く、既存の回路に比べ約半分の比較器でＡＤ変換器を実現することができ、低電力、小チップサイズ化を実現することが可能である。
【００７０】
＜第２実施形態＞
図９は、本発明の第２の実施形態に係る並列型ＡＤ変換器を説明するための図である。
【００７１】
本第２の実施形態においては、比較部１２０の前段にプリアンプ部１４０が設けられている。
本第２の実施形態においては、各３値比較器ＣＭＰ１〜ＣＭＰ９の前段に参照電圧を増幅する前置増幅段(前置増幅器)であるプリアンプＰＡ１〜ＰＡ１８を配置して、比較器ＣＭＰ１〜ＣＭＰ９の比較動作の高速化を図っている。
なお、図９においては複雑さを避けるためシングルエンド構成で表記している。
差動形式場合はプリアンプ出力が２本になるため３値比較器は４入力となる。
【００７２】
図１０は、図５の比較器に対応する差動形式の３値比較器の構成例を示す回路図である。
図１１は、図７の比較器に対応する差動形式の３値比較器の構成例を示す回路図である。
【００７３】
図１０および図１１の比較器は、動作機能としてはシングルエンドの場合と全く同じである。
したがって、理解を容易にするため、図５と図１０、図７と図１１において、同一構成および機能部分は同一符号をもって表している。そして、ここではその詳細な説明は省略する。
【００７４】
上述したように、図９のプリアンプ部１４０は、１８個のプリアンプＰＡ１〜ＰＡ１８を有している。
【００７５】
プリアンプＰＡ１は参照電圧ＶＲＢ０を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ１に供給し、プリアンプＰＡ２は参照電圧ＶＲ２を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ１に供給する。
【００７６】
プリアンプＰＡ３は参照電圧ＶＲ１を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ２に供給し、プリアンプＰＡ４は参照電圧ＶＲ４を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ２に供給する。
【００７７】
プリアンプＰＡ５は参照電圧ＶＲ３を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ３に供給し、プリアンプＰＡ６は参照電圧ＶＲ６を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ３に供給する。
【００７８】
プリアンプＰＡ７は参照電圧ＶＲ５を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ４に供給し、プリアンプＰＡ８は参照電圧ＶＲ８を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ４に供給する。
【００７９】
プリアンプＰＡ９は参照電圧ＶＲ７を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ５に供給し、プリアンプＰＡ１０は参照電圧ＶＲ１０を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ５に供給する。
【００８０】
プリアンプＰＡ１１は参照電圧ＶＲ９を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ６に供給し、プリアンプＰＡ１２は参照電圧ＶＲ１２を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ６に供給する。
【００８１】
プリアンプＰＡ１３は参照電圧ＶＲ１１を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ７に供給し、プリアンプＰＡ１４は参照電圧ＶＲ１４を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ７に供給する。
【００８２】
プリアンプＰＡ１５は参照電圧ＶＲ１３を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ８に供給し、プリアンプＰＡ１６は参照電圧ＶＲＴ０を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ８に供給する。
【００８３】
プリアンプＰＡ１７は参照電圧ＶＲ１５を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ９に供給し、プリアンプＰＡ１８は参照電圧ＶＲＴ２を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ９に供給する。
【００８４】
＜第３実施形態＞
図１２は、本発明の第３の実施形態に係る並列型ＡＤ変換器を説明するための図である。
【００８５】
本第３の実施形態の並列型ＡＤ変換器１００Ｂが第２の実施形態の並列型ＡＤ変換器１００Ａが異なる点は、以下の通りである。
本第３の実施形態の並列型ＡＤ変換器１００Ｂにおいては、偶数番目の３値判定機能を有する比較器ＣＭＰ２、ＣＭＰ４、ＣＭＰ６、ＣＭＰ８には専用の前置増幅段であるプリアンプが設けられていない。
そして、ＡＤ変換器１００Ｂにおいて、偶数番目の比較器ＣＭＰ２、ＣＭＰ４、ＣＭＰ６、ＣＭＰ８には隣接する２つの増幅段より信号を受け、隣接する２つの増幅段の出力参照電圧を分圧して供給する。
換言すると、プリアンプ部１４０は、奇数番目の比較器ＣＭＰ１，ＣＭＰ３，ＣＭＰ５，ＣＭＰ７，ＣＭＰ９への参照電圧を増幅する複数のプリアンプＰＡ１，ＰＡ２，ＰＡ５，ＰＡ６，ＰＡ９，ＰＡ１０，ＰＡ１３，ＰＡ１４，ＰＡ１７，ＰＡ１８を含む。
プリアンプ部１４０は、奇数番目の比較器に参照電圧を供給する隣接するプリアンプから出力される第１の参照電圧同士および第２の参照電圧同士を分圧した各電圧を第１の参照電圧および第２の参照電圧として、２つの奇数番目の間の偶数番目の比較器に供給する。
【００８６】
第２の実施形態の並列型ＡＤ比較器１００Ａでは、プリアンプの数が分解能分だけ必要となり、回路パーツの数が増える傾向にある。
本第３の実施形態の並列型ＡＤ変換器１００Ｂは、プリアンプの数を第２の実施形態に比べてプリアンプの数を半分にするために２倍補間機能が設けられている。
【００８７】
たとえば、第２の実施形態においては、比較器ＣＭＰ４には参照電圧ＶＲ５と参照電圧ＶＲ８を増幅して供給するプリアンプＰＡ７，ＰＡ８が必要である。
本第３の実施形態においては、図１２に示すように、参照電圧ＶＲ５を増幅するプリアンプ出力に相当する信号を、参照電圧ＶＲ３を増幅するプリアンプＰＡ５の出力と参照電圧ＶＲ７を増幅するプリアンプＰＡ９の出力との間を抵抗による２分割にて生成する。
同様に、参照電圧ＶＲ８を増幅するプリアンプ出力に相当する信号を参照電圧ＶＲ６を増幅するプリアンプＰＡ６の出力と参照電圧ＶＲ１０を増幅するプリアンプＰＡ１０の出力との間を抵抗による２分割にて生成する。
このようなプリアンプに補間を採用することでプリアンプ数を低減することができる。
【００８８】
上述したように、図１２のプリアンプ部１４０Ｂは、１０個のプリアンプＰＡ１，ＰＡ２，ＰＡ５，ＰＡ６，ＰＡ９，ＰＡ１０，ＰＡ１３，ＰＡ１４，ＰＡ１７，ＰＡ１８、および分割用抵抗としてＲ２０１〜Ｒ２０８、Ｒ２０９〜Ｒ２１６を有している。
【００８９】
プリアンプＰＡ１は参照電圧ＶＲＢ０を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ１に供給し、プリアンプＰＡ２は参照電圧ＶＲ２を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ１に供給する。
【００９０】
プリアンプＰＡ５は参照電圧ＶＲ３を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ３に供給し、プリアンプＰＡ６は参照電圧ＶＲ６を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ３に供給する。
【００９１】
プリアンプＰＡ９は参照電圧ＶＲ７を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ５に供給し、プリアンプＰＡ１０は参照電圧ＶＲ１０を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ５に供給する。
【００９２】
プリアンプＰＡ１３は参照電圧ＶＲ１１を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ７に供給し、プリアンプＰＡ１４は参照電圧ＶＲ１４を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ７に供給する。
【００９３】
プリアンプＰＡ１７は参照電圧ＶＲ１５を増幅して第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ９に供給し、プリアンプＰＡ１８は参照電圧ＶＲＴ２を増幅して第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ９に供給する。
【００９４】
プリアンプＰＡ５の出力とプリアンプＡＰ１の出力との間に抵抗Ｒ２０１、Ｒ２０２が直列に接続されている。そして、プリアンプＰＡ５で増幅された参照電圧ＶＲ３とプリアンプＰＡ１で増幅された参照電圧ＶＲＢとの差電圧が抵抗Ｒ２０１とＲ２０２で分圧され、その電圧が第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ２に供給される。
プリアンプＰＡ６の出力とプリアンプＡＰ２の出力との間に抵抗Ｒ２０９、Ｒ２１０が直列に接続されている。そして、プリアンプＰＡ６で増幅された参照電圧ＶＲ６とプリアンプＰＡ２で増幅された参照電圧ＶＲ２との差電圧が抵抗Ｒ２０９とＲ２１０で分圧され、その電圧が第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ２に供給される。
【００９５】
プリアンプＰＡ９の出力とプリアンプＡＰ５の出力との間に抵抗Ｒ２０３、Ｒ２０４が直列に接続されている。そして、プリアンプＰＡ９で増幅された参照電圧ＶＲ７とプリアンプＰＡ５で増幅された参照電圧ＶＲ３との差電圧が抵抗Ｒ２０３とＲ２０４で分圧され、その電圧が第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ４に供給される。
プリアンプＰＡ１０の出力とプリアンプＡＰ６の出力との間に抵抗Ｒ２１１、Ｒ２１２が直列に接続されている。そして、プリアンプＰＡ１０で増幅された参照電圧ＶＲ１０とプリアンプＰＡ６で増幅された参照電圧ＶＲ６との差電圧が抵抗Ｒ２１１とＲ２１２で分圧され、その電圧が第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ４に供給される。
【００９６】
プリアンプＰＡ１３の出力とプリアンプＡＰ９の出力との間に抵抗Ｒ２０５、Ｒ２０６が直列に接続されている。そして、プリアンプＰＡ１３で増幅された参照電圧ＶＲ１１とプリアンプＰＡ９で増幅された参照電圧ＶＲ７との差電圧が抵抗Ｒ２０５とＲ２０６で分圧され、その電圧が第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ６に供給される。
プリアンプＰＡ１４の出力とプリアンプＡＰ１０の出力との間に抵抗Ｒ２１３、Ｒ２１４が直列に接続されている。そして、プリアンプＰＡ１４で増幅された参照電圧ＶＲ１４とプリアンプＰＡ１０で増幅された参照電圧ＶＲ１０との差電圧が抵抗Ｒ２１３とＲ２１４で分圧され、その電圧が第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ６に供給される。
【００９７】
プリアンプＰＡ１７の出力とプリアンプＡＰ１３の出力との間に抵抗Ｒ２０７、Ｒ２０８が直列に接続されている。そして、プリアンプＰＡ１７で増幅された参照電圧ＶＲ１５とプリアンプＰＡ１３で増幅された参照電圧ＶＲ１１との差電圧が抵抗Ｒ２０７とＲ２０８で分圧され、その電圧が第１の参照電圧Ｖｒｅｆ１として比較器ＣＭＰ８に供給される。
プリアンプＰＡ１８の出力とプリアンプＡＰ１４の出力との間に抵抗Ｒ２１５、Ｒ２１６が直列に接続されている。そして、プリアンプＰＡ１８で増幅された参照電圧ＶＲＴ２とプリアンプＰＡ１４で増幅された参照電圧ＶＲ１４との差電圧が抵抗Ｒ２１５とＲ２１６で分圧され、その電圧が第２の参照電圧Ｖｒｅｆ２として比較器ＣＭＰ８に供給される。
【００９８】
なお、補間構成は図にあるような隣接するプリアンプ出力を抵抗により等分割が一般的であるが、２つの出力電圧間が分割できればよく、分割の手段は抵抗に限定するものでないこと、また等分割に限定するものではないことは明らかである。
【００９９】
本第３の実施形態によれば、プリアンプの数を第２の実施形態に比べて略半分にすることができ、プリアンプ部を設けて高速比較動作を実現する場合であっても、低電力化、小チップサイズ化を実現することが可能である。
【図面の簡単な説明】
【０１００】
【図１】一般的な４ビットの場合の並列型ＡＤ変換器を示す回路図である。
【図２】本発明の第１の実施形態に係る並列型ＡＤ変換器の構成例を示す図である。
【図３】本実施形態に係る参照電圧生成部の構成例を示す回路図である。
【図４】本実施形態に係る３値判定機能を有する比較器の等価回路および入出力特性を示す図である。
【図５】本実施形態に係る３値判定機能を有する比較器の第１の構成例を示す回路図である。
【図６】図５の比較器の入出力特性を示す図である。
【図７】本実施形態に係る３値判定機能を有する比較器の第２の構成例を示す回路図である。
【図８】図７の比較器の入出力特性を示す図である。
【図９】本発明の第２の実施形態に係る並列型ＡＤ変換器を説明するための図である。
【図１０】図５の比較器に対応する差動形式の３値比較器の構成例を示す回路図である。
【図１１】図７の比較器に対応する差動形式の３値比較器の構成例を示す回路図である。
【図１２】本発明の第３の実施形態に係る並列型ＡＤ変換器を説明するための図である。
【符号の説明】
【０１０１】
１００・・・ＡＤ変換器、１１０・・・参照電圧生成部、１２０・・・比較部、１３０・・・エンコード部、１４０，１４０Ｂ・・・プリアンプ部、ＣＭＰ１〜ＣＭＰ９・・・比較器、ＰＡ１〜ＰＡ１８・・・プリアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010011057.tif 000009
【図８】
2010011057.tif 000010
【図９】
2010011057.tif 000011
【図１０】
2010011057.tif 000012
【図１１】
2010011057.tif 000013
【図１２】
2010011057.tif 000014