(57)【要約】【課題】ＴＦＴの従来構造をそのまま生かした構造で同一基板内に不揮発性メモリを形成することができ、よりコンパクトな信頼性の高いものを得る構造を提供する。【解決手段】本発明の電気光学装置は、画素部と、不揮発性メモリ１１０ＡのＴＦＴの半導体層１０が同一層に形成され、不揮発性メモリ１１０Ａは、ゲート絶縁膜２０を介して半導体層１０上に設けられたゲート電極３０を覆うように形成されたフローティングゲート絶縁膜２１と、フローティングゲート絶縁膜２１を介してゲート電極３０と一部重なるように配置されたフローティングゲート電極３１と、フローティングゲート電極３１を覆うように形成されたトンネル絶縁膜２２と、トンネル絶縁膜２２を介してゲート電極３０及びフローティングゲート電極３１と一部重なるように配置されたソース電極３２とを有するメモリセルを備えている。【選択図】図４
2010016187.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置において、
前記画素部に含まれる薄膜トランジスタは、第１半導体層と、前記第１半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記第１半導体層上に設けられた第１ゲート電極と、を備え、
前記不揮発性メモリは、前記第１半導体層と同一層上に設けられた第２半導体層と、前記第２半導体層上に設けられ前記第１ゲート絶縁膜と同一層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記第２半導体層上に設けられ前記第１ゲート電極と同一層上に設けられた第２ゲート電極と、前記第２ゲート電極上に設けられたフローティングゲート絶縁膜と、前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なるように配置されたフローティングゲート電極と、前記フローティングゲート電極上に設けられたトンネル絶縁膜と前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なるように、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるように配置されたソース電極とを有するメモリセルを備えていることを特徴とする電気光学装置。
【請求項２】
請求項１に記載の電気光学装置において、
前記不揮発性メモリは、前記第２ゲート電極の端部に設けられた第１のフローティングゲート電極と、前記第２ゲート電極の前記第１のフローティングゲート電極が配置された側とは反対側の端部に設けられた第２のフローティングゲート電極とを備えていることを特徴とする電気光学装置。
【請求項３】
複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置の製造方法において、
前記基板上に半導体膜を形成し、前記半導体膜をパターニングすることにより、前記画素部に含まれる薄膜トランジスタを構成する第１半導体層と、前記不揮発性メモリを構成する第２半導体層とを形成する工程と、
前記第１半導体層及び前記第２半導体層を覆う絶縁膜を形成することにより、前記薄膜トランジスタを構成する第１ゲート絶縁膜と、前記不揮発性メモリを構成する第２ゲート絶縁膜とを形成する工程と、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜上に導電膜を形成し、前記導電膜をパターニングすることにより、前記薄膜トランジスタを構成する第１ゲート電極と、前記不揮発性メモリを構成する第２ゲート電極とを形成する工程と、
前記第２ゲート電極上にフローティングゲート絶縁膜を形成する工程と、
前記フローティングゲート絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なるフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なり、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるソース電極を形成する工程と、を有することを特徴とする電気光学装置の製造方法。
【請求項４】
請求項３に記載の電気光学装置の製造方法において、
前記第２のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、
前記ソース電極はＡｌ又はＭｏからなることを特徴とする電気光学装置の製造方法。
【請求項５】
請求項３又は４に記載の電気光学装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、
前記第１ゲート電極及び前記第２ゲート電極はＴｉとＡｌ‐ＣｕとＴｉ‐Ｎとを順に積層させて形成されてなることを特徴とする電気光学装置の製造方法。
【請求項６】
請求項３〜５のいずれか１項に記載の電気光学装置の製造方法において、
前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記第１半導体層及び前記第２半導体層として用いることを特徴とする電気光学装置の製造方法。
【請求項７】
請求項１又は２に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置の製造方法、及び電子機器に関するものである。
【背景技術】
【０００２】
近年、液晶装置等の電気光学装置の多機能化、高機能化及び小型化に伴い、電気光学パネル上に記憶装置としてのメモリを搭載した電気光学装置が開発されている。このようなメモリとして注目を浴びているのが、半導体不揮発性メモリである。半導体不揮発性メモリの中でも、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；ＥＥＰＲＯＭ）は、電気的なデータの読み出し、書き込み及び消去を可能とすることから、有望視されている。
【０００３】
ＥＥＰＲＯＭは、フローティングゲート電極とトンネル絶縁膜とを備えた複数のメモリセルを備え、選択トランジスタにより前記各メモリセルが選択されることで、データの読み出し、書き込み及び消去を可能としている。トンネル絶縁膜は非常に薄く形成されており、量子トンネル効果によって電子がトンネル絶縁膜を突き抜ける効果を有している。そして、トンネル絶縁膜中を電流が流れることでフローティングゲート電極に電子を蓄積させることができる。
【０００４】
従来、メモリは電気光学パネルに外付けされており、メモリが搭載された電機光学装置の十分な小型化を図ることが困難であった。このような問題点を解決するために、例えば特許文献1では、シリコン・オン・インシュレータ技術（ＳＯＩ技術）を用いて薄膜トランジスタ（ＴＦＴ）を形成することにより、同一基板内に、画素部、駆動回路、及びメモリを形成し、電気光学装置の小型化を図った技術を開示している。
【特許文献１】特開２００１−３２６２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、トンネル絶縁膜は、トンネル電流が良好に流れる膜厚に設定する必要がある。しかしながら、特許文献１に開示された工程では、メモリセルを構成するトンネル絶縁膜と、画素部、及び駆動回路に含まれるＴＦＴを構成するゲート絶縁膜とが同一の工程で形成されるため、その膜厚が等しくなる。そのため、画素部のＴＦＴにおいても、ゲート絶縁膜を透過するトンネル電流が流れてしまう場合がある。これによって、動作不良が生じる可能性があり、電気光学装置としての信頼性が損なわれる可能性がある。
【０００６】
本発明はこのような事情に鑑みてなされたものであって、ＴＦＴの従来構造をそのまま生かした構造で同一基板内に不揮発性メモリを形成することができ、よりコンパクトな信頼性の高いものを得る、電気光学装置、電気光学装置の製造方法、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の電気光学装置は、複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置において、前記画素部に含まれる薄膜トランジスタは、第１半導体層と、前記第１半導体層上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記第１半導体層上に設けられた第１ゲート電極と、を備え、前記不揮発性メモリは、前記第１半導体層と同一層上に設けられた第２半導体層と、前記第２半導体層上に設けられ前記第１ゲート絶縁膜と同一層上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記第２半導体層上に設けられ前記第１ゲート電極と同一層上に設けられた第２ゲート電極と、前記第２ゲート電極上に設けられたフローティングゲート絶縁膜と、前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なるように配置されたフローティングゲート電極と、前記フローティングゲート電極上に設けられたトンネル絶縁膜と前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なるように、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるように配置されたソース電極とを有するメモリセルを備えていることを特徴とする。
この構成によれば、薄膜トランジスタを構成する第１ゲート絶縁膜をトンネル絶縁膜よりも厚く形成することができるので、第１ゲート絶縁膜中にトンネル電流が流れることが防止され、その結果、良好に動作する信頼性が高い電気光学装置を提供することができる。また、薄膜トランジスタは、不揮発性メモリとともに同一基板上に形成される。したがって、メモリが外付けされた従来の電気光学装置に比べて、部品点数が削減できるとともに実装面積が削減できるので、高集積化、コスト削減、省スペース化を図ることができる。
【０００８】
本発明においては、前記不揮発性メモリは、前記第２ゲート電極の端部に設けられた第１のフローティングゲート電極と、前記第２ゲート電極の前記第１のフローティングゲート電極が配置された側とは反対側の端部に設けられた第２のフローティングゲート電極とを備えていることが望ましい。
この構成によれば、メモリセルが第２ゲート電極の両端に形成されるので、メモリ素子としては１つのみにかかわらず２倍の容量を得ることが可能となる。
【０００９】
本発明の電気光学装置の製造方法は、複数の画素がマトリクス状に配置された画素部と、不揮発性メモリと、を同一基板上に備える電気光学装置の製造方法において、前記基板上に半導体膜を形成し、前記半導体膜をパターニングすることにより、前記画素部に含まれる薄膜トランジスタを構成する第１半導体層と、前記不揮発性メモリを構成する第２半導体層とを形成する工程と、前記第１半導体層及び前記第２半導体層を覆う絶縁膜を形成することにより、前記薄膜トランジスタを構成する第１ゲート絶縁膜と、前記不揮発性メモリを構成する第２ゲート絶縁膜とを形成する工程と、前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜上に導電膜を形成し、前記導電膜をパターニングすることにより、前記薄膜トランジスタを構成する第１ゲート電極と、前記不揮発性メモリを構成する第２ゲート電極とを形成する工程と、前記第２ゲート電極上にフローティングゲート絶縁膜を形成する工程と、前記フローティングゲート絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なるフローティングゲート電極を形成する工程と、前記フローティングゲート電極上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、前記フローティングゲート絶縁膜を介して前記第２ゲート電極と一部重なり、且つ、前記トンネル絶縁膜を介して前記フローティングゲート電極と一部重なるソース電極を形成する工程と、を有することを特徴とする。
この製造方法によれば、薄膜トランジスタの構造を変えることなく、不揮発性メモリと薄膜トランジスタとを同一基板上に同時に形成することが可能となる。その結果、信頼性が高く、生産性に優れた電気光学装置を提供することができる。
【００１０】
本製造方法においては、前記第２のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、前記ソース電極はＡｌ又はＭｏからなることを特徴とすることが望ましい。
この製造方法によれば、ソース電極をパターニングする際に、ウエットエッチングを用いることで容易にパターニングできる。より具体的には、ゲート電極の上面にコンタクトホールが形成されている場合、ドライエッチングを用いるとゲート電極の上面の穴を通じて形成されたゲート電極を触刻してしまう場合がある。しかしながら、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いることでゲート電極により影響なくパターニングすることができる。
【００１１】
本製造方法においては、前記第１のゲート電極及び前記第２のゲート電極の上面にコンタクトホールを形成する工程と、前記ソース電極をウエットエッチングによりパターニングする工程と、を有し、前記第１ゲート電極及び前記第２ゲート電極はＴｉとＡｌ‐ＣｕとＴｉ‐Ｎとを順に積層させて形成されてなることが望ましい。
この製造方法によれば、従来工程をそのまま生かしてゲート電極の上面にコンタクトホールを形成することができる。より具体的には、ゲート電極の上面に穴が開いている場合でも、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いればＴｉ‐Ｎによりゲート電極が触刻することがないので、より高い生産効率を得ることが可能となる。
【００１２】
本製造方法においては、前記基板上に形成したアモルファスシリコン膜を加熱して、前記アモルファスシリコン膜を結晶化することで得たポリシリコン膜を前記第１半導体層及び前記第２半導体層として用いることが望ましい。
この製造方法によれば、例えば低温プロセスによる低温ポリシリコン膜が半導体層として形成できるので、安価で耐熱性の低いガラス等を電気光学装置用基板として採用でき、基板材料の選択の幅が広がるとともに低コスト化を図ることができる。
【００１３】
本発明の電子機器は、前述した本発明の電気光学装置を備えていることを特徴とする。
この構成によれば、良好に動作する信頼性が高いものを得るとともに、生産プロセスを従来構造と共用化して、生産性の高い電気機器とすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００１５】
［第１実施形態］（電気光学装置）
図１は本発明の電気光学装置の第１実施形態である液晶装置の概略構成平面図である。本実施形態の液晶装置はアクティブマトリクス方式の液晶パネルであって、ＴＦＴアレイ基板と対向基板との間に液晶層を挟持したものである。そして、前記ＴＦＴアレイ基板に設けられたスイッチング素子（ＴＦＴ素子）は、本発明の電気光学装置の製造方法を用いることで構成されたものである。
【００１６】
本実施形態の液晶装置１は、ＴＦＴアレイ基板８上に、シール材５２が対向基板１２０の縁に沿うように設けられており、その内側に並行して額縁としての遮光膜５３（周辺見切り）が設けられている。シール材５２の外側の領域には、データ線駆動回路（駆動回路）２０１および外部回路接続端子２０２がＴＦＴアレイ基板８の一辺に沿って設けられており、走査線駆動回路（駆動回路）１０４がこの一辺に隣接する一辺に沿って設けられている。
【００１７】
前記遮光膜５３に囲まれた領域には、画素部が構成されている。この画素部は、複数の画素Ｘがマトリクス状に配置されることで構成されており、後述するように各画素Ｘには画素電極と当該画素電極をスイッチング制御するための画素ＴＦＴ（スイッチング素子）１３０とが形成されている（図２参照）。そして、この画素ＴＦＴ１３０は前記データ線駆動回路２０１、及び前記走査線駆動回路１０４によって駆動されるようになっている。
【００１８】
また、対向基板１２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板８と対向基板１２０との間で電気的導通をとるための上下導通材１０６が設けられている。そして、図１に示したシール材５２とほぼ同じ輪郭を持つ対向基板１２０がシール材５２によりＴＦＴアレイ基板８に固着されており、ＴＦＴアレイ基板８と対向基板１２０との間に液晶層が封入されている。また、図１に示すシール材５２に設けられた開口部は液晶注入口５２ａであり、封止材２５によって封止されている。
【００１９】
図２は液晶装置を構成するマトリクス状に形成された複数の画素部の等価回路図である。各画素Ｘには各々、画素電極９と当該画素電極９をスイッチング制御するための画素ＴＦＴ１３０とが形成されている。画素ＴＦＴ１３０のソース領域には、前記データ線駆動回路２０１からの画像信号を供給するデータ線６ａが電気的に接続され、前記画素ＴＦＴ１３０のドレイン領域に前記画素電極９が電気的に接続されている。また、複数のデータ線６ａに対して直角に交差する方向に延びる複数の走査線３ａと、各走査線３ａに並列に延びる複数の容量線３ｂとがそれぞれ配置された構成となっている。
【００２０】
画素電極９は、スイッチング素子である画素ＴＦＴ１３０を一定期間だけオン状態とすることにより、データ線６ａから供給される画像信号が所定のタイミングで書き込まれる。画素電極９を介して液晶に書き込まれた所定レベルの画像信号は、対向基板１２０に形成された共通電極との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が設けられている。
【００２１】
ところで、本実施形態に係る液晶装置１は、図１に示したようにデータ線駆動回路２０１および外部回路接続端子２０２が設けられたＴＦＴアレイ基板８の一辺に対向する辺にメモリコントローラ回路１１２、ＳＲＡＭ１１３、及び不揮発性メモリ１１０が設けられている。なお、本実施形態においてメモリコントローラ回路１１２とは、ＳＲＡＭ１１３および不揮発性メモリ１１０に画像データを格納したり読み出したりという動作を制御するための制御回路である。ＳＲＡＭ１１３は高速なデータの書き込みを行うために設けられている。なお、ＳＲＡＭ１１３の代わりにＤＲＡＭを設けてもよく、また、高速な書き込みが可能な不揮発性メモリであれば、特にＳＲＡＭ１１３を設けなくてもよい。また、本実施形態に係る液晶装置１は、ＴＦＴアレイ基板８に、データ線駆動回路２０１および走査線駆動回路１０４が設けられているが、これら駆動回路２０１，１０４を外付けの回路基板に設け、外部回路接続端子２０２によりこれら駆動回路２０１，１０４からの信号を入力させるようにしても良い。
【００２２】
本実施形態に係る液晶装置１は、後述する製造方法により、前記画素Ｘに設けられた画素ＴＦＴ１３０とともに、前記不揮発性メモリ１１０の一部を構成するスイッチング素子がＴＦＴアレイ基板８上に直接形成されたものとなっている。この画素ＴＦＴ１３０は、後述する本発明の一実施形態に係る製造方法により形成されたもので、前記不揮発性メモリ１１０の一部を構成するメモリセルを形成するとともにＴＦＴアレイ基板８上に形成されたものである。
【００２３】
図３は、液晶装置１のブロック図を示すものである。図３に示すように、液晶装置１は、画像信号、クロック信号若しくは同期信号等がＦＰＣ（フレキシブルプリント基板）１１７を経由して入力されるようになっている。なお、前記ＦＰＣ１１７は、上記外部回路接続端子２０２に接続される。また、外部回路接続端子２０２は、図示されない配線によってメモリコントローラ回路１１２に電気的に接続され、これによって画像信号、クロック信号若しくは同期信号等をメモリコントローラ回路１１２に入力することができる。
【００２４】
本実施形態の液晶装置１において、例えばパソコン本体やテレビ受信アンテナ等の外部入力装置から送られてきた画像信号は、１フレーム毎にＳＲＡＭ１１３に格納（記憶）され、その画像信号はメモリコントローラ回路１１２によって適宜駆動回路１０４、２０１を経由して順次画素Ｘに入力され表示される。ＳＲＡＭ１１３には少なくとも画素Ｘに表示される画像１フレーム分の画像情報が記憶される。例えば、６ビットのデジタル信号が画像信号として送られてくる場合、少なくとも画素数×６ビットに相当するメモリ容量を必要とする。また、メモリコントローラ回路１１２により、必要に応じて、ＳＲＡＭ１１３に格納された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に格納された画像信号を画素ＴＦＴ３０に入力し、これによって画素電極９と対向電極との間に電圧を印加し、液晶層を配向させることにより、画像表示を行うことが可能となる。
【００２５】
なお、ＳＲＡＭ１１３および不揮発性メモリ１１０に格納する画像データはデジタル信号であるので、必要に応じてＤ／Ａコンバータ若しくはＡ／ＤコンバータをＴＦＴアレイ基板８上に形成することが望ましい。
【００２６】
本実施形態に係る液晶装置１では、画素Ｘに表示された画像を常にＳＲＡＭ１１３に記憶しており、画像の一時停止を容易に行うことができる。さらにＳＲＡＭ１１３に記憶された画像信号を不揮発性メモリ１１０へ格納し、あるいは不揮発性メモリ１１０に記憶された画像信号を画素Ｘへ入力することによって、例えば画像の録画および再生といった動作を容易に行うことができる。
【００２７】
（不揮発性メモリ）  
図４（ａ）は不揮発性メモリ１１０Ａの概略構造を示す断面図である。不揮発性メモリ１１０Ａは、メモリセルと選択トランジスタとにより構成されるが、図４（ａ）では、メモリセル５０Ａのみを示している。
【００２８】
メモリセル５０Ａは、半導体層（第２半導体層）１０上に、ゲート絶縁膜（第２ゲート絶縁膜）２０、ゲート電極（第２ゲート電極）３０、フローティングゲート絶縁膜２１、フローティングゲート電極３１、トンネル絶縁膜２２、ソース電極３２が順に積層されて形成されている。なお、図４（ａ）では図４（ｂ）に示したＳ１−Ｓ１線に沿った断面構成を示している。
【００２９】
半導体層１０には、高濃度ｎ型不純物領域１１ａ，１１ｂ及び低濃度ｎ型不純物領域１２ａ，１２ｂが形成されている。半導体層１０を覆ってゲート絶縁膜２０が形成されており、ゲート絶縁膜２０上にゲート電極３０が形成されている。半導体層１０において、ゲート電極３０と対向する部分がチャネル領域１３であり、チャネル領域１３の両側に低濃度ｎ型不純物領域１２ａ、１２ｂが形成され、低濃度ｎ型不純物領域のチャネル領域１３とは反対側に高濃度ｎ型不純物領域１１ａ，１１ｂが形成されている。図示右側の高濃度ｎ型不純物領域１１ｂはソース部であり、図示左側の高濃度ｎ型不純物領域１１ａはドレイン部である。
【００３０】
ゲート電極３０及びゲート絶縁膜２０を覆ってフローティングゲート絶縁膜２１が形成されている。フローティングゲート絶縁膜２１上には、フローティングゲート電極３１が形成されている。フローティングゲート電極３１は、低濃度ｎ型不純物領域１２ｂからゲート電極３０の上面の一部に跨るように配置され、フローティングゲート絶縁膜２１を介して、ゲート電極３０の側面及び上面の一部と対向配置されている。
【００３１】
フローティングゲート電極３１及びフローティングゲート絶縁膜２１を覆ってトンネル絶縁膜２２が形成されている。トンネル絶縁膜２２上には、ソース電極３２が形成されている。ソース電極３２は、高濃度ｎ型不純物領域１１ｂからフローティングゲート電極３１の上面に跨るように配置されており、トンネル絶縁膜２２を介してフローティングゲート電極３１の側面及び上面の少なくとも一部と対向配置されている。トンネル絶縁膜２２とフローティングゲート電極３１とフローティングゲート絶縁膜２１を介してソース電極３２は、ゲート電極３０の側面及び上面の少なくとも一部と対向配置されている。また、ソース電極３２と高濃度ｎ型不純物領域１１ｂとが重なる部分には、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通するコンタクトホールが形成され、該コンタクトホールを介してソース電極３２と高濃度ｎ型不純物領域１１ｂとが電気的に接続されている。
【００３２】
ソース電極３２及びトンネル絶縁膜２２を覆って層間絶縁膜２３が形成されている。層間絶縁膜２３上には、ソース電極３２、ゲート電極３０、高濃度ｎ型不純物領域１１ａと重なる位置に、配線層３３ａ，３３ｂ，３３ｃ（図４（ｂ）参照）が形成されている。ソース電極３２と配線層３３ｂとが重なる部分には、層間絶縁膜２３を貫通するコンタクトホール４０ｂが形成され、該コンタクトホール４０ｂを介して配線層３３ｂとソース電極３２とが電気的に接続されている。高濃度ｎ型不純物領域１１ａと配線層３３ａとが重なる部分には、層間絶縁膜２３、トンネル絶縁膜２２、フローティングゲート絶縁膜２１、及びゲート絶縁膜２０を貫通するコンタクトホール４０ａが形成され、該コンタクトホール４０ａを介して配線層３３ａと高濃度ｎ型不純物領域１１ａとが電気的に接続されている。
【００３３】
図４（ｂ）はメモリセル５０Ａの概略構造を示す平面図である。メモリセル５０Ａには、図示左右方向に長手を有する矩形状の半導体層１０と、半導体層１０と部分的に重なって配置された図示上下方向に長手を有する矩形状のゲート電極３０と、が設けられている。半導体層１０とゲート電極３０とは、半導体層１０の長手方向中央部において互いに交差している。半導体層１０のうちゲート電極３０を挟んだ両端部には、コンタクトホール４０ａ，４０ｂを介して配線層３３ａ，３３ｂが接続されている。ゲート電極３０の半導体層１０を挟んだ一方の端部には、コンタクトホール４０ｃを介して配線層３３ｃが接続されている。配線層３３ｃは、配線層３３ａ，３３ｂと同一層上（図４（ａ）の層間絶縁膜２３上）に形成されており、層間絶縁膜２３、トンネル絶縁膜２２、及びフローティングゲート絶縁膜２１を貫通するコンタクトホール４０ｃを介して配線層３３ｃとゲート電極３０とが電気的に接続されている。
【００３４】
ゲート電極３０のうち半導体層１０と重なる部分の周縁部には、図示上下方向に長手を有する矩形状のフローティングゲート電極３１が形成されている。フローティングゲート電極３１は、半導体層１０の低濃度ｎ型不純物領域１２ｂを覆ってゲート電極３０の上面の一部と重なるように形成されている。フローティングゲート電極３１は、ゲート電極３０の縁に沿って延びており、その延在方向の長さは、半導体層１０の短手方向の長さと同じか、それよりも若干大きな長さとなっている。
【００３５】
フローティングゲート電極３１上には、矩形状のソース電極３２が形成されている。ソース電極３２は、半導体層１０の高濃度ｎ型不純物領域１１ｂを覆ってゲート電極３０の上面の一部と重なるように形成されている。ゲート電極３０とフローティングゲート電極３１とソース電極３２とは、ゲート電極３０の端部において互いに平面的に重なっている。ソース電極３２は、フローティングゲート電極３１の全面を覆って形成されており、ゲート電極３０とフローティングゲート電極３１とが対向する対向領域と、ゲート電極３０とソース電極３２とが対向する対向領域とは、平面視で略一致している。
【００３６】
（不揮発性メモリの動作方法）
図５は本実施形態に係る不揮発性メモリ１１０Ａの等価回路図である。不揮発性メモリ１１０Ａは複数のメモリセル５０Ａによって構成されているが、図５においては簡単のため、一つのメモリセル５０Ａのみを図示している。なお、本実施形態では、不揮発性メモリ１１０Ａとして、例えばＥＥＰＲＯＭを採用した。ＥＥＰＲＯＭの特徴は、書き込み、読み出し、及び消去が全て１ビット毎に可能である点にある。
【００３７】
本実施形態に係る不揮発性メモリ１１０Ａは、図５に示すように、メモリセル５０Ａと、選択ＴＦＴ６０が直列に配置された回路構成となっている。メモリセル５０Ａは、フローティングゲート電極３１への電荷（主に電子）の注入と放出によってメモリ機能を実現する。つまり、フローティングゲート電極３１に電荷が蓄積された場合と、蓄積されていない場合におけるしきい電圧の違いを利用して、１ビットのデータを記憶する。
【００３８】
メモリセル５０Ａへのデータの書き込みを行う場合、ソース線Ｇ及びビット線ＢをＧＮＤに落し、ワード線Ｗに正の高電圧（例えば２０Ｖ）を印加する。また、選択ＴＦＴ６０についてオンの状態するために、選択線Ｖに正の電圧（例えば５Ｖ）を印加する。その結果、インパクトイオン化によるホットエレクトロンがメモリセル５０Ａのフローティングゲート電極３１に蓄積され書き込みが行われる。
【００３９】
また、データの読み出しを行う場合、ソース線ＧをＧＮＤに落し、ワード線Ｗ及びビット線Ｂに所定の電圧（例えば５Ｖ）を印加する。また、選択ＴＦＴ６０をオンの状態にするために、選択線Ｖに正の電圧（例えば５Ｖ）を印加する。その結果、メモリセル５０Ａの状態に応じて、メモリセル５０Ａに記憶されているデータを読み出すことが可能となる。
【００４０】
一方、データの消去を行う場合、ソース線Ｇ及びビット線ＢをＧＮＤに落し、ワード線Ｗに負の高電圧（例えば−２０Ｖ）を印加する。また、選択ＴＦＴ６０をオンの状態にするために、選択線Ｖに正の電圧（例えば５Ｖ）を印加する。その結果、メモリセル５０Ａのフローティングゲート電極３１に蓄積されている電子が、トンネル電流によって放出され、記憶されていたデータが消去される。なお、上述した動作電圧の値は一例であって、その値に限られるわけではない。
【００４１】
本実施形態に係る液晶装置１では、不揮発性メモリ１１０Ａはゲート絶縁膜２０を介して半導体層１０上に設けられたゲート電極３０を覆うようにフローティングゲート絶縁膜２１を備え、フローティングゲート絶縁膜２１を介して設けられたフローティングデート電極３１を覆うようにトンネル絶縁膜２２を備えている。よって、ＴＦＴを構成するゲート絶縁膜２０は、トンネル絶縁膜２２の膜厚に比べて厚く形成することができるので、ゲート絶縁膜２０中にトンネル電流が流れることに起因する動作不良が生じることがなくなる。その結果、良好に動作する信頼性が高い電気光学装置を提供することができる。また、画素部及び駆動回路の少なくとも一方のＴＦＴは、不揮発性メモリ１１０Ａとともに同一基板上に形成される。したがって、メモリが外付けされた従来の電気光学装置に比べて、部品点数が削減できるとともに実装面積が削減できるので、高集積化、コスト削減、省スペース化を図ることができる。
【００４２】
（電気光学装置の製造方法）
次に、本発明の電気光学装置の製造方法の一実施形態として、上記液晶装置１を製造する工程について図面を参照して説明する。図６及び図７は液晶装置１の製造方法の一実施形態を示す断面工程図である。なお、本実施形態に係る製造方法では、低温プロセスによって形成したポリシリコンを能動層として用い、ＴＦＴアレイ基板８上に設けられた不揮発性メモリ（メモリセル、選択ＴＦＴ）及び画素Ｘを構成する画素ＴＦＴ３０を同一基板上に形成する。以下の図面中において、メモリセル形成領域とは、液晶装置１におけるメモリセルが形成される領域に対応する断面図である。また、選択トランジスタ形成領域（選択ＴＦＴ形成領域）とは、前記メモリセルに直列に接続された選択ＴＦＴが形成される領域に対応する断面図である。また、画素ＴＦＴ形成領域とは、画素Ｘの画素電極をスイッチング制御するための画素ＴＦＴが形成される領域に対応する断面図である。
【００４３】
本実施形態の液晶装置１の製造方法は、ＴＦＴアレイ基板８を形成する工程と、対向基板を形成する工程と、ＴＦＴアレイ基板８と対向基板とを貼合せるとともにこれら基板間に液晶層を封止する工程とを有している。対向基板を形成する工程と、液晶層を封止する工程とは、公知の形成材料や公知の形成方法を用いることができる。以下、ＴＦＴアレイ基板８を形成する工程を中心に説明を行う。
【００４４】
まず、図６（ａ）に示すように、ＴＦＴアレイ基板８を構成する基板本体８Ａとして、ガラス基板を用意し、硫酸洗浄を行う。次に、プラズマＣＶＤ法により基板本体８Ａの上面に厚さが５０ｎｍ〜７５ｎｍのアモルファスシリコン膜を形成する。このときの原料ガスとしては、例えばジシランやモノシランを用いることができる。さらに前記アモルファスシリコン膜上に酸化シリコン膜を形成し、前記アモルファスシリコン膜にチャネルドープを行った後、ウエットエッチングにより前記酸化シリコン膜を剥離する。そして、前記アモルファスシリコン膜にレーザ光を照射し、アモルファスシリコン膜を低温プロセスにより結晶化することでポリシリコン膜（半導体膜）に変える。
【００４５】
次に、ポリシリコン膜の表面にフォトリソグラフィー法を用いてレジストマスクを形成し、このレジストマスクを用いてポリシリコン膜を島状（パターン状）にする。そして、レジストマスクを除去し、メモリセル、選択ＴＦＴ、及び画素ＴＦＴにおける半導体層１０，６１，７１が形成される。
【００４６】
次に、図６（ｂ）に示すように、例えばＴＥＯＳ‐ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、半導体層１０，６１，７１を覆って、酸化シリコンからなるゲート絶縁膜２０を基板本体８Ａ上に形成する。ゲート絶縁膜２０の膜厚は７５ｎｍ程度が好ましい。
【００４７】
次に、図６（ｃ）に示すように、半導体層１０，６１，７１を覆うゲート絶縁膜２０の表面にフォトリソグラフィー法を用いてマスクパターンＭＰを形成する。このマスクパターンＭＰを用いて、半導体層１０，６１，７１に不純物注入を行い、メモリセルの高濃度ｎ型不純物領域１１ａ，１１ｂ、選択ＴＦＴの高濃度ｎ型不純物領域６１ａ，６１ｂ、及び画素ＴＦＴの高濃度ｎ型不純物領域７１ａ，７１ｂを形成する。より具体的には、メモリセルのゲート電極３０、選択ＴＦＴのゲート電極６２、及び画素ＴＦＴのゲート電極７２（図６（ｄ）参照）よりも幅の広いレジストマスクＭＰを用い、リン（Ｐ）、ヒ素（Ａｓ）などのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。そしてアッシングによりマスクパターンＭＰを剥離し、スクラブ洗浄（ブラシ洗浄）を行う。
【００４８】
次に、図６（ｄ）に示すように、例えばＴＥＯＳ‐ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、ゲート電極３０，６２，７２の形成材料を成膜する。本実施形態では、ＴｉとＡｌ‐ＣｕとＴｉ‐Ｎとを順に積層することでゲート電極３０，６２，７２を形成する。そして、前記形成材料をパターニングすることで、半導体層１０，６１，７１を覆うゲート絶縁膜２０上にゲート電極３０，６２，７２が形成される。
【００４９】
次に、図６（ｅ）に示すように、ゲート電極３０，６２，７２をマスクとして、半導体層１０，６１，７１に不純物注入を行い、メモリセルの低濃度ｎ型不純物領域１２ａ，１２ｂ、選択ＴＦＴの低濃度ｎ型不純物領域６３ａ，６３ｂ、及び画素ＴＦＴの低濃度ｎ型不純物領域７３ａ，７３ｂを形成する。より具体的には、リン（Ｐ）、ヒ素（Ａｓ）などのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープする。そして、半導体層１０，６１，７１において、ゲート電極３０，６２，７２と対向する部分がチャネル領域１３，６４，７４となる。ここまでは、ＴＦＴアレイ基板８上に選択ＴＦＴ及び画素ＴＦＴを形成する従来と共通の工程で形成できる。
【００５０】
次に、図６（ｆ）に示すように、例えばＴＥＯＳ‐ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などにより、ゲート電極３０，６２，７２を覆って、酸化シリコンからなるフローティングゲート絶縁膜２１を基板本体８Ａ上の全面に形成する。フローティングゲート絶縁膜２１の膜厚は１０ｎｍ〜２０ｎｍ程度が好ましい。なお、フローティングゲート絶縁膜２１は、メモリセル形成領域を含めて、周囲の選択ＴＦＴ形成領域及び画素ＴＦＴ形成領域の全面を覆って形成される。
【００５１】
次に、図７（ａ）に示すように、例えばＴＥＯＳ‐ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などにより、フローティングゲート絶縁膜２１上にフローティングゲート形成材料としてＡｌ‐Ｎｄを成膜する。膜厚としては、１００ｎｍ以下、特に５０ｎｍ程度に設定するのが望ましい。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。フローティングゲート形成材料としては、上記Ａｌ‐Ｎｄ以外にも公知の導電膜を用いることができる。より具体的には、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物でなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。なお、フローティングゲート形成材料としては、Ａｌ又はＭｏを主成分とする合金を用いることがより好ましい。この場合、後述するフローティングゲート形成材料のパターニングの際に、ウエットエッチングを用いることができる。これにより、ドライエッチングを用いたときに懸念されるフローティングゲート電極３１の下のフローティングゲート絶縁膜２１、さらには、フローティングゲート絶縁膜２１の下のゲート電極３０へのダメージを抑えることが可能になる。また、前記フローティングゲート形成材料を成膜するに際し、ブラシによる洗浄（スクラブ洗浄）工程を設けてもよい。
【００５２】
そして、フォトリソグラフィー法を用いて前記フローティングゲート形成材料をパターニングすることで、フローティングゲート絶縁膜２１上にフローティングゲート電極３１が形成される。ここで、フローティングゲート電極３１はメモリセル形成領域に配置され、周囲の選択ＴＦＴ形成領域及び画素ＴＦＴ形成領域においては除去される。フローティングゲート電極３１は、半導体層１０の低濃度ｎ型不純物領域１２ｂと重なるように形成されるとともに、フローティングゲート絶縁膜２１を介してゲート電極３０と平面視で一部重なるように形成される。
【００５３】
次に、図７（ｂ）に示すように、フローティングゲート電極３１を覆うように基板本体８Ａ上に例えばＴＥＯＳ‐ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などを用いて、酸化シリコンからなるトンネル絶縁膜２２を基板本体８Ａ上の全面に形成する。このトンネル絶縁膜２２は、メモリセル５０Ａにおいてトンネル絶縁膜をなすものであり、その膜厚としては１０〜２０ｎｍ程度に設定するのが好ましい。ここで、トンネル絶縁膜２２は、メモリセル形成領域を含めて、周囲の選択ＴＦＴ形成領域及び画素ＴＦＴ形成領域の全面を覆って形成される。
【００５４】
次に、図７（ｃ）に示すように、メモリセル形成領域、選択ＴＦＴ形成領域、及び画素ＴＦＴ形成領域の所定の位置にコンタクトホール４０ａ，４０ｂ，４０ｃ，６５，６６，６７，７５，７６，７７を形成する。コンタクトホール４０ａは、メモリセルの高濃度ｎ型不純物領域１１ａに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール４０ｂは、高濃度ｎ型不純物領域１１ｂに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール４０ｃは、メモリセルのゲート電極３０に達するように、フローティングゲート絶縁膜２１及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール６５は、選択ＴＦＴの高濃度ｎ型不純物領域６１ａに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール６６は、選択ＴＦＴの高濃度ｎ型不純物領域６１ｂに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール６７は、選択ＴＦＴのゲート電極６２に達するように、フローティングゲート絶縁膜２１及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール７５は、画素ＴＦＴの高濃度ｎ型不純物領域７１ａに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール７６は、画素ＴＦＴの高濃度ｎ型不純物領域７１ｂに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール７７は、画素ＴＦＴのゲート電極７２に達するように、フローティングゲート絶縁膜２１及びトンネル絶縁膜２２を貫通して形成される。
【００５５】
次に、図７（ｄ）に示すように、例えばＴＥＯＳ‐ＣＶＤ法、ＣＶＤ法、プラズマＣＶＤ法などを用いて、トンネル絶縁膜２２上に、コンタクトホール４０ｂを介してメモリセルの高濃度ｎ型不純物領域１１ｂと接続するソース電極３２を形成する。ソース電極３２は、トンネル絶縁膜２２を介してフローティングゲート電極３１を覆うように形成され、一部がゲート電極３０と平面視で重なるように配置される。ソース電極３２の形成材料としては、Ａｌ又はＭｏを用いる。これらの材料膜を、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いてパターニングすることにより、ソース電極３２を形成する。なお、エッチャントは、リン酸、硝酸、酢酸のうちの一つ、または二つ以上を選んで水と組み合わせることにより使用することができる。
【００５６】
次に、図７（ｅ）に示すように、ソース電極３２を覆うように基板本体８Ａ上に、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる層間絶縁膜２３を形成する。この層間絶縁膜２３の膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。この後、半導体層１０のポリシリコン膜安定化のための水素プラズマ処理による水素化を行い、コンタクトホール４０ａ，４０ｂ，４０ｃ，６５，６６，６７，７５，７６，７７に対応する位置にコンタクトホールを形成する。
【００５７】
次に、図７（ｆ）に示すように、層間絶縁膜２３上に、コンタクトホール４０ａ，４０ｂ，４０ｃ，６５，６６，６７，７５，７６，７７を介してメモリセル、選択ＴＦＴ、及び画素ＴＦＴと接続する配線層３３ａ，３３ｂ，３３ｃ，８１，８２，８３，８４，８５を形成する。なお、配線層３３ａ，３３ｂ，３３ｃ，８１，８２，８３，８４，８５の形成材料としては、ＴｉとＡｌ‐ＣｕとＴｉ‐Ｎとを順に積層したものを用いる。配線層３３ａは、コンタクトホール４０ａを介して高濃度ｎ型不純物領域１１ａと電気的に接続される。配線層３３ｂは、コンタクトホール４０ｂ，６５を介してソース電極３２，高濃度ｎ型不純物領域６１ａと電気的に接続される。配線層３３ｃは、コンタクトホール４０ｃを介してゲート電極３０と電気的に接続される。配線層８２は、コンタクトホール６６を介して高濃度ｎ型不純物領域６１ｂと電気的に接続される。配線層８１は、コンタクトホール６７を介してゲート電極６２と電気的に接続される。配線層８３は、コンタクトホール７５を介して高濃度ｎ型不純物領域７１ａと電気的に接続される。配線層８５は、コンタクトホール７６を介して高濃度ｎ型不純物領域７１ｂと電気的に接続される。配線層８４は、コンタクトホール７７を介してゲート電極７２と電気的に接続される。
【００５８】
図示はしないが、次に、配線層３３ａ，３３ｂ，３３ｃ，８１，８２，８３，８４，８５及び層間絶縁膜２３を覆うように例えばＣＶＤ法により、表面保護膜として酸化シリコンからなるパッシベーション膜を形成する。次に、前記パッシベーション膜を覆って、アクリルからなる平坦化膜を形成する。次に、画素電極となる透明電極（ＩＴＯ）を形成する。なお、画素ＴＦＴを構成するその他の配線、メモリセル５０Ａを構成する選択線Ｖ、ビット線Ｂ、ワード線Ｗ等を製造する工程については従来と同様の手法によって形成できることから、その詳細な説明については省略する。
【００５９】
本実施形態の製造方法によれば、画素部及び駆動回路の薄膜トランジスタ（ＴＦＴ）を形成する工程の過程で、メモリセル５０Ａを形成することができる。すなわち、ＴＦＴの従来構造をそのまま生かした構造で不揮発性メモリ１１０Ａを画素部及び駆動回路のＴＦＴと同一基板上に形成することが可能となる。その結果、生産プロセスを従来構造と共用化して、信頼性が高く、生産性に優れた液晶装置１を提供することができる。
【００６０】
また、本製造方法によれば、ソース電極３２はＡｌ又はＭｏからなるので、ソース電極３２をパターニングする際に、ウエットエッチングを用いることで容易にパターニングできる。より具体的には、ゲート電極３０の上面にコンタクトホール４０ｃが形成されている場合、ドライエッチングを用いるとゲート電極３０の上面の穴を通じて形成されたゲート電極３０を触刻してしまう場合がある。しかしながら、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いることでゲート電極３０により影響なくパターニングすることができる。
【００６１】
また、本製造方法によれば、ゲート電極３０はＴｉとＡｌ‐ＣｕとＴｉ‐Ｎとを順に積層させて形成されてなるので、ＴＦＴの従来工程をそのまま生かしてゲート電極３０の上面にコンタクトホール４０ｃを形成することができる。より具体的には、ゲート電極３０の上面に穴が開いている場合でも、例えば、リン酸、硝酸、酢酸と水の混合液をエッチャントとしてウエットエッチングを用いればＴｉ‐Ｎによりゲート電極３０が触刻することがないので、より高い生産効率を得ることが可能となる。
【００６２】
また、本製造方法によれば、ＴＦＴアレイ基板８上に形成したアモルファスシリコン膜を加熱し、結晶化することで得たポリシリコン膜を半導体層１０として用いている。したがって、例えば低温プロセスによる低温ポリシリコン膜が半導体層１０として形成できるので、安価で耐熱性の低いガラス等をＴＦＴアレイ基板８として採用でき、ＴＦＴアレイ基板８の材料の選択の幅が広がるとともに低コスト化を図ることができる。
【００６３】
［第２実施形態］
図８は本発明の第２実施形態に係る液晶装置２の不揮発性メモリ１１０Ｂの概略構造を示す断面図である。不揮発性メモリ１１０Ｂは、メモリセルと選択トランジスタとにより構成されるが、図８では、メモリセル５０Ｂのみを示している。なお、第１実施形態のメモリセル５０Ａと同様の構成については、同一の符号を付し、詳細な説明は省略する。
【００６４】
本実施形態に係るメモリセル５０Ｂは、ゲート電極（第２ゲート電極）３０の端部に、第１のフローティングゲート電極３１Ａを備えている。また、ゲート電極３０の第１のフローティングゲート電極３１Ａが配置された側とは反対側の端部に、第２のフローティングゲート電極３１Ｂを備えている。
【００６５】
第１のフローティングゲート電極３１Ａは、低濃度ｎ型不純物領域１２ａからゲート電極３０の上面の一部に跨るように配置され、フローティングゲート絶縁膜２１を介して、ゲート電極３０の側面及び上面の一部と対向配置されている。第２のフローティングゲート電極３１Ｂは、低濃度ｎ型不純物領域１２ｂからゲート電極３０の上面の一部に跨るように配置され、フローティングゲート絶縁膜２１を介して、ゲート電極３０の側面及び上面の一部と対向配置されている。
【００６６】
第１のフローティングゲート電極３１Ａ、第２のフローティングゲート電極３１Ｂを覆うトンネル絶縁膜２２上には、第１のソース電極３２Ａ、第２のソース電極３２Ｂが形成されている。第１のソース電極３２Ａは、高濃度ｎ型不純物領域１１ａから第１のフローティングゲート電極３１Ａの上面に跨るように配置されており、トンネル絶縁膜２２を介して第１のフローティングゲート電極３１Ａの側面及び上面の少なくとも一部と対向配置されている。トンネル絶縁膜２２と第１のフローティングゲート電極３１Ａとフローティングゲート絶縁膜２１を介して第１のソース電極３２Ａは、ゲート電極３０の側面及び上面の少なくとも一部と対向配置されている。第２のソース電極３２Ｂは、高濃度ｎ型不純物領域１１ｂから第２のフローティングゲート電極３１Ｂの上面に跨るように配置されており、トンネル絶縁膜２２を介して第２のフローティングゲート電極３１Ｂの側面及び上面の少なくとも一部と対向配置されている。トンネル絶縁膜２２と第２のフローティングゲート電極３１Ｂとフローティングゲート絶縁膜２１を介して第２のソース電極３２Ｂは、ゲート電極３０の側面及び上面の少なくとも一部と対向配置されている。
【００６７】
第１のソース電極３２Ａ、第２のソース電極３２Ｂ及びトンネル絶縁膜２２を覆って層間絶縁膜２３が形成されている。層間絶縁膜２３上には、第１のソース電極３２Ａ、第２のソース電極３２Ｂ、ゲート電極３０と重なる位置に、配線層３３ｄ，３３ｅ，３３ｆが形成されている。第１のソース電極３２Ａと配線層３３ｄとが重なる部分には、層間絶縁膜２３を貫通するコンタクトホール４０ｄが形成され、該コンタクトホール４０ｄを介して配線層３３ｄと第１のソース電極３２Ａとが電気的に接続されている。第２のソース電極３２Ｂと配線層３３ｅとが重なる部分には、層間絶縁膜２３を貫通するコンタクトホール４０ｅが形成され、該コンタクトホール４０ｅを介して配線層３３ｅと第２のソース電極３２Ｂとが電気的に接続されている。ゲート電極３０と配線層３３ｆとが重なる部分には、層間絶縁膜２３、トンネル絶縁膜２２及びフローティングゲート絶縁膜２１を貫通するコンタクトホール４０ｆが形成され、該コンタクトホール４０ｆを介して配線層３３ｆとゲート電極３０とが電気的に接続されている。
【００６８】
（不揮発性メモリの動作方法）
図９は本実施形態に係る不揮発性メモリ１１０Ｂの等価回路図である。不揮発性メモリ１１０Ｂは複数のメモリセルによって構成されているが、図９においては簡単のため、二つのフローティングゲート電極３１Ａ，３１Ｂを備えた一つのメモリセル５０Ｂのみを図示している。本実施形態に係る不揮発性メモリ１１０Ｂは、図９に示すように、メモリセル５０Ｂと、第１の選択ＴＦＴ６０ａと第２の選択ＴＦＴ６０ｂとが直列に配置された回路構成となっている。
【００６９】
先ず、第１のフローティングゲート電極３１Ａへのデータの書き込み、読み出し及び消去について説明する。データの書き込みを行う場合、ビット線Ｂａ及びビット線ＢｂをＧＮＤに落し、ワード線Ｗａに正の高電圧（例えば２０Ｖ）を印加する。また、選択ＴＦＴ６０ａについてオン状態となるように選択線Ｖａの電位を設定し、選択ＴＦＴ６０ｂについてオフ状態となるように選択線Ｖｂの電位を設定する。その結果、インパクトイオン化によるホットエレクトロンがメモリセル５０Ｂの第１のフローティングゲート電極３１Ａに蓄積され書き込みが行われる。
【００７０】
また、データの読み出しを行う場合、ビット線ＢｂをＧＮＤに落し、ワード線Ｗａ及びビット線Ｂａに所定の電圧（例えば５Ｖ）を印加する。また、選択ＴＦＴ６０ａ，６０ｂをオンの状態にするために、選択線Ｖａ，Ｖｂに正の電圧（例えば５Ｖ）を印加する。その結果、メモリセル５０Ｂの状態に応じて、メモリセル５０Ｂに記憶されているデータを読み出すことが可能となる。
【００７１】
一方、データの消去を行う場合、ビット線Ｂａ及びビット線ＢｂをＧＮＤに落し、ワード線Ｗａに負の高電圧（例えば−２０Ｖ）を印加する。また、選択ＴＦＴ６０ａについてオン状態となるように選択線Ｖａの電位を設定し、選択ＴＦＴ６０ｂについてオフ状態となるように選択線Ｖｂの電位を設定する。その結果、メモリセル５０Ｂの第１のフローティングゲート電極３１Ａに蓄積されている電子が、トンネル電流によって放出され、記憶されていたデータが消去される。
【００７２】
次に、第２のフローティングゲート電極３１Ｂへのデータの書き込み、読み出し及び消去について説明する。データの書き込みを行う場合、ビット線Ｂａ及びビット線ＢｂをＧＮＤに落し、ワード線Ｗに正の高電圧（例えば２０Ｖ）を印加する。また、選択ＴＦＴ６０ａについてオフ状態となるように選択線Ｖａの電位を設定し、選択ＴＦＴ６０ｂについてオン状態となるように選択線Ｖｂの電位を設定する。その結果、インパクトイオン化によるホットエレクトロンがメモリセル５０Ｂの第２のフローティングゲート電極３１Ｂに蓄積され書き込みが行われる。
【００７３】
また、データの読み出しを行う場合、ビット線ＢａをＧＮＤに落し、ワード線Ｗａ及びビット線Ｂｂに所定の電圧（例えば５Ｖ）を印加する。また、選択ＴＦＴ６０ａ，６０ｂをオンの状態にするために、選択線Ｖａ，Ｖｂに正の電圧（例えば５Ｖ）を印加する。その結果、メモリセル５０Ｂの状態に応じて、メモリセル５０Ｂに記憶されているデータを読み出すことが可能となる。
【００７４】
一方、データの消去を行う場合、ビット線Ｂａ及びビット線ＢｂをＧＮＤに落し、ワード線Ｗａに負の高電圧（例えば−２０Ｖ）を印加する。また、選択ＴＦＴ６０ａについてオフ状態となるように選択線Ｖａの電位を設定し、選択ＴＦＴ６０ｂについてオン状態となるように選択線Ｖｂの電位を設定する。その結果、メモリセル５０Ｂの第２のフローティングゲート電極３１Ｂに蓄積されている電子が、トンネル電流によって放出され、記憶されていたデータが消去される。
【００７５】
本実施形態に係る液晶装置２では、メモリセル５０Ｂは、ゲート電極３０の両端にフローティングゲート電極を合計２つ備えている。この構成によれば、メモリ素子としてはメモリセル５０Ｂの１つのみにかかわらず、２倍の容量を得ることが可能となる。
【００７６】
（電気光学装置の製造方法）
以下、上記液晶装置２を製造する方法について説明する。本実施形態では、上述した第１実施形態に係る製造方法における図７以降の工程が異なっている。具体的に本実施形態では、図１０に示すように、第１のフローティングゲート電極３１Ａと第２のフローティング電極３１Ｂが、同じ工程で形成される。
【００７７】
図１０（ａ）に示すように、第１のフローティングゲート電極３１Ａは、半導体層１０の低濃度ｎ型不純物領域１２ａと重なるように形成されるとともに、ゲート電極３０の端部にフローティングゲート絶縁膜２１を介してゲート電極３０と平面視で一部重なるように形成される。また、第２のフローティングゲート電極３１Ｂは、半導体層１０の低濃度ｎ型不純物領域１２ｂと重なるように形成されるとともに、ゲート電極３０の第１のフローティングゲート電極３１Ａが配置された側とは反対側の端部に、フローティングゲート絶縁膜２１を介してゲート電極３０と平面視で一部重なるように形成される。
【００７８】
次に、図１０（ｂ）に示すように、第１のフローティングゲート電極３１Ａ及び第２のフローティング電極３１Ｂを覆うように基板本体８Ａ上に、酸化シリコンからなるトンネル絶縁膜２２を形成する。そして、所定の位置にコンタクトホール４０ｄ，４０ｅ，４０ｆを形成する。コンタクトホール４０ｄは、高濃度ｎ型不純物領域１１ａに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール４０ｅは、高濃度ｎ型不純物領域１１ｂに達するように、ゲート絶縁膜２０、フローティングゲート絶縁膜２１、及びトンネル絶縁膜２２を貫通して形成される。コンタクトホール４０ｆは、ゲート電極３０に達するように、フローティングゲート絶縁膜２１及びトンネル絶縁膜２２を貫通して形成される。
【００７９】
次に、図１０（ｃ）に示すように、トンネル絶縁膜２２を介して第１のフローティングゲート電極３１Ａを覆うように、ゲート電極３０及び第１のフローティングゲート電極３１Ａと平面視で一部重なるように第１のソース電極３２Ａを形成する。第２のフローティングゲート電極３１Ｂを覆うように、ゲート電極３０及び第２のフローティングゲート電極３１Ｂと平面視で一部重なるように第２のソース電極３２Ｂを形成する。第１のソース電極３２Ａ及び第２のソース電極３２Ｂの表面にフォトリソグラフィー法を用いてレジストマスクを形成し、このレジストマスクを用いて第１のソース電極３２Ａ及び第２のソース電極３２Ｂをパターニングする。そして、レジストマスクを除去し、メモリセル５０Ｂにおける第１のソース電極３２Ａ及び第２のソース電極３２Ｂが形成される。なお、以下の工程については、上記実施形態と同様であることから、その詳細な説明については省略する。
【００８０】
なお、上記各実施形態では、選択ＴＦＴと、画素ＴＦＴと、前記不揮発性メモリ１１０Ａ，１１０Ｂの一部を構成するスイッチング素子とを基板本体８Ａ上に一体に形成したが、本発明はこれに限定されることはない。例えば、不揮発性メモリ１１０Ａ，１１０Ｂだけでなく、画素部を駆動する駆動回路１０４、２０１、ＳＲＡＭ１１３、及びメモリコントローラ回路１１２を構成するＴＦＴについても同一工程により形成するようにしてもよい。この場合、より液晶装置１，２の製造コストの低減を図ることができる。
【００８１】
また、上記各実施形態では、電気光学装置として液晶装置（液晶パネル）を例に挙げて説明したが、これに限られることは無く、他の電気光学装置、例えば有機ＥＬ装置や、無機ＥＬ装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、フィールドエミッションディスプレイ装置等においても、本発明の適用が可能である。
【００８２】
（電子機器）
次に、本発明に係る電子機器について、携帯電話を例に挙げて説明する。図１１は、携帯電話６００の全体構成を示す斜視図である。携帯電話６００は、筺体６０１、複数の操作ボタンが設けられた操作部６０２、画像や動画、文字等を表示する表示部６０３を有する。表示部６０３には、本発明に係る液晶装置１が搭載される。
このように、不揮発性メモリ１１０Ａを備えた信頼性の高い液晶装置１を備えているので、高信頼性かつ高性能な電子機器（携帯電話）６００を得ることができる。
【００８３】
なお、電子機器としては、上記携帯電話６００以外にも、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは投射型液晶表示装置、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【図面の簡単な説明】
【００８４】
【図１】電気光学装置の一実施形態に係る液晶装置の概略構成平面図である。
【図２】マトリクス状に形成された複数の画素の等価回路図である。
【図３】液晶装置のブロック図である。
【図４】第１実施形態に係るメモリセルの断面図及び平面図である。
【図５】第１実施形態に係る不揮発性メモリの等価回路図である。
【図６】第１実施形態に係る液晶装置の製造工程を示す図である。
【図７】図６に続く、液晶装置の製造工程を示す図である。
【図８】第２実施形態に係るメモリセルの断面図である。
【図９】第２実施形態に係る不揮発性メモリの等価回路図である。
【図１０】第２実施形態に係る液晶装置の製造工程を示す図である。
【図１１】携帯電話の概略構成を示す図である。
【符号の説明】
【００８５】
Ｘ…画素、１，２…液晶装置（電気光学装置）、１０…半導体層（第２半導体層）、２０…ゲート絶縁膜（第２ゲート絶縁膜）、２１…フローティングゲート絶縁膜、２２…トンネル絶縁膜、３０…ゲート電極（第２ゲート電極）、３１…フローティングゲート電極、３１Ａ…第１のフローティングゲート電極、３１Ｂ…第２のフローティングゲート電極、３２…ソース電極、５０Ａ，５０Ｂ…メモリセル、１１０Ａ，１１０Ｂ…不揮発性メモリ、１３０…ＴＦＴ（薄膜トランジスタ）、６００…携帯電話（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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