(57)【要約】【課題】接続不良を見つけた場合は、容量検査を行わないようにして検査時間を短縮させることができる検査回路を備えたコンデンサ回路、そのコンデンサ回路を使用した可変容量回路、その可変容量回路を使用した発振回路及びコンデンサ回路の検査方法を得る。【解決手段】検査信号ＴＥＳＴがハイレベルになると、ＮＭＯＳトランジスタＭ２がオフすると共にＰＭＯＳトランジスタＭ１及びＭ３がそれぞれオンし、ＮＭＯＳトランジスタＭＣのドレインはＰＭＯＳトランジスタＭ１と電流計３を介して電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＭＣのゲート電圧が電源電圧Ｖｄｄまで上昇してＮＭＯＳトランジスタＭＣはオン状態になり、電源電圧Ｖｄｄ→電流計３→接続端子Ｔ１→ＰＭＯＳトランジスタＭ１→ＮＭＯＳトランジスタＭＣ→接地電圧ＧＮＤの経路で電流ｉ１が流れるようにした。【選択図】図１
2010011118.tif 000002
【特許請求の範囲】
【請求項１】
ソースが負側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＮＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記負側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路において、
前記検査回路は、
前記コンデンサをなすＮＭＯＳトランジスタのドレインを、外部から入力された検査信号に応じて、電流源が接続される所定の接続端子又は負側電源電圧のいずれか一方に切り換えて接続する切換回路部と、
入力された制御信号に応じて、前記コンデンサ出力端子を前記コンデンサをなすＮＭＯＳトランジスタをオンさせるための所定の電圧に接続するゲート接続回路部と、
を備え、
前記接続状態の検査を行うことを示す前記検査信号が入力されると、前記切換回路部は、前記コンデンサをなすＮＭＯＳトランジスタのドレインを前記接続端子に接続すると共に、前記ゲート接続回路部は、前記コンデンサをなすＮＭＯＳトランジスタのゲートを前記所定の電圧に接続することを特徴とするコンデンサ回路。
【請求項２】
ソースが正側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＰＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記正側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路において、
前記検査回路は、
前記コンデンサをなすＰＭＯＳトランジスタのドレインを、外部から入力された検査信号に応じて、電流源が接続される所定の接続端子又は正側電源電圧のいずれか一方に切り換えて接続する切換回路部と、
入力された制御信号に応じて、前記コンデンサ出力端子を前記コンデンサをなすＰＭＯＳトランジスタをオンさせるための所定の電圧に接続するゲート接続回路部と、
を備え、
前記接続状態の検査を行うことを示す前記検査信号が入力されると、前記切換回路部は、前記コンデンサをなすＰＭＯＳトランジスタのドレインを前記接続端子に接続すると共に、前記ゲート接続回路部は、前記コンデンサをなすＰＭＯＳトランジスタのゲートを前記所定の電圧に接続することを特徴とするコンデンサ回路。
【請求項３】
前記切換回路部は、
前記検査信号に応じて、前記コンデンサをなすＮＭＯＳトランジスタのドレインを前記所定の接続端子に接続するための第１スイッチ回路と、
前記検査信号に応じて、前記コンデンサをなすＮＭＯＳトランジスタのドレインを前記負側電源電圧に接続するための第２スイッチ回路と、
を備えることを特徴とする請求項１記載のコンデンサ回路。
【請求項４】
前記切換回路部は、
前記検査信号に応じて、前記コンデンサをなすＰＭＯＳトランジスタのドレインを前記所定の接続端子に接続するための第１スイッチ回路と、
前記検査信号に応じて、前記コンデンサをなすＰＭＯＳトランジスタのドレインを前記正側電源電圧に接続するための第２スイッチ回路と、
を備えることを特徴とする請求項２記載のコンデンサ回路。
【請求項５】
前記切換回路部は、前記所定の接続端子と前記第１スイッチ回路との間に接続された第３スイッチ回路を備え、該第３スイッチ回路は、外部から入力された選択信号に応じて前記所定の接続端子と前記第１スイッチ回路とを接続することを特徴とする請求項３又は４記載のコンデンサ回路。
【請求項６】
複数のコンデンサから少なくとも１つを選択することにより容量を可変する可変容量回路において、
複数の請求項５に記載したコンデンサ回路と、
所望の容量を得るために１つ以上の該コンデンサ回路を選択する選択回路と、
を備え、
前記選択回路は、選択した前記コンデンサ回路の前記ゲート接続回路部に対して前記コンデンサ出力端子を所定の電圧に接続させると共に、選択した前記コンデンサ回路の前記第３スイッチ回路に対して前記所定の接続端子と前記第１スイッチ回路とを接続させることを特徴とする可変容量回路。
【請求項７】
前記各コンデンサ回路におけるコンデンサは、異なる２のべき乗の容量値を有することを特徴とする請求項６記載の可変容量回路。
【請求項８】
振動子を使用したコルピッツ型の発振回路において、
前記振動子の一端に接続された第１コンデンサと、
該第１コンデンサに並列に接続された、請求項６の可変容量回路からなる第１可変容量回路と、
を備えることを特徴とする発振回路。
【請求項９】
前記第１可変容量回路の各コンデンサ回路におけるコンデンサは、異なる２のべき乗の容量値を有することを特徴とする請求項８記載の発振回路。
【請求項１０】
前記振動子の他端に接続された第２コンデンサと、
該第２コンデンサに並列に接続された、請求項６の可変容量回路からなる第２可変容量回路と、
を備えることを特徴とする請求項８又は９記載の発振回路。
【請求項１１】
前記第２可変容量回路の各コンデンサ回路におけるコンデンサは、異なる２のべき乗の容量値を有することを特徴とする請求項１０記載の発振回路。
【請求項１２】
ソースが負側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＮＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記負側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路の検査方法おいて、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＮＭＯＳトランジスタのドレインの接続を負側電源電圧から正側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＮＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＮＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われることを特徴とするコンデンサ回路の検査方法。
【請求項１３】
ソースが正側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＰＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記正側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路の検査方法おいて、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＰＭＯＳトランジスタのドレインの接続を正側電源電圧から負側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＰＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＰＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われることを特徴とするコンデンサ回路の検査方法。
【請求項１４】
ソースが負側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＮＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記負側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えた複数のコンデンサ回路の少なくとも１つを選択することにより容量を可変する可変容量回路における該コンデンサ回路の検査方法おいて、
前記選択されたコンデンサ回路に対して、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＮＭＯＳトランジスタのドレインの接続を負側電源電圧から正側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＮＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＮＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われることを特徴とするコンデンサ回路の検査方法。
【請求項１５】
ソースが正側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＰＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記正側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えた複数のコンデンサ回路の少なくとも１つを選択することにより容量を可変する可変容量回路における該コンデンサ回路の検査方法おいて、
前記選択されたコンデンサ回路に対して、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＰＭＯＳトランジスタのドレインの接続を正側電源電圧から負側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＰＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＰＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われることを特徴とするコンデンサ回路の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート容量がコンデンサとして使用されるＭＯＳトランジスタの接続状態の検査を行う検査回路を備えたコンデンサ回路、そのコンデンサ回路を使用した可変容量回路、その可変容量回路を使用した発振回路及びコンデンサ回路の検査方法に関する。
【背景技術】
【０００２】
時計や電子機器内で使用される基準クロック信号源として水晶発振回路が広く使用されている。
図６は、従来の発振回路の回路例を示した図である（例えば、特許文献１参照。）。
図６の発振回路１００には、テスト回路１１０が設けられている。発振回路１００を通常の発振回路として作動させる場合は、入力端子Ｔ１０３をオープンにする。すると、入力端子Ｔ１０３は、抵抗１１１でプルアップされるためハイレベルになる。入力端子Ｔ１０３がハイレベルになると、帰還抵抗１０２内のＣＭＯＳトランスミッションゲートがオンし、そのときのオン抵抗が帰還抵抗になる。また、ＣＭＯＳクロックドインバータ１１２及び１１３は、それぞれ非選択状態となって出力動作は停止し、ノードｃは入力端子ＸＩＮから切り離された状態になってテスト回路１１０は発振回路の動作に影響しなくなる。
【０００３】
一方、入力端子Ｔ１０３をローレベルにすると、ＣＭＯＳクロックドインバータ１１２と１１３は動作を開始し、帰還抵抗１０２のＣＭＯＳトランスミッションゲートがオフして遮断状態になるため、発振回路１００の発振は停止する。この状態で、入力端子Ｔ１０１にローレベルのパルス信号を入力すると、ＣＭＯＳクロックドインバータ１１２の出力信号がハイレベルに変化しようとするが、負荷容量１０３を充電するため、直ちにハイレベルにはならない。ＣＭＯＳクロックドインバータ１１２の出力信号が、ＣＭＯＳクロックドインバータ１１３の入力しきい値電圧を超えるまでには、負荷容量１０３に比例した所定の時間がかかる。
【０００４】
そこで、入力端子Ｔ１０１に、ローレベルのパルス幅が前記所定の時間以下のパルスと、ローレベルのパルス幅が前記所定の時間以上のパルスの２種類のパルスを入力する。前記所定の時間以下のパルスを入力した場合は、出力端子Ｔ１０２からローレベルの信号が検出されず、前記所定の時間以上のパルスを入力した場合に、出力端子Ｔ１０２からローレベルの信号が検出されると負荷容量１０３が正常であると判定していた。
【特許文献１】特開平１０−２６７９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図６の回路では、１つのコンデンサの容量を検査する場合に、最低でもパルス幅の異なる２つのパルスを入力しなければならず、検査精度を上げるためには更に多くのパルスを使用する必要があった。このため、入力と出力に多くのコンデンサが接続された場合は、すべてのコンデンサの検査にかなりの時間を要していた。
また、ＭＯＳトランジスタのゲート容量をコンデンサとして使用した場合に、最も頻繁に発生する不良の原因は、ＭＯＳトランジスタの接続に関するものであった。例えば、コンデンサを形成しているＭＯＳトランジスタのゲートとインバータ回路の入力端又は出力端との接続が不良になっている場合等である。このような不良が発生していた場合、従来技術では、多くのコンデンサの良否を判定した後に接続不良のコンデンサの測定を行うと、それまでに検査した時間が無駄になるという問題があった。
【０００６】
本発明は、このような問題を解決するためになされたものであり、ＭＯＳトランジスタのゲート容量であるコンデンサの容量の良否を確認する前に該コンデンサの接続状態を確認することにより、接続不良を見つけた場合は、容量検査を行わないようにすることができ、検査時間の無駄を大幅に減少させることができるため、結果として検査時間を短縮させることができる検査回路を備えたコンデンサ回路、そのコンデンサ回路を使用した可変容量回路、その可変容量回路を使用した発振回路及びコンデンサ回路の検査方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るコンデンサ回路は、ソースが負側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＮＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記負側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路において、
前記検査回路は、
前記コンデンサをなすＮＭＯＳトランジスタのドレインを、外部から入力された検査信号に応じて、電流源が接続される所定の接続端子又は負側電源電圧のいずれか一方に切り換えて接続する切換回路部と、
入力された制御信号に応じて、前記コンデンサ出力端子を前記コンデンサをなすＮＭＯＳトランジスタをオンさせるための所定の電圧に接続するゲート接続回路部と、
を備え、
前記接続状態の検査を行うことを示す前記検査信号が入力されると、前記切換回路部は、前記コンデンサをなすＮＭＯＳトランジスタのドレインを前記接続端子に接続すると共に、前記ゲート接続回路部は、前記コンデンサをなすＮＭＯＳトランジスタのゲートを前記所定の電圧に接続するものである。
【０００８】
また、この発明に係るコンデンサ回路は、ソースが正側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＰＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記正側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路において、
前記検査回路は、
前記コンデンサをなすＰＭＯＳトランジスタのドレインを、外部から入力された検査信号に応じて、電流源が接続される所定の接続端子又は正側電源電圧のいずれか一方に切り換えて接続する切換回路部と、
入力された制御信号に応じて、前記コンデンサ出力端子を前記コンデンサをなすＰＭＯＳトランジスタをオンさせるための所定の電圧に接続するゲート接続回路部と、
を備え、
前記接続状態の検査を行うことを示す前記検査信号が入力されると、前記切換回路部は、前記コンデンサをなすＰＭＯＳトランジスタのドレインを前記接続端子に接続すると共に、前記ゲート接続回路部は、前記コンデンサをなすＰＭＯＳトランジスタのゲートを前記所定の電圧に接続するものである。
【０００９】
具体的には、前記切換回路部は、
前記検査信号に応じて、前記コンデンサをなすＮＭＯＳトランジスタのドレインを前記所定の接続端子に接続するための第１スイッチ回路と、
前記検査信号に応じて、前記コンデンサをなすＮＭＯＳトランジスタのドレインを前記負側電源電圧に接続するための第２スイッチ回路と、
を備えるようにした。
【００１０】
また、前記切換回路部は、
前記コンデンサをなすＰＭＯＳトランジスタのドレインを前記所定の接続端子に接続するための第１スイッチ回路と、
前記コンデンサをなすＰＭＯＳトランジスタのドレインを前記正側電源電圧に接続する第２スイッチ回路と、
を備えるようにしてもよい。
【００１１】
また、前記切換回路部は、前記所定の接続端子と前記第１スイッチ回路との間に接続された第３スイッチ回路を備え、該第３スイッチ回路は、外部から入力された選択信号に応じて前記所定の接続端子と前記第１スイッチ回路とを接続するようにした。
【００１２】
また、この発明に係る可変容量回路は、複数のコンデンサから少なくとも１つを選択することにより容量を可変する可変容量回路において、
複数の前記コンデンサ回路と、
所望の容量を得るために１つ以上の該コンデンサ回路を選択する選択回路と、
を備え、
前記選択回路は、選択した前記コンデンサ回路の前記ゲート接続回路部に対して前記コンデンサ出力端子を所定の電圧に接続させると共に、選択した前記コンデンサ回路の前記第３スイッチ回路に対して前記所定の接続端子と前記第１スイッチ回路とを接続させるものである。
【００１３】
具体的には、前記各コンデンサ回路におけるコンデンサは、異なる２のべき乗の容量値を有するようにした。
【００１４】
また、この発明に係る発振回路は、振動子を使用したコルピッツ型の発振回路において、
前記振動子の一端に接続された第１コンデンサと、
該第１コンデンサに並列に接続された、前記可変容量回路からなる第１可変容量回路と、
を備えるものである。
【００１５】
また、前記第１可変容量回路の各コンデンサ回路におけるコンデンサは、異なる２のべき乗の容量値を有するようにしてもよい。
【００１６】
また、前記振動子の他端に接続された第２コンデンサと、
該第２コンデンサに並列に接続された、請求項６の可変容量回路からなる第２可変容量回路と、
を備えるようにした。
【００１７】
この場合、前記第２可変容量回路の各コンデンサ回路におけるコンデンサは、異なる２のべき乗の容量値を有するようにしてもよい。
【００１８】
また、この発明に係るコンデンサ回路の検査方法は、ソースが負側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＮＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記負側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路の検査方法おいて、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＮＭＯＳトランジスタのドレインの接続を負側電源電圧から正側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＮＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＮＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われるようにした。
【００１９】
また、この発明に係るコンデンサ回路の検査方法は、ソースが正側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＰＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記正側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えたコンデンサ回路の検査方法おいて、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＰＭＯＳトランジスタのドレインの接続を正側電源電圧から負側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＰＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＰＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われるようにした。
【００２０】
また、この発明に係るコンデンサ回路の検査方法は、ソースが負側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＮＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記負側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えた複数のコンデンサ回路の少なくとも１つを選択することにより容量を可変する可変容量回路における該コンデンサ回路の検査方法おいて、
前記選択されたコンデンサ回路に対して、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＮＭＯＳトランジスタのドレインの接続を負側電源電圧から正側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＮＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＮＭＯＳトランジスタに流れる電流の検出を行い、
該検出結果から前記接続状態の判定が行われるようにした。
【００２１】
また、この発明に係るコンデンサ回路の検査方法は、ソースが正側電源電圧に接続されると共にゲートがコンデンサ出力端子に接続されたＰＭＯＳトランジスタのゲート容量からなる、前記コンデンサ出力端子と前記正側電源電圧との間に接続されたコンデンサと、該コンデンサの接続が正常であるか否かの接続状態の検査を行うための検査回路とを備えた複数のコンデンサ回路の少なくとも１つを選択することにより容量を可変する可変容量回路における該コンデンサ回路の検査方法おいて、
前記選択されたコンデンサ回路に対して、
前記接続状態の検査を行うために外部から所定の検査信号が入力されると、
前記コンデンサをなすＰＭＯＳトランジスタのドレインの接続を正側電源電圧から負側電源電圧に切り換え、
前記コンデンサ出力端子に前記コンデンサをなすＰＭＯＳトランジスタをオンさせる電圧を入力し、
前記コンデンサをなすＰＭＯＳトランジスタに流れる電流の検出が行われ、
該検出結果から前記接続状態の判定が行われるようにした。
【発明の効果】
【００２２】
本発明のＭＯＳトランジスタのゲート容量からなるコンデンサを備えたコンデンサ回路、そのコンデンサ回路を使用した可変容量回路、その可変容量回路を使用した発振回路及びコンデンサ回路の検査方法によれば、ＭＯＳトランジスタのゲート容量を利用したコンデンサ回路の容量検査を行う前に、該ＭＯＳトランジスタの接続の良否を確認することができ、ＭＯＳトランジスタの接続不良が発生しているコンデンサ回路に対して、多くの時間を要する容量検査を省略することができ、検査時間の短縮を図ることができ、コンデンサ回路の数が多いほど時間短縮の効果を大きくすることができる。
【発明を実施するための最良の形態】
【００２３】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるコンデンサ回路の回路例を示した図である。
図１のコンデンサ回路１は、ゲート容量がコンデンサとして使用されるＮＭＯＳトランジスタＭＣと、ＮＭＯＳトランジスタＭＣの接続状態の検査を行う検査回路２で構成されている。
検査回路２は、ＰＭＯＳトランジスタＭ１，Ｍ３、ＮＭＯＳトランジスタＭ２及びインバータＩＶ１で構成されている。なお、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２及びインバータＩＶ１が切換回路部を、ＰＭＯＳトランジスタＭ３がゲート接続回路部をそれぞれなし、ＰＭＯＳトランジスタＭ１が第１スイッチ回路を、ＮＭＯＳトランジスタＭ２が第２スイッチ回路をそれぞれなす。
【００２４】
ＮＭＯＳトランジスタＭＣのソースは接地電圧ＧＮＤに接続されＮＭＯＳトランジスタＭＣのゲートはコンデンサ出力端子Ｃｏに接続されており、すなわちコンデンサ出力端子Ｃｏと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭＣのゲート容量からなるコンデンサが接続されている。接続端子Ｔ１にはＰＭＯＳトランジスタＭ１のソースが接続され、検査回路２を使用して検査を行う際は、電源電圧Ｖｄｄと接続端子Ｔ１との間に電流計３が接続される。ＰＭＯＳトランジスタＭ１のドレインと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭＣとＭ２が並列に接続されている。また、電源電圧Ｖｄｄとコンデンサ出力端子Ｃｏとの間にＰＭＯＳトランジスタＭ３が接続され、ＰＭＯＳトランジスタＭ１，Ｍ３及びＮＭＯＳトランジスタＭ２の各ゲートは接続され、該接続部はインバータＩＶ１の出力端に接続されている。インバータＩＶ１の入力端には、テスト端子Ｔ２を介して検査信号ＴＥＳＴが入力される。
【００２５】
このような構成において、検査信号ＴＥＳＴがローレベルの場合、インバータＩＶ１の出力信号はハイレベルになるため、ＮＭＯＳトランジスタＭ２がオンすると共にＰＭＯＳトランジスタＭ１及びＭ３はそれぞれオフする。ＮＭＯＳトランジスタＭ２がオンすると、ＮＭＯＳトランジスタＭＣのドレインは接地電圧ＧＮＤに接続され、ＰＭＯＳトランジスタＭ３がオフしているため、コンデンサ出力端子Ｃｏと電源電圧Ｖｄｄとの接続は遮断されている。このような状態では、ＮＭＯＳトランジスタＭＣのゲート容量が、コンデンサ出力端子Ｃｏと接地電圧ＧＮＤとの間に接続されており、ＰＭＯＳトランジスタＭ１がオフしているため、電源電圧Ｖｄｄと接続端子Ｔ１との間に電流計３を接続しても電流計３には電流が流れない。
【００２６】
次に、検査信号ＴＥＳＴがハイレベルになると、インバータＩＶ１の出力信号はローレベルになるため、ＮＭＯＳトランジスタＭ２がオフすると共にＰＭＯＳトランジスタＭ１及びＭ３がそれぞれオンする。ＮＭＯＳトランジスタＭ２がオフして、ＰＭＯＳトランジスタＭ１がオンしていることから、電源電圧Ｖｄｄと接続端子Ｔ１との間に電流計３を接続すると、ＮＭＯＳトランジスタＭＣのドレインはＰＭＯＳトランジスタＭ１と電流計３を介して電源電圧Ｖｄｄに接続される。また、ＰＭＯＳトランジスタＭ３がオンしているため、コンデンサ出力端子Ｃｏも電源電圧Ｖｄｄに接続される。すると、ＮＭＯＳトランジスタＭＣのゲート電圧が電源電圧Ｖｄｄまで上昇するため、ＮＭＯＳトランジスタＭＣはオン状態になる。このような状態では、電源電圧Ｖｄｄ→電流計３→接続端子Ｔ１→ＰＭＯＳトランジスタＭ１→ＮＭＯＳトランジスタＭＣ→接地電圧ＧＮＤの経路で電流ｉ１が流れる。
【００２７】
仮に、ＮＭＯＳトランジスタＭＣのゲートとコンデンサ出力端子Ｃｏとの間の接続、ＮＭＯＳトランジスタＭＣのソースと接地電圧ＧＮＤとの間の接続、又はＮＭＯＳトランジスタＭＣのドレインとＮＭＯＳトランジスタＭ２のドレインとの接続に、断線等の不良があった場合は電流ｉ１が流れないため、電流計３で電流ｉ１が流れていることを確認することにより、ＮＭＯＳトランジスタＭＣの接続状態を検査することができる。なお、電流ｉ１の値は、電源電圧ＶｄｄをＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭＣのオン抵抗の和で除した値になる。
【００２８】
図２は、本発明の第１の実施の形態におけるコンデンサ回路の他の回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の検査回路２において、アナログスイッチＳ１とインバータＩＶ２を追加すると共に、接続端子Ｔ１とＰＭＯＳトランジスタＭ１のソースとの間にＰＭＯＳトランジスタＭ３を接続したことにある。
図２の検査回路２は、図１と同様、ＮＭＯＳトランジスタＭＣのゲート容量をコンデンサとして使用するコンデンサ回路におけるＮＭＯＳトランジスタＭＣの接続状態の検査を行う回路であり、ＰＭＯＳトランジスタＭ１，Ｍ３、ＮＭＯＳトランジスタＭ２、インバータＩＶ１，ＩＶ２及びアナログスイッチＳ１で構成されている。なお、ＰＭＯＳトランジスタＭ１，Ｍ３、ＮＭＯＳトランジスタＭ２及びインバータＩＶ１が切換回路部を、アナログスイッチＳ１及びインバータＩＶ２がゲート接続回路部をそれぞれなし、ＰＭＯＳトランジスタＭ３が第３スイッチ回路をなす。
【００２９】
ＰＭＯＳトランジスタＭ３のソースは接続端子Ｔ１に接続され、ＰＭＯＳトランジスタＭ３のドレインと接地電圧ＧＮＤとの間にＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２が直列に接続されており、ＮＭＯＳトランジスタＭ２にＮＭＯＳトランジスタＭＣが並列に接続されている。また、電源電圧ＶｄｄとＮＭＯＳトランジスタＭＣのゲートとの間にアナログスイッチＳ１が接続され、アナログスイッチＳ１の各制御電極にはインバータＩＶ２の入力端と出力端が対応して接続されている。インバータＩＶ２の入力端とＰＭＯＳトランジスタＭ３のゲートは接続され、該接続部には外部からの選択信号Ｃｓが入力される。ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の各ゲートは接続され、該接続部はインバータＩＶ１の出力端に接続されており、インバータＩＶ１の入力端には、テスト端子Ｔ２を介して検査信号ＴＥＳＴが入力される。
【００３０】
このような構成において、選択信号Ｃｓがローレベルのときは、アナログスイッチＳ１及びＰＭＯＳトランジスタＭ３がそれぞれオンして導通状態になり、図１の回路と同様の回路を構成し、図１の回路と同様の動作を行う。これに対して選択信号がハイレベルになると、アナログスイッチＳ１及びＰＭＯＳトランジスタＭ３はそれぞれオフして遮断状態になり、コンデンサとしてのＮＭＯＳトランジスタＭＣの接続が遮断されると共に、入力される検査信号ＴＥＳＴに関係なく検査回路２の動作も停止する。
なお、図１及び図２のコンデンサ回路１において、テスト端子Ｔ２に検査信号ＴＥＳＴの信号レベルを反転させた信号ＴＥＳＴＢが入力される場合は、インバータＩＶ１をなくすことができ、必ずしもインバータＩＶ１を検査回路２の構成にする必要はなく、インバータＩＶ１を外部回路に設けるようにしてもよい。
【００３１】
このようなことから、複数の図２のコンデンサ回路１を備え、選択信号Ｃｓに応じて該各コンデンサ回路１を選択的に作動させることによって検査回路を備えた可変容量回路を形成することができる。
図３は、複数の図２のコンデンサ回路を使用して形成した可変容量回路の回路例を示した図である。なお、図３では、説明を分かりやすくするために２つの図２のコンデンサ回路を使用した場合を例にして示しており、インバータＩＶ１がコンデンサ回路の外部回路に設けられている場合を例にして示している。
図３において、可変容量回路１０は、図２のコンデンサ回路１と同じ回路構成をなすコンデンサ回路Ｃ１及びＣ２と、コンデンサ回路Ｃ１及びＣ２の動作制御を行って容量を可変する容量制御回路１１とで構成されている。容量制御回路１１は、インバータＩＶ１、ＮＡＮＤ回路２１、ＮＯＲ回路２２、セレクタ２３及びＰＭＯＳトランジスタＭ１０で構成されている。
【００３２】
コンデンサ回路Ｃ１は、ＮＭＯＳトランジスタＭＣ１と検査回路１２で構成されており、検査回路１２は、ゲート容量をコンデンサとして使用されるＮＭＯＳトランジスタＭＣ１の接続状態の検査を行う回路であり、ＰＭＯＳトランジスタＭ１１，Ｍ１３、ＮＭＯＳトランジスタＭ１２、インバータＩＶ１２及びアナログスイッチＳ１１で構成されている。
同様に、コンデンサ回路Ｃ２は、ＮＭＯＳトランジスタＭＣ２と検査回路２２で構成されており、検査回路２２は、ゲート容量をコンデンサとして使用されるＮＭＯＳトランジスタＭＣ２の接続状態の検査を行う回路であり、ＰＭＯＳトランジスタＭ２１，Ｍ２３、ＮＭＯＳトランジスタＭ２２、インバータＩＶ２２及びアナログスイッチＳ２１で構成されている。
【００３３】
ＮＭＯＳトランジスタＭＣ１とＭＣ２は、それぞれ図２のＮＭＯＳトランジスタＭＣに相当し、同じ容量であってもいいし異なる容量であってもよい。検査回路１２及び２２は、図２の検査回路２と同じ回路構成であるが、説明を分かりやすくするために異なる符号で示している。すなわち、ＰＭＯＳトランジスタＭ１１及びＭ２１は図２のＰＭＯＳトランジスタＭ１に、ＮＭＯＳトランジスタＭ１２及びＭ２２は図２のＮＭＯＳトランジスタＭ２に、ＰＭＯＳトランジスタＭ１３及びＭ２３は図２のＰＭＯＳトランジスタＭ３に、インバータＩＶ１２及びＩＶ２２は図２のインバータＩＶ２に、アナログスイッチＳ１１及びＳ２１は図２のアナログスイッチＳ１にそれぞれ相当する。このため、検査回路１２及び２２の動作についてはその説明を省略する。なお、アナログスイッチＳ１１は、ＮＭＯＳトランジスタＭＣ１のゲートとコンデンサ出力端子Ｃｏとの間に接続され、アナログスイッチＳ２１は、ＮＭＯＳトランジスタＭＣ２のゲートとコンデンサ出力端子Ｃｏとの間に接続されている。
【００３４】
容量制御回路１１において、セレクタ２３は、コンデンサ回路Ｃ１及びＣ２を選択的に作動させるための選択信号Ｃｓ１及びＣｓ２を生成して出力する。選択信号Ｃｓ１及びＣＳ２は、ＮＯＲ回路２２の各入力端に対応して入力されており、ＮＯＲ回路２２の出力端はＮＡＮＤ回路２１の一方の入力端に接続されている。ＮＡＮＤ回路２１の他方の入力端には、検査信号ＴＥＳＴが入力され、ＮＡＮＤ回路２１の出力端はＰＭＯＳトランジスタＭ１０のゲートに接続されている。ＰＭＯＳトランジスタＭ１０のソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭ１０のドレインは、コンデンサ出力端子Ｃｏに接続されている。また、検査回路１２及び２２を使用して検査を行う際は、電源電圧Ｖｄｄと接続端子Ｔ１との間には電流計３が接続される。
【００３５】
このような構成において、検査信号ＴＥＳＴがローレベルで通常の動作を行う場合、インバータＩＶ１の出力信号ＴＥＳＴＢはハイレベルになるため、ＮＭＯＳトランジスタＭ１２及びＭ２２はそれぞれオンし、ＰＭＯＳトランジスタＭ１１及びＭ２１はそれぞれオフする。このため、ＮＭＯＳトランジスタＭＣ１とＭＣ２の各ドレインはそれぞれ接地電圧ＧＮＤに接続される。また、ＮＡＮＤ回路２１の出力信号はハイレベルになることから、ＰＭＯＳトランジスタＭ１０はオフする。このため、コンデンサ出力端子Ｃｏと電源電圧Ｖｄｄとの接続は遮断される。
【００３６】
このような状態で、セレクタ回路２３の選択信号Ｃｓ１がハイレベルである場合、アナログスイッチＳ１１の反転制御入力端にはハイレベルの信号が、非反転制御入力端にはローレベルの信号がそれぞれ入力されるため、アナログスイッチＳ１１はオフして遮断状態になり、ＮＭＯＳトランジスタＭＣ１のゲートとコンデンサ出力端子Ｃｏとの接続は遮断される。このため、コンデンサ回路Ｃ１の容量はコンデンサ出力端子Ｃｏに接続されない。
次に、選択信号Ｃｓ２がローレベルになると、アナログスイッチＳ１１がオンして導通状態になり、ＮＭＯＳトランジスタＭＣ１のゲートがコンデンサ出力端子Ｃｏに接続され、コンデンサ回路Ｃ１の容量がコンデンサ出力端子Ｃｏに接続される。
同様に、選択信号Ｃｓ１がハイレベルになるとコンデンサ回路Ｃ２の容量がコンデンサ出力端子Ｃｏに接続されず、選択信号Ｃｓ２がローレベルになると、コンデンサ回路Ｃ２の容量がコンデンサ出力端子Ｃｏに接続される。
【００３７】
ここで、コンデンサ出力端子Ｃｏと接地電圧ＧＮＤとの間の静電容量と、選択信号Ｃｓ１及びＣｓ２との関係をまとめると、選択信号Ｃｓ１とＣｓ２が共にハイレベルの場合は該静電容量が０となり、選択信号Ｃｓ１がローレベルで選択信号ＣＳ２がハイレベルである場合は前記静電容量はコンデンサＭＣ１のゲート容量となり、選択信号Ｃｓ１がハイレベルで選択信号Ｃｓ２がローレベルの場合は前記静電容量はコンデンサＭＣ２のゲート容量となり、選択信号Ｃｓ１とＣｓ２が共にローレベルである場合は前記静電容量はコンデンサＭＣ１とＭＣ２の各ゲート容量を加算した値になる。ＮＭＯＳトランジスタＭＣ１のゲート容量を１とし、ＮＭＯＳトランジスタＭＣ２のゲート容量をＮＭＯＳトランジスタＭＣ１の２倍であるとすると、選択信号Ｃｓ１とＣｓ２の組み合わせによって、０、１、２、３の４通りの容量を得ることができる。このように、検査信号ＴＥＳＴがローレベルの場合は、選択信号Ｃｓ１及びＣｓ２によって、コンデンサ出力端子Ｃｏの静電容量を変えることができる。
【００３８】
次に、ＮＭＯＳトランジスタＭＣ１及びＭＣ２の各接続状態の検査を行う場合は、電源電圧Ｖｄｄと接続端子Ｔ１との間に電流計３を接続すると共に、検査信号ＴＥＳＴがハイレベルになり、インバータＩＶ１の出力信号ＴＥＳＴＢはローレベルになる。このため、ＮＭＯＳトランジスタＭ１２とＭ２２がそれぞれオフし、ＮＭＯＳトランジスタＭＣ１とＭＣ２の各ドレインの接地電圧ＧＮＤへの接続がそれぞれ遮断されると同時に、ＰＭＯＳトランジスタＭ１１及びＭ２１がそれぞれオンする。このような状態では、セレクタ回路２３からの選択信号Ｃｓ１とＣｓ２のいずれかがローレベルになると、ＮＯＲ回路２２の出力信号がハイレベルになり、ＮＡＮＤ回路２１の出力信号はローレベルになって、ＰＭＯＳトランジスタＭ１０はオンする。このため、コンデンサ出力端子Ｃｏは電源電圧Ｖｄｄに接続される。
【００３９】
選択信号Ｃｓ１がローレベルである場合は、ＰＭＯＳトランジスタＭ１３がオンするため、ＮＭＯＳトランジスタＭＣ１のドレインは、ＰＭＯＳトランジスタＭ１１、Ｍ１３、及び電流計３を介して電源電圧Ｖｄｄに接続される。また、アナログスイッチＳ１１がオンするため、ＮＭＯＳトランジスタＭＣ１のゲートは、コンデンサ出力端子Ｃｏに接続されると共に、ＰＭＯＳトランジスタＭ１０を介して電源電圧Ｖｄｄに接続される。すなわち、ＮＭＯＳトランジスタＭＣ１は、ソースが接地されドレインとゲートに電源電圧Ｖｄｄが印加された状態になるため、ＮＭＯＳトランジスタＭＣ１は、オンしてドレイン電流ｉ１が流れる。該ドレイン電流ｉ１を電流計３で検出することにより、ＮＭＯＳトランジスタＭＣ１の接続が正常であると判定することができる。
また、選択信号Ｃｓ２がローレベルの場合も同様にして、ＮＭＯＳトランジスタＭＣ２の接続状態の良否を判定することができる。
【００４０】
なお、図３では、２つのコンデンサ回路を備えた場合を例にして示したが、これは一例であり、本発明は、３つ以上のコンデンサ回路を備える場合にも適用することができ、ｎ（ｎ＞１の整数）個のコンデンサ回路を備えた場合、セレクタ回路２３から選択信号Ｃｓ１〜Ｃｓｎが出力されるようにすると共にＮＯＲ回路２２をｎ入力のＮＯＲ回路にすればよい。
また、検査するコンデンサ回路を必ずしも１つずつ選択する必要はなく、複数のコンデンサ回路を選択して、選択した数に見合った電流が電流計３に流れるか否かを検査するようにしてもよい。このようにすることで、より良否判定時間を短縮させることができる。
また、各コンデンサ回路のコンデンサは、同じ容量であってもよいし、異なる２のべき乗の容量であってもよい。
【００４１】
前記のような可変容量回路は、発振回路に使用することができ、図４はこのような発振回路の回路例を示した図である。
図４の発振回路３０は、水晶発振回路３１、第１可変容量回路３２、第２可変容量回路３３、ゲート電圧設定回路３４及びインバータＩＶ１で構成されている。
水晶発振回路３１は、水晶振動子を使用したコルピッツ型の発振回路をなし、水晶振動子４１、インバータ４２、帰還抵抗Ｒ４１、出力抵抗Ｒ４２、ＮＭＯＳトランジスタのゲート容量からなるゲートコンデンサＣＧ、ＮＭＯＳトランジスタのゲート容量からなるドレインコンデンサＣＤで構成され、入力端子Ｘｉと出力端子Ｘｏを備えている。
【００４２】
第１可変容量回路３２は、図３の可変容量回路１０と同様の回路構成をなして、ｎ個のコンデンサ回路Ｃ１１〜Ｃ１ｎを備えている。また、第２可変容量回路３３は、図３の可変容量回路１０と同様の回路構成をなして、ｎ個のコンデンサ回路Ｃ２１〜Ｃ２ｎを備えている。なお、第１可変容量回路３２及び第２可変容量回路３３では、図３で示した容量制御回路を省略して示しており、第１可変容量回路３２のコンデンサ回路Ｃ１１〜Ｃ１ｎには図示していない容量制御回路から選択信号Ｃｓ１１〜Ｃｓ１ｎが対応して入力され、第２可変容量回路３３のコンデンサ回路Ｃ２１〜Ｃ２ｎには図示していない容量制御回路から選択信号Ｃｓ２１〜Ｃｓ２ｎが対応して入力されている。なお、コンデンサ回路Ｃ１１〜Ｃ１ｎの各コンデンサは、同じ容量であってもよいし、異なる２のべき乗の容量であってもよく、第１可変容量回路３２と第２可変容量回路３３が備えるコンデンサ回路の数は必ずしも同じである必要はない。
ゲート電圧設定回路３４は、ＰＭＯＳトランジスタＭ５１、ＮＭＯＳトランジスタＭ５２、ＮＯＲ回路５１，５３、ＮＡＮＤ回路５２及びＡＮＤ回路５４で構成されている。
【００４３】
水晶発振回路３１において、帰還抵抗Ｒ１１とインバータ４２が並列に接続され、インバータ４２の入力端は入力端子Ｘｉに接続されており、インバータ４２の出力端と出力端子Ｘｏとの間に出力抵抗４２が接続されている。入力端子Ｘｉと出力端子Ｘｏとの間に水晶振動子４１が接続され、ゲートコンデンサＣＧをなすＮＭＯＳトランジスタのゲートが入力端子Ｘｉに、ドレインコンデンサＣＤをなすＮＭＯＳトランジスタのゲートが出力端子Ｘｏにそれぞれ接続されている。ゲートコンデンサＣＧをなすＮＭＯＳトランジスタのドレインとソースは接続され、該接続部は接地電圧ＧＮＤに接続されている。同様に、ドレインコンデンサＣＤをなすＮＭＯＳトランジスタのドレインとソースは接続され、該接続部は接地電圧ＧＮＤに接続されている。すなわち、入力端子Ｘｉと接地電圧ＧＮＤとの間にゲートコンデンサＣＧをなすＮＭＯＳトランジスタのゲート容量が接続され、入力端子Ｘｏと接地電圧ＧＮＤとの間にドレインコンデンサＣＤをなすＮＭＯＳトランジスタのゲート容量が接続されている。
【００４４】
入力端子Ｘｉには、第１可変容量回路３２のコンデンサ出力端子Ｃｏ１が接続され、出力端子Ｘｏには、第２可変容量回路３３のコンデンサ出力端子Ｃｏ２が接続されている。コンデンサ出力端子Ｃｏ１及びＣｏ２は、それぞれ図３のコンデンサ出力端子Ｃｏに相当することから、ゲートコンデンサＣＧに並列に第１可変容量回路３２からなる可変容量が接続され、ドレインコンデンサＣＤに並列に第２可変容量回路３３からなる可変容量が接続されていることになる。第１可変容量回路３２の各コンデンサ回路Ｃ１１〜Ｃ１ｎ及び第２可変容量回路３３の各コンデンサ回路Ｃ２１〜Ｃ２ｎには、検査信号ＴＥＳＴの信号レベルをインバータＩＶ１で反転させた信号ＴＥＳＴＢがそれぞれ入力されている。
【００４５】
ゲート電圧設定回路３４において、ＮＯＲ回路５１のｎ個の入力端には選択信号Ｃｓ１１〜Ｃｓ１ｎが対応して入力されており、ＮＯＲ回路５３のｎ個の入力端には選択信号Ｃｓ２１〜Ｃｓ２ｎが対応して入力されている。ＮＯＲ回路５１の出力端はＮＡＮＤ回路５２の一方の入力端に、ＮＯＲ回路５３の出力端はＡＮＤ回路５４の一方の入力端にそれぞれ接続されており、ＮＡＮＤ回路５２及びＡＮＤ回路５４の各他方の入力端には検査信号ＴＥＳＴがそれぞれ入力されている。電源電圧Ｖｄｄと接地電圧ＧＮＤとの間には、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２が直列に接続され、ＰＭＯＳトランジスタＭ５１のゲートにはＮＡＮＤ回路５２の出力端が、ＮＭＯＳトランジスタＭ５２のゲートにはＡＮＤ回路５４の出力端がそれぞれ接続されている。ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２との接続部は、ゲート電圧設定回路３４の出力端をなし、第１可変容量回路３２のコンデンサ出力端子Ｃｏ１と第２可変容量回路３３のコンデンサ出力端子Ｃｏ２にそれぞれ接続されている。
【００４６】
このような構成において、水晶発振回路３１は一般的な回路であることからその説明は省略し、第１可変容量回路３２、第２可変容量回路３３及びゲート電圧設定回路３４の動作について説明する。
検査信号ＴＥＳＴがローレベルである場合、インバータ回路ＩＶ１の出力信号ＴＥＳＴＢはハイレベルとなり、コンデンサ回路Ｃ１１〜Ｃ１ｎ及びＣ２１〜Ｃ２ｎにおけるコンデンサをなす各ＮＭＯＳトランジスタのドレインは接地電圧ＧＮＤにそれぞれ接続される。また、ゲート電圧設定回路３４において、ＮＡＮＤ回路５２の出力信号がハイレベルになってＰＭＯＳトランジスタＭ５１がオフすると共にＡＮＤ回路５４の出力信号がローレベルになってＮＭＯＳトランジスタＭ５２もオフする。このため、水晶発振回路３１の入力端子Ｘｉはゲート電圧設定回路３４から切り離される。すなわち、検査信号ＴＥＳＴがローレベルの場合は、コンデンサ回路Ｃ１１〜Ｃ１ｎ及びＣ２１〜Ｃ２ｎにおける各検査回路は水晶発振回路３１に影響を与えることはない。
【００４７】
このような状態で、選択信号Ｃｓ１１〜Ｃｓ１ｎ及びＣｓ２１〜Ｃｓ２ｎのいずれかがローレベルになると、該ローレベルになった選択信号が入力されるコンデンサ回路内のアナログスイッチがオンし、該コンデンサ回路のコンデンサをなすＮＭＯＳトランジスタのゲートが水晶発振回路３１の入力端子Ｘｉ又は出力端子Ｘｏに接続される。すなわち、ゲートコンデンサＣＧ又はドレインコンデンサＣＤに、前記選択されたコンデンサ回路のコンデンサが並列に接続され、水晶発振回路３１の発振周波数の調整を行うことができる。
【００４８】
一方、コンデンサ回路Ｃ１１〜Ｃ１ｎ及びＣ２１〜Ｃ２ｎにおけるコンデンサをなす各ＮＭＯＳトランジスタの接続状態を検査する場合は、電源電圧Ｖｄｄと接続端子Ｔ１との間に電流計３を接続すると共に、検査信号ＴＥＳＴがハイレベルになる。検査信号ＴＥＳＴがハイレベルになると、インバータ回路ＩＶ１の出力信号ＴＥＳＴＢはローレベルになるため、コンデンサ回路Ｃ１１〜Ｃ１ｎ及びＣ２１〜Ｃ２ｎにおけるコンデンサをなす各ＮＭＯＳトランジスタのドレインと接地電圧ＧＮＤとの接続が遮断される。この状態で、選択信号Ｃｓ１１〜Ｃｓ１ｎ及びＣｓ２１〜Ｃｓ２ｎのいずれかがローレベルになると、該ローレベルになった選択信号が入力されるコンデンサ回路内のコンデンサをなすＮＭＯＳトランジスタのドレインが電流計３に接続される。
【００４９】
ここで、選択信号Ｃｓ２１〜Ｃｓ２ｎがすべてハイレベルで、選択信号Ｃｓ１１からＣｓ１ｎのいずれかがローレベルである場合、ＮＯＲ回路５１の出力信号はハイレベルになるため、ＮＡＮＤ回路５２の出力信号はローレベルになり、ＰＭＯＳトランジスタＭ５１がオンする。また、ＮＯＲ回路５３の出力信号はローレベルになるため、ＡＮＤ回路５４の出力信号もローレベルになり、ＮＭＯＳトランジスタＭ５２はオフする。すなわち、入力端子ＸｉがＰＭＯＳトランジスタＭ５１を介して電源電圧Ｖｄｄに接続された状態になる。このため、第１可変容量回路３２内で選択されたコンデンサ回路のコンデンサをなすＮＭＯＳトランジスタのゲートが電源電圧Ｖｄｄにバイアスされることから、該ＮＭＯＳトランジスタはオンし、該ＮＭＯＳトランジスタを介して電源電圧Ｖｄｄから接地電圧ＧＮＤに電流が流れる。該電流を電流計３で検出することにより、コンデンサをなすＮＭＯＳトランジスタの接続状態の良否を確認することができる。
【００５０】
逆に、選択信号Ｃｓ１１〜Ｃｓ１ｎがすべてハイレベルで、選択信号Ｃｓ２１〜Ｃｓ２ｎのいずれかがローレベルである場合は、ＮＯＲ回路５１の出力信号はローレベルになり、ＮＡＮＤ回路５２の出力信号はハイレベルになるため、ＰＭＯＳトランジスタＭ５１はオフする。また、ＮＯＲ回路５３の出力信号はハイレベルになり、ＡＮＤ回路５４の出力信号もハイレベルになるため、ＮＭＯＳトランジスタＭ５２はオンする。すなわち、入力端子ＸｉがＮＭＯＳトランジスタＭ５２を介して接地電圧ＧＮＤに接続された状態になり、インバータ４２によって水晶発振回路３１の出力端子Ｘｏはハイレベルになる。
【００５１】
第２可変容量回路３３内における選択されたコンデンサ回路のアナログスイッチがオンしているため、出力端子Ｘｏがハイレベルになると、該コンデンサ回路のコンデンサをなすＮＭＯＳトランジスタのゲートがハイレベルになる。このことから、該ＮＭＯＳトランジスタはオンし、該ＮＭＯＳトランジスタを介して電源電圧Ｖｄｄから接地電圧ＧＮＤに電流が流れる。該電流を電流計３で検出することにより、選択されたコンデンサ回路のコンデンサをなすＮＭＯＳトランジスタの接続状態の良否を確認することができる。但し、第１可変容量回路３２と第２可変容量回路３３を同時に検査することはできない。
【００５２】
なお、図４では、水晶発振回路３１の入力端子Ｘｉと出力端子Ｘｏの両方に可変容量回路を接続した場合を例にして示したが、入力端子Ｘｉ又は出力端子Ｘｏのいずれか一方だけに可変容量回路を接続するようにしてもよい。このように一方だけに可変容量回路を接続した場合、ゲート電圧設定回路３４の内の、ＰＭＯＳトランジスタＭ５１、ＮＯＲ回路５１及びＮＡＮＤ回路５２で構成された回路、又はＮＭＯＳトランジスタＭ５２、ＮＯＲ回路５３及びＡＮＤ回路５４で構成された回路のいずれか一方を省略することができる。また、発振回路３０は、水晶振動子を使用した場合を例にして示したが、本発明はこれに限定するものではなく、水晶振動子の代わりにセラミック発振子等を使用した発振回路にも適用することができる。
このように、発振回路３０の負荷容量を調整するための第１可変容量回路３２と第２可変容量回路３３内で使用されている、ＭＯＳ容量の接続状態の良否を容易に確認することができ、検査時間の短縮を図ることができる。
【００５３】
このように、本第１の実施の形態におけるコンデンサ回路は、ＮＭＯＳトランジスタのゲート容量を使用したコンデンサの容量の良否を確認する前に該コンデンサの接続状態を確認することができ、接続不良を見つけた場合は、容量検査を行わないようにすることができ、検査時間の無駄を大幅に減少させることができるため、結果として検査時間を短縮させることができる。
【００５４】
第２の実施の形態．
前記第１の実施の形態では、ＮＭＯＳトランジスタのゲート容量をコンデンサとして使用したが、ＰＭＯＳトランジスタのゲート容量をコンデンサとして使用してもよく、このようにしたものを本発明の第２の実施の形態とする。
図５は、本発明の第２の実施の形態におけるコンデンサ回路の回路例を示した図である。なお、図５では図１と同じもの又は同様のものは同じ符号で示している。
図５のコンデンサ回路１ａは、ゲート容量がコンデンサとして使用されるＰＭＯＳトランジスタＭＣａと、ＰＭＯＳトランジスタＭＣａの接続状態の検査を行う検査回路２ａで構成されている。
検査回路２ａは、ＮＭＯＳトランジスタＭ１ａ，Ｍ３ａ及びＰＭＯＳトランジスタＭ２ａで構成されている。なお、ＮＭＯＳトランジスタＭ１ａ及びＰＭＯＳトランジスタＭ２ａが切換回路部をなし、ＮＭＯＳトランジスタＭ３ａがゲート接続回路部をなしている。
【００５５】
ＰＭＯＳトランジスタＭＣａのソースは電源電圧Ｖｄｄに接続されＰＭＯＳトランジスタＭＣａのゲートはコンデンサ出力端子Ｃｏに接続されており、すなわち電源電圧Ｖｄｄとコンデンサ出力端子Ｃｏとの間にＰＭＯＳトランジスタＭＣａのゲート容量からなるコンデンサが接続されている。接続端子Ｔ１にはＮＭＯＳトランジスタＭ１ａのソースが接続され、検査回路２ａを使用して検査を行う際は、接続端子Ｔ１と接地電圧ＧＮＤとの間に電流計３が接続される。電源電圧ＶｄｄとＮＭＯＳトランジスタＭ１ａのドレインとの間にＰＭＯＳトランジスタＭＣａとＭ２ａが並列に接続されている。また、コンデンサ出力端子Ｃｏと接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ３ａが接続され、ＮＭＯＳトランジスタＭ１ａ，Ｍ３ａ及びＰＭＯＳトランジスタＭ２ａの各ゲートは接続され、該接続部には、テスト端子Ｔ２を介して検査信号ＴＥＳＴが入力される。
【００５６】
このような構成において、検査信号ＴＥＳＴがローレベルの場合、ＰＭＯＳトランジスタＭ２ａがオンすると共にＮＭＯＳトランジスタＭ１ａ及びＭ３ａはそれぞれオフする。ＰＭＯＳトランジスタＭ２ａがオンすると、ＰＭＯＳトランジスタＭＣａのドレインは電源電圧Ｖｄｄに接続され、ＮＭＯＳトランジスタＭ３ａがオフしているため、コンデンサ出力端子Ｃｏと接地電圧ＧＮＤとの接続は遮断されている。このような状態では、ＰＭＯＳトランジスタＭＣａのゲート容量が、コンデンサ出力端子Ｃｏと電源電圧Ｖｄｄとの間に接続されており、ＮＭＯＳトランジスタＭ１ａがオフしているため、接続端子Ｔ１と接地電圧ＧＮＤとの間に電流計３を接続しても電流計３には電流が流れない。
【００５７】
次に、検査信号ＴＥＳＴがハイレベルになると、ＰＭＯＳトランジスタＭ２ａがオフすると共にＮＭＯＳトランジスタＭ１ａ及びＭ３ａがそれぞれオンする。ＰＭＯＳトランジスタＭ２ａがオフして、ＮＭＯＳトランジスタＭ１ａがオンしていることから、接続端子Ｔ１と接地電圧ＧＮＤとの間に電流計３を接続すると、ＰＭＯＳトランジスタＭＣａのドレインはＮＭＯＳトランジスタＭ１ａと電流計３を介して接地電圧ＧＮＤに接続される。また、ＮＭＯＳトランジスタＭ３ａがオンしているため、コンデンサ出力端子Ｃｏも接地電圧ＧＮＤに接続される。すると、ＰＭＯＳトランジスタＭＣａのゲート電圧が接地電圧ＧＮＤまで低下するため、ＰＭＯＳトランジスタＭＣａはオン状態になる。このような状態では、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタＭＣａ→ＮＭＯＳトランジスタＭ１ａ→接続端子Ｔ１→電流計３→接地電圧ＧＮＤの経路で電流ｉ１が流れる。
【００５８】
仮に、ＰＭＯＳトランジスタＭＣａのゲートとコンデンサ出力端子Ｃｏとの間の接続、ＰＭＯＳトランジスタＭＣａのソースと電源電圧Ｖｄｄとの間の接続、又はＰＭＯＳトランジスタＭＣａのドレインとＰＭＯＳトランジスタＭ２ａのドレインとの接続に、断線等の不良があった場合は電流ｉ１が流れないため、電流計３で電流ｉ１が流れていることを確認することにより、ＰＭＯＳトランジスタＭＣａの接続状態を検査することができる。なお、電流ｉ１の値は、電源電圧ＶｄｄをＮＭＯＳトランジスタＭ１ａとＰＭＯＳトランジスタＭＣａのオン抵抗の和で除した値になる。
【００５９】
なお、図２の場合と同様にして、図５の検査回路２ａにおいて、アナログスイッチＳ１とインバータＩＶ２を追加すると共に、接続端子Ｔ１とＮＭＯＳトランジスタＭ１ａのソースとの間にＮＭＯＳトランジスタＭ３ａを接続してもよく、このようにすることにより、図２の場合と同様の動作を行うことができる。
また、このようなコンデンサ回路１ａを複数使用して、可変容量回路を形成してもよく、この場合の動作は図３と同様でありその説明を省略する。また、このような可変容量回路を発振回路に使用してもよく、このようにした場合の動作は図４と同様であるのでその説明を省略する。
【００６０】
このように、本第２の実施の形態におけるコンデンサ回路は、ＰＭＯＳトランジスタのゲート容量を使用したコンデンサの容量の良否を確認する前に該コンデンサの接続状態を確認することができ、接続不良を見つけた場合は、容量検査を行わないようにすることができ、検査時間の無駄を大幅に減少させることができるため、結果として検査時間を短縮させることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態におけるコンデンサ回路の回路例を示した図である。
【図２】本発明の第１の実施の形態におけるコンデンサ回路の他の回路例を示した図である。
【図３】図２のコンデンサ回路を使用して形成した可変容量回路の回路例を示した図である。
【図４】図３の可変容量回路を使用した発振回路の回路例を示した図である。
【図５】本発明の第２の実施の形態におけるコンデンサ回路の回路例を示した図である。
【図６】従来の発振回路の回路例を示した図である。
【符号の説明】
【００６２】
１，Ｃ１，Ｃ２，１ａ  コンデンサ回路
２，２ａ  検査回路
３  電流計
１０  可変容量回路
１１  容量制御回路
３０  発振回路
３１  水晶発振回路
３２  第１可変容量回路
３３  第２可変容量回路
３４  ゲート電圧設定回路
Ｍ１，Ｍ３，ＭＣａ，Ｍ２ａ  ＰＭＯＳトランジスタ
ＭＣ，Ｍ２，Ｍ１ａ，Ｍ３ａ  ＮＭＯＳトランジスタ
ＩＶ１，ＩＮＶ２  インバータ
Ｓ１  アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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