(57)【要約】【課題】異物の発生を低減し、スループットが高く、廉価な半導体集積回路装置の製造方法を提供する。【解決手段】半導体集積回路装置の製造方法においては、まず、半導体回路１２が形成された半導体基板１１上にナノインプリント法により、スタンパ３０を用いて、スクライブ領域Ｓに開口部を形成するようにレジスト２０をパターニングする。次に、半導体基板１１上にパターニングされたレジスト２０をマスクとして、半導体基板１１をエッチングした後、半導体基板１１上からレジスト２０を除去する。その後、レジスト２０を除去した半導体基板１１をステージ上に固定し、レーザを用いたステルスダイシングにより、半導体基板１１をダイシングする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路が形成された半導体基板上にレジストを塗布する工程と、
前記レジストが塗布された前記半導体基板上に、前記半導体基板のダイシングラインを含むスクライブ領域に対応する位置に突出部を有するスタンパをプレスする工程と、
前記スタンパをプレスする際に、前記レジストを露光および／または加熱する工程と、
前記スタンパを剥離して、前記レジストを現像する工程と、
前記半導体基板上にパターニングされた前記レジストをマスクとして、前記半導体基板をエッチングする工程と、
エッチングされた前記半導体基板上から前記レジストを除去する工程と、
前記レジストを除去した前記半導体基板をステージ上に固定する工程と、
前記ステージ上に固定された前記半導体基板の内部にレーザーの焦点を設定する工程と、
前記ステージを移動させて、前記レーザーを前記半導体基板のダイシングライン上に照射する工程と、
前記レーザーを照射された前記半導体基板を割断する工程と
を備える、半導体集積回路装置の製造方法。
【請求項２】
前記レジストが熱可塑性を有する材料から形成され、
前記レジストを露光および／または加熱する工程は、前記レジストを加熱して軟化させた状態で、前記スタンパをプレスする工程を含み、
前記レジストを現像する工程は、前記レジストを冷却して硬化させた状態で、前記スタンパを剥離する工程を含む
請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記レジストが光硬化性を有する材料から形成され、
前記レジストを現像する工程は、
前記スタンパをプレスした状態で、前記レジストに露光して硬化させる工程と、
硬化した前記レジストから前記スタンパを剥離して、前記レジストを現像する工程とを含む、請求項１に記載の半導体集積回路装置の製造方法。
【請求項４】
前記レジストが光硬化性および熱可塑性を有する材料から形成され、
前記レジストを露光および／または加熱する工程は、
前記レジストを加熱して軟化させた状態で、前記スタンパをプレスする工程を含み、
前記レジストを現像する工程は、
前記スタンパをプレスした状態で、前記レジストに露光して硬化させる工程と、
硬化した前記レジストから前記スタンパを剥離して、前記レジストを現像する工程とを含む、請求項１に記載の半導体集積回路装置の製造方法。
【請求項５】
前期半導体基板上の前記スクライブ領域にダミーパターンを形成することにより、パターン密度を均一化した、請求項１から４のいずれかに記載の半導体集積回路装置の製造方法。
【請求項６】
前記スタンパを前記半導体基板上にプレスする際の最適圧力を、パターン密度を計算して制御する、請求項１から５のいずれかに記載の半導体集積回路装置の製造方法。
【請求項７】
前記パターン密度を計算する際、パターンの面積とパターンエッジの線積分とをファクターとして含む、請求項６に記載の半導体集積回路装置の製造方法。
【請求項８】
前記半導体基板の外周部にダミーショットを配して、前記半導体集積回路が全面に形成された前記半導体基板において、
前記スタンパをプレスする工程は、前記半導体基板表面よりも小さい押圧面を有するスタンパを、前記半導体集積回路が形成された位置に対応するように、プレスする位置を順次ずらしながら、前記半導体基板全面にプレスする工程を含む、
請求項１から７のいずれかに記載の半導体集積回路装置の製造方法。
【請求項９】
前記半導体基板をエッチングする工程において等方性エッチングを行なう、請求項１から８のいずれかに記載の半導体集積回路装置の製造方法。
【請求項１０】
半導体集積回路が形成された半導体基板上のスクライブ領域に開口部を形成するように、前記半導体基板上にパターニングされたレジストをマスクとして、前記半導体基板をエッチングする工程と、
エッチングされた前記半導体基板上から前記レジストを除去する工程と、
前記レジストを除去した前記半導体基板をステージ上に固定する工程と、
前記ステージ上に固定された前記半導体基板の内部にレーザーの焦点を設定する工程と、
前記ステージを移動させて、前記レーザーを前記半導体基板のダイシングライン上に、前記半導体基板の表面側から照射する工程と、
前記レーザーを照射された前記半導体基板を割断する工程と
を備える、半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、特に、半導体素子、液晶表示素子、撮像素子（ＣＣＤ：Charge Coupled Device）や薄膜磁気ヘッドなどのマイクロデバイスを製造する際に行なわれる半導体集積回路装置のダイシング方法に関する。
【背景技術】
【０００２】
従来、半導体基板上に形成された半導体集積回路をダイシングし、一つ一つの半導体チップに加工する方法として、ブレードを使ったブレードダイシング法が一般的であった。しかし、この方法は、半導体基板に機械的ストレスをかけるため、半導体素子保護用のガラスコート膜にクラックが入る可能性があった。また、ブレードから切りくずが出るため、それが半導体素子に付着して異物となり、歩留まりの低下を招いていた。さらに、切断時の摩擦に伴う熱が発生し、製品に影響を与える可能性があるため、切削点に水を供給しながらダイシングする必要があった。この切削水は、半導体集積回路の電極面に進入する場合があり、不良の原因になっていた。このように、ブレードダイシングには、半導体集積回路装置の不良の原因となる要素が多かった。
【０００３】
近年、半導体基板を透過する波長のレーザを使ったレーザダイシングが普及し始めてきた。この方法は、半導体基板のダイシングライン上をレーザ照射しながらスキャンしていく方法で、ステルスダイシングと呼ばれる。レーザは、半導体基板のシリコン結晶内部に焦点を結ぶように集光されている。シリコンが融解および冷却されて、結晶からアモルファス構造に変化するのは基板内部のみであるため、表層部へのダメージがない。また、局所的なアモルファス化に伴う体積膨張により、強力な圧縮応力が発生する。そのアモルファス層の上下端には、非常に強力な引張応力が集中しているため、半導体基板に外的応力を負荷することにより容易に割断できる。この方法は、ブレードダイシング法に比べると、切りくずが出ない点や切削水が不要である点で有利である。しかし、ダイシングライン上に微細パターンがあった場合、チッピングして異物が発生する可能性は残っていた。
【０００４】
そこで、あらかじめダイシングライン上の微細パターンを除去しておく必要がある。半導体基板を透過しない波長のレーザで半導体基板の表面をスキャンして、異物の元になるＴＥＧ(Test Element Group)パターンなどを除去する。その後、半導体基板を透過する波長のレーザを、ダイシングライン上の半導体基板の内部に照射して割断する。この方法は、２重レーザダイシングと呼ばれている。
【０００５】
図１２は、２重レーザダイシングにより半導体基板を割断する方法を説明する断面図である。図１２(Ａ)は、スクライブ領域Ｓに存在するＴＥＧなどの微細パターンを除去せずに、レーザ照射を行なった場合を比較のために示した図である。図１２(Ａ)に示すように、半導体基板１１を割断する際、ダイシングライン１４上にＴＥＧ１３などの微細パターンが残っていると、チッピングして小さな異物となる。その異物が半導体集積回路１２に付着するとショートなどの原因となり、チップは不良品となる。
【０００６】
図１２(Ｂ)に示すように、２重レーザダイシングでは、ステルスダイシングを用いたレーザ照射を行なう前に、半導体基板１１の表面に第１のレーザ照射を行なっている。そして、スクライブ領域Ｓに存在するＴＥＧ１３などの微細パターンを除去している。
【０００７】
また、ダイシングライン上の微細パターンをブレードで除去後、ステルスダイシングを施す、半導体集積回路装置の製造方法を開示した先行文献として、特許文献１がある。特許文献１に開示された方法においては、ダイシングライン上に形成されたＴＥＧなどを、回転するブレードで除去する。その後、ダイシングライン上の半導体基板の内部にレーザを照射している。
【特許文献１】特開２００６−２８７２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
２重レーザダイシングにおいては、図１２(Ｂ)に示すように、第１のレーザ照射はアブレーションであるため，微細パターンを取り除いた後の基板表面には、微細なクラック１６が発生している。この微細なクラック１６は、半導体基板１１を割断する際に半導体集積回路１２に伸展してしまう場合がある。それを防止するために、微細なクラック１６と半導体集積回路１２との間に溝１５を形成する必要がある。この溝１５を形成することにより、クラックの伸展方向は基板の内部方向へ変わるため、割断の際にクラックが半導体集積回路１２に伸展することを防ぐことができる。
【０００９】
２重レーザダイシングは、このように１回のダイシングのために３回のレーザ照射が必要となる。仮に、スクライブ領域ＳのＴＥＧ１３を回避して、ジグザグにレーザを照射する場合には、複雑なステージの制御が必要となるとともに、照射時間が長くなり、スループットの低下の原因となる。また、基板の表面に対してなされる第１のレーザ照射は、ＴＥＧなどをアブレーションによって除去しているため、表面から飛散した物質が異物となる可能性がある。さらに、レーザ照射部の熱によって半導体集積回路装置の特性に影響が及ばないように、半導体集積回路領域とレーザ照射部とは所定の安全間隔を設ける必要があった。そのため、半導体基板一枚から取れる製品の数が減ってしまうという問題があった。
【００１０】
特許文献１に記載された半導体集積回路装置の製造方法においては、ダイシングライン上のＴＥＧを回転するブレードで除去している。この時発生した異物が、半導体集積回路に付着すると、その後のステルスダイシングによりチッピングを防いで割断を行なったとしても、製品の歩留まりを向上させることはできない。
【００１１】
この発明は、上記の課題を解決するためになされたものであり、異物の発生を低減し、スループットが高く、廉価な半導体集積回路装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体集積回路装置の製造方法は、以下の工程を備えている。半導体集積回路が形成された半導体基板上にレジストを塗布する。上記レジストが塗布された上記半導体基板上に、上記半導体基板のダイシングラインを含むスクライブ領域に対向する位置に突出部を有するスタンパをプレスする。上記スタンパをプレスする際に、上記レジストを露光および／または加熱する。上記スタンパを剥離して、上記レジストを現像する。上記半導体基板上にパターニングされた上記レジストをマスクとして、上記半導体基板をエッチングする。エッチングされた上記半導体基板上から上記レジストを除去する。上記レジストを除去した上記半導体基板をステージ上に固定する。上記ステージ上に固定された上記半導体基板の内部にレーザの焦点を設定する。上記ステージを移動させて、上記レーザを上記半導体基板のダイシングライン上に照射する。上記レーザを照射された上記半導体基板を割断する。
【００１３】
この半導体集積回路装置の製造方法によると、半導体集積回路がレジストに保護された状態で、スクライブ領域のＴＥＧパターンなどをエッチングによって除去している。その状態で、ステルスダイシングを行い、半導体基板の割断を行なっているため、チッピングによる異物の発生を低減することができる。
【００１４】
上記半導体集積回路装置の製造方法においては、上記レジストが熱可塑性を有する材料から形成されていてもよい。この場合、上記レジストを加熱して軟化させた状態で、上記スタンパをプレスする。その後、上記レジストを冷却して硬化させた状態で、前記スタンパを剥離する。
【００１５】
上記半導体集積回路装置の製造方法においては、上記レジストが光硬化性を有する材料から形成されていてもよい。この場合、上記スタンパをプレスした状態で、上記レジストに露光して硬化させる。硬化した上記レジストから上記スタンパを剥離して、上記レジストを現像する。
【００１６】
上記半導体集積回路装置の製造方法においては、上記レジストが光硬化性および熱可塑性を有する材料から形成されていてもよい。この場合、上記レジストを加熱して軟化させた状態で、上記スタンパをプレスする。上記スタンパをプレスした状態で、上記レジストに露光して硬化させる。硬化した上記レジストから上記スタンパを剥離して、上記レジストを現像する。
【００１７】
上記半導体集積回路装置の製造方法においては、上記半導体基板上の上記スクライブ領域にダミーパターンを形成することにより、パターン密度を均一化してもよい。さらに、上記スタンパを上記半導体基板上にプレスする際の最適圧力を、上記パターン密度を計算して制御するようにしてもよい。上記パターン密度を計算する際、パターンの面積とパターンエッジの線積分とをファクターとして含むようにしてもよい。
【００１８】
上記半導体基板の外周部にダミーショットを配して、上記半導体集積回路が全面に形成された上記半導体基板において、上記スタンパをプレスする工程は、上記半導体基板よりも小さいスタンパを、上記半導体集積回路が形成された位置に対応するように、プレスする位置を順次ずらしながら、上記半導体基板全面にプレスするようにしてもよい。上記半導体基板をエッチングする工程において、等方性エッチングを行なってもよい。
【発明の効果】
【００１９】
本発明によると、異物の発生を低減し、スループットが高く、廉価な半導体集積回路装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
半導体集積回路装置の製造方法の実施の一形態
半導体集積回路装置の製造方法は、まず、シリコンウエハなどの半導体基板上に回路を集積した複数個の半導体集積回路を形成する。次に、シリコンウエハを個々の半導体集積回路装置に分割するダイシングを行なう。分割された個々の半導体集積回路装置を、基材にダイボンドすることにより、基材に設けられる外部端子と電気的に接続する。その後、半導体集積回路装置を樹脂などで封止することにより、半導体パッケージとして組立てられる。本発明は、特に、個々の半導体集積回路装置に分割するダイシング方法に関する発明である。
【００２１】
以下、この発明に基づいた実施の形態における半導体基板のダイシング方法について、図を参照しながら説明する。
【００２２】
実施の形態１
図１は、本発明の実施の形態１に係る、ナノインプリント法を用いて半導体基板上のレジストに開口部を設ける方法を示した断面図である。まず、図１(Ａ)に示すように、半導体基板１１の上部に半導体集積回路１２が形成されている半導体装置１０を準備する。互いに隣接する半導体集積回路１２の間に形成されているスクライブ領域Ｓには、プロセスモニタ用のＴＥＧ１３などの微細パターンが設けられている。ＴＥＧとは、半導体基板プロセスに含まれる各プロセス用の評価用回路である。
【００２３】
半導体装置１０の上部の全面にレジスト２０を塗布する。レジスト２０は、ポリメタクリル酸メチルなどの熱可塑性を有する材料やエポキシ系樹脂などの光硬化性を有する材料などが使用できる。スタンパ３０を半導体装置１０と対向するように配置する。スタンパ３０は、半導体装置１０のスクライブ領域Ｓに対応する位置に凸部を、半導体集積回路１２に対応する位置に凹部を有している。スタンパ３０としては、Ｓｉ基板またはＳｉＯ2／Ｓｉ基板のＳｉＯ2層にパターンを形成されたものや、透明な石英基板にパターンが形成されたものなどが使用できる。
【００２４】
次に図１(Ｂ)に示すように、レジスト２０の上面にスタンパ３０をプレスする。レジスト２０に熱可塑性を有する材料を使用する場合には、レジスト２０を加熱して軟化させた状態で、スタンパ３０をプレスする。その後、レジスト２０を冷却して硬化させた状態で、スタンパ３０を剥離することにより、レジスト２０にパターンを形成する。この方法は、熱サイクルナノインプリントと呼ばれ、大面積のレジスト２０に１０ｎｍオーダの構造を形成することもできる。
【００２５】
また、レジスト２０に光硬化性を有する材料を使用する場合には、低粘性のレジスト２０にスタンパ３０をプレスした状態で、レジスト２０を紫外光などにより露光して硬化させた後、スタンパ３０を剥離することにより、レジスト２０を現像する。この場合には、スタンパ３０は光透過性であることが必要であるので、透明な石英基板などが用いられる。この方法は光ナノインプリントと呼ばれ、インプリントで行なうため、光の回折の影響を受けず、スタンパ３０のパターンが高精度に転写できる。レジスト２０は、メタクリル酸メチル樹脂(ＰＭＭＡ)などの光硬化性および熱可塑性を有する材料から形成されていてもよい。この場合には、レジスト２０を加熱して軟化させた状態で、スタンパ３０をプレスする。その状態で、レジスト２０を露光して硬化させた後、スタンパ３０を剥離することにより、レジスト２０を現像する。
【００２６】
ナノインプリント法の詳細については、たとえば、「表面科学Ｖｏｌ．２５,Ｎｏ．１０,pp６２８−６３４,２００４の、特集『マイクロ・ナノ加工技術の最前線』」（以下、「参考文献Ａ」と記す）に記載されている。
【００２７】
次に図１(Ｃ)に示すように、パターンが形成されたレジスト２０をマスクとして、半導体装置１０にエッチングを行なう。エッチングは、ドライエッチングまたはウエットエッチングのどちらで行なってもよい。レジスト２０に覆われた半導体集積回路１２は残存するが、レジスト２０に覆われていないスクライブ領域Ｓに存在するＴＥＧ１３などの微細パターンは除去されて開口部Ｋが形成される。このエッチングは、等方性エッチングを行なってもよい。等方性エッチングを行なうと、微細パターンの下部もエッチングすることができるため、スクライブ領域Ｓに存在する微細パターンの除去を十分に行なうことができる。エッチングの後、レジスト２０を溶剤などで除去する。
【００２８】
本発明の実施の形態１において、たとえば、上記参考文献Ａに記載されているナノインプリント装置が使用できる。図２は、本発明の実施の形態１に係る、ナノインプリント装置の構造を示す模式図である。図２(Ａ)に示すように、ナノインプリント装置２００は、上方から順に、光ファイバ２０９、レンズ２０１、サファイア窓２０８、スタンパ２０２、基板保持部２０５、ベースプレート２０７、ロードセル２１０、ボールねじ２１１、ステッピングモータ２１２、ガイドポール２１３などから構成されている。基板保持部２０５は、レジストが塗布された基板２０３を支える弾性体２０４、ピン２０６などから構成されている。
【００２９】
図２(Ｂ)は、光照射部２２０の拡大図である。図２(Ｂ)に示すように、基板２０３と弾性体２０４との間に、テフロン(登録商標)シート２１４が配置されている。このナノインプリント装置２００は、光ナノインプリントおよび熱サイクルナノインプリントの両方を行なうことができる。レジストに光硬化樹脂を用いる場合には、上方のサファイア窓２０８を通して、紫外光を照射して硬化させる。レジストに熱可塑性樹脂を用いる場合には、基板保持部２０５の下のヒーターを加熱することにより行なう。スタンパ２０２は、サファイア窓２０８に取り付けられ、レジストが塗布された基板２０３が上方に移動することによって、スタンパ２０２によるプレスが行なわれる。
【００３０】
スタンパ２０２と基板２０３との接触時に樹脂内に大気中の泡が取り込まれ、パターンが劣化する恐れがあるので、インプリント時には真空雰囲気中で行なえるようになっている。インプリント時の荷重はロードセル２１０により測定している。紫外光光源には、高圧水銀ランプが用いられている。この光源の波長は３００ｎｍ〜４００ｎｍで。光ファイバ２０９のガイドを通じて１ｃｍ2の範囲に照射することができる。
【００３１】
図３は、本発明の実施の形態１に係る、ステルスダイシングにより半導体基板にレーザスキャンを行なっている状態を示す模式図である。ステルスダイシングを用いたレーザ照射は、半導体基板をステージ上に固定して行なう。ステージ上に固定された半導体基板の内部にレーザの焦点３００を設定する。ステージを移動させて、レーザを半導体装置１０のダイシングライン上に照射する。レーザを照射された半導体基板を割断することにより、個々の半導体集積回路装置(半導体チップ)への分割を行なう。
【００３２】
図３に示すように、半導体基板の内部の焦点３００でのみ非線形吸収効果が発生するようにするため、半導体装置１０の表面や裏面にダメージを与えることがない。ダイシングパターンに応じてレーザビームと半導体基板の相対位置をステージなどの移動機構によって高速スキャンすることにより、ダイシング加工を実現している。
【００３３】
図４は、本発明の実施の形態１に係る、ステルスダイシングにより半導体基板を割断する方法を説明する断面図である。図４(Ａ)は、スクライブ領域Ｓに存在するＴＥＧなどの微細パターンを除去せずに、レーザ照射を行なった場合を本発明の実施の形態との比較のために示した図である。図４(Ａ)に示すように、半導体基板１１を割断する際、ダイシングライン１４上にＴＥＧ１３などの微細パターンが残っていると、チッピングして小さな異物となる。その異物が半導体集積回路１２に付着するとショートなどの原因となり、チップは不良品となる。
【００３４】
図４(Ｂ)は本発明の実施の形態を示した図であり、ステルスダイシングを用いたレーザ照射を行なう前にエッチングを行なって、スクライブ領域Ｓに存在するＴＥＧなどの微細パターンを除去した図である。図４(Ｂ)に示すように、ダイシングライン１４上にチッピングの原因となる微細パターンが存在しないため、異物の発生を防いで半導体基板１１の割断を行なうことができる。そのため、製品の歩留まりの向上を図ることができる。
【００３５】
２重レーザダイシングは、前述のように１回のダイシングのために３回のレーザ照射が必要となるため、レーザ照射時間が長くなる。ナノインプリント法を用いると、半導体装置１０に対応するスタンパ３０を１回プレスすればよいので、スループットの大幅な向上を図ることができる。
【００３６】
図５は、本発明の実施の形態１に係る、半導体基板を割断する方法を示した図である。ステルスダイシングによりダイシングライン上にアモルファス層が形成された半導体装置１０を、上部に円弧形状を有する割断用型４０に押し付けることにより割断して、個々のチップ状半導体集積回路装置を得る。
【００３７】
図６は、半導体基板上に形成される半導体集積回路の分布を示した平面図である。図中の一マスが、一つの半導体集積回路を示している。図６(Ａ)は、半導体基板上の半導体集積回路の分布が対称性を有している状態を示した平面図である。図６(Ａ)に示すように、半導体基板上に半導体集積回路が対称的に配置されている場合には、半導体基板上のレジストにスタンパ３０をプレスする際の押圧力分布を均一にすることができる。しかし、この場合、図中の斜線で示した８ヶの半導体集積回路装置に欠けが発生するため、正常な半導体集積回路装置は３２ヶしかとれない。
【００３８】
図６(Ｂ)は、半導体基板上の半導体集積回路の分布が対称性を失っている状態を示した平面図である。図６(Ｂ)に示すように、半導体基板に対して半導体集積回路の位置をずらすことにより、図６(Ａ)に示した半導体集積回路の配置に比べて、欠けが発生する半導体集積回路装置を２ヶ削減することができる。この結果、半導体集積回路装置の歩留まりを６．２５％向上させることができる。そのかわり、半導体基板全体における半導体集積回路の配置の対称性がくずれてしまうため、半導体基板上のレジストにスタンパ３０をプレスする際の押圧力分布が不均一になって、スタンパ３０が傾いてプレスされる。直径３００ｍｍの半導体基板上のレジストにスタンパ３０を、０．１ミクロン以下のアライメント精度で均一にプレスするためには、スタンパ３０をまっすぐ保持するだけでは不十分である。そこで、以下に述べるダミーショットを利用して半導体基板上のパターン密度の均一化を図る。
【００３９】
図７は、本発明の実施の形態１に係る、ダミーショットを配して、全面に半導体集積回路が形成された半導体基板に、スタンパをプレスする方法を説明する図である。図７(Ａ)中の１マスは、半導体基板に半導体集積回路１００のパターンを転写する際のマスクパターンの１ショットに相当する。本実施形態においては、１ショットに、半導体集積回路１００が９つ含まれているが、これに限られるものではない。図７(Ａ)に示すように、通常、半導体集積回路１００は、半導体基板の外周部を除いた、図中の斜線部で示される範囲に形成される。この場合、半導体基板の外周部に、半導体集積回路１００がパターニングされない、空き領域が形成される。この空き領域からは、半導体集積回路装置が得られない。そこで、この空き領域を少なくするため、斜線部の位置を半導体基板の左右上下方向にずらして配置する。つまり、半導体集積回路装置を最も多く形成できるようにするため、左右方向および上下方向に配置をずらして半導体集積回路１００を形成する。そのため、半導体基板上のパターンは、左右上下に非対称に形成されることが多く、半導体基板の全面で見ると、パターン密度は不均一となってしまう。
【００４０】
この状態で、スタンパ３０を半導体基板上のレジストにプレスすると、押圧力分布が不均一となって、アライメント精度を維持することが難しい。そこで、半導体基板の外周部にダミーショット７０を配して、半導体集積回路１００が半導体基板の全面に形成されるようにする。この場合、半導体基板の全面においてパターン密度が均一となるため、スタンパ３０を半導体基板上のレジストの全面に対し、均一な押圧力でプレスすることができる。
【００４１】
図７(Ｂ)に示すように、半導体基板上の全面よりも小さい押圧面を有するスタンパ３０を用いて、半導体集積回路１００が形成された位置に対応するようにプレスしてもよい。プレスは、スタンパ３０と半導体基板との相対的位置を順次ずらしながら、半導体基板の全面にプレスされるように行なう。具体的には、半導体装置１０をホルダ５０に挿入して保持する。このとき、半導体装置１０およびホルダ５０のそれぞれの上面の高さは一致させるとともに、側面には隙間が発生しないように保持する。このようにすることにより、ダミーショット７０で形成された半導体集積回路１００に対応する位置に、押圧力分布を均一にしてスタンパ３０をプレスすることができる。この結果、エッチングの効果のばらつきを減らすことができ、ダイシングの際の不良率を低減できる。さらに、半導体基板１枚から得られる半導体集積回路装置の数量も増加して、歩留まりの向上が図れる。
【００４２】
図８は、本実施の形態を適用する対象となる、半導体基板にパターンを形成するマスクパターンの一例を示した図である。図８に示すように、マスクパターン６０には、半導体集積回路１００と、ＴＥＧ１０３と、アライメントマーク１０４と、ダミーパターン１０５とが形成されている。通常、マスクパターン６０のコーナー部にアライメントマーク１０４を配置するため、コーナー部にＴＥＧ１０３を配置することができず、ＴＥＧ１０３の配置の均一性が保てない。図８中の斜線で示したような位置に、ダミーパターン１０５を配置することにより、マスクパターン内におけるパターン密度を均一化することができる。図９は、本実施の形態を適用する対象となる半導体集積回路１００のフロアプランの一例を示した図である。図９に示すように、内部にモジュール領域１０１が形成され、端部にスクライブ領域１０２が形成されている。通常、モジュール領域１０１は、様々なモジュールが存在するため、パターンの配置は不均一となる。図８,９に示したように、パターンの配置が不均一となる場合には、たとえば、本発明者が、特開２００５−１２８３９５号公報、特開２００４−１１７４７４号公報、特開２００４−２５９８３０号公報、特開２００２−３１８８２号公報において提案した、パターン密度の評価方法およびダミーパターンの生成方法に関する手法を利用することができる。その結果、スクライブ領域１０２にダミーパターンを形成することにより、パターン密度の均一化を図ることができる。
【００４３】
図１０は、本発明の実施の形態１に係る、スタンパを半導体基板上のレジストにプレスする際の最適圧力を説明する図である。図１０(Ａ)に示すスタンパ３０には、レジスト２０に凹部を形成する、スタンパ３０の凸部３１が４箇所形成されている。一方、図１０(Ｂ)に示すスタンパ３０には、凸部３２が２箇所形成されている。スタンパ３０をレジスト２０にプレスする際にかける力は、凸部が４個の時は、２個の時に比べて２倍の荷重が必要となる。すなわち、スタンパ３０をレジスト２０にプレスする際にかける力は、パターン密度に比例する。従って、スタンパ３０のパターン密度をあらかじめ計算しておくと、最適圧力が事前に設定できる。プレスする際の荷重が、最適圧力に不十分な場合は、レジスト２０にパターンを十分に形成することができない。また、最適圧力より過大な荷重の場合は、半導体装置に割れや欠けが発生する。例えば、上記参考文献Ａに記載の通り、石英製のスタンパ３０をレジスト２０へプレスする際のプレス圧は、熱サイクルナノインプリントの場合は５〜１０ＭＰａ、光ナノインプリントの場合は０．１ＭＰａである。
【００４４】
図１１は、本発明の実施の形態１に係る、スタンパを半導体基板上のレジストにプレスする際の最適圧力を説明する図である。図１１(Ａ)に示すスタンパ３０には、レジスト２０に凹部を形成する、スタンパ３０の凸部３３が４箇所形成されている。一方、図１１(Ｃ)に示すスタンパ３０には、凸部３４が２箇所形成されている。この２つのスタンパ３０は、レジスト２０を凹ませる面積は同じである。ところが、図１１(Ｂ)に示すように、レジスト２０に形成されるパターンエッジ２１の数は、図１１(Ｄ)に示すパターンエッジ２２の数の２倍である。レジスト２０の粘性や弾性の影響を考慮すると、エッジがどれだけの密度で存在するかに依存して、スタンパ３０をレジスト２０にプレスする際にかける荷重は変化する。よって、パターンエッジの高さをファクターとして、パターンの面積の線積分を行なって、パターン密度を計算することにより、より最適な圧力を求めることができる。詳しい手法については、たとえば、本発明者が、特開２００５−１２８３９５号公報、特開２００４−１１７４７４号公報、特開２００４−２５９８３０号公報、特開２００２−３１８８２号公報において提案した、パターン密度の評価方法およびダミーパターンの生成方法に関する手法を利用することができる。
【００４５】
実施の形態２
本発明において、スクライブ領域Ｓに開口部Ｋを形成するように、半導体基板上にレジストをパターニングする方法として、フォトリソグラフィ法などナノインプリント法以外の方法もある。たとえば、フォトリソグラフィ法では、図１に示すスタンパ３０の代わりに、パターンをレジスト２０上に縮小投影露光することにより行なう。これらの方法により、半導体基板上にパターニングされたレジスト２０をマスクとして、エッチングを行なう。その結果、スクライブ領域Ｓ上に存在したＴＥＧなどの微細パターンが除去される。
【００４６】
通常、ステルスダイシングによるレーザ照射は、半導体基板の裏面から行なわれる。それは、スクライブ領域ＳにＴＥＧ１３などの微細パターンが存在すると、レーザが散乱されるため、焦点３００がうまく合わなくなるからである。本発明の実施の形態２における半導体装置１０は、レーザ照射の前に、スクライブ領域Ｓに対応する領域に対応する領域に開口を形成するように、フォトリソグラフィ法によってパターニングされたレジストをマスクとしてエッチングを行なうことにより、スクライブ領域Ｓの微細パターンを除去している。そのため、レーザ照射を半導体基板の表面から行なっても、設定した焦点３００にレーザを照射することによるステルスダイシングを実現することができる。この場合、ステージ上に半導体基板１１を固定する際に、半導体集積回路１２を上面にしてステージにセットすることができる。半導体集積回路１２とステージとを接触させることなく、レーザを照射することができるので、半導体集積回路１２に傷や埃などの付着を防ぐことができ、不良品の発生を防ぐことができる。
【００４７】
本発明の実施の形態２における工程は以下の通りである。半導体集積回路装置のダイシングをする際に、フォトリソグラフィ法によって半導体基板１１上にパターニングされたレジスト２０をマスクとして、半導体基板１１をエッチングする。エッチングされた半導体基板１１上からレジスト２０を除去する。レジスト２０を除去した半導体基板１１をステージ上に固定する。ステージ上に固定された半導体基板１１の内部にレーザの焦点３００を設定する。ステージを移動さて、レーザを半導体基板１１のダイシングライン１４上に、半導体基板１１の表面側から照射する。レーザを照射された半導体基板１１を割断する。
【００４８】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１に係る、ナノインプリント法を用いて半導体基板上のレジストに開口部を設ける方法を示した断面図である。
【図２】同実施の形態に係る、ナノインプリント装置の構造を示す模式図である。
【図３】同実施の形態に係る、ステルスダイシングにより半導体基板にレーザスキャンを行なっている状態を示す模式図である。
【図４】(Ａ)は、スクライブ領域に存在するＴＥＧなどの微細パターンを除去せずに、レーザ照射を行なった場合を本発明の実施の形態との比較のために示した図であり、(Ｂ)は、本発明の実施の形態１に係る、ステルスダイシングを用いたレーザ照射を行なう前にエッチングを行なって、スクライブ領域に存在するＴＥＧなどの微細パターンを除去した図である。
【図５】本発明の実施の形態１に係る、半導体基板を割断する方法を示した図である。
【図６】(Ａ)は、半導体基板上の半導体集積回路の分布が対称性を有している状態を示した平面図であり、(Ｂ)は、半導体基板上の半導体集積回路の分布が対称性を失っている状態を示した平面図である。
【図７】本発明の実施の形態１に係る、ダミーショットを配して、全面に半導体集積回路が形成された半導体基板に、スタンパをプレスする方法を説明する図である。
【図８】本実施の形態を適用する対象となる、半導体基板にパターンを形成するマスクパターンの一例を示した図である。
【図９】本実施の形態を適用する対象となる半導体集積回路のフロアプランの一例を示した図である。
【図１０】本発明の実施の形態１に係る、スタンパを半導体基板上のレジストにプレスする際の最適圧力を説明する図である。
【図１１】同実施の形態に係る、スタンパを半導体基板上のレジストにプレスする際の最適圧力を説明する図である。
【図１２】(Ａ)は、スクライブ領域に存在するＴＥＧなどの微細パターンを除去せずに、レーザ照射を行なった場合を比較のために示した図であり、(Ｂ)は、ステルスダイシングを用いたレーザ照射を行なう前に２重レーザダイシングを行なって、スクライブ領域に存在するＴＥＧなどの微細パターンを除去した図である。
【符号の説明】
【００５０】
１０  半導体装置、１１  半導体基板、１２,１００  半導体集積回路、１３,１０３  ＴＥＧ、１４  ダイシングライン、１５  溝、１６  微細なクラック、２０  レジスト、２１,２２  パターンエッジ、３０  スタンパ、３１,３２,３３,３４  凸部、４０  割断用型、５０  ホルダ、６０  マスクパターン、７０  ダミーショット、１０１  モジュール領域、１０２  スクライブ領域、１０４  アライメントマーク、１０５  ダミーパターン、２００  ナノインプリント装置、２０１  レンズ、２０２  スタンパ、２０３  基板、２０４  弾性体、２０５  基板保持部、２０６  ピン、２０７  ベースプレート、２０８  サファイア窓、２０９  光ファイバ、２１０  ロードセル、２１２  ステッピングモータ、２１３  ガイドポール、２１４  テフロン(登録商標)シート、２２０  光照射部、３００  焦点、Ｋ  開口部、Ｓ  スクライブ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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