(57)【要約】【課題】同一段に配置された複数のダイナミック・エレメント・マッチング回路間に使用頻度の平均化を向上させることができるデジタルエンコーダを提供する。【解決手段】本発明のデジタルエンコーダ（ＤＥＭ回路）１２は、複数のＤＥＭ回路１２ａ、１２ｂが複数段のツリー状に配置され、デジタルアナログ変換回路１３の各デジタルアナログ変換素子１３ａにデジタル信号を出力する。マスタＤＥＭ回路１２ａは、自身に入力されたデジタル信号が持つ入力値をスレーブＤＥＭ回路１２ｂの個数で除算し、その余りを表現する場合に使用するスレーブＤＥＭ回路１２ｂを決定する。マスタＤＥＭ回路１２ａは、その余りが零である場合においては、最も使用優先度が高いとされたスレーブＤＥＭ回路１２ｂの使用優先度を低下させ、最も使用優先度が低いとされたスレーブＤＥＭ回路１２ｂの使用優先度を上昇させる。【選択図】図２
2010016566.tif 000002
【特許請求の範囲】
【請求項１】
複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置され、デジタルアナログ変換回路を構成する複数のデジタルアナログ変換素子の各々に対してデジタル信号を出力するデジタルエンコーダであって、
第１ダイナミック・エレメント・マッチング回路と、
前記第１ダイナミック・エレメント・マッチング回路の出力側に接続された複数の第２ダイナミック・エレメント・マッチング回路と
を備え、
前記第１ダイナミック・エレメント・マッチング回路は、自身に入力されたデジタル信号が持つ入力値を前記第２ダイナミック・エレメント・マッチング回路の個数で除算した商と余りを求め、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従って、前記複数の第２ダイナミック・エレメント・マッチング回路のうちから前記余りの値だけ選択し、当該選択結果に応じて、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用を決定するものであり、
前記各第２ダイナミック・エレメント・マッチング回路の使用優先度は、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の過去の使用頻度に基づくものであり、
前記第１ダイナミック・エレメント・マッチング回路は、前記除算結果の余りが零である場合においては、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることを特徴とするデジタルエンコーダ。
【請求項２】
前記第１ダイナミック・エレメント・マッチング回路は、
自身に入力されたデジタル信号が持つ入力値を前記第２ダイナミック・エレメント・マッチング回路の個数で除算した商と余りを求める除算器と、
当該除算器から出力された前記除算結果の余りと、前記各第２ダイナミック・エレメント・マッチング回路に一対一に対応し、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度を表わす複数の要素を持つ入力ベクトルと、が入力される一方、前記各第２ダイナミック・エレメント・マッチング回路に一対一に対応し、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用決定の有無を表わす複数の要素を持つ出力ベクトルを出力するベクトル量子化器と、
前記ベクトル量子化器から出力された前記出力ベクトルを用いて、前記入力ベクトルを生成するフィードバック回路と
を有し、
前記ベクトル量子化器は、前記除算結果の余りが零である場合においては、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度が低下し、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度が上昇する前記入力ベクトルが、前記フィードバック回路により生成されるように、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従う前記出力ベクトルを変更することを特徴とする請求項１に記載のデジタルエンコーダ。
【請求項３】
前記ベクトル量子化器は、前記除算結果の余りが零である場合に、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従う前記出力ベクトルの各要素において、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路に対応する要素及び最も使用優先度の低いとされた第２ダイナミック・エレメント・マッチング回路に対応する要素のうち、一方の要素が前記出力ベクトル要素の中で最も大きい値を持つように変更し、他方の要素が前記出力ベクトル要素の中で最も小さい値を持つように変更することを特徴とする請求項１または２に記載のデジタルエンコーダ。
【請求項４】
前記フィードバック回路は、前記出力ベクトルの各要素に一対一に対応し、対応する前記出力ベクトルの要素を積分する複数の積分器を有し、
前記各積分器による各積分値は、前記入力ベクトルの各要素として出力されると共に、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に相当する値であり、
前記各使用優先度は、前記各第２ダイナミック・エレメント・マッチング回路の使用決定有りに応じて下がり、前記各第２ダイナミック・エレメント・マッチング回路の使用決定無しに応じて上がることを特徴とする請求項３に記載のデジタルエンコーダ。
【請求項５】
複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置され、デジタルアナログ変換回路を構成する複数のデジタルアナログ変換素子の各々に対してデジタル信号を出力するデジタルエンコーダのダイナミック・エレメント・マッチング方法であって、
第１ダイナミック・エレメント・マッチング回路に入力されたデジタル信号が持つ入力値を、前記第１ダイナミック・エレメント・マッチング回路の出力側に接続された複数の第２ダイナミック・エレメント・マッチング回路の個数で除算した商と余りを求めるステップと、
当該除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従って、前記複数の第２ダイナミック・エレメント・マッチング回路のうちから前記余りの値だけ選択するステップと、
当該選択結果に応じて、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用を決定するステップと
を備え、
前記各第２ダイナミック・エレメント・マッチング回路の使用優先度は、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の過去の使用頻度に基づくものであり、
前記除算結果の余りが零である場合においては、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることを特徴とするダイナミック・エレメント・マッチング方法。
【請求項６】
請求項１〜４のいずれか１項に記載のデジタルエンコーダと、
前記デジタルエンコーダから出力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換回路と
を備えていることを特徴とするデジタルアナログ変換器。
【請求項７】
マルチビットデジタル信号が入力され、当該デジタル信号をΔ‐Σ変調して前記デジタルエンコーダに出力するΔ‐Σ変調器をさらに備えていることを特徴とする請求項６に記載のデジタルアナログ変換器。
【請求項８】
アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
アナログデジタル変換回路により変換されたデジタル信号が入力される請求項１〜４のいずれか１項に記載のデジタルエンコーダと、
前記デジタルエンコーダから出力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換回路と
を備えていることを特徴とするアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換器等の電子機器に用いられるデジタルエンコーダ、ダイナミック・エレメント・マッチング方法、デジタルアナログ変換器、及び、アナログデジタル変換器に関する。
【背景技術】
【０００２】
従来、オーディオ機器等に搭載される高精度デジタルアナログ変換器として、オーバーサンプリング技術を用いたΔ‐Σ変調型のデジタルアナログ変換器が広く使われている。従来のΔ‐Σ変調型デジタルアナログ変換器として、例えば、特許文献１に開示されたものがある。図１２に、特許文献１に開示されたΔ‐Σ変調型デジタルアナログ変換器の概略構成を示す。
【０００３】
この特許文献１に開示されたΔ‐Σ変調型デジタルアナログ変換器１００では、図１２に示すように、Δ‐Σ変調器１０１にデジタル信号が入力されると、Δ‐Σ変調器１０１はその入力されたオーバーサンプリング後のデジタル信号をΔ‐Σ変調し、ダイナミック・エレメント・マッチング回路（以下、「ＤＥＭ回路」という場合もある。）１０２に出力する。その変調されたデジタル信号がＤＥＭ回路１０２に入力されると、ＤＥＭ回路１０２はその変調されたデジタル信号に対してダイナミック・エレメント・マッチング処理（以下、「ＤＥＭ処理」という場合もある。）を施し、デジタルアナログ変換回路１０３に出力する。
【０００４】
デジタルアナログ変換回路１０３は、複数の１ビットデジタルアナログ変換素子（以下、「ＤＡＣ素子」という場合もある。）１０３ａから構成されており、それら複数のＤＡＣ素子１０３ａがＤＥＭ回路１０２によりＤＥＭ処理されたデジタル信号に応じて選択される。加算器１０４は、その選択されたＤＡＣ素子１０３ａから出力された電流、もしくは電圧を加算し、アナログ信号を生成する。この生成されたアナログ信号がローパスフィルタ１０５に入力されると、ローパスフィルタ１０５は、高周波領域ノイズ成分が除去されたアナログ信号を出力する。
【０００５】
一般に、ダイナミック・エレメント・マッチング処理とは、上記のＤＡＣ素子１０３ａのような素子間におけるミスマッチによる問題を低減する手法である。ここで、「ミスマッチ」とは、複数の同じ構成の回路構成素子に製造誤差や発生ノイズレベル等に違いがあり、そのどれを選ぶかによって回路全体の性能が変化する誤差要因をいう。ＤＥＭ処理はランダム、もしくは、ある所定のアルゴリズムを用いて、任意の時点で使用される素子を決定し、各素子の使用頻度を平均化することにより、ミスマッチを低減する手法である。
【０００６】
この特許文献１に開示されたΔ‐Σ変調型デジタルアナログ変換器１００では、上記のＤＥＭ処理をＤＥＭ回路１０２が実行する。図１３に、ＤＥＭ回路１０２の概略構成を示す。
【０００７】
ＤＥＭ回路１０２は、図１３に示すように、マスタＤＥＭ回路１０２ａと、複数のスレーブＤＥＭ回路１０２ｂと、から構成されている。スレーブＤＥＭ回路１０２ｂの出力の各々には、あらかじめ定められた個数のＤＡＣ素子１０３ａが接続されている。一方、スレーブＤＥＭ回路１０２ｂの入力の各々は、マスタＤＥＭ回路１０２ａに接続されている。
【０００８】
マスタＤＥＭ回路１０２ａには、Δ‐Σ変調器１０１により変調されたデジタル信号が入力されており、マスタＤＥＭ回路１０２ａは、各スレーブＤＥＭ回路１０２ｂの使用頻度が平均化されるように、そのデジタル信号に対してＤＥＭ処理を施し、そのＤＥＭ処理が施されたデジタル信号を、各スレーブＤＥＭ回路１０２ｂに出力する。
【０００９】
さらに、各スレーブＤＥＭ回路１０２ｂは、各々に接続されている各ＤＡＣ素子１０３ａの使用頻度が平均化されるように、マスタＤＥＭ回路１０２ａから出力されたデジタル信号に対してＤＥＭ処理を施し、そのＤＥＭ処理が施されたデジタル信号を、各ＤＡＣ素子１０３ａに出力する。
【００１０】
図１４に、ＤＥＭ回路１０２のマスタＤＥＭ回路１０２ａの概略構成を示す。図１４に示すように、例えば「０」〜「３２」（１０進数）の入力値を持つデジタル信号が、Δ‐Σ変調器１０１からマスタＤＥＭ回路１０２ａに入力される。除算器２０１は、その入力されたデジタル信号毎に、スレーブＤＥＭ回路１０２ｂの個数で除算し、その結果の商Ｑと余りＲを生成する。図１３では、スレーブＤＥＭ回路１０２ｂの個数が「８」であることから、除算器２０１は入力されたデジタル信号を「８」で除算する。例えば、Δ‐Σ変調器１０１から入力されたデジタル信号の入力値が「１３」の場合であれば、除算器２０１による除算結果は、商Ｑは「１」となり、余りＲは「５」となる。
【００１１】
除算器２０１は、その余りＲをベクトル量子化器２０２に供給する。ベクトル量子化器２０２は、その余りＲ及び入力ベクトルＩＶに応答して出力ベクトルＯＶを生成する。すなわち、ベクトル量子化器２０２は、その余りの値及び入力ベクトルＩＶを用いてベクトル量子化を行い、出力ベクトルＯＶを生成する。
【００１２】
ベクトル量子化器２０２は、その出力ベクトルＯＶを自身の入力側にフィードバックさせており、Δ‐Σ変調器１０１から次のデジタル信号が入力されたときに、その出力ベクトルＯＶを参照することになる。具体的には、ベクトル量子化器２０２により生成された出力ベクトルＯＶの各要素は、各々に対応する反転器２０３を通して、各々に対応する積分器２０４に入力される。
【００１３】
反転器２０３の各々は、出力ベクトルＯＶの各要素に一対一対応しており、各反転器２０３は対応する出力ベクトルＯＶの要素の値を反転させ、出力する。
【００１４】
積分器２０４は、反転器２０３と同様、出力ベクトルＯＶの各要素に一対一対応しており、各積分器２０４には、対応する反転器２０３により反転された出力ベクトルの要素が入力され、その値を積分し、蓄積する。この積分器２０４の各々に蓄積された値は次回の入力ベクトルＩＶとして利用される。
【００１５】
このため、入力ベクトルＩＶの各要素は、各要素に対応するスレーブＤＥＭ回路１０２ｂの使用頻度に応じた値となる。例えば、対応するスレーブＤＥＭ回路１０２ｂが最近最も多く使用されていた場合には、その入力ベクトルＩＶの要素には最も小さな値である負の最大値が設定される。図１４においては、最も小さな値である負の最大値として、「−４」が設定されている。
【００１６】
また、対応するスレーブＤＥＭ回路１０２ｂが最近最も少なく使用されていた場合には、その入力ベクトルＩＶの要素には最も大きな値である正の最大値が設定される。図１４においては、最も大きな値である正の最大値として、「３」が設定されている。
【００１７】
そして、最小使用頻度と最大使用頻度間の使用頻度の要素には、上記の正の最大値と負の最大値との間の値が設定される。図１４においては、「−２」、「−１」、「０」、「０」、「１」、「２」が設定されている。
【００１８】
ベクトル量子化器２０２は、Δ‐Σ変調器１０１から次のデジタル信号が入力されると、積分器２０４ａの各々に蓄積された値を入力ベクトルＩＶとして読み出し、出力ベクトルＯＶを生成する。ベクトル量子化器２０２は、最近のデジタル信号の入力時において使用が少なかったスレーブＤＥＭ回路１０２ｂが優先的に選択されるように設定された出力ベクトルＯＶを生成する。
【００１９】
この出力ベクトルＯＶの各要素は、余りＲを表現する上で、各々が対応するスレーブＤＥＭ回路１０２ｂが使用すべきものであれば、その使用を表わす値が設定される。一方、各々が対応するスレーブＤＥＭ回路１０２ｂが使用すべきものでなければ、その不使用を表わす値が設定される。例えば、使用を表わす値を「１」とし、不使用を表わす値を「０」とすればよい。
【００２０】
そして、ベクトル量子化器２０２は、除算器２０１から供給された余りＲと等しい数だけ、入力ベクトルＩＶの各要素の値が大きいものから順に選択する。すなわち、最近使用が少なかったスレーブＤＥＭ回路１０２ｂから順に選択されることになる。
【００２１】
ベクトル量子化器２０２は、その選択した入力ベクトルＩＶの要素に対応する出力ベクトルＯＶの要素に上記の「１」の値を設定し、出力ベクトルＯＶの残りの要素に上記の「０」の値を設定すればよい。
【００２２】
ベクトル量子化器２０２により生成された出力ベクトルＯＶは、各々に対応する加算器２０５に入力される。加算器２０５の各々は、出力ベクトルＯＶの各要素に一対一対応しており、各加算器２０５は対応する出力ベクトルＯＶの要素と除算器２０１から供給された商Ｑとを加算し、各加算結果をそれぞれに対応するスレーブＤＥＭ回路１０２ｂに出力する。
【００２３】
その結果、最近のデジタル信号の入力時において使用が少なかったスレーブＤＥＭ回路１０２ｂが優先的に選択され、使用されることになる。
【特許文献１】特開２００６−１９９８８号公報（平成１８年１月１９日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上記の特許文献１に開示されたマスタＤＥＭ回路１０２ａでは、余りＲが「０」となるデジタル信号が入力された場合、すべてのスレーブＤＥＭ回路１０２ｂは、商Ｑに応じて、同時に、選択、あるいは、未選択となる。そして、出力ベクトルＯＶの各要素はすべて、「０」に設定される。
【００２５】
しかしながら、上記のマスタＤＥＭ回路１０２ａでは、上述したように、前回までのデジタル信号入力時において各積分器２０４に蓄積された積分値を利用して、入力ベクトルＩＶの各要素を生成しているため、余りＲが「０」となるデジタル信号が入力された場合でも、入力ベクトルＩＶの各要素の値は、前回よりも大きくなってしまう。
【００２６】
そして、入力ベクトルＩＶの各要素の値は、上記の積分の結果、前回までの値が正の値であった場合、前回までの値が大きければ大きいほど、より大きな値に設定されてしまう。一方、前回までの値が負の値であった場合、前回までの値が小さければ小さいほど、より小さな値、つまり負の大きな値となる。以上より、入力ベクトルの最大要素と入力ベクトルの最小要素の相対値が大きくなってしまう。
【００２７】
したがって、余りの値が「０」となるデジタル信号が入力されるたびに、特定のスレーブＤＥＭ回路１０２ｂの選択が促進されてしまうことになり、結果として、各スレーブＤＥＭ回路１０２ｂの使用頻度の平均化が阻害されてしまうといった問題点があった。
【００２８】
その結果として、デジタルアナログ変換回路１０３を構成する各ＤＡＣ素子１０３ａの使用頻度の平均化が阻害されることになり、各ＤＡＣ素子１０３ａにおけるミスマッチの低減が困難となってしまう。
【００２９】
このことは、各積分器２０４として２次以上の積分器を用いた場合に、特に顕著である。２次以上の積分器を用いることで、より以前からの使用頻度に応じて、各スレーブＤＥＭ回路１０２ｂを選択することになるものの、前回に加えて、前々回以前の各要素の値も合わせて積分されてしまう。その結果、上記の積分に起因する入力ベクトルＩＶの各要素は、前回までの値の絶対値が大きければ大きいほど、より一層大きな絶対値を持つ値に設定されてしまい、入力ベクトルＩＶの最大要素と最小要素の相対値が大きくなってしまうからである。
【００３０】
上記問題点に鑑み、本発明の目的は、複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置されたデジタルエンコーダにおいて、同一段に配置された複数のダイナミック・エレメント・マッチング回路間に使用頻度の平均化を向上させることができるデジタルエンコーダ、ダイナミック・エレメント・マッチング方法、デジタルアナログ変換器、及び、アナログデジタル変換器を提供することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために、本発明におけるデジタルエンコーダは、複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置され、デジタルアナログ変換回路を構成する複数のデジタルアナログ変換素子の各々に対してデジタル信号を出力するデジタルエンコーダであって、第１ダイナミック・エレメント・マッチング回路と、前記第１ダイナミック・エレメント・マッチング回路の出力側に接続された複数の第２ダイナミック・エレメント・マッチング回路とを備え、前記第１ダイナミック・エレメント・マッチング回路は、自身に入力されたデジタル信号が持つ入力値を前記第２ダイナミック・エレメント・マッチング回路の個数で除算した商と余りを求め、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従って、前記複数の第２ダイナミック・エレメント・マッチング回路のうちから前記余りの値だけ選択し、当該選択結果に応じて、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用を決定するものであり、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度は、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の過去の使用頻度に基づくものであり、前記第１ダイナミック・エレメント・マッチング回路は、前記除算結果の余りが零である場合においては、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることを特徴とする。
【００３２】
上記のデジタルエンコーダは、複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置されたデジタルエンコーダであり、第１ダイナミック・エレメント・マッチング回路が、自身に入力されたデジタル信号の入力値を自身に接続されている第２ダイナミック・エレメント・マッチング回路の個数で除算し、その除算結果の余りを表現する場合における各第２ダイナミック・エレメント・マッチング回路の使用優先度に従って、それら第２ダイナミック・エレメント・マッチング回路のうちから余りの値だけ選択する。そして、第１ダイナミック・エレメント・マッチング回路は、その選択結果に応じて、除算結果の余りを表現する場合に使用する第２ダイナミック・エレメント・マッチング回路を決定する。
【００３３】
各第２ダイナミック・エレメント・マッチング回路の使用優先度は、除算結果の余りを表現する場合における各第２ダイナミック・エレメント・マッチング回路の過去の使用頻度に基づくものであり、例えば、第１ダイナミック・エレメント・マッチング回路は、それら使用優先度に従って第２ダイナミック・エレメント・マッチング回路のうちから余りの値だけ選択することにより、特定の第２ダイナミック・エレメント・マッチング回路のみが使用されることを抑制することができる。
【００３４】
ここで、第１ダイナミック・エレメント・マッチング回路は、除算結果の余りが零である場合においては、各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、今回、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させる。
【００３５】
すなわち、使用優先度の高い第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、使用優先度の低い第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることにより、従来技術のように、余りが零となるデジタル信号が入力されるたびに、特定の第２ダイナミック・エレメント・マッチング回路の選択が促進されてしまうことが抑制され、結果として、各第２ダイナミック・エレメント・マッチング回路の使用頻度の平均化を向上させることができる。
【００３６】
ここで、各第２ダイナミック・エレメント・マッチング回路の使用優先度の変更方法について、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることが好ましい。
【００３７】
すなわち、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させることにより、その第２ダイナミック・エレメント・マッチング回路は次回のデジタル信号入力時において、最も使用優先度が高いとされる可能性が低下する。
【００３８】
一方、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることにより、その第２ダイナミック・エレメント・マッチング回路は次回のデジタル信号入力時において、最も使用優先度が低いとされる可能性が低下する。
【００３９】
このため、従来技術のように、余りが零となるデジタル信号が入力されるたびに、特定の第２ダイナミック・エレメント・マッチング回路の選択が促進されてしまうことが抑制され、結果として、各第２ダイナミック・エレメント・マッチング回路の使用頻度の平均化を向上させることができる。
【００４０】
前記第１ダイナミック・エレメント・マッチング回路は、自身に入力されたデジタル信号が持つ入力値を前記第２ダイナミック・エレメント・マッチング回路の個数で除算した商と余りを求める除算器と、当該除算器から出力された前記除算結果の余りと、前記各第２ダイナミック・エレメント・マッチング回路に一対一に対応し、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度を表わす複数の要素を持つ入力ベクトルと、が入力される一方、前記各第２ダイナミック・エレメント・マッチング回路に一対一に対応し、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用決定の有無を表わす複数の要素を持つ出力ベクトルを出力するベクトル量子化器と、前記ベクトル量子化器から出力された前記出力ベクトルを用いて、前記入力ベクトルを生成するフィードバック回路とを有し、前記ベクトル量子化器は、前記除算結果の余りが零である場合においては、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度が低下し、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度が上昇する前記入力ベクトルが、前記フィードバック回路により生成されるように、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従う前記出力ベクトルを変更することが好ましい。
【００４１】
この場合、フィードバック回路が、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させる入力ベクトルを生成できるように、ベクトル量子化器が、各第２ダイナミック・エレメント・マッチング回路の使用優先度に従う出力ベクトルを変更する。このため、ベクトル量子化器が出力ベクトルを変更するだけで、次回のデジタル信号入力時における入力ベクトルが生成されるので、入力ベクトルの生成の効率化が図られる。
【００４２】
前記ベクトル量子化器は、前記除算結果の余りが零である場合に、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従う前記出力ベクトルの各要素において、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路に対応する要素及び最も使用優先度の低いとされた第２ダイナミック・エレメント・マッチング回路に対応する要素のうち、一方の要素が前記出力ベクトル要素の中で最も大きい値を持つように変更し、他方の要素が前記出力ベクトル要素の中で最も小さい値を持つように変更することが好ましい。
【００４３】
この場合、フィードバック回路を適宜設計し、これら２つの出力ベクトルの要素をフィードバック回路に入力させることにより、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させる入力ベクトルを、簡単な構成により、生成することができる。
【００４４】
前記フィードバック回路は、前記出力ベクトルの各要素に一対一に対応し、対応する前記出力ベクトルの要素を積分する複数の積分器を有し、前記各積分器による各積分値は、前記入力ベクトルの各要素として出力されると共に、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に相当する値であり、前記各使用優先度は、前記各第２ダイナミック・エレメント・マッチング回路の使用決定有りに応じて下がり、前記各第２ダイナミック・エレメント・マッチング回路の使用決定無しに応じて上がることが好ましい。
【００４５】
この場合、簡単な構成により、出力ベクトルを用いて入力ベクトルを生成することができる。
【００４６】
本発明におけるダイナミック・エレメント・マッチング方法は、複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置され、デジタルアナログ変換回路を構成する複数のデジタルアナログ変換素子の各々に対してデジタル信号を出力するデジタルエンコーダのダイナミック・エレメント・マッチング方法であって、第１ダイナミック・エレメント・マッチング回路に入力されたデジタル信号が持つ入力値を、前記第１ダイナミック・エレメント・マッチング回路の出力側に接続された複数の第２ダイナミック・エレメント・マッチング回路の個数で除算した商と余りを求めるステップと、当該除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用優先度に従って、前記複数の第２ダイナミック・エレメント・マッチング回路のうちから前記余りの値だけ選択するステップと、当該選択結果に応じて、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の使用を決定するステップとを備え、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度は、前記除算結果の余りを表現する場合における前記各第２ダイナミック・エレメント・マッチング回路の過去の使用頻度に基づくものであり、前記除算結果の余りが零である場合においては、前記各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させることを特徴とする。
【００４７】
上記のダイナミック・エレメント・マッチング方法では、上記のデジタルエンコーダと同様の効果を得ることができる。
【００４８】
本発明におけるデジタルアナログ変換器は、上記のデジタルエンコーダと、前記デジタルエンコーダから出力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換回路とを備えていることを特徴とする。
【００４９】
上記のデジタルアナログ変換器では、上記のデジタルエンコーダを用いることにより、デジタルアナログ変換回路を構成する複数のデジタルアナログ変換素子間におけるミスマッチによる問題を低減することができる。
【００５０】
マルチビットデジタル信号が入力され、当該デジタル信号をΔ‐Σ変調して前記デジタルエンコーダに出力するΔ‐Σ変調器をさらに備えていることが好ましい。
【００５１】
本発明におけるアナログデジタル変換器は、アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、アナログデジタル変換回路により変換されたデジタル信号が入力される上記のデジタルエンコーダと、前記デジタルエンコーダから出力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換回路とを備えていることを特徴とする。
【００５２】
上記のアナログデジタル変換器では、上記のデジタルエンコーダを用いることにより、デジタルアナログ変換回路を構成する複数のデジタルアナログ変換素子間におけるミスマッチによる問題を低減することができる。
【発明の効果】
【００５３】
本発明のデジタルエンコーダは、以上のように、除算結果の余りが零である場合においては、各第２ダイナミック・エレメント・マッチング回路の使用優先度の高低に応じて、最も使用優先度が高いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を低下させ、最も使用優先度が低いとされた第２ダイナミック・エレメント・マッチング回路の次回のデジタル信号入力時における使用優先度を上昇させる第１ダイナミック・エレメント・マッチング回路を備えているものである。
【００５４】
それゆえ、複数のダイナミック・エレメント・マッチング回路が複数段のツリー状に配置されたデジタルエンコーダにおいて、同一段に配置された複数のダイナミック・エレメント・マッチング回路間に使用頻度の平均化を向上させることができるデジタルエンコーダ、ダイナミック・エレメント・マッチング方法、デジタルアナログ変換器、及び、アナログデジタル変換器を提供することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５５】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同一部分には同一符号を付し、図面で同一の符号が付いたものは、説明を省略する場合もある。
【００５６】
（実施の形態１）
図１は、本発明の実施の形態１におけるダイナミック・エレメント・マッチング回路（ＤＥＭ回路）を用いたΔ‐Σ変調型のデジタルアナログ変換器の概略構成を示すブロック図である。本実施の形態では、本実施の形態におけるＤＥＭ回路を用いたΔ‐Σ変調型デジタルアナログ変換器を例に実施の形態として説明する。
【００５７】
図１に示すように、本実施の形態におけるΔ‐Σ変調型デジタルアナログ変換器１は、Δ‐Σ変調器１１と、ＤＥＭ回路（デジタルエンコーダ）１２と、デジタルアナログ変換回路１３と、加算器１４と、ローパスフィルタ１５と、を備えている。
【００５８】
Δ‐Σ変調器１１には、オーバーサンプリングされたデジタル信号が入力され、その入力されたデジタル信号をΔ‐Σ変調し、ＤＥＭ回路１２に出力する。
【００５９】
ＤＥＭ回路１２は、その変調されたデジタル信号が入力されると、その変調されたデジタル信号に対してダイナミック・エレメント・マッチング処理（ＤＥＭ処理）を施し、デジタルアナログ変換回路１３に出力する。
【００６０】
デジタルアナログ変換回路１３は、複数の１ビットデジタルアナログ変換素子（ＤＡＣ素子）１３ａから構成されている。それら複数のＤＡＣ素子１３ａは、ＤＥＭ回路１２によりＤＥＭ処理されたデジタル信号に応じて選択される。
【００６１】
加算器１４は、その選択されたＤＡＣ素子１３ａから出力された電流、もしくは電圧を加算し、アナログ信号を生成する。
【００６２】
ローパスフィルタ１５は、この生成されたアナログ信号が入力されると、高周波領域ノイズ成分を除去したアナログ信号を出力する。
【００６３】
次に、本実施の形態におけるＤＥＭ回路１２について説明する。図２は、本実施の形態におけるＤＥＭ回路１２の構成を示すブロック図である。
【００６４】
図２に示すように、本実施の形態におけるＤＥＭ回路１２は、マスタＤＥＭ回路（第１ダイナミック・エレメント・マッチング回路）１２ａと、複数のスレーブＤＥＭ回路（第２ダイナミック・エレメント・マッチング回路）１２ｂと、を有している。
【００６５】
マスタＤＥＭ回路１２ａの出力側には、スレーブＤＥＭ回路１２ｂの各々に対応する出力ノードが、スレーブＤＥＭ回路１２ｂの個数と同じ数だけ、設けられている。各スレーブＤＥＭ回路１２ｂの入力ノードは、対応するマスタＤＥＭ回路１２ａの出力ノードと接続されており、各スレーブＤＥＭ回路１２ｂには、マスタＤＥＭ回路１２ａから出力された信号が、各々の入力ノードを通して、入力される。
【００６６】
マスタＤＥＭ回路１２ａの入力側には、Δ‐Σ変調器１１に接続されている。したがって、Δ‐Σ変調器１１により変調されたデジタル信号は、まず、マスタＤＥＭ回路１２ａに入力される。その変調されたデジタル信号がマスタＤＥＭ回路１２ａに入力されると、マスタＤＥＭ回路１２ａは、各スレーブＤＥＭ回路１２ｂの使用頻度が平均化されるように、そのデジタル信号に対してＤＥＭ処理を施し、各スレーブＤＥＭ回路１２ｂに出力する。
【００６７】
各スレーブＤＥＭ回路１２ｂの出力側には、各々に対応するＤＡＣ素子１３ａの個数と同じ数だけ、出力ノードが設けられている。各スレーブＤＥＭ回路１２ｂは、各々に接続されている各ＤＡＣ素子１３ａの使用頻度が平均化されるように、マスタＤＥＭ回路１２ａから出力されたデジタル信号に対してＤＥＭ処理を施し、各ＤＡＣ素子１３ａに出力する。デジタルアナログ変換回路１３の各ＤＡＣ素子１３ａは、スレーブＤＥＭ回路１２ｂによりＤＥＭ処理されたデジタル信号に応じて選択される。
【００６８】
なお、図２では、スレーブＤＥＭ回路１２ｂの個数を「８」、各スレーブＤＥＭ回路１２ｂに接続されたＤＡＣ素子１３ａの個数を「４」としているが、もちろん、本実施の形態はこれらの数に限られるものではない。また、図２では、マスタＤＥＭ回路１２ａを初段、スレーブＤＥＭ回路１２ｂを次段とする、２段構成としたが、マスタＤＥＭ回路１２ａとスレーブＤＥＭ回路１２ｂとの間にさらに、第２のマスタＤＥＭ回路を配置した、３段構成であっても構わない。もちろん、同様に、４段構成、５段構成であってもよい。
【００６９】
次に、本実施の形態におけるマスタＤＥＭ回路１２ａについて説明する。図３は、本実施の形態におけるマスタＤＥＭ回路１０ａの構成を示すブロック図である。
【００７０】
図３に示すように、本実施の形態におけるマスタＤＥＭ回路１２ａは、除算器２１と、ベクトル量子化器２２と、複数の反転器２３と、複数の積分器２４と、複数の加算器２５と、を有している。
【００７１】
除算器２１は、Δ‐Σ変調器１１により変調されたデジタル信号が入力されると、スレーブＤＥＭ回路１２ｂの個数で除算して、その商Ｑ及び余りＲを出力する。例えば、スレーブＤＥＭ回路１２ｂの個数が「８」であれば、除算器２１は入力されたデジタル信号を「８」で除算する。除算器２１は、その余りＲをベクトル量子化器２２に出力する一方、その商Ｑを加算器２５の各々に出力する。なお、以下では、スレーブＤＥＭ回路１２ｂの個数が「８」の場合を例に説明する。
【００７２】
ベクトル量子化器２２は、除算器２１から出力された余りＲが入力される入力ノードと、入力ベクトルＩＶの各要素が入力される複数の入力ノードと、を有している。入力ベクトルＩＶの各要素は、各スレーブＤＥＭ回路１２ｂに一対一対応し、その個数はスレーブＤＥＭ回路１２ｂの個数「８」と一致する。
【００７３】
また、ベクトル量子化器２２は、余りＲ及び入力ベクトルＩＶに応答して出力ベクトルＯＶを生成する。ベクトル量子化器２２は、出力ベクトルＯＶの各要素が出力される複数の出力ノードを有している。出力ベクトルＯＶの各要素の個数はスレーブＤＥＭ回路１０ｂの個数「８」と一致すると共に、出力ベクトルＯＶの各要素は、入力ベクトルＩＶの各要素に、一対一対応している。さらに、出力ベクトルＯＶの各要素は、各スレーブＤＥＭ回路１２ｂに、一対一対応している。
【００７４】
この出力ベクトルの各要素には、ベクトル量子化器２２に入力された余りＲを表現する上において、対応するスレーブＤＥＭ回路１２ｂが使用すべきものであれば、その使用を表わす値が設定され、対応するスレーブＤＥＭ回路１２ｂが使用すべきものでなければ、その不使用を表わす値が設定される。
【００７５】
この場合、余りＲが「０」であれば、出力ベクトルＯＶの各要素には、その不使用を表わす値が設定される。例えば、使用を表わす値を「１」とし、不使用を表わす値を「０」とすればよい。以下では、使用を表わす値を「１」とし、不使用を表わす値を「０」とする場合を例に説明する。
【００７６】
各反転器２３は、出力ベクトルＯＶの各要素に、一対一対応し、対応する出力ベクトルＯＶの要素が入力されると、その要素の値を反転させて出力する。
【００７７】
各積分器２４は、各反転器２３に、一対一対応し、対応する反転器２３により反転された出力ベクトルの要素の値が入力され、その要素の値を積分し、蓄積する。各積分器２４の各々に蓄積された値が入力ベクトルＩＶの各要素となる。
【００７８】
入力ベクトルＩＶの各要素の値は、出力ベクトルＯＶの各要素の反転値を、対応する積分器２４により積分し、蓄積したものである。出力ベクトルＯＶの各要素は、ベクトル量子化器２２に入力された余りＲを表現する上において、対応するスレーブＤＥＭ回路１２ｂが使用すべきものであれば、その使用を表わす値が設定され、対応するスレーブＤＥＭ回路１２ｂが使用すべきものでなければ、その不使用を表わす値が設定されたものである。
【００７９】
したがって、入力ベクトルＩＶの各要素の値は、対応するスレーブＤＥＭ回路１２ｂの最近の使用頻度に応じた値となる。具体的には、上記の積分により、対応するスレーブＤＥＭ回路１２ｂが最近最も多く使用されていた場合には、その入力ベクトルＩＶの要素には最も小さな値である負の最大値、つまり最小値が設定される。また、対応するスレーブＤＥＭ回路１２ｂが最近最も少なく使用されていた場合には、その入力ベクトルＩＶの要素には最も大きな値である正の最大値、つまり最大値が設定される。そして、最小使用頻度と最大使用頻度との間の使用頻度を持つ入力ベクトルＩＶの各要素には、上記の正の最大値と負の最大値との間の値が設定されることになる。
【００８０】
各反転器２３は、出力ベクトルＯＶの各要素に、一対一対応し、対応する出力ベクトルＯＶの要素と除算器２０１から供給された商Ｑの値とを加算し、それぞれに対応するスレーブＤＥＭ回路１２ｂに出力する。
【００８１】
次に、ベクトル量子化器２２について説明する。図４は、ベクトル量子化器２２の構成を示すブロック図である。
【００８２】
図４に示すように、ベクトル量子化器２２は、ソート部３１と、量子化部３２と、適応部３３と、を有している。
【００８３】
ソート部３１は、各積分器２４から出力された入力ベクトルＩＶの各要素が入力される。ソート部３１は、この入力ベクトルＩＶの各要素の値を、例えば降順に整列させた場合における順番を表わすタグを、入力ベクトルＩＶの各要素に付加する。もちろん、降順に代えて、昇順に整列させた場合の順番をタグが表わす順番としてもよい。なお、以下では、上記のタグは、入力ベクトルＩＶの各要素の値を、降順に整列させた場合における順番を表わすものとする。
【００８４】
ソート部３１は、このように各要素に上記のタグが付加された入力ベクトルＩＶをタグ付ベクトルＴＶとして量子化部３２に出力する。
【００８５】
量子化部３２は、タグ付ベクトルＴＶの各要素に加えて、除算器２１から出力された余りＲも入力される。量子化部３２は、タグ付ベクトルＴＶの各要素のうち、そのタグの値の小さいほうから順に、余りＲの数だけ選択し、選択したタグ付ベクトルの各要素の値を「１」に変更し、残りの要素の値を「０」に変更する。なお、タグが入力ベクトルＩＶの各要素の値を昇順に整列させた場合における順番を表わす場合には、量子化部３２による上記の選択は、そのタグの値の大きいほうから順に実行される。
【００８６】
量子化部３２は、上記のように各要素の値が変更されたタグ付ベクトルを変更ベクトルＣＶとして適応部３３に出力する。
【００８７】
適応部３３は、変更ベクトルＣＶの各要素に加えて、除算器２１から出力された余りＲも入力される。除算器２１から入力された余りＲが「０」以外であった場合には、変更ベクトルＣＶの各要素から単純にタグを削除する。
【００８８】
この場合、適応部３３は、このように各要素から上記のタグが削除された変更ベクトルＣＶを出力ベクトルＯＶとして出力する。
【００８９】
また、適応部３３は、除算器２１から入力された余りＲが「０」であった場合には、ベクトル量子化器２２に入力された入力ベクトルＩＶの各要素のうち、最小値及び最大値がそれぞれ設定されていた最小の入力ベクトル要素及び最大の入力ベクトル要素の各々に対応する変更ベクトルＣＶの要素を特定する。適応部３３は、この特定を、変更ベクトルＣＶの各要素に付加された上記のタグに基づいて実行する。適応部３３は、変更ベクトルＣＶの各要素のうち、タグの値が最大のものを上記の最小入力ベクトル要素に対応するものとし、タグの値が最小のものを上記の最大入力ベクトル要素に対応するものとすればよい。
【００９０】
ここで、除算器２１から入力された余りＲが「０」であった場合、変更ベクトルＣＶの各要素はすべて「０」となっている。適応部３３は、上記のように特定した２つの変更ベクトル要素のうち、タグの値が最大のものに対しては、その値を「０」から「−１」に変更し、タグの値が最小のものに対しては、その値を「０」から「１」に変更する。残りの要素については、それらの値は「０」のままとする。
【００９１】
この場合、適応部３３は、このように２つの要素の値が変更された変更ベクトルＣＶの各要素からタグを削除し、出力ベクトルＯＶとして出力する。
【００９２】
次に、具体例を用いて、ベクトル量子化器２２の動作について、さらに詳しく説明する。なお、以下では、Δ‐Σ変調器１１からマスタＤＥＭ回路１２ａに入力されるデジタル信号が「０」〜「３２」（１０進数）の入力値を持つ場合を例に説明する。なお、余りＲが「０」以外である場合の動作については、従来技術と同様であるため、ここでは、余りＲが「０」である場合の動作のみについて説明する。
【００９３】
図５に示すように、例えば、Δ‐Σ変調器１１から入力されたデジタル信号の入力値が「１６」であると、除算器２１は、その入力値「１６」をスレーブＤＥＭ回路１２ｂの個数である「８」で除算する。その除算結果は、商Ｑが「２」となり、余りＲが「０」となる。除算器２１は、その商Ｑを各加算器２５に出力し、その余りＲをベクトル量子化器２２に出力する。
【００９４】
ベクトル量子化器２２は、除算器２１から商Ｑが入力されると、図６に示すように、その商Ｑは量子化部３２及び適応部３３に供給される。
【００９５】
ここで、例えば、ベクトル量子化器２２に入力された入力ベクトルＩＶの各要素の値が、図６において上から順に、「０」、「−１」、「３」、「−２」、「２」、「０」、「−４」、「１」であったとする。この場合、ソート部３１は、このような値を持つ入力ベクトルＩＶの各要素を、例えば、その値を降順に整列させた場合における順番を表わすタグを、各要素に付加する。具体的には、図６に示すように、同図において上から順に、各タグの値が、「４」、「６」、「１」、「７」、「２」、「５」、「８」、「３」となる。
【００９６】
量子化部３２は、このようにタグが付加されたタグ付ベクトルＴＶが入力されると、除算器２１からの余りＲの数だけ、タグ付ベクトルＴＶの要素のうちから、上記のタグの値が小さいものから順に、選択し、選択した各要素の値を「１」に変更し、残りの要素の値を「０」に変更する。ここでは、余りＲが「０」であることから、量子化部３２は、いずれの要素も選択することはなく、図６に示すように、すべての要素を「０」に変更する。
【００９７】
適応部３３は、このように変更された変更ベクトルＣＶが入力されると、除算器２１からの余りＲが「０」以外であれば、変更ベクトルＣＶの各要素から単純にタグを削除し、出力ベクトルＯＶを出力する。
【００９８】
一方、余りＲが「０」であれば、適応部３３は、変更ベクトルＣＶの各要素のうち、タグの値が最大であるものに対しては、その要素の値を「０」から「−１」に変更し、タグの値が最小であるものに対しては、その要素の値を「０」から「１」に変更する。そして、適応部３３は、変更ベクトルＣＶの各要素からタグを削除し、出力ベクトルＯＶを出力する。
【００９９】
これにより、余りＲが「０」である場合に、最近最も多く使用されていたスレーブＤＥＭ回路１２ｂに対応する出力ベクトルＯＶの要素の値が「−１」に設定され、最近最も少なく使用されていたスレーブＤＥＭ回路１２ｂに対応する出力ベクトルＯＶの要素の値が「１」に設定されることになる。このように設定された出力ベクトルＯＶの各要素は、上述したように、各反転器２３により、その値が反転された後、各積分器２４により積分され、次回のデジタル信号の入力時における入力ベクトルＩＶとなる。
【０１００】
最近最も多く使用されていたスレーブＤＥＭ回路１２ｂに対応する出力ベクトルＯＶの要素の値「−１」は、反転器２３により「１」となり、その値「１」が積分器２４により積分される。したがって、このスレーブＤＥＭ回路１２ｂに対応する、次回のデジタル信号入力時における入力ベクトルＩＶの要素の値は、今回より増加する。
【０１０１】
一方、最近最も少なく使用されていたスレーブＤＥＭ回路１２ｂに対応する出力ベクトルＯＶの要素の値「１」は、反転器２３により「−１」となり、その値「１」が積分器２４により積分される。したがって、このスレーブＤＥＭ回路１２ｂに対応する、次回のデジタル信号入力時における入力ベクトルＩＶの要素の値は、今回より減少することになる。
【０１０２】
図７のシミュレーション結果を用いて、本実施の形態におけるマスタＤＥＭ回路１２ａによるＳＮ比の向上について説明する。このシミュレーション結果は、図２に示したように、スレーブＤＥＭ回路１２ｂの個数を「８」、各スレーブＤＥＭ回路１２ｂに接続されたＤＡＣ素子１３ａの個数を「４」とした構成で行った。また、比較例１として、上記の構成とは異なり、スレーブＤＥＭ回路１２ｂの個数を「４」、各スレーブＤＥＭ回路１２ｂに接続されたＤＡＣ素子１３ａの個数を「８」とする構成において、従来のマスタＤＥＭ回路を用いたシミュレーション結果、比較例２として、上記の同様の構成において、従来のマスタＤＥＭ回路を用いたシミュレーション結果、並びに、理論値についても示した。なお、このシミュレーションは、入力信号として１．５ＫＨｚのＳｉｎ波、Δ-Σ変調器として４次のΔ-Σ変調器を用いて行った。
【０１０３】
図７に示すように、本実施の形態におけるマスタＤＥＭ回路１２ａを用いることにより、小振幅信号入力時の性能が大幅に改善され、従来技術と比較して、ＳＮ比が大幅に理論値に近づいていることがわかる。これによりＤＥＭ回路の高性能化、小面積化が可能になり、従来技術と同等の性能を、約半分の回路実装面積で実現できる。
【０１０４】
以上説明したように、本実施の形態におけるマスタＤＥＭ回路１２ａによれば、除算器２１から入力された余りＲが「０」であった場合、入力ベクトルＩＶの各要素のうち、最小値が設定されていた最小入力ベクトル要素については、その対応する出力ベクトル要素に「−１」が設定される一方、最大値が設定されていた最大入力ベクトル要素については、その対応する出力ベクトル要素に「１」が設定される。
【０１０５】
そして、最小値が設定されていた最小入力ベクトル要素については、上記「−１」の反転値である「１」が積分されるので、次回の入力ベクトル要素の値が大きくなる。一方、最大値が設定されていた最大入力ベクトル要素については、上記「１」の反転値である「−１」が積分されるので、次回の入力ベクトル要素の値は小さくなる。
【０１０６】
このため、除算器２１から入力された余りＲが「０」であった場合に、入力ベクトルＩＶの各要素において、前回までの値が大きければ大きいほど、より大きな値が、前回までの値が小さければ小さいほど、より小さな値が設定されてしまい、入力ベクトルの最大要素と最小要素の相対値が大きくなることを回避することができる。したがって、余りの値が「０」となるデジタル信号が入力されるたびに、特定のスレーブＤＥＭ回路１２ｂの選択がより助長されてしまうことが抑制され、結果として、各スレーブＤＥＭ回路１２ｂの使用頻度の平均化を促進することができる。
【０１０７】
なお、本発明の実施の形態１においては、Δ‐Σ変調型のデジタルアナログ変換器を例に説明したが、本実施の形態はこれに限られるものではない。Δ‐Σ変調器１１を持たないデジタルアナログ変換器であっても、もちろん適用可能である。
【０１０８】
さらに、本実施の形態は、アナログデジタル変換器にも適用可能である。図１５に従来のアナログデジタル変換器の構成を示す。このアナログデジタル変換器５０では、ループフィルタ５１にアナログ信号が入力されると、ループフィルタ５１がそのアナログ信号をフィルタリングする。
【０１０９】
アナログデジタル変換器５２は、ループフィルタ５１によりフィルタリングされた信号をデジタル信号に変換し、ＤＥＭ回路５３に出力する。
【０１１０】
ＤＥＭ回路５３は、その複数のデジタル信号にＤＥＭ処理を施し、デジタルアナログ変換回路５４に出力する。
【０１１１】
デジタルアナログ変換回路５４は、ＤＥＭ回路５３からの信号に基づきアナログ信号を生成し、ループフィルタ５１にフィードバックする。
【０１１２】
上記のＤＥＭ回路５３として、本実施の形態におけるＤＥＭ回路を用いることにより、デジタルアナログ変換回路５４を構成する各素子の使用頻度の平均化を向上させることができる。
【０１１３】
（実施の形態２）
次に、本発明の実施の形態２について説明する。本実施の形態は、上記の実施の形態１におけるベクトル量子化器２２の他の構成についての実施の形態である。なお、その他の構成については、上記の実施の形態１と同様であるため、その説明は省略する。
【０１１４】
図８は、本実施の形態におけるベクトル量子化器の構成を示すブロック図である。図８に示すように、本実施の形態におけるベクトル量子化器２２ａは、ソート部３１ａと、量子化部３２ａと、適応部３３ａと、を有している。なお、本実施の形態におけるソート部３１ａは、上記の実施の形態１におけるソート部３１と同一の構成であるため、その説明は省略する。
【０１１５】
量子化部３２ａは、ソート部３１ａからのタグ付ベクトルＴＶ及び除算器２１からの余りＲが入力される。量子化部３２は、タグ付ベクトルＴＶの各要素のうち、そのタグの値の小さいほうから順に、余りＲの数だけ選択し、選択したタグ付ベクトルの各要素の値を「１」に変更し、残りの要素の値を「０」に変更する。なお、タグが入力ベクトルＩＶの各要素の値を昇順に整列させた場合における順番を表わす場合には、量子化部３２による上記の選択は、そのタグの値の大きいほうから順に実行される。
【０１１６】
量子化部３２ａは、上記のように変更されたタグ付ベクトルの各要素からタグを削除して、変更ベクトルＣＶとして適応部３３ａに出力する。
【０１１７】
適応部３３ａは、量子化部３２からの変更ベクトルＣＶ及び除算器２１からの余りＲに加えて、各積分器２４からの入力ベクトルＩＶも入力される。除算器２１から入力された余りＲが「０」以外であった場合には、変更ベクトルＣＶをそのまま、出力ベクトルＯＶとして出力する。
【０１１８】
また、適応部３３ａは、除算器２１から入力された余りＲが「０」であった場合には、ベクトル量子化器２２に入力された入力ベクトルＩＶの各要素のうち、最小値及び最大値がそれぞれ設定されていた最小の入力ベクトル要素及び最大の入力ベクトル要素の各々に対応する変更ベクトルＣＶの要素を特定する。適応部３３は、この特定を、各積分器２４からの入力ベクトルＩＶの各要素の値に基づいて実行する。
【０１１９】
除算器２１から入力された余りＲが「０」であった場合、変更ベクトルＣＶの各要素はすべて「０」となっている。適応部３３は、上記のように特定した２つの変更ベクトル要素のうち、タグの値が最大のものに対しては、その値を「０」から「−１」に変更し、タグの値が最小のものに対しては、その値を「０」から「１」に変更する。残りの要素については、それらの値は「０」のままとする。
【０１２０】
この場合、適応部３３は、このように２つの要素の値が変更された変更ベクトルＣＶを出力ベクトルＯＶとして出力する。
【０１２１】
(実施の形態３)
次に、本発明の実施の形態３について説明する。本実施の形態は、上記の実施の形態１におけるベクトル量子化器２２のさらに他の構成についての実施の形態である。なお、その他の構成については、上記の実施の形態１と同様であるため、その説明は省略する。
【０１２２】
図９は、本実施の形態におけるベクトル量子化器の構成を示すブロック図である。図９に示すように、本実施の形態におけるベクトル量子化器２２ｂは、ソート部３１ｂと、量子化部３２ｂと、適応部３３ｂと、を有している。
【０１２３】
なお、本実施の形態におけるソート部３１ｂは、上記の実施の形態１におけるソート部３１と同一の構成であるため、その説明は省略する。また、本実施の形態における量子化部３２ｂは、上記の実施の形態２における量子化部３２ｂと同一の構成であるため、その説明は省略する。
【０１２４】
適応部３３ｂは、量子化部３２ｂからの変更ベクトルＣＶ及び除算器２１からの余りＲに加えて、ソート部３１ｂからのタグ付ベクトルＴＶも入力される。除算器２１から入力された余りＲが「０」以外であった場合には、変更ベクトルＣＶをそのまま、出力ベクトルＯＶとして出力する。
【０１２５】
また、適応部３３ｂは、除算器２１から入力された余りＲが「０」であった場合には、ベクトル量子化器２２に入力された入力ベクトルＩＶの各要素のうち、最小値及び最大値がそれぞれ設定されていた最小の入力ベクトル要素及び最大の入力ベクトル要素の各々に対応する変更ベクトルＣＶの要素を特定する。適応部３３ｂは、この特定を、タグ付ベクトルＴＶの各要素に付加された上記のタグに基づいて実行する。適応部３３は、タグ付ベクトルＴＶの各要素のうち、タグの値が最大のものを上記の最小入力ベクトル要素に対応するものとし、タグの値が最小のものを上記の最大入力ベクトル要素に対応するものとすればよい。
【０１２６】
除算器２１から入力された余りＲが「０」であった場合、変更ベクトルＣＶの各要素はすべて「０」となっている。適応部３３は、上記のように特定した２つのタグ付ベクトル要素のうち、タグの値が最大のものに対応する変更ベクトル要素に対しては、その値を「０」から「−１」に変更し、タグの値が最小のものに対応する変更ベクトル要素に対しては、その値を「０」から「１」に変更する。残りの要素については、それらの値は「０」のままとする。
【０１２７】
この場合、適応部３３は、このように２つの要素の値が変更された変更ベクトルＣＶを出力ベクトルＯＶとして出力する。
【０１２８】
（実施の形態４）
次に、本発明の実施の形態４について説明する。上記の実施の形態１〜３におけるマスタＤＥＭ回路１２ａでは、除算器２１による余りＲが「０」となるデジタル信号が入力された場合に、入力ベクトルＩＶの各要素のうち、最小値が設定されていた最小入力ベクトル要素については、その対応する出力ベクトル要素に「−１」を設定し、最大値が設定されていた最大入力ベクトル要素については、その対応する出力ベクトル要素に「１」を設定する。
【０１２９】
この場合、例えば、入力値が「０」であるデジタル信号が入力されると、除算器２１による除算の結果、商Ｑが「０」、余りＲが「０」となり、各加算器２５による加算結果のいずれかの値が「−１」となってしまう。
【０１３０】
ここで、各加算器２５の加算結果は、具体的には、各加算器２５に対応するスレーブＤＥＭ回路１２ｂに接続されたＤＡＣ素子１３ａの使用すべき数を表わすものである。したがって、上記のような「−１」といった負の値を取ることができない。
【０１３１】
そこで、本実施の形態においては、上記のように、各加算器２５の加算結果が負の値「−１」となる場合を回避するために、各加算器２５の加算結果に対し、一律に値「１」を加算する構成をとる。
【０１３２】
図１０は、本実施の形態におけるＤＥＭ回路の構成を示すブロック図である。図１０に示すように、本実施の形態におけるＤＥＭ回路４０においては、図２に示したＤＥＭ回路１２に対して、値「１」を出力する出力器４１と、マスタＤＥＭ回路１２ａの各加算器２５に一対一対応し、出力器４１から出力された値「１」とマスタＤＥＭ回路１２ａの各加算器２５の加算結果とを加算する複数の加算器４２と、が追加されている。
【０１３３】
また、本実施の形態におけるＤＥＭ回路４０においては、図２に示したＤＥＭ回路１２とは異なり、各スレーブＤＥＭ回路１２ｂに接続されたＤＡＣ素子１３ａの個数を「６」としている。その結果、本実施の形態では、デジタルアナログ変換回路１３は、４８個のＤＡＣ素子１３ａから構成されている。
【０１３４】
本実施の形態においては、除算器２１による除算の結果、商Ｑが「０」、余りＲが「０」となり、各加算器２５による加算結果のいずれかの値が「−１」となってしまう場合でも、出力器４１から出力された値「１」を加算器４２により加算することにより、スレーブＤＥＭ回路１２ｂに値「−１」が入力されてしまうことを回避することができる。
【０１３５】
すなわち、本実施の形態においては、マスタＤＥＭ回路１２ａの各加算器２５の加算結果として想定される値である「−１」〜「５」を「０」〜「６」に遷移させることができる。
【０１３６】
このため、除算器２１による除算の結果、商Ｑが「０」、余りＲが「０」となる場合でも、本発明の効果を得ることが可能となる。
【０１３７】
本実施の形態は、図１０の構成に限られるものではない。例えば、図１１に示すように、除算器２１からの商Ｑに、出力器４３から出力された値「１」を加算器４４により加算し、その加算結果を各加算器２５に出力するようにした構成であっても同様の効果を得ることができる。
【０１３８】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１３９】
本発明は、高精度の変換が要求される音響機器等に用いられるデジタルアナログ変換器、アナログデジタル変換器に好適である。
【図面の簡単な説明】
【０１４０】
【図１】本発明の実施の形態１におけるＤＥＭ回路を用いたΔ‐Σ変調型のデジタルアナログ変換器の概略構成を示すブロック図である。
【図２】図１のＤＥＭ回路の構成を示すブロック図である。
【図３】図２のマスタＤＥＭ回路の構成を示すブロック図である。
【図４】図３のベクトル量子化器の構成を示すブロック図である。
【図５】図３のベクトル量子化器の動作を説明するための図である。
【図６】図３のベクトル量子化器の動作を説明するための図である。
【図７】図２のマスタＤＥＭ回路によるＳＮ比の向上を説明するためのシミュレーション結果である。
【図８】本発明の実施の形態２におけるベクトル量子化器の構成を示すブロック図である。
【図９】本発明の実施の形態３におけるベクトル量子化器の構成を示すブロック図である。
【図１０】本発明の実施の形態４におけるＤＥＭ回路の構成を示すブロック図である。
【図１１】本発明の実施の形態４におけるＤＥＭ回路の他の構成を示すブロック図である。
【図１２】従来のΔ‐Σ変調型のデジタルアナログ変換器の構成を示すブロック図である。
【図１３】図１２のＤＥＭ回路の構成を示すブロック図である。
【図１４】図１３のマスタＤＥＭ回路の構成を示すブロック図である。
【図１５】従来のアナログデジタル変換器の構成図である。
【符号の説明】
【０１４１】
１、１００    Δ‐Σ変調型デジタルアナログ変換器
１１、１０１    Δ‐Σ変調器
１２、４０、５３、１０２    ＤＥＭ回路（デジタルエンコーダ）
１２ａ、１０２ａ    マスタＤＥＭ回路（第１ダイナミック・エレメント・マッチング回路）
１２ｂ、１０２ｂ    スレーブＤＥＭ回路（第２ダイナミック・エレメント・マッチング回路）
１３、５４、１０３    デジタルアナログ変換回路
１３ａ、１０３ａ    ＤＡＣ素子
１４、２５、４２、４４、１０４、２０５    加算器
１５、１０５    ローパスフィルタ
２１、２０１    除算器
２２、２２ａ、２２ｂ、２０２    ベクトル量子化器
２３、２０３    反転器
２４、２０４    積分器
３１、３１ａ、３１ｂ    ソート部
３２、３２ａ、３２ｂ    量子化部
３３、３３ａ、３３ｂ    適応部
４１、４３    出力器
５０    アナログデジタル変換器
５１    ループフィルタ
５２    アナログデジタル変換器
ＩＶ    入力ベクトル
ＯＶ    出力ベクトル
ＴＶ    タグ付ベクトル
ＣＶ    変更ベクトル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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