(57)【要約】      （修正有）【課題】周波数を維持しながら分解能を向上させる。【解決手段】PWM波形生成装置１は、基準クロックに同期し、かつ、アクティブ時間が可変の、第１のパルス信号と、第２のパルス信号と、を生成するPWM回路１００と、各スロープが交差するように、前記第１のパルス信号の立下りにスロープを付加する第1のスロープ回路１１０Ｂと、前記第２のパルス信号の立上りにスロープを付加する第２のスロープ回路１１０Ａと、前記第1のスロープ回路１１０Ｂから出力電圧と、前記第２のスロープ回路１１０Ａからの出力電圧と、の比較信号を生成するコンパレータ１２０と、を備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
同じ基準クロックに同期して生成された同じ周期の第１のパルス信号と第２のパルス信号とを出力するパルス信号出力回路と、
前記第１のパルス信号の立下りにスロープを付加して出力する第1のスロープ回路と、
前記第２のパルス信号の立上りにスロープを付加して出力する第２のスロープ回路と、
前記第1のスロープ回路から出力信号と、前記第２のスロープ回路からの出力信号と、を比較し、前記第１のパルス信号と立上りが同期し前記スロープの交点で立下る、もしくは、前記スロープの交点で立上り前記第２のパルス信号と立下りが同期するPWM信号を出力するＰＷＭ信号出力回路と、を有すること
を特徴とするPWM波形生成装置。
【請求項２】
前記第１に記載のPWM波形生成装置であって、
前記パルス信号出力回路は、
前記基準クロックのクロック数をカウントしてカウンタ値を出力するカウンタを備え、
前記第１のパルス信号は、前記カウンタ値が、所定の第１の値である場合に立下り、
前記第２のパルス信号は、前記カウンタ値が、前記第１の値とは異なる所定の第２の値である場合に立下ること
を特徴とするPWM波形生成装置。
【請求項３】
請求項１および２に記載のPWM波形生成装置であって、
前記第1のスロープ回路および前記第２のスロープ回路は、前記スロープの傾きを調節する調節手段を備えていること
を特徴とするPWM波形生成装置。
【請求項４】
請求項１から３のいずれか一項に記載のPWM波形生成装置であって、
前記PWM信号の分解能は、前記スロープの傾きで定まり、
前記スロープの傾きが大きいほど、前記分解能が上がること
を特徴とするPWM波形生成装置。
【請求項５】
請求項１から４のいずれか一項に記載のPWM波形生成装置であって、
前記第２のパルス信号の立上りスロープは、前記第１のパルス信号の立下りスロープよりも、傾きが大きいこと
を特徴とするPWM波形生成装置。
【請求項６】
請求項５に記載のPWM波形生成装置であって、
前記PWM信号の分解能は、前記第２のスロープ回路が、前記第２のスロープの傾きを調節することによって定まり、
前記PWM信号のアクティブ時間は、前記パルス信号出力回路が、前記第２のパルス信号のアクティブ時間を変調することによって定まること
を特徴とするPWM波形生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅を変調するPWM波形生成回路を備えるPWM波形生成装置に関する。
【背景技術】
【０００２】
一般に、入力電圧の振幅を、PWM（Pulse  Width  Modulation）波形生成回路を用いて一定のパルス幅に変換（変調）し、PWM波形を生成するような技術が知られている。
【０００３】
従来から使用されているアナログ方式のPWM制御方法としては、例えば、一定周期で動作する三角波や鋸歯状波にパルス信号をONにする位置を設定し、これを指令値と比較することで、パルス幅を制御する方式がある。
【０００４】
しかし、近年では、上記技術がデジタル化され、基準クロックやカウンタ等を備え、指令値を制御するアルゴリズムを実行するプロセッサが開発されている。
【０００５】
これは、キャリアの周期に相当する一定周期毎に、指令値に相当するパルス幅を演算し、ビットのオン、オフにより制御を行うものである（例えば、非特許文献１参照）。
【０００６】
【非特許文献１】トランジスタ技術SPECIAL No.98「パワーエレクトロニクス回路の設計」P117-119
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような回路では、周波数を上げようとするとカウンタのビット幅が小さくなるために分解能が落ち、分解能を上げようとするとビット幅が大きくなるために周波数が落ちるため、周波数と分解能はトレードオフの関係となってしまう。よって、周波数を維持したまま分解能を上げるためには、カウンタを高速に動かす必要があるが、その場合、回路の消費電力やコストの増大を招くという問題点がある。
【０００８】
そこで、本発明は、このような従来技術の問題点に着目し、簡単な回路を追加するだけで低速なプロセッサにおいても、高い分解能でPWM波を生成する装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記問題点を解決するための本発明に係るPWM波生成装置は、同じ基準クロックに同期して生成された同じ周期の第１のパルス信号と第２のパルス信号とを出力するパルス信号出力回路と、前記第１のパルス信号の立下りにスロープを付加して出力する第1のスロープ回路と、前記第２のパルス信号の立上りにスロープを付加して出力する第２のスロープ回路と、前記第1のスロープ回路から出力信号と、前記第２のスロープ回路からの出力信号と、を比較し、前記第１のパルス信号と立上りが同期し前記スロープの交点で立下る、もしくは、前記スロープの交点で立上り前記第２のパルス信号と立下りが同期するPWM信号を出力するＰＷＭ信号出力回路と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、低速なプロセッサでも、高い分解能でPWM波を生成することができる。
【発明を実施するための最良の形態】
【００１１】
まず、一般的なカウンタを用いたPWM回路について、図１を参照しながら説明する。図１は、一般的なPWM回路２００の構成を示すブロック図である。
【００１２】
PWM回路２００は、ＣＰＵ２０２と、Ｎビットカウンタ２０３と、コンペアレジスタ２０４Ａと、コンペアレジスタ２０４Ｂと、出力回路２０５と、を備えている。
【００１３】
ＣＰＵ２０２は、種々の制御情報の設定を行う。ここでは、ＣＰＵ２０２は、コンペアレジスタ２０４Ａの記憶する比較値M１およびコンペアレジスタ２０４Ｂの記憶する比較値M２を設定する。なお、比較値M１は生成されるPWM波の周期を規定し、比較値M２はアクティブ時間（Duty比）を規定する。また、比較値M２の変更は、後述するNビットカウンタ２０３のカウンタ値がリセットされるタイミングで実行される。
【００１４】
Ｎビットカウンタ２０３は、発振器等から出力されるPWMのキャリアとなる所定の周波数のパルス（基準クロック）の入力を受けると、これをカウントし、その結果をカウンタ値として出力する。
【００１５】
コンペアレジスタ２０４Ａは、Ｎビットカウンタ２０３のカウンタ値と、記憶している比較値M１と、を比較して、両値が一致している場合に一致信号を発生し、出力回路２０５へと出力する。また、コンペアレジスタ２０４Ａは、一致信号に同期して、Ｎビットカウンタ２０３のカウンタ値をリセットさせ、ゼロに戻す。
【００１６】
コンペアレジスタ２０４Ｂは、Ｎビットカウンタ２０３のカウンタ値と、記憶している比較値M２と、を比較して、両値が一致している場合に一致信号を発生し、出力回路２０５へと出力する。
【００１７】
出力回路２０５は、コンペアレジスタ２０４Ａからの一致信号の入力を受けると、出力レベルを「１」に、コンペアレジスタ２０４Ｂからの一致信号の入力を受けると、出力レベルを「０」に設定して、PWM波を出力する。
【００１８】
図２は、PWM回路２００より出力されるPWM信号の説明図である。PWM回路２００の出力端子（図示しない）からは、出力回路２０５を介して、カウンタ値がゼロから比較値M２に達するまでをアクティブ時間、比較値M１に達するまでを一周期としたPWM波が出力される。
【００１９】
また、上記回路がNビットの分解能を有する場合のスイッチング周波数は、次式（１）から求められる。
【００２０】
【数１】
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【００２１】
数式１によれば、例えば、PWM回路２００のＣＰＵの動作クロックおよび基準クロックが１０MHzであるとすると、９bitの分解能を有する場合は、スイッチング周波数は約１９．５kHz、１０bitの分解能を有する場合では、スイッチング周波数は約９．８kHzとなる。このように、基準クロックを固定する一般的なシステムでは、周波数と分解能は反比例の関係にある。
【００２２】
次に、本発明のPWM波形生成装置１について、図３を参照しながら説明する。図３は、本発明に係るPWM波形生成装置１の構成を示すブロック図である。
【００２３】
PWM波形生成装置１は、２チャネルのPWM回路１００と、２チャネルのスロープ回路１１０Ａおよび１１０Bと、コンパレータ１２０と、を備えている。
【００２４】
本発明に係るPWM波形生成装置１では、まず、２チャネルのPWM回路１００によって、立上りが同期した２つのPWMパルスが出力される。そこで、一般的な２チャネルのPWM回路１００について、図４を参照しながら説明する。図４は、PWM波形生成装置１に含まれるPWM回路１００の構成を示すブロック図である。
【００２５】
PWM回路１００は、PWM回路２００とほぼ同様の構成であるが、コンペアレジスタ１０４Cをさらに備える点で異なっているため、この点について主に説明する。
【００２６】
ＣＰＵ１０２は、コンペアレジスタ１０４Ａの記憶する比較値M１、コンペアレジスタ１０４Ｂの記憶する比較値M２、およびコンペアレジスタ１０４Cの記憶する比較値M３を設定する。なお、比較値M１は生成されるPWM波の周期を、比較値M２は出力PWM２のアクティブ時間を、比較値M３は出力PWM１のアクティブ時間を規定する。
【００２７】
コンペアレジスタ１０４Ａおよびコンペアレジスタ１０４Ｂの動作については、コンペアレジスタ２０４Ａおよびコンペアレジスタ２０４Ｂと同様である。なお、コンペアレジスタ１０４Cについても、コンペアレジスタ１０４Ｂと同様に、Ｎビットカウンタ１０３のカウンタ値と、記憶している比較値M３と、を比較して、両値が一致している場合に一致信号を発生し、出力回路１０５へと出力する。
【００２８】
図５は、PWM回路１００により生成される出力信号であるPWM1およびPWM2の説明図である。
【００２９】
出力回路１０５Ａおよび出力回路１０５Ｂは、コンペアレジスタ１０４Ａからの一致信号の入力を受けると、出力レベルを「１」に設定する。
【００３０】
さらに、出力回路１０５Ａは、コンペアレジスタ１０４Ｂからの一致信号の入力を受けると、出力レベルを「０」に設定し、図５に示すようなPWM２を出力する。
【００３１】
また、出力回路１０５Ｂは、コンペアレジスタ１０４Cからの一致信号の入力を受けると、出力レベルを「０」に設定し、図５に示すようなPWM１を出力する。
【００３２】
このようにして、PWM回路１００は、立上りが同期し、かつ、異なるDuty比を有する２つのPWMパルスを出力する。PWM１はスロープ回路１１０Ｂへ、PWM２は、スロープ回路１１０Ａへと入力される。
【００３３】
図６に、スロープ回路１１０Ａおよびスロープ回路１１０Ｂの構成を示す。スロープ回路１１０Ａおよび１１０Ｂは、入力されたPWM１およびPWM２に基づいて、図７に示すようなパルス波形の立上り（PWM２）もしくは立下り（PWM１）にスロープを有する出力信号Vs2および出力信号Vs1を生成する。
【００３４】
スロープ回路１１０ＡのPWM２が入力される入力端子には、ダイオードD1のアノードとダイオードD2のカソードが接続されている。ダイオードD2のアノードは、積分回路の抵抗R1へ接続されている。
【００３５】
積分回路は、抵抗R1と、オペアンプOP1と、抵抗R1が反転入力端子（−）に接続されたオペアンプOP1の帰還コンデンサC1と、オペアンプOP1の非反転入力端子（＋）に参照信号Vref1を入力する可変抵抗VR1と、電源と、からなる。
【００３６】
なお、積分回路からの出力信号Vs2のスロープ傾斜は、オペアンプOP1へ印加される参照信号Vref1を変化させることで調節可能である。もちろん、抵抗R1によっても、スロープ波形の傾きを調整できる。
【００３７】
積分回路の出力信号、すなわちスロープ回路１１０Ａからの出力信号Vs2は、コンパレータ１２０の反転入力端子（−）へと入力される。
【００３８】
スロープ回路１１０Ｂについても、上記とほぼ同様の構成であるが、インバータを備える点と、２つのダイオードの向きが逆である点において、スロープ回路１１０Ａとは異なる。
【００３９】
スロープ回路１１０ＢのPWM1の入力側には、インバータNOT1が接続されている。スロープ回路１１０Ｂは、カソードがインバータNOT1に接続され、アノードが積分回路のコンデンサC2へと接続されるダイオードD3と、アノードが入力端子に接続され、カソードが積分回路の抵抗R1へと接続されるダイオードD4と、が接続されている。
【００４０】
なお、ダイオードD3およびD4が接続される積分回路の構成については、上述のものと同様であるので、詳細な説明は省略する。なお、スロープ回路１１０Ｂの積分回路からの出力される出力信号Vs1、すなわちスロープ回路１１０Bからの出力信号は、コンパレータ１２０の非反転入力端子（＋）へと入力される。
【００４１】
図７に、スロープ回路１１０Ａへと入力されるPWM2、および、スロープ回路１１０Ａからの出力信号Vs2を実線で、スロープ回路１１０Ｂへと入力されるPWM1、および、スロープ回路１１０Ｂからの出力信号Vs1を破線で示す。
【００４２】
スロープ回路１１０Ａに入力されるPWM2がLになると、電位差によってダイオードD1がオフ状態、ダイオードD2がオン状態となる。そして、電流はコンデンサC1および抵抗R1からダイオードD2へ流れ、その時定数に基づいて立上りのみが傾斜した出力信号Vs2が得られる。
【００４３】
スロープ回路１１０Ｂについても同様に、PWM1がインバータNOT1により反転を受けて入力信号がHになると、ダイオードD4はオン状態、ダイオードD3はオフ状態となって、時定数に基づいて立下りのみが傾斜した出力信号Vs2が得られる。
【００４４】
なお、図６に示すスロープ回路１１０Ａおよび１１０Ｂは一例であり、スロープを付加、すなわち、出力信号の立上りおよび立下りに傾きを持たせることが可能な回路であれば、どのような回路構成としてもよい。
【００４５】
出力信号Vs2および出力信号Vs1は、次に、コンパレータ１２０へと入力される。
【００４６】
コンパレータ１２０は、非反転入力端子（+）から入力される電圧が、反転入力端子（−）から入力される電圧よりも高ければ、オペアンプは高利得であるため、その出力は正の最大電圧に達する。逆に、非反転入力端子（+）から入力される電圧が、反転入力端子（−）から入力される電圧よりも低ければ、その出力は負の最大電圧となる。
【００４７】
従って、コンパレータ１２０は、Vs2およびVs1の比較出力として、図８に示すようなPWM3を出力する。具体的に、PWM3は、出力信号Vs2が立上り出力信号Vs1が立下がる位置での各端子への入力電圧量の逆転によって立上り、出力信号Vs2が立下り出力信号Vs1が立上がる位置（スロープの交点）での各端子への入力電圧量の逆転によって立下る。
【００４８】
このように生成されたPWM3は、PWM1およびPWM2と立上りが同期し、かつ、立下りが周波数で定まる最小パルス幅以下で遅延したパルスとすることができる。すなわち、本実施形態に係るPWM波形生成装置１によれば、基準クロックから定まる分解能よりも高い分解能のDuty比で、PWM3のパルス幅を変調させることが可能である。
【００４９】
以下、PWM3の立下りの遅延量について説明する。ここでは、出力信号Vs1よりも出力信号Vs2の方がスロープの傾きが大きい（スロープ時間が長い）ため、出力信号Vs1の立下り位置を一定として、出力信号Vs2の立上り位置を変化させることで、遅延量を変化させる場合について説明する。
【００５０】
図９は、出力信号Vs1に対して、出力信号Vs2のDutyを変化させた場合の遅延および分解能を説明するための説明図である。
【００５１】
本発明に係るPWM波形生成装置１において、基準クロックが１０MHz、出力信号Vs1の立下りスロープ時間が0.1usec、出力信号Vs2の立上りスロープ時間が0.2usecとして設定したとする。
【００５２】
そこで、スロープ回路１１０Ａへと入力されるPWM2のDuty（すなわち、比較値M２）を変化させ、PWM2の立下り位置を最小パルス幅である0.１usec遅延させると、スロープ回路１１０Ａから出力される出力信号Vs2の立上り位置も、最小パルス幅である0.１usec（図９に示すＡからＢ）遅延する。
【００５３】
すると、出力信号Vs1および出力信号Vs2の交点は、最小パルス幅である0.1usecの1／3（図９に示すＡ’からＢ’）だけ遅延する。すなわち、出力信号Vs2の遅延量0.1usecから、PWM3では0.1／3usecの遅延量が得られる。
【００５４】
従って、本例のように、一方のスロープ時間を最小パルス幅、他方のスロープ時間を最小パルス幅の二倍とする構成では、基準クロックは一定のままで、３倍相当（３０MHz）の分解能を実現することが可能である。なお、ここでは、PWM2のDutyを変化させて遅延量を調節したが、もちろん、PWM1のDutyを変化させることで、遅延量を調節することもできる。
【００５５】
また、このような分解能は、次のようにして調節することができる。
【００５６】
例えば、出力信号Vs1の立下りスロープの傾きを一定とすると、出力信号Vs2の立上りスロープの傾きが大きければ大きいほど、最小パルス幅で立上がり位置を変化させた場合の出力信号Vs2の立上りスロープが出力信号Vs1の立下りスロープと多くの点で交差するため、より高分解能なPWM3の出力が可能となる。
【００５７】
例えば、図１０に示す例の場合、PWM2のアクティブ時間を最小パルス幅で移動させると、最小パルス幅中の４ヶ所で両スロープを交差させることができる。従って、本例では、最小パルス幅に対して５倍の分解能を実現可能である。
【００５８】
もちろん、立上りスロープおよび立下りスロープが交差する位置にあるならば、出力信号Vs2の立上りスロープの傾きを一定として、出力信号Vs1の立下りスロープの傾きを可変とすることで、分解能を調節してもよい。
【００５９】
なお、出力信号Vs2のスロープの傾きは、オペアンプOP1へ印加される参照信号Vref1および抵抗R1で、出力信号Vs1のスロープの傾きは、参照信号Vref2および抵抗R2によって、調整することができる。
【００６０】
また、Nビットカウンタ１０３の値のみを基準として信号が生成されるため、Duty設定とPWM波形の出力タイミングが同期しており、出力変動に対してリニアな設定が可能である。
【００６１】
以上、本発明の一実施形態について説明した。
【００６２】
上記実施形態によれば、２つのPWM信号に立下りスロープおよび立上りスロープを持たせ、その比較信号を得ることにより、簡単な回路を追加するだけで周波数を落とすことなく、より高分解能なPWM信号出力を得ることが可能である。従って、高速なプロセッサやロジックLSI、外部回路等をしようすることなく、消費電力やコストを抑えることが可能である。
【００６３】
また、最終的に出力されるPWM信号は、上記２つの信号のスロープの傾きで分解能を、立上り（および立下り）位置で遅延量を調整することができる。
【図面の簡単な説明】
【００６４】
【図１】一般的なPWM回路２００の構成を示すブロック図
【図２】PWM回路２００により出力されるPWM信号の説明図。
【図３】本発明に係るPWM波形生成装置１の構成を示すブロック図
【図４】PWM波形生成装置１に含まれるPWM回路１００の構成を示すブロック図。
【図５】PWM回路１００により生成される出力信号であるPWM1およびPWM2の説明図。
【図６】スロープ回路１１０Ａおよびスロープ回路１１０Ｂの構成を示す回路図。
【図７】スロープ回路１１０Ａおよびスロープ回路１１０Ｂからの出力信号を示す説明図。
【図８】PWM波形生成装置１により得られる出力信号PWM3の説明図。
【図９】Vs1に対して、Vs2のDutyを変化させた場合の遅延および分解能を説明するための説明図。
【図１０】Vs1に対して、Vs2のDutyを変化させた場合の遅延および分解能を説明するための説明図。
【符号の説明】
【００６５】
１：PWM波形生成装置、１００・２００：ＰＷＭ回路、１０２・２０２：ＣＰＵ、１０３・２０３：Nビットカウンタ、１０４Ａ・１０４Ｂ・１０４Ｃ・２０４Ａ・２０４Ｂ：コンペアレジスタ、１０５・２０５：出力回路、１１０Ａ・１１０Ｂ：スロープ回路、１２０：コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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