(57)【要約】      （修正有）【課題】ＳＲＡＭ等のメモリセルを構成するトランジスタの不良を大幅に低減するトランジスタの設計方法を提供する。【解決手段】半導体ウエハのＴＥＧに形成された測定用トランジスタを用いて定ストレス時間でのＮＢＴＩ劣化量ばらつきを評価し、ｍｅｄｉａｎ（中央値）値を取得する（Ｓ１０１）。測定用トランジスタは、ＴＥＧに形成された４０個程度のＴＥＧトランジスタが並列接続された構成からなる。そして、ＮＢＴＩ劣化量ｍｅｄｉａｎ値評価をストレス電圧を変えて行い（Ｓ１０２）、定ストレス時間におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値の加速性から実使用電圧におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値（ΔＶｔｈｃ）を取得する（Ｓ１０３）。続いて、ＮＢＴＩ劣化量の時間変化の傾きｎを用いて、１０年後のＮＢＴＩ劣化量を予測し（Ｓ１０４）、そのＮＢＴＩ劣化量を考慮して、ＳＲＡＭなどにおけるＲｅａｄ  Ｖｔｈ  Ｃｕｒｖｅを設計する（Ｓ１０５）。【選択図】図２
2010016201.tif 000002
【特許請求の範囲】
【請求項１】
ＮＢＴＩを考慮したトランジスタ設計を行うステップを有した半導体集積回路装置の設計方法であって、
前記トランジスタの設計を行うステップは、
測定用トランジスタを用いてＮＢＴＩ劣化量のストレス時間依存性を測定するステップを有し、
前記測定用トランジスタは、
半導体ウエハのＴＥＧに形成された少なくとも１０個のＴＥＧトランジスタを並列接続した構成よりなることを特徴とする半導体集積回路装置の設計方法。
【請求項２】
請求項１記載の半導体集積回路装置の設計方法において、
前記トランジスタの設計を行うステップは、
前記ストレス時間依存性を測定するステップで測定されたＮＢＴＩ劣化量の中央値の加速性から実使用電圧におけるＮＢＴＩ劣化量の中央値を求めるステップと、
前記ＮＢＴＩ劣化量の中央値と前記ＮＢＴＩ劣化量の経時変化とを用いて、任意の期間後の実使用電界でのＮＢＴＩ劣化量を予測するステップとを有したことを特徴とする半導体集積回路装置の設計方法。
【請求項３】
請求項２記載の半導体集積回路装置の設計方法において、
前記トランジスタの設計を行うステップは、
前記ＮＢＴＩ劣化量を予測するステップで求められたＮＢＴＩ劣化量を考慮してトランジスタのしきい値電圧特性を設計するステップを有すること特徴とする半導体集積回路装置の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の設計方法において、
前記トランジスタは、
半導体メモリに用いられるメモリセルを構成するトランジスタであることを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの設計技術に関し、特に、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）を考慮したトランジスタ設計に有効な技術に関する。
【背景技術】
【０００２】
近年、プロセス世代の進展と共に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリにおいては、電源電圧（ＶＣＣ）としきい値電圧との差が小さくなっており、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）の確保が厳しくなっている。
【０００３】
また、ＳＲＡＭなどに用いられるＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、スタンバイ状態でもゲート（Ｖｇｓ）に負電圧が印加されると、該トランジスタのしきい値電圧の絶対値が次第に大きくなっていく、いわゆるＮＢＴＩでしきい値シフトが起こるために、該ＮＢＴＩを考慮したＳＲＡＭ設計が重要となっている。ＮＢＴＩとは、トランジスタのゲート電極に対して基板の電位が負の状態でチップの温度が高まると、Ｐ型トランジスタのしきい値電圧の絶対値が次第に大きくなっていく現象である。
【０００４】
この種のＮＢＴＩがＳＲＡＭのＳＮＭ（ＶＣＣｍｉｎ変動）に与える影響に関しては、たとえば、ＰチャネルＭＯＳトランジスタをＮＢＴＩ劣化させた後にＳＲＡＭのＳＮＭ低下によるＶＣＣｍｉｎ変動を評価したものが知られている（非特許文献１〜３）。
【非特許文献１】ＩＥＤＭ  ２００６  ”ＳＲＡＭ  Ｃｅｌｌ  Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ  ａｎｄ  Ｖｍｉｎ  Ｓｅｎｓｉｔｉｖｅｔｙ  ｔｏ  Ｄｅｇｒａｄａｔｉｏｎ”，Ａ．Ｔ．Ｋｒｉｓｈｎａｎ，ｅｔ  ａｌ．
【非特許文献２】ＩＥＤＭ  ２００６  ”Ｐｒｅｄｉｃｔｉｏｎ  ａｎｄ  Ｃｏｎｔｒｏｌ  ｏｆ  ＮＢＴＩ−Ｉｎｄｕｃｅｄ  Ｖｃｃｍｉｎ  Ｄｒｉｆｔ”，Ｊ．Ｃ．Ｌｉｎｓ，ｅｔ  ａｌ．
【非特許文献３】ＩＲＰＳ  ２００６”Ｉｍｐａｃｔ  ｏｆ  ＮＢＴＩ  Ｉｎｄｕｃｅｄ  Ｓｔａｔｉｓｔｉｃａｌ  Ｖａｒｉａｔｉｏｎ  ｔｏ  ＳＲＡＭ  Ｃｅｌｌ  Ｓｔａｂｉｌｉｔｙ”，Ｇｕｉｓｅｐｐｅ  Ｌａ  Ｒｏｓａ，ｅｔ  ａｌ．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記のようなＳＲＡＭなどトランジスタにおけるＶＣＣｍｉｎ変動の評価技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
ＮＢＴＩは、ゲート電圧をＯＦＦすると、短時間（たとえば、ｍｓ程度）で劣化が回復することが知られている。通常の半導体集積回路装置などのロジック回路のインバータなどに使用されるＭＯＳトランジスタはゲートがＯＮ／ＯＦＦすることで、ＮＢＴＩ劣化の回復が期待できる。
【０００７】
しかし、ＳＲＡＭに用いられるトランジスタは、メモリ保持状態（いわゆる、スタンバイ状態）で製品寿命期間（〜１０年）、ゲート電圧がＯＮ状態の場合が想定されるため、回復効果が期待できない。
【０００８】
通常、ＳＲＡＭのＶＣＣｍｉｎを測定するために、測定の都合上ストレスをＯＦＦした後、ＶＣＣｍｉｎ測定までにかなりの時間（たとえば、１０ｓ〜１００ｓ程度）を要している。
【０００９】
よって、ＮＢＴＩ劣化が回復した後のＶＣＣｍｉｎを測定することになり、本来のＮＢＴＩ劣化が捕らえられていないという問題がある。
【００１０】
回復なしのＮＢＴＩ劣化測定（回復レス測定）のためには、測定用ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）に形成されたＰチャネルＭＯＳトランジスタ単体で、ＮＢＴＩを測定する必要があるが、トランジスタ単体ではゲート面積が小さいためにＲＴＮ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｍ  Ｎｏｉｓｅ）などの影響によって測定電流の振動が激しく、ストレス印加時の測定電流の劣化から、しきい値電圧シフトを換算する回復レス測定（Ｏｎ−Ｔｈｅ−Ｆｌｙ測定）はノイズが大きく困難であるという問題がある。
【００１１】
本発明の目的は、トランジスタの実使用電圧での製品寿命におけるＮＢＴＩ劣化量を予測し、メモリセルを構成するトランジスタの不良を大幅に低減することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、ＮＢＴＩを考慮したトランジスタ設計を行うステップを有した半導体集積回路装置の設計方法であって、該トランジスタの設計を行うステップは、測定用トランジスタを用いてＮＢＴＩ劣化量のストレス時間依存性を測定するステップを有し、該測定用トランジスタは、半導体ウエハのＴＥＧに形成された少なくとも１０個のＴＥＧトランジスタを並列接続した構成よりなるものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
【００１６】
本発明は、前記トランジスタの設計を行うステップが、ストレス時間依存性を測定するステップで測定されたＮＢＴＩ劣化量の中央値の加速性から実使用電圧におけるＮＢＴＩ劣化量の中央値を求めるステップと、ＮＢＴＩ劣化量の中央値とＮＢＴＩ劣化量の経時変化とを用いて、任意の期間後の実使用電界でのＮＢＴＩ劣化量を予測するステップとを有するものである。
【００１７】
また、本発明は、前記トランジスタの設計を行うステップが、ＮＢＴＩ劣化量を予測するステップで求められたＮＢＴＩ劣化量を考慮してトランジスタのしきい値電圧特性を設計するステップを有するものである。
【００１８】
さらに、本発明は、前記トランジスタが、半導体メモリに用いられるメモリセルを構成するトランジスタよりなるものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
（１）半導体集積回路装置に用いられるトランジスタの不良を大幅に低減することができる。
【００２１】
（２）また、上記（１）により、半導体集積回路装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図１は、本発明の実施の形態による電子システムの構成例を示すブロック図、図２は、本発明の実施の形態によるトランジスタのＮＢＴＩ評価の処理手順の一例を示すフローチャート、図３は、測定されるＴＥＧに形成されたトランジスタの構成例を示す説明図、図４は、ＮＢＴＩによるしきい値電圧シフトの劣化ばらつきの比較例を示した説明図、図５は、ＮＢＴＩストレスによるしきい値電圧シフトの経時変化比較を示した説明図、図６は、ＮＢＴＩ劣化量を予測する工程の説明図、図７は、図６に続く説明図、図８は、図７に続く説明図、図９は、ＮＢＴＩ劣化量を考慮したトランジスタのしきい値電圧の設計例を示す説明図である。
【００２４】
本実施の形態において、半導体集積回路装置の設計方法は、ＴＥＧに設けられたトランジスタを用いてストレス印加時の測定電流の劣化からしきい値電圧シフトを換算する回復レス測定を用いることで、製品寿命（たとえば、１０年程度）におけるＳＲＡＭなどの半導体メモリのＮＢＴＩ劣化量（５０％劣化量）を予測するものであり、これらは、パーソナルコンピュータやワークステーションなどに例示されるコンピュータシステムからなる電子システム１によって処理される。
【００２５】
電子システム１は、図１に示すように、入力部２、中央制御装置３、ならびに出力部４から構成されている。入力部２は、種々のデータを入力することができるキーボードなどであり、該入力部２には、中央制御装置３が接続されている。
【００２６】
出力部４は、たとえば、ディスプレイやプリンタなどからなり、入力部２から入力したデータや中央制御装置３が演算した結果などを表示したり、プリント出力などを行う。
【００２７】
中央制御装置３には、制御部、格納部、プログラム格納部、および演算部などが備えられている。制御部は、中央制御装置３におけるすべての制御を司る。格納部は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などからなり、入力部２から入力されたデータ、および演算部による演算結果のデータなどを格納する。
【００２８】
プログラム格納部は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、あるいはハードディスク装置などの記憶装置からなり、電子システムによって内部処理されるトランジスタのＮＢＴＩ劣化量を予測するプログラムが格納されている。演算部は、プログラム格納部に格納されたプログラムに基づいて、格納部に格納された様々なデータを用いて、劣化量を予測する演算を行う。
【００２９】
図２は、トランジスタのＮＢＴＩ評価の処理手順の一例を示すフローチャートである。ここで、図２におけるフローチャートは、回復なしのＮＢＴＩ劣化測定時に用いるものであるが、通常の回復ありＮＢＴＩ劣化測定時に適用することも可能である。
【００３０】
まず、半導体ウエハのＴＥＧに形成された測定用トランジスタＴｓを用いて定ストレス時間でのＮＢＴＩ劣化量ばらつきを評価し、ｍｅｄｉａｎ（中央値）値を取得する（ステップＳ１０１）。
【００３１】
このステップＳ１０１の処理では、図３に示すように、測定用トランジスタＴｓを用いて計測を行う。この測定用トランジスタＴｓは、ＴＥＧに形成された４０個程度のＴＥＧトランジスタＴｔが並列にそれぞれ接続された構成からなる。ＴＥＧトランジスタＴｔは、たとえば、ＰチャネルＭＯＳからなる。
【００３２】
ここでは、４０個のＴＥＧトランジスタＴｔを並列接続して測定用トランジスタＴｓとしたが、該測定用トランジスタＴｓは、１０個以上のＴＥＧトランジスタＴｔを並列接続した構成であればよい。
【００３３】
また、図４に示すように、ＴＥＧに形成された１つのトランジスタであっても、図３の４０個並列接続された測定用トランジスタＴｓであっても、ＮＢＴＩ劣化量の５０％値は同等である。
【００３４】
４０個並列接続されたトランジスタを用いることによって、図５に示すように、１つのトランジスタの場合と比較して、しきい値電圧シフト（ΔＶｔｈ）のノイズを大幅に低減することになり、回復レス測定が可能となる。
【００３５】
また、測定は、たとえば、半導体パラメータアナライザーやテスターなどを用い、’初期測定→ストレス印加→劣化量測定→ストレス印加→劣化量測定→ストレス印加 →劣化量測定→〜’の測定を行い、劣化量のストレス時間依存性を測定し、データ処理は、電子システム１を用いて行う。
【００３６】
そして、ステップＳ１０１の処理におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値評価をストレス電圧を変えて（たとえば、３ストレス電圧以上）行う（ステップＳ１０２）。
【００３７】
続いて、ステップＳ１０２の処理における定ストレス時間におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値の加速性から実使用電圧におけるＮＢＴＩ劣化量ｍｅｄｉａｎ値（ΔＶｔｈｃ）を取得する（ステップＳ１０３）。
【００３８】
続いて、ＮＢＴＩ劣化量の時間変化の傾きｎ（ΔＶｔｈ〜ｔｉｍｅn ）を用いて、１０年後のＮＢＴＩ劣化量（ΔＶｔｈ−１０ｐ）を予測し、（ステップＳ１０４）、このステップＳ１０４の処理で予測したＮＢＴＩ劣化量（ΔＶｔｈ−１０ｐ）を考慮して、ＳＲＡＭなどにおける読み出ししきい値電圧カーブ（Ｒｅａｄ  Ｖｔｈ  Ｃｕｒｖｅ）を設計する（ステップＳ１０５）。
【００３９】
次に、ＮＢＴＩ劣化量（ΔＶｔｈ−１０ｐ）を予測する技術について説明する。
【００４０】
まず、図６に示すように、各ストレスでの一定時間におけるＮＢＴＩ劣化量のｍｅｄｉａｎ（５０％）値を測定し、図７に示す５０％劣化量のストレス電界依存性から実使用電界条件でのＮＢＴＩ劣化量（ΔＶｔｈｃ）を求める。
【００４１】
ＮＢＴＩ劣化量の経時変化ｎ（ΔＶｔｈ〜ｔｉｍｅn ）はストレス時間によらず一定であることから  図８に示すように、ΔＶｔｈｃとｎとを用いて、１０年後の実使用電界でのＮＢＴＩ劣化量（ΔＶｔｈ−１０ｐ）の予測が可能となる。
【００４２】
上述したΔＶｔｈ−１０ｐを用いて、ＳＲＡＭなどのＲｅａｄ  Ｖｔｈ  Ｃｕｒｖｅを設計することで、ＮＢＴＩでＳＲＡＭ  Ｌｏａｄ  トランジスタのしきい値電圧Ｖｔｈがシフト（ΔＶｔｈ−１０ｐ）した場合も、図９に示すように、ＳＲＡＭ  ｗｉｎｄｏｗがＲｅａｄ  Ｖｔｈ  ｃｕｒｖｅ以下に収まり、不良の半導体チップの発生防止を可能にすることができる。
【００４３】
それにより、本実施の形態によれば、４０個の並列接続されたトランジスタを用いることによってゲートの面積を増加させることによってトランジスタを構成するゲート酸化膜に存在する欠陥に、１個の電子が捕獲、放出される現象であるランダム・テレグラフ・シグナル（ＲＴＳ）を抑制し、回復レス測定（Ｏｎ−Ｔｈｅ−Ｆｌｙ測定）を可能にすることができる。
【００４４】
また、回復レス測定では、ＮＢＴＩによる劣化（しきい値電圧シフト：ΔＶｔｈ）の経時変化の傾きｎ（ΔＶｔｈ〜ｔｉｍｅn ）がストレス時間によらず一定となるので、一定時間劣化量のストレス電圧依存性を評価することで、実使用電圧の劣化量を予測し、その予測値とｎを用いて実使用電圧での製品寿命における回復レスＮＢＴＩ劣化量を予測することを可能とすることができる。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４６】
本発明は、ＳＲＡＭなどの半導体メモリに用いられるメモリセル用のトランジスタの設計技術に適している。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態による電子システムの構成例を示すブロック図である。
【図２】本発明の実施の形態によるトランジスタのＮＢＴＩ評価の処理手順の一例を示すフローチャートである。
【図３】測定されるＴＥＧに形成されたトランジスタの構成例を示す説明図である。
【図４】ＮＢＴＩによるしきい値電圧シフトの劣化ばらつきの比較例を示した説明図である。
【図５】ＮＢＴＩストレスによるしきい値電圧シフトの経時変化比較を示した説明図である。
【図６】ＮＢＴＩ劣化量を予測する工程の説明図である。
【図７】図６に続く説明図である。
【図８】図７に続く説明図である。
【図９】ＮＢＴＩ劣化量を考慮したトランジスタのしきい値電圧の設計例を示す説明図である。
【符号の説明】
【００４８】
１  電子システム
２  入力部
３  中央制御装置
４  出力部
【図１】
2010016201.tif 000003
【図２】
2010016201.tif 000004
【図３】
2010016201.tif 000005
【図４】
2010016201.tif 000006
【図５】
2010016201.tif 000007
【図６】
2010016201.tif 000008
【図７】
2010016201.tif 000009
【図８】
2010016201.tif 000010
【図９】
2010016201.tif 000011