(57)【要約】【課題】素子形成部のみ薄化し周辺部は初期の半導体基板の厚みを残した半導体ウエハの製造工程においては、最終工程で厚い周辺部が残るため、素子形成部の半導体チップを分割する従来のダイシング装置を用いることができない。この対策として、厚い周辺部を研削により除去することが考えられるが、厚い周辺部の裏面に金属層が形成されると、研削時に素子形成部の金属層が剥がれたり、砥石が劣化するなどの問題があった。【解決手段】初期の厚み（第１の厚み）を有する半導体基板の、素子形成部のみを第２の厚みまで薄化し、周辺部を遮蔽板で覆い、素子形成部の裏面に金属層を形成する。その後、第１の厚みを残した初期周辺部を裏面側から第３の厚みになるまで研削し、素子形成部との段差が少ない周辺部を形成する。初期周辺部には金属層が形成されず、シリコン基板を研削できる。これにより、砥石の劣化等を防止できる。また従来のダイシング装置で素子形成部と周辺部を切り離すことができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一主面に複数の半導体チップが配列する素子形成部と、該素子形成部の外周を囲み該素子形成部より厚い周辺部とを有する半導体ウエハの、前記一主面と対向する他の主面に金属層をパターンニングするための遮蔽板であって、
前記金属層を除去する薬剤に対する耐性を有する金属により構成され、前記素子形成部に対応した開口部を備えて前記周辺部上を覆う形状を有することを特徴とする遮蔽板。
【請求項２】
前記金属層を形成する際の前記半導体ウエハの治具を兼ねることを特徴とする請求項１に記載の遮蔽板。
【請求項３】
第１主面および該第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、前記第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程と、
前記素子形成部を前記第２主面側から第２の厚みまで研削すると共に前記素子形成部の外周に前記第１の厚みを維持する初期周辺部を残存させる工程と、
前記初期周辺部の前記第２主面を遮蔽板で覆い、研削後の第２主面に金属層を形成する工程と、
前記初期周辺部を前記第２主面側から前記金属層表面に達しない第３の厚みになるまで研削し、前記第１主面と対向し前記半導体基板が露出する第３主面を有し、前記素子形成部の外側を囲む周辺部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遮蔽板およびそれを用いた半導体装置の製造方法に係り、特に薄化した半導体ウエハの金属層を形成する際に用いる遮蔽板及びそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在の半導体装置では、例えば携帯端末器の小型化、薄型化に伴い、小型化、薄型化のニーズが高まっている。また特に、高耐圧用途の半導体装置（例えばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）など）では、特性面からも半導体装置の薄型化が望ましい。例えば、インバータに用いられるＩＧＢＴなどでは、スイッチング速度とコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とはトレードオフの関係にあるものの、ドリフト層を薄化することで、いずれの特性も改善することができる。このため、素子領域を形成した後、バックグラインド（研削）により半導体ウエハを薄化し、ドリフト層の薄化を実現している。
【０００３】
具体的には、半導体基板の一主面の素子形成部にＩＧＢＴを形成し、対向する他の主面側から半導体ウエハ全体をバックグラインドして半導体ウエハの厚み（仕上げ厚み）を例えば９０μｍ程度まで薄化している。
【０００４】
しかし、半導体ウエハの薄化に伴い、搬送時の割れや、反りなどの不良も多くなり、取り扱いが困難となる問題がある。
【０００５】
そこで、半導体ウエハのバックグラインドの際、ウエハ裏面の周辺部を研削せず残して、内側の素子形成部の裏面のみを研削し、薄化させる技術が開発されている。周辺部を研削せずに残すことで、ウエハの搬送リスク低減や反りの低減などを実現できる（例えば特許文献１参照）。
【０００６】
図１２は、上記の薄化技術を採用した、半導体装置の製造方法の一例を示す図である。ここでは、素子形成部にＩＧＢＴが形成される場合を例に説明する。
【０００７】
図１２（Ａ）を参照して、ｎ型半導体基板１０１の第１主面Ｓｆ１の素子形成部Ｅ’に、複数のＩＧＢＴの半導体チップ１２０を形成する。すなわち、図示は省略するが、第１主面Ｓｆ１にｐ型チャネル層を形成し、ｐ型チャネル層を貫通するトレンチを形成した後、トレンチ内を絶縁膜で被覆した後、ゲート電極を埋め込む。トレンチに隣接したチャネル層表面にｎ型エミッタ領域を形成し、ゲート電極上に層間絶縁膜を形成してｎ型エミッタ領域にコンタクトするエミッタ電極を形成する。
【０００８】
図１２（Ｂ）を参照して、素子形成部Ｅ’の裏面（第２主面Ｓｆ２）のみを所望の仕上げ厚み（例えば９０μｍ）まで研削すると共に、周辺部Ｐ’を半導体基板の初期厚み（例えば６２５μｍ）を維持して残存させる。
【０００９】
図１２（Ｃ）を参照して、素子形成部の裏面（研削面）に、ｐ型不純物をイオン注入する。アニール処理をしてｐ型半導体層１１０を形成した後、半導体基板１０１の裏面（第２主面Ｓｆ２側）全面に、裏面金属層１１５を蒸着などにより形成する。
【００１０】
素子形成部Ｅ’の裏面金属層１１５は、コレクタ電極となる。これにより、ＩＧＢＴの半導体チップ１２０が配列する素子形成部Ｅ’と、その周囲で半導体チップ１２０が配置されない周辺部Ｐ’を有する半導体ウエハＷ’が形成される。
【特許文献１】特開２００３−３３２２７１号公報（第２２ページ、第３２図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の如く、半導体ウエハＷ’の裏面を研削することにより、素子形成部Ｅ’とそれより厚い周辺部Ｐ’を形成した場合、素子形成部Ｅ’より小さいステージ上に半導体ウエハＷ’を搭載し、ダイシングを行う必要がある（特許文献１参照）。
【００１２】
従って、素子形成部Ｅ’に形成された半導体チップを個々に分割するために、従来の（段差の少ない半導体ウエハをダイシングする一般的な）ダイシング装置の改造が必要となる。
【００１３】
また、ダイシングテープを貼る際にも、周辺部Ｐ’と素子形成部Ｅ’との段差が大きい場合は、段差の部分における密着性を高めた専用の装置あるいは従来装置の改造等が必要となる。
【００１４】
従って、このような半導体ウエハを量産するには設備投資が増加する問題があった。
【００１５】
そこで、素子形成部Ｅ’の裏面を砥石で研削し薄化する装置を用いて、厚い周辺部Ｐ’を削り取ることが考えられる。具体的には厚い周辺部Ｐ’を、素子形成部Ｅ’とほぼ同等の厚みまで研削して除去することで、従来の装置、すなわち全面に渡り略均一な厚みの半導体ウエハを個々のチップにダイシングするための装置を利用できる。従って、新たにダイシング装置や、ダイシングシートを貼る装置を導入することなく、あるいは、従来装置の改良などが不要となり、設備投資の増加を回避できる。
【００１６】
ところが、図１２（Ｃ）の如く、全面に金属層１１５が形成された場合には、この周辺部Ｐ’を砥石で削り取る際に、周辺部Ｐ’上の金属層１１５も研削しなければならず、この研削により素子形成部Ｅ’においても金属層１１５とシリコン界面部分から金属層１１５が剥がれ易くなってしまう。また、砥石の寿命が短くなる問題も生じる。
【課題を解決するための手段】
【００１７】
本発明は上述した問題点に鑑みてなされたものであり、第１に、一主面に複数の半導体チップが配列する素子形成部と、該素子形成部の外周を囲み該素子形成部より厚い周辺部とを有する半導体ウエハの、前記一主面と対向する他の主面に金属層をパターンニングするための遮蔽板であって、前記金属層を除去する薬剤に対する耐性を有する金属により構成され、前記素子形成部に対応した開口部を備えて前記周辺部上を覆う形状を有する遮蔽板を採用することにより解決するものである。
【００１８】
第２に、第１主面および該第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、前記第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程と、前記素子形成部を前記第２主面側から第２の厚みまで研削すると共に前記素子形成部の外周に前記第１の厚みを維持する初期周辺部を残存させる工程と、前記初期周辺部の前記第２主面を遮蔽板で覆い、研削後の第２主面に金属層を形成する工程と、前記初期周辺部を前記第２主面側から前記金属層表面に達しない第３の厚みになるまで研削し、前記第１主面と対向し前記半導体基板が露出する第３主面を有し、前記素子形成部の外側を囲む周辺部を形成する工程と、を具備することを特徴とすることにより解決するものである。
【発明の効果】
【００１９】
本発明によれば、第１に、半導体ウエハの割れや反りを防止するため周辺部の厚みを素子形成部より厚く形成する製造方法を適用する半導体ウエハにおいて、当該製造方法の最終工程までに必要となる設備投資の増加を抑えつつ、素子形成部の裏面に形成する金属層の剥がれや、半導体ウエハを研削する砥石の劣化を防止できる。
【００２０】
具体的には、半導体ウエハの裏面（第２主面）に、例えば裏面電極となる金属層を形成する際に、周辺部（初期の厚みの周辺部）の上を覆う遮蔽板を用いて、初期の周辺部表面に金属層が形成されることを防止する。その後、半導体ウエハの第２主面に対して水平方向に初期周辺部を研削して、素子形成部と略同等の厚みの周辺部を形成する。遮蔽板により初期の周辺部の表面には金属層が形成されず、シリコン基板が露出するため、初期の周辺部を研削した場合でも素子形成部裏面の金属層の剥がれや、砥石の劣化を防止できる。
【００２１】
更に、研削後の周辺部と素子形成部が略同等の厚みとなるので、ダイシングのための新たな装置の導入や従来の装置の改造が不要となる。
【発明を実施するための最良の形態】
【００２２】
図１から図１０を参照して本発明の実施の形態を説明する。尚、本実施形態の半導体ウエハとしては素子形成部にノンパンチスルー型のＩＧＢＴの半導体チップが形成される場合を例に示す。
【００２３】
図１は、本発明の第１の実施形態の遮蔽板５０を示す図であり、図１（Ａ）が半導体ウエハ１Ｗ上に遮蔽板５０を配置した場合の断面図であり、図１（Ｂ）が遮蔽板５０側からみた上面図である。図１（Ａ）は図１（Ｂ）のａ−ａ線断面図である。
【００２４】
まず半導体ウエハ１Ｗについて説明する。半導体ウエハ１Ｗは、複数の半導体チップ２０が配列する素子形成部Ｅと、素子形成部Ｅの外周を囲み素子形成部Ｅより厚い周辺部とを有する。半導体ウエハ１Ｗは、第１主面Ｓ１と第２主面Ｓ２からなる第１の厚み（初期厚み）Ｄ１を有する半導体基板の、素子形成部Ｅの第２主面Ｓ２側を所望の厚みまで研削されてなる。すなわち、素子形成部Ｅより厚い周辺部は、半導体基板の初期厚みを有する。以下、半導体基板の初期厚みの周辺部を初期周辺部ＩＰと称する。素子形成部Ｅは、第１主面Ｓ１とこれに対向する研削後の第２主面Ｓ２’からなり、第２の厚みＤ２を有する。初期周辺部ＩＰは、第１主面Ｓ１とこれに対向する第２主面Ｓ２からなる。
【００２５】
素子形成部Ｅの裏面（研削後の第２主面Ｓ２’）には、例えば裏面電極層となる金属層（ここでは不図示）が形成される。
【００２６】
遮蔽板５０は、中央部分に開口部５１が設けられたリング形状を有する。遮蔽板５０は、素子形成部Ｅの裏面に金属層を形成する際に用いられる。すなわち、開口部５１は素子形成部Ｅに対応して（素子形成部Ｅが露出するように）設けられ、リング形状の部分が、半導体ウエハ１Ｗの初期周辺部ＩＰの第２主面上を覆うパターンを有する。
【００２７】
より詳細には、遮蔽板５０は初期周辺部ＩＰの第２主面と重畳するパターンであるが、その外周は、半導体ウエハ１Ｗより大きくてもよい。一例として遮蔽板５０の幅（リング形状の幅）Ｗ１および初期周辺部ＩＰの第２主面Ｓ２の幅Ｗ２は、それぞれ１０ｍｍ、３ｍｍ程度である。また遮蔽板５０の厚みは、例えば１ｍｍである。遮蔽板５０は、金属層１５を除去する薬剤に対する耐性を有する金属により構成される。後に詳述するが、遮蔽板５０上には、素子形成部Ｅの裏面に設けられる金属層と同じ金属層が付着するため、これをプロセスの終了後に当該薬剤にて除去する必要があるからである。遮蔽板５０は、例えば、ＳＵＳ（ステンレス）等の金属により構成される。
【００２８】
この遮蔽板５０の使用方法については、後述する。
【００２９】
図２は、遮蔽板５０の第２の実施形態を説明する図である。
【００３０】
図２は、蒸着装置内の半導体ウエハ１Ｗおよび遮蔽板５０を示す図であり、図２（Ａ）が断面図であり図２（Ｂ）が遮蔽板５０側から見た上面図の一例である。尚図２（Ａ）は図２（Ｂ）のｂ−ｂ線断面である。
【００３１】
遮蔽板５０は、蒸着装置のステージ（例えばＥＢ（Electron  Beam：電子線）蒸着装置のプラネタリ）５３上で半導体ウエハ１Ｗを支持する治具５２と一体となっていてもよい。
【００３２】
具体的には例えば、ステージ５３に装着されたクランプ５２の上部を、半導体ウエハ１の初期周辺部ＩＰの第２主面Ｓ２と重畳する形状の遮蔽板５０としたものである。クランプ５２は蒸着装置内で半導体ウエハ１Ｗを固定、支持すると共に初期周辺部ＩＰの第２主面Ｓ２を遮蔽する。
【００３３】
以下、図３から図８を参照して、上記の遮蔽板５０を用いた半導体装置の製造方法について説明する。
【００３４】
本発明の半導体装置の製造方法は、第１主面および該第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、前記第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程と、前記素子形成部を前記第２主面側から第２の厚みまで研削すると共に前記素子形成部の外周に前記第１の厚みを維持する初期周辺部を残存させる工程と、前記初期周辺部の前記第２主面を遮蔽板で覆い、研削後の第２主面に金属層を形成する工程と、前記初期周辺部を前記第２主面側から前記金属層表面に達しない第３の厚みになるまで研削し、前記第１主面と対向し前記半導体基板が露出する第３主面を有し、前記素子形成部の外側を囲む周辺部を形成する工程と、により構成される。
【００３５】
図３は、本実施形態の製造工程を示すフロー図であり、図４から図１１は、各製造工程における半導体ウエハの概略図である。
【００３６】
まず、第１の実施形態について説明する。
【００３７】
第１工程（ステップＳ１、図４および図５）：第１主面および第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程。
【００３８】
図４は半導体基板１を示す図であり、図４（Ａ）が断面図であり図４（Ｂ）が第１主面Ｓ１側の平面図である。尚図４（Ａ）は図４（Ｂ）のｃ−ｃ線断面である。尚、以降の図は説明の便宜上概略を示したものであり、例えば素子形成部Ｅと初期周辺部ＩＰの面積比や、半導体基板の厚みと面積の比率などは実際の半導体基板（半導体ウエハ）とは異なっている。また、素子形成部のＩＧＢＴの構成は図５に示し、それ以外での詳細な図示は省略する。
【００３９】
図４（Ａ）を参照して、第１主面Ｓ１およびそれに対向する第２主面Ｓ２を有する半導体基板１（半導体ウエハ１Ｗ）を準備する。半導体基板１は、例えばｎ−型ＦＺ（浮遊帯溶融）結晶基板であり、第１の厚みＤ１（例えば５００μｍ〜６２５μｍ）を有する。
【００４０】
半導体基板１の第１主面Ｓ１側および第２主面Ｓ２側にはそれぞれ、端部からの割れを防止するための面取り部Ｔ１、Ｔ２、Ｔ３、Ｔ４が設けられる。
【００４１】
図４（Ｂ）を参照して、半導体基板１は、素子形成部Ｅと、素子形成部Ｅの外側を囲む初期周辺部ＩＰを有する。素子形成部Ｅには、後の工程において、一点鎖線で示したように複数のＩＧＢＴの半導体チップが配列する。
【００４２】
図５は、ＩＧＢＴの半導体チップ２０を説明するための図であり、図５（Ａ）がチップ２０部分の断面図であり図５（Ｂ）がチップ２０が形成された後の第１主面Ｓ１側の半導体基板１の平面図である。
【００４３】
図５（Ａ）を参照して、半導体基板１の第１主面Ｓ１側の素子形成部Ｅに、所望の不純物を拡散するなどしてＩＧＢＴの半導体チップ２０を形成する。
【００４４】
すなわち、半導体基板１の第１主面Ｓ１に、ｐ型不純物を注入及び拡散し、チャネル領域２を形成する。半導体基板１はＩＧＢＴのコレクタ領域（ドリフト層）の一部となる。その後、チャネル領域２を貫通するトレンチ３を形成し、トレンチ３内壁を絶縁膜４で被覆する。トレンチ３内にポリシリコン層などの導電材料を埋設してゲート電極５を形成し、トレンチ３に隣接したチャネル領域２表面に選択的にｎ＋型不純物を注入および拡散し、エミッタ領域６を形成する。またｐ＋型不純物を注入及び拡散してボディ領域７を形成する。更にＩＧＢＴの外周に耐圧を確保するためのガードリング８を形成する。また、ガードリング８の外側からチップ端部までの半導体基板１表面には高濃度のｎ型不純物領域であるアニュラー９を形成する。第１主面Ｓ１上を絶縁膜４で覆い、絶縁膜４にコンタクトホールＣＨを形成する。更に金属層をパターンニングして第１主面Ｓ１側にエミッタ電極１１を形成する。エミッタ電極１１は、コンタクトホールＣＨを介してエミッタ領域６とコンタクトする。これにより、複数のＩＧＢＴの半導体チップ２０が形成される。更に第１主面Ｓ１にはパッシベーション膜１３が設けられる。
【００４５】
図５（Ｂ）を参照し、複数のＩＧＢＴのチップ２０はダイシングライン３０に沿って配列する。本実施形態では、半導体チップの形成領域と、そのダイシングをするための半導体チップが形成されない領域を含む、略円形の破線の内側を素子形成部Ｅとし、その外側から半導体基板１端部までを初期周辺部ＩＰとする。
【００４６】
第２工程（ステップＳ２、図６および図７）：素子形成部を第２主面側から第２の厚みまで研削すると共に素子形成部の外周に第１の厚みを維持する初期周辺部を残存させる工程。
【００４７】
図６は半導体基板１を示す図であり、図６（Ａ）が断面図であり図６（Ｂ）が第１主面Ｓ１側の平面図である。尚図６（Ａ）は図６（Ｂ）のｄ−ｄ線断面である。
【００４８】
第１主面Ｓ１側に保護テープ４０を貼り付け、素子形成部Ｅの半導体基板１のみを第２主面Ｓ２側から研削（バックグラインド）する（図６（Ａ））。これにより初期周辺部ＩＰは素子形成部Ｅの外周で第１の厚みＤ１を維持して残存し、素子形成部Ｅのみ薄化される。素子形成部Ｅの第１主面Ｓ１から研削後の第２主面Ｓ２’までの厚み（第２の厚み）Ｄ２は、例えば９０μｍ程度である。また、初期周辺部ＩＰの第２主面Ｓ２の幅Ｗ１は、例えば３ｍｍ程度である。
【００４９】
図７の断面図を参照して、保護テープを剥離し、研削後の第２主面Ｓ２’側からｐ型イオン（例えばボロン（Ｂ））を注入する。その後アニール処理を行い、コレクタ領域の一部を構成するｐ型半導体層１０を形成する。ｐ型半導体層１０の厚みは例えば１μｍ程度である。
【００５０】
このように素子形成部Ｅを９０μｍまで薄化することで、ｎ型のドリフト層はその厚みが８０μｍ程度となり抵抗を低減できる。従って、例えば６００Ｖ程度の耐圧のＩＧＢＴ（例えばトレンチ３の深さが５μｍ程度）として、良好な特性が得られる。
【００５１】
第３工程（ステップＳ３、図８）：  初期周辺部の第２主面を遮蔽板で覆い、研削後の第２主面に金属層を形成する工程。
【００５２】
図８（Ａ）が半導体ウエハ１Ｗおよび遮蔽板５０の断面図であり図８（Ｂ）が第２主面Ｓ２側から見た上面図である。尚図８（Ａ）は図８（Ｂ）のｅ−ｅ線断面である。また図８（Ｂ）では、遮蔽板５０上に形成される金属層１５は省略している。
【００５３】
蒸着装置（例えばＥＢ蒸着装置）内に半導体ウエハ１Ｗを固定し、初期周辺部ＩＰの第２主面Ｓ２上に遮蔽板５０を載置する。既述の如く遮蔽板５０は、素子形成部Ｅの金属層１５形成領域に開口部５１を有し、初期周辺部ＩＰの第２主面Ｓ２の平面形状と重畳する、例えばリング形状を有する。
【００５４】
そして、金属層１５を形成（蒸着）する。金属層１５は、ここでは裏面電極（コレクタ電極）となる多層金属層であり、例えば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕであり、開口部５１から露出した研削後の第２主面Ｓ２’および遮蔽板５０上に、形成される。その厚みは例えば１μｍである。
【００５５】
遮蔽板５０で覆うことで、初期周辺部ＩＰの第２主面Ｓ２には金属層１５が形成されず、研削後の第２主面Ｓ２’にのみに金属層１５を形成できる。
【００５６】
後の工程で詳述するが、初期周辺部ＩＰは、半導体ウエハ１Ｗの第２主面と水平方向に砥石を配置して研削し、除去される。このため、遮蔽板５０を配置しない場合は、初期周辺部ＩＰ表面にも金属層１５が形成され、これも砥石で研削する必要がある。
【００５７】
しかし、金属を砥石で削り取る際、金属とシリコン界面部分で金属層が剥がれ易く、すなわち素子形成部Ｅの金属層１５も一緒に剥がれてしまう問題が生じる。また、砥石の寿命が短くなる問題もある。
【００５８】
そこで、初期周辺部ＩＰの第２主面Ｓ２を覆う遮蔽板５０を設け、金属層１５を蒸着する。これにより、後の工程で、初期周辺部ＩＰを研削する際に、金属層１５が殆ど形成されないシリコン基板を研削できるので、砥石が劣化する問題を回避できる。
【００５９】
金属層１５形成時に遮蔽板５０にも金属層１５が付着するため、蒸着装置から搬出した後に適宜遮蔽板５０を薬液に浸すなどして金属層１５を取り除く。従って、薬液に耐性のある材質（例えばＳＵＳ）で遮蔽板５０を構成する。
【００６０】
本実施形態では、本工程までにおいて、薄化するのは素子形成部Ｅのみであり、初期周辺部ＩＰは初期の半導体基板１の厚み（第１の厚みＤ１）を維持する。従って素子形成部Ｅを薄化した後のｐ型半導体層１０を形成するためのイオン注入やアニール処理の工程、又は本工程の裏面の金属層１５の形成などにおいて搬送時の半導体ウエハ１Ｗの割れや反りを防止できる。
【００６１】
第４工程（ステップＳ４、図９）：初期周辺部を第２主面側から金属層表面に達しない第３の厚みになるまで研削し、第１主面と対向し半導体基板が露出する第３主面を有し、素子形成部の外側を囲む周辺部を形成する工程。
【００６２】
図９は、半導体ウエハ１Ｗの断面図である。
【００６３】
本工程では、初期周辺部ＩＰを第２主面Ｓ２側から砥石により研削する。研削は、素子形成部Ｅの裏面（第２主面Ｓ２）の研削に用いた研削装置を使用し、半導体基板１の第２主面Ｓ２に対して水平方向に砥石Ｇを配置し、移動させて行う（図９（Ａ））。
【００６４】
遮蔽板５０を用いることにより、初期周辺部ＩＰを研削する際に、金属層１５が殆ど形成されないシリコン基板を研削できるので、素子形成部Ｅの裏面の金属層１５剥がれや、砥石が劣化する問題を回避できる。
【００６５】
初期周辺部ＩＰは、露出した金属層１５表面に達しない第３の厚みＤ３まで研削する。これにより、素子形成部Ｅの外側を囲み、素子形成部Ｅとの段差が少ない周辺部Ｐが形成される。周辺部Ｐの第１主面Ｓ１は素子形成部Ｅの第１主面Ｓ１と同一面であり、これと対向する第３主面Ｓ３には半導体基板１が露出する（図９（Ｂ））。
【００６６】
図９（Ｃ）は、周辺部Ｐ付近の拡大断面図である。
【００６７】
第１主面Ｓ１から第３主面Ｓ３までの第３の厚みＤ３は、例えば９５μｍ〜１００μｍである。すなわち、半導体ウエハ１Ｗの、周辺部Ｐの第３の厚みＤ３と素子形成部Ｅの金属層１５を含めた厚みの差（段差Ｄ４）は５μｍ〜１０μｍである。
【００６８】
本実施形態では、研削後の第２主面Ｓ２’に形成された金属層１５には達しない第３の厚みＤ３を維持して初期周辺部ＩＰの研削を終了し、周辺部Ｐを形成する。特に、研削後の周辺部Ｐの第３主面Ｓ３と、金属層１５表面との距離（段差Ｄ４）を５μｍ〜１０μｍにすることで、金属層１５の破損防止に効果的である。
【００６９】
段差Ｄ４がこれより少ないと、初期周辺部ＩＰの研削時に発生するシリコン屑や、砥石の破砕片によって金属層１５表面に傷が発生する。
【００７０】
一方、段差がこれより大きい場合は、後の工程で半導体チップに分割するために第３主面Ｓ３および金属層１５表面にダイシングテープを貼る際（図１０（Ｂ）参照）に、段差Ｄ４の部分に密着せず空孔が発生しやすくなり、ダイシング時にチップ飛び等が発生する問題となる。
【００７１】
研削後の第２主面Ｓ２’に形成する金属層１５は１μｍ程度であるので、金属層１５表面と周辺部Ｐの第３主面Ｓ３の段差を５μｍ〜１０μｍとすることで、初期周辺部ＩＰの半導体ウエハ１Ｗの水平方向の研削時において金属層１５の破損を防ぎ、ダイシングテープも周辺部Ｐの第３主面Ｓ３と金属層１５の表面に密着させることができる。
【００７２】
本工程終了後の半導体ウエハ１Ｗは、第１主面Ｓ１側の端部に、初期の半導体基板１０の面取り部Ｔ１、Ｔ２が残存する。すなわち、半導体ウエハ１Ｗの端部からの割れ等の発生を抑制することができる。
【００７３】
尚面取り部Ｔ１、Ｔ２は、初期の（第１の厚みＤ１の）半導体ウエハを準備する際、初期周辺部の研削量に応じて面取り量を適宜選択する。具体的には、初期周辺部を研削後でも、面取り部Ｔ１、Ｔ２および周辺部Ｐの外周側面Ｓｄｏが残存するような面取り量を選択する。
【００７４】
第５工程（ステップＳ５、図１０）：ダイシングラインに沿ってダイシングし半導体チップを個々に分割する工程。
【００７５】
図１０（Ａ）は半導体ウエハ１Ｗの全体の断面図を示し、図１０（Ｂ）は段差Ｄ４部分の拡大図を示す。
【００７６】
ダイシングテープ４２を貼り付ける。既述の如く段差Ｄ４が５μｍ〜１０μｍであるので、従来のダイシングテープを貼る装置であっても段差Ｄ４の部分（破線丸印）にもダイシングテープ４２を密着させることができる（図１０（Ｂ））。
【００７７】
ダイシングライン３０に沿ってダイシングし、ＩＧＢＴの半導体チップ２０を個々に分割する。このダイシングは、半導体ウエハ１Ｗの第１主面Ｓ１に対して垂直にブレードＢを配置して切断する既知の方法である。
【００７８】
周辺部が初期の半導体基板の厚みを維持（初期周辺部ＩＰが残存）していると、段差Ｄ４が大きくなる。つまり従来の装置でダイシングテープを貼る場合は、特に段差Ｄ４の部分においてダイシングテープ４２を密着させるのが困難となる。このため、段差Ｄ４の部分の密着性を良好にする新たな装置や、従来の装置の改良等が必要となる。
【００７９】
また、ダイシング装置についても、初期周辺部ＩＰと素子形成部Ｅの段差が大きい場合は、従来装置の改良が必要となる。
【００８０】
しかし、本実施形態では、周辺部Ｐを、素子形成部Ｅと同等の厚みまで研削した後、ダイシングテープを貼り、ダイシングを行う。従って、ダイシングテープを貼る工程およびダイシングの工程において、従来の装置、すなわち周辺部Ｐと素子形成部Ｅの厚みがほぼ同等な半導体ウエハをダイシングするための装置を利用することができる。
【００８１】
このように、本実施形態では、素子形成部Ｅを薄化する研削装置と、厚い初期周辺部ＩＰを削り落とす研削装置を兼用できる。また段差の少ない周辺部Ｐと金属層表面にダイシングテープを張り付け、半導体チップをダイシングすることができる。
【００８２】
従って、初期周辺部ＩＰを切り落とすダイシング装置や、大きい段差部があっても端部まで密着が可能なダイシングテープを貼る装置などの新規設備を導入することなく、素子形成部Ｅのみ薄化した半導体ウエハ１Ｗの量産が可能となる。
【００８３】
図１１を参照して、第２の実施形態の遮蔽板５０を用いた場合の製造方法について説明する。
【００８４】
図１１は、蒸着装置内の半導体基板１を示す図であり、図１１（Ａ）が断面図であり図１１（Ｂ）が第２主面Ｓ２側から見た上面図の一例であり、図１１（Ｂ）において遮蔽板５０上の金属層１５は省略した。尚図１１（Ａ）は図１１（Ｂ）のｆ−ｆ線断面である。第２の実施形態は、ステージ５３に装着されたクランプ５２の上部を、半導体ウエハ１の初期周辺部ＩＰの第２主面Ｓ２と重畳する形状の遮蔽板５０としたものである。クランプ５２は蒸着装置内で半導体ウエハ１Ｗを固定、支持すると共に初期周辺部ＩＰの第２主面Ｓ２が遮蔽板５０により遮蔽される。そして、所望の金属を蒸着し、研削後の第２主面Ｓ２’に金属層１５を形成する。これ以外の工程は、第１の実施形態と同様である。
【００８５】
尚、遮蔽板５０はＥＢ蒸着装置に限らず、スパッタ装置などにより金属層を形成する場合にも同様に使用できる。
【００８６】
以上、素子形成部ＥにＩＧＢＴのチップが形成される場合を例に説明したが、素子形成部Ｅのチップはこれに限らない。例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）やバイポーラトランジスタなどであっても同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態を説明するための（Ａ）断面図、（Ｂ）上面図である。
【図２】本発明の第２の実施形態を説明するための（Ａ）断面図、（Ｂ）上面図である。
【図３】本発明の実施形態を説明するためのフロー図である。
【図４】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図５】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図６】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図７】本発明の実施形態を説明するための断面図である。
【図８】本発明の第１の実施形態を説明するための（Ａ）断面図、（Ｂ）上面図である。
【図９】本発明の実施形態を説明するための断面図である。
【図１０】本発明の実施形態を説明するための断面図である。
【図１１】本発明の第２の実施形態を説明するための（Ａ）断面図、（Ｂ）上面図である。
【図１２】従来技術を説明するための断面図である。
【符号の説明】
【００８８】
１      半導体基板
１Ｗ    半導体ウエハ
２      チャネル領域
３      トレンチ
４      絶縁膜
５      ゲート電極
６      エミッタ領域
８      ガードリング
１０    ｐ型半導体層
１１    エミッタ電極
１３    パッシベーション膜
１５    金属層
２０    半導体チップ
３０    ダイシングライン
５０    遮蔽板
５１    開口部
５３    ステージ
５２    治具（クランプ）
１０１  半導体基板
１１０  Ｐ型半導体層
１１５  金属層
１２０  半導体チップ
Ｄ１    第１の厚み
Ｄ２    第２の厚み
Ｄ３    第３の厚み
Ｄ４    第４の厚み
ＣＨ    コンタクトホール
Ｅ、Ｅ’      素子形成部
ＩＰ    初期周辺部
Ｐ、Ｐ’      周辺部
Ｔ１、Ｔ２、Ｔ３、Ｔ４    面取り部
Ｓ１、Ｓｆ１    第１主面
Ｓ２、Ｓｆ２    第２主面
Ｓ２’  研削後の第２主面
Ｓ３    第３主面
Ｗ’    半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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