(57)【要約】【課題】電圧制御形のパワースイッチング素子Ｓｗの電力損失の抑制とサージの抑制との両立を図ることが困難なこと。【解決手段】パワースイッチング素子Ｓｗのゲートは、充電用抵抗体３４、並びに充電用バイポーラトランジスタ３２及び充電用ＭＯＳトランジスタ４０を介して、電源３０の正極に接続されている。パワースイッチング素子Ｓｗをオン状態へと切り替える際には、まず充電用バイポーラトランジスタ３２をオン操作することで、パワースイッチング素子Ｓｗのゲートに正の電荷を充電する。そして、パワースイッチング素子Ｓｗがオン状態となった後に、充電用ＭＯＳトランジスタ４０をオン操作する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
電圧制御形のパワースイッチング素子を駆動する駆動回路において、
前記パワースイッチング素子の導通制御端子に正の電荷を充電するための電源と前記導通制御端子との間を電気的に開閉する充電用開閉手段として、電流制御形のスイッチング素子と、電圧制御形のスイッチング素子とを備えることを特徴とするパワースイッチング素子の駆動回路。
【請求項２】
前記電流制御形のスイッチング素子は、ＮＰＮ型のバイポーラトランジスタであることを特徴とする請求項１記載のパワースイッチング素子の駆動回路。
【請求項３】
前記導通制御端子への前記電荷の充電期間のうちの充電開始から所定期間内における前記ＮＰＮ型バイポーラトランジスタの出力電圧の上昇速度を緩和する緩和手段を備えることを特徴とする請求項２記載のパワースイッチング素子の駆動回路。
【請求項４】
前記緩和手段は、前記パワースイッチング素子の操作信号の変化を遅延させる遅延回路を備え、該遅延回路の出力電圧を前記ＮＰＮ型バイポーラトランジスタのベースに印加する手段であることを特徴とする請求項３記載のパワースイッチング素子の駆動回路。
【請求項５】
前記パワースイッチング素子の導通制御端子に正の電荷を充電すべく前記充電用開閉手段を閉状態とする処理は、前記電流制御形のスイッチング素子をオン状態とした後、前記パワースイッチング素子の導通制御端子の電圧が閾値電圧以上となるタイミング以降において前記電圧制御形のスイッチング素子をオン状態とする処理であることを特徴とする請求項１〜４のいずれか１項に記載のパワースイッチング素子の駆動回路。
【請求項６】
前記パワースイッチング素子の導通制御端子から前記正の電荷を放電させるべく前記導通制御端子と前記正の電荷の放電経路の下流側との間を電気的に開閉する放電用開閉手段として、ＰＮＰ型のバイポーラトランジスタを備えることを特徴とする請求項２〜５のいずれか１項に記載のパワースイッチング素子の駆動回路。
【請求項７】
前記放電用開閉手段として、電圧制御形のスイッチング素子を更に備えることを特徴とする請求項６記載のパワースイッチング素子の駆動回路。
【請求項８】
前記パワースイッチング素子の導通制御端子から正の電荷を放電すべく前記放電用開閉手段を閉状態とする処理は、前記電流制御形のスイッチング素子をオン状態とした後、前記パワースイッチング素子の導通制御端子の電圧が閾値電圧以下となるタイミング以降において前記電圧制御形のスイッチング素子をオン状態とする処理であることを特徴とする請求項７記載のパワースイッチング素子の駆動回路。
【請求項９】
前記パワースイッチング素子には、ダイオードが直列接続されてなることを特徴とする請求項１〜８のいずれか１項に記載のパワースイッチング素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御形のパワースイッチング素子を駆動するパワースイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
３相モータの各相を直流電源の正極側及び負極側に接続する一対のパワースイッチング素子の直列接続体を備えるインバータが周知である。ここで、一対のパワースイッチング素子のそれぞれには、フリーホイールダイオードが逆並列に接続されている。これら一対のパワースイッチング素子のうちの一方に接続されるフリーホイールダイオードに順方向電流が流れる状況下、他方のパワースイッチング素子をオン操作すると、フリーホイールダイオードには、そのカソード側からアノード側へとリカバリ電流が流れる。リカバリ電流は、増加した後、減少しやがてゼロとなるものであるが、減少を開始するに際して、フリーホイールダイオードの両端にサージ電圧が重畳する。そして、このサージ電圧は、パワースイッチング素子の入出力端子間の電圧降下量が大きいほど小さくなる。
【０００３】
そこで従来、例えば下記特許文献１に見られるように、パワースイッチング素子としての絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のゲートに正の電荷を充電するための高電位側のバイポーラトランジスタ及びＩＧＢＴのゲートから正の電荷を放電するための低電位側のバイポーラトランジスタの直列接続体を備え、これら一対のバイポーラトランジスタのベースに、ＣＲ回路を介してＩＧＢＴの駆動信号を印加するものも提案されている。これにより、上記一対のバイポーラトランジスタをエミッタフォロワとして用いることで、エミッタの出力電圧をＣＲ回路の時定数に応じて調節することができる。これにより、ゲートの充電速度を調節することができ、ひいてはサージを好適に抑制することができる。
【０００４】
なお、この種の駆動回路としては、他にも例えば下記特許文献２に記載されているものがある。
【特許文献１】特開平５−１６１３４３号公報
【特許文献１】特開２０００−２９５８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、高電位側のバイポーラトランジスタの出力端子(エミッタ)の電圧は、その入力端子(コレクタ)の電圧に対して低下する。このため、例えばＭＯＳ型電界効果トランジスタを用いる場合と比較して、ＩＧＢＴのゲートに印加可能な電圧が小さくなる。そして、ゲートに印加可能な電圧が小さい場合には、ＩＧＢＴがオン状態である際のＩＧＢＴの入力端子及び出力端子間の電圧降下量が増大し、ひいては電力損失が大きくなる。このため、ＩＧＢＴとして、熱的に十分に余裕のある素子を選択することが要求される。更に、バイポーラトランジスタの出力電圧は、温度に応じて変化し易いため、出力電圧が温度に応じて低下する場合には、ＩＧＢＴの損失が更に大きくなり、ひいてはＩＧＢＴとして更に熱的に余裕がある素子を選択することが要求されることとなる。
【０００６】
ここで、ＩＧＢＴのゲートをゲート抵抗を介して高電位側のバイポーラトランジスタに接続する代わりに、ゲート抵抗を介してＭＯＳ型電界効果トランジスタに接続する場合には、ＩＧＢＴのゲートに印加可能な電圧を増大させることはできるものの、スイッチング状態の切り替えに伴うサージの抑制とスイッチング状態の切り替え時の電力損失の低減との両立を図ることが困難となることが懸念される。すなわち、ＭＯＳ型の電界効果トランジスタとＩＧＢＴのゲートとの間のゲート抵抗を増大させると、スイッチング状態の切替速度が小さくなるため、サージを抑制することはできるものの、切り替え時の電力損失が増大する。これに対し、ＭＯＳ型の電界効果トランジスタとＩＧＢＴのゲートとの間のゲート抵抗を低減すると、スイッチング状態の切替速度が大きくなるため、切り替え時の電力損失は低減できるものの、サージが増大する。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、電圧制御形のパワースイッチング素子の電力損失の抑制とサージの抑制との好適な両立を図ることのできるパワースイッチング素子の駆動回路を提供することにある。
【課題を解決するための手段】
【０００８】
以下、上記課題を解決するための手段、及びその作用効果について記載する。
【０００９】
請求項１記載の発明は、電圧制御形のパワースイッチング素子を駆動する駆動回路において、前記パワースイッチング素子の導通制御端子に正の電荷を充電するための電源と前記導通制御端子との間を電気的に開閉する充電用開閉手段として、電流制御形のスイッチング素子と、電圧制御形のスイッチング素子とを備えることを特徴とする。
【００１０】
上記発明では、電流制御形のスイッチング素子を備えることで、電圧制御形のスイッチング素子のみを用いる場合と比較して、パワースイッチング素子の導通制御端子の充電態様の設定の自由度が増し、ひいては、サージを好適に抑制することができる設定が可能となる。更に、電圧制御形のスイッチング素子を備えることで、電流制御形のスイッチング素子のみを用いる場合と比較して、パワースイッチング素子の導通制御端子の電圧を上昇させることもできる。このため、上記発明は、電圧制御形のパワースイッチング素子の電力損失の抑制とサージの抑制との好適な両立を図ることができる。
【００１１】
請求項２記載の発明は、請求項１記載の発明において、前記電流制御形のスイッチング素子は、ＮＰＮ型のバイポーラトランジスタであることを特徴とする。
【００１２】
請求項３記載の発明は、請求項２記載の発明において、前記導通制御端子への前記電荷の充電期間のうちの充電開始から所定期間内における前記ＮＰＮ型バイポーラトランジスタの出力電圧の上昇速度を緩和する緩和手段を備えることを特徴とする。
【００１３】
パワースイッチング素子にダイオードが直列接続される場合、導通制御端子の充電期間の中間において、ダイオードにリカバリ電流が流れ、これによりサージが生じる。一方、導通制御端子の充電速度を抑制することで、サージを抑制することができることが知られている。上記発明では、この点に鑑み、緩和手段を備えることで、サージを好適に抑制することができる。
【００１４】
請求項４記載の発明は、請求項３記載の発明において、前記緩和手段は、前記パワースイッチング素子の操作信号の変化を遅延させる遅延回路を備え、該遅延回路の出力電圧を前記ＮＰＮ型バイポーラトランジスタのベースに印加する手段であることを特徴とする。
【００１５】
上記発明では、遅延回路を備えることで、緩和手段を適切に構成することができる。
【００１６】
請求項５記載の発明は、請求項１〜４のいずれか１項に記載の発明において、前記パワースイッチング素子の導通制御端子に正の電荷を充電すべく前記充電用開閉手段を閉状態とする処理は、前記電流制御形のスイッチング素子をオン状態とした後、前記パワースイッチング素子の導通制御端子の電圧が閾値電圧（前記パワースイッチング素子をオン状態とするための閾値電圧）以上となるタイミング以降において前記電圧制御形のスイッチング素子をオン状態とする処理であることを特徴とする。
【００１７】
上記発明では、電圧制御形のスイッチング素子を、パワースイッチング素子がオン状態となるタイミング以降において導通制御端子に印加する電圧を確保する用途として用いることができる。
【００１８】
請求項６記載の発明は、請求項２〜５のいずれか１項に記載の発明において、前記パワースイッチング素子の導通制御端子から前記正の電荷を放電させるべく前記導通制御端子と前記正の電荷の放電経路の下流側との間を電気的に開閉する放電用開閉手段として、ＰＮＰ型のバイポーラトランジスタを備えることを特徴とする。
【００１９】
上記発明では、充電用開閉手段と放電用開閉手段とがそれぞれ、ＮＰＮ型バイポーラトランジスタとＰＮＰ型バイポーラトランジスタとを備えるために、これらの一方に対してオン状態に切り替える指令を与えて且つ他方に対してオフ状態に切り替える指令を与える際、デッドタイムを生成する処理を削除することができる。
【００２０】
請求項７記載の発明は、請求項６記載の発明において、前記放電用開閉手段として、電圧制御形のスイッチング素子を更に備えることを特徴とする。
【００２１】
請求項８記載の発明は、請求項７記載の発明において、前記パワースイッチング素子の導通制御端子から正の電荷を放電すべく前記放電用開閉手段を閉状態とする処理は、前記電流制御形のスイッチング素子をオン状態とした後、前記パワースイッチング素子の導通制御端子の電圧が閾値電圧（前記パワースイッチング素子をオフ状態とするための閾値電圧）以下となるタイミング以降において前記電圧制御形のスイッチング素子をオン状態とする処理であることを特徴とする。
【００２２】
請求項９記載の発明は、請求項１〜８のいずれか１項に記載の発明において、前記パワースイッチング素子には、ダイオードが直列接続されてなることを特徴とする。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明にかかるパワースイッチング素子の駆動回路をハイブリッド車の電力変換回路の駆動回路に適用した一実施形態について、図面を参照しつつ説明する。
【００２４】
図１に、本実施形態のシステム構成を示す。図示されるように、車載回転機としてのモータジェネレータ１０は、インバータＩＶを介して高圧バッテリ１２に接続されている。インバータＩＶは、高電位側のパワースイッチング素子Ｓｗｐ及び低電位側のパワースイッチング素子Ｓｗｎの直列接続体が３つ並列接続されて構成されている。そして、これら各直列接続体の接続点が、モータジェネレータ１０の各相にそれぞれ接続されている。これら高電位側のパワースイッチング素子Ｓｗｐ及び低電位側のパワースイッチング素子Ｓｗｎのそれぞれの入出力端子間(コレクタ及びエミッタ間)には、高電位側のフリーホイールダイオードＦＤｐ及び低電位側のフリーホイールダイオードＦＤｎのカソード及びアノードが接続されている。
【００２５】
上記インバータＩＶを構成するパワースイッチング素子Ｓｗｐ，Ｓｗｎの導通制御端子(ゲート)には、いずれも駆動回路ＤＣが接続されている。これにより、パワースイッチング素子Ｓｗｐ，Ｓｗｎは、駆動回路ＤＣ及びインターフェース１４を介して、低圧バッテリ１６を電源とするマイクロコンピュータ(マイコン２０)にて駆動される。ここで、インターフェース１４は、インバータＩＶやコンバータＣＶを備える高圧システムと、マイコン２０を備える低圧システムとを絶縁するフォトカプラ等の絶縁手段を備えて構成されるものである。マイコン２０は、図示しない各種センサの検出値等に基づき、インバータＩＶのＵ相、Ｖ相、及びＷ相のそれぞれについての、パワースイッチング素子Ｓｗｐを操作する操作信号ｇｕｐ，ｇｖｐ，ｇｗｐと、パワースイッチング素子Ｓｗｎを操作する操作信号ｇｕｎ，ｇｖｎ，ｇｗｎとを生成し出力する。これにより、スイッチング素子Ｓｗｐ，Ｓｗｎは、駆動回路ＤＣを介してマイコン２０により操作される。なお、各相の高電位側の操作信号ｇｕｐ，ｇｖｐ，ｇｗｐのそれぞれと、低電位側の操作信号ｇｕｎ，ｇｖｎ，ｇｗｎのそれぞれとは、高電位側のスイッチング素子Ｓｗｐと低電位側のスイッチング素子Ｓｗｎとを互いに相補的に駆動するものとしてもよい。すなわち、いずれか一方の操作信号がオン状態とするための信号である期間、他方の操作信号がオフ状態とするための信号となるようにしてもよい。
【００２６】
上記パワースイッチング素子Ｓｗｐ，Ｓｗｎは、いずれも、入力端子及び出力端子が一義に定義されており、出力端子から入力端子への電流の流通を阻止するスイッチング素子である。詳しくは、これらは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にて構成されている。このため、高電位側のパワースイッチング素子Ｓｗｐに電流が流れ得る状況下にあっては、これをオフ状態とすることで、低電位側のパワースイッチング素子Ｓｗｎに電流が流れず、これに逆並列に接続されるフリーホイールダイオードＦＤｎに電流が流れる。また、低電位側のパワースイッチング素子Ｓｗｎに電流が流れ得る状況下にあっては、これをオフ状態とすることで、高電位側のパワースイッチング素子Ｓｗｐに電流が流れず、これに逆並列に接続されるフリーホイールダイオードＦＤｐに電流が流れる。そしてこの場合、上記パワースイッチング素子Ｓｗｐ（Ｓｗｎ）が再度オン操作される際には、フリーホイールダイオードＦＤｎ（ＦＤｐ）にリカバリ電流が流れる。そして、このリカバリ電流は、パワースイッチング素子Ｓｗｐ，Ｓｗｎをオン操作する際のサージ電圧の原因となる。以下、これについて図２を用いて更に説明する。
【００２７】
図２には、高電位側のパワースイッチング素子Ｓｗｐに電流が流れ得る状況を例示している。こうした状況下、図２（ａ）に示すように、高電位側のパワースイッチング素子Ｓｗｐがオフ状態であるなら、コレクタ電流ｉｃはゼロであり、低電位側のフリーホイールダイオードＦＤｎに順方向の電流ｉｄが流れる。この際、フリーホイールダイオードＦＤｎの両端の電圧Ｖｆｄは略ゼロであるため、高電位側のパワースイッチング素子Ｓｗｐのエミッタ及びコレクタ間の電圧Ｖｃｅは、高圧バッテリ１２の電圧Ｖｄｃ程度となっている。
【００２８】
ここで、時刻ｔ１において、高電位側のパワースイッチング素子Ｓｗｐがオン操作されると、図２（ｂ）に示されるように、コレクタ電流ｉｃが漸増する。これに伴いフリーホイールダイオードＦＤｎを流れる電流ｉｄは、漸減してやがてゼロとなる。このとき、コレクタ及びエミッタ間の電圧Ｖｃｅは、コレクタ電流ｉｃの電流変化率とインバータＩＶの配線に存在するインダクタ成分(図中、配線インダクタＬｐと模式的に表記)の積を電源電圧Ｖｄｃから減算した値となる。
【００２９】
フリーホイールダイオードＦＤｎを流れる電流がゼロとなると、フリーホイールダイオードＦＤｎのキャリア蓄積効果により、逆方向の電流であるリカバリ電流が流れ始める。このとき、高電位側のスイッチング素子Ｓｗｐのコレクタ及びエミッタ間には、モータジェネレータ１０との間で授受される電流(負荷電流)に加えて、リカバリ電流が流れることとなる。そしてその後、フリーホイールダイオードＦＤｎの接合部のキャリアが減少し、リカバリ電流は漸増から漸減に転じ、やがてゼロとなる。ここで、リカバリ電流が漸増から漸減に転じる際には、リカバリ電流の電流変化率とインバータＩＶの配線に存在するインダクタ成分によって生じる電圧成分によってサージ電圧が生じる。
【００３０】
図３に、上記サージ電圧の抑制効果を有する本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、以下では、パワースイッチング素子Ｓｗｐ，Ｓｗｎをパワースイッチング素子Ｓｗにて総括表記し、フリーホイールダイオードＦＤｐ，ＦＤｎをフリーホイールダイオードＦＤにて総括表記する。また、上記操作信号ｇｕｐ，ｇｖｐ，ｇｗｐ，ｇｕｎ，ｇｖｎ，ｇｗｎを、操作信号ｇにて総括表記する。
【００３１】
図示されるように、駆動回路ＤＣにおいては、電圧Ｖｉｎの電源３０の正極に、ＮＰＮ型のバイポーラトランジスタである充電用バイポーラトランジスタ３２のコレクタが接続され、そのエミッタには、充電用抵抗体３４を介してパワースイッチング素子Ｓｗのゲートが接続されている。また、電源３０の負極に、ＰＮＰ型のバイポーラトランジスタである放電用バイポーラトランジスタ３６のコレクタが接続され、そのエミッタには、放電用抵抗体３８を介してパワースイッチング素子Ｓｗのゲートが接続されている。更に、上記充電用バイポーラトランジスタ３２のコレクタ及びエミッタ間には、ＰチャネルＭＯＳ型電界効果トランジスタからなる充電用ＭＯＳトランジスタ４０が並列接続されている。
【００３２】
一方、入力回路４２は、上記操作信号ｇを入力とし、これに応じて充電用バイポーラトランジスタ３２や、放電用バイポーラトランジスタ３６、充電用ＭＯＳトランジスタ４０を操作する回路である。ここで、充電用バイポーラトランジスタ３２と放電用バイポーラトランジスタ３６との操作は、入力回路４２は、操作信号ｇを所定に電圧変換した信号を遅延回路４４に出力することで行われる。すなわち、入力回路４２は、電源３０の電圧Ｖｉｎが印加される一対のバイポーラトランジスタ又はＭＯＳ型電界効果トランジスタ等からなるバッファ回路を備え、バッファ回路を介して操作信号ｇに応じた信号を遅延回路４４に出力する。
【００３３】
上記遅延回路４４は、線形素子としての抵抗体４４ａとコンデンサ４４ｂとを備えるＣＲ回路である。抵抗体４４ａとコンデンサ４４ｂとの接続点の電圧は、遅延回路４４の出力信号（遅延電圧Ｖｄ)として、充電用バイポーラトランジスタ３２と放電用バイポーラトランジスタ３６とのそれぞれのベースに印加される。この遅延回路４４は、主に、充電用バイポーラトランジスタ３２のエミッタの出力電圧Ｖｏｕｔ１の上昇速度を、操作信号ｇの上昇速度に対して緩和するために設けられたものである。すなわち、充電用バイポーラトランジスタ３２は、エミッタフォロワ回路を構成しているため、エミッタからの出力電圧Ｖｏｕｔ１は、ベースに印加される電圧(遅延電圧Ｖｄ）となる(より正確には、これからベース及びエミッタ間の電圧降下量Ｖｂｅだけ低い値となる)。
【００３４】
上記入力回路４２は、更に、操作信号ｇによって、パワースイッチング素子Ｓｗをオフ状態からオン状態へと切り替える旨指示されてから所定期間経過することで充電用ＭＯＳトランジスタ４０をオン状態とする機能を有する。これにより、パワースイッチング素子Ｓｗのゲートの充電終了後には、ゲートの電圧を電源３０の電圧Ｖｉｎに保持することができる。
【００３５】
図４に、本実施形態にかかるパワースイッチング素子Ｓｗのオン状態への切り替え処理態様を示す。詳しくは、図４（ａ）に、操作信号ｇの推移を示し、図４（ｂ）に、入力回路４２の出力信号の電圧(駆動電圧Ｖｍ)の推移を示し、図４（ｃ）に、遅延回路４４の出力信号の電圧(遅延電圧Ｖｄ)の推移を示し、図４（ｄ）に、充電用バイポーラトランジスタ３２の出力電圧Ｖｏｕｔ１の推移を示す。更に、図４（ｅ）に、パワースイッチング素子Ｓｗのゲートの充電電流の推移を示し、図４（ｆ）に、パワースイッチング素子Ｓｗのゲート電圧Ｖｇの推移を示し、図４（ｇ）に、充電用ＭＯＳトランジスタ３２の状態の推移を示す。
【００３６】
図示されるように、操作信号ｇが立ち上がることで駆動電圧Ｖｍも立ち上がるものの、遅延電圧Ｖｄの上昇速度は、駆動電圧Ｖｍの上昇速度よりも緩やかとなる。このため、出力電圧Ｖｏｕｔ１の上昇速度も、操作信号ｇや駆動電圧Ｖｍの立ち上がり速度と比較して緩やかなものとなる。したがって、ゲート電圧Ｖｇの上昇速度は、上記遅延回路４４を備えない場合と比較して緩やかなものとなる。
【００３７】
上記出力電圧Ｖｏｕｔ１は緩やかに上昇した後、一定値となるものである。本実施形態では、パワースイッチング素子Ｓｗのオン状態への切り替わりに起因してこれに直列接続されるフリーホイールダイオードＦＤにリカバリ電流が流れる期間が、緩やかに上昇する期間に包含されるように、予め遅延回路４４の時定数を設定する。これにより、リカバリ電流に起因するサージの抑制を図ることができる。
【００３８】
一方、ゲートの充電電流は、出力電圧Ｖｏｕｔ１とゲート電圧Ｖｇとの差圧に応じて流れるものである。ただし、この充電電流は、充電用抵抗体３４によって制御可能である。このため、充電用抵抗体３４を比較的低抵抗とすることで、出力電圧Ｖｏｕｔ１が略定常値となった後のゲートの充電速度を高速化することができる。このため、パワースイッチング素子Ｓｗがオフ状態からオン状態へと切り替わるまでに要する時間を短縮することができ、ひいてはスイッチング状態の切り替えに伴う電力損失を低減することができる。
【００３９】
上記操作信号ｇによってパワースイッチング素子Ｓｗをオン状態に切り替える旨指示されてから所定期間Ｔ経過すると、上記充電用ＭＯＳトランジスタ４０をオン操作とする。ここで、所定期間Ｔは、充電用バイポーラトランジスタ３２によるパワースイッチング素子Ｓｗのゲートの充電が略完了するタイミングに設定される。これにより、パワースイッチング素子Ｓｗがオン状態とされた後には、ゲート電圧Ｖｇを電源３０の電圧Ｖｉｎに持ち上げ保持することができる。
【００４０】
このように、本実施形態では、遅延回路４４の出力電圧をエミッタフォロワを介してパワースイッチング素子Ｓｗのゲートに印加するようにしたことで、遅延回路４４の時定数によって、サージを抑制すべくゲートの充電処理態様を調節することができる。このようにバイポーラトランジスタを用いてサージ対策を施すことで、あたかも充電用抵抗体３４の抵抗値をゲートの充電期間において可変とするかのような充電制御が可能となる。このため、充電用抵抗体３４のみによってサージ対策をする場合と比較して、スイッチング状態の切り替えに伴う電力損失の増大を抑制しつつもサージ対策をより好適に行うことができる。
【００４１】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【００４２】
（１）パワースイッチング素子Ｓｗの導通制御端子（ゲート）に正の電荷を充電するための電源３０とゲートとの間を電気的に開閉する充電用開閉手段として、充電用バイポーラトランジスタ３２と、充電用ＭＯＳトランジスタ４０とを備えた。これにより、パワースイッチング素子Ｓｗの電力損失の抑制とサージの抑制との好適な両立を図ることができる。
【００４３】
（２）充電用バイポーラトランジスタ３２をエミッタフォロワとして用いて且つ、そのベースに遅延回路４４の出力電圧（遅延電圧Ｖｄ）を印加した。これにより、パワースイッチング素子Ｓｗのゲートの充電期間初期の充電速度を緩和することができ、ひいてはサージを好適に抑制することができる。
【００４４】
（３）充電用バイポーラトランジスタ３２をオン状態とすることでパワースイッチング素子Ｓｗのゲート電圧がパワースイッチング素子Ｓｗをオン状態とするための閾値電圧以上となるタイミング以降において充電用ＭＯＳトランジスタ４０をオン状態とした。これにより、サージ対策を抑制する処理を確実に行うことや、充電用ＭＯＳトランジスタ４０と放電用バイポーラトランジスタ３６との間に貫通電流が流れることを回避することができる。
【００４５】
（４）パワースイッチング素子Ｓｗのゲートから正の電荷を放電させるためのスイッチング素子として、放電用バイポーラトランジスタ３６を備えた。これにより、充電用バイポーラトランジスタ３２と放電用バイポーラトランジスタ３６との双方が同時にオン状態となる貫通状態が生じることを制御上簡易に回避しつつ、操作信号ｇに基づきパワースイッチング素子Ｓｗのゲートの充放電処理を行うことができる。
【００４６】
（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００４７】
図５に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図５において、先の図３に示した部材に対応する部材については、便宜上同一の符号を付している。
【００４８】
本実施形態では、充電用バイポーラトランジスタ３２の出力電圧Ｖｏｕｔ１をモニタし、これが閾値電圧以上となることで、充電用ＭＯＳトランジスタ４０をオン操作する。そして、この閾値電圧を、電源３０の電圧Ｖｉｎよりも充電用バイポーラトランジスタ３２のベース及びエミッタ間の電圧降下量Ｖｂｅ程度低い値に設定する。これにより、充電用バイポーラトランジスタ３２によるパワースイッチング素子Ｓｗのゲートの充電処理中に、充電用ＭＯＳトランジスタ４０をオン操作することができる。
【００４９】
（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５０】
図６に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図６において、先の図３に示した部材に対応する部材については、便宜上同一の符号を付している。
【００５１】
本実施形態では、パワースイッチング素子Ｓｗのゲート電圧Ｖｇをモニタし、これが閾値電圧以上となることで、充電用ＭＯＳトランジスタ４０をオン操作する。そして、この閾値電圧を、電源３０の電圧Ｖｉｎよりも充電用バイポーラトランジスタ３２のベース及びエミッタ間の電圧降下量Ｖｂｅ程度低い値に設定する。これによっても、先の第１の実施形態のように、充電用バイポーラトランジスタ３２によるパワースイッチング素子Ｓｗのゲートの充電の完了後に、充電用ＭＯＳトランジスタ４０をオン操作することができる。
【００５２】
（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５３】
図７に、本実施形態にかかるパワースイッチング素子Ｓｗのオン状態への切り替え処理態様を示す。なお、図７（ａ）〜図７（ｇ）は、先の図４（ａ）〜図４（ｇ）に対応している。
【００５４】
図示されるように、本実施形態によっても、上記操作信号ｇによってパワースイッチング素子Ｓｗをオン状態に切り替える旨指示されてから所定期間Ｔ経過すると、上記充電用ＭＯＳトランジスタ４０をオン操作する。ただし本実施形態では、所定期間Ｔを、パワースイッチング素子Ｓｗがオン状態への移行を開始するタイミング以降であって極力早期のタイミングに設定する。詳しくは、パワースイッチング素子Ｓｗのゲート電圧がミラー期間の電圧となるタイミングであって且つパワースイッチング素子Ｓｗに直列接続されるフリーホイールダイオードＦＤのリカバリ電流がゼロとなるタイミングに設定される。これにより、リカバリ電流がゼロとなった後には、パワースイッチング素子Ｓｗのゲート電圧を電源３０の電圧Ｖｉｎまで迅速に持ち上げることができる。
【００５５】
（第５の実施形態）
以下、第５の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００５６】
図８に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図８において、先の図３に示した部材に対応する部材については、便宜上同一の符号を付している。
【００５７】
図示されるように、本実施形態では、放電用バイポーラトランジスタ３６のコレクタ及びエミッタ間に、ＮチャネルのＭＯＳ型電界効果トランジスタとしての放電用ＭＯＳトランジスタ５０が並列接続されている。
【００５８】
図９に、本実施形態にかかるパワースイッチング素子Ｓｗのオフ状態への切り替え処理態様を示す。詳しくは、図９（ａ）に、操作信号ｇの推移を示し、図９（ｂ）に、放電用バイポーラトランジスタ３６のエミッタ電圧（出力電圧Ｖｏｕｔ１）の推移を示し、図９（ｃ）に、パワースイッチング素子Ｓｗのゲート電圧の推移を示し、図９（ｄ）に、放電用ＭＯＳトランジスタ５０の状態の推移を示す。
【００５９】
図示されるように、本実施形態では、操作信号ｇによって、パワースイッチング素子Ｓｗをオフ状態に切り替える旨指示されると、まず放電用バイポーラトランジスタ３６がオン操作されることで、パワースイッチング素子Ｓｗのゲートから正の電荷を放電させる。そして、上記指示されるタイミングから所定期間Ｔが経過することで、放電用ＭＯＳトランジスタ５０がオン操作されることで、パワースイッチング素子Ｓｗのゲート電圧Ｖｇを、電源３０の負極電位まで引き下げて保持する。ここで、所定期間Ｔは、放電用バイポーラトランジスタ３６によるパワースイッチング素子Ｓｗのゲートの放電処理が完了するのに要する所要時間程度に設定される。
【００６０】
（第６の実施形態）
以下、第６の実施形態について、先の第５の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６１】
図１０に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図１０において、先の図８に示した部材に対応する部材については、便宜上同一の符号を付している。
【００６２】
本実施形態では、放電用バイポーラトランジスタ３６の出力電圧Ｖｏｕｔ２をモニタし、これが閾値電圧以下となることで、放電用ＭＯＳトランジスタ５０をオン操作する。そして、この閾値電圧を、放電用バイポーラトランジスタ３６のベース及びエミッタ間の電圧降下量Ｖｂｅ程度に設定する。これにより、パワースイッチング素子Ｓｗのゲートの放電処理の途中で、放電用ＭＯＳトランジスタ５０をオン操作することができる。
【００６３】
（第７の実施形態）
以下、第７の実施形態について、先の第５の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６４】
図１１に、本実施形態にかかる駆動回路ＤＣの回路構成を示す。なお、図１１において、先の図１０に示した部材に対応する部材については、便宜上同一の符号を付している。
【００６５】
本実施形態では、パワースイッチング素子Ｓｗのゲート電圧Ｖｇをモニタし、これが閾値電圧以下となることで、放電用ＭＯＳトランジスタ５０をオン操作する。そして、この閾値電圧を、放電用バイポーラトランジスタ３６のベース及びエミッタ間の電圧降下量Ｖｂｅ程度に設定する。これによっても、先の第５の実施形態のように、放電用バイポーラトランジスタ３６によるパワースイッチング素子Ｓｗのゲートの放電の完了後に、放電用ＭＯＳトランジスタ５０をオン操作することができる。
【００６６】
（第８の実施形態）
以下、第８の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【００６７】
図１２に、本実施形態にかかるパワースイッチング素子Ｓｗのオン状態への切り替え処理態様を示す。なお、図１２（ａ）〜図１２（ｄ）は、先の図９（ａ）〜図９（ｄ）に対応している。
【００６８】
図示されるように、本実施形態によっても、上記操作信号ｇによってパワースイッチング素子Ｓｗをオフ状態に切り替える旨指示されてから所定期間Ｔ経過すると、上記放電用ＭＯＳトランジスタ５０をオン操作する。ただし本実施形態では、所定期間Ｔを、パワースイッチング素子Ｓｗがオフ状態への移行を開始するタイミング以降であって極力早期のタイミングに設定する。詳しくは、パワースイッチング素子Ｓｗのゲート電圧がミラー期間の電圧にある間のタイミングに設定する。これにより、パワースイッチング素子Ｓｗの放電速度を上昇させることができる。このため、遅延回路４４を設けたことによるゲート電圧の低下速度の低下を、放電用抵抗体３８との協働によって好適に補償することができる。更に、放電速度を所望に制御する自由度を向上させることもできるため、ゲート電圧の低下速度を所望に制御することも可能となる。
【００６９】
（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。
【００７０】
・先の第１の実施形態に対する第３の実施形態の変更点によって、先の第４の実施形態を変更してもよい。
【００７１】
・先の第５の実施形態に対する第７の実施形態の変更点によって、先の第８の実施形態を変更してもよい。
【００７２】
・遅延回路４４としては、ＣＲ回路に限らない。例えば、抵抗体４４ａと並列に、コンデンサ４４ｂ側から入力回路４２側に進む方向を順方向とするダイオードを備えてもよい。この場合、パワースイッチング素子Ｓｗをオフ状態に切り替えるに際して、放電用バイポーラトランジスタ３６の出力電圧の低下速度を増大させることができる。また例えば、ＬＣＲ回路であってもよい。
【００７３】
・パワースイッチング素子Ｓｗのゲートへの正の電荷の充電初期における充電用バイポーラトランジスタ３２の出力電圧Ｖｏｕｔ１の上昇速度を、操作信号ｇの論理反転速度に対して緩和する緩和手段としては、遅延回路に限らない。例えば、パワースイッチング素子Ｓｗの電力損失の低減とサージ電圧の抑制との優先度合いに基づき、充電用バイポーラトランジスタ３２のベース電流を可変設定するものであってもよい。この場合であっても、充電用ＭＯＳトランジスタ４０に代えて、充電用バイポーラトランジスタ３２を用いてパワースイッチング素子Ｓｗのオン状態への切り替えを行うことで、サージの抑制や電力損失の低減等の要求に適切に応じることができる。しかもこの際、充電用ＭＯＳトランジスタ４０を併用することで、パワースイッチング素子Ｓｗのゲート電圧を、充電用バイポーラトランジスタ３２のみを用いた場合と比較して上昇させることができる。
【００７４】
・駆動回路ＤＣとしては、放電用バイポーラトランジスタ３６を備えるものに限らない。例えば放電用バイポーラトランジスタ３６を備えることなく、放電用ＭＯＳトランジスタ５０によって放電処理を行うようにしてもよい。
【００７５】
・駆動回路ＤＣとしては、パワースイッチング素子Ｓｗのオフ時のゲート電圧を略ゼロ(出力端子電位と同電位)とするものに限らず、負(出力端子電位よりも低電位)とするものであってもよい。これを実現する上では、放電用ＭＯＳトランジスタ５０を設けることが特に有効である。
【００７６】
・放電用ＭＯＳトランジスタ５０をオン操作するタイミングは、上記各実施形態にて例示したタイミングに限らない。例えば、充電用ＭＯＳトランジスタ４０と放電用ＭＯＳトランジスタ５０とに貫通電流が流れることがないとの条件下における極力早期のタイミングであってもよい。
【００７７】
・上記各実施形態では、充電用抵抗体３４と放電用抵抗体３８とを別部材としたがこれに限らず、これらを同一の部材としてもよい。
【００７８】
・充電用の電圧制御形のスイッチング素子としては、ＭＯＳ型電界効果トランジスタに限らない。例えば、ＭＩＳ型電界効果トランジスタ等、任意の電界効果トランジスタであってもよい。
【００７９】
・パワースイッチング素子としては、ＩＧＢＴに限らず、例えばパワーＭＯＳ型電界効果トランジスタであってもよい。
【００８０】
・パワースイッチング素子にて構成される電力変換回路としては、インバータＩＶに限らない。例えば車載インバータＩＶと高圧バッテリ１２との間に昇圧回路を備えるものにあっては、この昇圧回路であってもよい。また、高圧バッテリ１２の電圧を降圧して低圧バッテリ１６に供給する降圧コンバータであってもよい。これらであっても、パワースイッチング素子とフリーホイールダイオードとが直列接続された構成を有するなら、フリーホイールダイオードのリカバリ電流に起因したサージを抑制する設計を容易とする観点からは、充電用開閉手段として電流制御形のスイッチング素子を用いることが望ましいため、本発明の適用は有効である。
【図面の簡単な説明】
【００８１】
【図１】第１の実施形態にかかるシステム構成図。
【図２】リカバリ電流に起因するサージの生成を説明するための図。
【図３】上記実施形態にかかる駆動回路の回路構成を示す回路図。
【図４】同実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図５】第２の実施形態にかかる駆動回路の回路構成を示す回路図。
【図６】第３の実施形態にかかる駆動回路の回路構成を示す回路図。
【図７】第４の実施形態にかかるパワースイッチング素子のオン操作態様を示すタイムチャート。
【図８】第５の実施形態にかかる駆動回路の回路構成を示す回路図。
【図９】同実施形態にかかるパワースイッチング素子のオフ操作態様を示すタイムチャート。
【図１０】第６の実施形態にかかる駆動回路の回路構成を示す回路図。
【図１１】第７の実施形態にかかる駆動回路の回路構成を示す回路図。
【図１２】第８の実施形態にかかるパワースイッチング素子のオフ操作態様を示すタイムチャート。
【符号の説明】
【００８２】
３２…充電用バイポーラトランジスタ、３６…放電用バイポーラトランジスタ、４０…充電用ＭＯＳトランジスタ、４４…遅延回路、５０…放電用ＭＯＳトランジスタ、Ｓｗ…パワースイッチング素子、ＦＤ…フリーホイールダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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