(57)【要約】【課題】信号の電圧値にかかわらず信号のビットレートを判定できるビットレート判定装置及びビットレート判定方法、このビットレート判定装置を備える信号弁別器及び光信号受信弁別器を提供することを目的とする。【解決手段】本発明に係るビットレート判定装置は、第一経路のゲート回路の前から入力信号を取得する第１入力ポート１と、第二経路のゲート回路の前から入力信号を取得する第２入力ポート２と、第１入力ポート１に接続され、入力信号が低速ビットレートであるか否かを判定する低速ビットレート判定回路１１３と、第２入力ポート２に接続され、入力信号が高速ビットレートであるか否かを判定する高速ビットレート判定回路１１４と、  低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４からの判定結果に基づき、第１制御ポート３及び第２制御ポート４から制御信号を出力する信号出力回路２１１と、を有する。【選択図】図３
2010011011.tif 000002
【特許請求の範囲】
【請求項１】
信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるように前記ゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、
前記制御部は、
前記第一経路の前記ゲート回路の前から前記入力信号を取得する第１入力ポートと、
前記第二経路の前記ゲート回路の前から前記入力信号を取得する第２入力ポートと、
を有し、前記入力信号に含まれるプリアンブルパターンに基づき、前記第１入力ポート及び前記第２入力ポートからの前記入力信号のビットレートをそれぞれ判断することで前記ゲート回路の制御の誤動作を防止することを特徴とするビットレート判定装置。
【請求項２】
前記制御部は、
前記第１入力ポートに接続され、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路と、
前記第２入力ポートに接続され、前記入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路と、
前記第一経路の前記ゲート回路と接続する第１制御ポート及び前記第二経路の前記ゲート回路と接続する第２制御ポートを持ち、前記高速ビットレート判定回路及び前記低速ビットレート判定回路からの判定結果に基づき、前記第１制御ポート及び前記第２制御ポートから前記制御信号を出力する信号出力回路と、
を有することを特徴とする請求項１に記載のビットレート判定装置。
【請求項３】
前記入力信号のプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、入力される前記入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記信号出力回路は、前記低速ビットレート判定回路及び前記高速ビットレート判定回路からのパルス信号が制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路を含むことを特徴とする請求項２に記載のビットレート判定装置。
【請求項４】
高速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、低速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期パターンを整数個もち、
前記高速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が高速ビットレートであった場合に前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記低速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、
前記信号出力回路は、前記高速ビットレート判定回路からのパルス信号を反転させた反転パルス信号及び前記低速ビットレート判定回路からのパルス信号が入力される論理積回路と、前記論理積回路からの出力結果及び前記高速ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項２に記載のビットレート判定装置。
【請求項５】
高速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期パターンを整数個もち、低速ビットレートの前記入力信号に含まれるプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、
前記制御部は、前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路をさらに有しており、
前記高速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、
前記低速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記判定結果として、前記入力信号が高速ビットレートであった場合に前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記信号出力回路は、前記信号断検出回路からのパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号が入力される論理積回路と、前記論理積回路からの出力結果及び前記低速用ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項２に記載のビットレート判定装置。
【請求項６】
前記入力信号のプリアンブルパターンは、周期パターンを整数個もち、
前記制御部は、前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路をさらに有しており、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、
前記信号出力回路は、前記信号断検出回路からのパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号が入力される第１論理積回路と、前記第１論理積回路からの出力結果と前記低速ビットレート判定回路からのパルス信号が入力される第２論理積回路と、前記第１論理積回路からの出力結果及び前記第２論理積回路からの出力結果がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項２に記載のビットレート判定装置。
【請求項７】
前記制御部は、
前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する第２入力ポート低速ビットレート判定回路と、
前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路と、
前記信号断検出回路からのパルス信号で前記低速ビットレート判定回路の判定結果又は前記第２入力ポート低速ビットレート判定回路からの判定結果を選択するセレクトスイッチと、
をさらに有し、前記第２入力ポートに前記高速ビットレート判定回路と前記第２入力ポート低速ビットレート判定回路とが並列に接続されており、
前記信号出力回路は、
前記セレクトスイッチで選択された前記判定結果と前記高速ビットレート判定回路からの前記判定結果がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とする請求項２に記載のビットレート判定装置。
【請求項８】
信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるように前記ゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、
前記制御部は、
前記第二経路の前記ゲート回路の前から前記入力信号を取得する第２入力ポートと、
前記第２入力ポートに接続され、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路と、
前記低速ビットレート判定回路と並列になるように前記第２入力ポートに接続され、前記入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路と、
前記第一経路の前記ゲート回路の前から前記入力信号を取得する第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路と、
前記第一経路の前記ゲート回路と接続する第１制御ポート及び前記第二経路の前記ゲート回路と接続する第２制御ポートを持ち、前記高速ビットレート判定回路及び前記低速ビットレート判定回路からの判定結果に基づき、前記第１制御ポート及び前記第２制御ポートから前記制御信号を出力する信号出力回路と、
を有し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、それぞれに入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンに基づく所定の遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記入力信号のプリアンプルパターンに基づいて、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路又は前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記排他的論理和回路又は前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記信号出力回路は、前記信号断検出回路からのパルス信号と前記低速ビットレート判定回路からのパルス信号が入力される論理和回路と、前記論理和回路からの出力結果及び前記高速用ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことを特徴とするビットレート判定装置。
【請求項９】
前記判断回路は、リセットセットフリップフロップ回路であり、
前記リセットセットフリップフロップ回路は、
前記制御判断用信号がそれぞれセット端子及びリセット端子に入力され、出力端子と前記第１制御ポートとが接続され、反転出力端子と前記第２制御ポートとが接続されている、あるいは反転出力端子と前記第１制御ポートとが接続され、出力端子と前記第２制御ポートとが接続されていることを特徴とする請求項３から８に記載のいずれかのビットレート判定装置。
【請求項１０】
信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートと低速ビットレートより高速の高速ビットレートとも周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路で前記入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせ、遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定し、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路からの前記パルス信号に基づき前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。
【請求項１１】
信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートでは周期パターンを整数個持ち、低速ビットレートより高速の高速ビットレートでは周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記高速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせ、遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記低速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせ、遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記低速ビットレート判定回路がパルス信号を出力し、
前記高速ビットレート判定回路からのパルス信号を反転させた反転パルス信号及び前記低速ビットレート判定回路からのパルス信号を論理積回路に入力し、前記論理積回路からの出力結果及び前記高速ビットレート判定回路からのパルス信号に基づいて前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。
【請求項１２】
信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートでは周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、低速ビットレートより高速の高速ビットレートでは周期パターンを整数個持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記高速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせ、遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記高速ビットレート判定回路がパルス信号を出力し、
前記低速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせ、遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、
前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を論理積回路に入力し、前記論理積回路からの出力結果及び前記低速ビットレート判定回路からのパルス信号に基づいて前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。
【請求項１３】
信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号に含まれるプリアンブルパターンが、低速ビットレートと低速ビットレートより高速の高速ビットレートとも周期パターンを整数個持つ場合に、
前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、
前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、
前記低速ビットレート判定回路及び前記高速ビットレート判定回路で前記入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせ、遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記低速ビットレート判定回路及び前記高速ビットレート判定回路がパルス信号を出力し、
前記第一経路及び前記第二経路の前記入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を第１論理積回路に入力し、前記第１論理積回路からの出力結果と前記低速ビットレート判定回路からのパルス信号を第２論理積回路に入力し、前記第１論理積回路からの出力結果及び前記第２論理積回路からの出力結果に基づいて前記ゲート回路を制御する制御信号を出力することを特徴とするビットレート判定方法。
【請求項１４】
信号を通過又は遮断するゲート回路及び低速ビットレートに対応するクロックデータ再生回路が直列に接続された、又は前記ゲート回路を内蔵する低速ビットレートに対応するクロックデータ再生回路が接続された第一経路と、
信号を通過又は遮断するゲート回路及び低速ビットレートより高速の高速ビットレートに対応するクロックデータ再生回路が直列に接続された、又は前記ゲート回路を内蔵する高速ビットレートに対応するクロックデータ再生回路が接続された第二経路と、
前記第一経路及び前記第二経路の双方に入力される時分割多重された同一の入力信号のうち、前記第一経路では低速ビットレートの信号を通過させ、前記第二経路では高速ビットレートの信号を通過させるように前記ゲート回路を制御する請求項３から９に記載のいずれかのビットレート判定装置と、
を備える信号弁別器。
【請求項１５】
請求項１４に記載の信号弁別器と、
高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子と、
２つに分岐された前記光電変換素子の出力の一方について低速ビットレートに対応する帯域を増幅し、前記信号弁別器の前記第一経路に結合する低速用振幅制限増幅回路と、
２つに分岐された前記光電変換素子の出力の他方について低速ビットレートより高速の高速ビットレートに対応する帯域を増幅し、前記信号弁別回路の前記第二経路に結合する高速用振幅制限増幅回路と、
を備える光信号受信弁別器。
【請求項１６】
高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子と、
信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路及び低速ビットレートに対応するクロックデータ再生回路が直列に接続され、２つに分岐された前記光電変換素子の出力の一方が前記低速用振幅制限増幅回路側から入力信号として結合される第一経路と、
信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートより高速の高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路及び高速ビットレートに対応するクロックデータ再生回路が直列に接続され、２つに分岐された前記光電変換素子の出力の他方が前記高速用振幅制限増幅回路側から入力信号として結合される第二経路と、
前記入力信号のうち、前記第一経路では低速ビットレートの信号を通過させ、前記第二経路では高速ビットレートの信号を通過させるように前記ゲート回路を制御する請求項３から９に記載のいずれかのビットレート判定装置と、
を備える光信号受信弁別器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号のビットレートを自動で判定するビットレート判定装置、そのビットレート判定方法、ビットレート判定装置を備える信号弁別器及び信号弁別器を備える光信号受信弁別器に関する。
【背景技術】
【０００２】
光アクセスの急速な普及に伴い、複数ビットレートの信号を扱う受信器が要求されている。これは、一般に信号を受信する受信回路は、特定のビットレートの信号のみを受信するように設計されているが、複数のビットレートの信号を受信可能なマルチレート受信器を利用することによって、事業者側にとってはサービスの更改に要する設備投資の削減効果、または、伝送装置の単一品種化によるコスト削減効果が狙え、ユーザ側にとっては、様々なビットレートに対応した複数サービスが利用可能となるためである。
【０００３】
１つの受信器において複数のビットレートに対応するマルチレート受信器を実現するためには、受信したビットレートを自動で判定し、検出するビットレート判定機構が必要である。更に、扱うビットレートが整数倍もしくは整数分の一の関係にない複数ビットレートの場合、受信器の後段に接続される回路および装置も同様に、整数倍もしくは整数分の一の関係にない複数のビットレートに対応可能でなければならない。このため、整数倍もしくは整数分の一の関係にあるビットレート群毎もしくはビットレート毎に別の出力端子から出力可能な信号弁別回路が必要である（例えば、特許文献１を参照。）。
【０００４】
図１は、受信した複数のビットレートを自動検出するビットレート判定装置と信号弁別回路を組み合わせ、複数のビットレートに対応する従来の受信器を説明するブロック図である。
【０００５】
図１の受信器は、ビットレート判定回路と、信号弁別回路とを用いて、自動でビットレートを判定し、ビットレート毎に異なる出力ポートから所望のビットレートを出力する。具体的には、受信器は、光電変換素子１０１、インピーダンス変換増幅回路１０２、低速用振幅制限増幅回路１０３、高速用振幅制限増幅回路１０４、低速ビットレート側制御ポート１０５、ゲート回路１０６、高速ビットレート側制御ポート１０７、ゲート回路１０８、低速用クロックデータ再生回路１０９、高速用クロックデータ再生回路１１０、低速信号出力端子１１１、高速信号出力端子１１２、低速ビットレート判定回路１１３、高速ビットレート判定回路１１４、リセットセットフリップフロップ回路１１５を備える。図１の受信器は、光電変換素子１０１に入力される高速ビットレートの光信号と低速ビットレートの光信号に応じて低速信号出力端子１１１、高速信号出力端子１１２から受信信号を出力する。上記構成は、高速用振幅制限増幅回路１０４の出力電圧の一部を低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４に入力し、ビットレートを判定している。言い換えれば、１つの入力ポートから、複数のビットレート信号を各々のビットレート判定回路に入力することでビットレートを判定している構成といえる。
【０００６】
このようにビットレート判定回路と弁別機能を有する信号弁別回路とを用いることで、自動でビットレートを判定し、ビットレート毎に異なる出力ポートから所望のビットレートの信号を出力する光伝送用受信回路を構成することができる。
【特許文献１】特開平８−００８９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１の受信器において、低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４は、高速用振幅制限増幅回路１０４の出力結果からビットレートを判定している。一般に電子デバイスの帯域を伸ばした場合、受光感度は悪くなり、これら２つはトレードオフの関係にある。そのため低速ビットレートを判定する低速ビットレート判定回路１１３からの出力結果は、判定する低速ビットレートの光強度レベルによっては、誤判定結果を出力するという課題がある。低速ビットレート判定回路１１３から誤判定結果を出力する場合を図２で説明する。
【０００８】
図２は、図１の各ビットレート判定回路から誤判定結果を出力する場合のタイミングチャートを示したものである。図中の符号は図１で示した各符号のデバイスからの出力信号電圧値を示している。ここで、光電変換素子１０１に入力される信号は、低速ビットレート、高速ビットレートの後、長い無信号状態が続き、その後に高速ビットレート、高速ビットレートの受光感度以下の低速ビットレート信号が入力されるものとする。信号のプリアンブルパターンは、周期の半分のところで極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ。上記で述べたように電子デバイスの帯域と受光感度はトレードオフの関係にあり、高速用振幅制限増幅回路１０４は、高速ビットレートの電圧値を振幅制限状態にするため帯域を確保する代わりに受光感度が低下する。そのため、高速用振幅制限増幅回路１０４を通過した高速ビットレートの受光感度以下の低速ビットレート信号は出力されない。例えば、高速用振幅制限増幅回路１０４から低速ビットレート信号は出力されなかった場合、低速ビットレート判定回路１１３からは、図２に示される破線１１６部分にビットレート判定の結果であるパルスが出力されなくなり、低速用振幅制限増幅回路１０３から低速ビットレート信号が出力されているにもかかわらず、ゲート回路１０６をオープンにすることができないという誤動作が生じる。
【０００９】
そこで、本発明は、上記課題を解決するためになされたもので、電子デバイス等の帯域制限による波形劣化や受光感度の劣化が生じていても入力信号のビットレートを判定できるビットレート判定装置及びビットレート判定方法、このビットレート判定装置を備える信号弁別器及び光信号受信弁別器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明に係るビットレート判定装置は、入力ポート毎にビットレート判定を行い、それぞれのビットレート判定の結果を総合的に判断して誤判定を防止することとした。
【００１１】
具体的には、本発明に係るビットレート判定装置は、信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるように前記ゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、前記制御部は、前記第一経路の前記ゲート回路の前から前記入力信号を取得する第１入力ポートと、前記第二経路の前記ゲート回路の前から前記入力信号を取得する第２入力ポートと、を有し、前記入力信号に含まれるプリアンブルパターンに基づき、前記第１入力ポート及び前記第２入力ポートからの前記入力信号のビットレートをそれぞれ判断することで前記ゲート回路の制御の誤動作を防止する。
【００１２】
本発明は、双方の入力ポートからの入力信号のそれぞれについてビットレートを判定するため、電子デバイス等の帯域制限による波形劣化や受光感度の劣化が生じていても入力信号のビットレートを判定できるビットレート判定装置を提供することができる。
【００１３】
本発明に係るビットレート判定装置の前記制御部は、前記第１入力ポートに接続され、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路と、前記第２入力ポートに接続され、前記入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路と、前記第一経路の前記ゲート回路と接続する第１制御ポート及び前記第二経路の前記ゲート回路と接続する第２制御ポートを持ち、前記低速ビットレート判定回路及び前記高速ビットレート判定回路からの判定結果に基づき、前記第１制御ポート及び前記第２制御ポートから前記制御信号を出力する信号出力回路と、を有してもよい。
【００１４】
低速ビットレート側の第一経路からの入力信号で低速ビットレートであるか否か判定を行い、高速ビットレート側の第二経路からの入力信号で高速ビットレートであるか否か判定を行うことで、低速ビットレートの整数倍でない高速ビットレートの信号、あるいは高速ビットレートの整数分の一でない低速ビットレートの信号についてもビットレート判定することができる。
【００１５】
本発明に係るビットレート判定装置の前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、入力される前記入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力する。前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記信号出力回路は、前記低速ビットレート判定回路及び前記高速ビットレート判定回路からのパルス信号が制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路を含むことができる。
【００１６】
また、このビットレート判定装置のビットレート判定方法は、前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、  前記低速ビットレート判定回路及び前記高速ビットレート判定回路で前記入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定し、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記低速ビットレート判定回路及び前記高速ビットレート判定回路からの前記パルス信号に基づき前記ゲート回路を制御する制御信号を出力する。
【００１７】
プリアンブルパターンが、低速ビットレートと低速ビットレートより高速の高速ビットレートとも周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ入力信号のビットレートを判定できる。
【００１８】
本発明に係るビットレート判定装置の前記高速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が高速ビットレートであった場合に前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記低速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、  前記信号出力回路は、前記高速ビットレート判定回路からのパルス信号を反転させた反転パルス信号及び前記低速ビットレート判定回路からのパルス信号が入力される論理積回路と、前記論理積回路からの出力結果及び前記高速ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むことができる。
【００１９】
また、このビットレート判定装置のビットレート判定方法は、前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、前記高速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記低速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記低速ビットレート判定回路がパルス信号を出力し、前記高速ビットレート判定回路からのパルス信号を反転させた反転パルス信号及び前記低速ビットレート判定回路からのパルス信号を論理積回路に入力し、前記論理積回路からの出力結果及び前記高速ビットレート判定回路からのパルス信号に基づいて前記ゲート回路を制御する制御信号を出力する。
【００２０】
プリアンブルパターンが、低速ビットレートでは周期パターンを整数個持ち、低速ビットレートより高速の高速ビットレートでは周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持つ入力信号のビットレートを判定できる。
【００２１】
本発明に係るビットレート判定装置の前記制御部は、前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路をさらに有しており、前記高速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、前記低速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路と、前記排他的論理和回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記判定結果として、前記入力信号が高速ビットレートであった場合に前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記信号出力回路は、前記信号断検出回路からのパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号が入力される論理積回路と、前記論理積回路からの出力結果及び前記低速用ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むができる。
【００２２】
また、このビットレート判定装置のビットレート判定方法は、前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、前記高速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記高速ビットレート判定回路がパルス信号を出力し、前記低速ビットレート判定回路で前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路が前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を論理積回路に入力し、前記論理積回路からの出力結果及び前記低速ビットレート判定回路からのパルス信号に基づいて前記ゲート回路を制御する制御信号を出力する。
【００２３】
プリアンブルパターンが、低速ビットレートでは周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、低速ビットレートより高速の高速ビットレートでは周期パターンを整数個持つ入力信号のビットレートを判定できる。
【００２４】
本発明に係るビットレート判定装置の前記制御部は、前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路をさらに有しており、前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が無信号状態の場合にパルス信号を出力し、前記信号出力回路は、前記信号断検出回路からのパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号が入力される第１論理積回路と、前記第１論理積回路からの出力結果と前記低速ビットレート判定回路からのパルス信号が入力される第２論理積回路と、前記第１論理積回路からの出力結果及び前記第２論理積回路からの出力結果がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むができる。
【００２５】
また、このビットレート判定装置のビットレート判定方法は、前記第一経路の前記ゲート回路の前から前記入力信号を取得して低速ビットレート判定回路に入力し、前記第二経路の前記ゲート回路の前から前記入力信号を取得して高速ビットレート判定回路に入力し、前記低速ビットレート判定回路及び前記高速ビットレート判定回路で前記入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、前記同符号連続信号を積分した値と所定の閾値とで判定を行い、前記入力信号が無信号状態の場合に前記低速ビットレート判定回路及び前記高速ビットレート判定回路がパルス信号を出力し、前記第一経路及び前記第二経路の前記入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を第１論理積回路に入力し、前記第１論理積回路からの出力結果と前記低速ビットレート判定回路からのパルス信号を第２論理積回路に入力し、前記第１論理積回路からの出力結果及び前記第２論理積回路からの出力結果に基づいて前記ゲート回路を制御する制御信号を出力する。
【００２６】
プリアンブルパターンが、低速ビットレートと低速ビットレートより高速の高速ビットレートとも周期パターンを整数個持つ入力信号のビットレートを判定できる。
【００２７】
本発明に係るビットレート判定装置の前記制御部は、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する第２入力ポート低速ビットレート判定回路と、前記第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路と、前記信号断検出回路からのパルス信号で前記低速ビットレート判定回路の判定結果又は前記第２入力ポート低速ビットレート判定回路からの判定結果を選択するセレクトスイッチと、をさらに有し、前記第２入力ポートに前記高速ビットレート判定回路と前記第２入力ポート低速ビットレート判定回路とが並列に接続されており、前記信号出力回路は、前記セレクトスイッチで選択された前記判定結果と前記高速ビットレート判定回路からの前記判定結果がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むとすることができる。
【００２８】
低速ビットレート判定回路からのパルス信号が入力信号のプリアンブルパターンの時間外に出力された場合でも誤動作を防止することができる。
【００２９】
本発明に係るビットレート判定装置は、信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるように前記ゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、前記制御部は、前記第二経路の前記ゲート回路の前から前記入力信号を取得する第２入力ポートと、前記第２入力ポートに接続され、前記入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路と、前記低速ビットレート判定回路と並列になるように前記第２入力ポートに接続され、前記入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路と、前記第一経路の前記ゲート回路の前から前記入力信号を取得する第１入力ポート及び前記第２入力ポートに入力される前記入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路と、前記第一経路の前記ゲート回路と接続する第１制御ポート及び前記第二経路の前記ゲート回路と接続する第２制御ポートを持ち、前記低速ビットレート判定回路及び前記高速ビットレート判定回路からの判定結果に基づき、前記第１制御ポート及び前記第２制御ポートから前記制御信号を出力する信号出力回路と、を有し、前記低速ビットレート判定回路及び前記高速ビットレート判定回路は、それぞれに入力される前記入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンに基づく所定の遅延差を生じさせる遅延素子と、前記遅延素子から遅延差をもつ２つの信号が入力され、前記入力信号のプリアンプルパターンに基づいて、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路又は前記２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路と、前記排他的論理和回路又は前記一致回路からの前記同符号連続信号を積分する積分回路と、前記積分回路で積分された前記同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路と、を含み、前記入力信号が低速ビットレートであった場合に前記低速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記入力信号が高速ビットレートであった場合に前記高速ビットレート判定回路は前記プリアンブルの周期パターン以内に有限幅のパルス信号を出力し、前記信号出力回路は、前記信号断検出回路からのパルス信号と前記低速ビットレート判定回路からのパルス信号が入力される論理和回路と、前記論理和回路からの出力結果及び前記高速用ビットレート判定回路からのパルス信号がそれぞれ制御判断用信号として入力され、前記制御信号を生成し、前記入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含むとすることができる。
【００３０】
本発明では、第二経路の入力信号だけを取得しているが、論理和回路に低速ビットレート判定回路からの出力と信号断検出回路からの出力を入力し、論理和回路の出力と高速ビットレート判定回路の出力で入力信号のビットレートを判断している。このため、本発明は、電子デバイス等の帯域制限による波形劣化や受光感度の劣化が生じていても入力信号のビットレートを判定できるビットレート判定装置を提供することができる。
【００３１】
本発明に係るビットレート判定装置の前記判断回路は、リセットセットフリップフロップ回路であり、前記リセットセットフリップフロップ回路は、前記制御判断用信号がそれぞれセット端子及びリセット端子に入力され、出力端子と前記第１制御ポートとが接続され、反転出力端子と前記第２制御ポートとが接続されている、あるいは反転出力端子と前記第１制御ポートとが接続され、出力端子と前記第２制御ポートとが接続されている。入力信号のビットレートが変わるまでゲート回路の状態を維持することができる。
【００３２】
具体的には、本発明に係る信号弁別器は、信号を通過又は遮断するゲート回路及び低速ビットレートに対応するクロックデータ再生回路が直列に接続された、又は前記ゲート回路を内蔵する低速ビットレートに対応するクロックデータ再生回路が接続された第一経路と、信号を通過又は遮断するゲート回路及び低速ビットレートより高速の高速ビットレートに対応するクロックデータ再生回路が直列に接続された、又は前記ゲート回路を内蔵する高速ビットレートに対応するクロックデータ再生回路が接続された第二経路と、前記第一経路及び前記第二経路の双方に入力される時分割多重された同一の入力信号のうち、前記第一経路では低速ビットレートの信号を通過させ、前記第二経路では高速ビットレートの信号を通過させるように前記ゲート回路を制御する前記ビットレート判定装置と、を備える。
【００３３】
本発明は、双方の入力ポートからの入力信号のそれぞれについてビットレートを判定するため、電子デバイス等の帯域制限による波形劣化や受光感度の劣化が生じていても入力信号のビットレート毎に弁別できる信号弁別器を提供することができる。
【００３４】
具体的には、本発明に係る光信号受信弁別器は、前記信号弁別器と、高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子と、２つに分岐された前記光電変換素子の出力の一方について低速ビットレートに対応する帯域を増幅し、前記信号弁別器の前記第一経路に結合する低速用振幅制限増幅回路と、２つに分岐された前記光電変換素子の出力の他方について低速ビットレートより高速の高速ビットレートに対応する帯域を増幅し、前記信号弁別回路の前記第二経路に結合する高速用振幅制限増幅回路と、を備える。
【００３５】
本発明は、双方の入力ポートからの入力信号のそれぞれについてビットレートを判定するため、電子デバイス等の帯域制限による波形劣化や受光感度の劣化が生じていても入力信号のビットレート毎に弁別できる光信号受信弁別器を提供することができる。
【００３６】
本発明に係る光信号受信弁別器は、高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子と、信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路及び低速ビットレートに対応するクロックデータ再生回路が直列に接続され、２つに分岐された前記光電変換素子の出力の一方が前記低速用振幅制限増幅回路側から入力信号として結合される第一経路と、信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートより高速の高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路及び高速ビットレートに対応するクロックデータ再生回路が直列に接続され、２つに分岐された前記光電変換素子の出力の他方が前記高速用振幅制限増幅回路側から入力信号として結合される第二経路と、前記入力信号のうち、前記第一経路では低速ビットレートの信号を通過させ、前記第二経路では高速ビットレートの信号を通過させるように前記ゲート回路を制御する前記ビットレート判定装置と、を備える。
【００３７】
本発明は、双方の入力ポートからの入力信号のそれぞれについてビットレートを判定するため、電子デバイス等の帯域制限による波形劣化や受光感度の劣化が生じていても入力信号の光信号のビットレート毎に弁別できる光信号受信弁別器を提供することができる。
【発明の効果】
【００３８】
本発明は、入力された信号のビットレートを自動で判定できるビットレート判定装置及びビットレート判定方法、このビットレート判定装置を備える信号弁別器及び光信号受信弁別器を提供することができる。また、本発明では、ビットレート判定回路の誤動作を修正でき、整数倍、もしくは整数分の１の関係にない複数のビットレートの場合においても入力信号のビットレートを瞬時に弁別し、ビットレート毎に異なる出力ポートから所望のビットレート信号を出力する光通信用受信装置を実現することができる。
【発明を実施するための最良の形態】
【００３９】
添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００４０】
（実施の形態１）
図３は、本実施形態のビットレート判定装置の構成を説明するブロック図である。本実施形態のビットレート判定装置は、信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるようにゲート回路を制御する制御信号を出力する制御部３０１を備えるビットレート判定装置であって、制御部３０１は、第一経路のゲート回路の前から入力信号を取得する第１入力ポート１と、第二経路のゲート回路の前から入力信号を取得する第２入力ポート２と、第１入力ポート１に接続され、入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路１１３と、第２入力ポート２に接続され、入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路１１４と、第一経路のゲート回路と接続する第１制御ポート３及び第二経路のゲート回路と接続する第２制御ポート４を持ち、低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４からの判定結果に基づき、第１制御ポート３及び第２制御ポート４から制御信号を出力する信号出力回路２１１と、を有し、入力信号に含まれるプリアンブルパターンに基づき、第１入力ポート１及び第２入力ポート２からの入力信号のビットレートをそれぞれ判断することでゲート回路の制御の誤動作を防止する。
【００４１】
図３には、ゲート回路が接続された第一経路及び第二経路を図示していない。第１入力ポート１は第一経路のゲート回路前から第一経路を経由する入力信号の一部を取得する。また、第２入力ポート１は第二経路のゲート回路前から第二経路を経由する入力信号の一部を取得する。
【００４２】
低速ビットレート判定回路１１３は、第一経路を通過する入力信号のビットレートが低速ビットレートであるか否かを判定して判定結果を出力する。高速ビットレート判定回路１１４は、第二経路を通過する入力信号のビットレートが高速ビットレートであるか否かを判定して判定結果を出力する。
【００４３】
信号出力回路２１１は、低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４からの判定結果が入力され、制御信号を第１制御ポート３及び第２制御ポート４から出力する。第１制御ポート３と第一経路のゲート回路とが接続され、第２制御ポート４と第二経路のゲート回路とが接続されているため、信号出力回路２１１は制御信号でゲート回路の開閉を制御することができる。具体的には、信号出力回路２１１は入力信号のビットレートが低速ビットレートであった場合に、入力信号のプリアンブルパターン以内に第一経路のゲート回路を開き、第二経路のゲート回路を閉じる制御信号を出力し、入力信号のビットレートが高速ビットレートであった場合に、入力信号のプリアンブルパターン以内に第二経路の前記ゲート回路を開き、第一経路の前記ゲート回路を閉じる制御信号を出力する。
【００４４】
図３のビットレート判定装置では、低速ビットレート判定回路１１３は、入力される入力信号をそれぞれ２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子５及び遅延素子６と、遅延素子５及び遅延素子６から遅延差をもつ２つの信号が入力され、２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路７と、排他的論理和回路７からの同符号連続信号を積分する積分回路１０と、積分回路１０で積分された同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路１１と、を含む。また、高速ビットレート判定回路１１４は、入力される入力信号をそれぞれ２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる遅延素子１２及び遅延素子１３と、遅延素子１２及び遅延素子１３から遅延差をもつ２つの信号が入力され、２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路１４と、排他的論理和回路１４からの同符号連続信号を積分する積分回路１７と、積分回路１７で積分された同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路１８と、を含む。入力信号が低速ビットレートであった場合に低速ビットレート判定回路１１３がプリアンブルの周期パターン以内に有限幅のパルス信号を出力する。入力信号が高速ビットレートであった場合に高速ビットレート判定回路１１４がプリアンブルの周期パターン以内に有限幅のパルス信号を出力する。
【００４５】
信号出力回路２１１は、低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４からのパルス信号が制御判断用信号として入力され、制御信号を生成し、入力信号のビットレートが変わるまで制御信号の状態を維持する判断回路を含む。判断回路は、例えば、リセットセットフリップフロップ回路１１５である。リセットセットフリップフロップ回路１１５の場合、制御判断用信号がそれぞれセット端子Ｓ及びリセット端子Ｒに入力され、出力端子Ｑ１と第１制御ポート３とが接続され、反転出力端子Ｑ２と第２制御ポート４とが接続されている。
【００４６】
このビットレート判定装置が有効に動作する入力信号の条件は、入力信号のプリアンブルパターンが、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持っていることである。例えば、上記プリアンブルパターンは、「１０１０１０１０１０・・・」である。
【００４７】
このビットレート判定装置のビットレート判定方法は、第一経路のゲート回路の前から入力信号を取得して低速ビットレート判定回路１１３に入力し、第二経路のゲート回路の前から入力信号を取得して高速ビットレート判定回路１１４に入力し、低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４で入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、同符号連続信号を積分した値と所定の閾値とで判定し、入力信号が低速ビットレートであった場合に低速ビットレート判定回路１１３がプリアンブルの周期パターン以内に有限幅のパルス信号を出力し、入力信号が高速ビットレートであった場合に高速ビットレート判定回路１１４がプリアンブルの周期パターン以内に有限幅のパルス信号を出力し、低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４からのパルス信号に基づきゲート回路を制御する制御信号を出力する。
【００４８】
低速ビットレート判定回路１１３が含む遅延素子５と遅延素子６及び高速ビットレート判定回路１１４が含む遅延素子１２と遅延素子１３は、それぞれ低速ビットレート信号のプリアンブルのパターン周期の二分の一の奇数倍の長さ、高速ビットレート信号のプリアンブルのパターン周期の二分の一の奇数倍の長さに調整されている。低速ビットレート判定回路１１３が含む積分回路１０及び高速ビットレート判定回路１１４が含む積分回路１７の時定数は、それぞれ低速ビットレート信号のプリアンブル長程度、高速ビットレート信号のプリアンブル長程度に設定されている。
【００４９】
図３では、便宜上、低速ビットレート判定回路１１３には遅延素子５と遅延素子６及び高速ビットレート判定回路１１４には遅延素子１２と遅延素子１３の両方を接続した例を示したが、一方の遅延が各々のプリアンブルのパターン周期の二分の一の奇数倍の長さと等しければ、どちらか一方のみでも構わない。また、閾値判定回路１１及び閾値判定回路１８にそれぞれ積分回路１０及び積分回路１７の時定数と同等の応答速度のものを使用すれば、積分回路１０及び積分回路１７を省略可能である。
【００５０】
図４は、図３のビットレート判定装置の動作を示すタイミングチャートである。ここで、入力信号１９は、従来例と同様に低速ビットレート信号、高速ビットレート信号の後、長い無信号状態が続き、その後に高速ビットレート信号、高速ビットレート信号の受光感度以下で電圧値の低い低速ビットレート信号が入力されるものとする。
【００５１】
図４の符号は、図３で示した各符号のデバイスからの出力信号電圧値を示している。第１入力ポート１に入力される入力信号は、低速ビットレート相当の帯域を持つ素子を通過したことによる帯域制限により、高速ビットレート信号の波形は崩れている。また、第２入力ポート２に入力される信号は、高速ビットレート信号の帯域を確保する代わりに受光感度が低下するため、高速ビットレートの受光感度以下の低速ビットレート信号は出力されないものとする。
【００５２】
第１入力ポート１に図４の符号１に示すような信号が入力された場合、低速ビットレート判定回路１１３からは、低速ビットレート信号のプリアンブルパターンの時間内に有限幅のパルス信号が出力される。第２入力ポート２に図４の符号２に示すような信号が入力された場合、高速ビットレート判定回路１１４からは、高速ビットレート信号のプリアンブルパターンの時間内に有限幅のパルス信号が出力される。低速ビットレート判定回路１１３からのパルス信号を制御判断用信号としてリセットセットフリップフロップ回路１１５のセット端子Ｓに入力し、高速ビットレート判定回路１１４からのパルス信号を制御判断用信号としてリセットセットフリップフロップ回路１１５のリセット端子Ｒに入力することで、リセットセットフリップフロップ回路１１５の出力は図４の符合３及び符号４のようになる。この出力結果に示すように、図３のビットレート判定装置はどちらのビットレートの信号が入力されているかを判定することができる。このように、図３のビットレート判定装置は、低速ビットレート判定回路１１３を第１入力ポート１に接続し、高速ビットレート判定回路１１４を第２入力ポート２に接続することにより誤判定を回避している。
【００５３】
なお、低速ビットレート判定回路１１３からのパルス信号をリセットセットフリップフロップ回路１１５のリセット端子Ｒに入力し、高速ビットレート判定回路１１４からのパルス信号をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力しても同様の効果を得ることができる。
【００５４】
（実施の形態２）
図５は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図５のビットレート判定回路は、図３のビットレート判定装置の低速ビットレート判定回路１１３及び信号出力回路２１１の代替として低速ビットレート判定回路２０及び信号出力回路２１２を有する。ここでは、図３のビットレート判定装置と異なる部分を説明する。
【００５５】
図５のビットレート判定装置では、低速ビットレート判定回路２０は、入力される入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子２１及び遅延素子２２と、遅延素子２１及び遅延素子２２から遅延差をもつ２つの信号が入力され、２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路２３と、一致回路２３からの同符号連続信号を積分する積分回路１０と、積分回路１０で積分された同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路１１と、を含む。低速ビットレート判定回路２０は、一致回路２３を含むため、入力信号が無信号状態の場合に低速ビットレート判定回路２０はパルス信号を出力する。
【００５６】
また、信号出力回路２１２は、高速ビットレート判定回路１１４からのパルス信号を反転させた反転パルス信号及び低速ビットレート判定回路２０からのパルス信号が入力される論理積回路２６と、論理積回路２６からの出力結果及び高速ビットレート判定回路１１４からのパルス信号がそれぞれ制御判断用信号として入力され、制御信号を生成し、入力信号のビットレートが変わるまで制御信号の状態を維持する判断回路と、を含む。判断回路は、例えば、リセットセットフリップフロップ回路１１５である。
【００５７】
このビットレート判定装置が有効に動作する入力信号の条件は、高速ビットレートの入力信号に含まれるプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持ち、低速ビットレートの入力信号に含まれるプリアンブルパターンは、周期パターンを整数個持っていることである。低速ビットレートのプリアンブルパターンは、例えば「１１０１０１、１１０１０１、１１０１０１、・・・」である。
【００５８】
このビットレート判定装置のビットレート判定方法は、第一経路のゲート回路の前から入力信号を取得して低速ビットレート判定回路２０に入力し、第二経路のゲート回路の前から入力信号を取得して高速ビットレート判定回路１１４に入力し、高速ビットレート判定回路１１４で入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、同符号連続信号を積分した値と所定の閾値とで判定を行い、入力信号が高速ビットレートであった場合に高速ビットレート判定回路１１４がプリアンブルの周期パターン以内に有限幅のパルス信号を出力し、低速ビットレート判定回路２０で入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、同符号連続信号を積分した値と所定の閾値とで判定を行い、入力信号が無信号状態の場合に低速ビットレート判定回路２０がパルス信号を出力し、高速ビットレート判定回路１１４からのパルス信号を反転させた反転パルス信号及び低速ビットレート判定回路２０からのパルス信号を論理積回路２６に入力し、論理積回路２６からの出力結果及び高速ビットレート判定回路１１４からのパルス信号に基づいてゲート回路を制御する制御信号を出力する。
【００５９】
低速ビットレート判定回路２０が含む遅延素子２１と遅延素子２２は、それぞれ低速ビットレート信号のプリアンブルのパターン周期の整数倍の長さに調整されている。高速ビットレート判定回路１１４が含む遅延素子１２と遅延素子１３は、図３での説明のように調整されている。図５では、便宜上、低速ビットレート判定回路２０には遅延素子２１と遅延素子２２及び高速ビットレート判定回路１１４には遅延素子１２と遅延素子１３の両方を接続した例を示したが、低速ビットレート判定回路２０が含む遅延素子２１と遅延素子２２は、一方の遅延がプリアンブル信号のパターン周期の整数倍の長さと等しければ、どちらか一方のみでも構わない。また、図３での説明のように高速ビットレート判定回路１１４の遅延素子１２と遅延素子１３はどちらか一方のみでも構わない。
【００６０】
低速ビットレート判定回路２０が含む積分回路１０及び高速ビットレート判定回路１１４が含む積分回路１７の時定数は図３で説明したように設定されている。また、図３の説明のように積分回路を省略することも可能である。
【００６１】
図６は、図５のビットレート判定装置の動作を示すタイミングチャートである。ここで、入力信号１９は、図４で説明した入力信号１９と同様である。図６の符号は、図５で示した各符号のデバイスからの出力信号電圧値を示している。第１入力ポート１及び第２入力ポート２に入力される信号も、図４の説明と同様である。
【００６２】
低速ビットレート判定回路２０は、一致回路２３を備えているため、無信号状態にパルスを出力する。さらに、第１入力ポート１に入力される高速ビットレート信号は波形が崩れており、高速ビットレート信号のプリアンブルパターンは波形が崩れたことにより平滑化されるおそれがあり、一致回路２３が一致と判定し、低速ビットレート判定回路２０が高速ビットレート信号のプリアンブル時間内に誤出力２７を出力する可能性がある。第２入力ポート２に図６の符号２に示すような信号が入力された場合、図４の説明と同様に高速ビットレート判定回路１１４からは、高速ビットレート信号のプリアンブルパターンの時間内に有限幅のパルスが出力される。
【００６３】
図３及び図４の説明と同様に、低速ビットレート判定回路２０からのパルス信号と高速ビットレート判定回路１１４からのパルス信号とをリセットセットフリップフロップ回路１１５に入力すると、図６に示してある符号２０と符号１１４から明らかなように、リセットセットフリップフロップ回路１１５には、セット信号とリセット信号が同時に入力される「禁止入力」となり誤動作が生じる可能性がある。この誤動作は、高速ビットレート信号が入力されている時、低速ビットレート判定回路２０が含む一致回路２３からの誤出力２７が原因である。この誤動作を回避するために、本実施例では、遅延素子２４と否定回路２５とを用いて誤出力２７の立ち下がりエッヂと、否定回路２５からの出力信号の立ち上がりエッヂとを揃え、論理積回路２６に入力することでリセットセットフリップフロップ回路１１５のセット端子Ｓへの信号を強制的に“０”へ変換している。これは、セット端子Ｓとリセット端子Ｒに同時に“１”が入力される場合に、高速ビットレート判定回路１１４からのパルス信号を優先していることに他ならない。
【００６４】
論理積回路２６からの出力結果を制御判断用信号としてリセットセットフリップフロップ回路１１５のセット端子Ｓヘ入力し、高速ビットレート判定回路１１４からのパルス信号を制御判断用信号としてリセットセットフリップフロップ回路１１５のリセット端子Ｒヘ入力することで、リセットセットフリップフロップ回路１１５の出力は、図６の符号３及び符号４のようになる。この出力結果に示すように、図５のビットレート判定装置はどちらのビットレートの信号が入力されているかを判定できる。このように、図５のビットレート判定装置は、リセットセットフリップフロップ回路１１５への同時入力による誤判定を回避している。
【００６５】
なお、論理積回路２６からの出力結果をリセットセットフリップフロップ回路１１５のリセット端子Ｒに入力し、高速ビットレート判定回路１１４からのパルス信号をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力しても同様の効果を得ることができる。
【００６６】
（実施の形態３）
図７は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図７のビットレート判定回路は、図３のビットレート判定装置の高速ビットレート判定回路１１４及び信号出力回路２１１の代替として高速ビットレート判定回路２８及び信号出力回路２１３を有する。また、信号断検出回路３３をさらに有している。ここでは、図３のビットレート判定装置と異なる部分を説明する。
【００６７】
図７のビットレート判定装置は、第１入力ポート１及び第２入力ポート２に入力される入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路３３をさらに有している。
【００６８】
図７のビットレート判定装置では、高速ビットレート判定回路２８は、入力される入力信号を２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる遅延素子２９及び遅延素子３０と、遅延素子２９及び遅延素子３０から遅延差をもつ２つの信号が入力され、２つの信号の符号が等しい場合に同符号連続信号を生成する一致回路３１と、一致回路３１からの同符号連続信号を積分する積分回路１７と、積分回路１７で積分された同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路１８と、を含む。実施例２と同様の理由により、入力信号が無信号状態の場合に高速ビットレート判定回路２８はパルス信号を出力する。
【００６９】
また、信号出力回路２１３は、信号断検出回路３３からのパルス信号を反転させた反転パルス信号と高速ビットレート判定回路２８からのパルス信号が入力される論理積回路２６と、論理積回路２６からの出力結果及び低速用ビットレート判定回路１１３からのパルス信号がそれぞれ制御判断用信号として入力され、制御信号を生成し、入力信号のビットレートが変わるまで制御信号の状態を維持する判断回路と、を含む。判断回路は、例えば、リセットセットフリップフロップ回路１１５である。
【００７０】
このビットレート判定装置が有効に動作する入力信号の条件は、高速ビットレートの入力信号に含まれるプリアンブルパターンは、周期パターンを整数個もち、低速ビットレートの入力信号に含まれるプリアンブルパターンは、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持っていることである。
【００７１】
このビットレート判定装置のビットレート判定方法は、第一経路のゲート回路の前から入力信号を取得して低速ビットレート判定回路１１３に入力し、第二経路のゲート回路の前から入力信号を取得して高速ビットレート判定回路２８に入力し、高速ビットレート判定回路２８で入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、同符号連続信号を積分した値と所定の閾値とで判定を行い、入力信号が無信号状態の場合に高速ビットレート判定回路２８がパルス信号を出力し、低速ビットレート判定回路１１３で入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンの半周期の奇数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が異なる場合に同符号連続信号を生成し、同符号連続信号を積分した値と所定の閾値とで判定を行い、入力信号が低速ビットレートであった場合に低速ビットレート判定回路１１３がプリアンブルの周期パターン以内に有限幅のパルス信号を出力し、第１入力ポート１及び第２入力ポート２に入力される入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と高速ビットレート判定回路２８からのパルス信号を論理積回路２６に入力し、論理積回路２６からの出力結果及び低速ビットレート判定回路１１３からのパルス信号に基づいてゲート回路を制御する制御信号を出力する。
【００７２】
低速ビットレート判定回路１１３が含む遅延素子５と遅延素子６は、図３での説明のように調整されている。高速ビットレート判定回路２８が含む遅延素子２９と遅延素子３０は、高速ビットレート信号のプリアンブル信号のパターン周期の整数倍の長さに調整されている。図７では、便宜上、低速ビットレート判定回路１１３には、遅延素子５と遅延素子６及び高速ビットレート判定回路２８には、遅延素子２９と遅延素子３０の両方を接続した例を示したが、図３での説明のように低速ビットレート判定回路１１３の遅延素子はどちらか一方のみでも構わない。また、高速ビットレート判定回路２８が含む遅延素子２９と遅延素子３０は、一方の遅延がプリアンブル信号のパターン周期の整数倍の長さと等しければ、どちらか一方のみでも構わない。
【００７３】
低速ビットレート判定回路１１３が含む積分回路１０及び高速ビットレート判定回路２８が含む積分回路１７の時定数は図３で説明したように設定されている。また、図３の説明のように積分回路を省略することも可能である。
【００７４】
図８は、図７のビットレート判定装置の動作を示すタイミングチャートである。ここで、入力信号１９は、図４で説明した入力信号１９と同様である。図８の符号は、図７で示した各符号のデバイスからの出力信号電圧値を示している。第１入力ポート１及び第２入力ポート２に入力される信号も、図４の説明と同様である。
【００７５】
第１入力ポート１に図８の符号１に示すような信号が入力された場合、図４の説明と同様に低速ビットレート判定回路１１３からは、低速ビットレート信号のプリアンブルパターンの時間内に有限幅のパルスが出力される。高速ビットレート判定回路２８は、一致回路３１を備えているため、無信号状態にパルスを出力する。ここで、高速ビットレート判定回路２８の積分回路１７の時定数をτ１、低速ビットレート判定回路１１３の積分回路１０の時定数をτ０とすると、一般にプリアンブル長は伝送速度に対して反比例するためτ１＜τ０の関係となる。
【００７６】
図３及び図４の説明と同様に、低速ビットレート判定回路１１３からのパルス信号と高速ビットレート判定回路２８からのパルス信号とをリセットセットフリップフロップ回路１１５に入力すると、セット信号とリセット信号が同時に入力される「禁止入力」となり誤動作が生じる可能性がある。この誤動作は、高速ビットレート判定回路２８に一致回路３１を用いていることと、高速ビットレート信号の受光感度以下の低速ビットレート信号が入力されたことで、低速ビットレート信号が出力されないことと、の２つの要因が重なることが原因である。この誤動作を回避するために、本実施例では、第３入力ポート３２を新しく設け、第３入力ポート３２には、信号断検出回路３３（時定数τ１）を接続することで誤判定を回避している。信号断検出回路３３は、ある一定閾値以下の電圧値の時に電圧を出力するものである。信号断検出回路３３の出力電圧を否定回路２５に入力することで、論理的に「信号を出力している場合のみ、電圧を出力する」という信号へ変換している。上記、否定回路２５の出力結果と、高速ビットレート判定回路２８からのパルス信号とを論理積回路２６に入力することで、高速ビットレート信号のプリアンブルパターンの時間内にのみ有限幅のパルス信号が出力されることになる（図８の符号２６）。図８の低速ビットレート判定回路１１３からのパルス信号と論理積回路２６からのパルス信号をリセットセットフリップフロップ回路１１５へ入力することは、図３の信号出力回路２１１と同様になる。すなわち、リセットセットフリップフロップ回路１１５のセット端子Ｓに低速ビットレート判定回路１１３からのパルス信号を入力し、リセットセットフリップフロップ回路１１５のリセット端子Ｒに論理積回路２６からのパルス信号を入力することで、リセットセットフリップフロップ回路１１５の出力は図８の符号３及び符号４のようになる。この出力結果に示すように、図７のビットレート判定装置はどちらの速度の信号が入力されているかを判定できる。このように、図７のビットレート判定装置は、前記２つの要因による誤判定を回避している。
【００７７】
なお、低速ビットレート判定回路１１３からのパルス信号をリセットセットフリップフロップ回路１１５のリセット端子Ｒへ入力し、論理積回路２６からのパルス信号をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力しても同様の効果を得ることができる。
【００７８】
（実施の形態４）
図９は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図９のビットレート判定回路は、図３のビットレート判定装置の低速ビットレート判定回路１１３、高速ビットレート判定回路１１４及び信号出力回路２１１の代替として図５で説明した低速ビットレート判定回路２０、図７で説明した高速ビットレート判定回路２８及び信号出力回路２１４を有する。また、図７で説明した信号断検出回路３３をさらに有している。ここでは、図３のビットレート判定装置と異なる部分を説明する。
【００７９】
入力信号が無信号状態の場合に低速ビットレート判定回路２０及び高速ビットレート判定回路２８はパルス信号を出力する。
【００８０】
また、信号出力回路２１４は、信号断検出回路３３からのパルス信号を反転させた反転パルス信号と高速ビットレート判定回路２８からのパルス信号が入力される第１論理積回路６１と、第１論理積回路６１からの出力結果と低速ビットレート判定回路２０からのパルス信号が入力される第２論理積回路６２と、第１論理積回路６１からの出力結果及び第２論理積回路６２からの出力結果がそれぞれ制御判断用信号として入力され、制御信号を生成し、入力信号のビットレートが変わるまで前記制御信号の状態を維持する判断回路と、を含む。判断回路は、例えば、リセットセットフリップフロップ回路１１５である。
【００８１】
このビットレート判定装置が有効に動作する入力信号の条件は、高速ビットレート及び低速ビットレートの入力信号に含まれるプリアンブルパターンは、周期パターンを整数個持っていることである。
【００８２】
このビットレート判定装置のビットレート判定方法は、第一経路のゲート回路の前から入力信号を取得して低速ビットレート判定回路２０に入力し、第二経路のゲート回路の前から入力信号を取得して高速ビットレート判定回路２８に入力し、低速ビットレート判定回路２０及び高速ビットレート判定回路２８で入力信号をそれぞれ２分岐し、２分岐した信号間で前記入力信号のプリアンブルパターンの周期の整数倍に相当する遅延差を生じさせる。遅延差をもつ２つの信号の符号が等しい場合に同符号連続信号を生成し、同符号連続信号を積分した値と所定の閾値とで判定を行い、入力信号が無信号状態の場合に低速ビットレート判定回路２０及び高速ビットレート判定回路２８がパルス信号を出力し、第一経路及び第二経路の入力信号の少なくとも一方が所定振幅より小さいときに発生させた有限幅のパルス信号を反転させた反転パルス信号と前記高速ビットレート判定回路からのパルス信号を第１論理積回路６１に入力し、第１論理積回路６１からの反転出力結果と低速ビットレート判定回路２０からのパルス信号を第２論理積回路６２に入力し、第１論理積回路６１からの出力結果及び第２論理積回路６２からの出力結果に基づいてゲート回路を制御する制御信号を出力する。
【００８３】
低速ビットレート判定回路２０及び高速ビットレート判定回路２８が含む遅延素子２１と遅延素子２２及び遅延素子２９と遅延素子３０は、図５及び図７での説明のように調整されている。また、図５及び図７での説明のように遅延素子はどちらか一方でも構わない。低速ビットレート判定回路２０及び高速ビットレート判定回路２８が含む積分回路１０及び積分回路１７の時定数は、図３で説明したように設定されている。また、図３の説明のように積分回路を省略することも可能である。
【００８４】
図１０は、図９のビットレート判定装置の動作を示すタイミングチャートである。ここで、入力信号１９は、図４で説明した入力信号１９と同様である。図１０の符号は、図９で示した各符号のデバイスからの出力信号電圧値を示している。第１入力ポート１及び第２入力ポート２に入力される信号も、図４の説明と同様である。
【００８５】
低速ビットレート判定回路２０及び高速ビットレート判定回路２８は、それぞれ一致回路２３及び一致回路３１を備えているため、無信号状態にパルスを出力する。また、第１入力ポート１に図８の符号１に示すような信号が入力された場合、図６の説明と同様に低速ビットレート判定回路２０からは、誤出力２７を出力する可能性がある。
【００８６】
図１０のタイミングチャートから明らかなように、信号断検出回路３３の論理反転した信号と高速ビットレート判定回路２８からの判定結果とを第１論理積回路６１に入力することにより、図９の説明のように高速ビットレート信号のプリアンブルパターンの時間内にのみ有限幅のパルスが出力されることになる。さらに、低速ビットレート判定回路２０からの出力結果をと第１論理積回路６１からの反転出力結果を第２論理積回路６２に入力している。第２論理積回路６２の出力結果と第１論理積回路６１からの出力結果とをリセットセットフリップフロップ回路１１５へ入力することは、図６で説明した信号入力パターンをリセットセットフリップフロップ回路１１５へ入力することと同義であり、図６の説明と同様に、第１論理積回路６１の出力結果を優先判定すれば、図９のビットレート判定装置はどちらの速度の信号が入力されているかを判定できる。
【００８７】
なお、第２論理積回路６２の出力結果をリセットセットフリップフロップ回路１１５のリセット端子Ｒへ入力し、第１論理積回路６１からの出力結果をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力しても同様の効果を得ることができる。
【００８８】
（実施の形態５）
実施の形態１から４で、第１入力ポート１に入力される入力信号は、高速ビットレートは波形が崩れていることから、平滑化された信号が一致回路２３に入力されることで、一致回路２３が一致と判定し、高速ビットレート信号のプリアンブルパターンの時間内に誤出力２７の可能性があり、これを回避するビットレート判定装置を説明した。
【００８９】
しかし、低速ビットレート判定回路及び高速ビットレート判定回路のそれぞれに設置する排他的論理和回路７及び一致回路２３に限らず、波形が崩れた入力信号が入力されることで、排他的論理和回路１４及び一致回路３１から誤出力の可能性が考えられる。ここでは、上記誤出力がプリアンブルパターンの時間外に出力された場合においても誤判定を回避する方法について説明する。
【００９０】
図１１は、本実施形態のビットレート判定装置の他の構成を説明するブロック図である。図１１のビットレート判定回路は、図３のビットレート判定装置の信号出力回路２１１の代替として信号出力回路２１５を有する。また、図７で説明した信号断検出回路３３をさらに有している。さらに、第２入力ポート低速ビットレート判定回路１２３とセレクトスイッチ３６を有している。ここでは、図３のビットレート判定装置と異なる部分を説明する。
【００９１】
第２入力ポート低速ビットレート判定回路１２３は、第２入力ポート２に高速ビットレート判定回路１１４と並列に接続され、入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する。第２入力ポート低速ビットレート判定回路１２３の構成は図３で説明した低速ビットレート判定回路１１３と同様であり、入力信号が低速ビットレートであった場合にプリアンブルの周期パターン以内に有限幅のパルス信号を出力する。図１１では第２入力ポート低速ビットレート判定回路１２３の内部構成を省略して記載する。
【００９２】
セレクトスイッチ３６は、信号断検出回路３３からのパルス信号で低速ビットレート判定回路１１３のパルス信号又は第２入力ポート低速ビットレート判定回路１２３からのパルス信号を選択する。セレクトスイッチ３６は、トグルスイッチ等が挙げられる。
【００９３】
また、信号出力回路２１５は、セレクトスイッチ３６で選択されたパルス信号と高速ビットレート判定回路１１４からのパルス信号がそれぞれ制御判断用信号として入力され、制御信号を生成し、入力信号のビットレートが変わるまで制御信号の状態を維持する判断回路と、を含む。判断回路は、例えば、リセットセットフリップフロップ回路１１５である。
【００９４】
図１２は、図１１のビットレート判定装置の動作を示すタイミングチャートである。ここで、入力信号１９は、図４で説明した入力信号１９と同様である。図１２の符号は、図１１で示した各符号のデバイスからの出力信号電圧値を示している。第１入力ポート１及び第２入力ポート２に入力される信号も、図４の説明と同様である。
【００９５】
図４で説明したように、第１入力ポート１及び第２入力ポート２にはそれぞれ図１２の符号１及び符号２に示すような信号が入力される。第３入力ポート３２には、信号断検出回路３３（時定数τ１）が接続されており、高速ビットレート信号の受光感度以下の電圧が入力された場合に有限幅のパルスを出力する。
【００９６】
第１入力ポート１に図１２の符号１に示すような信号が入力された場合、低速ビットレート判定回路１１３からは、低速ビットレート信号のプリアンブルパターンの時間内に有限幅のパルス信号が出力されるのと共に、高速ビットレート信号の崩れた波形により誤出力３７の可能性がある。第２入力ポート２に図１２の符号２に示すような信号が入力された場合、高速ビットレート判定回路１１４からは、高速ビットレート信号のプリアンブルパターンの時間内に有限幅のパルスが出力されるが、第２入力ポート２に設置されている第２入力ポート低速ビットレート判定回路１２３からは、本来ならば、有限幅のパルス３８を出力するが、高ビットレートの受光感度以下の低速ビットレート信号が入力されているため、パルス３８が出力されない。低速ビットレート判定回路１１３の出力、第２入力ポート低速ビットレート判定回路１２３の出力及び信号断検出回路３３の出力をセレクトスイッチ３６に入力する。セレクトスイッチ３６は、信号断検出回路３３の出力電圧によって、低速ビットレート判定回路１１３の出力又は第２入力ポート低速ビットレート判定回路１２３の出力の何れか一方が選択される。具体的には、信号断検出回路３３からの電圧値がある一定の閾値以上であれば、低速ビットレート判定回路１１３の出力を選択し、信号断検出回路３３からの電圧値がある一定の閾値以下であれば、第２入力ポート低速ビットレート判定回路１２３の出力を選択する。このように、信号断検出回路３３からの出力電圧で低速ビットレート判定回路１１３の出力と第２入力ポート低速ビットレート判定回路１２３の出力とを選択することで誤判定を回避している。
【００９７】
セレクトスイッチ３６からの出力結果をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力し、高速ビットレート判定回路１１４からの判定結果をリセットセットフリップフロップ回路１１５のリセット端子Ｒに入力することで、リセットセットフリップフロップ回路１１５の出力は図１２の符号３及び符号４のようになる。この出力結果に示すように、図１１のビットレート判定装置はどちらの速度の信号が入力されているかを判定できる。このように、図１１のビットレート判定装置は、誤判定を回避している。
【００９８】
なお、セレクトスイッチ３６からの出力結果をリセットセットフリップフロップ回路１１５のリセット端子Ｒへ入力し、高速ビットレート判定回路１１４からの判定結果をリセットセットフリップフロップ回路１１５のセット端子Ｓへ入力しても同様の効果を得ることができる。また、図１１のビットレート判定装置は低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４の場合について説明しているが、本実施例は上記構成に依らず、図５で説明した低速ビットレート判定回路２０や図７で説明した高速ビットレート判定回路２８の場合であっても同様の効果を得ることができる。第２入力ポート低速ビットレート判定回路１２３についても、排他的論理和回路７ではなく一致回路２３を有していても同様の結果を得られる。
【００９９】
（実施の形態６）
実施の形態１から５の説明は、第１入力ポート１及び第２入力ポート２のそれぞれに設置されたビットレート判定回路からの判定結果を総合判定することで、どちらの速度の信号が入力されているかを判定するものであった。ここでは、第２入力ポートのみに、各々のビットレートを担当するビットレート判定回路を設置した場合でも誤判定を回避できることを説明する。なお、実施の形態１から５で説明した構成の説明は省略する。
【０１００】
図１３は、本実施形態のビットレート判定装置の構成を説明するブロック図である。本実施形態のビットレート判定装置は、信号を通過又は遮断するゲート回路が接続された第一経路及び第二経路の双方に入力される同一の入力信号のうち、第一経路では低速ビットレートの信号を通過させ、第二経路では低速ビットレートより高速の高速ビットレートの信号を通過させるようにゲート回路を制御する制御信号を出力する制御部を備えるビットレート判定装置であって、制御部は、第二経路のゲート回路の前から入力信号を取得する第２入力ポート２と、第２入力ポート２に接続され、入力信号のビットレートと設定されている低速ビットレートとが同じであるか否かを判定する低速ビットレート判定回路１１３と、低速ビットレート判定回路１１３と並列になるように第２入力ポート２に接続され、入力信号のビットレートと設定されている高速ビットレートとが同じであるか否かを判定する高速ビットレート判定回路１１４と、第１入力ポート及び第２入力ポートに入力される入力信号の少なくとも一方が所定振幅より小さいときに有限幅のパルス信号を出力する信号断検出回路３３と、第一経路のゲート回路と接続する第１制御ポート３及び第二経路のゲート回路と接続する第２制御ポート４を持ち、高速ビットレート判定回路及１１４び低速ビットレート判定回路１１３からの判定結果に基づき、第１制御ポート３及び第２制御ポート４から制御信号を出力する信号出力回路２１６と、を有している。
【０１０１】
低速ビットレート判定回路１１３は、入力される入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンに基づく所定の遅延差を生じさせる遅延素子５及び遅延素子６と、遅延素子５及び遅延素子６から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路７と、排他的論理和回路７からの同符号連続信号を積分する積分回路１０と、積分回路１０で積分された同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路１１と、を含み、入力信号が低速ビットレートであった場合にプリアンブルの周期パターン以内に有限幅のパルス信号を出力する。また、高速ビットレート判定回路１１４は、入力される入力信号を２分岐し、２分岐した信号間で入力信号のプリアンブルパターンに基づく所定の遅延差を生じさせる遅延素子１２及び遅延素子１３と、遅延素子１２及び遅延素子１３から遅延差をもつ２つの信号が入力され、前記２つの信号の符号が異なる場合に同符号連続信号を生成する排他的論理和回路１４と、排他的論理和回路１４からの同符号連続信号を積分する積分回路１７と、積分回路１７で積分された同符号連続信号の積分値と所定の閾値とで判定する閾値判定回路１８と、を含み、入力信号が高速ビットレートであった場合にプリアンブルの周期パターン以内に有限幅のパルス信号を出力する。ここで、所定の遅延差は、入力信号のプリアンプルパターンによって決定する。プリアンブルパターンが周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンになっている場合には、所定の遅延差はプリアンブルパターンの半周期の奇数倍に相当する量である。一方、プリアンブルパターンが周期パターンを整数個持っている場合には、所定の遅延差はプリアンブルパターン周期の整数倍の量である。
【０１０２】
信号出力回路２１６は、信号断検出回路３３からのパルス信号と低速ビットレート判定回路１１３からのパルス信号が入力される論理和回路３９と、論理和回路３９からの出力結果及び高速用ビットレート判定回路１１４からのパルス信号がそれぞれ制御判断用信号として入力され、制御信号を生成し、入力信号のビットレートが変わるまで制御信号の状態を維持する判断回路と、を含む。判断回路は、例えば、リセットセットフリップフロップ回路１１５である。
【０１０３】
図１４は、図１３のビットレート判定装置の動作を示すタイミングチャートである。ここで、入力信号１９は、図４で説明した入力信号１９と同様である。図１４の符号は、図１３で示した各符号のデバイスからの出力信号電圧値を示している。第１入力ポート１及び第２入力ポート２に入力される信号も、図４の説明と同様である。
【０１０４】
第２入力ポート２に入力される入力信号は、図４の説明と同様であり低速ビットレート信号は出力されないため、低速ビットレート判定回路１１３からはパルス３８が出力されない。第３入力ポート３２には、高速ビットレート信号の受光感度以下の電圧の信号が入力された場合に有限幅のパルスを出力する信号断検出回路３３（時定数τ１）が接続されている。低速ビットレート判定回路１１３からの判定結果と、信号断検出回路３３からの出力結果を論理和回路３９に入力し、論理和回路３９からの出力結果をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力し、高速ビットレート判定回路１１４からの判定結果をリセットセットフリップフロップ回路１１５のリセット端子Ｒに入力することで、リセットセットフリップフロップ回路１１５の出力は、図１４の符号３及び符号４のようになる。この出力結果に示すように、図１３のビットレート判定装置はどちらの速度の信号が入力されているか判定できる。
【０１０５】
なお、論理和回路３９からの出力結果をリセットセットフリップフロップ回路１１５のリセット端子Ｒに入力し、高速ビットレート判定回路１１４からの判定結果をリセットセットフリップフロップ回路１１５のセット端子Ｓに入力しても同様の効果を得ることができる。また、図１１のビットレート判定装置は低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４の場合について説明しているが、本実施例は上記構成に依らず、図５で説明した低速ビットレート判定回路２０や図７で説明した高速ビットレート判定回路２８の場合であっても同様の効果を得ることができる。
【０１０６】
また、ここでは、排他的論理和回路を含む低速ビットレート判定回路１１３及び高速ビットレート判定回路１１４で説明したが、入力信号のプリアンブルパターンによって一致回路を含む低速ビットレート判定回路２０及び高速ビットレート判定回路２８でもよい。具体的には、入力信号のプリアンブルパターンが、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持っている場合は、排他的論理和回路を含み、周期パターンを整数個持つ場合は、一致回路を含むことになる。例えば、高速ビットレートの入力信号に含まれるプリアンブルパターンが、周期パターンを整数個もち、低速ビットレートの入力信号に含まれるプリアンブルパターンが、周期の半分で極性反転し、前半のパターンの反転符号が後半のパターンとなっている周期パターンを持っている場合、低速ビットレート判定回路１１３及び高速ビットレート判定回路２８が採用される。
【０１０７】
（実施の形態７）
実施の形態１から６で説明したビットレート判定装置のリセットセットフリップフロップ回路１１５からの出力信号を制御信号として利用し、制御信号によりゲート回路の開閉を行うことで、ビットレート毎に別々の出力ポートから信号を出力する信号弁別器を構成することが可能である。
【０１０８】
図１５は、本実施形態の信号弁別器の構成を説明するブロック図である。本実施形態の信号弁別器７１は、信号を通過又は遮断するゲート回路４８及び低速ビットレートに対応するクロックデータ再生回路５１が直列に接続された第一経路４０１と、信号を通過又は遮断するゲート回路５０及び低速ビットレートより高速の高速ビットレートに対応するクロックデータ再生回路５２が直列に接続された第二経路４０２と、第一経路４０１及び第二経路４０２の双方に入力される時分割多重された同一の入力信号のうち、第一経路４０１では低速ビットレートの信号を通過させ、第二経路４０２では高速ビットレートの信号を通過させるようにゲート回路４８及びゲート回路５０を制御する実施の形態１から６で説明したいずれかのビットレート判定装置４４と、を備える。ゲート回路４８及びゲート回路５０は、ある一定の電圧が入力されるとゲートを開くものであるとする。
【０１０９】
また、図１５のビットレート判定装置４４は、実施例１から実施例６の何れかのビットレート判定回路である。但し、図３又は図５のビットレート判定装置を用いる場合は、第３入力ポート３２は不要である。また、図１３のビットレート判定装置を用いる場合は、信号分岐素子４２は不要である。なお、ビットレート判定装置４４について、実施の形態１から４で説明したいずれのビットレート判定装置を用いるかは、入力信号が実施の形態１から４で説明したプリアンブルパターンのいずれを含むかによって決定される。
【０１１０】
遅延素子５５及び遅延素子５６は、それぞれ低速ビットレート判定回路に設置されている積分回路１０の時定数τ０、高速ビットレート判定回路に備えられている積分回路１７の時定数τ１程度の遅延を与えるものとする。これにより、第一経路４０１を通過する入力信号とゲート回路４８に入力される制御信号とのタイミングを合わせ、第二経路４０２を通過する入力信号とゲート回路５０に入力される制御信号とのタイミングを合わせることで、所望のビットレートの入力信号のみを通過させることが可能である。なお、各ゲート回路４８及びゲート回路５０の時定数がそれぞれ遅延素子５５及び遅延素子５６と同程度ならば省略可能である。
【０１１１】
図１６に、図１５の信号弁別器７１の動作を示すタイミングチャートを示す。ここで、判定するビットレート１９は、図４での説明と同一のものとする。また、信号入力端子４０及び信号入力端子４１に入力される信号は、図４の第１入力ポート１に入力される入力信号及び第２入力ポート２に入力される入力信号とする。
【０１１２】
ビットレート判定装置４４に上記の入力信号が入力されると、実施の形態１から６で説明したように制御信号が第１制御ポート３及び第２制御ポート４から出力される。
【０１１３】
図１６から明らかなように、ビットレート判定装置４４からの制御信号によってゲート回路４８及びゲート回路５０のゲートの開閉することで、低速ビットレート信号を信号出力端子５３から、高速ビットレート信号を信号出力端子５４から出力することができる。図１５では、ビットレート判定装置４４の出力結果は、実施の形態３又は５で説明したビットレート判定装置からの出力結果を用いている。実施の形態１、２、４又は６のビットレート判定装置からの出力結果を用いても同様の効果を得ることができる。
【０１１４】
また、図１５の信号弁別器７１の構成は一例である。例えば、図１７に示すようにゲート回路４８及びゲート回路５０をそれぞれ低速用クロックデータ再生回路５１及び高速用クロックデータ再生回路５２に設けても同様の効果を得られる。
【０１１５】
（実施の形態８）
実施の形態７で説明した信号弁別器を光伝送用受信回路に応用した例である。図１８は、本実施形態の光信号受信弁別器の構成を説明するブロック図である。本実施形態の光信号受信弁別器は、図１５又は図１７に記載の信号弁別器７１と、高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子１０１と、２つに分岐された光電変換素子１０１の出力の一方について低速ビットレートに対応する帯域を増幅し、信号弁別器７１の第一経路４０１に結合する低速用振幅制限増幅回路１０３と、２つに分岐された光電変換素子１０１の出力の他方について低速ビットレートより高速の高速ビットレートに対応する帯域を増幅し、信号弁別回路の第二経路４０２に結合する高速用振幅制限増幅回路１０４と、を備える。
【０１１６】
受光した光信号は光電変換素子１０１で電気信号に変換され、この電気信号はインピーダンス変換増幅回路１０２の後に二分岐される。一方は、低速用振幅制限増幅回路１０３に結合され、他方は高速用振幅制限増幅回路１０４に結合される。また、信号断検出回路３３へ入力する信号は、低速用振幅制限増幅回路１０３又は高速用振幅制限増幅回路１０４前であれば、どのポイントから取得してもよい。
【０１１７】
信号弁別器７１の信号入力端子４０には、図４の符号１のような信号が入力される。すなわち、低速用振幅制限増幅回路１０３の帯域制限により波形が崩れた高速ビットレート信号が含まれる入力信号が入力される。また、信号弁別器７１の信号入力端子４１には、図４の符号２のような入力信号が入力される。すなわち、高速用振幅制限増幅回路１０４を通過したことにより、高速ビットレート信号の帯域を確保する代わりに受光感度が低下するため、高速ビットレート信号の受光感度以下の低速ビットレート信号が欠落した入力信号が入力される。
【０１１８】
このため、図１５で説明したように信号弁別器７１は入力信号をビットレート毎に弁別して信号出力端子５３及び信号出力端子５４から出力する。従って、図１８の光信号受信弁別器は、時分割多重された複数のビットレートの光信号を受信し、ビットレート毎に信号を弁別して別々の出力端子から信号を出力することができる。
【０１１９】
また、図１８の光信号受信弁別器の構成は一例である。例えば、図１９に示すようにゲート回路４８及びゲート回路５０をそれぞれ低速用振幅制限増幅回路１０３及び高速用振幅制限増幅回路１０４内部に設け、ビットレート判定装置４４からの制御信号を低速用振幅制限増幅回路１０３及び高速用振幅制限増幅回路１０４に入力しても同様の効果を得られる。
【０１２０】
すなわち、光信号受信弁別器は、高速ビットレート光信号及び低速ビットレート光信号が時分割多重された入力光信号を受光して高速ビットレート信号及び低速ビットレート信号へ光電変換する光電変換素子１０１と、信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートに対応する帯域を増幅する低速用振幅制限増幅回路１０３及び低速ビットレートに対応するクロックデータ再生回路５１が直列に接続され、２つに分岐された光電変換素子１０１の出力の一方が低速用振幅制限増幅回路１０３側から入力信号として結合される第一経路４０１と、信号を通過又は遮断するゲート回路を内蔵し、且つ低速ビットレートより高速の高速ビットレートに対応する帯域を増幅する高速用振幅制限増幅回路１０４及び高速ビットレートに対応するクロックデータ再生回路５２が直列に接続され、２つに分岐された光電変換素子１０１の出力の他方が高速用振幅制限増幅回路１０４側から入力信号として結合される第二経路４０２と、入力信号のうち、第一経路４０１では低速ビットレートの信号を通過させ、第二経路４０２では高速ビットレートの信号を通過させるようにゲート回路を制御する図３、５、７、９、１１又は１３に記載のいずれかのビットレート判定装置と、を備えてもよい。
【０１２１】
また、信号弁別器７１として図１７で説明した信号弁別器７１を用いても同様の効果を得られる。
【０１２２】
このように、本実施形態で説明したビットレート判定装置と信号弁別器とを用いることで、自動でビットレートを判定し、ビットレート毎に異なる出力ポートから所望のビットレートを出力する光信号受信弁別器を構成した場合に生じる誤動作をなくすことができ、整数倍、もしくは整数分の１の関係にない複数のビットレートの場合においても信号を瞬時に弁別し、ビットレート毎に異なる出力ポートから所望のビットレート信号を出力する光通信用受信装置を実現することができる。
【産業上の利用可能性】
【０１２３】
本発明に係る光信号受信弁別器は、複数のビットレートの信号を受信可能なマルチレート受信器に適用することができる。
【図面の簡単な説明】
【０１２４】
【図１】従来の受信器を説明するブロック図である。
【図２】従来の受信器のタイミングチャートを示したものである。
【図３】本発明に係るビットレート判定装置の構成を説明するブロック図である。
【図４】本発明に係るビットレート判定装置の動作を示すタイミングチャートである。
【図５】本発明に係るビットレート判定装置の構成を説明するブロック図である。
【図６】本発明に係るビットレート判定装置の動作を示すタイミングチャートである。
【図７】本発明に係るビットレート判定装置の構成を説明するブロック図である。
【図８】本発明に係るビットレート判定装置の動作を示すタイミングチャートである。
【図９】本発明に係るビットレート判定装置の構成を説明するブロック図である。
【図１０】本発明に係るビットレート判定装置の動作を示すタイミングチャートである。
【図１１】本発明に係るビットレート判定装置の構成を説明するブロック図である。
【図１２】本発明に係るビットレート判定装置の動作を示すタイミングチャートである。
【図１３】本発明に係るビットレート判定装置の構成を説明するブロック図である。
【図１４】本発明に係るビットレート判定装置の動作を示すタイミングチャートである。
【図１５】本発明に係る信号弁別器の構成を説明するブロック図である。
【図１６】本発明に係る信号弁別器の動作を示すタイミングチャートである。
【図１７】本発明に係る信号弁別器の構成を説明するブロック図である。
【図１８】本発明に係る光信号受信弁別器の構成を説明するブロック図である。
【図１９】本発明に係る光信号受信弁別器の構成を説明するブロック図である。
【符号の説明】
【０１２５】
１：第１入力ポート
２：第２入力ポート
３：第１制御ポート
４：第２制御ポート
５、６：遅延素子
７：排他的論理和回路
８：終端回路
９：電源もしくは接地
１０：積分回路（時定数τ０）
１１：閾値判定回路
１２、１３：遅延素子
１４：排他的論理和回路
１５：終端回路
１６：電源もしくは接地
１７：積分回路（時定数τ１）
１８：閾値判定回路
１９：入力信号
２０：一致回路を備えた低速ビットレート判定回路
２１、２２：遅延素子
２３：一致回路
２４：遅延素子
２５：否定回路
２６：論理積回路
２７：誤出力
２８：一致回路を備えた高速ビットレート判定回路
２９、３０：遅延素子
３１：一致回路
３２：第３入力ポート
３３：信号断検出回路
３４：否定回路
３５：論理積回路
３６：セレクトスイッチ
３７：誤出力
３８：パルス
３９：論理和回路
４０：信号入力端子
４１：信号入力端子
４２、４３：信号分岐素子
４４：ビットレート判定装置
４５：ビットレート判定回路信号出力端子
４６：ビットレート判定回路差動信号出力端子
４７：低速ビットレート制御信号入力端子
４８：ゲート回路
４９：高速ビットレート制御信号入力端子
５０：ゲート回路
５１：低速用クロックデータ再生回路
５２：高速用クロックデータ再生回路
５３：信号出力端子
５４：信号出力端子
５５、５６：遅延素子
６１：第１論理積回路
６２：第２論理積回路
７１：信号弁別器
１０１：光電変換素子
１０２：インピーダンス変換増幅回路
１０３：低速用振幅制限増幅回路
１０４：高速用振幅制限増幅回路
１０５：低速ビットレート側制御ポート
１０６：ゲート回路
１０７：高速ビットレート側制御ポート
１０８：ゲート回路
１０９：低速用クロックデータ再生回路
１１０：高速用クロックデータ再生回路
１１１：低速信号出力端子
１１２：高速信号出力端子
１１３：低速ビットレート判定回路
１１４：高速ビットレート判定回路
１１５：リセットセットフリップフロップ回路
１２３：第２ポート低速ビットレート判定回路
２１１、２１２、２１３、２１４、２１５、２１６：信号出力回路
３０１：制御部
４０１：第一経路
４０２：第二経路
Ｓ：セット端子
Ｒ：リセット端子
Ｑ１：出力端子
Ｑ２：反転出力端子
【図１】
2010011011.tif 000003
【図２】
2010011011.tif 000004
【図３】
2010011011.tif 000005
【図４】
2010011011.tif 000006
【図５】
2010011011.tif 000007
【図６】
2010011011.tif 000008
【図７】
2010011011.tif 000009
【図８】
2010011011.tif 000010
【図９】
2010011011.tif 000011
【図１０】
2010011011.tif 000012
【図１１】
2010011011.tif 000013
【図１２】
2010011011.tif 000014
【図１３】
2010011011.tif 000015
【図１４】
2010011011.tif 000016
【図１５】
2010011011.tif 000017
【図１６】
2010011011.tif 000018
【図１７】
2010011011.tif 000019
【図１８】
2010011011.tif 000020
【図１９】
2010011011.tif 000021