(57)【要約】【課題】部品の内蔵が容易であるとともに、設計自由度を高めることが可能な部品内蔵セラミックス基板。【解決手段】この部品内蔵セラミックス基板１は、Ａ方向に延びる短冊状に形成された複数のセラミックス部材１０と、複数のセラミックス部材１０の少なくとも一部に形成されたスルーホール１１と、セラミックス部材１０のスルーホール１１内に配設されることによってセラミックス部材１０に内蔵されたチップ型電子部品３０と、セラミックス部材１０に設けられ、チップ型電子部品３０と電気的に接続された配線導体１２を含む配線部とを備えている。そして、複数のセラミックス部材１０は、Ａ方向と直交するＢ方向に連結されることによって、板状に構成されているとともに、チップ型電子部品３０が、セラミックス部材１０内部に主面２に対して実質的に平行に配設されている。【選択図】図２
2010016141.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる短冊状に形成された複数のセラミックス部材と、
前記複数のセラミックス部材の少なくとも一部に形成された穴部と、
前記セラミックス部材の前記穴部内に配設されることによって前記セラミックス部材に内蔵された電子部品と、
前記セラミックス部材に設けられ、前記電子部品と電気的に接続された配線導体を含む配線部とを備え、
前記複数のセラミックス部材は、前記第１方向と交差する第２方向に連結されることによって、板状に構成されているとともに、前記板状に構成された複数のセラミックス部材は、前記第１方向および前記第２方向に沿う主面を有し、
前記穴部が前記セラミックス部材の所定部分に、前記第２方向に沿って延びるように設けられることにより、前記電子部品が、前記セラミックス部材内部に前記主面に対して実質的に平行に配設されており、
前記配線導体は、その一部が前記主面から露出されていることを特徴とする、部品内蔵セラミックス基板。
【請求項２】
前記主面上には、前記配線導体の前記主面から露出された部分と電気的に接続されたパッド電極が形成されていることを特徴とする、請求項１に記載の部品内蔵セラミックス基板。
【請求項３】
前記セラミックス部材は、ガラスセラミックス材料から構成されていることを特徴とする、請求項１または２に記載の部品内蔵セラミックス基板。
【請求項４】
前記セラミックス部材には、前記電子部品が複数内蔵されており、
前記複数の電子部品は、それぞれ、受動部品から構成されており、
前記複数の受動部品は、それぞれ、抵抗素子、インダクタ素子、および、コンデンサ素子のいずれかから構成されていることを特徴とする、請求項１〜３のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項５】
前記電子部品は、チップ型電子部品から構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項６】
前記電子部品は、前記穴部内に、少なくとも、抵抗材料、コンデンサ材料、およびインダクタ材料のいずれかを充填した後、前記セラミックス部材と同時焼成することによって形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項７】
前記電子部品は、１つの前記セラミックス部材内、または、互いに隣接する複数の前記セラミックス部材に跨って設けられていることを特徴とする、請求項１〜６のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項８】
焼成により互いに連結された複数の前記セラミックス部材を有するセラミックス部材群を複数含み、
前記複数のセラミックス部材群が互いに連結されることによって、前記複数のセラミックス部材が板状に構成されていることを特徴とする、請求項１〜７のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項９】
前記複数のセラミックス部材群の少なくとも一部は、互いに電気的に接続されていることを特徴とする、請求項８に記載の部品内蔵セラミックス基板。
【請求項１０】
一方の前記セラミックス部材群と隣り合う他方の前記セラミックス部材群との間には、樹脂材料が封入されていることを特徴とする、請求項８または９に記載の部品内蔵セラミックス基板。
【請求項１１】
前記複数のセラミックス部材は、少なくとも、誘電率が異なる第１セラミックス部材および透磁率が異なる第２セラミックス部材のいずれか一方を含むことを特徴とする、請求項１〜１０のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項１２】
前記板状に構成されたセラミックス部材は、前記第１方向に沿う第１側端面および前記第２方向に沿う第２側端面を有し、
前記第１側端面および前記第２側端面には、それぞれ、第１端子電極および第２端子電極が設けられており、
前記第１端子電極を用いる場合と前記第２端子電極を用いる場合とで、異なる機能または異なる性能を発揮するように、前記電子部品と前記配線部とが接続されていることを特徴とする、請求項１〜１１のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項１３】
前記電子部品と前記配線部とによって、フィルタ回路が構成されていることを特徴とする、請求項１〜１２のいずれか１項に記載の部品内蔵セラミックス基板。
【請求項１４】
前記フィルタ回路は、少なくともローパスフィルタおよびハイパスフィルタのいずれか一方を含むことを特徴とする、請求項１３に記載の部品内蔵セラミックス基板。
【請求項１５】
複数のセラミックスグリーンシートの少なくとも一部に、厚み方向に貫通する穴部を形成する工程と、
前記穴部内に電子部品を配設する工程と、
前記複数のセラミックスグリーンシートの少なくとも一部に、所定のパターンを有する配線導体を含む配線部を形成する工程と、
前記複数のセラミックスグリーンシートを積層することによって、未焼成のセラミックス積層体を形成する工程と、
前記未焼成のセラミックス積層体を所定の温度で焼成する工程と、
焼成後の前記セラミックス積層体を所定の厚みで積層方向と実質的に平行に切断する工程とを備えることを特徴とする、部品内蔵セラミックス基板の製造方法。
【請求項１６】
前記複数のセラミックスグリーンシートの少なくとも一部にビアホールを形成する工程をさらに備え、
前記配線部を形成する工程は、前記ビアホール内に導体ペーストを充填することによって、ビア導体を形成する工程を含むことを特徴とする、請求項１５に記載の部品内蔵セラミックス基板の製造方法。
【請求項１７】
前記電子部品は、チップ型電子部品であり、
前記セラミックス積層体を焼成する工程に先立って、未焼成のセラミックス積層体を静水圧プレスにより加圧する工程を備えることを特徴とする、請求項１５または１６に記載の部品内蔵セラミックス基板の製造方法。
【請求項１８】
前記電子部品を穴部内に配設する工程は、前記電子部品を構成する構成材料を前記穴部内に充填する工程を含み、
前記穴部内に充填された前記構成材料が、前記セラミックス積層体と同時焼成されることによって、前記電子部品が形成されることを特徴とする、請求項１５または１６に記載の部品内蔵セラミックス基板の製造方法。
【請求項１９】
前記構成材料は、抵抗素子を構成する抵抗材料、コンデンサ素子を構成するコンデンサ材料、および、インダクタ素子を構成するインダクタ材料を含むことを特徴とする、請求項１８に記載の部品内蔵セラミックス基板の製造方法。
【請求項２０】
前記穴部内に充填された構成材料を分断する所定の厚みで前記セラミックス積層体を切断することを特徴とする、請求項１８または１９に記載の部品内蔵セラミックス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、セラミックス基板およびその製造方法に関し、特に、部品を内蔵した部品内蔵セラミックス基板およびその製造方法に関する。
【背景技術】
【０００２】
電子機器の高機能化、軽薄短小化の進展に伴い、電子部品などが実装される基板にも高機能化が求められている。また、従来、高機能化に対応することが可能な基板として、チップ型電子部品が内蔵されたセラミックス多層基板が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、複数のセラミックス層が積層された多層基板の層間部（上下のセラミックス層の界面部）に、チップ型セラミックス電子部品が複数配設されたセラミックス多層基板が記載されている。このセラミックス多層基板では、チップ型セラミックス電子部品が複数の層間部に配設されており、各チップ型セラミックス電子部品は、多層基板の内部導体と電気的に接続されている。また、下層側の内部配線と上層側の内部配線とは、ビア導体を介して電気的に接続されている。
【０００４】
また、上記セラミックス多層基板は、主面上に表面電極が形成されており、この表面電極には、複数の表面実装部品が搭載される。なお、チップ型セラミックス電子部品は、セラミックス層に対して平行に配設されている。
【０００５】
【特許文献１】特開２００６−１２８５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来のセラミックス多層基板では、たとえば、下層側に配設されたチップ型セラミックス電子部品を表面電極と直接電気的に接続する場合、複数のセラミックス層にわたってビア導体を設ける必要がある。このため、表面実装部品をチップ型セラミックス電子部品と電気的に接続するのが困難になるので、複数の用途を想定した設計を行うことが困難になるという不都合がある。これにより、従来のセラミックス多層基板では、特定の用途以外の用途に用いることが困難になるので、設計自由度（実装自由度）を高めることが困難になるという問題点がある。
【０００７】
なお、上記特許文献１に記載のセラミックス多層基板のように、チップ型セラミックス電子部品をセラミックス層に対して平行に配設する場合、チップ型セラミックス電子部品を基板内に内蔵することが困難になるという問題点もある。
【０００８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、部品の内蔵が容易であるとともに、設計自由度を高めることが可能な部品内蔵セラミックス基板およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、この発明の第１の局面による部品内蔵セラミックス基板は、第１方向に延びる短冊状に形成された複数のセラミックス部材と、複数のセラミックス部材の少なくとも一部に形成された穴部と、セラミックス部材の穴部内に配設されることによってセラミックス部材に内蔵された電子部品と、セラミックス部材に設けられ、電子部品と電気的に接続された配線導体を含む配線部とを備えている。そして、複数のセラミックス部材は、第１方向と交差する第２方向に連結されることによって、板状に構成されているとともに、板状に構成された複数のセラミックス部材は、第１方向および第２方向に沿う主面を有している。また、穴部がセラミックス部材の所定部分に、第２方向に沿って延びるように設けられることにより、電子部品が、セラミックス部材内部に主面に対して実質的に平行に配設されており、配線導体は、その一部が主面から露出されている。
【００１０】
この第１の局面による部品内蔵セラミックス基板では、上記のように、第１方向に延びる短冊状に形成された複数のセラミックス部材を、第１方向と交差する第２方向に連結することにより板状に構成することによって、厚み方向に積層されていない基板を得ることができる。このため、多層構造を有するセラミックス基板などとは異なり、ビア導体などを設けることなく主面上に実装される表面実装部品とセラミックス部材に内蔵された電子部品とを電気的に接続することができる。これにより、複数の用途を想定した設計を容易に行うことが可能となるので、特定の用途以外の用途にも用いることが可能に構成することが容易にできる。したがって、上記のように構成することにより、設計自由度を高めることができる。なお、受働部品と表面実装部品との電気的な接続は、主面から露出された配線導体の一部と表面実装部品とを電気的に接続することによって行うことができる。また、配線導体は、たとえば、互いに隣接するセラミックス部材の連結部分を介して、主面からその一部を露出させることができる。
【００１１】
また、第１の局面による部品内蔵セラミックス基板では、セラミックス部材の所定部分に、第２方向（連結方向）に沿って延びる穴部を設けるとともに、この穴部内に電子部品を配設することによって、主面に対して実質的に平行に電子部品を配設する場合でも、容易に、セラミックス基板内部に電子部品を内蔵することができる。
【００１２】
上記第１の局面による部品内蔵セラミックス基板において、好ましくは、主面上には、配線導体の主面から露出された部分と電気的に接続されたパッド電極が形成されている。このように構成すれば、より容易に、主面上に実装される表面実装部品と内蔵されている電子部品とを電気的に接続することができる。
【００１３】
上記第１の局面による部品内蔵セラミックス基板において、好ましくは、セラミックス部材は、ガラスセラミックス材料から構成されている。このように構成すれば、ガラスセラミックス材料は、１０００℃以下の低温で焼成可能であるので、比抵抗の小さな銀（Ａｇ）や銅（Ｃｕ）などと同時焼成が可能となる。このため、配線部を銀（Ａｇ）や銅（Ｃｕ）などから構成することによって、セラミックス部材の焼成と同時に配線部を形成することができる。また、このように構成すれば、セラミックス部材に内蔵する電子部品の特性が変化するのを抑制することができるので、これによっても、部品の内蔵が容易となるとともに、高機能化を図ることができる。なお、ガラスセラミックス材料としては、たとえば、低温焼成セラミックス（ＬＴＣＣ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−ｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ）材料を用いることができる。
【００１４】
上記第１の局面による部品内蔵セラミックス基板において、セラミックス部材には、電子部品が複数内蔵されており、複数の電子部品は、それぞれ、受動部品から構成されていてもよい。複数の受動部品は、それぞれ、抵抗素子、インダクタ素子、および、コンデンサ素子のいずれかから構成することができる。
【００１５】
上記第１の局面による部品内蔵セラミックス基板において、電子部品は、チップ型電子部品から構成されているのが好ましい。
【００１６】
上記第１の局面による部品内蔵セラミックス基板において、電子部品は、穴部内に、少なくとも、抵抗材料、コンデンサ材料、およびインダクタ材料のいずれかを充填した後、セラミックス部材と同時焼成することによって形成してもよい。このように構成れば、電子部品（受動部品）が内蔵された部品内蔵セラミックス基板を容易に得ることができる。
【００１７】
上記第１の局面による部品内蔵セラミックス基板において、電子部品は、１つのセラミックス部材内、または、互いに隣接する複数のセラミックス部材に跨って設けることができる。
【００１８】
上記第１の局面による部品内蔵セラミックス基板において、好ましくは、焼成により互いに連結された複数のセラミックス部材を有するセラミックス部材群を複数含み、複数のセラミックス部材群が互いに連結されることによって、複数のセラミックス部材が板状に構成されている。このように構成すれば、セラミックス部材群を組み合わせることによって、設計自由度をより高めることができる。
【００１９】
この場合において、複数のセラミックス部材群の少なくとも一部は、互いに電気的に接続されていてもよい。この場合、たとえば、互いに隣り合うセラミックス部材群の側端面（対向する側端面）に、配線部の一部や電子部品の端子部を露出させ、これらを半田などで電気的に接続することができる。
【００２０】
上記複数のセラミックス部材群を含む構成において、好ましくは、一方のセラミックス部材群と隣り合う他方のセラミックス部材群との間には、樹脂材料が封入されている。このように構成すれば、樹脂材料によって、セラミックス部材群間の連結強度を高めることができるとともに、樹脂材料によって、電気的な接続部分を保護することができる。
【００２１】
上記第１の局面による部品内蔵セラミックス基板において、好ましくは、複数のセラミックス部材は、少なくとも、誘電率が異なる第１セラミックス部材および透磁率が異なる第２セラミックス部材のいずれか一方を含む。このように構成すれば、電子部品および配線導体を用いて回路を構成した際に、容易に、浮遊容量の低減、インダクタンスの調整等を行うことができる。これにより、周波数特性などを向上させることができるので、設計自由度を高めながら、より高機能化を図ることができる。また、このような構成を上記第１の局面による部品内蔵セラミックス基板に適用すれば、誘電率が異なる第１セラミックス部材に内蔵された電子部品のみを用いて回路を構成することができる。すなわち、第１セラミックス部材以外の部分を介さずに回路を構成することができる。また、透磁率が異なる第２セラミックス部材に内蔵された電子部品のみを用いて回路を構成することもできる。すなわち、第２セラミックス部材以外の部分を介さずに回路を構成することができる。このため、これによっても、設計自由度を高めることができるとともに、容易に、部品内蔵セラミックス基板の高機能化を図ることができる。さらに、このような構成を上記第１の局面による部品内蔵セラミックス基板に適用すれば、容易に、表面実装部品を、透磁率や誘電率の異なるセラミックス部材を跨いで、所望の電子部品との電気的な接続を行うことができる。なお、セラミックス部材を構成する構成材料の材料系を変えることによって、セラミックス部材の誘電率および透磁率を変えることができる。
【００２２】
上記第１の局面による部品内蔵セラミックス基板において、板状に構成されたセラミックス部材は、第１方向に沿う第１側端面および第２方向に沿う第２側端面を有し、第１側端面および第２側端面には、それぞれ、第１端子電極および第２端子電極が設けられており、第１端子電極を用いる場合と第２端子電極を用いる場合とで、異なる機能または異なる性能を発揮するように、電子部品と配線部とが接続されているのが好ましい。このように構成すれば、設計自由度をさらに高めることができる。
【００２３】
上記第１の局面による部品内蔵セラミックス基板において、電子部品と配線部とによって、フィルタ回路を構成することができる。
【００２４】
この場合において、フィルタ回路は、少なくともローパスフィルタおよびハイパスフィルタのいずれか一方を含んでいるのが好ましい。
【００２５】
この発明の第２の局面による部品内蔵セラミックス基板の製造方法は、複数のセラミックスグリーンシートの少なくとも一部に、厚み方向に貫通する穴部を形成する工程と、穴部内に電子部品を配設する工程と、複数のセラミックスグリーンシートの少なくとも一部に、所定のパターンを有する配線導体を含む配線部を形成する工程と、複数のセラミックスグリーンシートを積層することによって、未焼成のセラミックス積層体を形成する工程と、未焼成のセラミックス積層体を所定の温度で焼成する工程と、焼成後のセラミックス積層体を所定の厚みで積層方向と実質的に平行に切断する工程とを備えている。
【００２６】
この第２の局面による部品内蔵セラミックス基板の製造方法では、上記のように、焼成後のセラミックス積層体を所定の厚みで積層方向と実質的に平行に切断することによって、設計自由度を高めることが可能な部品内蔵セラミックス基板を製造することができる。
【００２７】
また、第２の局面による部品内蔵セラミックス基板の製造方法では、セラミックスグリーンシートに厚み方向に貫通する穴部を形成するとともに、その穴部内に電子部品を配設することによって、容易に、電子部品を内蔵することができる。
【００２８】
上記第２の局面による部品内蔵セラミックス基板の製造方法において、複数のセラミックスグリーンシートの少なくとも一部にビアホールを形成する工程をさらに備え、配線部を形成する工程は、ビアホール内に導体ペーストを充填することによって、ビア導体を形成する工程を含んでいるのが好ましい。
【００２９】
上記第２の局面による部品内蔵セラミックス基板の製造方法において、電子部品は、チップ型電子部品から構成することができる。この場合、セラミックス積層体を焼成する工程に先立って、未焼成のセラミックス積層体を静水圧プレスにより加圧する工程を備えているのが好ましい。このように構成すれば、チップ型電子部品を破損させずに歩留よくプレス加工を行うことができる。
【００３０】
上記第２の局面による部品内蔵セラミックス基板の製造方法において、電子部品を穴部内に配設する工程は、電子部品を構成する構成材料を穴部内に充填する工程を含み、穴部内に充填された構成材料が、セラミックス積層体と同時焼成されることによって、電子部品が形成されるように構成してもよい。
【００３１】
この場合において、好ましくは、構成材料は、抵抗素子を構成する抵抗材料、コンデンサ素子を構成するコンデンサ材料、および、インダクタ素子を構成するインダクタ材料を含む。このように構成すれば、容易に、抵抗素子、コンデンサ素子、または、インダクタ素子をセラミックス基板の内部に形成することができる。
【００３２】
また、この場合において、好ましくは、穴部内に充填された構成材料を分断する所定の厚みでセラミックス積層体を切断する。このように構成すれば、切断位置によって電子部品（受動部品）の性能を変えることができる。たとえば、抵抗素子の抵抗値を変えることができる。
【発明の効果】
【００３３】
以上のように、本発明によれば、部品の内蔵が容易であるとともに、設計自由度を高めることが可能な部品内蔵セラミックス基板およびその製造方法を容易に得ることができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明を具体化した実施形態を図面に基づいて詳細に説明する。
【００３５】
（第１実施形態）
図１は、本発明の第１実施形態による部品内蔵セラミックス基板の全体斜視図である。図２は、本発明の第１実施形態による部品内蔵セラミックス基板を一部省略して示した斜視図である。図３は、本発明の第１実施形態による部品内蔵セラミックス基板の平断面図である。図４〜図６は、本発明の第１実施形態による部品内蔵セラミックス基板の構造を説明するための図である。まず、図１〜図６を参照して、本発明の第１実施形態による部品内蔵セラミックス基板１の構造について説明する。
【００３６】
第１実施形態による部品内蔵セラミックス基板１は、図１および図２に示すように、短冊状に形成された複数のセラミックス部材１０が連結された構造を有している。具体的には、部品内蔵セラミックス基板１は、所定の厚みを有するとともに、Ｂ方向（第１方向）に延びるように形成された短冊状のセラミックス部材１０を複数有しており、これらのセラミックス部材１０が、Ｂ方向と直交するＡ方向（第２方向）に互いに連結されることによって、板状に構成されている。このため、部品内蔵セラミックス基板１は、Ａ方向およびＢ方向に沿う主面２を有している。
【００３７】
また、部品内蔵セラミックス基板１は、図２および図３に示すように、平面的に見て、四角形状に形成されている。このため、部品内蔵セラミックス基板１は、Ｂ方向に沿う一対の第１側端面３およびＡ方向に沿う一対の第２側端面４を有している。
【００３８】
また、セラミックス部材１０の内部には、複数のチップ型電子部品（チップ部品）３０が配設されている。このチップ型電子部品３０は、図３に示すように、セラミックス焼結体を素体とし、その両端部に外部端子電極３１を有している。また、チップ型電子部品３０の素体には、たとえば、チタン酸バリウムやフェライトなどの１２００℃以上の温度で焼成されたセラミックス焼結体が用いられている。なお、チップ型電子部品３０は、本発明の「電子部品」および「受動部品」の一例である。
【００３９】
ここで、第１実施形態では、上記チップ型電子部品３０は、部品内蔵セラミックス基板１の主面２に対して実質的に平行となるように（主面２に沿うように）、セラミックス部材１０の内部に配設されている。また、チップ型電子部品３０は、セラミックス部材１０の連結方向（Ａ方向）に沿うように配設されている。具体的には、チップ型電子部品３０は、平面的に見て、一方の外部端子電極３１が一方の第２側端面４側（Ａ１側）に位置するとともに、他方の外部端子電極３１が他方の第２側端面４側（Ａ２側）に位置するように配設されている。すなわち、チップ型電子部品３０は、外部端子電極３１がセラミックス部材１０の連結部分（界面部分）の近傍に位置するようにセラミックス部材１０内に配設されている。
【００４０】
また、第１実施形態では、セラミックス部材１０の所定部分に、連結方向（Ａ方向）に延びるスルーホール１１が設けられている。このスルーホール１１は、上記チップ型電子部品３０に対応した大きさに形成されており、このスルーホール１１内に上記チップ型電子部品３０が配設されることによって、セラミックス基板内部にチップ型電子部品３０が内蔵されている。また、スルーホール１１を複数のセラミックス部材１０にわたって連続して形成することにより、互いに隣接する複数のセラミックス部材１０に跨ってチップ型電子部品３０を設けることができる。これにより、比較的大きなチップ型電子部品３０でも、セラミックス基板内部に内蔵することが可能となる。なお、スルーホール１１は、本発明の「穴部」の一例である。
【００４１】
また、第１実施形態では、互いに隣接するセラミックス部材１０の連結部分（界面部分）に、チップ型電子部品３０の外部端子電極３１と電気的に接続された配線導体１２が設けられている。この配線導体１２は、Ａｇ（銀）またはＣｕ（銅）などの比抵抗の小さな導電材料から構成されている。
【００４２】
一方、上記した複数のチップ型電子部品３０は、抵抗素子（Ｒ）、インダクタ素子（Ｌ）、および、コンデンサ素子（Ｃ）を含んでおり、これらのチップ型電子部品３０が配線導体１２と電気的に接続されることにより、回路が形成されている。具体的には、チップ型電子部品３０と配線導体１２とにより、ローパスフィルタ（ＬＰＦ）やハイパスフィルタ（ＨＰＦ）などのフィルタ回路（たとえば、ＲＣフィルタ、ＬＣフィルタ、ＬＲフィルタ）が形成されている。また、図３に示すように、セラミックス部材１０の所定部分にはビア導体１３が設けられており、これによって、配線導体間（チップ型電子部品間）の導通が得られている。このビア導体１３は、セラミックス部材１０の所定部分にＡ方向に延びるように設けられたビアホールの内部に、配線導体が充填されることによって形成されている。また、複数のビア導体１３のうちの少なくとも一部のビア導体１３は、その一部が主面２から露出されている。なお、上記配線導体１２とビア導体１３とによって、配線部が構成されている。
【００４３】
また、複数のセラミックス部材１０は、それぞれ、ガラスセラミックス材料であるＬＴＣＣ材料（低温焼成セラミックス材料）から構成されている。このＬＴＣＣ材料は、１０００℃以下の温度で焼成可能であって、比抵抗の小さなＡｇ（銀）やＣｕ（銅）などと同時焼成が可能なセラミックス材料である。具体的には、ＬＴＣＣ材料は、たとえば、アルミナやフォルステライトなどのセラミックス粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ2Ｏ3−ＳｉＯ2系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ2Ｏ3−ＳｉＯ2系セラミックス粉末やＡｌ2Ｏ3−ＣａＯ−ＳｉＯ2−ＭｇＯ−Ｂ2Ｏ3系セラミックス粉末等を用いた非ガラス系ＬＴＣＣ材料などから構成されている。なお、ＬＴＣＣ材料は、目的に応じて、適宜選択することができる。
【００４４】
上記のように、セラミックス部材１０をガラスセラミックス材料から構成することによって、配線導体１２にＡｇ（銀）またはＣｕ（銅）などの比抵抗の小さな導電材料を用いることが可能となり、セラミックス部材１０と配線導体１２（配線部）とを１０００℃以下の低温で同時焼成することができる。また、ガラスセラミックス材料は、誘電率がアルミナよりも低いので、信号遅延が小さく、また、熱膨張係数がシリコンに近いため、後述する表面実装部品５００を主面２上に容易に実装することが可能となる。
【００４５】
また、第１実施形態では、複数のセラミックス部材１０は、比較的少数（２〜１０程度）のセラミックス部材１０が焼成により連結された複数のセラミックス部材群２０に分けられる。そして、これらのセラミックス部材群２０がＡ方向に互いに連結されることによって、部品内蔵セラミックス基板１が構成されている。
【００４６】
このセラミックス部材群２０のＢ方向に沿う側端面には、チップ型電子部品３０の外部端子電極３１の一部、配線導体１２の一部またはビア導体１３の一部が露出されている。そして、一方のセラミックス部材群２０の外部端子電極３１、配線導体１２またはビア導体１３と、隣り合う他方のセラミックス部材群２０の外部端子電極３１、配線導体１２またはビア導体１３とが、たとえば、半田２１などで電気的に接続されている。また、一方のセラミックス部材群２０と隣り合う他方のセラミックス部材群２０との間（境界部分）には、封止樹脂（樹脂材料）２２が封入されている。この封止樹脂２２は、たとえば、エポキシ系樹脂にシリカなどのフィラーを混合した樹脂材料から構成されている。
【００４７】
また、板状に構成されたセラミックス部材１０の主面２には、互いに隣接するセラミックス部材１０の連結部分（界面部分）を介して、配線導体１２の一部が露出されている。また、板状に構成されたセラミックス部材１０の主面２上には、所定のパターンを有するとともにパッド電極１４を含む配線層（図示せず）が形成されている。この配線層（パッド電極１４）は、主面２から露出された配線導体１２および主面２から露出されたビア導体１３と電気的に接続されており、パッド電極１４には、図１および図３に示すように、表面実装部品５００が搭載される。これにより、セラミックス基板に内蔵されたチップ型電子部品３０と表面実装部品５００とが電気的に接続される。なお、表面実装部品５００としては、たとえば、フリップチップＩＣやベアチップＩＣなどの半導体集積回路素子、抵抗素子、インダクタ素子、コンデンサ素子などの受動素子などが挙げられる。また、パッド電極１４（配線層）は、配線導体１２と同様、Ａｇ（銀）またはＣｕ（銅）などを用いて形成することができる。
【００４８】
また、図２に示すように、部品内蔵セラミックス基板１の第１側端面３には、チップ型電子部品３０の外部端子電極３１の一部、配線導体１２の一部またはビア導体１３の一部が露出されている。そして、第１側端面３には、これらと電気的に接続された第１端子電極１５が形成されている。一方、部品内蔵セラミックス基板１の第２側端面４には、互いに隣接するセラミックス部材１０の連結部分（界面部分）を介して、配線導体１２の一部が露出されている。そして、第２側端面４には、これらと電気的に接続された第２端子電極１６が形成されている。
【００４９】
上記した構成を有する部品内蔵セラミックス基板１は、図１に示すように、主面２上に表面実装部品５００が実装されるとともに、部品内蔵セラミックス基板１自体が実装基板６００に実装されて電子機器（図示せず）などに搭載される。このとき、部品内蔵セラミックス基板１の端子電極（たとえば、第１端子電極１５）が実装基板６００の配線パターンと半田などで電気的に接続されることによって、部品内蔵セラミックス基板１と実装基板６００とが互いに電気的に接続される。
【００５０】
なお、図５に示すように、第１端子電極１５（図２参照）を用いる場合と、図６に示すように、第２端子電極１６（図２参照）を用いる場合とで、異なる機能または異なる性能を発揮するように、部品内蔵セラミックス基板１の内部回路を構成しておけば、実装基板６００への実装時に、部品内蔵セラミックス基板１の実装向きを変えるだけで、部品内蔵セラミックス基板１を異なる用途に用いることが可能となる。
【００５１】
第１実施形態では、上記のように、Ｂ方向に延びる短冊状に形成された複数のセラミックス部材１０を、Ｂ方向と直交（交差）するＡ方向に連結することにより板状に構成することによって、厚み方向に積層されていないセラミックス基板を得ることができる。このため、多層構造を有するセラミックス基板などとは異なり、ビア導体などを設けることなく主面２上に実装される表面実装部品５００とセラミックス部材１０に内蔵されたチップ型電子部品３０とを電気的に接続することができる。これにより、複数の用途を想定した設計を容易に行うことが可能となるので、部品内蔵セラミックス基板１を、特定の用途以外の用途にも用いることが可能に構成することが容易にできる。したがって、上記のように構成することによって、設計自由度を高めることができる。
【００５２】
また、第１実施形態では、チップ型電子部品３０を主面２に沿うように配設することによって、チップ型電子部品３０をセラミックス基板内部に平面状に配置することができる。これにより、主面２上に実装される表面実装部品５００を、所望のチップ型電子部品３０の近傍に配置して、このチップ型電子部品３０と容易に電気的に接続することができる。
【００５３】
また、第１実施形態では、セラミックス部材１０の所定部分に、Ａ方向（連結方向）に沿って延びるスルーホール１１を設けるとともに、このスルーホール１１内にチップ型電子部品３０を配設することによって、主面２に対して実質的に平行にチップ型電子部品３０を配設する場合でも、容易に、セラミックス基板内部にチップ型電子部品３０を内蔵することができる。
【００５４】
また、第１実施形態では、セラミックス部材１０に配設するチップ型電子部品３０を、それぞれ、抵抗素子、インダクタ素子、および、コンデンサ素子から構成することによって、ローパスフィルタやハイパスフィルタなどのフィルタ回路を容易に構成することができる。ここで、部品内蔵セラミックス基板１は、基材がセラミックスであるため、耐熱性や耐湿性に優れる他、高周波回路において良好な損失特性（周波数特性）を得ることができる。これに加えて、上記したフィルタ回路を内部に形成することにより、より良好な周波数特性を得ることができる。
【００５５】
また、第１実施形態では、焼成により互いに連結された複数のセラミックス部材１０を有する複数のセラミックス部材群２０を互いに連結させることにより、板状に構成することによって、セラミックス部材群２０を組み合わせることで、設計自由度をより高めることができる。
【００５６】
また、第１実施形態では、一方のセラミックス部材群２０と隣り合う他方のセラミックス部材群２０との間に、封止樹脂２２を封入することによって、この封止樹脂２２により、セラミックス部材群２０間の連結強度を高めることができるとともに、封止樹脂２２によって、電気的な接続部分（半田部分）を保護することができる。
【００５７】
図７〜図１９は、本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための図である。次に、図１、図２および図７〜図１９を参照して、本発明の第１実施形態による部品内蔵セラミックス基板１の製造方法について説明する。
【００５８】
まず、ＬＴＣＣ材料を含むスラリーを用いて、セラミックスグリーンシートを所定枚数作製する。具体的には、たとえば、Ａｌ2Ｏ3のセラミックス粉末に、ホウ珪酸ガラスを焼結助剤とする低温焼成セラミックス材料を用いてスラリーを調整し、このスラリーをキャリアフィルム上に塗布して所定の厚みを有する複数枚のセラミックスグリーンシートを作製する。このとき、セラミックスグリーンシートの厚みは、後の工程（静水圧プレス工程および焼成工程）での収縮、および、内蔵するチップ型電子部品３０のサイズや内蔵個数などを考慮して決定するのが好ましい。
【００５９】
次に、作製したセラミックスグリーンシートの所定領域に、必要に応じて、ビア導体１３を形成するためのビアホールおよびチップ型電子部品３０を配設するためのスルーホール１１を形成する。具体的には、レーザ加工法を用いて、厚み方向に貫通する貫通孔を形成する。なお、貫通孔の形成は、レーザ加工法以外に、たとえば、パンチング、フォトリソグラフィ、ドリル加工法などを用いてもよい。そして、図７に示すように、第１層のセラミックスグリーンシート１０ａに、Ａｇ粉末またはＣｕ粉末を主成分とする導電性ペーストをスクリーン印刷し、所定のパターンを有する配線導体１２を形成する。このとき、ビアホール内に導電性ペーストが充填されることによりビア導体１３が形成される。
【００６０】
次に、図８に示すように、第１層のセラミックスグリーンシート１０ａ上に、第２層のセラミックスグリーンシート１０ａを積層する。そして、図９に示すように、第２層のセラミックスグリーンシート１０ａに設けられたスルーホール１１内に、マウンターなどを用いてチップ型電子部品３０を挿入（配設）する。このとき、チップ型電子部品３０の一方の外部端子電極３１が配線導体１２（第１層のセラミックスグリーンシート１０ａに形成した配線導体１２）と電気的に接続されるように、チップ型電子部品３０をセラミックスグリーンシート１０ａの厚み方向（Ａ方向）と平行に（縦方向）に挿入（配設）する。
【００６１】
続いて、図７に示した方法と同様の方法を用いて、第２層のセラミックスグリーンシート１０ａに、導電性ペーストをスクリーン印刷し、所定のパターンを有する配線導体１２を形成する。これにより、図１０に示すように、配線導体１２およびビア導体１３が形成される。ここで、比較的大きなチップ型電子部品３０を内蔵する場合には、複数のセラミックスグリーンシート１０ａに跨ってチップ型電子部品３０を挿入する必要があるため、このようなチップ型電子部品３０が挿入されるスルーホール１１は、セラミックスグリーンシート１０ａが積層されて所定の深さになるまで、そのままの状態にしておく。
【００６２】
次に、図１１に示すように、第２層のセラミックスグリーンシート１０ａ上に、第３層のセラミックスグリーンシート１０ａを積層する。このとき、比較的大きなチップ型電子部品３０が配設されるスルーホール１１は、複数層にわたって連続するように、上層側のセラミックスグリーンシート１０ａを位置合わせしながら積層する。そして、上記と同様に、スルーホール１１内に、マウンターなどを用いてチップ型電子部品３０を挿入する。このようにして、スルーホール１１内にチップ型電子部品３０が挿入された状態が図１２に示されている。
【００６３】
その後、図１３に示すように、上記と同様にして、第３層のセラミックスグリーンシート１０ａに配線導体１２およびビア導体１３を形成する。これにより、未焼成のセラミックス積層体１ａが形成される。
【００６４】
続いて、図１４に示すように、積層されたセラミックスグリーンシート１０ａを密着させるために、静水圧プレス７００によって、未焼成のセラミックス積層体１ａを所定の温度（たとえば、約７０℃）および所定の圧力（たとえば、１０ＭＰａ〜１００ＭＰａ）で加圧する。そして、図１５に示すように、静水圧プレス７００で加圧されたセラミックス積層体１ａを所定の温度（たとえば、約８５０℃）で所定時間焼成する。
【００６５】
ここで、複数のセラミックスグリーンシート１０ａを積層して焼成した場合、内部にチップ型電子部品３０が内蔵されているため、セラミックスグリーンシート１０ａの厚みを調整した場合でも、セラミックス積層体１ａにひずみが発生するおそれがある。セラミックス積層体１ａのひずみは積層数が多い程大きくなるため、セラミックス積層体１ａの積層数は、２層〜１０層程度とするのが好ましい。また、最外層のセラミックスグリーンシート１０ａは、若干厚めに形成しておくとともに、最外層のセラミックスグリーンシート１０ａの配線導体１２もその厚みが若干厚くなるように形成しておき、セラミックス積層体１ａにひずみが生じた場合に、最外層のセラミックスグリーンシート１０ａの表面を研磨することによって、ひずみを除去する（表面を平坦にする）ようにするのが好ましい。これにより、部品内蔵セラミックス基板１の製造歩留の低下を抑制することが可能となる。
【００６６】
そして、上記のようにして、セラミックスグリーンシート１０ａと配線導体１２（ビア導体１３）とが同時焼成され、焼成されたセラミックス積層体１ａが得られる。このときの焼成温度は、１０００℃以下（約８５０℃）の比較的低い温度で焼成されているため、焼成時の熱によってセラミックス積層体１ａに内蔵されたチップ型電子部品３０の特性が変化するのが抑制される。また、上記セラミックス積層体１ａは複数作製しておく。なお、上記の説明では、セラミックスグリーンシート１０ａの積層数を３層としたが、セラミックスグリーンシート１０ａの積層数は３層以外であってもよく、種々変更可能である。また、チップ型電子部品３０および配線導体１２のパターンなどは、目的に応じて、種々変更することができる。
【００６７】
続いて、図１６に示すように、得られた複数のセラミックス積層体１ａを順次積層する。このとき、下層側のセラミックス積層体１ａと上層側のセラミックス積層体１ａとは、半田２１などによって互いに電気的に接続する。具体的には、所望の回路が得られるように、セラミックス積層体１ａから露出されている配線導体１２、ビア導体１３またはチップ型電子部品３０の外部端子電極３１を半田２１などで互いに接続する。
【００６８】
その後、図１７に示すように、下層側のセラミックス積層体１ａと上層側のセラミックス積層体１ａとの隙間部分（境界部分）に、たとえば、エポキシ系樹脂にシリカなどのフィラーを混合した封止樹脂（樹脂材料）２２を封入する。
【００６９】
続いて、図１８および図１９に示すように、焼成後のセラミックス積層体１ａを積層方向（Ａ方向）と実質的に平行にダイシングソーなどを用いて切断する。このとき、切断面が部品内蔵セラミックス基板１の主面２となる。また、切断時の厚み（切断幅）を調整することによって、主面２から配線導体１２の一部およびビア導体１３の一部が露出される。このとき、ビアホールの形成位置を切断面側（主面側）にずらしておけば、切断によって、容易に、主面２からビア導体１３の一部を露出させることができる。また、配線導体１２を端面まで形成しておくことによって、部品内蔵セラミックス基板１の側端面（第２側端面４：図２参照）に、配線導体１２の一部が露出される。
【００７０】
最後に、主面２上にパッド電極１４を含む配線層を形成するとともに、側端面（第１側端面３および第２側端面４）に端子電極（第１端子電極１５および第２端子電極１６）を形成することにより、図１に示した本発明の第１実施形態による部品内蔵セラミックス基板１が形成される。なお、必要に応じて、配線層や端子電極等にメッキ処理などを行ってもよい。
【００７１】
第１実施形態による部品内蔵セラミックス基板１の製造方法では、上記のように、焼成後のセラミックス積層体１ａを所定の厚みで積層方向（Ａ方向）と実質的に平行に切断することによって、設計自由度を高めることが可能な部品内蔵セラミックス基板１を製造することができる。
【００７２】
また、第１実施形態では、セラミックスグリーンシート１０ａにその厚み方向に貫通するスルーホール１１を形成するとともに、そのスルーホール１１内にチップ型電子部品３０を縦方向に挿入（配設）することによって、容易に、チップ型電子部品３０をセラミックス基板内に内蔵することができる。
【００７３】
（第２実施形態）
図２０は、本発明の第２実施形態による部品内蔵セラミックス基板を一部省略して示した斜視図である。次に、図２０を参照して、本発明の第２実施形態による部品内蔵セラミックス基板１００について説明する。
【００７４】
この第２実施形態による部品内蔵セラミックス基板１００では、上記第１実施形態の構成において、複数のセラミックス部材１０が、誘電率が異なる第１セラミックス部材１１０および透磁率が異なる第２セラミックス部材１２０を含んでいる。
【００７５】
この第１セラミックス部材１１０は、セラミックス材料（ガラスセラミックス材料）の組成系を変えることによって、他のセラミックス部材とは異なる所定の誘電率となるように形成されている。また、第２セラミックス部材１２０も、ガラスセラミックス材料（ガラスセラミックス材料）の組成系を変えることによって、他のセラミックス部材とは異なる所定の透磁率となるように形成されている。
【００７６】
なお、上記第１セラミックス部材１１０および第２セラミックス部材１２０は、目的に応じて、部品内蔵セラミックス基板１００の所定位置に配置される。また、第１セラミックス部材１１０および第２セラミックス部材１２０は、目的に応じて、単数または複数を適宜選択して用いることができる。さらに、第２実施形態による部品内蔵セラミックス基板１００では、複数のセラミックス部材１０が、第１セラミックス部材１１０および第２セラミックス部材１２０の両方を含むように構成してもよいし、いずれか一方を含むように構成してもよい。図２０では、第１セラミックス部材１１０および第２セラミックス部材１２０の両方を含むように構成した例を示しているが、これに限定される意図ではない。
【００７７】
第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００７８】
また、上記第１セラミックス部材１１０および上記第２セラミックス部材１２０は、上記第１実施形態の製造方法において、セラミックスグリーンシートの組成系を変えることによって形成することができる。具体的には、たとえば、第１セラミックス部材１１０は、Ａｌ2Ｏ3＋ＣａＺｒＯ3系を使用することにより形成することができる。また、第２セラミックス部材１２０は、ＮｄＴｉＯ3系を使用することにより形成することができる。
【００７９】
第２実施形態では、上記のように、複数のセラミックス部材１０を、少なくとも、誘電率が異なる第１セラミックス部材１１０および透磁率が異なる第２セラミックス部材１２０のいずれか一方を含むように構成することによって、チップ型電子部品３０および配線導体１２（配線部）を用いて回路を構成した際に、容易に、浮遊容量の低減、インダクタンスの調整等を行うことができる。これにより、周波数特性などを向上させることができるので、設計自由度を高めながら、より高機能化を図ることができる。
【００８０】
また、第２実施形態では、短冊状に形成されたセラミックス部材１０を連結することによって板状に構成するとともに、セラミックス部材１０の一部を、誘電率が異なる第１セラミックス部材１１０とすることによって、たとえば、第１セラミックス部材１１０に内蔵（配設）されたチップ型電子部品３０のみを用いて回路を構成することができる。すなわち、第１セラミックス部材１１０以外の部分を介さずに回路を構成することができる。たとえば、積層構造を有するセラミックス多層基板の場合には、一部の層に誘電率が異なる層を設けたとしても、主面上に実装される表面実装部品と電気的に接続するためには、ビア導体などによって、誘電率が異なる層以外の層（上層）を介して電気的に接続しなければならない。このため、誘電率の異なる層のみを用いて回路を構成することは非常に困難になる。その一方、上記した第２実施形態の構成では、他のセラミックス部材を介することなく、第１セラミックス部材１１０に配設されたチップ型電子部品３０と表示実装部品とを電気的に接続することができる。なお、第２セラミックス部材１２０についても、上記第１セラミックス部材１１０と同様、第２セラミックス部材１２０以外の部分を介さずに回路を構成することができる。したがって、これによっても、設計自由度を高めることができるとともに、容易に、部品内蔵セラミックス基板１００の高機能化を図ることができる。
【００８１】
また、第２実施形態では、短冊状に形成されたセラミックス部材１０を連結することによって板状に構成するとともに、セラミックス部材１０の一部を、誘電率が異なる第１セラミックス部材１１０とすることによって、容易に、表面実装部品を、透磁率や誘電率の異なるセラミックス部材を跨いで、所望のチップ型電子部品３０との電気的な接続を行うことができる。
【００８２】
第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００８３】
（第３実施形態）
図２１は、本発明の第３実施形態による部品内蔵セラミックス基板を一部省略して示した斜視図である。図２２は、本発明の第３実施形態による部品内蔵セラミックス基板の平断面図である。図２３は、本発明の第３実施形態による部品内蔵セラミックス基板のインダクタ素子を説明するための断面図である。次に、図２１〜図２３を参照して、本発明の第３実施形態による部品内蔵セラミックス基板２００の構造について説明する。
【００８４】
この第３実施形態による部品内蔵セラミックス基板２００では、上記第１および第２実施形態のチップ型電子部品に代えて、セラミックス部材１０と同時焼成によって形成された電子部品２３０が内蔵されている。具体的には、図２１および図２２に示すように、セラミックス部材１０に設けられたスルーホール１１内に電子部品２３０を構成する部品材料（構成材料）２４０が充填され、この部品材料２４０が焼成されることによってセラミックス部材１０内に電子部品２３０が形成されている。なお、電子部品２３０は、本発明の「受動部品」の一例である。
【００８５】
また、セラミックス部材１０の連結部分（界面部分）には、上記第１および第２実施形態と同様、配線導体１２が形成されている。この配線導体１２は、その一部がスルーホール１１の開口端を覆うように形成されており、これによって、スルーホール１１内の部品材料２４０と電気的に接続されている。なお、配線導体１２の開口端を覆っている部分は、電子部品２３０の外部端子電極としての機能を兼ねている。
【００８６】
また、上記電子部品２３０は、抵抗素子（Ｒ）、インダクタ素子（Ｌ）、および、コンデンサ素子（Ｃ）を含んでおり、これらの電子部品２３０が配線導体１２と電気的に接続されることにより、回路が形成されている。具体的には、電子部品２３０と配線導体１２とにより、ローパスフィルタ（ＬＰＦ）やハイパスフィルタ（ＨＰＦ）などのフィルタ回路（たとえば、ＲＣフィルタ、ＬＣフィルタ、ＬＲフィルタ）が形成されている。
【００８７】
抵抗素子としての機能を有する電子部品２３０は、スルーホール１１内に抵抗体ペースト２４１が充填された後、焼成されることによって形成されている。すなわち、部品材料２４０として、抵抗体ペースト２４１が用いられる。抵抗体ペースト２４１としては、抵抗素子に一般的に用いられるものを使用することができる。たとえば、酸化ルテリウム（ＲｕＯ2）などの金属酸化物とガラスを混合した抵抗ペースト材料などを用いることができる。なお、抵抗体ペースト２４１は、本発明の「抵抗材料」の一例である。
【００８８】
インダクタ素子としての機能を有する電子部品２３０は、図２３に示すように、スルーホール１１内に、フェライト粉末を含むフェライトペースト２４２を半充填した後、さらに、Ａｇペースト２４３を充填し、その後、焼成されることによって形成されている。すなわち、部品材料２４０として、フェライトペースト２４２およびＡｇペースト２４３が用いられる。なお、フェライトペースト２４２およびＡｇペースト２４３は、本発明の「インダクタ材料」の一例である。
【００８９】
コンデンサ素子としての機能を有する電子部品２３０は、スルーホール１１内に誘電体ペースト２４４が充填された後、焼成されることによって形成されている。誘電体ペースト２４４としては、ＬＴＣＣ材料と同時焼成可能な誘電体ペーストであれば、コンデンサ素子に一般的に用いられるものを使用することができる。なお、誘電体ペースト２４４は、本発明の「コンデンサ材料」の一例である。
【００９０】
第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００９１】
第３実施形態では、上記のように、スルーホール１１内に部品材料２４０を充填した後、セラミックス部材１０と同時焼成することにより電子部品２３０を形成することによって、セラミックス基板内に容易に電子部品２３０を内蔵することができる。
【００９２】
第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００９３】
図２４〜図３３は、本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。次に、図１８、図１９、図２１および図２４〜図３３を参照して、本発明の第３実施形態による部品内蔵セラミックス基板２００の製造方法について説明する。
【００９４】
まず、上記第１実施形態と同様、ＬＴＣＣ材料を含むスラリーを用いて、セラミックスグリーンシートを所定枚数作製する。
【００９５】
次に、上記第１実施形態と同様、作製したセラミックスグリーンシート１０ａの所定領域に、必要に応じて、ビア導体１３を形成するためのビアホールおよび電子部品２３０を形成するためのスルーホール１１を形成する。そして、図２４に示すように、第１層のセラミックスグリーンシート１０ａに、Ａｇ粉末またはＣｕ粉末を主成分とする導電性ペーストをスクリーン印刷し、所定のパターンを有する配線導体１２を形成する。このとき、ビアホール内に導電性ペーストが充填されることによりビア導体１３が形成される。
【００９６】
次に、図２５に示すように、第１層のセラミックスグリーンシート１０ａ上に、第２層のセラミックスグリーンシート１０ａを積層する。なお、第２層のセラミックスグリーンシート１０ａのスルーホール１１内には、予め、部品材料２４０を充填しておく。このとき、第２層のセラミックスグリーンシート１０ａのスルーホール１１は、第１層のセラミックスグリーンシート１０ａの配線導体１２上に位置するように配設されており、セラミックスグリーンシート１０ａを積層することにより、スルーホール１１内の部品材料２４０と配線導体１２とが接する。なお、図２５では、第２層のセラミックスグリーンシート１０ａのスルーホール１１内に、誘電体ペースト２４４および抵抗体ペースト２４１を充填した例を示している。
【００９７】
続いて、図２４に示した方法と同様の方法を用いて、第２層のセラミックスグリーンシート１０ａに、導電性ペーストをスクリーン印刷し、所定のパターンを有する配線導体１２を形成する。これにより、図２６に示すように、配線導体１２およびビア導体１３が形成される。ここで、比較的大きな電子部品２３０を形成する場合には、複数のセラミックスグリーンシート１０ａに跨って電子部品２３０を形成する必要があるため、このような電子部品２３０を形成するためのスルーホール１１は、セラミックスグリーンシート１０ａが積層されて所定の深さになるまで、そのままの状態（部品材料２４０が充填されていない状態）にしておく。
【００９８】
次に、図２７に示すように、第２層のセラミックスグリーンシート１０ａ上に、第３層のセラミックスグリーンシート１０ａを積層する。このとき、比較的大きな電子部品２３０を形成するためのスルーホール１１は、複数層にわたって連続するように、上層側のセラミックスグリーンシート１０ａを位置合わせしながら積層する。そして、積層することによって形成されたスルーホール１１内に、部品材料２４０を充填する。なお、図２７では、第２層および第３層のセラミックスグリーンシート１０ａのスルーホール１１内に、インダクタ素子を構成するための部品材料２４０を充填した例を示している。
【００９９】
ここで、インダクタ素子として機能する電子部品２３０を形成するためには、まず、図２８に示すように、スルーホール１１内にフェライト粉末を含むフェライトペースト２４２を充填する。次に、充填したフェライトペースト２４２を乾燥させることによって、充填したフェライトペースト２４２を収縮させる。これにより、図２９に示すように、フェライトペースト２４２の中央部に貫通穴２４２ａが形成される。その後、フェライトペースト２４２に形成された貫通穴２４２ａ内にＡｇペースト２４３を充填する。このＡｇペースト２４３は、乾燥による収縮を抑制するために、フレーク状のＡｇ粉末を含むＡｇペーストを用いるのが好ましい。
【０１００】
続いて、図３１に示すように、上記と同様にして、第３層のセラミックスグリーンシート１０ａに配線導体１２およびビア導体１３を形成する。これにより、未焼成のセラミックス積層体２００ａが形成される。
【０１０１】
そして、積層されたセラミックスグリーンシート１０ａを密着させるためプレス加工を行った後、所定の温度（たとえば、約８５０℃）で所定時間焼成する。なお、プレス加工は、静水圧プレスまたは油圧プレスのいずれの方法で行ってもよい。これにより、セラミックスグリーンシート１０ａと配線導体１２（ビア導体１３）とが同時焼成されて、焼成されたセラミックス積層体２００ａが得られる。また、上記セラミックス積層体２００ａは複数作製しておく。なお、上記の説明では、セラミックスグリーンシート１０ａの積層数を３層としたが、セラミックスグリーンシート１０ａの積層数は３層以外であってもよく、種々変更可能である。また、電子部品２３０および配線導体１２のパターンなどは、目的に応じて、種々変更することができる。
【０１０２】
その後、図３３に示すように、得られた複数のセラミックス積層体２００ａを順次積層する。このとき、上記第１実施形態と同様、下層側のセラミックス積層体２００ａと上層側のセラミックス積層体２００ａとは、半田２１などによって互いに電気的に接続する。また、下層側のセラミックス積層体２００ａと上層側のセラミックス積層体２００ａとの隙間部分（境界部分）に、たとえば、エポキシ系樹脂にシリカなどのフィラーを混合した封止樹脂（樹脂材料）２２を封入する。
【０１０３】
続いて、図１８および図１９に示した第１実施形態による方法と同様の方法を用いて、焼成後のセラミックス積層体２００ａを積層方向（Ａ方向）と実質的に平行に切断する。このとき、切断時の厚み（切断幅）を調整することによって、電子部品２３０（部品材料２４０）が分断されるようにセラミックス積層体２００ａを切断してもよい。これにより、内蔵される電子部品２３０の性能（抵抗値など）を調節することができる。
【０１０４】
最後に、上記第１実施形態と同様、主面２上にパッド電極を含む配線層を形成するとともに、側端面に端子電極を形成する。これにより、図２１に示した本発明の第３実施形態による部品内蔵セラミックス基板２００が形成される。なお、必要に応じて、配線層や端子電極等にメッキ処理などを行ってもよい。
【０１０５】
第３実施形態の製造方法のその他の効果は、上記第１実施形態と同様である。
【０１０６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１０７】
たとえば、上記第１〜第３実施形態では、抵抗素子、コンデンサ素子およびインダクタ素子を内蔵した例を示したが、本発明はこれに限らず、目的に応じて、抵抗素子、コンデンサ素子およびインダクタ素子のいずれかの素子のみを内蔵してもよい。また、目的に応じて、抵抗素子、コンデンサ素子およびインダクタ素子の中から適宜選択して用いるようにしてもよい。このとき、抵抗素子、コンデンサ素子およびインダクタ素子は、それぞれ、単数または複数を適宜選択して用いることができる。
【０１０８】
また、上記第１〜第３実施形態では、電子部品（受動部品）によってフィルタ回路を構成した例を示したが、本発明はこれに限らず、フィルタ回路以外の回路を構成してもよい。また、主面上に実装される表面実装部品と内蔵されている電子部品との接続により回路が構成されるようにしてもよい。なお、電子部品の内蔵位置および配線導体のパターンなどは、目的とする機能および性能を得るために適宜変更することができる。
【０１０９】
また、上記第１〜第３実施形態では、部品内蔵セラミックス基板内にビア導体を設けた例を示したが、本発明はこれに限らず、目的に応じて、ビア導体を設けない構成にしてもよい。
【０１１０】
また、上記第１〜第３実施形態では、部品内蔵セラミックス基板の第１側端面および第２側端面の各々に、端子電極（第１端子電極および第２端子電極）を形成した例を示したが、本発明はこれに限らず、第１側端面および第２側端面のいずれか一方にのみ端子電極を形成するようにしてもよい。
【０１１１】
また、上記第１〜第３実施形態では、一対の第１側端面の両方に、端子電極（第１端子電極）を形成した例を示したが、本発明はこれに限らず、一対の第１側端面のいずれか一方にのみ、端子電極を形成するようにしてもよい。また、一対の第２側端面の両方に、端子電極（第２端子電極）を形成した例を示したが、本発明はこれに限らず、一対の第２側端面のいずれか一方にのみ、端子電極を形成するようにしてもよい。
【０１１２】
なお、上記第１〜第３実施形態において、セラミックス部材の連結数およびセラミックス部材の寸法などは、目的に応じて適宜変更することができる。また、主面上に形成される配線層のパターンも目的に応じて適宜変更することができる。
【０１１３】
また、上記第１〜第３実施形態では、３つのセラミックス部材群が連結された例を示したが、本発明はこれに限らず、セラミックス部材群の連結数も目的に応じて適宜変更することができる。なお、複数のセラミックス部材群を連結して１つの部品内蔵セラミックス基板を形成する以外に、１つ（単数）のセラミックス部材群で部品内蔵セラミックス基板を形成してもよい。
【０１１４】
また、上記第１〜第３実施形態では、ダイシングソーを用いて、セラミックス積層体を切断した例を示したが、本発明はこれに限らず、セラミックス積層体の切断は、ダイシングソー以外のレーザ加工法などを用いて行ってもよい。
【０１１５】
また、上記第１〜第３実施形態では、主面上に、電子部品として、フリップチップＩＣやベアチップＩＣなどの半導体集積回路素子、および、抵抗素子、インダクタ素子、コンデンサ素子などの受動素子が実装された例を示したが、本発明はこれに限らず、主面上にトランジスタなどの能動素子が実装可能に構成してもよい。
【０１１６】
また、上記第１〜第３実施形態では、配線導体およびビア導体を、ＡｇまたはＣｕから構成した例を示したが、本発明はこれに限らず、ＡｇまたはＣｕ以外のたとえばＡｕやＡｇＰｄなどから配線導体およびビア導体を構成してもよい。
【０１１７】
また、上記第１および第２実施形態では、抵抗素子、コンデンサ素子およびコンダクタ素子からなるチップ型電子部品を用いた例を示したが、本発明はこれに限らず、フィルタ、バラン、カップラなどのチップ型電子部品を用いてもよい。
【０１１８】
また、上記第２実施形態では、上記第１実施形態の部品内蔵セラミックス基板の構成において、複数のセラミックス部材が誘電率の異なる第１セラミックス部材および透磁率の異なる第２セラミックス部材の少なくとも一方を含むように構成した例を示したが、本発明はこれに限らず、上記第３実施形態の部品内蔵セラミックス基板の構成において、複数のセラミックス部材が誘電率の異なる第１セラミックス部材および透磁率の異なる第２セラミックス部材の少なくとも一方を含むように構成してもよい。
【図面の簡単な説明】
【０１１９】
【図１】本発明の第１実施形態による部品内蔵セラミックス基板の全体斜視図である。
【図２】本発明の第１実施形態による部品内蔵セラミックス基板を一部省略して示した斜視図である。
【図３】本発明の第１実施形態による部品内蔵セラミックス基板の平断面図である。
【図４】本発明の第１実施形態による部品内蔵セラミックス基板の断面図である。
【図５】本発明の第１実施形態による部品内蔵セラミックス基板を実装基板に実装した状態を示した平面図である。
【図６】本発明の第１実施形態による部品内蔵セラミックス基板を実装基板に実装した状態を示した平面図である。
【図７】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図８】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図９】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１０】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１１】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１２】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１３】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１４】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための概略図である。
【図１５】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１６】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１７】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図１８】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための斜視図である。
【図１９】本発明の第１実施形態による部品内蔵セラミックス基板の製造方法を説明するための斜視図である。
【図２０】本発明の第２実施形態による部品内蔵セラミックス基板を一部省略して示した斜視図である。
【図２１】本発明の第３実施形態による部品内蔵セラミックス基板を一部省略して示した斜視図である。
【図２２】本発明の第３実施形態による部品内蔵セラミックス基板の平断面図である。
【図２３】本発明の第３実施形態による部品内蔵セラミックス基板のインダクタ素子を説明するための断面図である。
【図２４】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図２５】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図２６】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図２７】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図２８】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図２９】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図３０】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図３１】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図３２】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【図３３】本発明の第３実施形態による部品内蔵セラミックス基板の製造方法を説明するための断面図である。
【符号の説明】
【０１２０】
１、１００、２００                    部品内蔵セラミックス基板
１ａ、２００ａ                        セラミックス積層体
２                                    主面
３                                    第１側端面
４                                    第２側端面
１０                                  セラミックス部材
１０ａ                                セラミックスグリーンシート
１１                                  スルーホール（穴部）
１２                                  配線導体
１３                                  ビア導体
１４                                  パッド電極
１５                                  第１端子電極
１６                                  第２端子電極
２０                                  セラミックス部材群
２１                                  半田
２２                                  封止樹脂（樹脂材料）
３０                                  チップ型電子部品（電子部品、受動部品）
２３０                                電子部品（受動部品）
１１０                                第１セラミックス部材
１２０                                第２セラミックス部材
２４０                                部品材料（構成材料）
２４１                                抵抗体ペースト（抵抗材料）
２４２                                フェライトペースト（インダクタ材料）
２４３                                Ａｇペースト（インダクタ材料）
２４４                                誘電体ペースト（コンデンサ材料）
【図１】
2010016141.tif 000003
【図２】
2010016141.tif 000004
【図３】
2010016141.tif 000005
【図４】
2010016141.tif 000006
【図５】
2010016141.tif 000007
【図６】
2010016141.tif 000008
【図７】
2010016141.tif 000009
【図８】
2010016141.tif 000010
【図９】
2010016141.tif 000011
【図１０】
2010016141.tif 000012
【図１１】
2010016141.tif 000013
【図１２】
2010016141.tif 000014
【図１３】
2010016141.tif 000015
【図１４】
2010016141.tif 000016
【図１５】
2010016141.tif 000017
【図１６】
2010016141.tif 000018
【図１７】
2010016141.tif 000019
【図１８】
2010016141.tif 000020
【図１９】
2010016141.tif 000021
【図２０】
2010016141.tif 000022
【図２１】
2010016141.tif 000023
【図２２】
2010016141.tif 000024
【図２３】
2010016141.tif 000025
【図２４】
2010016141.tif 000026
【図２５】
2010016141.tif 000027
【図２６】
2010016141.tif 000028
【図２７】
2010016141.tif 000029
【図２８】
2010016141.tif 000030
【図２９】
2010016141.tif 000031
【図３０】
2010016141.tif 000032
【図３１】
2010016141.tif 000033
【図３２】
2010016141.tif 000034
【図３３】
2010016141.tif 000035