(57)【要約】【課題】酸化物膜と固体電解質膜を備える抵抗変化メモリ素子およびこれの動作方法を提供する。【解決手段】前記素子は、第１電極、前記第１電極上に形成された酸化物膜、前記酸化物膜上に配置された固体電解質膜、および前記固体電解質膜上に配置された第２電極を備える。前記方法は、前記素子の電極のうちのいずれか１つに基準電圧を印加し、残りの１つにフォーミング電圧を印加して前記酸化物膜を電気的に破壊させ、前記酸化物膜内に導電性チップを形成するステップを備える。前記第１電極に印加される電圧を基準として前記第２電極にプラスの電圧を印加し、前記固体電解質膜内に導電性フィラメントを形成する。前記第１電極に印加される電圧を基準として前記第２電極にマイナスの電圧を印加し、前記固体電解質膜内に形成された導電性フィラメントを除去する。【選択図】図１
2010016381.tif 000002
【特許請求の範囲】
【請求項１】
第１電極；
前記第１電極上に形成された酸化物膜；
前記酸化物膜上に配置された固体電解質膜（ｓｏｌｉｄ  ｅｌｅｃｔｒｏｌｙｔｅ  ｌａｙｅｒ）：および
前記固体電解質膜上に配置された第２電極を含むことを特徴とする抵抗変化メモリ素子。
【請求項２】
前記酸化物膜内に電気的破壊（ｅｌｅｃｔｒｉｃａｌ  ｂｒｅａｋｄｏｗｎ）によって形成された導電性チップ（ｃｏｎｄｕｃｔｉｖｅ  ｔｉｐ）を含むことを特徴とする、請求項１に記載の抵抗変化メモリ素子。
【請求項３】
前記酸化物膜は、遷移金属酸化物膜であることを特徴とする、請求項１に記載の抵抗変化メモリ素子。
【請求項４】
前記遷移金属酸化物膜は、ランタノイド酸化物膜（ｌａｎｔｈａｎｏｉｄｓ  ｏｘｉｄｅ  ｌａｙｅｒ）であることを特徴とする、請求項３に記載の抵抗変化メモリ素子。
【請求項５】
前記ランタノイド酸化物膜は、ガドリニウム（ｇａｄｏｌｉｎｉｕｍ）酸化物膜であることを特徴とする、請求項４に記載の抵抗変化メモリ素子。
【請求項６】
前記固体電解質膜は、ＭｏＯ３−ｘ、Ｗ２Ｏ３−ｘ、Ｔａ２Ｏ５−ｘ、Ａｌ２Ｏ３−ｘ、ＨｆＯ２−ｘ、ＺｒＯ２−ｘ、Ｃｏ２Ｏ３−ｘ、ＺｎＯ１−ｙ、Ｃｕ２Ｓ、Ａｇ２Ｓ、またはＧｅＳｅ（ｘは０〜１．５、ｙは０〜０．５）を含むことを特徴とする、請求項１に記載の抵抗変化メモリ素子。
【請求項７】
前記固体電解質膜は、金属がドーピングされた膜であることを特徴とする、請求項１に記載の抵抗変化メモリ素子。
【請求項８】
前記固体電解質膜内にドーピングされた金属は、ＣｕまたはＡｇであることを特徴とする、請求項７に記載の抵抗変化メモリ素子。
【請求項９】
前記金属がドーピングされた固体電解質膜は、ＭｏＯ３−ｘ：Ｃｕ、Ｗ２Ｏ３−ｘ：Ｃｕ、Ｔａ２Ｏ５−ｘ：Ｃｕ、Ａｌ２Ｏ３−ｘ：Ｃｕ、ＨｆＯ２−ｘ：Ｃｕ、ＺｒＯ２−ｘ：Ｃｕ、Ｃｏ２Ｏ３−ｘ：Ｃｕ、ＺｎＯ１−ｘ：Ｃｕ、ＭｏＯ３−ｘ：Ａｇ、Ｗ２Ｏ３−ｘ：Ａｇ、Ｔａ２Ｏ５−ｘ：Ａｇ、Ａｌ２Ｏ３−ｘ：Ａｇ、ＨｆＯ２−ｘ：Ａｇ、ＺｒＯ２−ｘ：Ａｇ、Ｃｏ２Ｏ３−ｘ：Ａｇ、ＺｎＯ１−ｙ：Ａｇ、Ｃｕ２Ｓ：Ｃｕ、Ａｇ２Ｓ：Ａｇ、またはＧｅＳｅ：Ａｇ（ｘは０〜１．５、ｙは０〜０．５）であることを特徴とする、請求項７に記載の抵抗変化メモリ素子。
【請求項１０】
第１電極、前記第１電極上に形成された酸化物膜、前記酸化物膜上に配置された固体電解質膜、および前記固体電解質膜上に配置された第２電極を含む抵抗変化メモリ素子を提供するステップ；
前記電極のうちのいずれか１つに基準電圧を印加し、残りの１つにフォーミング電圧を印加して前記酸化物膜を電気的に破壊させ、前記酸化物膜内に導電性チップを形成するステップ；
前記第１電極に印加される電圧を基準として前記第２電極にプラスの電圧を印加し、前記固体電解質膜内に導電性フィラメントを形成するステップ；および
前記第１電極に印加される電圧を基準として前記第２電極にマイナスの電圧を印加し、前記固体電解質膜内に形成された導電性フィラメントを除去するステップを含むことを特徴とする抵抗変化メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ素子に関し、より詳しくは、抵抗変化メモリ素子に関する。
【背景技術】
【０００２】
現在、非揮発性メモリとして常用化されているフラッシュメモリの場合、電荷保存層内に電荷を保存または除去することによる閾電圧の変化を用いる。前記電荷保存層は、ポリシリコン膜である浮遊ゲートまたはシリコン窒化膜である電荷トラップ層であることができる。最近、前記フラッシュメモリ素子に比べて消費電力が低く、集積度が高い新たな非揮発性メモリ素子が研究されている。このような新たな非揮発性メモリ素子の例としては、相変化型メモリ素子（ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）、磁気メモリ素子（ｍａｇｎｅｔｉｃ  ＲＡＭ）、および抵抗変化メモリ素子（ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）がある。
【０００３】
前記抵抗変化メモリ素子は、固体電解質膜を金属電極の間に介在した構造を有することができる。このような素子は、前記固体電解質膜内において電気化学的反応によって導電性チャンネルが生成または消滅することがあるが、前記導電性チャンネルの有無に応じて２種類の抵抗状態、すなわち低抵抗状態と高抵抗状態を現すことができる。しかしながら、前記導電性チャンネルの形成位置と形成される量を調節することは極めて難しい。したがって、素子を反復的にスイッチングするとき、低抵抗および高抵抗状態それぞれの抵抗散布が極めて大きく、不均一な抵抗スイッチング特性が現れることがあり、さらには２つの抵抗状態それぞれの大きい抵抗散布によって２つの抵抗状態を区分し難くなることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、抵抗散布を減らすことができる抵抗変化メモリ素子を提供することにある。
【０００５】
本発明の技術的課題は、以上で言及した技術的課題に制限されるものではなく、言及されなかったさらに他の技術的課題は、下記の記載から当業者によって明確に理解することができるであろう。
【課題を解決するための手段】
【０００６】
前記課題を達成するために、本発明は、抵抗変化メモリ素子を提供する。前記素子は、第１電極、前記第１電極上に形成された酸化物膜、前記酸化物膜上に配置された固体電解質膜（ｓｏｌｉｄ  ｅｌｅｃｔｒｏｌｙｔｅ  ｌａｙｅｒ）、および前記固体電解質膜上に配置された第２電極を備える。
【０００７】
前記酸化物膜内に電気的破壊（ｅｌｅｃｔｒｉｃａｌ  ｂｒｅａｋｄｏｗｎ）によって形成された導電性チップ（ｃｏｎｄｕｃｔｉｖｅ  ｔｉｐ）を含むことができる。
【０００８】
前記酸化物膜は、遷移金属酸化物膜であることができる。前記遷移金属酸化物膜は、ランタノイド酸化物膜（ｌａｎｔｈａｎｏｉｄｓ  ｏｘｉｄｅ  ｌａｙｅｒ）であることができる。前記ランタノイド酸化物膜は、ガドリニウム（ｇａｄｏｌｉｎｉｕｍ）酸化物膜であることができる。
【０００９】
前記固体電解質膜は、ＭｏＯ３−ｘ、Ｗ２Ｏ３−ｘ、Ｔａ２Ｏ５−ｘ、Ａｌ２Ｏ３−ｘ、ＨｆＯ２−ｘ、ＺｒＯ２−ｘ、Ｃｏ２Ｏ３−ｘ、ＺｎＯ１−ｙ、Ｃｕ２Ｓ、Ａｇ２Ｓ、またはＧｅＳｅ膜であることができる（ｘは０〜１．５、ｙは０〜０．５）。前記固体電解質膜は、金属がドーピングされた膜であることができる。前記固体電解質膜内にドーピングされた金属は、ＣｕまたはＡｇであることができる。前記金属がドーピングされた固体電解質膜は、ＭｏＯ３−ｘ：Ｃｕ、Ｗ２Ｏ３−ｘ：Ｃｕ、Ｔａ２Ｏ５−ｘ：Ｃｕ、Ａｌ２Ｏ３−ｘ：Ｃｕ、ＨｆＯ２−ｘ：Ｃｕ、ＺｒＯ２−ｘ：Ｃｕ、Ｃｏ２Ｏ３−ｘ：Ｃｕ、ＺｎＯ１−ｘ：Ｃｕ、ＭｏＯ３−ｘ：Ａｇ、Ｗ２Ｏ３−ｘ：Ａｇ、Ｔａ２Ｏ５−ｘ：Ａｇ、Ａｌ２Ｏ３−ｘ：Ａｇ、ＨｆＯ２−ｘ：Ａｇ、ＺｒＯ２−ｘ：Ａｇ、Ｃｏ２Ｏ３−ｘ：Ａｇ、ＺｎＯ１−ｙ：Ａｇ、Ｃｕ２Ｓ：Ｃｕ、Ａｇ２Ｓ：Ａｇ、またはＧｅＳｅ：Ａｇであることができる（ｘは０〜１．５、ｙは０〜０．５）。
【００１０】
前記課題を達成するために、本発明は、抵抗変化メモリ素子の動作方法を提供する。前記方法は、第１電極、前記第１電極上に形成された酸化物膜、前記酸化物膜上に配置された固体電解質膜、および前記固体電解質膜上に配置された第２電極を含む抵抗変化メモリ素子を提供するステップを備える。前記電極のうちのいずれか１つに基準電圧を印加し、残りの１つにフォーミング電圧を印加して前記酸化物膜を電気的に破壊させ、前記酸化物膜内に導電性チップを形成する。前記第１電極に印加される電圧を基準として前記第２電極にプラスの電圧を印加し、前記固体電解質膜内に導電性フィラメントを形成する。前記第１電極に印加される電圧を基準として前記第２電極にマイナスの電圧を印加し、前記固体電解質膜内に形成された導電性フィラメントを除去する。
【発明の効果】
【００１１】
本発明によれば、酸化物膜および固体電解質膜を抵抗変化膜として含む抵抗変化メモリ素子は、フォーミング工程によって前記酸化物膜内に導電性チップを形成し、リセットステップにおいて前記導電性チップに電界を集中させ、前記固体電解質膜内に形成される導電性フィラメントの位置および個数を制御することができる。これにより、セットステップ−リセットステップ、すなわち低抵抗状態−高抵抗状態間の反復的なスイッチング動作で同じ導電性フィラメントが形成または消滅することができるため、均一な抵抗スイッチング特性を確保することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る抵抗変化メモリ素子を示す断面図である。
【図２】本発明の一実施形態に係る抵抗変化メモリ素子に対するフォーミングステップを説明するための断面図である。
【図３ａ】本発明の一実施形態に係る抵抗変化メモリ素子の動作方法を説明するための断面図である。
【図３ｂ】本発明の一実施形態に係る抵抗変化メモリ素子の動作方法を説明するための断面図である。
【図４】製造例に係る抵抗変化メモリ素子を反復的にスイッチングするときのセット電圧およびリセット電圧の累積分布を示すグラフである。
【図５】製造例に係る抵抗変化メモリ素子５０個で現れる抵抗の分布を示すグラフである。
【図６】製造例に係る抵抗変化メモリ素子に印加する電圧パルスの個数による電流変化を示すグラフである。
【図７】製造例に係る抵抗変化メモリ素子に対する高温データ維持特性を示すグラフである。
【図８】製造例および比較例に係る抵抗変化メモリ素子の収率を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明をより具体的に説明するために、本発明に係る好ましい実施形態を添付の図面を参照しながらより詳細に説明する。しかしながら、本発明はここで説明される実施形態に限定されるものではなく、他の形態で具体化することもできる。図面において、層が他の層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成されることもあるし、またはその間に第３の層が介在されることもある。
【００１４】
図１は、本発明の一実施形態に係る抵抗変化メモリ素子を示す断面図である。
図１を参照すれば、基板１０上に第１電極１１が位置する。前記基板１０は、シリコン基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であることができる。前記第１電極１１を形成する前に、前記基板１０上に絶縁膜（図示せず）を形成した後、前記絶縁膜上に拡散阻止膜（図示せず）を形成することができる。前記絶縁膜はシリコン酸化膜であることができ、前記拡散阻止膜はチタン膜であることができる。
【００１５】
前記第１電極１１は、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、またはＡｌ膜であることができる。
【００１６】
前記第１電極１１上に酸化物膜１３を形成する。前記酸化物膜１３は、ＳｉＯ２、Ａｌ２Ｏ３、または遷移金属酸化物膜であることができる。前記遷移金属酸化物膜は、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、またはランタノイド酸化物膜（ｌａｎｔｈａｎｏｉｄｓ  ｏｘｉｄｅ  ｌａｙｅｒ）であることができる。前記ランタノイドは、Ｌａ（Ｌａｎｔｈａｎｕｍ）、Ｃｅ（Ｃｅｒｉｕｍ）、Ｐｒ（Ｐｒａｓｅｏｄｙｍｉｕｍ）、Ｎｄ（Ｎｅｏｄｙｍｉｕｍ）、Ｓｍ（Ｓａｍａｒｉｕｍ）、Ｇｄ（Ｇａｄｏｌｉｎｉｕｍ）、またはＤｙ（Ｄｙｓｐｒｏｓｉｕｍ）であることができる。前記ランタノイド酸化物膜は、ガドリニウム（ｇａｄｏｌｉｎｉｕｍ）酸化物膜であることができる。前記ガドリニウム酸化物は、Ｇｄ２Ｏ３であることができる。前記酸化物膜１３は、２〜２０ｎｍの厚さを有することができる。
【００１７】
前記酸化物膜１３上に固体電解質膜１５を形成する。前記固体電解質膜１５の抵抗値は、前記酸化物膜１３の抵抗値の０．１倍以下であることができる。前記固体電解質膜１５は、イオン導電性を有する固体状態の膜を意味する。このような固体電解質膜１５は、非晶質膜（ａｍｏｒｐｈｏｕｓ  ｌａｙｅｒ）であることができる。具体的に、前記固体電解質膜１５は、ＭｏＯ３−ｘ、Ｗ２Ｏ３−ｘ、Ｔａ２Ｏ５−ｘ、Ａｌ２Ｏ３−ｘ、ＨｆＯ２−ｘ、ＺｒＯ２−ｘ、Ｃｏ２Ｏ３−ｘ、ＺｎＯ１−ｙ、Ｃｕ２Ｓ、Ａｇ２Ｓ、またはＧｅＳｅ膜であることができる。このような固体電解質膜１５の酸素原子比は、化学量論比を満たす値よりも小さい値であることができる。すなわち、前記固体電解質膜１５は、酸素空孔（ｏｘｙｇｅｎ  ｖａｃａｎｃｙ）がある非化学量論比的な膜であることができる。このために、前記ｘは０〜１．５であることができ、前記ｙは０〜０．５であることができる。前記固体電解質膜１５は、３０〜７０ｎｍの厚さを有することができる。
【００１８】
前記固体電解質膜１５は、それ自体内に金属イオンが含まれていたり、追加的に金属イオンがドーピングされた膜であることができる。前記固体電解質膜１５内にドーピングされた金属は、ＣｕまたはＡｇであることができる。前記金属がドーピングされた固体電解質膜１５は、一例として、ＭｏＯ３−ｘ：Ｃｕ、Ｗ２Ｏ３−ｘ：Ｃｕ、Ｔａ２Ｏ５−ｘ：Ｃｕ、Ａｌ２Ｏ３−ｘ：Ｃｕ、ＨｆＯ２−ｘ：Ｃｕ、ＺｒＯ２−ｘ：Ｃｕ、Ｃｏ２Ｏ３−ｘ：Ｃｕ、ＺｎＯ１−ｘ：Ｃｕ、ＭｏＯ３−ｘ：Ａｇ、Ｗ２Ｏ３−ｘ：Ａｇ、Ｔａ２Ｏ５−ｘ：Ａｇ、Ａｌ２Ｏ３−ｘ：Ａｇ、ＨｆＯ２−ｘ：Ａｇ、ＺｒＯ２−ｘ：Ａｇ、Ｃｏ２Ｏ３−ｘ：Ａｇ、ＺｎＯ１−ｙ：Ａｇ、Ｃｕ２Ｓ：Ｃｕ、Ａｇ２Ｓ：Ａｇ、またはＧｅＳｅ：Ａｇであることができる（ｘは０〜１．５、ｙは０〜０．５）。好ましくは、前記金属がドーピングされた固体電解質膜１５は、ＣｕがドーピングされたＭｏＯ３−ｘ膜、すなわちＭｏＯ３−ｘ：Ｃｕ膜であることができる（ｘは０〜１．５）。
【００１９】
前記酸化物膜１３と前記固体電解質膜１５は互いに関係なく、パルスレーザ蒸着法（ＰＬＤ、Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、蒸発法（Ｔｈｅｒｍａｌ  Ｅｖａｐｏｒａｔｉｏｎ）、電子ビーム蒸発法（Ｅｌｅｃｔｒｏｎ−ｂｅａｍ  Ｅｖａｐｏｒａｔｉｏｎ）などのような物理気相蒸着法（ＰＶＤ、Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、分子線エピタキシー蒸着法（ＭＢＥ、Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）、または化学気相蒸着法（ＣＶＤ、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成することができる。
【００２０】
前記固体電解質膜１５上に第２電極１７を形成する。前記第２電極１７は、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、またはＡｌ膜であることができる。
【００２１】
図２は、本発明の一実施形態に係る抵抗変化メモリ素子に対するフォーミングステップを説明するための断面図である。
図２を参照すれば、第１電極１１と第２電極１７のうちのいずれか１つに基準電圧Ｖｒを印加し、残りの１つにフォーミング電圧Ｖｆを印加する。その結果、前記電極間に挿入された酸化物膜１３と固体電解質膜１５のうち、抵抗が大きい前記酸化物膜１３に大部分の電界が印加される。その結果、前記酸化物膜１３内に電気的破壊（ｅｌｅｃｔｒｉｃａｌ  ｂｒｅａｋｄｏｗｎ）が発生し、局部的に導電度が高い領域、すなわち導電性経路である導電性チップ１３ａを形成することができる。前記導電性チップ１３ａは、その有効面積が１０ｎｍ２以下であることができる。
【００２２】
前記導電性チップ１３ａは、前記酸化物膜１３が電気的に破壊されながら生成された帯電領域（ｃｈａｒｇｅｄ  ｒｅｇｉｏｎ）、例えば欠陷（ｄｅｆｅｃｔ）、相分離領域（ｐｈａｓｅ  ｓｅｐａｒａｔｉｏｎ  ｒｅｇｉｏｎ）、または転移（ｄｉｓｌｏｃａｔｉｏｎ）であることができる。前記欠陷、前記相分離領域、または前記転移はダングリングボンド（ｄａｎｇｌｉｎｇ  ｂｏｎｄ）を備え、前記ダングリングボンドを介して導電性経路（ｃｏｎｄｕｃｔｉｏｎ  ｐａｔｈ）が形成されることができる。
【００２３】
図３ａまたは図３ｂは、本発明の一実施形態に係る抵抗変化メモリ素子の動作方法を説明するための断面図である。具体的に、図３ａは、素子を低抵抗状態にセットするステップを説明するための断面図であり、図３ｂは、素子を高抵抗状態にリセットするステップを説明するための断面図である。
【００２４】
図３ａを参照すれば、第１電極１１と第２電極１７の間にセット電界を印加する。具体的に、第１電極１１に印加される電圧を基準として第２電極１７にプラスの電圧を印加する。一例として、前記第１電極１１に基準電圧Ｖｒを印加し、前記第２電極１７にプラスのセット電圧Ｖｓを印加する。このとき、前記電極間の電界は導電性チップ１３ａに集中する。また、固体電解質膜１５内の金属イオンは、導電性チップから供給された電子により、下記反応式１にしたがって還元されながら前記導電性チップ１３ａに連結した金属フィラメントを形成する。
【００２５】
［反応式１］
2010016381.tif 000003
このとき、前記導電性チップ１３ａに集中した電界により、前記導電性フィラメント１５ａの位置および個数（量）が制御されることができる。これと共に、前記導電性チップ１３ａに集中した電界により、低い電界においても導電性フィラメントが容易に形成されることができる。
【００２６】
前記導電性フィラメント１５ａと前記導電性チップ１３ａは、前記電極１１、１７間の導電性経路を提供し、その結果、素子はセット状態、すなわち低抵抗状態（Ｌｏｗ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｔａｔｅ；ＬＲＳ）を有することができる。
【００２７】
図３ｂを参照すれば、第１電極１１と第２電極１７の間にリセット電界を印加する。第１電極１１に印加される電圧を基準として第２電極１７にマイナスの電圧を印加する。一例として、前記第１電極１１に基準電圧Ｖｒを印加し、前記第２電極１７にマイナスのリセット電圧Ｖｒｓを印加する。このとき、前記導電性フィラメント１５ａを構成する金属粒子は、下記反応式２にしたがって酸化する。
【００２８】
［反応式２］
2010016381.tif 000004
これにより、前記導電性フィラメント１５ａは除去され、前記電極１１、１７間の導電性経路が除去されることにより、素子はリセット状態、すなわち高抵抗状態（Ｈｉｇｈ  Ｒｅｓｉｓｔａｎｃｅ  Ｓｔａｔｅ；ＨＲＳ）を有することができる。
【００２９】
このように、フォーミング工程によって前記酸化物膜１３内に導電性チップ１３ａを形成し、セットステップにおいて前記導電性チップ１３ａに電界を集中させ、前記導電性フィラメント１５ａの位置および個数を制御することができる。これにより、セットステップ−リセットステップ、すなわち低抵抗状態−高抵抗状態間の反復的なスイッチング動作で同じ導電性フィラメント１５ａが形成または消滅することができるため、均一な抵抗スイッチング特性を確保することができる。
【００３０】
以下、本発明の理解を助けるために、好ましい実験例（ｅｘａｍｐｌｅｓ）を提示する。ただし、下記の実験例は、本発明の理解を助けるためのものに過ぎず、本発明が下記の実験例によって限定されるものではない。
【００３１】
＜実験例＞
＜製造例＞
シリコン基板上にシリコン酸化膜とチタン膜を形成した後、第１電極としてＰｔ膜を形成した。前記Ｐｔ膜上に酸化物膜としてＧｄ２Ｏ３膜を蒸着法を用いて１０ｎｍの厚さで形成した。前記Ｇｄ２Ｏ３膜上に金属イオンがドーピングされた固体電解質膜として、Ｃｕが１０ａｔ．％ドーピングされたＭｏＯｘ膜（Ｘ：１．５−２．５）、すなわちＣｕ：ＭｏＯｘ膜を蒸着法を用いて５０ｎｍの厚さで形成した。前記Ｃｕ：ＭｏＯｘ膜上に第２電極としてＰｔ膜を形成して抵抗変化メモリ素子を製造した。
【００３２】
＜比較例＞
シリコン基板上にシリコン酸化膜とチタン膜を形成した後、第１電極としてＰｔ膜を形成した。前記Ｐｔ膜上に単結晶酸化物膜であるＮｂがドーピングされたＳＴＯ（Ｎｂ：ＳＴＯ）膜を形成した。前記Ｎｂ：ＳＴＯ膜上に第２電極としてＰｔ膜を形成して抵抗変化メモリ素子を製造した。
【００３３】
図４は、製造例に係る抵抗変化メモリ素子を反復的にスイッチングするときのセット電圧およびリセット電圧の累積分布を示すグラフである。前記セット電圧は、素子を低抵抗状態に変化させるために必要な印加電圧であり、リセット電圧は、素子を高抵抗状態に変化させるために必要な印加電圧である。
【００３４】
図４を参照すれば、製造例に係る抵抗変化メモリ素子を反復的にスイッチングするとき、セット電圧は１．０６２Ｖの平均値と０．１１の標準偏差を示すものと現れ、リセット電圧は−０．５２６Ｖの平均値と０．１１の標準偏差を示すものと現れた。このように、反復的なスイッチングにもかかわらず、セット電圧とリセット電圧は均一な分布を有するものと現れ、セット電圧とリセット電圧の差は１．５９Ｖに至るものと現れた。
【００３５】
図５は、製造例に係る抵抗変化メモリ素子５０個で現れる抵抗の分布を示すグラフである。具体的に、製造例に係る抵抗変化メモリ素子５０個を低抵抗状態に変換させた後に０．１Ｖで抵抗を読み、その後、高抵抗状態に変化させた後に０．１Ｖで抵抗を読んだ。
【００３６】
図５を参照すれば、低抵抗状態の抵抗のログ値は３．３４の平均値と０．３１の標準偏差を示すものと現れ、高抵抗状態の抵抗のログ値は６．６５の平均値と０．４０の標準偏差を示すものと現れた。このように、多数の素子において、低抵抗状態の抵抗分布と高抵抗状態の抵抗分布は均一な分布を有するものと現れた。
【００３７】
図６は、製造例に係る抵抗変化メモリ素子に印加する電圧パルスの個数による電流変化を示すグラフである。具体的に、製造例の第２電極に−２Ｖ（リセット電圧）および２Ｖ（セット電圧）の電圧を交互に印加しながら、０．２Ｖで抵抗を読んだ。
【００３８】
図６を参照すれば、パルスの幅が１μｓと極めて短い場合にも、１０００倍程度の電流変化比、すなわち抵抗変化比を示すことが分かる。したがって、素子の動作周期が１μｓと極めて速い場合にも、十分なスイッチング特性を示すことができることが分かる。これは、スイッチング速度が向上したことを示す。これと共に、電圧パルスの個数が１００００個に至るまで増加しても、抵抗変化比が減少しないこともある。これは、素子の信頼度が向上したことを示すことができる。
【００３９】
図７は、製造例に係る抵抗変化メモリ素子に対する高温データ維持特性を示すグラフである。具体的に、製造例に係る抵抗変化メモリ素子を低抵抗状態（または高抵抗状態）で生成した直後、８５℃（または１２５℃）で１０秒、１００秒、１０００秒と１００００秒で放置した後の電流を測定して図に示した。
【００４０】
図７を参照すれば、低抵抗状態／８５℃条件、低抵抗状態／１２５℃条件、高抵抗状態／８５℃条件、および高抵抗状態／１２５℃条件すべてにおいて、１００００秒に至るまでデータを維持することができるものと現れた。これは、製造例に係る抵抗変化メモリ素子の高温データ維持特性が優れていることを示す。
【００４１】
図８は、製造例および比較例に係る抵抗変化メモリ素子の収率を示すグラフである。
図８を参照すれば、製造例に係る抵抗変化メモリ素子は、非晶質膜である固体電解質膜と多結晶質膜である酸化物膜を備えるにもかかわらず、抵抗変化層として単結晶膜であるＮｂがドーピングされたＳＴＯ膜（Ｎｂ：ＳＴＯ）を備える抵抗変化メモリ素子（比較例１）の収率とほぼ類似した値を示した。これは、製造例に係る抵抗変化メモリ素子内に導電性フィラメントが均一に形成されることに起因することができる。
【００４２】
以上、本発明について好ましい実施形態を用いて詳細に説明したが、本発明は前記実施形態に限定されるものではなく、本発明の技術的思想および範囲内で、当分野において通常の知識を有する者によって様々な変形および変更が可能である。
【図１】
2010016381.tif 000005
【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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