(57)【要約】【課題】電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることのできるメモリ装置を提供する。【解決手段】シリコン層と、シリコン層と接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、ゲート電極は、ブロック酸化膜上に形成されたゲート電極であって、シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、ゲート絶縁膜によって挟まれた部分、又はゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有する。【選択図】図９
2010093102.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することを特徴とするメモリ装置。
【請求項２】
シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することを特徴とするメモリ装置。
【請求項３】
シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することを特徴とするメモリ装置。
【請求項４】
シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、
前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、
前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することを特徴とするメモリ装置。
【請求項５】
請求項３又４記載のメモリ装置であって、
前記シリコン層が突起状に形成され、前記ゲート絶縁膜が突起状の前記シリコン層の側面に形成されていることを特徴とするメモリ装置。
【請求項６】
請求項３又は４記載のメモリ装置であって、
前記シリコン層が柱状に形成され、前記ゲート絶縁膜が柱状の前記シリコン層の側面に形成されていることを特徴とするメモリ装置。
【請求項７】
請求項１記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。
【請求項８】
請求項２記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。
【請求項９】
請求項３記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。
【請求項１０】
請求項４記載のメモリ装置であって、
前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、
サブバンド間のエネルギーギャップが、
熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、特にシリコン層と、このシリコン層に接して形成されたゲート絶縁膜であってトンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置に関する。
【背景技術】
【０００２】
従来から、メモリ装置として、シリコン層と、このシリコン層に接して形成され、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置が知られている（例えば、特許文献１参照。）。
【０００３】
図１は、このようなメモリ装置のメモリ素子の構成例を示すものである。図１（ａ）に示すメモリ素子は、シリコン層１１と、シリコン層１１に接して設けられ、ＳｉＯ2膜（酸化シリコン膜）等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜等からなる電荷トラップ膜１３、ＳｉＯ2膜等からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されたポリシリコンからなるゲート電極１６とを具備した所謂ＳＯＮＯＳ型のメモリ素子である。
【０００４】
また、図１（ｂ）に示すメモリ素子は、シリコン層１１と、シリコン層１１に接して設けられ、ＳｉＯ2膜等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜等からなる電荷トラップ膜１３、Ａｌ2Ｏ3膜等からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されたポリシリコンからなるゲート電極１６とを具備した所謂ＳＡＮＯＳ型のメモリ素子である。
【０００５】
また、図１（ｃ）に示すメモリ素子は、シリコン層１１と、シリコン層１１に接して設けられ、ＳｉＯ2膜等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜等からなる電荷トラップ膜１３、Ａｌ2Ｏ3膜等からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されたＴａＮからなるゲート電極１６とを具備した所謂ＴＡＮＯＳ型のメモリ素子である。
【０００６】
上記のメモリ素子のうち、ＳＯＮＯＳ型のメモリ素子のバンド構造を図２に示す。ＳＯＮＯＳ型のメモリ素子において、データの書き込みは、ゲート電極に正の電圧を印加し、電極トラップ膜中にＳｉ基板側から電子を注入することにより行う。また、データの消去は、ゲート電極に負の電圧を印加して電極トラップ膜に蓄積された電子をＳｉ基板側に引き抜くことにより行う。
【特許文献１】再公表特許ＷＯ２００２／０６７３２０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のメモリ装置のうち、例えばＳＯＮＯＳ型のメモリ素子を具備したメモリ装置では、データの書き込み速度が遅いという問題があった。このような問題は、トンネル酸化膜の厚さを薄くすることによって、ある程度改善することができると考えられる。
【０００８】
しかしながら、ＳＯＮＯＳ型のメモリ素子の場合、データの保持時間が短く、例えば、数千秒〜数カ月程度の短期間でデータが失われてしまう可能性があるという問題がある。この問題は、図２に示すように、電子が、熱励起やトンネル効果により、電荷トラップ層からトンネル酸化膜を介してシリコン基板側に漏れることが原因であると考えられる。したがって、トンネル酸化膜の厚さを薄くすると、さらにデータの保持時間が短くなることが想定され、トンネル酸化膜の厚さを薄くすることも困難であった。
【０００９】
本発明は、上記従来の事情に対処してなされたもので、電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることのできるメモリ装置を提供しようとするものである。
【課題を解決するための手段】
【００１０】
請求項１の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することを特徴とする。
【００１１】
請求項２の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することを特徴とする。
【００１２】
請求項３の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することを特徴とする。
【００１３】
請求項４の発明は、シリコン層と、前記シリコン層と接して設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、前記ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、前記ゲート電極は、前記ブロック酸化膜上に形成されたゲート電極であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することを特徴とする。
【００１４】
請求項５の発明は、請求項３又４記載のメモリ装置であって、前記シリコン層が突起状に形成され、前記ゲート絶縁膜が突起状の前記シリコン層の側面に形成されていることを特徴とする。
【００１５】
請求項６の発明は、請求項３又は４記載のメモリ装置であって、前記シリコン層が柱状に形成され、前記ゲート絶縁膜が柱状の前記シリコン層の側面に形成されていることを特徴とする。
【００１６】
請求項７の発明は、請求項１記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。
【００１７】
請求項８の発明は、請求項２記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。
【００１８】
請求項９の発明は、請求項３記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって３面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。
【００１９】
請求項１０の発明は、請求項４記載のメモリ装置であって、前記シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、前記ゲート絶縁膜によって４面を囲まれた部分を有することにより、前記シリコン層の伝導帯に、量子効果によるサブバンドであって、サブバンド間のエネルギーギャップが、熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとの合算値に基づく所定の値以上のものを含むサブバンドが形成されていることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることのできるメモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明のメモリ装置の詳細を、図面を参照して実施形態について説明する。
【００２２】
本実施形態のメモリ装置は、その基本構造として、図１（ａ）に模式的に示したように、シリコン層１１と、このシリコン層１１に接して設けられ、ＳｉＯ2膜（酸化シリコン膜）又はＡｌ2Ｏ3膜等からなるトンネル酸化膜１２、Ｓｉ3Ｎ4膜又はＨｆＯ2膜等からなる電荷トラップ膜１３、ＳｉＯ2膜からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５と、ブロック酸化膜１４の上に形成されポリシリコン等からなるゲート電極１６とを具備したＳＯＮＯＳ型のメモリ素子等に対して適用することができる。
【００２３】
図３は、本発明をプレーナーＳＯＩトランジスタ型のメモリ装置に適用した実施形態のバンド構造を示すものである。同図に示すように、この実施形態では、トンネル酸化膜に接するシリコン層は、その厚さが２ｎｍ以上１４ｎｍ以下（さらに好ましくは４ｎｍ以上１２ｎｍ以下）の厚さの極薄膜Ｓｉボディとされており、この極薄膜Ｓｉボディは、ＳＯＩ基板の埋め込み酸化膜層の上に形成されている。すなわち、極薄膜Ｓｉボディは、トンネル酸化膜と、トンネル酸化膜以外の他の絶縁膜であるＳＯＩ基板の埋め込み酸化膜層とによって挟まれた状態となっている。
【００２４】
図４は、本発明をマルチゲートトランジスタ型のメモリ装置に適用した実施形態のバンド構造を示すものである。同図に示すように、この実施形態では、トンネル酸化膜に接するシリコン層は、その厚さが２ｎｍ以上１４ｎｍ以下（さらに好ましくは４ｎｍ以上１２ｎｍ以下）の厚さの極薄膜Ｓｉボディとされており、この極薄膜Ｓｉボディは、マルチゲートトランジスタを構成するトンネル酸化膜とトンネル酸化膜とによって挟まれた状態となっている。
【００２５】
上記のように、極薄膜Ｓｉボディが、トンネル酸化膜とＳＯＩ基板の埋め込み酸化膜層とによって挟まれた状態とされた場合、又は、極薄膜Ｓｉボディが、トンネル酸化膜とトンネル酸化膜とによって挟まれた状態とされた場合、極薄膜Ｓｉボディの伝導帯には、量子力学的効果により、分裂した離散的エネルギー準位（サブバンド）が形成される。図５は、上記の極薄膜Ｓｉボディの厚さと形成されるサブバンドのエネルギーの例を示したもので、極薄膜Ｓｉボディの厚さが薄くなるほど、形成されるサブバンドは、離散的になる。なお、図５においてサブバンドを算出したモデルは、トンネル酸化膜（（ＳｉＯ2）厚さ３．５ｎｍ）／極薄膜Ｓｉボディ／埋め込み酸化膜層（ＳｉＯ2）であり、エネルギーは極薄膜Ｓｉボディの伝導帯を基準としている。
【００２６】
ここで、電荷トラップ膜から、電子がトンネル効果により、極薄膜Ｓｉボディ側に漏れる場合、電荷トラップ膜中における電子のエネルギー、スピン等の始状態と、トンネル後の極薄膜Ｓｉボディ中における電子のエネルギー、スピン等の終状態が同一である必要がある。すなわち、電子の始状態とトンネル後の終状態が同一となり得なければ、トンネル効果による電子の漏れは生じない。このため、極薄膜Ｓｉボディ側に離散的なサブバンドが形成されている場合、このサブバンドのエネルギーと同一の電子しかトンネル効果により極薄膜Ｓｉボディ側に遷移することができず、電子のトンネル効果による漏れを大幅に低減することができる。
【００２７】
上記した極薄膜Ｓｉボディの厚さとは、図６（ａ）に示すように、メモリ素子の構造が、極薄膜Ｓｉボディが突起状（フィン状）に形成されその両側面の２面が絶縁膜で囲まれた構造の場合は、絶縁膜で挟まれたフィン状の極薄膜Ｓｉボディの厚さ（ｔ）となる。また、図６（ｂ）に示すように、極薄膜Ｓｉボディの上下の２面が積層状態とされた上下の絶縁膜で囲まれた構造の場合は、上下の絶縁膜で挟まれた極薄膜Ｓｉボディの厚さ（ｔ）となる。このような場合、極薄膜Ｓｉボディの膜厚方向の一次元で量子化される。極薄膜Ｓｉボディを用いたＳＯＩ基板上に形成されたメモリ構造やＳｉバルク基板上に形成された極薄Ｓｉフィンをボディとするダブルゲート型トランジスタ等がこれに相当する。
【００２８】
また、図７に示すように、フィン状に形成された極薄膜Ｓｉボディの３面が絶縁膜で囲まれた構造の場合は、上記した極薄膜Ｓｉボディの厚さとは、絶縁膜で挟まれた極薄膜Ｓｉボディの厚さうちの狭い側の厚さ（ｔ）（図７ではフィン状に形成された極薄膜Ｓｉボディの厚さ）となる。この場合、極薄のフィンの厚さ方向の一次元、若しくは、フィンの高さが必要条件を満たせば、極薄のフィン断面の二次元で量子化される。Ｓｉバルク基板上に形成されたトライゲート型トランジスタ等がこれに相当する。
【００２９】
また、図８（ａ）の縦断面図、及び図８（ｂ）の横断面図に示すように、極薄膜Ｓｉボディの４面が絶縁膜で囲まれた構造の場合は、上記した極薄膜Ｓｉボディの厚さとは、絶縁膜で挟まれた極薄膜Ｓｉボディの厚さうちの最も狭い側の厚さ（ｔ）となる。図８に示す例では、図８（ｂ）に示すように、柱状の極薄膜Ｓｉボディの横断面の二次元で量子化される。サラウンドゲート型トランジスタや、ＳＯＩ基板上に形成されたダブルゲート型トランジスタ、トライゲート型トランジスタ等がこれに相当する。
【００３０】
図９〜１１は、上記の図６〜８に示したメモリ素子の構造のより具体的構造を示したものである。図９（ａ）及び図１０はフィン型、図９（ｂ）はプレーナー型、図１１（ａ）、（ｂ）はサラウンド型の場合を示している。図９（ａ）の場合、フィン型の極薄膜Ｓｉボディ１１の両側面にゲート絶縁膜１５が形成され、フィン型の極薄膜Ｓｉボディ１１の頂部には絶縁膜２０が形成され、ゲート絶縁膜１５及び絶縁膜２０の上にゲート電極１６が形成されている。図９（ａ）の場合、ＳＯＩ基板の埋め込み絶縁膜１８上に堆積されるように極薄膜Ｓｉボディ１１が形成され、その上にゲート絶縁膜１５が形成され、ゲート絶縁膜１５の上にゲート電極１６が形成されている。図１０の場合、フィン型の極薄膜Ｓｉボディ１１の両側面及び頂部にゲート絶縁膜１５が形成され、ゲート絶縁膜１５の上にゲート電極１６が形成されている。図１１（ａ）、（ｂ）の場合、ＳＯＩ基板の埋め込み絶縁膜１８上に柱状に形成された極薄膜Ｓｉボディ１１の側面及び頂部を覆うようにゲート絶縁膜１５が形成され、このゲート絶縁膜１５の上にゲート電極１６が形成されている。なお、図１１（ｂ）は、図１１（ａ）の一部を切り欠いて示す斜視図である。また、図９〜１１において、１７は素子分離層を示している。
【００３１】
図１２は、メモリ装置におけるノイズ成分について解析した結果を示すものである。同図に示すように、メモリ装置においては、ビットライン間の輻射によるノイズ（例えば１０ｍｅＶ程度）、絶縁膜／基板界面準位起因のノイズ（例えば６０〜７０ｍｅＶ程度）、センスアンプのＶｔｈミスマッチ起因のノイズ（例えば０〜５０ｍｅＶ程度）がある。また、これらの他に、熱による電子エネルギーばらつきによるノイズ（例えば２５ｍｅＶ程度）がある。これらの合算値を算出すると、図１２に示した例では、最大で１５５ｍｅＶ程度のノイズ成分がある。したがって、前述したサブバンドのエネルギー準位差（エネルギーギャップ）としては、上記した熱による電子エネルギーばらつきによるノイズと、ビットライン間の輻射によるノイズと、絶縁膜／基板界面準位起因のノイズと、センスアンプノイズとを考慮し、これらの合算値に基づく所定の値以上のものを含むサブバンドが形成されていること、すなわち、例えば、１４０ｍｅＶ程度以上のサブバンドが形成されていることが好ましく、１５５ｍｅＶ以上のサブバンドが形成されていることがさらに好ましい。
【００３２】
一方、図１３は、極薄膜Ｓｉボディの厚さと、サブバンドのエネルギー及びサブバンド間のエネルギーギャップを算出した結果を示している。図１３に示すように、極薄膜Ｓｉボディの厚さが１６ｎｍになると、サブバンド間のエネルギーギャップが１４０ｍｅＶ未満となる。また、極薄膜Ｓｉボディの厚さが１４ｎｍの場合、サブバンド間のエネルギーギャップが最大１５８ｍｅＶとなり、１４０ｍｅＶ以上となる部分がＥ３６−Ｅ４１の間となる。したがって、極薄膜Ｓｉボディの厚さは、１４ｎｍ以下とすることが好ましい。
【００３３】
一方、極薄膜Ｓｉボディの厚さの下限について検討すると、この下限は、トランジスタのオン抵抗で決定される。図１４は、横軸をシリコン層の厚さ、縦軸を正規化された電子の移動度として、シリコン層の厚さと、電子の移動度の関係を示したものである。同図に示されるとおり、シリコン層の厚さが２ｎｍより薄くなると電子の移動度は、急激に低下する。したがって、極薄膜Ｓｉボディの厚さは、２ｎｍ以上とすることが好ましい。
【００３４】
以上のとおり、極薄膜Ｓｉボディの厚さは２ｎｍ以上１４ｎｍ以下とすることが好ましい。また、誤差等を考慮すれば、極薄膜Ｓｉボディの厚さは４ｎｍ以上１２ｎｍ以下とすることがさらに好ましい。
【００３５】
次に、本発明に係るメモリ素子の構造が成立する必要条件について示す。図１５にＳｉ基板側に形成されるサブバンドのエネルギー範囲に電荷トラップ膜に蓄積されている電子エネルギーがアライメントするための必要条件を示す。必要条件は蓄積された電子のエネルギーがＳｉ基板側のポテンシャルの井戸の上端よりも低エネルギー側に位置することである。これは、
χTRAP＝電荷トラップ膜の電子親和力
χTNL＝トンネル酸化膜の電子親和力
χSi＝シリコンの電子親和力
ＶHOLD＝データ保持中のトンネル酸化膜バイアス
Φt＝電荷トラップ膜中のトラップサイトのエネルギー深さ
として、以下の必要条件（１）、（２）式で示される。
伝導帯に蓄積した電子に対して
χTRAP−ＶHOLD＞χTNL    （１）
トラップサイトに蓄積した電子に対して
χTRAP＋Φt−ＶHOLD＞χTNL    （２）
【００３６】
フラッシュメモリーとしての構造を形成する場合、図１５に示した必要条件に加えてＳｉボディを囲む絶縁膜は一定の条件を満たす必要がある。データの書き込みを電子のＦＮトンネルによって行うＮＡＮＤ型フラッシュメモリーの設計例を以下に示す。必要条件は、図１５に示したバンドアライメント条件に加えて、（１）ＦＮトンネルによる書き込みが可能である。（２）電荷トラップ膜中のトラップサイト又は伝導帯サブバンドの基底状態近傍の励起され難い準位の状態数のみで十分なＶｔｈシフトが得られることである。
【００３７】
（２）の条件は、ブロック酸化膜容量の上限を制限する。電荷トラップ膜中のサブバンド構造は、書き込み時、データ保持中の絶縁膜バイアスの変動により変化するが隣接するブロック酸化膜、トンネル酸化膜との電子親和力差が１ｅＶ、電荷トラップ膜厚７ｎｍの場合で１×１０13／ｃｍ2程度の状態密度を伝導帯の基底準位近傍に確保することができる。図１６に以上の条件から決定される絶縁膜構造設計のウィンドウの概念を示す。図１６では、最適条件を決定する参考として典型的なＮＡＮＤ型ＳＯＮＯＳメモリのゲート容量を併せて記した。
【００３８】
上記の条件は、以下の式によって示される。
データ保持中のトンネル酸化膜バイアスと注入電荷量Ｑinjの関係、但しＣTNLはトンネル酸化膜の容量。
ＶHOLD＝Ｑinj／ＣTNL    （３）
注入電荷量とフラッとバンド電圧の変化量ΔＶFBとの関係、但しＣBLKはブロック酸化膜の容量。
ΔＶFB＝Ｑinj／ＣBLK    （４）
電荷トラップ層サブバンド中に収容可能な電子密度で必要なΔＶFBを得るための条件、但しＮmaxはサブバンドの状態数（リークしない下位の準位のみ）。
ＣBLK＜ｑＮmax／ΔＶFB    （５）
【００３９】
（１），（３），（４）より、伝導帯に電子蓄積される場合に満たすべき条件として、ブロック酸化膜厚ｔBLKは、以下の式で示される。なお、以下の各式において、εは比誘電率、ｔは物理膜厚を示し、添え字BLK、TNL、TRAP、OXは、ブロック酸化膜、トンネル酸化膜、電荷トラップ膜、ＳｉＯ2酸化膜を示している。
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP−χTNL）］    （６）
【００４０】
（２），（３），（４）より、トラップサイトに電子蓄積される場合に満たすべき条件として、ブロック酸化膜厚ｔBLKは、
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP＋Φt−χTNL）］    （７）
【００４１】
ＦＮトンネルによる書き込み可能となるブロック酸化膜膜厚ｔBLKは、
ｔBLK＜（εBLK／εOX）[｛（ＶPGM−ＶFB）／(χSi−χTNL)｝−（εOX／εTNL）］ｔTNL−（εBLK／εTRAP）ｔTRAP    （８）
但し、ＶPGMは書き込み電圧（プログラム電圧）を示している。
【００４２】
ゲート容量は典型的ＮＡＮＤ型ＳＯＮＯＳメモリと同等以上を確保する（参考条件）。
（εOX／εTNL）ｔTNL＋（εOX／εBLK）ｔBLK＋（εOX／εTRAP）ｔTRAP
＞２×１０-7（Ｆ／ｃｍ2）    （９）
【００４３】
設計のウィンドウは、ＳＯＮＯＳ型メモリを構成する３層の絶縁膜の組み合わせにより異なる。ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯ2を利用したＳＯＮＯＳ構造の設計のウィンドウを図１７に示す。なお、図１７（ａ）は、Ｓｉ3Ｎ4伝導帯に電子蓄積する場合を示し、図１７（ｂ）は、トラップサイト（Φt＝０．７ｅＶ）に電子蓄積する場合を示している。また、ΔＶFB＝５Ｖにて設計している。
【００４４】
また、ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＳｉＯ2、Ｓｉ、ＳｉＯ2を利用したＳＯＳＯＳ構造の設計のウィンドウを図１８に示す。なお、図１８は、Ｓｉ伝導帯に電子蓄積する場合を示している。また、ΔＶFB＝５Ｖにて設計している。
【００４５】
また、ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＡｌ2Ｏ3、Ｓｉ3Ｎ4、ＳｉＯ2を利用したＳＡＮＯＳ構造の設計のウィンドウを図１９に示す。なお、図１９（ａ）は、Ｓｉ3Ｎ4伝導帯に電子蓄積する場合を示し、図１９（ｂ）は、トラップサイト（Φt＝０．７ｅＶ）に電子蓄積する場合を示している。また、ΔＶFB＝５Ｖにて設計している。
【００４６】
また、ブロック酸化膜、電荷トラップ膜、トンネル酸化膜にそれぞれＳｉＯ2、ＨｆＯ2、ＳｉＯ2を利用したＳＯＨＯＳ構造の設計のウィンドウを図２０に示す。なお、図２０（ａ）は、ＨｆＯ2の比誘電率が２０の場合を示し、図２０（ｂ）は、ＨｆＯ2の比誘電率が２６の場合を示している。また、ΔＶFB＝５Ｖにて設計している。
【００４７】
なお、図１７〜２０において、各絶縁膜の電子親和力は、χＳｉＯ2＝０．５２ｅＶ、χＳｉ3Ｎ4＝１．６２ｅＶ、χＡｌ2Ｏ3＝１．２２ｅＶ、χＨｆＯ2＝２．５２ｅＶとした。また、各絶縁膜の比誘電率は、εＳｉＯ2＝３．９、εＳｉ3Ｎ4＝５．１、εＡｌ2Ｏ3＝９．４、εＨｆＯ2＝２０又は２６とした。また、書き込み電圧ＶPGM＝＋１８Ｖである。
【００４８】
図２１に一般化した絶縁膜構造の必要条件を示す。条件１は、トラップサイトにのみ電子蓄積される場合であり、
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP＋Φt−χTNL）］    （１０）
かつ
ｔBLK＜（εBLK／εOX）[｛（ＶPGM−ＶFB）／(χSi−χTNL)｝−（εOX／εTNL）］ｔTNL−（εBLK／εTRAP）ｔTRAP      （１１）
となる。
【００４９】
また、条件２は、トラップサイトと伝導帯への電子蓄積を併用する場合であり、
ｔBLK＞（εBLKΔＶFBｔTNL）／［εTNL（χTRAP−χTNL）］    （１２）
かつ
ｔBLK＜（εBLK／εOX）[｛（ＶPGM−ＶFB）／(χSi−χTNL)｝−（εOX／εTNL）］ｔTNL−（εBLK／εTRAP）ｔTRAP      （１３）
となる。
【００５０】
図２１において、斜線を付した領域の左側の実線が上記（１１）式又は（１３）式の条件であり、右側の実線が上記（１０）式又は（１２）式の条件である。以上のように、本実施形態における極薄Ｓｉボディを利用することにより、従来は３ｎｍ程度が下限であったトンネル酸化膜の膜厚を１ｎｍまで薄膜化可能となる。トンネル酸化膜の膜厚の下限は、ＦＮトンネルによる書き込みが可能となる条件で決定される。ただし、電荷トラップ膜に基板と同じＳｉ材料を用いたＳＯＳＯＳ構造の場合には、両者の電子親和力が等しいことから、直接トンネルによる書き込み動作も可能である。この場合、図２１でトンネル酸化膜の下限に対する制約条件はないため、Ｓｉボディのポテンシャル井戸構造が保持される限りトンネル酸化膜の膜厚を薄膜化することができる。
【００５１】
以上説明したように、本実施形態では、従来に比べて電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の適用対象であるメモリ装置の要部構成を模式的に示す図。
【図２】図１のメモリ装置のバンド構造を説明するため図。
【図３】本発明をプレーナーＳＯＩトランジスタ型のメモリ装置に適用した実施形態のバンド構造を説明するため図。
【図４】本発明をマルチゲートトランジスタ型のメモリ装置に適用した実施形態のバンド構造を説明するため図。
【図５】極薄Ｓｉボディの厚さとサブバンド構造の関係を説明するため図。
【図６】本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。
【図７】本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。
【図８】本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。
【図９】本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。
【図１０】本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。
【図１１】本発明の実施形態に係るメモリ装置の要部構成を模式的に示す図。
【図１２】メモリ装置におけるノイズ成分について解析した結果を説明するための図。
【図１３】極薄膜Ｓｉボディの厚さと、サブバンドのエネルギー及びサブバンド間のエネルギーギャップを算出した結果を示す図。
【図１４】シリコン層の厚さと、電子の移動度の関係を示したグラフ。
【図１５】サブバンドのエネルギー範囲に電荷トラップ膜に蓄積されている電子エネルギーがアライメントするための必要条件を説明するための図。
【図１６】絶縁膜構造設計のウィンドウの概念を示す図。
【図１７】ＳＯＮＯＳ構造の設計のウィンドウの例を示す図。
【図１８】ＳＯＳＯＳ構造の設計のウィンドウの例を示す図。
【図１９】ＳＡＮＯＳ構造の設計のウィンドウの例を示す図。
【図２０】ＳＯＨＯＳ構造の設計のウィンドウの例を示す図。
【図２１】一般化した絶縁膜構造の必要条件を示す図。
【符号の説明】
【００５３】
１１……シリコン層、１２……トンネル酸化膜、１３……電荷トラップ膜、１４……ブロック酸化膜、１５……ゲート絶縁膜、１６……ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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