(57)【要約】【課題】低損失化を図ることができるとともに、小形化を図ることができる移相回路を得る。【解決手段】第１の入出力端子１ａと、第２の入出力端子１ｂと、第１の入出力端子１ａと第２の入出力端子１ｂの間に接続された第１のスイッチング素子２ａと、第１の入出力端子１ａに一端が接続された第１のキャパシタ３ａと、第２の入出力端子１ｂに一端が接続された第２のキャパシタ３ｂと、第１及び第２のキャパシタ３ａ、３ｂの他端とグランド４の間に接続された第２のスイッチング素子２ｂとを設けた。【選択図】図１
2010016551.tif 000002
【特許請求の範囲】
【請求項１】
第１の入出力端子と、
第２の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子の間に接続された第１のスイッチング素子と、
前記第１の入出力端子に一端が接続された第１のキャパシタと、
前記第２の入出力端子に一端が接続された第２のキャパシタと、
前記第１及び第２のキャパシタの他端とグランドの間に接続された第２のスイッチング素子と
を備えたことを特徴とする移相回路。
【請求項２】
前記第１のスイッチング素子と前記第２のスイッチング素子のうち少なくとも１つに、並列接続された少なくとも１つ以上の並列キャパシタをさらに備えた
ことを特徴とする請求項１記載の移相回路。
【請求項３】
前記第１のスイッチング素子と前記第２のスイッチング素子のうち少なくとも１つに、並列接続された少なくとも１つ以上の並列抵抗をさらに備えた
ことを特徴とする請求項１又は２記載の移相回路。
【請求項４】
前記並列キャパシタに直列接続された少なくとも１つ以上の直列抵抗をさらに備えた
ことを特徴とする請求項２又は３記載の移相回路。
【請求項５】
前記第１及び第２のスイッチング素子は、電界効果トランジスタである
ことを特徴とする請求項１から請求項４までのいずれかに記載の移相回路。
【請求項６】
請求項１から請求項５までのいずれかに記載の移相回路を少なくとも１つ以上備えた
ことを特徴とする多ビット移相回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小形かつ低損失な特性を有する移相回路に関するものである。
【背景技術】
【０００２】
従来の移相回路においては、図１１に示すように、２つの単極双投スイッチ（ＳＰＤＴ−ＳＷ）によって、信号経路を高域通過フィルタ回路（ＨＰＦ）又は低域通過フィルタ回路（ＬＰＦ）に切り換える（例えば、非特許文献１参照）。本回路は、これらの通過位相の違いによって所要の移相量を得るものである。
【０００３】
【非特許文献１】中原和彦他４名著「ばらつきを考慮し特性変化を抑制したＨＰＦ/ＬＰＦ切替え形移相器」、２０００年電子情報通信学会エレクトロニクスソサイエティ大会、Ｃ−２−１９、第４６頁
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような従来の移相回路では、２つのスイッチによる挿入損失の増大に加え、２つのスイッチと２つのフィルタ回路が必要であることにより回路サイズが増大するという問題点があった。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、その目的は、低損失化を図ることができるとともに、小形化を図ることができる移相回路を得るものである。
【課題を解決するための手段】
【０００６】
この発明に係る移相回路は、第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子の間に接続された第１のスイッチング素子と、前記第１の入出力端子に一端が接続された第１のキャパシタと、前記第２の入出力端子に一端が接続された第２のキャパシタと、前記第１及び第２のキャパシタの他端とグランドの間に接続された第２のスイッチング素子とを設けたものである。
【発明の効果】
【０００７】
この発明に係る移相回路は、低損失化を図ることができるとともに、小形化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
この発明の実施の形態１に係る移相回路について図１から図３までを参照しながら説明する。図１は、この発明の実施の形態１に係る移相回路の構成を示す回路図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
【０００９】
図１において、この発明の実施の形態１に係る移相回路は、第１の入出力端子１ａと、第２の入出力端子１ｂと、第１のスイッチング素子２ａと、第２のスイッチング素子２ｂと、第１のキャパシタ３ａと、第２のキャパシタ３ｂとが設けられている。また、グランド４が描かれている。
【００１０】
なお、この発明の実施の形態１では、スイッチング素子として、電界効果トランジスタを用いた例を示している。なお、第１の入出力端子１ａや、第２の入出力端子１ｂには第１のスイッチング素子２ａである電界効果トランジスタのソース、ドレインのいずれが接続されてもよい。第２のスイッチング素子２ｂについても同様である。
【００１１】
つぎに、この実施の形態１に係る移相回路の動作について図面を参照しながら説明する。
【００１２】
スイッチング素子は、スイッチが閉じた状態においては高周波において等価的に抵抗とみなすことができ、スイッチが開いた状態においては等価的にキャパシタとみなすことができる。
【００１３】
図２は、この発明の実施の形態１に係る移相回路の第１の状態を示す回路図である。この回路図は、スイッチング素子が全て閉じた状態を示している。図２において、２０ａは第１のスイッチング素子２ａが等価的に持つ抵抗であり、２０ｂは第２のスイッチング素子２ｂが等価的に持つ抵抗である。ここで、抵抗２０ａ、２０ｂの値が十分に小さい場合、入出力端子間にキャパシタがシャント接続された回路と見なすことができるため、本回路はＬＰＦとして動作する。
【００１４】
図３は、この発明の実施の形態１に係る移相回路の第２の状態を示す回路図である。この回路図は、スイッチング素子が全て開いた状態を示している。図３において、３０ａは第１のスイッチング素子２ａが等価的に持つキャパシタであり、３０ｂは第２のスイッチング素子２ｂが等価的に持つキャパシタである。この時、入出力端子間にキャパシタがシリーズ接続された回路と見なすことができるため、本回路はＨＰＦとして動作する。
【００１５】
以上のように、本発明の実施の形態１に係る移相回路は、スイッチング素子の開閉により、ＬＰＦ又はＨＰＦの動作を示すため、これらの通過位相の違いにより、所要の移相量を得ることができる。
【００１６】
上記の通り、本発明の実施の形態１によれば、従来回路で必要であった２つの単極双投スイッチが不要になるので低損失化が可能であり、さらにスイッチとフィルタ回路を個別に配置する必要がないので小形化が可能になる。
【００１７】
実施の形態２．
この発明の実施の形態２に係る移相回路について図４及び図５を参照しながら説明する。図４は、この発明の実施の形態２に係る移相回路の構成を示す回路図である。
【００１８】
図４において、この発明の実施の形態２に係る移相回路は、図１の移相回路の構成に加えて、第１のスイッチング素子２ａに接続された並列キャパシタ３ｃが設けられている。なお、並列キャパシタ３ｃが複数、並列接続してもよい。
【００１９】
この場合、スイッチング素子が全て開いた第２の状態における入出力端子間にシリーズ接続されるキャパシタは、図３に示す、第１のスイッチング素子２ａが等価的に持つキャパシタ３０ａと、並列キャパシタ３ｃとの合成容量になる。
【００２０】
以上のように、本発明の実施の形態２に係る移相回路は、第２の状態における第１のスイッチング素子２ａが等価的に持つ容量を小さくすることができるので、この第１のスイッチング素子２ａの物理寸法を小さくすることができ、結果的に回路の小形化が可能になる。
【００２１】
図５に示すように、さらに第２のスイッチング素子２ｂに並列キャパシタ３ｄを接続した場合でも、上記と同等の効果が得られる。なお、並列キャパシタ３ｄが複数、並列接続してもよい。
【００２２】
実施の形態３．
この発明の実施の形態３に係る移相回路について図６及び図７を参照しながら説明する。図６は、この発明の実施の形態３に係る移相回路の構成を示す回路図である。
【００２３】
図６において、この発明の実施の形態３に係る移相回路は、図４の移相回路の構成に加えて、第１のスイッチング素子２ａに接続された並列抵抗５ａが設けられている。なお、並列抵抗５ａが複数、並列接続してもよい。
【００２４】
この場合、スイッチング素子が全て開いた第２の状態における入出力端子間にシリーズ接続されたキャパシタは、並列抵抗５ａによる損失を持つことになる。
【００２５】
以上のように、本発明の実施の形態３に係る移相回路は、並列抵抗５ａによって第２の状態における回路の損失を任意に決めることができるので、これを第１の状態における回路の損失と等しくすることで、第１の状態、第２の状態の両状態間の損失差を低減することが可能になる。
【００２６】
図７に示すように、さらに第２のスイッチング素子２ｂに並列抵抗５ｂを接続した場合でも、上記と同等の効果が得られる。なお、並列抵抗５ｂが複数、並列接続してもよい。また、並列抵抗５ｂに並列キャパシタ３ｄを並列接続してもよい。
【００２７】
実施の形態４．
この発明の実施の形態４に係る移相回路について図８を参照しながら説明する。図８は、この発明の実施の形態４に係る移相回路の構成を示す回路図である。
【００２８】
図８において、この発明の実施の形態４に係る移相回路は、図４の移相回路の構成に加えて、並列キャパシタ３ｃに接続された直列抵抗６ａが設けられている。なお、直列抵抗６ａが複数、直列接続してもよい。
【００２９】
この場合、スイッチング素子が全て開いた第２の状態における入出力端子間にシリーズ接続されたキャパシタは、直列抵抗６ａによる損失を持つことになる。
【００３０】
以上のように、本発明の実施の形態４に係る移相回路は、直列抵抗６ａによって第２の状態における回路の損失を任意に決めることができるので、これを第１の状態における回路の損失と等しくすることで、第１の状態、第２の状態の両状態間の損失差を低減することが可能になる。なお、第２のスイッチング素子２ｂに並列接続された並列キャパシタ３ｄに接続された直列抵抗（単独、複数）も同様である。
【００３１】
実施の形態５．
この発明の実施の形態５に係る移相回路について図９を参照しながら説明する。図９は、この発明の実施の形態５に係る移相回路の構成を示す回路図である。
【００３２】
図９において、この発明の実施の形態５に係る移相回路は、第１の入出力端子１ａと第２の入出力端子１ｂ間に、単ビット移相回路７ａと、単ビット移相回路７ｂとが設けられている。
【００３３】
ここでは、本発明の実施の形態１に係る移相回路を、単ビット移相回路７ａ、７ｂとして用いた例を示している。
【００３４】
実施の形態６．
この発明の実施の形態６に係る移相回路について図１０を参照しながら説明する。図１０は、この発明の実施の形態６に係る移相回路の構成を示す回路図である。
【００３５】
図１０において、この発明の実施の形態６に係る移相回路は、第１の入出力端子１ａと第２の入出力端子１ｂ間に、単ビット移相回路９ａと、単ビット移相回路９ｂと、単ビット移相回路９ｃと、単ビット移相回路９ｄと、単ビット移相回路９ｅとが設けられている。すなわち、多ビット移相回路である。
【００３６】
この例は、それぞれを、１８０度ビット移相回路、４５度ビット移相回路、２２．５度ビット移相回路、９０度移相回路、及び１１．２５度移相回路とした場合の５ビット移相回路である。単ビット移相回路９ｃ及び９ｅに、本発明の実施の形態１に係る移相回路を用いた場合を示している。
【００３７】
本発明の実施の形態１から実施の形態６までは、スイッチング素子として、電界効果トランジスタを用いた場合について説明したが、バイポーラトランジスタ、ＰＩＮダイオード、バラクタダイオード、ＭＥＭＳスイッチを用いた場合でも同等の効果が得られる。
【図面の簡単な説明】
【００３８】
【図１】この発明の実施の形態１に係る移相回路の構成を示す回路図である。
【図２】この発明の実施の形態１に係る移相回路の第１の状態を示す回路図である。
【図３】この発明の実施の形態１に係る移相回路の第２の状態を示す回路図である。
【図４】この発明の実施の形態２に係る移相回路の構成を示す回路図である。
【図５】この発明の実施の形態２に係る移相回路の別の構成を示す回路図である。
【図６】この発明の実施の形態３に係る移相回路の構成を示す回路図である。
【図７】この発明の実施の形態３に係る移相回路の別の構成を示す回路図である。
【図８】この発明の実施の形態４に係る移相回路の構成を示す回路図である。
【図９】この発明の実施の形態５に係る移相回路の構成を示す回路図である。
【図１０】この発明の実施の形態６に係る移相回路の構成を示す回路図である。
【図１１】従来の移相回路の構成を示す回路図である。
【符号の説明】
【００３９】
１ａ  第１の入出力端子、１ｂ  第２の入出力端子、２ａ  第１のスイッチング素子、２ｂ  第２のスイッチング素子、３ａ  第１のキャパシタ、３ｂ  第２のキャパシタ、３ｃ  並列キャパシタ、３ｄ  並列キャパシタ、４  グランド、５ａ  並列抵抗、５ｂ  並列抵抗、６ａ  直列抵抗、７ａ  単ビット移相回路、７ｂ  単ビット移相回路、９ａ  単ビット移相回路、９ｂ  単ビット移相回路、９ｃ  単ビット移相回路、９ｄ  単ビット移相回路、９ｅ  単ビット移相回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010016551.tif 000011
【図１０】
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【図１１】
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