(57)【要約】【課題】ドリフト領域の横方向に不純物濃度が増加する層と、不純物濃度が薄く調整された層とを並存させたバイポーラで動作する横型の半導体装置において、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減する。【解決手段】ドリフト領域は、横方向に不純物濃度が増加する第２層と、不純物濃度が薄く調整された第１層を備えている。第１埋め込み絶縁層の上面に第２埋め込み絶縁層が設けられている。第２埋め込み絶縁層は、第１層の下面およびボディ領域の下面と接している。第１埋め込み絶縁層の上面には、第２層が設けられており、第１層は第２層の上に設けられている。第２埋め込み絶縁層によって、ボディ領域の近傍のドリフト領域のキャリア密度を向上させ、抵抗を低くすることができる。これによって、耐圧を確保しつつ、オン電圧を低減し、スイッチングロスを低減することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
バイポーラで動作する横型の半導体装置であって、
半導体層と、半導体層の表面の一部に設けられている第１主電極と、半導体層の表面の
他の一部に設けられている第２主電極を備えており、
前記半導体層は、半導体基板と埋め込み絶縁層と活性層で構成された積層基板の活性層であり、
前記第１主電極に接触している第１導電型の第１半導体領域と、
前記第２主電極に接触している第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域の間に設けられている第１導電型の第３半導
体領域と、
前記第１半導体領域の周囲に設けられ、前記第１半導体領域と前記第３半導体領域とを分離している第２導電型の第４半導体領域とを有しており、
前記埋め込み絶縁層は、前記半導体基板の表面全体に形成された第１埋め込み絶縁層と、前記第１埋め込み絶縁層の表面に形成され、前記第４半導体領域と前記第３半導体領域の境界を含む範囲内で、前記第４半導体領域の下面および前記第３半導体領域の下面の一部に接している第２埋め込み絶縁層とを備えており、
前記第３半導体領域は、前記第１半導体領域と前記第２半導体領域を結ぶ第１方向に沿って伸びている第１層と第２層を有しており、
前記第１層は、前記第２層上および前記第２埋め込み絶縁層上に設けられており、不純物濃度が前記第１方向に均一であり、
前記第２層は、前記第１埋め込み絶縁層の上面に設けられており、前記第１層よりも不純物濃度が濃く、不純物濃度が前記第１半導体領域側から前記第２半導体領域側に向けて増加していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラで動作する横型半導体装置に関する。
【背景技術】
【０００２】
特許文献１に、横型のＬＤＭＯＳ（Laterally Diffused MOS）が開示されている。特許文献１に開示される横型ＬＤＭＯＳは、ドリフト領域の不純物濃度がソース側からドレイン側に向けて横方向に増加していることを特徴としている。ドリフト領域の不純物濃度が横方向に増加していると、オフ状態において、ドリフト領域内の電界分布を横方向に均一化することができる。ドリフト領域の不純物濃度を横方向に増加させる技術は、耐圧を向上させる点で有用である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−３０９２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記技術をバイポーラで動作する横型半導体装置に適用すると、以下の問題点が存在する。
【０００５】
バイポーラで動作する横型半導体装置は、オン状態において、ドリフト領域で伝導度変調を活発化させることによって低いオン電圧（オン抵抗）を得ることを特徴としている。伝導度変調は、不純物濃度が薄い領域において活発化する。上記技術では、ドリフト領域の不純物濃度が横方向に向けて増加しているので、ドリフト領域の一方端で不純物濃度が濃い領域が存在する。ドリフト領域の一部に不純物濃度が濃い領域が存在していると、伝導度変調が活発化しない。ドリフト領域の他の部分の不純物濃度が薄くても、横方向の一部に不純物濃度が濃い領域が存在していると、伝導度変調が活発化しない。このため、特許文献１の技術をバイポーラで動作する横型半導体装置にそのまま適用すると、オン電圧（オン抵抗）が著しく悪化してしまう。
【０００６】
本発明者らは、上記事情を鑑み、ドリフト領域の横方向に不純物濃度が増加する層と、不純物濃度が薄く調整された層とを並存させた半導体装置を提案した（特願２００８−８８６６４。但し、本願の出願時点において未公開である）。
【０００７】
本発明者らが提案する半導体装置によれば、不純物濃度が増加する層は、横型半導体装置がオフしたときに、ドリフト領域内の横方向の電界分布を均一化する。不純物濃度が薄く調整された層は、半導体装置がオンしたときに、伝導度変調を活発化する。不純物濃度が横方向に増加する層と不純物濃度が薄く調整された層を並存させることによって、半導体装置の耐圧とオン電圧（オン抵抗）を同時に改善することができる。そのため、損失の少ない高耐圧の横型のバイポーラ半導体装置を提供することができる。
【０００８】
本願では、本発明者らが提案する横型のバイポーラ半導体において、スイッチングロスをさらに低減することを目的とする。
【課題を解決するための手段】
【０００９】
そこで、本発明では、バイポーラで動作する横型の半導体装置であって、半導体層と、半導体層の表面の一部に設けられている第１主電極と、半導体層の表面の他の一部に設けられている第２主電極を備えている半導体装置を提供する。半導体層は、半導体基板と埋め込み絶縁層と活性層で構成された積層基板の活性層であり、第１主電極に接触している第１導電型の第１半導体領域と、第２主電極に接触している第２導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間に設けられている第１導電型の第３半導体領域と、第１半導体領域の周囲に設けられ、第１半導体領域と第３半導体領域とを分離している第２導電型の第４半導体領域とを有している。埋め込み絶縁層は、半導体基板の表面全体に形成された第１埋め込み絶縁層と、第１埋め込み絶縁層の上面に形成され、第４半導体領域と第３半導体領域の境界を含む範囲内で、第４半導体領域の下面および第３半導体領域の下面の一部に接している第２埋め込み絶縁層とを備えている。第３半導体領域は、第１半導体領域と第２半導体領域を結ぶ第１方向に沿って伸びている第１層と第２層を有している。第２層は、第１埋め込み絶縁層の上面に設けられており、第１層は、第２層上および第２埋め込み絶縁層上に設けられている。第１層は、不純物濃度が第１方向に均一である。第２層は、第１層よりも不純物濃度が濃く、不純物濃度が第１半導体領域側から第２半導体領域側に向けて増加している。
【００１０】
本発明に係る横型のバイポーラ半導体装置では、第１埋め込み絶縁層の上面に第２埋め込み絶縁層と第２層が設けられており、そのさらに上に第１層が設けられている。すなわち、第２埋め込み絶縁層は、第１埋め込み絶縁層の上面に突出しており、これによって、その上面に位置する第４半導体領域と第１層が半導体層の厚さ方向に小さくなる。第２半導体領域と第１層との接触面積が小さくなるため、第３半導体領域から第４半導体領域へ移動するキャリア（第１導電型がＮ型の場合には正孔）を低減させることができる。
【００１１】
第２埋め込み絶縁層を形成することによって、第３半導体領域に蓄積されるキャリア（第１導電型がＮ型の場合には正孔）を増加させることができるため、ターンオフスイッチング時間（ｔｆ）と第２主電極−第１主電極間の飽和電圧（Ｖｓａｔ）のトレードオフ特性を改善することができる。一方、第２主電極−第１主電極間のブレークダウン耐圧は、第２主電極の直下の構造で決まり、第１主電極の直下の構造は影響しないから、ブレークダウン耐圧は低下しない。すなわち、本発明によれば、耐圧を確保しつつ、さらにオン電圧を低減し、スイッチングロスをさらに低減することができる。
【発明の効果】
【００１２】
本発明によれば、バイポーラで動作する横型の半導体装置において、スイッチングロスをさらに低減することができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の半導体装置の断面図。
【図２】実施例および比較例の半導体装置の正孔電流密度分布を示す図。
【図３】実施例および比較例の半導体装置のＶＣＥ−ＩＣＥ特性を示す図。
【図４】実施例および比較例の半導体装置のＶＣＥｓａｔ−ｔｆ特性を示す図。
【発明を実施するための形態】
【００１４】
以下に説明する実施例の主要な特徴を以下に列記する。
（特徴１）半導体装置は、ＩＧＢＴであり、第１主電極はエミッタ電極であり、第２主電極はコレクタ電極であり、第１半導体領域はエミッタ領域であり、第２半導体領域はコレクタ領域であり、第３半導体領域はドリフト領域であり、第４半導体領域はボディ領域である。
（特徴２）第２埋め込み絶縁層の厚さ（半導体層の深さ方向の長さ）は、第２層の深さ方向の拡散幅と同じである。
【実施例１】
【００１５】
図１に、半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、ｐ型の半導体基板５０と、半導体基板５０上に設けられている埋込み絶縁層５２と、埋込み絶縁層５２上に設けられている活性層５４とが積層された積層基板５７を備えている。半導体基板５０の主材料はシリコンであり、不純物濃度はおよそ３×１０１８ｃｍ−３に調整されている。半導体基板５０は、接地電位に固定されている。埋込み絶縁層５２の主材料は酸化シリコンであり、その厚みはおよそ４μｍである。活性層５４の主材料はシリコンであり、半導体構造が作りこまれる前の不純物濃度はおよそ１×１０１５ｃｍ−３に調整されている。半導体装置１０は、例えば、シリコン基板と表面シリコン層（活性層）との間に絶縁層を挿入したＳＯＩ（Silicon On Insulator）基板等を用い、その活性層に不純物をイオン注入することによって製造される。
【００１６】
半導体装置１０は横型ＩＧＢＴであり、ｎ＋型のエミッタ領域２４と、ｐ＋型のコレクタ領域５８と、ｎ型のドリフト領域１２を備えている。エミッタ領域２４は、活性層５４の表面の一部に設けられている。ｐ型のボディ領域２６がエミッタ領域２４を囲っており、エミッタ領域２４とドリフト領域１２を分離している。ボディコンタクト領域２２が、活性層５４の表面で、ボディ領域２６の内部に設けられている。エミッタ領域２４とボディコンタクト領域２２は、エミッタ電極（第１主電極の一例）２０に接触している。すなわち、エミッタ領域２４とボディコンタクト領域２２は、エミッタ電極２０に電気的に接続している。ここで、エミッタ領域２４の不純物濃度はおよそ１×１０１９〜１×１０２１ｃｍ−３に調整されている。ボディ領域２６の不純物濃度はおよそ５×１０１６〜５×１０１７ｃｍ−３に調整されている。ボディコンタクト領域２２の不純物濃度はおよそ１×１０１９〜１×１０２１ｃｍ−３に調整されている。
【００１７】
コレクタ領域５８は、活性層５４の表面の一部に設けられている。コレクタ領域５８は、コレクタ電極２に接触している。すなわち、コレクタ領域５８は、コレクタ電極２に電気的に接続している。ｎ型のバッファ領域５６がコレクタ領域５８を囲っており、コレクタ領域５８とドリフト領域１２を分離している。バッファ領域５６の不純物濃度はおよそ５×１０１６〜５×１０１７ｃｍ−３に調整されている。
【００１８】
ドリフト領域１２は、エミッタ領域２４とコレクタ領域５８の間に設けられている。ドリフト領域１２の一端はボディ領域２６に接しており、他端はバッファ領域５６に接している。ドリフト領域１２の表面の一部には、フィールド絶縁膜６が設けられている。
【００１９】
ゲート電極１４が、ゲート絶縁膜１６を介して、エミッタ領域２４とドリフト領域１２を分離しているボディ領域２６に対向している。ゲート電極１４は多結晶シリコンであり、不純物（リン）がイオン注入されている。ゲート電極１４の不純物濃度はおよそ１×１０２０ｃｍ−３に調整されているので、ゲート電極１４は導体とみなすことができる。ゲート電極１４に、ゲート配線１８が接続されている。活性層５４の表面には、層間絶縁膜４が設けられている。層間絶縁膜４によって、エミッタ電極２０、コレクタ電極２及びゲート電極１４が短絡することを防止することができる。
【００２０】
ドリフト領域１２は、横方向に伸びている第１層８と第２層４０を有している。第１埋め込み絶縁層５２の表面にドリフト領域１２の第２層４０が設けられている。第１埋め込み絶縁層５２は、その表面に第２層４０が形成されていない領域において、半導体層の上方側に突出する第２埋め込み絶縁層５２１を備えている。第２埋め込み絶縁層５２１としては、例えば、シリコン酸化膜を用いることができる。活性層５４に酸素を注入し、熱処理を行うことによって、ドリフト領域１２の下面側に第２埋め込み絶縁層５２１としてのシリコン酸化膜を形成することができる。
【００２１】
第２層４０および第２埋め込み絶縁層５２１の表面に第１層８が設けられている。第１層８のうち、第２層４０の表面に位置する部分を、第１層８ｂと呼ぶ。同様に、第２埋め込み絶縁層５２１の表面に位置する部分を、第１層８ａと呼ぶ。第２埋め込み絶縁層５２１の厚さ（半導体層の深さ方向の長さ）は、第２層４０の深さ方向の拡散幅と同じである。
【００２２】
第２層４０は、ドリフト領域１２に不純物（リン）をイオン注入して形成される。第２層４０の不純物濃度は、コレクタ領域５８に向けて７個の範囲（範囲４１〜４７）に不連続に変化している。第１層８ａ、８ｂは不純物がイオン注入されていない。そのため、第２層４０の不純物濃度は、第１層８ａ、８ｂの不純物濃度より濃く、第１層８ａ、８ｂの不純物濃度は活性層５４の不純物濃度に等しい（およそ１×１０１５ｃｍ−３）。第２層４０の不純物濃度は、コレクタ領域５８側に向かうに従って濃くなっている。すなわち、範囲４１、４２、４３、４４、４５、４６、４７の順に、第２層４０の不純物濃度が濃くなっている。本実施例では、第２層４０の不純物濃度がコレクタ領域５８側に向けて不連続に（階段状に）増加しているが、第２層４０の不純物濃度がコレクタ領域５８側に向けて連続的に増加していてもよい。
【００２３】
半導体装置１０の動作原理について説明する。コレクタ電極２に正電圧を印加し、ゲート電極１４に電圧が印加されていないときは、半導体装置１０はオフ状態であり、コレクタ領域５８からエミッタ領域２４に向けて電位差が生じる。一般的に、電界強度を一定割合毎に示す等電位線を作成すると、その等電位線の密度は、高電圧側で密になり低電圧側で疎になる。しかしながら、半導体装置１０では、第２層４０の不純物濃度がコレクタ領域５８側に向かうに従って増加している。そのため、等電位線の間隔がドリフト領域１２の横方向の全体に亘って均一になって、ドリフト領域１２内に局所的に電界が集中することを防止することができ、半導体装置１０の耐圧を高くすることができる。
【００２４】
半導体装置１０のターンオンは、コレクタ電極２が正電位となるように電圧を印加した状態で、ゲート電極１４に正電圧（正バイアス）を印加することにより実現される。ゲート絶縁膜１６を介してゲート電極１４に隣接するボディ領域２６にｎ型のチャネルが形成される。このチャネルによって電子がエミッタ領域２４からドリフト領域１２に移動する。これに対し、コレクタ領域５８からドリフト領域１２内に正孔の注入が起こり、ドリフト領域１２内に注入された電子と正孔によって伝導度変調が生じ、ドリフト領域１２が低抵抗化する。第１層８ａ、８ｂの不純物濃度は、第２層４０の不純物濃度よりも薄いので、伝導度変調は、第２層４０内よりも第１層８ａ、８ｂ内で起りやすい。本実施例では、不純物濃度の薄い第１層と不純物濃度の濃い第２層を並存させているため、オン電圧を低くすることができる。
【００２５】
本実施例では、第１層８ａの下層に、第２埋め込み絶縁層５２１が設けられている。これによって、第２埋め込み絶縁層５２１が無く、ボディ領域２６と第１層８ａの下面が第１埋め込み絶縁層５２の上面まで延びている場合と比較して、ボディ領域２６と第１層８ａとの接触面積が小さくなる。一方、第１層８ａと第１層８ｂとの接触面積は、第２埋め込み絶縁層５２１の有無によって変化しない。これによって、正孔が第１層８ｂから第１層８ａへ移動することを妨げることなく、正孔が第１層８ａからボディ領域２６へ移動することを抑制することができる。その結果、第１層８ａにより多くの正孔が蓄積されて、第１層８ａの抵抗をさらに低くすることができる。一方、コレクタ電極２の近傍の構成は、第２埋め込み絶縁層５２１の有無によって影響されないため、コレクタ−エミッタ間のブレークダウン耐圧（ＢＶＣＥＯ）は低下しない。第２埋め込み絶縁層５２１を設けることによって、耐圧を確保しつつ、オン電圧をさらに低減することができる。
【００２６】
図２〜図４は、本実施例の半導体装置と、比較例の半導体装置の特性についてシミュレーションを行った結果を示している。比較例の半導体装置は、図１に示す第２埋め込み絶縁層５２１が無く、ボディ領域２６と第１層８ａの下面が第１埋め込み絶縁層５２の上面まで延びている点において、図１に示す半導体装置と異なっている。その他の構成は、図１に示す本実施例に係る半導体装置と同様である。
【００２７】
図２は、半導体装置のオン時の正孔密度分布を示す図である。横軸は、ボディコンタクト領域（図１におけるボディコンタクト領域２２）からの距離を示しており、縦軸は、正孔密度を示している。本実施例の正孔密度分布は実線３１１で表されており、比較例の正孔密度分布は破線３０１によって表されている。ボディコンタクト領域からの距離が１０〜２０μｍの領域において、実施例の半導体装置では、比較例の半導体装置よりも正孔密度が高くなっている。この領域は、図２に示すように、実施例における第１層８ａに相当する。実施例においては、その下層には第２埋め込み絶縁層５２１が形成されていることによって、ボディ領域近傍のドリフト領域（第１層８ａ）の正孔密度が高くなっている。
【００２８】
図３は、コレクタ−エミッタ間の電圧と電流の関係を示す図である。横軸はコレクタ電圧を示しており、縦軸は、コレクタ電流を示している。本実施例の半導体装置の電子電流は実線３１２によって示されており、正孔電流は実線３１３によって示されており、正孔電流と電子電流の総和である総電流は実線３１４によって示されている。比較例の半導体装置の電子電流は破線３０２によって示されており、正孔電流は破線３０３によって示されており、正孔電流と電子電流の総和である総電流は破線３０４によって示されている。
【００２９】
図３より、本実施例の半導体装置では、正孔電流が比較例の半導体装置よりも大きくなっている。一方、電子電流は、本実施例と比較例でほぼ一致している。これによって、総電流について、本実施例の方が比較例よりも高くなり、ＶＣＥｓａｔが低減する。
【００３０】
図２、図３に示すとおり、本実施例では、第２埋め込み絶縁層５２１が設けられているため、ボディ領域２６へ移動するキャリアを低減させ、第１層８ａの正孔密度を増大させることができる。これによって第１層８ａの抵抗が低くなって、コレクタ−エミッタ間の飽和電圧（ＶＣＥｓａｔ）が低減される。
【００３１】
図４は、ターンオフスイッチング時間（ｔｆ）とコレクタ−エミッタ間の飽和電圧（ＶＣＥｓａｔ）のトレードオフ特性を示す図である。横軸はＶＣＥｓａｔを任意単位（Arbitrary Unit：Ａ．Ｕ）で示しており、縦軸はｔｆを任意単位で示している。本実施例の半導体装置のトレードオフ特性は実線３１５によって示されており、比較例の半導体装置のトレードオフ特性は破線３０５によって示されている。図４に示すように、本実施例の半導体装置によれば、ｔｆとＶＣＥｓａｔのトレードオフ特性を改善することができ、スイッチングロスを低減することができる。
【００３２】
上記のとおり、本実施例によれば、ドリフト領域の横方向に不純物濃度が増加する層と、不純物濃度が薄く調整された層とを並存させたバイポーラで動作する横型の半導体装置において、埋め込み絶縁層を設けることによってボディ領域近傍のドリフト領域のキャリア密度を向上させることができる。これによって、半導体装置の耐圧を低下させることなく、オン電圧をさらに低減することができる。その結果、ｔｆとＶＣＥｓａｔのトレードオフ特性を改善することができるため、スイッチングロスを低減することができ、半導体装置の消費電力を低減することができる。
【００３３】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００３４】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３５】
２     コレクタ電極（第２主電極）
４     層間絶縁膜
６     フィールド絶縁膜
８、８ａ、８ｂ    第１層
１０   半導体装置
１２   ドリフト領域（第３半導体領域）
１４   ゲート電極
１６   ゲート絶縁膜
１８   ゲート配線
２０   エミッタ電極（第１主電極）
２２   ボディコンタクト領域
２４   エミッタ領域（第１半導体領域）
２６   ボディ領域（第４半導体領域）
４０   第２層
４１、４２、４３、４４、４５、４６、４７    範囲
５０   半導体基板
５２   第１埋め込み絶縁層
５４   活性層（半導体層）
５６   バッファ領域
５７    積層体
５８   コレクタ領域（第２半導体領域）
５２１ 第２埋め込み絶縁層
【図１】
2010251627.tif 000003
【図２】
2010251627.tif 000004
【図３】
2010251627.tif 000005
【図４】
2010251627.tif 000006