(57)【要約】【課題】素子分離絶縁膜に対しボイドの発生を抑制できるようにする。【解決手段】素子分離溝３中の少なくとも一部に塗布法により塗膜４ｃを埋込み、当該塗膜４ｃをベークすることで膜中の溶媒を蒸散させてポリシラザン膜４ｄを形成する。次に、ポリシラザン膜４ｄを塗布した半導体基板２を酸化性雰囲気中で酸化炉内に導入し、該酸化炉内を真空排気した状態で保持することでポリシラザン膜４ｄ内に残留したガスを蒸散させる。次に、ポリシラザン膜４ｄを塗布した半導体基板２を酸化性雰囲気中で減圧状態に保持しポリシラザン膜４ｄをメルトさせることによりポリシラザン膜４ｄ中に残留したガスを蒸散させる。次に、ポリシラザン膜４ｄを塗布した半導体基板２を水蒸気酸化温度に保持し、水蒸気酸化を行うことでポリシラザン膜４ｄについてシリコン酸化膜に転換する。【選択図】図１０
2010251598.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝中の少なくとも一部に過水素化シラザンポリマーを溶媒に分散した塗膜を塗布法により埋込む工程と、
前記塗膜をベークし膜中の溶媒を蒸散させる工程と、
前記溶媒を蒸散した塗膜が形成された半導体基板を酸化性雰囲気中で酸化炉内に導入する工程と、
前記酸化炉内を真空排気した状態で保持することで、前記塗膜内に残留したガスを蒸散させる工程と、
前記真空排気した状態で保持した後、前記塗膜を塗布した半導体基板を酸化性雰囲気中で減圧状態に保持し前記塗膜をメルトさせることにより前記塗膜内に残留したガスを蒸散させる工程と、
前記塗膜をメルトさせた後、前記塗膜を塗布した半導体基板を水蒸気酸化温度に保持し、水蒸気酸化を行うことで前記塗膜についてシリコン酸化物を主成分とする膜に転換する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記過水素化シラザンポリマーによる塗膜をベークするときには、酸化性雰囲気中で行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記酸化炉内を真空排気した状態で保持することで、前記塗膜内に残留したガスを蒸散させるときには、その処理温度を１５０［℃］以上２００［℃］以下、圧力を１０［Ｔｏｒｒ］以下にして行うことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記塗膜を塗布した半導体基板を酸化性雰囲気中で減圧状態に保持し前記塗膜をメルトさせることにより前記塗膜中に残留したガスを蒸散させるときには、その処理温度を２００［℃］から３００［℃］の範囲とし、処理圧力を１００［Ｔｏｒｒ］から３００［Ｔｏｒｒ］の間とすることを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記塗膜をメルトさせる温度が前記塗膜の水蒸気酸化温度よりも低い温度であることを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）による素子分離技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、高集積化、動作速度向上、低消費電力化による素子の性能向上、および、製造コストの抑制を目的として開発が進められている。今後も引き続き、微細化、高集積化の方向で開発が進められることが予想されている。このような急速な素子の微細化に対応するには多くの課題が存在する。ＳＴＩ（Shallow Trench Isolation）による素子分離領域の幅（以下、ＳＴＩ幅と称する）の縮小化も大きな課題の一つとなっている。
【０００３】
例えばＳＴＩによる素子分離領域を集積度の高い領域に形成する場合には、ＳＴＩ幅はリソグラフィ技術の最小加工限界寸法と同等レベルで設定される。しかし、このようなＳＴＩ幅を有する素子分離領域には、従来の高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により素子分離絶縁膜を埋込むことが困難となってきている。
【０００４】
そこで、過水素化シラザンポリマー（（ＳｉＨ２ＮＨ）ｎ）を溶媒に分散して過水素化シラザン重合体溶液を生成し、塗布法により当該溶液を素子分離溝内に埋込み、その後に処理を行うことで素子分離絶縁膜を形成する方法が知られている（例えば、特許文献１参照）。
【０００５】
特許文献１記載の方法では、過水素化シラザン重合体溶液を塗布し、当該過水素化シラザン重合体溶液中の溶媒を揮発させてポリシラザン膜を形成した後、バッチ式の拡散炉に導入し、ポリシラザン膜を酸化処理することでシリコン酸化膜に転換している。しかしながら、過水素化シラザン重合体はシリコン酸化膜転換後にボイドを発生してしまう。このようなボイドは、素子分離絶縁膜に窪部を生じさせる要因となっている。導電性材料が当該窪部内に侵入することによって素子分離絶縁膜の絶縁性能が劣化してしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２２２２０号公報（００３１段落〜００３６段落）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、素子分離絶縁膜内にボイドが発生するのを抑制できるようにした半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板に素子分離溝を形成する工程と、前記素子分離溝中の少なくとも一部に過水素化シラザンポリマーを溶媒に分散した塗膜を塗布法により埋込む工程と、前記塗膜をベークし膜中の溶媒を蒸散させる工程と、前記溶媒を蒸散した塗膜が形成された半導体基板を酸化性雰囲気中で酸化炉内に導入する工程と、前記酸化炉内を真空排気した状態で保持することで、前記塗膜内に残留したガスを蒸散させる工程と、前記真空排気した状態で保持した後、前記塗膜を塗布した半導体基板を酸化性雰囲気中で減圧状態に保持し前記塗膜をメルトさせることにより前記塗膜内に残留したガスを蒸散させる工程と、前記塗膜をメルトさせた後、前記塗膜を塗布した半導体基板を水蒸気酸化温度に保持し、水蒸気酸化を行うことで前記塗膜についてシリコン酸化物を主成分とする膜に転換する工程を含むことを特徴としている。
【発明の効果】
【０００９】
本発明の一態様によれば、素子分離絶縁膜内にボイドが発生するのを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態についてメモリセルアレイの一部の電気的構成を概略的に示す図
【図２】メモリセルアレイ内を概略的に示す平面図
【図３】（ａ）は図２の３Ａ−３Ａ線に沿って模式的に示す切断面図、（ｂ）は図２の３Ｂ−３Ｂ線に沿って模式的に示す切断面図
【図４】一製造段階について示す図３（ａ）相当図（その１）
【図５】一製造段階について示す図３（ａ）相当図（その２）
【図６】一製造段階について示す図３（ａ）相当図（その３）
【図７】一製造段階について示す図３（ａ）相当図（その４）
【図８】一製造段階について示す図３（ａ）相当図（その５）
【図９】一製造段階について示す図３（ａ）相当図（その６）
【図１０】一製造段階について示す図３（ａ）相当図（その７）
【図１１】比較対象例を示す図（その１）
【図１２】比較対象例を示す図（その２）
【図１３】比較対象例を示す図（その３）
【図１４】温度制御フローおよび圧力制御フローを示す図
【図１５】一製造段階について示す図３（ａ）相当図（その８）
【図１６】一製造段階について示す図３（ａ）相当図（その９）
【図１７】所定のサンプルについて凹欠陥密度の測定結果を表わす図
【図１８】本発明の第２の実施形態について（ａ）はＦｉｎＦＥＴ型トランジスタとキャパシタとを模式的に示す断面図、（ｂ）はキャパシタの下部を示す斜視図
【図１９】ＦｉｎＦＥＴ型のトランジスタのワード線構造を模式的に示す断面図
【図２０】ＦｉｎＦＥＴ型のトランジスタのワード線構造を模式的に示す斜視図
【図２１】一製造段階について示す図１７（ａ）相当図（その１）
【図２２】一製造段階について示す図１７（ａ）相当図（その２）
【図２３】一製造段階について示す図１７（ａ）相当図（その３）
【図２４】一製造段階について示す図１７（ａ）相当図（その４）
【図２５】一製造段階について示す図１７（ａ）相当図（その５）
【図２６】温度制御フローおよび圧力制御フローを示す図
【図２７】一製造段階について示す図１７（ａ）相当図（その６）
【図２８】一製造段階について示す図１７（ａ）相当図（その７）
【図２９】一製造段階について示す図１７（ａ）相当図（その８）
【図３０】隣り合うワード線間のリーク不良率の実験結果を示す図
【発明を実施するための形態】
【００１１】
（第１の実施形態）
以下、ＮＡＮＤ型のフラッシュメモリ装置に適用した本発明の第１の実施形態について図１ないし図１７を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【００１２】
図１及び図２に示すように、不揮発性半導体記憶装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセルアレイＡｒと、その周辺に配置される周辺回路（図示せず）を具備して構成されている。尚、図１は、メモリセルアレイの一部の電気的構成を示しており、図２は、ＮＡＮＤセルユニットの平面構造を模式的に示している。図１に示すように、メモリセルアレイＡｒは、複数のブロックＢＬＫから構成されており、各ブロックＢＬＫは複数のＮＡＮＤセルユニットＵＣにより構成されている。
【００１３】
ＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これらの選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍ（メモリセルに相当）とを備えている。
【００１４】
選択ゲートトランジスタＴｒｓ１は、そのドレイン領域がビット線コンタクトＣＢを介してＹ方向（Ｘ方向に直交）に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、そのソース領域がソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【００１５】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に所定間隔を存して形成されＸ方向に延びるワード線ＷＬと、Ｙ方向に延びるアクティブエリアＳａとの交差領域に位置して形成されている。
【００１６】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して構成されている。選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ２との交差領域に位置して構成されている。
【００１７】
メモリセルトランジスタＴｒｍは、そのゲート電極ＭＧがＸ方向に延伸するワード線ＷＬで連結して共通接続されている。また、選択ゲートトランジスタＴｒｓ１は、そのゲート電極ＳＧがＸ方向に延伸する選択ゲート線ＳＧＬ１で連結して共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、そのゲート電極ＳＧがＸ方向に延伸する選択ゲート線ＳＧＬ２で連結して共通接続されている。
【００１８】
以下、本実施形態の特徴部分となるメモリセル領域Ｍにおけるゲート電極構造について図３を参照しながら説明する。図３（ａ）は、図２の３Ａ−３Ａ線（ワード線方向、チャネル幅方向：Ｘ方向）に沿う断面を模式的に示しており、図３（ｂ）は、図２の３Ｂ−３Ｂ線（ビット線方向、チャネル長方向：Ｙ方向）に沿う断面を模式的に示している。
【００１９】
図３（ａ）に示すように、半導体基板（例えばｐ型のシリコン基板）２の上部にはウェル（図示せず）が形成されており、当該ウェルには素子分離溝３がＸ方向に離間して複数形成されている。これら複数の素子分離溝３は、それぞれ、複数のアクティブエリアＳａをＸ方向に分離している。
【００２０】
これらの素子分離溝３内にはそれぞれ素子分離絶縁膜４が形成されており、素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、半導体基板２の表面から上方に突出した上部とから構成されている。素子分離絶縁膜４の材料としては、素子分離溝３の内面に沿って形成されたＨＴＯ（High Temperature Oxide）によるシリコン酸化膜４ａと、当該シリコン酸化膜４ａの内側に埋め込まれた塗布型絶縁膜としてのシリコン酸化膜４ｂとを含んでいる。シリコン酸化膜４ｂは、過水素化シラザンポリマーを酸化膜に転換して得られた膜でありその製造方法は後述する。
【００２１】
ゲート絶縁膜５は、素子分離領域Ｓｂによって区画された複数のアクティブエリアＳａ上にそれぞれ形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により絶縁層として形成されている。ゲート絶縁膜５は、図３（ａ）に示す断面内の両側端が素子分離絶縁膜４の側面の一部に接触するように形成されている。これらのゲート絶縁膜５の上面上にはそれぞれ、電荷蓄積層としての浮遊ゲート電極ＦＧが形成されている。
【００２２】
この浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面より上方に突出した上部側面とを有する。半導体基板２の表面から上方に突出した素子分離絶縁膜４の上部側面は、ゲート絶縁膜５の側面および多結晶シリコン層６の下部側面と面一に形成されている。
【００２３】
ゲート間絶縁膜７は、素子分離絶縁膜４の上面、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面に沿って例えばＯＮＯ膜により形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜として機能する。尚、ＯＮＯ膜の上下にラジカル窒化処理したＮＯＮＯＮ膜を適用しても良いし、ＮＯＮＯＮ膜の中央の窒化膜に代えてアルミナを適用したＮＯＡＯＮ膜を適用しても良い。
【００２４】
ゲート間絶縁膜７上には、Ｘ方向（ワード線方向）に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は、例えば多結晶シリコン層と、当該多結晶シリコン層の直上に形成されたタングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの何れかの金属によってシリサイド化されたシリサイド層とを含む。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御電極ＣＧの積層ゲート構造により構成されている。
【００２５】
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に並設されており、各ゲート電極ＭＧは互いに電気的に分断されている。この分断領域内には層間絶縁膜９が形成されている。この層間絶縁膜９は、例えばシリコン酸化膜により形成されている。
【００２６】
図３（ｂ）に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇には、半導体基板２の表層に位置して拡散層（ソース／ドレイン領域）２ａが形成されている。メモリセルトランジスタＴｒｍが、ゲート絶縁膜５およびゲート電極ＭＧ並びにソース／ドレイン領域２ａを含んでいる。
【００２７】
フラッシュメモリ装置１は、例えばデータ書込時には図示しない周辺回路からワード線ＷＬとウェルとの間に正の高電圧（例えば２０Ｖ〜３０Ｖ）を印加する。この場合、ＦＮトンネル電流がゲート絶縁膜５を通じて浮遊ゲート電極ＦＧ側に流れ込むため、電子が浮遊ゲート電極ＦＧに注入される。これによりデータを記憶できる。
【００２８】
電子が浮遊ゲート電極ＦＧに蓄積されるため、図３（ａ）に示すように、素子分離絶縁膜４中にボイド４ｅが多数形成されていると、素子分離領域Ｓｂの絶縁破壊に繋がる虞がある。特に、周辺回路がワード線ＷＬとウェルとの間に正の高電圧を与えることにより浮遊ゲート電極ＦＧに電子注入すると、素子分離絶縁膜４中のボイド４ｅの影響によりゲート電極ＭＧと半導体基板２とが接近し素子分離領域Ｓｂの絶縁破壊の原因となっている。そこで本実施形態では、素子分離絶縁膜４中にボイド４ｅの発生を極力抑制できるようにした製造方法の一例を示す。
【００２９】
上記構造の製造方法について説明する。尚、本実施形態は、微細な素子分離領域Ｓｂに特に特徴が現れるため、メモリセル領域Ｍ内の製造方法を詳細に説明する。尚、以下に説明する工程は、必要に応じて入れ替えても良いし、適宜削除しても良い。
【００３０】
図４に示すように、半導体基板２の上面上に熱酸化法によりゲート絶縁膜５を所定膜厚（例えば８［ｎｍ］）形成する。次に、図５に示すように、ゲート絶縁膜５の上面上にＣＶＤ法により浮遊ゲート電極ＦＧとなる多結晶シリコン層６を所定膜厚（例えば１２０［ｎｍ］）堆積する。
【００３１】
次に、図６に示すように、多結晶シリコン層６の上面上にＣＶＤ法によりシリコン窒化膜１０、シリコン酸化膜１１を順次堆積する。次に、フォトレジスト１２を塗布する。シリコン酸化膜１１は、反応性イオンエッチング（ＲＩＥ法）のマスク膜を示している。
【００３２】
次に、図７に示すように、フォトレジスト１２をリソグラフィ技術によってパターニングし、当該パターニングされたフォトレジスト１２をマスクとしてＲＩＥ法によりシリコン酸化膜１１をハードマスクとして加工する。最小加工寸法は通常のリソグラフィ処理の限界となる寸法に設定されている。次に、アッシャー処理、硫酸過酸化水素水混合液を用いたエッチング処理によりフォトレジスト１２を除去処理する。
【００３３】
次に、図８に示すように、シリコン酸化膜１１をマスクとしてＲＩＥ法によりシリコン窒化膜１０、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部を順次加工することで半導体基板２の上部に所定深さ（例えば２００ｎｍ）の素子分離溝３を形成する。
【００３４】
次に、図９に示すように、ＬＰ−ＣＶＤ法（ＡＬＤ法）により素子分離溝３の内面に沿ってＨＴＯによるシリコン酸化膜４ａを所定膜厚（例えば５ｎｍ）形成する。
次に、図１０に示すように、素子分離溝３内のシリコン酸化膜４ａの内側に過水素化シラザン重合体溶液による塗膜４ｃを形成する。この塗膜４ｃの詳細を以下に示す。
【００３５】
塗膜４ｃは、過水素化シラザン(パーハイドロ・シラザン)ポリマー［（ＳｉＨ２ＮＨ）ｎ］をキシレン、ジブチルエーテル等の溶媒中に分散した過水素化シラザン重合体溶液による。この過水素化シラザン重合体溶液は、分子量１００〜１０００００程度のシラザンの混合物であり、重量平均分子量（Ｍｗ）が１０００〜５０００であると良い。微細で幅狭な素子分離溝３に埋込むためには、分子量分布が存在するシラザンを用いると緻密に埋込むことができる。この過水素化シラザン重合体溶液を半導体基板２の全面にスピンコーティング法により塗布することによって塗膜４ｃを形成している。
【００３６】
この条件は、例えば、狙い膜厚を６００［ｎｍ］とした場合、半導体基板２の回転速度を１０００［ｒｐｍ］、回転時間を３０［秒］、過水素化シラザン重合体溶液の滴下量を２［ｃｃ］とすると良い。
【００３７】
このスピンコーティング法は液体塗布法であるため、素子分離溝３がたとえ高アスペクト比に形成されていたとしても当該素子分離溝３内にボイド（未充填部分）やシーム（継ぎ目状の未充填部分）などを生じることなく過水素化シラザン重合体溶液の塗膜４ｃを形成できる。
【００３８】
過水素化シラザン重合体溶液を塗布した後、塗膜４ｃを形成した半導体基板２に対し所定の熱処理を行うことにより低不純物濃度のポリシラザン膜４ｄを形成する。例えば、塗膜４ｃを形成した半導体基板２をホットプレート上で１８０［℃］に加熱し、酸素／窒素の混合雰囲気中で３０秒間ベーク（加熱）することにより塗膜４ｃ中の溶媒を揮発させ、ポリシラザン膜４ｄを形成する。
【００３９】
塗膜４ｃをベークするときの雰囲気としては、例えば不活性ガス雰囲気よりも酸化性雰囲気の方が望ましい。これは、埋込性を重視してシラザンに分子量分布をもたせた場合、過水素化シラザン重合体溶液は低分子量のシラザンを含有しており、不活性ガス雰囲気中では低分子量のシラザンが揮発してしまうためと推定されている。他方、酸化性雰囲気中ではシラザンが膜表面で酸化されることによって蒸散を抑制できるためと推定されている。
【００４０】
また、蒸散を抑制するため、ベーク時間はポリシラザン膜４ｄが固化する最小時間（例えば１０秒〜３０秒）とすることが好ましい。このようなベーク処理後のポリシラザン膜４ｄには、溶媒起因の炭素が不純物（不要物）として数［ａｔｏｍｉｃ％］〜十数［ａｔｏｍｉｃ％］程度残留する。
【００４１】
次に、２８０［℃］〜３２０［℃］の水蒸気雰囲気内において、ポリシラザン膜４ｄを酸化し、膜中の不純物となる炭素、炭化水素を除去すると共に、膜中のＳｉ−Ｎ結合の大部分をＳｉ−Ｏ結合に置換する。
【００４２】
尚、この時点では、浮遊ゲート電極ＦＧとなる多結晶シリコン層６が予めゲート絶縁膜５上に形成されているため、強い水蒸気酸化条件を用いて塗膜中の不要物を除去すると多結晶シリコン層６が酸化されてしまう虞がある。このため水蒸気酸化温度を５００［℃］以下に抑えると良い。
【００４３】
このような製造方法について発明者は以下の実験を行っている。例えば、炉内を急速に３００［℃］に温度上昇させ基板温度を安定させた後、直ぐに炉内に水蒸気を導入してポリシラザン膜４ｄ（塗膜４ｃ）を酸化する方法が考えられる。このような方法を適用した場合には、図１１に示すように、径が数［ｎｍ］〜十数［ｎｍ］のボイド４ｅがポリシラザン膜４ｄ（塗膜４ｃ）中に発生する。この後、ポリシラザン膜４ｄ（塗膜４ｃ）をシリコン酸化膜４ｂに転換し、当該シリコン酸化膜４ｂの上部をエッチバックし、その上層の膜（ゲート間絶縁膜７、導電層８）を形成すると、図１２に示すように、シリコン酸化膜４ｂの上面にボイド４ｅに起因した窪みを生じ、電気的特性において耐圧劣化につながる。また、図１３に示すように、導電層８（例えば多結晶シリコン）の一部がボイド４ｅを通じて活性領域Ｓａに侵入すると、素子分離絶縁膜４の絶縁破壊４ｆが発生してしまう。
【００４４】
この理由は、鎖状構造または梯子状構造の過水素化シラザンポリマーが素子分離溝３内に形成された状態では、分子量が異なる複数のポリマー間には境界が存在することで分子間結合が阻害されており、ポリマー間に空気や残留溶媒等が残留しているためと推定されている。
【００４５】
この状態で、当該過水素化シラザンポリマーを急速にシリコン酸化膜に転換すると、ポリマー間に取り込まれた空気や残留溶媒等が完全に除去されることなく、シリコン酸化膜４ｂが形成されてしまう。このため、エッチバック処理等が行われることによってボイド４ｅが素子分離絶縁膜４の上部に露出してしまい、窪みが形成されてしまい耐圧劣化の原因となる。そこで、発明者は次のシーケンスを適用しポリマー間に残留した空気や残留溶媒等を除去処理すると良いことを確認している。
【００４６】
図１４は、温度制御フローと圧力制御フローを示している。
図１４の（１）の時間領域に示すように、塗膜４ｃが塗布された半導体基板２を酸化性雰囲気で炉内に導入し、１５０［℃］以上で一旦１０［Ｔｏｒｒ］以下まで真空排気し、保持することにより、ポリマー間に残留したガスを塗膜４ｃ（ポリシラザン膜４ｄ）外に除去処理する。１５０［℃］以上としているのは過水素化シラザンポリマーが軟化しやすいためである。本実施形態では、２００［℃］で真空排気し１０分間保持する。
【００４７】
続いて、図１４の（２）の時間領域に示すように、塗膜４ｃが塗布された半導体基板２を酸素／窒素の混合雰囲気とした炉内で２００［℃］〜３００［℃］に加熱保持し、１００［Ｔｏｒｒ］〜３００［Ｔｏｒｒ］程度の減圧状態に保持することで塗膜４ｃ（ポリシラザン膜４ｄ）をメルトさせてポリマー間に残留したガス（不要物）を排出する。温度を２００［℃］〜３００［℃］の範囲に設定している理由は、３５０［℃］以上にすると酸化性雰囲気での酸化による塗膜４ｃ（ポリシラザン膜４ｄ）の硬化が進行してしまうためである。本実施形態では２５０［℃］で１０分間保持する。
【００４８】
次に、図１４の（３）の時間領域に示すように、水蒸気を導入してポリシラザン膜４ｄ（塗膜４ｃ）を３００［℃］で３０分間酸化することにより、窒素を１０［ａｔｏｍｉｃ％］程度含むシリコン酸窒化膜に転換する。更に、シリコン酸窒化膜を７０［℃］の温水中に３０分間浸漬することで窒素を１［ａｔｏｍｉｃ％］程度含むシリコン酸化膜に転換する。更に、９００［℃］窒素中で１時間アニールすることにより、窒素を０．０１［ａｔｏｍｉｃ％］〜０．１［ａｔｏｍｉｃ％］程度含むシリコン酸化膜４ｂに転換する。
【００４９】
尚、塗膜４ｃは、次の化学反応式（Ｔ）によりシリコン酸化膜４ｂに転換される。
ＳｉＨ２ＮＨ +  Ｏ２→ ＳｉＯ２ + ＮＨ３     …（Ｔ）
この化学式（Ｔ）に示すように、過水素化シラザン（ＳｉＨ２ＮＨ）は、酸素原子（Ｏ）と反応し、二酸化シリコン（ＳｉＯ２）と、アンモニア（ＮＨ３）とを発生する。アンモニア（ＮＨ３）は、この化学反応において触媒として働くため、過水素化シラザン重合体溶液の塗膜４ｃは、理論的には全て二酸化シリコン（ＳｉＯ２）に転換され塗膜４ｃ内には不要物が全く残留しなくなる。
【００５０】
この後、図１５に示すように、シリコン窒化膜１０をストッパとしてＣＭＰ法により平坦化処理し、図１６に示すように、反応性イオンエッチング法（ＲＩＥ法）によりシリコン酸化膜４ｂをエッチバックして素子分離絶縁膜４の上面高さを調整し、ゲート間絶縁膜７の形成前の前処理として希フッ酸処理を行うことで露出面を清浄化する。
【００５１】
発明者は、このような製造工程を経て形成された積層膜構造について希フッ酸処理後において欠陥検査装置により凹欠陥数を調査している。サンプルとしては、前記（１）（２）の両処理を実施していないサンプル１、（１）のみ実施したサンプル２、（２）のみ実施したサンプル３、（１）（２）の両処理を実施したサンプル４、の４種類を用いている。図１７は、凹欠陥密度の実験結果を示している。
【００５２】
この図１７に示すように、サンプル１の凹欠陥密度は５４．２［ｃｍ−２］、サンプル２の凹欠陥密度は２．７［ｃｍ−２］、サンプル３の凹欠陥密度は４．５［ｃｍ−２］、サンプル４の凹欠陥密度は０．３［ｃｍ−２］、となっている。
【００５３】
このようにして、（１）、（２）の何れの処理を実施しても効果が得られることが確認できるが、（１）（２）の両処理を併用した場合にはさらに格別な効果が得られる。
通常のフラッシュメモリ装置１のメモリセル領域Ｍにおいては、この後、多結晶シリコン層６の上面および上部側面、素子分離絶縁膜４の上面に沿ってゲート間絶縁膜７を形成し、当該ゲート間絶縁膜７の上に導電層８を形成し、当該積層構造をＹ方向に分断することでメモリセルトランジスタＴｒｍのゲート電極ＭＧを形成できる。この製造方法については本実施形態の特徴部分ではないため詳細説明を省略する。
【００５４】
本実施形態によれば、次に示す特徴的な工程を備えている。半導体基板２に素子分離溝３を形成し、過水素化シラザンポリマーを溶媒に分散した塗膜４ｃを素子分離溝３中に塗布法により埋込み、塗膜４ｃをベークし当該塗膜４ｃ中の溶媒を蒸散させ、溶媒を蒸散した塗膜４ｃが形成された半導体基板２を酸化性雰囲気中で酸化炉内に導入し、酸化炉内を真空排気した状態で保持することで塗膜４ｃ内に残留したガスを蒸散させ、酸化性雰囲気中で減圧状態に保持し塗膜４ｃをメルトさせることにより塗膜４ｃ中に残留したガスを蒸散させ、塗膜４ｃを塗布した半導体基板２を水蒸気酸化温度に保持し、水蒸気酸化を行うことで塗膜４ｃについてシリコン酸化膜４ｂに転換している。
【００５５】
このような工程を経ることで、塗膜４ｃ中に残留したガスを蒸散することができ、シリコン酸化膜４ｂの上部の陥没に伴う耐圧劣化、あるいは、ゲート電極ＭＧのショート等を抑制することができる。
【００５６】
塗膜４ｃをベークするときには酸化性雰囲気中で行うため、塗膜４ｃ中の低分子成分の蒸散を膜表面での酸化により抑止することができる。
塗膜４ｃ内に残留したガスを蒸散させるときには、その処理温度を１５０［℃］以上２００［℃］以下、圧力を１０［Ｔｏｒｒ］以下にして行っているため、塗膜４ｃの軟化により残留ガスの蒸散が容易になる。
【００５７】
塗膜４ｃを塗布した半導体基板２を酸化性雰囲気中で減圧状態に保持しメルトさせることにより塗膜４ｃ中に残留したガスを蒸散させるときには、その処理温度を２００［℃］から３００［℃］の範囲とし、処理圧力を１００［Ｔｏｒｒ］から３００［Ｔｏｒｒ］の間としているため、塗膜４ｃのメルトを促進することにより膜中の転換が促進されるようになる。
【００５８】
塗膜４ｃをメルトさせる温度が塗膜４ｃの水蒸気酸化温度よりも低い温度であるため、塗膜４ｃ中の残留ガスの蒸散が完了したあとに昇温することで、酸化による塗膜４ｃの熱硬化でガスが膜中に閉じ込められてボイド４ｅの原因になることを抑制できる。
【００５９】
（第２の実施形態）
以下、本発明の第２の実施形態について図１８ないし図３０を参照しながら説明する。本実施形態ではＤＲＡＭ（Dynamic Random Access Memory）セルに適用した例を示しており、製造工程としては、半導体基板内に素子分離溝、素子分離絶縁膜を形成してからゲート絶縁膜およびゲート電極を形成する場合に適用して説明する。
【００６０】
図１８（ａ）は、スタックトキャパシタ型のＤＲＡＭセルを構成するトランジスタおよびキャパシタの構造を縦断面により模式的に示しており、図１８（ｂ）はキャパシタ構造を模式的な斜視図により示している。また、図１９は、ＦｉｎＦＥＴ型のトランジスタのワード線ＷＬに沿う縦断面構造を模式的に示しており、図２０は、ＦｉｎＦＥＴ型のトランジスタのワード線構造について模式的な斜視図により示している。
【００６１】
図１８（ａ）に示すように、セルトランジスタＴｒが、半導体基板２上にゲート絶縁膜を介して形成されたゲート電極Ｇ、当該ゲート電極Ｇの両脇の半導体基板２の表層に形成された拡散層２ｂを備えており、一方の拡散層２ｂ上にはビット線コンタクトＣＢを介してビット線ＢＬが構成されている。他方の拡散層２ｂ上にはコンタクトＣＣを介してスタックトキャパシタＣが構成されている。
【００６２】
キャパシタＣは、図１８（ｂ）に示すように、円筒カップ型の電極Ｃ１を内側の一方の電極として構成されている。図１８（ａ）に示すように、電極Ｃ１の外側にはキャパシタ絶縁膜Ｃ２を介して外側の他方の電極Ｃ３が構成されている。
【００６３】
図１９に示すように、素子分離領域Ｓｂ２が、半導体基板２の所定のＸ２方向に所定間隔で併設されており、活性領域Ｓａ２はこれらの複数の素子分離領域Ｓｂ２により分離されている。図２０に示すように、素子分離領域Ｓｂ２は、Ｘ２方向に直交するＹ２方向に沿って設けられている。この素子分離領域Ｓｂ２は、半導体基板２に形成された素子分離溝３の内面に沿って形成されたシリコン酸化膜２１、このシリコン酸化膜２１の内側に沿って形成されたシリコン窒化膜２２、このシリコン窒化膜２２の内側に埋め込まれたシリコン酸化膜２３、の３層構造により構成されている。
【００６４】
シリコン酸化膜２３は、前述実施形態で説明した塗膜４ｃ（ポリシラザン膜４ｄ）をベースとして酸化膜に転換して構成されており、本実施形態ではシリコン酸化膜２３の外側を覆うようにシリコン窒化膜２２が形成されているところに特徴の一つがある。
【００６５】
スタック型のキャパシタＣは、半導体基板２の表面の上方に位置して構成されているため、図１９に示すように、シリコン酸化膜よりも比誘電率の高いシリコン窒化膜２２が半導体基板２内の素子分離溝３中に形成されていたとしても、キャパシタＣの電荷保持特性に悪影響が引き起こされる虞がない。シリコン窒化膜２２は、後述する塗膜２９から放出される不要物（炭素、炭化水素など）により他の電気的構成要素に引き起こされる悪影響をブロックするためのブロック膜として機能している。
【００６６】
素子分離領域Ｓｂ２はその上端が半導体基板２の上面から下方に位置して構成されている。ゲート絶縁膜２４が複数の隣り合う素子分離領域Ｓｂ２間の半導体基板２の突出上面上および上部側面上に沿って形成されており、セルトランジスタＴｒのゲート電極Ｇはゲート絶縁膜２４を覆うように形成されている。セルトランジスタＴｒはＦｉｎＦＥＴ型に構成されている。
このように、セルトランジスタＴｒがＦｉｎＦＥＴ構造により構成されていると、チャネル中の高い不純物濃度のばらつきに起因する閾値電圧Ｖｔのばらつきを回避することができる。
【００６７】
上記構造の製造方法について説明する。本実施形態では、素子分離領域Ｓｂ２の製造方法に特徴を具備しているため、素子分離領域Ｓｂ２の製造方法について説明を行う。
図２１に示すように、半導体基板２上に犠牲酸化膜２６を所定膜厚（例えば４［ｎｍ］）、ＣＭＰ処理のストッパとなるシリコン窒化膜２７を所定膜厚形成し、次に、半導体基板２の全面に反応性イオンエッチング（ＲＩＥ）法のマスクとなるシリコン酸化膜２８をＣＶＤ法により形成する。
【００６８】
次に、図２２に示すように、シリコン酸化膜２８の上面上にレジスト（図示せず）をリソグラフィ技術によってパターン加工し、当該レジストパターンをマスクとしてＲＩＥ法によりシリコン酸化膜２８を加工してハードマスクを形成する。
【００６９】
次に、レジストパターンをアッシャーおよび硫酸過酸化水素水混合液のエッチング処理液により除去処理し、図２３に示すように、シリコン酸化膜２８をマスクとして、シリコン窒化膜２７、犠牲酸化膜２６、半導体基板２の上部を順次ＲＩＥ法により加工し、半導体基板２の上面からのエッチング深さ２００［ｎｍ］の素子分離溝３を形成する。次に、フッ酸蒸気処理を行うことにより、マスク材のＣＶＤシリコン酸化膜２８を除去処理する。
【００７０】
次に、図２４に示すように、素子分離溝３の内面を熱酸化処理して２［ｎｍ］のシリコン熱酸化膜２１を形成する。次に、素子分離溝３内のシリコン熱酸化膜２１の上面上にＬＰ−ＣＶＤ法によりシリコン窒化膜２２を８［ｎｍ］形成する。
【００７１】
次に、図２５に示すように、シリコン窒化膜２２の上に塗膜２９をスピンコーティング法により形成する。この塗膜２９は、過水素化シラザン重合体溶液によるもので、前述実施形態の塗膜４ｃに相当する。塗膜２９の塗布方法、塗膜２９をベーク（加熱）処理する方法は、前述実施形態と同様であるためその説明を省略する。次に、４００［℃］〜７００［℃］の水蒸気雰囲気中で酸化処理し、膜中の不純物炭素、炭化水素を除去すると共に、膜中のＳｉ−Ｎ結合をＳｉ−Ｏ結合に転換することで膜中残留窒素が０．００１［ａｔｏｍｉｃ％］以下となるシリコン酸化膜２３を形成する。
【００７２】
本実施形態に係るＤＲＡＭセルの素子分離領域Ｓｂ２は、ゲート絶縁膜２４を形成する前に形成されるため、前述実施形態のフラッシュメモリ装置１の場合に比較してプロセス温度の条件制約が少ない。また、本実施形態に係るＤＲＡＭセルは、メモリセルトランジスタの閾値変動によってデータを記憶するメモリではなく、前述したように半導体基板２の上方にキャパシタＣが構成されているため、比誘電率の高いシリコン窒化膜２２が半導体基板２の素子分離溝３内にライナー膜として形成されていても、キャパシタＣによるデータ保持特性には影響しない。
【００７３】
このシリコン窒化膜２２は、前述の塗膜２９の酸化処理により発生する不要物（不純物炭素、炭化水素など）を外部に放出しないようにするためのブロック膜として機能している。したがって、塗膜２９をシリコン酸化膜２３に転換するときには、４００［℃］〜７００［℃］の範囲の高温水蒸気雰囲気における酸化処理を適用できる。
【００７４】
発明者の検討結果によれば、例えば、４００［℃］まで昇温し半導体基板２の温度が安定した後、直ぐに炉内に水蒸気を導入して酸化処理する方法が残留窒素濃度を低減するための方法として挙げられる。しかし、第１の実施形態と同様にセル領域の狭幅の素子分離領域Ｓｂ２内に数［ｎｍ］〜１０数［ｎｍ］のボイドが発生してしまうことが確認されている。
【００７５】
このときに、素子分離領域Ｓｂ２の高さを調整すると、ゲート絶縁膜２４、ゲート電極Ｇを積層した後、ゲート電極Ｇの加工が行われた段階において、ゲート電極Ｇ（例えば多結晶シリコン）の一部がシリコン酸化膜２３の上面に露出したボイド中に残留してしまい、隣り合うゲート電極Ｇ間のリーク電流が大きくなってしまうことが懸念される。
【００７６】
これは、第１の実施形態で説明したように、過水素化シラザンポリマー間に巻き込まれてとりこまれた空気や残留溶媒等のガスの残留物の影響を受けて、大きな径のボイドがシリコン酸化膜２３中に残留してしまい、このようなボイドがエッチバック処理等によってシリコン酸化膜２３の上面に露出すると、隣り合うゲート電極Ｇ間の短絡の原因となる窪みが形成されてしまうためである。そこで、過水素化シラザンポリマー間に存在する空気や残留溶媒等のガスの残留物を除去するため、本実施形態においては以下のシーケンスを採用している。
【００７７】
図２６は、温度制御フローと圧力制御フローを示している。
図２６の（１）の時間領域に示すように、塗膜２９を塗布した半導体基板２を、酸化性雰囲気の炉内に導入する。これは、低分子シラザンの蒸散を抑制するためである。そして過水素化シラザンポリマーが軟化する１５０［℃］以上で一旦１［Ｔｏｒｒ］以下まで真空排気して保持することにより、ポリマー間に残留したガスを排出する。本実施形態では１８０［℃］で真空排気し、１０分間保持している。
【００７８】
次いで、図２６の（２）の時間領域に示すように、塗膜２９を塗布した半導体基板２を、ポリシラザンのメルト温度を低下させるため酸素／窒素雰囲気中で２００［℃］以上に加熱保持し、１００［Ｔｏｒｒ］〜３００［Ｔｏｒｒ］程度の減圧状態に保持する。これにより塗膜２９（ポリシラザン膜３０）をメルトさせて過水素化シラザンポリマー間に残留したガスを排出する。
【００７９】
このとき３５０［℃］以上にすると、酸化性雰囲気における酸化による塗膜２９（ポリシラザン膜３０）の硬化が進行してしまうので、減圧保持する温度は２００［℃］〜３００［℃］が好ましい。本実施形態では２８０［℃］で１０分間保持した。
【００８０】
続いて、図２６の（３）の時間領域に示すように、４００℃まで再昇温し温度を安定化させ、水蒸気を導入して塗膜２９（ポリシラザン膜３０）を４００［℃］で１５分間酸化し、更に水蒸気を供給した状態で４００［℃］〜７００［℃］まで昇温し７００［℃］の水蒸気中で更に３０分間酸化する。これにより、塗膜２９（ポリシラザン膜３０）は窒素を０．００１［ａｔｏｍｉｃ％］以下しか含有しないシリコン酸化膜２３に転換される。更に、１０００［℃］の窒素雰囲気中で１時間アニールすることにより緻密なシリコン酸化膜２３を形成する。
【００８１】
次に、図２７に示すように、シリコン窒化膜２２、２７をストッパ膜として、ＣＭＰ法によりシリコン酸化膜２３を平坦化処理する。
次に、図２８に示すように、反応性イオンエッチング処理によりシリコン酸化膜２３をエッチバックし、またシリコン窒化膜２７をエッチング除去すると共にシリコン窒化膜２２をエッチバック処理して素子分離絶縁膜の高さを調整する。次に、ゲート絶縁膜２４の形成前の前処理として希フッ酸処理を行う。
【００８２】
次に、図２９に示すように、半導体基板２の露出面上にゲート絶縁膜２４を形成する。次に、図１９に示すように、ゲート絶縁膜２４の上にゲート電極Ｇの構成材料となる多結晶シリコンを堆積し、リソグラフィ技術および反応性イオンエッチング技術によりゲート電極Ｇ（ワード線ＷＬ）を形成する。その後、層間絶縁膜３１、ビット線コンタクトＣＢ、ビット線ＢＬを順に形成し、キャパシタＣをコンタクトＣＣを介してセルトランジスタＴｒの上方に形成することによってＤＲＡＭデバイスを形成できる。
【００８３】
本実施形態に係る効果を確認するため、ゲート電極Ｇ（ワード線ＷＬ）間のリーク不良発生チップ数を調査している。サンプルとしては、上記シーケンスについて、サンプル１は（１）（２）を共に実施しない場合、サンプル２は（１）のみ実施した場合、サンプル３は（２）のみ実施した場合、サンプル４は（１）（２）共に実施した場合、の４つの場合について検証している。
【００８４】
図３０は、隣り合うワード線のリーク不良率を比較した結果を示している。図３０に示すように、不良率は、サンプル１が９．６％、サンプル２が４．５％、サンプル３が５．９％、サンプル４が３．６％となっている。すなわち、ワードライン間不良率は、サンプル４が最良であり、サンプル１が最低であることがわかる。尚、ワード線間リーク電流は、シリコン酸化膜２３の上部凹欠陥のみで発生するわけではないため、サンプル４でも不良率は完全に０になるわけではない。
【００８５】
まとめると、本実施形態は次に示す方法を用いている。ＳＴＩ形成用の素子分離溝３を形成し、素子分離溝３中の一部に塗布法により塗膜２９を埋込み、塗膜２９をベークし膜中の溶媒を蒸散させ、溶媒が蒸散した塗膜２９が形成された半導体基板２を酸化性雰囲気中で酸化炉内に導入し、酸化炉を真空排気した状態で保持することで、塗膜２９内に残留したガスを蒸散させ、酸化性雰囲気中で減圧状態に保持し塗膜２９をメルトさせることにより塗膜２９中に残留したガスを蒸散させ、水蒸気酸化温度に保持し水蒸気酸化を行うことで塗膜２９についてシリコン酸化膜２３に転換している。
【００８６】
この方法によれば、塗膜２９中に残留したガスを蒸散することにより、素子分離溝３内のシリコン酸化膜２３におけるボイド２３ｅの発生を抑制できる。しかも、素子分離絶縁膜の陥没に伴う耐圧劣化あるいはゲート電極ＭＧのショート等を抑制することが可能になる。
【００８７】
また、塗膜２９をベークするときには、酸化性雰囲気中で行っているため、塗膜２９中の低分子成分の蒸散を膜表面での酸化処理により抑制できる。
酸化炉内を１［Ｔｏｒｒ］以下に真空排気した状態で保持することで塗膜２９内に残留したガスの蒸散を行っているため、塗膜２９の軟化により残留ガスの蒸散が容易になる。
【００８８】
酸化性雰囲気中で減圧状態に保持し塗膜２９をメルトさせることにより残留したガスを蒸散させるときには、その処理温度を２００［℃］〜３００［℃］の範囲とし、処理圧力を１００［Ｔｏｒｒ］から３００［Ｔｏｒｒ］の間としているため、塗膜２９のメルトが促進することにより膜中の転換が促進されるようになる。
【００８９】
塗膜２９をメルトさせる温度を塗膜２９の水蒸気酸化温度よりも低い温度としているため、塗膜２９中の残留ガスの蒸散が完了したあとに昇温することにより酸化による塗膜２９の熱硬化の影響でガスが膜中に閉じ込められてボイドの原因になることを抑制できる。
【００９０】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＡＮＤ型フラッシュメモリ装置１、ＤＲＡＭに適用したが、これに限定されるものではなく、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ(Magneto resistive Random Access Memory：磁気抵抗メモリ)、ＰＲＡＭ(Phase-change RAM：相変化型記憶メモリ)、ロジックデバイスなどの半導体装置に適用しても良い。
半導体基板２は、ｐ型シリコン基板であっても、ｎ型シリコン基板の表層にｐ型ウェルを形成した半導体基板を適用しても良い。
シリコン窒化膜１０は必要に応じて形成すれば良い。
【００９１】
前記した実施形態中に記載された条件範囲内において、適宜条件選択を行うことで同等の効果を奏する。
上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【符号の説明】
【００９２】
図面中、１はフラッシュメモリ装置（半導体装置）、２は半導体基板、３は素子分離溝、４ｃ、２９は塗膜を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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