(57)【要約】【課題】偽色の発生を抑止しつつ、解像度の低下を防止することが可能な固体撮像素子およびその駆動方法、並びにカメラシステムを提供する。【解決手段】画素信号読み出し線１１６と、光電変換を含む複数の画素が行列状に配列された画素部１１０から画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部１２０と、を有し、画素部１１０は、複数の画素で出力ノードを共有する共有画素１１０Ｂが形成され、共有出力ノードから対応する画素信号読み出し線に共有画素における各画素の画素信号を選択的に出力可能で、画素信号読み出し部は、画素信号読み出し線に接続されてバイアス電圧に応じた電流が流れる負荷素子１２１へのバイアス電圧ＶＢｉａｓが、共有画素１１０Ｂの各画素ＰＸＬの画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定可能である。【選択図】図２
2010093653.tif 000002
【特許請求の範囲】
【請求項１】
画素信号読み出し線と、
光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部は、
複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
上記画素信号読み出し部は、
上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含み、
上記負荷素子へのバイアス電圧は、
上記共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定可能である
固体撮像素子。
【請求項２】
上記画素信号読み出し部で読み出された画素信号からか加算時の加電荷量の差分を演算し、演算結果に応じた制御信号を出力する信号処理部と、
上記信号処理部による制御信号に応答して上記バイアス電圧を制御するバイアス制御部と、を含む
請求項１記載の固体撮像素子。
【請求項３】
上記バイアス制御部は、
差分が大きいほど上記負荷素子に流れる電流値が高くなるようにバイアス電圧を制御する
請求項２記載の固体撮像素子。
【請求項４】
上記バイアス制御部は、
上記画素信号読み出し線に接続されている負荷素子の電流を独立に制御可能である
請求項２または３記載の固体撮像素子。
【請求項５】
上記共有画素は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する複数の光電変換素子と、
上記転送信号によりオン、オフされ、オン状態で対応する上記光電変換素子の電荷を上記出力ノードの転送する複数の転送素子と、
リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含み、
上記出力ノードおよび上記リセット素子が複数の画素で共有され、
共有画素の各画素は上記光電変換素子および上記転送素子を含む
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記共有画素は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する複数の光電変換素子と、
転送信号によりオン、オフされ、オン状態で対応する上記光電変換素子の電荷を上記出力ノードの転送する複数の転送素子と、
リセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、
セレクト信号によりオン、オフされ、オン状態で上記出力ノードを上記画素信号読み出し線に電気的に接続する選択素子と、を含み、
上記出力ノード、上記リセット素子、および上記選択素子が複数の画素で共有され、
共有画素の各画素は上記光電変換素子および上記転送素子を含む
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項７】
上記画素信号読み出し部は、
上記画素部から複数の画素単位で画素信号の読み出しを行い、
上記画素信号読み出し部は、
上記画素信号読み出し線の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、
上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、
上記カウンタのカウント値をラッチするラッチと、を含む
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
光電変換素子を含む複数の画素で出力ノードを共有する共有画素を形成し、
上記共有出力ノードから対応する画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力し、
上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子へのバイアス電圧を、上記共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定する
固体撮像素子の駆動方法。
【請求項９】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
画素信号読み出し線と、
光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素部は、
複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、
上記画素信号読み出し部は、
上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含み、
上記負荷素子へのバイアス電圧は、
上記負荷素子へのバイアス電圧は、
上記共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定可能である
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびその駆動方法、並びにカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。これは以下の理由による。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能であり、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
ところで、この種の固体撮像素子において、多画素化、小型化が進むにつれて画素のユニットセルサイズが小さくなっている。
それに伴い、固体撮像素子においては、画素に占めるトランジスタの面積の割合が増加し、フォトダイオードの面積が小さくなるので飽和電荷量および感度が低下し、画質の劣化が問題となっている。
また、ＨＤモードでの３０ｆｐｓの実現など多画素での高速読み出しも必要となっている。
【０００６】
そのため、小型ユニットセルサイズの画素を備える固体撮像素子において、感度とＳ/Ｎ改善、また高速読み出しのために幾つかの画素の信号をアナログまたはデジタルで加算する方法が幾つか提案されている。
【０００７】
その１つに、複数の画素でフローティングディフュージョン（ＦＤ）を共有し、各画素で光電変換された電荷をＦＤで加算する方法がある。
しかし、画素のユニットセルサイズの縮小が進む中で、同色画素を加算するためにＦＤを形成すると更なるフォトダイオード面積の縮小となり、飽和電荷量および感度の低下、そして画質の劣化につながる。
【０００８】
その他の加算方法にＡＤ変換器（Analog digital converter)を有する固体撮像素子でデジタル信号に変換後、加算する方法がある。
全画素モードではある一定期間内に１回のＡＤ変換を行うが、高速化を実現するためにデジタル加算をする場合はある一定期間内に複数回のＡＤ変換が必要となり、ＡＤ変換の高速化と高速化に伴うノイズ悪化の問題がある。
【０００９】
上記、ＦＤ加算とデジタル加算で発生する問題を回避でき、感度とＳ/Ｎの改善、高速化を可能とする方法として読み出し信号線に接続されている負荷ＭＯＳ回路で加算するソースフォロワー加算が知られている（たとえば特許文献１参照）。
【特許文献１】ＵＳ  Ｐａｔｅｎｔ  Ｎｏ：６７９４６２７  Ｂ２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
複数の画素信号を同時に読み出し線に読み出すソースフォロワー加算では、加算される画素電荷量が近似であれば、読み出される信号量は加算された画素電荷量の平均値となる。
【００１１】
しかし、加算される画素電荷量に大きな差がある場合は、ソースフォロワーで加算された信号量は平均値ではなく、平均値より少ない信号量となる。
そのため、明暗のはっきりとしたエッジなどではソースフォロワー加算をすることで偽色が発生する問題がある。
上記特許文献１では、多数の画素を加算することによりエッジでの色付きに対応している。
【００１２】
しかしながら、多数の列の画素の加算しエッジの色付きに対処する方法では解像度を低下させるマイナス面が存在する。
【００１３】
本発明は、偽色の発生を抑止しつつ、解像度の低下を防止することが可能な固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点の固体撮像素子は、画素信号読み出し線と、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部は、複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、上記画素信号読み出し部は、上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含み、上記負荷素子へのバイアス電圧は、上記共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定可能である。
【００１５】
本発明の第２の観点の固体撮像素子の駆動方法は、光電変換素子を含む複数の画素で出力ノードを共有する共有画素を形成し、上記共有出力ノードから対応する画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力し、上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子へのバイアス電圧を、上記共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定する。
【００１６】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、画素信号読み出し線と、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素部は、複数の画素で出力ノードを共有する共有画素が形成され、当該共有出力ノードから対応する上記画素信号読み出し線に上記共有画素における各画素の画素信号を選択的に出力可能で、上記画素信号読み出し部は、上記画素信号読み出し線に接続されて電流源として機能し、バイアス電圧に応じた電流が流れる負荷素子を含み、上記負荷素子へのバイアス電圧は、上記負荷素子へのバイアス電圧は、上記共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定可能である。
【００１７】
本発明よれば、負荷素子へのバイアス電圧が、共有画素の各画素の画素信号の加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定される。
【発明の効果】
【００１８】
本発明によれば、偽色の発生を抑止しつつ、解像度の低下を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の第１の構成例）
２．第２の実施形態（固体撮像素子の第２の構成例）
３．第３の実施形態（カメラシステムの構成例）
【００２０】
＜第１の実施形態＞
図１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２は、ＦＤを４画素で共有する第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素およびＡＤＣ群をより具体的に示すブロック図である。
【００２１】
本固体撮像素子１００は、図１および図２に示すように、画素部１１０、負荷ＭＯＳ部１２０、垂直走査回路１３０、水平転送走査回路１４０、画素信号読み出し部としてのカラム処理部（ＡＤＣ群）１５０、およびタイミング制御回路１６０を有する。
固体撮像素子１００は、ＤＡＣ（デジタル−アナログ変換装置）を含むＤＡＣおよびバイアス回路１７０、アンプ回路（Ｓ／Ａ）１８０、信号処理回路１９０、およびラインメモリ２００を有する。
これらの構成要素のうち、画素部１１０、負荷ＭＯＳ部１２０、垂直走査回路１３０、水平転送走査回路１４０、ＡＤＣ群１５０、ＤＡＣ１７０、並びにアンプ回路（Ｓ／Ａ）１８０はアナログ回路により構成される。
また、タイミング制御回路１６０、信号処理回路１９０、およびラインメモリ２００はデジタル回路により構成される。
【００２２】
画素部１１０は、光電変換素子としてのフォトダイオードを含む画素ＰＸＬがマトリクス状（行列状）に配置されている。
本実施形態の画素部１１０は、フローティングディフュージョンＦＤを４画素で共有する構成を有する。ここでは、基本的な画素構成を説明し、その後、フローティングディフュージョンＦＤの４画素共有構成について説明する。
【００２３】
［画素の基本構成例］
図３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの基本的な画素回路の一例を示す図である。
【００２４】
図３の画素回路１１０Ａは、光電変換素子としてたとえばフォトダイオード(ＰＤ)１１１を有している。
画素回路１１０Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１１０Ａは、１個のフォトダイオード１１１に対して転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００２５】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に転送信号ＴＲＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００２６】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００２７】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源を形成する負荷ＭＯＳとソースフォロアを形成する。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００２８】
［共有画素の構成例］
以上の基本構成を踏まえて、図２に示すように、縦２画素、横２画素の２×２画素共有の画素の構成例について説明する。
【００２９】
図４は、２×２画素共有の画素の構成例を示す回路図である。
ここでは、２×２画素共有の共有画素を、符号１１０Ｂをもって表し、また、図３と同一構成部分は同一符号をもって表す。
【００３０】
共有画素１１０Ｂは、各画素ＰＸＬ１〜ＰＸＬ４に１つのフォトダイオード１１１−１〜１１１−４、並び１つの転送ゲートとしの転送トランジスタ１１２−１〜１１２−４がそれぞれ配置されている。
そして、共有画素１１０Ｂは、４画素ＰＸＬ１〜ＰＸＬ４に１つのフローティングディフュージョンＦＤ、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を有する。
【００３１】
画素ＰＸＬ１，ＰＸＬ２が配置されている行には、転送制御線ＬＴＲＧ１（Ｎ），ＬＴＲＧ２（Ｎ）および選択制御線ＬＳＥＬ（Ｎ）が配線されている。
画素ＰＸＬ３，ＰＸＬ４が配置されている行には、転送制御線ＬＴＲＧ３（Ｎ），ＬＲＧ４（Ｎ）およびリセット制御線ＬＲＳＴ（Ｎ）が配線されている。
転送制御線ＬＲＧ１が１列目の画素ＰＸＬ１の転送トランジスタ１１２−１のゲートに接続され、転送制御線ＬＲＧ２が２列目の画素ＰＸＬ２の転送トランジスタ１１２−２のゲートに接続されている。
転送制御線ＬＴＲＧ３が１列目の画素ＰＸＬ３の転送トランジスタ１１２−３のゲートに接続され、転送制御線ＬＴＲＧ４が２列目の画素ＰＸＬ４の転送トランジスタ１１２−４のゲートに接続されている。
選択制御線ＬＳＥＬ（Ｎ）が選択トランジスタ１１５のゲートに接続され、リセット制御線ＬＲＳＴがリセットトランジスタ１１３のゲートに接続されている。
【００３２】
これらの転送制御線ＬＴＲＧ１〜ＬＴＲＧ４、リセット制御線ＬＲＳＴ、および選択制御線ＬＳＥＬは、垂直走査回路１３０により駆動される。
【００３３】
１列目の画素ＰＸＬ１，ＰＸＬ３と２列目の画素ＰＸＬ２，ＰＸＬ４との間に一つの画素信号読み出し線としての垂直信号線１１６が配線されている。すなわち、図２の画素部１１０においては、２列に一つの垂直信号線１１６が配線されている。
垂直信号線１１６には、図２に示すように、ＡＤＣ群と共に画素読み出し部を形成する負荷ＭＯＳ部１２０の負荷素子としての負荷ＭＯＳトランジスタ１２１が接続されている。
なお、この構成に対応してＡＤＣ群１５０においては、各ＡＤＣが２列に一つずつ並列に配置されている。
【００３４】
負荷ＭＯＳトランジスタ１２１は、ｎチャネルの絶縁ゲート型電界効果トランジスタであるＮＭＯＳトランジスタにより形成されている。
負荷ＭＯＳトランジスタ１２１のドレインが垂直信号線１１６に接続され、ソースが基準電位源ＶＳＳに接続されている。
そして、各負荷ＭＯＳトランジスタ１２１のゲートが、バイアス電圧ＶＢｉａｓの供給ラインＬＶＢｉａｓに接続されている。
【００３５】
本実施形態においては、いわゆる画素加算を、負荷ＭＯＳトランジスタ１２１を含むソースフォロワー加算により行う。
ソースフォロワー加算は、複数の画素に蓄積された電荷を加算する場合、加算される電荷量の平均値に相当する信号量が読み出し線としての垂直信号線１１６に出力されるのが理想である。
しかし、加算される電荷量に大きな差分がある場合は平均値以下の信号量が読み出され、入出力のリニアリティーが崩れる。
たとえば、静止画など解像度を必要とする場合には加算せずに全画素駆動で各画素に蓄積された電荷を出力する。
しかし、全画素駆動時に負荷ＭＯＳトランジスタ１２１のゲートに入力しているバイアス電圧ＶＢｉａｓでソースフォロワー加算を駆動させた場合、加算される２つの画素電荷量に差がなければ、出力は加算された電荷量の平均値に相当する値となる。
しかし、加算される電荷量に差分があると負荷ＭＯＳのリニアリティーが崩れる。
そのため、負荷ＭＯＳトランジスタ１２１のバイアス電圧ＶＢｉａｓを増加させることで負荷ＭＯＳのリニアリティーが改善でき、加算される電荷量に差分がある場合でもリニアリティーが保たれ、明暗のはっきりとしたエッジなどでの色付きを抑制できる。
そのため、本実施形態においては、加算される画素の電荷量に大差がある場合でもリニアリティーを維持するように、負荷ＭＯＳトランジスタ１２１のゲートバイアス電圧ＶＢｉａｓを最適化している。
すなわち、本実施形態においては、共有画素１１０Ｂの各画素ＰＸＬの画素信号のソースフォロワー加算駆動時に、加算電荷量の差分がないときの基準バイアス電圧時の電流より電流値を高くする電圧に設定される。
【００３６】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１６０、行アドレスや行走査を制御する垂直走査回路１３０、そして列アドレスや列走査を制御する水平転送走査回路１４０が配置される。
【００３７】
タイミング制御回路１６０は、画素部１１０、垂直走査回路１３０、水平転送走査回路１４０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣ１７０、信号処理回路１９０、ラインメモリ２００の信号処理に必要なタイミング信号を生成する。
【００３８】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１７０からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００３９】
ＡＤＣ群１５０は、ＡＤＣが複数列、具体的に２列に一つずつ配列されている。
各ＡＤＣは、DAC170により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するメモリ（ラッチ）１５３とを有する。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（読み出し線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１８０、および信号処理回路１９０が配置される。
【００４０】
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
【００４１】
以上のＡＤ変換期間終了後、水平転送走査回路１４０により、メモリ（ラッチ）１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１８０を経て信号処理回路１９０に入力され、所定の信号処理により２次元画像が生成される。
【００４２】
水平転送走査回路１４０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１６０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１９０では、ラインメモリ２００内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ２００には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１９０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【００４３】
次に、本第１の実施形態におけるソースフォロワー加算駆動について、図５および図６に関連付けて説明する。
【００４４】
図５は、本第１の実施形態のソースフォロワー加算駆動のタイミングチャートを示す図である。
【００４５】
セレクト信号ＳＥＬ（Ｎ）とセレクト信号ＳＥＬ（Ｎ＋１）をハイレベルにした後に、リセット信号ＲＳＴ（Ｎ）とリセットＲＳＴ（Ｎ＋１）をハイレベルにしてフローティングディフュージョンＦＤをリセットし、リセットレベル（Ｐ相）のＡＤ変換を行う。
その後、転送信号ＴＲＧ１（Ｎ）と転送信号ＴＲＧ１（Ｎ＋１）をハイレベルにしてＮ行とＮ＋２行のフォトダイオード１１１−１（ＰＤ１）の信号を同時に読み出し、信号レベル（Ｄ相）のＡＤ変換を行い、Ｐ相とＤ相の差分の信号をメモリ１５３に保持する。
次に、リセット信号ＲＳＴ（Ｎ）とリセット信号ＲＳＴ（Ｎ＋１）をハイレベルにしてフローティングディフュージョンＦＤをリセットしてＰ相のＡＤ変換を行う。そして、転送信号ＴＲＧ２（Ｎ）と転送信号ＴＲＧ２（Ｎ＋１）をハイレベルにしてフォトダイオード１１１０２（ＰＤ２）の信号を読み出し、Ｄ相のＡＤ変換を行う。
フォトダイオード（ＰＤ）データの出力はフォトダイオード１１１−２（ＰＤ２）のＡＤ変換処理と並行してフォトダイオード１１１−１（ＰＤ１）のデータを出力する。
同様にして、フォトダイオード１１１−３（ＰＤ３）とフォトダイオード１１１−４（ＰＤ４）のＡＤ変換とデータ出力を行う。
【００４６】
図６は、本第１の実施形態のソースフォロワーのリニアリティー特性を示す図である。
【００４７】
図６において、横軸が信号電荷量(電子量)を、縦軸が読み出し信号電圧（ＶＳＬ）を示している。また、図６中、Ａで示す曲線(破線)は全画素駆動の特性を、Ｂで示す曲線（実線）はソースフォロワー加算駆動の特性を示している。
【００４８】
解像度などを重要視する静止画撮影では、全画素駆動を使用し、その際の負荷ＭＯＳトランジスタ１２１に流れる電流値は消費電流とソースフォロワーの入出力リニアリティーの観点から決められる。
しかし、全画素駆動と同値の負荷ＭＯＳトランジスタ１２１の電流でソースフォロワー加算を行うと、加算される画素電荷量の差が大きくなるにつれてソースフォロワーのリニアリティーが崩れ、エッジなどの明暗の明白な領域では偽色が発生する。
これ対して、本実施形態においては、負荷ＭＯＳトランジスタ１２１のバイアス電圧ＶＢｉａｓを通常より高くし、負荷ＭＯＳトランジスタ１２１に流れる電流を増加させることでソースフォロワーのリニアリティーが維持されるレンジが拡大される。
そのため、加算される画素電荷量の差が大きな場合でも読み出される信号量は加算される電荷量の平均値に相当する信号量となる。
すなわち、ソースフォロワー加算で発生するエッジでの偽色を抑制することが可能となる。
【００４９】
＜２．第２の実施形態＞
図７は、本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００５０】
本第２の実施形態に係る固体撮像素子１００Ａが第１の実施形態に係る固体撮像素子１００と異なる点は、各画素読み出しに対して負荷ＭＯＳトランジスタ１２１のゲート電圧を独立で制御できるように構成されていることにある。
このように、固体撮像素子１００Ａにおいては、ソースフォロワー加算駆動での各画素の読み出しに対して負荷ＭＯＳトランジスタに流れる電流を各画素で調整することで消費電力を低下する方法が採用されている。
【００５１】
本第２の実施形態の固体撮像素子１００Ａは、信号処理部としての信号処理回路１９０Ａが演算機能を有し、演算結果に応じて制御信号ＣＴＬをバイアス制御回路２１０に出力する。
そして、バイアス制御回路２１０により負荷ＭＯＳトランジスタ１２１のバイアス電圧ＶＢｉａｓを、電圧ＶＬＯＡＤでダイナミックに変更し、負荷ＭＯＳ電流を調整する。
【００５２】
以下、本固体撮像素子１００Ａのバイアス電圧制御機能についてさらに説明する。
【００５３】
図８は、第２の実施形態に係る固体撮像素子のＲＧＢ入出力リニアリティー特性を説明するための図である。
【００５４】
図８中にＡで示したように、ＲＧＢ一律でシャッターを切る単板ＣＭＯＳイメージセンサに対して、ＲＧＢの蓄積時間は何れかの画素が飽和し、白飛びしない時間で切られる。
そのため、図８中にＢで示すように、ソースフォロワー加算において飽和近傍の蓄積電荷量と暗時の蓄積電化量を加算するときが最も差分のある蓄積電荷量を加算する条件となる。
ＲＧＢの感度比は画素の特性より分かっているため、図５中にＣで示すように、ＲＧＢのそれぞれの画素に対してソースフォロワー加算される電荷量の最大の差分も算出できる。
したがって、ソースフォロワー加算時に負荷ＭＯＳトランジスタ１２１に流す電流は色毎で最適化でき、結果として消費電力の低下になる。
【００５５】
図９〜図１２は、共有画素の異なる画素配列でのソースフォロワー加算の他の駆動方法を示す図である。
【００５６】
図９は、第２の実施形態の第１のソースフォロワー加算駆動方法であって、縦２画素、横２画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図であって、図９（Ａ）は等価回路図、図９（Ｂ）はタイミングチャートを示している。
図１０は、第２の実施形態の第２のソースフォロワー加算駆動方法であって、縦４画素、横１画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図であって、図１０（Ａ）は等価回路図、図１０（Ｂ）はタイミングチャートを示している。
図１１は、第２の実施形態の第３のソースフォロワー加算駆動方法であって、縦２画素、横２画素ジグザグ画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図である。図１１（Ａ）は等価回路図、図１１（Ｂ）はタイミングチャートを示している。
図１２は、第２の実施形態の第４のソースフォロワー加算駆動方法であって、同色縦２画素、横２画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図である。図１２（Ａ）は等価回路図、図１２（Ｂ）はタイミングチャートを示している。
【００５７】
図９〜図１２において、負荷ＭＯＳトランジスタ１２１のゲートに印加する電圧をＶＬＯＡＤとして示している。
図９の第１の例では、一つの電圧ＶＬＯＡＤ１で負荷ＭＯＳトランジスタ１２１のゲート電圧を制御する。
図１０〜図１２の第２の例から第４の例では、電圧ＶＬＯＡＤ１で負荷ＭＯＳトランジスタ１２１−１のゲート電圧を制御し、電圧ＶＬＯＡＤ２で負荷ＭＯＳトランジスタ１２１−２のゲート電圧を制御する。
【００５８】
これらの４つの例、いずれにおいても列並列に読み出す時に感度比に応じて負荷ＭＯＳトランジスタ１２１のゲートに印加する電圧ＶＬＯＡＤ１，２を調整することで消費電力の削減という効果がある。
【００５９】
１つの例としては、ＲＧＢ画素の中でＧｒ/Ｇｂが最も感度が高いイメージセンサにおいて白色光が入射された場合には次のようになる。
Ｇｒ/Ｇｂを読み出す場合には、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧は１Ｖに対してＲ/Ｂを読み出す場合には負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧は０．８Ｖと変更させ消費電流を削減する。
【００６０】
また、１フレーム蓄積した場合でも飽和しない光量の場合は、ソースフォロワー加算により加算される電荷量の差分は更に減少するため、負荷ＭＯＳトランジスタ１２１に流れる電流を下げることができる。
たとえば、１フレーム内での各色の画素の出力を次に出力される同色の画素の出力と演算処理回路で比較し、大きな出力値を信号処理回路１９０Ａのメモリに保存する。
そして、同様に各色で比較することで１フレーム内での各色の最大出力値をメモリに保存する。
１フレーム終了後に演算処理回路のメモリに保存されていた値、センサのアナログゲイン値またはデジタルゲイン値より最も画素に蓄積する電荷量を推測できる。
最大に蓄積されていると推測される電荷量と暗時の画素を加算する場合が最も負荷ＭＯＳ電流を流す必要がある。
上記条件で負荷ＭＯＳトランジスタ１２１のリニアリティーを維持すれば良いため、負荷ＭＯＳトランジスタ１２１に流れる電流をさらに減少できる。
【００６１】
以下に、上記内容を１０ビット出力の列並列読み出しのＲＧＢベイヤー配列の単板イメージセンサを１つの例として詳細に説明する。
【００６２】
各画素を読み出す場合、まずは最初の列のＲ画素を読み出す。
読み出されたＲ画素の中で最大の出力値を信号処理回路１９０Ａ内にメモリを持ち保持する。
次に、同列にあるＧｒ画素の読み出し最大の出力値を信号処理回路１９０Ａ内にメモリを持ち保持する。Ｇｂ画素/Ｂ画素もＲ画素/Ｇｒ画素と同様に信号処理回路１９０Ａ内のメモリに最大値を保持する。
同処理を１フレームすべてで行う。
仮に１フレーム終了後に信号処理回路１９０Ａ内にあるメモリの値がＲ画素＝５１２、Ｇｒ画素＝７６８、Ｇｂ画素＝７６８、Ｂ画素＝２５６とする。
また、アナログゲインがαｄＢ、信号処理回路１９０Ａ内にあるメモリに出力値が保持される前にデジタルゲインを掛け、その値がβｄＢとする。
ソースフォロワーで加算される各色においての２つの信号量の可能性のある最大差分は暗時の電荷量と以下の式より算出された電荷量となる。
【００６３】
【数１】
2010093653.tif 000003
【００６４】
上記よりソースフォロワー加算時にリニアリティーが維持される必要があるレンジが把握できる。
【００６５】
また、値は１つの例であるが、たとえば、信号処理回路１９０Ａ内に図１３に示すようなテーブルを持つように構成することも可能である。
たとえば、バイアス制御回路２１０に信号処理回路１９０Ａから各色に読み出し時においてリニアリティーを維持するために必要な印加電圧を印加に必要な電圧に相当するデジタル値を送りフィードバックを掛ける。
【００６６】
図１３は、加算電荷量の差分とリニアリティー維持に必要な負荷ＭＯＳトランジスタのゲート電圧と制御値との関係を示す図である。
【００６７】
加算電荷量差分は、たとえば信号処理回路１９０Ａで演算される。
加算電荷量差分が「０」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．６０Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値０としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値０に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．６０Ｖに調整する。
【００６８】
加算電荷量差分が「２００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．６５Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値１としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値１に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．６５Ｖに調整する。
【００６９】
加算電荷量差分が「４００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．７０Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値２としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値２に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．７０Ｖに調整する。
【００７０】
加算電荷量差分が「６００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．７５Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値３としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値３に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．７５Ｖに調整する。
【００７１】
加算電荷量差分が「８００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．８０Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値４としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値４に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．８０Ｖに調整する。
【００７２】
加算電荷量差分が「１０００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．８５Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値５としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値５に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．８５Ｖに調整する。
【００７３】
加算電荷量差分が「１２００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．９０Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値６としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値６に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．９０Ｖに調整する。
【００７４】
加算電荷量差分が「１４００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは０．９５Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値７としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値７に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを０．９５Ｖに調整する。
【００７５】
加算電荷量差分が「１６００」の場合、負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤは１．００Ｖである。
この場合、信号処理回路１９０Ａは、制御信号ＣＴＬを制御値８としてバイアス制御回路２１０に出力する。
これにより、バイアス制御回路２１０は、制御値８に応答して負荷ＭＯＳトランジスタ１２１のゲートへの印加電圧ＶＬＯＡＤを１．００Ｖに調整する。
【００７６】
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し部（ＡＤＣ群）１５０と、を有する。
画素部１１０は、複数画素でＦＤ（出力ノード）、リセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５を共有する。そして、共有画素における各画素はフォトダイオード１１１と転送トランジスタ１１２を有する。
読み出し信号線としての垂直信号線１１６は、共有画素が含まれる列数につき一つ配線され、垂直信号線１１６は、ＡＤＣ群１５０と画素読み出し部を形成するソースフォロワー加算駆動を行うための負荷ＭＯＳトランジスタ１２１が接続されている。
そして、負荷ＭＯＳトランジスタ１２１のゲート電圧は、加算電荷量の差分が無い場合の基準ゲート電圧より高くしてソースフォロワーの電流を増加させてソースフォロワー加算駆動時のリニアリティー特性を拡大させる。
あるいは、ソースフォロワー加算駆動での各画素の読み出しに対して負荷ＭＯＳトランジスタに流れる電流を各画素で調整することで消費電力を低下する方法が採用されている。
ＡＤＣ群１５０は、画素の列配列に対応して配置され読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、メモリ１５３とを有する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【００７７】
一般的に、ＣＭＯＳイメージセンサにおいて、多画素化、小型化に伴い画素のユニットセルサイズが小さくなると、感度やＳ/Ｎの低下は避けることができず、画素出力をアナログまたはデジタルで加算する駆動方法は必要不可欠となる。
前述してきたように、加算方法の１つに読み出し信号線に接続されている負荷ＭＯＳで加算するソースフォロワー加算がある。
静止画など解像度を必要とする場合には加算せずに全画素駆動で各画素に蓄積された電荷を出力する。
しかし、全画素駆動時に負荷ＭＯＳのゲートに入力しているバイアス電圧でソースフォロワー加算を駆動させた場合、加算される２つの画素電荷量に差がなければ、出力は加算された電荷量の平均値に相当する値となる。しかし、加算される電荷量に差分があると負荷ＭＯＳトランジスタのリニアリティーが崩れる。
本実施形態によれば、負荷ＭＯＳトランジスタのバイアス電圧を増加させることで負荷ＭＯＳトランジスタのリニアリティーが改善でき、加算される電荷量に差分がある場合でもリニアリティーが保たれ、明暗のはっきりとしたエッジなどでの色付きを抑制できる。
また、入射光量とＲＧＢの感度比に応じて各色を読み出す時に負荷ＭＯＳトランジスタに流れる電流を最適化することにより消費電力の低減となる。
たとえば、加算される電荷量の差が最大となる条件は暗時とフローティングディフュージョンＦＤが完全に満たされた画素を加算する時であるが、１フレーム蓄積した場合でもシャッターを切る必要のない光量では最大の差分は減少する。
そのため、負荷ＭＯＳトランジスタのリニアリティーを維持するレンジを縮小することができ、消費電流の低下につながる。
【００７８】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７９】
＜３．第３の実施形態＞
［カメラシステムの構成例］
図１４は、本発明の第３の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８０】
本カメラシステム３００は、図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００８１】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００８２】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。
記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８３】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００，１００Ａを搭載することで、高精度なカメラが実現できる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２】ＦＤを４画素で共有する第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素およびＡＤＣ群をより具体的に示すブロック図である。
【図３】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの基本的な画素回路の一例を示す図である。
【図４】２×２画素共有の画素の構成例を示す回路図である。
【図５】本第１の実施形態のソースフォロワー加算駆動のタイミングチャートを示す図である。
【図６】本第１の実施形態のソースフォロワーのリニアリティー特性を示す図である。
【図７】本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図８】第２の実施形態に係る固体撮像素子のＲＧＢ入出力リニアリティー特性を説明するための図である。
【図９】第２の実施形態の第１のソースフォロワー加算駆動方法であって、縦２画素、横２画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図である。
【図１０】第２の実施形態の第２のソースフォロワー加算駆動方法であって、縦４画素、横１画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図である。
【図１１】第２の実施形態の第３のソースフォロワー加算駆動方法であって、縦２画素、横２画素ジグザグ画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図である。
【図１２】第２の実施形態の第４のソースフォロワー加算駆動方法であって、同色縦２画素、横２画素共有の画素配列におけるソースフォロワーの加算駆動方法を説明するための図である。
【図１３】加算電荷量の差分とリニアリティー維持に必要な負荷ＭＯＳトランジスタのゲート電圧と制御値との関係を示す図である。
【図１４】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００８５】
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・負荷ＭＯＳ部、１３０・・・垂直走査回路、１４０・・・水平転送走査回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・タイミング制御回路、１７０・・・ＤＡＣ、１８０・・・アンプ回路、１９０，１９０Ａ・・・信号処理回路、２００・・・ラインメモリ、２１０・・・バイアス制御回路、ＬＴＲＦ・・・水平転送線、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
2010093653.tif 000004
【図２】
2010093653.tif 000005
【図３】
2010093653.tif 000006
【図４】
2010093653.tif 000007
【図５】
2010093653.tif 000008
【図６】
2010093653.tif 000009
【図７】
2010093653.tif 000010
【図８】
2010093653.tif 000011
【図９】
2010093653.tif 000012
【図１０】
2010093653.tif 000013
【図１１】
2010093653.tif 000014
【図１２】
2010093653.tif 000015
【図１３】
2010093653.tif 000016
【図１４】
2010093653.tif 000017