(57)【要約】【課題】本発明は、S/N比の高い高画質の再生画像を得ることができ、混色が発生せずに色再現性の向上を図ることを最も主要な特徴とする。【解決手段】光電変換部及び信号走査回路部を含む複数の単位画素が半導体基板上にそれぞれ行列状に配置して形成され、かつ半導体基板上に互いに離間して配置された複数の撮像領域１１〜１４と、半導体基板の配線層形成面とは反対面の複数の各撮像領域上に被写体像を形成する結像光学レンズと、半導体基板上で複数の撮像領域の相互間に配置され、信号走査回路部を駆動する駆動回路が形成された駆動回路領域２３とを具備する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
光電変換部及び信号走査回路部を含む複数の単位画素が半導体基板上にそれぞれ行列状に配置して形成され、かつ前記半導体基板上に互いに離間して配置された複数の撮像領域と、
前記半導体基板の配線層形成面とは反対面の前記複数の各撮像領域上に被写体像を形成する撮像光学系と、
前記半導体基板上で前記複数の撮像領域の相互間に配置され、前記信号走査回路部を駆動する駆動回路が形成された駆動回路領域と
を具備したことを特徴とする撮像装置。
【請求項２】
光電変換部及び信号走査回路部を含む複数の単位画素が半導体基板上にそれぞれ行列状に配置して形成された複数の撮像領域と、
前記半導体基板の配線層形成面とは反対面の前記複数の各撮像領域上に被写体像を形成する撮像光学系とを具備し、
前記複数の撮像領域は、前記撮像光学系により形成される前記被写体像が互いに重なり合わない距離だけ互いに離間して前記半導体基板上に形成されていることを特徴とする撮像装置。
【請求項３】
前記駆動回路領域に形成される駆動回路は、前記複数の各撮像領域に配置された複数の単位画素の行を選択する行選択回路、及び列を選択する列選択回路を含むことを特徴とする請求項１または２記載の撮像装置。
【請求項４】
前記複数の撮像領域の相互間に配置され、前記複数の撮像領域で得られる信号を出力し、かつ前記複数の撮像領域に供給する電源／駆動パルス信号が入力される複数のパッドをさらに具備し、
前記複数のパッドは、前記半導体基板の前記配線層形成面と同じ側の表面上に形成されていることを特徴とする請求項１または２記載の撮像装置。
【請求項５】
前記複数の各撮像領域に対応して分光フィルタが設けられており、前記複数の撮像領域は、前記被写体像の異なる分光スペクトルを受光することを特徴とする請求項１または２記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は撮像装置に係り、特に複数の画素アレイを用いて複数の色情報を取得する撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳセンサを始めとする固体撮像素子は、現在では、デジタルスチルカメラ、ビデオムービ、監視カメラ等、多様な用途で使われている。中でも単一の画素アレイを用いて複数の色情報を取得する単板式の固体撮像素子がその主流となっている。
【０００３】
近年の多画素化や撮像光学系サイズの縮小等の要請により、画素サイズが縮小される傾向にある。画素サイズが縮小されると撮像領域の面積が小さくなり、これに伴って撮像光学系の面積も小さくなり、焦点距離も短くできるので、撮像光学系の高さを縮小できる。例えば、近年デジタルカメラ等で多く使われているＣＭＯＳセンサの画素サイズは1.4μmから2.8μm程度である。しかし、このような微細画素では以下のような問題点がある。
【０００４】
第一に、画素サイズが縮小されると、単位画素で受光できるフォトン（photon：光子）の数が単位画素の面積に比例して減少するので、光ショットノイズに対するS/N比が低下する。S/N比が維持できないと、再生画面における画質が劣化し、再生画像の品質が低下する。
【０００５】
第二に、画素サイズが縮小されると、隣接画素間でクロストークが増大する。すると、各画素はそれぞれ固有の波長領域のみに感度があるべきところを、本来感度を持つべきではない波長領域で感度を持つようになるため、混色が発生し、再生画面上での色再現性が著しく劣化する。
【０００６】
従って、画素サイズを縮小しても高いS/N比を維持するために、できるだけ感度が落ちないようにしてS/N比の低下を防ぐ必要がある。また、画素サイズを縮小しても色再現性が劣化しないようにするために、できるだけ混色が発生しないように工夫する必要がある。このような撮像素子の特性上の課題があるために、画素サイズを小さくすることは困難になり、従って十分に撮像光学系の縮小が図れないという問題がある。
【０００７】
このような問題、特に撮像光学系の厚さを低減するために、従来では、例えば、特許文献１及び２に開示されているように、撮像素子を複数の撮像領域に分け、それぞれの撮像領域に対応して結像光学系を設け、それぞれの撮像領域で異なるスペクトル分布の入射光を受光するように分光フィルタを結像光学系に設けたものが開発されている。この場合、複数の撮像領域は隣接して配置されている。このように撮像領域を複数に分割すると、個々の撮像領域の面積が縮小できるので、結像光学系の光軸方向の高さを低くすることができ、低背のカメラモジュールが実現できる。
【０００８】
しかし、複数の撮像領域を隣接して設けると、次のような問題が起こる。すなわち、結合光学系により形成されるイメージサークルの大きさが一つの撮像領域の面積よりも大きくなり、各撮像領域に対応して配置された結像光学系からの光が隣の撮像領域にはみ出してしまい、従ってそれが偽信号となり、再生画面の画質を著しく劣化させる。
【０００９】
そのために、特許文献１及び２に開示されているものでは、それぞれの結像光学系の間に遮光効果を持たせる構造を採用している。
【００１０】
しかし、このような方法では、隣接する撮像領域に対する偽信号の混入防止効果が不十分であるか、あるいは遮光壁で光反射が起こることにより遮光壁で反射された光によるケラレによるフレアが起こり、再生画像の画質が著しく劣化する。
【特許文献１】特開２００１−７８２１２号公報
【特許文献２】特開２００６−２４６１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は上記のような事情を考慮してなされたものであり、その目的は、画素サイズが縮小でき、かつS/N比の高い高画質の再生画像を得ることができ、さらに混色が発生せずに色再現性の向上を図ることができる撮像装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明の第１の撮像装置は、光電変換部及び信号走査回路部を含む複数の単位画素が半導体基板上にそれぞれ行列状に配置して形成され、かつ前記半導体基板上に互いに離間して配置された複数の撮像領域と、前記半導体基板の配線層形成面とは反対面の前記複数の各撮像領域上に被写体像を形成する撮像光学系と、前記半導体基板上で前記複数の撮像領域の相互間に配置され、前記信号走査回路部を駆動する駆動回路が形成された駆動回路領域とを具備したことを特徴とする。
【００１３】
この発明の第２の撮像装置は、光電変換部及び信号走査回路部を含む複数の単位画素が半導体基板上にそれぞれ行列状に配置して形成された複数の撮像領域と、前記半導体基板の配線層形成面とは反対面の前記複数の各撮像領域上に被写体像を形成する撮像光学系とを具備し、前記複数の撮像領域は、前記撮像光学系により形成される前記被写体像が互いに重なり合わない距離だけ互いに離間して前記半導体基板上に形成されていることを特徴とする。
【発明の効果】
【００１４】
この発明によれば、画素サイズが縮小でき、かつS/N比の高い高画質の再生画像を得ることができ、さらに混色が発生せずに色再現性の向上を図ることができる撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照してこの発明を実施の形態により説明する。なお、全図に渡り対応する箇所には同じ符号を付して重複する説明は避ける。
【００１６】
（第１の実施形態）
図１は第１の実施形態に係る撮像装置の断面図である。この撮像装置は、Ｓｉ半導体基板を用いて１チップ化された撮像素子チップ１と、撮像素子チップ１上に設けられた撮像光学系、すなわち結像光学レンズ２と、撮像素子チップ１と結像光学レンズ２との間に配置された分光フィルタ３を有する。
【００１７】
図２は図１中の撮像素子チップ１の一例を示す平面図であり、図１に示す断面図は図２中のI−I線に沿った断面を示している。図２に示すように、撮像素子チップ１は、複数の撮像領域（画素アレイ）、本例では４個の撮像領域１１〜１４を有する。これら４個の撮像領域１１〜１４は、Ｓｉ半導体基板上で２行×２列の行列状に配列され、かつ互いに離間して配置されている。後述するが、これら４個の撮像領域１１〜１４のそれぞれには、光電変換部及び信号走査回路部からなる複数の単位画素（単位セル）が行列状に配置して形成されている。
【００１８】
また、４個の撮像領域１１〜１４のそれぞれに隣接して、複数のＡ／Ｄ変換器が形成されるＡ／Ｄ変換回路領域１５〜１８が配置されている。各Ａ／Ｄ変換回路領域１５〜１８内に形成される複数のＡ／Ｄ変換器は、各撮像領域内の単位画素で光電変換されたアナログ信号をデジタル信号に変換する。さらに、Ａ／Ｄ変換回路領域１５〜１８のそれぞれに隣接して、対応するＡ／Ｄ変換回路領域内の複数のＡ／Ｄ変換器で変換されたデジタル信号を受けて信号処理を行うデジタル信号処理回路が形成されるデジタル信号処理回路領域１９〜２２が配置されている。
【００１９】
さらに、４個の撮像領域１１〜１４の相互間には、４個の撮像領域１１〜１４内の信号走査回路部を駆動する駆動回路が形成される駆動回路領域２３が配置されている。本例では、駆動回路領域２３は、図中の上下方向に配列されたそれぞれ２個の撮像領域１１、１２及び１３、１４の相互間に、縦方向に伸びるように配置されている。
【００２０】
さらに、図２において、図中の左右方向に配列されたそれぞれ２個の撮像領域１１、１３と１２、１４の相互間には、図中の横方向に連続するように、複数のパッド２４が配置されている。これら複数のパッド２４は、４個の撮像領域１１〜１４で得られる信号を出力し、かつ４個の撮像領域１１〜１４に供給する電源／駆動パルス信号を入力するために使用される。これら複数のパッド２４上には、図３の断面図に示すように半田ボール２５を形成するようにしてもよく、あるいは図４の断面図に示すようにボンディングワイヤ２６を電気的に接続するようにしてもよい。
【００２１】
結像光学レンズ２は、撮像素子チップ１を構成する半導体基板の配線層形成面とは反対面の複数の撮像領域１１〜１４上に被写体像をそれぞれ形成する。
【００２２】
分光フィルタ３は、複数の撮像領域１１〜１４に対応して４個設けられており、図１に示すように、結像光学レンズ２と撮像素子チップ１との間に配置されている。ここで、例えば、撮像領域１１に対応する分光フィルタ３は、図２中にＲで示したように、主に赤の波長領域の光を透過させる。図２中、対角線上に配置されている２個の撮像領域１２、１３に対応する２個の分光フィルタ３は、図２中にＧで示したように、主に緑の波長領域の光を透過させる。さらに、図２中、撮像領域１１に対して対角線上に配置されている撮像領域１４に対応する分光フィルタ３は、図２中にＢで示したように、主に青の波長領域の光を透過させる。
【００２３】
図５は、図２に示す撮像素子チップ１の回路機能の一例を概略的に示すブロック図である。画素アレイ（撮像領域）３１は、図２中の４個の撮像領域１１〜１４に該当するものであり、結像光学レンズ２及び分光フィルタ３を介して４個の撮像領域１１〜１４上に投影された被写体像を撮像し、複数の単位画素により光電変換してＢ、Ｇ、Ｒからなる色信号を取得する。駆動回路３２は、図２中の駆動回路領域２３に配置されており、画素アレイ３１内の信号走査回路部を駆動し、画素アレイ３１内の複数の単位画素を順次選択して、画素アレイ３１から色信号を順次取り出す。Ａ／Ｄ変換回路３３は、図２中のＡ／Ｄ変換回路領域１５〜１８に分散して配置されており、画素アレイ３１で取得された色信号をデジタル信号に変換する。デジタル信号処理回路（ＤＳＰ）３４は、図２中のデジタル信号処理回路領域１９〜２２に分散して配置されており、Ａ／Ｄ変換回路３３で変換されたデジタル信号を受け、画素アレイ３１で撮像された画像のパターンマッチングを行なって画像の合成を行なう。制御回路３５は、駆動回路３２、Ａ／Ｄ変換回路３３、及びデジタル信号処理回路３４の動作を制御する。この制御回路３５は、例えば、図２中の駆動回路領域２３内に配置形成してもよい。
【００２４】
図６は、図２に示す４個の撮像領域１１〜１４のうちの１個の等価回路の一例を、駆動回路３２及びＡ／Ｄ変換器と共に示している。なお、４個の撮像領域１１〜１４は全て同様の構成を有する。撮像領域には、複数の単位画素（単位セル）４０が行列状に配列されている。なお、図６では、説明を簡単にするために、２行×２列分の合計４個の単位セル４０が示されている。しかし、単位セルの数はこの数に限定されない。撮像領域には、さらにそれぞれ複数の水平アドレス線４１、リセット線４２、及び垂直信号線４３が設けられている。
【００２５】
駆動回路３２（図５に図示）内には、行選択回路としての垂直シフトレジスタ回路４４、列選択回路としての水平シフトレジスタ回路４５、それぞれ複数の負荷トランジスタ４６、水平選択トランジスタ４７、及び１つの水平信号線４８が設けられている。
【００２６】
単位セル４０は、フォトダイオード５１、フォトダイオード５１の出力信号（光電変換信号）を読み出す読み出しトランジスタ５２、読み出しトランジスタ５２の出力信号を増幅する増幅トランジスタ５３、増幅トランジスタ５３の出力信号を読み出す垂直ラインを選択する垂直選択トランジスタ５４、及びフォトダイオード５１の出力信号電荷をリセットするリセットトランジスタ５５を有する。垂直選択トランジスタ５４及びリセットトランジスタ５５のドレインまたはソースは共通に接続されており、この共通接続ノードには電源／駆動パルス信号発生回路からの電源／駆動パルス信号が供給される。ここで、各単位セル４０内において、フォトダイオード５１は光電変換部を構成し、読み出しトランジスタ５２、増幅トランジスタ５３、垂直選択トランジスタ５４、及びリセットトランジスタ５５は、信号走査回路部を構成している。
【００２７】
水平アドレス線４１は、垂直シフトレジスタ回路４４から水平方向に延長して配線され、信号を読み出す行を指定する。この水平アドレス線４１は、１行分の単位セル４０内の垂直選択トランジスタ５４の各ゲートに接続されている。
【００２８】
リセット線４２は、垂直シフトレジスタ回路４４から水平方向に延長して配線され、信号をリセットする行を指定する。リセット線４２は、１行分の単位セル４０内のリセットトランジスタ５５の各ゲートに接続されている。
【００２９】
垂直信号線４３は、１列分の単位セル４０内の増幅トランジスタ５３の各ソースに接続されている。垂直信号線４３の一端には負荷トランジスタ４６のそれぞれが接続されている。垂直信号線４３の他端にはＡ／Ｄ変換回路３３内に設けられている複数のＡ／Ｄ変換器４９の各一端が接続されている。複数のＡ／Ｄ変換器４９の各他端は、水平選択トランジスタ４７それぞれを介して水平信号線４８に接続されている。水平選択トランジスタ４７は、水平シフトレジスタ回路４５から出力される選択パルスにより選択駆動される。
【００３０】
ここで、図６の回路の動作を簡単に説明しておく。まず、水平アドレス線４１をハイレベルにするアドレスパルス信号が印加され、１行分の単位セル４０内の垂直選択トランジスタ５４がオンにされる。すると、選択された行の各単位セル４０内の増幅トランジスタ５３と負荷トランジスタ４６でソースフォロワ回路が構成され、増幅トランジスタ５３のゲート電圧、すなわちフォトダイオード５１の電圧とほぼ同等の電圧が垂直信号線４３に現れる。垂直信号線４３に現れた電圧は、複数のＡ／Ｄ変換器４９によりＡ／Ｄ変換される。
【００３１】
次に、水平シフトレジスタ回路４５から水平選択パルス信号が水平選択トランジスタ４７に順次印加され、水平信号線４８から１行分の信号が順次取り出される。この動作が、次の行、さらに次の行と、順次続けられることにより、二次元状の単位セル全ての信号を読み出すことができる。
【００３２】
図７は、図２に示す撮像素子チップ１における撮像領域の詳細な断面を、分光フィルタ３と共に示している。Ｓｉ半導体基板５１内には複数の単位セル５２が形成されており、半導体基板５１の表面上の絶縁膜中には、例えばＡｌ、Ｃｕ等からなる複数の配線層５３が形成されている。また、半導体基板５１の裏面上には、入射光の反射率を低くしてより多くの光を入射させるための反射防止膜５４を介して、複数のマイクロレンズ５５が複数の単位セル５２に対応して形成されている。そして、マイクロレンズ５５の上部には、赤、緑、青のいずれかの波長領域の光を透過させる分光フィルタ３が配置されている。
【００３３】
ここで、図７中の矢印で示すように、図１中に示す結像光学レンズ２は、半導体基板５１の配線層５３の形成面とは反対面の撮像領域上に被写体像を形成する。
【００３４】
第１の実施形態の撮像装置では、複数の各撮像領域１１〜１４に対し、独立して結像光学レンズ２及び分光フィルタ３が配置されている。このように色毎に撮像領域を配置する構成にすると、同色の単位セルのみが互いに隣接することになるので、単位セル間のクロストークの発生がなく、従って混色がない良好な分光特性を得ることができ、再生画面において優れた色再現性を得ることができる。
【００３５】
図８は、図２に示す撮像素子チップ１、及び結像光学レンズ２によって撮像素子チップ１の４個の撮像領域１１〜１４上に形成される被写体像を示す平面図である。なお、図８において、撮像領域１１〜１４上の各被写体像はイメージサークル６０として示されている。
【００３６】
図８に示すように、第１の実施形態の撮像装置では、撮像領域１１〜１４それぞれに形成されるイメージサークル６０が他の撮像領域上にはみ出すことを防止することができるのに十分な距離だけ、各撮像領域を離間して形成することができる。この結果、本来、被写体像を結ぶべきではない撮像領域にまで被写体像が写り込んでしまうという問題を回避することができる。なお、本来、撮像装置に必要となる駆動回路３２、Ａ／Ｄ変換回路３３、デジタル信号処理回路３４、制御回路３５、パッド２４等は、撮像領域１１〜１４の相互間に配置されており、撮像領域１１〜１４の外周部にはこれらの回路は配置されていないので、単位セルのサイズは従来のものと同等に縮小することができる。
【００３７】
しかも、第１の実施形態の撮像装置では、結像光学レンズ２により、半導体基板の配線層５３の形成面とは反対面の各撮像領域１１〜１４上に被写体像を形成するようにしたので、配線層５３に遮られることなくＳｉ半導体基板に入射光を入射させることができる。この結果、高い光利用効率を得ることができる。
【００３８】
また、光照射面とは反対側にボンディングワイヤが配置されるので、たとえ撮像領域の相互間にパッドが配置されていようとも、ボンディングワイヤをどのような位置からパッドに接続しても入射光を阻害することがない。
【００３９】
（第２の実施形態）
図９は第２の実施形態に係る撮像装置で使用される撮像素子チップ１及び撮像素子チップ１の４個の撮像領域１１〜１４上に形成される被写体像を示す平面図である。この場合にも、撮像領域１１〜１４上の各被写体像はイメージサークル６０として示されている。
【００４０】
この実施形態に係る撮像装置では、図２に示す撮像素子チップ１の駆動回路領域２３を図中の左右方向（横方向）で２つに分割し、その間の領域にも複数のパッド２４を縦方向に連続して配置するようにしたものである。
【００４１】
すなわち、この実施形態に係る撮像装置では、撮像領域１１〜１４で得られる信号を出力し、かつ撮像領域１１〜１４に供給する電源／駆動パルス信号を入力するために使用されるパッド２４がチップ上の一方向のみではなく、それと交差する方向にも配置されている。
【００４２】
なお、この場合にも、第１の実施形態と同様に、複数のパッド２４上に半田ボール２５を形成するようにしてもよく、あるいはボンディングワイヤ２６を電気的に接続するようにしてもよい。
【００４３】
この実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４４】
（第３の実施形態）
図１０は第３の実施形態に係る撮像装置で使用される撮像素子チップ１及び撮像素子チップ１の４個の撮像領域１１〜１４上に形成される被写体像を示す平面図である。この場合にも、撮像領域１１〜１４上の各被写体像はイメージサークル６０として示されている。
【００４５】
この実施形態の撮像素子チップ１では、図２中のデジタル信号処理回路領域１９〜２２が設けられておらず、図５中のデジタル信号処理回路３４が省略されている。従って、本例の場合、チップ外部で画像のパターンマッチングを行なって画像の合成が行なわれる。
【００４６】
この実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４７】
なお、この発明は上記各実施形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記各実施形態では、分光フィルタ３を結像光学レンズ２と撮像素子チップ１との間に配置する場合を説明したが、結像光学レンズ２と被写体との間、または撮像素子チップ１である半導体基板上に配置するように変形してもよい。
【００４８】
また、図７に示す分光フィルタ３は、マイクロレンズ５５と反射防止膜５４との間に形成されていてもよい。
【００４９】
さらに、上記各実施の形態では、Ａ／Ｄ変換領域１５〜１８を撮像領域３１に隣接して配置する場合を説明したが、別の領域、例えば駆動回路領域２３内やチップ周辺領域に配置するように変形してもよい。
【００５０】
以上説明したように、本発明の撮像装置では、撮像領域の光照射面が、配線層が形成されている基板表面とは反対側の基板表面であるために、配線層により入射光が妨げられることが無いので、画素サイズを縮小しても高い量子効率を維持することができ、従ってS/Nの良い高い画質の再生画像を得ることができる。
【００５１】
また、複数の各撮像領域内の複数の単位画素のそれぞれが同じ分光フィルタを透過した入射光を受光するので、画素サイズを縮小しても混色が発生しないため、再生画面における色再現性が著しく向上する。また、複数の撮像領域の相互間には、撮像領域を駆動するための駆動回路、撮像素子への電源／駆動パルス信号の供給及び撮像素子からの信号出力のために設けられるパッド、さらには撮像領域からの出力信号の処理を行うデジタル信号処理回路が配置されており、それぞれの撮像領域は十分な間隔を持って離れた位置に配置されているので、異なる結合光学系からの入射光が互いに交わることなく、従って偽信号の無い良好な再生画像を得ることができる。
【００５２】
さらに、撮像領域への電源／駆動パルス信号の供給及び撮像領域からの信号出力のために設けられるパッドは、光照射面とは反対側に設けることができるため、パッドから引き出されるボンディングワイヤが結像光学系と撮像領域との間に入り込むことが無く、従って偽信号の無い良好な再生画像を得ることができる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態に係る撮像装置の断面図。
【図２】図１中の撮像素子チップの一例を示す平面図。
【図３】パッド上に半田ボールが形成されている場合の図１の撮像装置の断面図。
【図４】パッド上にボンディングワイヤが電気的に接続されている場合の図１の撮像装置の断面図。
【図５】図２に示す撮像素子チップの回路機能の一例を概略的に示すブロック図。
【図６】図２に示す撮像領域の等価回路の一例を駆動回路及びＡ／Ｄ変換器と共に示す回路図。
【図７】図２に示す撮像素子チップにおける撮像領域の詳細な断面を分光フィルタと共に示す断面図。
【図８】図２に示す撮像素子チップ及び結像光学レンズによって撮像素子チップの４個の撮像領域上に形成される被写体像を示す平面図。
【図９】第２の実施形態に係る撮像装置で使用される撮像素子チップ及び撮像素子チップの４個の撮像領域上に形成される被写体像を示す平面図。
【図１０】第３の実施形態に係る撮像装置で使用される撮像素子チップ及び撮像素子チップの４個の撮像領域上に形成される被写体像を示す平面図。
【符号の説明】
【００５４】
１…撮像素子チップ、２…結像光学レンズ、３…分光フィルタ、１１〜１４…撮像領域、１５〜１８…Ａ／Ｄ変換回路領域、１９〜２２…デジタル信号処理回路領域、２３…駆動回路領域、２４…パッド、３１…画素アレイ（撮像領域）、３２…駆動回路、３３…Ａ／Ｄ変換回路、３４…デジタル信号処理回路（ＤＳＰ）、３５…制御回路、４０…単位画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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