(57)【要約】【課題】出力電圧におけるオーバーシュートの発生を抑えることができるレギュレータ回路を提供することを目的とする。【解決手段】基準電圧を発生する基準電圧発生部４，５と、制御信号を発生して基準電圧発生部の動作を開始又は終了させるスイッチ部３，Ｍ１，Ｍ２と、出力電圧に応じた電圧を基準電圧と差動増幅して誤差信号を出力する差動増幅部６と、誤差信号に応じて出力電圧を可変する出力トランジスタＭ３を有するレギュレータ回路において、制御信号のレベル変化を遅延して遅延制御信号を出力する遅延部１０と、遅延制御信号を用いて出力トランジスタを、遅延を持って動作開始させる遅延動作スイッチ部Ｍ４，Ｍ５とを有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基準電圧を発生する基準電圧発生部と、制御信号を発生して前記基準電圧発生部の動作を開始又は終了させるスイッチ部と、出力電圧に応じた電圧を前記基準電圧と差動増幅して誤差信号を出力する差動増幅部と、前記誤差信号に応じて出力電圧を可変する出力トランジスタを有するレギュレータ回路において、
前記制御信号のレベル変化を遅延して遅延制御信号を出力する遅延部と、
前記遅延制御信号を用いて前記出力トランジスタを、遅延を持って動作開始させる遅延動作スイッチ部と、
を有することを特徴とするレギュレータ回路。
【請求項２】
請求項１記載のレギュレータ回路において、
前記遅延動作スイッチ部は、
前記出力トランジスタのゲートとソース間にドレインとソースを接続された第１のトランジスタと、
前記出力トランジスタのソースと接地間にドレインとソースを接続された第２のトランジスタと、
を有することを特徴とするレギュレータ回路。
【請求項３】
請求項１記載のレギュレータ回路において、
前記遅延動作スイッチ部は、
前記差動増幅部の出力端子と前記出力トランジスタのゲート間に設けられたアナログスイッチと、
前記出力トランジスタのソースと接地間にドレインとソースを接続された第２のトランジスタと、
を有することを特徴とするレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧を所定値にするレギュレータ回路に関する。
【背景技術】
【０００２】
図６は従来のレギュレータ回路の一例の構成図を示す。電源端子１には電源電圧Ｖｉｎが印加されている。端子２に入力されるオン／オフ指示信号はオン／オフ回路３に供給される。オン／オフ回路３はオン／オフ指示信号でオンを指示されると、制御信号をハイレベルからローレベルに変化させ、ｐチャネルＭＯＳトランジスタＭ１のゲート及びｎチャネルＭＯＳトランジスタＭ２のゲートに供給する。
【０００３】
ＭＯＳトランジスタＭ１はソースを電源端子１に接続され、ドレインを定電流回路４の一端に接続されている。ＭＯＳトランジスタＭ２はドレインを定電流回路４の他端に接続され、ソースを接地されている。定電流回路４の他端は定電圧回路５を介して接地されると共に、差動増幅器６の反転入力端子に接続されている。定電流回路４と定電圧回路５は基準電圧Ｖｒｅｆを発生する基準電圧発生部を構成している。オン／オフ回路３はＭＯＳトランジスタＭ１，Ｍ２を用いて基準電圧発生部の動作を開始又は終了させるスイッチ部である。
【０００４】
出力トランジスタであるｐチャネルＭＯＳトランジスタＭ３のソースは電源端子１に接続され、ドレインは出力端子７に接続されると共に直列接続された抵抗Ｒ１，Ｒ２を介して接地され、ゲートは差動増幅器６の出力端子に接続されている。抵抗Ｒ１，Ｒ２の接続点は差動増幅器６の非反転入力端子に接続されている。
【０００５】
ここで、制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフとなって、定電流回路４の出力電流が定電圧回路５を流れるため、差動増幅を行う差動増幅器６の反転入力端子に基準電圧Ｖｒｅｆが印加される。
【０００６】
制御信号がハイレベルのとき差動増幅器６の出力する誤差信号の電圧は高く（ハイレベル）、ＭＯＳトランジスタＭ３はオフしている。制御信号がローレベルとなると差動増幅器６の出力する誤差信号の電圧が低下してＭＯＳトランジスタＭ３はオンし、差動増幅器６は抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆと一致するようＭＯＳトランジスタＭ３のゲートに印加する誤差信号を可変制御する。これにより、出力端子７の電圧は一定に保持される。
【０００７】
なお、レギュレータ回路については各種の提案がなされている（例えば特許文献１，２，３等参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−９１５７９号公報
【特許文献２】特開２００５−２０２９８５号公報
【特許文献３】特開２００６−３５０８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図６に示すレギュレータ回路では電源投入時などに、基準電圧Ｖｒｅｆが安定する前にＭＯＳトランジスタＭ１が完全にオンしてしまい、出力端子７の出力電圧は急激に上昇してオーバーシュートが発生するおそれがある。
【００１０】
図７（Ａ）に電源投入時の電源電圧Ｖｉｎの変化を示し、図７（Ｂ）に出力端子７の出力電圧Ｖｏｕｔの変化を示す。図７（Ｂ）ではオーバーシュートＯＳが発生している。このオーバーシュートは出力電圧Ｖｏｕｔを供給される後続回路を破壊するおそれがあるという問題があった。
【００１１】
本発明は上記の点に鑑みてなされたもので、出力電圧におけるオーバーシュートの発生を抑えることができるレギュレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施態様によるレギュレータ回路は、基準電圧を発生する基準電圧発生部（４，５）と、制御信号を発生して前記基準電圧発生部の動作を開始又は終了させるスイッチ部（３，Ｍ１，Ｍ２）と、出力電圧に応じた電圧を前記基準電圧と差動増幅して誤差信号を出力する差動増幅部（６）と、前記誤差信号に応じて出力電圧を可変する出力トランジスタ（Ｍ３）を有するレギュレータ回路において、
前記制御信号のレベル変化を遅延して遅延制御信号を出力する遅延部（１０）と、
前記遅延制御信号を用いて前記出力トランジスタを、遅延を持って動作開始させる遅延動作スイッチ部（Ｍ４，Ｍ５）と、を有する。
【００１３】
好ましくは、前記遅延動作スイッチ部は、
前記出力トランジスタ（Ｍ３）のゲートとソース間にドレインとソースを接続された第１のトランジスタ（Ｍ４）と、
前記出力トランジスタのソースと接地間にドレインとソースを接続された第２のトランジスタ（Ｍ５）と、を有する。
【００１４】
好ましくは、前記遅延動作スイッチ部は、
前記差動増幅部（６）の出力端子と前記出力トランジスタ（Ｍ３）のゲート間に設けられたアナログスイッチ（１１）と、
前記出力トランジスタのソースと接地間にドレインとソースを接続された第２のトランジスタ（Ｍ５）と、を有する。
【００１５】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１６】
本発明によれば、出力電圧におけるオーバーシュートの発生を抑えることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明のレギュレータ回路の第１実施形態の構成図である。
【図２】遅延回路の一実施形態の回路図である。
【図３】図２の回路各部の信号波形図である。
【図４】図１の回路の信号波形図である。
【図５】本発明のレギュレータ回路の第２実施形態の構成図である。
【図６】従来のレギュレータ回路の一例の構成図である。
【図７】従来回路の信号波形図である。
【発明を実施するための形態】
【００１８】
以下、図面に基づいて本発明の実施形態について説明する。
【００１９】
＜レギュレータ回路の構成＞
図１は本発明のレギュレータ回路の第１実施形態の構成図を示す。図１において、図６と同一部分には同一符号を付す。
【００２０】
図１において、電源端子１には電源電圧Ｖｉｎが供給されている。端子２に入力されるオン／オフ指示信号はオン／オフ回路３に供給される。オン／オフ回路３はオン／オフ指示信号でオンを指示されると、制御信号をハイレベルからローレベルに変化させ、ｐチャネルＭＯＳトランジスタＭ１のゲート及びｎチャネルＭＯＳトランジスタＭ２のゲート、及び遅延回路１０それぞれに供給する。
【００２１】
ＭＯＳトランジスタＭ１はソースを電源端子１に接続され、ドレインを定電流回路４の一端に接続されている。ＭＯＳトランジスタＭ２はドレインを定電流回路４の他端に接続され、ソースを接地されている。定電流回路４の他端は定電圧回路５を介して接地されると共に、差動増幅器６の反転入力端子に接続されている。定電流回路４と定電圧回路５は基準電圧Ｖｒｅｆを発生する基準電圧発生部を構成している。オン／オフ回路３はＭＯＳトランジスタＭ１，Ｍ２を用いて基準電圧発生部の動作を開始又は終了させるスイッチ部である。
【００２２】
出力トランジスタであるｐチャネルＭＯＳトランジスタＭ３のソースは電源端子１に接続され、ドレインは出力端子７に接続されると共に直列接続された抵抗Ｒ１，Ｒ２を介して接地され、ゲートは差動増幅器６の出力端子に接続されている。抵抗Ｒ１，Ｒ２の接続点は差動増幅器６の非反転入力端子に接続されている。
【００２３】
遅延回路１０は、制御信号のハイレベルからローレベルへの変化を遅延して、ハイレベルから遅延を持ってローレベルに変化するＨＬ制御信号（遅延制御信号）と、ローレベルから遅延を持ってハイレベルに変化するＬＨ制御信号（遅延制御信号）を生成する。遅延回路１０はＬＨ制御信号をｐチャネルＭＯＳトランジスタＭ４のゲートに供給し、ＨＬ制御信号をｎチャネルＭＯＳトランジスタＭ５のゲートに供給する。
【００２４】
ＭＯＳトランジスタＭ４はソースを電源端子１に接続され、ドレインをＭＯＳトランジスタＭ３のゲートに接続されている。ＭＯＳトランジスタＭ５はドレインを出力端子７に接続され、ソースを接地されている。ＭＯＳトランジスタＭ４，Ｍ５は出力トランジスタであるＭＯＳトランジスタＭ３を、電源投入又はオン／オフ回路３のオンから遅延を持って動作開始させる遅延動作スイッチ部を構成している。
【００２５】
＜遅延回路の構成＞
図２は遅延回路１０の一実施形態の回路図を示す。図２において、端子２０には電源電圧Ｖｉｎが供給され、端子２１は接地（ＧＮＤ）されている。端子２２には制御信号が供給され、端子２３にはバイアス電圧が供給される。
【００２６】
ｐチャネルＭＯＳトランジスタＭ１１，Ｍ１２は縦型接続されており、ＭＯＳトランジスタＭ１１のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１２のドレインはＭＯＳトランジスタＭ１１，Ｍ１２のゲート及びｎチャネルＭＯＳトランジスタＭ１３のドレインに接続されている。ＭＯＳトランジスタＭ１３はゲートに端子２３からバイアス電圧を供給され、ソースを端子２１に接続されて接地されている。ＭＯＳトランジスタＭ１１〜Ｍ１３はカレントミラー構成の電流源として動作する。
【００２７】
ｎチャネルＭＯＳトランジスタＭ１４のゲートには端子２２から制御信号が供給される。ＭＯＳトランジスタＭ１４のソースは接地され、ＭＯＳトランジスタＭ１４のドレインはコンデンサＣ１の一端及びｐチャネルＭＯＳトランジスタＭ１６のドレインに接続されている。
【００２８】
ｐチャネルＭＯＳトランジスタＭ１５，Ｍ１６は縦型接続されており、ＭＯＳトランジスタＭ１５のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１６のドレインはＭＯＳトランジスタＭ１４のドレインに接続され、ＭＯＳトランジスタＭ１５，Ｍ１６のゲートはＭＯＳトランジスタＭ１１，Ｍ１２のゲートに接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１５，Ｍ１６はカレントミラー構成である。
【００２９】
更に、コンデンサＣ１の一端は第１段のインバータを構成するｐチャネルＭＯＳトランジスタＭ１７及びｎチャネルＭＯＳトランジスタＭ１８のゲートに接続され、コンデンサＣ１の他端は接地されている。ＭＯＳトランジスタＭ１７のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１７のドレインは過電流防止用の抵抗Ｒ１１を介してＭＯＳトランジスタＭ１８のドレインに接続されている。ＭＯＳトランジスタＭ１８のソースは接地されている。
【００３０】
更に、ＭＯＳトランジスタＭ１７のドレインはＨＬ制御信号を出力する端子２４に接続されると共に、第２段のインバータを構成するｐチャネルＭＯＳトランジスタＭ１９及びｎチャネルＭＯＳトランジスタＭ２０のゲートに接続されている。ＭＯＳトランジスタＭ１９のソースは端子２０から電源電圧Ｖｉｎを供給され、ＭＯＳトランジスタＭ１９のドレインはＨＬ制御信号を出力する端子２５に接続されると共に過電流防止用の抵抗Ｒ１２を介してＭＯＳトランジスタＭ２０のドレインに接続されている。ＭＯＳトランジスタＭ２０のソースは接地されている。
【００３１】
ここで、端子２２に供給される制御信号がハイレベルのとき、ＭＯＳトランジスタＭ１４はオンしコンデンサＣ１を放電する。
【００３２】
制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１４がオフし、コンデンサＣ１はＭＯＳトランジスタＭ１６のドレイン電流（例えば数１０ｎＡ〜数１００ｎＡ）によって緩やかに充電される。このときのＭＯＳトランジスタＭ１６のドレインであるＡ点の電圧を図３（Ａ）に示す。図３（Ａ）において、制御信号は時刻ｔ１にハイレベルからローレベルに変化してコンデンサＣ１の充電が開始され、時刻ｔ２に充電が終了している。
【００３３】
そして、時刻ｔ２の近傍において第１段のインバータを構成するＭＯＳトランジスタＭ１７，Ｍ１８が導通を開始し、端子２４から出力されるＨＬ制御信号は図３（Ｂ）に示すように遅延を持って時刻ｔ３にローレベルとなる。これと共に、第２段のインバータを構成するＭＯＳトランジスタＭ１９，Ｍ２０が導通して、端子２５から出力されるＬＨ制御信号は図３（Ｃ）に示すように遅延を持って時刻ｔ３にハイレベルとなる。
【００３４】
＜図１の回路の動作＞
図１において、制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフとなって、定電流回路４の出力電流が定電圧回路５を流れるため、差動増幅を行う差動増幅器６の反転入力端子に基準電圧Ｖｒｅｆが印加される。
【００３５】
制御信号がハイレベルのとき差動増幅器６の出力する誤差信号の電圧は高く（ハイレベル）、ＭＯＳトランジスタＭ３はオフしている。また、遅延回路１０はＬＨ制御信号をローレベルとしているためＭＯＳトランジスタＭ４はオンしており、ＨＬ制御信号をハイレベルとしているためＭＯＳトランジスタＭ５はオンしている。このため、出力端子７の出力電圧は接地レベルとなっている。
【００３６】
制御信号がハイレベルからローレベルとなると差動増幅器６の出力する誤差信号の電圧が低下してＭＯＳトランジスタＭ３はオンする。これと共に、ＬＨ制御信号が遅延を持ってハイレベルとなるためＭＯＳトランジスタＭ４は遅延を持ってハイインピーダンス状態となり、ＨＬ制御信号が遅延を持ってローレベルとなるためＭＯＳトランジスタＭ５は遅延を持ってハイインピーダンス状態となる。このように、ＭＯＳトランジスタＭ４，Ｍ５が遅延を持ってハイインピーダンス状態となることにより、出力端子７の出力電圧は基準電圧Ｖｒｅｆが安定したのち上昇し、オーバーシュートが発生することはない。
【００３７】
この後、差動増幅器６は抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆと一致するようＭＯＳトランジスタＭ３のゲートに印加する誤差信号を可変制御する。これにより、出力端子７の電圧は一定に保持される。
【００３８】
図４（Ａ）に電源投入時の電源電圧Ｖｉｎの変化を示し、図４（Ｂ）に出力端子７の出力電圧Ｖｏｕｔの変化を示す。図４（Ｂ）ではオーバーシュートＯＳの発生が抑制されている。
【００３９】
＜レギュレータ回路の他の構成＞
図５は本発明のレギュレータ回路の第２実施形態の構成図を示す。図５において、図６と同一部分には同一符号を付す。
【００４０】
図５において、電源端子１には電源電圧Ｖｉｎが供給されている。端子２に入力されるオン／オフ指示信号はオン／オフ回路３に供給される。オン／オフ回路３はオン／オフ指示信号でオンを指示されると、制御信号をハイレベルからローレベルに変化させ、ｐチャネルＭＯＳトランジスタＭ１のゲート及びｎチャネルＭＯＳトランジスタＭ２のゲート、及び遅延回路１０それぞれに供給する。
【００４１】
ＭＯＳトランジスタＭ１はソースを電源端子１に接続され、ドレインを定電流回路４の一端に接続されている。ＭＯＳトランジスタＭ２はドレインを定電流回路４の他端に接続され、ソースを接地されている。定電流回路４の他端は定電圧回路５を介して接地されると共に、差動増幅器６の反転入力端子に接続されている。定電流回路４と定電圧回路５は基準電圧Ｖｒｅｆを発生する基準電圧発生部を構成している。オン／オフ回路３はＭＯＳトランジスタＭ１，Ｍ２を用いて基準電圧発生部の動作を開始又は終了させるスイッチ部である。
【００４２】
出力トランジスタであるｐチャネルＭＯＳトランジスタＭ３のソースは電源端子１に接続され、ドレインは出力端子７に接続されると共に直列接続された抵抗Ｒ１，Ｒ２を介して接地され、ゲートは差動増幅器６の出力端子に接続されている。抵抗Ｒ１，Ｒ２の接続点は差動増幅器６の非反転入力端子に接続されている。
【００４３】
遅延回路１０は、制御信号のハイレベルからローレベルへの変化を遅延して、ハイレベルから遅延を持ってローレベルに変化するＨＬ制御信号（遅延制御信号）と、ローレベルから遅延を持ってハイレベルに変化するＬＨ制御信号（遅延制御信号）を生成する。遅延回路１０はＬＨ制御信号をアナログスイッチ１１の制御端子に供給し、ＨＬ制御信号をｎチャネルＭＯＳトランジスタＭ５のゲートに供給する。
【００４４】
アナログスイッチ１１は差動増幅器６の出力端子とＭＯＳトランジスタＭ３のゲートの間に接続されており、制御端子に供給されるＬＨ制御信号がローレベルのとき遮断し、ＬＨ制御信号レベルが上昇するにつれて徐々に導通し、ＬＨ制御信号がハイレベルとなると完全に導通する。ＭＯＳトランジスタＭ５はドレインを出力端子７に接続され、ソースを接地されている。アナログスイッチ１１及びＭＯＳトランジスタＭ５は出力トランジスタであるＭＯＳトランジスタＭ３を、電源投入又はオン／オフ回路３のオンから遅延を持って動作開始させる遅延動作スイッチ部を構成している。
【００４５】
＜図５の回路の動作＞
図５において、制御信号がハイレベルからローレベルとなると、ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジスタＭ２がオフとなって、定電流回路４の出力電流が定電圧回路５を流れるため、差動増幅を行う差動増幅器６の反転入力端子に基準電圧Ｖｒｅｆが印加される。
【００４６】
制御信号がハイレベルのとき差動増幅器６の出力する誤差信号の電圧は高く（ハイレベル）、ＭＯＳトランジスタＭ３はオフしている。また、遅延回路１０はＬＨ制御信号をローレベルとしているためアナログスイッチ１１は遮断しており、ＨＬ制御信号をハイレベルとしているためＭＯＳトランジスタＭ５はオンしている。このため、出力端子７の出力電圧は接地レベルとなっている。
【００４７】
制御信号がハイレベルからローレベルとなると差動増幅器６の出力する誤差信号の電圧が低下してＭＯＳトランジスタＭ３はオンする。これと共に、ＬＨ制御信号が遅延を持ってハイレベルとなるためアナログスイッチ１１は遅延を持って導通状態となり、ＨＬ制御信号が遅延を持ってローレベルとなるためＭＯＳトランジスタＭ５は遅延を持ってハイインピーダンス状態となる。このように、アナログスイッチ１１は遅延を持って導通し、ＭＯＳトランジスタＭ５が遅延を持ってハイインピーダンス状態となることにより、出力端子７の出力電圧は基準電圧Ｖｒｅｆが安定したのち上昇し、オーバーシュートが発生することはない。
【００４８】
この後、差動増幅器６は抵抗Ｒ１，Ｒ２の分圧電圧が基準電圧Ｖｒｅｆと一致するようＭＯＳトランジスタＭ３のゲートに印加する誤差信号を可変制御する。これにより、出力端子７の電圧は一定に保持される。
【符号の説明】
【００４９】
３  オン／オフ回路
４  定電流回路
５  定電圧回路
６  差動増幅器
１０  遅延回路
１１  アナログスイッチ
Ｃ１  コンデンサ
Ｍ１〜Ｍ２０  ＭＯＳトランジスタ
Ｒ１〜Ｒ１２  抵抗
【図１】
2010266957.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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