(57)【要約】      （修正有）【課題】記憶素子にデータの書き込み時と消去時で逆極性の電圧を印加する際に低電圧化を容易に達成する。【解決手段】メモリセルＭＣと、ビット線ＢＬおよびプレート線ＰＬと、Ｐウェル１００Ｐと、駆動回路とを有する。メモリセルＭＣは、印加電圧に応じて抵抗値が変化する可変セル抵抗ＲcellとアクセストランジスタＡＴとが直列接続されている。Ｐウェル１００Ｐは、アクセストランジスタＡＴが形成された半導体領域である。駆動回路は、メモリセルＭＣへのデータの書き込みと消去の一方（第１動作）でビット線ＢＬとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方（第２動作）においては、第１動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線ＰＬとの間に印加する。【選択図】図５
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【特許請求の範囲】
【請求項１】
印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルと、
前記電流経路の両端の一方側に接続された第１配線と、
前記電流経路の両端の他方側に接続された第２配線と
前記アクセストランジスタが形成された半導体領域であるウェルと、
前記メモリセルへのデータの書き込みと消去の一方（第１動作）で前記第１配線と前記第２配線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、前記データの書き込みと消去の他方（第２動作）においては、前記第１動作の前記電圧と逆向きの電圧を前記第１配線または前記第２配線と前記ウェルとの間に印加することによって前記第１動作の前記電流と逆向きの電流を前記記憶素子に流す駆動回路と、
を有する抵抗変化型メモリデバイス。
【請求項２】
前記第１配線に前記アクセストランジスタが接続され、前記第２配線の側に前記記憶素子が接続されており、
前記第１動作では前記第１配線の電位を基準に前記第２配線に正電圧を印加する
請求項１に記載の抵抗変化型メモリデバイス。
【請求項３】
前記アクセストランジスタはＰ型の前記ウェルに形成され、前記Ｐ型のウェルに２つのＮ型半導体領域を有し、当該２つのＮ型半導体領域の一方を介して前記Ｐ型のウェルが前記記憶素子に接続されている
請求項２に記載の抵抗変化型メモリデバイス。
【請求項４】
前記記憶素子は、２つの電極を有し、前記２つの電極間に、絶縁体からなる記憶層と、Ｃｕ,Ａｇ,Ｚｎのうちの少なくとも一つと、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つとを含むイオン供給層と、が積層された積層体を含む
請求項１に記載の抵抗変化型メモリデバイス。
【請求項５】
複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記複数のメモリセルのうち一方向に配置されたメモリセルに接続されて前記アクセストランジスタを制御するアクセス線と、
を有し、
前記第１配線が、前記複数のメモリセルのうち他方向に配置されたメモリセルの前記アクセストランジスタに共通に接続されている
請求項１に記載の抵抗変化型メモリデバイス。
【請求項６】
前記ウェルと同じ導電型で前記ウェルより導電率が高いウェルコンタクト領域が前記ウェルに形成され、複数の前記ウェルコンタクト領域が前記メモリセルアレイの内をライン状に等間隔で配置されている
請求項５に記載の抵抗変化型メモリデバイス。
【請求項７】
前記ウェルと同じ導電型で前記ウェルより導電率が高いウェルコンタクト領域が前記ウェルに離散的に配置され、
前記離散的に配置された複数の前記ウェルコンタクト領域が配線層により共通接続されている
請求項５に記載の抵抗変化型メモリデバイス。
【請求項８】
印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルの前記記憶素子に対し、書き込みと消去の一方で第１電圧を印加する第１動作ステップと、
前記第１電圧と逆極性の第２電圧を、書き込みと消去の他方で前記記憶素子に印加する第２動作ステップと、
を含み、
前記第１動作ステップでは、前記電経路の両端に電圧を印加することによって、前記記憶素子に前記第１電圧を印加し、
前記第２動作ステップでは、前記記憶素子の一端の電位を基準として、当該記憶素子の他端側に電気的に接続され、前記アクセストランジスタが形成されている半導体領域であるウェルに対し、電圧を印加することによって前記記憶素子に前記第２電圧を印加する
抵抗変化型メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させて各メモリセルが形成され、データの書き込み時と消去時に記憶素子に印加する電圧の向きを逆極性として動作させる抵抗変化型メモリデバイスと、その動作方法とに関する。
【背景技術】
【０００２】
抵抗変化型メモリデバイスは、メモリセルの記憶素子にデータの書き込み時と消去時で同じ向きの電圧を印加するものと、書き込み時と消去時で電圧の向きを逆にして印加するものが知られている。以下、前者を単極（ユニポーラ）電圧動作型の抵抗変化メモリ、後者を双極（バイポーラ）電圧動作型の抵抗変化メモリと言う。
単極電圧動作型の抵抗変化メモリとしては、例えば、いわゆる相変化メモリ（例えば、特許文献１参照）が知られている。
【０００３】
一方、双極電圧動作型の抵抗変化メモリとしては、導電性イオンを絶縁膜に注入し、または、導電性イオンを絶縁膜から引き抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。記憶素子の抵抗値変化は、双極性電圧印加によって導電性イオンが移動するため可逆的に行われる。
【０００４】
このような構造の１つの記憶素子（１Ｒ）と１つのアクセストランジスタＡＴ（１Ｔ）とを１ビットを記憶するメモリセル内に形成し、１Ｔ１Ｒ型のメモリセルを多数マトリクス状に配置してメモリセルアレイが構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００５／０９８９５２号
【非特許文献】
【０００６】
【非特許文献１】K. Aratani, etc.“A Novel Resistance Memory with High Scalability and Nanosecond Switching”, Technical Digest IEDM 2007, pp.783-786
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体メモリは、メモリセルサイズの縮小と消費電力低減の視点から低電圧動作が望まれている。
上記１Ｔ１Ｒ型のメモリセルの動作においては、記憶素子（抵抗変化素子）に極性（電圧の向きの極性の意味、以下、同じ）の異なる電圧を印加する。このためデータの書き込みと消去の一方において、抵抗変化素子に接続されていない配線（例えばビット線）をプラスの電圧にする必要がある。このときアクセストランジスタＡＴのドレインがビット線に接続され、ソースが抵抗変化素子に接続されるため、アクセストランジスタＡＴはソースフォロワ動作する。つまり、ビット線電圧が抵抗変化素子に直接印加されず、ワード線電圧からアクセストランジスタＡＴの閾値電圧を引いた電圧が抵抗変化素子に印加される。
このため、上記１Ｔ１Ｒ型のメモリセルの動作においては、抵抗変化素子に印加する電圧より高い電圧をワード線に設定する必要があり、このことが動作電圧低減を阻害している。
【０００８】
本発明は、記憶素子にデータの書き込み時と消去時で逆極性の電圧を印加する際に低電圧化が容易な抵抗変化型メモリデバイスを提供するものである。
【課題を解決するための手段】
【０００９】
本発明に関わる抵抗変化型メモリデバイスは、メモリセルと、第１配線および第２配線と、ウェルと、駆動回路とを有する。
前記メモリセルは、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有する。
前記第１配線は、前記電流経路の両端の一方側に接続されている。
前記第２配線は、前記電流経路の両端の他方側に接続されている。
前記ウェルは、前記アクセストランジスタが形成された半導体領域である。
前記駆動回路は、前記メモリセルへのデータの書き込みと消去の一方（第１動作）で前記第１配線と前記第２配線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流す。また、駆動回路は、前記データの書き込みと消去の他方（第２動作）においては、前記第１動作の前記電圧と逆向きの電圧を前記第１配線または前記第２配線と前記ウェルとの間に印加することによって前記第１動作の前記電流と逆向きの電流を前記記憶素子に流す。
【００１０】
本発明では好適に、前記第１配線に前記アクセストランジスタが接続され、前記第２配線の側に前記記憶素子が接続されており、前記第１動作では前記第１配線の電位を基準に前記第２配線に正電圧を印加する。
【００１１】
上記構成によれば、前記第２動作では前記ウェルに電圧を印加することができるため、少なくとも、この第２動作ではアクセストランジスタを介して電圧を記憶素子に電圧を印加する必要がない。そのためウェル電圧と、例えば第２配線との印加電圧がほぼそのまま記憶素子の両端に印加され、無駄な電圧低下がない。よって、記憶素子のデータ記憶状態変化に必要な電圧と同等な電圧をウェルと、例えば第２配線との間に印加すればよい。
【００１２】
一方、第１動作ではアクセストランジスタと記憶素子が直列接続された電流経路の両端に電圧を印加する。このとき、アクセストランジスタがソースフォロア動作するかどうかは印加電圧の向きによって決定される。
【００１３】
ここで、例えば、Ｎチャネル型のアクセストランジスタが第１配線に接続され、記憶素子が第２配線側に接続されているとする。その場合の第１動作で、アクセストランジスタをソースフォロア動作させないためには、第１配線より第２配線に高い電圧を印加すればよい。その場合、上述したように第２動作ではアクセストランジスタを介した電圧印加を行わないため、当然ながらソースフォロア動作にならない。
言い換えると、ウェルを用いた電圧印加をしない本発明の適用前では、第１動作と第２動作の一方は必ずソースフォロア動作を伴うことが避けられない。これに対し、本発明の適用によって、ソースフォロア動作を回避した電圧印加が可能となる。
【００１４】
本発明に関わる抵抗変化型メモリデバイスの動作方法は、第１動作ステップと第２動作ステップとを含む。
前記第１動作ステップでは、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルの前記記憶素子に対し、書き込みと消去の一方で第１電圧を印加する。このとき、前記電流経路の両端に電圧を印加することによって、前記記憶素子に前記第１電圧を印加する。
前記第２動作ステップでは、前記第１電圧と逆極性の第２電圧を、書き込みと消去の他方で前記記憶素子に印加する。このとき、前記記憶素子の一端の電位を基準として、当該記憶素子の他端側に電気的に接続され、前記アクセストランジスタが形成されている半導体領域であるウェルに対し、電圧を印加することによって前記記憶素子に前記第２電圧を印加する。
【発明の効果】
【００１５】
本発明によれば、ソースフォロア動作を回避した電圧印加が可能となり、そのため低電圧化が可能な抵抗変化型メモリデバイスと、その動作方法を提供できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に関わるメモリセルの等価回路図。
【図２】可変セル抵抗の電流−電圧特性（ヒステリシス特性）を示すグラフ。
【図３】セットとリセット時の閾値電圧例を示すためのヒステリシス特性のグラフ。
【図４】本発明の実施に形態におけるメモリセル動作の説明図。
【図５】本発明の実施の形態に関わる電圧印加手法を比較例と並べて示すセル等価回路図。
【図６】本発明の実施の形態に関わる抵抗変化型メモリデバイスのメモリセルアレイとその周辺回路のブロック図。
【図７】本発明の実施の形態に関わるメモリセルアレイの微細セル平面パターン図。
【図８】図７のＡ−Ｂ線に沿った概略断面図。
【図９】可変セル抵抗の可変抵抗積層膜構造を示す模式図。
【図１０】本発明の実施の形態に関わる書き込み（第１動作）時のバイアス設定と配線選択の例を示すメモリセルアレイの等価回路図。
【図１１】本発明の実施の形態に関わる消去（第２動作）時のバイアス設定と配線選択の例を示すメモリセルアレイの等価回路図。
【図１２】第２の実施の形態に関わるウェルバイアス供給線を付加したメモリセルアレイの等価回路図。
【発明を実施するための形態】
【００１７】
本発明の実施の形態を、図面を参照して以下の順で説明する。
１．第１の実施の形態：ウェル電圧供給の構成が任意の形態。
２．第２の実施の形態：ウェル電圧供給の構成を示す形態。
３．変形例。
【００１８】
＜１．第１の実施の形態＞
［メモリセル構成］
図１に、本発明の実施の形態に関わるメモリセルの等価回路図を示す。
図１に図解するメモリセルＭＣは、“記憶素子”としての１つの可変セル抵抗Ｒcellと、１つのアクセストランジスタＡＴとを有する。
可変セル抵抗Ｒcellの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
【００１９】
ここでビット線ＢＬが“第１配線”の一例に該当し、プレート線ＰＬが“第２配線”の一例に該当する。また、ビット線ＢＬを“第１配線”の例とし、プレート線ＰＬを“第２配線”の例としてもよい。以下の説明では、ビット線ＢＬが第１配線であり、プレート線ＰＬが第２配線であることを前提とする。
なお、図１ではアクセストランジスタＡＴとしてＮ型のＭＯＳトランジスタを用いているが、Ｐ型でもよい。ただし、一般的にはＮ型トランジスタの電流駆動能力がＰ型より高いためＮ型のＭＯＳトランジスタを用いるのが望ましい。
【００２０】
図２のグラフに、可変セル抵抗Ｒcellの電流−電圧特性（ヒステリシス特性）を示す。グラフの横軸は素子に印加する電圧Ｖの大きさを示し、縦軸はその時に流れる電流の大きさを示す。
図２を参照すると、可変セル抵抗Ｒcellの２つの端子のうち、一方を０[Ｖ]に保持した状態から他方に印加する電圧Ｖを次第に大きくする。この初期の電圧増大課程＜１＞では可変セル抵抗Ｒcellの抵抗値が大きく電流は殆ど流れない。さらに電圧Ｖを大きくし、ある閾値電圧（Ｖth＋）を超えるとグラフ中の＜１＞のように、急激に電流が流れるような状態への遷移（低抵抗化遷移）が発生する。低抵抗化状態に遷移すると、以後、電圧Ｖを上げたときに今までより小さな抵抗（大きな傾き）で電流が流れる。
【００２１】
低抵抗状態に一旦遷移すると、以後、電圧を下げても、その低抵抗状態は維持される（グラフ中の＜２＞）。
引き続き、マイナス方向に電圧Ｖを掃引すると、グラフ中の＜３＞で示すように、ある閾値電圧（閾値電圧（Ｖth−））を超えると素子に殆ど電流が流れないもとの高抵抗状態への遷移が発生する。以後、さらに電圧Ｖをマイナス方向に変化させても、その高抵抗状態は維持され、また、その電圧Ｖを０[Ｖ]に戻しても高抵抗状態は維持される。
【００２２】
このような電気的特性は、ゼロクロスして傾きが相対的に大きな低抵抗状態と、ゼロクロスして傾きが相対的に小さい高抵抗状態とが存在し、ヒステリシスをもつことがわかる。
【００２３】
より詳細な数値例で説明すると、例えば、当初１[ＭΩ]以上の抵抗値である可変セル抵抗Ｒcellに対し＋１.０[Ｖ]以上の電圧を加えると、抵抗値が数十[ｋΩ]以下の状態に遷移し、電流が急激に増大する。その後電圧を０[Ｖ]に戻しても抵抗値は数十[ｋΩ]以下の値を保つ。
【００２４】
次に、可変セル抵抗Ｒcellに書き込みとは逆極性の電圧を印加する。−１.０[Ｖ]以下は低抵抗状態を保つので、可変セル抵抗Ｒcellにその抵抗値と印加電圧に応じた電流が流れる。−１.０[Ｖ]以上の負極側の電圧を印加すると電流は急激に減少して可変セル抵抗Ｒcellの抵抗値が１[ＭΩ]以上になる。また、その状態で電圧を０[Ｖ]に戻しても高抵抗状態は維持される。
【００２５】
このように極性の異なる電圧を印加することで抵抗のヒステリシスを描き、電圧を切った状態でもその抵抗値が維持されるため、可変セル抵抗Ｒcellが不揮発性抵抗変化素子として機能する。言い換えると、２つの状態を２値データに対応させると、データ反転が可能であるため、メモリデータの書き込み動作が可能なことが分かる。なお、本発明において“極性が異なる”とは可変セル抵抗Ｒcellの両端に印加される電圧の向きが異なることを意味する。
具体的には、例えば図３に示すように、セル印加電圧を＋１.０[Ｖ]以上にすることにより“０”データの書き込み（Write0）が可能であり、逆に、セル印加電圧を−１.０[Ｖ]以下にすることにより“１”データの書き込み（Write1）が可能である。なお、通常、この（Write0）と（Write1）の何れか一方を“書き込み”と呼び他方を“消去”と呼ぶが、その定義は任意である。
【００２６】
メモリデータの読み出し動作では、例えば０.数[Ｖ]程度をメモリセルに印加する。そして、このとき、可変セル抵抗Ｒcellの抵抗値が書き込み状態によって違いがあるため、この抵抗値を読み出すことにより、高抵抗状態（例えば“０”データの書き込み状態）か、低抵抗状態（例えば“１”データの書き込み状態）かの判別が可能である。
【００２７】
以上は、Write0（高抵抗遷移）側で読み出しを行う場合であるが、Write1（低抵抗遷移）でも同様に、例えば−０.数[Ｖ]のセル印加電圧で読み出しが可能である。
【００２８】
［本発明適用前のセル動作］
図４（Ａ）と図４（Ｂ）は、メモリセル動作の説明図である。ここで図４（Ａ）は書き込み電流Ｉｗ、図４（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
【００２９】
図４（Ａ）に書き込み（セット）動作を示す。セット動作は可変セル抵抗Ｒcellを、例えば高抵抗状態から低抵抗状態に遷移させる動作である。
ワード線ＷＬ（アクセス線）に正の電圧Ｖｗｌを印加し、アクセストランジスタＡＴをオンさせる。次いで、ビット線ＢＬ（第１配線）に０[Ｖ]を印加し、プレート線ＰＬ（第２配線）に図２に示す閾値電圧（Ｖth＋）よりも高い電圧Ｖcom（＞Ｖth＋）を印加する。これにより、書き込み電流Ｉｗが図４（Ａ）に示す向きに流れ、可変セル抵抗Ｒcellが低抵抗状態に遷移する。
【００３０】
図４（Ｂ）に消去（リセット）動作を示す。リセット動作は可変セル抵抗Ｒcellを、例えば低抵抗状態からもとの高抵抗状態に戻す（リセットする）動作である。
ワード線ＷＬに正の電圧（Ｖｗｌ＋α)を印加し、アクセストランジスタＡＴをオンさせる。これと同時に又は予め、プレート線ＰＬに電圧（Ｖcom）を印加し、ビット線ＢＬに、このときの電圧（Ｖcom）より高く、かつ、図１に示す閾値電圧（Ｖth−）よりも高い電圧（Ｖbl）を印加する。これにより、消去電流Ｉｅが図４（Ｂ）に示す向きに流れ、可変セル抵抗Ｒcellが高抵抗状態に遷移する。
【００３１】
この本発明が適用前のリセット動作は、アクセストランジスタＡＴが、そのソース電位が接地されていないためソースフォロワ動作となる。したがって、記憶素子（可変セル抵抗Ｒcell）に閾値電圧（Ｖth−）以上の大きさのセット時とは逆向きの電圧を印加するためには、少なくともセット時の正の電圧（Ｖｗｌ）よりも高いワード線電圧、すなわち電圧（Ｖｗｌ＋α）が必要となる。これはワード線電圧の低電圧化にとって好ましくない。そこで本実施の形態では、以下に示す電圧印加手法を提案する。
【００３２】
［本発明が適用されたセル動作］
図５（Ａ）に本発明が適用されたセル動作を示し、図５（Ｂ）に、その比較例として本発明が適用前のセル動作を示す。
図５（Ｂ）に示すセル動作では、可変セル抵抗Ｒcellの書き込み、消去にあたり、極性が異なる電圧を印加する。
【００３３】
具体的には、図５（Ｂ）に示すように、セット時にビット線ＢＬを例えば０[Ｖ]で保持し、プレート線ＰＬに正の書き込み電圧Ｖｗ（Ｖcomの第１レベル）を印加する。また、ワード線ＷＬに正の電圧（Ｖｗｌ）を印加する。これによりプレート線ＰＬ側からビット線ＢＬ側に向かって書き込み電流Ｉｗが流れ、可変セル抵抗Ｒcellが高抵抗状態から低抵抗状態に遷移する。
リセット時にプレート線ＰＬを０[Ｖ]（Ｖcomの第２レベル）で維持し、ビット線ＢＬに正の電圧（Ｖｂｌ）を印加する。また、ワード線ＷＬに正の電圧（Ｖｗｌ＋α）を印加する。これによりビット線ＢＬ側からプレート線ＰＬ側に向かって消去電流Ｉｅが流れ、可変セル抵抗Ｒcellが低抵抗状態から高抵抗状態に遷移する。
【００３４】
このリセット動作では、前述したとおりアクセストランジスタＡＴがソースフォロワ動作となるため、効率よく可変セル抵抗Ｒcellに電圧を印加できない。可変セル抵抗ＲcellとアクセストランジスタＡＴの接続中点の電圧を消去動作時の１[Ｖ]以上にしようとすると、少なくとも消去時のゲート電圧（Ｖｗｌ）は、（１[Ｖ]＋Ｖth＋β）以上とする必要がある。ここで符号“Ｖth”はアクセストランジスタＡＴの閾値電圧を表し、符合“β”は素子バラツキマージンを表す。この素子バラツキマージンβは、図５（Ｂ）に示す“α”との関係では（β＝Ｖth＋α）となる。
【００３５】
さらに詳細な数値例を挙げると、以下のごとくである。
例えば、アクセストランジスタＡＴの閾値電圧Ｖthが１[Ｖ]、素子間バラツキマージンβを０.５[Ｖ]とした場合には、（１[Ｖ]＋１[Ｖ]＋０.５[Ｖ]＝２.５[Ｖ]）のゲート電圧が必要となる。２.５[Ｖ]の電圧で駆動して信頼性を確保する場合には、アクセストランジスタＡＴのゲート絶縁膜は、おおよそ３[ｎｍ]必要となる。そのため可変セル抵抗Ｒcellの状態遷移に必要な駆動電流値が取れなくなり、書き込みに失敗するか、十分な低抵抗化が図れない。したがって、書き込み（低抵抗状態から高抵抗状態）にする動作においても、より高い電圧が必要となり、低電圧化が図れなくなる。
【００３６】
この手法で動作マージンを稼ごうとすると、電流および電圧をより効率よく可変セル抵抗Ｒcellに印加するためにアクセストランジスタＡＴのサイズ（例えばゲート幅Ｗ）を大きく設計する必要がある。しかし、この場合、メモリセル面積が増大する短所がある。
【００３７】
図５（Ａ）に示す本発明が適用されたセル動作では、可変セル抵抗Ｒcellの書き込み、消去にあたり、以下のように電圧印加を行う。
アクセストランジスタＡＴがソース接地される極性の電圧印加動作（図示例では書き込み）においては、比較例と同様に、プレート線ＰＬにプラスの電圧Ｖｗを印加し、ビット線ＢＬにそれより低い電圧（例えば０[Ｖ]）を印加する。
【００３８】
一方、比較例ではソースフォロワ動作となる極性の電圧印加動作（図示例では消去）において、図５（Ａ）に示す電圧印加経路が比較例と大きく異なる。
一言で言うと、アクセストランジスタＡＴが形成されたウェル（ＮＭＯＳトランジスタの場合Ｐ型のウェル）を利用する。ウェル構造は後述するが、Ｐ型のウェル（以下、Ｐウェル(Ｐwell)）は、アクセストランジスタＡＴのＮ型のソース・ドレイン領域とＰＮ接合を形成している。そのため、このＰＮ接合を順バイアスする向きでは低抵抗で電圧印加が可能である。Ｐウェルに順方向バイアスを印加すると、ウェルバイアス電圧とプレート線ＰＬの電圧とによって可変セル抵抗Ｒcellに対し高抵抗化に必要な電圧を印加する。
【００３９】
具体的に図５（Ａ）では、Ｐウェルに正のウェル電圧Ｖwellを印加し、プレート線ＰＬを電圧Ｖcomの第２レベルである０[Ｖ]で保持する。これによりＰウェル側からプレート線ＰＬ側に向かって消去電流Ｉｅが流れ、可変セル抵抗Ｒcellが低抵抗状態から高抵抗状態に遷移する。
この電圧印加手法では、ソースフォロワ動作に伴うワード線電圧の昇圧が必要ないため、アクセストランジスタＡＴへの印加電圧を低減できる。また、アクセストランジスタＡＴは薄膜のゲート絶縁膜を適用することができるため電流駆動能力が上がり、メモリセルのサイズの低減も同時に図れる。
【００４０】
［ＩＣチップ構成］
図６に、本発明の実施の形態に関わる抵抗変化型メモリデバイスのＩＣチップのブロック図を示す。
図解されている抵抗変化型メモリデバイスは、図１,図４,図５に示すメモリセルＭＣをマトリクス状に行（ロウ）方向と列（カラム）方向に、それぞれ所定の個数配置しているメモリセルアレイ１と、その周辺回路とを有する。図６はメモリセルアレイ１のうち、代表して４×４のアレイ部分を図示する。
【００４１】
メモリセルアレイ１において、ロウ方向に並ぶ４個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する４本のワード線ＷＬｎ−１〜ＷＬｎ＋２が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ４個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する４本のビット線ＢＬｎ−１〜ＢＬｎ＋２が、ロウ方向に所定間隔で配置されている。
【００４２】
可変セル抵抗Ｒcellの、アクセストランジスタＡＴと反対側のノードを、ロウ方向に共通接続するプレート線ＰＬが４本、カラム方向に所定間隔で配置されている。４本のプレート線ＰＬは、その一方端がメモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置してもよい。ビット線ＢＬとプレート線ＰＬが図６では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。
【００４３】
周辺回路は、本発明の“駆動回路”に該当し、図６に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダ（Y Decoder）３を有する。周辺回路は、さらに、ＷＬドライバ（WL DRV）４、カラムドライバ（C-DRV）５、ウェルドライバ（WELL-DRV）６、プレート線ドライバとしてのＶcom制御回路（Vcom CONT.）７を含む。なお、カラムドライバ５は、センスアンプ、カラムスイッチ、Ｉ／Ｏバッファ、書き込み・消去ドライバなど、カラム制御に関する全ての回路を含む。また、特に図示していないが制御回路、電源供給回路など、メモリ動作に必要な回路もＩＣチップに集積化されている。
【００４４】
Ｘデコーダ２とＹデコーダ３の一方はプリデコーダの機能をもつ。プリデコーダは、入力されるアドレス信号をＸアドレスとＹアドレスに分離する回路である。プリデコーダは、Ｘデコーダ２やＹデコーダ３とは別に設けてもよい。
【００４５】
Ｘデコーダ２は、プリデコーダから入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号をＷＬドライバ４に送る回路である。
Ｙデコーダ３は、プリデコーダから入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号をカラムドライバ５に送る回路である。
【００４６】
ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット（不図示）を４個含む。各ＷＬドライバユニットの出力に、４本のワード線ＷＬｎ−１〜ＷＬｎ＋２のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号に応じて、ＷＬドライバユニットの１つが選択される。ＷＬドライバユニットは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。
【００４７】
カラムドライバ５内のカラムスイッチ（不図示）は、入力されるＹセレクト信号に応じてビット線ＢＬｎ−１〜ＢＬｎ＋２の少なくとも１本を、カラムドライバ５内の他の回路に接続するスイッチ群である。不図示のセンスアンプは、入力されるＹセレクト信号に応じて発生されたセンスアンプ起動信号に基づいて、カラムスイッチで選択されたビット線の電位を読み出す回路である。また、書き込み・消去ドライバは、選択されてオンするカラムスイッチを介してビット線に、書き込み時または消去時に必要な電圧を設定する回路である。書き込み時のビット線電圧は、Ｉ／Ｏバッファを介して入力されるデータに応じた電位をとる。
【００４８】
ウェルドライバ６は、図５（Ａ）に示すウェル電圧Ｖwellをメモリセルアレイ１内のＰウェルに印加し、その電位を制御する回路である。
Ｖcom制御回路７は、４本のプレート線ＰＬｎ−１〜ＰＬｎ＋２に印加する電圧Ｖcomの電位を制御する回路である。なお、Ｖcom制御回路７は４本のプレート線ＰＬｎ−１〜ＰＬｎ＋２に共通の電圧を印加してもよいし、個々の電圧レベルを制御してもよい。共通電圧を印加する場合、４本のプレート線ＰＬｎ−１〜ＰＬｎ＋２は１本の共通プレート線に接続されてからＶcom制御回路７に入力してもよい。この共通プレート線も、プレート線ＰＬと同様、本発明の“第２配線”の一態様を構成する。
【００４９】
不図示の制御回路は、外部から、書き込み信号、消去信号、データ読み出し信号等を入力し、これらの３つの信号に基づいて、他の周辺回路内の各ブロックを制御する。この制御についての詳細は省略する。
【００５０】
［メモリセルアレイおよびメモリセルの構造］
図７に、メモリセルアレイ１の平面図を示す。図７は、６×４セル分の平面図である。また、図８に、図７のＡ−Ｂ線に沿った概略断面図を示す。図９は、可変セル抵抗Ｒcellの記憶領域ＭＲの積層構造の模式図である。
図７に示すメモリセルアレイ１の平面パターンにおいて、太い破線で囲む領域が１ビットを記憶するメモリセルＭＣに相当する。
【００５１】
ビット線ＢＬ（ＢＬｎ−２〜ＢＬｎ＋３）がおおよそカラム方向に延び、ビット線同士は平行配置されているが、各ビット線ＢＬは蛇行している。これは、上層の記憶領域ＭＲへのコンタクト部を避けてソースコンタクトＳＣ同士を接続するためである。ロウ方向のメモリセルＭＣの列が２列隣接しており、この２つのセル列においてカラム方向に隣接する２つのメモリセルでソースコンタクトＳＣを共有している（図８の断面および図６の回路図参照）。
【００５２】
ロウ方向に走るワード線ＷＬ（ＷＬｎ−２〜ＷＬｎ＋１）は、ソースコンタクトＳＣを共有する２つのセル列に対応する２本のワード線が隣接している。図７では、このワード線対が２対配置されている。つまり、ワード線ＷＬｎとＷＬｎ＋１がワード線対として隣接し、ワード線ＷＬｎ−２とＷＬｎ−１がワード線対として隣接している。ワード線対同士の間に、ワード線と平行配置されるアイソレーションゲートＩＧｎが設けられている。図７では、この構成がカラム方向に繰り返されるため、他のもう２本のアイソレーションゲートＩＧｎ−１とＩＧｎ＋１も図示されている。
【００５３】
このようなソース共有構造とビット線蛇行配置によってアレイ面積の低減が図られており、最小寸法（配線等の幅とスペース）を“Ｆ”とすると、１つのメモリセルＭＣは約２Ｆ×３Ｆ＝６Ｆ２まで微細化されている。
【００５４】
図８に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
より詳細には、半導体基板１００にＰウェル１００Ｐが形成されている。Ｐウェル１００Ｐに、アクセストランジスタＡＴのソース領域Ｓとドレイン領域Ｄとなる２つのＮ型不純物領域が形成されている。ソース領域Ｓとドレイン領域Ｄの間のＰウェル部分の上にゲート絶縁膜（不図示）を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極が、ソースコンタクトＳＣを共有する２つのアクセストランジスタＡＴのゲート線に対応する２本のワード線ＷＬｎ,ＷＬｎ＋１を構成する。
ソース領域Ｓは２つのアクセストランジスタＡＴで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬｎにソースコンタクトＳＣのプラグを介して接続されている。
【００５５】
ドレイン領域Ｄの上面に、プラグ１０４とランディングパッド１０５（第１配線層（１Ｍ）から形成）が積み上げられ、さらにその上のプラグ１０４を介して可変セル抵抗Ｒcellの記憶領域ＭＲが形成されている。記憶領域ＭＲは、下面がプラグ１０４に接続する下部電極（図９参照）の大きさに対応する可変抵抗積層膜１０６の一部である。可変セル抵抗Ｒcellを形成する可変抵抗積層膜１０６を多層配線構造の何層目に形成するかは任意であるが、ここでは２層目に可変セル抵抗Ｒcellが形成されている。
【００５６】
可変セル抵抗Ｒcellは、図９に示すように、下部電極１０１と、プレート線ＰＬに接続される上部電極１０７との間に、絶縁体膜１０２と（イオン）導体層１０３を持つ膜構成になっている。プレート線ＰＬは、図８に示すように、第３配線層（３Ｍ）により形成され、図７では省略しているが図６と同様にロウ方向に配線されている。このプレート線ＰＬがロウ方向の複数のメモリセル対（２つのセル列）に共通接続されている。
なお、繰り返しになるが、複数のプレート線ＰＬをメモリセルアレイの縁部や外部で短絡してもよいし、各々のプレート線ＰＬを独立に電圧制御してもよい。
【００５７】
図９の絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ２，Ｇｄ２Ｏ３等の絶縁体が挙げられる。
導体層１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｎから選ばれる少なくとも１つの金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｎ以外の金属元素を用いてもよい。導体層１０３は、“導電性イオンの供給層”として形成されている。
【００５８】
図９に矢印により示すように、書き込み電流Ｉｗを上部電極１０７から下部電極１０１の側へ流すとプラスにイオン化した金属元素（Ｃｕ＋，Ａｇ＋，Ｚｎ＋）が負極側に引き寄せられて絶縁体膜１０２に注入される。その結果、イオン化金属同士が繋がった金属フィラメントと呼ばれる電流パスが絶縁体膜１０２内に形成され、その密度に応じて絶縁体膜１０２の絶縁性が低下し、可変抵抗導電層として機能する（低抵抗化状態）。
これとは逆に、消去電流Ｉｅを下部電極１０１から上部電極１０７の側へ流すと絶縁体膜１０２内のイオン化金属元素（Ｃｕ＋，Ａｇ＋，Ｚｎ＋）が負極側に引き寄せられて絶縁体膜１０２に戻される。その結果、金属フィラメントが消滅し絶縁体膜１０２が元の絶縁層に戻されるため、高抵抗化状態へのリセットが行われる。
【００５９】
［メモリセルアレイの書き込み・消去動作］
以下、図１０と図１１のバイアス条件を付加したメモリセルアレイの回路図を用いて、データの書き込み動作と消去動作を説明する。
なお、ここでは、本発明における“ウェルを介して第２電圧を印加する第２動作ステップ”が消去ステップであり、“アクセストランジスタを介して第１電圧を印加する第１動作ステップ”が書き込みステップである場合を例とする。書き込みと消去の定義は任意であり、また、アクセストランジスタのチャネル導電型が、以下の例のようにＮチャネル型でない（Ｐチャネル型）の場合もある。よって、それらの場合は、ウェルと、アクセストランジスタのソースまたはドレインとなる不純物領域との間に形成されるＰＮ接合が順方向にバイアスされるように適宜、第１動作ステップと第２動作ステップとを入れ替えて、以下の動作説明を類推適用できる。
【００６０】
図１０には、書き込み時のバイアス設定例と選択されたメモリセルの配線を示している。図において太い線で示す配線が、選択されたビット線ＢＬｎとワード線ＷＬｎを表している。また、斜線を付加した部分が選択されたメモリセルＭＣ内の可変セル抵抗Ｒcellを表している。回路構成自体は、図６を用いて既に説明したものであるため、ここでの説明を省略する。
【００６１】
データの書き込みは１ビット、すなわち１つのメモリセルＭＣごとに行うことができる。ここでは図１０に示すメモリセルＭＣに対しデータの書き込みを行って、その可変セル抵抗Ｒcellを低抵抗化する。
【００６２】
プレート線ＰＬｎ−１〜ＰＬｎ＋２は全て同じ電圧（Ｖcom）を印加してもよいし、図１０のように選択対象のメモリセルＭＣが接続されたプレート線ＰＬｎのみ電圧（Ｖcom）を印加してもよい。図１０では、非選択のメモリセル列が接続されたプレート線ＰＬの印加電圧を全て０[Ｖ]としている。０[Ｖ]の印加は、非選択列の可変セル抵抗Ｒcellに与える電圧変動の影響を極力抑制する趣旨である。しかし、そのような影響が軽微ならば、全てのプレート線に同一電圧を印加してもよい。
なお、この動作説明で電圧（Ｖcom）というとき、図５（Ａ）に示す電圧（Ｖcom）のハイレベルの書き込み電圧Ｖｗを指し、０[Ｖ]はそのローレベルの電圧を指す。
【００６３】
また、選択対象のメモリセルＭＣが接続されたワード線ＷＬｎに正の電圧（Ｖｗｌ）を印加し、非選択ワード線は０[Ｖ]で保持する。
この状態から、選択対象のメモリセルＭＣが接続されたビット線ＢＬｎに０[Ｖ]を印加し、非選択のビット線に０[Ｖ]より高い正の電圧、例えば電圧（Ｖcom）を印加する。
【００６４】
このバイアス設定により、非選択のワード線に接続された全てのメモリセルは、ワード線が閉じているために可変セル抵抗Ｒcellに電圧が印加されない。また、非選択のビット線につながるメモリセルは、両端に電圧（Ｖcom）が印加されているためにソース領域Ｓとドレイン領域Ｄの間（図８参照）に差電圧が発生しない。よって、選択されたメモリセルＭＣにのみ、そのソース領域Ｓとドレイン領域Ｄの間に書き込みに必要なドレイン電圧が印加される。ここで書き込みに必要なドレイン電圧Ｖｄｗは、図２の閾値電圧（Ｖth＋）との関係が、Ｖｄｗ＝（Ｖcom）-０[Ｖ]＞（Ｖth＋）を満たす。そのため、図２に示すような高抵抗状態から低抵抗状態への遷移＜１＞が行われる。
【００６５】
なお、この書き込み動作では、通常、図６に示すウェルドライバ６によって図８に示すＰウェル１００ＰはＧＮＤレベルに接地されている。
【００６６】
図１１は、消去時のバイアス設定例と選択されたメモリセルの配線を示している。図において太い線で示す配線が、選択されたプレート線ＰＬｎを表している。また、斜線を付加した部分が選択されたメモリセルＭＣ内の消去対象の可変セル抵抗Ｒcellを表している。回路構成自体は、図６を用いて既に説明したものであるため、ここでの説明を省略する。
【００６７】
データの消去は、選択されたプレート線ＰＬｎに共通に接続されたロウ方向のセル行に属する複数のメモリセルＭＣごとに行うことができる。ここでは図１０に示す４つのメモリセルＭＣに対しデータの消去を行って、その可変セル抵抗Ｒcellを高抵抗化する。
なお、メモリセルアレイ１がサブアレイにブロック分割され、ブロックごとにウェル電位制御が可能な場合は、同じ並びメモリ列でも、そのブロック単位での消去が可能である。さらに、メモリセルアレイ１内の全て、あるいはブロック内の全てのメモリセルを一括消去する、フラッシュＥＥＰＲＯＭと同様な消去方法も実施可能である。
【００６８】
図１１のように１つのセル行を消去する場合、非選択のプレート線ＰＬに正の電圧（Ｖcom）を印加し、プレート線ＰＬｎのみ選択し、これに電圧（Ｖcom）より低い、例えば０[Ｖ]の電圧を印加する。
【００６９】
前述したとおり、消去（低抵抗状態→高抵抗状態）にともなう動作はアクセストランジスタＡＴを介さないで行う。このため、アクセストランジスタＡＴの制御信号線であるワード線ＷＬｎ−１〜ＷＬｎ＋２と、ビット線ＢＬｎ−１〜ＢＬｎ＋２は全て浮遊状態（Float）にする。あるいは、ワード線ＷＬｎ−１〜ＷＬｎ＋２を０[Ｖ]の接地状態にし、ビット線ＢＬｎ−１〜ＢＬｎ＋２を消去電圧Ｖｅの印加状態とする。ここで消去電圧Ｖｅは、次に説明するＰウェル１００Ｐの印加電圧と同じ電圧である。
【００７０】
このことはＰウェル１００Ｐとソース領域ＳとのＰＮ接合（図８参照）に電圧を印加しない趣旨であるが、このＰＮ接合をオンしない程度に順バイアスし、あるいは降伏が起きない程度に逆バイアスしてもよい。また、ワード線印加電圧は、ゲート絶縁膜にかかる電界を緩和する趣旨で、消去電圧Ｖｅの半分くらいの電圧（Ｖｅ／２）としてもかまわない。
ただし、電圧印加、特に消去電圧Ｖｅの印加は無駄な電力消費につながるため、消費電極化の観点から言うと、ワード線とビット線の全てを浮遊状態（Float）にすることが望ましい。
【００７１】
また、選択するロウのプレート線ＰＬｎ（アレイまたはブロック一括の場合は全てのプレート線）を０[Ｖ]にし、非選択のロウのプレート線ＰＬを電圧Ｖwellでバイアスする。
【００７２】
この状態から、メモリセルアレイ１内のウェル（この場合は、ＮＭＯＳタイプのアクセストランジスタＡＴを例として説明しているのでＰウェル１００Ｐ）に印加している電圧Ｖwellを０[Ｖ]から正の消去電圧Ｖｅに切り替える。この切り替えは、図６に示すウェルドライバ６が行う。
【００７３】
このバイアス設定により、選択されたロウにのみ、Ｖｅ（Ｐウェル）−０[Ｖ](ＰＬｎ)の電圧が、Ｐウェル１００Ｐとプレート線ＰＬとの間の断面縦方向の経路（図８参照）に印加される。これにより消去電流Ｉｅが、この経路に流れるが、これはＰウェル１００Ｐとドレイン領域ＤのＰＮ接合が順バイアスされるためである。印加された消去電圧Ｖｅは、Ｐウェル内抵抗、ＰＮダイオードのオン抵抗、コンタクトの抵抗などで幾分か消費されるものの、その大部分の電圧が可変セル抵抗Ｒcellに印加される。この可変セル抵抗Ｒcellに印加される電圧が、図２に示す閾値電圧（Vth−）の絶対値より大きいと、図２に示すような低抵抗状態から高抵抗状態への遷移＜３＞が行われる。
【００７４】
なお、複数のロウにつながる可変セル抵抗Ｒcellを消去する場合には、対応する複数のプレート線ＰＬを０[Ｖ]にすればよい。また、ウェル（この場合、Ｐウェル１００Ｐ）に電気的に接続された全ての可変セル抵抗Ｒcellを消去する場合には、当該ウェルにアクセストランジスタＡＴが形成されたメモリセルの全てのプレート線ＰＬを０[Ｖ]にすればよい。
本消去動作は最小でも１つのロウごとの選択となり、メモリセルアレイ１に記憶された任意の１ビット（１つのメモリセル）を選択的に消去できない。しかしながら、既存の不揮発性メモリ（たとえば、フラッシュＥＥＰＲＯＭ）の多くは、消去する単位は最小でもブロック単位での動作となっているため、本電圧設定手法を消去に適用する限り、このこと自体が不利益とならない。
【００７５】
電圧印加の極性が書き込みと消去で異なる双極電圧印加型の抵抗変化メモリは、以上の動作によって、記憶素子の状態が絶縁状態から金属抵抗と等しい状態に遷移する。つまり、高抵抗状態の抵抗値が１[ＭΩ]以上と絶縁状態に近く、低抵抗状態が１００[ｋΩ]と金属抵抗と同程度であるため、その間の巨大な抵抗変化が起こる。
【００７６】
＜２．第２の実施の形態＞
第２の実施の形態では、ウェル抵抗を下げて記憶素子へ印加される電圧のバラツキを低減するために有効なウェル電圧供給構造を提案する。
図１２に、第２の実施の形態に関わるメモリセルアレイの回路図を示す。
第１の実施の形態に関わる図６〜図１１と異なる点は、図１２ではウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙを追加していることである。ウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙは、それぞれｘ方向（ロウ方向）とｙ方向（カラム方向）に、概ね配線されている。ウェルバイアス供給のためには、ウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙの少なくとも一方でもよいが、ここではＰウェル１００Ｐに対して格子状にウェルバイアス供給線が配置される場合を例示する。
【００７７】
ウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙは、Ｐウェル１００Ｐと電気的に接続され、Ｐウェル１００Ｐの内部抵抗より低い抵抗をもつ導電層または導電領域であればよい。
例えば、Ｐウェル１００Ｐの濃度よりＰ型濃度が高いＰ＋拡散層配線によりウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙの両方または一方を形成してよい（第１形態）。Ｐ＋拡散層配線は本発明の“ウェルコンタクト領域”に該当する。
【００７８】
あるいは、Ｐウェル１００Ｐの濃度よりＰ型濃度が高いＰ＋拡散層を離散的にＰウェル１００Ｐに配置して、それらを上層の配線層で相互接続する形態でもよい（第２形態）。Ｐ＋拡散層は本発明の“ウェルコンタクト領域”に該当する。
この第２形態は、ウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙの両方または一方に適用してよい。また、Ｐ＋拡散層配線のみの第１形態と、離散的なＰ＋拡散層を配線層で接続する第２形態との組み合わせで、ウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙの両方または一方を形成してもよい。
【００７９】
あるいは、ウェルバイアス供給線ＷＢＬｘ,ＷＢＬｙの両方または一方が、Ｐ＋拡散層配線と、離散的なコンタクトを介して上層の配線層とを接続した、いわゆる裏打ち配線のような形態でもかまわない。
【００８０】
図７の微細セルパターンに、このウェルバイアス供給構造を適用する場合、例えば、図７に符号“ＳＴＩ”で示すシャロートレンチアイソレーションの埋め込み拡散層としてウェルバイアス供給線ＷＢＬｙを形成してもよい（第１形態の変形例）。
具体的には、シャロートレンチアイソレーション（ＳＴＩ）は基板表面部に浅い溝を掘って、その中を絶縁物で埋め込むことで形成される。このとき、その絶縁物を埋め込む前に、Ｐ型不純物を溝の底面に拡散してＰ＋拡散層の埋め込み配線を形成してもよい。ＳＴＩによるウェルバイアス供給線ＷＢＬｙはビット線ＢＬの間の領域に、ビット線ＢＬと同様に蛇行して配置される。この蛇行してほぼｙ方向に長く延びる多数のＳＴＩによるウェルバイアス供給線ＷＢＬｙは、特に図示しないが、メモリセルアレイ１で共通に、あるいは、そのブロックごとに設けられるＰウェル１００Ｐの周回部分で四角枠状配置の連結線によって相互接続してよい。連結線は、ウェルバイアス供給線ＷＢＬｙと同様にＳＴＩ埋め込み型の拡散層配線でもよいし、上述した第２形態のように上層配線でもよいし、その両方、あるいは、裏打ち配線としてもよい。
【００８１】
第２の実施の形態では、Ｐウェル１００Ｐの電圧供給抵抗を低減し、全てのメモリセルに対しほぼ同一の電圧Ｖwellが印加可能となるため、消去動作（書き込み適用の場合は書き込み動作）の精度が向上する。
【００８２】
以上の第１および第２の実施の形態では、共通の効果として以下の効果が得られる。
記憶素子両端に極性の異なる電圧を印加することで、可逆的にデータ記憶膜（絶縁体膜）の抵抗値が変化する。この双極電圧印加型の抵抗変化型メモリの、可変セル抵抗ＲcellとアクセストランジスタＡＴからなるメモリセルの動作において低電圧化が容易である。
より詳細には、ウェルを用いた半導体ＰＮ接合の順方向バイアスを印加する動作を行うことができる。したがって、アクセストランジスタＡＴを介することなく記憶素子の両端に必要な電圧を印加可能となる。これによる双極電圧印加型の抵抗変化メモリでアクセストランジスタＡＴのソースフォロワ動作をなくし、その分、ゲート電圧の低減を図ることが可能となる。
【００８３】
また、動作電圧低減により、アクセストランジスタＡＴのサイズを縮小可能となりメモリの大容量化が図れる。動作電圧低減により、低消費電力化が可能となる。また、ウェル電圧は正の電圧（例えば消去電圧Ｖｅ）と、それより低い電圧（例えば接地電圧）の２値制御であるため、ウェルドライバ６の回路規模は最小限に抑制される。また、メモリセルアレイ全体で同一のウェル電圧を印加できるため、ウェル分離の必要性もなく、ウェル分離のためにセル面積が増大することもない。ウェル電圧供給は、書き込みと消去の一方に適用されるため、電圧設定の自由度が高くなり、記憶素子が電圧ストレスを受けること、あるいは、メモリセルが誤動作する（例えば、アクセストランジスタＡＴが誤ってオンする）ことも防止できる。
【００８４】
＜３．変形例＞
図１に示すアクセストランジスタＡＴと可変セル抵抗Ｒcellとが逆でもよい。つまり、アクセストランジスタＡＴがプレート線ＰＬ側に接続され、可変セル抵抗Ｒcellが直接、ビット線ＢＬに接続されていてもよい。
ただし、ビット線ＢＬは動作中頻繁に電位が大きく変化するため、その影響をオフ状態（非選択時）のアクセストランジスタＡＴで遮断できる図１の構成が望ましい。
【００８５】
また、上記説明ではセット（高抵抗状態→低抵抗状態）を書き込みとし、リセット（低抵抗状態→高抵抗状態）を消去としたが、セット・リセットと書き込み・消去の対応は逆であってもよい。
【００８６】
アクセストランジスタＡＴをＰ型トランジスタから形成する場合、Ｐウェル１００Ｐに代えてＮ型ウェル（Ｎウェル）を用い、Ｎウェルを負極側とする電圧印加を行う必要がある。
その場合、あるいは、上記説明のようにＰウェルを用いる場合の何れの場合でも、ウェルを用いた動作をセットとリセットのどちらに対応させてもよい。ただし、ウェルを用いる動作はリセット、すなわち低抵抗状態から高抵抗状態に可変セル抵抗Ｒcellを遷移させる動作が望ましい。
【００８７】
種々のバラツキ要因が大きい場合ではセットを達成できる印加電圧マージンが狭い場合もあるが、その場合のセット動作では印加電圧を精密に制御する必要がある。これに対し、リセット動作は、過剰な電圧を印加しても（イオン）導電層に金属イオンを戻したときに金属イオンが導電層内に保持できればよいので、印加電圧マージンはセット動作より一般的に大きい。
一方、ウェルを介した電圧印加は、ウェル導電率がトランジスタの特性にも関係するため、むやみに導電率を上げることができない場合も多い。そのため、ウェルを介して記憶素子に与える印加電圧は、一般に、配線層を介した電圧印加よりＩＣ面内でのばらつきが大きくなる傾向にある。
これが、ウェルを介した電圧印加によりリセット動作を行うことが望ましい理由である。
【００８８】
本発明の第２の実施の形態では、ウェルを介して記憶素子に与える印加電圧をＩＣ面内でより均一にできることから、この制限が緩和される。よって、特に第２の実施の形態の適用によって、ウェルを介してセット動作を行うことがより容易になる。
【００８９】
また、本発明は、記憶素子への印加電圧の極性が書き込みと消去で異なる双極電圧印加型の抵抗変化メモリであれば、上述した実施の形態や変形例に限定されない。
【符号の説明】
【００９０】
１…メモリセルアレイ、２…Ｘデコーダ、３…Ｙデコーダ、４…ＷＬドライバ、５…カラムドライバ、６…ウェルドライバ、７…Ｖcom制御回路、１００…半導体基板、１００Ｐ…Ｐウェル、１０１…下部電極、１０２…絶縁体膜、１０３…導体膜、１０６…可変抵抗積層膜、１０７…上部電極、Ｒcell…可変セル抵抗、ＡＴ…アクセストランジスタ、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート、ＷＢＬ…ウェルバイアス供給線、ＭＲ…記憶領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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