(57)【要約】【課題】  ＳＯＩ基板上に形成され、ＥＳＤ耐性の高い半導体装置を提供する。【解決手段】  ＳＯＩ基板上に形成されたＭＯＳトランジスタ２と、ＭＯＳトランジスタのソース電極及びドレイン電極間に少なくとも一つのダイオード３、及び抵抗４が直列接続されており、ダイオードと抵抗の接続点にＭＯＳトランジスタ２のゲート電極５を接続することによってＥＳＤ耐性を高める。さらに、ダイオードと抵抗の接続点と、ボディコンタクト領域６とを接続することによって、より高いＥＳＤ耐性を得ることができる。【選択図】  図１
2010016177.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域、ボディ領域、前記ボディ領域上に形成されるゲート電極及びボディコンタクト領域を有するＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなるダイオード列と、前記ＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された抵抗部とを有するトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項２】
前記ＭＯＳＦＥＴのドレイン領域及びソース領域は、前記ＳＯＩ基板のＢＯＸ層の深さまで形成されていることを特徴とする請求項１記載の静電気放電保護素子。
【請求項３】
ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するＮＭＯＳＦＥＴと、
前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
ＳＯＩ基板上に形成され、前記入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するＰＭＯＳＦＥＴと、
前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記電源との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項４】
ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有する第一のＮＭＯＳＦＥＴと、
前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
ＳＯＩ基板上に形成され、電源端子に接続されるドレイン領域、前記入出力端子に接続されるソース領域及びボディコンタクト領域を有する第二のＮＭＯＳＦＥＴと、
前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記電源端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項５】
ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するＮＭＯＳＦＥＴと、
前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記電源との間に接続された第一の抵抗部とを有する第一のトリガー回路と、
ＳＯＩ基板上に形成され、前記入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するＰＭＯＳＦＥＴと、
前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、
を備えることを特徴とする静電気放電保護素子。
【請求項６】
前記ＮＭＯＳＦＥＴのドレイン領域及びソース領域並びに前記ＰＭＯＳＦＥＴのドレイン領域及びソース領域は、前記ＳＯＩ基板のＢＯＸ層の深さまで形成されていることを特徴とする請求項３乃至５に記載の静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電保護素子に関する。
【背景技術】
【０００２】
近年の半導体集積回路の高集積化に伴って、半導体装置の内部回路素子が微細化され、破壊に至る電圧が低くなっている。バルクシリコン基板を使用したＭＯＳ（Metal Oxide Semiconductor）型の素子では、ゲート端子をソース端子に接続したＧＧＮＭＯＳ（Gate Grounded NMOS）や、ゲート端子を抵抗を介してソース端子に接続したＧＣＮＭＯＳ（Gate Coupled NMOS）をＥＳＤ（Electro Static Discharge）保護素子として用いたり、基板を介して形成される縦型の寄生バイポーラトランジスタを利用したりすることにより保護素子を形成している。ここで、保護素子が導通して高抵抗領域から低抵抗領域に変化する電圧Ｖｔ１をトリガー電圧と呼ぶ。通常、このトリガー電圧Ｖｔ１は内部回路素子の破壊電圧（例えばゲート絶縁膜の耐圧）よりも低く設定する。
【０００３】
上記したように半導体装置の内部回路素子が微細化されるにつれて、内部回路素子が破壊に至る電圧が低くなってきているため、トリガー電圧Ｖｔ１をより低く設定することが必要である。これに対して、ドレインが入力端子に接続され、ソース及び基板がそれぞれ接地端子に接続されたＮＭＯＳＦＥＴ（Field Effect Transistor）と、ＮＭＯＳＦＥＴのゲートと入力端子間に順方向に直列接続されたダイオード列と、ＮＭＯＳＦＥＴのゲートと電源との間に接続された抵抗とを有する構成によってトリガー電圧Ｖｔ１を低くし、ＭＯＳＦＥＴを均一動作させることにより保護機能を改善することが提案されている（例えば、特許文献１参照）。
【０００４】
ところで、ＳＯＩ（Silicon On Insulator）基板上に形成されたデバイスは、基板に起因する容量成分が小さくなるという特徴から、高速・低消費デバイスとして広く利用されている。しかし、ＳＯＩ基板上にデバイスを形成する場合、基板を介して形成される縦型の寄生バイポーラトランジスタを利用したＥＳＤ保護素子を形成することができないため、バルクシリコンと同じ方法で保護素子を形成することができない。また、前記した特許文献１の構成を用いても、電荷がボディ領域に蓄積するＳＯＩ構造特有の影響によりＭＯＳＦＥＴの均一動作が阻害され、ＥＳＤ耐性の高い保護素子を形成することが困難であるという問題があった。
【特許文献１】特開２００１−３５８２９７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＳＯＩ基板上に形成され、ＥＳＤ耐性の高い静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による静電気放電保護素子は、ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域、ボディ領域、前記ボディ領域上に形成されるゲート電極及びボディコンタクト領域を有するＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなるダイオード列と、前記ＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された抵抗部とを有するトリガー回路と、を備えることを特徴とする。
【０００７】
また、本発明の別態様による静電気放電保護素子は、ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するＮＭＯＳＦＥＴと、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、ＳＯＩ基板上に形成され、前記入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するＰＭＯＳＦＥＴと、前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記電源との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【０００８】
また、本発明の別形態による静電気放電保護素子は、ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有する第一のＮＭＯＳＦＥＴと、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第一の抵抗部とを有する第一のトリガー回路と、  ＳＯＩ基板上に形成され、電源端子に接続されるドレイン領域、前記入出力端子に接続されるソース領域及びボディコンタクト領域を有する第二のＮＭＯＳＦＥＴと、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記電源端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【０００９】
また、本発明の別態様による静電気放電保護素子は、ＳＯＩ基板上に形成され、入出力端子に接続されるドレイン領域、電源に接続されるソース領域及びボディコンタクト領域を有するＮＭＯＳＦＥＴと、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第一のダイオード列と、前記ＮＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記電源との間に接続された第一の抵抗部とを有する第一のトリガー回路と、ＳＯＩ基板上に形成され、前記入出力端子に接続されるドレイン領域、接地端子に接続されるソース領域及びボディコンタクト領域を有するＰＭＯＳＦＥＴと、前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記入出力端子との間に順方向に直列接続された少なくとも一つのダイオードからなる第二のダイオード列と、前記ＰＭＯＳＦＥＴのゲート電極及びボディコンタクト領域と前記接地端子との間に接続された第二の抵抗部とを有する第二のトリガー回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＳＯＩ基板上に形成され、ＥＳＤ耐性の高い静電気放電保護素子を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
図１は本発明の第１の実施形態に係る静電気放電保護素子を示した回路図である。図１に示すように、本発明の第１の実施形態に係る静電気放電保護素子１は、ＳＯＩ基板上に形成されたＭＯＳＦＥＴ２と、ＭＯＳＦＥＴのソース電極及びドレイン電極間に少なくとも一つのダイオード３、及び抵抗４が直列接続されており、ダイオード列と抵抗４の接続点にＭＯＳＦＥＴ２のゲート電極５とボディコンタクト領域６が接続されている。
【００１３】
続いて、ＭＯＳＦＥＴ２の構造について図２乃至図４を用いて説明する。図２はＭＯＳＦＥＴ２を模式的に示した平面図、また図３及び図４はＭＯＳＦＥＴ２の断面を模式的に示した断面図である。図３は図２のａ−ａ´に沿って切断した断面図を示しており、図４は図２のｂ−ｂ´に沿って切断した断面図を示している。本実施形態ではＭＯＳＦＥＴ２がＮＭＯＳＦＥＴの場合について詳細な説明を行う。
【００１４】
図３に示すように、本発明の第１の実施形態に係るＮＭＯＳＦＥＴは、例えば、埋め込み酸化膜からなる素子分離７、ｎ＋型のソース領域８、ｎ＋型のドレイン領域９及びｐ型のボディ領域１０を有し、ボディ領域１０上にゲート電極５が配置されている。ソース領域８、ボディ領域１０、ドレイン領域９はｎｐｎ型の寄生パイボーラトランジスタ１１を形成している。
【００１５】
また、図２に示すように、ボディ領域１０とゲート電極５はソース領域８、ドレイン領域９の外側まで延長されており、H字型の形態となっている。そのゲート電極５の外側にはｐ＋型のボディコンタクト領域６が設けられており、ゲート電極５下のボディ領域１０と電気的に接続されることによりボディ領域１０の電位を制御できるようになっている。加えて、ソース領域８、ドレイン領域９、ボディコンタクト領域６には内部に配線部と接続されるプラグを形成するためのコンタクトホール１２が設けられている。
【００１６】
ＮＭＯＳＦＥＴのドレイン領域９は入出力端子、ソース領域８は接地端子に接続されているため、ＮＭＯＳＦＥＴ部分が静電気放電保護回路の本体として機能することになる。このＮＭＯＳＦＥＴとは別に、トリガー回路として入出力端子と接地端子との間に少なくとも一つのダイオード３と、抵抗４を直列接続した回路が形成されている。抵抗４は数ｋΩの抵抗値に設定され、ダイオード３はスナップバック電圧に応じて段数を調整して設定することができる。
【００１７】
ゲート電極５とボディコンタクト領域６は共にトリガー回路のダイオード列と抵抗４の接続点に接続されている。ボディ領域（ｐ型）１０とソース領域（ｎ型）８はダイオードを形成しているため、入出力線と接地線は等価回路的には直列接続されたダイオードにさらに一個のダイオードを直列接続した形で接続されている。
【００１８】
入出力端子に正のＥＳＤ電圧ＶＥＳＤが印加されているとき、ダイオード列と抵抗４の接続点の電位は、ダイオード列の順方向抵抗と、ボディ領域とソース領域で形成されるダイオードの順方向抵抗とでＥＳＤ電圧ＶＥＳＤを分圧した値となる。ダイオード列の順方向抵抗は、ダイオード列のダイオード数とそれぞれのダイオードの大きさによって決まる。
【００１９】
また、ＭＯＳＦＥＴの断面構造は図５に示すような構造になっていても構わない。この構造は、ＭＯＳＦＥＴのドレイン領域及びソース領域が前記ＳＯＩ基板の中に設けられている埋め込み絶縁膜であるＢＯＸ層の深さまで形成されている。この場合、ボディ領域がドレイン領域及びソース領域によって囲まれているため、リーク電流を抑制することができ、より確実にＭＯＳＦＥＴ内に形成される寄生バイポーラトランジスタを駆動させることができるため望ましい。
【００２０】
次に、図１乃至図４に示した構成の静電気放電保護素子の動作について、図６及び図７を参照して説明する。図６において、入力端子にＥＳＤ電圧が印加されているとき、ＥＳＤ電圧がダイオード列のオン電圧よりも大きくなった時点でＭＯＳＦＥＴ２のゲート電極５及びボディ領域１０に電圧が加えられる。ＭＯＳＦＥＴ２のゲート電極５及びボディ領域１０に電圧が加えられるとともに、ボディ領域１０に電荷が注入される。
【００２１】
ゲート電極５に電圧が加えられることによりＭＯＳＦＥＴ２のスナップバック電圧が低下する。また、ボディ領域に注入された電荷によりＭＯＳＦＥＴ２のソース領域８、ボディ領域１０、ドレイン領域９で形成される寄生バイポーラトランジスタ１１がオン状態へと移行する。そのため、ＭＯＳＦＥＴ２のソース・ドレイン間の抵抗が急激に低下し、放電経路として動作することになる（図７）。
【００２２】
バルクシリコン上に形成したデバイスでは、ＭＯＳＦＥＴ部分以外の回路がｐ型基板で共通に接続されている。このデバイスにおいて、ｐ型基板側の電位をＥＳＤ電圧という制御できない電圧で変動させると、デバイスを設計する上で予期していないラッチアップが発生する恐れがある。従って、従来のバルクシリコン上に形成するデバイス構造の場合には、ゲート電極５とボディコンタクト領域１０を接続し、放電回路として機能させることが困難であった。さらに、トリガー回路からボディコンタクト領域１０に注入されたホールのほとんどが基板側に流出してしまうため、この構造自体が非現実的であった。
【００２３】
本実施形態ではＳＯＩ基板を用いているため、ｐ型基板のような他の部分との共通部分が存在せず、ゲート電極５とボディコンタクト領域１０を接続しても、デバイスを設計する上で予期していないラッチアップが発生することを回避することができる。ゲート電極５とボディコンタクト領域１０を接続することによってＥＳＤ耐性を向上させることができるという効果を得ることができる。
【００２４】
また、ＳＯＩ構造特有の寄生バイポーラトランジスタの二段動作に対しても本実施形態に示した構成は有効である。ＳＯＩ構造の場合、ボディ領域１０のドレイン・ソース間の長さがゲート電極５に近い基板表面側と基板内部側で異なるため、バイポーラトランジスタの電流増幅率も基板表面側と基板内部側で異なる。そのため、寄生バイポーラトランジスタの全領域でトランジスタがオンせず、基板表面側だけしか導通しないため、保護機能が低下する恐れがある（図８参照）。しかし、本実施形態では外部からトリガー回路によりトランジスタをオンさせ、直接バイポーラトランジスタを駆動するため、基板内部側の領域のバイポーラトランジスタも放電経路として動作させることができる。
【００２５】
続いて、入出力端子に負のＥＳＤ電圧、すなわち接地端子に正のＥＳＤ電圧が印加された場合について説明する。この場合の静電気放電保護素子の動作について、図９を参照して説明する。図９において、入力端子に負のＥＳＤ電圧、すなわち接地端子に正のＥＳＤ電圧が印加されると、抵抗４を経由してゲート電極５に対してＭＯＳＦＥＴ２をオンさせる形で電圧が印加される。さらに、寄生バイポーラトランジスタ１１のベースにも電荷が注入されるため、この寄生バイポーラトランジスタ１１を経由した放電経路も確保され（図１０）、負のＥＳＤ電圧に対しても本実施形態の静電気放電保護素子は有効である。すなわち、本実施形態の静電気放電保護素子は双方向デバイスに対応することができる。
【００２６】
本実施形態における回路中に形成される寄生容量としては主にゲート容量、ドレイン・ボディ領域間の接合容量、ダイオード容量等が存在する。この内、ゲート容量、ドレイン・ボディ領域間の接合容量については、抵抗値の大きな抵抗４が直列接続されているため回路全体として考えると高いインピーダンスになっており、寄生容量としては実質的に動作しない。また、ダイオード容量についても、抵抗４が直列に接続されている上に、ダイオード列を形成しているため、容量としては小さいため、影響は小さい。
【００２７】
本実施形態は、ＳＯＩ基板を用いているため、バルクシリコン基板を用いた場合と比較して基板容量成分を小さく抑えることができる。そのため、回路全体としての寄生容量は同じサイズのバルクシリコン基板上に形成されたＧＣＮＭＯＳ保護回路に比べると２５％以下に、ＳＯＩ基板上に形成されたＧＧＮＭＯＳ保護回路と比べて半分以下にすることができる。また、その耐量は均一動作によりバルクシリコンとほぼ同等の性能を示した。
【００２８】
本実施形態では、ＭＯＳＦＥＴ２がＮＭＯＳＦＥＴの場合について詳細な説明を記載したが、ＮＭＯＳＦＥＴの代わりにＰＭＯＳＦＥＴを用いても構わない。ＰＭＯＳＦＥＴを用いる場合は図１１に示すように、ＮＭＯＳＦＥＴを用いた場合と比較してダイオード列と抵抗部の場所を入れ替えることで、静電気放電保護素子として動作させることができる。
【００２９】
本実施形態によれば、次のような効果が得られる。すなわち、ＳＯＩ基板上に形成された静電気放電保護素子に対して、ゲート電極とボディコンタクト領域を接続することでＥＳＤ耐性の高い静電気放電保護素子を提供することができる。
【００３０】
（第２の実施形態）
図１２は本発明の第２の実施形態に係る静電気放電保護素子を示した回路図である。図１２に示すように、本発明の第２の実施形態に係る静電気放電保護素子１２は、ＳＯＩ基板上に形成されたＮＭＯＳＦＥＴ１３と、ＮＭＯＳＦＥＴ１３のソース電極及びドレイン電極間に少なくとも一つのダイオード１４、及び抵抗１５が直列接続されており、ダイオード列と抵抗１５の接続点にＮＭＯＳＦＥＴ１３のゲート電極１６とボディコンタクト領域１７が接続されている。このＮＭＯＳＦＥＴ１３が形成されている保護回路と入出力端子を共通して、ＳＯＩ基板上に形成されたＰＭＯＳＦＥＴ１８が設けられている。このＰＭＯＳＦＥＴ１８のソース電極及びドレイン電極間に少なくとも一つのダイオード１９、及び抵抗２０が直列接続されており、ダイオード列と抵抗２０の接続点にＰＭＯＳＦＥＴ１８のゲート電極２１とボディコンタクト領域２２が接続されている。
【００３１】
各々の素子の詳細は、前記した第１の実施形態と同様であるためここでは説明は省略する。図１１には、入出力端子と接地端子との間にＮＭＯＳＦＥＴ１３を、入出力端子と電源との間にＰＭＯＳＦＥＴ１８を設けた構造を示しているが、ＮＭＯＳＦＥＴ１３とＰＭＯＳＦＥＴ１８の位置を入れ替えても構わない。ＮＭＯＳＦＥＴ１３とＰＭＯＳＦＥＴ１８の位置を入れ替えた構造の一例を図１３に示す。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの位置は保護回路を用いるデバイスの特性に応じて用いることができる。また、双方向性があることからＰＭＯＳＦＥＴをＮＭＯＳＦＥＴに置き換えることも可能である。
【００３２】
ＮＭＯＳＦＥＴのみで構成した場合、ＮＭＯＳＦＥＴよりもＰＭＯＳＦＥＴの方が小さく構成することができることから、ＰＭＯＳＦＥＴを併用した場合に比べると小型にできるという利点がある。
【００３３】
また、ＰＭＯＳＦＥＴを併用した形態では、前記した第１の実施形態と比較して、より効率良く放電を行うことができる。以下にその理由を具体的に説明する。第１の実施形態でも双方向デバイスに対応することができるが、ＮＭＯＳＦＥＴを用いた場合に入出力端子に負のＥＳＤ電圧が印加されると、トリガー回路に形成されている抵抗の影響を受ける。そのため、寄生バイポーラトランジスタを経由した放電経路が確保されるタイミングが若干遅れる可能性がある。
【００３４】
しかし、本実施形態ではＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの両方を設けておくことによって、正負どちらのＥＳＤ電圧に対しても効率良く放電を行うことができる。
【００３５】
本発明は上記したような実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形し、組み合わせて実施することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態に係る静電気放電保護素子を示した回路図である。
【図２】本発明の第１の実施形態に係るＭＯＳｆｅｔを模式的に示した平面図である。
【図３】本発明の第１の実施形態に係るＭＯＳｆｅｔを模式的に示した断面図である。
【図４】本発明の第１の実施形態に係るＭＯＳｆｅｔを模式的に示した断面図である。
【図５】本発明の第１の実施形態に係るＭＯＳｆｅｔを模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図７】本発明の第１の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図８】本発明の第１の実施形態に係るＭＯＳｆｅｔを模式的に示した断面図である。
【図９】本発明の第１の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図１０】本発明の第１の実施形態に係る静電気放電保護素子の動作を示した回路図である。
【図１１】本発明の第１の実施形態に係る静電気放電保護素子の変形例を示した回路図である。
【図１２】本発明の第２の実施形態に係る静電気放電保護素子を示した回路図である。
【図１３】本発明の第２の実施形態に係る静電気放電保護素子を示した回路図である。
【符号の説明】
【００３７】
１、１２    静電気放電保護素子
２    ＭＯＳＦＥＴ
３、１４、１９    ダイオード
４、１５、２０    抵抗
５、１６、２１    ゲート電極
６、１７、２２    ボディコンタクト領域
７    素子分離
８    ソース領域
９    ドレイン領域
１０    ボディ領域
１１    寄生バイポーラトランジスタ
１３    ＮＭＯＳＦＥＴ
１８    ＰＭＯＳＦＥＴ
【図１】
2010016177.tif 000003
【図２】
2010016177.tif 000004
【図３】
2010016177.tif 000005
【図４】
2010016177.tif 000006
【図５】
2010016177.tif 000007
【図６】
2010016177.tif 000008
【図７】
2010016177.tif 000009
【図８】
2010016177.tif 000010
【図９】
2010016177.tif 000011
【図１０】
2010016177.tif 000012
【図１１】
2010016177.tif 000013
【図１２】
2010016177.tif 000014
【図１３】
2010016177.tif 000015