(57)【要約】【課題】ＰＩＮ構造を有する光電変換素子を、ＣＶＤ法を用いて形成する場合、Ｐ層やＮ層の不純物の混入を避けるために、各々の層毎にチャンバーを分けて形成することが必要となる。この場合にはチャンバーが３つ必要となり、設備投資が大きくなるという課題がある。また、Ｉ層と半導体以外の領域が接触することで、界面欠陥起因の電荷発生により、黒浮きが生じる課題がある。【解決手段】Ｉ型半導体層２０８を、ＣＶＤ法により得られたＮ+層２１０と、イオン注入法で形成されたＰ+層２０７で包んだ。Ｉ型半導体層２０８は半導体以外の領域と接触しない。そのため、界面欠陥起因の電荷発生を抑制することができる。また、Ｐ+層２０７をイオン注入法で形成することで、２つのチャンバーを備えたＣＶＤ装置を用いることが可能となり、設備投資を抑えることが可能となった。【選択図】図２
2010251534.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体層と、
第２導電型半導体層と、
前記第１導電型半導体層よりも第１導電型不純物量が少なく、かつ前記第２導電型半導体層よりも第２導電型不純物量が少ないＩ型半導体層と、を備え、
前記第１導電型半導体層と、前記第２導電型半導体層とが前記Ｉ型半導体層を包み、かつ前記第１導電型半導体層と、前記第２導電型半導体層とが直接接合した接合領域を備えることを特徴とする光電変換素子。
【請求項２】
請求項１に記載の光電変換素子であって、前記直接接合した領域を含む前記第１導電型半導体層側、または前記接合領域を含む前記第２導電型半導体層側に、前記第１導電型不純物量と前記第２導電型不純物量との和の不純物量を含む領域を備えることを特徴とする光電変換素子。
【請求項３】
基板上に配置された能動素子と協働して、光信号を電気信号に変換して出力する光電変換素子を備えたイメージセンサーであって、
第１導電型半導体層と、
第２導電型半導体層と、
前記第１導電型半導体層よりも第１導電型不純物量が少なく、かつ前記第２導電型半導体層よりも第２導電型不純物量が少ないＩ型半導体層と、を備え、
前記第１導電型半導体層と前記第２導電型半導体層とが前記Ｉ型半導体層を包み、かつ前記第１導電型半導体層と、前記第２導電型半導体層とが直接接合している接合領域を備えた光電変換素子を前記基板上に備えていることを特徴とするイメージセンサー。
【請求項４】
請求項３に記載のイメージセンサーであって、前記光電変換素子が、前記接合領域を含む前記第１導電型半導体層側、または前記接合領域を含む前記第２導電型半導体層側に、前記第１導電型不純物量と前記第２導電型不純物量との和の不純物量を含む領域を備えることを特徴とするイメージセンサー。
【請求項５】
第１導電型半導体層を形成する工程と、
前記第１導電型半導体層の形成に続けてＩ型半導体層を形成する工程と、
前記第１導電型半導体層と前記Ｉ型半導体層をパターニングする工程と、
第２導電型不純物イオンを注入し、第２導電型半導体層を形成する工程と、
を備え、
前記Ｉ型半導体層の第１導電型不純物量は、前記第１導電型半導体層よりも少なく、
前記Ｉ型半導体層の第２導電型不純物量は、前記第２導電型半導体層よりも少なく、
前記第１導電型半導体層と前記第２導電型半導体層とは協働して前記Ｉ型半導体層を包み、
前記第１導電型半導体層と前記第２導電型半導体層とが直接接合した接合領域を備えることを特徴とする光電変換素子の製造方法。
【請求項６】
第１導電型半導体層を形成する工程と、
前記第１導電型半導体層の形成に続けてＩ型半導体層を形成する工程と、
第２導電型不純物イオンを注入し、第２導電型半導体層を形成する工程と、
を備え、
前記Ｉ型半導体層の第１導電型不純物量は、前記第１導電型半導体層よりも少なく、
前記Ｉ型半導体層の第２導電型不純物量は、前記第２導電型半導体層よりも少ないことを特徴とする光電変換素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、イメージセンサー及び光電変換素子の製造方法に関する。
【背景技術】
【０００２】
イメージセンサーを形成する基板として従来結晶シリコンが主に用いられてきたが、近年、基板にガラスを用い、アモルファスシリコン層を光電変換層として用い、この光電変換層との間での電気的な処理に、ポリシリコン等で構成されるＴＦＴ（薄膜トランジスター）を用いるイメージセンサーが精力的に研究されている。
【０００３】
結晶シリコン基板を用いた場合では、直径３０ｃｍ程度の基板径が限度となるが、ガラス基板を用いることで、一辺が３ｍ近い基板を用いることが可能となり、大型のイメージセンサーを得ることが可能となる。また、一枚の基板から得られるイメージセンサーの数が違ってくるため、基板そのものの値段差に加え、取れ数にも差が生じ、コスト面でも優位性を備えている。
【０００４】
特許文献１中ではイメージセンサー（光電変換素子と呼称されている）の製造方法として、ホスト（基体）となる原料を含む材料に不純物をＩ層（不純物を殆ど含まない層）に添加して、Ｎ型であればたとえば燐、Ｐ型であればたとえば硼素を拡散させることで、Ｎ型層やＰ型層を形成している。また、特許文献２中では、ＰＩＮ構造を横方向に配置する構造について説明がなされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５８３３２号公報
【特許文献２】特開２００５−１９６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示すように、ホストからの不純物拡散を行う場合には、ホストに多量の燐や硼素を添加する必要がある。燐や硼素は、金属を脆くする性質があり、ホストと直接接続されるＩＴＯ（インジウム・錫・酸化物）やタングステン等、電極として用いられる領域にある金属の信頼性を低下させるという課題がある。加えて、半導体層以外のところにもこれらの不純物が添加されてしまうため、イメージセンサー内部が汚染されるおそれがある。この現象を避けるには、必要な部分にのみ不純物を添加させる方法を取ることも考えられるが、この場合には、製造工程数が増えてしまうという別の課題が生じる。また、半導体層は、汚染に対し極めて敏感であり、不純物拡散を行うべく積層したホストを取り除いても、残留する不純物による汚染により、半導体層の性質が変質する可能性がある。
【０００７】
また、特許文献２に示す技術を用いる場合、光電反応に寄与しない領域が光電反応領域に隣接して配置されるため、等価入射光量が低下し、光電変換効率の低下により感度が低下する。そのため、特に低光量で使用される場合、雑音により画質が低下するという課題がある。
【０００８】
また、光電変換層としては、典型的にはＰＩＮ構造を備えたフォトダイオードが好適に用いられているが、ＰＩＮ構造をＣＶＤ（化学気相堆積）法を用いて形成する場合、Ｐ層やＮ層の不純物の混入を避けるために、チャンバー（反応室）を分けて形成することが必要となる。この場合チャンバーが３つ必要となり、初期投資が大きくなるという課題がある。ここで、ガス成分を切り替えてＣＶＤ法を用いることでチャンバー数の増加を抑えることも可能であるが、不純物成分の滞留分が消失するまで層形成を行うことができなくなるため、今度はスループットが低下するという課題がある。
【０００９】
また、Ｉ層が素子分離層と直接接触することから、界面欠陥起因のリーク電流が発生する。そのため、特に低光量で使用される場合、雑音により画質が低下するという課題がある。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。なお、第１導電型不純物量は、第１導電型を示す不純物の総和を示し、第２導電型不純物量は、第２導電型を示す不純物の総和を示すものとする。例えば第１導電型がＮ型の場合、砒素と燐等、Ｎ型を示す不純物の総和量が等しい場合、Ｎ型不純物量が等しいと定義する。同様に、例えば第１導電型がＰ型の場合、同様に硼素とインジウム等、Ｐ型を示す不純物の総和量が等しい場合、第１導電型不純物量が等しいと定義する。また、第２導電型とは、第１導電型と反対極性の導電型を指すものと定義する。また、「光」とは可視光のみに限定されるものではなく、Ｘ線や、電子ビーム、紫外線、赤外線等も光として扱うこととする。電子ビームは、非常に波長の短い電磁波として捉えるものとする。
【００１１】
［適用例１］本適用例にかかる光電変換素子は、第１導電型半導体層と、第２導電型半導体層と、前記第１導電型半導体層よりも第１導電型不純物量が少なく、かつ前記第２導電型半導体層よりも第２導電型不純物量が少ないＩ型半導体層と、を備え、前記第１導電型半導体層と、前記第２導電型半導体層とが前記Ｉ型半導体層を包み、かつ前記第１導電型半導体層と、前記第２導電型半導体層とが直接接合した接合領域を備えることを特徴とする。
【００１２】
これによれば、第１導電型半導体層と、第２導電型半導体層が直接接合していることから、Ｉ型半導体層は第１導電型半導体層と、第２導電型半導体層とで包まれることとなる。従ってＩ型半導体層は、第１導電型半導体層と、第２導電型半導体層以外のものとは触れず、界面欠陥起因の電荷発生を抑制することができる。そのため、Ｉ型半導体層が半導体層以外の場所と接触することで発生する界面欠陥起因のリーク電流の発生を抑制することが可能となる。なお、第１導電型半導体層と第２導電型半導体層は他の物質と接触することとなるが、どちらもＩ型半導体層と比べ高い不純物濃度を有していることから、界面欠陥は高いキャリア密度を有する層で埋められる。そのため、界面欠陥起因の電荷発生を抑えることが可能となる。
【００１３】
［適用例２］上記適用例にかかる光電変換素子であって、前記接合領域を含む前記第１導電型半導体層側、または前記接合領域を含む前記第２導電型半導体層側に、前記第１導電型不純物量と前記第２導電型不純物量との和の不純物量を含む領域を備えることを特徴とする。
【００１４】
上記した適用例によれば、第１導電型半導体層と、第２導電型半導体層が直接接合する接合領域の不純物濃度は第１導電型不純物量と第２導電型不純物量の和となるため、高い値となる。不純物濃度が高い場合結晶構造は破壊され、極めて高抵抗の領域が形成される。そのため、第１導電型半導体層と、第２導電型半導体層は絶縁され第１導電型半導体層と、第２導電型半導体層の間で生じるリーク電流の発生を抑制することが可能となる。
【００１５】
［適用例３］本適用例にかかるイメージセンサーは、基板上に配置された能動素子と協働して、光信号を電気信号に変換して出力する光電変換素子を備えたイメージセンサーであって、第１導電型半導体層と、第２導電型半導体層と、前記第１導電型半導体層よりも第１導電型不純物量が少なく、かつ前記第２導電型半導体層よりも第２導電型不純物量が少ないＩ型半導体層と、を備え、前記第１導電型半導体層と前記第２導電型半導体層とが前記Ｉ型半導体層を包み、かつ前記第１導電型半導体層と、前記第２導電型半導体層とが直接接合している接合領域を備えた光電変換素子を前記基板上に備えていることを特徴とする。
【００１６】
これによれば、第１導電型半導体層と、第２導電型半導体層が直接接合していることから、Ｉ型半導体層は第１導電型半導体層と、第２導電型半導体層とで包まれることとなる。従ってＩ型半導体層は、第１導電型半導体層と、第２導電型半導体層以外のものとは触れず、界面欠陥起因の電荷発生を抑制することができる。従って、Ｉ型半導体層が半導体層以外の場所と接触することで発生する界面欠陥起因のリーク電流の発生を抑制することが可能となり、特に黒表示の精細度が高いイメージセンサーを提供することが可能となる。なお、第１導電型半導体層と第２導電型半導体層は他の物質と接触することとなるが、Ｉ型半導体層と比べ高い不純物濃度を有していることから、界面欠陥は高いキャリア密度を有する層で埋められる。そのため、界面欠陥起因の電荷発生を抑えることが可能となる。
【００１７】
［適用例４］上記適用例にかかるイメージセンサーは、前記光電変換素子が、前記接合領域を含む前記第１導電型半導体層側、または前記接合領域を含む前記第２導電型半導体層側に、前記第１導電型不純物量と前記第２導電型不純物量との和の不純物量を含む領域を備えることを特徴とする。
【００１８】
上記した適用例によれば、第１導電型半導体層と、第２導電型半導体層が直接接合する接合領域の不純物濃度は第１導電型不純物量と第２導電型不純物量の和となるため、高い値となる。不純物濃度が高い場合結晶構造は破壊され、極めて高抵抗の領域が形成される。そのため、第１導電型半導体層と、第２導電型半導体層との間には絶縁性の領域が形成される。そのため、第１導電型半導体層と、第２導電型半導体層の間で生じるリーク電流の発生を抑制することが可能となり、黒表示の精細度が高いイメージセンサーを提供することが可能となる。
【００１９】
［適用例５］本適用例にかかる光電変換素子の製造方法は、第１導電型半導体層を形成する工程と、前記第１導電型半導体層の形成に続けてＩ型半導体層を形成する工程と、前記第１導電型半導体層と前記Ｉ型半導体層をパターニングする工程と、第２導電型不純物イオンを注入し、第２導電型半導体層を形成する工程と、を備え、前記Ｉ型半導体層の第１導電型不純物量は、前記第１導電型半導体層よりも少なく、前記Ｉ型半導体層の第２導電型不純物量は、前記第２導電型半導体層よりも少なく、前記第１導電型半導体層と前記第２導電型半導体層とは協働して前記Ｉ型半導体層を包み、前記第１導電型半導体層と前記第２導電型半導体層とが直接接合した接合領域を備えることを特徴とする。
【００２０】
これによれば、第１導電型半導体層と、第２導電型半導体層が直接接合する接合領域の不純物濃度は第１導電型不純物量と第２導電型不純物量の和となるため、高い値となる。不純物濃度が高い場合結晶構造は破壊され、極めて高抵抗の領域が形成される。そのため、第１導電型半導体層と、第２導電型半導体層は絶縁され第１導電型半導体層と、第２導電型半導体層の間で生じるリーク電流の発生を抑制することが可能となる。加えて、第１導電型半導体層と、第２導電型半導体層が直接接合していることから、Ｉ型半導体層は第１導電型半導体層と、第２導電型半導体層とで包まれることとなる。従ってＩ型半導体層は、第１導電型半導体層と、第２導電型半導体層以外のものとは触れず、界面欠陥起因の電荷発生を抑制することができる。従って、Ｉ型半導体層が半導体層以外の場所と接触することで発生する界面欠陥起因のリーク電流の発生を抑制することが可能となる。そのため、この製造方法を用いることでリーク電流による画質低下を抑えた光電変換素子を提供することが可能となる。なお、第１導電型半導体層と第２導電型半導体層は他の物質と接触することとなるが、Ｉ型半導体層と比べ高い不純物濃度を有していることから、界面欠陥は高いキャリア密度を有する層で埋められる。そのため、界面欠陥起因の電荷発生を抑えることが可能となる。
【００２１】
［適用例６］本適用例にかかる光電変換素子の製造方法は、第１導電型半導体層を形成する工程と、前記第１導電型半導体層の形成に続けてＩ型半導体層を形成する工程と、第２導電型不純物イオンを注入し、第２導電型半導体層を形成する工程と、を備え、前記Ｉ型半導体層の第１導電型不純物量は、前記第１導電型半導体層よりも少なく、前記Ｉ型半導体層の第２導電型不純物量は、前記第２導電型半導体層よりも少ないことを特徴とする。
【００２２】
これによれば、第２導電型半導体層が直接接合する接合領域に第２導電型不純物イオンを注入することから、第２導電型半導体層をＩ型半導体層を転用して形成することが可能となり、製造工程を律速する半導体層形成時間を短縮することが可能となり、短いＴＡＴ（所要時間）で光電変換素子を作りうる製造方法を提供することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本実施形態のイメージセンサーの配線構造を示す模式図であり、（ａ）は全体構成、（ｂ）はイメージセンサーが備えるフォトセンサーの拡大図。
【図２】本実施形態におけるイメージセンサーが備える、フォトセンサーの概略構成を示す拡大断面図。
【図３】（ａ）、（ｂ）は、イメージセンサーが備えるフォトセンサーの製造工程を説明するための工程断面図。
【図４】イメージセンサーが備えるフォトセンサーの製造工程を説明するための工程断面図。
【図５】イメージセンサーが備えるフォトセンサーの製造工程を説明するための工程断面図。
【図６】イメージセンサーが備えるフォトセンサーの製造工程を説明するための工程断面図。
【図７】イメージセンサーの製造工程を説明するための工程断面図。
【図８】イメージセンサーの製造工程を説明するための工程断面図。
【図９】イメージセンサーの製造工程を説明するための工程断面図。
【発明を実施するための形態】
【００２４】
以下、本発明を具体化した各実施形態を図面に基づいて説明する。なお、以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、対応する部分には同一の符号を付している。
【００２５】
（第１の実施形態：イメージセンサーの構成）
以下、イメージセンサーの構成について説明する。図１は本実施形態のイメージセンサーの配線構造を示す模式図であり、（ａ）は全体構成、（ｂ）はイメージセンサーが備えるフォトセンサーの拡大図である。図１（ａ）に示すように、本実施形態のイメージセンサー１００は、素子領域Ａに互いに交差する方向に延びる走査線３ａとデータ線６ａとが設けられている。走査線３ａは、走査線駆動回路１０２に接続され、データ線６ａは、データ線駆動回路１０１に接続されている。フォトセンサー５０は、走査線３ａとデータ線６ａとの交点付近に対応して形成され、素子領域Ａにマトリックス状に配列されている。
【００２６】
また、図１（ｂ）に示すように、走査線３ａと並列に定電位線３ｂが設けられ、データ線６ａと並列に定電位線１２ａが設けられている。定電位線３ｂは、走査線駆動回路１０２に接続され、定電位線１２ａは、データ線駆動回路１０１に接続されている。それぞれのフォトセンサー５０において、定電位線１２ａと定電位線３ｂとの間には、光電変換素子としてのフォトダイオード２０と、保持容量３０とが直列に電気的に接続されて設けられている。ここで、保持容量３０は透光性の物質により構成されていることが好ましく、この場合にはフォトダイオード２０の下側にも保持容量３０を配置することが可能となる。また、走査線３ａにゲート電極１０Ｇ（図２参照）が接続されたＴＦＴ（薄膜トランジスター）１０が形成されており、このＴＦＴ１０のソース１０Ｓ（図２参照）は、データ線６ａに接続され、ドレイン１０Ｄ（図２参照）は、フォトダイオード２０と保持容量３０との接続点に電気的に接続されている。本実施形態では、ＴＦＴ１０と、フォトダイオード２０と、保持容量３０とによりフォトセンサー５０が構成されている。
【００２７】
図２は、本実施形態におけるイメージセンサーが備える、フォトセンサーの概略構成を示す拡大断面図である。フォトセンサー５０は、基板２５０、ＴＦＴ１０、光電変換素子としてのフォトダイオード２０、第１層間絶縁層２０１、第２層間絶縁層２０２、平坦化層２０３、容量絶縁層２０４、素子分離層２０５、上部電極２０６、下部電極２１１、容量電極２１３、定電位コンタクト２１４、データ線コンタクト２１５、コンタクトホール２０１Ｃ、コンタクトホール２０２Ｃ、第１コンタクト２０１Ｗ、第２コンタクト２０２Ｗ、保持容量３０、を備える。
【００２８】
ＴＦＴ１０は、チャネル１０ＣＨ、電界緩和部１０ＬＤＤ、ソース１０Ｓ、ドレイン１０Ｄ、ゲート絶縁層１０ＧＩ、ゲート電極１０Ｇを備える。
【００２９】
チャネル１０ＣＨは、ＴＦＴ１０に流れる電流を制御し、ソース１０Ｓ、ドレイン１０Ｄ間のオン・オフを切り替える機能を有している。
【００３０】
ゲート絶縁層１０ＧＩとゲート電極１０Ｇは協働して、チャネル１０ＣＨにキャリアを誘起または排斥する機能を有している。
【００３１】
電界緩和部１０ＬＤＤは、ソース１０Ｓとチャネル１０ＣＨ、ドレイン１０Ｄとチャネル１０ＣＨとの間にかかる電界強度を緩和し、高電界によりキャリアが加速されることで発生するホットキャリアによるＴＦＴ１０の劣化を抑制する機能を有している。
【００３２】
基板２５０は、上層にある構成物を支持している。基板２５０としては、たとえばガラスが好適に用いられる。平坦な構造を備えるガラスは、現在では一辺が３ｍ程度のものが提供されており、多数のイメージセンサー１００を一度で製造することができるため、好適である。また、セラミック板等を基板として用いても良い。
【００３３】
第１層間絶縁層２０１、第２層間絶縁層２０２、コンタクトホール２０１Ｃ、コンタクトホール２０２Ｃ、第１コンタクト２０１Ｗ、第２コンタクト２０２Ｗは、電気配線を行うために形成されている。構造上、一つの層間絶縁層上には、電的配線が独立性を保って交差する構造は作れない。そのため、多層の層間絶縁層を電気配線の分離に用いることで、複雑な電気配線を行うことを可能としている。ここで、各々の層間絶縁層間で導通を取る場合には、たとえば第１コンタクト２０１Ｗ、第２コンタクト２０２Ｗを介して行われる。
【００３４】
平坦化層２０３は、ＴＦＴ１０や、電気配線で凸凹ができた面を覆い、平坦な面に戻す機能を有している。このように平坦化することで、ＴＦＴ１０と基板２５０における平面視にて重なる領域にフォトダイオード２０を形成することが可能となり、少ない面積で光感度が高いフォトセンサー５０が得られる。
【００３５】
容量絶縁層２０４は、上部電極２０６と下部電極２１１とが基板２５０における平面視にて重なる領域に保持容量３０を形成するために形成されている。保持容量３０を形成することで、フォトダイオード２０で発生したキャリアをフォトダイオード２０以外でも蓄えることを可能とし、光信号に対するダイナミックレンジを大きく確保することが可能となる。
【００３６】
上部電極２０６と下部電極２１１は協働して、フォトダイオード２０から発生する電荷の制御や、バイアス電圧の供給を行う機能を有している。
【００３７】
素子分離層２０５は、隣接するフォトダイオード２０間に配置され、フォトダイオード２０同士のクロストークの発生を避ける機能を有している。
【００３８】
定電位コンタクト２１４は、定電位線３ｂ（図１（ｂ）参照）と導通を取り、保持容量３０に電荷を蓄積させるための定電位を備えさせる機能を有している。
【００３９】
データ線コンタクト２１５は、データ線６ａ（図１（ｂ）参照）と導通を取り、走査線３ａ（図１（ａ）参照）からの信号を受けて、フォトダイオード２０と、保持容量３０とに蓄積された電荷をデータ線６ａに出力する機能を有している。
【００４０】
フォトダイオード２０は、第１導電型半導体層としてのＮ+層２１０、Ｉ型半導体層２０８、第２導電型半導体層としてのＰ+層２０７を備える。なお、第１導電型半導体層をＰ+、第２導電型半導体層をＮ+としても良い。この場合には、電気配線等の変更や、フォトダイオード２０のバイアス条件変更等で対応することができる。なお、Ｎ+、Ｐ+とは、それぞれ高濃度のＮ型、高濃度のＰ型（たとえば１×１０20ｃｍ-3以上程度）を意味する。ここで、Ｉ型半導体層２０８のＮ型不純物量（第１導電型不純物量）はＮ+層２１０より少なく、かつＰ型不純物量（第２導電型不純物量）はＰ+層２０７よりも少ない。Ｉ型半導体層２０８の空乏層は光電変換部として機能する。Ｉ型半導体層２０８中では不純物濃度が低い。そのため空乏層の伸びは大きくなる。従って、光電変換効率を高くすることが可能となる。
【００４１】
また、Ｎ+層２１０とＰ+層２０７の境界部分では、Ｐ+層２０７の不純物量（第２導電型不純物量）と、Ｎ+層２１０の不純物量（第１導電型不純物量）の不純物量が、双方の和となる値を有している。そのため、Ｎ+層２１０とＰ+層２０７の境界部分での結晶性は著しく低下し、極めて高抵抗の領域が形成される。そのため、Ｎ+層２１０とＰ+層２０７との間に流れる暗電流を小さくでき、黒画質を向上させることが可能となる。
【００４２】
フォトダイオード２０を構成するＩ型半導体層２０８は、Ｎ+層２１０とＰ+層２０７により覆われており、Ｉ型半導体層２０８は、半導体層以外の領域と接することがない。そのため、界面欠陥起因の電荷発生を抑制することができる。Ｎ+層２１０とＰ+層２０７は他の物質と接触することとなるが、Ｎ+層２１０とＰ+層２０７は高い不純物濃度を有していることから、界面欠陥は高いキャリア密度を有する層で埋められるため、電荷を発生させる機能を喪失する。そのため、界面欠陥起因の電荷発生を抑えることが可能となる。そのため、暗電流を小さくでき、黒画質を向上させることが可能となる。
【００４３】
（第２の実施形態：イメージセンサーの製造方法）
以下、図３（ａ）、（ｂ）、図４、図５、図６を用いて光電変換素子としてのフォトダイオードを備えるイメージセンサーの製造方法について説明する。図３（ａ）、（ｂ）、図４、図５、図６は、イメージセンサーが備えるフォトセンサーの製造工程を説明するための工程断面図である。
【００４４】
まず、工程１として、基板２５０上に、能動素子としてのＴＦＴ１０を形成する。ＴＦＴ１０の形成方法としては、たとえば、７０ｎｍ程度の厚さを有するアモルファスシリコン層を形成し、エキシマレーザーアニールを行うことで結晶化させ、ポリシリコン層に改質する。次に、ＴＦＴ１０とすべき領域を残してパターニングを行う。次に、酸化雰囲気で熱処理し、酸化膜を形成した後、ＣＶＤ法等によりゲート絶縁層１０ＧＩを形成する。次に、たとえばアルミ合金等を成膜した後、パターニングを行い、ゲート電極１０Ｇを形成する。次に、たとえばゲート電極１０Ｇをマスクとして用いてイオン注入を行い電界緩和部１０ＬＤＤを形成する。この工程では、別にマスクを用いても良い。次に、たとえばゲート電極１０Ｇを覆い、電界緩和部１０ＬＤＤを残す領域と基板２５０における平面視にて重なるマスクを形成して、イオン注入を行い、ソース１０Ｓとチャネル１０ＣＨ（ゲート電極１０Ｇの下部には不純物が入らず、チャネル１０ＣＨが残る）、ドレイン１０Ｄを形成することでＴＦＴ１０が形成される。ここまでの工程を終えた断面図を図３（ａ）に示す。
【００４５】
次に、工程２として、電気配線部分を形成する。具体的には、ＣＶＤ法等を用いて第１層間絶縁層２０１を形成する。次に、パターニングを行い、データ線コンタクト２１５、第１コンタクト２０１Ｗが形成される領域（第１コンタクト２０１Ｗに対してはコンタクトホール２０１Ｃが対応する）を、ゲート絶縁層１０ＧＩを含めて開口する。次に、タングステンＣＶＤにより、データ線コンタクト２１５、第１コンタクト２０１Ｗを形成し、ソース１０Ｓやドレイン１０Ｄと導通をとる。そして、不要な部分のタングステンをパターニングにより除去する。
【００４６】
ここで、タングステンを配線に用いる構成に代えて、データ線コンタクト２１５、第１コンタクト２０１Ｗの部分を残してエッチングし、アルミニウム合金等、別の金属を用いて配線を行っても良い。アルミニウム合金は、タングステンと比べ半分程度の抵抗率を有しているため、配線に起因する時定数を低減することが可能となる。また、以降の工程についても、コンタクト部分の充填に対して同様の工程を適用することが可能である。次に、ＣＶＤ法等を用いて第２層間絶縁層２０２を形成する。次に、パターニングを行い、定電位コンタクト２１４、第２コンタクト２０２Ｗが形成される領域（第２コンタクト２０２Ｗに対してはコンタクトホール２０２Ｃが対応する）を開口する。次に、タングステンＣＶＤにより、定電位コンタクト２１４、第２コンタクト２０２Ｗを形成し、ドレイン１０Ｄと導通をとる。そして、不要な部分のタングステンをパターニングにより除去する。ここまでの工程を終えた断面図を図３（ｂ）に示す。
【００４７】
次に、工程３として、保持容量３０や、光電変換素子としてのフォトダイオード２０の下部電極２１１となるべき領域（図２参照）を形成する。まず、アクリル等を用いた層厚２μｍ程度の層を形成し、パターニングすることで平坦化層２０３を形成する。次に、タングステン等を用いた層厚１００ｎｍ程度の層厚を形成し、パターニングすることで、容量電極２１３を形成する。次に、窒化シリコン層を堆積し、フォトダイオード２０の下部電極２１１となるべき領域と第２コンタクト２０２Ｗが基板２５０における平面視にて重なる領域を開口し、容量絶縁層２０４を形成する。次に、タングステン等を用い、層厚１００ｎｍ程度の層厚を形成しパターニングすることで、下部電極２１１と保持容量３０とを同時に形成する。ここまでの工程を終えた断面図を図４に示す。
【００４８】
次に、工程４として、フォトダイオード２０の前駆体を形成する。まず、ＣＶＤ法を用いて第１導電型半導体層としてのＮ+層２１０を形成する。続けて、たとえばＣＶＤ装置の反応チャンバーを変えてＩ型半導体層２０８を形成する。この工程は、反応チャンバーを変えずに、形成用ガスの切り替えによって行っても良い。次に、ＣＶＤ装置から取り出し、パターニングを行い、フォトダイオード２０の前駆体を形成する。ここまでの工程を終えた断面図を図５に示す。
【００４９】
次に、工程５として、イオン注入法やプラズマドーピング法等を用いて、フォトダイオード２０の前駆体が露出している部分を第２導電型半導体層としてのＰ+層２０７を改質することで、光電変換素子としてのフォトダイオード２０が形成される。フォトダイオード２０を形成するためのＣＶＤ法を行う場合に、Ｎ+層２１０を形成するチャンバーと、Ｉ型半導体層２０８を形成するチャンバーの２つがあれば良く、短いＴＡＴ（所要時間）で、かつ２チャンバー構成のＣＶＤ装置でフォトダイオード２０を形成することが可能となる。ここまでの工程を終えた断面図を図６に示す。
【００５０】
フォトダイオード２０を構成するＩ型半導体層２０８は、Ｎ+層２１０とＰ+層２０７により覆われており、Ｉ型半導体層２０８は、半導体層以外の領域と接することがない。そのため、界面欠陥起因の電荷発生を抑制することができる。Ｎ+層２１０とＰ+層２０７は他の物質と接触することとなるが、Ｎ+層２１０とＰ+層２０７は高い不純物濃度を有していることから、界面欠陥は高いキャリア密度を有する層で埋められるため、電荷を発生させる機能を喪失する。そのため、界面欠陥起因の電荷発生を抑えることが可能となる。従って、暗電流を小さくでき、黒画質を向上させることが可能となる。
【００５１】
また、ここではＩ型半導体層２０８には意図的な不純物添加を行っていないため、Ｉ型半導体層２０８のＮ型不純物量（第１導電型不純物量）はＮ+層２１０より少なく、かつＰ型不純物量（第２導電型不純物量）はＰ+層２０７よりも少ない。Ｉ型半導体層２０８の空乏層は光電変換部として機能するため、不純物濃度が低く空乏層が伸び易いＩ型半導体層２０８を用いることで光電変換効率を高めることが可能となる。なお、Ｉ型半導体層２０８にＮ+層２１０より少ないＮ型不純物を添加したり、Ｐ+層２０７より少ないＰ型不純物を添加しても差し支えない。
【００５２】
また、Ｐ型不純物が注入された、Ｎ+層２１０であった領域は、Ｐ+層２０７に変換されている。この製造方法を用いることで、Ｎ+層２１０とＰ+層２０７の境界部分では、Ｐ+層２０７の不純物量（第２導電型不純物量）と、Ｎ+層２１０の不純物量（第１導電型不純物量）の不純物量が、双方の和となる値を有している。そのため、Ｎ+層２１０とＰ+層２０７の境界部分での結晶性は著しく低下し、極めて高抵抗の領域が形成される。そのため、Ｎ+層２１０とＰ+層２０７との間に流れる暗電流を小さくでき、黒画質を向上させることが可能となる。なお、Ｐ型不純物が注入された、Ｎ+層２１０であった領域をＮ+層２１０で保持させるよう注入するＰ型不純物量を設定しても良い。
【００５３】
次に、工程６として、窒化珪素層を５００ｎｍ程度堆積した後パターニングし、素子分離層２０５を形成する。そして、透明電極となるＩＴＯ（インジウム・錫・酸化物）層を５０ｎｍ程度堆積した後パターニングを行い、上部電極２０６を形成することで図２に示すイメージセンサー１００が形成される。
【００５４】
（第３の実施形態：別の構成を備えるイメージセンサーの製造方法）
前述した第２の実施形態においては、Ｎ+層２１０とＰ+層２０７が協働してＩ型半導体層２０８を包む構成を製造するための製造方法について説明したが、製造工程におけるＴＡＴのボトルネックとなるフォトダイオード２０にＰＩＮ構造を形成する工程を短縮することを主眼とした場合、以下に示す工程を用いてもフォトセンサー５０ａを集積したイメージセンサー１００ａを製造することが可能である。なお、この製造方法は、前述した第２の実施形態と共通な部分が多いため、同様な製造工程となる部分については説明を省略する。図７、図８、図９はイメージセンサーの製造工程を説明するための工程断面図である。
【００５５】
まず、工程１〜工程４までを行う。ここまでは同一の工程を用いている。
【００５６】
次に、工程５ａとして、窒化珪素層を５００ｎｍ程度堆積した後パターニングし、素子分離層２０５を形成する。ここまでの工程を終えたものを図７に示す。
【００５７】
次に、工程６ａとして、イオン注入法やプラズマドーピング法等を用いて、フォトダイオード２０ａの前駆体が露出している部分を第２導電型半導体層としてのＰ+層２０７を改質することで、光電変換素子としてのフォトダイオード２０ａが形成される。フォトダイオード２０ａを形成するためのＣＶＤ法を行う場合に、Ｎ+層２１０を形成するチャンバーと、Ｉ型半導体層２０８を形成するチャンバーの２つがあれば良く、短いＴＡＴ（所要時間）で、かつ２チャンバー構成のＣＶＤ装置でフォトダイオード２０ａを形成することが可能となる。ここまでの工程を終えた断面図を図８に示す。
【００５８】
次に、透明電極となるＩＴＯ層を５０ｎｍ程度堆積した後パターニングを行い、上部電極２０６を形成することで図９に示すイメージセンサー１００ａが形成される。
【符号の説明】
【００５９】
３ａ…走査線、３ｂ…定電位線、６ａ…データ線、１０…ＴＦＴ、１０ＣＨ…チャネル、１０Ｄ…ドレイン、１０Ｇ…ゲート電極、１０ＧＩ…ゲート絶縁層、１０ＬＤＤ…電界緩和部、１０Ｓ…ソース、１２ａ…定電位線、２０…フォトダイオード、２０ａ…フォトダイオード、３０…保持容量、５０…フォトセンサー、５０ａ…フォトセンサー、１００…イメージセンサー、１００ａ…イメージセンサー、１０１…データ線駆動回路、１０２…走査線駆動回路、２０１…第１層間絶縁層、２０１Ｃ…コンタクトホール、２０１Ｗ…第１コンタクト、２０２…第２層間絶縁層、２０２Ｃ…コンタクトホール、２０２Ｗ…第２コンタクト、２０３…平坦化層、２０４…容量絶縁層、２０５…素子分離層、２０６…上部電極、２０７…第２導電型半導体層としてのＰ+層、２０８…Ｉ型半導体層、２１０…第１導電型半導体層としてのＮ+層、２１１…下部電極、２１３…容量電極、２１４…定電位コンタクト、２１５…データ線コンタクト、２５０…基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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