(57)【要約】【課題】チップ積層体の反りが低減されたＣｏＣ型半導体装置及びその製造方法を提供する。【解決手段】半導体装置１０Ａは、貫通電極１４を介して互いに電気的に接続された複数の半導体チップ（ＤＲＡＭチップ１２及びＩＦチップ１３）から構成されるチップ積層体と、一面がチップ積層体の最下に配置された半導体チップの貫通電極に電気的に接続される配線基板１１と、チップ積層体及び配線基板１１の一面の上部を覆う第１の封止体１５と、第１の封止体を覆う第２の封止体１６とを備える。また、チップ積層体の最上位置に配置された半導体チップの回路形成面が、配線基板１１の一面に対向する。【選択図】図２
2010251547.tif 000002
【特許請求の範囲】
【請求項１】
貫通電極を有する複数の半導体チップが、平面視において前記半導体チップ各々の前記貫通電極が重なる位置で積層して構成されるチップ積層体と、
一面に前記チップ積層体が搭載された配線基板と、
前記チップ積層体及び前記配線基板の前記一面の上部を覆う第１の封止体と、
前記第１の封止体を覆う第２の封止体と、を有し、
前記半導体チップ各々において、回路形成面と反対の面は略全面に亘って前記第１の封止体と接していることを特徴とする半導体装置。
【請求項２】
前記配線基板から最も遠い位置にある前記半導体チップは、回路形成面が前記配線基板の前記一面に対向することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線基板から最も遠い位置にある前記半導体チップに固定部材を介して接着固定されるメタル基板を更に備え、
前記配線基板から最も近い位置にある前記半導体チップは、回路形成面が前記配線基板の前記一面と同じ方向に向いていることを特徴とする請求項１記載の半導体装置。
【請求項４】
一面に接続パッドを有し、他面に前記接続パッドと電気的に接続された複数のランドを有する配線基板を準備する第１の工程と、
貫通電極を有する複数の半導体チップを積層しチップ積層体を形成する第２の工程と、
前記接続パッドと前記貫通電極とを、電気的に接続する第３の工程と、
前記チップ積層体及び前記配線基板の前記一面の上部を覆う絶縁性樹脂からなる第１の封止体を形成する第４の工程と、
前記第１の封止体を覆う絶縁性樹脂からなる第２の封止体を形成する第５の工程と、
を含む半導体装置の製造方法であって、
前記第４の工程は、前記チップ積層体のうち最後に積層する半導体チップの回路形成面と反対の面を略全面に亘って前記第１の封止体で覆うことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の工程は、前記チップ積層体のうち最後に積層する半導体チップの回路形成面を前記配線基板の前記一面と対向させて配置することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
メタル基板の主面上に、前記チップ積層体のうち最初に積層される半導体チップを、固定部材を介して接着固定する第６の工程と、
前記チップ積層体のうち最後に積層される半導体チップの上面に非導電材を塗布する第７の工程と、
を更に有し、
前記第５の工程は、前記第２の封止体を、前記チップ積層体のうち最後に積層される半導体チップの前記上面を除いて形成する工程であって、
前記第３の工程は、前記非導電材を挟んで前記接続パッドと前記貫通電極とを電気的に接続する工程であって、
前記第２の工程は、前記チップ積層体のうち最後に積層する半導体チップの回路形成面を前記メタル基板の前記主面と対向させて配置することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの多機能化、高速化と、それに伴う高密度実装化を実現するため、チップ内に貫通電極を形成してバンプによるフリップチップ積層を行う所謂ＣｏＣ（チップオンチップ）技術が開発されつつある。図１０は、一般的なＣｏＣ型半導体装置の断面構造を示す図である。図中のＣｏＣ型半導体装置は、一面にチップ積層体（ＤＲＡＭチップ１２とＩＦチップ１３からなるチップ積層体）が搭載され、他面にランド２１が設けられた配線基板１１と、配線基板の一面及びチップ積層体の周囲を覆うアンダーフィル材（第１の封止体１５）と、配線基板の一面及びアンダーフィル材を覆う封止材（第２の封止体１６）と、を備えている。
【０００３】
また、図中のＣｏＣ型半導体装置の製造方法は、チップ積層体のチップ層間及び周囲をアンダーフィル材（第１の封止体１５）で充填し熱硬化（以下、キュアという）させてから、アンダーフィル材の周囲を封止樹脂（第２の封止体１６）で覆う方法である。ここで、上記チップ積層体を構成する半導体チップの厚さは、従来の１チップで構成する場合に比較して薄く（例えば３０μｍ厚）、熱応力等による半導体チップ及びパッケージの反り不良対策が重要な問題となってきている。
反り対策を施した半導体装置については、例えば特許文献１〜４に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２６９８６１号公報
【特許文献２】特開２００７−６６９３２号公報
【特許文献３】特開２００２−５７２５３号公報
【特許文献４】特開２００４−１６５２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上述の方法では、アンダーフィル材を熱硬化させる際にチップ積層体に凹状の反りが発生し、半導体装置自体にも反りが発生する。半導体装置に反りが発生した場合、例えばマザーボードへの実装時に半田ボールが部分的に接続されない接続不良を引き起こすという品質上の問題があった。また、最上位置のチップの反りが最も大きくなるため、最上位置チップにチップクラックが発生する可能性が高くなる。このことは、半導体装置の製造コストのアップにもつながるという問題もあった。
【０００６】
また、特許文献１及び特許文献２に開示されたＣｏＣ型半導体装置は、反りの問題を解決すべく、所定の配線等が形成された配線基板と、チップ積層体と、チップ積層体の上方に配置された上部基板と、配線基板と上部基板との間に配置されチップ積層体を封止する一の中間部材（封止体）と、を備えた半導体装置である。しかし、かかるＣｏＣ型半導体装置においては、積層チップの上方の離れた位置に上部基板を配置するよう構成しているため、半導体装置の厚みが増し、マザーボード等への実装の際スペースを余分に取る必要が生じてしまうという問題があった。また、上部基板は封止体との接続のみである為、機械的な衝撃等により上部基板が剥がれてしまうという品質上の問題もあった。さらに、チップ積層体を、一の中間部材であるモールドのみで封止する構成であるため、積層チップ間にボイドが発生し、半導体装置の信頼性を低下させる問題もあった。
【０００７】
一方、特許文献３に開示された半導体装置は、二重封止構造を有する半導体装置であるが、搭載チップは１チップを前提としているため、ＣｏＣ型半導体装置における反りの問題解決については、なんら示唆されていない。
【０００８】
また、特許文献４に開示された半導体装置は、チップ積層体を回路基板に固定し、アンダーフィル樹脂（第１の封止体）を充填し、その後全体をモールド樹脂（第２の封止体）により封止することにより形成される半導体装置である。すなわち、積層チップを備え、かつ、二重封止構造を有する半導体装置である。しかし、最上位置のチップの反り対策については、なんら示唆されておらず、上記問題を解決していない。
【課題を解決するための手段】
【０００９】
本発明は、貫通電極を有する複数の半導体チップが、平面視において半導体チップ各々の貫通電極が重なる位置で積層して構成されるチップ積層体と、一面にチップ積層体が搭載された配線基板と、チップ積層体及び配線基板の一面の上部を覆う第１の封止体と、第１の封止体を覆う第２の封止体と、を有し、半導体チップ各々において、回路形成面と反対の面は略全面に亘って第１の封止体と接していることを特徴とする半導体装置である。
【発明の効果】
【００１０】
本発明の半導体装置によれば、最上位置に配置された半導体チップの上側にアンダーフィル材（第１の封止体）が配置され、かつ、最上位置に配置された半導体チップの回路形成面が配線基板側に対向する。すなわち、半導体チップ間及び半導体チップの周囲に充填されたアンダーフィル材の熱硬化収縮に伴う熱応力が最も加わる最上位置の半導体チップの上側にアンダーフィル材を配置するので、チップ積層体の上下の熱応力差を縮小し、チップ積層体の反りを減ずることができる。
また、熱応力が最も加わる最上位置チップにおいては、半導体チップの回路形成面（酸化膜）の向きを反対側に向けることで、最上位置チップの反りを配線基板を下にして凸状にし、すなわち、チップに加わる凹状の反りに対して相殺することで、反りの力を緩和し、クラック発生頻度を低減する。
従って、本発明により、反り対策を実施することが可能になり、上述した品質上の問題、製造コストアップの問題を解決できる。
【００１１】
また、上述のように反りの問題を解決できるので、チップの厚さを従来に比べ薄くすることで半導体装置の厚さの増加を最小限に抑えることができ、上述した半導体装置の厚さが実装上不利になるという問題は生じなくなる。
また、チップの厚さを従来に比べ薄くすることでチップ積層体を接続する貫通電極の高さも低くできるので、最上位置と最下位置のチップ間の距離も短くなり、両チップ間における制御信号、データ信号のやり取りを高速化でき、ＣｏＣ半導体装置の高速化を実現できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態である半導体装置の他面を示す平面図である。
【図２】図１のＡ−Ａ’間断面図である。
【図３】本発明の第１の実施形態である半導体装置の製造に用いる配線母基板の一面を示す平面図である。
【図４】本発明の第１の実施形態である半導体装置の製造フローを示す断面工程図である。
【図５】本発明の第１の実施形態である半導体装置の製造フローを示す断面工程図である。
【図６】本発明の第１の実施形態である半導体装置の製造に用いる配線母基板の他面を示す平面図である。
【図７】本発明の第２の実施形態である半導体装置の断面図である。
【図８】本発明の第２の実施形態である半導体装置の製造フローを示す断面工程図である。
【図９】本発明の第２の実施形態である半導体装置の製造フローを示す断面工程図である。
【図１０】従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
（第１実施形態）
図１は、本発明の第１の実施形態である半導体装置を他面（外部端子面）側から透過して示す平面図であり、図２は図１のＡ−Ａ’間断面図である。
図１及び図２に示すように、本実施形態の半導体装置１０Ａは、ＢＧＡ（Ball Grid Array）型の半導体装置であり、略四角形の配線基板１１と、配線基板１１の一面に搭載されたチップ積層体（ＤＲＡＭ１２及びＩＦチップ１３）と、配線基板１１の他面に設けられたランド２１と、ランド２１に搭載された半田ボール１９（外部端子）と、チップ積層体と配線基板１１の一面を覆う第１の封止体１５と、第１の封止体１５と配線基板１１の一面を覆う第２の封止体１６と、を備える構成となっている。
【００１４】
チップ積層体は、例えばＤＲＡＭ（Dynamic Random Access Memory）回路が一面（回路形成面）に形成された４つのＤＲＡＭチップ１２（第１の半導体チップ）と、ＤＲＡＭチップ１２を制御するＩＦ（Interface）回路が一面に形成されたＩＦチップ１３（第２の半導体チップ）とから構成されている。ＤＲＡＭチップ１２及びＩＦチップ１３は、一面および他面にそれぞれ複数の柱状のバンプ電極が形成されており、一面側の複数のバンプ電極（第１のバンプ電極）はそれぞれ他面側の対応するバンプ電極（第２のバンプ電極）と貫通電極１４により電気的に接続されている。そして配線基板１１の一面上の最も近い位置にＩＦチップが、次に４つのＤＲＡＭチップが順に積層されている。
【００１５】
ここで、最上位置のＤＲＡＭチップ１２及び他の３つのＤＲＡＭチップ１２は回路形成面を配線基板１１側に向けて（フェースダウン方向）搭載されている。
すなわち、４つのＤＲＡＭチップ１２においては、それぞれ第２のバンプ電極と対向するチップの対応する第１のバンプ電極とが電気的に接合されている。
一方、ＩＦチップ１３の回路形成面は、配線基板の反対側向きに（フェースアップ方向）搭載されている。すなわち、ＩＦチップ１３においては、第１のバンプ電極と、対向するＤＲＡＭチップ１２の第１のバンプ電極とが電気的に接合されている。
なお、本発明では、ＤＲＡＭ４チップを全て反転させ搭載する構成としているが、最上位置のＤＲＡＭチップ１２のみを反転させ搭載する構成としてもよい。一般に、反転搭載するＤＲＡＭチップ１２は、反転されても機能するバンプ電極配置のチップ、例えば、ミラーチップを準備する必要がある。本実施形態においては、１種類のチップを準備し、全てのＤＲＡＭチップ１２の回路形成面を同じ方向（配線基板側）に向ける構成としている。
【００１６】
また、ＩＦチップ１３の他面側には、第３のバンプ電極１７を介して配線基板１１の対応する接続パッド１８と電気的に接続される第２のバンプ電極が形成されている。
【００１７】
配線基板１１は、例えばポリイミド基材からなる１００μｍ厚のフレキシブル基板であり、基板の両面に所定の配線が形成され、配線は絶縁膜、例えばソルダーレジスト２０で覆われるように構成されている。また、配線基板１１の一面の複数の接続パッド１８には、それぞれＡｕ等からなり、先が細い第３のバンプ電極１７（ワイヤバンプ）が形成されており、それぞれ第３のバンプ電極１７を介してＩＦチップ１３の対応する第２のバンプ電極と電気的に接続されている。なお、第３のバンプ電極として、半田バンプを用いてもよい。
一方、配線基板１１の他面においては、ソルダーレジスト２０から露出された部位に複数のランド２１が形成され、接続パッド１８と対応するランドとは配線によりそれぞれ電気的に接続されている。また、複数のランド２１は、配線基板１１上に所定の間隔、例えば０．８ｍｍ間隔で格子状に配置され、半導体装置の外部端子となる半田ボール１９がそれぞれ搭載されている。
【００１８】
配線基板１１のチップ積層した一面側上には、配線基板１１とＩＦチップ１３との間、チップ積層体の各チップ間、チップ積層体の周囲、及び最上位置のチップの上側を覆うように、第１の封止体１５、例えばアンダーフィル材が、電気的接合部の保護と配線基板を接着固定するために配置されている。さらに、配線基板１１と第１の封止体１５（アンダーフィル材）の周囲を、第２の封止体１６（封止樹脂）が覆うように配置されている。
【００１９】
次に、本実施形態の半導体装置１０Ａの製造方法について説明する。
図３は、本実施形態の半導体装置１０Ａの製造に用いる配線母基板１１Ａの一面を示す平面図であり、図４及び図５は、本実施形態の半導体装置１０Ａの製造フローを示す断面工程図である。図４は、チップ搭載工程を示す断面図であり、図５はモールド封入工程を示す断面図である。また、図６は、基板ダイシング後の配線母基板１１Ａの他面を示す平面図である。
【００２０】
まず、図３に示すように、本実施形態に用いられる配線母基板１１Ａは、ＭＡＰ（Mold Array Process）方式で処理されるものであり、複数の製品形成部２２がマトリクス状に配置されている。製品形成部２２は、切断分離した後で、配線基板１１となる部位で、配線基板１１と同様の構成であり、説明は省略する。
また、マトリックス状に配置された製品形成部２２の周囲には、枠部２３が設けられている。枠部２３には、所定の間隔で位置決め孔２４が設けられ、搬送・位置決めが可能に構成されている。
また、製品形成部２２間はダイシングライン２５となっており、半導体装置１０Ａは、後の工程で、このダイシングライン２５に沿って切断分離される。なお、枠部２３には、図示しないダイシング用の位置決めマークが形成されている。
【００２１】
本実施形態においては、半導体チップの積層工程の前に、製品形成部２２のそれぞれの接続パッド１８上に、例えば図示しないボンディング装置により、Ａｕワイヤを超音波熱圧着後にワイヤの後端を引き切るワイヤスタッドバンプ方式などで、あらかじめ第３のバンプ電極１７を作成しておく。
まず、図４（ａ）に示すように、配線母基板１１Ａの各製品形成部２２の接続パッド１８上の第３のバンプ電極１７位置に、ＩＦチップ１３（第２の半導体チップ）を、チップのバンプ電極（第２のバンプ電極）が合致するよう搭載し、両バンプ電極を低温、例えば１５０℃で仮固着する。
【００２２】
次に、図４（ｂ）に示すように、複数の貫通電極１４が形成されたＤＲＡＭチップ１２を、仮固着されたＩＦチップ１３の一面のバンプ電極（第１のバンプ電極）位置に、ＤＲＡＭチップ１２のバンプ電極（第１のバンプ電極）が合致するように搭載し、両バンプ電極を低温、例えば１５０℃で仮固着する。同様に、ＤＲＡＭチップ１２を積層していく。尚、ＤＲＡＭチップ１２は基板側に回路形成面を向けて積層される。全チップを積層後、チップ積層体を高温、例えば３００℃にし、荷重を加えて、それぞれの半導体チップのバンプ電極間を本圧着することで、チップ積層体のそれぞれの半導体チップ間が貫通電極１４により電気的に接合される。このように、配線母基板１１Ａ上の全ての製品形成部２２にチップ積層体が搭載される。尚、半導体チップの接合は、荷重だけでなく、超音波も印加するように構成してもよい。また、一の半導体チップを積層するごとに、仮固着せずに高温加圧する本圧着を実施してもよい。
【００２３】
次に、図４（ｃ）に示すように、配線基板１１上のそれぞれのチップ積層体の端部及び最上位置チップ上にアンダーフィル材（第１の封止体１５）を滴下供給する。チップ積層体端部に供給されたアンダーフィル材は毛細管現象によりチップ間の隙間に充填され、重力によりチップ積層体の下側（配線基板側）に多く溜り、台形状になる。また、最上位置チップ上に滴下されたアンダーフィル材はチップ上側に溜り配置される（破線部参照）。
【００２４】
次に、図４（ｄ）に示すように、アンダーフィル材が充填された基板を、例えば１５０℃程度でキュアすることで、全てのチップ積層体において、最上位置のＤＲＡＭチップ１２の上側（他面側）、周囲及びチップ間に硬化したアンダーフィル材（第１の封止体１５）が形成される。
【００２５】
ここで、アンダーフィル材（第１の封止体１５）は半導体チップより熱膨張収縮の程度が大きく、加熱冷却時に半導体チップに対して反りの力を発生させるが、配線基板側は冶具により固定されているため、反りの力は上方向に働き、チップ積層体における最上位チップの周辺部は、各層の力が累積され最も強い反りの力を受けることになる。本実施形態における構造では、最上位チップの上側にアンダーフィル材を配置しているために、反りの力を緩和する下方向の力が働くことになる。また、半導体チップは一般に酸化膜がある回路形成面が他面より熱膨張収縮の程度が大きく、例えば回路形成面を上に向けて半導体チップを積層し加熱硬化後に冷却すると、回路形成面が縮み凹状に反る力が働くことになる。本実施形態における半導体装置１０Ａにおいては、アンダーフィル材の硬化収縮による凹状の反りの力に対し、回路形成面を下側に向けてチップ搭載し凸状の反りの力で相殺するようにしている。
【００２６】
次に、配線母基板１１Ａは、第２の封止体による封止工程（モールド工程）に移行される。
この封止工程では、配線母基板１１Ａを、例えば図５（ａ）に示すように、トランスファモールド装置の上型２６と下型２７からなる成型金型により型締めする。上型２６にはキャビティ２９が形成されており、キャビティ２９内に配線母基板１１Ａ上のチップ積層体及びアンダーフィル材が配置される。成型金型の上型２６にはゲート部２８が形成されており、ゲート部２８からキャビティ２９に加熱溶融された封止樹脂３０（第２の封止体）を注入する。封止樹脂３０は、例えば、エポキシ樹脂等の熱硬化性樹脂が用いられる。キャビティ２９が封止樹脂３０で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで、封止樹脂３０が熱硬化され、配線母基板１１Ａの複数の製品形成部２２を一括的に覆う第２の封止体が形成される。ここで、チップ積層体のチップ間をアンダーフィル材を充填した後に、配線母基板１１Ａ上を一括的に覆う第２の封止体を形成しているため、モールド時のチップ間へのボイドの発生を低減できる。配線母基板１１Ａの他面側は、シート３１を介してキャビティ２９に密着配置しているため、封止樹脂３０は回りこまず、配線母基板１１Ａ上に形成したランド２１が露出している。
なお、本実施例ではトランスファモールド装置により封止樹脂３０を注入し、第２の封止体を形成する構成としたが、注入に伴うモールド流動の影響が小さいコンプレッションモールド装置（圧縮成型方式）により樹脂封止してもよい。
【００２７】
図５（ｂ）は、半田ボール１９搭載後の配線母基板１１Ａの概略構成を示す断面図である。複数の製品形成部２２を一括封止完了した配線母基板１１Ａは、ボールマウント工程に移行される。次に、配線母基板の他面側に配置された複数のランド２１に合せて、複数の吸着孔が形成されたボールマウントツール３２を用いて、導電性の金属ボール、例えば半田ボールをボールマウントツール３２に吸着保持し、吸着保持された半田ボールにフラックスを転写形成し、配線母基板１１Ａ上の複数のランド２１に一括搭載する。そして全ての製品形成部２２への半田ボール１９搭載後、配線母基板１１Ａを加熱リフローすることで半田ボール１９が固着し、外部端子となるバンプ電極が形成される。
【００２８】
図５（ｃ）は基板ダイシング工程を示す断面図、図６は基板ダイシング終了後の配線母基板１１Ａの平面図である。半田ボール１９の搭載された配線母基板１１Ａは基板ダイシング工程に移行される。図５（ｃ）に示すように、配線母基板１１Ａの一面（封止体側の面）側をダイシングテープ３３に貼着し、ダイシングテープ３３によって配線母基板１１Ａを支持する。その後、ダイシング装置のダイシングブレード３４により、縦横にダイシングライン２５に沿って切断することで、図６に示すように製品形成部２２毎に切断される。その後、ダイシングテープ３３から封止体をピックアップすることで、図１及び図２に示す半導体装置１０Ａが得られる。
【００２９】
このように、本実施形態による半導体装置（半導体装置１０Ａ）は、貫通電極（貫通電極１４）を有する複数の半導体チップ（ＤＲＡＭチップ１２及びＩＦチップ１３）が、平面視において半導体チップ各々の貫通電極が重なる位置で積層して構成されるチップ積層体と、一面にチップ積層体が搭載された配線基板（配線基板１１）と、チップ積層体及び配線基板の一面の上部を覆う第１の封止体（第１の封止体１５）と、第１の封止体を覆う第２の封止体（第２の封止体１６）と、を有し、半導体チップ（ＤＲＡＭチップ１２及びＩＦチップ１３）各々において、回路形成面と反対の面は略全面に亘って第１の封止体（第１の封止体１５）と接していることを特徴とする半導体装置（半導体装置１０Ａ）である。
【００３０】
本発明の半導体装置によれば、最上位置に配置された半導体チップの上側にアンダーフィル材が配置され、かつ、最上位置に配置された半導体チップの回路形成面が配線基板側に対向する。すなわち、半導体チップ間及び半導体チップの周囲に充填されたアンダーフィル材（第１の封止体）の熱硬化収縮に伴う熱応力が発生するときに、チップ積層体の上下の熱応力差を縮小し、チップ積層体の反りを減ずることができる。
また、熱応力が最も加わる最上位置チップにおいては、半導体チップの回路形成面（酸化膜）の向きを反対側に向けることで、最上位置チップの反りを配線基板を下にして凸状にし、すなわち、チップに加わる凹状の反りに対して相殺することで、反りの力を緩和し、クラック発生頻度を低減する。
従って、本発明により、反り対策を実施することが可能になり、品質上の問題、製造コストアップの問題を解決できる。
【００３１】
また、上述のように反りの問題を解決できるので、チップの厚さを従来に比べ薄くすることで半導体装置の厚さの増加を最小限に抑えることができ、上述した半導体装置の厚みが増すことによってマザーボード等への実装の際不都合が生じるという問題も解決できる。
また、チップの厚さを従来に比べ薄くすることでチップ積層体を接続する貫通電極の高さも低くできるので、最上位置と最下位置のチップ間の距離も短くなり、両チップ間における制御信号、データ信号のやり取りを高速化でき、半導体装置の高速化を実現できる。
また、先の細いワイヤバンプを基板側に搭載することで、対向して接続するチップ側のバンプ電極パッドを小さくすることができ、チップの貫通電極孔が基点となり発生するチップクラックの発生を低減できる。
【００３２】
（第２実施形態）
図７は、本発明の第２の実施形態である半導体装置１０Ｂの概略構成を示す断面図であり、図８、図９は製造工程における断面図である。
図７〜図９においては、第１の実施形態と同様の部分については、同一の符号を付し、説明を省略する。
図７に示すように、本発明の第２の実施形態である半導体装置１０Ｂは、剛性の高いメタル基板３５を利用しており、メタル基板３５に対して半導体チップを積層し、アンダーフィル材（第１の封止体）の充填及び樹脂（第２の封止体）封止を実施した後、メタル基板３５と反対の面に配線基板１１等を設置する製造方法をとる。従って、本発明の実施形態としては、メタル基板３５から最も遠い位置の半導体チップ（ＩＦチップ１３）のメタル基板から遠い面側（他面）にアンダーフィル材（第１の封止体）を配置し、チップの回路形成面（一面）をメタル基板側に対向させる構成をとる。
【００３３】
上述の通り、半導体装置１０Ｂは、メタル基板３５を利用する。メタル基板３５は、図３に示した配線母基板１１Ａと同様の形状をしている。メタル基板３５は、例えば０．２ｍｍ厚の鉄、ニッケル合金の４２アロイからなる板状の基板であり、図示しないが、中央領域に複数の製品形成部２２Ａがマトリクス状に配置されている。外周領域には枠部２３Ａが配置されており、枠部２３Ａには、メタル基板３５の搬送及び位置決めができるように、所定の間隔で複数の位置決め孔２４Ａが形成されている。また、メタル基板３５の一面側の枠部２３Ａには、中央領域を封止した後においてもダイシングライン２５Ａが認識可能となるように、ダイシングライン２５Ａの位置を示す切断用マークが形成されている。
【００３４】
まず、図８（ａ）に示すようにメタル基板３５の各製品形成部２２Ａの所定の位置に絶縁性チップ接着材であるＤＡＦ材３６（Die Attached Film）を設置し、１つ目のＤＲＡＭチップ１２を搭載する。
次に、図８（ｂ）に示すように、複数の貫通電極１４が形成されたＤＲＡＭチップ１２を、仮固着されたメタル基板３５側のチップのバンプ電極位置に合致するように搭載し、バンプ電極を低温、例えば１５０℃で仮固着し、ＤＲＡＭチップ１２を積層していく。尚、ＤＲＡＭチップ１２は、メタル基板３５側に回路形成面を対向させて積層される。
【００３５】
次に、図８（ｃ）に示すように、メタル基板３５から見て最上位位置にＩＦチップ１３をメタル基板３５側に回路形成面を向けて搭載し、同様に仮固着し積層する。全半導体チップを積層後、チップ積層体に高温、例えば３００℃にし、荷重を加えて、それぞれの半導体チップのバンプ電極間を本圧着することで、チップ積層体のそれぞれの半導体チップ間が貫通電極により電気的に接合される。
【００３６】
次に、図８（ｄ）に示すように、メタル基板３５上のそれぞれのチップ積層体の端部及び最上位チップ上側に、アンダーフィル材（第１の封止体）を滴下供給、キュアすることで、基板のチップ積層体の最上位置チップ上側、及び周囲、及びチップ間に、硬化したアンダーフィル材が形成される。
【００３７】
次に、図８（ｅ）に示すように、トランスファモールド装置によるモールド封止を実施し、第２の封止体を形成する。このとき、モールド上型２６には弾力性のあるシート３１を配置しており、チップ積層体の最上位位置チップの上側アンダーフィル側には不要な封止樹脂が回りこまないように構成している。
そのため、第２の封止体が形成された後のメタル基板３５は、図９（ａ）に示すように、ＩＦチップ１３上側の第１の封止体（アンダーフィル材）が薄く露出している。ここで、ＩＦチップ１３上側のアンダーフィル材の厚さは、図９（ｃ）において後述するＩＦチップ１３のバンプ電極と配線基板１１の第３のバンプ電極との熱圧着が接合可能な程度の厚さとなるように、予めアンダーフィル材（第１の封止体）の滴下供給量を調整することで制御可能である。
【００３８】
次に、図９（ｂ）に示すように、ＩＦチップ１３上側のアンダーフィル材上にＮＣＰ材３７（Non Conductive Paste）をポッティング塗布する。さらに、図９（ｃ）に示すように、それぞれのＮＣＰ材３７上に、配線基板１１を搭載し、ＩＦチップ１３のアンダーフィル材の下にあるＩＦチップ１３のバンプ電極（第２のバンプ電極）と、配線基板１１の第３のバンプ電極１７を熱圧着し電気的に接続する。ここで、配線基板１１の接続パッド１８上には、図示しないワイヤボンディング装置等によりあらかじめ第３のバンプ電極、例えばＡｕワイヤスタッドバンプ電極を形成しておく。これに伴いＩＦチップ１３上に設けられたＮＣＰ材３７は配線基板１１の端部に広がり、メタル基板３５の製品形成部２２Ａ上に配線基板１１が接着固定される。次に、図９（ｄ）に示すように、配線基板１１のランド２１上に半田ボール１９を構築し、ダイシングブレード３４で切断し、半導体装置１０Ｂを生成する。
【００３９】
このように、本実施形態による半導体装置（半導体装置１０Ｂ）は、貫通電極（貫通電極１４）を有する複数の半導体チップ（ＤＲＡＭチップ１２及びＩＦチップ１３）が、平面視において半導体チップ各々の貫通電極（貫通電極１４）が重なる位置で積層して構成されるチップ積層体と、一面にチップ積層体が搭載された配線基板（配線基板１１）と、チップ積層体及び配線基板の一面の上部を覆う第１の封止体（第１の封止体１５）と、第１の封止体を覆う第２の封止体（第２の封止体１６）と、を有し、半導体チップ（ＤＲＡＭチップ１２及びＩＦチップ１３）各々において、回路形成面と反対の面は略全面に亘って第１の封止体（第１の封止体１５）と接していることを特徴とする半導体装置（半導体装置１０Ｂ）である。
また、半導体装置（半導体装置１０Ｂ）は、配線基板（配線基板１１）から最も遠い位置にある半導体チップ（ＤＲＡＭチップ１２）に固定部材を介して接着固定されるメタル基板を更に備え、配線基板（配線基板１１）から最も近い位置にある半導体チップ（ＩＦチップ１３）は、回路形成面が配線基板（配線基板１１）の一面と同じ方向に向いていることを特徴とする。
【００４０】
本発明の半導体装置によれば、最下位置に配置された半導体チップの下側にアンダーフィル材が配置され、かつ、最下位置に配置された半導体チップの回路形成面が配線基板の一面と同じ方向に向く。すなわち、半導体チップ間及び半導体チップの周囲に充填されたアンダーフィル材（第１の封止体）の熱硬化収縮に伴う熱応力が発生するときに、チップ積層体の上下の熱応力差を縮小し、チップ積層体の反りを減ずることができる。
また、熱応力が最も加わる最下位置チップにおいては、半導体チップの回路形成面（酸化膜）の向きを反対側に向けることで、最下位置チップの反りを配線基板を下にして凹状にし、すなわち、チップに加わる凸状の反りに対して相殺することで、反りの力を緩和し、クラック発生頻度を低減する。
従って、本発明により、反り対策を実施することが可能になり、実施形態１の半導体装置１０Ａと同じく、品質上の問題、製造コストアップの問題を解決できる。
【００４１】
また、上述のように反りの問題を解決できるので、メタル基板を用いた構造の半導体装置においても、チップの厚さを従来に比べ薄くすることで半導体装置の厚さの増加を最小限に抑えることができ、半導体装置の厚さが実装上不利になるという従来の問題は生じなくなる。また、チップの厚さを従来に比べ薄くすることでチップ積層体を接続する貫通電極の高さも低くできるので、最上位置と最下位置のチップ間の距離も短くなり、両チップ間における制御信号、データ信号のやり取りを高速化でき、ＣｏＣ型半導体装置の高速化を実現できる。
【００４２】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態では、ＤＲＡＭチップ１２とＩＦチップ１３を貫通電極１４により積層したチップ積層体について説明したが、貫通電極１４により電気的に接続されたチップ積層体であれば、例えばメモリチップとロジックチップの組み合わせ等、どのような機能のチップの組み合わせのチップ積層体であってもよい。また、本実施例では４つのＤＲＡＭチップ１２と１つのＩＦチップ１３を積層した場合について説明したが、貫通電極１４により電気的に接続された２つ以上の半導体チップで構成されるチップ積層体であれば、積層数はいくつであってもよい。
さらに、本実施形態では、ポリイミド基材からなる配線基板１１を用いた場合について説明したが、ガラスエポキシ基板等、他の基材の配線基板を適用することも可能である。また、本実施形態においては、ＢＧＡ型の半導体装置について説明したが、ＬＧＡ（Land Grid Array）等、他の半導体装置に適用してもよい。
【符号の説明】
【００４３】
１０Ａ，１０Ｂ…半導体装置、１１…配線基板、１１Ａ…配線母基板、１２…ＤＲＡＭチップ、１３…ＩＦチップ、１４…貫通電極、１５…第１の封止体、１６…第２の封止体、１７…第３のバンプ電極、１８…接続パッド、１９…半田ボール、２０…ソルダーレジスト、２１…ランド、２２，２２Ａ…製品形成部、２３，２３Ａ…枠部、２４，２４Ａ…位置決め孔、２５，２５Ａ…ダイシングライン、２６…上型、２７…下型、２８…ゲート部、２９…キャビティ、３０…封止樹脂、３１…シート、３２…ボールマウントツール、３３…ダイシングテープ、３４…ダイシングブレード、３５…メタル基板、３６…ＤＡＦ材、３７…ＮＣＰ材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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