(57)【要約】【課題】ライトストラテジ技術を適用して半導体レーザを駆動する際に、信号の伝送本数や伝送帯域の問題点を解決する。【解決手段】１つのスペースおよびマークに対して複数に分割された駆動信号に基づきレーザ素子を駆動するために分割された駆動信号のそれぞれについてのレベル情報を示す記録波形制御信号パターンをレジスタ２３２に記憶する。リセットパルス生成部２１０は、リセットパルスRPの取得タイミングを規定する情報を含んだリセット信号RSからリセットパルスRPを生成する。エッジパルス生成部２２０は、エッジパルスEPの取得タイミングを規定する情報を含んだエッジ信号ESからエッジパルスEPを生成する。レジスタセット２３１に記憶されている記録波形制御信号パターンの各レベル情報の内、クールレベル情報をリセットパルスRPごとに読み出し、クールレベル情報に続く他のレベル情報をエッジパルスEPごとに順に読み出す。【選択図】図３Ａ
2010061721.tif 000002
【特許請求の範囲】
【請求項１】
スペースおよびマークに対して複数に分割された駆動信号に基づきレーザ素子を駆動するための前記分割された駆動信号のそれぞれについてのレベル情報を示す記録波形制御信号パターンを記憶する記憶部と、
前記スペースおよび前記マークの繰返しの切替りタイミングを示す基準パルスの取得タイミングを規定する情報を含んだ第１の伝送信号と、前記分割された駆動信号の切替りタイミングを示す切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号に基づいて、前記基準パルスと前記切替えパルスを生成するパルス生成部と、
を備え、
前記記憶部に記憶されている前記分割された駆動信号のそれぞれについてのレベル情報の内、前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに読み出し、前記基準レベル情報に続く他のレベル情報を前記切替えパルスごとに順に読み出す
レーザ駆動装置。
【請求項２】
前記第１の伝送信号は、エッジに前記基準パルスの取得タイミングを規定する情報を含んだパルス信号であり、
前記第２の伝送信号は、エッジに前記切替えパルスの取得タイミングを規定する情報を含んだパルス信号であり、
前記パルス生成部は、前記第１の伝送信号のエッジを検出する第１エッジ検出部を具備し、前記第１エッジ検出部が検出したエッジに基づいて前記基準パルスを取得する第１パルス生成部と、前記第２の伝送信号のエッジを検出する第２エッジ検出部を具備し、前記第２エッジ検出部が検出したエッジに基づいて前記切替えパルスを取得する第２パルス生成部を有する
請求項１に記載のレーザ駆動装置。
【請求項３】
前記第１パルス生成部は、１つの前記第１の伝送信号を受け取り、前記第１エッジ検出部で前記１つの第１の伝送信号のエッジを検出し、
前記第２パルス生成部は、１つの前記第２の伝送信号を受け取り、前記第２エッジ検出部で前記１つの第２の伝送信号のエッジを検出する
請求項２に記載のレーザ駆動装置。
【請求項４】
前記第１パルス生成部は、１つの前記第１の伝送信号を受け取り、前記第１エッジ検出部で前記１つの第１の伝送信号のエッジを検出し、
前記第２パルス生成部は、複数の前記第２の伝送信号のそれぞれに対応する各別の前記第２エッジ検出部と、それぞれの前記第２エッジ検出部で検出されたエッジを合成するパルス合成部を具備し、前記複数の第２の伝送信号を対応するそれぞれの前記第２エッジ検出部が受け取り、前記それぞれの第２エッジ検出部で前記複数の第２の伝送信号のエッジをそれぞれ検出し、それぞれの前記第２エッジ検出部で検出されたエッジを前記パルス合成部で合成することにより前記切替えパルスを生成する
請求項２に記載のレーザ駆動装置。
【請求項５】
前記記憶部は、それぞれ異なる前記記録波形制御信号パターンを記憶する複数の副記憶部と、前記複数の副記憶部に記憶されている何れかのレベル情報が選択的に記憶される主記憶部を有し、
前記第１パルス生成部は、複数の前記第１の伝送信号のそれぞれに対応する各別の前記第１エッジ検出部と、それぞれの前記第１エッジ検出部で検出されたエッジを合成するパルス合成部を具備し、前記複数の第１の伝送信号を対応するそれぞれの前記第１エッジ検出部が受け取り、前記それぞれの第１エッジ検出部で前記複数の第１の伝送信号のエッジをそれぞれ検出し、それぞれの前記第１エッジ検出部で検出されたエッジを前記パルス合成部で合成することにより前記基準パルスを生成し、
それぞれの前記第１エッジ検出部で検出した前記複数の第１の伝送信号のエッジに基づいて、前記複数の副記憶部に記憶されている何れかのレベル情報を選択して前記主記憶部に記憶させる
請求項３または４に記載のレーザ駆動装置。
【請求項６】
前記第１の伝送信号は、エッジに前記基準パルスの取得タイミングを規定する情報を含まず、前記第２の伝送信号から前記基準パルスと前記切替えパルスを区別して取得するための判別信号の情報を含んだパルス信号であり、
前記第２の伝送信号は、エッジに前記基準パルスおよび前記切替えパルスの取得タイミングを規定する情報を含んだパルス信号であり、
前記パルス生成部は、前記第１の伝送信号のエッジを検出する第１エッジ検出部と前記第１エッジ検出部が検出したエッジに基づいて前記判別信号を生成する判別信号生成部と第１分離部を具備し前記基準パルスを前記切替えパルスと分離して取得する第１パルス生成部と、前記第２の伝送信号のエッジを検出する第２エッジ検出部と第２分離部を具備し前記第２エッジ検出部が検出したエッジに基づいて前記基準パルスと前記切替えパルスを合成した合成パルスを取得し、前記切替えパルスを前記基準パルスと分離して取得する第２パルス生成部を有し、
前記第１分離部は、前記判別信号に基づいて、前記合成パルスから前記基準パルスを分離し、
前記第２分離部は、前記判別信号に基づいて、前記合成パルスから前記切替えパルスを分離する
請求項１に記載のレーザ駆動装置。
【請求項７】
前記第１分離部は、前記判別信号と前記合成パルスの論理合成により、前記合成パルスから前記基準パルスを分離し、
前記第２分離部は、前記判別信号を論理反転した反転判別信号と前記合成パルスの論理合成により、前記合成パルスから前記切替えパルスを分離する
請求項６に記載のレーザ駆動装置。
【請求項８】
前記第１パルス生成部は、１つの前記第１の伝送信号を受け取り、前記第１エッジ検出部で前記１つの第１の伝送信号のエッジを検出し、
前記第２パルス生成部は、複数の前記第２の伝送信号のそれぞれに対応する各別の前記第２エッジ検出部と、それぞれの前記第２エッジ検出部で検出されたエッジを合成するパルス合成部を具備し、前記複数の第２の伝送信号を対応するそれぞれの前記第２エッジ検出部が受け取り、前記それぞれの第２エッジ検出部で前記複数の第２の伝送信号のエッジをそれぞれ検出し、それぞれの前記第２エッジ検出部で検出されたエッジを前記パルス合成部で合成することにより前記合成パルスを生成する
請求項６または７に記載のレーザ駆動装置。
【請求項９】
前記記憶部は、それぞれ異なる前記記録波形制御信号パターンを記憶する複数の副記憶部と、前記複数の副記憶部に記憶されている何れかのレベル情報が選択的に記憶される主記憶部を有し、
前記第１パルス生成部は、複数の前記第１の伝送信号のそれぞれに対応する各別の前記第１エッジ検出部と、複数の基準パルスを合成するパルス合成部を具備し、前記複数の第１の伝送信号を対応するそれぞれの前記第１エッジ検出部が受け取り、前記それぞれの第１エッジ検出部で前記複数の第１の伝送信号のエッジをそれぞれ検出し、
それぞれの前記第１エッジ検出部で検出した前記複数の第１の伝送信号のエッジに基づいて、前記複数の副記憶部に記憶されている何れかのレベル情報を選択して前記主記憶部に記憶させ、
前記複数の基準パルスを合成する前記パルス合成部により、前記第１分離部で各別に分離された複数の基準パルスを合成することで１つの前記基準パルスを生成し、この基準パルスごとに前記基準レベル情報を読み出す
請求項７または８に記載のレーザ駆動装置。
【請求項１０】
レーザ素子と、
スペースおよびマークに対して複数に分割された駆動信号の組合せでなる発光波形を規定する複数のパルス信号に基づいて、前記スペースおよび前記マークの繰返しの切替りタイミングを示す基準パルスの取得タイミングを規定する情報を含んだ第１の伝送信号と、前記分割された駆動信号の切替りタイミングを示す切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号を生成する伝送信号生成部と、
前記複数に分割された駆動信号のそれぞれについてのレベル情報を示す記録波形制御信号パターンを記憶する記憶部と、
前記第１の伝送信号と前記第２の伝送信号に基づいて、前記基準パルスと前記切替えパルスを生成するパルス生成部と、
前記伝送信号生成部とパルス生成部との間に介在し、前記第１の伝送信号と前記第２の伝送信号を伝送する伝送部材と、
を備え、
前記記憶部に記憶されている前記分割された駆動信号のそれぞれについてのレベル情報の内、前記基準パルスの位置のレベル情報である基準レベル情報を前記基準パルスごとに読み出し、前記基準レベル情報に続く他のレベル情報を前記切替えパルスごとに順に読み出す
光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザ駆動装置（レーザ駆動回路）と、このレーザ駆動装置を利用した光ディスク装置（光ディスクを使用する記録装置）などの光装置に関する。
【背景技術】
【０００２】
レーザを光源に用いた記録再生装置が、種々の分野で利用されている。たとえば、光ディスクを記録や再生の媒体として用いる光ディスク記録再生装置（以下、単に光ディスク装置ともいう）が注目されている。
【０００３】
光源として用いるレーザとしては、半導体材料を利用した半導体レーザが、極めて小型で駆動電流に高速に応答するため、近年各種装置に広く使用されるようになっている。
【０００４】
また、記録や再生の媒体として用いる書込可能な光ディスクとしては、相変化光ディスクや光磁気ディスクなどが広く知られている。これらの光ディスクでは、照射されるレーザビームの強度を変えることにより、記録、再生、消去を行なう。通常光ディスクに情報を記録する際は、レーザビームの強弱変化によって記録媒体にマーク・スペースを形成するいわゆる光強度変調方式が用いられる。このとき、光ディスクには、たとえばピーク３０ｍＷ以上といった高い強度のレーザビームが照射される。再生時は記録マークを破壊することなく情報の読み出しを行なうことができるように、記録時よりも弱い強度（たとえば１ｍＷ）のレーザビームを光ディスクに照射するようにしている。
【０００５】
近年の書込可能な光ディスクでは、その高密度化における優位性より記録マークの両端の位置に情報を持たせるマークエッジ記録が主流となっている。マークエッジ記録では、マークの形状歪によりデータ誤りが発生する。そこで、エラーの少ない記録を行なうために、記録パワーをパルス分割し、多値レベル化し制御するライトストラテジ技術が知られている（たとえば特許文献１、非特許文献１参照）。
【０００６】
【特許文献１】特開２００７−１４１４０６号公報
【非特許文献１】“業界最高水準の低ノイズと高速応答  Blu-ray 8 倍速記録再生の技術の壁を越えて”、CX-PAL74号、［online］、ソニー（株）、［平成２０年８月１８日検索］、インターネット＜ＵＲＬ：http://www.sony.co.jp/Products/SC-HP/cx_pal/vol74/pdf/featuring2_bd.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００７】
光ディスク装置においては、可動部分であるピックアップと固定部分である信号制御系で構成される。一般的に、レーザ駆動部はピックアップ上に搭載された半導体レーザの近傍に配置され、信号制御系統からレーザ駆動系統までは可撓性のプリント基板（フレキシブル基板）により接続される。
【０００８】
通常、ライトストラテジ回路は、固定部分である信号制御系に搭載され、各パワーレベルの発光タイミング信号は、フレキシブル基板を通じてピックアップに伝送される。
【０００９】
この構成では、記録速度の向上に従い、フレキシブル基板を通じて伝送される発光タイミング信号の周波数が高くなる。このとき、フレキシブル基板により伝送帯域が制限されてしまい、発光タイミング信号の間隔が正確に伝送できなくなり、記録速度向上の障害になる。さらに、高密度・高倍速記録の実現に向けてライトストラテジは複雑化する傾向にある。転送レートの増加だけでなく、パルス分割幅の細分化、あるいはパワーレベル数の増大が求められる。
【００１０】
従来の構成では、パワーレベル数が増加するほど、レーザ駆動制御用のライン数が増加し、これに伴いフレキシブル基板（の幅）も大きくなり、配置スペースの確保や引回しのため長さに起因する伝送帯域低下の問題が発生する。
【００１１】
本発明は、上記事情に鑑みてなされたものであり、ライトストラテジ技術を採用する場合において、信号の伝送本数や伝送帯域低下の問題点を解決することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る仕組みにおいては、先ず、１つのスペースおよびマークに対して複数に分割された駆動信号に基づきレーザ素子を駆動するために分割された駆動信号のそれぞれについてのレベル情報を示す記録波形制御信号パターンを記憶部に記憶しておく。
【００１３】
パルス生成部では、スペースおよびマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングを規定する情報を含んだ第１の伝送信号と、分割された駆動信号の切替りタイミングを示す切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号に基づいて、基準パルスと切替えパルスを生成する。
【００１４】
そして、記憶部に記憶されている分割された駆動信号のそれぞれについてのレベル情報の内、基準パルス位置のレベル情報である基準レベル情報を基準パルスごとに読み出し、基準レベル情報に続く他のレベル情報を切替えパルスごとに順に読み出す。
【００１５】
ライトストラテジ技術を適用する際の記録波形制御信号パターンを予め記憶しておき、２種の信号を使って基準パルスと切替えパルスを生成し、基準パルスのタイミングで基準レベル情報を読み出し、切替えパルスごとに残りのレベル情報を順に読み出す方式である。２種の信号と、記憶部内の記録波形制御信号パターンに順番に記憶したパワーレベル情報からなるシンプルな方式になる。基準パルスが取得される都度、先頭から基準レベル情報が読み出され、その後に切替えパルスが取得される都度、基準パルスが取得されるまで、切替えパルスごとに他のレベル情報が読み出される。
【発明の効果】
【００１６】
本発明の一態様によれば、伝送する信号の種類が少ないので、伝送本数や伝送帯域低下の問題点が解決される。信号線の配置スペースの確保や引回しのための長さに起因する障害が緩和されるからである。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。なお、説明は以下の順序で行なう。
【００１８】
１．記録再生装置の構成概要
２．レーザ駆動方式の問題点と対策手法の原理
３．第１実施形態（１つのリセット信号RSと１つのエッジ信号ES）
４．第２実施形態（１つのリセット信号RSと２つのエッジ信号ES）
５．第３実施形態（２つのリセット信号RSと１つのエッジ信号ES）
６．第４実施形態（第１実施形態＋スキュー対策）
７．第５実施形態（第２実施形態＋スキュー対策）
８．第６実施形態（第３実施形態＋スキュー対策）
９．第７実施形態（メモリと電流スイッチの間にデコーダ追加）
10．第８実施形態（メモリの電流レベル情報を順次選択、電流スイッチ無し）
【００１９】
＜記録再生装置＞
図１は、光装置の一例である記録再生装置（光ディスク装置）の一構成例を示す図である。図１Ａは、光ピックアップの構成例を説明する図である。
【００２０】
光ディスクOD（Optical Disk）としては、ＣＤ（コンパクトディスク）やＣＤ−ＲＯＭ（Read Only Memory）などのいわゆる再生専用の光ディスクのほか、たとえばＣＤ−Ｒ（Recordable）のような追記型光ディスクや、ＣＤ−ＲＷ（Rewritable）のような書き換え可能型光ディスクであってもよい。さらには、ＣＤ系の光ディスクに限らず、ＭＯ（光磁気ディスク）であってもよいし、通常のＤＶＤ（Digital Video またはVersatile Disk）や、たとえば波長４０５ｎｍ程度の青色レーザを利用する次世代ＤＶＤといったＤＶＤ系の光ディスクであってもよい。ＤＶＤ系統には、ＤＶＤ−ＲＡＭ／−Ｒ／＋Ｒ／−ＲＷ／＋ＲＷなどもある。また、現行のＣＤフォーマットを踏襲しながら、記録密度を現行フォーマットの約２倍とした、いわゆる２倍密度のＣＤ（ＤＤＣＤ；ＤＤ＝Double Density）やＣＤ−ＲあるいはＣＤ−ＲＷであってもよい。
【００２１】
本実施形態の記録再生装置１は、光ピックアップ１４とピックアップ制御部３２を備える。光ピックアップ１４は、光ディスクODへの情報の記録あるいは情報の再生を行なう。光ピックアップ１４は、ピックアップ制御部３２によって制御され、光ピックアップ１４から出射されるレーザビームの光ディスクODに対する半径方向位置（トラッキングサーボ）および焦点方向位置（フォーカスサーボ）を制御する。
【００２２】
記録再生装置１は、回転制御部（回転サーボ系）として、スピンドルモータ１０と、モータドライバ１２と、スピンドルモータ制御部３０を備える。スピンドルモータ１０は、光ディスクODを回転させるものであり、その回転数はスピンドルモータ制御部３０によって制御される。
【００２３】
記録再生装置１は、記録・再生系として、光ピックアップ１４を介して情報を記録する情報記録部および光ディスクODに記録されている情報を再生する情報再生部の一例である記録・再生信号処理部５０を備える。記録・再生信号処理部５０と光ピックアップ１４の間は、信号を伝送する伝送部材の一例としてのフレキシブル基板５１にパターン形成された信号配線を介して接続される。そのフレキシブル基板５１の全長は、記録・再生信号処理部５０と光ピックアップ１４の配置によって異なるが、たとえば１００ｍｍ程度の長さを持つ。
【００２４】
記録再生装置１は、コントローラ系として、コントローラ６２や図示を割愛したインタフェース機能をなすインタフェース部などを備える。コントローラ６２は、マイクロプロセッサ（ＭＰＵ：Micro Processing Unit ）で構成されており、スピンドルモータ制御部３０およびピックアップ制御部３２を有するサーボ系や記録・再生信号処理部５０の動作を制御する。インタフェース部は、当該記録再生装置１を利用した各種の情報処理を行なう情報処理装置（ホスト装置）の一例であるパーソナルコンピュータ（以下パソコンと称する）との間のインタフェース（接続）機能をなす。インタフェース部には、ホストＩＦコントローラが設けられる。記録再生装置１とパソコンにより情報記録再生システム（光ディスクシステム）が構成される。
【００２５】
［光ピックアップ］
図１Ａに示すように、光ピックアップ１４は、半導体レーザ４１、プリズム４２、レンズ４３、光検出器４４、およびレーザ駆動装置の一例である駆動電流制御部４７を備える。半導体レーザ４１は、光ディスクODに付加情報を記録するあるいは光ディスクODに記録されている情報を読み取るためのレーザ光を発する。プリズム４２は、半導体レーザ４１からのレーザ光をレンズ４３側に反射させ、レンズ４３からの読取光（反射光）を光検出器４４に導く。レンズ４３はプリズム４２で反射されたレーザ光を光ディスクODに集光させ、また光ディスクODからの読取光をプリズム４２に導く。光検出器４４は、読取光を電気信号に変換する。駆動電流制御部４７は、一例としてレーザ駆動ＩＣで構成される。
【００２６】
半導体レーザ４１と駆動電流制御部４７の間は、一例として、フレキシブル基板４６にパターン形成された信号配線を介して接続される。
【００２７】
［記録・信号処理部］
記録・再生信号処理部５０は、ＲＦ増幅部５２と、波形整形部５３（波形等化器；Equalizer ）と、ＡＤ変換部５４（ＡＤＣ；Analog to Digital Converter ）を備える。また、記録・再生信号処理部５０は、クロック再生部５５と、書込みクロック生成部５６と、ＤＳＰ（Digital Signal Processor）で構成されたデジタル信号処理部５７と、ＡＰＣ制御部５８（Automatic Power Control）を備える。
【００２８】
ＲＦ増幅部５２は、光ピックアップ１４により読み取られた微小なＲＦ（高周波）信号（再生ＲＦ信号）を予め定められたレベルに増幅する。波形整形部５３は、ＲＦ増幅部５２から出力された再生ＲＦ信号を整形する。ＡＤ変換部５４は、波形整形部５３から出力されたアナログの再生ＲＦ信号をデジタルの再生ＲＦデータDinに変換する。
【００２９】
クロック再生部５５は、ＡＤ変換部５４から出力された再生ＲＦデータＤinに同期したクロック信号を生成するデータリカバリ型の位相同期回路（ＰＬＬ回路）を有する。また、クロック再生部５５は、再生したクロック信号をＡＤ変換部５４へＡＤクロックCKad（サンプリングクロック）として供給するほか、その他の機能部に供給したりする。
【００３０】
デジタル信号処理部５７は、たとえば、再生用の機能部として、データ検出部と復調処理部を有する。データ検出部は、ＰＲＭＬ（Partial Response Maximum Likelihood ）などの処理を行ない、再生ＲＦデータＤinからデジタルデータを検出する。
【００３１】
復調処理部は、デジタルデータ列を復調し、デジタルオーディオデータやデジタル画像データなどを復号化するなどのデジタル信号処理をする。たとえば、復調処理部は、復調部、誤り訂正符号（ＥＣＣ）訂正部、アドレスデコード部などを有し、復調・ＥＣＣ訂正、アドレスデコードを行なう。復調後のデータは、インタフェース部を介してホスト装置へ転送される。
【００３２】
書込みクロック生成部５６は、クリスタル発振器などから供給される基準クロックに基づき光ディスクODへの記録の際にデータを変調するための書込みクロックを生成する。デジタル信号処理部５７は、記録用の機能部として、ＥＣＣエンコード部や変調処理部を有する。このデジタル信号処理部５７は、記録データを生成し、さらに、ライトストラテジに応じた各パワーレベルの発光タイミング信号を生成する。
【００３３】
ここで、本実施形態の記録再生装置１は、半導体レーザ４１から照射されるレーザ光により光ディスクODに情報源より出力されるデジタルデータを記録する。そのため、駆動電流制御部４７は、ライトストラテジに応じた記録パルスとＡＰＣ制御用のレーザパワー指示電圧PWを合成して記録波形を生成し、記録波形を増幅して、半導体レーザ４１を駆動する。記録・再生信号処理部５０のＡＰＣ制御部５８は、半導体レーザ４１の発光パワーを一定に制御する機能を持ち、レーザパワー指示電圧PWを光ピックアップ１４に供給する。
【００３４】
＜レーザ駆動方式の問題点と対策手法の原理＞
図２〜図２Ｃは、レーザ駆動方式の問題点とその対策手法の基本原理を説明する図である。ここで、図２は、ライトストラテジ技術を適用したレーザ駆動方式の一例を説明する図である。図２Ａは、ライトストラテジ技術を適用して半導体レーザ４１を駆動する際の信号インタフェース手法の第１比較例および第２比較例を説明する図である。図２Ｂは、本実施形態の信号インタフェース方式を実現するシステム構成を示す図である。図２Ｃはライトストラテジ技術を適用した、本実施形態のレーザ駆動方式の基本原理を説明する図である。
【００３５】
光ディスクの記録方式としては、光ディスク媒体に情報を記録する際、光パワーの強弱変化によって記録媒体にマーク・スペースを形成するいわゆる光強度変調方式によって記録を行なう。エラーの少ない記録を行なうためには、光パワーの強弱変化は、記録データそのものではなく、たとえば、図２に示したような波形を用いる。
【００３６】
マルチパルス方式は、記録クロックを分割してパルス発光させるものである。この例では、３つのパワーレベルを持つ。キャッスル方式は、主に高倍速記録で用いられており、記録クロック単位のパルス発光はさせないものの、マークの先頭と最後でレーザパワーを上げる。この例では、パワーレベルが４つであり、マルチパルス方式に比べて増えている。
【００３７】
また、各エッジのタイミングはチャネルクロック間隔（Ｔｗ）よりも小さい単位で調整する。たとえば、Ｔｗ／４０、Ｔｗ／３２、Ｔｗ／１６などとする。
【００３８】
このような発光パターンの工夫を記録補償（ライトストラテジ技術）と称し、記録データに応じた各エッジのタイミングを生成するのが記録補償回路（ライトストラテジ回路）である。
【００３９】
一方、光ディスク装置のレーザ駆動系３としては、たとえば図２Ａに示すように、半導体レーザ４１や光学部品を搭載した光ピックアップ１４（光ヘッド）と、制御回路を搭載したドライブ基板に分かれている。光ピックアップ１４は光ディスクODの半径に応じて可動するため、両者はフレキシブル基板５１で接続される。
【００４０】
ここで、図２Ａ（１）に示す第１比較例では、ライトストラテジ回路２９０Ｘは、ドライブ基板に搭載されている。この場合、ドライブ基板から光ピックアップ１４に搭載したレーザ駆動回路２００Ｘ（レーザ駆動ＩＣ）に各パワーレベルに対応した発光タイミングを指示する記録パルス信号とレーザパワー指示電圧PWが送られて、レーザ駆動回路２００Ｘが駆動電流を生成することにより半導体レーザ４１を発光させる。ライトストラテジ回路２９０Ｘから送られる記録パルス信号は、チャネルクロックよりも細かいタイミング情報を持つものであるが、近年の記録速度向上に伴う次のような課題が問題となる。第１には、パワーレベルの増加により伝送本数が増える点である。第２には、フレキシブル基板５１に起因する周波数特性（伝送帯域）のため記録パルス信号を正確に伝送することが困難になる点である。記録パルス信号の間隔が正確に伝送できなくなり、記録速度向上の障害になるのである。
【００４１】
一方、図２Ａ（２）に示す第２比較例では、ライトストラテジ回路２９０Ｙは、ドライブ基板ではなく、レーザ駆動回路２００Ｙに搭載されている。ライトストラテジ回路２９０Ｙでは、記録クロックと記録データから、光パワーを制御するタイミング信号を生成する。タイミング信号はチャネルクロック間隔（Ｔｗ）よりも小さい単位となり、パワーレベルごとに生成され、パワーレベルとタイミングは一対一で対応させる（図２Ｃ（１）を参照）。これを実現するためのライトストラテジ回路２９０Ｙは、位相同期回路、メモリ、アドレスエンコーダ、タイミング生成回路を含む。位相同期回路は、チャネルクロック間隔（Ｔｗ）よりも小さい単位を生成するための多相クロックを生成する。メモリは、レベル情報を格納する。アドレスエンコーダは、記録データ長を判別しメモリアドレスを生成する。タイミング生成回路は、記録データ長に応じてメモリから読み出されたタイミング情報をタイミング信号に変換する。
【００４２】
このような構成の第２比較例では、フレキシブル基板５１で伝送される信号は、記録クロックと記録データとなり、何れもチャネルクロック単位の信号であることから、フレキシブル基板５１での伝送特性の影響を受け難く、第１比較例での問題点が解消される。しかしながら、ライトストラテジ回路２９０Ｙには、位相同期回路、メモリ、アドレスエンコーダ、タイミング生成回路を含むので、レーザ駆動回路２００Ｙが大規模になる、消費電力が増え、発熱の問題が発生するなどの難点がある。
【００４３】
そこで、本実施形態のレーザ駆動系３では、伝送本数や伝送帯域の問題点を解決する手法として、レーザ駆動回路の回路規模を第２比較例ほどは増大させることなく、解決することのできる仕組みにする。その手法の基本的な考え方は、先ず、ライトストラテジ技術を適用する場合の各タイミングでのレーザ発光のパワーレベル情報（記録波形制御信号パターン）を記憶しておく。
【００４４】
また、スペースとマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングを規定する情報を含んだ第１の伝送信号と、レーザ発光レベルの切替りタイミングを示す切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号を使用する。第１の伝送信号と第２の伝送信号を、図１および図１Ａの記録パルスとして扱う。
【００４５】
なお、基準パルスもレーザ発光レベルの切替りタイミングを示すものと考えることができ、切替えパルスの一態様として扱う手法を採ることも考えられる（第４〜第６実施形態を参照）。
【００４６】
２種類のパルス信号を使って基準パルスと複数の切替えパルスを生成し、基準パルスにより記録波形制御信号パターンの初期レベルにし、以後は、切替えパルスごとに記録波形制御信号パターンに従ってライトストラテジ技術を適用する各発光パワーレベルに切り替える。そして、基準パルスが生成される都度、再度、前記と同様の処理を行なう。このような方式を、本明細書では、シーケンシャル（sequential）方式と称する。
【００４７】
以下の各実施形態では、特に断りのない限り、レーザ発光波形として、キャッスル方式を適用する場合で説明する。これは、高倍速の記録では、キャッスル方式が一般的であるためである。ただし、後述する各実施形態の仕組みは、マルチパルス方式にも適用可能である。キャッスル方式とマルチパルス方式は、各パルスタイミングでのパワーレベルの設定値が異なるに過ぎず、「記録パワーをパルス分割し、多値レベル化し制御する」と言う点において共通するからである。
【００４８】
本実施形態は、記録系に関して、ライトストラテジ回路２９０をドライブ基板側に配置する第１比較例と同様の信号インタフェース方式を採ることをベースに、信号線の種類を低減して伝送する点に特徴がある。
【００４９】
すなわち、図２Ｂに示すように、ドライブ基板は、ライトストラテジ回路２９０の後段に、シーケンシャル対応の伝送信号生成部５００を有する。伝送信号生成部５００は、ライトストラテジ回路２９０からのライトストラテジ信号（たとえば４〜５ｃｈ）に基づいて、第１の伝送信号と第２の伝送信号を生成する。ここで、第１の伝送信号は、スペースおよびマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングを規定する情報を含むものである。第２の伝送信号は、分割された駆動信号の切替りタイミングを示す切替えパルスの取得タイミングを規定する情報を含むものである。伝送信号生成部５００は、第１および第２の伝送信号をフレキシブル基板５１を介してレーザ駆動回路２００に供給する。
【００５０】
光ピックアップ１４側のレーザ駆動回路２００は、デジタル信号処理部５７の伝送信号生成部５００と整合するパルス生成部２０２と、発光波形生成部２０３と、パワーモニタ回路３００を有する。パルス生成部２０２は、フレキシブル基板５１を介して伝送された第１および第２の伝送信号に基づいて基準パルスと切替えパルスを生成する。発光波形生成部２０３は、基準パルスと切替えパルスを使用して記録波形制御信号パターンに従った電流信号を生成する。パワーモニタ回路３００は、半導体レーザ４１から発せられたレーザ光の一部を光電変換し、サンプルホールドしてＡＰＣ制御用の帰還信号としてパワーモニタ電圧PDを取得し、ＡＰＣ制御部５８に送る。
【００５１】
図２Ｃ（２）に示すように、本実施形態のシーケンシャル方式は、第１の伝送信号としてのリセット信号RSと第２の伝送信号としてのエッジ信号ESの２種類の入力信号を使用して、基準パルスとしてのリセットパルスRPと切替えパルスとしてのエッジパルスEPを生成する。
【００５２】
第１の伝送信号（リセット信号RS）は、ライトストラテジ回路内蔵の構成の第２比較例のレーザ駆動回路２００Ｙにおける記録波形制御信号パターンの開始エッジ（図２Ｃ（１）のエッジパルスEP１）と同じエッジを示す信号である。第２の伝送信号（エッジ信号ES）は、それ以外のエッジタイミング（図２Ｃ（１）のエッジパルスEP２，EP３，EP４，EP５）を合成したものと同じエッジを示す信号である。
【００５３】
図２Ｃ（３）に示すように、メモリ回路の各レジスタに、記録波形制御信号パターンを示す各発光パワーレベルの情報を順に記憶しておく。リセットパルスRPに基づき基準パワーレベルの情報を読み出す。基準パワーレベルの情報に続く各タイミングでの発光パワーレベルの情報は、エッジパルスEPに基づき順に読み出す。
【００５４】
つまり、レーザ駆動回路２００内に、高速に動作するリセット機能付のシーケンシャルアクセスメモリを備え、読み出す順番に各パワーレベル情報を保持するようにしておく。そして、切替えパルス（エッジパルスEP）が生成される都度、基準パワーレベルの情報の次から順番に、発光パワーレベルの情報を選択して読み出す。さらに、どの発光パワーレベルが選択されていても、基準パルス（リセットパルスRP）のリセット機能により、基準パルスが生成されるタイミングで、先頭エリアの情報（基準パワーレベルの情報）を読み出す。
【００５５】
ここで、図２Ｃで示したように、ライトストラテジ回路２９０で生成される記録波形制御信号パターンを規定する各エッジパルスEP１〜EP５の内、エッジパルスEP１がリセットパルスRPに対応する。そこで、伝送信号生成部５００は、エッジパルスEP１に基づき、リセット信号RSを生成する。また、エッジパルスEP２〜EP５がエッジパルスEPに対応するので、伝送信号生成部５００は、エッジパルスEP２〜EP５に基づいてエッジ信号ESを生成する。
【００５６】
このとき、リセット信号RSの片エッジでリセットパルスRPを規定する考え方と両エッジでリセットパルスRPを規定する考え方の何れをも採り得る。同様に、エッジ信号ESの片エッジでエッジパルスEPを規定する考え方と両エッジでエッジパルスEPを規定する考え方の何れをも採り得る。リセットパルスRPに比べるとエッジパルスEPの出力頻度は多くなる。そこで、本実施形態では、少なくともエッジパルスEPに関してはエッジ信号ESの両エッジで規定する構成を採用することにする。リセットパルスRPに関しては、リセット信号RSの片エッジで規定する場合と、両エッジで規定する場合の何れかを採ることとする。
【００５７】
以下、具体的な例を挙げて説明する。
【００５８】
＜レーザ駆動方式：第１実施形態＞
図３〜図３Ｅは、レーザ駆動方式の第１実施形態を説明する図である。ここで、図３は、ドライブ基板側のデジタル信号処理部５７に備えられるシーケンシャル方式を実現するために使用される第１実施形態の伝送信号生成部５００Ａの構成例を説明する図である。図３Ａは、第１実施形態のレーザ駆動方式を実現するレーザ駆動回路（特に、図１Ａの駆動電流制御部４７に対応）を示す図である。図３Ｂは、第１実施形態のレーザ駆動回路に使用されるメモリ回路（発光レベルパターン記憶部）の記憶情報と電流スイッチとの関係を説明する図である。図３Ｃおよび図３Ｄは、第１実施形態のレーザ駆動回路の動作を説明するタイミングチャートである。図３Ｅは、図３Ｃおよび図３Ｄに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【００５９】
第１実施形態は、記録モード時に、１つの第１の伝送信号および１つの第２の伝送信号をレーザ駆動回路２００に供給して、ライトストラテジ技術で半導体レーザ４１を駆動するものである。第１の伝送信号としては、スペースとマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングがエッジで示されているリセット信号RSを使用する。第２の伝送信号としては、レーザ発光レベルの切替りタイミングを示す切替えパルスの取得タイミングがエッジで示されているエッジ信号ESを使用する。因みに、後述する第４実施形態とは異なり、エッジ信号ESのエッジはリセットパルスRPを示さないものとする。
【００６０】
［回路構成：第１実施形態］
図３に示すように、ドライブ基板側の伝送信号生成部５００Ａは、リセット信号RSを生成するために、ＲＳ型フリップフロップ５１０とＤ型フリップフロップ５１２を有する。ＲＳ型フリップフロップ５１０のＲ入力端にはノンリターンゼロデータNRZIDATAを入力し、Ｓ入力端にはエッジパルスEP１を入力する。ＲＳ型フリップフロップ５１０の非反転出力端 Qは、Ｄ型フリップフロップ５１２のクロック入力端CKと接続されている。Ｄ型フリップフロップ５１２の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。
【００６１】
こうすることで、ＲＳ型フリップフロップ５１０の非反転出力端 Qは、エッジパルスEP１の立上りエッジに同期してアクティブＨとなりノンリターンゼロデータNRZIDATAの立上りエッジに同期してインアクティブＬとなる。ＲＳ型フリップフロップ５１０の非反転出力端 Qの出力パルスは、Ｄ型フリップフロップ５１２のクロック入力端CKに供給され、１／２に分周される。
【００６２】
ＲＳ型フリップフロップ５１０の非反転出力端 Qの出力パルスをリセット信号RSとすれば、その立上りエッジでリセットパルスRPを規定することになる。ＲＳ型フリップフロップ５１０の反転出力端xQの出力パルスをリセット信号RSとすれば、その立下りエッジでリセットパルスRPを規定することになる。Ｄ型フリップフロップ５１２の非反転出力端 Qや反転出力端xQの出力パルスをリセット信号RSとすれば、その両エッジでリセットパルスRPを規定することになる。よって、リセット信号RSの片エッジでリセットパルスRPを規定するシステム構成にする場合にはＤ型フリップフロップ５１２は不要である。
【００６３】
また、伝送信号生成部５００Ａは、エッジ信号ESを生成するために、４入力型のＯＲゲート５２０とＤ型フリップフロップ５２２を有する。ＯＲゲート５２０の各入力端には、エッジパルスEP２〜EP５が供給される。ＯＲゲート５２０の出力端は、Ｄ型フリップフロップ５２２のクロック入力端CKと接続されている。Ｄ型フリップフロップ５２２の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。
【００６４】
こうすることで、エッジパルスEP２〜EP５の何れかの立上りエッジに同期して、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。
よって、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQの出力パルスをエッジ信号ESとすれば、その両エッジでエッジパルスEPを規定することになる。
【００６５】
図３Ａのように、第１実施形態のレーザ駆動回路２００Ａは、リセットパルス生成部２１０およびエッジパルス生成部２２０を具備したパルス生成部２０２、発光レベルパターン記憶部２３０、電流源部２４０、電流スイッチ部２５０、レーザ駆動部２７０を有する。リセットパルス生成部２１０は第１パルス生成部の一例であり、エッジパルス生成部２２０は第２パルス生成部の一例である。
【００６６】
レーザ駆動回路２００の内、パルス生成部２０２とレーザ駆動部２７０を除く部分が記録波形生成部に対応する。
【００６７】
パルス生成部２０２は、第１の伝送信号としてのリセット信号RSと第２の伝送信号としてのエッジ信号ESを使用して、リセットパルスRPとエッジパルスEPを生成する。たとえば、リセットパルス生成部２１０は、リセット信号RSに基づきリセットパルスRPを生成する。エッジパルス生成部２２０は、エッジ信号ESに基づきにエッジパルスEPを生成する。つまり、リセットパルスRPの生成タイミングはリセット信号RSのエッジに同期し、エッジパルスEPの生成タイミングはエッジ信号ESのエッジに同期させるものである。ここでは、リセットパルスRPおよびエッジパルスEPは何れもアクティブＨのパルス信号であるものとする。
【００６８】
リセットパルス生成部２１０は第１エッジ検出部の一例であるエッジ検出回路２１２を有している。エッジパルス生成部２２０は第２エッジ検出部の一例であるエッジ検出回路２２２を有している。エッジ検出回路２１２，２２２としては、たとえば、ＮＡＮＤ（あるいはＡＮＤ）ゲートやＮＯＲ（あるいはＯＲ）ゲート回路やインバータやＥＸ−ＯＲゲートなどのゲート回路を利用するなど公知のものを適用すればよい。
【００６９】
たとえば、非反転型の論理ゲートを遅延素子として使用し、入力パルス信号と遅延素子の出力をＥＸ−ＯＲゲートに入力すると両エッジをアクティブＨで検出できる。反転型の論理ゲートを遅延素子として使用し、入力パルス信号と遅延素子の出力を、ＡＮＤゲートに入力すると立上りエッジをアクティブＨで検出でき、ＮＯＲゲートに入力すると立下りエッジをアクティブＨで検出できる。
【００７０】
ここで、リセットパルス生成部２１０は、入力されるリセット信号RSの立上りおよび立下りの何れか一方のエッジ（ここでは立上りエッジとする）をエッジ検出回路２１２により検出してリセットパルスRPを生成し、発光レベルパターン記憶部２３０に供給する（対応するタイミングチャートは図３Ｃ）。変形例としては、リセット信号の立上りおよび立下りの双方のエッジを検出してリセットパルスRPを生成してもよい（対応するタイミングチャートは図３Ｄ）。
【００７１】
エッジパルス生成部２２０は、入力されるエッジ信号ESの立上りおよび立下りの双方のエッジをエッジ検出回路２２２により検出してエッジパルスEPを生成し、発光レベルパターン記憶部２３０に供給する。スペースとマークの繰返しの１サイクル当たりに、リセットパルスRPは１つ生成すればよいが、エッジパルスEPは複数生成する必要があるので、エッジ信号ESの両エッジからエッジパルスEPを生成することでエッジ信号ESの周波数を低く抑えるようにしている。
【００７２】
発光レベルパターン記憶部２３０は、ライトストラテジ技術を適用する場合の各タイミングにおけるレーザ発光のパワーレベル情報（記録波形制御信号パターン）を記憶する。たとえば発光レベルパターン記憶部２３０は、複数のレジスタ２３２_1〜２３２_k（纏めてレジスタセット２３１と称する）と各レジスタ２３２_1〜２３２_kの出力に設けられた読出しスイッチ２３４_1〜２３４_kを備える。
【００７３】
レジスタセット２３１は、主記憶部として機能する。各レジスタ２３２_1〜２３２_kの出力線や対応する読出しスイッチ２３４_1〜２３４_kは、ライトストラテジ技術を適用する際のレーザパワーの多値レベルを設定可能な複数である。多値レベルの数とレジスタ２３２_1〜２３２_kの出力線や読出しスイッチ２３４_1〜２３４_kの数は同一であってもよいし、デコーダを使用することで異なるようにしてもよい（第７実施形態を参照）。第１実施形態では、多値レベルの数とレジスタ２３２_1〜２３２_kの出力線および読出しスイッチ２３４_1〜２３４_kの数は同一であるものとする。
【００７４】
本実施形態の発光レベルパターン記憶部２３０は、記録波形制御信号パターンに従って、記録波形制御信号パターンの初期レベルを先頭に各発光パワーレベルの情報やそれに対応する電流スイッチ部２５０の切替え態様を規定する情報が順にレジスタ２３２_1〜２３２_kに記憶される。記録波形制御信号パターン例については後で説明する。
【００７５】
初期レベルの情報を保持する１段目のレジスタ２３２_1に接続される１段目の読出しスイッチ２３４_1の制御入力端には、リセットパルス生成部２１０からリセットパルスRPが供給される。２段目以降のレジスタ２３２_2，…，２３２_kに接続される読出しスイッチ２３４_2，…，２３４_kの制御入力端には、エッジパルス生成部２２０からエッジパルスEPが共通に供給される。読出しスイッチ２３４_2，…，２３４_kは、レジスタ２３２_2，…，２３２_kの出力をエッジパルスEPごとに順番に選択するシーケンシャルスイッチである。
【００７６】
発光レベルパターン記憶部２３０は、記録モード時に、リセットパルスRP、エッジパルスEP、およびレジスタ２３２に保存しておいたパワーレベル情報に基づき、電流スイッチ部２５０の各電流スイッチをオン／オフする複数の電流切替パルスSWを出力する。具体的には、発光レベルパターン記憶部２３０は、レジスタ２３２_2，…，２３２_kに保存してあるパワーレベル情報（特に本例では電流スイッチ部２５０を制御する電流切替パルスSW）をエッジパルスEPのタイミングで順番に読み出して行く。そして、リセットパルスRPのタイミングで初期レベル情報を記憶するレジスタ２３２_1の読出しに戻す。
【００７７】
電流源部２４０は、基準電流生成部２４２と電流出力型のＤＡ変換部２４４（ＩＤＡＣ）を備えている。基準電流生成部２４２は、半導体レーザ４１の発光パルス波形における記録モード時の多値並びに再生（読取り）モード時のリード（Read）の各パワーレベルに対応するデジタルの各基準電流値を発光レベルパターン記憶部２３０の情報に基づき生成する。たとえば、発光レベルパターン記憶部２３０に、各発光パワーレベルに対応する電流情報を多ビットデジタルデータで設定しておき、各発光パワーレベルに対応する各基準電流生成部２４２はその電流情報を取り込む。
【００７８】
ＤＡ変換部２４４は、基準電流生成部２４２で生成された電流情報（デジタルデータ）をアナログに変換して出力する。ここで、各ＤＡ変換部２４４には、ＡＰＣ制御部５８からフレキシブル基板５１を介してレーザパワー指示電圧PWが供給されている。各ＤＡ変換部２４４は、レーザパワー指示電圧PWに基づいてＤＡ変換のゲインを調整する。これにより、半導体レーザ４１の発光パワーは、レーザパワー指示電圧PWに応じた一定値にフィードバック制御される。
【００７９】
電流スイッチ部２５０は、記録モード時に、ＤＡ変換部２４４にてアナログ信号に変換された各パワー基準電流の何れか１つもしくは任意の組合せ（重畳）にするべく、電流スイッチ２５２（Current SW）を備えている。電流スイッチ部２５０は、発光レベルパターン記憶部２３０から読み出された複数のレベル情報（具体的には電流切替パルスSW）に基づき電流スイッチ２５２をオン／オフすることにより発光パワーを制御する。
【００８０】
記録モード時の多値レベルとしては、本例では、クール（Cool）、イレーズ（Erase ）、ピーク（Peak）、オーバードライブ（Over Drive）の４値を採用している（図３Ｂ、図３Ｃを参照）。これに対応して、基準電流生成部２４２は、４つのレベルの基準電流を生成する各別の基準電流生成部２４２Ｃ，２４２Ｅ，２４２Ｐ，２４２OD、並びにリード用の基準電流生成部２４２Ｒを備えている。ＤＡ変換部２４４としては、基準電流生成部２４２にて生成された各基準電流をアナログ信号に変換するべく、それぞれＤＡ変換部２４４Ｃ，２４４Ｅ，２４４Ｐ，２４４OD，２４４Ｒを備えている。電流スイッチ２５２も、各別に２５２Ｃ，２５２Ｅ，２５２Ｐ，２５２OD，２５２Ｒを備える。
【００８１】
基準電流生成部２４２が生成する各基準電流としては、図３Ｂ（１）に示すように、クール、イレーズ、ピーク、オーバードライブの４値のそれぞれに対応する各別のＩｃ，Ｉｅ，Ｉｐ，Ｉodにしてもよい。また、図３Ｂ（２）に示すように、クール電流Ｉｃ、イレーズ電流Ｉｅ、ピーク電流Ｉｐ、オーバードライブ電流Ｉodで、順に増加する分を加算するようなクール電流Ｉｃと各差分情報（Ｉｅ−Ｉｃ，Ｉｐ−Ｉｅ，Ｉod−Ｉｐ）にしてもよい。何れを採るかに応じて、電流スイッチ部２５０の各電流スイッチ２５２の何れをオンさせるかが異なり、その採用構成に応じて、電流スイッチ２５２を制御する電流切替パルスSWの出力パターン情報も発光レベルパターン記憶部２３０に記憶される。
【００８２】
図３Ｂ（１），（２）の何れにおいても、記録モード時には、４値レベルを制御するために、発光レベルパターン記憶部２３０の各レジスタ２３２からは４種の電流切替パルスSW_1〜SW_4が出力される。
【００８３】
図３Ｂ（１）に示す例では、クール、イレーズ、ピーク、オーバードライブの別に基準電流Ｉｃ，Ｉｅ，Ｉｐ，Ｉodが対応する電流スイッチ２５２Ｃ，２５２Ｅ，２５２Ｐ，２５２ODに供給される。したがって、４種の電流切替パルスSW_1〜SW_4の何れか１つをアクティブにすることで１つの電流スイッチ２５２をオンすればよい。この場合、電流スイッチ２５２の切替えタイミングのずれの影響は図３Ｂ（２）に比べると少ないと考えられる。その反面、各基準電流生成部２４２が各別に基準電流を生成する必要があるので、特に、ピーク電流Ｉｐやオーバードライブ電流Ｉod用の基準電流生成部２４２Ｐ，２４２ODの生成する電流量が多くなる。
【００８４】
図３Ｂ（２）に示す例では、電流加算を利用するので、クール、イレーズ、ピーク、オーバードライブの順に、アクティブにする電流切替パルスSW_1〜SW_4の組合せ数を増やすことで、オンさせる電流スイッチ２５２を増やしていく。この場合、電流加算のタイミングが加算電流スイッチ２５２の切替えタイミングに左右されるので「ずれ」の影響は図３Ｂ（１）に比べると大きくなると考えられる。その反面、各基準電流生成部２４２の生成する電流量は少なくて済む。
【００８５】
レーザ駆動部２７０は、レーザ切替回路２７２とドライバ回路２７４を有する。レーザ切替回路２７２としては、一例として、ＣＤ系統用の第１半導体レーザ４１_1、ＤＶＤ系統用の第２半導体レーザ４１_2、次世代ＤＶＤ系統用の第３半導体レーザ４１_3の３系統を切り替える３入力−１出力型のスイッチを有している。ドライバ回路２７４は、第１半導体レーザ４１_1を駆動する第１ドライバ回路２７４_1、第２半導体レーザ４１_2を駆動する第２ドライバ回路２７４_2、第３半導体レーザ４１_3を駆動する第３ドライバ回路２７４_3を有する。レーザ駆動部２７０は、ＣＤ，ＤＶＤ，次世代ＤＶＤの３種類の記録媒体用の半導体レーザ４１_1，４１_2，４１_3に対応しており、記録媒体によって半導体レーザ４１を切り替える。
【００８６】
このような構成により、レーザ駆動回路２００Ａは、半導体レーザ４１の閾値電流を供給するバイアス電流と複数の電流パルスの組合せによりライトストラテジ技術が適用される多値パワーの発光波形を生成するようにしている。図示しないレーザパワー制御系（ＡＰＣ制御系）では、半導体レーザ４１のレーザパワーが、この多値パワーの発光波形となるように、多値パワーを制御する。
【００８７】
［動作：第１実施形態］
図３Ｃおよび図３Ｄに示すように、書込み用のデータ入力はノンリターンゼロデータNRZIDATAであるものとする。スペース長は２Ｔで、マーク長は２Ｔ以上（図では２Ｔ，３Ｔ，４Ｔ，５Ｔを例示）であるとする。最高速信号は２Ｔ繰返しとなる。
【００８８】
ライトストラテジ技術を適用するとき、この例では、各スペース長２Ｔにおいて、前半の１Ｔ時にはクールレベル（Cool）、後半の１Ｔ時にはイレーズレベル（Erase ）にする。マーク長２Ｔ時において、前半の１Ｔ時にはイレーズレベル、後半の１Ｔ時にはオーバードライブレベルにする。マーク長３Ｔ時において、１番目の１Ｔ時にはイレーズレベル、２番目の１Ｔ時にはオーバードライブレベル（O.D.）、３番目の１Ｔ時にはピークレベル（Peak）にする。
【００８９】
マーク長４Ｔ時において、１番目の１Ｔ時にはイレーズレベル、２番目の１Ｔ時にはオーバードライブレベル、３番目の１Ｔ時にはピークレベル、４番目の１Ｔ時にはオーバードライブレベルにする。マーク長５Ｔ時において、１番目の１Ｔ時にはイレーズレベル、２番目の１Ｔ時にはオーバードライブレベル、３番目の１Ｔ時にはピークレベル、４番目の１Ｔ時にはピークレベル、５番目の１Ｔ時にはオーバードライブレベルにする。つまり、マーク長５Ｔ時には、３〜４番目の２Ｔ時にはピークレベルを維持し、その後の５番目の１Ｔ時にオーバードライブレベルに遷移する。
【００９０】
また、マーク長に関わらず、スペースの後半からマークの１番目にかけての２Ｔ時にはイレーズレベルを維持し、その後の１Ｔ時にオーバードライブレベルに遷移する。各発光パワーレベルには、O.D.＞Peak＞Erase ＞Coolの関係がある。
【００９１】
このような記録波形制御信号パターンに対応して、図３Ｅに示すように、１段目のレジスタ２３２_1には初期レベルとしてクールレベルの情報を記憶する。２段目のレジスタ２３２_2にはイレーズレベル、３段目のレジスタ２３２_2にはオーバードライブレベル、４段目のレジスタ２３２_2にはピークレベル、５段目のレジスタ２３２_5にはオーバードライブ、の各情報を記憶する。
【００９２】
１つのリセット信号RSと１つのエッジ信号ESを入力パルス信号として使用する。１つのリセット信号RSの立上りエッジあるいは立上りエッジおよび立下りエッジに基づきリセットパルスRPを生成する。１つのエッジ信号ESの両エッジに基づきエッジパルスEPを生成する。そして、発光レベルパターン記憶部２３０の各レジスタ２３２_1〜２３２_5に記憶した各パワーレベル情報を先頭エリア（本例ではクール）から順番に読み出していく。
【００９３】
たとえば、リセットパルスRPがアクティブＨのときに読出しスイッチ２３４_1をオンさせて１段目のレジスタ２３２_1のパワーレベル情報を読み出す。この後、エッジパルスEPがアクティブＨとなる都度、シーケンシャルスイッチ構成の読出しスイッチ２３４_2〜２３４_5を順番にオンさせてレジスタ２３２_2〜２３２_5のパワーレベル情報を順番に読み出す。
【００９４】
たとえば、マーク長４Ｔやマーク長５Ｔの記録時には、順番に全てのパワーレベル情報を読み出すと、クール→イレーズ→オーバードライブ→ピーク→オーバードライブの順でレーザ発光パワーが切り替わる。
【００９５】
ノンリターンゼロデータNRZIDATAのマーク長によっては全てのレベルを出力することはなく、たとえば、マーク長２Ｔの記録時には、オーバードライブからクールにパワーを遷移させる必要が生じる。その場合、クールにしたいオーバードライブ直後のタイミングでリセットパルスRPがアクティブＨとなるようにリセット信号RSを供給することにより、オーバードライブの次にクールの情報が読み出される。同様に、マーク長３Ｔの記録時には、ピークからクールにパワーが遷移するように、クールにしたいピーク直後のタイミングでリセットパルスRPがアクティブＨとなるようにリセット信号RSを供給すればよい。
【００９６】
＜レーザ駆動方式：第２実施形態＞
図４〜図４Ｄは、レーザ駆動方式の第２実施形態を説明する図である。ここで、図４は、ドライブ基板側のデジタル信号処理部５７に備えられるシーケンシャル方式を実現するために使用される第２実施形態の伝送信号生成部５００Ｂの構成例を説明する図である。図４Ａは、第２実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。図４Ｂおよび図４Ｃは、第２実施形態のレーザ駆動回路の動作を説明するタイミングチャートである。図４Ｄは、図４Ｂおよび図４Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【００９７】
第２実施形態は、記録モード時に、１つの第１の伝送信号およびＮ本（Ｎは２以上の正の整数）の第２の伝送信号をレーザ駆動回路２００Ｂに供給して、ライトストラテジ技術で半導体レーザ４１を駆動するものである。信号線の本数は増えてしまうが、高速伝送を可能にするため、第２の伝送信号をＮ本にし、それぞれの立上りエッジと立下りエッジの２Ｎエッジでタイミングを伝送することで、伝送帯域を低減する機能を実現するものである。つまり、切替えパルスの取得タイミングを規定する情報を含んだ第２の伝送信号を複数本で伝送することにより、より容易に伝送帯域の問題点を解決しようとするものである。以下、「Ｎ＝２」を例に、第１実施形態のレーザ駆動回路２００Ａとの相違点を中心に説明する。
【００９８】
［回路構成：第２実施形態］
図４に示すように、ドライブ基板側の伝送信号生成部５００Ｂは、リセット信号RSを生成するために、ＲＳ型フリップフロップ５１０とＤ型フリップフロップ５１２を有する。構成は、第１実施形態と同様であり、ここでは説明を割愛する。
【００９９】
また、伝送信号生成部５００Ｂは、エッジ信号ES_1，ES_2を生成するために、４入力型のＯＲゲート５２０とＤ型フリップフロップ５２２，５２６，５２７を有する。第１実施形態の構成をベースとして、Ｄ型フリップフロップ５２２の後段に、Ｄ型フリップフロップ５２６，５２７を追加した構成である。ＯＲゲート５２０とＤ型フリップフロップ５２２の構成は、第１実施形態と同様であり、ここでは説明を割愛する。
【０１００】
Ｄ型フリップフロップ５２２の非反転出力端 Qは、Ｄ型フリップフロップ５２６のクロック入力端CKと接続されている。Ｄ型フリップフロップ５２６の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。Ｄ型フリップフロップ５２２の反転出力端xQは、Ｄ型フリップフロップ５２７のクロック入力端CKと接続されている。Ｄ型フリップフロップ５２７の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。
【０１０１】
こうすることで、エッジパルスEP２〜EP５の何れかの立上りエッジに同期して、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。そして、Ｄ型フリップフロップ５２２の非反転出力端 Qの立上りエッジに同期して、Ｄ型フリップフロップ５２６の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。また、Ｄ型フリップフロップ５２２の反転出力端xQの立上りエッジに同期して、Ｄ型フリップフロップ５２７の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。
【０１０２】
よって、Ｄ型フリップフロップ５２６の非反転出力端 Qや反転出力端xQの出力パルスをエッジ信号ES_1とすれば、その両エッジでエッジパルスEP_1を規定することになる。また、Ｄ型フリップフロップ５２７の非反転出力端 Qや反転出力端xQの出力パルスをエッジ信号ES_2とすれば、その両エッジでエッジパルスEP_2を規定することになる。
【０１０３】
図４Ａに示すように、第２実施形態のレーザ駆動回路２００Ｂのエッジパルス生成部２２０は、第２の伝送信号としての２つのエッジ信号ES_1，ES_2に基づきにエッジパルスEPを生成する。
【０１０４】
このため、第２実施形態のエッジパルス生成部２２０Ｂは、２つのエッジ検出回路２２２_1，２２２_2とパルス合成部の一例である論理ゲート２２４を有する。エッジ検出回路２２２_1は、エッジ信号ES_1の両エッジを検出してエッジパルスEP_1を生成する。エッジ検出回路２２２_2は、エッジ信号ES_2の両エッジを検出してエッジパルスEP_2を生成する。論理ゲート２２４は、各エッジ検出回路２２２_1，２２２_2から出力される各エッジパルスEP_1，EP2を論理合成してエッジパルスEPを生成する。ここでは、エッジパルスEP_1，EP_2はアクティブＨのパルス信号であるものとする。これに対応して、論理ゲート２２４としては、エッジパルスEP_1，EP_2の論理和をとるＯＲゲートを使用する。
【０１０５】
図４Ｂおよび図４Ｃに示すように、記録波形制御信号パターンは第１実施形態と同様であり、図４Ｄに示すように、レジスタ２３２_1〜２３２_5の情報も第１実施形態と同様である。各レジスタ２３２で指定される各読出しスイッチ２３４と電流源部２４０の各基準電流生成部２４２との組合せは、図３Ｂ（１）に示した例で示している。
【０１０６】
［動作：第２実施形態］
図４Ｂおよび図４Ｃに示すように、１つのリセット信号RSと２つのエッジ信号ES_1，ES_2を入力パルス信号として使用するので、入力パルス信号としては計３つとなる。
【０１０７】
たとえば、１つ目のエッジ信号ES_1の両エッジに基づきエッジパルスEP_1を生成し、２つ目のエッジ信号ES_2の両エッジに基づきエッジパルスEP_2を生成し、各エッジパルスEP_1，EP_2の論理和をとることで１つのエッジパルスEPにする。そして、第１実施形態と同様に、１つのエッジパルスEPを発光レベルパターン記憶部２３０の読出しスイッチ２３４_2〜２３４_kに供給する。以下、第１実施形態と同様である。
【０１０８】
第２実施形態のように、２つの第２の伝送信号（エッジ信号ES_1，ES_2）を使用することで、レーザ発光レベルの切替りタイミングを規定するエッジ信号ESのエッジが２つのエッジ信号ES_1，ES_2に分散される。その結果、第１実施形態よりも、エッジ伝送の帯域を半減することができ、容易に高倍速記録に対応することができるようになる。
【０１０９】
なお、本例では、Ｎ＝２を例に説明したが、３以上にすれば、より一層、エッジ伝送の帯域を低減することができ、高倍速記録により簡易に対応することができるようになる。
【０１１０】
＜レーザ駆動方式：第３実施形態＞
図５〜図５Ｄは、レーザ駆動方式の第３実施形態を説明する図である。ここで、図５は、ドライブ基板側のデジタル信号処理部５７に備えられるシーケンシャル方式を実現するために使用される第３実施形態の伝送信号生成部５００Ｃの構成例を説明する図である。図５Ａは、第３実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。図５Ｂおよび図５Ｃは、第３実施形態のレーザ駆動回路の動作を説明するタイミングチャートである。図５Ｄは、図５Ｂおよび図５Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【０１１１】
第３実施形態は、記録モード時に、１つの第２の伝送信号およびＮ本（Ｎは２以上の正の整数）の第１の伝送信号をレーザ駆動回路２００Ｃに供給して、ライトストラテジ技術で半導体レーザ４１を駆動するものである。信号線の本数は増えてしまうが、Ｎ本の第１の伝送信号を利用して複数種類のパワーレベルパターンを切替える機能を実現するものである。たとえば、マーク長に応じてピークレベルやオーバードライブレベルを変更する場合に適用される。以下、「Ｎ＝２」を例に、第１実施形態のレーザ駆動回路２００Ａとの相違点を中心に説明する。
【０１１２】
［回路構成：第３実施形態］
図５に示すように、ドライブ基板側の伝送信号生成部５００Ｃは、リセット信号RS_1，RS_2を生成するために、ＲＳ型フリップフロップ５１０、発光レベルパターン選択信号生成回路５１４，ＡＮＤゲート５１６，５１７、Ｄ型フリップフロップ５１８，５１９を有する。ＲＳ型フリップフロップ５１０のＲ入力端にはノンリターンゼロデータNRZIDATAを入力し、Ｓ入力端にはエッジパルスEP１を入力する。発光レベルパターン選択信号生成回路５１４の入力端には、アドレスエンコーダによって判別された記録データ長判別結果が入力される。
【０１１３】
ＲＳ型フリップフロップ５１０の非反転出力端 Qは、ＡＮＤゲート５１６，５１７の各一方の入力端と接続されている。ＡＮＤゲート５１６とＡＮＤゲート５１７の他方の入力端子には、発光レベルパターン選択信号生成回路５１４の対応する各出力端が接続される。ＡＮＤゲート５１６の出力端は、Ｄ型フリップフロップ５１８のクロック入力端CKと接続されている。Ｄ型フリップフロップ５１８の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。ＡＮＤゲート５１７の出力端は、Ｄ型フリップフロップ５１９のクロック入力端CKと接続されている。Ｄ型フリップフロップ５１９の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。
【０１１４】
こうすることで、ＲＳ型フリップフロップ５１０の非反転出力端 Qは、エッジパルスEP１の立上りエッジに同期してアクティブＨとなりノンリターンゼロデータNRZIDATAの立上りエッジに同期してインアクティブＬとなる。
【０１１５】
発光レベルパターン選択信号生成回路５１４は、アドレスエンコーダによって判別された記録データ長判別結果に応じて、発光レペルパターン選択信号を出力端に出力する。記録データ長判別結果と発光レベルパターンの対応は任意に設定可能である。そして、ＲＳ型フリップフロップ５１０の非反転出力端 Qの信号は、発光レベルパターン選択信号に応じて、ＡＮＤゲート５１６とＡＮＤゲート５１７の出力端に出力される。
【０１１６】
ＡＮＤゲート５１６出力端の出力パルスは、Ｄ型フリップフロップ５１８のクロック入力端CKに供給され１／２に分周される。ＡＮＤゲート５１７出力端の出力パルスは、Ｄ型フリップフロップ５１９のクロック入力端CKに供給され、１／２に分周される。
【０１１７】
ＡＮＤゲート５１６の出力端の出力パルスをリセット信号RS_1とすれば、その立上りエッジでリセットパルスRP_1を規定することになる。ＡＮＤゲート５１７の出力端の出力パルスをリセット信号RS_2とすれば、その立上りエッジでリセットパルスRP_2を規定することになる。Ｄ型フリップフロップ５１８の非反転出力端 Qや反転出力端xQの出力パルスをリセット信号RS_1とすれば、その両エッジでリセットパルスRP_1を規定することになる。Ｄ型フリップフロップ５１９の非反転出力端 Qや反転出力端xQの出力パルスをリセット信号RS_2とすれば、その両エッジでリセットパルスRP_2を規定することになる。
【０１１８】
よって、リセット信号RS_1とリセット信号RS_2の片エッジでリセットパルスRP_1とリセットパルスRP_2を規定するシステム構成にする場合にはＤ型フリップフロップ５１８，５１９は不要である。
【０１１９】
そして、図面には記載しないが、ＡＮＤゲート５１６をＮＡＮＤゲートで構成し、ＮＡＮＤゲート出力端の出力パルスをリセット信号RS_1とすれば、その立下りエッジでリセットパルスRP_1を規定することになる。また、図面には記載しないが、ＡＮＤゲート５１７をＮＡＮＤゲートで構成し、ＮＡＮＤゲート出力端の出力パルスをリセット信号RS_2とすれば、その立下りエッジでリセットパルスRP_2を規定することになる。
【０１２０】
また、伝送信号生成部５００Ｃは、エッジ信号ESを生成するために、４入力型のＯＲゲート５２０とＤ型フリップフロップ５２２を有する。構成は、第１実施形態と同様であり、ここでは説明を割愛する。
【０１２１】
図５Ａに示すように、第３実施形態のレーザ駆動回路２００Ｃのリセットパルス生成部２１０は、第１の伝送信号としての２つのリセット信号RS_1，RS_2に基づきにリセットパルスRPを生成する。
【０１２２】
このため、第３実施形態のリセットパルス生成部２１０Ｃは、２つのエッジ検出回路２１２_1，２１２_2とパルス合成部の一例である論理ゲート２１３，２１４を有する。エッジ検出回路２１２_1は、リセット信号RS_1の立上りエッジあるいは両エッジを検出してリセットパルスRP_1を生成する。エッジ検出回路２１２_2は、リセット信号RS_2の立上りエッジあるいは両エッジを検出してリセットパルスRP_2を生成する。
【０１２３】
論理ゲート２１３は、各エッジ検出回路２１２_1，２１２_2から出力される各リセットパルスRP_1，RP_2を論理合成してリセットパルスRP_3を生成する。論理ゲート２１４は、各エッジ検出回路２１２_1，２１２_2から出力される各リセットパルスRP_1，RP_2を論理合成してリセットパルスRPを生成する。ここでは、リセットパルスRP_1，RP_2はアクティブＨのパルス信号であるものとする。これに対応して、論理ゲート２１３としては、リセットパルスRP_1，RP_2の論理積をとるＡＮＤゲートを使用する。論理ゲート２１４としては、リセットパルスRP_1，RP_2の論理和をとるＯＲゲートを使用する。
【０１２４】
［メモリ回路：第３実施形態］
図５Ｂおよび図５Ｃに示すように、記録波形制御信号パターンは第１実施形態と異なり、マーク長に応じてオーバードライブレベルが異なる。たとえば、マーク長２Ｔ時はオーバードライブレベル１（O.D.1 ）、マーク長３Ｔ時はオーバードライブレベル２（O.D.2 ）およびピークレベル（Peak2 ）、マーク長４Ｔ，５Ｔ時はオーバードライブレベル３（O.D.3 ）およびピークレベル（Peak3 ）である。各発光パワーレベルは、O.D.1 ＞O.D.2 ＞Peak2＞O.D.3 ＞Peak3＞Erase ＞Coolの関係がある。
【０１２５】
マーク長に応じてオーバードライブレベルを異ならせるため、第３実施形態の発光レベルパターン記憶部２３０は、主記憶部として機能するレジスタセット２３１_0と、副記憶部として機能するレジスタセット２３１_1，２３１_2，２３１_3と、記憶情報制御回路２３６を有する。レジスタセット２３１_1，２３１_2，２３１_3は、３種の各記録波形制御信号パターンを各別に記憶する。レジスタセット２３１_0は、第１実施形態のレジスタセット２３１に対応するものである。記憶情報制御回路２３６は、リセットパルスRP_1，RP_2,RP_3に基づき、レジスタセット２３１_1，２３１_2，２３１_3の何れかの記憶情報を読み出してレジスタセット２３１_0に保持させる。各レジスタ２３２で指定される各読出しスイッチ２３４と電流源部２４０の各基準電流生成部２４２との組合せは、図３Ｂ（１）に示した例で示している。
【０１２６】
［動作：第３実施形態］
図５Ｂおよび図５Ｃに示すように、２つのリセット信号RS_1，RS_2と１つのエッジ信号ESを入力パルス信号として使用するので、入力パルス信号としては計３つとなる。
【０１２７】
たとえば、１つ目のリセット信号RS_1の立上りエッジあるいは両エッジに基づきリセットパルスRP_1を生成し、２つ目のリセット信号RS_2の立上りエッジあるいは両エッジに基づきリセットパルスRP_2を生成し、各リセットパルスRP_1，RP_2の論理積をとることでリセットパルスRP_3を生成し、論理和をとることで１つのリセットパルスRPにする。
【０１２８】
記憶情報制御回路２３６は、リセットパルスRP_1のみがアクティブＨのときはレジスタセット２３１_1の記憶情報を読み出してレジスタセット２３１_0にセットする。記憶情報制御回路２３６は、リセットパルスRP_2のみがアクティブＨのときはレジスタセット２３１_2の記憶情報を読み出してレジスタセット２３１_0にセットする。記憶情報制御回路２３６は、リセットパルスRP_1，RP_2の双方がアクティブＨのとき、つまりリセットパルスRP_3のみがアクティブＨのときはレジスタセット２３１_3の記憶情報を読み出してレジスタセット２３１_0にセットする。つまり、記憶情報制御回路２３６は、メモリ情報を、各リセットパルスRP_1，RP_2，RP_3がアクティブＨとなるタイミングで、レジスタセット２３１_0の情報を対応するパワーレベルパターンに書き換える。
【０１２９】
さらに、第１実施形態と同様に、論理ゲート２１４から出力される１つのリセットパルスRPを発光レベルパターン記憶部２３０の読出しスイッチ２３４_1に供給する。以下、第１実施形態と同様である。
【０１３０】
第３実施形態のように、２つの第１の伝送信号（リセット信号RS_1，RS_2）を使用することで、３種類のパワーレベルパターンを切り替えることができる。これにより、マーク長に応じてレーザ発光パワーレベルを変更できる。
【０１３１】
なお、本例では、Ｎ＝２を例に説明したが、３以上にすれば、より一層多くの種類のパワーレベルパターンを切り替えることができる。
【０１３２】
図示しないが、第２の伝送信号（エッジ信号ES）を複数とする第１実施形態と、第１の伝送信号（リセット信号RS）を複数とする第２実施形態とを組み合わせた構成にすることもできる。この場合、第２実施形態と第３実施形態の各効果を享受できる。
【０１３３】
＜レーザ駆動方式：第４実施形態＞
図６〜図６Ｄは、レーザ駆動方式の第４実施形態を説明する図である。ここで、図６は、ドライブ基板側のデジタル信号処理部５７に備えられるシーケンシャル方式を実現するために使用される第４実施形態の伝送信号生成部５００Ｄの構成例を説明する図である。図６Ａは、第４実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。図６Ｂおよび図６Ｃは、第４実施形態のレーザ駆動回路の動作を説明するタイミングチャートである。図６Ｄは、図６Ｂおよび図６Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【０１３４】
第４実施形態は、記録モード時に、１つの第１の伝送信号および１つの第２の伝送信号をレーザ駆動回路２００Ｄに供給して、ライトストラテジ技術で半導体レーザ４１を駆動するものである点において第１実施形態と共通する。一方、第１実施形態とは異なり、第１の伝送信号としては、スペースとマークの繰返しの切替りタイミングを示す基準パルスの取得タイミングがエッジで示されていないリセット信号RSを使用する。
【０１３５】
また、第１実施形態とは異なり、第２の伝送信号としては、基準パルスの取得タイミングを示すリセットパルスRPとレーザ発光レベルの切替りタイミングを示す切替えパルスの取得タイミングがエッジで示されているエッジ信号ESを使用する。リセット信号RSは、エッジ信号ESのエッジからリセットパルスRPとエッジパルスEPを区別して取得するための判別信号に使用する。
【０１３６】
たとえば、エッジパルスEPのエッジタイミングに同期してリセットパルスRPを生成し、エッジ信号ESの両エッジの内のリセットパルスRPの生成に寄与しないタイミングでエッジパルスEPを生成する点において第１実施形態と異なる。エッジ信号ESだけでなくリセットパルスRPの生成タイミングもエッジ信号ESのエッジに同期して生成することで、スキューの影響を排除するものである。以下、第１実施形態のレーザ駆動回路２００Ａとの相違点を中心に説明する。
【０１３７】
［回路構成：第４実施形態］
図６に示すように、ドライブ基板側の伝送信号生成部５００Ｄは、リセット信号RSを生成するために、ＲＳ型フリップフロップ５１０とＤ型フリップフロップ５１２を有する。構成は、第１実施形態と同様であり、ここでは説明を割愛する。
【０１３８】
また、伝送信号生成部５００Ｄは、５入力型のＯＲゲート５２１とＤ型フリップフロップ５２２と、遅延回路５２４Ｐ，５２４Ｎを具備する遅延部５２４を有する。エッジパルスEP１〜EP５に対して一定期間遅れてエッジが変化するエッジ信号ESを生成するために、第１実施形態のＯＲゲート５２０を５入力型に変形するとともに、Ｄ型フリップフロップ５２２の後段に遅延部５２４を追加した構成である。
【０１３９】
ＯＲゲート５２１の各入力端には、エッジパルスEP１〜EP５が供給される。ＯＲゲート５２１の出力端は、Ｄ型フリップフロップ５２２のクロック入力端CKと接続されている。Ｄ型フリップフロップ５２２の反転出力端xQはＤ入力端と接続され、１／２分周回路が構成されるようになっている。Ｄ型フリップフロップ５２２の非反転出力端 Qは、遅延回路５２４Ｐの入力端と接続されている。Ｄ型フリップフロップ５２２の反転出力端xQは、遅延回路５２４Ｎの入力端と接続されている。遅延回路５２４Ｐ，５２４Ｎは、入力パルスを一定期間遅延させる。
【０１４０】
こうすることで、エッジパルスEP１〜EP５の何れかの立上りエッジに同期して、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。そして、遅延回路５２４Ｐの出力端や遅延回路５２４Ｎの出力端には、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQの信号に対して遅延をもって、Ｌ，Ｈが順番に変化する。よって、遅延回路５２４Ｐの出力端や遅延回路５２４Ｎの出力端の出力パルスをエッジ信号ESとすれば、その両エッジでエッジパルスEPを規定することになる。
【０１４１】
図６Ａに示すように、第４実施形態のレーザ駆動回路２００Ｄは、リセットパルス生成部２１０とエッジパルス生成部２２０が第１実施形態と異なる。リセットパルス生成部２１０Ｄは、リセットパルスRPとエッジパルスEPを分離して取得するための判別信号を生成する判別信号生成部２１６と、合成パルスRP＆EPからリセットパルスRPを分離する第１分離部２１８をさらに備える。判別信号生成部２１６は、リセット信号RSに基づいて、論理ゲート２２４で検出された合成パルスRP＆EPから判別信号を生成する。
【０１４２】
エッジパルス生成部２２０Ｄは、エッジ検出回路２２２の他に第２分離部２２８を備える。第２分離部２２８は、リセットパルスRPをエッジパルスEPと分離して取得するための判別信号に基づいて、エッジ検出回路２２２から出力されたリセットパルスRPおよびエッジパルスEPを含む合成パルスRP＆EPからリセットパルスRPを分離して取得する。
【０１４３】
たとえば、判別信号生成部２１６は、リセット信号RSのエッジから次に来るエッジ信号ESのエッジにEPのパルス幅分の遅延を持たせた区間、アクティブＨの判別パルスDPが非反転出力端に出力され、反転出力端に判別パルスDPを論理反転した判別パルス XDPが出力されるものとする。図６Ｂの適用例では、リセット信号RSの立上りエッジに同期して、その直後から判別パルスDPをアクティブＨにするような構成を採る。図６Ｃの適用例では、リセット信号RSの両エッジに同期して、その直後から判別パルスDPをアクティブＨにするような構成を採る。
【０１４４】
判別パルスDPのアクティブＨの期間にリセットパルスRPのみが含まれるようにする。リセット信号RSのエッジ直後から次に来るエッジ信号ESのエッジにEPのパルス幅分の遅延を持たせた区間、判別パルスDPをアクティブＨにすることは必須ではない。判別パルスDPのアクティブＨの期間にリセットパルスRPのみが含まれるようにするものであればよく、アクティブＨの開始や終了の各タイミングは何れでもよい。
【０１４５】
第１分離部２１８は、論理ゲート２２４で生成されるアクティブＨの合成パルスRP＆EPと判別パルスDPの論理積をとるＡＮＤゲートを使用する。第２分離部２２８は、論理ゲート２２４で生成されるアクティブＨの合成パルスRP＆EPと反転判別パルス xDPの論理積をとるＡＮＤゲートを使用する。第１分離部２１８や第２分離部２２８では、論理合成によりパルス分離を行なっており、合成パルスRP＆EPからのリセットパルスRPとエッジパルスEPの分離が簡単にできる利点がある。
【０１４６】
図６Ｂおよび図６Ｃに示すように、記録波形制御信号パターンは第１実施形態と同様であり、図６Ｄに示すように、レジスタ２３２_1〜２３２_5の情報も第１実施形態と同様である。
【０１４７】
［動作：第４実施形態］
図６Ｂおよび図６Ｃに示すように、第４実施形態では、リセットパルスRPおよびエッジパルスEPの何れもが、エッジ信号ESのエッジで示される。リセット信号RSは、リセットパルスRPとエッジパルスEPを合成した合成パルスRP＆EPから、両者を分離するための判別パルスDP， xDPの生成に利用される。リセット信号RSにリセットパルスRPを示すエッジ情報を持たせず、エッジ信号ESのエッジに、エッジパルスEPだけでなくリセットパルスRPの情報も含んで伝送する。
【０１４８】
リセット信号RSの遷移タイミングをエッジ信号ESのエッジがないタイミングとなるようにし、リセット信号RSのエッジ直後のエッジ信号ESのエッジタイミングで、合成パルスRP＆EPからリセットパルスRPを取得する。また、合成パルスRP＆EPの内、リセットパルスRPを取得したエッジ以外のタイミングでエッジパルスEPを取得する。以下、第１実施形態と同様である。
【０１４９】
第１〜第３実施形態のように、各別の信号（リセット信号RS、エッジ信号ES）でリセットパルスRPとエッジパルスEPを伝送すると、両信号間の伝送遅延差に起因するスキューの問題が起こる。これに対して、第４実施形態の仕組みでは、リセットパルスRPおよびエッジパルスEPの両方を１本のエッジ信号ESで伝送するのでスキューの影響を受けない。
【０１５０】
＜レーザ駆動方式：第５実施形態＞
図７〜図７Ｄは、レーザ駆動方式の第５実施形態を説明する図である。ここで、図７は、ドライブ基板側のデジタル信号処理部５７に備えられるシーケンシャル方式を実現するために使用される第５実施形態の伝送信号生成部５００Ｅの構成例を説明する図である。図７Ａは、第５実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。図７Ｂおよび図７Ｃは、第５実施形態のレーザ駆動回路の動作を説明するタイミングチャートである。図７Ｄは、図７Ｂおよび図７Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【０１５１】
第５実施形態は、第２実施形態に、第４実施形態のスキュー対策の仕組みを適用するものである。図７に示すように、ドライブ基板側の伝送信号生成部５００Ｅは、リセット信号RSを生成するために、ＲＳ型フリップフロップ５１０とＤ型フリップフロップ５１２を有する。構成は、第２実施形態と同様であり、ここでは説明を割愛する。
【０１５２】
また、伝送信号生成部５００Ｅは、５入力型のＯＲゲート５２１とＤ型フリップフロップ５２２，５２６，５２７と、遅延回路５２８Ｐ，５２８Ｎを具備する遅延部５２８と、遅延回路５２９Ｐ，５２９Ｎを具備する遅延部５２９を有する。エッジパルスEP１〜EP５に対して一定期間遅れてエッジが変化するエッジ信号ES_1，ES_2を生成するために、４入力型のＯＲゲート５２０を５入力型のＯＲゲート５２１に変形するとともに、Ｄ型フリップフロップ５２６，５２７の後段に遅延部５２８，５２９を追加した構成である。
【０１５３】
ＯＲゲート５２１の各入力端には、エッジパルスEP１〜EP５が供給される。ＯＲゲート５２１の出力端は、Ｄ型フリップフロップ５２２のクロック入力端CKと接続されている。Ｄ型フリップフロップ５２２，５２６，５２７は、第２実施形態と同様であり、ここでは説明を割愛する。
【０１５４】
Ｄ型フリップフロップ５２６の非反転出力端 Qは、遅延回路５２８Ｐの入力端と接続されている。Ｄ型フリップフロップ５２６の反転出力端xQは、遅延回路５２８Ｎの入力端と接続されている。Ｄ型フリップフロップ５２７の非反転出力端 Qは、遅延回路５２９Ｐの入力端と接続されている。Ｄ型フリップフロップ５２７の反転出力端xQは、遅延回路５２９Ｎの入力端と接続されている。
【０１５５】
こうすることで、エッジパルスEP１〜EP５の何れかの立上りエッジに同期して、Ｄ型フリップフロップ５２２の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。そして、Ｄ型フリップフロップ５２２の非反転出力端 Qの立上りエッジに同期して、Ｄ型フリップフロップ５２６の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。さらに、遅延回路５２８Ｐの出力端や遅延回路５２８Ｎの出力端には、Ｄ型フリップフロップ５２６の非反転出力端 Qや反転出力端xQの信号に対して遅延をもって、Ｌ，Ｈが順番に変化する。
【０１５６】
また、Ｄ型フリップフロップ５２２の反転出力端xQの立上りエッジに同期して、Ｄ型フリップフロップ５２７の非反転出力端 Qや反転出力端xQは、Ｌ，Ｈが順番に変化する。さらに、遅延回路５２９Ｐの出力端や遅延回路５２９Ｎの出力端には、Ｄ型フリップフロップ５２７の非反転出力端 Qや反転出力端xQの信号に対して遅延をもって、Ｌ，Ｈが順番に変化する。
【０１５７】
よって、遅延回路５２８Ｐの出力端や遅延回路５２８Ｎの出力端の出力パルスをエッジ信号ES_1とすれば、その両エッジでエッジパルスEP_1を規定することになる。また、遅延回路５２９Ｐの出力端や遅延回路５２９Ｎの出力端の出力パルスをエッジ信号ES_2とすれば、その両エッジでエッジパルスEP_2を規定することになる。
【０１５８】
図７Ａに示すように、第５実施形態のレーザ駆動回路２００Ｅは、リセットパルス生成部２１０とエッジパルス生成部２２０が第２実施形態と異なる。たとえば、第４実施形態と同様に、リセットパルス生成部２１０Ｅは、判別信号生成部２１６，２１８をさらに備える。エッジパルス生成部２２０Ｅは、第２分離部２２８をさらに備える。
【０１５９】
図７Ｂおよび図７Ｃに示すように、記録波形制御信号パターンは第１・第２実施形態と同様であり、図７Ｄに示すように、レジスタ２３２_1〜２３２_5の情報も第１・第２実施形態と同様である。
【０１６０】
［動作：第５実施形態］
図７Ｂおよび図７Ｃに示すように、第５実施形態では、リセットパルスRPおよびエッジパルスEPの何れもが、エッジ信号ESのエッジで示される。リセットパルスRPは、リセット信号RSが変化した後のエッジ信号ES_1，ES_2の最初のエッジのみを使用する。この点は第４実施形態と同様である。因みに、「リセット信号RSの変化」については、図７Ｂでは立上りエッジのみを使用し、図７Ｃでは両エッジを使用する。エッジパルスEP_1は、リセットパルスRPに使用される分を除く、エッジ信号ES_1の両エッジを使用し、エッジパルスEP_2は、リセットパルスRPに使用される分を除く、エッジ信号ES_2の両エッジを使用する。
【０１６１】
リセット信号RSは、リセットパルスRPとエッジパルスEP_1，EP_2を合成した合成パルスRP＆EPから、両者を分離するための判別パルスDP， xDPの生成に利用される。第５実施形態では、リセット信号RSにリセットパルスRPを示すエッジ情報を持たせず、エッジ信号ES_1，ES_2のエッジに、エッジパルスEP_1，EP_2だけでなくリセットパルスRPの情報も含んで伝送する。
【０１６２】
さらに、リセット信号RSの遷移タイミングをエッジ信号ES_1，ES_2のエッジがないタイミングとなるようにし、リセット信号RSのエッジ直後のエッジ信号ES_1，ES_2のエッジタイミングで、合成パルスRP＆EPからリセットパルスRPを取得する。また、合成パルスRP＆EPの内、リセットパルスRPを取得したエッジ以外のタイミングでエッジパルスEP_1，EP_2を取得する。そして、エッジパルスEP_1，EP_2を合成してエッジパルスEPを生成する。
【０１６３】
つまり、第５実施形態では、エッジ信号ESを２つ使用しているが、リセットパルスRPおよびエッジパルスEPの何れもが、エッジ信号ESのエッジで示される点では第４実施形態と同じである。リセット信号RSの遷移タイミングをエッジ信号ESのエッジがないタイミングとなるようにし、リセット信号RSのエッジ直後のエッジ信号ESのエッジタイミングで、合成パルスRP＆EPからリセットパルスRPを取得する。また、合成パルスRP＆EPの内、リセットパルスRPを取得したエッジ以外のタイミングでエッジパルスEPを取得する。以下、第２実施形態と同様である。
【０１６４】
したがって、第５実施形態では、リセットパルスRPおよびエッジパルスEPの両方を２本のエッジ信号ESで伝送するので、リセットパルスRPをエッジ信号ESとは別のリセット信号RSで伝送する第２実施形態よりもスキューの影響を受け難くできる。
【０１６５】
＜レーザ駆動方式：第６実施形態＞
図８〜図８Ｄは、レーザ駆動方式の第６実施形態を説明する図である。ここで、図８は、ドライブ基板側のデジタル信号処理部５７に備えられるシーケンシャル方式を実現するために使用される第６実施形態の伝送信号生成部５００Ｆの構成例を説明する図である。図８Ａは、第６実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。図８Ｂおよび図８Ｃは、第６実施形態のレーザ駆動回路の動作を説明するタイミングチャートである。図８Ｄは、図８Ｂおよび図８Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【０１６６】
第６実施形態は、第３実施形態に、第４実施形態のスキュー対策の仕組みを適用するものである。図８に示すように、ドライブ基板側の伝送信号生成部５００Ｆは、リセット信号RS_1，RS_2を生成するために、ＲＳ型フリップフロップ５１０、発光レベルパターン選択信号生成回路５１４，ＡＮＤゲート５１６，５１７、Ｄ型フリップフロップ５１８，５１９を有する。構成は、第３実施形態と同様であり、ここでは説明を割愛する。
【０１６７】
また、伝送信号生成部５００Ｆは、５入力型のＯＲゲート５２１とＤ型フリップフロップ５２２と、遅延回路５２４Ｐ，５２４Ｎを具備する遅延部５２４を有する。エッジパルスEP１〜EP５に対して一定期間遅れてエッジが変化するエッジ信号ESを生成するために、４入力型のＯＲゲート５２０を５入力型のＯＲゲート５２１に変形するとともに、Ｄ型フリップフロップ５２２の後段に遅延部５２４を追加した構成である。構成は、第４実施形態と同様であり、ここでは説明を割愛する。
【０１６８】
図８Ａに示すように、第６実施形態のレーザ駆動回路２００Ｆは、リセットパルス生成部２１０とエッジパルス生成部２２０が第３実施形態と異なる。たとえば、第４実施形態と同様に、リセットパルス生成部２１０Ｆは、リセット信号RS_1，RS_2のそれぞれに対して、判別信号生成部２１６（各別に２１６_1，２１６_2とする）を備える。また、リセットパルス生成部２１０Ｆは、リセットパルスRP_1，RP_2，RP_3の別に第１分離部２１８（各別に２１８_1，２１８_2，２１８_3とする）をさらに備える。論理ゲート２１３は不要である。
【０１６９】
エッジパルス生成部２２０Ｆは、第２分離部２２８をさらに備える。エッジ検出回路２２２は、リセットパルスRP_1，RP_2，RP_3とエッジパルスEPの双方を含んだ合成パルスRP＆EPを生成する。
【０１７０】
判別信号生成部２１６_1は、リセット信号RS_1に基づいて第１の判別パルスDP_1， xDP_1を生成し、判別信号生成部２１６_2は、リセット信号RS_2に基づいて第２の判別パルスDP_2， xDP_2を生成する。
【０１７１】
第１分離部２１８_1は、エッジ検出回路２２２で生成されるアクティブＨの合成パルスRP＆EPと判別信号生成部２１６_1からの判別パルスDP_1および判別信号生成部２１６_2からの反転判別パルス xDP_2の論理積をとるＡＮＤゲートを使用する。これにより、第１分離部２１８_1は、リセット信号RS_1のみのエッジ直後のエッジ信号ESのエッジタイミングで、合成パルスRP＆EPからリセットパルスRP_1を取得する。
【０１７２】
第１分離部２１８_2は、エッジ検出回路２２２で生成されるアクティブＨの合成パルスRP＆EPと判別信号生成部２１６_1からの反転判別パルス xDP_1および判別信号生成部２１６_2からの判別パルスDP_2の論理積をとるＡＮＤゲートを使用する。これにより、第１分離部２１８_2は、リセット信号RS_2のみのエッジ直後のエッジ信号ESのエッジタイミングで、合成パルスRP＆EPからリセットパルスRP_2を取得する。
【０１７３】
第１分離部２１８_3は、エッジ検出回路２２２で生成されるアクティブＨの合成パルスRP＆EPと判別信号生成部２１６_1からの判別パルスDP_1および判別信号生成部２１６_2からの判別パルスDP_2の論理積をとるＡＮＤゲートを使用する。これにより、第１分離部２１８_3は、リセット信号RS_1とリセット信号RS_2の双方のエッジ直後のエッジ信号ESのエッジタイミングで、合成パルスRP＆EPからリセットパルスRP_3を取得する。
【０１７４】
論理ゲート２１４は、アクティブＨの各リセットパルスRP_1，RP_2，RP_3を論理合成してリセットパルスRPを生成する。アクティブＨの各リセットパルスRP_1，RP_2，RP_3である場合、論理ゲート２１４としてはＯＲゲートを使用するとよい。第２分離部２２８は、エッジ検出回路２２２で生成されるアクティブＨの合成パルスRP＆EPと判別信号生成部２１６_1からの判別パルス xDP_1および判別信号生成部２１６_2からの判別パルス xDP_2の論理積をとるＡＮＤゲートを使用する。
【０１７５】
図８Ｂおよび図８Ｃに示すように、記録波形制御信号パターンは第３実施形態と同様であり、図８Ｄに示すように、レジスタ２３２_1〜２３２_5の情報も第３実施形態と同様である。
【０１７６】
［動作：第６実施形態］
図８Ｂおよび図８Ｃに示すように、第６実施形態では、２つのリセットパルスRP_1，RP_2およびエッジパルスEPの何れもが、エッジ信号ESのエッジで示される。リセット信号RS_1，RS_2は、リセットパルスRP_1，RP_2，RP_3とエッジパルスEPを合成した合成パルスRP＆EPから、それらを分離するための判別パルスDP_1， xDP_1，DP_2， xDP_2の生成に利用される。リセット信号RS_1，RS_2にはリセットパルスRP_1，RP_2，RP_3を示すエッジ情報を持たせず、エッジ信号ESのエッジに、エッジパルスEPだけでなくリセットパルスRP_1，RP_2，RP_3の情報も含んで伝送する。
【０１７７】
このように、第６実施形態では、リセット信号RSを２つ使用しているが、リセットパルスRP_1，RP_2，RP_3およびエッジパルスEPの何れもが、エッジ信号ESのエッジで示される点では第４実施形態と同じである。リセット信号RS_1，RS_2の遷移タイミングをエッジ信号ESのエッジがないタイミングとなるようにし、リセット信号RS_1，RS_2のエッジ直後のエッジ信号ESのエッジタイミングで、合成パルスRP＆EPからリセットパルスRP_1，RP_2，RP_3を取得する。また、合成パルスRP＆EPの内、リセットパルスRP_1，RP_2，RP_3を取得したエッジ以外のタイミングでエッジパルスEPを取得する。以下、第３実施形態と同様である。
【０１７８】
第６実施形態では、リセットパルスRP_1，RP_2，RP_3とエッジパルスEPを１本のエッジ信号ESで伝送するので、リセットパルスRP_1，RP_2，RP_3をエッジ信号ESとは別のリセット信号RS_1，RS_2で伝送する第３実施形態とは異なり、スキューの影響を受けない。
【０１７９】
図示しないが、第２の伝送信号（エッジ信号ES）を複数とする第５実施形態と、第１の伝送信号（リセット信号RS）を複数とする第６実施形態とを組み合わせた構成にすることもできる。この場合、第５実施形態と第６実施形態の各効果を享受できる。
【０１８０】
＜レーザ駆動方式：第７実施形態＞
図９は、レーザ駆動方式の第７実施形態を説明する図である。ここで、図７Ａは、第７実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【０１８１】
第７実施形態のレーザ駆動回路２００Ｇは、発光パワーの多値レベルの数とレジスタ２３２_1〜２３２_kの出力線や読出しスイッチ２３４_1〜２３４_kの数を異なるようにするものである。このため、第７実施形態のレーザ駆動回路２００Ｇは、発光レベルパターン記憶部２３０と読出しスイッチ２３４との間に、ｍ入力−ｎ出力（ｍ−ｎと記す：ｍ，ｎは正の整数でｍ＜ｎ）型のデコーダ２６２を具備したデコード部２６０を備えている。
【０１８２】
図示した例では、第１実施形態に対する適用例で示しており、デコーダ２６２は２−４型のデコーダとする。レジスタ２３２_1〜２３２_kの出力線側の電流切替パルスSWとしてはSW_a，SW_bの２つを使用して２ビット対応にし、その組合せで出力側に第１実施形態と同様の電流切替パルスSW_1〜SW_4を出力するようにする。
【０１８３】
たとえば、クール電流Ｉｃを示すときにはSW_a，SW_bをともにＬにし、このとき、電流切替パルスSW_1のみがオンとなるように対応付ける。イレーズ電流Ｉｅを示すときにはSW_aをＨ，SW_bをＬにし、このとき、電流切替パルスSW_2のみがオンとなるように対応付ける。ピーク電流Ｉｐを示すときにはSW_aをＬ，SW_bをＨにし、このとき、電流切替パルスSW_3のみがオンとなるように対応付ける。オーバードライブ電流Ｉodを示すときにはSW_a，SW_bをともにＨにし、このとき、電流切替パルスSW_4のみがオンとなるように対応付ける。図示しないが、第２・第５実施形態に対する適用例においても同様である。
【０１８４】
図示しないが、第３・第６実施形態に対する適用例においては、デコーダ２６２は３−８型のデコーダとする。レジスタ２３２_1〜２３２_kの出力線側の電流切替パルスSWとしてはSW_a，SW_b，SW_cの２つを使用して２ビット対応にし、その組合せで出力側に第３・第６実施形態と同様の電流切替パルスSW_1〜SW_8を出力するようにする。
【０１８５】
たとえば、クール電流Ｉｃを示すときにはSW_a，SW_b，SW_cをともにＬにし、このとき、電流切替パルスSW_1のみがオンとなるように対応付ける。イレーズ電流Ｉｅを示すときにはSW_aをＨ，SW_b，SW_cをＬにし、このとき、電流切替パルスSW_2のみがオンとなるように対応付ける。ピーク電流Ｉp1を示すときにはSW_a，SW_cをＬ，SW_bをＨにし、このとき、電流切替パルスSW_3のみがオンとなるように対応付ける。オーバードライブ電流Ｉod1 を示すときにはSW_a，SW_bをＨ，SW_cをＬにし、このとき、電流切替パルスSW_4のみがオンとなるように対応付ける。ピーク電流Ｉp2を示すときにはSW_a，SW_bをＬ，SW_cをＨにし、このとき、電流切替パルスSW_5のみがオンとなるように対応付ける。オーバードライブ電流Ｉod2 を示すときにはSW_a，SW_cをＨ，SW_bをＬにし、このとき、電流切替パルスSW_6のみがオンとなるように対応付ける。ピーク電流Ｉp3を示すときにはSW_aをＬ，SW_b，SW_cをＨにし、このとき、電流切替パルスSW_7のみがオンとなるように対応付ける。オーバードライブ電流Ｉod3 を示すときにはSW_a，SW_b，SW_cをともにＨにし、このとき、電流切替パルスSW_8のみがオンとなるように対応付ける。
【０１８６】
このような第７実施形態の構成では、デコード部２６０が必要になるので回路構成が少し複雑になるが、第１〜第６実施形態と比べて、レジスタ２３２に記憶する情報量が減少する。そのため、レジスタセット２３１の記憶容量の低減が可能となり、結果として生じる、発光レベルパターン記憶部２３０の回路規模縮小が利点となる。
【０１８７】
＜レーザ駆動方式：第８実施形態＞
図１０は、レーザ駆動方式の第８実施形態を説明する図である。ここで、図１０は、第８実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【０１８８】
第８実施形態のレーザ駆動回路２００Ｈは、レジスタ２３２の発光パワー情報を電流レベル情報そのものとし、これを順次切り替えて電流源部２４０に供給するものである。これにより、電流源部２４０の構成は、基準電流生成部２４２とＤＡ変換部２４４がそれぞれ１つの簡易なものとなるし、電流スイッチ部２５０は不要となる。また、レジスタ２３２の各電流レベル情報を各電流値Ｉｃ，Ｉｅ，Ｉｐ，Ｉodに一致させれば、基準電流生成部２４２も不要となる。
【０１８９】
異なるレベルパワー間の遷移を電流スイッチ２５２の切替えで行なう第１〜第７実施形態に対して、第８実施形態では、ＤＡ変換部２４４でレベルパワーの遷移を行なうので、回路構成が簡易になる利点がある。
【０１９０】
その反面、第８実施形態では、波形特性が悪化する可能性がある。ＤＡ変換部２４４は、値の異なる複数の電流源を有し、電流源と同数のビットを持つデジタルデータで、電流源の複数の電流をオン／オフし、電流加算を行なう。第８実施形態では、レジスタ２３２の発光パワー情報が、多ビットのデジタルデータとなり、これを順次切り替える。すなわち、この切替タイミングのビット間のずれにより、電流加算のタイミングがずれ、発光パワーの遷移スピードが悪化する。
【０１９１】
これに対して、第１〜第７実施形態では、各レベルの電流値を各別の基準電流生成部２４２、ＤＡ変換部２４４で用意しておき、それを電流スイッチ２５２で切り替える。そのため、発光パワーが切り替わるタイミングで、オン／オフする電流の数が少なくなり、各電流のオン／オフのタイミングずれが波形特性に与える影響が小さくなる。
【図面の簡単な説明】
【０１９２】
【図１】光装置の一例である記録再生装置の一構成例を示す図である。
【図１Ａ】光ピックアップの構成例を説明する図である。
【図２】ライトストラテジ技術を適用したレーザ駆動方式の一例を説明する図である。
【図２Ａ】ライトストラテジ技術を適用して半導体レーザを駆動する際の信号インタフェース手法の第１比較例および第２比較例を説明する図である。
【図２Ｂ】本実施形態の信号インタフェース方式を実現するシステム構成を示す図である。
【図２Ｃ】ライトストラテジ技術を適用した、本実施形態のレーザ駆動方式の基本原理を説明する図である。
【図３】第１実施形態の伝送信号生成部の構成例を説明する図である。
【図３Ａ】第１実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図３Ｂ】第１実施形態のレーザ駆動回路に使用されるメモリ回路（発光レベルパターン記憶部）の記憶情報と電流スイッチとの関係を説明する図である。
【図３Ｃ】第１実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第１例）である。
【図３Ｄ】第１実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第２例）である。
【図３Ｅ】図３Ｃおよび図３Ｄに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【図４】第２実施形態の伝送信号生成部の構成例を説明する図である。
【図４Ａ】第２実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図４Ｂ】第２実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第１例）である。
【図４Ｃ】第２実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第２例）である。
【図４Ｄ】図４Ｂおよび図４Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【図５】第３実施形態の伝送信号生成部の構成例を説明する図である。
【図５Ａ】第３実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図５Ｂ】第３実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第１例）である。
【図５Ｃ】第３実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第２例）である。
【図５Ｄ】図５Ｂおよび図５Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【図６】第４実施形態の伝送信号生成部の構成例を説明する図である。
【図６Ａ】第４実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図６Ｂ】第４実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第１例）である。
【図６Ｃ】第４実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第２例）である。
【図６Ｄ】図６Ｂおよび図６Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【図７】第５実施形態の伝送信号生成部の構成例を説明する図である。
【図７Ａ】第５実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図７Ｂ】第５実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第１例）である。
【図７Ｃ】第５実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第２例）である。
【図７Ｄ】図７Ｂおよび図７Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【図８】第６実施形態の伝送信号生成部の構成例を説明する図である。
【図８Ａ】第６実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図８Ｂ】第６実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第１例）である。
【図８Ｃ】第６実施形態のレーザ駆動回路の動作を説明するタイミングチャート（第２例）である。
【図８Ｄ】図８Ｂおよび図８Ｃに示す記録波形制御信号パターンに対応したメモリ回路のレジスタ設定情報を示す図である。
【図９】第７実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【図１０】第８実施形態のレーザ駆動方式を実現するレーザ駆動回路を示す図である。
【符号の説明】
【０１９３】
１…記録再生装置、１０…スピンドルモータ、１２…モータドライバ、１４…光ピックアップ、２００…レーザ駆動回路、２０２…パルス生成部、２０３…発光波形生成部、２１０…リセットパルス生成部、２１２…エッジ検出回路、２１３…論理ゲート、２１４…論理ゲート、２１６…判別信号生成部、２１８…第１分離部、２２０…エッジパルス生成部、２２２…エッジ検出回路、２２４…論理ゲート、２２８…第２分離部、２３０…発光レベルパターン記憶部、２３１…レジスタセット、２３２…レジスタ、２３４…読出しスイッチ、２３６…記憶情報制御回路、２４０…電流源部、２４２…基準電流生成部、２４４…ＤＡ変換部、２５０…電流スイッチ部、２５２…電流スイッチ、２６０…デコード部、２６２…デコーダ、２７０…レーザ駆動部、２７２…レーザ切替回路、２７４…ドライバ回路、２９０…ライトストラテジ回路、３…レーザ駆動系、３０…スピンドルモータ制御部、３２…ピックアップ制御部、４１…半導体レーザ、４２…プリズム、４３…レンズ、４４…光検出器、４６…フレキシブル基板、４７…駆動電流制御部、５０…記録・再生信号処理部、５１…フレキシブル基板、５２…ＲＦ増幅部、５３…波形整形部、５４…ＡＤ変換部、５５…クロック再生部、５６…書込みクロック生成部、５７…デジタル信号処理部、５８…ＡＰＣ制御部、６２…コントローラ、５００…伝送信号生成部
【図１】
2010061721.tif 000003
【図１Ａ】
2010061721.tif 000004
【図２】
2010061721.tif 000005
【図２Ａ】
2010061721.tif 000006
【図２Ｂ】
2010061721.tif 000007
【図２Ｃ】
2010061721.tif 000008
【図３】
2010061721.tif 000009
【図３Ａ】
2010061721.tif 000010
【図３Ｂ】
2010061721.tif 000011
【図３Ｃ】
2010061721.tif 000012
【図３Ｄ】
2010061721.tif 000013
【図３Ｅ】
2010061721.tif 000014
【図４】
2010061721.tif 000015
【図４Ａ】
2010061721.tif 000016
【図４Ｂ】
2010061721.tif 000017
【図４Ｃ】
2010061721.tif 000018
【図４Ｄ】
2010061721.tif 000019
【図５】
2010061721.tif 000020
【図５Ａ】
2010061721.tif 000021
【図５Ｂ】
2010061721.tif 000022
【図５Ｃ】
2010061721.tif 000023
【図５Ｄ】
2010061721.tif 000024
【図６】
2010061721.tif 000025
【図６Ａ】
2010061721.tif 000026
【図６Ｂ】
2010061721.tif 000027
【図６Ｃ】
2010061721.tif 000028
【図６Ｄ】
2010061721.tif 000029
【図７】
2010061721.tif 000030
【図７Ａ】
2010061721.tif 000031
【図７Ｂ】
2010061721.tif 000032
【図７Ｃ】
2010061721.tif 000033
【図７Ｄ】
2010061721.tif 000034
【図８】
2010061721.tif 000035
【図８Ａ】
2010061721.tif 000036
【図８Ｂ】
2010061721.tif 000037
【図８Ｃ】
2010061721.tif 000038
【図８Ｄ】
2010061721.tif 000039
【図９】
2010061721.tif 000040
【図１０】
2010061721.tif 000041