(57)【要約】【課題】アクティブマトリクス基板上における各トランジスタの利用目的に応じてその配置の方向を変更し、効率の良い回路設計を行う。【解決手段】本発明のアクティブマトリクス基板は、ゲートドライバ２１（第２の電気回路）およびソースドライバ２２（第１の電気回路）が設けられた周辺領域を有している。ゲートドライバ２１およびソースドライバ２２に設けられている各トランジスタ２５・２６は、基板上にラテラル成長させて形成された結晶化半導体膜４１を含んで構成されている。ソースドライバ２２内に形成されているトランジスタ２６では、半導体膜４１内の結晶の成長方向Ｄ１に沿って、ソース電極４５およびドレイン電極４６が配置されている。一方、ゲートドライバ２１内に形成されているトランジスタ２５では、ソース電極４５およびドレイン電極４６の配置が成長方向Ｄ１に沿っているものと、沿っていないものとが混在している。【選択図】図１
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【特許請求の範囲】
【請求項１】
パネル型表示装置に備えられ、
複数の走査配線と、該走査配線に交差するように配置された複数の信号配線と、上記各配線の各交差部の近傍に設けられたトランジスタと、該トランジスタに接続された画素電極とを有する表示領域と、
上記表示領域の周辺に位置し、上記表示領域内の各素子を駆動するための複数のトランジスタを含む電気回路を有する周辺領域と、
を含んで構成されているアクティブマトリクス基板であって、
上記電気回路は、駆動電圧のより低い第１の電気回路と、駆動電圧のより高い第２の電気回路とを含んで構成されているとともに、
上記電気回路に設けられている上記トランジスタは、基板上にラテラル成長させて形成された結晶化半導体膜を含んで構成されており、
上記第１の電気回路内に形成されているトランジスタでは、
上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているとともに、
上記第２の電気回路内に形成されているトランジスタでは、
上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているものと、
上記半導体膜内の結晶の成長方向に沿わずに、上記トランジスタを構成するソースおよびドレインが配置されているものとが混在していることを特徴とするアクティブマトリクス基板。
【請求項２】
上記第１の電気回路は、上記信号配線を駆動するための複数のトランジスタを含むソースドライバであり、
上記第２の電気回路は、上記走査配線を駆動するために複数のトランジスタを含むゲートドライバであることを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
上記半導体膜と、上記トランジスタを構成するゲートとの間には、絶縁層が設けられており、
上記の各トランジスタのうち、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さは、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さよりも薄くなっていることを特徴とする請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
上記絶縁層は、第１の絶縁膜と第２の絶縁膜とを含んで構成されており、
上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層は、上記第１の絶縁膜のみで構成されており、
上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層は、上記第１の絶縁膜と上記第２の絶縁膜とを積層して構成されていることを特徴とする請求項３に記載のアクティブマトリクス基板。
【請求項５】
上記表示領域内に形成されている各トランジスタにおける上記絶縁層は、上記第１の絶縁膜と上記第２の絶縁膜とを積層して構成されていることを特徴とする請求項４に記載のアクティブマトリクス基板。
【請求項６】
請求項１〜５の何れか１項に記載のアクティブマトリクス基板を備えているパネル型表示装置。
【請求項７】
液晶表示装置であることを特徴とする請求項６に記載のパネル型表示装置。
【請求項８】
パネル型表示装置に備えられており、
複数の走査配線と、該走査配線に交差するように配置された複数の信号配線と、上記各配線の各交差部の近傍に設けられたトランジスタと、該トランジスタに接続された画素電極とを有する表示領域と、
上記表示領域の周辺に位置し、上記表示領域内の各素子を駆動するための複数のトランジスタを含む電気回路を有する周辺領域と、
を含んで構成されているアクティブマトリクス基板の製造方法であって、
基板上に形成した半導体膜にレーザー光を照射して、ラテラル成長した結晶化半導体膜を得る工程と、
上記の各トランジスタを構成するソースおよびドレインを形成する工程とを含み、
上記のソースおよびドレインを形成する工程では、
上記電気回路のうち、駆動電圧のより低い第１の電気回路内に形成されているトランジスタのソースおよびドレインが、上記半導体膜内の結晶の成長方向に沿って配置されるように、ソースおよびドレインを形成するとともに、
上記電気回路のうち、駆動電圧のより高い第２の電気回路内に形成されているトランジスタのソースおよびドレインの配置を、上記半導体膜内の結晶の成長方向に関わりなく決めることを特徴とするアクティブマトリクス基板の製造方法。
【請求項９】
上記第１の電気回路は、上記信号配線を駆動するための複数のトランジスタを含むソースドライバであり、
上記第２の電気回路は、上記走査配線を駆動するために複数のトランジスタを含むゲートドライバであることを特徴とする請求項８に記載のアクティブマトリクス基板の製造方法。
【請求項１０】
上記半導体膜と、上記トランジスタを構成するゲートとの間に絶縁層を形成する工程をさらに含み、
上記の絶縁層を形成する工程では、
上記の各トランジスタのうち、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さを、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さよりも薄くすることを特徴とする請求項８または９に記載のアクティブマトリクス基板の製造方法。
【請求項１１】
上記絶縁層は、第１の絶縁膜と第２の絶縁膜とを含んで構成されており、
上記の絶縁層を形成する工程において、
上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層を、上記第１の絶縁膜のみで形成し、
上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層を、上記第１の絶縁膜と上記第２の絶縁膜とを積層して形成することを特徴とする請求項１０に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラテラル成長（横方向成長）させた結晶化シリコン薄膜を用いて回路を形成したアクティブマトリクス基板、これを備える液晶表示装置、および、このようなアクティブマトリクス基板の製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置や有機エレクトロルミネッセンス表示装置などの、所謂アクティブ駆動のパネル型表示装置では、当該パネルを構成する一方の基板（アクティブマトリクス基板または薄膜トランジスタ（ＴＦＴ）基板などと呼ばれる）に半導体膜で構成した薄膜トランジスタ等のアクティブ素子を有する。例えば、ガラスや溶融石英などで形成された二枚の基板間に液晶を封止した液晶パネルでは、当該基板上の非晶質シリコン膜で形成された薄膜トランジスタで駆動されるマトリクス配列された多数の画素を上記薄膜トランジスタのスイッチングによりオン・オフすることで二次元の画像を形成している。
【０００３】
そして、各画素のトランジスタは、アクティブマトリクス基板の周辺（周辺領域と呼ばれる）に設置された駆動回路（ゲートドライバ、ソースドライバなど）により選択されて表示信号が供給される。これにより、各画素電極に表示信号が供給され、画素の表示駆動が行われる。
【０００４】
現在では、ドライバ回路を含む周辺回路は集積回路チップとして基板の画素領域（表示領域）の周辺に搭載されているのが一般的である。このドライバ回路を画素トランジスタと同時に基板の周辺回路部に形成することが可能になれば、いわゆるシステムイン（システム・イン・パネル）が実現でき、飛躍的な製造コスト低減および信頼性の向上が期待できる。しかし、現状ではトランジスタの能動層を形成するシリコン膜（半導体膜）は結晶性が悪いため、移動度（キャリア移動度）に代表される薄膜トランジスタの性能が低く、高速・高機能が要求される回路の製作は困難である。これら高速・高機能の回路を製作するためには、高移動度薄膜トランジスタを必要とし、これを実現するためにシリコン薄膜の結晶性を改善する必要がある。
【０００５】
シリコン薄膜の結晶性を改善するための手法として、シリコン薄膜内の結晶を横方向に成長させる（つまり、ラテラル成長させる）手法が利用されている。このラテラル結晶成長技術としては、例えば、非晶質シリコン膜上において連続発振のレーザー光を走査し、半導体薄膜の固液界面を横方向に移動させる事で膜中に温度差を作り、この温度差を利用してシリコン膜中にラテラル結晶成長を起こす技術がある。
【０００６】
ラテラル結晶成長技術では、トランジスタのソースドレインを結晶成長方向に平行にした場合には、バラツキの小さい高い性能のトランジスタが得られるが、垂直方向に配置した場合には、バラツキが大きく、低い性能のトランジスタしか得られない。
【０００７】
これは、ラテラル結晶成長では、レーザービームの走査方向には、数十μｍの長い結晶が形成される一方、この走査方向と交差する方向における結晶の幅は１μｍ程度であることが原因である。すなわち、トランジスタの動作層を成長方向に平行に配置した場合には、結晶の長さが長く、ソースドレイン方向に電子の移動の妨げとなる結晶粒界がないため、高い特性が得られる一方で、成長方向に垂直な方向には、結晶の長さが短く、多数の結晶粒界が含まれるため、低い特性しか得られないのである。
【０００８】
そこで、特許文献１に記載された発明では、周辺回路領域におけるトランジスタの方向を結晶成長方向に一致させることによって、特性の優れたトランジスタを形成することが提案されている。
【特許文献１】特開２００４−２５３５９９号公報（平成１６年（２００４年）９月９日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載されているように、周辺回路領域に配置されている全てのトランジスタについて、その方向をラテラル結晶の成長方向に一致させようとすると、レイアウト上の制限ができてしまい、回路面積が増大してしまう。
【００１０】
そこで本発明では、アクティブマトリクス基板上における各トランジスタの利用目的に応じてその配置の方向を変更し、効率の良い回路設計を行うことを目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかるアクティブマトリクス基板は、上記の課題を解決するために、パネル型表示装置に備えられ、複数の走査配線と、該走査配線に交差するように配置された複数の信号配線と、上記各配線の各交差部の近傍に設けられたトランジスタと、該トランジスタに接続された画素電極とを有する表示領域と、上記表示領域の周辺に位置し、上記表示領域内の各素子を駆動するための複数のトランジスタを含む電気回路を有する周辺領域と、を含んで構成されているアクティブマトリクス基板であって、上記電気回路は、駆動電圧のより低い第１の電気回路と、駆動電圧のより高い第２の電気回路とを含んで構成されているとともに、上記電気回路に設けられている上記トランジスタは、基板上にラテラル成長させて形成された結晶化半導体膜を含んで構成されており、上記第１の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているとともに、上記第２の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているものと、上記半導体膜内の結晶の成長方向に沿わずに、上記トランジスタを構成するソースおよびドレインが配置されているものとが混在していることを特徴としている。
【００１２】
ここで、駆動電圧のより低い第１の電気回路とは、第２の電気回路と比較してその駆動電圧が低いもののことを意味する。一般に、ＬＳＩ等の電気回路を高性能化する場合には、ゲート長を短くすることによって、回路を微細化し、駆動電流を増大させる。また、駆動電圧を低くし、これにより、低消費電力化を図っている。つまり、駆動電圧のより低い第１の電気回路とは、駆動電圧のより低い第２の電気回路と比較して、高いトランジスタ特性が求められる高性能回路である。
【００１３】
上記の構成によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求される第１の電気回路については、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。
【００１４】
一方、第２の電気回路においては、第１の電気回路と比較して低性能のトランジスタでよいため、必ずしもラテラル結晶の成長方向に沿った構成にすることなく、当該成長方向に沿ったものと、沿っていないものとを混在させている。これにより、第２の電気回路においては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。
【００１５】
したがって、上記の構成によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。
【００１６】
本発明のアクティブマトリクス基板において、上記第１の電気回路は、上記信号配線を駆動するための複数のトランジスタを含むソースドライバであり、上記第２の電気回路は、上記走査配線を駆動するために複数のトランジスタを含むゲートドライバであることが好ましい。
【００１７】
上記の構成によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求されるソースドライバについては、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。
【００１８】
一方、ゲートドライバにおいては、ソースドライバと比較して低性能のトランジスタでよいため、必ずしもラテラル結晶の成長方向に沿った構成にすることなく、当該成長方向に沿ったものと、沿っていないものとを混在させている。これにより、ゲートドライバにおいては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。
【００１９】
したがって、上記の構成によれば、高い性能が求められるソースドライバについては、優れたトランジスタ特性を維持しつつ、ソースドライバほど高い性能が要求されていないゲートドライバについては、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。
【００２０】
本発明のアクティブマトリクス基板において、上記半導体膜と、上記トランジスタを構成するゲートとの間には、絶縁層が設けられており、上記の各トランジスタのうち、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さは、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さよりも薄くなっていてもよい。
【００２１】
上記の構成によれば、第１の電気回路を低消費電力で高速に駆動することが可能となる。また、第１の電気回路がソースドライバであり、第２の電気回路がゲートドライバである場合には、ソースドライバをより高速に駆動することが可能となり、高精細なパネルを低消費電力で駆動することが可能となる。
【００２２】
本発明のアクティブマトリクス基板において、上記絶縁層は、第１の絶縁膜と第２の絶縁膜とを含んで構成されており、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層は、上記第１の絶縁膜のみで構成されており、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層は、上記第１の絶縁膜と上記第２の絶縁膜とを積層して構成されていてもよい。
【００２３】
上記の構成によれば、第１の電気回路内に形成されているトランジスタにおける絶縁層の厚さを、第２の電気回路内に形成されているトランジスタにおける絶縁層の厚さよりも薄くすることができる。
【００２４】
本発明のアクティブマトリクス基板において、上記表示領域内に形成されている各トランジスタにおける上記絶縁層は、上記第１の絶縁膜と上記第２の絶縁膜とを積層して構成されていてもよい。
【００２５】
上記の構成によれば、表示領域内の各トランジスタの絶縁層を厚くすることができる。これにより、表示領域のトランジスタの耐圧が高められ、１２Ｖ程度の液晶の駆動電圧にも耐えることが可能となる。
【００２６】
また、本発明にかかるパネル型表示装置は、上記の何れかのアクティブマトリクス基板を備えているものである。このようなパネル型表示装置としては、液晶表示装置や有機エレクトロルミネッセンス表示装置などが挙げられる。本発明では、各トランジスタの利用目的に応じてその配置の方向を変更し、効率の良い回路設計を行われたアクティブマトリクス基板が利用されているため、良好なトランジスタ特性を維持しつつ、製造コストを低減させたパネル型表示装置を実現することができる。
【００２７】
また、本発明にかかるアクティブマトリクス基板の製造方法は、上記の課題を解決するために、パネル型表示装置に備えられており、複数の走査配線と、該走査配線に交差するように配置された複数の信号配線と、上記各配線の各交差部の近傍に設けられたトランジスタと、該トランジスタに接続された画素電極とを有する表示領域と、上記表示領域の周辺に位置し、上記表示領域内の各素子を駆動するための複数のトランジスタを含む電気回路を有する周辺領域と、を含んで構成されているアクティブマトリクス基板の製造方法であって、基板上に形成した半導体膜にレーザー光を照射して、ラテラル成長した結晶化半導体膜を得る工程と、上記の各トランジスタを構成するソースおよびドレインを形成する工程とを含み、上記のソースおよびドレインを形成する工程では、上記電気回路のうち、駆動電圧のより低い第１の電気回路内に形成されているトランジスタのソースおよびドレインが、上記半導体膜内の結晶の成長方向に沿って配置されるように、ソースおよびドレインを形成するとともに、上記電気回路のうち、駆動電圧のより高い第２の電気回路内に形成されているトランジスタのソースおよびドレインの配置を、上記半導体膜内の結晶の成長方向に関わりなく決めることを特徴としている。
【００２８】
ここで、駆動電圧のより低い第１の電気回路とは、第２の電気回路と比較してその駆動電圧が低いもののことを意味する。そして、駆動電圧のより低い第１の電気回路とは、駆動電圧のより低い第２の電気回路と比較して、高いトランジスタ特性が求められる高性能回路である。
【００２９】
上記の製造方法によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求される第１の電気回路については、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。
【００３０】
一方、第２の電気回路においては、第１の電気回路と比較して低性能のトランジスタでよいため、ソースおよびドレインの配置を必ずしもラテラル結晶の成長方向に沿わせることなく、回路面積を小さくするなどといった回路設計上有利な配置とする。これにより、第２の電気回路においては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。
【００３１】
したがって、上記の製造方法によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。
【００３２】
本発明のアクティブマトリクス基板の製造方法において、上記第１の電気回路は、上記信号配線を駆動するための複数のトランジスタを含むソースドライバであり、上記第２の電気回路は、上記走査配線を駆動するために複数のトランジスタを含むゲートドライバであることが好ましい。
【００３３】
上記の製造方法によれば、周辺領域に配置されている各種電気回路のうち、より高いトランジスタ性能が要求されるソースドライバについては、トランジスタ内のソースおよびドレインの配置をラテラル結晶の成長方向に一致させることによって、ソースドレイン間での電流の流れを円滑にすることができる。これにより、性能のより高いトランジスタを得ることができる。
【００３４】
一方、ゲートドライバにおいては、ソースドライバと比較して低性能のトランジスタでよいため、ソースおよびドレインの配置を必ずしもラテラル結晶の成長方向に沿わせることなく、回路面積を小さくするなどといった回路設計上有利な配置とする。これにより、ゲートドライバにおいては、複数のトランジスタのレイアウト上の制約が減り、ソースとドレインの配置の方向を、より自由に決定することができ、回路面積の増大化を抑えることができる。
【００３５】
したがって、上記の製造方法によれば、高い性能が求められるソースドライバについては、優れたトランジスタ特性を維持しつつ、ソースドライバほど高い性能が要求されていないゲートドライバについては、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。
【００３６】
本発明のアクティブマトリクス基板の製造方法は、上記半導体膜と、上記トランジスタを構成するゲートとの間に絶縁層を形成する工程をさらに含み、上記の絶縁層を形成する工程では、上記の各トランジスタのうち、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さを、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層の厚さよりも薄くしてもよい。
【００３７】
上記の製造方法によれば、低消費電力で高速に駆動することが可能な第１の電気回路を実現できる。また、第１の電気回路がソースドライバであり、第２の電気回路がゲートドライバである場合には、ソースドライバをより高速に駆動することが可能となり、高精細なパネルを低消費電力で駆動することが可能となる。
【００３８】
本発明のアクティブマトリクス基板の製造方法では、上記絶縁層は、第１の絶縁膜と第２の絶縁膜とを含んで構成されており、上記の絶縁層を形成する工程において、上記第１の電気回路内に形成されているトランジスタにおける上記絶縁層を、上記第１の絶縁膜のみで形成し、上記第２の電気回路内に形成されているトランジスタにおける上記絶縁層を、上記第１の絶縁膜と上記第２の絶縁膜とを積層して形成してもよい。
【００３９】
上記の製造方法によれば、第１の電気回路内に形成されているトランジスタにおける絶縁層の厚さを、第２の電気回路内に形成されているトランジスタにおける絶縁層の厚さよりも薄くすることができる。
【発明の効果】
【００４０】
本発明にかかるアクティブマトリクス基板において、上記第１の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているとともに、上記第２の電気回路内に形成されているトランジスタでは、上記半導体膜内の結晶の成長方向に沿って、上記トランジスタを構成するソースおよびドレインが配置されているものと、上記半導体膜内の結晶の成長方向に沿わずに、上記トランジスタを構成するソースおよびドレインが配置されているものとが混在している。
【００４１】
この構成によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。
【００４２】
本発明のパネル型表示装置は、本発明のアクティブマトリクス基板を備えているため、良好なトランジスタ特性を維持しつつ、製造コストを低減させたパネル型表示装置を実現することができる。
【００４３】
本発明にかかるアクティブマトリクス基板の製造方法では、各トランジスタを構成するソースおよびドレインを形成する工程において、駆動電圧のより低い第１の電気回路内に形成されているトランジスタのソースおよびドレインが、上記半導体膜内の結晶の成長方向に沿って配置されるように、ソースおよびドレインを形成するとともに、駆動電圧のより高い第２の電気回路内に形成されているトランジスタのソースおよびドレインの配置を、上記半導体膜内の結晶の成長方向に関わりなく決めている。
【００４４】
この方法によれば、高い性能が求められる第１の電気回路については、優れたトランジスタ特性を維持しつつ、第１の電気回路ほど高い性能が要求されていない第２の電気回路については、回路面積の増大化を抑えることができるため、効率的な回路設計を実現できる。
【発明を実施するための最良の形態】
【００４５】
本発明の一実施形態について図１〜図１１に基づいて説明すると以下の通りである。なお、本発明はこれに限定されるものではない。
【００４６】
本実施の形態では、パネル型表示装置の一例である液晶表示装置を例に挙げて説明する。
【００４７】
本実施の形態の液晶表示装置は、ＴＦＴ(薄膜トランジスタ）を用いたアクティブマトリクス型の液晶表示装置となっている。本実施の形態の液晶表示装置は、液晶パネルとその背後に配置されたバックライトとから構成されている。
【００４８】
図２には、本実施の形態の液晶表示装置に備えられた液晶パネル１０の構成を示す。
【００４９】
図２に示すように、液晶パネル１０のパネル表面は、観察者に視認される画像を表示する表示領域１０ａと、表示領域１０ａの外側（外周部）に設けられ、観察者に画像が視認されない周辺領域（非表示領域とも呼ばれる）１０ｂとにわけられる。
【００５０】
表示領域１０ａ内のアクティブマトリクス基板１１上には、複数の走査配線２３が設けられており、これらの走査配線２３と交差するように、複数の信号配線２４が設けられている。そして、各走査配線２３と各信号配線２４との各交差部の近傍には、スイッチング素子であるＴＦＴ（トランジスタ）３２が形成されている。
【００５１】
また、周辺領域１０ｂのアクティブマトリクス基板１１上には、ゲートドライバ２１およびソースドライバ２２が設けられている。
【００５２】
ここで、液晶パネル１０の表示領域１０ａのより具体的な構成について説明する。図３には、液晶パネル１０の表示領域１０ａの断面構成を示す。
【００５３】
液晶パネル１０は、アクティブマトリクス基板１１と対向基板１２との間に液晶層１３が設けられた構成である。アクティブマトリクス基板１１には、液晶を駆動するためのＴＦＴ３２や画素電極３３が形成されている。本実施の形態におけるＴＦＴ３２の構造は、「トップゲート構造」と呼ばれるもので、チャネルとなる半導体膜（結晶化Ｓｉ膜）４１の上層にゲート電極４３を備えている。
【００５４】
ＴＦＴ３２は、ベース基材となるガラス基板（基板）４０上に形成されたＳｉＯ２膜４８上に形成されている。ＴＦＴ３２は、ＳｉＯ２膜４８上に形成された半導体膜４１と、半導体膜４１を覆うように形成されたゲート絶縁層（絶縁層）４２（酸化シリコン膜、窒化シリコン膜などを材料とする）と、ゲート絶縁層４２上に形成されたゲート電極４３（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）と、ゲート電極４３を覆うように形成された第１層間絶縁膜４４（窒化シリコン膜などを材料とする）とを有している。
【００５５】
ここで、半導体膜４１は、ガラス基板４０上にＳｉＯ２膜およびアモルファスシリコン（ａ−Ｓｉ）層を形成した後、レーザー照射によって結晶をラテラル成長させて形成された結晶化Ｓｉ膜である。なお、ラテラル結晶成長技術については、例えば、ＣＷまたは擬似ＣＷレーザーを用いた結晶化方法（Japanese Journal of Applied Physics Vol.43, No.4A, 2004, pp.1269-1276参照）、ＳＬＳと呼ばれるパルスレーザーを用いた結晶化方法（Applied Physics Letters 69, 2864 (1996)）、あるいは、特許文献１に記載されている方法など、従来公知の方法を用いることができる。
【００５６】
また、ＴＦＴ３２においては、図３に示すようにゲート絶縁層４２は、第１のゲート絶縁膜（第１の絶縁膜）４２ａに第２のゲート絶縁膜（第２の絶縁膜）４２ｂを積層して形成されている。ここで、第１のゲート絶縁膜４２ａの厚さは、例えば３０ｎｍであり、第２のゲート絶縁膜４２ｂの厚さは、例えば５０ｎｍである。
【００５７】
このように、ＴＦＴ３２においては、ゲート絶縁層４２を、第１のゲート絶縁膜４２ａと第２のゲート絶縁膜４２ｂとの積層構造とすることで、当該絶縁層４２の厚さをある程度まで厚くし、トランジスタの耐圧を高めることができる。
【００５８】
第１層間絶縁膜４４上に形成されているソース電極（ソース）４５（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）は、第１層間絶縁膜４４およびゲート絶縁層４２を貫通するコンタクトホールを介して半導体膜４１のソース領域に電気的に接続されている。同様に、第１層間絶縁膜４４上に形成されているドレイン電極（ドレイン）４６（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）は、第１層間絶縁膜４４およびゲート絶縁層４２を貫通するコンタクトホールを介して半導体膜４１のドレイン領域に電気的に接続されている。
【００５９】
なお、本実施の形態においては、表示領域１０ａ内に形成されている各ＴＦＴ３２内のソース電極４５およびドレイン電極４６は、全て同一の方向に沿うように並んで配置されている。この方向とは、例えば、半導体膜４１内の結晶のラテラル成長の方向に沿った方向、または、当該ラテラル成長の方向に垂直な方向である。これにより、表示領域１０ａ内に形成されている各ＴＦＴ３２の特性をそろえることができる。
【００６０】
以上が、ＴＦＴ３２の基本的な構造である。そして、表示領域１０ａのアクティブマトリクス基板１１においては、ＴＦＴ３２を覆うように、第２層間絶縁膜４７がさらに形成されている。さらに、第２層間絶縁膜４７の上層には、例えば、ＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）などを材料とする画素電極３３が形成されている。画素電極３３は、第２層間絶縁膜４７に形成されたコンタクトホールを介して、ドレイン電極４６に電気的に接続されている。
【００６１】
一方、対向基板１２は、ベース基材であるガラス基板６０上にカラーフィルタ層６１、対向電極６２がこの順に積層された構造を有している。対向電極６２は、アクティブマトリクス基板１１上に形成された画素電極３３との間で電位差を発生させ、これにより、各画素の透過率を変化させる。
【００６２】
次に、液晶パネル１０の周辺領域１０ｂの構成について説明する。
【００６３】
図２に示すように、液晶パネル１０の周辺領域１０ｂ内のアクティブマトリクス基板１１上には、ゲートドライバ２１（第２の電気回路）およびソースドライバ２２（第１の電気回路）が設けられている。
【００６４】
ゲートドライバ２１は、各走査配線２３に対して走査信号を供給することで、各走査配線２３を駆動する。
【００６５】
ソースドライバ２２は、各信号配線２４に対してデータ信号を供給することで、各信号配線２４を駆動する。
【００６６】
これら各ドライバ（駆動回路）２１・２２内には、アクティブ素子として、複数のＴＦＴ（トランジスタ）２５・２６がそれぞれ形成されている。
【００６７】
図４には、液晶パネル１０に備えられているアクティブマトリクス基板１１の周辺領域１０ｂに形成されているＴＦＴ部分の断面構成を示す。なお、図４（ａ）は、ゲートドライバ２１内のＴＦＴ２５の断面構成を示す図であり、図４（ｂ）は、ソースドライバ２２内のＴＦＴ２６の断面構成を示す図である。
【００６８】
図４（ａ）および図４（ｂ）に示す各ＴＦＴ２５・２６は、上述した表示領域１０ａ内のＴＦＴ３２と略同様の構成を有している。そのため、図４（ａ）および図４（ｂ）では、同一の部材番号を付している。
【００６９】
ゲートドライバ２１内のＴＦＴ２５およびソースドライバ２２内のＴＦＴ２６は、ＳｉＯ２膜４８上に形成された半導体膜４１と、半導体膜４１を覆うように形成されたゲート絶縁層（絶縁層）４２（酸化シリコン膜、窒化シリコン膜などを材料とする）と、ゲート絶縁層４２上に形成されたゲート電極（ゲート）４３（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）と、ゲート電極４３を覆うように形成された第１層間絶縁膜４４（窒化シリコン膜などを材料とする）とを有している。
【００７０】
ここで、半導体膜４１は、ガラス基板４０上にＳｉＯ２膜およびアモルファスシリコン（ａ−Ｓｉ）層を形成した後、レーザー照射によって結晶をラテラル成長させて形成された結晶化Ｓｉ膜である。
【００７１】
第１層間絶縁膜４４上に形成されているソース電極（ソース）４５（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）は、第１層間絶縁膜４４およびゲート絶縁層４２を貫通するコンタクトホールを介して半導体膜４１のソース領域に電気的に接続されている。同様に、第１層間絶縁膜４４上に形成されているドレイン電極（ドレイン）４６（Ａｌ、Ｍｏ、Ｔｉ、またはそれらの合金などを材料とする）は、第１層間絶縁膜４４およびゲート絶縁層４２を貫通するコンタクトホールを介して半導体膜４１のドレイン領域に電気的に接続されている。
【００７２】
ここで、ゲートドライバ２１内のＴＦＴ２５においては、図４（ａ）に示すようにゲート絶縁層４２は、第１のゲート絶縁膜（第１の絶縁膜）４２ａに第２のゲート絶縁膜（第２の絶縁膜）４２ｂを積層して形成されている。これは、表示領域１０ａ内のＴＦＴ３２と同様の構成である。
【００７３】
これに対して、ソースドライバ２２内のＴＦＴ２６においては、図４（ｂ）に示すようにゲート絶縁層４２は、第１のゲート絶縁膜４２ａのみで構成されている。
【００７４】
そのため、ソースドライバ２２内に形成されているＴＦＴ２６におけるゲート絶縁層４２の厚さは、ゲートドライバ２１内に形成されているＴＦＴ２５におけるゲート絶縁層４２の厚さよりも薄くなっている。
【００７５】
ここで、ソースドライバ内のＴＦＴのゲート絶縁層を、ゲートドライバ内のＴＦＴのゲート絶縁層に比べて薄くする理由について説明する。
【００７６】
一般的に、ＬＳＩ等の電気回路を高性能化する場合には、ゲート長を短くし、ゲート絶縁層を薄くし、駆動電圧を低くする。これにより、回路の微細化を図る。ゲート長を短くすることによって駆動電流が増大し、ゲート絶縁層を薄くすることによって、しきい値の低減、Ｓ値の改善、しきい値バラツキが改善するからである。また、駆動電圧を下げることによって、消費電力を低くすることができる。なお、上記のしきい値とは、ＴＦＴがＯｎする電圧（Ｖｔｈで表される）のことで、それ以下では回路動作に必要な電流が流れず、それ以上で回路動作に必要な電圧が流れるゲート電圧のことである。
【００７７】
ここで、ＶＧＡの解像度（６４０×４８０）のＬＣＤの場合を例に挙げると、テレビは６０Ｈｚで表示されている（毎秒６０回画面を書き換えている）ため、ゲートドライバは、１／６０秒に４８０ラインを駆動することになる。これに対して、ソースドライバは、ゲートライン１本がＯｎされている間に、６４０ラインを書き換えなければならず、ゲートドライバよりも高速な動作が求められる。
【００７８】
ここで、画素トランジスタは、液晶をＯｎ／Ｏｆｆさせるために１２Ｖ程度の電圧が必要であるため、これを駆動するゲートドライバにも１２Ｖの電圧が必要となる。この程度の電圧に耐え得るために、ゲートドライバでは、ゲート絶縁層を薄膜化することができない。また、上記のようにゲートドライバではソースドライバほどの高速動作は求められないため、ゲート絶縁層を薄膜化する必要もない。このように、ゲートドライバは、動作速度も遅いため、ある程度ＴＦＴ特性が低く、各ＴＦＴ間の特性のバラツキが大きくても動作に悪影響を及ぼさない。
【００７９】
一方、ソースドライバは、より高速度で駆動する必要がある。回路を高速で駆動するためには、移動度（駆動電流）を高くし、しきい値バラツキを小さくすることが求められる。また、駆動電圧が高い状態で高速な回路を動作させると、消費電力も増大してしまうため、駆動電圧は低く抑えることが望ましい。そのため、ソースドライバにおいては、ゲート長を短くし、ゲート絶縁膜を薄くし、さらに、駆動電圧を例えば、３Ｖまたは５Ｖなどに下げることにより、低消費電力で、高速な駆動を可能にしている。このようなソースドライバの高性能化は、画面の解像度が更に高精細化された場合にはさらに有効となる。
【００８０】
以上の理由により、ソースドライバのゲート絶縁層の厚さを、ゲートドライバの厚さよりも薄くすることが求められる。
【００８１】
したがって、上記の構成によれば、ソースドライバをより高速に駆動することが可能となり、高精細なパネルを低消費電力で駆動することが可能となる。
【００８２】
続いて、ゲートドライバ２１内およびソースドライバ２２内における各ＴＦＴ２５・２６の配置の仕方について説明する。図１（ａ）には、ゲートドライバ２１の一部分の平面構成を模式的に示す。また、図１（ｂ）には、ソースドライバ２２の一部分の平面構成を模式的に示す。
【００８３】
なお、上述したように、各ＴＦＴ２５・２６に含まれている半導体膜４１は、結晶をラテラル成長させて形成された結晶化Ｓｉ膜である。そこで、図１（ａ）（ｂ）中では、この結晶の成長方向を矢印Ｄ１で示す。
【００８４】
そして、図１（ａ）と図１（ｂ）とを比較すればわかるように、ソースドライバ２２内に形成された各ＴＦＴ２６では、半導体膜４１内の結晶のラテラル成長の方向Ｄ１に沿って、各ＴＦＴ２６を構成するソース電極（ソース）４５およびドレイン電極（ドレイン）４６が配置されているのに対して、ゲートドライバ２１内に形成された各ＴＦＴ２５では、半導体膜４１内の結晶の成長方向Ｄ１に沿って、ＴＦＴ２５を構成するソース４５およびドレイン４６が配置されているものと、結晶の成長方向Ｄ１に垂直な方向Ｄ２に沿って、ＴＦＴ２５を構成するソース電極４５およびドレイン電極４６が配置されているものとが混在している。
【００８５】
上記したように、一般に、ソースドライバは、より高速での駆動が求められるため、ゲートドライバと比較して回路を構成するトランジスタに高い性能が必要とされる。
【００８６】
そこで、本実施の形態のソースドライバ２２においては、上記のように、ドライバ内に形成されている全てのＴＦＴ２６において、その内部で電流の流れる方向（すなわち、ソース−ドレイン方向）を結晶の成長方向Ｄ１と一致させている。これにより、ソース電極４５とドレイン電極４６との間を流れる電流が、結晶粒界を横切ることがなく、実質的に単結晶（疑似単結晶）で構成された場合と等価な移動度が得られる。したがって、上記の構成によれば、ソースドライバ２２内のトランジスタの性能を高くすることができる。
【００８７】
また、本実施の形態では、ソースドライバほど高い性能が要求されていないゲートドライバ２１については、ソース電極４５とドレイン電極４６の配置の方向は、結晶の成長方向Ｄ１には必ずしも沿っていない。つまり、ゲートドライバ２１においては、ソース電極４５とドレイン電極４６の配置の方向を、より自由に決定することができる。そのため、回路面積の増大化を抑えることができる。
【００８８】
次に、アクティブマトリクス基板１１の製造方法について説明する。なおここでは、表示領域１０ａ内の各素子の形成方法については、従来公知の製造方法を適用することができるため、その説明は省略し、周辺領域１０ｂに形成される各トランジスタの製造方法を主に説明する。
【００８９】
図５〜図８には、液晶パネルの周辺領域１０ｂの構成を、製造過程の順に示している。なお、図６〜図８では、ゲートドライバ２１の部分構成を（ａ）に、ソースドライバ２２の部分構成を（ｂ）に、それぞれ示している。
【００９０】
また、図９は、図５に示すアクティブマトリクス基板１１のＸ−Ｘ’線断面図である。図１０（ａ）は、図６（ａ）に示すゲートドライバ２１部分のＸ−Ｘ’線断面図であり、図１０（ｂ）は、図６（ｂ）に示すソースドライバ２２部分のＹ−Ｙ’線断面図である。図１１（ａ）は、図７（ａ）に示すゲートドライバ２１部分のＸ−Ｘ’線断面図であり、図１１（ｂ）は、図７（ｂ）に示すソースドライバ２２部分のＹ−Ｙ’線断面図である。
【００９１】
まず、図５および図９に示すように、ガラス基板４０上に、ＳｉＯ２膜４８、アモルファスシリコン層（ａ−Ｓｉ）を形成し、レーザー光１０１を矢印Ａ方向に走査しながら照射することによって、ラテラル成長結晶を有する半導体膜４１を形成する。ここで、レーザー光１０１として、例えば、ＣＷ（連続波発振：Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）レーザーまたは擬似ＣＷレーザーを使用する。また、ＳＬＳ〔逐次的横方向結晶化（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）〕法で半導体膜を形成する場合は、エキシマレーザーなどのパルスレーザーを使用する。
【００９２】
以上の方法によって、図５に示す矢印Ｄ１方向に成長したラテラル結晶を有する半導体膜４１が形成される。
【００９３】
続いて、フォトリソグラフィによって、図６および図１０に示すように、所定の形状を有する半導体膜４１（Ｓｉアイランド）を形成する。ここで、より性能の高いトランジスタが要求されるソースドライバ２２に関しては、図６（ｂ）および図１０（ｂ）に示すように、Ｓｉアイランドは、その長手方向が結晶成長方向Ｄ１に平行になるように形成される。一方、比較的性能の低いトランジスタでよいゲートドライバ２１に関しては、図６（ａ）に示すように、Ｓｉアイランドは、ラテラル結晶の成長方向Ｄ１とは無関係に自由に形成される。Ｓｉアイランドの配置の仕方としては、例えば、回路面積を最小化するような配置などが挙げられる。なお、図１１（ａ）には、半導体膜４１となるＳｉアイランドの長手方向が結晶成長方向Ｄ１と垂直な方向Ｄ２に沿うように形成した例を示している。
【００９４】
次に、図７および図１１に示すように、第１のゲート絶縁膜４２ａを、例えば、厚さ３０ｎｍになるように形成した後、ソースドライバ２２内のＴＦＴ２６を構成するゲート電極４３を形成する。その後、第２のゲート絶縁膜４２ｂを、例えば、厚さ５０ｎｍになるように形成した後、ゲートドライバ２１内のＴＦＴ２５を構成するゲート電極４３を形成する。
【００９５】
これにより、各ＴＦＴ２５・２６のうち、ソースドライバ２２内に形成されているＴＦＴ２６におけるゲート絶縁層４２の厚さを、ゲートドライバ２１内に形成されているＴＦＴ２５におけるゲート絶縁層４２の厚さよりも薄くすることができる。
【００９６】
一般に、高性能回路領域のトランジスタの駆動電圧は、ゲート絶縁膜の厚い低性能回路領域よりも低い。このように、高性能回路であるソースドライバ２２のゲート絶縁層４２に比べて、低性能回路であるゲートドライバ２１のゲート絶縁層４２の厚さを厚くすることで、１２Ｖ程度の高い電圧が必要とされる液晶を駆動することが可能となる。
【００９７】
最後に、図８および図４に示すように、周辺領域１０ｂ全体に窒化シリコン膜などを材料とする第１層間絶縁膜４４を形成し、その後、ソース電極４５およびドレイン電極４６を従来公知の方法によって形成する。
【００９８】
本実施の形態では、上記のような方法でアクティブマトリクス基板１１を製造することによって、低性能回路領域であるゲートドライバ２１では、ゲート絶縁層４２が８０ｎｍとなる。この領域は、トランジスタ特性のバラツキよりも、厚いゲート絶縁層が求められる。そこで、ラテラル結晶の成長方向Ｄ１に関係なく自由にトランジスタを配置することで、レイアウトの制限が無くなり、回路面積も小さくできる。
【００９９】
これに対して、高性能回路領域であるソースドライバ２２では、ゲート絶縁層４２が３０ｎｍと薄い上に、結晶成長方向Ｄ１に平行にトランジスタを揃えて形成しているので、高移動度であり、かつ、トランジスタ特性のバラツキの小さい回路を形成することができる。
【０１００】
なお、上記した本実施の形態では、本発明の一例として、アクティブマトリクス基板の周辺領域に設けられた各種電気回路のうち、駆動電圧のより低い第１の電気回路がソースドライバであり、駆動電圧のより高い第２の電気回路がゲートドライバであるものを挙げて説明したが、本発明はこのような構成に限定はされない。
【０１０１】
ここで、駆動電圧のより低い第１の電気回路とは、均一なトランジスタ特性と高い移動度（駆動電流）を有する各ＴＦＴが設けられ、高速駆動が可能な高性能回路である。一方、駆動電圧のより高い第２の電気回路とは、第１の電気回路に比べてトランジスタ特性は低くてもよいが、より高い駆動電圧がかかるＴＦＴが設けられた低性能回路である。
【０１０２】
上記の高性能回路では、回路の微細化を図るために、低性能回路と比較して、各トランジスタのゲート長が短くし、ゲート絶縁層が薄くしている。さらに、高性能回路では、消費電力を低減させるために、低性能回路と比較して駆動電圧を低くしている。
【０１０３】
上記の高性能回路としては、ＭＨｚ台の高い周波数で動作するシフトレジスタ、トランジスタに高い均一性が要求されるアナログバッファ、シリアルインターフェースなどが挙げられる。また、上記の低性能回路としては、ｋＨｚ台の低い周波数で動作するシフトレジスタ、電源回路などが挙げられる。
【０１０４】
以上のように、本発明によれば、形成する回路の用途に合わせて、ゲート絶縁膜の膜厚とトランジスタのレイアウトを変えることによって、効率よく回路を設計することが可能となる。
【０１０５】
なお、本実施の形態のアクティブマトリクス基板においては、基板の全領域に対してレーザーを照射し、ラテラル成長結晶を形成しているが、本発明はこのようなものに限定はされない。例えば、アクティブマトリクス基板の周辺領域の半導体膜に対してのみレーザーを照射し、ラテラル成長結晶を形成してもよい。この場合、表示領域内のトランジスタ内に含まれる半導体膜は、例えば、微細多結晶シリコン薄膜やアモルファスシリコンである。
【産業上の利用可能性】
【０１０６】
本発明のアクティブマトリクス基板は、液晶表示装置や有機エレクトロルミネッセンス表示装置などのアクティブ駆動のパネル型表示装置に適用できる。
【図面の簡単な説明】
【０１０７】
【図１】（ａ）は、図２に示す液晶パネルに備えられたゲートドライバの一部分の平面構成を示す模式図であり、（ｂ）は、図２に示す液晶パネルに備えられたソースドライバの一部分の平面構成を示す模式図である。
【図２】本発明の一実施の形態にかかる液晶表示装置に備えられた液晶パネルの概略構成を示す平面図である。
【図３】図２に示す液晶パネルの表示領域に形成されたトランジスタ部分の構成を示す断面図である。
【図４】（ａ）は、図２に示す液晶パネルのゲートドライバ内に形成されたトランジスタ部分の構成を示す断面図である。この図は、図８（ａ）に示すゲートドライバのＸ−Ｘ’線断面図である。（ｂ）は、図２に示す液晶パネルのソースドライバ内に形成されたトランジスタ部分の構成を示す断面図である。この図は、図８（ｂ）に示すソースドライバのＹ−Ｙ’線断面図である。
【図５】本発明の一実施の形態にかかる液晶パネルの製造工程を説明するための平面模式図である。
【図６】（ａ）は、本発明の一実施の形態にかかる液晶パネルのゲートドライバ部分の製造工程を説明するための平面模式図である。（ｂ）は、本発明の一実施の形態にかかる液晶パネルのソースドライバ部分の製造工程を説明するための平面模式図である。
【図７】（ａ）は、本発明の一実施の形態にかかる液晶パネルのゲートドライバ部分の製造工程を説明するための平面模式図である。（ｂ）は、本発明の一実施の形態にかかる液晶パネルのソースドライバ部分の製造工程を説明するための平面模式図である。
【図８】（ａ）は、本発明の一実施の形態にかかる液晶パネルのゲートドライバ部分の製造工程を説明するための平面模式図である。（ｂ）は、本発明の一実施の形態にかかる液晶パネルのソースドライバ部分の製造工程を説明するための平面模式図である。
【図９】図５に示す液晶パネルのＸ−Ｘ’線断面図である。
【図１０】（ａ）は、図６（ａ）に示すゲートドライバのＸ−Ｘ’線断面図である。（ｂ）は、図６（ｂ）に示すソースドライバのＹ−Ｙ’線断面図である。
【図１１】（ａ）は、図７（ａ）に示すゲートドライバのＸ−Ｘ’線断面図である。（ｂ）は、図７（ｂ）に示すソースドライバのＹ−Ｙ’線断面図である。
【符号の説明】
【０１０８】
１０      液晶パネル
１０ａ    表示領域
１０ｂ    周辺領域
１１    アクティブマトリクス基板
２１    ゲートドライバ（第２の電気回路）
２２    ソースドライバ（第１の電気回路）
２３    走査配線
２４    信号配線
２５    ＴＦＴ（ゲートドライバ内に形成されているトランジスタ）
２６    ＴＦＴ（ソースドライバ内に形成されているトランジスタ）
３２    ＴＦＴ（表示領域内に形成されているトランジスタ）
３３    画素電極
４１    半導体膜（結晶化Ｓｉ膜）
４２    ゲート絶縁層（絶縁層）
４２ａ  第１のゲート絶縁膜
４２ｂ  第１のゲート絶縁膜
４３    ゲート電極
４５    ソース電極（ソース）
４６    ドレイン電極（ドレイン）
１０１    レーザー光
Ｄ１    ラテラル結晶成長方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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