(57)【要約】【課題】接地電圧と電源電圧の電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供する。【解決手段】出力制御信号に応じて入力信号に対応する信号を出力する場合、第１スイッチング素子により出力スイッチング素子を導通状態に駆動し、第２および第３スイッチング素子により出力スイッチング素子を非導通状態に駆動する。一方、出力制御信号に応じてハイインピーダンス状態を出力する場合、第３スイッチング素子は非導通に制御されるので、出力スイッチング素子は、第２スイッチング素子のみにより非導通状態に駆動される。【選択図】図２
2010011004.tif 000002
【特許請求の範囲】
【請求項１】
出力制御信号に応じて、入力信号に対応する信号を出力しあるいはハイインピーダンス状態を出力するバッファ回路において、
出力スイッチング素子と、
前記出力スイッチング素子を導通状態に駆動する第１スイッチング素子と、
前記出力スイッチング素子を非導通状態に駆動する第２スイッチング素子と、
前記第２スイッチング素子に並列に接続され、前記出力スイッチング素子を非導通状態に駆動するとともに、前記ハイインピーダンス状態において非導通に制御される第３スイッチング素子とを備えることを特徴とするバッファ回路。
【請求項２】
前記第２スイッチング素子は、前記第１スイッチング素子に対して同等以下の駆動能力を有することを特徴とする請求項１に記載のバッファ回路。
【請求項３】
第１および第２出力スイッチング素子が電源電圧と接地電圧との間に直列に接続され、該第１および第２出力スイッチング素子の接続点を出力端子とするトライステートバッファ回路において、
前記第１出力スイッチング素子を導通状態に駆動する第１スイッチング素子と、
前記第１出力スイッチング素子を非導通状態に駆動する第２スイッチング素子と、
前記第２スイッチング素子に並列に接続され、前記第１出力スイッチング素子を非導通状態に駆動するとともに、出力がハイインピーダンス状態において非導通に制御される第３スイッチング素子と、
前記第２出力スイッチング素子を導通状態に駆動する第４スイッチング素子と、
前記第２出力スイッチング素子を非導通状態に駆動する第５スイッチング素子と、
前記第５スイッチング素子に並列に接続され、前記第２出力スイッチング素子を非導通状態に駆動するとともに、出力がハイインピーダンス状態において非導通に制御される第６スイッチング素子とを備えることを特徴とするトライステートバッファ回路。
【請求項４】
前記第２スイッチング素子は、前記第１スイッチング素子に対して同等以下の駆動能力を有し、前記第５スイッチング素子は、前記第４スイッチング素子に対して同等以下の駆動能力を有することを特徴とする請求項３に記載のトライステートバッファ回路。
【請求項５】
前記第２および第３スイッチング素子の駆動能力の和は、前記第４スイッチング素子の駆動能力より大きく、前記第５および第６スイッチング素子の駆動能力の和は、前記第１スイッチング素子の駆動能力より大きいことを特徴とする請求項３に記載のトライステートバッファ回路。
【請求項６】
第１および第２出力スイッチング素子が電源電圧と接地電圧との間に直列に接続され、該第１および第２出力スイッチング素子の接続点を出力端子とするトライステートバッファ回路を備える半導体装置において、
前記トライステートバッファ回路は、
前記第１出力スイッチング素子を導通状態に駆動する第１スイッチング素子と、
前記第１出力スイッチング素子を非導通状態に駆動する第２スイッチング素子と、
前記第２スイッチング素子に並列に接続され、前記第１出力スイッチング素子を非導通状態に駆動するとともに、出力がハイインピーダンス状態において非導通に制御される第３スイッチング素子と、
前記第２出力スイッチング素子を導通状態に駆動する第４スイッチング素子と、
前記第２出力スイッチング素子を非導通状態に駆動する第５スイッチング素子と、
前記第５スイッチング素子に並列に接続され、前記第２出力スイッチング素子を非導通状態に駆動するとともに、出力がハイインピーダンス状態において非導通に制御される第６スイッチング素子とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路及びその制御方法に関する。
【背景技術】
【０００２】
特許文献１及び特許文献２によって開示されているように、出力制御信号に応じて入力信号の通過を許可あるいは該入力信号の通過を禁止するバッファ回路が知られている。特許文献１には、基準電位側の駆動ＭＯＳＦＥＴが直列形態にされ、出力制御信号と外部端子に送出すべき信号を受ける第１の論理ゲート回路と、基準電位側の駆動ＭＯＳＦＥＴが並列形態にされ、出力制御信号と外部端子へ送出すべき信号を受ける第２の論理ゲート回路と、第１及び第２の論理ゲート回路の出力信号に従って相補的に又は共にオフ状態に駆動されるＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとからなる出力回路とを備えたバッファ回路が記載されている。
【０００３】
上記のバッファ回路においては、基準電位側の駆動ＭＯＳＦＥＴが直列形態にされた第１の論理ゲート回路のロジックスレッショルド電圧と、基準電位側の駆動ＭＯＳＦＥＴが並列形態にされ第２の論理ゲート回路のロジックスレッショルド電圧との電位差に従った時間差を利用し、出力回路のＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴが同時にオン状態になることを防いでいる。これにより、上記のバッファ回路においては、ＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯＳＦＥＴに貫通電流が流れることを防ぐことができる。
【０００４】
また、特許文献２には、出力制御信号であるイネーブル信号によってデータ信号を出力回路から出力しないように制御されるときに、データ信号の値に関わらず、出力制御回路が信号変換部に出力する信号をローレベルにするバッファ回路が記載されている。
【０００５】
上記のバッファ回路においては、前記ローレベルの信号に応じ、信号変換部が、出力回路のＰチャンネルＭＯＳトランジスタのゲートにハイレベルの信号を送出すると共に、ＮチャンネルＭＯＳトランジスタのゲートにローレベルの信号を送出することにより、両トランジスタをオフ状態にしている。これにより、上記のバッファ回路においても、ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが同時にオン状態にならず、両トランジスタに貫通電流が流れることを防ぐことができる。
【０００６】
更に、特許文献３には、図６に示す出力バッファ回路が記載されている。プッシュ側の出力トランジスタＭ１の制御端子を駆動するプリバッファ回路ＰＢ１と、プル側の出力トランジスタＭ２の制御端子を駆動するプリバッファ回路ＰＢ２とを備えており、プリバッファ回路ＰＢ１において制御端子と接地点との間に接続されたＭＯＳＦＥＴ、もしくはプリバッファ回路ＰＢ２において制御端子と電源電圧端子との間に接続されたＭＯＳＦＥＴによって出力トランジスタの制御電圧の急峻な変化を抑制するものである。
【０００７】
【特許文献１】特開昭６２−０２０４２３号公報
【特許文献２】特開２０００−２３２３５０号公報
【特許文献３】特開平１１−０６８５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、特許文献３の出力バッファ回路（図６）において、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号Ｃが入力されているときに、データ入力端子（ＩＮ１）から入力されるデータ信号Ａがローレベルからハイレベルに遷移した後、イネーブル信号Ｃがローレベルからハイレベルに遷移する場合を想定する。次のように動作する。
【０００９】
イネーブル信号Ｃがローレベルにある状態でデータ信号Ａがハイレベルに遷移すると、時間ｔ１−ｔ３の遅延の後、プリバッファ回路ＰＢ１、ＰＢ２は、各々、出力トランジスタＭ１、Ｍ２のゲート端子Ｇ１、Ｇ２をハイレベルに駆動する。この場合の駆動能力は、プリバッファ回路ＰＢ２に比してプリバッファ回路ＰＢ１が大きく設定されているので、ゲート端子Ｇ１が速やかにハイレベルに遷移する一方で、ゲート端子Ｇ２は緩やかに電圧レベルが上昇していく（時間ｔ１〜ｔ４）。
【００１０】
時間ｔ２において、イネーブル信号Ｃがローレベルからハイレベルに遷移すると、時間ｔ２−ｔ４の遅延の後、プリバッファ回路ＰＢ２は、出力トランジスタＭ２のゲート端子Ｇ２をローレベルに駆動する。一方、プリバッファ回路ＰＢ１は、イネーブル信号Ｃがハイレベルに遷移する前の段階において既にゲート端子Ｇ１をハイレベルに駆動しており、イネーブル信号Ｃのハイレベルへの遷移後もこの状態が維持される。プリバッファ回路ＰＢ２によるゲート端子Ｇ２のローレベルへの駆動は、出力トランジスタＭ２のオフ状態への駆動であり、プリバッファ回路ＰＢ２の駆動特性から速やかに行われる。ゲート端子Ｇ２は、時間ｔ５においてローレベルに至る。
【００１１】
出力トランジスタＭ２は、時間ｔ３−ｔ４の間、急速にオン状態に遷移した後、時間ｔ４−ｔ５の間、急速にオフ状態に遷移する。これにより、接地点に向けて流れ始めた電流の経路が遮断され、接地点に流れる単位時間当たりの電流の遷移が増大してしまう。こうした電流の変化は、接地配線の寄生インダクタンス成分の影響により、接地電位のリンギング状の変動を生ぜしめ、出力用配線の寄生インダクタンス成分の影響により、出力端子から出力されるデータ信号のリンギング状の変動を生ぜしめるおそれがある（図８、参照）。さらに、データ信号のリンギング状の変動に応じて、電源配線の寄生インダクタンス成分の影響を受けて電源ラインがリンギング状に変動することも考えられる。接地電位の変動や電源ラインの変動が生じると、本出力バッファ回路を含む各種の回路において、入力される信号のレベルが正しく認識されなくなるおそれがあり、誤動作を招来してしまうおそれがあり問題である。
【００１２】
本発明は、このような状況に鑑み提案されたものであって、接地電圧と電源電圧の電位差を規定値に保ち、誤動作を防止することができるバッファ回路及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るバッファ回路は、出力制御信号に応じて、入力信号に対応する信号を出力しあるいはハイインピーダンス状態を出力するバッファ回路において、出力スイッチング素子と、出力スイッチング素子を導通状態に駆動する第１スイッチング素子と、出力スイッチング素子を非導通状態に駆動する第２スイッチング素子と、第２スイッチング素子に並列に接続され、出力スイッチング素子を非導通状態に駆動するとともに、ハイインピーダンス状態において非導通に制御される第３スイッチング素子とを備えて構成されている。
【００１４】
本発明に係るバッファ回路では、出力制御信号に応じて入力信号に対応する信号を出力する場合、第１スイッチング素子により出力スイッチング素子を導通状態に駆動し、第２および第３スイッチング素子により出力スイッチング素子を非導通状態に駆動する。一方、出力制御信号に応じてハイインピーダンス状態を出力する場合、第３スイッチング素子は非導通に制御されるので、出力スイッチング素子は、第２スイッチング素子のみにより非導通状態に駆動される。
【００１５】
これにより、出力制御信号に応じてハイインピーダンス状態を出力する際、出力スイッチング素子の非導通状態への駆動は、入力信号に対応して出力スイッチング素子を非導通状態に駆動する場合に比して小さな駆動能力により行われる。入力信号に対応して出力スイッチング素子が導通状態に駆動する途上で、出力制御信号に応じて出力スイッチング素子がハイインピーダンス状態に遷移する際に、出力スイッチング素子の非導通状態への遷移は緩やかに行われる。このため、出力スイッチング素子を介する電流経路が急峻に遮断されることはなく、出力スイッチング素子を介して流れる電流を緩やかに減少させることができる。接地電圧、出力電圧、電源電圧などのリンギング現象を抑制することができる。
【００１６】
また、本発明に係るトライステートバッファ回路およびトライステートバッファ回路を備える半導体装置は、第１および第２出力スイッチング素子が電源電圧と接地電圧との間に直列に接続され、該第１および第２出力スイッチング素子の接続点を出力端子とするトライステートバッファ回路において、第１出力スイッチング素子を導通状態に駆動する第１スイッチング素子と、第１出力スイッチング素子を非導通状態に駆動する第２スイッチング素子と、第２スイッチング素子に並列に接続され、第１出力スイッチング素子を非導通状態に駆動するとともに、出力がハイインピーダンス状態において非導通に制御される第３スイッチング素子と、第２出力スイッチング素子を導通状態に駆動する第４スイッチング素子と、第２出力スイッチング素子を非導通状態に駆動する第５スイッチング素子と、第５スイッチング素子に並列に接続され、第２出力スイッチング素子を非導通状態に駆動するとともに、出力がハイインピーダンス状態において非導通に制御される第６スイッチング素子とを備えて構成されている。
【００１７】
本発明に係るトライステートバッファ回路および半導体装置では、入力信号に対応してプッシュプル構成の信号を出力する場合、第１出力スイッチング素子を、第１スイッチング素子により導通状態に駆動し、第２および第３スイッチング素子により非導通状態に駆動する。同様に、第２出力スイッチング素子を、第４スイッチング素子により導通状態に駆動し、第５および第６スイッチング素子により非導通状態に駆動する。一方、ハイインピーダンス状態を出力する場合、第３および第６スイッチング素子は非導通に制御される。このため、第１出力スイッチング素子は、第２スイッチング素子のみにより非導通状態に駆動され、第２出力スイッチング素子は、第５スイッチング素子のみにより非導通状態に駆動される。
【００１８】
これにより、ハイインピーダンス状態を出力する際、第１および第２出力スイッチング素子の非導通状態への駆動は、入力信号に対応して第１または第２出力スイッチング素子を非導通状態に駆動する場合に比して小さな駆動能力により行われる。入力信号に対応して第１または第２出力スイッチング素子が導通状態に駆動する途上でハイインピーダンス状態に遷移する際に、第１または第２出力スイッチング素子の非導通状態への遷移は緩やかに行われる。このため、第１または第２出力スイッチング素子を介する電流経路が急峻に遮断されることはなく、第１または第２出力スイッチング素子を介して流れる電流を緩やかに減少させることができる。接地電圧、出力電圧、電源電圧などのリンギング現象といった過渡的な電圧変動を抑制することができる。
【発明の効果】
【００１９】
本発明のバッファ回路、トライステートバッファ回路、および半導体装置によれば、入力信号の遷移に応じて出力信号のレベルが遷移する途上でハイインピーダンス状態への指令が入力され出力信号がハイインピーダンス状態に遷移する場合に有効なものである。このとき、出力信号のレベルを遷移するために駆動中の出力スイッチング素子が非導通状態に戻るのであるが、そのときの遷移スピードを制限することができる。これにより、出力信号のレベル遷移の駆動中で電流が流れている途上の出力スイッチング素子が、急激に導通状態から非導通状態に変化することがなくなる。出力スイッチング素子を介して形成されている電流経路が急激に遮断されることはなく、電流変化を緩やかなものにすることができる。接地電圧、出力信号、電源電圧などの過渡的な電圧変動を抑制することができる。接地電圧、出力信号、電源電圧などの電圧レベルが安定し信号の誤検知などを抑制することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態を、図１および図２を参照しつつ説明する。ここでは、本発明のバッファ回路あるいはトライステートバッファ回路を、トライステートバッファ１０を例に挙げて説明する。図１は、トライステートバッファ１０の回路記号図である。符号（ＩＮ１）はデータ入力端子、符号（ＩＮ２）はイネーブル制御入力端子、符号（ＯＵＴ１）はデータ出力端子を示す。トライステートバッファ１０は、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号Ｃの電圧レベルにより、データ出力端子（ＯＵＴ１）から出力される入力信号Ａがハイレベルあるいはローレベル、データ出力端子（ＯＵＴ１）がハイインピーダンス状態にそれぞれ制御される。なお、イネーブル信号Ｃは、本発明の出力制御信号に相当し、データ入力端子（ＩＮ１）から入力される入力信号Ａは、本発明の入力信号に相当する。
【００２１】
図２は、トライステートバッファ１０の回路構成図である。なお、図１に図示する端子と同一のものは同一の符号を付すと共に、図６に図示した装置と同一のものは同一の符号を付している。トライステートバッファ１０は、Ｐ型トランジスタＭ１及びＮ型トランジスタＭ２と、ゲート電圧制御回路２０Ａ、２０Ｂとを備えている。
【００２２】
Ｐ型トランジスタＭ１のソースは、電源電圧Ｖｄｄに接続されている。Ｐ型トランジスタＭ１のドレインは、Ｎ型トランジスタＭ２のドレインに接続されている。Ｎ型トランジスタＭ２のソースは、接地電圧に接続されている。さらに、Ｐ型トランジスタＭ１のドレインおよびＮ型トランジスタＭ２のドレインは、データ出力端子（ＯＵＴ１）に接続されている。Ｐ型トランジスタＭ１およびＮ型トランジスタＭ２は、後述する各トランジスタＭ２１〜Ｍ２６より、電流駆動能力が大きく構成されている。
【００２３】
ゲート電圧制御回路２０Ａは、Ｎ型トランジスタＭ２１と、Ｐ型トランジスタＭ２２、Ｍ２３とを備えている。Ｎ型トランジスタＭ２１のドレイン、およびＰ型トランジスタＭ２２、Ｍ２３のドレインは、共にＰ型トランジスタＭ１のゲートに接続されている。Ｎ型トランジスタＭ２１のソースは接地電圧に、Ｐ型トランジスタＭ２２、Ｍ２３のソースは電源電圧に、それぞれ接続されている。
【００２４】
ゲート電圧制御回路２０Ｂは、Ｐ型トランジスタＭ２４と、Ｎ型トランジスタＭ２５、Ｍ２６とを備えている。Ｐ型トランジスタＭ２４のドレイン、およびＮ型トランジスタＭ２５、Ｍ２６のドレインは、共にＮ型トランジスタＭ２のゲートに接続されている。Ｐ型トランジスタＭ２４のソースは電源電圧に、Ｎ型トランジスタＭ２５、Ｍ２６のソースは接地電圧に、それぞれ接続されている。
【００２５】
ここで、ゲート電圧制御回路２０Ａ、２０Ｂを構成するトランジスタＭ２１乃至Ｍ２６の電流駆動能力は、下記の大小関係を満たすように設定されている。
（Ｍ２２の能力）≦（Ｍ２１の能力）＜（Ｍ２５＋Ｍ２６の能力）・・（１）
（Ｍ２５の能力）≦（Ｍ２４の能力）＜（Ｍ２２＋Ｍ２３の能力）・・（２）
【００２６】
イネーブル制御入力端子（ＩＮ２）は、インバータ４１の入力に接続されている。インバータ４１の出力は、インバータ４２の入力と、ＮＡＮＤゲート回路ＮＡＮＤの第２入力とに接続されている。インバータ４２の出力は、ＮＯＲゲート回路ＮＯＲの第２入力とに接続されている。
【００２７】
データ入力端子（ＩＮ１）は、インバータ４３の入力に接続されている。インバータ４３の出力は、ＮＯＲゲート回路ＮＯＲの第１入力と、ＮＡＮＤゲート回路ＮＡＮＤの第１入力とに接続されている。ＮＯＲゲート回路ＮＯＲの出力は、ゲート電圧制御回路２０Ａに備えられているＮ型トランジスタＭ２１のゲートおよびＰ型トランジスタＭ２２のゲートと、ゲート電圧制御回路２０Ｂに備えられているＮ型トランジスタＭ２６のゲートに接続されている。ＮＡＮＤゲート回路ＮＡＮＤの出力は、ゲート電圧制御回路２０Ｂに備えられているＰ型トランジスタＭ２４のゲートおよびＮ型トランジスタＭ２５のゲートと、ゲート電圧制御回路２０Ａに備えられているＰ型トランジスタＭ２３のゲートに接続されている。
【００２８】
次に、本実施形態のトライステートバッファ１０の動作を、図２、図３を参照しながら説明する。トライステートバッファ１０は、イネーブル制御入力端子（ＩＮ２）からローレベルのイネーブル信号Ｃが入力されている状態においては、バッファ回路として動作する。すなわち、データ入力端子（ＩＮ１）から入力される入力信号Ａと同相の信号がデータ出力端子（ＯＵＴ１）から出力される。
【００２９】
先ず、ローレベルのイネーブル信号Ｃが入力されているので、インバータ４１の出力はハイレベルに、インバータ４２の出力はローレベルに維持される。ハイレベル信号がＮＡＮＤゲート回路ＮＡＮＤに入力され、ローレベル信号がＮＯＲゲート回路ＮＯＲに入力されるため、ＮＡＮＤゲート回路ＮＡＮＤおよびＮＯＲゲート回路ＮＯＲは何れも、インバータゲートと同じ論理機能を有して機能する。
【００３０】
この状態で、ハイレベルの入力信号Ａがデータ入力端子（ＩＮ１）から入力される（時間０）。入力信号Ａは、インバータ４３と、ＮＡＮＤゲート回路ＮＡＮＤあるいはＮＯＲゲート回路ＮＯＲとを経て、ＮＡＮＤゲート回路ＮＡＮＤおよびＮＯＲゲート回路ＮＯＲからは、共にハイレベルの信号が出力される。これにより、Ｎ型トランジスタＭ２１、Ｍ２５、Ｍ２６は導通状態に、Ｐ型トランジスタＭ２２、Ｍ２３、Ｍ２４は非導通状態に維持される。ノードＧ１、Ｇ２は、共にローレベルとなり、Ｐ型トランジスタＭ１は導通状態に、Ｎ型トランジスタＭ２は非導通状態になる。
【００３１】
時間ｔ１において、データ入力端子（ＩＮ１）から入力される入力信号Ａがハイレベルからローレベルに遷移すると、そのレベル遷移は、インバータ４３およびＮＡＮＤゲート回路ＮＡＮＤおよびＮＯＲゲート回路ＮＯＲを介して伝搬し、ＮＡＮＤゲート回路ＮＡＮＤおよびＮＯＲゲート回路ＮＯＲの出力は、ローレベルに遷移する。
【００３２】
これにより、それまで導通状態にあったＮ型トランジスタＭ２１、Ｍ２５、Ｍ２６は非導通状態に、非導通状態にあったＰ型トランジスタＭ２２、Ｍ２３、Ｍ２４は導通状態に遷移する。共にローレベルであったノードＧ１、Ｇ２がハイレベルに遷移する。入力信号Ａのハイレベル遷移からの遅延は時間ｔ１−ｔ３である。
【００３３】
ノードＧ１、Ｇ２のレベル遷移するスピードは、時間ｔ３から立ち上がるノードＧ１、Ｇ２の電圧レベルの傾きから明らかなように、ノードＧ１が速く、ノードＧ２が遅い。ノードＧ１をハイレベルに駆動するトランジスタはＰ型トランジスタＭ２２およびＭ２３であり、ノードＧ２をハイレベルに駆動するトランジスタはＰ型トランジスタＭ２４であり、式（２）に示すように、ノードＧ１をハイレベルに駆動する能力がノードＧ２をハイレベルに駆動する能力より大きいからである。この結果、Ｎ型トランジスタＭ２の導通状態への遷移に先立ってＰ型トランジスタＭ１の非導通状態への遷移が行われ、Ｐ型トランジスタＭ１とＮ型トランジスタＭ２とを流れる貫通電流を抑制することができる。
【００３４】
また、ノードＧ１、Ｇ２がハイレベルに遷移を始める時間ｔ３に先立つ時間ｔ２において、データ入力端子（ＩＮ１）からローレベルの入力信号Ａが入力されている状態で、イネーブル制御入力端子（ＩＮ２）から入力されるイネーブル信号Ｃをローレベルからハイレベルに遷移すると、そのレベル遷移は、インバータ４１、４２を介して伝搬する。インバータ４１からの出力はローレベルに遷移し、ＮＡＮＤゲート回路ＮＡＮＤからの出力をハイレベルに遷移させる。一方、インバータ４２からの出力はハイレベルに遷移するが、それ以前もインバータ４３から出力される信号はハイレベルであり、ＮＯＲゲート回路ＮＯＲからの出力はローレベルのまま不変である。
【００３５】
これにより、ＮＡＮＤゲート回路ＮＡＮＤに接続されているＰ型トランジスタＭ２３、２４、およびＮ型トランジスタＭ２５は、導通状態が遷移する。すなわち、Ｐ型トランジスタＭ２３、２４は、導通状態から非導通状態に遷移し、Ｎ型トランジスタＭ２５は、非導通状態から導通状態に遷移する。
【００３６】
ノードＧ１に関しては、Ｎ型トランジスタＭ２１が非導通状態に維持され、Ｐ型トランジスタＭ２２が導通状態に維持されているので、Ｐ型トランジスタＭ２３の導通状態が遷移するもののノードＧ１のレベルはハイレベルに維持される。Ｐ型トランジスタＭ１は非導通状態に維持される。
【００３７】
ノードＧ２に関しては、Ｎ型トランジスタＭ２６は非導通状態に維持されてはいるものの、導通状態にあるＰ型トランジスタＭ２４が非導通状態に遷移し、非導通状態にあるＮ型トランジスタＭ２５は導通状態に遷移する。なお、ノードＧ２の遷移は時間ｔ２−ｔ４の遅延の後、遷移が開始される。
【００３８】
この場合、ノードＧ２をローレベルに遷移させるトランジスタは、Ｎ型トランジスタＭ２５のみである。Ｎ型トランジスタＭ２６は非導通状態に維持されたままである。イネーブル信号Ｃがローレベルの状態で入力信号Ａがハイレベルに遷移する場合の駆動能力（Ｍ２５＋Ｍ２６）に比して小さな駆動能力である。
【００３９】
従って、時間ｔ４―ｔ６において、ノードＧ２がローレベル遷移するスピードは、入力信号Ａのハイレベル遷移に応答して駆動されるノードＧ２の遷移スピードに比して緩やかな傾きとなる。
【００４０】
ここでは、式（２）より、Ｎ型トランジスタＭ２５の駆動能力が、Ｐ型トランジスタＭ２５の駆動能力以下に設定されているので、時間ｔ４−ｔ６においてＮ型トランジスタＭ２５によりローレベルに遷移する傾きは、時間ｔ３−ｔ４においてＰ型トランジスタＭ２４によりハイレベルに遷移する傾きに比して大きくなることはない。
【００４１】
これにより、イネーブル信号Ｃがローレベルの状態で入力信号Ａがハイレベルからローレベルに遷移した直後に、イネーブル信号Ｃがローレベルからハイレベルに遷移して出力がハイインピーダンス状態に遷移する場合に、ノードＧ２の電圧レベルが中間電位まで上昇しその後ローレベルに戻される動作を行う場合がある。この動作において、ノードＧ２がローレベルに戻る際、電圧レベルの傾きを緩やかにすることができる。Ｎ型トランジスタＭ２の非導通状態への遷移を緩やかなものにすることで、それ以前に導通状態への移行過程にありＮ型トランジスタＭ２を介して形成されていた電流経路を徐々に遮断することができる。Ｎ型トランジスタＭ２を介してデータ出力端子（ＯＵＴ１）に接続されている出力ノード（不図示）の放電電流を徐々に減少させることができる。急激に電流経路が遮断された場合の接地電圧、出力電圧、電源電圧などでのリンギング現象など、不測の過渡的な電圧変動の発生を抑制することができる。電圧変動に伴う誤動作を防止することができる。
【００４２】
この様子を図４、図５に示す。図５に図示するように、従来の波形（図中の破線部）に比べ、単位時間当たりの電流変化（図中の実線部）を抑えることができる。このため、図４に図示するように、従来の接地電圧の変動（図中の破線部）に比べて、本実施形態のトライステートバッファ１０の接地電圧の変動（図中の実線部）が抑えられていることがわかる。
【００４３】
ここで、Ｐ型トランジスタＭ１、Ｎ型トランジスタＭ２は、出力スイッチング素子、第１出力スイッチング素子、または第２出力スイッチング素子に相当する。また、Ｎ型トランジスタＭ２１、Ｐ型トランジスタＭ２４は、バッファ回路における第１スイッチング素子、またはトライステートバッファ回路における第１スイッチング素子、第４スイッチング素子に相当する。また、Ｐ型トランジスタＭ２２、Ｎ型トランジスタＭ２５は、バッファ回路における第２スイッチング素子、またはトライステートバッファ回路における第２スイッチング素子、第５スイッチング素子に相当する。また、Ｐ型トランジスタＭ２３、Ｎ型トランジスタＭ２６は、バッファ回路における第３スイッチング素子、またはトライステートバッファ回路における第３スイッチング素子、第６スイッチング素子に相当する。
【００４４】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。
例えば、上述した実施形態では、入力信号Ａがハイレベルからローレベルに遷移した後にイネーブル信号Ｃがローレベルからハイレベルに遷移する場合について説明したが、本発明はこれに限定されるものではない。入力信号Ａがローレベルからハイレベルに遷移した後にイネーブル信号Ｃがローレベルからハイレベルに遷移する場合についても同様な作用効果を奏するものである。この場合は、ノードＧ１が中間電圧まで降圧した後、ハイレベルに戻る。Ｎ型トランジスタＭ２１が導通状態から非導通状態に遷移し、Ｐ型トランジスタＭ２１が非導通状態から導通状態に遷移する場合である。この場合には、式（１）に示す駆動能力の関係から、ノードＧ１の電圧はゆるやかにローレベルに戻る。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係るトライステートバッファの回路記号図である。
【図２】本発明の一実施形態に係るトライステートバッファの回路構成図である。
【図３】本実施形態に係るトライステートバッファの動作を説明する信号波形図である。
【図４】本実施形態のトライステートバッファにおける接地電位の変動を示す概略波形図である。
【図５】本実施形態のトライステートバッファにおける接地電流の変動を示す概略波形図である。
【図６】従来のトライステートバッファの回路構成図である。
【図７】従来のトライステートバッファの動作を説明する信号波形図である。
【図８】従来のトライステートバッファにおける接地電位の変動を示す概略波形図である。
【符号の説明】
【００４６】
１０            トライステートバッファ
２０Ａ、２０Ｂ  ゲート電圧制御回路
Ｍ１、Ｍ２２、Ｍ２３、Ｍ２４      Ｐ型トランジスタ
Ｍ２、Ｍ２１、Ｍ２５、Ｍ２６      Ｎ型トランジスタ
【図１】
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【図２】
2010011004.tif 000004
【図３】
2010011004.tif 000005
【図４】
2010011004.tif 000006
【図５】
2010011004.tif 000007
【図６】
2010011004.tif 000008
【図７】
2010011004.tif 000009
【図８】
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