(57)【要約】【課題】各比較器におけるクロックのばらつきに起因した性能の劣化を抑制する。【解決手段】Ａ／Ｄ変換器１は、複数の比較器Ｃｍｐと、各比較器Ｃｍｐに基準電圧ＶＣＭを供給する共通の経路上に設けられた第１のスイッチＳＷｓｄとを含む。各比較器Ｃｍｐのサンプリング容量Ｃｃの一端には、サンプル期間に第２のスイッチＳＷｉｎを介してアナログ入力信号Ｖｉｎが印加され、比較期間に第３のスイッチＳＷｒｅｆを介して対応の参照電圧Ｖｒｅｆが印加される。また、サンプリング容量Ｃｃの他端には、サンプル期間に第４のスイッチＳＷｓおよび共通の第１のスイッチＳＷｓｄを介して基準電圧ＶＣＭが印加される。ここで、サンプル期間と比較期間との間の移行期間には、第１のスイッチＳＷｓｄがオフ状態になった後に、各比較器Ｃｍｐの第２および第４のスイッチＳＷｉｎ，ＳＷｒｅｆがオフ状態になり、第３のスイッチＳＷｒｅｆがオン状態になる。【選択図】図２
2010251986.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の参照電圧を生成する参照電圧生成回路と、
前記複数の第１の参照電圧にそれぞれ対応し、各々が、対応の第１の参照電圧、デジタル変換すべき第１のアナログ電圧信号、および共通の基準電圧を受ける複数の比較器と、
前記基準電圧を前記複数の比較器の各々に供給する共通の経路上に設けられ、サンプル期間に導通状態であり、比較期間に非導通状態であり、前記サンプル期間と前記比較期間との間の移行期間に導通状態から非導通状態に切替わる第１のスイッチとを備え、
前記複数の比較器の各々は、
前記サンプル期間に導通状態であり、前記比較期間に非導通状態であり、前記移行期間に前記第１のスイッチが非導通状態になった後に非導通状態になる第２および第３のスイッチと、
前記サンプル期間に非導通状態であり、前記比較期間に導通状態であり、前記移行期間に前記第１のスイッチが非導通状態になった後に導通状態になる第４のスイッチと、
一端に、前記第２のスイッチが導通状態のときに前記第１のアナログ電圧信号を受けるとともに前記第４のスイッチが導通状態のときに対応の第１の参照電圧を受け、他端に、前記第３のスイッチが導通状態のときに前記基準電圧を受ける第１の容量素子と、
前記比較期間に前記第１の容量素子の前記他端の電圧が入力される増幅器とを含む、アナログ／デジタル変換器。
【請求項２】
前記参照電圧生成回路は、前記複数の第１の参照電圧とそれぞれ対になって複数の差動の参照電圧を構成する複数の第２の参照電圧をさらに生成し、
前記複数の比較器の各々は、前記第１のアナログ電圧信号と対になって差動のアナログ電圧信号を構成する第２のアナログ電圧信号をさらに受け、
前記複数の比較器の各々は、
前記サンプル期間に導通状態であり、前記比較期間に非導通状態であり、前記移行期間に前記第１のスイッチが非導通状態になった後に非導通状態になる第５および第６のスイッチと、
前記サンプル期間に非導通状態であり、前記比較期間に導通状態であり、前記移行期間に前記第１のスイッチが非導通状態になった後に導通状態になる第７のスイッチと、
一端に、前記第５のスイッチが導通状態のときに前記第２のアナログ電圧信号を受けるとともに前記第７のスイッチが導通状態のときに対応の第２の参照電圧を受け、他端に、前記第６のスイッチが導通状態のときに前記基準電圧を受ける第２の容量素子とを含み、
前記複数の比較器の各々において、前記増幅器には、前記比較期間に前記第２の容量素子の前記他端の電圧がさらに入力される、請求項１に記載のアナログ／デジタル変換器。
【請求項３】
アナログ／デジタル変換器であって、
複数の第１の参照電圧を生成する参照電圧生成回路と、
前記複数の第１の参照電圧にそれぞれ対応し、各々が、対応の第１の参照電圧、デジタル変換すべき第１のアナログ電圧信号、および共通の基準電圧を受ける複数の比較器とを備え、
前記複数の比較器は、複数のグループに分割され、
前記アナログ／デジタル変換器は、さらに、前記複数のグループにそれぞれ対応し、各々が、対応するグループを構成する各比較器に前記基準電圧を供給する共通の経路上に設けられ、サンプル期間に導通状態であり、比較期間に非導通状態であり、前記サンプル期間と前記比較期間との間の移行期間に導通状態から非導通状態に切替わる複数の第１のスイッチを備え、
前記複数の比較器の各々は、
前記サンプル期間に導通状態であり、前記比較期間に非導通状態であり、前記移行期間に前記複数の第１のスイッチが非導通状態になった後に非導通状態になる第２および第３のスイッチと、
前記サンプル期間に非導通状態であり、前記比較期間に導通状態であり、前記移行期間に前記複数の第１のスイッチが非導通状態になった後に導通状態になる第４のスイッチと、
一端に、前記第２のスイッチが導通状態のときに前記第１のアナログ電圧信号を受けるとともに前記第４のスイッチが導通状態のときに対応の第１の参照電圧を受け、他端に、前記第３のスイッチが導通状態のときに前記基準電圧を受ける第１の容量素子と、
前記比較期間に前記第１の容量素子の前記他端の電圧が入力される増幅器とを含む、アナログ／デジタル変換器。
【請求項４】
前記参照電圧生成回路は、前記複数の第１の参照電圧とそれぞれ対になって複数の差動の参照電圧を構成する複数の第２の参照電圧をさらに生成し、
前記複数の比較器の各々は、前記第１のアナログ電圧信号と対になって差動のアナログ電圧信号を構成する第２のアナログ電圧信号をさらに受け、
前記複数の比較器の各々は、
前記サンプル期間に導通状態であり、前記比較期間に非導通状態であり、前記移行期間に前記複数の第１のスイッチが非導通状態になった後に非導通状態になる第５および第６のスイッチと、
前記サンプル期間に非導通状態であり、前記比較期間に導通状態であり、前記移行期間に前記複数の第１のスイッチが非導通状態になった後に導通状態になる第７のスイッチと、
一端に、前記第５のスイッチが導通状態のときに前記第２のアナログ電圧信号を受けるとともに前記第７のスイッチが導通状態のときに対応の第２の参照電圧を受け、他端に、前記第６のスイッチが導通状態のときに前記基準電圧を受ける第２の容量素子とを含み、
前記複数の比較器の各々において、前記増幅器には、前記比較期間に前記第２の容量素子の前記他端の電圧がさらに入力される、請求項４に記載のアナログ／デジタル変換器。
【請求項５】
前記アナログ／デジタル変換器は、さらに、前記複数の第１のスイッチの各々に前記基準電圧を供給する共通の経路上に設けられた第８のスイッチを備え、
前記第８のスイッチは、前記サンプル期間に導通状態であり、前記比較期間に非導通状態であり、前記移行期間に前記複数の第１のスイッチが非導通状態になる前に非導通状態になる、請求項３または４に記載のアナログ／デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力されたアナログ信号を複数の参照信号と比較することによってデジタル信号に変換するアナログ／デジタル変換器に関し、たとえば、フラッシュ方式またはサブレンジング方式のアナログ／デジタル変換器に関する。
【背景技術】
【０００２】
アナログ／デジタル（Ａ／Ｄ：Analog  to  Digital）変換器の代表例として、フラッシュ方式と呼ばれる並列型のＡ／Ｄ変換器が知られている（たとえば、特開昭６０−１００８３３号公報（特許文献１）参照）。フラッシュ方式のＡ／Ｄ変換器においては、アナログ入力信号が、多数の基準レベルと同時に比較される。ｎビットのデジタル出力を有するＡ／Ｄ変換器の場合には、基準レベルが２のｎ乗−１個あり、そしてこれと同数の比較器がある。たとえば、８ビットのＡ／Ｄ変換器の場合には、ゼロとフルスケール入力値との間の増分ステップに対応する２５５個の基準レベルと、２５５個の比較器とがある。入力信号がこれらの比較器に送られると、入力信号より小さい基準レベルを入力として有している比較器は、たとえば、論理レベル“１”の出力信号を発生する。入力信号より大きい基準レベルを入力として有している比較器は、逆の２進状態である論理レベル“０”の出力信号を発生する。所望のデジタル出力は、個々の比較器の出力の和として与えられる。
【０００３】
上記の並列型のＡ／Ｄ変換器の比較器の個数を減らすことを目的として、サブレンジング方式と呼ばれる直並列型のＡ／Ｄ変換器がある（たとえば、特開昭６３−２９９６１５号公報（特許文献２）参照）。サブレンジング方式のＡ／Ｄ変換器においては、変換を開始するとまず上位ビットが確定する。そして、上位ビットが確定した後に、マトリクススイッチによって下位ビット決定用の比較器群と基準電圧生成用の抵抗ラダーとが接続され、下位ビットの変換が行なわれる。したがって、上位ビットがｍビット、下位ビットがｎビットの計ｍ＋ｎビットのＡ／Ｄ変換を行なう場合、直並列型のＡ／Ｄ変換器では上位ビット用として２のｍ乗−１個の比較器が必要であり、下位ビット用として２のｎ乗−１個の比較器が必要である。２の（ｍ＋ｎ）乗−１個の比較器を必要とするｍ＋ｎビットの並列型のＡ／Ｄ変換器に比べると、少ない数の比較器で済む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６０−１００８３３号公報
【特許文献２】特開昭６３−２９９６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、フラッシュ方式、あるいはサブレンジング方式のＡ／Ｄ変換器を構成する主な要素回路は比較器であり、基本的に数多くの比較器がアレイ状に配置される。これらの比較器は、クロックでその動作が制御される。この場合、クロックは比較器のアレイ中を縦断した配線によって各比較器に供給されるため、クロック配線の寄生抵抗および寄生容量によるクロックの遅延が大きい。また、比較器内部のスイッチ素子の特性ばらつきによってスイッチがオンまたはオフするタイミングがばらつくこともある。
【０００６】
Ａ／Ｄ変換器のアナログ入力信号は全比較器に共通に印加されるが、その際、クロックのタイミングがばらつくと、各比較器で入力信号をサンプルするタイミングがばらつくことなる。この結果、サンプルされた信号間に誤差が生じ、その誤差はそのままＡ／Ｄ変換器の誤差となってＡ／Ｄ変換器の性能を劣化させる。
【０００７】
この発明の目的は、並列動作する複数の比較器が設けられたＡ／Ｄ変換器において、各比較器におけるクロックのばらつきに起因した性能の劣化を抑制することである。
【課題を解決するための手段】
【０００８】
この発明の一実施の形態によれば、複数の第１の参照電圧を生成する参照電圧生成回路と、複数の第１の参照電圧にそれぞれ対応する複数の比較器と、第１のスイッチとを備えたアナログ／デジタル変換器が提供される。各比較器は、対応の第１の参照電圧、デジタル変換すべき第１のアナログ電圧信号、および共通の基準電圧を受ける。第１のスイッチは、基準電圧を複数の比較器の各々に供給する共通の経路上に設けられ、サンプル期間に導通状態であり、比較期間に非導通状態であり、サンプル期間と比較期間との間の移行期間に導通状態から非導通状態に切替わる。ここで、各比較器は、第２〜第４のスイッチと、第１の容量素子と、増幅器とを含む。第２および第３のスイッチは、サンプル期間に導通状態であり、比較期間に非導通状態であり、移行期間に第１のスイッチが非導通状態になった後に非導通状態になる。第４のスイッチは、サンプル期間に非導通状態であり、比較期間に導通状態であり、移行期間に第１のスイッチが非導通状態になった後に導通状態になる。第１の容量素子は、一端に、第２のスイッチが導通状態のときに第１のアナログ電圧信号を受けるとともに第４のスイッチが導通状態のときに対応の第１の参照電圧を受け、他端に、第３のスイッチが導通状態のときに基準電圧を受ける。増幅器には、比較期間に第１の容量素子の他端の電圧が入力される。
【発明の効果】
【０００９】
この実施の形態によれば、各比較器のスイッチの上位の階層に共通の第１のスイッチを設け、その第１スイッチによってデジタル変換すべき第１のアナログ電圧信号のサンプリングのタイミングが決定される。この結果、全比較器のサンプルタイミングが揃うので、各比較器におけるクロックのばらつきに起因する性能の劣化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１によるＡ／Ｄ変換器１の構成を示すブロック図である。
【図２】図１のコンパレータアレイ１０の構成を示す回路図である。
【図３】図２の各コンパレータＣｍｐ＿ｉの動作を説明するための図である。
【図４】内部クロック信号φ１ｄ，φ１，φ２のタイミング図である。
【図５】図３の増幅器Ａｍｐ＿ｉの入出力特性を示す図である。
【図６】従来のＡ／Ｄ変換器におけるサンプルタイミングのばらつきを説明するための図である。
【図７】Ａ／Ｄ変換器１のサンプルタイミングを説明するための図である。
【図８】この発明の実施の形態２によるＡ／Ｄ変換器２の構成を示すブロック図である。
【図９】図８の各コンパレータＣｍｐ＿ｉの構成を示す回路図である。
【図１０】図９の増幅器Ａｍｐ＿ｉの入出力特性を示す図である。
【図１１】この発明の実施の形態３によるＡ／Ｄ変換器３の構成を示す回路図である。
【図１２】この発明の実施の形態４によるＡ／Ｄ変換器４の構成を示すブロック図である。
【図１３】この発明の実施の形態５によるＡ／Ｄ変換器５の構成を示すブロック図である。
【図１４】図１３のラダー抵抗２１の構成の一例を示す回路図である。
【図１５】図１３の各クロック信号およびサブＡ／Ｄ変換器の動作を示すタイミング図である。
【図１６】ある仕様のデジタル制御電源用のマイクロコントローラ３０のブロック図である。
【図１７】ある仕様のＨＤＤ用の信号処理装置５０のブロック図である。
【発明を実施するための形態】
【００１１】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１２】
［実施の形態１］
図１は、この発明の実施の形態１によるＡ／Ｄ変換器１の構成を示すブロック図である。図１を参照して、Ａ／Ｄ変換器１は、ｎ個のコンパレータ（比較器）Ｃｍｐ＿１〜Ｃｍｐ＿ｎがアレイ状に配置されたコンパレータアレイ１０と、参照電圧生成回路１１と、内部クロック生成回路１２と、プリエンコーダ１４と、エンコーダ１５と、スイッチＳＷｓｄ（第１のスイッチ）とを含む。
【００１３】
Ａ／Ｄ変換器１は、アナログ入力信号Ｖｉｎをデジタル変換することによって、ｍビットのデジタルコードＤ＿１〜Ｄ＿ｍを生成するフラッシュ方式のＡ／Ｄ変換器である。ｍビットの分解能を実現するために、コンパレータアレイ１０はｎ個（ｎ＝２のｍ乗−１）のコンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎ（総称するとき、または不特定のものを示すときコンパレータＣｍｐとも称する。）を含む。
【００１４】
なお、通常、電源やグランドからのノイズの影響を低減するために、Ａ／Ｄ変換器には差動のアナログ入力信号が入力され、各コンパレータＣｍｐは差動の信号を扱う構成となっている。しかし、以下では、この発明の構成を簡単化して示すために、単一のアナログ入力信号Ｖｉｎが入力される場合を説明する。差動構成のＡ／Ｄ変換器については、実施の形態２で説明する。
【００１５】
図１の参照電圧生成回路１１は、直列接続されたｎ＋１個の抵抗素子Ｒ＿１〜Ｒ＿ｎ＋１を含み、外部電源電圧（上限電圧：ＶＲＴ、下限電圧：ＶＲＢ）を等分割して、一定のステップ幅ごとにｎ個の参照電圧Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎを出力する。参照電圧Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎ（総称するとき、または不特定のものを示すとき参照電圧Ｖｒｅｆとも称する。）は、それぞれコンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎに対応する。
【００１６】
各コンパレータＣｍｐは、アナログ入力信号Ｖｉｎをサンプリングし、サンプリングしたアナログ入力信号Ｖｉｎと対応の参照電圧Ｖｒｅｆとの大小比較を行なう。大小比較の結果は、信号ＳＣ＿１〜ＳＣ＿ｎ（総称するとき、または不特定のものを示すとき信号ＳＣと称する。）として、コンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎからそれぞれ出力される。
【００１７】
たとえば、任意の第ｉ番目（ｉは１以上ｎ以下の整数）のコンパレータＣｍｐ＿ｉは、入力信号Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉを超えたときＨレベルの信号ＳＣ＿ｉを出力し、入力信号Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉ以下のときＬレベルの信号ＳＣ＿ｉを出力するものとする。この場合、入力信号Ｖｉｎの大きさが第ｚ番目の参照電圧Ｖｒｅｆ＿ｚより大きく第ｚ＋１番目の参照電圧Ｖｒｅｆ＿ｚ＋１より小さい範囲にあるとすれば、第１〜ｚ番目のコンパレータＣｍｐの出力信号ＳＣは全てＨレベルであり、第ｚ＋１〜ｎ番目のコンパレータＣｍｐの出力信号ＳＣは全てＬレベルである。このように、コンパレータアレイ１０の出力信号ＳＣ＿１〜ＳＣ＿ｎは、入力信号レベルに対応した信号ＳＣまで１が連続し、その後、０が連続するパターンとなっており、いわゆる温度計コードと呼ばれる。
【００１８】
内部クロック生成回路１２は、外部クロックＣＬＫを受けて、各コンパレータＣｍｐのサンプリングおよび信号比較のタイミングを制御するために用いられる内部クロック信号φ１，φ２，φ１ｄを生成する。内部クロック信号φ１，φ２はコンパレータアレイ１０に出力され、内部クロック信号φ１ｄはスイッチＳＷｓｄに出力される。
【００１９】
スイッチＳＷｓｄは、基準電圧ＶＣＭを各比較器Ｃｍｐに供給する共通の経路上に設けられる。スイッチＳＷｓｄとして、たとえば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）が用いられる。実施の形態１では、スイッチＳＷｓｄを制御する内部クロック信号φ１ｄがＨレベルのときスイッチＳＷｓｄは導通状態（オン状態）になり、内部クロック信号φ１ｄがＬレベルのときスイッチＳＷｓｄは非導通状態（オフ状態）になるものとする。スイッチＳＷｓｄの機能については、図３、図４を参照して後述する。
【００２０】
プリエンコーダ１４は、コンパレータアレイ１０から出力された温度計コードによる信号ＳＣ＿１〜ＳＣ＿ｎを演算して新たな信号ＳＰ＿１〜ＳＰ＿ｎを生成する。具体的には、第ｚ番目までのコンパレータアレイ１０からの出力信号ＳＣ＿１〜ＳＣ＿ｚがＨレベルであり、第ｚ＋１番目以降の出力信号ＳＣ＿ｚ＋１〜ＳＣ＿ｎがＬレベルのとき、プリエンコーダ１４の第ｚ番目の出力信号ＳＰ＿ｚはＨレベルとなり、それ以外の出力信号がＬレベルとなる。
【００２１】
エンコーダ１５は、プリエンコーダ１４の出力信号ＳＰ＿１〜ＳＰ＿ｎに対応するｍビットのデジタルコードＤ＿１〜Ｄ＿ｍを出力する。なお、この明細書では、プリエンコーダ１４とエンコーダ１５とをまとめて演算回路１３と称する。
【００２２】
以下、コンパレータアレイ１０の構成についてさらに詳しく説明する。
図２は、図１のコンパレータアレイ１０の構成を示す回路図である。図２を参照して、各コンパレータＣｍｐ＿ｉ（以下、ｉは１以上ｎ以下の整数）は、サンプリング容量Ｃｃ＿ｉ（第１の容量素子）と、スイッチＳＷｉｎ＿ｉ（第２のスイッチ）と、スイッチＳＷｓ＿ｉ（第３のスイッチ）と、スイッチＳＷｒｅｆ＿ｉ（第４のスイッチ）と、増幅器Ａｍｐ＿ｉと、ラッチ回路Ｌｃｈ＿ｉとを含む。サンプリング容量Ｃｃ＿ｉおよび３個のスイッチＳＷｉｎ＿ｉ，ＳＷｒｅｆ＿ｉ，ＳＷｓ＿ｉによって容量部ＣＡ＿ｉが構成される。
【００２３】
スイッチＳＷｉｎ＿ｉ，ＳＷｒｅｆ＿ｉ，ＳＷｓ＿ｉとして、たとえばＭＯＳＦＥＴを用いることができる。スイッチＳＷｉｎ＿ｉ，ＳＷｓ＿ｉのスイッチングは、内部クロック信号φ１によって制御される。実施の形態１の場合、内部クロック信号φ１がＨレベルのときスイッチＳＷｉｎ＿ｉ，ＳＷｓ＿ｉがオン状態になり、内部クロック信号φ１がＬレベルのときスイッチＳＷｉｎ＿ｉ，ＳＷｓ＿ｉがオフ状態になる。また、スイッチＳＷｒｅｆ＿ｉのスイッチングは、内部クロック信号φ２によって制御される。実施の形態１の場合、内部クロック信号φ２がＨレベルのときスイッチＳＷｒｅｆ＿ｉがオン状態になり、内部クロック信号φ２がＬレベルのときスイッチＳＷｒｅｆ＿ｉがオフ状態になる。
【００２４】
各コンパレータＣｍｐ＿ｉにおいて、スイッチＳＷｉｎ＿ｉは、アナログ入力信号Ｖｉｎの共通の入力ノードとサンプリング容量Ｃｃ＿ｉの入力側の端子（ノードＮＣ＿ｉ）との間に接続される。したがって、コンパレータＣｍｐ＿ｉのノードＮＣ＿ｉには、スイッチＳＷｉｎ＿ｉがオン状態のときに共通のアナログ入力信号Ｖｉｎが入力される。
【００２５】
また、各コンパレータＣｍｐ＿ｉにおいて、スイッチＳＷｒｅｆ＿ｉは、図１の参照電圧生成回路１１の出力ノードのうち対応する参照電圧Ｖｒｅｆ＿ｉの出力ノードとサンプリング容量Ｃｃ＿ｉの入力側の端子（ノードＮＣ＿ｉ）との間に接続される。したがって、コンパレータＣｍｐ＿ｉのノードＮＣ＿ｉには、スイッチＳＷｒｅｆ＿ｉがオン状態のときに対応の参照電圧Ｖｒｅｆ＿ｉが入力される。
【００２６】
各コンパレータＣｍｐ＿ｉにおいて、スイッチＳＷｓ＿ｉは、基準電圧ＶＣＭをコンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎに供給する配線Ｌｃとサンプリング容量Ｃｃ＿ｉの出力側の端子（ノードＮＡ＿ｉ）との間に接続される。ここで、基準電圧ＶＣＭをコンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎに供給する共通の経路上には、スイッチＳＷｓｄが設けられる。したがって、コンパレータＣｍｐ＿ｉのノードＮＡ＿ｉには、共通のスイッチＳＷｓｄとコンパレータＣｍｐ＿ｉごとに設けられたスイッチＳＷｓ＿ｉとが両方ともオン状態のときに基準電圧ＶＣＭが入力される。
【００２７】
増幅器Ａｍｐ＿ｉは、ノードＮＡ＿ｉの電圧を増幅してラッチ回路Ｌｃｈ＿ｎに出力する。実施の形態１の場合、増幅器Ａｍｐ＿ｉは、入力電圧が閾値電圧を超える場合はＬレベルの電圧を出力し、閾値電圧以下の場合にはＨレベルの電圧を出力する反転増幅回路である。
【００２８】
ラッチ回路Ｌｃｈ＿ｉは、所定の時間、増幅器Ａｍｐ＿ｉの出力を保持する回路である。ラッチ回路Ｌｃｈ＿ｉの出力は、前述の出力信号ＳＣ＿ｉとして、演算回路１３に入力される。
【００２９】
次に、コンパレータＣｍｐ＿ｉの動作について説明する。
図３は、図２の各コンパレータＣｍｐ＿ｉの動作を説明するための図である。図３に示すように、以下の説明では、ノードＮＡ＿ｉの寄生容量Ｃｓ＿ｉも考慮する。
【００３０】
図４は、内部クロック信号φ１ｄ，φ１，φ２のタイミング図である。
図３、図４を参照して、まず、時刻ｔ１で内部クロック信号φ２がＬレベルになり、続く時刻ｔ２で内部クロック信号φ１ｄ，φ１が共にＨレベルになる。この結果、スイッチＳＷｉｎ＿ｉ，ＳＷｓ＿ｉおよびスイッチＳＷｓｄがオン状態になるので、サンプリング容量Ｃｃ＿ｉの入力側の端子（ノードＮＣ＿ｉ）にアナログ入力信号Ｖｉｎが印加され、出力側の端子（ノードＮＡ＿ｉ）に基準電圧ＶＣＭが印加される。内部クロック信号φ２がＬレベルであり、内部クロック信号φ１ｄ，φ１が共にＨレベルである状態は、次の時刻ｔ３まで続く。この時刻ｔ２から時刻ｔ３までの期間がアナログ入力信号Ｖｉｎをサンプリングするサンプル期間である。
【００３１】
サンプル期間には、サンプリング容量Ｃｃ＿ｉの出力側の端子（ノードＮＡ＿ｉ）に、次式（１）に示す電荷Ｑ＿ａ＿ｉが蓄積される。ただし、次式（１）において、サンプリング容量Ｃｃ＿ｉの容量値をＣｃとし、ノードＮＡ＿ｉの寄生容量Ｃｓ＿ｉの容量値をＣｓとしている。
【００３２】
Q_a_i  ＝  Cc  ×  （VCM  −  Vin）  ＋  Cs  ×  VCM                …(1)
時刻ｔ３で、内部クロック信号φ１よりも先に内部クロック信号φ１ｄがＬレベルに変化する。この結果、全コンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎのサンプリング容量Ｃｃ＿１〜Ｃｃ＿ｎが共通配線Ｌｃに接続されたまま、各コンパレータＣｍｐ＿ｉのノードＮＡ＿ｉがハイインピーダンス状態となる。各コンパレータＣｍｐ＿ｉのノードＮＡ＿ｉでは、この直前に印加されている入力信号Ｖｉｎに応じた電荷Ｑ＿ａ＿ｉが保持される。すなわち、このタイミングで、アナログ入力信号Ｖｉｎがサンプルされる。
【００３３】
次の時刻ｔ４で、内部クロック信号φ１がＬレベルに変化することによって、スイッチＳＷｉｎ＿ｉ，スイッチＳＷｓ＿ｉがオフ状態になる。引き続いて時刻ｔ５に、内部クロック信号φ２がＨレベルに変化することによって、スイッチＳＷｒｅｆ＿ｉがオン状態になる。この結果、サンプリング容量Ｃｃ＿ｉの入力側の端子（ノードＮＣ＿ｉ）に対応の参照電圧Ｖｒｅｆ＿ｉが印加される。内部クロック信号φ１ｄ，φ１がＬレベルであり、内部クロック信号φ２がＨレベルとなる期間は時刻ｔ６まで続き、この時刻ｔ５からｔ６までの期間が比較期間である。また、時刻ｔ３から時刻ｔ５までがサンプル期間と比較期間との間の移行期間である。
【００３４】
比較期間では、ノードＮＡ＿ｉに、時刻ｔ３の直前に印加された入力信号Ｖｉｎに応じた電荷Ｑ＿ａ＿ｉが保持されている。したがって、ノードＮＡ＿ｉの電圧Ｖ＿ａ＿ｉと電荷Ｑ＿ａ＿ｉとは、次式（２）の関係がある。
【００３５】
Q_a_i  ＝  Cc  ×  （V_a_i  −  Vref_i）  ＋  Cs  ×  V_a_i        …(2)
上式（１）、（２）からノードＮＡ＿ｉの電圧Ｖ＿ａ＿ｉは、次式（３）のような値となる。
【００３６】
V_a_i  ＝  VCM  ＋  Cc／（Cc＋Cs）×（Vref_i−Vin）                …(3)
増幅器Ａｍｐ＿ｉは、比較期間に、上式（３）で表わされる電圧Ｖ＿ａ＿ｉを増幅する。ここで、実施の形態１の場合、上式（３）の基準電圧ＶＣＭは、増幅器Ａｍｐ＿ｉの閾値電圧に等しく設定される。
【００３７】
図５は、図３の増幅器Ａｍｐ＿ｉの入出力特性を示す図である。図５を参照して、増幅器Ａｍｐ＿ｉの入力電圧ＩＮ＿ｉが基準電圧ＶＣＭに等しいとき、増幅器Ａｍｐ＿ｉの出力電圧ＯＵＴ＿ｉはＨレベルとＬレベルの間の中立の電圧Ｖｍになる。言替えると、出力電圧ＯＵＴ＿ｉが中立の電圧Ｖｍになるように基準電圧ＶＣＭが増幅器Ａｍｐ＿ｉの閾値電圧に設定される。そして、入力電圧ＩＮ＿ｉが基準電圧ＶＣＭを超えると出力電圧ＯＵＴ＿ｉはＶｍより小さいＬレベル（“Ｌ”とも記載する）になり、入力電圧ＩＮ＿ｉが基準電圧ＶＣＭ未満の場合、出力電圧ＯＵＴ＿ｉはＶｍより大きいＨレベル（“Ｈ”とも記載する）になる。
【００３８】
図３の増幅器Ａｍｐ＿ｉおよびラッチ回路Ｌｃｈ＿ｉは、基準電圧ＶＣＭを基準としてノードＮＡ＿ｉの電圧がそれより大きいか小さいかに応じて、ＬレベルまたはＨレベルの出力信号ＳＣ＿ｉを出力する。したがって、上式（３）から明らかなように、
Vref_i  ＜  Vinの場合、SC_i  ＝  “Ｈ”                            …(4)
Vref_i  ＞  Vinの場合、SC_i  ＝  “Ｌ”                            …(5)
となる。
【００３９】
再び図３、図４を参照して、ラッチ回路Ｌｃｈ＿ｉは、比較期間が終了する時刻ｔ６の直前に増幅器Ａｍｐ＿ｉの出力を保持する。時刻ｔ６以降の手順は、時刻ｔ１以降と同じである。
【００４０】
次に、従来技術と比較した場合の実施の形態１のＡ／Ｄ変換器１の効果について説明する。
【００４１】
従来技術のＡ／Ｄ変換器の場合には、図３のスイッチＳＷｓｄが設けられていない。そこで、従来のＡ／Ｄ変換器の場合、サンプル期間から比較期間に移行する移行期間のとき、図３の各コンパレータＣｍｐ＿ｉでは、スイッチＳＷｓ＿ｉ（ｉは１以上ｎ以下の整数）がスイッチＳＷｉｎ＿ｉよりも先にオフ状態になるように制御される。この制御のため、スイッチＳＷｓ＿ｉ用の内部クロック信号が、スイッチＳＷｉｎ＿ｉ用の内部クロック信号よりも先にＨレベルからＬレベルに変化する。あるいは、図４に示す内部クロック信号φ１ｄによってスイッチＳＷｓ＿ｉが制御され、内部クロック信号φ１によって、スイッチＳＷｉｎ＿ｉが制御されると考えてもよい。
【００４２】
スイッチＳＷｓ＿ｉがオフ状態になることによって、各コンパレータＣｍｐ＿ｉのノードＮＡ＿ｉがハイインピーダンス状態となるので、直前に印加されている入力信号Ｖｉｎに応じた電荷Ｑ＿ａ＿ｉがサンプリング容量Ｃｃ＿ｉに保持される。すなわち、このタイミングで、アナログ入力信号Ｖｉｎがサンプルされる。
【００４３】
理想的には、各コンパレータＣｍｐ＿ｉに供給される内部クロック信号の“Ｈ”から“Ｌ”への変化タイミングは全て共通となるはずである。しかし実際には、クロック配線の寄生抵抗や寄生容量によってクロックに遅延が発生する。さらに、各コンパレータＣｍｐ＿ｉのスイッチＳＷｓ＿ｉを構成するＭＯＳトランジスタ素子の閾値Ｖｔｈのばらつきによっても、各コンパレータＣｍｐ＿ｉにおけるサンプリングのタイミングがずれる。
【００４４】
図６は、従来のＡ／Ｄ変換器におけるサンプルタイミングのばらつきを説明するための図である。図６を参照して、スイッチＳＷｉｎ＿ｉを制御する内部クロック信号のタイミングが第ｘ番目のコンパレータＣｍｐ＿ｘ（時刻ｔ１１）と第ｙ番目のコンパレータＣｍｐ＿ｙ（時刻ｔ１２）でΔｔだけずれると、その時間差の間にアナログ入力信号Ｖｉｎは変化してしまう。結果として第ｘ番目のコンパレータＣｍｐ＿ｘでサンプルされるアナログ信号Ｖｉｎ＿ｘと第ｙ番目のコンパレータＣｍｐ＿ｙでサンプルされるアナログ信号Ｖｉｎ＿ｙとには誤差Ｖｅｒｒが生じる。時間差Δｔが大きいほど、または、アナログ入力信号Ｖｉｎの周波数が大きいほど誤差Ｖｅｒｒは大きくなる。
【００４５】
各コンパレータＣｍｐ＿ｉではサンプル時に発生したこの誤差を含んだまま、次の比較動作を行うため誤差はそのままコンパレータＣｍｐ＿ｉの出力信号ＳＣ＿ｉに影響する。したがって、その出力信号ＳＣ＿ｉを用いて演算回路１３から出力されるデジタルコードＤ＿１〜Ｄ＿ｍには大きな誤差が含まれることとなり、Ａ／Ｄ変換器の性能が大幅に劣化することになる。このような誤差の特性から、高速または高精度のＡ／Ｄ変換器になるほど、従来のＡ／Ｄ変換器では精度劣化が大きい。
【００４６】
フラッシュ方式やサブレンジング方式ではコンパレータアレイの規模が他の方式に比べて大きいため、内部クロック信号の配線が長くなり、寄生抵抗と寄生容量が増えて遅延が大きくなる。たとえ、配線長を短くすることができたとしても、スイッチを構成するトランジスタの閾値Ｖｔｈのばらつきは製造装置によって決まるため下限があり、クロックの遅延を無くすことは不可能である。したがって、複数のコンパレータでサンプル動作を行なうフラッシュ方式やサブレンジング方式では、このサンプルタイミングのばらつきの問題は避けられない。
【００４７】
これに対して、実施の形態１のＡ／Ｄ変換器１の場合、全コンパレータＣｍｐでは、内部クロック信号φ１ｄによってサンプルのタイミングが決まる。この内部クロック信号φ１ｄによって制御されるスイッチＳＷｓｄは１箇所にしか存在しない。このため、クロック配線の寄生抵抗や寄生容量によるクロックの遅延や、スイッチを構成するトランジスタ素子の閾値Ｖｔｈのばらつきなどは、サンプリングのタイミングに影響しない。
【００４８】
実施の形態１の場合にも、各コンパレータＣｍｐ内に存在するスイッチＳＷｓ＿ｉのオンおよびオフのタイミングは、従来回路と同様にクロック配線の寄生抵抗および寄生容量による遅延や、スイッチＳＷｓ＿ｉを構成するトランジスタの閾値Ｖｔｈのばらつきの影響を受ける。しかしながら、各コンパレータＣｍｐ＿ｉのノードＮＡ＿ｉに蓄積される電荷Ｑ＿ａ＿ｉはスイッチＳＷｓｄがオフした後は保持されるため、スイッチＳＷｓ＿ｉのタイミングずれによってサンプリングのタイミングに誤差は生じない。
【００４９】
図７は、Ａ／Ｄ変換器１のサンプルタイミングを説明するための図である。図７を参照して、実施の形態１の場合において、内部クロック信号φ１がＬレベルに変化するタイミングが第ｘ番目のコンパレータＣｍｐ＿ｘ（時刻ｔ１１）と第ｙ番目のコンパレータＣｍｐ＿ｙ（時刻ｔ１２）とでΔｔだけずれたとする。この場合、内部クロック信号φ１がＬレベルに変化する以前の時刻ｔ１０にスイッチＳＷｓｄがオフしている。したがって、スイッチＳＷｓｄがオフ状態になる直前にサンプルされたアナログ入力Ｖｉｎ＿ｉは全コンパレータＣｍｐで共通であるため、各コンパレータＣｍｐによるサンプリング誤差は基本的にはなくなる。この結果、各コンパレータＣｍｐ＿ｉの出力信号ＳＣ＿ｉから、スイッチＳＷｓ＿ｉのオンおよびオフのタイミングのずれによる影響が排除されるため、Ａ／Ｄ変換器の性能が向上する。
【００５０】
［実施の形態２］
図８は、この発明の実施の形態２によるＡ／Ｄ変換器２の構成を示すブロック図である。図８のＡ／Ｄ変換器２は、電源やグランドからのノイズの影響を低減するために、差動のアナログ入力信号Ｖｉｎ（Ｖｉｎｐ，Ｖｉｎｎ）をデジタル変換して、ｍビットのデジタルコードＤ＿１〜Ｄ＿ｍを出力する。Ａ／Ｄ変換器２は、実施の形態１の場合と同様に、ｎ個のコンパレータ（比較器）Ｃｍｑ＿１〜Ｃｍｑ＿ｎがアレイ状に配置されたコンパレータアレイ１０Ａと、参照電圧生成回路１１Ａと、内部クロック生成回路１２と、プリエンコーダ１４と、エンコーダ１５と、スイッチＳＷｓｄ（第１のスイッチ）とを含む。以下、主として実施の形態１のＡ／Ｄ変換器１と異なる点について説明し、同一または相当する部分には同一の参照符号を付して説明を繰返さない場合がある。
【００５１】
図８の参照電圧生成回路１１Ａは、差動の参照電圧Ｖｒｅｆｐ＿ｉ，Ｖｒｅｆｎ＿ｉ（ｉは１以上ｎ以下の整数、ｎ＝２のｍ乗−１）を生成する。具体的には、参照電圧生成回路１１Ａは、直列接続されたｎ＋１個の抵抗素子Ｒｐ＿１〜Ｒｐ＿ｎ＋１を含む。参照電圧生成回路１１Ａは、これらの抵抗素子Ｒｐ＿１〜Ｒｐ＿ｎ＋１によって外部電源電圧（上限電圧の絶対値：ＶＲＴ、下限電圧の絶対値：ＶＲＢ）を等分割して、一定のステップ幅ごとにｎ個の正の参照電圧Ｖｒｅｆｐ＿１〜Ｖｒｅｆｐ＿ｎを出力する。また、参照電圧生成回路１１Ａは、直列接続されたｎ＋１個の抵抗素子Ｒｎ＿１〜Ｒｎ＿ｎ＋１を含む。参照電圧生成回路１１Ａは、こららの抵抗素子Ｒｎ＿１〜Ｒｎ＿ｎ＋１によって外部電源電圧（上限電圧の絶対値：ＶＲＢ、下限電圧の絶対値：ＶＲＴ）を等分割して、一定のステップ幅ごとにｎ個の負の参照電圧Ｖｒｅｆｎ＿１〜Ｖｒｅｆｎ＿ｎを出力する。生成された正負の参照電圧Ｖｒｅｆｐ＿ｉ，Ｖｒｅｆｎ＿ｉは、対応のコンパレータＣｍｑ＿ｉに出力される。
【００５２】
各コンパレータＣｍｑ＿ｉ（ｉ＝１〜ｎ）は、正のアナログ入力信号Ｖｉｎｐと負のアナログ入力信号Ｖｉｎｎをサンプルする。各コンパレータＣｍｑ＿ｉは、それらのアナログ入力信号の差分（Ｖｉｎｐ−Ｖｉｎｎ）と、参照電圧生成回路１１Ａから供給される対応の正の参照電圧Ｖｒｅｆｐ＿ｉと対応の負の参照電圧Ｖｒｅｆｎ＿ｉの差分（Ｖｒｅｆｐ＿ｉ−Ｖｒｅｆｎ＿ｉ）との大小比較を行う。その比較結果は信号ＳＣ＿ｉとして各コンパレータＣｍｑ＿ｉから出力され、プリエンコーダ１４で演算されて新たな信号ＳＰ＿ｉが生成される。エンコーダ１５ではこの信号ＳＰ＿ｉを受けてｍビットのデジタルコードＤ＿１〜Ｄ＿ｍを出力する。
【００５３】
図９は、図８の各コンパレータＣｍｑ＿ｉの構成を示す回路図である。図９を参照して、各コンパレータＣｍｑ＿ｉ（ｉは１以上ｎ以下の整数）は、第１、第２の容量部ＣＡｐ＿ｉ，ＣＡｎ＿ｉと、差動増幅器Ａｍｑ＿ｉと、ラッチ回路Ｌｃｈ＿ｉとを含む。
【００５４】
第１の容量部ＣＡｐ＿ｉは、正のアナログ入力信号Ｖｉｎｐ、対応する正の参照電圧Ｖｒｅｆｐ＿ｉ、および基準電圧ＶＣＭを受ける。容量部ＣＡｐ＿ｉは、サンプリング容量Ｃｃｐ＿ｉ（第１の容量素子）と、スイッチＳＷｉｎｐ＿ｉ（第２のスイッチ）と、スイッチＳＷｒｅｆｐ＿ｉ（第４のスイッチ）と、スイッチＳＷａｐ＿ｉ（第３のスイッチ）と、スイッチＳＷｂｐ＿ｉおよびＳＷｃｐ＿ｉとを含む。
【００５５】
スイッチＳＷｉｎｐ＿ｉ，ＳＷｒｅｆｐ＿ｉ，ＳＷａｐ＿ｉ，ＳＷｂｐ＿ｉ，ＳＷｃｐ＿ｉとして、たとえば、ＭＯＳＦＥＴを用いることができる。スイッチＳＷｉｎｐ＿ｉ，ＳＷａｐ＿ｉ，ＳＷｂｐ＿ｉのスイッチングは、内部クロック信号φ１によって制御される。実施の形態２の場合、内部クロック信号φ１がＨレベルのときこれらのスイッチがオン状態になり、内部クロック信号φ１がＬレベルときこれらのスイッチがオフ状態になる。また、スイッチＳＷｒｅｆｐ＿ｉ，ＳＷｃｐ＿ｉのスイッチングは、内部クロック信号φ２によって制御される。実施の形態２の場合、内部クロック信号φ２がＨレベルのときこれらのスイッチがオン状態になり、内部クロック信号φ２がＬレベルときこれらのスイッチがオフ状態になる。
【００５６】
各容量部ＣＡｐ＿ｉにおいて、スイッチＳＷｉｎｐ＿ｉは、正のアナログ入力信号Ｖｉｎｐの共通の入力ノードとサンプリング容量Ｃｃｐ＿ｉの入力側の端子（ノードＮＣｐ＿ｉ）との間に接続される。したがって、容量部ＣＡｐ＿ｉのノードＮＣｐ＿ｉには、スイッチＳＷｉｎｐ＿ｉがオン状態のときに共通の正のアナログ入力信号Ｖｉｎｐが入力される。
【００５７】
また、各容量部ＣＡｐ＿ｉのスイッチＳＷｒｅｆｐ＿ｉは、図８の参照電圧生成回路１１Ａの出力ノードのうち対応する正の参照電圧Ｖｒｅｆｐ＿ｉの出力ノードとサンプリング容量Ｃｃｐ＿ｉの入力側の端子（ノードＮＣｐ＿ｉ）との間に接続される。したがって、容量部ＣＡｐ＿ｉのノードＮＣｐ＿ｉには、スイッチＳＷｒｅｆｐ＿ｉがオン状態のときに対応の正の参照電圧Ｖｒｅｆｐ＿ｉが入力される。
【００５８】
各容量部ＣＡｐ＿ｉのスイッチＳＷａｐ＿ｉは、基準電圧ＶＣＭをコンパレータＣｍｑ＿１〜Ｃｍｑ＿ｎに供給する配線Ｌｃとサンプリング容量Ｃｃｐ＿ｉの出力側の端子（ノードＮＡｐ＿ｉ）との間に接続される。ここで、基準電圧ＶＣＭをコンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎに供給する共通の経路上には、スイッチＳＷｓｄが設けられる。したがって、容量部ＣＡｐ＿ｉのノードＮＡｐ＿ｉには、基準電圧ＶＣＭが、共通のスイッチＳＷｓｄおよび容量部ＣＡｐ＿ｉごとに設けられたスイッチＳＷａｐ＿ｉの両方がオン状態のときに入力される。
【００５９】
各容量部ＣＡｐ＿ｉのスイッチＳＷｃｐ＿ｉは、サンプリング容量Ｃｃｐ＿ｉの出力側の端子（ノードＮＡｐ＿ｉ）と差動増幅器Ａｍｑ＿ｉの非反転入力端子(ノードＮＢｐ＿ｉ）との間に設けられる。したがって、差動増幅器Ａｍｑ＿ｉの非反転入力端子(ノードＮＢｐ＿ｉ）には、サンプリング容量Ｃｃｐ＿ｉの出力側の端子（ノードＮＡｐ＿ｉ）の電圧Ｖ＿ａｐ＿ｉが、スイッチＳＷｃｐ＿ｉがオン状態のときに入力される。
【００６０】
各容量部ＣＡｐ＿ｉのスイッチＳＷｂｐ＿ｉは、配線Ｌｃと差動増幅器Ａｍｑ＿ｉの非反転入力端子(ノードＮＢｐ＿ｉ）との間に接続される。したがって、差動増幅器Ａｍｑ＿ｉの非反転入力端子(ノードＮＢｐ＿ｉ）には、基準電圧ＶＣＭが、共通のスイッチＳＷｓｄと容量部ＣＡｐ＿ｉごとに設けられたスイッチＳＷｂｐ＿ｉとの両方がオン状態のときに入力される。
【００６１】
第２の容量部ＣＡｎ＿ｉは、第１の容量部ＣＡｐ＿ｉと対で設けられ、負のアナログ入力信号Ｖｉｎｎ、対応する負の参照電圧Ｖｒｅｆｎ＿ｉ、および基準電圧ＶＣＭを受ける。容量部ＣＡｎ＿ｉは、サンプリング容量Ｃｃｎ＿ｉ（第２の容量素子）と、スイッチＳＷｉｎｎ＿ｉ（第５のスイッチ）と、スイッチＳＷｒｅｆｎ＿ｉ（第７のスイッチ）と、スイッチＳＷａｎ＿ｉ（第６のスイッチ）と、スイッチＳＷｂｎ＿ｉおよびＳＷｃｎ＿ｉとを含む。
【００６２】
容量部ＣＡｎ＿ｉの各構成要素間の接続は、容量部ＣＡｐ＿ｉと同様であるので説明を繰返さない。具体的には、容量部ＣＡｐ＿ｉについての上記の説明において、サンプリング容量Ｃｃｐ＿ｉおよびスイッチＳＷｉｎｐ＿ｉ，ＳＷｒｅｆｐ＿ｉ，ＳＷａｐ＿ｉ，ＳＷｂｐ＿ｉ，ＳＷｃｐ＿ｉは、サンプリング容量Ｃｃｎ＿ｉおよびスイッチＳＷｉｎｎ＿ｉ，ＳＷｒｅｆｎ＿ｉ，ＳＷａｎ＿ｉ，ＳＷｂｎ＿ｉ，ＳＷｃｎ＿ｉにそれぞれ置換わる。ノードＮＡｐ＿ｉ，ＮＢｐ＿ｉ，ＮＣｐ＿ｉは、ノードＮＡｎ＿ｉ，ＮＢｎ＿ｉ，ＮＣｎ＿ｉにそれぞれ置換わる。正のアナログ入力信号Ｖｉｎｐおよび正の参照電圧Ｖｒｅｆｐ＿ｉは、負のアナログ入力信号Ｖｉｎｎおよび負の参照電圧Ｖｒｅｆｎ＿ｉにそれぞれ置換わる。そして、差動増幅器Ａｍｑ＿ｉの非反転入力端子(ノードＮＢｐ＿ｉ）は、差動増幅器Ａｍｑ＿ｉの反転入力端子(ノードＮＢｎ＿ｉ）に置換わる。
【００６３】
次に、コンパレータＣｍｑ＿ｉの動作を説明する。コンパレータＣｍｑ＿ｉを構成する各スイッチを制御する内部クロック信号φ１ｄ，φ１，φ２のタイミングは図４と同じであるので、以下、図４、図９を参照して説明する。
【００６４】
まず、図４の時刻ｔ１で内部クロック信号φ２がＬレベルになり、続く時刻ｔ２で内部クロック信号φ１ｄ，φ１が共にＨレベルになる。時刻ｔ２から次の時刻ｔ３までの期間がサンプル期間である。
【００６５】
サンプル期間では、第１の容量部ＣＡｐ＿ｉのスイッチＳＷｉｎｐ＿ｉ，ＳＷａｐ＿ｉ，ＳＷｂｐ＿ｉおよびスイッチＳＷｓｄがオン状態になるので、サンプリング容量Ｃｃｐ＿ｉの入力側の端子（ノードＮＣｐ＿ｉ）に正のアナログ入力信号Ｖｉｎｐが印加され、出力側の端子（ノードＮＡｐ＿ｉ）および差動増幅器Ａｍｑ＿ｉの非反転入力端子(ノードＮＢｐ＿ｉ）に基準電圧ＶＣＭが印加される。
【００６６】
このとき、サンプリング容量Ｃｃｐ＿ｉの出力側の端子（ノードＮＡｐ＿ｉ）には、次式（６）に示す電荷Ｑ＿ａｐ＿ｉが蓄積される。ただし、次式（６）において、サンプリング容量Ｃｃｐ＿ｉの容量値をＣｃとし、ノードＮＡｐ＿ｉの寄生容量の容量値をＣｓとしている。
【００６７】
Q_ap_i  ＝  Cc  ×  （VCM  −  Vinp）  ＋  Cs  ×  VCM              …(6)
同様に、サンプル期間では、第２の容量部ＣＡｎ＿ｉのスイッチＳＷｉｎｎ＿ｉ，ＳＷａｎ＿ｉ，ＳＷｂｎ＿ｉがオン状態になるので、サンプリング容量Ｃｃｎ＿ｉの入力側の端子（ノードＮＣｎ＿ｉ）に負のアナログ入力信号Ｖｉｎｎが印加され、出力側の端子（ノードＮＡｎ＿ｉ）および差動増幅器Ａｍｑ＿ｉの反転入力端子(ノードＮＢｎ＿ｉ）に基準電圧ＶＣＭが印加される。
【００６８】
このとき、サンプリング容量Ｃｃｎ＿ｉの出力側の端子（ノードＮＡｎ＿ｉ）に、次式（７）に示す電荷Ｑ＿ａｎ＿ｉが蓄積される。ただし、次式（７）において、サンプリング容量Ｃｃｎ＿ｉの容量値をＣｃとし、ノードＮＡｎ＿ｉの寄生容量の容量値をＣｓとしている。
【００６９】
Q_an_i  ＝  Cc  ×  （VCM  −  Vinn）  ＋  Cs  ×  VCM              …(7)
次の時刻ｔ３で、内部クロック信号φ１よりも先に内部クロック信号φ１ｄがＬレベルに変化する。これによって、全コンパレータＣｍｑ＿１〜Ｃｍｑ＿ｎのサンプリング容量Ｃｃｐ＿１〜Ｃｃｐ＿ｎおよびＣｃｎ＿１〜Ｃｃｎ＿ｎが共通配線Ｌｃに接続されたままの状態で、第１の容量部ＣＡｐ＿ｉのノードＮＡｐ＿ｉおよび第２の容量部ＣＡｎ＿ｉのノードＮＡｎ＿ｉがハイインピーダンス状態となる。この結果、各第１の容量部ＣＡｐ＿ｉのノードＮＡｐ＿ｉでは、この直前に印加されている入力信号Ｖｉｎｐに応じた電荷Ｑ＿ａｐ＿ｉが保持される。また、各第２の容量部ＣＡｎ＿ｉのノードＮＡｎ＿ｉでは、この直前に印加されている入力信号Ｖｉｎｎに応じた電荷Ｑ＿ａｎ＿ｉが保持される。したがって、このタイミングで、差動のアナログ入力信号Ｖｉｎ（Ｖｉｎｐ，Ｖｉｎｎ）の値がサンプルされることになる。
【００７０】
次の時刻ｔ４で、内部クロック信号φ１がＬレベルに変化することによって、第１の容量部ＣＡｐ＿ｉのスイッチＳＷｉｎｐ＿ｉ，ＳＷａｐ＿ｉ，ＳＷｂｐ＿ｉおよび第２の容量部ＣＡｎ＿ｉのスイッチＳＷｉｎｎ＿ｉ，ＳＷａｎ＿ｉ，ＳＷｂｎ＿ｉがオフ状態になる。
【００７１】
引き続いて時刻ｔ５に、内部クロック信号φ２がＨレベルに変化することによって、第１の容量部ＣＡｐ＿ｉのスイッチＳＷｒｅｆｐ＿ｉ，ＳＷｃｐ＿ｉおよび第２の容量部ＣＡｎ＿ｉのスイッチＳＷｒｅｆｎ＿ｉ，ＳＷｃｎ＿ｉがオン状態になる。この結果、対応の正の参照電圧Ｖｒｅｆｐ＿ｉがサンプリング容量Ｃｃｐ＿ｉの入力側の端子（ノードＮＣｐ＿ｉ）に印加され、対応の負の参照電圧Ｖｒｅｆｎ＿ｉがサンプリング容量Ｃｃｎ＿ｉの入力側の端子（ノードＮＣｎ＿ｉ）に印加される。
【００７２】
また、差動増幅器Ａｍｑ＿ｉの非反転入力端子（ノードＮＢｐ＿ｉ）には、スイッチＳＷｃｐ＿ｉを介してサンプリング容量Ｃｃｐ＿ｉの出力側の端子（ノードＮＡｐ＿ｉ）の電圧Ｖ＿ａｐ＿ｉが入力される。同様に、差動増幅器Ａｍｑ＿ｉの非反転入力端子（ノードＮＢｎ＿ｉ）には、スイッチＳＷｃｎ＿ｉを介してサンプリング容量Ｃｃｎ＿ｉの出力側の端子（ノードＮＡｎ＿ｉ）の電圧Ｖ＿ａｎ＿ｉが入力される。内部クロック信号φ１ｄ，φ１がＬレベルであり、内部クロック信号φ２がＨレベルとなる期間は時刻ｔ６まで続き、この時刻ｔ５からｔ６までの期間が比較期間である。また、時刻ｔ３から時刻ｔ５までの期間が、サンプル期間と比較期間との間の移行期間である。
【００７３】
比較期間では、第１の容量部ＣＡｐ＿ｉのノードＮＡｐ＿ｉでは、時刻ｔ３の直前に印加された入力信号Ｖｉｎｐに応じた電荷Ｑ＿ａｐ＿ｉが保持されている。したがって、ノードＮＡｐ＿ｉの電圧Ｖ＿ａｐ＿ｉは、電荷Ｑ＿ａｐ＿ｉと次式（８）の関係がある。
【００７４】
Q_ap_i  ＝  Cc  ×  （V_ap_i  −  Vrefp_i）  ＋  Cs  ×  V_ap_i      …(8)
上式（６）、（８）からノードＮＡｐ＿ｉの電圧Ｖ＿ａｐ＿ｉは、次式（９）のような値となる。
【００７５】
V_ap_i  ＝  VCM  ＋  Cc／（Cc＋Cs）×（Vrefp_i−Vinp）              …(9)
同様に、第２の容量部ＣＡｎ＿ｉのノードＮＡｎ＿ｉでは、時刻ｔ３の直前に印加された入力信号Ｖｉｎｎに応じた電荷Ｑ＿ａｎ＿ｉが保持されている。したがって、ノードＮＡｎ＿ｉの電圧Ｖ＿ａｎ＿ｉは、電荷Ｑ＿ａｎ＿ｉと次式（１０）の関係がある。
【００７６】
Q_an_i  ＝  Cc  ×  （V_an_i  −  Vrefn_i）  ＋  Cs  ×  V_an_i    …(10)
上式（７）、（１０）からノードＮＡｎ＿ｉの電圧Ｖ＿ａｎ＿ｉは、次式（１１）のような値となる。
【００７７】
V_an_i  ＝  VCM  ＋  Cc／（Cc＋Cs）×（Vrefn_i−Vinn）              …(11)
差動増幅器Ａｍｑ＿ｉは、比較期間に、上式（９）で表わされる電圧Ｖ＿ａｐ＿ｉと、上式（１１）で表わされる電圧Ｖ＿ａｎ＿ｉとの差電圧（Ｖ＿ａｐ＿ｉ  −  Ｖ＿ａｎ＿ｉ）を増幅する。具体的に、差電圧（Ｖ＿ａｐ＿ｉ  −  Ｖ＿ａｎ＿ｉ）は次式（１２）で表わされる。
【００７８】
V_ap_i  −  V_an_i
＝  Cc／（Cc＋Cs）×（（Vrefp_i−Vrefn_i）−（Vinp−Vinn））        …(12)
図１０は、図９の差動増幅器Ａｍｑ＿ｉの入出力特性を示す図である。図１０を参照して、差動増幅器Ａｍｑ＿ｉの入力電圧の差電圧（ＩＮｐ＿ｉ−ＩＮｎ＿ｉ）が０のとき、出力電圧の差電圧（ＯＵＴｐ＿ｉ−ＯＵＴｎ＿ｉ）も０になる。そして、入力電圧の差電圧が正のとき出力電圧の差電圧はＬレベル（負）になり、入力電圧の差電圧が負のとき出力電圧の差電圧はＨレベル（正）になる。
【００７９】
図９のコンパレータＣｍｑ＿ｉの場合、サンプル期間には、差動増幅器Ａｍｑ＿ｉの反転入力端子および非反転入力端子のいずれにも基準電圧ＶＣＭが印加されるので、出力電圧の差電圧（ＯＵＴｐ＿ｉ−ＯＵＴｎ＿ｉ）は０になる。なお、基準電圧ＶＣＭの大きさは、差動増幅器の設計上、ゲインを出し易いバイアス電圧に設定される。たとえば、電源電圧Ｖｄｄに対して、１／２×Ｖｄｄ〜２／３×Ｖｄｄに設定される。
【００８０】
一方、比較期間には、差動増幅器Ａｍｑ＿ｉには、上式（１２）の差電圧（Ｖ＿ａｐ＿ｉ−Ｖ＿ａｎ＿ｉ）が入力される。したがって、図９の差動増幅器Ａｍｑ＿ｉおよびラッチ回路Ｌｃｈ＿ｉは、入力された差電圧（Ｖ＿ａｐ＿ｉ−Ｖ＿ａｎ＿ｉ）が正か負かに応じて、ＬレベルまたはＨレベルの出力信号ＳＣ＿ｉを出力する。すなわち、
Vrefp_i−Vrefn_i  ＜  Vinp−Vinnの場合、SC_i  ＝  “Ｈ”          …(13)
Vrefp_i−Vrefn_i  ＞  Vinp−Vinnの場合、SC_i  ＝  “Ｌ”          …(14)
となる。
【００８１】
実施の形態２のＡ／Ｄ変換器２の場合にも、実施の形態１の場合と同様に、全コンパレータＣｍｑ＿ｉ（ｉは１以上ｎ以下の整数）では、内部クロック信号φ１ｄによってサンプルのタイミングが決まる。この内部クロック信号φ１ｄによって制御されるスイッチＳＷｓｄは１箇所にしか存在しない。そのため、クロック配線の寄生抵抗や寄生容量によるクロックの遅延や、各スイッチを構成するトランジスタ素子の閾値Ｖｔｈのばらつきは、サンプリングのタイミングに影響しない。この結果、各コンパレータＣｍｑ＿ｉの出力信号ＳＣ＿ｉから、スイッチのオンおよびオフのタイミングのずれによる誤差が排除されるので、Ａ／Ｄ変換器の性能が向上する。
【００８２】
［実施の形態３］
図１１は、この発明の実施の形態３によるＡ／Ｄ変換器３の構成を示す回路図である。図１１のコンパレータアレイ１０Ｂは、ｎ個のコンパレータＣｍｐ＿１〜Ｃｍｐ＿ｎがｊ個（ｊはｎの約数、通常ｊ＝２，３などが用いられる。）のコンパレータグループＧ＿１〜Ｇ＿ｊに分割される点で、図２のコンパレータアレイ１０と異なる。
【００８３】
また、図１１のＡ／Ｄ変換器３は、ｊ個のコンパレータグループＧ＿１〜Ｇ＿ｊにそれぞれ対応して、ｊ個のスイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊ（複数の第１のスイッチ）を含む点で、図２のＡ／Ｄ変換器１と異なる。スイッチＳＷｓｄ＿ｗ（ｗは１以上ｊ以下の整数）は、対応のコンパレータグループＧ＿ｗを構成する各コンパレータＣｍｐに基準電圧ＶＣＭを供給する共通の配線Ｌｃ＿ｗ上に設けられる。したがって、各コンパレータグループＧ＿ｗを構成するコンパレータＣｍｐのノードＮＡには、個別のスイッチＳＷｓと対応する共通のスイッチＳＷｓｄ＿ｗとの両方がオン状態のときに基準電圧ＶＣＭが供給される。
【００８４】
スイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊのスイッチングは、内部クロック信号φ１ｄによって制御される。サンプル期間から比較期間に移行する移行期間のとき、各コンパレータＣｍｐ＿ｉ（ｉは１以上ｎ以下の整数）のスイッチＳＷｓを制御する内部クロック信号φ１がＬレベルに変化する前に、内部クロック信号φ１ｄがＬレベルに変化する。これによって、スイッチＳＷｓｄ＿１〜スイッチＳＷｓｄ＿ｊは、スイッチＳＷｓよりも先にオフ状態になる。
【００８５】
上記の構成によれば、実施の形態１の場合と同様に、各コンパレータグループを構成するコンパレータＣｍｐ間のサンプルタイミングのずれに伴なう誤差を排除することができる。一方、スイッチＳＷｓｄを１箇所に配置した実施の形態１の場合に比べると、コンパレータグループＧ＿１〜Ｇ＿ｊ間のスイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊのオンおよびオフのタイミングがずれるため誤差の低減効果が若干小さくなることは避けられない。しかしながら、スイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊの各々のサイズは、１つのスイッチＳＷｓｄを設ける実施の形態１の場合に比べて小さくできる。したがって、レイアウト上でコンパレータアレイ内部に隙間があるのであれば、その隙間に配置することでＡ／Ｄ変換器３全体のサイズを実施の形態１の場合よりも小さくすることができる。
【００８６】
図１１のその他の点については実施の形態１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、実施の形態２に示した差動構成のＡ／Ｄ変換器２の場合にも、コンパレータアレイ１０Ａを構成するコンパレータＣｍｑ＿１〜Ｃｍｑ＿ｍを複数のコンパレータグループに分割し、各コンパレータグループに対して、基準電圧ＶＣＭを供給する共通の経路上にスイッチＳＷｓｄを設けることができる。
【００８７】
［実施の形態４］
図１２は、この発明の実施の形態４によるＡ／Ｄ変換器４の構成を示すブロック図である。図１２のＡ／Ｄ変換器４は、コンパレータグループＧ＿１〜Ｇ＿ｊに基準電圧ＶＣＭを供給する共通の配線Ｌｔ上に設けられた１個のスイッチＳＷｔ（第８のスイッチ）をさらに含む点で、図１１のＡ／Ｄ変換器３と異なる。したがって、各コンパレータグループＧ＿ｗ（ｗは１以上ｊ以下の整数）を構成するコンパレータＣｍｐには、対応のスイッチＳＷｓｄ＿ｗおよび共通のスイッチＳＷｔの両方がオン状態のときに基準電圧ＶＣＭが供給される。
【００８８】
スイッチＳＷｔのスイッチングは、内部クロック信号φ１ｔによって制御される。サンプル期間から比較期間に移行する移行期間のとき、内部クロック信号φ１ｔは、スイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊを制御する内部クロック信号φ１ｄがＬレベルになるよりも前にＬレベルになる。この結果、スイッチＳＷｔは、スイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊよりも先にオフ状態になる。
【００８９】
このように、スイッチＳＷｓｄ＿１〜ＳＷｓｄ＿ｊの上の階層にもう１つ共通のスイッチＳＷｔを設けることで、コンパレータグループＧ＿１〜Ｇ＿ｊ間のスイッチのオン・オフのタイミングがずれることの影響を低減することが可能である。
【００９０】
図１２のその他の点については実施の形態３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、実施の形態２に示した差動構成のＡ／Ｄ変換器２の場合にも、コンパレータアレイ１０Ａを構成するコンパレータＣｍｑ＿１〜Ｃｍｑ＿ｍを複数のコンパレータグループに分割し、各コンパレータグループに対して、階層化されたスイッチＳＷｔ，ＳＷｓｄの両方がオン状態のときに基準電圧ＶＣＭを供給するように構成することができる。
【００９１】
［実施の形態５］
図１３は、この発明の実施の形態５によるＡ／Ｄ変換器５の構成を示すブロック図である。図１３のＡ／Ｄ変換器５は、サブレンジング方式の変換器である。
【００９２】
Ａ／Ｄ変換器の方式には様々なものがあり、それぞれステージの段数に違いがある。ステージとはアナログ信号を取り込んで参照電圧との比較結果に応じたデジタル信号を出力すると共に、アナログ演算を行って新たなアナログ信号を生成する機能を持った要素回路を示す。各ステージでアナログ信号読み込みからデジタル信号、およびアナログ信号を出力するまでに、クロックＣＬＫの１周期分が必要であり、隣接したステージ間では半周期の遅延が必要である。
【００９３】
一般にこのステージ数を増やすと参照電圧との比較を行うコンパレータの数を削減できるという利点があり、それを活用したものにパイプライン方式や逐次比較方式などがある。これらはコンパレータ数の削減により消費電力やサイズを小さくできるという効果を得ているが、その一方で、ステージ数が多いため各ステージでの動作にクロックが１周期ずつ必要となるため、Ａ／Ｄ変換器全体の変換時間が長いという欠点がある。
【００９４】
一方、ステージ数が１段であるのがフラッシュ方式であり、２段がサブレンジング方式である。これらのＡ／Ｄ変換器は、Ａ／Ｄ変換時間が短いという利点がある。したがって、変換時間を極力短くする必要のあるデータストレージ系、デジタル制御電源系のシステムではフラッシュ方式やサブレンジング方式が必須である。
【００９５】
図１３に示すサブレンジング方式のＡ／Ｄ変換器５は、Ａ／Ｄ変換動作を上位と下位の２段階で行うことを特徴とする。まず、図１４を参照して、Ａ／Ｄ変換器５の動作の概要を説明する。
【００９６】
図１４は、図１３のラダー抵抗２１の構成の一例を示す回路図である。図１４は、上位２ビット、下位２ビットの４ビットのＡ／Ｄ変換器用のラダー抵抗２１の構成を示している。ラダー抵抗２１は、直列接続された複数の抵抗素子によって電源電圧（上限電圧：ＶＲＴ、下限電圧：ＶＲＢ）を分割することにより、複数の参照電圧を生成する回路である。
【００９７】
上位のＡ／Ｄ変換ではラダー抵抗２１で生成される粗い参照電圧Ｖｒｃ＿１、Ｖｒｃ＿２、およびＶｒｃ＿３を使ってアナログ入力信号との比較が行われ、変換結果として２ビットのデジタルコード（上位コード）が得られる。それと同時に、その変換動作によって、アナログ入力信号が参照電圧レンジＲｃ＿１、Ｒｃ＿２、Ｒｃ＿３、およびＲｃ＿４の何れのレンジ内に該当するかが判定され、該当するレンジ（図の例ではＲｃ＿２）の中の細かい参照電圧Ｖｒｆ＿１、Ｖｒｆ＿２、およびＶｒｆ＿３が次の下位Ａ／Ｄ変換に用いられる。下位Ａ／Ｄ変換では、それらの参照電圧とアナログ入力信号との比較を行い、アナログ入力信号が参照電圧レンジＲｆ＿１、Ｒｆ＿２、Ｒｆ＿３、およびＲｆ＿４の何れのレンジ内に該当するかが判定され、変換結果として２ビットのデジタルコード（下位コード）が得られる。先の上位コードと合わせて合計４ビットのデジタルコードがＡ／Ｄ変換結果である。
【００９８】
再び図１３を参照して、サブレンジング方式のＡ／Ｄ変換器５は、上位Ａ／Ｄ変換用のサブＡ／Ｄ変換器（ＣＡＤＣ）と、下位Ａ／Ｄ変換用の２個のサブＡ／Ｄ変換器（ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂ）と、演算回路２２と、ラダー抵抗２１と、スイッチ群（ＭＵＸ）と、内部クロック生成回路２６と、スイッチ２３，２４，２５と、スイッチＳＷｓｄ（第１のスイッチ）とを含む。
【００９９】
図１３のＡ／Ｄ変換器５の場合、インターリーブ動作（交互動作）を行なうために、下位Ａ／Ｄ変換用のサブＡ／Ｄ変換器としてＦＤＡＣ＃ＡおよびＦＤＡＣ＃Ｂの２つが設けられている。これらのサブＡ／Ｄ変換器ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂは、同じ回路であり、単独で下位Ａ／Ｄ変換の機能を有する。
【０１００】
上位および下位のサブＡ／Ｄ変換器ＣＡＤＣ，ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂは、それぞれ複数のコンパレータを含む。サブＡ／Ｄ変換器の詳細な構成は、実施の形態１のコンパレータアレイ１０と同様であるので説明を繰返さない。サブＡ／Ｄ変換器ＣＡＤＣの動作を制御する内部クロック信号φ１１，φ１２は、実施の形態１の内部クロック信号φ１，φ２にそれぞれ対応する。同様に、サブＡ／Ｄ変換器ＦＤＡＣ＃Ａを制御する内部クロック信号φ２１，φ２２は、実施の形態１の内部クロック信号φ１，φ２にそれぞれ対応する。また、サブＡ／Ｄ変換器ＦＤＡＣ＃Ｂを制御する内部クロック信号φ３１，φ３２は、実施の形態１の内部クロック信号φ１，φ２にそれぞれ対応する。
【０１０１】
演算回路２２は、サブＡ／Ｄ変換器ＣＡＤＣの変換結果とサブＡ／Ｄ変換器ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂの変換結果を合わせてｍビットのデジタルコードを出力する論理回路である。
【０１０２】
ラダー抵抗２１は、既に説明したように、Ａ／Ｄ変換すべきアナログ入力信号Ｖｉｎと比較するための複数の参照電圧を発生する参照電圧生成回路である。
【０１０３】
スイッチ群（ＭＵＸ）は、ラダー抵抗２１で発生される参照電圧の中から、上位Ａ／Ｄ変換の結果に応じて判定されたサブレンジの参照電圧をサブＡ／Ｄ変換器ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂに印加するためのスイッチ群である。
【０１０４】
内部クロック生成回路２６は、外部から印加されるクロックＣＬＫを元にして内部クロック信号φ１ｄ,φ１１，φ１２，φ２１，φ２２，φ３１，φ３２を生成する回路である。
【０１０５】
スイッチ２３，２４，２５は、下位Ａ／Ｄ変換用の２個のサブＡ／Ｄ変換器ＦＤＡＣ＃ＡおよびＦＤＡＣ＃Ｂをインタリーブ動作させるときに用いられるスイッチである。
【０１０６】
スイッチＳＷｓｄは、実施の形態１の場合と同様に、基準電圧ＶＣＭを供給する共通の経路上に設けられる。スイッチＳＷｓｄのスイッチングは、内部クロック信号φ１ｄによって制御される。内部クロック信号φ１ｄがＨレベルのときスイッチＳＷｓｄはオン状態になり、内部クロック信号φ１ｄがＬレベルのときスイッチＳＷｓｄはオフ状態になる。
【０１０７】
図１５は、図１３の各クロック信号およびサブＡ／Ｄ変換器の動作を示すタイミング図である。以下、図１３、図１５を参照してＡ／Ｄ変換器５の動作を説明する。
【０１０８】
図１５の時刻ｔ３１で、内部クロック信号φ１ｄ，φ１１，φ２１がＨレベルに変化する。これによって、サブＡ／Ｄ変換器ＣＡＤＣおよびサブＡ／Ｄ変換器ＦＤＡＣ＃Ａが、共に同じタイミングでアナログ入力信号Ｖｉｎのサンプリングを行なう（サンプル期間Ｓａ＃１）。なお、このとき、スイッチ２３はサブＡ／Ｄ変換器ＦＤＡＣ＃Ａ側に接続され、スイッチ２４，２５はサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂ側に接続される。
【０１０９】
次の時刻ｔ３２で、内部クロック信号φ１１，φ２１よりも先に内部クロック信号φ１ｄがＬレベルに変化する。これによって、スイッチＳＷｓｄがオフ状態になるので、この時点のアナログ入力信号Ｖｉｎの値（＃１）がサンプルされる。
【０１１０】
次の時刻ｔ３３に内部クロック信号φ１１，φ２１がＬレベルに変化した後、時刻ｔ３４に内部クロック信号φ１２がＨレベルに変化する。これによって、サブＡ／Ｄ変換器ＣＡＤＣは、アナログ入力信号Ｖｉｎのサンプル値（＃１）と上位Ａ／Ｄ変換用の粗い参照電圧との比較を行なう（ＣＡＤＣの比較期間Ｃｏ＃１）。この結果、上位デジタルコードが得られるとともに、アナログ入力信号Ｖｉｎのサンプル値（＃１）がどのレンジに含まれるかが判定される。
【０１１１】
次の時刻ｔ３５に内部クロック信号φ１２がＬレベルに変化することによって、サブＡ／Ｄ変換器ＣＡＤＣの比較期間Ｃｏ＃１が終了する。
【０１１２】
次の時刻ｔ３６で、内部クロック信号φ１ｄ，φ１１，φ２２，φ３１がＨレベルに変化する。このとき、スイッチ２３はサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂ側に接続され、スイッチ２４，２５はサブＡ／Ｄ変換器ＦＤＡＣ＃Ａ側に接続される。スイッチ群（ＭＵＸ）は、ＣＡＤＣの比較期間Ｃｏ＃１の判定結果を基に、アナログ入力信号Ｖｉｎのサンプル値（＃１）に対応する電圧レンジに含まれる下位Ａ／Ｄ変換用の細かい参照電圧をサブＡ／Ｄ変換器ＦＤＡＣ＃Ａに印加する。そして、時刻ｔ３６から時刻ｔ４０までの内部クロック信号φ２２がＨレベルの間（ＦＡＤＣ＃Ａの比較期間Ｃｏ＃１）、サブＡ／Ｄ変換器ＦＤＡＣ＃Ａは、アナログ入力信号Ｖｉｎのサンプル値（＃１）と下位Ａ／Ｄ変換用参照電圧との比較を行なう。この結果、下位デジタルコードが得られ、演算回路２２は、先の上位デジタルコードとこの下位デジタルコードとを合わせてＡ／Ｄ変換結果として出力する。
【０１１３】
また、時刻ｔ３６から次の時刻ｔ３７までは、サブＡ／Ｄ変換器ＦＤＡＣ＃Ａの比較動作と並行して、サブＡ／Ｄ変換器ＣＡＤＣおよびサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂが、共に同じタイミングでアナログ入力信号Ｖｉｎのサンプリングを行なう（サンプル期間Ｓａ＃２）。
【０１１４】
次の時刻ｔ３７で、内部クロック信号φ１１，φ３１よりも先に内部クロック信号φ１ｄがＬレベルに変化する。これによって、スイッチＳＷｓｄがオフ状態になるので、この時点のアナログ入力信号Ｖｉｎの値（＃２）がサンプルされる。
【０１１５】
次の時刻ｔ３８に内部クロック信号φ１１，φ３１がＬレベルに変化した後、時刻ｔ３９に内部クロック信号φ１２がＨレベルに変化する。この変化を受けて、サブＡ／Ｄ変換器ＣＡＤＣは、アナログ入力信号Ｖｉｎのサンプル値（＃２）と上位Ａ／Ｄ変換用の粗い参照電圧との比較を行なう（ＣＡＤＣの比較期間Ｃｏ＃２）。この結果、上位デジタルコードが得られるとともに、アナログ入力信号Ｖｉｎがどのレンジに含まれるかが判定される。
【０１１６】
次の時刻ｔ４０に内部クロック信号φ１２がＬレベルに変化することによって、サブＡ／Ｄ変換器ＣＡＤＣの比較期間Ｃｏ＃２が終了する。このとき、内部クロック信号φ２２もＬレベルに変化するので、前述のサブＡ／Ｄ変換器ＦＤＡＣ＃Ａの比較期間Ｃｏ＃１が終了する。
【０１１７】
次の時刻ｔ４１で、内部クロック信号φ１ｄ，φ１１，φ２１，φ３２が再びＨレベルに変化する。このとき、スイッチ２３はサブＡ／Ｄ変換器ＦＤＡＣ＃Ａ側に接続され、スイッチ２４，２５はサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂ側に接続される。スイッチ群（ＭＵＸ）は、ＣＡＤＣの比較期間Ｃｏ＃２の判定結果を元に、アナログ入力信号Ｖｉｎのサンプル値（＃２）に対応する電圧レンジに含まれる下位Ａ／Ｄ変換用の細かい参照電圧をサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂに印加する。そして、時刻ｔ４１以降の内部クロック信号φ３２がＨレベルの間（ＦＡＤＣ＃Ｂの比較期間Ｃｏ＃２）、サブＡ／Ｄ変換器ＦＤＡＣ＃Ｂはアナログ入力信号Ｖｉｎのサンプル値（＃２）と下位Ａ／Ｄ変換用参照電圧との比較を行なう。この結果、下位デジタルコードが得られ、演算回路２２は、先の上位デジタルコードとこの下位デジタルコードとを合わせてＡ／Ｄ変換結果として出力する。
【０１１８】
また、時刻ｔ４１以降の内部クロック信号φ１ｄがＨレベルの間、上記のサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂの比較動作と並行して、サブＡ／Ｄ変換器ＣＡＤＣおよびサブＡ／Ｄ変換器ＦＤＡＣ＃Ａは、共に同じタイミングでアナログ入力信号Ｖｉｎのサンプリングを行なう。
【０１１９】
以上のように、サブＡ／Ｄ変換器ＦＤＡＣ＃ＡおよびサブＡ／Ｄ変換器ＦＤＡＣ＃Ｂは交互に動作を行う。この目的は、サブＡ／Ｄ変換器ＦＤＡＣ＃ＡおよびＦＤＡＣ＃Ｂを２つ交互に動作させることにより、サブＡ／Ｄ変換器ＣＡＤＣよりも動作速度を半減させることである。サブＡ／Ｄ変換器ＦＤＡＣ＃ＡおよびＦＤＡＣ＃Ｂに要求される精度はサブＡ／Ｄ変換器ＣＡＤＣよりも格段に厳しいため、一般にサブＡ／Ｄ変換器ＣＡＤＣと同じ速度で動作させることは難しい場合が多く、もし可能である場合でも消費電力が非常に大きくなるというデメリットを伴う。その対策としてこのような交互動作（インタリーブ動作）が行なわれる。
【０１２０】
実施の形態５のＡ／Ｄ変換器５の場合にも、実施の形態１の場合と同様に、サブＡ／Ｄ変換器ＣＡＤＣ，ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂを構成するコンパレータアレイでは、内部クロック信号φ１ｄによってサンプルのタイミングが決まる。この内部クロック信号φ１ｄによって制御されるスイッチＳＷｓｄは１箇所にしか存在しない。このため、クロック配線の寄生抵抗や寄生容量によるクロックの遅延やスイッチを構成するトランジスタ素子の閾値Ｖｔｈのばらつきによって生じるスイッチのオンおよびオフのタイミングのずれは、サンプルのタイミングに影響しない。この結果、サブＡ／Ｄ変換器ＣＡＤＣ，ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂの出力信号から、スイッチのオンおよびオフのタイミングのずれによる影響が排除されるので、Ａ／Ｄ変換器の性能が向上する。
【０１２１】
実施の形態５では、単一のアナログ入力信号の場合について説明したが、差動のアナログ入力信号をＡ／Ｄ変換するサブレンジング方式の変換器の場合にも、基準電圧ＶＣＭを供給する共通の経路上に共通のスイッチＳＷｓｄを設けることができる。
【０１２２】
また、実施の形態５では、スイッチＳＷｓｄを１箇所のみ設けたが、実施の形態３のように、サブＡ／Ｄ変換器ＣＡＤＣ，ＦＤＡＣ＃Ａ，ＦＤＡＣ＃ＢごとにスイッチＳＷｓｄ＿１〜ＳＷｓｄ＿３を設けることもできる。この場合、実施の形態４のように、さらに上の階層のスイッチＳＷｔを設けてもよい。この場合には、サブＡ／Ｄ変換器ＣＡＤＣ，ＦＤＡＣ＃Ａ，ＦＤＡＣ＃Ｂに対して、階層化されたスイッチＳＷｔ，ＳＷｓｄ＿１〜ＳＷｓｄ＿３の両方がオン状態のときに基準電圧ＶＣＭが供給される。
【０１２３】
［実施の形態１〜５のＡ／Ｄ変換器の半導体装置への適用例］
上述したフラッシュ方式のＡ／Ｄ変換器１〜４およびサブレンジング方式のＡ／Ｄ変換器５は、ＨＤＤ（Hard  Disk  Drive）などのデータストレージ用のシステムＬＳＩ（Large-Scale  Integration）や、デジタル制御電源用のマイクロコントローラなどの半導体装置で好適に用いることができる。
【０１２４】
データストレージやデジタル制御の分野では、フラッシュ方式やサブレンジング方式のＡ／Ｄ変換器が多用される。その理由は、システムの中にＡ／Ｄ変換器を含んだフィードバック系の制御信号のループがあり、そのフィードバックに許される時間的な余裕が少ないからである。このため、Ａ／Ｄ変換器がアナログ信号をサンプルしてから、それに該当するデジタルコードを出力するまでにかかる時間（すなわち、変換時間）を極力小さくする必要がある。
【０１２５】
既に説明したように、フラッシュ方式やサブレンジング方式のＡ／Ｄ変換器では、数多くの比較器がアレイ状に配置されることによって構成される。このため、クロックの遅延やスイッチ素子の特性ばらつきによって、比較器ごとにアナログ入力信号をサンプルするタイミングにばらつきが生じやすい。実施の形態１〜５のＡ／Ｄ変換器１〜５では、各比較器を構成するサンプリング容量に供給される基準電圧の供給線路上に共通のスイッチを設けることによって、比較器ごとのサンプルタイミングを揃えることができる。
【０１２６】
以下、実施の形態１〜５のＡ／Ｄ変換器の半導体装置への適用例について説明する。
図１６は、ある仕様のデジタル制御電源用のマイクロコントローラ３０のブロック図である。図１６を参照して、デジタル制御電源は、マイクロコントローラ３０と、ＤＣ−ＤＣコンバータなどのスイッチング回路３１と、スイッチング回路３１の出力を平滑化する平滑回路３２と、フィードバック制御のために出力電圧を検出する電圧検出部３３とを含む。
【０１２７】
マイクロコントローラ３０は、電圧検出部３３で検出した検出電圧に基づいて、スイッチング回路３１のスイッチング素子を制御するＰＷＭ（Pulse-Width  Modulation）信号を生成する回路である。図１６に示すように、マイクロコントローラ３０は、Ａ／Ｄ変換器４１と、Ａ／Ｄ変換器４１用の基準電圧を発生する基準電圧回路４２と、信号処理回路４３とを含む。
【０１２８】
Ａ／Ｄ変換器４１は、フラッシュ方式やサブレンジング方式の高速のＡ／Ｄ変換器であり、電圧検出部３３で検出した検出電圧をデジタル変換する。また、基準電圧回路４２は、図１の基準電圧ＶＣＭや参照電圧生成回路１１に入力される電源電圧（ＶＲＴ，ＶＲＢ）などを生成する回路である。
【０１２９】
信号処理回路４３は、外部から入力された制御信号および検出電圧に基づいて、スイッチング回路３１に対する制御アルゴリズムを実行するＤＳＰ（digital  signal  processor）と、ＤＳＰの演算結果に基づいてＰＷＭ信号を生成するデジタルＰＷＭ信号生成器とを含む。
【０１３０】
実施の形態１〜５で説明したＡ／Ｄ変換器を上記のＡ／Ｄ変換器４１に適用することによって、高性能のデジタル制御電源を実現することができる。
【０１３１】
図１７は、ある仕様のＨＤＤ用の信号処理装置５０のブロック図である。信号処理装置５０は、ハードディスクコントローラ（ＨＤＣ）から受けた書込データに応じた書込信号を発生したり、磁気ヘッドからの読出信号に基づいて読出データを生成したりする回路である。また、信号処理回路５０は、磁気ヘッドからの読出信号に基づいて磁気ヘッドの位置決めするためのデータをサーボ制御回路に出力したりする。
【０１３２】
図１７に示すように、信号処理回路５０は、外部のハードディスクコントローラ（ＨＤＣ）などとデータの授受を行なうためのインターフェース回路５６と、書込データに基づいて書込信号を生成する書込ドライバ５９とを含む。
【０１３３】
さらに、信号処理回路５０は、ハードディスクから信号を読み出すための回路として、ゲイン可変アンプ５１と、アナログフィルタ５２と、Ａ／Ｄ変換器５３と、デジタルフィルタ５４と、検出回路５５と、読出／書込用の電圧制御発振器（ＶＣＯ：Voltage-Controlled  Oscillator）５７と、サーボ制御用の電圧制御発振器（ＶＣＯ）５８とを含む。
【０１３４】
ゲイン可変アンプ５１は、磁気ヘッドが持つ非線形の電磁気特性で劣化減衰した読出信号の振幅を、所定の振幅レベルに可変増幅する。アナログフィルタ５２は、ゲイン可変アンプ５１から出力されたアナログ信号のノイズを除去する。Ａ／Ｄ変換器５３は、アナログフィルタ５２の出力をデジタル信号に変換する。デジタルフィルタ５４は、Ａ／Ｄ変換器５３から出力されたデジタル信号のノイズを除去する。検出回路５５は、デジタルフィルタ５４の出力に基づいて読出データを生成する。読出／書込用およびサーボ制御用の電圧制御発振器（ＶＣＯ）５７，５８は、検出回路５５の出力に基づいてＡ／Ｄ変換器５３のサンプリングの基準となるクロック信号を生成する。
【０１３５】
実施の形態１〜５で説明したＡ／Ｄ変換器を上記のＡ／Ｄ変換器５３に適用することによって、ＨＤＤ用の高速の信号処理装置５０を実現することができる。
【０１３６】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３７】
１〜５  Ａ／Ｄ変換器、１０，１０Ａ，１０Ｂ  コンパレータアレイ、１１，１１Ａ  参照電圧生成回路、１２，２６  内部クロック生成回路、２１  ラダー抵抗（参照電圧生成回路）、Ａｍｐ＿ｉ  増幅器、Ａｍｑ＿ｉ  差動増幅器、ＣＡ＿ｉ，ＣＡｐ＿ｉ，ＣＡｎ＿ｉ  容量部、Ｃｃ＿ｉ，Ｃｃｐ＿ｉ，Ｃｃｎ＿ｉ  サンプリング容量（容量素子）、Ｃｍｐ＿ｉ，Ｃｍｑ＿ｉ  コンパレータ、Ｇ＿１〜Ｇ＿ｊ  コンパレータグループ、ＳＷｓｄ，ＳＷｓｄ＿１〜ＳＷｓｄ＿ｊ  第１のスイッチ、ＳＷｉｎ＿ｉ，ＳＷｉｎｐ＿ｉ  第２のスイッチ、ＳＷｒｅｆ＿ｉ，ＳＷｒｅｆｐ＿ｉ  第４のスイッチ、ＳＷｓ＿ｉ，ＳＷａｐ＿ｉ  第３のスイッチ、ＳＷｉｎｎ＿ｉ  第５のスイッチ、ＳＷｒｅｆｎ＿ｉ  第７のスイッチ、ＳＷａｎ＿ｉ  第６のスイッチ、ＳＷｂｐ＿ｉ，ＳＷｃｐ＿ｉ，ＳＷｂｎ＿ｉ，ＳＷｃｎ＿ｉ  スイッチ、ＳＷｔ  第８のスイッチ、ＶＣＭ  基準電圧、Ｖｉｎ  アナログ入力信号、Ｖｉｎｐ  正のアナログ入力信号、Ｖｉｎｎ  負のアナログ入力信号、Ｖｒｅｆ＿ｉ，Ｖｒｃ  参照電圧、Ｖｒｅｆｐ＿ｉ  正の参照電圧、Ｖｒｅｆｎ＿ｉ  負の参照電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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