(57)【要約】【課題】素子形成部のみ薄化し周辺部は初期の半導体基板の厚みを残した半導体ウエハの製造工程においては、最終工程で厚い周辺部が残るため、素子形成部の半導体チップを分割する従来のダイシング装置を用いることができず、新たな設備投資が必要となる。【解決手段】初期の厚み（第１の厚み）を有する半導体基板の、素子形成部のみを第２の厚みまで薄化し、その裏面に金属層を形成した後、初期の半導体基板の厚み（第１の厚み）を残した初期周辺部を裏面側から第３の厚みになるまで研削し、素子形成部との段差が少ない周辺部を形成する。これにより、厚い周辺部を切り落とすための新たなダイシング装置を導入することなく、従来のダイシング装置で素子形成部と周辺部を切り離すことができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１主面および該第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、前記第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程と、
前記素子形成部を前記第２主面側から第２の厚みまで研削すると共に前記素子形成部の外周に前記第１の厚みを維持する初期周辺部を残存させる工程と、
研削後の第２主面に金属層を形成する工程と、
前記初期周辺部を前記第２主面側から前記金属層表面に達しない第３の厚みになるまで研削し、前記第１主面と対向し前記半導体基板が露出する第３主面を有し、前記素子形成部の外側を囲む周辺部を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ダイシングラインに沿ってダイシングし前記半導体チップを個々に分割することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属層の表面と前記第３主面との差が５μｍ〜１０μｍとなるように前記初期周辺部を研削することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の厚みは、１００μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第３主面および前記金属層表面にダイシングテープを張り付けた後、前記ダイシングを行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
ダイシングラインに沿って複数の半導体チップが配列する素子形成部と、該素子形成部の外側を囲む周辺部とを有する半導体装置であって、
前記素子形成部は前記半導体チップが形成された第１主面と、該第１主面と対向する第２主面を有し、
前記周辺部は前記第１主面と対向し半導体基板が露出する第３主面とを有し、
前記周辺部の厚みは前記素子形成部の厚みより大きく、前記第２主面は該第２主面と前記第３主面との距離より小さい膜厚の金属層で覆われ、
前記周辺部の端部の前記第１主面側には面取り部が設けられることを特徴とする半導体装置。
【請求項７】
前記前記金属層の表面と前記第３主面との差が５μｍ〜１０μｍであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記素子形成部の厚みは１００μｍ以下であることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に係り、特に薄化した半導体ウエハの量産を可能とする半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
現在の半導体装置では、例えば携帯端末器の小型化、薄型化に伴い、小型化、薄型化のニーズが高まっている。また特に、高耐圧用途の半導体装置（例えばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）など）では、特性面からも半導体装置の薄型化が望ましい。例えば、インバータに用いられるＩＧＢＴなどでは、スイッチング速度とコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）とはトレードオフの関係にあるものの、ドリフト層を薄化することで、いずれの特性も改善することができる。このため、素子領域を形成した後、バックグラインド（研削）により半導体ウエハを薄化し、ドリフト層の薄化を実現している。
【０００３】
具体的には、半導体基板の一主面の素子形成部にＩＧＢＴを形成し、対向する他の主面側から半導体ウエハ全体をバックグラインドして半導体ウエハの厚み（仕上げ厚み）を例えば９０μｍ程度まで薄化している。
【０００４】
しかし、半導体ウエハの薄化に伴い、搬送時の割れや、反りなどの不良も多くなり、取り扱いが困難となる問題がある。
【０００５】
そこで、半導体ウエハのバックグラインドの際、ウエハ裏面の周辺部を研削せず残して、内側の素子形成部の裏面のみを研削し、薄化させる技術が開発されている。周辺部を研削せずに残すことで、ウエハの搬送リスク低減や反りの低減などを実現できる（例えば特許文献１参照）。
【０００６】
図９は、上記の薄化技術を採用した、半導体装置の製造方法の一例を示す図である。ここでは、素子形成部にＩＧＢＴが形成される場合を例に説明する。
【０００７】
図９（Ａ）を参照して、ｎ型半導体基板１０１の第１主面Ｓｆ１の素子形成部Ｅ’に、複数のＩＧＢＴの半導体チップ１２０を形成する。すなわち、図示は省略するが、第１主面Ｓｆ１にｐ型チャネル層を形成し、ｐ型チャネル層を貫通するトレンチを形成した後、トレンチ内を絶縁膜で被覆した後、ゲート電極を埋め込む。トレンチに隣接したチャネル層表面にｎ型エミッタ領域を形成し、ゲート電極上に層間絶縁膜を形成してｎ型エミッタ領域にコンタクトするエミッタ電極を形成する。
【０００８】
図９（Ｂ）を参照して、素子形成部Ｅ’の裏面（第２主面Ｓｆ２）のみを所望の仕上げ厚み（例えば９０μｍ）まで研削すると共に、周辺部Ｐ’を半導体基板の初期厚み（例えば６２５μｍ）を維持して残存させる。
【０００９】
図９（Ｃ）を参照して、素子形成部の裏面（研削面）に、ｐ型不純物をイオン注入する。アニール処理をしてｐ型半導体層１１０を形成した後、半導体基板１０１の裏面（第２主面Ｓｆ２側）全面に、裏面金属層１１５を蒸着などにより形成する。
【００１０】
素子形成部Ｅ’の裏面金属層１１５は、コレクタ電極となる。これにより、ＩＧＢＴの半導体チップ１２０が配列する素子形成部Ｅ’と、その周囲で半導体チップ１２０が配置されない周辺部Ｐ’を有する半導体ウエハＷ’が形成される。
【００１１】
図９（Ｄ）を参照して、周辺部Ｐ’を素子形成部Ｅ’の外周に沿って、略円形に切り落とす。半導体チップ１２０を個々に分割するダイシングと同様に、半導体ウエハＷ’の主面に対して略垂直にブレードＢを配置、移動して、周辺部Ｐ’を切除する。
【００１２】
図９（Ｅ）を参照して、素子形成部Ｅ‘をダイシングライン１３０にそってダイシングし、個々の半導体チップ１２０に分割する。
【特許文献１】特開２００３−３３２２７１号公報（第２２ページ、第３２図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
素子形成部Ｅ’の周囲にそれより厚い周辺部Ｐ’を残した半導体ウエハＷ’では、半導体チップを個々に分割する際に、予め厚い周辺部Ｐ’を半導体ウエハＷ’の厚み方向に（半導体ウエハＷ’の主面に対して垂直に）切り落とすためのダイシングが必要である（図９（Ｄ）参照。）。
【００１４】
半導体チップ１２０を個々分割するダイシング装置は一般には、周辺部と素子形成部の段差が殆どない半導体ウエハを搭載し、切断するものであり、周辺部Ｐ’と素子形成部Ｅ’の段差が大きい（例えば５００μｍ以上）場合には、そのままでは半導体ウエハＷ’の素子形成部Ｅ’のダイシングを行うことができない。
【００１５】
そこで、周辺部Ｐ’を素子形成部Ｅ’の外周に沿って予め切り落とす手法を採用すると、この場合には、ステージあるいはブレードが回転する新たなダイシング装置が必要となる。
【００１６】
従って、このような半導体ウエハを量産するには設備投資が増加する問題があった。
【００１７】
また、従来の方法では、半導体ウエハＷ’の厚み方向にダイシングして周辺部Ｐ’を切り落とすため、半導体ウエハの周端部Ｐ’が断面構造において略直角（図９（Ｅ）破線丸印）となり、ウエハ割れなどの不良が発生する恐れがある。
【００１８】
特許文献１（図３２）の如く、半導体ウエハの裏面を研磨することにより半導体ウエハの内部領域を窪ませた場合、その内部領域より小さいステージ上に半導体ウエハを搭載し、ダイシングを行う必要がある。
【００１９】
従って、内部領域に形成された半導体チップを個々に分割するために、例えば内部領域が搭載されるような凸型のステージにするなど、全面が略平坦なウエハをダイシングする一般的なダイシング装置を改造する必要がある。
【００２０】
また、内部領域を形成したウエハにダイシングテープを貼る際にも、外周部と内部領域との段差が大きい場合は、段差の部分における密着性を高めた専用の装置あるいは従来装置の改造等が必要となる。
【００２１】
従ってこの場合も、半導体ウエハを量産するには設備投資が増加する問題があった。
【課題を解決するための手段】
【００２２】
本発明は上述した問題点に鑑みてなされたものであり、第１に、第１主面および該第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、前記第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程と、前記素子形成部を前記第２主面側から第２の厚みまで研削すると共に前記素子形成部の外周に前記第１の厚みを維持する初期周辺部を残存させる工程と、研削後の第２主面に金属層を形成する工程と、前記初期周辺部を前記第２主面側から前記金属層表面に達しない第３の厚みになるまで研削し、前記第１主面と対向し前記半導体基板が露出する第３主面を有し、前記素子形成部の外側を囲む周辺部を形成する工程と、を具備することにより解決するものである。
【００２３】
第２に、ダイシングラインに沿って複数の半導体チップが配列する素子形成部と、該素子形成部の外側を囲む周辺部とを有する半導体装置であって、前記素子形成部は前記半導体チップが形成された第１主面と、該第１主面と対向する第２主面を有し、前記周辺部は前記第１主面と対向し半導体基板が露出する第３主面とを有し、前記周辺部の厚みは前記素子形成部の厚みより大きく、前記第２主面は該第２主面と前記第３主面との距離より小さい膜厚の金属層で覆われ、前記周辺部の端部の前記第１主面側には面取り部が設けられることにより解決するものである。
【発明の効果】
【００２４】
本実施形態によれば、第１に、半導体ウエハの割れや反りを防止するため周辺部の厚みを素子形成部より厚く形成する製造方法を適用する半導体ウエハであっても、当該製造方法の最終工程までに必要な設備投資の増加を抑えて、量産が可能な半導体装置の製造方法を提供できる。
【００２５】
具体的には、半導体ウエハの裏面（第２主面）に、例えば裏面電極となる金属層を形成した後の工程において、半導体ウエハの第２主面に対して水平方向に初期周辺部を研削して、素子形成部と略同等の厚みの周辺部を形成できる。
【００２６】
従って、従来の方法で必要であった、厚い周辺部（初期周辺部）を半導体ウエハの第２主面（第１主面）に対して垂直に切り落とす工程及びそのための新たなダイシング装置の導入または従来のダイシング装置（ステージ）の改造が不要となる。本発明によれば、周辺部と素子形成部との段差が殆どない半導体ウエハをダイシングする一般的な（従来から利用していた）ダイシング装置を利用できるので、設備投資の増加を回避できる。
【００２７】
第２に、初期周辺部を第２主面に対して水平に研削する方法であっても、第２主面に形成された金属層には達しない第３の厚みを維持して研削を終了するので、例えば裏面電極となる金属層の破損を防止できる。
【００２８】
特に、研削後の周辺部の第３主面と、金属層表面の距離（段差）を５μｍ〜１０μｍとなる厚みに第３主面を研削にすることで、金属層の破損防止に効果的となる。段差がこれより少ないと、初期周辺部の研削時に発生するシリコン屑や、ブレードの破砕片によって金属層表面に傷が発生する。
【００２９】
一方、段差がこれより大きい場合は、ダイシングテープを貼る際に、段差の部分に空孔が発生しやすくなり、ダイシング時にチップ飛び等が発生する問題となる。このため、段差の部分の密着を良好にするような新たな装置が必要になる場合もある。
【００３０】
第２主面に形成する金属層は１μｍ程度であるので、本実施形態の如く金属層形成後の金属層表面と周辺部の第３主面の段差を５μｍ〜１０μｍとすることで、半導体ウエハの水平方向の研削における金属層の破損を防ぎ、ダイシングテープを貼る装置も従来のものを利用でき、ダイシングテープを周辺部の第３主面と金属層表面に密着させることができる。
【００３１】
第３に、周辺部の第１主面側は、初期の半導体ウエハの状態を維持できるので、周辺部の第１主面側の端部に設けられた面取り部は、半導体チップ（素子形成部）のダイシング工程まで残存する。
【００３２】
周辺部を切り落とす方法では、切り落とした後のチップ端部に面取り部が残らず、搬送時のウエハの割れや欠けが発生する問題がある。しかし、本実施形態によれば、初期の（第１の厚みの）半導体ウエハを準備する際、初期周辺部の研削量に応じて面取り量を適宜選択することにより、周辺部形成後（初期周辺部研削後）に半導体ウエハの状態で搬送などする必要がある場合でも、半導体ウエハ端部からの割れ等を防止できる。具体的には、初期周辺部を研削後でも、面取り部および周辺部の外周側面が残存するような面取り量を選択する。
【発明を実施するための最良の形態】
【００３３】
図１から図８を参照して本発明の実施の形態を、素子形成部にノンパンチスルー型のＩＧＢＴの半導体チップが形成される場合を例に詳述する。
【００３４】
本発明の半導体装置の製造方法は、第１主面および該第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、前記第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程と、前記素子形成部を前記第２主面側から第２の厚みまで研削すると共に前記素子形成部の外周に前記第１の厚みを維持する初期周辺部を残存させる工程と、研削後の第２主面に金属層を形成する工程と、前記初期周辺部を前記第２主面側から前記金属層表面に達しない第３の厚みになるまで研削し、前記第１主面と対向し前記半導体基板が露出する第３主面を有し、前記素子形成部の外側を囲む周辺部を形成する工程により構成される。
【００３５】
図１は、本実施形態の製造工程を示すフロー図であり、図２から図１０は、各製造工程における半導体ウエハの概略図である。
【００３６】
まず、第１の実施形態について説明する。
【００３７】
第１工程（ステップＳ１、図２および図３）：第１主面および第１主面と対向する第２主面を有する第１の厚みの半導体基板を準備し、第１主面の素子形成部にダイシングラインに沿って配列する複数の半導体チップを形成する工程。
【００３８】
図２は半導体基板１を示す図であり、図２（Ａ）が断面図であり図２（Ｂ）が第１主面Ｓ１側の平面図である。尚図２（Ａ）は図２（Ｂ）のａ−ａ線断面である。尚、以降の図は説明の便宜上概略を示したものであり、例えば素子形成部Ｅと初期周辺部ＩＰの面積比や、半導体基板の厚みと面積の比率などは実際の半導体基板（半導体ウエハ）とは異なっている。また、素子形成部のＩＧＢＴの構成は図３に示し、それ以外での詳細な図示は省略する。
【００３９】
図２（Ａ）を参照して、第１主面Ｓ１およびそれに対向する第２主面Ｓ２を有する半導体基板１（半導体ウエハ１Ｗ）を準備する。半導体基板１は、例えばｎ−型ＦＺ（浮遊帯溶融）結晶基板であり、第１の厚みＤ１（例えば５００μｍ〜６２５μｍ）を有する。
【００４０】
半導体基板１の第１主面Ｓ１側および第２主面Ｓ２側にはそれぞれ、端部からの割れを防止するための面取り部Ｔ１、Ｔ２、Ｔ３、Ｔ４が設けられる。
【００４１】
図２（Ｂ）を参照して、半導体基板１は、素子形成部Ｅと、素子形成部Ｅの外側を囲む初期周辺部ＩＰを有する。素子形成部Ｅには、後の工程において、一点鎖線で示したように複数のＩＧＢＴの半導体チップが配列する。
【００４２】
図３は、ＩＧＢＴの半導体チップ２０を説明するための図であり、図３（Ａ）がチップ２０部分の断面図であり図３（Ｂ）がチップ２０が形成された後の第１主面Ｓ１側の半導体基板１の平面図である。
【００４３】
図３（Ａ）を参照して、半導体基板１の第１主面Ｓ１側の素子形成部Ｅに、所望の不純物を拡散するなどしてＩＧＢＴの半導体チップ２０を形成する。
【００４４】
すなわち、半導体基板１の第１主面Ｓ１に、ｐ型不純物を注入及び拡散し、チャネル領域２を形成する。半導体基板１はＩＧＢＴのコレクタ領域（ドリフト層）の一部となる。その後、チャネル領域２を貫通するトレンチ３を形成し、トレンチ３内壁を絶縁膜４で被覆する。トレンチ３内にポリシリコン層などの導電材料を埋設してゲート電極５を形成し、トレンチ３に隣接したチャネル領域２表面に選択的にｎ＋型不純物を注入および拡散し、エミッタ領域６を形成する。またｐ＋型不純物を注入及び拡散してボディ領域７を形成する。更にＩＧＢＴの外周に耐圧を確保するためのガードリング８を形成する。また、ガードリング８の外側からチップ端部までの半導体基板１表面には高濃度のｎ型不純物領域であるアニュラー９を形成する。第１主面Ｓ１上を絶縁膜４で覆い、絶縁膜４にコンタクトホールＣＨを形成する。更に金属層をパターンニングして第１主面Ｓ１側にエミッタ電極１１を形成する。エミッタ電極１１は、コンタクトホールＣＨを介してエミッタ領域６とコンタクトする。これにより、複数のＩＧＢＴの半導体チップ２０が形成される。更に第１主面Ｓ１にはパッシベーション膜１３が設けられる。
【００４５】
図３（Ｂ）を参照し、複数のＩＧＢＴのチップ２０はダイシングライン３０に沿って配列する。本実施形態では、半導体チップの形成領域と、そのダイシングをするための半導体チップが形成されない領域を含む、略円形の破線の内側を素子形成部Ｅとし、その外側から半導体基板１端部までを初期周辺部ＩＰとする。
【００４６】
第２工程（ステップＳ２、図４および図５）：素子形成部を第２主面側から第２の厚みまで研削すると共に素子形成部の外周に第１の厚みを維持する初期周辺部を残存させる工程。
【００４７】
図４は半導体基板１を示す図であり、図４（Ａ）が断面図であり図４（Ｂ）が第１主面Ｓ１側の平面図である。尚図４（Ａ）は図４（Ｂ）のｂ−ｂ線断面である。
【００４８】
第１主面Ｓ１側に保護テープ４０を貼り付け、素子形成部Ｅの半導体基板１のみを第２主面Ｓ２側から研削（バックグラインド）する（図４（Ａ））。これにより初期周辺部ＩＰは素子形成部Ｅの外周で第１の厚みＤ１を維持して残存し、素子形成部Ｅのみ薄化される。素子形成部Ｅの第１主面Ｓ１から研削後の第２主面Ｓ２’までの厚み（第２の厚み）Ｄ２は、例えば９０μｍ程度である。また、初期周辺部ＩＰの第２主面Ｓ２の幅Ｗ１は、例えば３ｍｍ程度である。
【００４９】
図５の断面図を参照して、保護テープを剥離し、研削後の第２主面Ｓ２’側からｐ型イオン（例えばボロン（Ｂ））を注入する。その後アニール処理を行い、コレクタ領域の一部を構成するｐ型半導体層１０を形成する。ｐ型半導体層１０の厚みは例えば１μｍ程度である。
【００５０】
このように素子形成部Ｅを９０μｍまで薄化することで、ｎ型のドリフト層はその厚みが８０μｍ程度となり抵抗を低減できる。従って、例えば６００Ｖ程度の耐圧のＩＧＢＴ（例えばトレンチ３の深さが５μｍ程度）として、良好な特性が得られる。
【００５１】
第３工程（ステップＳ３、図６）：研削後の第２主面に金属層を形成する工程。
【００５２】
図６を参照して、研削後の第２主面Ｓ２’に、例えば金属蒸着などにより金属層１５を形成する。金属層１５は、ここでは裏面電極（コレクタ電極）となる多層金属層（例えば、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ）であり、その総厚みは例えば１μｍである。
【００５３】
これにより、ＩＧＢＴの半導体チップ２０が配列する薄化した（第２の厚みＤ２）素子形成部Ｅと、その周辺で初期の厚み（第１の厚みＤ１）を維持する初期周辺部ＩＰとを有する半導体ウエハ１Ｗが形成される。
【００５４】
本実施形態では、本工程までにおいて、薄化するのは素子形成部Ｅのみであり、初期周辺部ＩＰは初期の半導体基板１の厚み（第１の厚みＤ１）を維持する。従って素子形成部Ｅを薄化した後のｐ型半導体層１０を形成するためのイオン注入やアニール処理の工程、又は本工程の裏面の金属層１５の形成などにおいて搬送時の半導体ウエハ１Ｗの割れや反りを防止できる。
【００５５】
第４工程（ステップＳ４、図７）：初期周辺部を第２主面側から金属層表面に達しない第３の厚みになるまで研削し、第１主面と対向し半導体基板が露出する第３主面を有し、素子形成部の外側を囲む周辺部を形成する工程。
【００５６】
図７は、半導体ウエハ１Ｗの断面図である。
【００５７】
本工程では、初期周辺部ＩＰを第２主面側から砥石により研削する。金属層１５は、初期周辺部ＩＰの第２主面Ｓ２と、研削により段差が形成された初期周辺部ＩＰの内周側面Ｓｄｉにも形成される（図６参照）。
【００５８】
このため、初期周辺部ＩＰの第２主面Ｓ２に形成された金属層１５を砥石で研削し、初期周辺部ＩＰを研削により除去する。研削は、素子形成部Ｅの裏面（第２主面Ｓ２）の研削に用いた研削装置を使用し、半導体基板１の第２主面Ｓ２に対して水平方向に砥石Ｇを配置し、移動させて行う（図７（Ａ））。
【００５９】
初期周辺部ＩＰは、露出した金属層１５表面に達しない第３の厚みＤ３まで研削する。これにより、素子形成部Ｅの外側を囲み、素子形成部Ｅとの段差が少ない周辺部Ｐが形成される。周辺部Ｐの第１主面Ｓ１は素子形成部Ｅの第１主面Ｓ１と同一面であり、これと対向する第３主面Ｓ３には半導体基板１が露出する（図７（Ｂ））。
【００６０】
図７（Ｃ）は、周辺部Ｐ付近の拡大断面図である。
【００６１】
第１主面Ｓ１から第３主面Ｓ３までの第３の厚みＤ３は、例えば９５μｍ〜１００μｍである。すなわち、半導体ウエハ１Ｗの、周辺部Ｐの第３の厚みＤ３と素子形成部Ｅの金属層１５を含めた厚みの差（段差Ｄ４）は５μｍ〜１０μｍである。
【００６２】
本実施形態では、研削後の第２主面Ｓ２’に形成された金属層１５には達しない第３の厚みＤ３を維持して初期周辺部ＩＰの研削を終了し、周辺部Ｐを形成する。特に、研削後の周辺部Ｐの第３主面Ｓ３と、金属層１５表面との距離（段差Ｄ４）を５μｍ〜１０μｍにすることで、金属層１５の破損防止に効果的である。
【００６３】
段差Ｄ４がこれより少ないと、初期周辺部ＩＰの研削時に発生するシリコン屑や、砥石の破砕片によって金属層１５表面に傷が発生する。
【００６４】
一方、段差がこれより大きい場合は、後の工程で半導体チップに分割するために第３主面Ｓ３および金属層１５表面にダイシングテープを貼る際（図８（Ｂ）参照）に、段差Ｄ４の部分に密着せず空孔が発生しやすくなり、ダイシング時にチップ飛び等が発生する問題となる。
【００６５】
研削後の第２主面Ｓ２’に形成する金属層１５は１μｍ程度であるので、金属層１５表面と周辺部Ｐの第３主面Ｓ３の段差を５μｍ〜１０μｍとすることで、初期周辺部ＩＰの半導体ウエハ１Ｗの水平方向の研削時において金属層１５の破損を防ぎ、ダイシングテープも周辺部Ｐの第３主面Ｓ３と金属層１５の表面に密着させることができる。
【００６６】
本工程終了後の半導体ウエハ１Ｗは、第１主面Ｓ１側の端部に、初期の半導体基板１０の面取り部Ｔ１、Ｔ２が残存する。すなわち、半導体ウエハ１Ｗの端部からの割れ等の発生を抑制することができる。
【００６７】
尚面取り部Ｔ１、Ｔ２は、初期の（第１の厚みＤ１の）半導体ウエハを準備する際、初期周辺部の研削量に応じて面取り量を適宜選択する。具体的には、初期周辺部を研削後でも、面取り部Ｔ１、Ｔ２および周辺部Ｐの外周側面Ｓｄｏが残存するような面取り量を選択する。
【００６８】
第５工程（ステップＳ５、図８）：ダイシングラインに沿ってダイシングし半導体チップを個々に分割する工程。
【００６９】
図８（Ａ）は半導体ウエハ１Ｗの全体の断面図を示し、図８（Ｂ）は段差Ｄ４部分の拡大図を示す。
【００７０】
ダイシングテープ４２を貼り付ける。既述の如く段差Ｄ４が５μｍ〜１０μｍであるので、従来のダイシングテープを貼る装置であっても段差Ｄ４の部分（破線丸印）にもダイシングテープ４２を密着させることができる（図８（Ｂ））。
【００７１】
ダイシングライン３０に沿ってダイシングし、ＩＧＢＴの半導体チップ２０を個々に分割する。このダイシングは、半導体ウエハ１Ｗの第１主面Ｓ１に対して垂直にブレードＢを配置して切断する既知の方法である。
【００７２】
周辺部が初期の半導体基板の厚みを維持（初期周辺部ＩＰが残存）していると、段差Ｄ４が大きくなる。つまり従来の装置でダイシングテープを貼る場合は、特に段差Ｄ４の部分においてダイシングテープ４２を密着させるのが困難となる。このため、段差Ｄ４の部分の密着性を良好にする新たな装置や、従来の装置の改良等が必要となる。
【００７３】
また、ダイシング装置についても、初期周辺部ＩＰと素子形成部Ｅの段差が大きい場合は、従来装置の改良が必要となる。
【００７４】
しかし、本実施形態では、周辺部Ｐを、素子形成部Ｅと同等の厚みまで研削した後、ダイシングテープを貼り、ダイシングを行う。従って、ダイシングテープを貼る工程およびダイシングの工程において、従来の装置、すなわち周辺部Ｐと素子形成部Ｅの厚みがほぼ同等な半導体ウエハをダイシングするための装置を利用することができる。
【００７５】
このように、本実施形態では、素子形成部Ｅを薄化する研削装置と、厚い初期周辺部ＩＰを削り落とす研削装置を兼用できる。また段差の少ない周辺部Ｐと金属層表面にダイシングテープを張り付け、半導体チップをダイシングすることができる。
【００７６】
従って、初期周辺部ＩＰを切り落とすダイシング装置や、大きい段差部があっても端部まで密着が可能なダイシングテープを貼る装置などの新規設備を導入することなく、素子形成部Ｅのみ薄化した半導体ウエハ１Ｗの量産が可能となる。
【００７７】
再び図７（Ｂ）（Ｃ）を参照して、本発明の半導体装置について説明する。既述の如く本実施形態の半導体ウエハ１Ｗは、半導体ウエハ１Ｗとして完成した状態（ダイシング前の状態（図９（Ｂ）））において、ダイシングラインに沿って複数の半導体チップが配列する素子形成部Ｅと、素子形成部Ｅの外側を囲む周辺部Ｐとを有する。素子形成部Ｅは半導体チップ２０が形成された第１主面Ｓ１と、第１主面Ｓ２と対向する第２主面を有し、周辺部Ｐは第１主面Ｓ１と対向し半導体基板１が露出する第３主面Ｓ３とを有する。周辺部Ｐの厚みは素子形成部Ｅの厚みより大きい第３の厚みＤ３を有し、第２主面Ｓ２’は第２主面Ｓ２’と第３主面Ｓ３との距離より小さい膜厚の金属層１５で覆われる。更に、周辺部Ｐの端部の第１主面Ｓ１側には面取り部Ｔ１、Ｔ２が設けられる。
【００７８】
このように本実施形態によれば、周辺部Ｐと素子形成部Ｅが略同等の厚みで、第１主面Ｓ１側の端部に面取り部Ｔ１、Ｔ２を備えた、薄化した半導体ウエハ１Ｗを提供できる。すなわち、図９（Ｂ）に示す半導体ウエハ１Ｗの状態で搬送等する場合であっても端部からの割れや欠け等を防止することができる。
【００７９】
以上、素子形成部ＥにＩＧＢＴのチップが形成される場合を例に説明したが、素子形成部Ｅのチップはこれに限らない。例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）やバイポーラトランジスタなどであっても同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態を説明するためのフロー図である。
【図２】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図３】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図４】本発明の実施形態を説明するための（Ａ）断面図、（Ｂ）平面図である。
【図５】本発明の実施形態を説明するための断面図である。
【図６】本発明の第１の実施形態を説明するための断面図である。
【図７】本発明の実施形態を説明するための断面図である。
【図８】本発明の実施形態を説明するための断面図である。
【図９】従来技術を説明するための断面図である。
【符号の説明】
【００８１】
１      半導体基板
１Ｗ    半導体ウエハ
２      チャネル領域
３      トレンチ
４      絶縁膜
５      ゲート電極
６      エミッタ領域
８      ガードリング
１０    ｐ型半導体層
１１    エミッタ電極
１３    パッシベーション膜
１５    金属層
２０    半導体チップ
３０    ダイシングライン
５０    遮蔽板
５１    ステージ
５２    治具（クランプ）
Ｄ１    第１の厚み
Ｄ２    第２の厚み
Ｄ３    第３の厚み
Ｄ４    第４の厚み
ＣＨ    コンタクトホール
Ｅ      素子形成部
ＩＰ    初期周辺部
Ｐ      周辺部
Ｔ１、Ｔ２、Ｔ３、Ｔ４    面取り部
Ｓ１、Ｓｆ１    第１主面
Ｓ２、Ｓｆ２    第２主面
Ｓ２’  研削後の第２主面
Ｓ３    第３主面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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