(57)【要約】【課題】セル面積の増加を抑制しつつ、書き込み電流を増大する。【解決手段】抵抗変化型メモリは、第１の素子領域１０と、第１の素子領域の上方に配置され、第１の方向Ｘにそれぞれ延在された第１及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２のビット線にそれぞれ接続された第１及び第２の抵抗変化素子ＭＴＪ１，ＭＴＪ２と、第１及び第２の抵抗変化素子の両方に直列接続され、第１の素子領域内に形成され、第１の方向と交差する第２の方向Ｙに延在された第１のゲート電極Ｇ１を有し、第１のゲート電極のゲート幅は第１の素子領域の第２の方向の幅と等しい第１のトランジスタＴｒ１とを具備する。【選択図】      図１
2010016193.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子領域と、
前記第１の素子領域の上方に配置され、第１の方向にそれぞれ延在された第１及び第２のビット線と、
前記第１及び第２のビット線にそれぞれ接続された第１及び第２の抵抗変化素子と、
前記第１及び第２の抵抗変化素子の両方に直列接続され、前記第１の素子領域内に形成され、前記第１の方向と交差する第２の方向に延在された第１のゲート電極を有し、前記第１のゲート電極のゲート幅は前記第１の素子領域の前記第２の方向の幅と等しい第１のトランジスタと
を具備することを特徴とする抵抗変化型メモリ。
【請求項２】
前記第１及び第２のビット線にそれぞれ接続された第３及び第４の抵抗変化素子と、
前記第３及び第４の抵抗変化素子の両方に直列接続され、前記第１の素子領域内に形成され、前記第２の方向に延在された第２のゲート電極を有し、前記第２のゲート電極のゲート幅は前記第１の素子領域の前記第２の方向の前記幅と等しく、前記第１のトランジスタとソース／ドレイン拡散層を共有する第２のトランジスタと
をさらに具備し、
前記第１及び第２のトランジスタは、ソース／ドレイン拡散層を共有することを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項３】
前記第１のビット線の両端にそれぞれ接続された第１及び第２のスイッチと、
前記第２のビット線の両端にそれぞれ接続された第３及び第４のスイッチと
をさらに具備することを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項４】
前記第１の素子領域内の全てのセルで１つのセンスアンプを共有することを特徴とする請求項１に記載の抵抗変化型メモリ。
【請求項５】
前記第１の方向に延在され、前記第１及び第２のビット線を含む複数のビット線と、
前記複数のビット線にそれぞれ接続され、前記第１及び第２の抵抗変化素子を含む複数の抵抗変化素子と、
前記第１の素子領域内の前記複数の抵抗変化素子で共有され、前記第１の方向に延在されたソース線と
をさらに具備することを特徴とする請求項１に記載の抵抗変化型メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子とセルトランジスタとを有する抵抗変化型メモリに関する。
【背景技術】
【０００２】
例えばスピン注入型磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）等の抵抗変化型メモリにおいて、書き込み時の反転電流が大きい場合、その書き込み電流の大きさはセル選択スイッチのトランジスタのゲート幅（Ｔｒ−Ｗ）で決定される。この場合、トランジスタのゲート幅によってセル面積が決定してしまう。このため、書き込み電流を増加させつつ、セル面積の微細化を図ることが困難であった。
【０００３】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００７−１６４８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、セル面積の増加を抑制しつつ、書き込み電流を増大することが可能な抵抗変化型メモリを提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様による抵抗変化型メモリは、第１の素子領域と、前記第１の素子領域の上方に配置され、第１の方向にそれぞれ延在された第１及び第２のビット線と、前記第１及び第２のビット線にそれぞれ接続された第１及び第２の抵抗変化素子と、前記第１及び第２の抵抗変化素子の両方に直列接続され、前記第１の素子領域内に形成され、前記第１の方向と交差する第２の方向に延在された第１のゲート電極を有し、前記第１のゲート電極のゲート幅は前記第１の素子領域の前記第２の方向の幅と等しい第１のトランジスタとを具備する。
【発明の効果】
【０００６】
本発明によれば、セル面積の増加を抑制しつつ、書き込み電流を増大することが可能な抵抗変化型メモリを提供できる。
【発明を実施するための最良の形態】
【０００７】
以下に、抵抗変化型メモリとして磁気ランダムアクセスメモリを例に挙げ、本発明の実施の形態を説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［１］第１の実施形態
［１−１］レイアウト
図１を用いて、本発明の第１の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。尚、ここでは、本図の左上の素子領域に着目して詳説する。
【０００９】
図１に示すように、複数の素子領域１０が島状に形成されている。この１つの素子領域１０の上方にはＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４、ＭＴＪ５、ＭＴＪ６、ＭＴＪ７、ＭＴＪ８が配置され、１つの素子領域１０に８セルが形成されている。ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４は素子領域１０のＸ方向の左端部にＹ方向に並び、ＭＴＪ素子ＭＴＪ５、ＭＴＪ６、ＭＴＪ７、ＭＴＪ８は素子領域１０のＸ方向の右端部にＹ方向に並んでいる。
【００１０】
素子領域１０の上方には、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４がＸ方向に延在されている。ビット線ＢＬ１は、ＭＴＪ素子ＭＴＪ１、ＭＴＪ５の上方に配置され、このＭＴＪ素子ＭＴＪ１、ＭＴＪ５に接続されている。ビット線ＢＬ２は、ＭＴＪ素子ＭＴＪ２、ＭＴＪ６の上方に配置され、このＭＴＪ素子ＭＴＪ２、ＭＴＪ６に接続されている。ビット線ＢＬ３は、ＭＴＪ素子ＭＴＪ３、ＭＴＪ７の上方に配置され、このＭＴＪ素子ＭＴＪ３、ＭＴＪ７に接続されている。ビット線ＢＬ４は、ＭＴＪ素子ＭＴＪ４、ＭＴＪ８の上方に配置され、このＭＴＪ素子ＭＴＪ４、ＭＴＪ８に接続されている。
【００１１】
素子領域１０上には、ゲート電極Ｇ１、Ｇ２（ワード線ＷＬ１、ＷＬ２）がＹ方向に延在されている。ゲート電極Ｇ１の左側の素子領域１０内にはソース／ドレイン拡散層２ａが形成され、ゲート電極Ｇ２の右側の素子領域１０内にはソース／ドレイン拡散層２ｂが形成され、ゲート電極Ｇ１、Ｇ２間の素子領域１０内にはソース／ドレイン拡散層２ｃが形成されている。これにより、素子領域１０内には２つのトランジスタＴｒ１、Ｔｒ２が形成されている。つまり、ゲート電極Ｇ１とソース／ドレイン拡散層２ａ、２ｃとを有するトランジスタＴｒ１、ゲート電極Ｇ２とソース／ドレイン拡散層２ｂ、２ｃとを有するトランジスタＴｒ２が形成されている。
【００１２】
素子領域１０の上方には、ソース線ＳＬがＸ方向に延在されている。このソース線ＳＬは、素子領域１０の中央のビット線ＢＬ２、ＢＬ３間に配置され、素子領域１０内の全てのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４、ＭＴＪ５、ＭＴＪ６、ＭＴＪ７、ＭＴＪ８で共有されている。ソース線ＳＬは、ソース線コンタクトＳＣに接続されている。このソース線コンタクトＳＣは、ビット線ＢＬ２、ＢＬ３間及びゲート電極Ｇ１、Ｇ２間に配置され、トランジスタＴｒ１、Ｔｒ２の共有拡散層であるソース／ドレイン拡散層２ｃに接続されている。
【００１３】
メモリセルアレイＭＣＡの周辺において、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４及びソース線ＳＬの両端には、スイッチＳＷ１、ＳＷ２がそれぞれ接続されている。これらスイッチＳＷ１、ＳＷ２はドライバ／シンカ４１、４２にそれぞれ接続されている。
【００１４】
以上のように、本実施形態では、１つのソース線コンタクトＳＣに対し、左右４個ずつの合計８セルが繋がっている。そして、左右半分の４セルで、１つのトランジスタを共有している。つまり、トランジスタＴｒ１はソース線コンタクトＳＣの左側の４セルを構成するＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４で共有され、トランジスタＴｒ２はソース線コンタクトＳＣの右側の４セルを構成するＭＴＪ素子ＭＴＪ５、ＭＴＪ６、ＭＴＪ７、ＭＴＪ８で共有されている。従って、本実施形態では、１つのトランジスタを共有するＹ方向の４セルはセル毎に素子領域１０が分断されていない。換言すると、素子領域１０上のゲート電極Ｇ１、Ｇ２のゲート幅（Ｙ方向の幅）は、素子領域１０のＹ方向の幅と等しくなっている。
【００１５】
尚、１つの素子領域１０内の全てのセル（本実施形態の場合８セル）は、１つのセンスアンプ（図示せず）を共有している。つまり、１つの島状の素子領域１０に対して１つのセンスアンプが周辺回路領域に配置されている。
【００１６】
［１−２］断面構造
まず、図２を用いて、図１のＩＩ−ＩＩ線に沿ったメモリセルの断面構造について説明する。図２に示すように、半導体基板１上にゲート電極Ｇ１、Ｇ２がそれぞれ形成され、このゲート電極Ｇ１、Ｇ２の両側の半導体基板１内にはソース／ドレイン拡散層２ａ、２ｂ、２ｃがそれぞれ形成されている。これにより、素子領域１０内には、２つのトランジスタＴｒ１、Ｔｒ２が形成されている。ソース／ドレイン拡散層２ａにはコンタクト３１を介してＭＴＪ素子ＭＴＪ１が接続され、このＭＴＪ素子ＭＴＪ１はビット線コンタクトＢＣ１を介してビット線ＢＬ１に接続されている。ソース／ドレイン拡散層２ｂにはコンタクト３５を介してＭＴＪ素子ＭＴＪ５が接続され、このＭＴＪ素子ＭＴＪ５はビット線コンタクトＢＣ５を介してビット線ＢＬ１に接続されている。ソース／ドレイン拡散層２ｃにはソース線コンタクトＳＣを介してソース線ＳＬが接続されている。ＭＴＪ素子ＭＴＪ１、ＭＴＪ５は、固定層（ピン層）１１、記録層（フリー層）１３、これらに挟まれたトンネル絶縁層１２を有している。
【００１７】
次に、図３を用いて、図１のＩＩＩ−ＩＩＩ線に沿ったメモリセルの断面構造について説明する。図３に示すように、１つのトランジスタＴｒ１のソース／ドレイン拡散層２ａに対して、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４が接続されている。つまり、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４で１つのトランジスタＴｒ１を共有している。また、隣り合うビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４間のピッチは等しく、ソース線ＳＬはビット線ＢＬ２、ＢＬ３間に配置されている。このため、ソース線ＳＬとビット線ＢＬ２間のピッチ及びソース線ＳＬとビット線ＢＬ３間のピッチは隣り合うビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４間のピッチより狭い。
【００１８】
次に、図４を用いて、図１のＩＶ−ＩＶ線に沿ったメモリセルの断面構造について説明する。図４に示すように、４本のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４の下方において、トランジスタＴｒ１のゲート電極Ｇ１は素子領域１０上をＹ方向に延在されている。この素子領域１０内においてゲート電極Ｇ１のチャネル領域はＹ方向において分断されない。従って、ゲート電極Ｇ１のゲート幅Ｗは、素子領域１０のＹ方向の幅Ｘと等しくなっている。
【００１９】
［１−３］回路構成
図５を用いて、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの４セルの回路構成について説明する。尚、ここでは、図１の左上の素子領域１０の左側の４セルに着目して詳説する。
【００２０】
図５に示すように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の一端は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４にそれぞれ接続されている。ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の他端は共通ノードｎに接続されている。このノードｎはトランジスタＴｒ１の電流経路の一端に接続され、トランジスタＴｒ１の電流経路の他端はソース線ＳＬに接続されている。トランジスタＴｒ１のゲート電極Ｇ１はワード線ＷＬ１に接続されている。
【００２１】
このように、本実施形態では、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４に対して、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は４つ用いられるが、トランジスタＴｒ１及びソース線ＳＬは１つを共有している。
【００２２】
［１−４］書き込み動作
図６を用いて、本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作について説明する。尚、ここでは、選択セルであるＭＴＪ素子ＭＴＪ５に対し、スピン注入書き込みを行う場合を例に挙げる。
【００２３】
まず、ゲート電極Ｇ２が選択され、スイッチＳＷ１２、ＳＷ１５、ＳＷ２２、ＳＷ２５をオンにする。これにより、ソース線ＳＬからビット線ＢＬ２へ又はビット線ＢＬ２からソース線ＳＬへ、書き込み電流が流れる。具体的には、ソース線ＳＬ、ソース線コンタクトＳＣ、ソース／ドレイン拡散層２ｃ、ソース／ドレイン拡散層２ｂ、ＭＴＪ素子ＭＴＪ６、ビット線ＢＬ２の順に流れる場合と、ビット線ＢＬ２、ＭＴＪ素子ＭＴＪ６、ソース／ドレイン拡散層２ｂ、ソース／ドレイン拡散層２ｃ、ソース線コンタクトＳＣ、ソース線ＳＬの順に流れる場合とがある。
【００２４】
この書き込み電流を流す方向は、選択セルに書き込むデータに応じて決定される。例えば、固定層１１の磁化方向に対して反平行な方向を向いた記録層１３の磁化を反転させて、固定層１１の磁化方向に平行な方向に向ける場合、固定層１１から記録層１３に向けて電子流を流す。すなわち、書き込み電流を、記録層１３から固定層１１に向けて流す。このような結果、固定層１１及び記録層１３の磁化が平行状態（低抵抗状態）となった場合を、例えば“０”状態と規定する。
【００２５】
一方、固定層１１の磁化方向に対して平行な方向を向いた記録層１３の磁化を反転させて、固定層１１の磁化方向に反平行な方向に向ける場合、記録層１３から固定層１１に向けて電子流を流す。すなわち、書き込み電流を、固定層１１から記録層１３に向けて流す。このような結果、固定層１１及び記録層１３の磁化が反平行状態（高抵抗状態）となった場合を、例えば“１”状態と規定する。
【００２６】
このような書き込み動作時、共通のトランジスタＴｒ２には他の３個のセル（ＭＴＪ５、ＭＴＪ７、ＭＴＪ８）が繋がっている。しかし、これらのセルに繋がるセル端のビット線選択スイッチＳＷ１１、ＳＷ１３、ＳＷ１４、ＳＷ２１、ＳＷ２３、ＳＷ２４はオフにし、フローティング状態となっている。このため、ＭＴＪ素子ＭＴＪ５、ＭＴＪ７、ＭＴＪ８には、上記の書き込み電流は流れない。
【００２７】
尚、書き込み動作時、共通トランジスタに繋がる非選択セルに接続されたスイッチＳＷ１、ＳＷ２は、全てオフにすることに限定されず、グランド電位に設定することも可能である。また、共通トランジスタに繋がらないセルに接続されたスイッチＳＷ１、ＳＷ２は、全てオフにしてもよいし、全てグランド電位に設定してもよい。
【００２８】
［１−５］読み出し動作
本実施形態の読み出し動作では、磁気抵抗（Magneto Resistive）効果を利用する。
【００２９】
選択セルに対応したビット線及びワード線を選択し、選択セルのトランジスタをオン状態にする。そして、選択セルのＭＴＪ素子に読み出し電流を流す。この読み出し電流に基づいてＭＴＪ素子の抵抗値を読み出し、センスアンプを介した増幅動作によって、“０”、“１”の記録状態を判別する。
【００３０】
尚、読み出し動作時は、定電圧を印加して電流値を読み出してもよいし、定電流を印加して電圧値を読み出してもよい。
【００３１】
［１−６］効果
上記第１の実施形態によれば、セルトランジスタのゲート幅方向における４セルでこのセルトランジスタを共有している。従って、本実施形態では、セルトランジスタは従来の最小加工寸法（future size）Ｆで形成するのではなく、４Ｆで形成されており、従来よりも、セルトランジスタのゲート幅を４倍にすることができる。つまり、共通にしたセルのピッチ分だけ、セルトランジスタのゲート幅を増加することができる。これにより、セルトランジスタのゲート幅で制限される書き込み電流値を増大させることができる。よって、より大きな書き込み電流をセルに流すことができる。
【００３２】
また、従来は、セルトランジスタのゲート幅方向におけるセルの素子領域は、素子分離領域によりセル毎に分断されていた。これに対し、本実施形態では、セルトランジスタのゲート幅方向における４セルの素子領域はセル毎に分断しないだけである。このため、本実施形態は、従来のセル面積をそのまま維持することができる。
【００３３】
以上により、本実施形態によれば、現在書き込み電流値が大きなスピン注入型磁気ランダムアクセスメモリ等の抵抗変化型メモリであっても、セルトランジスタのゲート幅を大きくし、このセルトランジスタを複数のセルで共有することで、セル面積の増加を抑制しつつ、書き込み電流を増大することができる。
【００３４】
［２］第２の実施形態
第１の実施形態では、Ｘ方向に延在するビット線における隣接配線間のピッチは全て等しく、このビット線間にソース線を配置しているため、ビット線及びソース線間のピッチは狭くなっていた。これに対し、第２の実施形態は、Ｘ方向に延在するビット線及びソース線における隣接配線間のピッチが全て等しい。
【００３５】
［２−１］レイアウト
図７を用いて、本発明の第２の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。
【００３６】
図７に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、ビット線ＢＬ１、ＢＬ２間のピッチＰ１及びビット線ＢＬ３、ＢＬ４間のピッチＰ３よりも、ビット線ＢＬ２、ＢＬ３間のピッチＰ２を広くしている点である。これにより、第２の実施形態では、第１の実施形態と比べて、ビット線ＢＬ２とソース線ＳＬ間のピッチＰ４及びビット線ＢＬ３とソース線ＳＬ間のピッチＰ５が広くなっている。このピッチＰ４、Ｐ５は、ピッチＰ１、Ｐ３より、狭くてもよいし、広くてもよいし、さらに等しくてもよい。
【００３７】
［２−２］効果
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態では、ソース線ＳＬを配置するビット線間隔を広くすることで、ソース線コンタクトＣＳの加工がし易くなる。さらに、ビット線とソース線を同一配線レベルに配置することが可能となり、ビット線及びソース線の配線形成を同時に行うことができ、プロセスが容易となる。
【００３８】
［３］第３の実施形態
第１の実施形態では、Ｘ方向に隣り合うソース線コンタクトは同じソース線に繋ぎ、１つのソース線にＸ方向のソース線コンタクトを全て接続させていた。これに対し、第３の実施形態は、Ｘ方向に隣り合うソース線コンタクトは異なるソース線に繋ぎ、１つのソース線に接続させるソース線コンタクトの数を減少させる。
【００３９】
［３−１］レイアウト
図８を用いて、本発明の第３の実施形態に係る磁気ランダムアクセスメモリのレイアウトについて説明する。尚、ここでは、本図の上段の素子領域に着目して詳説する。
【００４０】
図８に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、Ｘ方向に並ぶソース線コンタクトＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４が１／３ピッチで配置されている点である。
【００４１】
具体的には、ソース線ＳＬ１には、素子領域１０ａ内のソース線コンタクトＳＣ１と素子領域１０ｄ内のソース線コンタクトＳＣ４が接続され、素子領域１０ｂ内のソース線コンタクトＳＣ２と素子領域１０ｃ内のソース線コンタクトＳＣ３は接続されない。そして、素子領域１０ｂ内のソース線コンタクトＳＣ２はソース線ＳＬ２に接続され、素子領域１０ｃ内のソース線コンタクトＳＣ３はソース線ＳＬ３に接続されている。
【００４２】
つまり、本実施形態では、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と同様、ソース線ＳＬ１、ＳＬ２、ＳＬ３もオンピッチに配置される。従って、ビット線ＢＬ１、ＢＬ２間にソース線ＳＬ１が配置され、ビット線ＢＬ２、ＢＬ３間にソース線ＳＬ２が配置され、ビット線ＢＬ３、ＢＬ４間にソース線ＳＬ３が配置されている。そして、ソース線コンタクトＳＣ１は素子領域１０ａ内のソース線ＳＬ１下に配置され、ソース線コンタクトＳＣ２は素子領域１０ｂ内のソース線ＳＬ２下に配置され、ソース線コンタクトＳＣ３は素子領域１０ｃ内のソース線ＳＬ３下に配置され、ソース線コンタクトＳＣ４は素子領域１０ｄ内のソース線ＳＬ１下に配置されている。
【００４３】
尚、本実施形態におけるソース線コンタクトは１／３ピッチで配置するが、これは、１つのトランジスタに接続する４セルの隙間のピッチを利用したからである。つまり、本実施形態では、ソース線コンタクトのピッチを、１／（１つのトランジスタを共有するセル数−１）にしている。しかし、この１／３ピッチに限定されず、例えば１／４ピッチにする等種々変更可能である。
【００４４】
［３−２］効果
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、ソース線コンタクトをＸ方向に１／３ピッチで配置することにより、１つのソース線に対する寄生容量を小さくできる。
【００４５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【００４６】
例えば、上記各実施形態では、抵抗変化型メモリとして磁気ランダムアクセスメモリを例に挙げたが、これに限定されず、カルコゲナイドグラスを用いたＰＲＡＭ（Phase-change Random Access Memory）、強相関電子系材料などを用いたＲｅＲＡＭ（Resistance Random Access Memory）にも適用可能である。
【００４７】
また、上記各実施形態では、１つのセルトランジスタを４つのセルで共有していたが、これに限定されず、複数のセル数は変更可能である。
【００４８】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリのレイアウト。
【図２】図１のＩＩ−ＩＩ線に沿ったメモリセルの断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿ったメモリセルの断面図。
【図４】図１のＩＶ−ＩＶ線に沿ったメモリセルの断面図。
【図５】本発明の第１の実施形態に係わる磁気ランダムアクセスメモリの４セルの回路図。
【図６】本発明の第１の実施形態に係る磁気ランダムアクセスメモリの書き込み動作を説明するための図。
【図７】本発明の第２の実施形態に係わる磁気ランダムアクセスメモリのレイアウト。
【図８】本発明の第３の実施形態に係わる磁気ランダムアクセスメモリのレイアウト。
【符号の説明】
【００５０】
１…半導体基板、２ａ、２ｂ、２ｃ…ソース／ドレイン拡散層、１０…素子領域、１１…固定層、１２…トンネル絶縁層、１３…記録層、３１、３２、３３、３４、３５…コンタクト、４１、４２…ドライバ／シンカ、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、Ｇ…ゲート電極、Ｔｒ…トランジスタ、ＳＷ…スイッチ、ＭＴＪ…ＭＴＪ素子、ＢＣ…ビット線コンタクト、ＳＣ…ソース線コンタクト。
【図１】
2010016193.tif 000003
【図２】
2010016193.tif 000004
【図３】
2010016193.tif 000005
【図４】
2010016193.tif 000006
【図５】
2010016193.tif 000007
【図６】
2010016193.tif 000008
【図７】
2010016193.tif 000009
【図８】
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