(57)【要約】【課題】積層チップパッケージを低コストで短時間に大量生産することを可能にすると共に、複数の積層チップパッケージ間の電気的な接続の多様化を可能にする。【解決手段】積層チップパッケージ１は、複数の階層部分１１〜１８を含む本体２と、本体２の側面に配置された配線３Ａ，３Ｂと、本体２の上面に配置された複数の第１の端子２２Ａと、本体２の下面に配置された複数の第２の端子２２Ｂとを備えている。各階層部分は、半導体チップと、半導体チップの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。各電極は、配線３Ａ，３Ｂが配置された本体２の側面に配置され且つ絶縁部によって囲まれた端面を有している。配線３Ａ，３Ｂは、複数の階層部分における複数の電極の端面と複数の第１の端子２２Ａと複数の第２の端子２２Ｂとに接続されている。【選択図】図１
2010016375.tif 000002
【特許請求の範囲】
【請求項１】
上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された配線と、
前記本体の上面に配置された複数の第１の端子と、
前記本体の下面に配置された複数の第２の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および４つの側面を有する半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第１の端子と前記複数の第２の端子とに接続されていることを特徴とする積層チップパッケージ。
【請求項２】
上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された配線と、
前記本体の上面に配置された複数の第１の端子と、
前記本体の下面に配置された複数の第２の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および４つの側面を有する半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第１の端子と前記複数の第２の端子とに接続されている積層チップパッケージを製造する方法であって、
前記積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、
前記複数の基礎構造物を用いて前記本体を作製すると共に、前記本体に対して前記複数の第１の端子と前記複数の第２の端子と前記配線とを形成して、積層チップパッケージを完成させる工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項３】
前記複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける前記第１の面に処理を施すことによって、それぞれデバイスを含む複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、且つ前記基礎構造物前ウェハの第１の面において開口する１以上の溝を形成する工程と、
前記１以上の溝を埋めるように、後に前記絶縁部の一部となる絶縁層を形成する工程と、
一部が前記絶縁層の上に配置されるように、前記複数の電極を形成する工程とを含み、
前記積層チップパッケージを完成させる工程において、前記溝が延びる方向に沿って切断面が形成されるように前記絶縁層を切断し、これにより、前記絶縁層の前記切断面によって前記絶縁部の前記少なくとも１つの端面の一部が形成され、且つ前記複数の電極の端面が露出することを特徴とする請求項２記載の積層チップパッケージの製造方法。
【請求項４】
前記積層チップパッケージを完成させる工程は、
前記複数の基礎構造物を、前記積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第１の端子と複数組の第２の端子とを設けて、積層基礎構造物を作製する工程と、
前記積層基礎構造物を切断することによって、前記複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に、前記第１の端子と複数の第２の端子とが配置された状態の前記本体となる複数の本体予定部を含む本体集合体を作製する工程と、
前記本体集合体における各本体予定部に対してそれぞれ前記配線を形成する工程と、
前記配線の形成後、複数の本体予定部が互いに分離されてそれぞれ前記本体となることによって複数の前記積層チップパッケージが形成されるように、前記本体集合体を切断する工程とを含むことを特徴とする請求項２記載の積層チップパッケージの製造方法。
【請求項５】
前記積層基礎構造物を作製する工程では、前記複数の基礎構造物を積層して形成された前記積層体の積層方向の両端面に、それぞれ、前記複数組の第１の端子を含む第１の端子用ウェハと前記複数組の第２の端子を含む第２の端子用ウェハを張り付けることを特徴とする請求項４記載の積層チップパッケージの製造方法。
【請求項６】
積層された複数の積層チップパッケージを含み、上下に隣接する２つの積層チップパッケージが電気的に接続されて構成された電子部品であって、
前記複数の積層チップパッケージは、それぞれ、
上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された配線と、
前記本体の上面に配置された複数の第１の端子と、
前記本体の下面に配置された複数の第２の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および４つの側面を有する半導体チップと、前記半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置された少なくとも１つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも１つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第１の端子と前記複数の第２の端子とに接続され、
前記上下に隣接する２つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第１の端子と上側の積層チップパッケージの複数の第２の端子とが電気的に接続されていることを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数のチップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数のチップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
【０００６】
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
【０００７】
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
【０００８】
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
【０００９】
また、貫通電極方式では、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しいという問題点がある。すなわち、貫通電極方式によって製造された積層チップパッケージでは、上下のチップの貫通電極同士が例えば半田によって接続されている。そのため、この積層チップパッケージから不良チップを取り外す際には、不良チップと他のチップとの間の半田を加熱により溶融させる必要がある。しかし、これにより、良品チップ間の半田も溶融するため、良品チップ間の半田が酸化したり、流れ出したりして、良品チップ間の電気的接続の不良が発生するおそれがある。そのため、貫通電極方式では、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しく、その結果、積層チップパッケージの歩留まりが低くなると共に、コストが高くなる。
【００１０】
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【００１１】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つ側面に配線を形成することが記載されている。
【００１２】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【非特許文献】
【００１４】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
【００１６】
特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
【００１７】
ところで、一般的に、積層チップパッケージ等の電子部品パッケージは、配線基板に実装されて使用される。また、一般的に、配線基板に複数の電子部品パッケージを実装し、複数の電子部品パッケージ間で電気的な接続を行う場合には、この電気的な接続は、配線基板を介して行われる。この場合、配線基板において、複数の電子部品パッケージと、これらを電気的に接続するための配線が占有する領域が大きくなり、複数の電子部品パッケージと配線基板を含むシステムの小型化が難しくなる。
【００１８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含む積層チップパッケージを低コストで短時間に大量生産することを可能にすると共に、複数の積層チップパッケージ間の電気的な接続の多様化を可能にする積層チップパッケージおよびその製造方法、ならびに複数の積層チップパッケージを含む電子部品を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された配線と、本体の上面に配置された複数の第１の端子と、本体の下面に配置された複数の第２の端子とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、上面、下面および４つの側面を有する半導体チップと、半導体チップの４つの側面のうちの少なくとも１つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも１つの側面に配置された少なくとも１つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも１つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面と複数の第１の端子と複数の第２の端子とに接続されている。
【００２０】
本発明の積層チップパッケージの製造方法は、積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、複数の基礎構造物を用いて本体を作製すると共に、本体に対して複数の第１の端子と複数の第２の端子と配線とを形成して、積層チップパッケージを完成させる工程とを備えている。
【００２１】
本発明の積層チップパッケージの製造方法において、複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第１および第２の面を有する１つの半導体ウェハにおける第１の面に処理を施すことによって、それぞれデバイスを含む複数の半導体チップ予定部が配列され、且つ半導体ウェハの第１および第２の面に対応する第１および第２の面を有する基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに対して、少なくとも１つの半導体チップ予定部に隣接するように延び、且つ基礎構造物前ウェハの第１の面において開口する１以上の溝を形成する工程と、
１以上の溝を埋めるように、後に絶縁部の一部となる絶縁層を形成する工程と、
一部が絶縁層の上に配置されるように、複数の電極を形成する工程とを含み、
積層チップパッケージを完成させる工程において、溝が延びる方向に沿って切断面が形成されるように絶縁層を切断し、これにより、絶縁層の切断面によって絶縁部の少なくとも１つの端面の一部が形成され、且つ複数の電極の端面が露出してもよい。
【００２２】
また、本発明の積層チップパッケージの製造方法において、積層チップパッケージを完成させる工程は、
複数の基礎構造物を、積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第１の端子と複数組の第２の端子とを設けて、積層基礎構造物を作製する工程と、
積層基礎構造物を切断することによって、複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に、第１の端子と複数の第２の端子とが配置された状態の本体となる複数の本体予定部を含む本体集合体を作製する工程と、
本体集合体における各本体予定部に対してそれぞれ配線を形成する工程と、
配線の形成後、複数の本体予定部が互いに分離されてそれぞれ本体となることによって複数の積層チップパッケージが形成されるように、本体集合体を切断する工程とを含んでいてもよい。
【００２３】
積層基礎構造物を作製する工程では、複数の基礎構造物を積層して形成された積層体の積層方向の両端面に、それぞれ、複数組の第１の端子を含む第１の端子用ウェハと複数組の第２の端子を含む第２の端子用ウェハを張り付けてもよい。
【００２４】
本発明の電子部品は、積層された複数の本発明の積層チップパッケージを含み、上下に隣接する２つの積層チップパッケージが電気的に接続されて構成されたものである。この電子部品では、上下に隣接する２つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第１の端子と上側の積層チップパッケージの複数の第２の端子とが電気的に接続されている。
【発明の効果】
【００２５】
本発明の積層チップパッケージおよびその製造方法、ならびに電子部品によれば、積層チップパッケージを低コストで短時間に大量生産することが可能になると共に、複数の積層チップパッケージ間の電気的な接続の多様化が可能になるという効果を奏する。
【００２６】
また、本発明の電子部品によれば、複数の階層部分を含む電子部品のリワーク（作り直し）が容易になるという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図２】下面側から見た図１の積層チップパッケージを示す斜視図である。
【図３】図１に示した積層チップパッケージに含まれる１つの階層部分を示す斜視図である。
【図４】本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。
【図５】図４に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。
【図６】図５に示した工程に続く工程で作製される構造物の一部を示す断面図である。
【図７】図６に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。
【図８】図７に示した工程に続く工程で作製される構造物の一部を示す断面図である。
【図９】図８に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。
【図１０】図９に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図１１】図１０に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図１２】図１１に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図１３】図４に示した工程で作製される基礎構造物前ウェハを示す斜視図である。
【図１４】図１３に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。
【図１５】図５に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。
【図１６】図７に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。
【図１７】図９に示した工程で作製される基礎構造物の一部を示す斜視図である。
【図１８】図１２に示した工程に続く工程を示す説明図である。
【図１９】図１８に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。
【図２０】図１８に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。
【図２１】図１９に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。
【図２２】図２１に示した工程で作製される本体集合体の一例を示す斜視図である。
【図２３】図２１に示した工程で作製される本体集合体の他の例を示す斜視図である。
【図２４】図２１に示した工程で作製される本体集合体の一部を示す斜視図である。
【図２５】本発明の第１の実施の形態に係る積層チップパッケージの製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。
【図２６】それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。
【図２７】それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。
【図２８】配線が形成された後の本体集合体の一部を示す斜視図である。
【図２９】本体集合体を切断して作製された複数の積層チップパッケージを示す斜視図である。
【図３０】複数の積層チップパッケージを使用する第１の例を示す斜視図である。
【図３１】複数の積層チップパッケージを使用する第２の例を示す斜視図である。
【図３２】図３１に示した配線基板の斜視図である。
【図３３】図３１に示した配線基板の断面図である。
【図３４】複数の積層チップパッケージを使用する第３の例を示す斜視図である。
【図３５】図３４に示したモジュールの製造方法における一工程を示す断面図である。
【図３６】図３５に示した工程に続く工程を示す断面図である。
【図３７】図３６に示した工程に続く工程を示す断面図である。
【図３８】図３７に示した工程に続く工程を示す断面図である。
【図３９】複数の積層チップパッケージを使用する第４の例を示す断面図である。
【図４０】複数の積層チップパッケージを使用する第５の例を示す断面図である。
【図４１】複数の積層チップパッケージを使用する第６の例を示す斜視図である。
【図４２】本発明の第２の実施の形態に係る積層チップパッケージに含まれる１つの階層部分を示す斜視図である。
【図４３】本発明の第２の実施の形態における研磨前基礎構造物本体の一部を示す斜視図である。
【発明を実施するための形態】
【００２８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１および図２を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図２は、下面側から見た図１の積層チップパッケージを示す斜視図である。図１および図２に示したように、本実施の形態に係る積層チップパッケージ１は、直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂ、互いに反対側を向いた第１の側面２ｃおよび第２の側面２ｄ、ならびに互いに反対側を向いた第３の側面２ｅおよび第４の側面２ｆを有している。
【００２９】
積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された配線を備えている。図１および図２に示した例では、積層チップパッケージ１は、本体２の第１の側面２ｃに配置された第１の配線３Ａと、本体２の第２の側面２ｄに配置された第２の配線３Ｂとを備えている。
【００３０】
積層チップパッケージ１は、更に、本体２の上面２ａに配置された複数のパッド状の第１の端子２２Ａと、本体２の下面２ｂに配置された複数のパッド状の第２の端子２２Ｂとを備えている。
【００３１】
本体２は、積層された複数の階層部分を含んでいる。図１および図２には、一例として、本体２が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、本体２に含まれる階層部分の数は８つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。
【００３２】
本体２は、更に、最も上に配置された階層部分１８の上に配置された端子層２０Ａと、最も下に配置された階層部分１１の下に配置された端子層２０Ｂとを含んでいる。上下に隣接する２つの階層部分の間、階層部分１８と端子層２０Ａの間、および階層部分１１と端子層２０Ｂの間は、それぞれ、接着剤によって接合されている。階層部分１１〜１８と端子層２０Ａ，２０Ｂは、いずれも、上面と、下面と、４つの側面とを有している。複数の第１の端子２２Ａは、端子層２０Ａの上面に配置されている。複数の第２の端子２２Ｂは、端子層２０Ｂの下面に配置されている。第１の端子２２Ａと第２の端子２２Ｂは、積層チップパッケージ１における外部接続端子として機能する。
【００３３】
複数の第１の端子２２Ａのうちのいくつかは、本体２の側面２ｃに対応する位置に配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数の第１の端子２２Ａのうちの他のいくつかは、本体２の側面２ｄに対応する位置に配置された端面を有し、この端面に第２の配線３Ｂが接続されている。
【００３４】
同様に、複数の第２の端子２２Ｂのうちのいくつかは、本体２の側面２ｃに対応する位置に配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数の第２の端子２２Ｂのうちの他のいくつかは、本体２の側面２ｄに対応する位置に配置された端面を有し、この端面に第２の配線３Ｂが接続されている。
【００３５】
積層チップパッケージ１は、更に、樹脂等の絶縁性の材料によって形成され、本体２の上面２ａおよび複数の第１の端子２２Ａを覆う第１のオーバーコート層と、樹脂等の絶縁性の材料によって形成され、本体２の下面２ｂおよび複数の第２の端子２２Ｂを覆う第２のオーバーコート層とを備えていてもよい。この場合、第１のオーバーコート層には、複数の第１の端子２２Ａの各々の一部を露出させる複数の開口部を形成し、第２のオーバーコート層には、複数の第２の端子２２Ｂの各々の一部を露出させる複数の開口部を形成する。
【００３６】
図３は、１つの階層部分１０を示す斜視図である。図３に示したように、階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、上面３０ａ、下面３０ｂ、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【００３７】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図３に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。また、この例では、絶縁部３１は、半導体チップ３０の上面３０ａも覆っている。
【００３８】
また、図３に示した例では、複数の電極３２は、複数の第１の電極３２Ａと、複数の第２の電極３２Ｂとを含んでいる。複数の第１の電極３２Ａの各々は、本体２の第１の側面２ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。複数の第２の電極３２Ｂの各々は、本体２の第２の側面２ｄに配置され且つ絶縁部３１によって囲まれた端面３２Ｂａを有している。本体２の第１の側面２ｃに配置された第１の配線３Ａは、複数の階層部分１０における複数の第１の電極３２Ａの端面３２Ａａに接続されている。本体２の第２の側面２ｄに配置された第２の配線３Ｂは、複数の階層部分１０における複数の第２の電極３２Ｂの端面３２Ｂａに接続されている。以下、任意の電極に関しては符号３２を付して表し、任意の電極３２の端面に関しては符号３２ａを付して表す。
【００３９】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。
【００４０】
また、積層チップパッケージ１は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ３０を含んでいてもよい。また、積層チップパッケージ１は、メモリチップとしての半導体チップ３０と、メモリチップを制御するコントローラとしての半導体チップ３０とを含んでいてもよい。
【００４１】
また、半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。
【００４２】
半導体チップ３０の歩留まりが高い場合には、積層チップパッケージ１に不良の半導体チップ３０が含まれることによる積層チップパッケージ１のリワーク（作り直し）の可能性が低いため、本体２に含まれる階層部分の数を８や１６のように多くしてもよい。一方、半導体チップ３０の歩留まりが低い場合には、積層チップパッケージ１のリワークを容易にするために、本体２に含まれる階層部分の数は、２や４のように少ない方が好ましい。
【００４３】
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分１０を複数含み、後にそれら対応する階層部分１０のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、この複数の基礎構造物を用いて本体２を作製すると共に、本体２に対して複数の第１の端子２２Ａと複数の第２の端子２２Ｂと配線３Ａ，３Ｂとを形成して、積層チップパッケージ１を完成させる工程とを備えている。複数の基礎構造物の各々は、同種の階層部分１０を複数含んでいてもよい。
【００４４】
積層チップパッケージ１を完成させる工程は、複数の基礎構造物を、積層チップパッケージ１の複数の階層部分１０の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第１の端子２２Ａと複数組の第２の端子２２Ｂとを設けて、積層基礎構造物を作製する工程を含んでいる。
【００４５】
以下、図４ないし図２０を参照して、本実施の形態に係る積層チップパッケージ１の製造方法における積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハを作製する。
【００４６】
図４は、１つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ３０となる複数の半導体チップ予定部３０Ｐが配列された基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１における複数の半導体チップ予定部３０Ｐは、後に同種の複数の半導体チップ３０となるものであってもよい。基礎構造物前ウェハ１０１は、半導体ウェハ１００の第１の面１００ａに対応する第１の面１０１ａと、半導体ウェハ１００の第２の面１００ｂに対応する第２の面１０１ｂとを有している。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。
【００４７】
半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ１０１において、第１の面１０１ａは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部３０Ｐの各々は、基礎構造物前ウェハ１０１の第１の面１０１ａに配置された複数のパッド状電極３４を有している。
【００４８】
図１３は、基礎構造物前ウェハ１０１を示す斜視図である。図１３に示したように、基礎構造物前ウェハ１０１には、縦方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように横方向に延びる複数のスクライブライン１０２Ａと、横方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように縦方向に延びる複数のスクライブライン１０２Ｂとが形成されている。
【００４９】
図１４は、図１３に示した基礎構造物前ウェハ１０１における半導体チップ予定部３０Ｐの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部３０Ｐに、デバイスとして、フラッシュメモリにおける複数のメモルセルが形成されている例を示す。図１４は、半導体チップ予定部３０Ｐに形成されたデバイスとしての複数のメモルセルのうちの１つを示している。このメモリセル４０は、半導体ウェハ１００よりなるＰ型シリコン基板４１の表面（半導体ウェハ１００の第１の面１００ａ）の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。
【００５０】
積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハ１０１は、いずれも、図４を参照して説明した工程によって作製される。
【００５１】
図５は、図４に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する１以上の溝１０４を形成する。ここでは、図５に示したように、複数の溝１０４を形成するものとする。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。研磨前基礎構造物本体１０５は、複数の半導体チップ予定部３０Ｐを含んでいる。また、研磨前基礎構造物本体１０５は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０５ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０５ｂと、第１の面１０５ａにおいて開口する複数の溝１０４とを有している。研磨前基礎構造物本体１０５において、第１の面１０５ａは、デバイスが形成されているデバイス形成面である。
【００５２】
複数の溝１０４は、図１３に示したスクライブライン１０２Ａ，１０２Ｂに沿って形成される。また、溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。
【００５３】
図１５は、図５に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、複数の溝１０４は、複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂとを含んでいる。複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂは、互いに直交する方向に延びている。なお、図１５には、１つの第１の溝１０４Ａと１つの第２の溝１０４Ｂのみを示している。第１の溝１０４Ａは、図１３に示したスクライブライン１０２Ａに沿って形成され、第２の溝１０４Ｂは、図１３に示したスクライブライン１０２Ｂに沿って形成されている。
【００５４】
図６は、図５に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数のパッド状電極３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。次に、絶縁層１０６に、複数のパッド状電極３４を露出させるための複数の開口部１０６ａを形成する。
【００５５】
絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。
【００５６】
また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数のパッド状電極３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。
【００５７】
また、絶縁層１０６は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層１０６を形成することにより、後にダイシングソーによって絶縁層１０６を切断する場合に、絶縁層１０６の切断が容易になる。
【００５８】
また、絶縁層１０６は、透明であることが好ましい。絶縁層１０６が透明であることにより、後に絶縁層１０６の上に形成されるアライメントマークを、絶縁層１０６を通して容易に認識することが可能になる。
【００５９】
図７は、図６に示した工程に続く工程を示している。この工程では、一部が絶縁層１０６の上に配置されるように、複数の電極３２を形成する。各電極３２は、開口部１０６ａを通してパッド状電極３４に接続される。図１６は、図７に示した工程で作製される構造物の一部を示している。なお、図７および図１６には、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２同士が連結されている例を示している。しかし、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２は連結されていなくてもよい。
【００６０】
電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極３２の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。
【００６１】
図１６に示したように、複数の電極３２を形成する工程では、複数の電極３２の形成と同時に、絶縁層１０６の上に複数のアライメントマーク１０７を形成する。アライメントマーク１０７は、溝１０４の上方の位置に配置される。アライメントマーク１０７の材料および形成方法は、電極３２と同様である。
【００６２】
このようにして、図７および図１６に示す研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、研磨前基礎構造物本体１０５と、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、後に絶縁部３１の一部となる絶縁層１０６と、一部が絶縁層１０６の上に配置された複数の電極３２と、絶縁層１０６の上に配置された複数のアライメントマーク１０７とを備えている。また、研磨前基礎構造物１０９は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【００６３】
積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の研磨前基礎構造物１０９は、いずれも、図５ないし図７を参照して説明した工程によって作製される。
【００６４】
図８は、図７に示した工程に続く工程を示している。この工程では、１つの研磨前基礎構造物１０９の第１の面１０９ａが、図８に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前基礎構造物１０９を、第１の研磨前基礎構造物１０９と呼ぶ。また、第１の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第１の基礎構造物前ウェハ１０１と呼ぶ。接着剤によって形成される絶縁層１１３は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１３は、透明であることが好ましい。
【００６５】
次に、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図８において、破線は、研磨後の面１０９ｂの位置を示している。第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が、治具１１２に張り付けられた状態で形成される。この基礎構造物１１０の厚みは、例えば３０〜１００μｍである。
【００６６】
図９は、治具１１２に張り付けられた基礎構造物１１０を示している。以下、この治具１１２に張り付けられた基礎構造物１１０を、第１の基礎構造物１１０と呼ぶ。第１の基礎構造物１１０は、第１の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。
【００６７】
図１７は、図９に示した工程で作製される第１の基礎構造物１１０の一部を示している。前述のように、複数の溝１０４が露出するまで、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。
【００６８】
図１０は、図９に示した工程に続く工程を示している。この工程では、治具１１２に張り付けられた第１の基礎構造物１１０に、絶縁性の接着剤によって、研磨前基礎構造物１０９を張り付ける。この研磨前基礎構造物１０９は、第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に張り付けられる。以下、第１の基礎構造物１１０に張り付けられる研磨前基礎構造物１０９を、第２の研磨前基礎構造物１０９と呼ぶ。また、第２の研磨前基礎構造物１０９を作製する基となる基礎構造物前ウェハ１０１を第２の基礎構造物前ウェハ１０１と呼ぶ。接着剤によって形成される絶縁層１１３は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１３は、透明であることが好ましい。
【００６９】
次に、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。図１０において、破線は、研磨後の面１０９ｂの位置を示している。第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨することにより、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成される。以下、この第１の基礎構造物１１０上に積層された基礎構造物１１０を第２の基礎構造物１１０と呼ぶ。
【００７０】
図１１は、第２の研磨前基礎構造物１０９における第２の面１０９ｂが研磨されて、治具１１２上に第１の基礎構造物１１０と第２の基礎構造物１１０とが積層された状態を示している。第２の基礎構造物１１０は、第２の研磨前基礎構造物１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。第２の基礎構造物１１０の厚みは、第１の基礎構造物１１０と同様に、例えば３０〜１００μｍである。
【００７１】
ここで、絶縁層１０６，１１３が透明である場合には、治具１１２としてアクリル板、ガラス板等の透明なものを用いることにより、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける際に、治具１１２の外側より、第１の基礎構造物１１０と第２の研磨前基礎構造物１０９におけるアライメントマーク１０７を見ることが可能になる。これにより、アライメントマーク１０７を利用して、第１の基礎構造物１１０と第２の研磨前基礎構造物１０９の位置合わせを行うことが可能になる。
【００７２】
以下、図１０および図１１に示した工程と同様の工程を繰り返し行って、第２の基礎構造物１１０の上に更に１つ以上の基礎構造物１１０を積層して、治具１１２上に３つ以上の基礎構造物１１０を積層してもよい。ここでは、一例として、図１２に示したように、治具１１２上に４つの基礎構造物１１０を積層するものとする。なお、本実施の形態において、治具１１２上に積層する基礎構造物１１０の数は２つ以上であればよい。
【００７３】
図１８は、図１２に示した工程に続く工程を示している。この工程では、それぞれ４つの基礎構造物１１０を含む２つの積層体を用意し、この２つの積層体を張り合わせて、８つの基礎構造物１１０を含む新たな積層体を作製する。４つの基礎構造物１１０を含む２つの積層体は、いずれも図８ないし図１２に示した工程によって作製される。なお、図１８において上側に配置された４つの基礎構造物１１０を含む積層体と治具１１２の組み合わせは、図１２に示した積層体と治具１１２とを分離した後、治具１１２を、積層体において当初張り付けられていた面とは反対側の面に張り付けることによって作製されている。このように、張り合わせる２つの積層体の一方について、治具１１２を張り直すことにより、図１８に示したように、８つの基礎構造物１１０における第１および第２の面の上下の位置関係が同じになるように、８つの基礎構造物１１０を積層することが可能になる。
【００７４】
図１９および図２０は、図１８に示した工程に続く工程を示す。この工程では、図１８に示した工程で作製された８つの基礎構造物１１０を含む積層体の積層方向の両端面すなわち上面と下面に端子用ウェハ１２０Ａ，１２０Ｂを張り付けて、積層基礎構造物１１５を作製する。端子用ウェハ１２０Ａ，１２０Ｂは、樹脂、セラミック等の絶縁材料によって形成され、板状になっている。端子用ウェハ１２０Ａの上面には、複数の積層チップパッケージ１に対応する複数組の第１の端子２２Ａが配置されている。この端子用ウェハ１２０Ａは、８つの基礎構造物１１０を含む積層体の上面に張り付けられる。端子用ウェハ１２０Ｂの下面には、複数の積層チップパッケージ１に対応する複数組の第２の端子２２Ｂが配置されている。この端子用ウェハ１２０Ｂは、８つの基礎構造物１１０を含む積層体の下面に張り付けられる。
【００７５】
図２０に示したように、端子用ウェハ１２０Ａは、後に互いに分離されてそれぞれ端子層２０Ａとなる複数の端子層予定部２０ＡＰを含んでいる。１組の第１の端子２２Ａは、１つの端子層予定部２０ＡＰに配置されている。なお、図１９および図２０には、隣接する２つの端子層予定部２０ＡＰの境界において、２つの端子層予定部２０ＡＰの各々に配置された複数の第１の端子２２Ａ同士が連結されている例を示している。しかし、隣接する２つの端子層予定部２０ＡＰの各々に配置された複数の第１の端子２２Ａは連結されていなくてもよい。図示しないが、端子用ウェハ１２０Ｂも、同様に、後に互いに分離されてそれぞれ端子層２０Ｂとなる複数の端子層予定部を含み、１つの端子層予定部に１組の第２の端子２２Ｂが配置されている。
【００７６】
端子用ウェハ１２０Ａ，１２０Ｂは、透明であってもよい。この場合、端子用ウェハ１２０Ａの上面と端子用ウェハ１２０Ｂの下面の少なくとも一方において、隣接する２つの端子層予定部の境界の位置にアライメントマークを設けてもよい。
【００７７】
本実施の形態では、複数の基礎構造物１１０を、積層チップパッケージ１の複数の階層部分１０の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第１の端子２２Ａと複数組の第２の端子２２Ｂとを設けて、積層基礎構造物１１５を作製する。図１９および図２０に示した例では、８つの基礎構造物１１０を含む積層体の上面と下面に、端子用ウェハ１２０Ａ，１２０Ｂを用いて複数組の第１の端子２２Ａと複数組の第２の端子２２Ｂとを設けている。しかし、端子用ウェハ１２０Ａ，１２０Ｂを用いずに、積層体の上面と下面に複数組の第１の端子２２Ａと複数組の第２の端子２２Ｂとを設けてもよい。例えば、図１９に示した８つの基礎構造物１１０を含む積層体の上面に絶縁膜を形成し、この絶縁膜の上に、例えばめっき法によって複数組の第１の端子２２Ａを形成してもよい。また、図１９に示した８つの基礎構造物１１０を含む積層体の下面は絶縁層１１３によって形成されているので、この積層体の下面に、例えばめっき法によって複数組の第２の端子２２Ｂを形成してもよい。
【００７８】
また、本実施の形態において、積層基礎構造物１１５を作製する工程は、例えば、第１の基礎構造物前ウェハ１０１を作製する工程と、第２の基礎構造物前ウェハ１０１を作製する工程と、第１の基礎構造物前ウェハ１０１を用いて第１の研磨前基礎構造物１０９を作製する工程と、第２の基礎構造物前ウェハ１０１を用いて第２の研磨前基礎構造物１０９を作製する工程と、第１の研磨前基礎構造物１０９を治具１１２に張り付ける工程と、第１の基礎構造物１１０が形成されるように第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する第１の研磨工程と、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける工程と、第２の基礎構造物１１０が形成されるように第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する第２の研磨工程とを含んでいる。
【００７９】
第１および第２の基礎構造物前ウェハ１０１は、いずれも、図４を参照して説明した工程によって作製される。第１および第２の研磨前基礎構造物１０９は、いずれも、図５ないし図７を参照して説明した工程によって作製される。第１の研磨前基礎構造物１０９を治具１１２に張り付ける工程では、図８に示したように、第１の研磨前基礎構造物１０９の第１の面１０９ａが治具１１２に対向するように、第１の研磨前基礎構造物１０９を治具１１２に張り付ける。第１の研磨工程では、図８および図９に示したように、第１の研磨前基礎構造物１０９が研磨により薄くされることによって、第１の基礎構造物１１０が、治具１１２に張り付けられた状態で形成されるように、第１の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける工程では、図１０に示したように、第２の研磨前基礎構造物１０９の第１の面１０９ａが、第１の基礎構造物１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１の基礎構造物１１０に第２の研磨前基礎構造物１０９を張り付ける。第２の研磨工程では、第２の研磨前基礎構造物１０９が研磨により薄くされることによって、第２の基礎構造物１１０が、第１の基礎構造物１１０上に積層された状態で形成されるように、第２の研磨前基礎構造物１０９における第２の面１０９ｂを研磨する。
【００８０】
単独の状態の研磨前基礎構造物１０９に対して研磨を行って基礎構造物１１０を作製すると、基礎構造物１１０が例えば３０〜１００μｍのように薄くなるために、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。また、基礎構造物１１０において半導体チップ３０と絶縁層１０６の熱膨張係数が異なることから、基礎構造物１１０が薄くなると、基礎構造物１１０が丸まってしまい、この点からも、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。
【００８１】
本実施の形態では、第１の研磨前基礎構造物１０９については、治具１１２に張り付けられた状態で研磨を行うため、第１の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第１の基礎構造物１１０の取り扱いが容易になると共に、第１の基礎構造物１１０が損傷を受け難くなる。また、第２の研磨前基礎構造物１０９については、治具１１２に張り付けられた第１の基礎構造物１１０に対して張り付けられた状態で研磨を行うため、第２の研磨前基礎構造物１０９が研磨により薄くされることによって形成された第２の基礎構造物１１０の取り扱いが容易になると共に、第２の基礎構造物１１０が損傷を受け難くなる。第２の基礎構造物１１０の上に積層される１つ以上の基礎構造物１１０についても同様である。
【００８２】
なお、本実施の形態において、積層基礎構造物１１５を作製する方法は、図４ないし図２０を参照して説明した方法に限らない。例えば、第１の面１０９ａ同士が対向するように２つの研磨前基礎構造物１０９を張り合わせ、この２つの研磨前基礎構造物１０９における２つの第２の面１０９ｂを研磨して、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。あるいは、第２の面１１０ｂ同士が対向するように２つの基礎構造物１１０を張り合わせて、２つの基礎構造物１１０を含む積層体を作製し、この積層体を複数積層して積層基礎構造物１１５を作製してもよい。
【００８３】
以下、積層基礎構造物１１５を用いて、複数の積層チップパッケージ１を作製する工程について説明する。この工程では、まず、図２１に示したように、ダイシングソーによって、図１７における第１の溝１０４Ａに沿って、積層基礎構造物１１５を切断して、複数の本体集合体１３０を作製する。図２２は本体集合体１３０の一例を示し、図２３は本体集合体１３０の他の例を示している。図２２および図２３に示したように、本体集合体１３０は、積層チップパッケージ１の複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に本体２となる複数の本体予定部２Ｐを含んでいる。図２２に示した本体集合体１３０は、端子用ウェハ１２０Ａ，１２０Ｂが透明で、端子用ウェハ１２０Ａの上面と端子用ウェハ１２０Ｂの下面の少なくとも一方において、隣接する２つの端子層予定部の境界の位置に、アライメントマーク１２３が設けられた積層基礎構造物１１５を切断して得られたものである。図２３に示した本体集合体１３０は、端子用ウェハ１２０Ａの上面と端子用ウェハ１２０Ｂの下面のいずれにもアライメントマーク１２３が設けられていない積層基礎構造物１１５を切断して得られたものである。なお、図２２および図２３には、本体集合体１３０が５つの本体予定部２Ｐを含む例を示したが、本体集合体１３０に含まれる本体予定部２Ｐの数は複数であればよい。
【００８４】
積層基礎構造物１１５の切断は、積層基礎構造物１１５を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図２１は、積層基礎構造物１１５を板状の治具１２５に張り付けた状態で、積層基礎構造物１１５の切断を行った例を示している。また、図２１では、治具１２５は切断されていないが、積層基礎構造物１１５と共に治具１２５も切断してもよい。
【００８５】
図２２および図２３に示したように、本体集合体１３０は、上面と、下面と、４つの側面を有している。本体集合体１３０の下面には、治具１２６を張り付けてもよい。この治具１２６は、積層基礎構造物１１５を切断する際に積層基礎構造物１１５に張り付けた治具１２５が切断されて形成されたものであってもよい。
【００８６】
積層基礎構造物１１５を切断する工程では、図１７における第１の溝１０４Ａが延びる方向に沿って切断面が形成されるように絶縁層１０６が切断される。図２４は、積層基礎構造物１１５を切断することによって作製された本体集合体１３０の一部を示している。図２４に示したように、絶縁層１０６は、切断されることにより、絶縁部３１の一部である絶縁層３１Ａとなる。また、絶縁層１０６の切断面、すなわち絶縁層３１Ａの切断面３１Ａａによって、絶縁部３１の端面３１ａの一部が形成される。
【００８７】
積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断される際に、電極３２を覆う絶縁層１１３も切断される。絶縁層１１３は、切断されることにより、絶縁部３１の他の一部である絶縁層３１Ｂとなる。また、絶縁層１１３の切断面、すなわち絶縁層３１Ｂの切断面３１Ｂａによって、絶縁部３１の端面３１ａの他の一部が形成される。
【００８８】
また、積層基礎構造物１１５を切断する工程では、絶縁層１０６が切断されることによって、絶縁部３１の端面３１ａから複数の電極３２の端面３２ａが露出する。端面３２ａは、絶縁部３１によって囲まれている。
【００８９】
積層基礎構造物１１５を切断することにより、本体集合体１３０の４つの側面のうち、複数の本体予定部２Ｐが並ぶ方向に平行な２つの側面に、それぞれ、複数の電極３２の端面３２ａが現れる。より詳しく説明すると、本体集合体１３０の１つの側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ａの端面３２Ａａが現れ、この側面とは反対側の本体集合体１３０の側面には、本体集合体１３０に含まれる全ての階層部分１０における複数の電極３２Ｂの端面３２Ｂａが現れる。
【００９０】
複数の積層チップパッケージ１を作製する工程では、積層基礎構造物１１５を切断した後、複数の電極３２の端面３２ａが現れる本体集合体１３０の２つの側面を研磨する。次に、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。この配線３Ａ，３Ｂを形成する工程では、複数の本体集合体１３０を、複数の階層部分１０の積層方向に並べた後、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３Ａ，３Ｂを形成してもよい。これにより、短時間で、多数の本体予定部２Ｐに対して配線３Ａ，３Ｂを形成することが可能になる。
【００９１】
図２５は、複数の本体集合体１３０を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル１４２上において、それぞれ治具１２６が張り付けられた複数の本体集合体１３０を、位置合わせを行いながら複数の階層部分１０の積層方向に並べている。図２５において、符号１４１は、チップを保持するためのヘッドを示している。この例では、治具１２６が張り付けられた状態の本体集合体１３０をヘッド１４１によって保持し、本体集合体１３０の位置の認識および制御を行いながら、本体集合体１３０をテーブル１４２上の所望の位置に配置している。図２６は、それぞれ治具１２６が張り付けられた複数の本体集合体１３０が、複数の階層部分１０の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。
【００９２】
複数の本体集合体１３０を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体１３０の外縁の位置や、本体集合体１３０の側面に現れている電極３２の端面３２ａの位置を認識することにより、本体集合体１３０の位置の認識および制御を行うことが可能になる。
【００９３】
また、それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を、位置合わせを行いながら、複数の階層部分１０の積層方向に並べてもよい。図２７は、このようにして並べられた複数の本体集合体１３０を表している。この場合も、並べられた複数の本体集合体１３０を、容易に分離可能に接着して固定してもよい。
【００９４】
それぞれ治具１２６が張り付けられていない複数の本体集合体１３０を並べる場合において、絶縁部３１および端子層２０Ａ，２０Ｂとなる部分が透明で、アライメントマーク１０７，１２３の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク１０７，１２３の少なくとも一方を認識することにより、本体集合体１３０の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図２５において符号１４３で示す矢印方向からアライメントマークを観察する。
【００９５】
次に、図２８を参照して、配線３Ａ，３Ｂを形成する工程について説明する。この工程では、本体集合体１３０における各本体予定部２Ｐに対してそれぞれ配線３Ａ，３Ｂを形成する。配線３Ａ，３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線３Ａを形成すべき本体集合体１３０の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３Ａが形成される。次に、配線３Ｂを形成すべき本体集合体１３０の側面上に、配線３Ａの形成方法と同様の方法によって配線３Ｂを形成する。図２８は、配線３Ａ，３Ｂが形成された後の本体集合体１３０の一部を示している。
【００９６】
次に、図２９を参照して、本体集合体１３０を切断する工程について説明する。この工程では、本体集合体１３０に含まれる複数の本体予定部２Ｐが互いに分離されてそれぞれ本体２となることによって複数の積層チップパッケージ１が形成されるように、本体集合体１３０を切断する。このようにして、図２９に示したように、積層チップパッケージ１が複数個同時に製造される。
【００９７】
本実施の形態に係る積層チップパッケージ１は、そのままの状態で、１つの電子部品として使用することが可能である。例えば、積層チップパッケージ１は、複数の第１の端子２２Ａまたは複数の第２の端子２２Ｂが配線基板上の導体層に接続されるように、フリップチップ法によって配線基板に実装することができる。
【００９８】
また、例えば、積層チップパッケージ１を使用する装置に、積層チップパッケージ１を収容する凹部が設けられている場合には、凹部内に積層チップパッケージ１を挿入し、複数の第１の端子２２Ａまたは複数の第２の端子２２Ｂを装置内の回路に接続することができる。
【００９９】
また、積層チップパッケージ１の複数の第１の端子２２Ａまたは複数の第２の端子２２Ｂと、積層チップパッケージ１を使用する装置における複数の端子とを、複数のボンディングワイヤによって接続してもよい。
【０１００】
以下、図３０ないし図４１を参照して、複数の積層チップパッケージ１を使用する、いくつかの例について説明する。図３０は、複数の積層チップパッケージ１を使用する第１の例を示している。この例では、複数の積層チップパッケージ１を積層し、上下に隣接する２つの積層チップパッケージ１を電気的に接続して、電子部品２０１を構成している。図３０には、２つの積層チップパッケージ１を積層して構成された電子部品２０１を示しているが、３つ以上の積層チップパッケージ１を積層して電子部品２０１を構成してもよい。この電子部品２０１では、上下に隣接する２つの積層チップパッケージ１において、下側の積層チップパッケージ１の複数の第１の端子２２Ａと上側の積層チップパッケージ１の複数の第２の端子２２Ｂとが電気的に接続されている。上下に隣接する２つの積層チップパッケージ１は、例えば、絶縁性の接着剤２０２によって接合されている。
【０１０１】
第１の例によれば、電子部品２０１を構成する複数の積層チップパッケージ１に、不良の半導体チップ３０を含む積層チップパッケージ１が含まれていた場合、その不良の半導体チップ３０を含む積層チップパッケージ１を新しい積層チップパッケージ１に交換することにより、良品の電子部品２０１をリワークすることができる。この電子部品２０１のリワークは、電子部品２０１に含まれる階層部分１０の数と同じ数の階層部分１０を含む積層チップパッケージ１のリワークに比べて容易である。このように、第１の例によれば、複数の階層部分１０を含む電子部品２０１のリワークが容易になるという利点がある。
【０１０２】
図３１は、複数の積層チップパッケージ１を使用する第２の例を示している。この例では、１つの配線基板２１０に複数の積層チップパッケージ１を実装して、モジュールを構成している。図３２は、配線基板２１０の斜視図である。図３３は、配線基板２１０の断面図である。図３２に示したように、配線基板２１０は、樹脂等の絶縁材料によって形成された基板本体２１１と、この基板本体２１１の上面に配置された複数組のパッド状の電極２１２とを備えている。１組の電極２１２は、その上に１つの積層チップパッケージ１の複数の第２の端子２２Ｂが接続されるようになっている。配線基板２１０は、更に、基板本体２１１の下面に配置され、側方に突出する複数の外部接続端子２１３と、基板本体２１１の下面に配置され、外部接続端子２１３に接続された配線２１４と、基板本体２１１を貫通して、各電極２１２を配線２１４に電気的に接続する複数の接続部２１５とを備えている。図３１に示した第２の例によれば、複数の積層チップパッケージ１を含む１つのモジュールを実現することができる。
【０１０３】
図３４は、複数の積層チップパッケージ１を使用する第３の例を示している。この例では、図３１に示した第２の例と同様に１つの配線基板２１０に複数の積層チップパッケージ１を実装し、更に、複数の積層チップパッケージ１の第１の端子２２Ａ同士を電気的に接続する配線２１６を設けて、モジュールを構成している。この例では、水平方向に隣接する複数の積層チップパッケージ１間の隙間には、絶縁性の樹脂が充填されて樹脂層が形成されている。配線２１６は、複数の積層チップパッケージ１の本体２の上面２ａと樹脂層の上面の上に形成されている。配線２１６は、例えばめっき法によって形成される。複数の積層チップパッケージ１と配線２１６は、モールド樹脂２１７によって封止されている。
【０１０４】
図３４に示した第３の例によれば、複数の積層チップパッケージ１を含み、複数の積層チップパッケージ１の第２の端子２２Ｂ同士が配線基板２１０によって電気的に接続され、複数の積層チップパッケージ１の第１の端子２２Ａ同士が配線２１６によって電気的に接続されたモジュールを実現することができる。この第３の例によれば、複数の積層チップパッケージ１間の電気的な接続を、配線基板２１０だけではなく、配線２１６によっても行うことができる。そのため、第３の例によれば、配線基板２１０において、複数の積層チップパッケージ１間の電気的な接続を行うための配線が占有する領域が大きくなり過ぎることを防止でき、その結果、モジュールの小型化が可能になる。
【０１０５】
次に、図３５ないし図３８を参照して、図３４に示したモジュールの製造方法について説明する。この製造方法では、まず、図３５に示した配線基板２１０を用意する。この配線基板２１０は、樹脂等の絶縁材料によって形成された基板本体２１１と、基板本体２１１の上面に配置された複数組のパッド状の電極２１２と、基板本体２１１の下面に配置され、側方に突出する複数の外部接続端子２１３（図３４参照）と、基板本体２１１の下面に配置され、外部接続端子２１３に接続された配線２１４と、基板本体２１１を貫通して、各電極２１２を配線２１４に電気的に接続する複数の接続部２１５と、樹脂等の絶縁材料によって形成され、基板本体２１１の下面を覆う絶縁層２１９とを備えている。
【０１０６】
次に、図３６に示したように、１組の電極２１２に１つの積層チップパッケージ１の複数の第２の端子２２Ｂが接続されるように、配線基板２１０上に複数の積層チップパッケージ１を実装する。
【０１０７】
次に、図３７に示したように、水平方向に隣接する複数の積層チップパッケージ１間の隙間を埋め、且つ複数の積層チップパッケージ１を覆うように、絶縁性の樹脂よりなる樹脂層２２１を形成する。次に、配線２１６が接続される複数の第１の端子２２Ａが露出するように、樹脂層２２１に開口部を形成する。
【０１０８】
次に、図３８に示したように、樹脂層２２１の上に、例えばめっき法によって配線２１６を形成する。最後に、図３４に示したように、複数の積層チップパッケージ１と配線２１６をモールド樹脂２１７によって封止する。
【０１０９】
図３９は、複数の積層チップパッケージ１を使用する第４の例を示している。この例では、図３４に示した第３の例のように配線基板２１０上に実装された複数の積層チップパッケージ１の上方に、更に、複数の積層チップパッケージ１を配置して、モジュールを構成している。
【０１１０】
第４の例のモジュールは、第３の例のモジュールの構成要素のうち、モールド樹脂２１７以外の構成要素を備えている。第４の例のモジュールは、更に、配線２１６の上に配置された導体よりなる接続部２３１と、この接続部２３１の周囲に配置され、図３８に示した複数の積層チップパッケージ１および配線２１６を覆う絶縁層２３２とを備えている。
【０１１１】
第４の例のモジュールは、更に、絶縁層２３２の上に形成された配線２３３と、絶縁層２３２の上に配置された複数の積層チップパッケージ１と、配線２３３の上に形成された導体よりなる複数の接続部２３４とを備えている。絶縁層２３２の上に配置された複数の積層チップパッケージ１の第２の端子２２Ｂは、接続部２３１に接続され、この接続部２３１を介して、配線２１６に電気的に接続されている。
【０１１２】
第４の例のモジュールは、更に、絶縁層２３２の上に配置された複数の積層チップパッケージ１、配線２３３および接続部２３４を覆う、絶縁性の樹脂よりなる樹脂層２３５と、この樹脂層２３５の上に形成された配線２３６と、配線２３６を覆うモールド樹脂２３７とを備えている。樹脂層２３５には、複数の積層チップパッケージ１の複数の第１の端子２２Ａと複数の接続部２３４を露出させる複数の開口部が形成されている。配線２３３は、これらの開口部を通して、複数の積層チップパッケージ１の複数の第１の端子２２Ａと複数の接続部２３４とに接続されている。
【０１１３】
この第４の例によれば、多くの積層チップパッケージ１を含み、且つ複数の積層チップパッケージ１間が電気的に接続されたモジュールを実現することができる。
【０１１４】
図４０は、複数の積層チップパッケージ１を使用する第５の例を示している。この例では、金属等の熱伝導率の高い材料よりなる冷却板２４０の両面に、それぞれ、図３４に示した第３の例のモジュールを接合して、新たなモジュールを構成している。この第５の例によれば、複数の積層チップパッケージ１の放熱性を向上させることができる。そのため、この第５の例によれば、例えば、電力用半導体素子（パワーデバイス）を有する１以上の積層チップパッケージ１を含むモジュールを実現することが可能になる。
【０１１５】
図４１は、複数の積層チップパッケージ１を使用する第６の例を示している。この例では、１つの配線基板２５０上に、種々の態様で、複数の積層チップパッケージ１を実装している。図４１には、１つの配線基板２５０上に、単体の積層チップパッケージ１を６個、図３０に示した２つの積層チップパッケージ１を含む電子部品２０１を２個、複数の積層チップパッケージ１を含むモジュール２５１を８個実装した例を示している。モジュール２５１は、例えば、第２ないし第５の例のいずれかのモジュールである。配線基板２５０には、配線基板２５０上に実装された要素間の電気的な接続を行うための配線２５２が設けられている。配線基板２５０上に実装された要素は、例えばモールド樹脂２５３によって封止されている。
【０１１６】
以上説明したように、本実施の形態によれば、積層された複数のチップ３０を含み、高集積化の可能な積層チップパッケージ１を実現することができる。本実施の形態に係る積層チップパッケージ１は、上面、下面および４つの側面を有する本体２と、この本体２の少なくとも１つの側面に配置された配線３と、本体２の上面２ａに配置された複数の第１の端子２２Ａと、本体２の下面２ｂに配置された複数の第２の端子２２Ｂとを備えている。本体２は、積層された複数の階層部分１０を含んでいる。複数の階層部分１０の各々は、上面、下面および４つの側面を有する半導体チップ３０と、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線３が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。複数の電極３２の各々は、配線３が配置された本体２の少なくとも１つの側面に配置され且つ絶縁部３１によって囲まれた端面３２ａを有している。配線３は、複数の階層部分１０における複数の電極３２の端面３２ａと複数の第１の端子２２Ａと複数の第２の端子２２Ｂとに接続されている。
【０１１７】
本実施の形態では、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１１８】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
【０１１９】
また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【０１２０】
また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。
【０１２１】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、チップ３０が熱によって損傷を受けることを防止することができる。
【０１２２】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【０１２３】
また、貫通電極方式では、上下のチップの貫通電極同士が例えば半田によって接続されているため、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しい。これに対し、本実施の形態では、積層チップパッケージ１に１つ以上の不良の半導体チップ３０が含まれていた場合に、その不良チップを良品のチップと容易に交換することが可能である。すなわち、不良チップを良品のチップと交換する場合には、まず、例えば研磨によって配線３を除去する。次に、少なくとも不良の半導体チップ３０を含む階層部分１０と他の階層部分１０とが分離するように、本体２を分解して、不良の半導体チップ３０を取り出す。本実施の形態では、上下に隣接する２つの階層部分１０は接着剤によって接合されているので、これらの分離は容易である。次に、不良の半導体チップ３０の代りに良品の半導体チップ３０を用いて、本体２を再構築する。次に、再構築された本体２において配線３を形成すべき側面を研磨した後、この側面に配線３を形成する。
【０１２４】
また、本実施の形態に係る積層チップパッケージの製造方法では、特許文献１に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。
【０１２５】
以上のことから、本実施の形態によれば、積層チップパッケージ１を低コストで短時間に大量生産することが可能になる。
【０１２６】
また、本実施の形態に係る積層チップパッケージの製造方法によれば、積層基礎構造物１１５を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。
【０１２７】
また、本実施の形態に係る積層チップパッケージ１によれば、本体２の少なくとも１つの側面に配置された配線３と、本体２の上面２ａに配置された複数の第１の端子２２Ａと、本体２の下面２ｂに配置された複数の第２の端子２２Ｂとを備えていることにより、例えば図３０ないし図４１に示したように、複数の積層チップパッケージ１間の電気的な接続の多様化が可能になる。その結果、本実施の形態によれば、複数の積層チップパッケージ１を含むシステムの小型化が可能になる。
【０１２８】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る積層チップパッケージ１の外観は、第１の実施の形態と同様に、図１および図２に示したようになる。
【０１２９】
図４２は、本実施の形態における１つの階層部分１０を示す斜視図である。本実施の形態では、半導体チップ３０の第３の側面３０ｅと第４の側面３０ｆは、それぞれ、本体２の第３の側面２ｅと第４の側面２ｆに配置されている。半導体チップ３０の第１の側面３０ｃと第２の側面３０ｄは、それぞれ、本体の第１の側面２ｃと第２の側面２ｄに向いている。また、本実施の形態では、絶縁部３１は、半導体チップ３０の４つの側面のうち、第１の側面３０ｃと第２の側面３０ｄを覆っているが、第３の側面３０ｅと第４の側面３０ｆは覆っていない。
【０１３０】
次に、図４３を参照して、本実施の形態に係る積層チップパッケージ１の製造方法が第１の実施の形態とは異なる点について説明する。図４３は、本実施の形態において、図５に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、図５に示した工程において、複数の溝１０４として、図１３に示した複数のスクライブライン１０２Ａに沿った複数の第１の溝１０４Ａのみを形成する。すなわち、本実施の形態では、第１の実施の形態では形成していた、複数のスクライブライン１０２Ｂに沿った複数の第２の溝１０４Ｂ（図１５参照）を形成しない。本実施の形態では、図２９に示した工程において、スクライブライン１０２Ｂに沿って本体集合体１３０が切断され、これにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。また、スクライブライン１０２Ｂに沿って本体集合体１３０が切断されることにより、半導体チップ３０の第３の側面３０ｅと第４の側面３０ｆが形成される。
【０１３１】
本実施の形態によれば、第１の実施の形態に比べて、１つの階層部分１０において半導体チップ３０が占める領域の割合を大きくすることができ、その結果、積層チップパッケージ１における集積度を大きくすることが可能になる。本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１３２】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の本体集合体１３０を並べて、この複数の本体集合体１３０における各本体予定部２Ｐに対して同時に配線３を形成したが、複数の本体集合体１３０を並べずに、１つの本体集合体１３０における各本体予定部２Ｐに対して配線３を形成してもよい。
【０１３３】
また、配線３が形成された後の本体集合体１３０を切断して本体２を形成した後、本体集合体１３０を切断することによって本体２に形成された面に、更に他の配線を形成してもよい。
【符号の説明】
【０１３４】
１…積層チップパッケージ、２…本体、３Ａ，３Ｂ…配線、１１〜１８…階層部分、２２Ａ…第１の端子、２２Ｂ…第２の端子、３０…半導体チップ、３１…絶縁部、３２…電極、１０１…基礎構造物前ウェハ、１０４…溝、１１０…基礎構造物。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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