(57)【要約】【課題】入力電圧２００Ｖ系の正弦波ピーク付近についても、サージ電流を抑制して、高効率で、低ノイズを実現する。【解決手段】商用電源を整流する整流回路と、チョークコイルと、チョークコイルの終端と接地間に設けられるとともに、並列に第１のコンデンサが接続された主スイッチング素子と、一端がチョークコイルの終端に接続され、第１のコンデンサよりも十分容量が大きい第２のコンデンサと、第２のコンデンサの他端と接地間に設けられたスイッチ素子とを有し、スイッチ素子が、主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、主スイッチング素子が、スイッチ素子のオフ後に、オン状態となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
商用電源を整流する整流回路と、チョークコイルと、該チョークコイルの終端と接地間に設けられるとともに、並列に第１のコンデンサが接続された主スイッチング素子と、一端が前記チョークコイルの終端に接続され、前記第１のコンデンサよりも十分容量が大きい第２のコンデンサと、該第２のコンデンサの他端と接地間に設けられたスイッチ素子とを有し、
前記スイッチ素子が、前記主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、前記主スイッチング素子が、前記スイッチ素子のオフ後に、オン状態となることを特徴とするスイッチング電源。
【請求項２】
商用電源を整流する整流回路と、チョークコイルと、該チョークコイルの終端と接地間に設けられるとともに、並列に第１のコンデンサが接続された主スイッチング素子と、一端が前記チョークコイルの始端に接続され、前記第１のコンデンサよりも十分容量が大きい第２のコンデンサと、該第２のコンデンサの他端と前記チョークコイルの終端との間に設けられたスイッチ素子とを有し、
前記スイッチ素子が、前記主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、前記主スイッチング素子が、前記スイッチ素子のオフ後に、オン状態となることを特徴とするスイッチング電源。
【請求項３】
前記入力電圧が所定の範囲内にあるか否かを判別するコンパレータを有することを特徴とする請求項１または２に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高効率化と低ノイズ化を実現するスイッチング電源に関する。
【背景技術】
【０００２】
従来、力率改善を目的とした電源として、一次側を電流共振形及び電圧共振形のコンバータとしたスイッチングコンバータとし、一次側整流素子Ｄｉの出力側の一端とスイッチング素子Ｑ１との間に接続される力率改善用ダイオードＤ１及び力率改善用インダクタＬｏの直列接続回路と、補助スイッチング素子Ｑ２と、を有する昇圧コンバータと、チョークコイルＰＣＣと並列に接続されたクランプ用コンデンサＣ３と補助スイッチング素子Ｑ２の直列接続回路とを有するアクティブクランプ回路と、を有し、スイッチング素子Ｑ１がオフのときに、補助スイッチング素子Ｑ２をオンとする構成により、アクティブフィルタを削除したスイッチング電源が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２００７−１８１３６７号公報
【０００３】
ところで、一般的な力率改善コンバータは、図８に示されるような構成になっており、トランスＴ１０１の制御巻線からダイオードＤ１０４に流れる電流がゼロになったことを検出して、主ＳＷであるＱ１０１をオンする一方、Ｑ１０１に流れる電流をＲ１２０により、検出して、主ＳＷであるＱ１０１をオフする。そして、主ＳＷであるＱ１０１のＯＮ期間にメインチョークＴ１０１に蓄えたエネルギーを主ＳＷであるＱ１０１のＯＦＦ期間にダイオードＤ１０４を通してエネルギーを出力コンデンサＣ１２２へ供給する。また、電流臨界型の場合、その供給電流がゼロとなるとメインチョークＴ１０１と主ＳＷであるＱ１０１のドレイン−ソース間のコンデンサ成分とで共振振動を行うことから、この共振のボトムで主ＳＷであるＱ１０１をＯＮさせれば、ＯＮタイミングに発生するサージ電流を抑えることができ、高効率化が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば、欧州等の入力電圧２００Ｖ系の正弦波ピーク付近では、その共振ボトムがゼロボルトとならない場合がある。その結果、共振のボトムで主ＳＷをＯＮさせたとしても、図６の拡大図である図７のＱ１０１ドレイン―ソース間電圧波形に示すように、電圧波形がＤＣ成分をもって、ゼロとなるために、図７の点線丸囲み部分のようなサージ電流が流れ、主ＳＷの損失及びノイズの原因となるという問題がある。
【０００５】
そこで、本発明は、上述の課題を鑑みてなされたものであり、入力電圧２００Ｖ系の正弦波ピーク付近についても、サージ電流を抑制して、高効率で、低ノイズを実現するスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題を解決するために、以下の事項を提案している。
【０００７】
（１）本発明は、商用電源を整流する整流回路と、チョークコイルと、該チョークコイルの終端と接地間に設けられるとともに、並列に第１のコンデンサが接続された主スイッチング素子と、一端が前記チョークコイルの終端に接続され、前記第１のコンデンサよりも十分容量が大きい第２のコンデンサと、該第２のコンデンサの他端と接地間に設けられたスイッチ素子とを有し、前記スイッチ素子が、前記主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、前記主スイッチング素子が、前記スイッチ素子のオフ後に、オン状態となることを特徴とするスイッチング電源を提案している。
【０００８】
この発明によれば、スイッチ素子が、主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、主スイッチング素子が、スイッチ素子のオフ後に、オン状態となる。このように、制御することにより、主スイッチング素子がオンするときに、第１のコンデンサの放電作用により、主スイッチング素子のドレイン―ソース間の電圧波形からＤＣ成分を除去できるため、サージ電流を除去できる。
【０００９】
（２）本発明は、商用電源を整流する整流回路と、チョークコイルと、該チョークコイルの終端と接地間に設けられるとともに、並列に第１のコンデンサが接続された主スイッチング素子と、一端が前記チョークコイルの始端に接続され、前記第１のコンデンサよりも十分容量が大きい第２のコンデンサと、該第２のコンデンサの他端と前記チョークコイルの終端との間に設けられたスイッチ素子とを有し、前記スイッチ素子が、前記主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、前記主スイッチング素子が、前記スイッチ素子のオフ後に、オン状態となることを特徴とするスイッチング電源を提案している。
【００１０】
この発明によれば、スイッチ素子が、主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、主スイッチング素子が、スイッチ素子のオフ後に、オン状態となる。このように、制御することにより、主スイッチング素子がオンするときに、第１のコンデンサの放電作用により、主スイッチング素子のドレイン―ソース間の電圧波形からＤＣ成分を除去できるため、サージ電流を除去できる。
【００１１】
（３）本発明は、（１）または（２）のスイッチング電源について、前記入力電圧が所定の範囲内にあるか否かを判別するコンパレータを有することを特徴とするスイッチング電源を提案している。
【００１２】
ここで、入力電圧が所定の範囲内の場合に、スイッチ素子を動作させると、無駄な回生電流が生じてしまう。そこで、この発明によれば、コンパレータにより、入力電圧が所定の範囲内にあるか否かを判別する。そして、入力電圧が所定の範囲内にある場合には、主スイッチング素子のドレイン−ソース間の電圧波形がＤＣ成分を持たないため、スイッチ素子を動作させる必要がなくなる。このため、入力電圧が所定の範囲内の場合にスイッチ素子を動作させないことで、無駄な回生電流が生じてしまうのを防止して、スイッチング電源全体の効率を向上できる。
【発明の効果】
【００１３】
本発明によれば、スイッチ素子が、主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、主スイッチング素子が、スイッチ素子のオフ後に、オン状態となるように、制御することにより、主スイッチング素子がオンするときに、第１のコンデンサの放電作用によって、主スイッチング素子のドレイン―ソース間の電圧波形からＤＣ成分を除去できるため、サージ電流を除去でき、主スイッチング素子の損失やノイズの発生を防止できるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００１５】
＜第１の実施形態＞
以下、図１、図２および図４、図５を用いて、本発明に係るスイッチング電源の第１の実施形態について説明する。
【００１６】
本実施形態に係るスイッチング電源は、図１に示すように、主に、整流回路Ｄ１０１と、ＩＣ１０１と、ＩＣ１０２と、主スイッチング素子Ｑ１０１と、スイッチ素子Ｑ１０２と、トランスＴ１０１と、ダイオードＤ１０３、Ｄ１０４と、コンデンサＣ１０９、Ｃ１５１と、出力コンデンサＣ１２２とから構成されている。
【００１７】
整流回路Ｄ１０１は、商用電源の交流を全波整流して得られる脈流をトランスＴ１０１のチョークコイルＮｐに供給する。トランスのチョークコイルＮｐは、主スイッチング素子Ｑ１０１がＯＮの場合に、チョークコイルＮｐ端子間に印加される電圧により、電磁エネルギーを蓄積し、主スイッチング素子Ｑ１０１がＯＦＦの場合に、蓄積した電磁エネルギーをダイオードＤ１０４を介して、負荷に供給する。
【００１８】
トランスＴ１０１の制御巻線Ｎｃの一端は、ＩＣ１０１内のＯＮトリガ検出部に接続され、チョークコイルＮｐを流れる電流に対応した信号をＯＮトリガ検出部に供給する。この信号は、ＯＮトリガ検出部における主スイッチング素子Ｑ１０１をＯＮするためのトリガ信号となる。
【００１９】
ＩＣ１０１内のＯＮトリガ検出部は、制御巻線Ｎｃからの信号に基づいて、主スイッチング素子Ｑ１０１をＯＮするためのトリガ信号を検出し、ＲＳフリップフロップにその信号を出力する。具体的な検出方法は、ダイオードＤ１０４の電流がゼロとなるときに、チョークコイルＮｐと結合した制御巻線Ｎｃの振動を利用して、トリガ信号を検出する。
【００２０】
また、ＩＣ１０１内のコンパレータＣＭＰ１は、例えば、出力電圧を検出するための抵抗の分圧値を基準電圧と比較して、その比較結果に応じて、出力電圧を検出し、検出された電圧をマルチプライヤに入力する。
【００２１】
マルチプライヤには、入力電圧であるＳｉｎ波も入力され、両者を乗算することにより、Ｓｉｎ波の形を決め、このＳｉｎ波と、Ｒ１２０によって検出される主スイッチング素子Ｑ１０１を流れる電流とが差動増幅器ＯＰ１に入力され、その出力がＲＳフリップフロップに入力される。
【００２２】
ＲＳフリップフロップは、ＯＮトリガ検出部から入力される信号により、主スイッチング素子Ｑ１０１をオンし、差動増幅器から入力される信号により、決められた主スイッチング素子Ｑ１０１のオン幅で、主スイッチング素子Ｑ１０１をオフする。
【００２３】
ＩＣ１０２は、スイッチ素子Ｑ１０２のオン／オフのタイミングを生成する。具体的には、制御巻線Ｎｃからの信号を所定の基準電位と比較するコンパレータＣＭＰ３と、ＮＡＮＤ回路と、スイッチ素子にゲート信号を供給する直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されている。なお、本実施形態においては、スイッチ素子Ｑ１０２をＦＥＴで構成する例をしめしたが、これに限らず、トランジスタに逆バイアス用ダイオードを並列に接続したものを用いてもよい。
【００２４】
また、ＮＡＮＤ回路には、コンパレータＣＭＰ３の出力と、入力電圧を所定の基準電位と比較するコンパレータＣＭＰ２の出力とが入力され、その出力は、スイッチ素子にゲート信号を供給するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートに供給されている。
【００２５】
なお、コンパレータＣＭＰ２は、スイッチ素子Ｑ１０２の動作範囲を規制するために設けられたものである。つまり、入力電圧が所定の値よりも低い領域では、主スイッチング素子Ｑ１０１ドレイン―ソース間電圧波形がＤＣ成分を持つことなく、ゼロボルトまで減衰するため、スイッチ素子Ｑ１０２を動作させる必要はなく、逆に、この領域で、スイッチ素子Ｑ１０２を動作させると、無駄な回生電流が生じて、電源全体の効率を悪化させてしまうためである。
【００２６】
主スイッチング素子Ｑ１０１は、トランスＴ１０１の終端と接地間に設けられ、ドレイン―ソース間に並列にコンデンサＣ１５１が接続されている。また、スイッチ素子Ｑ１０２は、ドレインが、その一端をトランスＴ１０１の終端に接続されたコンデンサＣ１０９に接続され、ソースが接地されている。なお、コンデンサＣ１０９の容量は、コンデンサＣ１５１の容量に比べて十分に大きい。
【００２７】
＜スイッチング電源の動作シーケンス＞
図２を用いて、スイッチング電源の動作シーケンスについて、詳細に説明する。
【００２８】
まず、図中、「Ｖｎｃ」は、トランスＴ１０１の制御巻線Ｎｃの電圧波形を示している。この波形を抵抗Ｒ１０７で鈍らせた波形（図中、「ＩＣ１０１  Ｚ／Ｃ端子」と表記）がＩＣ１０１のＺ／Ｃ端子に入力される。ＯＮトリガ検出部は、このＺ／Ｃ端子に入力される電圧に基づいて、ＯＮトリガパルス（図中、「ＩＣ１０１  ＯＮトリガ検出  ＯＵＴ」と表記）をＲＳフリップフロップのセット端子に出力する。
【００２９】
ＲＳフリップフロップは、セット端子に、ＯＮトリガ検出部からのＯＮトリガパルスを入力すると、出力信号（図中、「ＩＣ１０１  ＲＦ−ＦＦ出力（Ｑ１０１ゲート信号）」と表記）を「Ｌｏｗ」から「Ｈｉ」に遷移させ、主スイッチング素子Ｑ１０１をオンする。これにより、主スイッチング素子Ｑ１０１のドレイン―ソース間にかかる電圧（図中、「Ｑ１０１  ＶＤＳ」と表記）は、図のように、グランドレベルまで低下する。
【００３０】
そして、主スイッチング素子Ｑ１０１がオンすることにより、トランスＴ１０１のチョークコイルＮｐに流れる三角波状の電流波形のうち、右肩上がりの部分の波形が形成される。
【００３１】
また、ＩＣ１０１内のコンパレータＣＭＰ１、マルチプライヤ、差動増幅器ＯＰ１は、主スイッチング素子Ｑ１０１のオン幅を決める回路であり、主スイッチング素子Ｑ１０１のオン幅が所定のオン幅になったときに、差動増幅器ＯＰ１からＲＳフリップフロップのリセット端子にＯＦＦパルスを出力する（図中、「ＩＣ１０１  ＯＰ１  ＯＵＴ」と表記）。
【００３２】
ＲＳフリップフロップは、リセット端子に、差動増幅器ＯＰ１からのＯＦＦトリガパルスを入力すると、出力信号（図中、「ＩＣ１０１  ＲＦ−ＦＦ出力（Ｑ１０１ゲート信号）」と表記）を「Ｈｉ」から「Ｌｏｗ」に遷移させ、主スイッチング素子Ｑ１０１をオフする。これにより、主スイッチング素子Ｑ１０１のドレイン―ソース間にかかる電圧（図中、「Ｑ１０１  ＶＤＳ」と表記）は、図のように、出力電圧まで上昇する。
【００３３】
そして、主スイッチング素子Ｑ１０１がオフすることにより、ダイオードＤ１０４の電流が流れて、トランスＴ１０１のチョークコイルＮｐに流れる三角波状の電流波形のうち、右肩下がりの部分の波形が形成される。
【００３４】
一方、Ｚ／Ｃ端子に入力される電圧は、ＩＣ１０２のコンパレータＣＭＰ３のプラス端子に入力され、マイナス端子に接続された基準電位と比較される。このコンパレータＣＭＰ３は、主スイッチング素子Ｑ１０１がオフした後に、スイッチ素子Ｑ１０２がオンし、スイッチ素子Ｑ１０２がオフした後に、主スイッチング素子Ｑ１０１がオンするための遅延時間を生成している。そして、コンパレータＣＭＰ３の出力信号は、ＮＡＮＤ回路に入力される。
【００３５】
コンパレータＣＭＰ２は、入力電圧と所定の基準電位とを比較する。これは、入力電圧が所定の値よりも低い領域では、主スイッチング素子Ｑ１０１ドレイン―ソース間電圧波形がＤＣ成分を持つことなく、ゼロボルトまで減衰するため、スイッチ素子Ｑ１０２を動作させる必要はなく、逆に、この領域で、スイッチ素子Ｑ１０２を動作させると、無駄な回生電流が生じて、電源全体の効率を悪化させてしまうため、スイッチ素子１０２の動作範囲を規制するために設けられたものであり、この出力信号は、ＩＣ１０２のＮＡＮＤ回路に入力される。
【００３６】
ＮＡＮＤ回路は、コンパレータＣＭ２およびコンパレータＣＭ３からともに、「Ｈｉ」の信号が入力されたときに、「Ｌｏｗ」の信号を直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるドライブ回路に出力し、ドライブ回路がスイッチ素子Ｑ１０２にゲート信号（図中、「ＩＣ１０２  ＶＧ（Ｑ１０２ゲート信号）」と表記）を供給する。
【００３７】
ここで、主スイッチング素子Ｑ１０１がオフで、スイッチ素子Ｑ１０２がオフの場合、出力―グランド間には、コンデンサＣ１５１が接続され、コンデンサＣ１０９が接続されていない状態になる。一方、主スイッチング素子Ｑ１０１がオフでスイッチ素子Ｑ１０２がオンの場合、出力―グランド間にＣ１５１とＣ１０９が並列に接続された状態になる。
【００３８】
このとき、ダイオードＤ１０４を流れる電流がゼロになるとＣ１５１とＣ１０９の和の容量とトランスＴ１０１との共振が始まり、コンデンサＣ１０９の容量は、コンデンサＣ１５１の容量よりも十分に大きな容量であるため、この共振振動中に流れる共振電流が最も大きいタイミングで主スイッチング素子Ｑ１０１とスイッチ素子Ｑ１０２をともにオフにすると、主トランジスタＱ１０１のドレイン―ソース間にあるＣ１５１のＤＣ電圧成分が一気に放電される。これにより、サージ電流の発生原因となっていたＤＣ成分が除去される。
【００３９】
したがって、本実施形態によれば、スイッチ素子が、主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、主スイッチング素子が、スイッチ素子のオフ後に、オン状態となるように、制御することにより、主スイッチング素子がオンするときに、コンデンサＣ１５１の放電作用によって、主スイッチング素子のドレイン―ソース間の電圧波形からＤＣ成分を除去するため、サージ電流を除去でき、主スイッチング素子の損失やノイズの発生を防止できる。
【００４０】
上記の効果は、図４およびその拡大図である図５によって、従来、図７の点線部に現われていたサージ電流が、主スイッチング素子Ｑ１０１のドレイン―ソース間電流に現われていないことからも明白である。
【００４１】
＜第２の実施形態＞
次に、図３を用いて、本発明に係るスイッチング電源の第２の実施形態について説明する。
【００４２】
本実施形態に係るスイッチング電源は、図３に示すように、主に、整流回路Ｄ１０１と、ＩＣ１０１と、ＩＣ１０２と、主スイッチング素子Ｑ１０１と、スイッチ素子Ｑ１０２と、トランスＴ１０１と、ダイオードＤ１０３、Ｄ１０４と、コンデンサＣ１０９、Ｃ１５１と、出力コンデンサＣ１２２とから構成されている。本実施形態と第１の実施形態との相違点は、スイッチング素子Ｑ１０２とコンデンサＣ１０９とをトランスＴ１０１のチョークコイルＮｐに並列に設けた点にある。
【００４３】
＜スイッチング電源の動作シーケンス＞
本実施形態におけるスイッチング電源の動作シーケンスは、基本的に、第１の実施形態と同様であるが、これについて、図２を参照して、簡単に説明する。
【００４４】
ＲＳフリップフロップは、セット端子に、ＯＮトリガ検出部からのＯＮトリガパルスを入力すると、出力信号（図中、「ＩＣ１０１  ＲＦ−ＦＦ出力（Ｑ１０１ゲート信号）」と表記）を「Ｌｏｗ」から「Ｈｉ」に遷移させ、主スイッチング素子Ｑ１０１をオンする。これにより、主スイッチング素子Ｑ１０１のドレイン―ソース間にかかる電圧（図中、「Ｑ１０１  ＶＤＳ」と表記）は、図のように、グランドレベルまで低下する。
【００４５】
また、ＩＣ１０１内のコンパレータＣＭＰ１、マルチプライヤ、差動増幅器ＯＰ１は、主スイッチング素子Ｑ１０１のオン幅を決める回路であり、主スイッチング素子Ｑ１０１のオン幅が所定のオン幅になったときに、差動増幅器ＯＰ１からＲＳフリップフロップのリセット端子にＯＦＦパルスを出力する（図中、「ＩＣ１０１  ＯＰ１  ＯＵＴ」と表記）。
【００４６】
ＲＳフリップフロップは、リセット端子に、差動増幅器ＯＰ１からのＯＦＦトリガパルスを入力すると、出力信号（図中、「ＩＣ１０１  ＲＦ−ＦＦ出力（Ｑ１０１ゲート信号）」と表記）を「Ｈｉ」から「Ｌｏｗ」に遷移させ、主スイッチング素子Ｑ１０１をオフする。これにより、主スイッチング素子Ｑ１０１のドレイン―ソース間にかかる電圧（図中、「Ｑ１０１  ＶＤＳ」と表記）は、図のように、出力電圧まで上昇する。
【００４７】
一方、Ｚ／Ｃ端子に入力される電圧は、ＩＣ１０２のコンパレータＣＭＰ３のプラス端子に入力され、マイナス端子に接続された基準電位と比較される。このコンパレータＣＭＰ３は、主スイッチング素子Ｑ１０１がオフした後に、スイッチ素子Ｑ１０２がオンし、スイッチ素子Ｑ１０２がオフした後に、主スイッチング素子Ｑ１０１がオンするための遅延時間を生成している。そして、コンパレータＣＭＰ３の出力信号は、ＮＡＮＤ回路に入力される。
【００４８】
コンパレータＣＭＰ２は、入力電圧と所定の基準電位とを比較する。これは、入力電圧が所定の値よりも低い領域では、主スイッチング素子Ｑ１０１ドレイン―ソース間電圧波形がＤＣ成分を持つことなく、ゼロボルトまで減衰するため、スイッチ素子Ｑ１０２を動作させる必要はなく、逆に、この領域で、スイッチ素子Ｑ１０２を動作させると、無駄な回生電流が生じて、電源全体の効率を悪化させてしまうため、スイッチ素子１０２の動作範囲を規制するために設けられたものであり、この出力信号は、ＩＣ１０２のＮＡＮＤ回路に入力される。
【００４９】
ＮＡＮＤ回路は、コンパレータＣＭ２およびコンパレータＣＭ３からともに、「Ｈｉ」の信号が入力されたときに、「Ｌｏｗ」の信号を直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるドライブ回路に出力し、ドライブ回路がスイッチ素子Ｑ１０２にゲート信号（図中、「ＩＣ１０２  ＶＧ（Ｑ１０２ゲート信号）」と表記）を供給する。
【００５０】
ここで、主スイッチング素子Ｑ１０１がオフで、スイッチ素子Ｑ１０２がオフの場合、出力―グランド間には、コンデンサＣ１５１が接続され、コンデンサＣ１０９が接続されていない状態になる。一方、主スイッチング素子Ｑ１０１がオフでスイッチ素子Ｑ１０２がオンの場合、出力―グランド間にＣ１５１とＣ１０９が並列に接続された状態になる。
【００５１】
このとき、ダイオードＤ１０４を流れる電流がゼロになるとＣ１５１とＣ１０９の和の容量とトランスＴ１０１との共振が始まり、コンデンサＣ１０９の容量は、コンデンサＣ１５１の容量よりも十分に大きな容量であるため、この共振振動中に流れる共振電流が最も大きいタイミングで主スイッチング素子Ｑ１０１とスイッチ素子Ｑ１０２をともにオフにすると、主トランジスタＱ１０１のドレイン―ソース間にあるＣ１５１のＤＣ電圧成分が一気に放電される。これにより、サージ電流の発生原因となっていたＤＣ成分が除去される。
【００５２】
したがって、本実施形態によれば、第１の実施形態と同様に、スイッチ素子が、主スイッチング素子のオフ後で、かつ、入力電圧が所定の範囲内にあるときに、オン状態となるとともに、主スイッチング素子が、スイッチ素子のオフ後に、オン状態となるように、制御することにより、主スイッチング素子がオンするときに、コンデンサＣ１５１の放電作用によって、主スイッチング素子のドレイン―ソース間の電圧波形からＤＣ成分を除去するため、サージ電流を除去でき、主スイッチング素子の損失やノイズの発生を防止できる。
【００５３】
また、上記の効果は、図４およびその拡大図である図５によって、従来、図７の点線部に現われていたサージ電流が、主スイッチング素子Ｑ１０１のドレイン―ソース間電流に現われていないことからも明白である。
【００５４】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態のスイッチング電源の構成を示す図である。
【図２】第１の実施形態のスイッチング電源のシーケンス図である。
【図３】第２の実施形態のスイッチング電源の構成を示す図である。
【図４】第１の実施形態および第２の実施のスイッチング電源の効果を示す図である。
【図５】第１の実施形態および第２の実施のスイッチング電源の効果を示す図である。
【図６】従来例の波形図である。
【図７】従来例の波形図である。
【図８】従来例のスイッチング電源の構成を示す図である。
【符号の説明】
【００５６】
Ｑ１０１・・・主スイッチング素子
Ｑ１０２・・・スイッチ素子
Ｃ１０８・・・入力コンデンサ
Ｃ１０９・・・コンデンサ
Ｃ１２２・・・出力コンデンサ
Ｃ１５１・・・コンデンサ
ＣＭＰ１、ＣＭＰ２、ＣＭＰ３・・・コンパレータ
Ｄ１０１・・・整流回路
Ｄ１０３、Ｄ１０４・・・ダイオード
ＩＣ１０１・・・主スイッチング素子のＯＮ幅制御ＩＣ
ＩＣ１０２・・・スイッチ素子のＯＮ幅制御ＩＣ
ＯＰ１・・・差動増幅器
Ｔ１０１・・・トランス
Ｎｐ・・・チョークコイル
Ｎｃ・・・制御巻線
【図１】
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【図２】
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【図３】
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【図８】
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【図４】
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【図５】
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【図６】
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【図７】
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