(57)【要約】【課題】本発明の目的は、電界効果移動度が高く、高ＯＮ／ＯＦＦ比を有し、かつ環境温度依存性が改良されたＴＦＴおよびその製造方法を提供することにある。およびそれを用いた表示装置を提供することである。【解決手段】基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有するＴＦＴであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層の抵抗より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されていることを特徴とする。ＴＦＴの製造方法および表示装置も開示される。【選択図】なし【特許請求の範囲】
【請求項１】
基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極とが互いに平面状重なりを有していないことを特徴とする薄膜電界効果型トランジスタ。
【請求項２】
前記抵抗部の膜厚が前記活性層膜厚と同等もしくは厚いことを特徴とすることを特徴とする請求項１に記載の薄膜電界効果型トランジスタ。
【請求項３】
前記活性層が酸化物半導体を含有することを特徴とする請求項１又は請求項２に記載の薄膜電界効果型トランジスタ。
【請求項４】
前記活性層及び前記抵抗部が酸化物半導体を含有し、かつ前記抵抗部の酸素濃度が前記活性層の酸素濃度より高いことを特徴とする請求項１〜請求項３のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項５】
前記活性層の電気伝導度が１０−1Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であることを特徴とする請求項１〜請求項４のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項６】
前記活性層の電気伝導度と前記抵抗部の電気伝導度比率が１０２以上１０８以下であることを特徴とする請求項５に記載の薄膜電界効果型トランジスタ。
【請求項７】
前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１〜請求項６のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項８】
前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が実質的に０ｎｍであることを特徴とする請求項７に記載の薄膜電界効果型トランジスタ。
【請求項９】
前記活性層のアモルファス酸化物半導体がＩｎを含有することを特徴とする請求項１〜請求項８のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項１０】
前記活性層のアモルファス酸化物半導体がＩｎとＧａ又はＩｎとＺｎを含有することを特徴とする請求項９に記載の薄膜電界効果型トランジスタ。
【請求項１１】
前記活性層のアモルファス酸化物半導体がＩｎ、Ｇａ及びＺｎを含有することを特徴とする請求項９又は請求項１０に記載の薄膜電界効果型トランジスタ。
【請求項１２】
前記抵抗層がアモルファス酸化物であることを特徴とする請求項１〜請求項１１のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項１３】
前記抵抗層のアモルファス酸化物がＩｎを含有することを特徴とする請求項１２に記載の薄膜電界効果型トランジスタ。
【請求項１４】
前記抵抗層のアモルファス酸化物がＩｎとＧａ又はＩｎとＺｎを含有することを特徴とする請求項１３に記載の薄膜電界効果型トランジスタ。
【請求項１５】
前記抵抗層のアモルファス酸化物がＩｎ、Ｇａ及びＺｎを含有することを特徴とする請求項１３又は請求項１４に記載の薄膜電界効果型トランジスタ。
【請求項１６】
前記基板がフレキシブル基板であることを特徴とする請求項１〜請求項１５のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項１７】
透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
【請求項１８】
透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部、ソース電極およびドレイン電極を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法
【請求項１９】
透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記抵抗部を形成する工程と該パターニングされた前記抵抗部またはソース電極及びドレイン電極をマスクとして利用してパターニングされた前記ゲート電極部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
【請求項２０】
１対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが請求項１〜請求項１６のいずれか１項に記載の電界効果型トランジスタであることを特徴とする表示装置。
【請求項２１】
１対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが請求項１７、請求項１８、又は請求項１９に記載の電界効果型トランジスタの製造方法によって製造された電界効果型トランジスタであることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置に関する。特に活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタ、その製造方法、およびそれを用いた表示装置に関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力のなどが期待されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
【０００３】
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００４】
アモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物は低温での成膜が可能であり、プラスチックフィルム上に室温成膜可能な材料として注目されている（例えば、非特許文献１参照）。しかしながら、アモルファス酸化物半導体を用いたＴＦＴの活性層に用いると、ＯＦＦ電流が高く、ＯＮ／ＯＦＦ比が低いという問題を有していた。例えば、アモルファス酸化物半導体としてキャリア濃度が２．１×１０１７／ｃｍ３のＩＺＯ（Ｉｎ−Ｚｎ−Ｏ）を活性層に用いたＴＦＴの構成が開示されている（例えば、非特許文献２参照）。しかしながら、依然としてＯＦＦ電流が高く、ＴＦＴゲート電圧を印可しない状態でも電流が流れてしまう”ノーマリーオン”の状態となってしまい、ＯＮ／ＯＦＦ動作のための余分回路と電力消費を必要とする問題がある。
この問題を改良する手段として、アモルファス酸化物半導体のキャリア濃度を低減すること、例えば、１０１８／ｃｍ３未満にするとＴＦＴは動作し、１０１６／ｃｍ３未満で良好なＯＮ／ＯＦＦ比を持つＴＦＴが得られること、さらに良好な低いオフ電流特性を持たせるには、キャリア濃度を１０１６／ｃｍ３未満にすることが好ましいことが開示されている（例えば、特許文献１参照）。
【０００５】
一方、上記アモルファス酸化物半導体のキャリア濃度が１０１８／ｃｍ３未満のＴＦＴの製造方法としてゲート電極のパターンをマスクとしてソース電極及びドレイン電極のパターンを形成する製造方法、あるいはソース電極及びドレイン電極のパターンをマスクとしてゲート電極のパターンを形成する製造方法が開示され、それにより得られたゲート電極とソース電極及びドレイン電極が自己整合しているＴＦＴが開示されている（例えば、特許文献２参照）。さらに、ソース部位とドレイン部位が、ゲート絶縁層を介して配されるゲート電極と自己整合して配され、ソース部位及びドレイン部位の水素濃度がチャネル部位の水素濃度より大きいＴＦＴが開示されている（例えば、特許文献３参照）。
【０００６】
しかしながら、実用的に供されるＴＦＴは、ＯＦＦ電流が低く、ＯＮ／ＯＦＦ比が高いことは勿論のこと、連続駆動してもその性能が変化しないこと、作動する環境の温度や湿度などの条件が変動しても安定した性能を示すことが要求され、未だ多くのクリアすべき課題が残る。
【特許文献１】特開２００６−１８６３１９号公報
【特許文献２】特開２００６−１６５５２７号公報
【特許文献３】特開２００７−２５０９８３号公報
【非特許文献１】ＮＡＴＵＲＥ、Ｖｏｌ．４３２（２５  Ｎｏｖｅｍｂｅｒ、２００４）、Ｐ．４８８−４９２
【非特許文献２】ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＬＥＴＴＥＲＳ、８９，０６２１０３（２００６）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ＴＦＴおよびそれを用いた表示装置を提供することにあり、特に、電界効果移動度が高く、高ＯＮ／ＯＦＦ比を有する電流−電圧特性が良好なＴＦＴおよびそれを用いた表示装置を提供することにある。さらに、可撓性のある樹脂基板上に作製が可能な高性能のＴＦＴを提供することにある。また、そのＴＦＴを用いた表示装置を提供することにある。さらに、前記ＴＦＴの生産性に優れた製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の上記課題は下記の手段によって解決された。
＜１＞  基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極とが互いに平面状重なりを有していないことを特徴とする薄膜電界効果型トランジスタ。
＜２＞  前記抵抗部の膜厚が前記活性層膜厚と同等もしくは厚いことを特徴とすることを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞  前記活性層が酸化物半導体を含有することを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞  前記活性層及び前記抵抗部が酸化物半導体を含有し、かつ前記抵抗部の酸素濃度が前記活性層の酸素濃度より高いことを特徴とする＜１＞〜＜３＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜５＞  前記活性層の電気伝導度が１０−1Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であることを特徴とする＜１＞〜＜４＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜６＞  前記活性層の電気伝導度と前記抵抗部の電気伝導度比率が１０２以上１０８以下であることを特徴とする＜５＞に記載の薄膜電界効果型トランジスタ。
＜７＞  前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が０ｎｍ以上１００ｎｍ以下であることを特徴とする＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜８＞  前記抵抗部の前記ゲート電極に近い端部と前記ゲート電極の前記抵抗部に近い端部との平面上の距離が実質的に０ｎｍであることを特徴とする＜７＞に記載の薄膜電界効果型トランジスタ。
＜９＞  前記活性層のアモルファス酸化物半導体がＩｎを含有することを特徴とする＜１＞〜＜８＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜１０＞  前記活性層のアモルファス酸化物半導体がＩｎとＧａ又はＩｎとＺｎを含有することを特徴とする＜９＞に記載の薄膜電界効果型トランジスタ。
＜１１＞  前記活性層のアモルファス酸化物半導体がＩｎ、Ｇａ及びＺｎを含有することを特徴とする＜９＞又は＜１０＞に記載の薄膜電界効果型トランジスタ。
＜１２＞  前記抵抗層がアモルファス酸化物であることを特徴とする＜１＞〜＜１１＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜１３＞  前記抵抗層のアモルファス酸化物がＩｎを含有することを特徴とする＜１２＞に記載の薄膜電界効果型トランジスタ。
＜１４＞  前記抵抗層のアモルファス酸化物がＩｎとＧａ又はＩｎとＺｎを含有することを特徴とする＜１３＞に記載の薄膜電界効果型トランジスタ。
＜１５＞  前記抵抗層のアモルファス酸化物がＩｎ、Ｇａ及びＺｎを含有することを特徴とする＜１３＞又は＜１４＞に記載の薄膜電界効果型トランジスタ。
＜１６＞  前記基板がフレキシブル基板であることを特徴とする＜１＞〜＜１５＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜１７＞  透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
＜１８＞  透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記ゲート電極を形成する工程と該パターニングされた前記ゲート電極をマスクとして利用してパターニングされた前記抵抗部、ソース電極およびドレイン電極を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法
＜１９＞  透明基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置されている薄膜電界効果型トランジスタの製造方法であって、少なくとも、パターニングされた前記抵抗部を形成する工程と該パターニングされた前記抵抗部またはソース電極及びドレイン電極をマスクとして利用してパターニングされた前記ゲート電極部を形成する工程とを有することを特徴とする薄膜電界効果型トランジスタの製造方法。
＜２０＞  １対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが＜１＞〜＜１６＞のいずれかに記載の電界効果型トランジスタであることを特徴とする表示装置。
＜２１＞  １対の電極と、少なくとも該電極間に介在する発光層とを有する発光素子と、該発光素子を駆動するための電界効果型トランジスタを備えた表示装置であって、該電界効果型トランジスタが＜１７＞、＜１８＞、又は＜１９＞に記載の電界効果型トランジスタの製造方法によって製造された電界効果型トランジスタであることを特徴とする表示装置。
【０００９】
アモルファス酸化物半導体を用いたＴＦＴは、室温成膜が可能であり、可撓性プラスチックフイルムを基板として作製が可能であるので、フイルム（フレキシブル）ＴＦＴの活性層の材料として注目された。特に特開２００６−１８６３１９号公報で開示されているように、ポリエステルフィルム基板上にキャリア濃度を１０１８／ｃｍ３未満のアモルファス酸化物半導体を活性層に用いて、電界効果移動度１０ｃｍ２／Ｖｓ、ＯＮ／ＯＦＦ比１０３超の性能を持つＴＦＴが報告されている。
しかしながら、これを例えば表示装置の駆動回路に用いる場合、移動度、ＯＮ／ＯＦＦ比の観点から駆動回路を動作するには性能がまだ不十分であった。活性層に用いられるアモルファス酸化物半導体は、キャリア濃度が下がると電子移動度が下がる傾向があるので、良好なＯＦＦ特性と、高移動度を両立するＴＦＴを形成することが困難であった。
【００１０】
本発明者らは、鋭意、開発探索を進めた結果、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有するＴＦＴであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間に前記活性層より電気抵抗率の高い抵抗部を有し、かつ前記抵抗部と前記ゲート電極が互いに平面状重なりを有しない位置に配置することにより、全く予想外に課題が解決し得ることを見出し、本発明に到達した。即ち、キャリア濃度が高濃度のアモルファス酸化物半導体であっても、充分に低いＯＦＦ電流に制御できることが見出されたのである。
【００１１】
さらに、前記ＴＦＴの製造方法として、自己整合によるパターニングを利用し、ゲート電極と高抵抗膜を優れた精度で整合できる生産性に優れた製造方法を利用することでＴＦＴは、ゲート電極と抵抗部が平面上重ならず、かつ抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部とが一致した構成、即ち、該平面上の距離が実質的に０ｎｍである構成をとることができる。本構成によれば、抵抗部が活性層として作用することを防ぎ、均一性の高いＴＦＴを形成することができる。また、同様にゲート電極とソース電極、ドレイン電極が平面上重ならない構成をとることができ、ゲートとソース電極、ドレイン電極間で生じる寄生容量の影響を小さくすることができる。
【発明の効果】
【００１２】
本発明によると、電界効果移動度が高く、高ＯＮ／ＯＦＦ比を有する電流−電圧特性が良好なＴＦＴが提供される。特に、可撓性基板を用いたフイルム（フレキシブル）ＴＦＴとして有用なＴＦＴが提供される。また、前記ＴＦＴを用いた表示装置が提供される。さらにゲート電極と抵抗膜を優れた精度で整合する生産性に優れた該ＴＦＴの製造法方法が提供される。
【発明を実施するための最良の形態】
【００１３】
１．薄膜電界効果型トランジスタ（ＴＦＴ）
本発明のＴＦＴは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
【００１４】
好ましくは、前記活性層の電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。前記活性層の電気伝導度が１０−４Ｓｃｍ−１を下まわると電界効果移動度としては高移動度が得られず、１０２Ｓｃｍ−１以上ではＯＦＦ電流が増加し、良好なＯＮ／ＯＦＦ比が得られないので、好ましくない。
【００１５】
前記抵抗層の電気伝導度は、好ましくは１０−２Ｓｃｍ−１以下、より好ましくは１０−９Ｓｃｍ−１以上１０−３Ｓｃｍ−１未満であり、前記活性層の電気伝導度より小さい。より好ましくは、抵抗層の電気伝導度に対する活性層の電気伝導度の比率（活性層の電気伝導度／抵抗層の電気伝導度）が、１０２以上１０８以下である。前記電気伝導度の比率が、１０２未満では、オフ電流低減効果が減少するため好ましくなく、１０8を超えると、オフ電流が増加し好ましくない。
【００１６】
また、動作安定性の観点から、抵抗層の膜厚が活性層の膜厚より厚いことが好ましい。より好ましくは、抵抗層の膜厚／活性層の膜厚の比が１を超え１００以下、さらに好ましくは１を超え１０以下である。
【００１７】
好ましくは、活性層及び抵抗層は低温成膜が可能という観点から酸化物半導体を含有することが好ましい。特に、酸化物半導体はアモルファス状態であることがさらに好ましい。
好ましくは、活性層の酸化物半導体の酸素濃度が抵抗層の酸化物半導体の酸素濃度より低い。
好ましくは、前記酸化物半導体がＩｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含む。より好ましくは、前記酸化物半導体が前記ＩｎおよびＺｎを含有し、前記抵抗層のＺｎとＩｎの組成比（Ｉｎに対するＺｎの比率Ｚｎ／Ｉｎで表す）が前記活性層のＺｎ／Ｉｎ比より大きい。好ましくは、抵抗層のＺｎ／Ｉｎ比が活性層のＺｎ／Ｉｎ比より３％以上大きく、さらに好ましくは、１０％以上大きい。
好ましくは、前記基板が可撓性樹脂基板である。
【００１８】
本発明に於いては。好ましくは、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部との平面上の距離が０ｎｍ以上１００ｎｍ以下であり、より好ましくは、０ｎｍ以上１０ｎｍ以下、さらに好ましくは実質的に０ｍｍである。即ち、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部とが平面上一致しているのが最も好ましい。
上記構成は、後述するように、スタガ構造（以後の説明で、トップゲート構造と記載する場合がある）、逆スタガ構造（以後の説明で、ボトムゲート構造と記載する場合がある）とも製造可能である。逆スタガ構造の場合は、パターニングされたゲート電極をマスクとして用いて抵抗部、ソース、ドレイン電極をパターニングすることにより、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部との平面上の距離が実質的に０ｍｍである構成を精度よく製造することができる。スタガ構造の場合、パターニングされた抵抗部またはソース電極及びドレイン電極をマスクとして用いてゲート電極をパターニングすることにより、抵抗部のゲート電極に近い端部とゲート電極の抵抗部に近い端部との平面上の距離が実質的に０ｍｍである構成を精度よく製造することができる。
【００１９】
図１に示すようなボトムゲート構造の自己整合による製造の一例を下記に示す。図９に製造工程を概略断面図で示した。
基板上に、ゲート電極を成膜パターニングした後（図９ａ）、ゲート絶縁膜を成膜（図９ｂ）、さらには活性層を成膜し、ポジレジストを塗布形成し（図９ｃ）、この段階でゲート電極をマスクとして基板側から前記ポジレジストを露光し現像する（図９ｄ）。該露光は直進性の強いレーザー光をスキャンすることで行うこともできる。レジストは抵抗層を形成される部分を含む露光部分では除去される（図９ｅ）。レジストパターンのうち抵抗部に対応する部分の端部は先に形成されている前記ゲート電極の端部と一致する。ついで活性層をエッチング、レジストを剥離する（図９ｆ、ｇ）。これにより活性層端部とゲート電極端部が一致する。レジスト剥離後、リフトオフ工程にて、抵抗部、ソース電極、ドレイン電極を作製する。再度、ポジレジストを塗布形成し（図９ｈ）、同様にゲート電極をマスクとして露光、現像する（図９ｉ）。レジストは抵抗層形成領域が除去される。この後、抵抗層、ソース、ドレイン電極を成膜した後（図９ｊ）、レジストを剥離する（図９ｋ）。この結果、ゲート電極と抵抗部、およびソース、ドレイン電極が平面状に重なりを生じない自己整合型のトランジスタが形成される。
【００２０】
図６に示すようなトップゲート構造は、下記の製造方法によって自己整合により製造することができる。図１０に製造工程を概略断面図で示した。
基板上に活性層を成膜パパターニングする（図１０ａ）。ついでリフトオフ工程にて抵抗部 、ソース電極、ドレイン電極をパターニングする。具体的にはレジスト塗布し（図１０ｂ）、露光、現像した後（図１０ｃ）、抵抗部、ソース電極、ドレイン電極を成膜し（図１０ｄ）、レジストを剥離することでパターニングされた抵抗部、ソース電極、ドレイン電極が形成される（図１０ｅ）。抵抗部とソース電極、ドレイン電極は、全く同一にパターニングされる。次いでゲート絶縁膜を成膜する（図１０ｆ）。ゲート電極の形成は、抵抗部（即ちソース電極、ドレイン電極）をマスクにして、リフトオフ工程で形成する。具体的にはレジストを塗布し（図１０ｇ）、抵抗部またはソース電極及びドレイン電極をマスクとして基板側から露光し、現像する。レジストはゲートを形成する部分が除去される。この後ゲート電極を成膜（図１０ｈ）、残りのレジストを剥離することでゲート電極と抵抗部、ソース電極、ドレイン電極が平面状に重なりを生じない自己整合型のトランジスタを形成できる（図１０ｉ）。
【００２１】
好ましくは、本発明に用いられる基板が可撓性樹脂基板である。
【００２２】
本発明のＴＦＴについて以下にさらに詳細に説明する。
【００２３】
１）活性層
本発明に用いられる活性層には、アモルファス酸化物半導体が用いられる。アモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。低温で作製可能な良好なアモルファス酸化物半導体としては、少なくともＩｎを含む酸化物、ＩｎとＧａを含む酸化物、ＩｎとＺｎを含む酸化物、Ｉｎ、Ｇａ及びＺｎを含有する酸化物であり、組成構造としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましいことが知られている。これらは、キャリアが電子のｎ型半導体である。もちろん、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層に用いても良い。特開２００６−１６５５２９に開示されている酸化物半導体を用いることもできる。
【００２４】
具体的に本発明に係るアモルファス酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み構成され、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表されるアモルファス酸化物半導体が好ましい。特に、ＩｎＧａＺｎＯ４がより好ましい。この組成のアモルファス酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。また、電気伝導度を制御するには、成膜中の酸素分圧より制御が可能である。もちろん、活性層には酸化物半導体だけではなく、Ｓｉ、Ｇｅなどの無機半導体、ＧａＡｓ等の化合物半導体、ペンタセン、ポリチオフェン等の有機半導体材料、カーボンナノチューブ等にも適応可能である。
【００２５】
＜活性層及び抵抗層の電気伝導度＞
本発明においては、活性層と該活性層とソース電極又はドレイン電極の少なくとも一方との間に該活性層より電気抵抗率の高い抵抗部を有する。
好ましくは、抵抗層の電気伝導度に対する活性層の電気伝導度の比率（活性層の電気伝導度／抵抗層の電気伝導度）は、１０１以上１０１０以下であり、より好ましくは、１０２以上１０８以下である。好ましくは、前記活性層の電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。
抵抗層の電気伝導度は、好ましくは１０−２Ｓｃｍ−１以下、より好ましくは１０−９Ｓｃｍ−１以上１０−３Ｓｃｍ−１以下である。
【００２６】
上記の構成の活性層及び抵抗層を用いることにより、移動度が１０ｃｍ２／（Ｖ・秒）以上の高い移動度のＴＦＴで、オン・オフ比が１０６以上のトランジスタ特性を実現できる。
【００２７】
＜電気伝導度の調整手段＞
電気伝導度の調整手段としては、活性層及び抵抗層が酸化物半導体である場合は下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、キャリア電子が発生し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体の電気伝導度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体の電気伝導度の制御ができることは、特開２００６−１６５５２９に開示されており、本手法を利用することができる。
【００２８】
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、電気伝導度が変化することが知られている。例えば、ＩｎＧａＺｎ１−ＸＭｇＸＯ４において、Ｍｇの比率が増えていくと、電気伝導度が小さくなることが、特開２００６−１６５５２９に開示されている。また、（Ｉｎ２Ｏ３）１−Ｘ（ＺｎＯ）Ｘの酸化物系において、Ｚｎ／Ｉｎ比が１０％以上では、Ｚｎ比率が増加するにつれ、電気伝導度が小さくなることが報告されている（「透明導電膜の新展開ＩＩ」シーエムシー出版1、Ｐ．３４−３５）。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。  
【００２９】
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，Ｐ等の元素を不純物として添加することにより、電子キャリア濃度を減少させること、つまり電気伝導度を小さくすることが可能であることが、特開２００６−１６５５２９に開示されている。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
【００３０】
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系での電気伝導度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、電気伝導度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べて電気伝導度が小さいことが知られている。このように酸化物半導体材料を変えることにより、電気伝導度の調整が可能である。特に電気伝導度の小さい酸化物材料としては、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ３、ＭｇＯ、ＨｆＯ３等の酸化物絶縁体材料が知られており、これらを用いることも可能である。
電気伝導度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
【００３１】
＜活性層及び抵抗層の形成方法＞
活性層及び抵抗層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
【００３２】
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
【００３３】
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
【００３４】
２）抵抗部
本発明に於ける抵抗部は、活性層とドレイン電極またはソース電極の少なくとも一方との間に配され、ゲート電極と平面上重ならない位置に配置される。本発明に用いられる抵抗部は、電気伝導度としては１０−２Ｓｃｍ以下が好ましく、より好ましくは１０−９Ｓｃｍ以下である。
好ましくは、抵抗部がアモルファス酸化物よりなる。抵抗部に用いられるアモルファス酸化物は、少なくともＩｎを含有する。より好ましくは、ＩｎとＧａを含有又はＩｎとＺｎを含有するアモルファス酸化物である。さらに好ましくは、Ｉｎ、Ｇａ及びＺｎを含有するアモルファス酸化物である。
【００３５】
＜活性層と抵抗層の膜厚＞
抵抗層の膜厚が活性層の膜厚より厚いことが好ましい。より好ましくは、抵抗層の膜厚／活性層の膜厚比が１を超え１００以下さらに好ましくは１を超え１０以下である。活性層の膜厚は１ｎｍ以上１００ｎｍ以下が好ましく、より好ましくは２．５ｎｍ以上３０ｎｍ以下である。抵抗層の膜厚は５ｎｍ以上５００ｎｍ以下が好ましくより好ましくは１０ｎｍ以上１００ｎｍ以下である。本発明に於ける活性層の膜厚は、作成した素子断面のＨＲＴＥＭ（Ｈｉｇｈ  Ｒｅｓｏｌｕｔｉｏｎ  ＴＥＭ）写真撮影により測定することができる。
【００３６】
抵抗部に用いられるアモルファス酸化物は、前述の活性層の材料について説明した材料より選択して用いることができる。電気抵抗率は、前述の活性層におけるキャリア濃度の制御手段について説明したと同様の手段により調整することができる。
【００３７】
３）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
【００３８】
電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
【００３９】
４）ゲート絶縁膜
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ2Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
【００４０】
ゲート絶縁膜の膜厚としては１０ｎｍ〜１０μｍが好ましい。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、ＴＦＴの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと５０ｎｍ〜１０００ｎｍ、高分子絶縁体だと０．５μｍ〜５μｍで用いられることが、より好ましい。特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。
【００４１】
５）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。特に好ましくは、ＩＺＯである。
ソース電極及びドレイン電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
【００４２】
電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
【００４３】
６）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、低吸湿性等に優れていることが好ましい。
【００４４】
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。
【００４５】
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
【００４６】
８）保護絶縁膜
必要によって、ＴＦＴ上に保護絶縁膜を設けても良い。保護絶縁膜は、活性層または抵抗層の半導体層を大気による劣化から保護する目的や、ＴＦＴ上に作製される電子デバイスとを絶縁する目的がある。
【００４７】
その具体例としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、ＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。
【００４８】
保護絶縁膜の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法を適用できる。
【００４９】
９）後処理
必要によって、ＴＦＴの後処理として、熱処理を行っても良い。熱処理としては、温度１００℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜後でも良いし、ＴＦＴ作製工程の最後に行っても良い。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
【００５０】
１０）構造
次に、図面を用いて、詳細に本発明のＴＦＴの構造を説明する。なお、図中、破線はゲート電極と抵抗部との平面上の重なり関係を明らかにするための補助線である。
図１は、本発明のＴＦＴの一例を示す逆スタガ（ボトムゲート）構造の一例を示す断面模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の少なくとも一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、パターン化された活性層４、パターン化された抵抗部７−１，７−２を積層して有し、その表面にソース電極５−１とドレイン電極５−２が設置される。平面上、抵抗部７−１，７−２のゲート電極２に近い端部とゲート電極２の抵抗部７−１，７−２に近い端部が重なり合っていない（図中の破線で境界線を示す）。
【００５１】
本構成によれば、活性層４のキャリア濃度が例えば１０１８／ｃｍ３以上と高くして高いＯＮ電流を得ても、抵抗部７によりＯＦＦ電流値が抑制され低く保たれる。従って、本構成によれば、ＯＮ／ＯＦＦ比が高く、高電流を発生することができるので有機ＥＬ素子の駆動制御に適したＴＦＴが得られる。さらに、前記ＴＦＴの製造方法として、自己整合によるパターニングを利用し、ゲート電極と高抵抗膜を優れた精度で整合できる生産性に優れた製造方法を利用することにより、ゲーート電極と抵抗部が平面上重ならない構成をとることができ、抵抗部が活性層として作用することを防ぎ、均一性の高いＴＦＴを形成することができる。同様にゲート電極とソース電極、ドレイン電極が平面上重ならない構成をとることができ、ゲートとソース電極、ドレイン電極間で生じる寄生容量の影響を小さくすることができる。
【００５２】
図２は、本発明のＴＦＴの別の逆スタガ構造（ボトムゲート構造）の一例を示す断面模式図である。活性層１４の厚みよりも抵抗部１７−１，１７−２の厚みが厚い構成である。本構成でも同様に、ＯＦＦ電流値が抑制され、高いＯＮ／ＯＦＦ比が得られる効果が得られる。
【００５３】
図３は、本発明のＴＦＴの別の逆スタガ構造（ボトムゲート構造）の一例を示す断面模式図である。一様に設けられた活性層２４の上に、パターン化された高活性部２７−１，２７−２が配置された構成である。本構成によっても図１の構成と同様の効果が得られる。しかしながら、この構成のＴＦＴの製造工程で、パターン化された抵抗部を形成する工程で、エッチング液などにより活性層が損傷を受ける懸念がある。
【００５４】
図４は、本発明のＴＦＴの別の逆スタガ構造（ボトムゲート構造）の一例を示す断面模式図である。この構成は、ゲート絶縁膜上の１平面上にソース電極３５−１、抵抗部３７−１、活性層３４、３７−２、ドレイン電極３５−２が配列され、活性層３４とソース電極３５−１、及び活性層３４とドレイン電極３５−２との間に、それぞれ、抵抗部３７−１、抵抗部３７−２が配され、且つゲート電極３２と抵抗部３７−１，３７−２とが平面上重なることが無く配される。
【００５５】
図５は、本発明のＴＦＴのスタガ構造（トップゲート構造）の一例を示す断面模式図である。基板がプラスチックフィルムなどの可撓性基板の場合、基板４１の少なくとも一方の面に絶縁層４６を配し、その上にパターン化された抵抗部４７−１，４７−２とそれらの間にパターン化された活性層４４が形成される。形成された抵抗部４７−１，４７−２の上にソース電極４５−１とドレイン電極４５−２が形成され、さらにゲート絶縁膜４３、及びゲート電極４２が設置される。ゲート電極４２は抵抗部４７−１，４７−２と平面上重なることが無く配される。
【００５６】
図６は、本発明のＴＦＴの別のスタガ構造（トップゲート構造）の一例を示す断面模式図である。図５と同様のスタガ構造を有するが、図５では活性層４４の厚みに比べて抵抗層４７−１，４７−２の厚みがより厚い構成であるが、図６では活性層５４の厚みと抵抗層５７−１，５７−２の厚みが同等である構成である。
【００５７】
図７は本発明のＴＦＴの別のスタガ構造（トップゲート構造）の一例を示す断面模式図である。この構成においては、活性層６４はパターニングされずに一様に形成される。抵抗部６７−１，６７−２およびソース電極６５−１、ドレイン電極６５−２がパターニングされて形成される。ゲート絶縁膜６３を形成後、ゲート電極６２が平面上抵抗部６７−１，６７−２と重なることが無く配される。
【００５８】
図８は、本発明に於けるゲート電極と抵抗部との平面上の重なりを模式的に示す断面模式図である。平面上重なりを有しないとは、抵抗部７７−１，７７−２のゲート電極７２に近い端面とゲート電極７２の抵抗部に近い端面との間の間隙ｄ、またはｄ’が０ｎｍ、即ち、前記の抵抗部７７−１，７７−２のゲート電極７２に近い端面とゲート電極７２の抵抗部に近い端面が一致しているか、又は前記間隙ｄ、またはｄ’が正の数値を示すことを意味する。好ましくは、本発明においては、前記間隙ｄ、またはｄ’が１００ｎｍ以下であり、より好ましくは、１０ｎｍ以下であり、最も好ましくは実質的に０ｎｍである。図８ａが平面上重なりを有しない状態を表す。図８ｂはゲート電極と抵抗部とが平面上重なり合っている状態（比較例）を表す。本発明では、ｄ、またはｄ’が負の数値で表される。
【００５９】
図１１は、本発明のＴＦＴ素子を用いたアクティブマトリクス駆動型有機ＥＬ表示装置の等価回路の模式図である。本発明における有機ＥＬ表示装置の回路は、特に図１１に示すものに限定されるものではなく、従来公知の回路をそのまま応用することができる。
【００６０】
２．表示装置
本発明の電界効果型薄膜トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特に平面薄型表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）に好ましく用いられる。より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。特に、本発明の電界効果型薄膜トランジスタは、移動度が高いことから有機ＥＬ素子を用いた表示装置、フレキシブル有機ＥＬ表示装置に最も好ましく用いられる。
【００６１】
（応用）
本発明のＴＦＴは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明のＴＦＴは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
【実施例】
【００６２】
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
【００６３】
実施例１
１．活性層及び抵抗層の作製
＜条件１＞
ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、Ａｒ流量１２ｓｃｃｍ、Ｏ２流量０．２ｓｃｃｍ、ＲＦパワー２００Ｗ、圧力０．４Ｐａの条件で行った。
＜条件２＞
条件１と同様に、但しＯ２流量を０．６ｓｃｃｍに変更して行った。
＜条件３＞
条件１と同様に、但しＯ２流量を１．４ｓｃｃｍに変更して行った。
＜条件４＞
条件１と同様に、但しＯ２流量を１．５ｓｃｃｍに変更して行った。
＜条件５＞
条件１と同様に、但しＯ２流量を１．８ｓｃｃｍに変更して行った。
【００６４】
上記条件１〜５とで同一条件で上記無アルカリガラス基板（コーニング社、品番ＮＯ．１７３７）に直接これらの層を１００ｎｍ設けた物性測定用サンプルを作製した。これらの物性測定用サンプルを周知のＸ線回折法により分析した結果、これらの膜はアモルファス膜であることが確認できた。また、これらの物性測定用サンプルの電気伝導度および、ホール測定法によるキャリア濃度、及び組成比を測定した。得られた結果を表１に示す。
【００６５】
−電気伝導度の測定方法−
物性測定用サンプルの電気伝導度は、サンプルの測定されたシート抵抗と膜厚から計算し求めた。ここで、シート抵抗をρ（Ω／□）、膜厚をｄ（ｃｍ）とすると、電気伝導度σ（Ｓｃｍ−１）は、σ＝１／（ρ＊ｄ）として算出される。
本実施例において、物性測定用サンプルのシート抵抗１０７Ω／□未満の領域ではロレスタ−ＧＰ（三菱化学社製）、シート抵抗１０７Ω／□以上の領域ではハイテスタ−ＵＰ（三菱化学社製）を用いて２０℃の環境下で行った。物性測定用サンプルの膜厚測定には触針式表面形状測定器ＤｅｋＴａｋ−６Ｍ（ＵＬＶＡＣ社製）を用いた。
【００６６】
−ホール効果測定法によるキャリア濃度測定−
物性測定用サンプルのキャリア濃度の測定には、ＲｅｓｉＴｅｓｔ８３００型（東陽テクニカ社製）を用いてホール効果測定を行うことにより求めた。ホール効果測定は２０℃の環境下で行った。尚、ホール効果測定を行うことにより、キャリア濃度だけではなく、キャリアのホール移動度も求めることができる。
【００６７】
−組成比の測定方法−
物性測定用サンプルの組成比のＲＢＳ（ラザフォード後方散乱）分析により、組成比を求めた。
【００６８】
【表１】
2010016126.tif 000002
【００６９】
表１より、酸化物半導体ＩｎＧａＺｎＯ４のスパッタ膜において、スパッタ時の酸素流量を上げる、つまりスパッタ膜中の酸素濃度を増やすと、電気伝導度が減少し、ホール移動度が減少することが示された。また、組成比において、Ｚｎ／Ｉｎ比が増加すると、電気伝導度が減少し、ホール移動度も減少することが示された。
【００７０】
２．ＴＦＴ素子の作製
上記のアモルファス半導体材料およびアモルファス酸化物を用いて、本発明および比較のＴＦＴ素子を作成した。製造工程は図９に概略断面図で示される。
＜ゲート電極の形成＞
基板としては、無アルカリガラス板（コーニング社、品番ＮＯ．１７３７）を用いた。純水１５分→アセトン１５分→純水１５分の順で超音波洗浄を行った前記基板上に、ＤＣマグネトロンスパッタリング蒸着法（スパッタリング条件：スパッタガスＡｒ＝１２ｓｃｃｍ、ＤＣパワー３８０Ｗ、圧力０．４Ｐａ）により、ゲート電極としてのＭｏ薄膜（厚み４０ｎｍ）を形成した。ゲート電極Ｍｏのパターニングには、フォトリソソグラフィー法でパターニングを行った。
【００７１】
＜ゲート絶縁膜の形成＞
次にゲート電極上に、下記のゲート絶縁膜の形成を行った。
ゲート絶縁膜：ＳｉＯ２をＲＦマグネトロンスパッタ真空蒸着法（条件：ターゲットＳｉＯ２、成膜温度５４℃、スパッタガスＡｒ／Ｏ２＝１２／２ｓｃｃｍ、ＲＦパワー４００Ｗ、成膜圧力０．４Ｐａ）にて２００ｎｍ形成し、ゲート絶縁膜を設けた。ゲート絶縁膜ＳｉＯ２のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
【００７２】
＜活性層、抵抗層の自己整合による形成＞
ゲート絶縁膜上に、前記活性層及び抵抗層作製条件のいずれかを用いて活性層及び抵抗層を設けた（各条件を表２に示した）。
パターニングは活性層を成膜し、ポジレジストを塗布形成し、この段階でゲート電極をマスクとして基板側から前記ポジレジストを露光し現像した。レジストは抵抗層を形成される部分を含む露光部分では除去される。レジストパターンのうち抵抗部に対応する部分の端部は先に形成されている前記ゲート電極の端部と一致した。ついで活性層をエッチング、レジストを剥離する。これにより活性層端部とゲート電極端部が一致する。レジスト剥離後、再度、ポジレジストを塗布形成し、同様にゲート電極をマスクとして露光、現像した。レジストは抵抗層形成領域が除去される。この後、抵抗層を成膜しレジストを剥離する。ゲート電極と抵抗部が平面状に重なりを生じない自己整合型のトランジスタを形成できる。
【００７３】
＜ソース電極及びドレイン電極の形成＞
次いで、抵抗層の上にソース電極及びドレイン電極としてＩＴＯを４０ｎｍの厚みにＲＦマグネトロンスパッタ（条件：成膜温度４３℃、スパッタガスＡｒ＝１２ｓｃｃｍ、ＲＦパワー４０Ｗ、成膜圧力０．４Ｐａ）にて、蒸着した。尚、ソース電極およびドレイン電極のパターニングには、リフトオフにより行った。以上により、チャネル長Ｌ＝４０μｍ、チャネル幅Ｗ＝２００μｍの逆スタガ構造（図３）の本発明のＴＦＴ素子１，２および比較のＴＦＴ素子１，２を作製した。
【００７４】
３．性能評価
得られた各ＴＦＴ素子について、飽和領域ドレイン電圧Ｖｄ＝１０Ｖ（ゲート電圧−１０Ｖ≦Ｖｇ≦１５Ｖ）でのＴＦＴ伝達特性の測定を行い、ＴＦＴの性能を評価した。ＴＦＴ伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。各パラメータと本発明に於けるその定義は下記の通りである。
・ＴＦＴの閾値電圧（Ｖｔｈ）：電流値が５０ｎＡとなるときのゲート電圧である。
・ＯＦＦ電流（Ｉｏｆｆ）：閾値電圧より５Ｖ低いゲート電圧におけるドレイン電流値である。単位は［Ａ］である。
・ＯＮ電流（Ｉｏｎ）：閾値電圧より５Ｖ高いゲート電圧におけるドレイン電流である。
・キャリア移動度：電界効果移動度を測定した。
飽和領域における電界効果移動度μは、ＴＦＴ伝達特性から次式で求められる。
μ＝（２Ｌ／Ｗ＊Ｃｏｘ）＊（∂Ｉｄ１／２／∂Ｖｇ）
ここで、Ｌはチャネル長、Ｗはチャネル幅、Ｃｏｘはゲート絶縁膜の静電容量、Ｉｄはドレイン電流、Ｖｇはゲート電圧を示す。
【００７５】
以上の測定結果から得られたＴＦＴ特性を表２に示した。表２の結果より、本発明のＴＦＴ素子は、予想外に極めてＯＮ／ＯＦＦ比が高く、また、電界効果移動度が大きく、有機ＥＬ表示装置の駆動に適した優れた性能を示した。
特に好ましくは、本発明の素子２が高い電界効果移動度、且つ高いＯＮ／ＯＦＦ比を示し、最も優れた性能を示した。
【００７６】
一方、比較例のＴＦＴ素子では、本発明素子に比べ、電解効果移動度及びＯＮ／ＯＦＦ比が共に低く、ＴＦＴ性能が劣っていた。
【００７７】
【表２】
2010016126.tif 000003
【００７８】
実施例２
１．本発明のＴＦＴ素子３の作製
本発明のＴＦＴ素子１の作製において、基板にはポリエチレンナフタレートフィルムの両面に下記バリア機能を持つ絶縁層を有するバリア付きフイルムを用いた。その他はＴＦＴ素子１の作製と同様にして、本発明のＴＦＴ素子３を作製した。
【００７９】
絶縁層：ＳｉＯＮを５００ｎｍの厚みに蒸着した。ＳｉＯＮの蒸着にはＲＦマグネトロンスパッタリング蒸着法（スパッタリング条件：ターゲットＳｉ３Ｎ４、ＲＦパワー４００Ｗ、ガス流量Ａｒ／Ｏ２＝１２／３ｓｃｃｍ、成膜圧力０．４５Ｐａ）を用いた。
【００８０】
２．性能評価
実施例１と同様に、ＴＦＴ素子性能を評価した結果を表２に示した。
その結果、本発明のＴＦＴ素子３は、ガラス上に作製した本発明のＴＦＴ素子１と同等の電界移動度、ＯＮ／ＯＦＦ比を示した。このことより、本発明のＴＦＴ素子は、有機プラスチックフィルムからなる可撓性基板上においても高移動度、高ＯＮ／ＯＦＦ比を示すことがわかった。
【００８１】
実施例３
実施例１のＴＦＴ素子１においてソース、ドレイン電極および抵抗部とゲート電極との重なり（図８のｄ、ｄ’で表される）変えた素子サンプルを作成した。ｄ、ｄ’が正の数値は、抵抗部とゲート電極との重なりが無く、間隙を有することを意味する（図８ａに示される状態）。ｄ、ｄ’が負の数値は、抵抗部とゲート電極との重なり合っていることを意味する（図８ｂに示される状態であり、この場合のｄ、ｄ’の絶対値は重なり巾を意味する）。比較の素子１１、１２が重なりを有する比較例である。
【００８２】
得られたＴＦＴ素子を実施例１と同様に評価した結果を表３に示した。
さらに、容量−電圧測定を行い、寄生容量を求め、表３に示した。容量−電圧測定には４２９４Ａ（アジレント・テクノロジー社製）を用いた。
【００８３】
表３の結果より、本発明の構成の素子１，２２は、ゲート電極、ソースドレイン電極間で生じる寄生容量が小さいことが明らかである。この寄生容量は有機ＥＬの駆動を想定した場合、プログラム波形のなまり、保持容量の保持特性に影響を与える。
【００８４】
【表３】
2010016126.tif 000004
【００８５】
実施例４
１．本発明のＴＦＴ素子作製
下記に従って、本発明によるトップゲート型ＴＦＴを作製した。本実施のＴＦＴ素子の断面構造は図６、製造工程は図１０に示した。
実施例１と同様に無アルカリガラス板（コーニング社  品番ＮＯ．１７３７）を用い、活性層を成膜パターニングする。成膜条件は実施例１と同様である。ついでリフトオフ工程にて抵抗部、ソース電極、ドレイン電極をパターニングする。具体的にはレジスト塗布し、露光、現像した後、抵抗部、ソース電極、ドレイン電極を成膜し、レジストを剥離することで抵抗部、ソース電極、ドレイン電極をパターニングする。このときの成膜条件は実施例１と同様の条件である。抵抗部とソース電極、ドレイン電極は、全く同一にパターニングされる。パターニング後、ゲート絶縁膜を成膜する。ゲート電極の形成は、ソース電極、ドレイン電極をマスクにしリフトオフ工程で形成する。具体的にはレジストを塗布し、ソース電極、ドレイン電極をマスクとして基板側から露光し、現像する。レジストはゲート電極を形成する部分が除去される。この後ゲート電極を成膜、残りのレジストを剥離することでゲート電極と抵抗部が平面状に重なりを生じない自己整合型のトランジスタを形成できる。ゲート絶縁膜、ゲート電極の成膜条件は実施例１と同様の条件である。ソース・ドレイン電極にはＭｏを用いた。
【００８６】
２．性能評価
実施例１と同様に、ＴＦＴ素子性能を評価した結果、電解移動度が７．５ｃｍ２／Ｖｓ、ＯＮ／ＯＦＦ比が４．２×１０６であった。トップゲート構造のＴＦＴでも高移動度、高ＯＮ／ＯＦＦ比が得られた。
【００８７】
実施例５
１．有機ＥＬ表示装置の作製
（有機ＥＬ素子部の作製）
無アルカリガラス板（コーニング社  品番ＮＯ．１７３７）を用い、図１１に示した回路構成を実施例１で示したＴＦＴを用い作製した。有機ＥＬ素子の表示部に用いた下部電極は、実施例１のＴＦＴのソース電極を延長し、陽極とした。
【００８８】
１）有機層の形成
洗浄後、順次、正孔注入層、正孔輸送層、発光層、正孔ブロッキング層、電子輸送層、および電子注入層を設けた。
【００８９】
各層の構成は、下記の通りである。各層はいずれも抵抗加熱真空蒸着により設けた。
正孔注入層：４，４'，４''−トリス（２−ナフチルフェニルアミノ）トリフェニルアミン（２−ＴＮＡＴＡと略記する）および２，３，５，６−テトラフルオロ−７，７，８，８−テトラシアノキノジメタン（Ｆ４−ＴＣＮＱと略記する）を２−ＴＮＡＴＡに対して１質量％含有する層、厚み１６０ｎｍ。
正孔輸送層：Ｎ，Ｎ'−ジナフチル−Ｎ，Ｎ’−ジフェニル−［１，１'−ビフェニル］−４，４'−ジアミン（α−ＮＰＤと略記する）、厚み１０ｎｍ。
発光層：１，３−ｂｉｓ（ｃａｒｂａｚｏｌ−９−ｙｌ）ｂｅｎｚｅｎｅ（ｍＣＰと略記する）および白金錯体Ｐｔ−１をｍＣＰに対して１３質量％含有する層、厚み６０ｎｍ。
正孔ブロック層：ａｌｕｍｉｎｉｕｍ  （III）  ｂｉｓ（２−ｍｅｔｈｙｌ−８−ｑｕｉｎｏｌｉｎａｔｏ）−４−ｐｎｅｎｙｌｐｈｅｎｏｌａｔｅ（ＢＡｌｑと略記する）、厚み４０ｎｍ。
電子輸送層：トリス（８−ヒドロキシキノニナート）アルミニウム（Ａｌｑ３と略記する）、厚み１０ｎｍ。
電子注入層：ＬｉＦ、厚み１ｎｍ。
【００９０】
３）上部電極
素子サイズが1ｍｍ×1ｍｍとなるようにシャドウマスクによりパターニングしてＡｌを厚み１００ｎｍに蒸着し、陰極とした。
【００９１】
（保護絶縁膜）
上部電極上に、保護絶縁膜として５００ｎｍのＳｉＯＮ膜をイオンプレーティング法により成膜した。
【００９２】
以下に実施例に用いた化合物の構造を示す。
【００９３】
【化１】
2010016126.tif 000005
【００９４】
【化２】
2010016126.tif 000006
Ｐｔ−１
【００９５】
【化３】
2010016126.tif 000007
【００９６】
（駆動試験）
得られた有機ＥＬ素子と実施例１で作製したＴＦＴとを組みあわせて等価回路を構成し、種々の条件下で駆動試験を行った。
その結果、本発明のＴＦＴを用いると連続して長安定した発光が得られた。  
【図面の簡単な説明】
【００９７】
【図１】本発明の逆スタガ構造ＴＦＴを示す断面模式図である。
【図２】本発明の別の態様の逆スタガ構造ＴＦＴを示す断面模式図である。
【図３】本発明のさらに別の態様の逆スタガ構造ＴＦＴを示す断面模式図である。
【図４】本発明のさらに別の態様の逆スタガ構造ＴＦＴを示す断面模式図である。
【図５】本発明のスタガ構造ＴＦＴを示す断面模式図である。
【図６】本発明の別の態様のスタガ構造ＴＦＴを示す断面模式図である。
【図７】本発明のさらに別の態様のスタガ構造ＴＦＴを示す断面模式図である。
【図８】本発明のＴＦＴにおけるゲート電極と抵抗部との重なりを説明する断面模式図である。（８ａ）は重なりが無く間隙を有する状態、（８ｂ）は重なりを有する状態を示す。
【図９】本発明の逆スタガ構造ＴＦＴの製造工程を示す模式図である。
【図１０】本発明のスタガ構造ＴＦＴの製造工程を示す模式図である。
【図１１】本発明のＴＦＴ素子を用いたアクティブマトリクス駆動型有機ＥＬ表示装置の等価回路の模式図である。
【符号の説明】
【００９８】
１、１１、２１、３１、４１、５１、６１、７１：基板
２、１２、２２、３２、４２、５２、６２、７２：ゲート電極
３、１３，２３、３３、４３，５３、６３、７３：ゲート絶縁膜
４、１４、２４、３４、４４、５４、６４、７４：活性層
５−１、１５−１、２５−１、３５−１、４５−１、５５−１、６５−１、７５−１：ソース電極
５−２、１５−２、２５−２、３５−２、４５−２、５５−２、６５−２、７５−２：ドレイン電極
６、１６，２６、３６、４６，５６、６、６６，７６：絶縁層
７−１、７−２、１７−１、１７−２，２７−１、２７−２、３７−１、３７−２、４７−１、４７−２，５７−１、５７−２、６７−１、６７−２、７７−１、７７−２，：抵抗層
【図１１】
2010016126.tif 000008
【図１】
2010016126.tif 000009
【図２】
2010016126.tif 000010
【図３】
2010016126.tif 000011
【図４】
2010016126.tif 000012
【図５】
2010016126.tif 000013
【図６】
2010016126.tif 000014
【図７】
2010016126.tif 000015
【図８】
2010016126.tif 000016
【図９】
2010016126.tif 000017
【図１０】
2010016126.tif 000018