(57)【要約】      （修正有）【課題】位置合わせパターンを有する半導体チップを、正確な位置関係を保って基板と接続できるプロセスを提供する。【解決手段】位置合わせパターンを有する半導体チップの位置合わせ情報６１０をスキャンし記憶６２０した後、硬化可能アンダーフィル・コーティングがバンプ形成面にコーティングされた半導体チップを生成する。次に記憶された位置合わせ情報を利用し、半導体チップと電気的相互接続構造を有する基板との位置合わせ６５０を行う。位置合わせが終わった半導体チップと基板とを接触させ、アンダーフィル・コーティングを硬化させる６６０ことにより半導体チップと基板との電気的接合と封止を同時に行う。【選択図】図９
2010016332.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの表面上に第１の電気的相互接続構造を形成して電気的接続可能半導体構造を生成することを含むプロセスであって、
前記電気的接続可能半導体構造は、少なくとも１つの単体化した半導体チップを含み、
前記単体化したチップは位置合わせパターンを含み、
前記単体化した半導体チップの前記表面に硬化可能アンダーフィル・コーティングを塗布し、前記硬化可能アンダーフィル・コーティングにｂステージを実行してコーティングした半導体チップを生成するステップと、
前記硬化可能アンダーフィル・コーティングの塗布またはｂステージ実行の前または後に走査デバイスにおいて前記位置合わせパターンをスキャンおよび記憶し、これによってスキャンされ記憶された位置合わせパターンを生成するステップと、
前記スキャンされ記憶された位置合わせパターンを、前記第１の電気的相互接続構造と電気的接触を形成するように位置合わせ可能な第２の電気的相互接続構造を有する基板に隣接して動作的に関連付けて配置した位置合わせおよび接合デバイスに移すステップと、
前記コーティングされた半導体チップを前記位置合わせおよび接合デバイスに配置するステップと、
前記スキャンされ記憶された位置合わせパターンを前記位置合わせおよび接合デバイスにおいて活性化して、前記第１の電気的相互接続構造が前記第２の電気的相互接続構造と電気的接触を形成するように位置合わせされるように、前記コーティングされた半導体チップを位置決めするステップと、
前記位置合わせおよび接合デバイスを活性化して、前記第１の電気的相互接続構造が前記第２の電気的相互接続構造に電気的に接触するように、前記コーティングされた半導体チップを前記基板に接合するステップと、
を含む、プロセス。
【請求項２】
ウェハにおける半導体チップ・アレイの表面上に前記第１の電気的相互接続構造を形成して前記電気的接続可能半導体構造を生成するステップと、
前記電気的接続可能半導体構造をダイシングして前記単体化した半導体チップの少なくとも１つを生成するステップと、
を含む、請求項１に記載のプロセス。
【請求項３】
前記単体化した半導体チップの全表面に前記アンダーフィル・コーティングを塗布する、請求項１に記載のプロセス。
【請求項４】
前記硬化可能アンダーフィル材料の前記塗布の前に前記チップを保持デバイスにおいて固定する、請求項１に記載のプロセス。
【請求項５】
前記単体化した半導体チップの前記表面の一部にのみ前記アンダーフィル・コーティングを塗布する、請求項１に記載のプロセス。
【請求項６】
前記第１の電気的相互接続構造が導電性バンプを含む、請求項１に記載のプロセス。
【請求項７】
前記導電性バンプがはんだバンプを含む、請求項６に記載のプロセス。
【請求項８】
前記導電性バンプがミクロ・バンプを含む、請求項６に記載のプロセス。
【請求項９】
前記導電性バンプが金スタッド・バンプを含む、請求項６に記載のプロセス。
【請求項１０】
前記導電性バンプが銅スタッド・バンプを含む、請求項６に記載のプロセス。
【請求項１１】
前記導電性バンプが約５ミクロメートルから約２５０ミクロメートルで配設されている、請求項６に記載のプロセス。
【請求項１２】
前記硬化可能アンダーフィル・コーティングを塗布する前に、前記単体化した半導体チップを洗浄し乾燥させる、請求項１に記載のプロセス。
【請求項１３】
前記単体化した半導体チップの前記表面を調製することで前記硬化可能アンダーフィル・コーティングに対する付着が改善されている、請求項１に記載のプロセス。
【請求項１４】
前記単体化した半導体チップの前記表面に前記硬化可能アンダーフィル・コーティングを塗布した後にこのコーティングにｂステージを実行する、請求項１に記載のプロセス。
【請求項１５】
前記コーティングした半導体チップを前記基板に接合する前記プロセスにおいて前記硬化可能アンダーフィル・コーティングを実質的に硬化させる、請求項１４に記載のプロセス。
【請求項１６】
前記位置合わせマークの認識によって、前記第１の電気的相互接続構造が前記第２の電気的相互接続構造と電気的接触を形成するように位置合わせする、請求項１に記載のプロセス。
【請求項１７】
半導体チップの表面上に第１の電気的相互接続構造を形成して電気的接続可能半導体構造を生成することを含むプロセスであって、
前記電気的接続可能半導体構造は、少なくとも１つの単体化した半導体チップを含み、
前記単体化したチップは位置合わせパターンを含み、
前記単体化した半導体チップの前記表面に硬化可能アンダーフィル・コーティングを塗布する前に、走査デバイスにおいて前記位置合わせパターンをスキャンおよび記憶し、スキャンされ記憶された位置合わせパターンを生成するステップと、
前記スキャンされ記憶された位置合わせパターンを、前記第１の電気的相互接続構造と電気的接触を形成するように位置合わせ可能な第２の電気的相互接続構造を有する基板に隣接して動作的に関連付けて配置した位置合わせおよび接合デバイスに移すステップと、
前記単体化した半導体チップを前記位置合わせおよび接合デバイスに配置するステップと、
前記スキャンされ記憶された位置合わせパターンを前記位置合わせおよび接合デバイスにおいて活性化して、前記第１の電気的相互接続構造が前記第２の電気的相互接続構造と電気的接触を形成するように位置合わせされるように、前記単体化した半導体チップを位置決めするステップと、
前記単体化した半導体チップの前記表面に硬化可能アンダーフィル・コーティングを塗布して、ｂステージの実行後に、コーティングした半導体チップを生成するステップと、
前記位置合わせおよび接合デバイスを活性化して、前記第１の電気的相互接続構造が前記第２の電気的相互接続構造に電気的に接触するように、前記コーティングされた半導体チップを前記基板に接合するステップと、
を含む、プロセス。
【請求項１８】
搬送手段に複数の単体化したチップを配置して、前記チップが前記搬送手段に動作的に関連付けられるようにし、前記搬送手段は、前記チップのいずれかを前記走査デバイスまたは前記接合デバイスあるいはその両方へと移動させるように位置合わせされる移動可能平面を含む、請求項１に記載のプロセス。
【請求項１９】
前記移動可能平面が線形表面または曲線表面を含む、請求項１８に記載のプロセス。
【請求項２０】
請求項１に記載のプロセスによって生成される製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、新規なチップ・レベル・アンダーフィル・プロセスを用いた、フリップ・チップ・パッケージおよびかかるパッケージを得るためのプロセスに関する。
【背景技術】
【０００２】
フリップ・チップ技術は、急速に成長しているチップ相互接続技術であり、最小のチップ実装面積に対して最大数のＩ／Ｏ（入出力）を可能とする。これによって、チップ・スケール・パッケージ等のパッケージを含む小さいパッケージが可能となる。
【０００３】
Gruber等は、「Low-cost wafer bumping」という論文（IBM Journal of Research and Development、ＩＢＭ  ＪＲＤ  ４９−４／５（http://www.research.ibm.com/jpournal/rd/494/gruber.html）（２００５年８月１６日））において、フリップ・チップはんだバンプ相互接続について述べ、チップ・ボンド・パッド上の導電性バンプによって集積回路（ＩＣ）デバイスをチップ・キャリアにフェースダウンはんだ付けすることを記載している。このバンプ技術の使用は、受動フィルタ、検出器アレイ、およびＭＥＭデバイスにも拡大する。ＩＢＭ社は、IBM System/360（ＴＭ）において、固体論理技術と共に、この技術を１９６０年代の初めに導入した。これによって、相互接続の機能は既存のワイヤ・ボンディング技法を超えて拡大し、エリア・アレイ・はんだバンプ構成はチップ（ダイ）の全面に拡大することができ、ＩＢＭ社が開発したＣ４（controlled collapse chipconnection）はんだリフロー・プロセスによって基板に対する相互接続のためのはんだバンプを提供した。これによって、Ｉ／Ｏの数をできる限り多くすることができ、ＩＣ技術における電気機能性および信頼性についての高まる要求に応えることができた。
【０００４】
金属マスク蒸着の最初のウェハ・バンピング・プロセスにおいては、ＢＬＭ（ball limiting metallurgy）は、アンダーボード・メタライゼーション、またはアンダー・マスク・メタライゼーションまたはアンダー・マスク・バンプ冶金（ＵＢＭ：under mask-bump metallurgy）として知られ、エリア・アレイでマスク開口を介してはんだのウェハ表面上に蒸着を行うことを含む。Ｉ／Ｏの密度を高めてその数を増やすことが求められ、更に、フリップ・チップ相互接続のコスト削減に対する圧力があるため、電気めっきまたはステンシル印刷／ペースト・スクリーニング（はんだペースト）・バンプ・プロセス等の他のウェハ・バンピング技法の開発に拍車がかかっている。もっと新しく開発されたバンピング・プロセスのいくつかは、転写印刷、はんだ噴射、およびバンプなしの導電性粒子適用を含む。
【０００５】
最も広い態様において、ＢＬＭまたはＵＢＭは、アルミニウムまたは銅のコンタクト・パッド等のダイ・コンタクト・パッドに金属コーティングを塗布することを含み、この金属コーティングが、はんだに付着することができる表面を与える。あるプロセスでは、アルミニウム端子パッドを洗浄した後に、活性化して、パッド上のアルミニウム酸化物層を除去し、単一または二重の亜鉛酸塩コーティングによって薄い亜鉛層を塗布することを含む。無電解Ｎｉ（Ｐ）めっきプロセスによるこのコーティングの後、亜鉛をニッケルに代えて、ニッケルとアルミニウムとの間に強い結合を形成する。製造業者は、同様のプロセスを銅の端子パッドについて用いるが、異なる点として、最初にパッドを希釈エッチング液によって洗浄した後にパラジウム分散または溶解による活性化を行い、次いで無電解Ｎｉ（Ｐ）フィルムを塗布し、あるいはその代わりに電解またはスパッタＮｉ（Ｖ）膜を塗布する。以降のステップでは、例えばはんだ「バンプ」のようなはんだを金属コーティングに塗布する。Gruber等（上記）は、前述のプロセスの全てについて詳細に説明している。
【０００６】
いわゆる「はんだバンプ」は、チップと基板との間の空間を与える。この空間は通常、組み立てプロセスの最後のステップにおいて、非導電性の「アンダーフィル」材料によって充填され、これが、チップまたはダイの全面を基板に付着して結合する。アンダーフィルは、水または他の汚染物質が構造内に入ることを阻止するだけでなく、チップまたはダイを基板に対して固定するので、熱膨張の差によってバンプの電気的接続が破壊されたり損傷したりすることがない。
【０００７】
また、政府の規定およびカスタマの要求が、フリップ・チップ相互接続技術に影響を与えており、Ｐｂ／Ｓｎから無鉛はんだへの大幅な転換を行うと共にもっと大型のウェハを生成することを製造業者に求めている。無鉛はんだは、各々に異なる処理条件が必要な場合がある多種多様のはんだを用いたバンピング・プロセスとの適合性等、新しい課題を生んでいる。更に、２００ｍｍから３００ｍｍウェハに転換するためには、バンピング歩留まりまたは全体的なバンプ品質あるいはその両方に負の影響を与えることなく、このほぼ１２５％の面積増大に容易に対応できるバンピング・プロセスが必要である。
【０００８】
この結果、めっきの属性（大型のウェハおよび小さいバンプ・サイズ／ピッチへの拡張性）ならびにはんだペースト・スクリーニングの属性（無鉛合金選択の柔軟性および低コスト）のいくつかを含む新しいはんだバンピング技術が開発されている。あるプロセスは、高性能の熱接合部のためにはんだを用いた初期の研究の成果として、IBM Researchによって開発された射出成形はんだ（ＩＭＳ）技術を含む。
【０００９】
それにもかかわらず、業界は、コスト削減、バンピング・プロセスの高品質化を強く求め、このためＩＢＭ社は、ＩＭＳウェハ・バンピング・プロセスのためのＣ４ＮＰ（Ｃ４ new process、２００４年９月１３日に発表された）を開発した。Gruber等（上述）が記載するこのプロセスは、基本的に、ウェハおよびはんだ型を同時に処理することを含むが、別個のプロセスにおいて行われ、後に統合される。はんだは、予め構成したパターンの型を充填し、その後、充填された型は、検査ステップおよびウェハを用いた位置合わせステップを経る。位置合わせの前に、ウェハにＢＬＭ堆積およびパターニングを行い、その後で検査を行う。型およびウェハを位置合わせした後、組み立てたコンポーネントはリフロー・プロセスを経て、はんだをウェハに転写する。
【００１０】
また、他の発表にもフリップ・チップ製造方法が記載されている。とりわけ、「Injection Molded Soldering」、http//www.research.ibm.com/ims/、および、「Flipchips.com Tutorials」、http//www.flipchips.com/tutorial01html、httm//www.flipchips.com/tutorial02ahtml、http/www.flipchips.com/tutorial06html、http/www.flipchips.com/tutorial12html、http/www.flipchips.com/tutorial16html、http/www.flipchips.com/tutorial18html、
http/www.flipchips.com/tutorial48html、http/www.flipchips.com/tutorial55htmlが含まれる。
【００１１】
フリップ・チップ技術を概観すると、その主な利点は、チップの周辺部を用いるだけであるワイヤ・ボンディングに対して、全チップ面積を利用してＩ／Ｏ接続を形成することにあることがわかる。フリップ・チップ技術の欠点は、シリコン（チップ）熱膨張係数（ＣＴＥ）と基板のＣＴＥとの間の熱的な不一致から生じる応力が、チップと基板との間の相互接続を形成するために用いられるはんだバンプ（Ｃ４）によって充分に耐えられることである。注記したように、応力を改善するために、フリップ・チップ・パッケージには通常アンダーフィルが形成される。すなわち、チップと基板との間に樹脂を配置して、これが、はんだバンプのカプセル材料およびチップと基板との間の接着剤として機能する。かかるアンダーフィルの効果は、アンダーフィルなしのものと比べて、アンダーフィルが形成されたフリップ・チップ・パッケージの長期間の信頼性が大きく向上することである。
【００１２】
かかる樹脂アンダーフィルは、いわゆるフローなしプロセスを用いた毛管流によって、またはウェハ・レベルの塗布プロセスによって、塗布することができる。いくつかのウェハ・レベル塗布アンダーフィル・プロセスがあるが、中でも、ウェハ・レベル・アンダーフィル（ＷＬＵＦ）プロセス（図１）は、オーバーバンプ（over-bump）・ウェハ塗布樹脂を用い、次いでこれにｂステージを実行し、この後、ウェハをダイシングしてチップを単体化し（singulate）、最後に、ＷＬＵＦ層によってチップを基板に接合する。ＷＬＵＦプロセスは、Buchwalter、Feger、Hougham、LaBianca、およびShobhaによって、米国特許第６，９１９，４２０号に記載されている。
【特許文献１】「Acid-cleavableAcetal and Ketal Based Epoxy Oligomers」、S.Buchwalter、C. Feger、G. Hougham、N. LaBianca、およびH. Shobha、米国特許第６，９１９，４２０号
【特許文献２】「BilayerWafer-Level Underfill」、S. L. Buchwalter、D. Danovitch、F. E. Doany、P. A. Gruber、R. lyengar、N. C. LaBianca、米国特許第６，９２４，１７１号
【非特許文献１】「AWafer-level Underfill Process for Flip-chip Packaging」、C. Feger、N. C.LaBianca、G. Hougham、H. K. Shobha、およびS. L.Buchwalter、Proc. IMAPS Flip Chip Tech. ２００３年（Feger等）
【非特許文献２】R.Mahidhara、「Comparing Chip-Scale Packaging toDirect Chip Attach」、ChipScale、May-June、１９９９年
【非特許文献３】L.Crane、D. Gamota、R. W. Johnson、およびP.Neathway、「Making Direct Chip AttachTransparent to Surface Mount Technology」、ChipScale、September-October、１９９９年
【非特許文献４】B.Ma、E. Zhang、S. H. Hong、Q. Tong、およびA.Savoca、「Material Challenges for WaferLevel Packaging」、Proc. Int. Symp. on Adv. Packag.Materials Processes, Properties and Interfaces P. 68、２０００年
【非特許文献５】Gruber等、「Low-cost wafer bumping」（IBM Journal of Research and Development、ＩＢＭ  ＪＲＤ  ４９−４／５（http://www.research.ibm.cm/jpournal/rd/494/gruber.html）、２００５年８月１６日
【非特許文献６】InjectionMolded Soldering、http//www.research.ibm.com/ims/
【非特許文献７】Flipchips.comTutorials、http//www.flipchips.com/tutorial01html、httm//www.flipchips.com/tutorial02ahtml、http/www.flipchips.com/tutorial06html、http/www.flipchips.com/tutorial12html、http/www.flipchips.com/tutorial16html、http/www.flipchips.com/tutorial18html、http/www.flipchips.com/tutorial48html、http/www.flipchips.com/tutorial55html
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ＷＬＵＦプロセスでは、チップの単体化の前にウェハ全体にＷＬＵＦ材料を塗布しなければならないこと等、いくつかの欠点がある。このため、ウェハを試験して不良のチップ箇所を識別する必要があり、更に、チップをパッケージに接合する前にチップのバーンインが必要である場合、ウェハ・レベルのバーンインを必要とする。これらのプロセスは可能であるが、特別な器具が必要であり、従ってパッケージのコストが増大する。
【００１４】
更に、ウェハ・レベルのアンダーフィル塗布プロセス中、機能するチップ箇所および機能しないチップ箇所（または良質および不良とも呼ばれる）がコーティングされる。良質なＷＬＵＦコーティング・チップを生成するコストに、単体化による不良チップ箇所のための材料および処理コストが追加されてしまう。ウェハの歩留まりが低い場合、すなわち、新しいプログラムの開始時または複雑なチップの場合、このコストは著しいものとなり得る。
【００１５】
また、ウェハにＷＬＵＦ材料を塗布する場合、ウェハをダイシングすることが可能となるまで保管する必要があり、更に、ＷＬＵＦコーティング・チップをパッケージに接合するまでの間も保管する必要がある。これは、最大６か月までのウェハ塗布ＷＬＵＦ材料の安定性を必要とし、窒素または他の特別な条件下でかかるウェハを保管する必要がある。
【００１６】
また、ＷＬＵＦ層は、Ｃ４パターンまたは他の位置合わせマークあるいはその両方を見えにくくし、ＷＬＵＦコーティングしダイシングしたチップを接合前に基板に位置合わせするのを難しくする恐れがある。この点で、ＷＬＵＦは、半導体チップとこれに接合する回路基板の熱膨張係数（ＣＴＥ）の差を改善するため、多量の色素または充填材を含む場合があるが、これが別の結果をもたらす。色素または充填材の使用量が増えると、ＷＬＵＦは更に不透明になり、基板またはチップあるいはその両方上の位置合わせ機構あるいはマークを確認するのが難しくなる。
【００１７】
これらの問題は、上記のFeger等および米国特許第６，９１９，４２０号に記載されたように克服することができるが、接合前のシンギュレートされたチップに適用可能なプロセスが開発されれば極めて有利であろう。これは、多チップ・モジュールおよびＣＳＰ（チップ・サイズ・パッケージ）の用途には特に有利であろう。
【課題を解決するための手段】
【００１８】
本発明は、これらの必要性に応えて、関連技術を超える利点を提供するだけでなく、関連技術の前述およびその他の限界および欠点の１つ以上を実質的に防ぐプロセスを提供する。以下の開示の記載、特許請求の範囲、要約、および図面は、本発明の様々な特徴、目的、および利点を述べ、それらをどのように実現し得ることができるかを述べる。また、それらは、本発明を実施することによって明らかとなろう。
【００１９】
これらおよび他の利点を達成するため、本発明において具現化し広く記載するような本発明の目的に従って、本発明は、１つ以上の単体化したチップをオーバーバンプ塗布樹脂（ＯＢＡＲ：over-bump applied resin）によってオーバーバンプ・コーティングし、このようにコーティングしたチップを基板と位置合わせし、それらを基板に接合することによって、アンダーフィルを形成したパッケージを生成し、この樹脂がアンダーフィルになる。また、本発明は、チップを基板に接合することによって形成される構造にも関連する。
【００２０】
本明細書に組み込まれた添付図面は、本発明の詳細な記載と共に、様々な実施形態を例示し、本発明の様々な原理および利点を説明するように機能する。
【発明を実施するための最良の形態】
【００２１】
本発明は、半導体チップの表面上に第１の電気的相互接続構造を形成して電気的接続可能半導体構造を生成するためのプロセスを含む。この電気的接続可能半導体構造は、少なくとも１つの単体化した半導体チップを含み、このシンギュレーソンしたチップは位置合わせパターンを含む。この半導体チップの表面上の電気的相互接続構造は、鉛含有または無鉛のはんだバンプ・アレイ、金バンプ、ミクロ・バンプ、または銅スタッド・バンプ等、当業者に既知のいかなる構造とすることも可能である。Kitajima等の米国特許第６，３３３，５５４号、Poenisch等の米国特許第５，９８５，６９２号、およびChen等の公開米国特許出願第２００７０１８７５２２号は、半導体用の金バンプ構造を製造するためのプロセスを開示し、Joshi等の米国特許第７，２７１，４９７号および６，７３１，００３号は、半導体用の銅スタッド・バンプ構造を製造するためのプロセスを開示し、Akram等の米国特許第６，２４５，５９４号およびRostokerの米国特許第５，７６７，５８０号は、半導体デバイス用のミクロ・バンプを形成するための方法を開示する。
【００２２】
本発明の最も広い態様において、単体化したチップは、電気的接続可能構造全体にわたって樹脂でコーティングされる。この樹脂は、溶剤または薄めない形態で塗布することができ、いわゆるｂステージ・ステップで乾燥させてわずかに硬化させることができる。このｂステージ・ステップは、溶剤を実質的に蒸発させるのに充分であるが樹脂を完全に硬化させるのには不充分な温度までチップおよび樹脂を加熱することを含む。次いで、コーティングされた半導体チップを、第２の電気的相互接続構造を有する基板との位置合わせを行うのに適したツール内に配置し、次いで、以降のステップにおいて、電気的接続が形成されるまで圧力および熱を加えることによって接合する。このプロセス中、コーティング樹脂は軟化し、電気的相互接続構造の上面から変位し、チップの側面で押しつぶされてフィレットを形成する。このステップ中、樹脂は概ね硬化する。
【００２３】
本発明の第２の態様においては、位置合わせパターンを走査デバイスにおいてスキャンして記憶することで、スキャンされ記憶された位置合わせパターンを生成し、この後で、単体化した半導体チップの表面上の電気的接続可能構造に硬化可能アンダーフィル・コーティングを塗布する。硬化可能アンダーフィル・コーティングを塗布することで、コーティングされた半導体チップを生成し、この後、コーティングにｂステージを実行する。次いで、スキャンされ記憶された位置合わせパターンを、第２の電気的相互接続構造を有する基板に隣接して動作的に関連付けて配置した位置合わせおよび接合デバイスに移す。第２の電気的相互接続構造は、第１の電気的相互接続構造と電気的接触を形成するように位置合わせすることができる。
【００２４】
コーティングされた半導体チップを位置合わせおよび接合デバイスに配置し、スキャンされ記憶された位置合わせパターンを位置合わせおよび接合デバイスにおいて活性化することによって、第１の電気的相互接続構造が第２の電気的相互接続構造と電気的接触を形成するように位置合わせされるように、コーティングされた半導体チップを位置決めする。位置合わせおよび接合デバイスを活性化すると、コーティングされた半導体チップが基板に接合されるので、第１の電気的相互接続構造が第２の電気的相互接続構造に電気的に接触し、樹脂は接合した電気的相互接続構造を囲み、前述のように、フィレットを形成し概ね硬化させる。
【００２５】
別の態様において、本発明は、単体化した集積回路（ＩＣ）チップをオーバーバンプ塗布樹脂（ＯＢＡＲ）材料によってオーバーバンプ・コーティングするプロセスを含む。ＩＣチップのバンプは、鉛含有または無鉛のはんだバンプ、金バンプ、ミクロ・バンプ、または銅スタッド・バンプ等、当業者に既知のいずれかの種類の構造とすることができる。
【００２６】
換言すると、本発明は、半導体チップの表面上に第１の電気的相互接続構造を形成して電気的接続可能半導体構造を生成するためのプロセスであって、電気的接続可能半導体構造は少なくとも１つの単体化した半導体チップを含み、単体化したチップは位置合わせパターンを含み、単体化した半導体チップの表面に硬化可能アンダーフィル・コーティングを塗布し、硬化可能アンダーフィル・コーティングにｂステージを実行してコーティングした半導体チップを生成するステップと、硬化可能アンダーフィル・コーティングの塗布またはｂステージ実行の前または後に走査デバイスにおいて位置合わせパターンをスキャンおよび記憶し、これによってスキャンされ記憶された位置合わせパターンを生成するステップと、スキャンされ記憶された位置合わせパターンを、第１の電気的相互接続構造と電気的接触を形成するように位置合わせ可能な第２の電気的相互接続構造を有する基板に隣接して動作的に関連付けて配置した位置合わせおよび接合デバイスに移すステップと、コーティングされた半導体チップを位置合わせおよび接合デバイスに配置するステップと、スキャンされ記憶された位置合わせパターンを位置合わせおよび接合デバイスにおいて活性化して、第１の電気的相互接続構造が第２の電気的相互接続構造と電気的接触を形成するように位置合わせされるように、コーティングされた半導体チップを位置決めするステップと、位置合わせおよび接合デバイスを活性化して、第１の電気的相互接続構造が第２の電気的相互接続構造に電気的に接触するように、コーティングされた半導体チップを基板に接合するステップと、を含む。
【００２７】
別の態様において、本発明は、ウェハにおける半導体チップ・アレイの表面上に第１の電気的相互接続構造を形成して電気的接続可能半導体構造を生成するステップと、電気的接続可能半導体構造をダイシングして単体化した半導体チップの少なくとも１つを生成するステップと、を含む。硬化可能アンダーフィル材料の塗布の前に、チップを保持デバイスにおいて固定することができる。アンダーフィル・コーティングは、単体化した半導体チップの全表面またはチップの表面の一部にのみ塗布することができる。
【００２８】
第１の電気的相互接続構造は、はんだバンプ、ミクロ・バンプ、金スタッド・バンプまたは銅スタッド・バンプ等の導電性バンプを含むことができる。
【００２９】
本発明のいくつかの態様においては、導電性バンプは、約５ミクロメートルから約２５０ミクロメートルで配設されている。また、硬化可能アンダーフィル・コーティングを塗布する前に、単体化した半導体チップを洗浄し乾燥させる。この洗浄は、ＤＩ（脱イオン）水、洗剤を含む水溶液、酸を含む水溶液、有機溶剤、またはプラズマ洗浄による洗浄、または灰化プロセス、またはこれらのプロセスのいずれかの組み合わせを含むことができる。液体を用いる洗浄ステップは超音波を用いる場合があり、これらは全て当技術分野において既知である。更に、当業者に既知の方法で表面の灰化またはプラズマ洗浄を行うことにより、単体化した半導体チップの表面を調製して、硬化可能アンダーフィル・コーティングに対する付着を改善することも可能である。
【００３０】
本発明の更に別の態様においては、単体化した半導体チップの表面に硬化可能アンダーフィル・コーティングを塗布した後に、このコーティングにｂステージを実行し、コーティングした半導体チップを基板に接合するプロセスにおいてこのコーティングを実質的に硬化させる。また、本発明は、位置合わせマークの認識によって第１の電気的相互接続構造が第２の電気的相互接続構造と電気的接触を形成するように位置合わせされるプロセスを含む。
【００３１】
また、本発明のプロセスは、搬送手段に複数の単体化したチップを配置して、チップが搬送手段に動作的に関連付けられるようにするステップを含む。搬送手段は、チップのいずれかを走査デバイスへ、更に接合デバイスへと移動させるように位置合わせされる移動可能平面を含み、この移動可能平面は、ベルトもしくはシート等の線形表面、またはディスクもしくはドラム等の曲線表面、または円弧状の曲線表面、またはドラム手段から供給されるベルトまたはドラム手段によって巻き取られるベルトを含む。
【００３２】
従って、別の態様においては、本発明は前述のプロセスを含むが、更に、搬送手段に複数の単体化したチップを配置して、チップが搬送手段に動作的に関連付けられるようにするステップを含む。搬送手段は、チップのいずれかを走査デバイスまたは接合デバイスあるいはその両方へと移動させるように位置合わせされる移動可能平面を含む。
【００３３】
一実施形態において、搬送手段は、ポリイミド・ポリマから製造される構造を含むが、はんだを溶かすために用いるもの等、プロセスにおいて用いられる温度にさらされた場合に実質的に劣化しない多数の他のポリマから生成することができる。これらは、とりわけ、エポキシ・ポリマ、フェノール・ポリマ等を含むが、これら等のポリマは一般に、ポリイミドから製造された本発明の可撓性ベルト面等、ドラム上の搬送部を巻くために必要な可撓性を有しておらず、平坦な構成で、または可撓性搬送部と組み合わせて用いられる。更に、搬送手段は、はんだが接着しない金属等の金属を含むことも可能である。例えば、ステンレス鋼、または他のニッケルもしくはクロム合金、アルミニウム、アルミニウム合金、または、ニッケルもしくはクロムもしくはアルミニウムでコーティングした金属、または、本発明において注記したもの等のニッケルもしくはクロムもしくはアルミニウムでコーティングしたポリマ等である。また、金属コーティングとして、ニッケルまたはクロムまたはアルミニウム合金も使用可能である。ポリイミドから製造したもの等の可撓性搬送手段では、搬送手段をドラムに巻くことができる。
【００３４】
可撓性搬送手段は、繰り出すことによってドラムから線形に前進させることができるが、可撓性のない搬送手段は、ピストン、レバー、ねじ、ラチェット、つめアセンブリ等、当業者に既知である手段によって線形に前進させることができる。プロセスまたは装置あるいはその両方が、ドラム上に巻くのに充分な可撓性を有しない搬送手段を用いる場合は、後者を用いる。搬送手段は、電気モータまたはデバイス等の主な移動手段に動作的に関連付けて、油圧ポンプまたは空気圧縮機等のピストンを動作させる。これらは全て当業者には既知である。
【００３５】
また、本発明は、前述のプロセスのいずれか１つまたは組み合わせによって生成される製品を含む。
【００３６】
図面を参照すると、本発明は、図１の従来技術のウェハ・レベルのアンダーフィル・プロセスの改良を含む。図１に半導体デバイス１を示す。ウェハ１００の半導体表面上に位置合わせマーク１１０が形成され、ＩＬＤ１２０（レベル間誘電体）が積層され、その後、はんだバンプ１３０と、米国特許第６，９１９，４２０号および６，９２４，１７１号に記載されたもの等のウェハ・レベル・アンダーフィル（ＷＬＵＦ）１４０とが形成される。レーザ・ウェハ・ダイシングによって、半導体を複数の単体化部分に分離する。その２つを図２に示す。単体化したデバイス１００Ａはバンプ１３０ＡおよびＷＬＵＦ１４０Ａを有し、他方の部分は単体化したデバイス１００Ｂを含み、これはバンプ１３０ＢおよびＷＬＵＦ１４０Ｂを有する。図２では、位置合わせし、加熱して、はんだバンプを流して基板１５０に押圧した後、基板１５０に接合した状態を示す。
【００３７】
本発明のプロセス（図３）においては、バンプを形成したチップ２の表面は、ウェハ２００上の半導体表面を洗浄することで、または、当業者に既知の他の適切な調製ステップを用いることで調製し、次いでＩＬＳ２２０上にバンプ２３０を形成する。半導体表面２００は位置合わせマーク２１０を有する場合がある。次いで、当業者に既知のいずれかの手段によってチップをダイシングして、ＩＬＤ２２０Ａおよびバンプ２３０Ａを有する単体化したチップ２００Ａと、ＩＬＤ２２０Ｂおよびバンプ２３０Ｂを有する単体化したチップ２００Ｂと、を形成する。この後、以下に説明するプロセスのいずれか１つによって、ＷＬＵＦ材料のオーバーバンプ塗布樹脂（ＯＢＡＲ）２４０タイプでコーティングする。ＯＢＡＲは、米国特許第６，９１９，４２０号および第６，９２４，１７１号にも記載され、バンプ２３０をカバーするために用いられる（これは、ミクロ・バンプ、銅ピラー・バンプ、およびチップと基板との間の電気的相互接続を形成するのに用いられる他の構造等の構造を含む）。ＯＢＡＲ材料２４０にｂステージを実行し、すなわち、ある時間量だけ加熱することで乾燥させて部分的に架橋させる。このプロセスは、当業者には理解されており、溶剤等、実質的にいかなる揮発性物質も除去して、ゲル化点の前の時点まで樹脂の反応を進める。ｂステージの実行により、樹脂表面は不粘着（tack-free）になる。次いで、必要な場合には、ｂステージを実行したチップを保管することができる。必要な場合は、オーバーバンプ・コーティング・チップを基板２５０に対して位置合わせし、本発明において記載するようなバンプ等の電気的接点を、当技術分野において既知のコンタクト・パッドを有する積層回路構造、回路基板、またはフレックス回路等の基板上の電気的接点と位置合わせする。プロセスのこの部分では、上述のFeger等および米国特許第６，９１９，４２０号に記載された方法を採用することができる。次いで、チップまたは基板あるいはその両方を加熱し、制御した圧力のもとにチップおよび基板を相互に接触させ、その後、加熱を続けながら、基板とチップとの間の間隙を設定値まで小さくした後、間隙サイズは増大する可能性があるが、これによって、チップを基板に電気的に接合して、電子パッケージを形成する。上述のC. Feger等および米国特許第６，９１９，４２０号に記載されたような位置合わせマークを用いて、チップおよび基板の位置合わせを容易にすることができる。
【００３８】
単体化したチップにＯＢＡＲ材料を塗布するために用いる方法は、図４および図５に示すもの等、当業者に既知のあらゆる方法を含み、バンプ３３０を有する単一チップ３００を、コーティング・ヘッド３６０によって塗布されるＯＢＡＲ３４０でカーテン・コーティングすることを含む。ヘッド３６０は、チップ全体にコーティングを塗布するために、チップの一方の縁部から他方へと移動するか、またはコーティング・ヘッド３６０の下でチップを一方の縁部から他方へと移動させるか、またはチップ３００およびコーティング・ヘッド３６０の双方を移動させ、チップから充分に離れた距離で、メニスカスの形成を回避する。図５に示すような単一チップのメニスカス・コーティングは、実質的にカーテン・コーティング・プロセスの後に行うが、チップ３００またはコーティング・ヘッド３７０あるいはその両方がチップ３００の一方の縁部から他方への距離をカバーするように移動する際、ＯＢＡＲ３４０のメニスカス・コーティングを形成するために、単体化したチップ３００上のコンタクト・バンプ３３０の充分に近くにコーティング・ヘッド３７０を配置する。別の実施形態においては、単一チップのスピン・コーティング、および、特定のホルダに保持された複数の単一チップに適用されるこれらの方法のいずれかを用いることができる。図６および図７に、かかるホルダのいくつかの実施形態を示す。ホルダ４６０または４７０は、バンプ４３０を有するチップ４００およびバンプ４３０Ａを有するチップ４００Ａをそれぞれ保持する。コーティングしたチップには、上述のようにｂステージを実行する。
【００３９】
図８に示す車輪プロセスまでの完全自動化テープにおいて、単一チップのカーテン・コーティングおよびメニスカス・コーティングは充分に機能する。図８において、バンプを有するチップ５００は、車輪５９０から伸ばされてテープ５６０上に配置されるので、チップ５００はカーテンまたはメニスカス・コータ５７０の下を通ってＯＢＡＲ５７５が塗布され、次いで必要な場合はｂステージのための炉５８０を通り、その後、テープは車輪５９５に巻かれる。
【００４０】
この目的のため、Ｓｉチップ、ＳｉＧｅチップ、または他のいずれかの半導体材料からのチップ等、様々な集積回路チップのいずれかを用いることができる。従来技術においては、チップの位置合わせでは、オーバーバンプ塗布樹脂を通して位置合わせマークまたはバンプ・パターンを光学的に認識し、この情報を用いてチップを基板に位置合わせしてからチップと基板の接合を行う必要がある。
【００４１】
図９は、本発明の様々な機構を実施する方法を示す概略フロー・チャートを含む。これは、チップに組み込まれた位置合わせマークまたはチップ・バンプ・パターンを検査するための段階６１０と、位置合わせマークまたはバンプ・パターン情報を記憶するための段階６２０と、ＯＢＡＲを分配するための段階６３０と、ＯＢＡＲにｂステージを実行するための段階６４０と、以前に測定し記憶した位置合わせ情報を用いてＯＢＡＲコーティング・チップを基板に対して位置合わせするための段階６５０と、ＯＢＡＲコーティングしたチップを基板に接合するための段階６６０と、を含む。
【００４２】
オーバーバンプ塗布樹脂（ＯＢＡＲ）材料に透明度または透光性が必要であるため、充填材含有量の範囲または層厚の範囲が制限される。一方、ＯＢＡＲ材料層が厚くなるとチップおよび基板の接合中の空気の混入を低減可能であることがわかっている。このため、ＯＢＡＲ層が厚くなるほど、ＯＢＡＲ材料には高い透光性が必要となる。これらの制限は、本発明の一実施形態によって克服可能である。この実施形態においては、ＯＢＡＲを塗布する前に位置合わせパターンを認識して記憶し、光学認識ステップから開始してＯＢＡＲコーティング、ｂステージ、および接合を行う間、チップを精密な位置合わせホルダに保持する。
【００４３】
図１０は、本発明の一実施形態を含み、本発明のプロセスによって生成されるデバイスを示す。これは、バンプ７３０を有するチップ７００を含み、バンプ７３０は、基板７５０上のパッド７６０と電気的に接触したＯＢＡＲ７４０を貫通している。
【００４４】
位置合わせマークまたはＣ４パターンは、業界において標準的な光学パターン認識システムを用いる光学システムまたはｘ線によって認識される。一般に、位置合わせマークまたはパターンが光学システムによって見えない場合にのみ、ｘ線を用いてこれらを得る。
【００４５】
本明細書、開示の要約を通じて、および図面において、本発明者等は均等物を述べており、これらは限定なく、均等な要素、材料、化合物、組成、条件、プロセス、構造等を含み、個別に述べた場合であっても、２つの構成要素、３つの構成要素、または４つの構成要素、またはそれ以上等、これらの均等物の組み合わせを含み、更に、かかる均等な要素、材料、組成、条件、プロセス、構造等の組み合わせを、いかなる比率またはいかなる方法においても含む。
【００４６】
更に、本明細書を通して述べた本発明を記載する様々な数値的範囲は、これらの範囲の下限および上限のいかなる組み合わせも含み、これらの範囲の下限および上限の範囲を狭めるいかなる数値も含み、また、これらの範囲のいずれかに該当する範囲も含む。
【００４７】
本発明のいずれかの請求項またはいずれかのパラメータに適用される、数値範囲を記載するために用いる値を含む数値等の、「約」、「実質的な」、または「実質的に」という言葉は、そのパラメータにおけるわずかな変動を意味する。別の実施形態においては、数的パラメータを規定するために用いる場合の「約」、「実質的な」、または「実質的に」という言葉は、例えば、５パーセント、１０パーセント、または１５パーセントの上限よりも５パーセントまで、１０パーセントまで、または１５パーセントまで、またはいくらかまで高いかまたは低い変動を含む。数的パラメータを規定する「まで」という言葉は、ゼロまたは、例えば０．００１のような極めて小さい数を含む下限を意味する。また、「約」、「実質的な」、または「実質的に」という言葉は、概ね、またはたいてい、または全体的に、明記されていることを意味する。また、本発明者等は、当業者が理解するか使用するのと同じように、「実質的な」、「実質的に」、および「約」という言葉を用いる。「少なくとも」という言葉は、本発明において明記した要素、材料、化合物、または条件の１つまたは組み合わせを意味し、「組み合わせ」は上で規定した通りである。本発明において用いた「書面での記載」、「明細書」、「特許請求の範囲」、「図面」、および「要約」という言葉は、最初に出願された通りの開示の記載、明細書、特許請求の範囲、図面、および要約を指し、または、場合によっては、以降に補正された開示の書面での記載、明細書、特許請求の範囲、図面、および要約を指す。
【００４８】
この書面での記載が言及する、インターネット・サイトを含むあらゆる科学刊行物の記事および他の記事、ならびに、インターネット・サイトを含むかかる科学刊行物の記事および他の記事において引用された参考文献を含む、出願されたおよび出願中の特許は、その全体が引用によって、この書面での記載において引用された目的で、更に、インターネット・サイトを含むかかる科学刊行物の記事および他の記事ならびにそこで引用された特許および前述の参考文献に含まれる他の全ての開示のため、本発明に含まれるものとし、あらゆるものまたはいずれか１つが、全体的にまたは部分的に、前述の書面での記載だけでなく、特許請求の範囲、開示の要約、および添付図面に関係し、これに適用することができる。
【００４９】
本発明者等は、いくつかの実施形態を参照して本発明について記載したが、均等物の原理によって規定される他の実施形態は、前述の書面での記載、特許請求の範囲、開示の要約、および添付図面の広い範囲および精神内に該当するものとして包含されるものと意図される。
【図面の簡単な説明】
【００５０】
【図１】従来技術のウェハ・レベル・アンダーフィル・プロセスを図示する横断側面図である。
【図２】従来技術のウェハ・レベル・アンダーフィル・プロセスを図示する横断側面図である。
【図３】本発明のチップ・レベル・アンダーフィル・プロセスを概略的に示す横断側面図である。
【図４】本発明のカーテン・コーティングおよびメニスカス・コーティングの実施形態を概略的に示す横断側面図である。
【図５】本発明のカーテン・コーティングおよびメニスカス・コーティングの実施形態を概略的に示す横断側面図である。
【図６】本発明に従ってダイシングおよび試験を行った単体化したチップのオーバーバンプ・アンダーフィル・コーティングを可能とする、本発明の様々なチップ・ホルダを概略的に示す横断側面図である。
【図７】本発明に従ってダイシングおよび試験を行った単体化したチップのオーバーバンプ・アンダーフィル・コーティングを可能とする、本発明の様々なチップ・ホルダを概略的に示す横断側面図である。
【図８】本発明のテープ−リールの実施形態を概略的に示す横断側面図である。
【図９】本発明の完全自動化プロセスを概略的に示す横断側面図であり、（ａ）チップを選択し、位置合わせ情報を光学的に取得して記憶し、（ｂ）硬化可能樹脂すなわちＯＢＡＲと称するオーバーバンプ塗布樹脂をチップ上に分配し、（ｃ）ＯＢＡＲコーティングにｂステージを実行し、（ｄ）ｂステージを実行したチップおよびチップ位置合わせ情報を接合ツールに移し、（ｅ）ＯＢＡＲコーティングしｂステージを実行したチップを基板と位置合わせし、（ｆ）チップをパッケージに接合しアンダーフィルを硬化させる。これに続いてコーティングの光学的な硬化後ステップを実行する。
【図１０】本発明のプロセスによって得られた最終パッケージを示す横断側面図である。これらのパッケージが従来のアンダーフィルによって得られたパッケージと同一であることが本発明の利点である。
【符号の説明】
【００５１】
２００ ウェハ
２１０ 位置合わせマーク
２２０ レベル間誘導体
２３０、３３０、４３０ バンプ
２４０、３４０ オーバーバンプ塗布樹脂（ＯＢＡＲ）
２５０   基板
３００、４００ チップ
３６０、３７０ コーティング・ヘッド
４６０、４７０  ホルダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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