(57)【要約】      （修正有）【課題】オフセット誤差を低減する。【解決手段】方法は、コンパレータベース／ゼロクロスベース回路の出力信号における誤差を補償する。該方法は、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路によって、入力信号を用いて第１の出力信号を生成すること、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路によって、逆極性の入力信号を用いて第２の出力信号を生成すること、及び第２の出力信号を第１の出力信号から減算することであって、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路に関する最終出力信号を生成する、減算することを含む。【選択図】図１
2010093818.tif 000002
【特許請求の範囲】
【請求項１】
コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路における誤差を補償するための方法であって、
前記コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路によって、入力信号を用いて第１の出力信号を生成すること、
前記コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路によって、逆極性の前記入力信号を用いて第２の出力信号を生成すること、及び
前記第２の出力信号を前記第１の出力信号から減算することであって、前記コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路に関する最終出力信号を生成する、減算すること、
を含む方法。
【請求項２】
前記第１の出力信号は、正極性の入力信号から生成され、
前記第２の出力信号は、負極性の入力信号から生成される、請求項１に記載の方法。
【請求項３】
一方の極性を有する前記入力信号を第１の入力キャパシタに格納すること、及び
前記逆極性の前記入力信号を第２の入力キャパシタに格納すること、
をさらに含む、請求項１に記載の方法。
【請求項４】
第１の入力キャパシタからの前記入力信号をコンパレータの入力に接続することであって、前記第１の出力信号を生成する、接続することをさらに含む、請求項１に記載の方法。
【請求項５】
前記第１の出力信号を第１の出力キャパシタに格納することをさらに含む、請求項４に記載の方法。
【請求項６】
前記第１の入力キャパシタを前記コンパレータの前記入力から接続解除すること、及び
第２の入力キャパシタを前記コンパレータの前記入力に接続することであって、前記第２の出力信号を生成する、接続すること、
をさらに含む、請求項５に記載の方法。
【請求項７】
前記第２の出力信号を第２の出力キャパシタに格納することをさらに含む、請求項６に記載の方法。
【請求項８】
前記第１の出力キャパシタ及び前記第２の出力キャパシタを共に接続することであって、前記第２の出力信号を前記第１の出力信号から減算する、接続することをさらに含む、請求項７に記載の方法。
【請求項９】
コンパレータベース回路のオフセットをキャンセルするための方法であって、
前記コンパレータベース回路内のコンパレータへの入力を第１の既知の入力信号に設定すること、
前記コンパレータベース回路によって生成された出力信号をシステムオフセットとして格納すること、
入力電圧を前記コンパレータベース回路に接続することによって前記コンパレータベース回路を動作させることであって、出力信号を生成する、動作させること、及び
前記生成された出力信号から前記格納されたシステムオフセットを減算することであって、前記コンパレータベース回路に関する最終出力信号を提供する、減算すること、
を含む、方法。
【請求項１０】
前記コンパレータ入力が設定される前記第１の既知の信号は０ボルト信号である、請求項９に記載の方法。
【請求項１１】
誤差キャンセルを有するコンパレータベース／ゼロクロスベーススイッチドキャパシタ回路であって、
逆極性を有する入力信号を格納するように構成されるサンプリング段、
一対の入力スイッチであって、各入力スイッチは、前記サンプリング段に接続される入力を有する、一対の入力スイッチ、
前記一対のスイッチにおける各入力スイッチからの出力に接続される第１の入力を有するコンパレータ、
前記コンパレータの出力に接続される制御入力を有する制御電流源、
前記制御電流源の出力と前記コンパレータの前記入力との間に接続されるフィードバックキャパシタ、
一対の出力スイッチであって、各出力スイッチは、前記制御電流源の前記出力に接続される入力を有する、一対の出力スイッチ、
一対の出力キャパシタであって、該出力キャパシタの各入力は、前記出力スイッチの一方の出力に接続され、該出力キャパシタの各出力は、前記コンパレータの第２の入力に接続される、一対の出力キャパシタ、並びに
前記入力スイッチ及び前記出力スイッチへの制御信号を生成するコントローラであって、該コントローラは、前記出力スイッチが前記出力キャパシタに選択的に接続されることと同期して前記入力スイッチを前記コンパレータの前記入力に選択的に接続して、該コンパレータベース／ゼロクロスベース回路が２つの出力信号を生成することを可能にする信号を生成するように構成され、前記２つの出力信号の一方は、一方の出力キャパシタに格納され、他方は他方の出力キャパシタに格納される、コントローラ、
を備える、回路。
【請求項１２】
前記サンプリング段は、
負極性を有する前記入力信号を生成する負利得スイッチング回路、及び
正極性を有する前記入力信号を生成する正利得スイッチング回路、
を備える、請求項１１に記載の回路。
【請求項１３】
前記負利得スイッチング回路及び正利得スイッチング回路は、
２つの入力キャパシタであって、前記入力スイッチの一方が該２つのキャパシタの一方を前記コンパレータに接続することに応答して、該一方のキャパシタが、前記負極性を有する前記入力信号を前記コンパレータへ配信することを可能にし、且つ、前記入力スイッチの他方が該２つのキャパシタの他方を前記コンパレータに接続することに応答して、該他方のキャパシタが、前記正極性を有する前記入力信号を前記コンパレータへ配信することを可能にするように逆極性で構成される、２つの入力キャパシタ、
を備える、請求項１２に記載の回路。
【請求項１４】
前記コントローラは、前記出力スイッチの一方の前記出力を前記出力キャパシタの一方に接続する信号と同期して、一方の入力キャパシタの出力を前記コンパレータの前記入力に接続する制御信号を生成して、前記コンパレータベース／ゼロクロスベース回路の一方の出力信号を前記一方の出力キャパシタに格納し、且つ、前記出力スイッチの他方の前記出力を接続する信号と同期して、他方の入力キャパシタの出力を前記コンパレータの前記入力に接続する制御信号を生成して、前記コンパレータベース／ゼロクロスベース回路の他方の出力信号を前記他方の出力キャパシタに格納するように構成される、請求項１３に記載の回路。
【請求項１５】
前記コントローラは、一方の出力キャパシタの出力を他方の出力キャパシタの出力に接続し、一方の出力信号を他方の出力信号から減算して、前記コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路に関する最終出力信号を生成することを可能にする、前記出力スイッチへの信号を生成するように構成される、請求項１４に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、包括的には、低電力スイッチドキャパシタ回路に関し、より詳細には、コンパレータベース／ゼロクロスベースの設計を有する低電力スイッチドキャパシタ回路に関する。
【背景技術】
【０００２】
スイッチドキャパシタ回路は、例えば、アナログ／デジタル（Ａ／Ｄ）変換器及びフィルタ用途等、低電力用途に頻繁に使用される。これらの回路は、離散時間で動作し、通常、いくつかの段を含む。各段は、多くの場合、演算増幅器又は演算相互コンダクタンス増幅器を含む。これらの構成部品は、全デューティサイクルの間、エネルギーを消費し、出力信号が時間と共に指数関数的にセトリングするので、出力電圧に関するセトリングタイムはかなり長くなる可能性がある。
【０００３】
従来のスイッチドキャパシタサンプリング段が図８に示され、スイッチドキャパシタ利得段が図９に示される。入力段のオフセットは、図１０の入力信号のグラフに示される。利得段５００の出力は、Ｖｉｎ×Ｃｉｎ／Ｃｆｂとして表すことができる。この出力信号に関するセトリングタイムは、図１１のグラフに示される。１４ビットの精度が出力に必要とされる場合、出力が十分にセトリングするには、１０個の時定数が必要とされる。出力電圧がセトリングしている時間の間、この段は、電力を使用して出力電圧を生成している。電力を増加させると、その結果、回路の出力を生成する速度を増加させることができるが、しかしながら、この行為によって、回路はより多くの電力を消費することになる。
【０００４】
スイッチドキャパシタ回路に起因する問題に対処するために、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路が設計されて実施された。これらの回路のサンプリング段は、一般に、図８のスイッチドキャパシタ回路について示すものと同じである。これらのタイプの回路のための利得段の一例が図１２に示される。この利得段では、演算増幅器又は演算相互コンダクタンス増幅器が、コンパレータ６０４及び制御電流源６０８に置換される。コンパレータがその入力において仮想接地条件を検出することに応答して、コンパレータは、制御電流源がもはや電流をドレインしないように制御電流源をオフにスイッチングする。電流源は、比較的短い時間期間の間しかオンにされないので、これらの回路は、全体的なエネルギー消費を削減する。加えて、電流源は、出力電圧を直線的にランプし、これによって、より高速なセトリングタイム及びより短いデューティサイクルが得られる。その上、コンパレータは、演算増幅器又は演算相互コンダクタンス増幅器よりも単純であり、したがって、通常、より少ない面積を使用して実施することができる。
【０００５】
コンパレータベース／ゼロクロスベース回路の入力信号及び出力信号が、図１３及び図１４にそれぞれ示される。これらの信号の直線的な形態によって、より高速な応答時間が提供されるが、これらの信号におけるオーバーシュートの結果、正のオフセットが生じる。このオーバーシュートによって、オフセット誤差及び直線性誤差の双方が信号に生成される。これらの誤差は、コンパレータの遅延、及び、スイッチ等の、回路内のいくつかの構成部品の非線形応答等、回路の一定のパラメータによる影響を受ける。オフセット誤差に対処するために、微調整用にはるかに小さな値を有する第２の制御電流源を使用するいくつかの努力がなされてきた。
【発明の概要】
【０００６】
コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路から生じる課題に対処するために、相関二重サンプリングされる入力がこのような回路のために開発されてきた。１つの回路は、逆極性を有する入力信号を格納するように構成されるサンプリング段、一対の入力スイッチであって、各入力スイッチは、サンプリング段に接続される入力を有する、一対の入力スイッチ、一対のスイッチにおける各入力スイッチからの出力に接続される第１の入力を有するコンパレータ、コンパレータの出力に接続される制御入力を有する制御電流源、制御電流源の出力とコンパレータの入力との間に接続されるフィードバックキャパシタ、一対の出力スイッチであって、各出力スイッチは、制御電流源の出力に接続される入力を有する、一対の出力スイッチ、一対の出力キャパシタであって、該出力キャパシタの各入力は、出力スイッチの一方の出力に接続され、該出力キャパシタの各出力は、コンパレータの第２の入力に接続される、一対の出力キャパシタ、並びに入力スイッチ及び出力スイッチへの制御信号を生成するコントローラであって、該コントローラは、出力スイッチが出力キャパシタに選択的に接続されることと同期して入力スイッチをコンパレータの入力に選択的に接続して、該コンパレータベース／ゼロクロスベース回路が２つの出力信号を生成することを可能にする信号を生成するように構成され、２つの出力信号の一方は、一方の出力キャパシタに格納され、他方は他方の出力キャパシタに格納される、コントローラを備える。
【０００７】
コントローラは、２つの出力キャパシタを互いに接続して、一方の出力信号を他方の出力信号から減算し、２つの出力信号における誤差を相互にキャンセルするように構成することもできる。
【０００８】
方法は、コンパレータベース回路における誤差を補償する。該方法は、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路によって、入力信号を用いて第１の出力信号を生成すること、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路によって、逆極性の入力信号を用いて第２の出力信号を生成すること、及び第２の出力信号を第１の出力信号から減算することであって、コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路に関する最終出力信号を生成する、減算することを含む。
【０００９】
別の方法は、コンパレータベース／ゼロクロスベース回路におけるオフセット誤差も補償する。該方法は、コンパレータベース／ゼロクロスベース回路内のコンパレータへの入力を第１の既知の電圧に設定すること、コンパレータベースゼロクロスベース回路によって生成された出力信号をシステムオフセットとして格納すること、入力電圧をコンパレータベースゼロクロスベース回路に接続することによってコンパレータベースゼロクロスベース回路を動作させることであって、出力信号を生成する、動作させること、及び生成された出力信号から格納されたシステムオフセットを減算することであって、コンパレータベースゼロクロスベース回路に関する最終出力信号を提供する、減算することを含む。
【００１０】
コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路におけるオフセット誤差及び非直線性誤差の補償を可能にする方法及びシステムの上記態様及び他の特徴は、添付図面と関連して考慮に入れられる以下の説明で解説される。
【図面の簡単な説明】
【００１１】
【図１】相関二重サンプリングを実行して回路の出力信号から誤差をキャンセルするコンパレータベース／ゼロクロスベーススイッチドキャパシタ回路の模式図である。
【図２】入力段上で相関二重サンプリングを有するコンパレータベース／ゼロクロスベース回路を動作させて、回路における非直線性によって導入された誤差がキャンセルされた出力信号を生成するためのプロセスのフロー図である。
【図３】図１の入力キャパシタの一方が回路のコンパレータの入力に接続され、対応する出力キャパシタが制御電流源に接続されているコンパレータベース／ゼロクロスベーススイッチドキャパシタ回路（明瞭にするためにスイッチは図示せず）の１つのフェーズの模式図である。
【図４】図１の入力キャパシタの他方のキャパシタが回路のコンパレータの入力に接続され、対応する出力キャパシタが制御電流源に続接されているコンパレータベース／ゼロクロスベース回路（明瞭にするためにスイッチは図示せず）の１つのフェーズの模式図である。
【図５】図１において異なる極性で入力信号をサンプリングするのに使用することができる入力段（明瞭にするためにスイッチは図示せず）の一バージョンの模式図である。
【図６】コンパレータベース／ゼロクロスベース回路（明瞭にするためにスイッチは図示せず）の２つの出力キャパシタが、２つの出力信号を減算し回路の最終出力信号の誤差をキャンセルするように互いに接続された模式図である。
【図７】回路の動作中に出力信号を調整するのに使用される、コンパレータベース／ゼロクロススイッチドキャパシタ回路におけるオフセット誤差を測定するための別のプロセスのフロー図である。
【図８】スイッチドキャパシタ回路（明瞭にするためにスイッチは図示せず）に関するサンプリングフェーズの模式図である。
【図９】スイッチドキャパシタ回路（明瞭にするためにスイッチは図示せず）の１つのフェーズの模式図である。
【図１０】図８のサンプリング段への入力信号のグラフである。
【図１１】図９のスイッチドキャパシタ回路からの出力信号のグラフである。
【図１２】コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路（明瞭にするためにスイッチは図示せず）の模式図である。
【図１３】図１２のコンパレータベース／ゼロクロスキャパシタ回路のサンプリング段への入力信号のグラフである。
【図１４】図１２のコンパレータベース／ゼロクロスベーススイッチドキャパシタ回路からの出力信号のグラフである。
【発明を実施するための形態】
【００１２】
コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路が、出力信号における誤差をキャンセルする形式で出力信号を生成することを可能にする回路１０が、図１に示される。この回路１０は、スイッチング回路１４及びスイッチング回路１６を含む。入力信号源１２は、スイッチング回路網１４に接続される。スイッチング回路網１４は、信号キャパシタ２０及び２４を通じてスイッチング回路網１６に接続される。スイッチング回路網１６は、コンパレータ３８の第１の入力に接続される。コンパレータ３８は、その出力上に制御信号を生成する。この出力は、制御電流源４０に提供される。制御信号は、制御電流源４０をオン及びオフにして、出力キャパシタ５４及び５８の一方を充電する。出力キャパシタ５４及び５８は、スイッチング回路網５０及び５２に接続される。スイッチング回路１４、１６、５０、及び５２のすべては、コントローラ３０に接続されて、制御信号を受信する。スイッチング回路の動作は、図２を参照して以下で解説される。スイッチング回路網は、入力段及び出力段において２つのパスを提供するように制御される。一方のパスは正の利得を提供し、他方のパスは負の利得を提供する。これら２つの利得は等しいが、逆極性を有する。フィードバックキャパシタ４８は、フィードバック制御用に、コンパレータ３８の出力とコンパレータの反転入力との間に接続される。
【００１３】
図１の回路１０に対する一般的な制御方式を提示するフロー図が図２に示される。このプロセスは、入力キャパシタの一方にスイッチング回路を接続し（ブロック６０）、選択された入力キャパシタをコンパレータに接続し（ブロック６４）、制御電流源の出力を対応する出力キャパシタに接続する（ブロック６８）ことによって開始する。例えば、入力信号は、まず、スイッチング回路１４、入力キャパシタ２０、及びスイッチング回路１６を通る一方のパスを通じてコンパレータの入力に接続することができる。このパスによって、コンパレータ３８及び制御電流源４０は、入力信号から出力信号を生成することが可能になる。この出力は、格納のために、スイッチング回路５０及び５２を介して出力キャパシタ５４へ配信される。この回路動作は、図３に模式的に示される。第１の出力信号が入力信号から生成されると、プロセスは、すべての出力信号が生成されたか否かを判断する（ブロック７０）。１つの出力信号しか生成されていない場合、第１の入力パスが接続解除され（ブロック７４）、プロセスは、キャパシタ、入力スイッチング回路、及び出力スイッチング回路を通る他方のパスについて繰り返される（ブロック６０〜６８）。論述されているケースでは、スイッチング回路１４、１６、５０、及び５２を通って提供される第１の入力パスが、キャパシタ２０及び５４から接続解除され、入力信号１２は、スイッチング回路１４及び１６を通る別のパスによってキャパシタ２４に接続され、次いで、コンパレータ３８の入力に接続される。電流源４０の出力は、スイッチング回路５０及び５２を通る別のパスを通じて出力キャパシタ５８に接続される。この回路動作は、図４に模式的に示される。第１のパスによって、キャパシタ５４に格納される第１の出力信号を生成するのに使用された入力信号の負のバージョンが生成される。したがって、キャパシタ５８に格納された出力信号は、逆極性の入力信号に対する回路伝達関数の動作である。この伝達関数を表すのに使用することができるテイラー級数を参照して以下で論述するように、一方の出力信号を他方の出力信号から減算して、回路１０の最終出力信号を生成することができる。図２のプロセスでは、この減算（ブロック７８）は、スイッチング回路５０及び５２が２つの出力キャパシタを共に接続してこのような減算に対応する最終出力信号を生成するようにスイッチング回路５０及び５２を制御することによって行われる。
【００１４】
スイッチング回路１４及びスイッチング回路１６を実装するのに使用することができる入力サンプリング段の一例が図５に示される。この回路では、入力キャパシタ２０及び２４は、一方のキャパシタに入力信号の正のバージョンを格納し、他方のキャパシタに入力信号の負のバージョンを格納するように逆極性で構成される。極性を除いては同じである２つの入力信号を達成するのに他の入力サンプリング回路を使用することもできる。同様に、コントローラも、図６に示すように２つの出力キャパシタを互いに接続して一方の出力信号を他方の出力信号から減算するのに使用することができる。この出力信号は、後述する第２のテイラー級数伝達関数に対応する。この減算によって、２つの出力信号における誤差を互いに減算することが可能になり、最終出力信号は、より直線的な応答信号を提供する。
【００１５】
スイッチング回路１４、１６、５０、及び５２に対する制御信号を生成するコントローラは、記憶されているプログラミング命令を実行するプロセッサで実装することもできるし、ディスクリートな論理構成部品で実装することもできるし、その双方で実装することもできる。例えば、コントローラ３０は、プログラムを実行するデジタル信号プロセッサ（ＤＳＰ）とすることもできるし、特定用途向け集積回路（ＡＳＩＣ）とすることもできる。実施態様にかかわらず、コントローラ３０は、スイッチング回路に提供される制御信号を生成して、スイッチを選択的に有効及び無効にする。スイッチは、電界効果トランジスタ又はバイポーラトランジスタ等のトランジスタとすることができる。これらのスイッチは、一方の入力キャパシタ及び一方の出力キャパシタのコンパレータベース／ゼロクロスベーススイッチドキャパシタ回路への接続を同期させて一方の極性で入力信号から出力信号を生成するように、アクティブ化及び非アクティブ化される。スイッチは、次に、最初に使用された入力キャパシタ及び出力キャパシタを回路から接続解除し、他方の入力キャパシタ及び出力キャパシタを回路に接続して逆極性を有する入力から出力信号を生成するように動作される。出力信号の一方は、他方の入力信号から減算されて、最終出力信号が生成される。このタイプの相関二重サンプリングで回路を動作させることについての解説は、回路の伝達関数用のテイラー級数を参照して行うことができる。
【００１６】
コンパレータベース／ゼロクロスベーススイッチドキャパシタ回路の伝達関数は、
ｆ（ｘ）＝ａ０＋ａ１・ｘ＋ａ２・ｘ２＋ａ３・ｘ３＋ａ４・ｘ４＋ａ５・ｘ５＋Ｋ
の形態を有するテイラー級数で説明することができる。
【００１７】
入力信号は、コントローラ３０がスイッチング回路１４及び１６のスイッチへの制御信号を生成することによって、相関二重サンプリング形式でコンパレータの入力に提供される。入力キャパシタ２０及び２４は、逆極性を有する入力信号を格納するように構成される。相関二重サンプリング入力では、キャパシタの一方がコンパレータ３８に接続される一方、他方の入力キャパシタは接続されず、その後、一方の入力キャパシタがコンパレータから接続解除され、他方の入力キャパシタがコンパレータに接続される。その結果、回路に関する伝達関数は、一方の入力に対してはｆ（ｘ）であり、他方の入力に対してはｆ（−ｘ）となる。これらの２つの結果を互いに加算し、２で除算することによって、
【００１８】
【数１】
2010093818.tif 000003
【００１９】
が得られる。
【００２０】
この式は、
ｆｏｕｔ（ｘ）＝ａ１・ｘ＋ａ３・ｘ３＋ａ５・ｘ５＋Ｋ
の形態のテイラー級数として表すことができる。
【００２１】
この全体的な伝達関数は、ａ０項だけでなく偶数の指数項もキャンセルされていることを示す。コンパレータのオフセット及び回路のオフセットは、ａ０項に影響するので、この項が除去されることによって、これらのオフセット誤差も減衰される。これらの誤差を減算によって出力信号からキャンセルすることができるように、この回路設計は、回路の非直線性を回路のコモンモードに対して対称にする。
【００２２】
別の実施形態では、コンパレータベース／ゼロクロススイッチドキャパシタ回路は、図７に示すプロセス４００等のオフセットキャンセルプロセスに従って動作される。較正手続き中、コンパレータベース／ゼロクロススイッチドキャパシタ回路のコンパレータへの入力は、第１の既知の電圧に設定される（ブロック４０４）。一実施形態では、この既知の電圧は０ボルトである。コンパレータベース／ゼロクロス回路によって生成された出力信号は、システムオフセットとして格納される（ブロック４０８）。コンパレータベース／ゼロクロス回路は、その後、入力電圧を回路に接続することによって動作され、出力信号を生成する（ブロック４１０）。格納されたシステムオフセットは、生成された出力信号から減算されて、コンパレータベース回路に関する最終出力信号を提供する（ブロック４１４）。この方法は、最終出力信号におけるオフセット誤差に対処しているが、必ずしも、信号において発生し得る非直線性には対処していない。
【００２３】
当業者は、上述した特定の実施形態に対して多数の変更を行えることを認識するであろう。したがって、添付の特許請求の範囲は、図示して上述した特定の実施形態に限定されるものではない。最初に提示されたものとして、また、補正され得るものとしての特許請求の範囲は、現在予測されていないもの又は価値が認められていないもの並びに例えば出願人／特許権者及び他の者から生じ得るものを含めて、本明細書で開示した実施形態及び教示の変形、代替案、変更、改良、均等物、及び実質的均等物を包含する。
【図１】
2010093818.tif 000004
【図２】
2010093818.tif 000005
【図３】
2010093818.tif 000006
【図４】
2010093818.tif 000007
【図５】
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【図６】
2010093818.tif 000009
【図７】
2010093818.tif 000010
【図８】
2010093818.tif 000011
【図９】
2010093818.tif 000012
【図１０】
2010093818.tif 000013
【図１１】
2010093818.tif 000014
【図１２】
2010093818.tif 000015
【図１３】
2010093818.tif 000016
【図１４】
2010093818.tif 000017
【外国語明細書】
2010093818000001.pdf