(57)【要約】【課題】システム破綻を防止すると共にランダムアクセスによる読み出しを確保して、ＮＡＮＤ型半導体メモリをＮＯＲ型半導体メモリとして使用可能にする。【解決手段】このメモリシステム１は、リング式バッファメモリ５と、半導体メモリ３と、半導体メモリ３内のデータをメモリ５に書き込み、データ読出要求に応じてメモリ５からデータを読み出す制御部７とを備え、制御部７は、メモリ５からデータを順方向に読み出す際の読出位置Ｐｒから逆方向の一定範囲を第１アクセス保証範囲Ｗ１とし、順方向の一定範囲を第２アクセス保証範囲Ｗ２とし、半導体メモリ３からのデータをメモリ５に書き込む際の書込位置Ｐｗが第１クセス保証範囲Ｗ１の順方向末尾位置Ｔｍを追い越さない様に、且つ書込位置Ｐｒが第２アクセス保証範囲Ｗ２の順方向先頭位置Ｔｓに追い越されない様にして、半導体メモリ３内のデータをメモリ５に書き込む。【選択図】図１
2010061618.tif 000002
【特許請求の範囲】
【請求項１】
リング式バッファメモリと、
データが記憶された半導体メモリと、
前記半導体メモリ内のデータを前記リング式バッファメモリに書き込み、データ読出要求に応じて、前記リング式バッファメモリから前記データを読み出す制御部と、
を備え、                                                             
前記制御部は、
前記リング式バッファメモリから前記データを順方向に読み出す際の読出位置から逆方向の一定範囲を第１アクセス保証範囲とし、順方向の一定範囲を第２アクセス保証範囲とし、前記半導体メモリからのデータを前記リング式バッファメモリに書き込む際の書込位置が前記第１アクセス保証範囲の順方向末尾位置を追い越さない様に、且つ前記リング式バッファメモリの前記書込位置が前記第２アクセス保証範囲の順方向先頭位置に追い越されない様にして、前記半導体メモリ内のデータを前記リング式バッファメモリに書き込むことを特徴とするメモリシステム。
【請求項２】
前記リング式バッファメモリは、２つのシングルポート型のバッファメモリを有し、一方の前記バッファメモリの末尾位置と他方の前記バッファメモリの先端位置とを繋げると共に、前記一方のバッファメモリの先頭位置と前記他方のバッファメモリの末尾位置とを繋げて構成され、
前記制御部は、一方の前記バッファメモリの書込開始位置から書込終了位置まで前記半導体メモリからのデータを書き込み、その書込完了後、前記書込開始位置から前記データの読み出しを開始し、その読出位置が、前記書込開始位置から前記第１アクセス保証範囲と同じかそれより広い第１の所定範囲進んだ位置に到達した時点で、前記半導体メモリ内のデータを、他方の前記バッファメモリの書込開始位置から書込終了位置まで書き込むことを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記制御部は、一方の前記バッファメモリからデータを読み出す際の前記読出位置が、当該一方のバッファメモリの前記書込開始位置から、当該一方のバッファメモリの前記書込終了位置から前記第２アクセス保証範囲と同じかそれより広い第２の所定範囲後退した位置に到達するまでに、他方の前記バッファメモリの前記書込開始位置から前記書込終了位置までの前記データの書き込みを完了させることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
１つの前記半導体メモリに対して複数の前記リング式バッファメモリを備える場合において、
前記制御部は、前記複数のリング式バッファメモリの各々に最初に前記半導体メモリ内のデータを書き込むときだけ、前記複数のリング式バッファメモリのうちの一部のものに対してだけ、その一方の前記バッファメモリの前記書込開始位置から前記書込終了位置までデータを書き込むと共に更に他方の前記バッファメモリの前記書込開始位置から前記書込終了位置までデータを書き込み、その書込完了後、当該一方のバッファメモリの前記書込開始位置から前記データの読み出しを開始して、当該他方のバッファメモリの前記書込開始位置から前記第１の所定範囲進んだ位置まで前記データを読み出した時点で、前記半導体メモリ内の次のデータを、当該一方のバッファメモリの前記書込開始位置から前記書込終了位置まで書き込むことを特徴とする請求項２〜３の何れかに記載のメモリシステム。
【請求項５】
前記リング式バッファメモリは、１つのデュアルポート型のバッファメモリの先頭位置と末尾位置とを繋げて構成されることを特徴とする請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作性能の低い半導体メモリ（例えばＮＡＮＤ型半導体メモリ）をバッファメモリを用いて動作性能の高い半導体メモリ（例えばＮＯＲ型半導体メモリ）として使用可能にするメモリシステムに関する。
【背景技術】
【０００２】
パチンコ・パチスロ機では、表示ユニットを用いて、パチンコ・パチスロ機の動作に連動させて、動画などのコンテンツを表示させるものがある。その様なパチンコ・パチスロ機では、コンテンツ格納メモリとして、レイテンシが短く、ランダムアクセスが可能な高価な半導体メモリ（例えばＮＯＲ型半導体メモリ）が使用されている。
【０００３】
一方、パチンコ・パチスロ以外の分野では、コンテンツ格納メモリとして、レイテンシが長く、ブロックアクセスしかできない安価なメモリ（ＮＡＮＤ型半導体メモリ等）が広く使用されている。
【０００４】
パチンコ・パチスロ機でも、コスト削減のために、安価なＮＡＮＤ型半導体メモリ等が使用される事が望ましい。しかし、パチンコ・パチスロ機で使用されるコンテンツ格納メモリでは、レイテンシが短く、ランダムアクセスが可能である事が必要であるので、ＮＡＮＤ型半導体メモリ等をそのまま使用できないという問題点がある。
【０００５】
この問題点に対して、ＳＲＡＭであるキャッシュメモリを介してＮＡＮＤ型半導体メモリにアクセスすることで（即ち、ＮＡＮＤ型半導体メモリ内のデータをキャッシュメモリに書き込んでキャッシュメモリから当該データを読み出すことで）、ＮＡＮＤ型半導体メモリを用いても、ランダムアクセスを可能にする技術が開示されている（特許文献１）。
【０００６】
【特許文献１】特開２００６−６５５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし特許文献１では、キャッシュメモリからデータを読み出す際の読出位置と、ＮＡＮＤ型半導体メモリからキャッシュメモリに次のデータを書き込む際の書込位置との関係が規定されていないので、前記書込位置が前記読出位置を順方向に追い抜いてしまい（即ちデータが読み出される前にそのデータ上に次のデータが書き込まれてしまい）、システムが破綻するという問題点がある。
【０００８】
また前記書込位置が前記読出位置を追い抜かなくても、前記書込位置が前記読出位置に後方から近づき過ぎると、前記読出位置の逆方向側へのランダムアクセスによる読み出しができなくなるという問題点がある。
【０００９】
この発明の課題は、上記のような問題点を解決するためになされたものであり、システム破綻を防止すると共にランダムアクセスによる読み出しを確保して、ＮＡＮＤ型半導体メモリをＮＯＲ型半導体メモリとして使用可能にするメモリシステムを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決する為に、本発明の第１の態様は、リング式バッファメモリと、データが記憶された半導体メモリと、前記半導体メモリ内のデータを前記リング式バッファメモリに書き込み、データ読出要求に応じて、前記リング式バッファメモリから前記データを読み出す制御部と、を備え、前記制御部は、前記リング式バッファメモリから前記データを順方向に読み出す際の読出位置から逆方向の一定範囲を第１アクセス保証範囲とし、順方向の一定範囲を第２アクセス保証範囲とし、前記半導体メモリからのデータを前記リング式バッファメモリに書き込む際の書込位置が前記第１アクセス保証範囲の順方向末尾位置を追い越さない様に、且つ前記リング式バッファメモリの前記書込位置が前記第２アクセス保証範囲の順方向先頭位置に追い越されない様にして、前記半導体メモリ内のデータを前記リング式バッファメモリに書き込むものである。
【００１１】
本発明の第２の態様は、前記リング式バッファメモリは、２つのシングルポート型のバッファメモリを有し、一方の前記バッファメモリの末尾位置と他方の前記バッファメモリの先端位置とを繋げると共に、前記一方のバッファメモリの先頭位置と前記他方のバッファメモリの末尾位置とを繋げて構成され、前記制御部は、一方の前記バッファメモリの書込開始位置から書込終了位置まで前記半導体メモリからのデータを書き込み、その書込完了後、前記書込開始位置から前記データの読み出しを開始し、その読出位置が、前記書込開始位置から前記第１アクセス保証範囲と同じかそれより広い第１の所定範囲進んだ位置に到達した時点で、前記半導体メモリ内のデータを、他方の前記バッファメモリの書込開始位置から書込終了位置まで書き込むものである。
【００１２】
本発明の第３の態様は、前記制御部は、一方の前記バッファメモリからデータを読み出す際の前記読出位置が、当該一方のバッファメモリの前記書込開始位置から、当該一方のバッファメモリの前記書込終了位置から前記第２アクセス保証範囲と同じかそれより広い第２の所定範囲後退した位置に到達するまでに、他方の前記バッファメモリの前記書込開始位置から前記書込終了位置までの前記データの書き込みを完了させるものである。
【００１３】
本発明の第４の態様は、１つの前記半導体メモリに対して複数の前記リング式バッファメモリを備える場合において、前記制御部は、前記複数のリング式バッファメモリの各々に最初に前記半導体メモリ内のデータを書き込むときだけ、前記複数のリング式バッファメモリのうちの一部のものに対してだけ、その一方の前記バッファメモリの前記書込開始位置から前記書込終了位置までデータを書き込むと共に更に他方の前記バッファメモリの前記書込開始位置から前記書込終了位置までデータを書き込み、その書込完了後、当該一方のバッファメモリの前記書込開始位置から前記データの読み出しを開始して、当該他方のバッファメモリの前記書込開始位置から前記第１の所定範囲進んだ位置まで前記データを読み出した時点で、前記半導体メモリ内の次のデータを、当該一方のバッファメモリの前記書込開始位置から前記書込終了位置まで書き込むものである。
【００１４】
本発明の第５の態様は、前記リング式バッファメモリは、１つのデュアルポート型のバッファメモリの先頭位置と末尾位置とを繋げて構成されるものである。
【発明の効果】
【００１５】
本発明の第１の態様によれば、半導体メモリ内のデータを、リング式バッファメモリに書き込んでリング式バッファメモリから読み出すので、半導体メモリが動作性能の低いメモリ（例えばレイテンシが長くランダムアクセスに適さないメモリ）でも、動作性能の高いメモリ（例えばレイテンシが短く且つランダムアクセス可能なメモリ）として用いる事ができる。
【００１６】
また半導体メモリからのデータをリング式バッファメモリに書き込む際の書込位置が第１アクセス保証範囲の順方向末尾位置を追い越さない様に、且つ前記書込位置が第２アクセス保証範囲の順方向先頭位置に追い越されない様にして、半導体メモリ内のデータをリング式バッファメモリに書き込むので、第１および第２アクセス保証範囲を確保してリング式バッファメモリにデータを書き込む事ができ、これにより第１および第２アクセス保証範囲内のランダムアクセスによる読み出しを可能にできる。特に第１アクセス保証範囲を確保することで、自動的に前記書込位置が前記読出位置を追い越すことを防止でき、これによりシステム破綻を防止できる。
【００１７】
またリング式バッファメモリを用いるので、少ないメモリ容量で安価に構成できる。
【００１８】
本発明の第２の態様によれば、リング式バッファメモリを２つのシングルポート型のバッファメモリを用いて構成した場合において、一方のバッファメモリの書込開始位置からデータの読み出しを開始し、その読出位置が、前記書込開始位置から第１の所定範囲進んだ位置に到達した時点で、半導体メモリ内のデータを、他方のバッファメモリの書込開始位置から書込終了位置まで書き込むので、前記他方のバッファメモリへのデータの書き込みがどんなに速く進んでも第１アクセス保証範囲を確保でき、第１アクセス保証範囲内のランダムアクセスによる読み出しを可能にできる。
【００１９】
本発明の第３の態様によれば、一方のバッファメモリからデータを読み出す際の読出位置が、当該一方のバッファメモリの書込開始位置から、当該一方のバッファメモリの書込終了位置から第２の所定範囲後退した位置に到達するまでに、他方のバッファメモリの書込開始位置から書込終了位置までのデータの書き込みを完了させるので、前記一方のバッファメモリからのデータの読み出しが終了した後、直ちに、前記他方のバッファメモリからのデータの読み出しを開始できる。
【００２０】
本発明の第４の態様によれば、複数のリング式バッファメモリの各々に最初に半導体メモリ内のデータに書き込む際、一部のリング式バッファメモリに対してだけ、その両方のバッファメモリにデータを書き込み、他のリング式バッファメモリに対しては、その一方のバッファメモリだけにデータを書き込むので、一部のリング式バッファメモリでの次のデータの書込開始のタイミングを、他のリング式バッファメモリでの次のデータの書込開始のタイミングよりもかなり遅らせる事ができ、各リング式バッファメモリでの次のデータの書き込みが競合する事を緩和できる。
【００２１】
本発明の第５の態様によれば、リング式バッファメモリは、１つのデュアルポート型のバッファメモリの先頭位置と末尾位置とを繋げて構成されるので、２つのシングルポート型のバッファメモリを用いて構成する場合よりも、リング式バッファメモリへのデータの書き込みの制御の自由度を向上できる。
【発明を実施するための最良の形態】
【００２２】
＜実施の形態１＞
この実施の形態に係るメモリシステム１は、動作性能の低い半導体メモリ（例えばＮＡＮＤ型半導体メモリ）をバッファメモリを用いて動作性能の高い半導体メモリ（例えばＮＯＲ型半導体メモリ）として使用可能にするものである。
【００２３】
＜基本構成＞
まずこのメモリシステム１の基本構成を説明する。このメモリシステム１の基本構成は、図１の様に、動作性能の低い半導体メモリ３と、リング式バッファメモリ５と、各メモリ３，５に対するデータの読み出し/書き込みを制御する制御部７とを備えている。
【００２４】
動作性能の低い半導体メモリ３には、例えば、レイテンシの長い且つ／またはランダムアクセスができないメモリ（例えばＮＡＮＤ型半導体メモリ）が用いられる。尚、上記の動作性能の高い半導体メモリとは、例えば、レイテンシの短い且つ／またはランダムアクセス可能なメモリ（例えばＮＯＲ型型半導体メモリ）である。
【００２５】
リング式バッファメモリ５には、動作性能の高いメモリ（即ちレイテンシが短く且つ／またはランダムアクセス可能なメモリ（例えばＳＲＡＭまたはＳＤＲＡＭ））が用いられる。リング式バッファメモリ５は、リング式に構成されることで、メモリサイズが最小限度に小さく構成されている。
【００２６】
ここでは、リング式バッファメモリ５は、図２の様に、第１バッファメモリ５ａと、第２バッファメモリ５ｂとを備えており、第１バッファメモリ５ａの先頭位置Ｐ１と第２バッファメモリ５ｂの末尾位置Ｐ４とを繋げると共に、第１バッファメモリ５ａの後尾位置Ｐ２と第２バッファメモリ５ｂの先頭位置Ｐ３とを繋げて構成されている。
【００２７】
各バッファメモリ５ａ，５ｂには、シングルポート型のメモリ（例えばＳＲＡＭまたはＳＤＲＡＭ）が用いられている。即ちバッファメモリ５ａに対する書き込みおよび読み出しは同時に行えず、バッファメモリ５ｂに対する書き込みおよび読み出しも同時に行えない。
【００２８】
制御部７は、半導体メモリ３に記憶されているデータをリング式バッファメモリ５に順方向に書き込み、データ読出要求に応じて、リング式バッファメモリ５から当該データを順方向に読み出して行く。
【００２９】
その際、制御部７は、リング式バッファメモリ５から当該データを順方向に順に読み出す際の読出位置Ｐrから逆方向の一定範囲（第１アクセス保証範囲）Ｗ１および順方向の一定範囲（第２アクセス保証範囲）Ｗ２内において、必要に応じてランダムアクセスによる読み出しを行いながら当該データを読み出して行く。尚、第１および第２アクセス保証範囲Ｗ１，Ｗ２は、互いに同じ値でも異なる値でも良い。
【００３０】
またその際、制御部７は、第１アクセス保証範囲Ｗ１および第２アクセス保証範囲Ｗ２を確保する様にして（即ち、半導体メモリ３からリング式バッファメモリ５へのデータの書込位置Ｐｗが第１アクセス保証範囲Ｗ１の順方向末尾位置Ｔｍを追い越さない様に、且つリング式バッファメモリ５の書込位置Ｐｗが第２アクセス保証範囲Ｗ２の順方向先頭位置Ｔｓに追い越されない様にして）、半導体メモリ３内のデータをリング式バッファメモリ５に書き込んで行く。
【００３１】
＜基本構成の動作＞
上記の場合（即ちリング式バッファメモリ５が２つのシングルポート型のメモリ５ａ，５ｂで構成された場合）のメモリシステム１の基本構成の動作を説明する。
【００３２】
まず初期状態では、図２の様に、各バッファメモリ５ａ，５ｂは共に空状態にある。そして図３の様に、制御部７は、半導体メモリ３の領域Ｒ１内のデータＤ１を読み出し、予め設定された第１バッファメモリ５ａの書込開始位置（ここでは先頭位置）Ｐ１および書込終了位置（ここでは末尾位置）Ｐ２に基づき、その範囲に渡って半導体メモリ３からのデータＤ１を第１バッファメモリ５ａに順方向に書き込んで行く。
【００３３】
そして制御部７は、第１バッファメモリ５ａへのデータＤ１の書込完了後、データ読出要求に応じて、図４の様に、第１バッファメモリ５ａ内のデータＤ１を、第１バッファメモリ５ａの先頭位置Ｐ１から位置Ｐ６まで順方向に読み出して行く。尚、図４の位置Ｐrは、データ（今はデータＤ１）の読出位置であり、位置Ｐ６は、第１バッファメモリ５ａの書込終了位置Ｐ２から、第２アクセス保証範囲Ｗ２と同じかそれよりも広い所定範囲（第２の所定範囲）Ｗ４（ここではＷ４＝Ｗ２）後退した位置である。
【００３４】
そして図５の様に、制御部７は、第１バッファメモリ５ａからのデータＤ１の読出位置Ｐr が、第１バッファメモリ５ａの先頭位置Ｐ１から位置Ｐ５に到達した時点で、第２バッファメモリ５ｂへのデータＤ２の書き込みを開始する。尚、位置Ｐ５は、第１バッファメモリ５ａの書込開始位置Ｐ１から、第１アクセス保証範囲Ｗ１と同じかそれより広い所定範囲（第１の所定範囲）Ｗ３（ここではＷ３＝Ｗ１＋Ｗ２）進んだ位置である。
【００３５】
即ち制御部７は、読出位置Ｐr が位置Ｐ５に到達した時点から、第１バッファメモリ５ａからのデータＤ１の読み出しと併行して、半導体メモリ３の領域Ｒ２内のデータＤ２を読み出し、予め設定された第２バッファメモリ５ｂの書込開始位置（ここでは先頭位置）Ｐ３および書込終了位置（ここでは末尾位置）Ｐ４に基づき、その範囲に渡って半導体メモリ３の領域Ｒ２内のデータＤ２を第２バッファメモリ５ｂに順方向に書き込んで行く。これにより、第２バッファメモリ５ｂへのデータＤ２の書込位置Ｐｗがどんなに速く進んでも、その書込位置Ｐｗが第１アクセス保証範囲Ｗ１の順方向末尾位置Ｔｍを追い越す事を防止でき、第１アクセス保証範囲Ｗ１内のランダムアクセスによる読み出しを可能にできる。
【００３６】
尚、上記のデータＤ１の読み出しが後述の式1の読出速度Ｖ２を満たす速度で行われることにより、第１バッファメモリ５ａからのデータＤ１の読出位置Ｐｒが第１バッファメモリ５ａの位置Ｐ６に到達する前に、第２バッファメモリ５ｂの位置Ｐ３から位置Ｐ４への書き込みが完了する。これにより第２アクセス保証範囲Ｗ２の順方向先頭位置Ｔｓが第２バッファメモリ５ｂに進入する事が防止され、これにより第２アクセス保証範囲Ｗ２が確保され、第２アクセス保証範囲Ｗ２内のランダムアクセスによる読み出しが可能になる。尚、第１バッファメモリ５ａの位置Ｐ６から位置Ｐ２の範囲のデータＤ２の読み出しは、第２アクセス保証範囲Ｗ２内のランダムアクセスによる読み出しで可能である。
【００３７】
その際、制御部７は、図６の様に、読出位置Ｐr が位置Ｐ６に到達するまでに、第２バッファメモリ５ｂの書込終了位置Ｐ４までのデータＤ２の書き込みを完了させる。これにより、第１バッファメモリ５ａからのデータＤ１の読み出しが終了した後、直ちに、第２バッファメモリ５ｂからのデータＤ２の読み出しを開始できる。
【００３８】
そして第１バッファメモリ５ａからのデータＤ１の読み出しが完了すると、制御部７は、データ読出要求に応じて、引き続き、第２バッファメモリ５ｂ内のデータＤ２を、第２バッファメモリ５ｂの先頭位置Ｐ３から位置Ｐ８まで順方向に読み出して行く。尚、位置Ｐ８は、第２バッファメモリ５ｂの書込終了位置Ｐ４から上記の所定範囲Ｗ４（ここではＷ４＝Ｗ２）後退した位置である。
【００３９】
そして上記と同様、図７の様に、制御部７は、第２バッファメモリ５ｂからのデータＤ２の読出位置Ｐr が第２バッファメモリ５ｂの位置Ｐ７に到達した時点で、第１バッファメモリ５ａへのデータＤ３の書き込みを開始する。尚、位置Ｐ７は、第２バッファメモリ５ｂの書込開始位置Ｐ３から上記の所定範囲Ｗ３（ここではＷ３＝Ｗ１＋Ｗ２）進んだ位置である。
【００４０】
即ち制御部７は、読出位置Ｐr が位置Ｐ７に到達した時点から、第２バッファメモリ５ｂからのデータＤ２の読み出しと併行して、半導体メモリ３の領域Ｒ３内のデータＤ３を読み出し、そのデータＤ３を、第１バッファメモリ５ａの書込開始位置Ｐ１から書込終了位置Ｐ２まで順方向に書き込んで行く（即ち既に書き込んだデータＤ１上に上書きして行く）。これにより、第１バッファメモリ５ａへのデータＤ３の書込位置Ｐｗがどんなに速く進んでも、その書込位置Ｐｗが第１アクセス保証範囲Ｗ１の順方向末尾位置Ｔｍを追い越す事を防止でき、第１アクセス保証範囲Ｗ１内のランダムアクセスによる読み出しを可能にできる。
【００４１】
尚、上記のデータＤ２の読み出しが後述の式1の読出速度Ｖ２を満たす速度で行われることにより、第２バッファメモリ５ｂからのデータＤ２の読出位置Ｐｒが第２バッファメモリ５ｂの位置Ｐ８に到達する前に、第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２への書き込みが完了する。これにより第２アクセス保証範囲Ｗ２の順方向先頭位置Ｔｓが第１バッファメモリ５ａに進入する事が防止され、これにより第２アクセス保証範囲Ｗ２が確保され、第２アクセス保証範囲Ｗ２内のランダムアクセスによる読み出しが可能になる。尚、第２バッファメモリ５ｂの位置Ｐ８から位置Ｐ４の範囲のデータＤ２の読み出しは、第２アクセス保証範囲Ｗ２内のランダムアクセスによる読み出しで可能である。
【００４２】
その際、制御部７は、図８の様に、読出位置Ｐr が位置Ｐ８に到達するまでに、第１バッファメモリ５ａの書込終了位置Ｐ２までのデータＤ３の書き込みを完了させる。これにより、第２バッファメモリ５ｂからのデータＤ２の読み出しが終了した後、直ちに、第１バッファメモリ５ａからのデータＤ３の読み出しを開始できる。
【００４３】
そして以降は、上記と同様に、半導体メモリ３の各領域Ｒ４，Ｒ５，…のデータＤ４，Ｄ５，…をそれぞれバッファメモリ５ｂ，５ａ，…に交互に書き込みつつ、書き込んだデータＤ３，Ｄ４，Ｄ５，…を順に読み出して行く。
【００４４】
＜バッファメモリ５ａ，５ｂのメモリサイズ＞
上記の場合では、図６の様に、第１バッファメモリ５ａの読出位置Ｐrが位置Ｐ５から位置Ｐ６に達するまでに、第２バッファメモリ５ｂの位置Ｐ３から位置Ｐ４へのデータＤ２の書き込みが完了される。同様に図８の様に、第２バッファメモリ５ｂの読出位置Ｐrが位置Ｐ７から位置Ｐ８に達するまでに、第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２へのデータＤ３の書き込みが完了される。
【００４５】
これらを実現するために必要な各バッファメモリ５ａ，５ｂのメモリサイズおよび、読出先からのデータ読出し速度を検討する。
【００４６】
ここでは、各バッファメモリ５ａ，５ｂのメモリサイズを互いに同じ大きさＸ（単位：ＫＢ）とする。第１および第２アクセス保証範囲Ｗ１，Ｗ２も互いに同じ大きさとする（即ちＷ１＝Ｗ２＝Ｗ）。またｔＬ、Ｖ１、Ｖ２を下記の様に定義する。
【００４７】
ｔＬ：半導体メモリ３の読出レイテンシ時間（単位：ｓｅｃ）
Ｖ１：半導体メモリ３からバッファメモリ５ａ，５ｂへのデータ書込速度（単位：ＭＢ／ｓ）
Ｖ２：バッファメモリ５ａ，５ｂから読出先（例えばホストシステム）へのデータ読出速度（単位：ＭＢ／ｓ）
上記の事を実現するためには、例えば図６を参照して、第１バッファメモリ５ａの読出位置Ｐrが位置Ｐ５から位置Ｐ６に達するまでの時間Ｔ１（＝（Ｘ−３Ｗ）／Ｖ２））が、第２バッファメモリ５ｂの位置Ｐ３から位置Ｐ４へのデータＤ２の書き込みが完了する時間Ｔ２（＝ｔＬ＋Ｘ／Ｖ１）と同じであるか、またはそれよりも短かければ良い事が分かる。従って、式１を満たせば良いことが分かる。
【００４８】
ｔＬ＋Ｘ／Ｖ１≦（Ｘ−３Ｗ）／Ｖ２・・・・式１
例えば、Ｖ１＝１００ＭＢ／ｓ、ｔＬ＝２５μｓｅｃ、Ｗ＝１６ＫＢという条件の下で、Ｖ２をＶ１の９０％（即ちＶ２＝９０ＭＢ／ｓ）で使用する場合は、式１より、Ｘ≦約５１２ＫＢとなる。従って、リング式バッファメモリ５の総メモリサイズＸｔは、各バッファメモリ５ａ，５ｂのメモリサイズＸの和なので、Ｘｔ＝２×Ｘ＝約１ＭＢとなる。
【００４９】
＜全体構成＞
次にこのメモリシステム１の全体構成の一例を説明する。この全体構成は、例えばパチンコ・パチスロ機のコンテンツ格納メモリとして利用可能である。
【００５０】
このメモリシステム１の全体構成は、図９の様に、コンテンツ（例えば画像）のデータを記憶したメモリモジュール９と、メモリモジュール９に記憶されたコンテンツを所定の表示部（図示省略）に表示させるコンテンツ表示ユニット（ホストシステム）１１とを備えている。
【００５１】
コンテンツ表示ユニット１１は、ＶＤＰ（Video Display Processor：画像表示処理部）１３と、ＣＰＵ（統制部）１５とを備えている。ＶＤＰ１３は、メモリモジュール９に記憶されたコンテンツを前記所定の表示部に表示させるものである。ＣＰＵ１５は、ＶＤＰ１３を制御すると共にメモリモジュール９に初期設定値の設定を行うものである。
【００５２】
メモリモジュール９は、例えば動作性能の低い半導体メモリ（例えばＮＡＮＤ型半導体メモリなどのレイテンシの長い半導体メモリ）３と、コントローラ１７と、ＤＩＰスイッチ１９とを備えている。
【００５３】
コントローラ１７は、ＳＲＡＭ互換またはＮＯＲ型半導体メモリ互換のインターフェース（以後、Ｉ／Ｆと呼ぶ）２３と、前述のリング式バッファメモリ５として機能するキャッシュメモリ（以後、キャッシュメモリ５と呼ぶ）と、前述の制御部７と、設定レジスタ２５とを備えている。
【００５４】
キャッシュメモリ５は、前述の様に、２つのシングルポート型のメモリ５ａ，５ｂにより構成されている。
【００５５】
設定レジスタ２５には、キャッシュメモリ５を前述のリング式バッファメモリ５ａ，５ｂとして使用するのに必要な初期設定値（例えば各バッファメモリ５ａ，５ｂのメモリサイズＸ、書込開始位置Ｐ１，Ｐ３、書込終了位置Ｐ２，Ｐ４および第１および第２アクセス保証範囲Ｗ１，Ｗ２など）が設定されている。
【００５６】
設定レジスタ２５に設定される前記初期設定値は、例えばＣＰＵ１５により設定される。この場合、ＣＰＵ１５は、前記初期設定値を予め固定値として保有しており、それを設定レジスタ２５に設定しても良い。またはメモリサイズＸおよび位置Ｐ１〜Ｐ４については、ＣＰＵ１５は、制御部７を介して半導体メモリ３に関する情報を取得し、その情報から半導体メモリ３の読出速度Ｖ１および読出レイテンシ時間ｔＬを取得して、式１に基づきバッファメモリ５ａ，５ｂに必要なメモリサイズＸを計算し、そのメモリサイズＸに応じて位置Ｐ１〜Ｐ４を決定し、それらの値Ｘ，Ｐ１〜Ｐ４を前記初期設定値として設定レジスタ２５に設定しても良い。
【００５７】
尚、ＣＰＵ１５により前記初期設定値を設定レジスタ２５に設定する代わりに、前記初期設定値を設定レジスタ２５に固定値として予め設定しておいても良い。この場合、ＤＩＰスイッチ２１を用いて設定レジスタ２５に設定された前記初期設定値を変更できる様にしても良い。
【００５８】
制御部７は、設定レジスタ２５に設定された初期設定値に基づきキャッシュメモリ５を前述のリング式バッファメモリ５として機能する様に設定する。そして制御部７は、前述の＜基本構成の動作＞の説明の様に、ＶＤＰ１３からのコンテンツのデータの読出要求に応じて、半導体メモリ３に記憶されているコンテンツのデータをリング式バッファメモリとしてのキャッシュメモリ５に書き込みつつ、キャッシュメモリ５から当該データを読み出して行き、読み出した当該データをＩ／Ｆ２３を介してＶＤＰ１３に送信する。
【００５９】
また制御部７は、メモリモジュール９からデータの読み出しが可能か否かを示すＲＤＹ／ＢＳＹ信号をＣＰＵ１５に送信する。これに対し、ＣＰＵ１５は、制御部７からＲＤＹ信号（ＢＳＹ信号）を受信すると、データ読出可能状態（データ読出不可能状態）と判断する。そしてＣＰＵ１５は、データ読出可能状態において、ＶＤＰ１３を制御して、メモリモジュール９からコンテンツのデータを読み出させて所定の表示部に当該コンテンツを表示させる。
【００６０】
＜全体構成の動作＞
次にメモリシステム１の全体動作の一例を説明する。
【００６１】
ＣＰＵ１５は、設定レジスタ２５に初期設定値を設定する。そしてＣＰＵ１５は、制御部７からＲＤＹ信号を受信すると、メモリモジュール９からコンテンツのデータの読み出しが可能と判断し、ＶＤＰ１３を制御して、メモリモジュール９からコンテンツデータを読み出させる。
【００６２】
より詳細には、ＣＰＵ１５から設定レジスタ２５に初期設定値を設定すると、設定レジスタ２５に設定された初期設定値に基づきキャッシュメモリ５を前述のリング式バッファメモリ５として機能する様に設定して、前述の＜基本構成の動作＞の説明の様に、半導体メモリ３に記憶されているコンテンツのデータを前述のリング式バッファメモリとしてのキャッシュメモリ５に書き込みを開始する。バッファメモリ５へのデータの書き込み（キャッシュ）を終えた時点で、制御部７はＲＤＹ信号を出力する。ＲＤＹ信号を受信したＣＰＵ１５の制御により、ＶＤＰ１３は、制御部７にデータ読出要求を送信する。これに対し、制御部７は、そのデータ読出要求を受信すると、キャッシュメモリ５から当該データを読み出して行き、読み出した当該データをＩ／Ｆ２３を介してＶＤＰ１３に送信する。
【００６３】
そしてＶＤＰ１３は、メモリモジュール９から読み出したコンテンツのデータに基づき所定の表示部を制御して当該コンテンツを表示させる。
【００６４】
以上の様に構成されたメモリシステム１によれば、半導体メモリ３内のデータを、リング式バッファメモリ５に書き込んでリング式バッファメモリ５から読み出すので、半導体メモリ３が動作性能の低いメモリ（例えばレイテンシが長くランダムアクセスに適さないメモリ）でも、動作性能の高いメモリ（例えばレイテンシが短くランダムアクセス可能なメモリ）として用いる事ができる。
【００６５】
また半導体メモリ３からのデータをリング式バッファメモリ５に書き込む際の書込位置Ｐｗが第１アクセス保証範囲Ｗ１の順方向末尾位置Ｔｍを追い越さない様に、且つ書込位置Ｐｗが第２アクセス保証範囲Ｗ２の順方向先頭位置Ｔｓに追い越されない様にして、半導体メモリ３内のデータをリング式バッファメモリ５に書き込むので、第１および第２アクセス保証範囲Ｗ１，Ｗ２を確保してリング式バッファメモリ５にデータを書き込む事ができ、これにより第１および第２アクセス保証範囲Ｗ１，Ｗ２内のランダムアクセスによる読み出しを可能にできる。特に第１アクセス保証範囲Ｗ１を確保することで、自動的に前記書込位置Ｐｗが前記読出位置Ｐｒを追い越すことを防止でき、これによりシステム破綻を防止できる。
【００６６】
またリング式バッファメモリ５を用いるので、少ないメモリ容量で安価に構成できる。
【００６７】
＜実施の形態２＞
＜構成＞
実施の形態１では、１つの半導体メモリ３に対して１つのリング式バッファメモリ５を用いたが、この実施の形態では、図１２の様に、１つの半導体メモリ３に対して複数（例えば３つ）のリング式バッファメモリ５（それらを５1，５2，５3と呼ぶ）を用いる場合で説明する。以下、図１２を参照して、この実施の形態に係るメモリシステム１Ｂについて、実施の形態１と異なる点を中心に説明する。
【００６８】
各リング式バッファメモリ５1，５2，５3はそれぞれ、実施の形態１の場合と同様に、２つのシングルポート型メモリ（以後、第１および第２バッファメモリと呼ぶ）５ａ，５ｂにより構成されている。
【００６９】
各リング式バッファメモリ５1，５2，５3については、それらの第１および第２アクセス保証範囲Ｗ１，Ｗ２、それらの第１バッファメモリ５ａの書込開始位置Ｐ１および書込終了位置Ｐ２，並びに、それらの第２バッファメモリの書込開始位置Ｐ３および書込終了位置Ｐ４は、個別に設定可能である。
【００７０】
また半導体メモリ３の記憶領域は、３つの領域Ｒａ，Ｒｂ，Ｒｃに分割されており、それら各領域はそれぞれ、各リング式バッファメモリ５1，５2，５3に割り当てられている。この実施の形態のメモリシステム１Ｂがパチンコ・パチスロ機のコンテンツ格納メモリとして使用された場合、例えば、領域Ｒａは背景格納領域とされ、領域Ｒｂは人物格納領域とされ、領域Ｒｃはスプライトオブジェクト格納領域とされる。
【００７１】
制御部７は、各リング式バッファメモリ５1，５2，５3に半導体メモリ３内のデータを書き込むときは、原則的に実施の形態１と同様、そのリング式バッファメモリの第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２までの範囲と第２バッファメモリ５ｂの位置Ｐ３から位置Ｐ４までの範囲とに交互にデータを書き込みながら、それらの範囲から反交互にデータを読み出して行く。
【００７２】
その際、制御部７は、各リング式バッファメモリ５1，５2，５3に最初に半導体メモリ３内のデータを書き込むときだけ、一部のリング式バッファメモリ（例えば５1）に対してだけ、その第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２までの範囲および第２バッファメモリ５ｂの位置Ｐ３から位置Ｐ４までの範囲の両方にデータを書き込む（即ち２バッファメモリ５ａ，５ｂ分のデータを書き込む）。尚、他のリング式バッファメモリ（例えば５2，５3）に対しては、原則通り、そのリング式バッファメモリの第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２までの範囲だけにデータを書き込む（即ち１バッファメモリ分のデータだけを書き込む）。
【００７３】
そして制御部７は、２バッファメモリ５ａ，５ｂ分のデータを書き込んだリング式バッファメモリ５1に対しては、第１バッファメモリ５ａの位置Ｐ１からデータの読み出しを開始し、その読出位置Ｐｒが位置Ｐ２に到達すると、引き続きバッファメモリ５ｂの位置Ｐ３からデータを読み出し続け、その読出位置Ｐｒがバッファメモリ５ｂの位置Ｐ７に到達した時点で、実施の形態１と同様に第１バッファメモリ５ａへの次のデータの書き込みを開始する。
【００７４】
尚、制御部７は、他のリング式バッファメモリ５2，５3に対しては、実施の形態１と同様に、第１バッファメモリ５ａの位置Ｐ１からデータの読み出しを開始し、その読出位置Ｐｒが第１バッファメモリ５ａの位置Ｐ５に到達した時点で、第２バッファメモリ５ｂへの次のデータの書き込みを開始する。
【００７５】
即ち、一部のリング式バッファメモリ５1での最初の次のデータの書込開始のタイミングは、他のリング式バッファメモリ５2，５3での最初の次のデータの書込開始のタイミングよりも遅くなる。
【００７６】
＜動作＞
次に図１２に基づき、このメモリシステム１Ｂの動作の一例を説明する。
【００７７】
制御部７は、各リング式バッファメモリ５1，５2，５3に最初に半導体メモリ内のデータを書き込むときは、例えばメモリ５1，５2，５3の順に書き込む。
【００７８】
その際、この実施の形態では、制御部７は、第１リング式バッファメモリ５1に最初に半導体メモリ３内のデータを書き込むときは、その各バッファメモリ５ａ，５ｂの両方に渡ってデータを書き込む（即ち２バッファメモリ５ａ，５ｂ分のデータを書き込む）。即ち制御部７は、半導体メモリ３の領域Ｒａからデータを読み出し、そのデータを、第１リング式バッファメモリ５1の第１バッファメモリ５ａの書込開始位置Ｐ１から書込終了位置Ｐ２まで書き込み、引き続き第２バッファメモリ５ｂの書込開始位置Ｐ３から書込終了位置Ｐ４まで書き込む（Ｓ１）。
【００７９】
そして第１リング式バッファメモリ５1への最初のデータの書込完了後、引き続き、制御部７は、第２リング式バッファメモリ５2に最初に半導体メモリ３内のデータを書き込む。その際、実施の形態１と同様、制御部７は、第２リング式バッファメモリ５1の第１バッファメモリ５ａだけにデータを書き込む。即ち制御部７は、半導体メモリ３の領域Ｒｂからデータを読み出し、そのデータを、第２リング式バッファメモリ５2の第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２まで書き込む（Ｓ２）。
【００８０】
そして第２リング式バッファメモリ５2への最初のデータの書込完了後、引き続き、制御部７は、第３リング式バッファメモリ５3に最初に半導体メモリ３内のデータを書き込む。その際も、実施の形態１と同様、制御部７は、第３リング式バッファメモリ５1の第１バッファメモリ５ａだけにデータを書き込む。即ち制御部７は、半導体メモリ３の領域Ｒｃからデータを読み出し、そのデータを、第３リング式バッファメモリ５3の第１バッファメモリ５ａの位置Ｐ１から位置Ｐ２まで書き込む（Ｓ３）。
【００８１】
そしてこれらのデータの書き込みに併行して、制御部７は、第１リング式バッファメモリ５1への最初のデータの書込完了後、ホストシステム９からのデータ読出要求に応じて、第１リング式バッファメモリ５1の第１バッファメモリ５ａの書込開始位置Ｐ１からデータを読み出して行き、第２バッファメモリ５ｂの位置Ｐ７まで読み出した時点で、半導体メモリ３に対して、第１リング式バッファメモリ５1に次のデータを送信する旨の要求Ｙ1を送信する（Ｓ６）。
【００８２】
同様に制御部７は、第２リング式バッファメモリ５2への最初のデータの書込完了後、ホストシステム９からのデータ読出要求に応じて、実施の形態１と同様に、第２リング式バッファメモリ５2の第１バッファメモリ５ａの書込開始位置Ｐ１からデータを読み出して行き、第１バッファメモリ５ａの位置Ｐ５まで読み出した時点で、半導体メモリ３に対して、第２リング式バッファメモリ５2に次のデータを送信する旨の要求Ｙ2を送信する（Ｓ４）。同様に制御部７は、第３リング式バッファメモリ５3への最初のデータの書込完了後、ホストシステム９からのデータ読出要求に応じて、実施の形態１と同様に、第３リング式バッファメモリ５3の第１バッファメモリ５ａの書込開始位置Ｐ１からデータを読み出して行き、第１バッファメモリ５ａの位置Ｐ５まで読み出した時点で、半導体メモリ３に対して、第３リング式バッファメモリ５3に次のデータを送信する旨の要求Ｙ3を送信する（Ｓ５）。
【００８３】
その際、第１リング式バッファメモリ５1は、最初のデータの書き込みで２バッファメモリ５ａ，５ｂ分のデータが書き込まれるが、第２および第３リング式バッファメモリ５2，５3は、最初のデータの書き込みで１バッファメモリ５ａ分のデータしか書き込まれない。そのため、各要求Ｙ2，Ｙ3はおおよそ同じ時点で発生する（ここでは要求Ｙ2が先に発生し（Ｓ４）その後に要求Ｙ3が発生する（Ｓ５））が、要求Ｙ1は、各要求Ｙ2，Ｙ3の発生後暫くして発生する（Ｓ６）。
【００８４】
そして半導体メモリ３は、各要求Ｙ1〜Ｙ3の受信順に、各要求Ｙ1〜Ｙ3に応じて、各リング式バッファメモリ５1，５2，５3に次のデータを送信する（Ｓ７→Ｓ８→Ｓ９）。その際、半導体メモリ３は、上述の通り、各要求Ｙ2，Ｙ3の受信後暫くして要求Ｙ1を受信するので（即ち各要求Ｙ1〜Ｙ3の受信が集中しないので）、比較的に遅滞無く、各リング式バッファメモリ５1，５2，５3に次のデータが送信される。
【００８５】
そして半導体メモリ３から次のデータを受信した各リング式バッファメモリ５1，５2，５3は、実施の形態１と同様に、そのリング式バッファメモリの各バッファメモリ５ａ，５ｂに交互にデータを書き込みながら、それら各バッファメモリ５ａ，５ｂから反交互にデータを読み出して行く。
【００８６】
以上の様に構成されたメモリシステム１Ｂによれば、複数のリング式バッファメモリ５１，５2，５3の各々に最初に半導体メモリ３内のデータに書き込む際、一部のリング式バッファメモリ（例えば５１）に対してだけ、その両方のバッファメモリ５ａ，５ｂにデータを書き込み、他のリング式バッファメモリ（例えば５2，５3）に対しては、その一方のバッファメモリ５ａだけにデータを書き込むので、前記一部のリング式バッファメモリでの次のデータの書込開始のタイミングを、前記他のリング式バッファメモリでの次のデータの書込開始のタイミングよりもかなり遅らせる事ができ、各リング式バッファメモリ５1，５2，５3での次のデータの書き込みが競合する事を緩和できる。
【００８７】
＜実施の形態３＞
実施の形態１では、２つのシングルポート型メモリ５ａ，５ｂを用いてリング式バッファメモリ５を構成したが、この実施の形態では、１つのデュアルポート型メモリ５ｃを用いてリング式バッファメモリ５を構成する。以下、図１０および図１１を参照して、この実施の形態に係るメモリシステム１Ｃについて、実施の形態１と異なる点を中心に説明する。
【００８８】
この実施の形態のリング式バッファメモリ５は、図１０の様に、１つのデュアルポート型のメモリ（動作性能の高いメモリ（例えばＳＲＡＭ））５ｃを備えており、その先頭位置Ｐ１０とその末尾位置Ｐ１１とを繋げて構成されている。
【００８９】
デュアルポート型メモリ５ｃの場合は、１つのメモリ５ｃにおいて同時に読み出しと書き込みとが行えるので、この実施の形態の制御部７は、以下の様にリング式バッファメモリ５に対するデータの書き込み/読み出しを行う。
【００９０】
即ち制御部７は、半導体メモリ３からデータＤを読み出し、そのデータＤを、リング式バッファメモリ５の書込開始位置（例えば先頭位置）Ｐ１０から順方向に書き込んで行く。
【００９１】
そして制御部７は、その書込位置Ｐｗが位置Ｐ１２に到達した時点で、その書き込みと併行して、書込開始位置Ｐ１０から順方向にデータＤの読み出しを開始する。
【００９２】
その際、制御部７は、その読出位置Ｐrから逆方向の第１アクセス保証範囲Ｗ１および順方向の第２アクセス保証範囲Ｗ２内において、ホストシステム９からの要求に応じてランダムアクセスによる読み出しを行いながらデータＤを読み出して行く。
【００９３】
またその際、制御部７は、第１アクセス保証範囲Ｗ１および第２アクセス保証範囲Ｗ２を確保する様にして（即ち、書込位置Ｐｗが第１アクセス保証範囲Ｗ１の順方向末尾位置Ｔｍを追い越さない様に、且つ書込位置Ｐｗが第２アクセス保証範囲Ｗ２の順方向先頭位置Ｔｓに追い越されない様にして）、半導体メモリ３内のデータＤをリング式バッファメモリ５に書き込んで行く。
【００９４】
そして制御部７は、書込終了位置Ｐ１１までデータＤを書き込むと、引き続き、上記の様に、書込開始位置Ｐ１０から順方向にデータＤを書き込みながら、書き込んだデータＤを読み出して行く。
【００９５】
以上の様に構成されたメモリシステム１Ｃによれば、リング式バッファメモリ５は、１つのデュアルポート型のバッファメモリ５ｃの先頭位置Ｐ１０と末尾位置Ｐ１１とを繋げて構成されるので、２つのシングルポート型のバッファメモリを用いて構成する場合よりも、リング式バッファメモリ５へのデータの書き込みの制御の自由度を向上できる。
【図面の簡単な説明】
【００９６】
【図１】実施の形態１に係るメモリシステム１の基本構成の構成概略図である。
【図２】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図３】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図４】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図５】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図６】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図７】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図８】実施の形態１に係るメモリシステム１の基本構成の動作を説明する図である。
【図９】実施の形態１に係るメモリシステム１の全体構成の構成概略図である。
【図１０】実施の形態３に係るメモリシステム１Ｂの動作を説明する図である。
【図１１】実施の形態３に係るメモリシステム１Ｂの動作を説明する図である。
【図１２】実施の形態２に係るメモリシステム１Ｃの構成および動作を説明する図である。
【符号の説明】
【００９７】
１  メモリシステム
１ａ  基本構成
３  ＮＡＮＤ型半導体メモリ
５，５1，５2，５3  リング式バッファメモリ
５ａ，５ｂ  バッファメモリ  
７  制御部
９  メモリモジュール
１１  コンテンツ表示ユニット
１３  ＶＤＰ
１５  ＣＰＵ
１７  コントローラ
１９  ＤＩＰスイッチ
２１  固定設定値
１７  コントローラ
１９  ＤＩＰスイッチ
２１  固定設定値
２３  インターフェース
２５  設定レジスタ
Ｄ，Ｄ１〜Ｄ３，Ｄａ〜Ｄｃ  データ
Ｐｒ  読出位置
Ｐｗ  書込位置
Ｐ１  第１バッファメモリ５ａの書込開始位置（先頭位置）
Ｐ２  第１バッファメモリ５ａの書込終了位置（末尾位置）
Ｐ３  第２バッファメモリ５ｂの書込開始位置（先頭位置）
Ｐ４  第２バッファメモリ５ｂの書込終了位置（末尾位置）
Ｐ５  Ｐ１から所定範囲Ｗ３（＝Ｗ１＋Ｗ２）進んだ位置
Ｐ６  Ｐ２から所定範囲Ｗ４（＝Ｗ２）後退した位置
Ｐ７  Ｐ３から所定範囲Ｗ３（＝Ｗ１＋Ｗ２）進んだ位置
Ｐ８  Ｐ４から所定範囲Ｗ４（＝Ｗ２）後退した位置
Ｐ１０  バッファメモリ５ｃ（５）の書込開始位置（先頭位置）
Ｐ１１  バッファメモリ５ｃ（５）の書込終了位置（末尾位置）
Ｐ１２  Ｐ１０から第１アクセス保証範囲Ｗ１と同じかそれよりも広い範囲進んだ位置
Ｗ１  第１アクセス保証範囲
Ｗ２  第２アクセス保証範囲
【図１】
2010061618.tif 000003
【図２】
2010061618.tif 000004
【図３】
2010061618.tif 000005
【図４】
2010061618.tif 000006
【図５】
2010061618.tif 000007
【図６】
2010061618.tif 000008
【図７】
2010061618.tif 000009
【図８】
2010061618.tif 000010
【図９】
2010061618.tif 000011
【図１０】
2010061618.tif 000012
【図１１】
2010061618.tif 000013
【図１２】
2010061618.tif 000014