(57)【要約】【課題】水平ジッターの発生を抑制できる小回路規模で低消費電力のデジタルビデオ処理回路を提供する。【解決手段】水平同期信号エッジ検出回路１２は、ＡＤ変換後のデジタルビデオ信号Ｖｄから、ＡＤ変換前のアナログビデオ信号Ｖａに含まれる水平同期信号のエッジタイミングを検出する。オーバーサンプリングクロック生成回路１３はオーバーサンプリングクロックＣＫ１を生成し、分周回路１４は分周クロックＣＫ２を生成する。クロック切替スイッチ１６は、エッジタイミングの前後の期間ではオーバーサンプリングクロックＣＫ１を選択し、それ以外の期間では分周クロックＣＫ２を選択する。ＡＤ変換部１１は、クロック切替スイッチ１６で選択されたサンプリングクロックＳＣＫに従ってＡＤ変換を行う。【選択図】図１
2010136246.tif 000002
【特許請求の範囲】
【請求項１】
アナログビデオ信号をサンプリングクロックに従ってデジタルビデオ信号に変換するＡＤ変換部と、
前記デジタルビデオ信号から、前記アナログビデオ信号に含まれる水平同期信号のエッジタイミングを検出する水平同期信号エッジ検出回路と、
オーバーサンプリングを行うためのオーバーサンプリングクロックを生成するオーバーサンプリングクロック生成回路と、
前記オーバーサンプリングクロックを分周し、前記エッジタイミングに同期した分周クロックを生成する分周回路と、
前記エッジタイミングの前後の期間では前記オーバーサンプリングクロックを選択し、それ以外の期間では前記分周クロックを選択して、選択したクロックを前記ＡＤ変換部にサンプリングクロックとして供給するクロック切替回路とを備えた、デジタルビデオ処理回路。
【請求項２】
前記ＡＤ変換部は、前記オーバーサンプリングクロックに従って動作する第１の状態と前記分周クロックに従って動作する第２の状態とを有するＡＤ変換回路を含み、前記第１の状態では前記第２の状態よりもＡＤ変換の分解能が低いことを特徴とする、請求項１に記載のデジタルビデオ処理回路。
【請求項３】
前記ＡＤ変換部は、前記オーバーサンプリングクロックに従って動作する第１のＡＤ変換回路と、前記分周クロックに従って動作する第２のＡＤ変換回路とを含むことを特徴とする、請求項１に記載のデジタルビデオ処理回路。
【請求項４】
前記第１のＡＤ変換回路は、前記第２のＡＤ変換回路よりもＡＤ変換の分解能が低いことを特徴とする、請求項３に記載のデジタルビデオ処理回路。
【請求項５】
前記第１のＡＤ変換回路は、前記アナログビデオ信号に含まれる水平同期信号のレベルにおいて量子化誤差が最小となるように構成されていることを特徴とする、請求項３または４に記載のデジタルビデオ処理回路。
【請求項６】
前記ＡＤ変換部は、前記オーバーサンプリングクロックに従って比較動作を行うコンパレータ回路と、前記分周クロックに従って動作するＡＤ変換回路とを含むことを特徴とする、請求項１に記載のデジタルビデオ処理回路。
【請求項７】
前記オーバーサンプリングクロックの周波数が前記分周クロックの周波数の２のべき乗倍であることを特徴とする、請求項１〜６のいずれかに記載のデジタルビデオ処理回路。
【請求項８】
アナログビデオ信号をサンプリングクロックに従ってデジタルビデオ信号に変換するステップと、
前記デジタルビデオ信号から、前記アナログビデオ信号に含まれる水平同期信号のエッジタイミングを検出するステップと、
オーバーサンプリングを行うためのオーバーサンプリングクロックを生成するステップと、
前記オーバーサンプリングクロックを分周し、前記エッジタイミングに同期した分周クロックを生成するステップと、
前記エッジタイミングの前後の期間では前記オーバーサンプリングクロックを選択し、それ以外の期間では前記分周クロックを選択して、選択したクロックを前記デジタルビデオ信号を求めるときのサンプリングクロックとして供給するステップとを備えた、デジタルビデオ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルビデオ処理回路に関し、さらに詳しくは、ＮＴＳＣ方式やＰＡＬ方式などのアナログビデオ信号をＡＤ変換し、得られたデジタルビデオ信号にデジタル信号処理を行う装置に含まれるデジタルビデオ処理回路に関する。
【背景技術】
【０００２】
近年、ＮＴＳＣ方式やＰＡＬ方式などのアナログビデオ信号をＡＤ変換し、得られたデジタルビデオ信号にデジタル信号処理を行う各種の装置が普及している。このような装置において、アナログビデオ信号をＡＤ変換する際に通常のサンプリングクロックに従ってサンプリングを行うと、アナログビデオ信号に含まれる水平同期信号のエッジタイミングを検出したときに、検出したエッジタイミングにサンプリングクロックの１周期よりも小さい位相検出誤差が発生する。位相検出誤差が発生すると、表示画像に水平ジッターが発生し、表示画像の画質が低下する。
【０００３】
この問題を解決する１つの方法として、通常の２倍以上の周波数のサンプリングクロックに従ってサンプリングを行う方法（以下、オーバーサンプリング法という）が知られている。オーバーサンプリング法によれば、サンプリング周波数を通常よりも高くして、位相検出誤差を小さくし、水平ジッターの発生を抑制することができる。
【０００４】
また、通常のサンプリングクロックに従ってサンプリングを行い、水平同期信号のエッジタイミングの前後のデータを用いて位相検出誤差を算出し、これを用いて補正を行うことにより、水平ジッターの発生を抑制する方法も知られている（特許文献１参照）。
【特許文献１】特開２０００−１３６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、オーバーサンプリング法には、サンプリング周波数が通常よりも高く、回路が高速動作を行うために、消費電力が増大するという問題がある。また、特許文献１記載の方法には、位相検出誤差を算出する回路が必要となるので、回路規模が増大するという問題がある。
【０００６】
それ故に、本発明は、水平ジッターの発生を抑制できる、小回路規模で低消費電力のデジタルビデオ処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明は、デジタルビデオ処理回路であって、
アナログビデオ信号をサンプリングクロックに従ってデジタルビデオ信号に変換するＡＤ変換部と、
前記デジタルビデオ信号から、前記アナログビデオ信号に含まれる水平同期信号のエッジタイミングを検出する水平同期信号エッジ検出回路と、
オーバーサンプリングを行うためのオーバーサンプリングクロックを生成するオーバーサンプリングクロック生成回路と、
前記オーバーサンプリングクロックを分周し、前記エッジタイミングに同期した分周クロックを生成する分周回路と、
前記エッジタイミングの前後の期間では前記オーバーサンプリングクロックを選択し、それ以外の期間では前記分周クロックを選択して、選択したクロックを前記ＡＤ変換部にサンプリングクロックとして供給するクロック切替回路とを備える。
【０００８】
第２の発明は、第１の発明において、
前記ＡＤ変換部は、前記オーバーサンプリングクロックに従って動作する第１の状態と前記分周クロックに従って動作する第２の状態とを有するＡＤ変換回路を含み、前記第１の状態では前記第２の状態よりもＡＤ変換の分解能が低いことを特徴とする。
【０００９】
第３の発明は、第１の発明において、
前記ＡＤ変換部は、前記オーバーサンプリングクロックに従って動作する第１のＡＤ変換回路と、前記分周クロックに従って動作する第２のＡＤ変換回路とを含むことを特徴とする。
【００１０】
第４の発明は、第３の発明において、
前記第１のＡＤ変換回路は、前記第２のＡＤ変換回路よりもＡＤ変換の分解能が低いことを特徴とする。
【００１１】
第５の発明は、第３または第４の発明において、
前記第１のＡＤ変換回路は、前記アナログビデオ信号に含まれる水平同期信号のレベルにおいて量子化誤差が最小となるように構成されていることを特徴とする。
【００１２】
第６の発明は、第１の発明において、
前記ＡＤ変換部は、前記オーバーサンプリングクロックに従って比較動作を行うコンパレータ回路と、前記分周クロックに従って動作するＡＤ変換回路とを含むことを特徴とする。
【００１３】
第７の発明は、第１〜第６のいずれかの発明において、
前記オーバーサンプリングクロックの周波数が前記分周クロックの周波数の２のべき乗倍であることを特徴とする。
【００１４】
第８の発明は、デジタルビデオ処理方法であって、
アナログビデオ信号をサンプリングクロックに従ってデジタルビデオ信号に変換するステップと、
前記デジタルビデオ信号から、前記アナログビデオ信号に含まれる水平同期信号のエッジタイミングを検出するステップと、
オーバーサンプリングを行うためのオーバーサンプリングクロックを生成するステップと、
前記オーバーサンプリングクロックを分周し、前記エッジタイミングに同期した分周クロックを生成するステップと、
前記エッジタイミングの前後の期間では前記オーバーサンプリングクロックを選択し、それ以外の期間では前記分周クロックを選択して、選択したクロックを前記デジタルビデオ信号を求めるときのサンプリングクロックとして供給するステップとを備える。
【発明の効果】
【００１５】
上記第１または第８の発明によれば、アナログビデオ信号をＡＤ変換する際に、水平同期信号のエッジを検出するときにはオーバーサンプリングクロックを使用し、それ以外のときには分周クロックを使用することにより、回路規模や消費電力を増大させずに位相検出誤差を小さくすることができる。したがって、水平ジッターの発生を抑制できる、小回路規模で低消費電力のデジタルビデオ処理回路を提供することができる。
【００１６】
上記第２の発明によれば、高速で低分解能の状態と低速で高分解能の状態を有するＡＤ変換回路を用いて、サンプリングクロックを切り替え可能なＡＤ変換部を構成し、これを用いて、水平ジッターの発生を抑制できる小回路規模で低消費電力のデジタルビデオ処理回路を提供することができる。
【００１７】
上記第３の発明によれば、動作速度が異なる２個のＡＤ変換回路を用いて、サンプリングクロックを切り替え可能なＡＤ変換部を構成し、これを用いて、水平ジッターの発生を抑制できる小回路規模で低消費電力のデジタルビデオ処理回路を提供することができる。
【００１８】
上記第４の発明によれば、高速で低分解能のＡＤ変換回路と低速で高分解能のＡＤ変換回路を用いてサンプリングクロックを切り替え可能なＡＤ変換部を構成し、これを用いて、水平ジッターの発生を抑制できる小回路規模で低消費電力のデジタルビデオ処理回路を提供することができる。
【００１９】
上記第５の発明によれば、第１のＡＤ変換回路を用いて、アナログビデオ信号に含まれる水平同期信号のエッジタイミングを高い精度で検出することができる。
【００２０】
上記第６の発明によれば、コンパレータ回路とＡＤ変換回路を用いて、サンプリングクロックを切り替え可能なＡＤ変換部を構成し、これを用いて、水平ジッターの発生を抑制できる小回路規模で低消費電力のデジタルビデオ処理回路を提供することができる。
【００２１】
上記第７の発明によれば、オーバーサンプリングクロックの周波数を分周クロックの周波数の２のべき乗倍にすることにより、分周回路の構成を簡単にすることができる。
【発明を実施するための最良の形態】
【００２２】
図１は、本発明の実施形態に係るデジタルビデオ処理回路の構成を示すブロック図である。図１に示すデジタルビデオ処理回路は、ＡＤ変換部１１、水平同期信号エッジ検出回路１２、オーバーサンプリングクロック生成回路１３、分周回路１４、スイッチ切替パルス生成回路１５、および、クロック切替スイッチ１６を備えている。
【００２３】
図１に示すデジタルビデオ処理回路には、外部からアナログビデオ信号Ｖａが入力される。ＡＤ変換部１１は、入力されたアナログビデオ信号ＶａをサンプリングクロックＳＣＫ（詳細は後述）に従ってデジタルビデオ信号Ｖｄに変換する。
【００２４】
水平同期信号エッジ検出回路１２は、デジタルビデオ信号Ｖｄから、アナログビデオ信号Ｖａに含まれる水平同期信号のエッジを検出し、エッジ検出のタイミングを示すエッジタイミング信号ＥＴを出力する。水平同期信号エッジ検出回路１２は、例えば、アナログビデオ信号Ｖａに含まれる水平同期信号部分の中点レベルとデジタルビデオ信号Ｖｄを比較することにより、水平同期信号のエッジを検出する。
【００２５】
オーバーサンプリングクロック生成回路１３は、アナログビデオ信号Ｖａの通常のサンプリングクロックの２倍以上の周波数を持つオーバーサンプリングクロックＣＫ１を生成する。オーバーサンプリングクロック生成回路１３は、例えば水晶を用いた発振回路やＰＬＬ（Phase Locked Loop ）回路を用いて、オーバーサンプリングクロックＣＫ１を生成する。
【００２６】
分周回路１４は、オーバーサンプリングクロックＣＫ１を分周し、エッジタイミング信号ＥＴに基づき、水平同期信号エッジ検出回路１２で検出されたエッジタイミングに同期した分周クロックＣＫ２を生成する。分周回路１４は、例えば、オーバーサンプリングクロックＣＫ１を数えるカウンタを有し、エッジタイミング信号ＥＴに従ってカウンタをリセットすることにより、分周クロックＣＫ２を生成する。
【００２７】
分周回路１４には、例えば２分周、４分周、８分周などのように、オーバーサンプリングクロックＣＫ１を２n 分周（ｎは１以上の整数）するものを使用してもよい。これにより、分周回路１４の構成を簡単にすることができる。この場合、オーバーサンプリングクロックＣＫ１の周波数は分周クロックＣＫ２の周波数の２のべき乗倍となる。
【００２８】
スイッチ切替パルス生成回路１５は、エッジタイミング信号ＥＴに基づき、水平同期信号エッジ検出回路１２で検出されたエッジタイミングの前後の期間ではハイレベルとなり、それ以外の期間ではローレベルとなるスイッチ切替パルスＳＰを生成する。スイッチ切替パルス生成回路１５は、例えば、エッジタイミングの前後の期間においてオーバーサンプリングクロックＣＫ１を数えるカウンタを有し、カウンタのカウント値に基づきスイッチ切替パルスＳＰを生成する。
【００２９】
クロック切替スイッチ１６は、スイッチ切替パルスＳＰがハイレベルであるときはオーバーサンプリングクロックＣＫ１を出力し、スイッチ切替パルスＳＰがローレベルであるときは分周クロックＣＫ２を出力する。クロック切替スイッチ１６から出力されたクロックは、ＡＤ変換部１１にサンプリングクロックＳＣＫとして供給される。このようにクロック切替スイッチ１６は、エッジタイミングの前後の期間ではオーバーサンプリングクロックＣＫ１を選択し、それ以外の期間では分周クロックＣＫ２を選択して、選択したクロックをＡＤ変換部１１にサンプリングクロックＳＣＫとして供給する。
【００３０】
ＡＤ変換部１１は、以下に示すように、サンプリングクロックＳＣＫを切り替え可能に構成される。ＡＤ変換部１１は、オーバーサンプリングクロックＣＫ１に従って動作する第１の状態と、分周クロックＣＫ２に従って動作する第２の状態とを有するＡＤ変換回路を１個含んでいてもよい（第１の構成）。この場合、第１の状態では第２の状態よりも、ＡＤ変換の分解能が低くなる。このように、高速で低分解能の状態と低速で高分解能の状態を有するＡＤ変換回路を用いて、ＡＤ変換部１１を構成してもよい。
【００３１】
あるいは、ＡＤ変換部１１は、オーバーサンプリングクロックＣＫ１に従って動作する第１のＡＤ変換回路と、分周クロックＣＫ２に従って動作する第２のＡＤ変換回路とを含んでいてもよい（第２の構成）。この場合、第１のＡＤ変換回路では第２のＡＤ変換回路よりも、ＡＤ変換の分解能を低くしてもよい。このように、高速で低分解能の第１のＡＤ変換回路と低速で高分解能の第２のＡＤ変換回路を用いて、ＡＤ変換部１１を構成してもよい。
【００３２】
また、第２の構成では、第１のＡＤ変換回路を、アナログビデオ信号Ｖａに含まれる水平同期信号のレベルにおいて量子化誤差が最小となるように構成してもよい。これにより、第１のＡＤ変換回路を用いて、アナログビデオ信号に含まれる水平同期信号のエッジタイミングを高い精度で検出することができる。
【００３３】
あるいは、ＡＤ変換部１１は、オーバーサンプリングクロックＣＫ１に従って比較動作を行うコンパレータ回路と、分周クロックＣＫ２に従って動作するＡＤ変換回路とを含んでいてもよい（第３の構成）。このように、コンパレータ回路とＡＤ変換回路を用いて、ＡＤ変換部１１を構成してもよい。
【００３４】
図２は、本実施形態に係るデジタルビデオ処理回路の信号波形図である。図２では、オーバーサンプリングクロックＣＫ１の周波数は、分周クロックＣＫ２の周波数の４倍である。スイッチ切替パルスＳＰは、アナログビデオ信号Ｖａが水平同期信号レベルに低下するタイミング（図２に示す破線で示すタイミング）の前後の期間でハイレベルになる。サンプリングクロックＳＣＫは、アナログビデオ信号Ｖａが水平同期信号レベルに低下するタイミングの前後の期間ではオーバーサンプリングクロックＣＫ１に等しくなり、それ以外の期間では分周クロックＣＫ２に等しくなる。
【００３５】
このように本実施形態に係るデジタルビデオ処理回路では、アナログビデオ信号ＶａをＡＤ変換する際に、アナログビデオ信号Ｖａに含まれる水平同期信号のエッジを検出するときには、高い周波数を有するオーバーサンプリングクロックＣＫ１が使用され、それ以外のときには低い周波数を有する分周クロックＣＫ２が使用される。
【００３６】
このように水平同期信号のエッジを検出するときにはオーバーサンプリングクロックＣＫ１に従ってサンプリングを行うことにより、従来のオーバーサンプリング法と同様に、位相検出誤差を小さくして、水平ジッターの発生を抑制することができる。また、水平同期信号のエッジを検出するとき以外では分周クロックＣＫ２に従ってサンプリングを行うことにより、従来のオーバーサンプリング法と比べて回路の消費電力を削減することができる。また、特許文献１記載の方法とは異なり、位相検出誤差を算出する回路は不要であるので、回路規模が増大することもない。
【００３７】
ここで、入力信号がＮＴＳＣ方式のアナログビデオ信号Ｖａである場合について、本実施形態による消費電力削減効果を説明する。ＮＴＳＣ規格では、水平同期信号の周期Ｔの最大値と最小値は６３．５６μｓ±約４％と定められている。そこで、アナログビデオ信号Ｖａが水平同期信号レベルに低下するタイミングの前後に周期Ｔの５％の余裕を設けて、その期間内でスイッチ切替パルスＳＰがハイレベルになるとする。この場合、オーバーサンプリングクロック使用期間（図３のＡ部）の長さは６３．５６μｓ×１０％（＝０．１Ｔ）となり、分周クロック使用期間（図３のＢ部）の長さは６３．５６μｓ×９０％（＝０．９Ｔ）となる。
【００３８】
オーバーサンプリングクロックＣＫ１と分周クロックＣＫ２の周波数の比が２：１で、回路の消費電流は周波数に比例するとし、分周クロック使用期間の消費電流をＩとすると、オーバーサンプリングクロック使用期間の消費電流は２Ｉとなる。従来のオーバーサンプリング法ではオーバーサンプリングクロックＣＫ１だけを使用するので、１水平期間あたりの消費電流は（２Ｉ×Ｔ）＝２Ｉ×Ｔとなる。これに対して、本実施形態ではオーバーサンプリングクロックＣＫ１と分周クロックＣＫ２を切り替えて使用するので、１水平期間あたりの消費電流は（２Ｉ×０．１Ｔ＋Ｉ×０．９Ｔ）＝１．１Ｉ×Ｔとなる。したがって、消費電流の比は２０：１１となり、本実施形態によれば従来のオーバーサンプリング法よりも消費電流と消費電力を４５％削減することができる。
【００３９】
以上に示すように、本発明によれば、水平ジッターの発生を抑制できる小回路規模で低消費電力のデジタルビデオ処理回路を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係るデジタルビデオ処理回路の構成を示すブロック図である。
【図２】図１に示すデジタルビデオ処理回路の信号波形図である。
【図３】図１に示すデジタルビデオ処理回路の１水平期間の信号波形図である。
【符号の説明】
【００４１】
１１…ＡＤ変換部
１２…水平同期信号エッジ検出回路
１３…オーバーサンプリングクロック生成回路
１４…分周回路
１５…スイッチ切替パルス生成回路
１６…クロック切替スイッチ
【図１】
2010136246.tif 000003
【図２】
2010136246.tif 000004
【図３】
2010136246.tif 000005