(57)【要約】【課題】メモリセルの情報を読み出すときのセンス動作マージンを向上させる。【解決手段】半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１乃至６が設けられる。ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。【選択図】図１
2010061734.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリックス状に配置されるメモリセルアレイと、
複数のメモリセルアレイに接続され、ビット線に接続され、読み出されたメモリセルの情報を増幅する第１のセンス回路と、
ローカルビット線に接続され、前記第１のセンス回路で増幅されたメモリセルの情報をハイレベル或いはローレベルに増幅し、増幅された信号を出力する第２のセンス回路と、
前記第１のセンス回路と前記第２のセンス回路の間に設けられ、前記第１のセンス回路の増幅動作時に前記ローカルビット線を前記ビット線から切り離し、前記第２のセンス回路の増幅動作時に前記ビット線と前記ローカルビット線の間を接続するスイッチ手段と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
第１のビット線及びワード線が接続されるメモリセルがマトリックス状に配置されるメモリセルアレイと、
第２のビット線に接続され、読み出されたメモリセルの情報を増幅する第１のセンス回路と、
前記メモリセルアレイと前記第１のセンス回路の間に設けられ、前記第１のビット線と第２のビット線の間の接続或いは切り離しを行う第１のスイッチ手段と、
ローカルビット線に接続され、前記第１のセンス回路で増幅されたメモリセルの情報をハイレベル或いはローレベルに増幅し、増幅された信号を出力する第２のセンス回路と、
前記第１のセンス回路と前記第２のセンス回路の間に設けられ、前記第１のセンス回路の増幅動作時に前記ローカルビット線を前記第２のビット線から切り離し、前記第２のセンス回路の増幅動作時に前記第２のビット線と前記ローカルビット線の間を接続する第２のスイッチ手段と、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記ローカルビット線には、プリチャージ回路、ダミーセル回路、及びカラム選択回路が接続されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
第１のビット線及びワード線が接続されるメモリセルがマトリックス状に配置されるメモリセルアレイと、
第２のビット線に接続され、読み出されたメモリセルの情報を増幅する第１のセンス回路と、
前記メモリセルアレイと前記第１のセンス回路の間に設けられ、前記第１のビット線と第２のビット線の間の接続或いは切り離しを行う第１のスイッチ手段と、
前記第２のビット線に接続されるダミーセル回路と、
ローカルビット線に接続され、前記第１のセンス回路で増幅されたメモリセルの情報をハイレベル或いはローレベルに増幅し、増幅された信号を出力する第２のセンス回路と、
前記ダミーセル回路と前記第２のセンス回路の間に設けられ、前記第１のセンス回路の増幅動作時に前記ローカルビット線を前記第２のビット線から切り離し、前記第２のセンス回路の増幅動作時に前記第２のビット線と前記ローカルビット線の間を接続する第２のスイッチ手段と、
を具備することを特徴とする半導体記憶装置。
【請求項５】
前記第１のセンス回路は複数のＰｃｈ絶縁ゲート型電界効果トランジスタから構成され、前記第２のセンス回路は複数のＮｃｈ絶縁ゲート型電界効果トランジスタから構成されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic  Random  Access  Memory）、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）などの半導体記憶装置のメモリセルに記憶されている情報は、読み出し動作時にメモリセルから読み出され、ラッチ型センスアンプ回路で増幅され、増幅された信号が出力される。半導体記憶装置のビット線には、センスアンプ回路、プリチャージ回路、カラム選択回路などが接続される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている半導体記憶装置の読み出し動作において、ビット線に出力されるメモリセルの信号はメモリセルの容量とビット線容量の比で決定される。ビット線に接続されるメモリセル、センスアンプ回路、プリチャージ回路、カラム選択回路などの寄生容量は、ビット線寄生容量と見なすことができる。
【０００４】
近年、半導体素子の微細化、高集積度化の進展により、メモリセルのセルサイズが縮小化され、セル容量も小さくなっている。ところが、ビット線容量は、ビット線に接続されるメモリセル数を減少させてもセンスアンプ回路、プリチャージ回路、カラム選択回路など回路部分の寄生容量はオフセットとして残る。つまり、微細化によりメモリセルの容量が減少するが、メモリセルの容量と比較してビット線容量を減少させるのが困難である。このため、半導体素子の微細化が進展すると、読み出し時のセンス動作マージンが低下するという問題点がある。また、読み出し時のセンス速度が低下するという問題点がある。
【特許文献１】特開平８−２８７６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルの情報を読み出すときのセンス動作マージンを向上することのできる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体記憶装置は、メモリセルがマトリックス状に配置されるメモリセルアレイと、複数のメモリセルアレイに接続され、ビット線に接続され、読み出されたメモリセルの情報を増幅する第１のセンス回路と、ローカルビット線に接続され、前記第１のセンス回路で増幅されたメモリセルの情報をハイレベル或いはローレベルに増幅し、増幅された信号を出力する第２のセンス回路と、前記第１のセンス回路と前記第２のセンス回路の間に設けられ、前記第１のセンス回路の増幅動作時に前記ローカルビット線を前記ビット線から切り離し、前記第２のセンス回路の増幅動作時に前記ビット線と前記ローカルビット線の間を接続するスイッチ手段とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体記憶装置は、第１のビット線及びワード線が接続されるメモリセルがマトリックス状に配置されるメモリセルアレイと、第２のビット線に接続され、読み出されたメモリセルの情報を増幅する第１のセンス回路と、前記メモリセルアレイと前記第１のセンス回路の間に設けられ、前記第１のビット線と第２のビット線の間の接続或いは切り離しを行う第１のスイッチ手段と、ローカルビット線に接続され、前記第１のセンス回路で増幅されたメモリセルの情報をハイレベル或いはローレベルに増幅し、増幅された信号を出力する第２のセンス回路と、前記第１のセンス回路と前記第２のセンス回路の間に設けられ、前記第１のセンス回路の増幅動作時に前記ローカルビット線を前記第２のビット線から切り離し、前記第２のセンス回路の増幅動作時に前記第２のビット線と前記ローカルビット線の間を接続する第２のスイッチ手段とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルの情報を読み出すときのセンス動作マージンを向上することのできる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す回路図、図２はＰＭＯＳセンス回路を示す回路図、図３はＮＭＯＳセンス回路を示す回路図、図４はプリチャージ回路を示す回路図、図５はダミーセル回路を示す回路図、図６はカラム選択回路を示す回路図、図７は比較例の半導体記憶装置を示す回路図である。本実施例では、センスアンプ回路をＰＭＯＳセンス回路とＮＭＯＳセンス回路に分割し、ＮＭＯＳセンス回路、プリチャージ回路、ダミーセル回路、及びカラム選択回路をローカルビット線に接続している。
【００１１】
図１に示すように、半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。半導体記憶装置５０は、ビット線（ＢＬ）とビット線（／ＢＬ）が対向配置される折り返しビット線構成で、ダミーセル参照方式を用いたＤＲＡＭ（Dynamic  Random  Access  Memory）である。
【００１２】
ここで、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor  ＭＯＳトランジスタ）とも呼称され、ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ、ＭＩＳトランジスタは絶縁ゲート型電界効果トランジスタとも呼称される。
【００１３】
メモリセルアレイＭＣＡ１とメモリセルアレイＭＣＡ２は、メモリセルの読み出し動作などに係る回路及びトランジスタを中心位置として相対向して配置される。メモリセルアレイＭＣＡ１には、メモリセルＭＣ１１及びＭＣ１２が設けられる。メモリセルアレイＭＣＡ２には、メモリセルＭＣ２１及びＭＣ２２が設けられる。
【００１４】
メモリセルＭＣ１１は、ビット線ＢＬ１とワード線ＷＬ１に接続され、メモリセルＭＣ１２は、ビット線／ＢＬ１とワード線ＷＬ１に接続され、メモリセルＭＣ２１は、ビット線ＢＬ２とワード線ＷＬ２に接続され、メモリセルＭＣ２２は、ビット線／ＢＬ２とワード線ＷＬ２に接続される。メモリセルＭＣ１１、メモリセルＭＣ１２、メモリセルＭＣ２１、及びメモリセルＭＣ２２は、図示しないメモリセルトランジスタとキャパシタを有する１Ｔ１Ｃ型メモリセルである。
【００１５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ゲートに制御信号Φ１が入力され、制御信号Φ１に基づいて、メモリセルアレイＭＣＡ１のビット線ＢＬ１とビット線ＢＬの間の接続或いは分離を行う。制御信号Φ１がＨｉｇｈレベルのときにビット線ＢＬ１とビット線ＢＬの間が接続され、制御信号Φ１がＬｏｗレベルのときにビット線ＢＬ１とビット線ＢＬの間が分離される。
【００１６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４は、ゲートに制御信号Φ１が入力され、制御信号Φ１に基づいて、メモリセルアレイＭＣＡ１のビット線／ＢＬ１とビット線／ＢＬの間の接続或いは分離を行う。制御信号Φ１がＨｉｇｈレベルのときにビット線／ＢＬ１とビット線／ＢＬの間が接続され、制御信号Φ１がＬｏｗレベルのときにビット線／ＢＬ１とビット線／ＢＬの間が分離される。
【００１７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３及びＮＴ４は、メモリセルアレイＭＣＡ１とＰＭＯＳセンス回路１の間に設けられ、トランスファーゲート（スイッチ手段）として機能する。
【００１８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ５は、ゲートに制御信号Φ２が入力され、制御信号Φ２に基づいて、メモリセルアレイＭＣＡ２のビット線ＢＬ２とビット線ＢＬの間の接続或いは分離を行う。制御信号Φ２がＨｉｇｈレベルのときにビット線ＢＬ２とビット線ＢＬの間が接続され、制御信号Φ２がＬｏｗレベルのときにビット線ＢＬ２とビット線ＢＬの間が分離される。
【００１９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ６は、ゲートに制御信号Φ２が入力され、制御信号Φ２に基づいて、メモリセルアレイＭＣＡ２のビット線／ＢＬ２とビット線／ＢＬの間の接続或いは分離を行う。制御信号Φ２がＨｉｇｈレベルのときにビット線／ＢＬ２とビット線／ＢＬの間が接続され、制御信号Φ２がＬｏｗレベルのときにビット線／ＢＬ２とビット線／ＢＬの間が分離される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５及びＮＴ６は、メモリセルアレイＭＣＡ２とＰＭＯＳセンス回路１の間に設けられ、トランスファーゲート（スイッチ手段）として機能する。
【００２０】
切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられる。スイッチ手段としての切り離し回路６は、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間と、ビット線／ＢＬとローカルビット線／ＬＢＬの間とを接続或いは分離を行う。制御信号ΦｔがＨｉｇｈレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間と、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが接続される。制御信号ΦｔがＬｏｗレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間と、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが分離される。
【００２１】
図２に示すように、ＰＭＯＳセンス回路１は、ビット線ＢＬとビット線／ＢＬに接続され、Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至３が設けられる。
【００２２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソース及びドレインの一方にアレイ電圧ＶＤＬが供給され、ソース及びドレインの他方がノードＮ１に接続され、ゲートに制御信号ＢＳＡＰが入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソース及びドレインの一方がノードＮ１に接続され、ソース及びドレインの他方がノードＮ２に接続され、ゲートがノードＮ３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソース及びドレインの一方がノードＮ１に接続され、ソース及びドレインの他方がノードＮ３に接続され、ゲートがノードＮ２に接続される。ノードＮ２は、ビット線ＢＬ及びローカルビット線ＬＢＬに接続される。ノードＮ３は、ビット線／ＢＬ及びローカルビット線／ＬＢＬに接続される。
【００２３】
図３に示すように、ＮＭＯＳセンス回路２は、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬに接続され、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１乃至ＮＴ１３が設けられる。
【００２４】
ＰＭＯＳセンス回路１及びＮＭＯＳセンス回路２は、読み出されたメモリセルの情報を増幅動作し、ＮＭＯＳセンス回路２は増幅されたＨｉｇｈレベルあるいはＬｏｗレベルの信号を出力する。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ソース及びドレインの一方が低電位側電源（接地電位）ＶＳＳに接続され、ソース及びドレインの他方がノードＮ４に接続され、ゲートに制御信号ＳＡＮが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ソース及びドレインの一方がノードＮ４に接続され、ソース及びドレインの他方がローカルビット線ＬＢＬに接続され、ゲートがローカルビット線／ＬＢＬに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１３は、ソース及びドレインの一方がノードＮ４に接続され、ソース及びドレインの他方がローカルビット線／ＬＢＬに接続され、ゲートがローカルビット線ＬＢＬに接続される。
【００２６】
図４に示すように、プリチャージ回路３は、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬに接続され、Ｎｃｈ  ＭＯＳトランジスタＮＴ１４乃至ＮＴ１６が設けられる。プリチャージ回路３は、制御信号ＥＱが入力され、制御信号ＥＱがＨｉｇｈレベルのときにプリチャージ動作を行う。
【００２７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１４は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ソース及びドレインの他方がローカルビット線／ＬＢＬに接続され、ゲートに制御信号ＥＱが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１５は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ソース及びドレインの他方が低電位側電源（接地電位）ＶＳＳに接続され、ゲートに制御信号ＥＱが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１６は、ソース及びドレインの一方がローカルビット線／ＬＢＬに接続され、ソース及びドレインの他方が低電位側電源（接地電位）ＶＳＳに接続され、ゲートに制御信号ＥＱが入力される。
【００２８】
図５に示すように、ダミーセル回路４は、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬに接続され、Ｎｃｈ  ＭＯＳトランジスタＮＴ１７乃至ＮＴ１９、及びキャパシタＣ１が設けられる。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１７は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ソース及びドレインの他方がノードＮ５に接続され、ゲートがダミーワード線／ＤＷＬに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１８は、ソース及びドレインの一方がノードＮ５に接続され、ソース及びドレインの他方がローカルビット線／ＬＢＬに接続され、ゲートがダミーワードＤＷＬ線に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１９は、ソース及びドレインの一方にダミーセル電圧ＶＤＣが供給され、ソース及びドレインの他方がノードＮ５に接続され、ゲートがダミーリセット線ＤＲＳに接続される。ダミーキャパシタとしてのキャパシタＣ１は、一端がノードＮ５に接続され、他端がダミープレート線ＤＰＬに接続される。
【００３０】
図６に示すように、カラム選択回路５は、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬに接続され、Ｎｃｈ  ＭＯＳトランジスタＮＴ２０及び２１が設けられる。
【００３１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２０は、ソース及びドレインの一方がローカルビット線ＬＢＬに接続され、ソース及びドレインの他方が信号線ＩＯに接続され、ゲートに制御信号Ｙｄｅｃが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２１は、ソース及びドレインの一方がローカルビット線／ＬＢＬに接続され、ソース及びドレインの他方が信号線／ＩＯに接続され、ゲートに制御信号Ｙｄｅｃが入力される。
【００３２】
図７に示すように、比較例の半導体記憶装置５０ａには、ＣＭＯＳセンスアンプ回路１１、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。半導体記憶装置５０ａは、ビット線（ＢＬ）とビット線（／ＢＬ）が対向配置される折り返しビット線構成で、ダミー参照方式を用いたＤＲＡＭである。
【００３３】
比較例の半導体記憶装置５０ａには、切り離し回路６、ローカルビット線ＬＢＬ、及びローカルビット線ＬＢＬが設けられず、ＰＭＯＳセンス回路１及びＮＭＯＳセンス回路２の代わりにＣＭＯＳセンスアンプ回路１１が設けられている。
【００３４】
ＣＭＯＳセンス回路１１は、図示しないが実施例のＰＭＯＳセンス回路１とＮＭＯＳセンス回路２から構成され、制御信号ＢＳＡＰ及びＳＡＮが入力され、読み出されたメモリセルの電圧情報を増幅し、増幅された信号を出力するラッチ型センスアンプ回路である。ＣＭＯＳセンスアンプ回路１１、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５は、ビット線ＢＬとビット線／ＢＬに接続される。
【００３５】
次に、半導体記憶装置の動作について、図８及び図９を参照して説明する。図８は本実施例の半導体記憶装置の読み出し動作を示すタイミングチャート、図９は比較例の半導体記憶装置の読み出し動作を示すタイミングチャートである。ここでは、メモリセルＭＣ１１が選択された場合の読み出し動作である。
【００３６】
図８に示すように、本実施例の半導体記憶装置５０では、メモリセルＭＣ１１に格納された情報の読み出し前のプリチャージのとき、時刻ｔ１までは制御信号ＥＱ、制御信号Φ１、制御信号Φ２、及びダミーリセット線ＤＲＳがＨｉｇｈレベルで、制御信号ΦｔもＨｉｇｈレベルである。Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至６がＯＮしている。この結果、ビット線ＢＬ及び／ＢＬとローカルビット線ＬＢＬ及び／ＬＢＬはＬｏｗレベルにプリチャージされ、メモリセルアレイＭＣＡ１のビット線ＢＬ１及び／ＢＬ１とメモリセルアレイＭＣＡ２のビット線ＢＬ２及び／ＢＬ２はＬｏｗレベルにプリチャージされる。
【００３７】
ＰＭＯＳセンス回路１は、制御信号ＢＳＡＰがＨＩｇｈレベルで、スタンドバイ状態となっている。ＮＭＯＳセンス回路２は、制御信号ＳＡＮがＬｏｗレベルで、スタンドバイ状態となっている。
【００３８】
ダミーセル回路４は、ダミーワード線ＤＷＬとダミーワード線／ＤＷＬ（図示していない）がＬｏｗレベルで、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬから切り離されている。ダミーセル回路４では、ダミーリセット線ＤＲＳがＨｉｇｈレベルで、ダミーキャパシタとしてのキャパシタＣ１の一端（ノード５側）がダミーセル電圧ＶＤＣにプリチャージされ、キャパシタＣ１の他端（ダミープレート線ＤＰＬ側）がＬｏｗレベルになっている。
【００３９】
カラム選択回路５は、制御信号ＹｄｅｃがＬｏｗレベルで、信号線ＩＯ及び／ＩＯとは切り離されている。
【００４０】
次に、半導体記憶装置５０の読み出し動作が開始される時刻ｔ１になると、選択されるメモリセルアレイＭＣＡ１のトランスファーゲート信号となる制御信号Φ１がＨｉｇｈレベルからＨＨレベル（Ｈｉｇｈレベルよりも高い電位）に昇圧され、非選択のメモリセルアレイＭＣＡ２のトランスファーゲート信号となる制御信号Φ２はＨｉｇｈレベルからＬｏｗレベルに設定される。この結果、ビット線ＢＬとビット線ＢＬ１が接続され、ビット線／ＢＬとビット線／ＢＬ１が接続され、ビット線ＢＬとビット線ＢＬ２の間が分離され、ビット線／ＢＬとビット線／ＢＬ２の間が分離される。
【００４１】
プリチャージ回路３では、制御信号ＥＱがＨｉｇｈレベルからＬｏｗレベルとなり、制御信号ΦｔがＨｉｇｈレベルで、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬの間が遮断され、ビット線ＢＬとビット線／ＢＬの間が遮断されてフローティング状態となる。
【００４２】
ダミーセル回路４では、ダミーリセット線ＤＲＳがＨｉｇｈレベルからＬｏｗレベルとなり、ノードＮ５にはダミーセル電圧ＶＤＣが供給されず、フローティング状態となる。
【００４３】
続いて、時刻ｔ２ａになると、ダミーセル回路４では、ダミーワード線ＤＷＬがＬｏｗレベルからＨｉｇｈレベルとなり、ダミープレート線ＤＰＬがＬｏｗレベルからＨｉｇｈレベルとなる。ダミーセル回路４のダミーセルの信号がローカルビット線／ＬＢＬに出力され、切り離し回路６を介してビット線／ＢＬに出力される。
【００４４】
そして、時刻ｔ２ｂになると、切り離し回路６では、制御信号ΦｔがＨｉｇｈレベルからＬｏｗレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬの間が分離され、ビット線／ＢＬとローカルビット線／ＬＢＬの間が分離される。
【００４５】
次に、時刻ｔ２ｃになると、選択されたメモリセルＭＣ１１に接続されるワード線ＷＬ１がＬｏｗレベルからＨｉｇｈレベルとなり、メモリセルＭＣ１１の情報がビット線ＢＬ１を介してビット線ＢＬに出力される。
【００４６】
続いて、時刻ｔ３ａになると、ＰＭＯＳセンス回路２は、制御信号ＢＳＡＰがＨｉｇｈレベルからＬｏｗレベルとなり、ビット線電位の増幅動作を開始し、メモリセルの信号レベルとダミーセルの信号レベルを比較して高い電位をより高いレベルに増幅する。
【００４７】
そして、時刻ｔ３ｂになると（ＰＭＯＳセンス回路２の増幅動作後）、切り離し回路６では、制御信号ΦｔがＬｏｗレベルからＨＨレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬが接続され、ビット線／ＢＬとローカルビット線／ＬＢＬが接続される。
【００４８】
次に、時刻ｔ３ｃになると、ＮＭＯＳセンス回路２では、制御信号ＳＡＮがＬｏｗレベルからＨｉｇｈレベルとなり、ビット線ＢＬ及びビット線／ＢＬの対とローカルビット線ＬＢＬ及びローカルビット線／ＬＢＬの対は、ＮＭＯＳセンス回路２の増幅動作によりＨｉｇｈレベル、Ｌｏｗレベルに確定される。つまり、ＰＭＯＳセンス回路１及びＮＭＯＳ回路２の増幅動作により、読み出されたメモリセルＭＣ１１の情報はＨｉｇｈレベル或いはＬｏｗレベルとなる。
【００４９】
続いて、時刻ｔ４になると、カラム選択回路５では、制御信号ＹｄｅｃがＬｏｗレベルからＨｉｇｈレベルとなり、ビット線ＢＬの情報が信号線ＩＯに転送され、ビット線／ＢＬの情報が信号線／ＩＯに転送される。
【００５０】
そして、制御信号ＹｄｅｃがＨｉｇｈレベルからＬｏｗレベルに変化した後、時刻ｔ５になると、ダミーセル回路４は、ダミーワード線ＤＷＬ及びダミープレート線ＤＰＬがＨｉｇｈレベルからＬｏｗレベルとなり、ダミーリセット線ＤＲＳがＬｏｗレベルからＨｉｇｈレベルとなり、プリチャージ状態となる。
【００５１】
次に、時刻ｔ６になると、制御信号Φ１、Φ２、ＥＱ、ＢＳＡＰ、及びΦｔがＨｉｇｈレベル、制御信号ＳＡＮがＬｏｗレベルとなり、時刻ｔ１以前の状態（プリチャージ状態）となる。
【００５２】
図９に示すように、比較例の半導体記憶装置５０ａでは、メモリセルＭＣ１１の情報の読み出し前のプリチャージのとき、時刻ｔ１までは制御信号ＥＱ、制御信号Φ１、制御信号Φ２、及びダミーリセット線ＤＲＳがＨｉｇｈレベルで、Ｎｃｈ  ＭＯＳトランジスタＮＴ３乃至６がＯＮしている。この結果、ビット線ＢＬ及び／ＢＬはＬｏｗレベルにプリチャージされ、メモリセルアレイＭＣＡ１のビット線ＢＬ１及び／ＢＬ１とメモリセルアレイＭＣＡ２のビット線ＢＬ２及び／ＢＬ２はＬｏｗレベルにプリチャージされる。
【００５３】
ＣＭＯＳセンスアンプ回路１１は、制御信号ＢＳＡＰがＨＩｇｈレベルで、制御信号ＳＡＮがＬｏｗレベルでスタンドバイ状態となっている。ダミーセル回路４は、ダミーワード線ＤＷＬとダミーワード線／ＤＷＬ（図示していない）がＬｏｗレベルでビット線ＢＬとビット線／ＢＬ対から切り離される。ダミーセル回路４では、ダミーリセット線ＤＲＳがＨｉｇｈレベルで、ダミーキャパシタとしてのキャパシタＣ１の一端（ノード５側）がダミーセル電圧ＶＤＣにプリチャージされ、キャパシタＣ１の他端（ダミープレート線ＤＰＬ側）がＬｏｗレベルになっている。
【００５４】
カラム選択回路５は、制御信号ＹｄｅｃがＬｏｗレベルで、信号線ＩＯ及び／ＩＯとは切り離される。
【００５５】
次に、半導体記憶装置５０ａの読み出し動作が開始される時刻ｔ１になると、選択されるメモリセルアレイＭＣＡ１のトランスファーゲート信号となる制御信号Φ１がＨｉｇｈレベルからＨＨレベル（Ｈｉｇｈレベルよりも高い電位）に昇圧され、非選択のメモリセルアレイＭＣＡ２のトランスファーゲート信号となる制御信号Φ２はＨｉｇｈレベルからＬｏｗレベルに設定される。この結果、ビット線ＢＬとビット線ＢＬ１が接続され、ビット線／ＢＬとビット線／ＢＬ１が接続され、ビット線ＢＬとビット線ＢＬ２の間が分離され、ビット線／ＢＬとビット線／ＢＬ２の間が分離される。
【００５６】
プリチャージ回路３では、制御信号ＥＱがＨｉｇｈレベルからＬｏｗレベルとなり、ビット線ＢＬとビット線／ＢＬの間が遮断されてフローティング状態となる。
【００５７】
ダミーセル回路４では、ダミーリセット線ＤＲＳがＨｉｇｈレベルからＬｏｗレベルとなり、ノードＮ５にはダミーセル電圧ＶＤＣが供給されず、フローティング状態となる。
【００５８】
続いて、時刻ｔ２になると、選択されたメモリセルＭＣ１１に接続されるワード線ＷＬ１がＬｏｗレベルからＨｉｇｈレベルとなり、メモリセルＭＣ１１の情報がビット線ＢＬに出力される。ダミーセル回路４では、ダミーワード線ＤＷＬがＬｏｗレベルからＨｉｇｈレベルとなり、ダミープレート線ＤＰＬがＬｏｗレベルからＨｉｇｈレベルとなる。ダミーセル回路４のダミーセルの信号がビット線／ＢＬに出力される。
【００５９】
そして、時刻ｔ３になると、ＣＭＯＳセンスアンプ回路１１では、制御信号ＳＡＮがＬｏｗレベルからＨｉｇｈレベル、制御信号ＢＳＡＰがＨｉｇｈレベルからＬｏｗレベルとなり、ビット線ＢＬとビット線／ＢＬ対の信号を増幅動作する。なお、時刻ｔ４以降は、本実施例と同様な動作をするので説明を省略する。
【００６０】
次に、本実施例の半導体記憶装置５０と比較例の半導体記憶装置５０ａのセンス動作マージン及び読み出し速度の比較を行う。
【００６１】
読み出し信号電圧をＶｓ、メモリセルの容量をＣｓ、ビット線容量をＣｂ、メモリセル電圧Ｖｃｅｌｌ、ビット線電圧Ｖｂｌとすると、
Vs＝Cs／{(Cb＋Cs)×(Vcell−Vbl)・・・・・・・・・・式（１）
Vs∝Cs／(Cb＋Cs)・・・・・・・・・・・・・・・・・式（２）
と表される。
【００６２】
本実施例の半導体記憶装置５０では、ビット線ＢＬ及び／ＢＬにＰＭＯＳセンス回路１が接続され、ローカルビット線ＬＢＬ及び／ＬＢＬにＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。一方、比較例の半導体記憶装置５０ａでは、ビット線ＢＬ及び／ＢＬにＣＭＯＳセンスアンプ回路１１、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５が接続される。
【００６３】
比較例の半導体記憶装置５０ａの場合、ＣＭＯＳセンスアンプ回路１１、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５部分の寄生容量が、ビット線容量Ｃｂ２の２５％〜３５％程度を占める。本実施例の半導体記憶装置５０の場合、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５部分はビット線寄生容量とはならないので、ＰＭＯＳセンス回路１部分の寄生容量がビット線容量Ｃｂ１に占める割合が非常に小さい。
【００６４】
このため、本実施例の半導体記憶装置５０のビット線容量Ｃｂ１と比較例の半導体記憶装置５０ａのビット線容量Ｃｂ２、本実施例の半導体記憶装置５０の読み出し信号電圧Ｖｓ１と比較例の半導体記憶装置５０ａの読み出し信号電圧Ｖｓ２の関係は、
Cb1＜＜Cb2・・・・・・・・・・・・・・・式（３）
Vs1＞＞Vs2・・・・・・・・・・・・・・・式（４）
と表される。
【００６５】
読み出し動作のセンス速度Ｓｓｎとビット線容量Ｃｂの関係は、
Ssn∝1／Cb・・・・・・・・・・・・・・・式（５）
と表わされる。このため、式（３）から、本実施例の半導体記憶装置５０のセンス速度Ｓｓｎ１と比較例の半導体記憶装置５０ａのセンス速度Ｓｓｎ２の関係を
Ssn1＞＞Ssn2・・・・・・・・・・・・・・式（６）
と表される。
【００６６】
また、本実施例の半導体記憶装置５０では、比較例の半導体記憶装置５０ａよりもビット線信号電圧変化を大幅に抑制することができる。
【００６７】
上述したように、本実施例の半導体記憶装置では、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。ＰＭＯＳセンス回路１はビット線ＢＬ及び／ＢＬに接続される。ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、及びカラム選択回路５は、ローカルビット線ＬＢＬ及び／ＬＢＬに接続される。切り離し回路６は、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。読み出されたメモリセルの情報がＰＭＯＳセンス回路１で増幅動作されるとき、切り離し回路６により、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間が切り離される。ＰＭＯＳセンス回路１で増幅動作されたメモリセルの情報がＮＭＯＳセンス回路２でＨｉｇｈレベル或いはＬｏｗレベルに増幅動作されるとき、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間が接続される。
【００６８】
このため、ビット線ＢＬ及び／ＢＬの寄生容量を低減することできビット線容量Ｃｂを比較例よりも低減することができるので、半導体記憶装置５０のセンス動作マージンを向上させることができる。また、半導体記憶装置５０が微細化された場合でもビット線ＢＬ及び／ＢＬに接続されるメモリセルの数を削減する必要がなく、半導体記憶装置５０のチップ面積の増加を抑制することができる。更に、ビット線ＢＬ及び／ＢＬの寄生容量を低減することができるので半導体記憶装置５０のセンス速度を高速化させることができる。
【００６９】
なお、本実施例では、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５などをＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタを用いてもよい。ＤＲＡＭに適用しているがＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）に適用することができる。
【実施例２】
【００７０】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１０は半導体記憶装置を示す回路図である。本実施例では、センスアンプをＰＭＯＳセンス回路とＮＭＯＳセンス回路に分割し、ＰＭＯＳセンス回路とダミーセル回路をビット線に接続し、ＮＭＯＳセンス回路、プリチャージ回路、及びカラム選択回路をローカルビット線に接続している。
【００７１】
図１０に示すように、半導体記憶装置５１には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。半導体記憶装置５１は、ビット線（ＢＬ）とビット線（／ＢＬ）が対向配置される折り返しビット線構成で、ダミーセル参照方式を用いたＤＲＡＭ（Dynamic  Random  Access  Memory）である。
【００７２】
ビット線ＢＬ及び／ＢＬには、ＰＭＯＳセンス回路１とダミーセル回路４が接続される。ローカルビット線ＬＢＬ及び／ＬＢＬには、ＮＭＯＳセンス回路２、プリチャージ回路３、及びカラム選択回路５が接続される。
【００７３】
切り離し回路６は、ダミーセル回路４とＮＭＯＳセンス回路２の間に設けられる。スイッチ手段としての切り離し回路６は、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間と、ビット線／ＢＬとローカルビット線／ＬＢＬの間とを接続或いは分離を行う。制御信号ΦｔがＨｉｇｈレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間と、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが接続される。制御信号ΦｔがＬｏｗレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間と、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが分離される。なお、プリチャージ回路３とダミーセル回路４、切り離し回路６以外の配置は実施例１と同様（回路構成も同様）なので説明を省略する。
【００７４】
次に、半導体記憶装置の動作について、図１１を参照して説明する。図１１は半導体記憶装置の読み出し動作を示すタイミングチャートである。ここでは、メモリセルＭＣ１１が選択された場合の読み出し動作である。
【００７５】
図１１に示すように、半導体記憶装置５１では、メモリセルＭＣ１１に格納された情報の読み出し前のプリチャージのとき、時刻ｔ１までは制御信号ＥＱ、制御信号Φ１、制御信号Φ２、及びダミーリセット線ＤＲＳがＨｉｇｈレベルで、制御信号ΦｔもＨｉｇｈレベルである。Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至６がＯＮしている。この結果、ビット線ＢＬ及び／ＢＬとローカルビット線ＬＢＬ及び／ＬＢＬはＬｏｗレベルにプリチャージされ、メモリセルアレイＭＣＡ１のビット線ＢＬ１及び／ＢＬ１とメモリセルアレイＭＣＡ２のビット線ＢＬ２及び／ＢＬ２はＬｏｗレベルにプリチャージされる。
【００７６】
ＰＭＯＳセンス回路１は、制御信号ＢＳＡＰがＨＩｇｈレベルで、スタンドバイ状態となっている。ＮＭＯＳセンス回路２は、制御信号ＳＡＮがＬｏｗレベルで、スタンドバイ状態となっている。
【００７７】
ダミーセル回路４は、ダミーワード線ＤＷＬとダミーワード線／ＤＷＬ（図示していない）がＬｏｗレベルでローカルビット線ＬＢＬとローカルビット線／ＬＢＬから切り離されている。ダミーセル回路４では、ダミーリセット線ＤＲＳがＨｉｇｈレベルで、ダミーキャパシタとしてのキャパシタＣ１の一端（ノード５側）がダミーセル電圧ＶＤＣにプリチャージされ、キャパシタＣ１の他端（ダミープレート線ＤＰＬ側）がＬｏｗレベルになっている。
【００７８】
カラム選択回路５は、制御信号ＹｄｅｃがＬｏｗレベルで、信号線ＩＯ及び／ＩＯとは切り離されている。
【００７９】
次に、半導体記憶装置５１の読み出し動作が開始される時刻ｔ１になると、選択されるメモリセルアレイＭＣＡ１のトランスファーゲート信号となる制御信号Φ１がＨｉｇｈレベルからＨＨレベル（Ｈｉｇｈレベルよりも高い電位）に昇圧され、非選択のメモリセルアレイＭＣＡ２のトランスファーゲート信号となる制御信号Φ２はＨｉｇｈレベルからＬｏｗレベルに設定される。この結果、ビット線ＢＬとビット線ＢＬ１が接続され、ビット線／ＢＬとビット線／ＢＬ１が接続され、ビット線ＢＬとビット線ＢＬ２の間が分離され、ビット線／ＢＬとビット線／ＢＬ２の間が分離される。
【００８０】
プリチャージ回路３では、制御信号ＥＱがＨｉｇｈレベルからＬｏｗレベルとなり、制御信号ΦｔがＨｉｇｈレベルで、ローカルビット線ＬＢＬとローカルビット線／ＬＢＬの間が遮断され、ビット線ＢＬとビット線／ＢＬの間が遮断されてフローティング状態となる。
【００８１】
ダミーセル回路４では、ダミーリセット線ＤＲＳがＨｉｇｈレベルからＬｏｗレベルとなり、ノードＮ５にはダミーセル電圧ＶＤＣが供給されず、フローティング状態となる。
【００８２】
制御信号ΦｔがＨｉｇｈレベルからＬｏｗレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬの間が分離され、ビット線／ＢＬとローカルビット線がＬＢＬの間が分離される。
【００８３】
続いて、時刻ｔ２になると、選択されたメモリセルＭＣ１１に接続されるワード線ＷＬ１がＬｏｗレベルからＨｉｇｈレベルとなり、メモリセルＭＣ１１の情報がビット線ＢＬ１を介してビット線ＢＬに出力される。
【００８４】
ダミーセル回路４では、ダミーワード線ＤＷＬがＬｏｗレベルからＨｉｇｈレベルとなり、ダミープレート線ＤＰＬがＬｏｗレベルからＨｉｇｈレベルとなる。ダミーセル回路４のダミーセルの信号がビット線／ＢＬに出力される。
【００８５】
そして、メモリセルの信号がビット線ＢＬに出力され、ダミーセルの信号がビット線／ＢＬに出力された後、時刻ｔ３ａになると、ＰＭＯＳセンス回路２では、制御信号ＢＳＡＰがＨｉｇｈレベルからＬｏｗレベルとなり、ビット線電位の増幅動作を開始し、メモリセルの信号レベルとダミーセルの信号レベルを比較して高い電位をより高いレベルに増幅する。
【００８６】
次に、時刻ｔ３ｂになると（ＰＭＯＳセンス回路２の増幅動作後）、切り離し回路６では、制御信号ΦｔがＬｏｗレベルからＨＨレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬが接続され、ビット線／ＢＬとローカルビット線／ＬＢＬが接続される。
【００８７】
続いて、時刻ｔ３ｃになると、ＮＭＯＳセンス回路２では、制御信号ＳＡＮがＬｏｗレベルからＨｉｇｈレベルとなり、ビット線ＢＬ及びビット線／ＢＬの対とローカルビット線ＬＢＬ及びローカルビット線／ＬＢＬの対は、ＮＭＯＳセンス回路２の増幅動作によりＨｉｇｈレベル、Ｌｏｗレベルに確定される。つまり、ＰＭＯＳセンス回路１及びＮＭＯＳ回路２の増幅動作により、読み出されたメモリセルＭＣ１１の情報はＨｉｇｈレベル或いはＬｏｗレベルとなる。
【００８８】
そして、時刻ｔ４になると、カラム選択回路５では、制御信号ＹｄｅｃがＬｏｗレベルからＨｉｇｈレベルとなり、ビット線ＢＬの情報が信号線ＩＯに転送され、ビット線／ＢＬの情報が信号線／ＩＯに転送される。
【００８９】
次に、制御信号ＹｄｅｃがＨｉｇｈレベルからＬｏｗレベルに変化した後、時刻ｔ５になると、ダミーセル回路４は、ダミーワード線ＤＷＬ及びダミープレート線ＤＰＬがＨｉｇｈレベルからＬｏｗレベルとなり、ダミーリセット線ＤＲＳがＬｏｗレベルからＨｉｇｈレベルとなり、プリチャージ状態となる。
【００９０】
続いて、時刻ｔ６になると、制御信号Φ１、Φ２、ＥＱ、ＢＳＡＰ、及びΦｔがＨｉｇｈレベル、制御信号ＳＡＮがＬｏｗレベルとなり、時刻ｔ１以前の状態（プリチャージ状態）となる。
【００９１】
上述したように、本実施例の半導体記憶装置では、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。ＰＭＯＳセンス回路１及びダミーセル回路４はビット線ＢＬ及び／ＢＬに接続される。ＮＭＯＳセンス回路２、プリチャージ回路３、及びカラム選択回路５は、ローカルビット線ＬＢＬ及び／ＬＢＬに接続される。切り離し回路６は、ダミーセル回路４とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２を有し、制御信号Φｔに基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。読み出されたメモリセルの情報がＰＭＯＳセンス回路１で増幅動作されるとき、切り離し回路６により、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間が分離される。ＰＭＯＳセンス回路１で増幅動作されたメモリセルの情報がＮＭＯＳセンス回路２でＨｉｇｈレベル或いはＬｏｗレベルに増幅動作されるとき、ビット線ＢＬとローカルビット線ＬＢＬの間、及びビット線／ＢＬとローカルビット線／ＬＢＬの間が接続される。
【００９２】
このため、実施例１の効果の他に、半導体記憶装置５１の読み出しシーケンスが実施例１よりも簡略化されているので、ダミーセル回路４の動作制御を向上させることができる。
【実施例３】
【００９３】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１２は半導体記憶装置を示す回路図である。本実施例では、切り離し回路を構成する２つのトランジスタを別々に制御している。
【００９４】
図１２に示すように、半導体記憶装置５２には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６ａ、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。半導体記憶装置５２は、ビット線（ＢＬ）とビット線（／ＢＬ）が対向配置される折り返しビット線構成で、ダミーセル参照方式を用いたＤＲＡＭである。
【００９５】
スイッチ手段としての切り離し回路６ａは、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられる。
【００９６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、制御信号Φｔ１に基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間とを接続或いは分離を行う。制御信号Φｔ１がＨｉｇｈレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間とが接続される。制御信号Φｔ１がＬｏｗレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間とが分離される。
【００９７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、制御信号Φｔ２に基づいて、ビット線／ＢＬとローカルビット線／ＬＢＬの間とを接続或いは分離を行う。制御信号Φｔ２がＨｉｇｈレベルのときに、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが接続される。制御信号Φｔ２がＬｏｗレベルのときに、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが分離される。なお、切り離し回路６ａ以外の構成は実施例１と同様（回路構成も同様）なので説明を省略する。
【００９８】
次に、半導体記憶装置の動作について、図１３を参照して説明する。図１３は半導体記憶装置の読み出し動作を示すタイミングチャートである。ここでは、メモリセルＭＣ１１が選択された場合の読み出し動作である。なお、切り離し回路６ａ以外の動作は実施例１と同様なので異なる点のみ説明する。
【００９９】
図１３に示すように、本実施例の半導体記憶装置５２では、メモリセルＭＣ１１に格納された情報の読み出し前のプリチャージのとき、時刻ｔ１までは、制御信号Φｔ１及びΦｔ２がＨｉｇｈレベルで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２がＯＮしている。
【０１００】
次に、時刻ｔ２ｂになると、切り離し回路６ａでは、制御信号Φｔ１がＨｉｇｈレベルからＬｏｗレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬの間が分離される。制御信号Φｔ２はＨｉｇｈレベルを維持し、ビット線／ＢＬとローカルビット線／ＬＢＬの間が接続される。ここでは、制御信号Φｔ２の信号レベルを一度Ｌｏｗレベルにする必要がない。
【０１０１】
続いて、時刻ｔ３ｂになると（ＰＭＯＳセンス回路２の増幅動作後）、切り離し回路６ａでは、制御信号Φｔ１がＬｏｗレベルからＨＨレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬが接続される。制御信号Φｔ２がＨｉｇｈレベルからＨＨレベルとなり、ビット線／ＢＬとローカルビット線／ＬＢＬが接続される。なお、これ以降は実施例１と同様なので説明を省略する。
【０１０２】
上述したように、本実施例の半導体記憶装置では、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６ａ、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。切り離し回路６ａは、ＰＭＯＳセンス回路１とＮＭＯＳセンス回路２の間に設けられ、制御信号Φｔ１に基づいてＮｃｈ  ＭＯＳトランジスタＮＴ１がビット線ＢＬとローカルビット線ＬＢＬの間の接続或いは分離を行い、制御信号Φｔ２に基づいてＮｃｈ  ＭＯＳトランジスタＮＴ２がビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。
【０１０３】
このため、実施例１の効果の他に、切り離し回路６ａを用いて、ビット線ＢＬとローカルビット線ＬＢＬの間の接続或いは分離と、ビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離とを別々に行うことができ、不必要な回路動作を削減することができるので半導体記憶装置５２の消費電力を抑制することができる。
【実施例４】
【０１０４】
次に、本発明の実施例４に係る半導体記憶装置について、図面を参照して説明する。図１４は半導体記憶装置を示す回路図である。本実施例では、センスアンプをＰＭＯＳセンス回路とＮＭＯＳセンス回路に分割し、ＮＭＯＳセンス回路、プリチャージ回路、及びカラム選択回路をローカルビット線に接続し、切り離し回路を構成する２つのトランジスタを別々に制御している。
【０１０５】
図１４に示すように、半導体記憶装置５３には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６ａ、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。半導体記憶装置５３は、ビット線（ＢＬ）とビット線（／ＢＬ）が対向配置される折り返しビット線構成で、ダミーセル参照方式を用いたＤＲＡＭである。
【０１０６】
スイッチ手段としての切り離し回路６ａは、ダミーセル回路４とＮＭＯＳセンス回路２の間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられる。
【０１０７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、制御信号Φｔ１に基づいて、ビット線ＢＬとローカルビット線ＬＢＬの間とを接続或いは分離を行う。制御信号Φｔ１がＨｉｇｈレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間とが接続される。制御信号Φｔ１がＬｏｗレベルのときに、ビット線ＢＬとローカルビット線ＬＢＬの間とが分離される。
【０１０８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、制御信号Φｔ２に基づいて、ビット線／ＢＬとローカルビット線／ＬＢＬの間とを接続或いは分離を行う。制御信号Φｔ２がＨｉｇｈレベルのときに、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが接続される。制御信号Φｔ２がＬｏｗレベルのときに、ビット線／ＢＬとローカルビット線／ＬＢＬの間とが分離される。なお、切り離し回路６ａ以外の構成は実施例２と同様（回路構成も同様）なので説明を省略する。
【０１０９】
次に、半導体記憶装置の動作について、図１５を参照して説明する。図１５は半導体記憶装置の読み出し動作を示すタイミングチャートである。ここでは、メモリセルＭＣ１１が選択された場合の読み出し動作である。なお、切り離し回路６ａ以外の動作は実施例２と同様なので異なる点のみ説明する。
【０１１０】
図１５に示すように、半導体記憶装置５３では、メモリセルＭＣ１１に格納された情報の読み出し前のプリチャージのとき、時刻ｔ１までは制御信号Φｔ１及びΦｔ２はＨｉｇｈレベルである。
【０１１１】
次に、半導体記憶装置５３の読み出し動作が開始される時刻ｔ１になると、制御信号Φｔ１がＨｉｇｈレベルからＬｏｗレベルとなる。この結果、ビット線ＢＬとローカルビット線ＬＢＬの間が分離される。
【０１１２】
次に、時刻ｔ３ｂになると（ＰＭＯＳセンス回路２の増幅動作後）、切り離し回路６ａでは、制御信号Φｔ１がＬｏｗレベルからＨＨレベルとなり、ビット線ＢＬとローカルビット線ＬＢＬが接続される。制御信号Φｔ２がＨｉｇｈレベルからＨＨレベルとなる。なお、これ以降は実施例２と同様なので説明を省略する。
【０１１３】
上述したように、本実施例の半導体記憶装置では、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６ａ、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３乃至６が設けられる。切り離し回路６ａは、ダミーセル回路４とＮＭＯＳセンス回路２の間に設けられ、制御信号Φｔ１に基づいてＮｃｈ  ＭＯＳトランジスタＮＴ１がビット線ＢＬとローカルビット線ＬＢＬの間の接続或いは分離を行い、制御信号Φｔ２に基づいてＮｃｈ  ＭＯＳトランジスタＮＴ２がビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離を行う。
【０１１４】
このため、実施例１及び２の効果の他に、切り離し回路６ａを用いて、ビット線ＢＬとローカルビット線ＬＢＬの間の接続或いは分離と、ビット線／ＢＬとローカルビット線／ＬＢＬの間の接続或いは分離とを別々に行うことができ、不必要な回路動作を削減することができるので半導体記憶装置５３の消費電力を抑制することができる。
【０１１５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１１６】
例えば、実施例では半導体記憶装置を折り返しビット線構成（セルサイズが８Ｆ２程度（ただし、Ｆは最小加工寸法））にしているが、セルサイズを折り返しビット線構成よりも小さくでき、４乃至６Ｆ２が可能なオープンビット線構成にしてもよい。また、ダミーセル回路を用いダミーセル参照方式でメモリ動作を行っているが、ダミーセル回路を用いない場合にも適用することができる。
【０１１７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１のビット線及びワード線が接続されるメモリセルがマトリックス状に配置されるメモリセルアレイと、第２のビット線に接続され、読み出されたメモリセルの情報を増幅する第１のセンス回路と、前記メモリセルアレイと前記第１のセンス回路の間に設けられ、前記第１のビット線と第２のビット線の間の接続或いは切り離しを行う第１のスイッチ手段と、前記第２のビット線に接続されるプリチャージ回路と、ローカルビット線に接続され、前記第１のセンス回路で増幅されたメモリセルの情報をハイレベル或いはローレベルに増幅し、増幅された信号を出力する第２のセンス回路と、前記プリチャージ回路と前記第２のセンス回路の間に設けられ、前記第１のセンス回路の増幅動作時に前記ローカルビット線を前記第２のビット線から切り離し、前記第２のセンス回路の増幅動作時に前記第２のビット線と前記ローカルビット線の間を接続する第２のスイッチ手段と、前記ローカルビット線に接続されるカラム選択回路とを具備する半導体記憶装置。
【０１１８】
（付記２）  前記ローカルビット線に接続されるダミーセル回路が接続される付記１に記載の半導体記憶装置。
【０１１９】
（付記３）  前記第1及び第２のスイッチ手段は、ゲートにハイレベルの信号が入力されたときにオンするＮｃｈ絶縁ゲート型電解効果トランジスタである付記１又は２に記載の半導体記憶装置。
【図面の簡単な説明】
【０１２０】
【図１】本発明の実施例１に係る半導体記憶装置を示す回路図。
【図２】本発明の実施例１に係るＰＭＯＳセンス回路を示す回路図。
【図３】本発明の実施例１に係るＮＭＯＳセンス回路を示す回路図。
【図４】本発明の実施例１に係るプリチャージ回路を示す回路図。
【図５】本発明の実施例１に係るダミーセル回路を示す回路図。
【図６】本発明の実施例１に係るカラム選択回路を示す回路図。
【図７】本発明の実施例１に係る比較例の半導体記憶装置を示す回路図。
【図８】本発明の実施例１に係る本実施例の半導体記憶装置の読み出し動作を示すタイミングチャート。
【図９】本発明の実施例１に係る比較例の半導体記憶装置の読み出し動作を示すタイミングチャート。
【図１０】本発明の実施例２に係る半導体記憶装置を示す回路図。
【図１１】本発明の実施例２に係る半導体記憶装置の読み出し動作を示すタイミングチャート。
【図１２】本発明の実施例３に係る半導体記憶装置を示す回路図。
【図１３】本発明の実施例３に係る半導体記憶装置の読み出し動作を示すタイミングチャート。
【図１４】本発明の実施例４に係る半導体記憶装置を示す回路図。
【図１５】本発明の実施例４に係る半導体記憶装置の読み出し動作を示すタイミングチャート。
【符号の説明】
【０１２１】
１  ＰＭＯＳセンス回路
２  ＮＭＯＳセンス回路
３  プリチャージ回路
４  ダミーセル回路
５  カラム選択回路
６、６ａ  切り離し回路
１１  ＣＭＯＳセンスアンプ回路
５０、５０ａ、５１、５２、５３  半導体記憶装置
ＢＬ、／ＢＬ、ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２  ビット線
ＢＳＡＰ、ＥＱ、ＳＡＮ、Φ１、Φ２、Φｔ、Φｔ１、Φｔ２、Ｙｄｅｃ  制御信号
Ｃ１  キャパシタ
ＤＰＬ  ダミープレート線
ＤＲＳ  ダミーリセット線
ＤＷＬ、／ＤＷＬ  ダミーワード線
ＩＯ、／ＩＯ  信号線
ＬＢＬ、／ＬＢＬ  ローカルビット線
ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２  メモリセル
ＭＣＡ１、ＭＣＡ２  メモリセルアレイ
Ｎ１〜５  ノード
ＮＴ１〜６、ＮＴ１１〜２１  Ｎｃｈ  ＭＯＳトランジスタ
ＰＴ１〜３  Ｐｃｈ  ＭＯＳトランジスタ
ＶＤＣ  ダミーセル電圧
ＶＤＬ  アレイ電圧
ＶＳＳ  低電位側電源（接地電位）
ＷＬ１、ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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