(57)【要約】【課題】電源瞬断時にも安定してリセット信号を発生させる。【解決手段】電源投入時に被リセット回路にリセット信号（ＰＯＲ信号）を供給するパワーオンリセット回路を、電圧レベルシフト回路１０と、ＣＲ発振回路２０と、発振停止検出回路３０とで構成している。そして、電源電圧ＶＤＤを電圧レベルシフト回路１０で一定の電圧Ｖｘ分低下させてそのＣＲ発振回路２０の電源に供給するようにし、通常動作電源電圧状態である正常動作領域ではＣＲ発振動作の周期（即ち、期間）Ｔ１が、発振停止検出回路３０の検出時間Ｔ２より小さくなるように設定している。そのため、被リセット回路の動作電源電圧範囲が広い場合においても、電源瞬断時には適切な条件で安定にＰＯＲ信号を発生させることができる。【選択図】図１
2010016435.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が印加され、前記第１の電源電圧を一定電圧低下させて第２の電源電圧を出力する電圧レベルシフト回路と、
前記第２の電源電圧が印加され、前記第２の電源電圧のレベルが所定範囲内の時には一定の周期Ｔ１で発振して発振出力信号を出力する発振回路と、
前記第１の電源電圧が印加され、前記発振出力信号に基づき、前記発振回路の発振停止状態を検出時間Ｔ２によって検出すると、リセット信号を被リセット回路へ出力する発振停止検出回路とを有し、
前記第２の電源電圧のレベルが前記所定範囲内に収まっている時の通常動作電源電圧状態では、前記周期Ｔ１が前記検出時間Ｔ２より小さくなるように設定し、前記周期Ｔ１が前記検出時間Ｔ２より大きい時に前記リセット信号を出力することを特徴とするパワーオンリセット回路。
【請求項２】
前記発振回路は、前記第２の電源電圧に基づき、前記周期Ｔ１に対応する時間間隔で第１の充放電を行う第１のコンデンサ及び第１の抵抗を有するＣＲ発振回路であり、
前記発振停止検出回路は、前記発振出力信号に基づき、前記検出時間Ｔ２に対応する時間間隔で第２の充放電を行う第２の抵抗及び第２のコンデンサを有する回路であることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記ＣＲ発振回路は、
前記第２の電源電圧に基づき第１の時定数で前記第１の充放電を行う前記第１のコンデンサ及び前記第１の抵抗と、
前記第１の充放電結果に基づき、前記周期Ｔ１に対応する時間間隔で前記第１の充放電を切り替えて前記発振出力信号を出力する第１の切り替え回路とを有し、
前記発振停止検出回路は、
前記第１の電源電圧に基づき、第２の時定数で前記第２の充放電を行う前記第２のコンデンサ及び前記第２の抵抗と、
前記発振出力信号に基づき、前記検出時間Ｔ２に対応する時間間隔で前記第２の充放電を切り替えて前記リセット信号を出力する第２の切り替え回路とを有する
ことを特徴とする請求項２記載のパワーオンリセット回路。
【請求項４】
前記第１の切り替え回路は、
前記第１の充放電を切り替える第１のスイッチ手段と、
前記第１の充放電結果に基づき、前記第１のスイッチ手段を切り替えて前記発振出力信号を出力する第１のシュミットトリガ回路とを有し、
前記第２の切り替え回路は、
前記発振出力信号に基づき、前記第２の充放電を切り替える第２のスイッチ手段と、
前記第２の充放電結果に基づき、前記リセット信号を出力する第２のシュミットトリガ回路とを有する
ことを特徴とする請求項３記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時にシステム等の被リセット回路を初期化するためのパワーオンリセット信号（以下「ＰＯＲ信号」という。）を発生するパワーオンリセット回路、特に、電源に瞬断が起きた場合でも確実にＰＯＲ信号を発生することのできるパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
従来、パワーオンリセット回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開２００７−３２４９６３号公報
【０００４】
特許文献１の段落００２３及び図１には、電源電圧ＶＤＤが一時的に立ち下がり、その後直ぐに回復するような電源の瞬断時においても確実にＰＯＲ信号を出力できるパワーオンリセット回路が記載されている。このパワーオンリセット回路は、ラッチ回路を有し、このラッチ回路の出力ノードＡの電圧に応じてＰＯＲ信号を内部回路に出力する回路であり、電源電圧ＶＤＤと出力ノードＡとの間に接続された第１のコンデンサと、電源電圧ＶＤＤが低下すると出力ノードＡに電荷を供給し、ラッチ回路の出力を反転させる反転回路とを備えている。反転回路は、電源瞬断時にリセット信号を発生させる回路であり、電源電圧ＶＤＤと出力ノードＡとの間に接続されたダイオード及びＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）と、ダイオードとＰＭＯＳとの接続ノードＣと接地電圧との間に接続された第２のコンデンサとを有し、ＰＭＯＳのゲートに電源電圧が印加されている。
【０００５】
このような構成のパワーオンリセット回路では、瞬断時に、反転回路中の第２のコンデンサによって保持される電圧Ｖｃが、ＰＭＯＳがオン状態になることによって出力ノードＡに供給され、この出力ノードＡが引き上げられることによって、強制的にＰＯＲ信号（論理“Ｌ”レベル）を発生させる。
【０００６】
反転回路が作動し始める瞬断時の電源レベルは、瞬断前の電源電圧ＶＤＤからダイオードの順方向電圧（約０．６Ｖ）とＰＭＯＳの閾値電圧（約０．５Ｖ）を引いたレベルとなる。例えば、３Ｖで瞬断が起きた場合には、それが（３Ｖ−約１．１Ｖ）＝１．９Ｖ以下になると、ＰＯＲ信号の発生動作に入る。即ち、このパワーオンリセット回路によれば、電源電圧ＶＤＤの瞬断前と瞬断時の差が約１．１Ｖ以上になると、ＰＯＲ信号の発生動作に入ることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のパワーオンリセット回路では、電源電圧ＶＤＤの瞬断前と瞬断時の差がある固定値以上なると、ＰＯＲ信号の発生動作に入るので、被リセット回路の動作電源電圧範囲が広い場合には、瞬断で最低動作電圧まで下がらない条件でも、リセット動作にはいる危険性がある。即ち、被リセット回路の最低動作電圧ＶＤＤｍｉｎが（最大動作電圧ＶＤＤｍａｘ−１．１Ｖ）より低い場合、例えば、２．０Ｖ〜３．６Ｖを動作保証範囲とする被リセット回路の場合、３．６Ｖで瞬断がおきて（３．６Ｖ−１．１Ｖ）＝２．５Ｖ（＞２．０Ｖ）でリセット動作に入ってしまい、動作保証範囲で正常動作中なのにリセットが掛かってしまうという不都合が生じうる。
【０００８】
本発明は、このような課題を解決し、電源瞬断時には適切な条件で安定にＰＯＲ信号を発生させることのできるパワーオンリセット回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のパワーオンリセット回路は、第１の電源電圧が印加され、前記第１の電源電圧を一定電圧低下させて第２の電源電圧を出力する電圧レベルシフト回路と、前記第２の電源電圧が印加され、前記第２の電源電圧のレベルが所定範囲内の時には一定の周期Ｔ１で発振して発振出力信号を出力する発振回路と、前記第１の電源電圧が印加され、前記発振出力信号に基づき、前記発振回路の発振停止状態を検出時間Ｔ２により検出すると、リセット信号を被リセット回路へ出力する発振停止検出回路とを有している。
【００１０】
そして、前記第２の電源電圧のレベルが前記所定範囲内に収まっている時の通常動作電源電圧状態では、前記周期Ｔ１が前記検出時間Ｔ２より小さくなるように設定し、前記周期Ｔ１が前記検出時間Ｔ２より大きい時に前記リセット信号を出力することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、被リセット回路の動作電源電圧範囲が広い場合においても、電源瞬断時には適切な条件で安定にリセット信号を発生させることができる。
【発明を実施するための最良の形態】
【００１２】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１３】
（実施例１の構成）
図１は、本発明の実施例１におけるパワーオンリセット回路の構成例を示す回路図である。
【００１４】
このパワーオンリセット回路は、第１の電源電圧ＶＤＤを一定の電圧Ｖｘ分だけ低下させて第２の電源電圧（ＶＤＤ−Ｖｘ）を生成する電圧レベルシフト回路１０と、その第２の電源電圧（ＶＤＤ−Ｖｘ）により動作し、周期（即ち、期間）Ｔ１で発振して発振出力信号Ｓ２５を出力するＣＲ発振回路２０と、このＣＲ発振回路２０の出力端子に接続され、ＣＲ発振回路２０の発振停止状態を検出時間Ｔ２により検出してＰＯＲ信号を出力する発振停止検出回路３０とにより構成されている。
【００１５】
電圧レベルシフト回路１０は、ＰＭＯＳ１１を有し、このＰＭＯＳ１１のソースに電源電圧ＶＤＤが印加されている。ＰＭＯＳ１１のゲート及びドレインは、共通に結線されている。
【００１６】
ＣＲ発振回路２０は、第１のスイッチ手段（例えば、ＰＭＯＳ２１及びＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）２４）と、第１の抵抗２２と、第１のコンデンサ２３と、演算増幅器（以下「オペアンプ」という。）等で構成された第１のシュミットトリガ回路２５とを有している。ＰＭＯＳ２１、ＮＭＯＳ２４、及びシュミットトリガ回路２５により、第１の切り替え回路が構成されている。ＰＭＯＳ１１のドレインに対して、ＰＭＯＳ２１、抵抗２２、接続点Ｎ２２、コンデンサ２３、及びグランドＧＮＤが直列に接続されている。接続点Ｎ２２には、ＮＭＯＳ２４のドレイン及びシュミットトリガ回路２５の入力端子が接続され、そのＮＭＯＳ２４のソースがグランドＧＮＤに接続されている。シュミットトリガ回路２５の出力端子は、ＰＭＯＳ２１のゲートに接続されると共に、ＮＭＯＳ２４のゲートに接続されている。
【００１７】
発振停止検出回路３０は、第２のスイッチ手段（例えば、ＰＭＯＳ３１及びＮＭＯＳ３３）と、第２の抵抗３２と、第２のコンデンサ３４と、オペアンプ等で構成された第２のシュミットトリガ回路３５とを有している。ＰＭＯＳ３１、ＮＭＯＳ３３、及びシュミットトリガ回路３５により、第２の切り替え回路が構成されている。ＰＭＯＳ３１のゲート及びＮＭＯＳ３３のゲートは、シュミットトリガ回路２５の出力端子に接続され、そのＰＭＯＳ３１のソースに電源電圧ＶＤＤが印加されている。ＰＭＯＳ３１のドレインは、抵抗３２を介して接続点Ｎ３２に接続され、この接続点Ｎ３２が、ＮＭＯＳ３３のドレイン・ソースを介してグランドＧＮＤに接続されると共に、コンデンサ３４を介してグランドＧＮＤに接続されている。接続点Ｎ３２には、シュミットトリガ回路３５の入力端子が接続され、このシュミットトリガ回路３５の出力端子からＰＯＲ信号が出力される構成になっている。
【００１８】
（実施例１の動作）
本実施例１のパワーオンリセット回路における各回路等の動作（ａ）〜（ｆ）を説明する。
【００１９】
（ａ）  電圧レベルシフト回路１０の動作
ＰＭＯＳ１１は、ソースに電源電圧ＶＤＤが印加され、ゲートとドレインが共通結線されたダイオード接続状態になっているため、ソースとドレイン間にほぼ一定の電圧Ｖｘ降下分が生じ、それによりＰＭＯＳ１１のドレインには電圧（ＶＤＤ−Ｖｘ）が現れる。この電圧（ＶＤＤ−Ｖｘ）がＣＲ発振回路２０の電源として供給されるため、ＣＲ発振回路２０の電源電圧（ＶＤＤ−Ｖｘ）は基の電源電圧ＶＤＤよりも低いレベルが供給される。
【００２０】
（ｂ）  ＣＲ発振回路２０の動作
ＰＭＯＳ２１がオン状態で、ＮＭＯＳ２４がオフ状態の時は、「充電モード１」であり、コンデンサ２３が抵抗２２を介して充電され、ＰＭＯＳ２１がオフ状態で、ＮＭＯＳ２４がオン状態の時は、「放電モード１」であり、コンデンサ２３がＮＭＯＳ２４によって放電される。ＰＭＯＳ２１とＮＭＯＳ２４のオン／オフ制御は、シュミットトリガ回路２５の発振出力信号Ｓ２５によって行われる。
【００２１】
シュミットトリガ回路２５は、高レベル側の閾値電圧ＶｔＨ１と低レベル側の閾値電圧ＶｔＬ１を持ち、入力を抵抗２２とコンデンサ２３の接続点Ｎ２２から受け、接続点Ｎ２２の電圧がＶｔＨ１以下であれば発振出力信号Ｓ２５が“Ｌ”レベルとなる。これを受けて、ＰＭＯＳ２１はオン状態で、ＮＭＯＳ２４がオフ状態の充電モード１となるため、接続点Ｎ２２の電圧は上昇して行く。接続点Ｎ２２の電圧が閾値電圧ＶｔＨ１を超えると、発振出力信号Ｓ２５が“Ｈ”レベルに反転し、ＰＭＯＳ２１がオフ状態で、ＮＭＯＳ２４がオン状態の放電モード１に切り替わり、今度は接続点Ｎ２２の電圧が下降に転じる。この状態から接続点Ｎ２２の電圧が閾値電圧ＶｔＬ１を下回ると、発振出力信号Ｓ２５は“Ｌ”レベルに反転し、充電モード１に戻る。以上が繰り返されてＣＲ発振動作が実現される。
【００２２】
ＣＲ発振回路２０の発振出力信号Ｓ２５の“Ｌ”レベル期間Ｔ１は、抵抗２２及びコンデンサ２３によって決まる第１の時定数τ１と、閾値電圧ＶｔＨ１及びＶｔＬ１とによって決まる。
【００２３】
（ｃ）  発振停止検出回路３０の動作
発振停止検出回路３０は、ＣＲ発振回路２０の発振出力信号Ｓ２５を受け、発振出力信号Ｓ２５が“Ｌ”レベルの時は、ＰＭＯＳ３１がオン状態で、ＮＭＯＳ３３がオフ状態の「充電モード２」となって抵抗３２を介してコンデンサ３４が充電される。発振出力信号Ｓ２５が“Ｈ”レベルの時は、ＰＭＯＳ３１がオフ状態で、ＮＭＯＳ３３がオン状態の「放電モード２」となり、ＮＭＯＳ３３によってコンデンサ３４が放電される。シュミットトリガ回路３５は、抵抗３２とコンデンサ３４の接続点Ｎ３２の電圧を入力とし、接続点Ｎ３２の電圧が低レベルから上昇して高レベル側の閾値電圧ＶｔＨ２を越えると、出力のＰＯＲ信号を“Ｈ”レベルとし、接続点Ｎ３２の電圧が高レベル側から降下して低レベル側の閾値電圧ＶｔＬ２を下回ると、ＰＯＲ信号を“Ｌ”レベルにする。
【００２４】
以上により、発振停止検出回路３０は、発振出力信号Ｓ２５の“Ｌ”レベル期間Ｔ１が、抵抗３２及びコンデンサ３４による第２の時定数τ２と、閾値電圧ＶｔＨ２とによって決まる時間Ｔ２より長くなった時を発振停止状態と判断し、ＰＯＲ信号を“Ｈ”レベル、即ちＰＯＲ信号を出力する。
【００２５】
（ｄ）  期間Ｔ１と時間Ｔ２の電源電圧依存特性
図２は、図１のパワーオンリセット回路において期間Ｔ１と時間Ｔ２の電源電圧ＶＤＤに対する特性を示す図である。
【００２６】
図２において、横軸は電源電圧ＶＤＤレベル、縦軸は時間である。曲線Ｔ１’は、ＣＲ発振回路２０の電源が直接電源電圧ＶＤＤノードから供給された場合の発振出力信号Ｓ２５の“Ｌ”レベルの期間の特性であり、ＣＲ発振回路２０の電源電圧は（ＶＤＤ−Ｖｘ）なので、期間Ｔ１は曲線Ｔ１’を電源電圧ＶＤＤ軸に沿って電圧Ｖｘ分シフトした特性となる。
【００２７】
電源電圧ＶＤＤが低くなると期間Ｔ１及び時間Ｔ２が共に増大して行くのは、ＰＭＯＳ２１やＰＭＯＳ３１のオン抵抗の増大、及びシュミットトリガ回路２５，３５の応答スピードの低下が原因であり、遂には回路として動作しない停止状態に至る。電圧Ｖｘのシフト分があるので、電源電圧ＶＤＤの低下と共に期間Ｔ１のほうが時間Ｔ２より早く停止状態（発振停止状態）に至る。ＣＲ発振回路２０は、その状態ではＰＭＯＳ２１が十分オン状態にならないので、充電状態１でありながら充電できない、乃至は緩慢に充電する状態であり、このとき発振出力信号Ｓ２５は“Ｌ”レベルのままとなっている。
【００２８】
図２において、期間Ｔ１と時間Ｔ２の曲線の交点（クロスポイント）Ｘでは、電源電圧ＶＤＤ＝ＶＤＤＸレベルで、これを境に、ＶＤＤＸレベルより電源電圧ＶＤＤが高い通常動作電源電圧状態の領域では、期間Ｔ１＜時間Ｔ２であるため、ＰＯＲ信号が“Ｌ”レベルを保持する。この状態は被リセット回路の「正常動作領域」となる。
【００２９】
期間Ｔ１＜時間Ｔ２の関係は、ここでは例として時定数τ１とτ２の関係を、τ１＊２≒τ２（ＶｔＨ１≒ＶｔＨ２）と設定することにより実現している。一方、ＶＤＤＸレベルより電源電圧ＶＤＤが低いところでは、期間Ｔ１＞時間Ｔ２、即ちＰＯＲ信号が“Ｈ”レベルになり、被リセット回路をリセット状態とする。
【００３０】
以上の説明の通り、期間Ｔ１特性を電圧Ｖｘだけシフトし、期間Ｔ１と時間Ｔ２の特性上にクロスポイントＸを設けたことにより、クロスポイントＸより低い電源電圧ＶＤＤ領域をＰＯＲ信号が発生するリセット領域とすることができる。
【００３１】
（ｅ）  電圧Ｖｘの設定方法
被リセット回路の最低動作保証電源電圧をＶＤＤ１、発振停止検出回路３０の最低動作電源電圧をＶＤＤ３０ｍｉｎとすると、
ＶＤＤ２＝（ＶＤＤ３０ｍｉｎ＋Ｖｘ）  ＜ＶＤＤＸ  ＜ＶＤＤ１
の関係が、回路の全構成要素の特性ばらつきの範囲で成立するように電圧Ｖｘを決める。
【００３２】
（ｆ）  図１のパワーオンリセット回路のタイムチャート（図３〜図５）
図３は、図１のパワーオンリセット回路の動作を示すタイムチャートである。
図３中の「区間（１）」は電源電圧ＶＤＤが０Ｖから立ち上がる状態、「区間（２）」は電源電圧ＶＤＤに瞬断が起きた状態をそれぞれ示している。
【００３３】
図４は、図３中の「区間（１）」の時間軸を拡大した動作を示すタイムチャートであり、図５は、図３中の「区間（２）」の時間軸を拡大した動作を示すタイムチャートである。
【００３４】
図４において、電源電圧ＶＤＤのＶＤＤ１レベルとＶＤＤ２レベルは、図２に示した電圧レベルを示している。電源電圧ＶＤＤが立ち上がってＶＤＤ２レベルに達するあたりでは、ＣＲ発振回路２０は停止状態、即ち発振出力信号Ｓ２５は“Ｌ”レベルのままであり、一方、発振停止検出回路３０は動作を始める。接続点Ｎ３２の電圧レベルが閾値電圧ＶｔＨ２を越えたところで、ＰＯＲ信号は“Ｈ”レベルになり、電源投入時のリセット信号となる。その後、電源電圧ＶＤＤがＶＤＤ１レベルを超えると、ＣＲ発振回路２０が動作を始めるため、発振停止検出回路３０はＰＯＲ信号を“Ｌ”レベルとし、リセットを解除する。
【００３５】
瞬断の動作を示す図５において、ここでは瞬断時の電源電圧ＶＤＤがＶＤＤ１レベル以下で且つＶＤＤ２レベルより少し高いレベルＶＤＤｘになった場合を示しているが、そのレベルになってからＣＲ発振回路２０は発振停止状態で、発振停止検出回路３０がそれを検出する動作を行う。そのため、ＰＯＲ信号は“Ｈ”レベルになり、電源瞬断時のリセット信号となる。その後、電源電圧ＶＤＤがＶＤＤ１レベルを超えると、ＣＲ発振回路２０が動作を始めるため、発振停止検出回路３０はＰＯＲ信号を“Ｌ”レベルとし、リセットを解除する。
【００３６】
（実施例１の効果）
本実施例１によれば、電源投入時に被リセット回路にＰＯＲ信号を供給するパワーオンリセット回路を、電圧レベルシフト回路１０と、ＣＲ発振回路２０と、発振停止検出回路３０とで構成し、電源電圧ＶＤＤを電圧レベルシフト回路１０で一定の電圧Ｖｘ分低下させてそのＣＲ発振回路２０の電源に供給するようにし、通常動作電源電圧状態である正常動作領域ではＣＲ発振動作の周期（即ち、期間）Ｔ１が、発振停止検出回路３０の検出時間Ｔ２より小さくなるように設定したので、被リセット回路の動作電源電圧範囲が広い場合においても、電源瞬断時には適切な条件で安定にＰＯＲ信号を発生させることができる。
【００３７】
（変形例）
本発明は、上記実施例１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ）  実施例１では、ＰＯＲ信号をシュミットトリガ回路３５の出力そのものの、比較的短いパルス幅の信号として表現したが、用途によっては広いパルス幅のＰＯＲ信号を必要とする場合がありうる。この場合は、例えば、シュミットトリガ回路３５の出力側に、フリップフロップ回路やカウンタ回路等の論理回路を接続し、広いパルス幅のＰＯＲ信号を容易に生成することができる。
（ｂ）  電圧レベルシフト回路１０は、ＰＭＯＳ１１以外に、ＮＭＯＳ等の他のトランジスタ等で構成しても良い。
（ｃ）  ＣＲ発振回路２０において、ＰＭＯＳ２１及びＮＭＯＳ２４は、他のトランジスタ等のスイッチ手段で構成しても良い。又、このＣＲ発振回路２０は、一定の周期Ｔ１で発振する他の構成の発振回路に置き換えても良い。
（ｄ）  発振停止検出回路３０において、ＰＭＯＳ３１及びＮＭＯＳ３３は、他のトランジスタ等のスイッチ手段で構成したり、あるいは、この回路全体を図示以外の他の回路構成に変更しても良い。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１におけるパワーオンリセット回路の構成例を示す回路図である。
【図２】図１のパワーオンリセット回路において期間Ｔ１と時間Ｔ２の電源電圧ＶＤＤに対する特性を示す図である。
【図３】図１のパワーオンリセット回路の動作を示すタイムチャートである。
【図４】図３中の「区間（１）」の時間軸を拡大した動作を示すタイムチャートである。
【図５】図３中の「区間（２）」の時間軸を拡大した動作を示すタイムチャートである。
【符号の説明】
【００３９】
１０      電圧レベルシフト回路
２０      ＣＲ発振回路
２１，３１      ＰＭＯＳ
２２，３２      抵抗
２３，３４      コンデンサ
２４，３３      ＮＭＯＳ
２５，３５      シュミットトリガ回路
【図１】
2010016435.tif 000003
【図２】
2010016435.tif 000004
【図３】
2010016435.tif 000005
【図４】
2010016435.tif 000006
【図５】
2010016435.tif 000007