(57)【要約】【課題】テストパターンデータを圧縮して送信し、テストヘッド側で解凍するようにしたＬＳＩテスタにおいて、無駄なオーバーヘッドを減らしてトータルの転送時間を短縮する。【解決手段】テスト制御装置からテストパターンデータを圧縮して送信しテスト実行装置側で伸張するようにしたＬＳＩテスタにおいて、テスト実行装置は、圧縮されたテストパターンデータを格納する第１のバッファと、圧縮データを伸張する伸張処理部と、伸張されたデータを格納する第２のバッファと、伸張されたデータをハードウェアに適した構造のデータに変換する変換処理部と、変換されたデータを格納するメモリと、テスト実行装置の内部を制御する制御部と、を備え、伸張処理部による伸張処理が終了すると制御部からの指令によって変換処理部による変換処理が開始されるように構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
テストパターンデータを圧縮して送信するテスト制御装置と、
前記圧縮されたテストパターンデータを受信して伸張し、被検査対象の半導体集積回路を検査するためのテスト信号を生成し出力するテスト実行装置と、
を備えたＬＳＩテスタであって、
前記テスト実行装置は、
前記圧縮されたテストパターンデータを格納する第１のバッファと、
前記第１のバッファに格納された圧縮データを伸張する伸張処理部と、
前記伸張処理部により伸張されたデータを格納する第２のバッファと、
前記第２のバッファに格納された伸張データをハードウェアに適した構造のデータに変換する変換処理部と、
前記変換処理部により変換されたデータを格納するメモリと、
前記テスト実行装置の内部を制御する制御部と、
を備え、前記伸張処理部による伸張処理が終了すると前記制御部からの指令によって前記変換処理部による変換処理が開始されるように構成されていることを特徴とするＬＳＩテスタ。
【請求項２】
前記テスト制御装置からの送信によって前記メモリのデータが格納されるべき先頭位置を示すアドレスが設定される第１のレジスタと、
前記テスト制御装置からの送信によって前記先頭位置を示すアドレスに加算される固定データが設定される第２のレジスタと、を備え、
前記テスト制御装置からの送信による１回のデータ転送および前記メモリへのデータの格納が終了すると、前記第１のレジスタに設定されているアドレスに前記固定データを加算した値が前記第１のレジスタに設定されるように構成されていることを特徴とする請求項１に記載のＬＳＩテスタ。
【請求項３】
前記テスト実行装置は、前記被検査対象の半導体集積回路のテスト信号が入力されるべき複数の外部端子にそれぞれ対応した複数のチャンネルのテストパターンデータを取り扱うことが可能に構成され、前記伸張処理部は１回の処理で伸張可能なデータの大きさが動作モードに応じて切替え可能に構成されていることを特徴とする請求項１または２に記載のＬＳＩテスタ。
【請求項４】
前記テスト実行装置は、装置内部の動作モードを設定するための第３のレジスタを備え、前記第３のレジスタは前記テスト制御装置からの送信によって動作モードが設定可能に構成されていることを特徴とする請求項３に記載のＬＳＩテスタ。
【請求項５】
前記テスト実行装置は、前記変換処理部による処理の終了状態を含む装置内部の状態を設定するための第４のレジスタを備え、前記テスト制御装置は前記第４のレジスタを読み込んで前記変換処理部による処理の終了を確認して次の圧縮データの送信を開始するように構成されていることを特徴とする請求項１〜４のいずれかに記載のＬＳＩテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリや半導体集積回路（ＩＣ，ＬＳＩ）等を検査するＬＳＩテスタに関し、テスタ制御装置からテスト実行装置へパターンデータを高速に伝送する技術に関するものである。
【背景技術】
【０００２】
従来より、論理ＬＳＩ等の被検査デバイス（ＤＵＴ）に対してテストパターン信号を入力し、このテストパターン信号に応じて被検査デバイスより出力された信号と期待値とを比較して、被検査デバイスが正常に動作するか否かを検査するＬＳＩテスタがある。また、ＬＳＩテスタには、テスタコントローラを備えテストパターンデータをハードディスクから読み出して転送するテスタ本体（テスト制御装置）と、ピンエレクトロニクスと呼ばれるテストカードを有するテストヘッド（テスト実行装置）とから構成されているものがある。
【０００３】
テストカードは、テスタコントローラから供給されたテストパターンデータを格納するパターンメモリや、メモリに格納されたパターンデータに基づいて被検査デバイスへ入力するテストパターンを発生するパターン発生器、および該テストパターンに基づいて被検査デバイスへ印加する信号を生成し出力するドライバ回路などを備えている。
【特許文献１】特開２０００−２９２５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
被検査対象のＬＳＩの大型化に伴いテスタ本体からパターンメモリへ伝送すべきテストパターンデータの量が多くなり、データの伝送時間がますます長くなる傾向がある。そこで、図６に示すように、伝送するパターンデータをテスタ本体１０のテスタコントローラで圧縮してから、テストカード２０のインタフェース部ＩＦに設けられているバッファ２１へ伝送する。そして、受信したデータを伸張部２２で伸張（解凍）し、さらにデータ変換＆転送部２５でハードウェアに適合した構造のデータに変換（合成）してパターンメモリ２４へ転送するようにしたものがある。
【０００５】
上記パターンデータの転送の一般的な処理手順は、図７に示すように、先ずテスタコントローラがハードディスク内のテストパターンデータを、所定のワード数単位で圧縮しておく（ステップＳ１）。次に、テスタコントローラがハードディスクから圧縮済みのテストパターンデータを読み出してテスタヘッド内の受信バッファへ転送する（ステップＳ２）。
【０００６】
続いて、テスタコントローラはテストカードへ伸張開始指令を発行する（ステップＳ３）。次に、テスタコントローラはテスタヘッド側での伸張処理の終了をステータスレジスタ等でチェックし、終了を確認したならパターンメモリのデータ転送先アドレスを設定する（ステップＳ４，Ｓ５）。それから、変換＆転送部へ変換＆転送の開始指令を発行する（ステップＳ６）。そして、最後に、テスタコントローラがテスタヘッド側での伸張処理の終了をチェックする（ステップＳ７）というものである。
【０００７】
上記のような処理手順は、テスタコントローラが１つ１つの処理の実行完了を確認しながら進めて行くというものであるため、トータルの処理時間が必要以上に長くなるという課題がある。また、テスタコントローラがテスタヘッド側での処理が終了するのを待つのは、テスタコントローラにとって無駄なオーバーヘッドであり、システム全体のスループットが低下する。
【０００８】
また、ＬＳＩテスタによるスキャンテストにおいては、被検査デバイスのＬＳＩのテスト対象となるピンごとにテストパターンを生成して検査する方法をとっており、テストパターンを入力するピンの数は、被検査デバイスのＬＳＩの規模によって大幅に異なる。そこで、１枚のテストカードで、大小様々なＬＳＩの検査が行なえるように、複数のピンのテストパターンを生成して検査できるようにテストカードおよびテストヘッドが構成されることがある。このように、１枚のテストカードで複数のピンを検査する場合、一般にチャンネルと呼ぶ単位で各ピンのパターンデータを扱うように構成される。
【０００９】
そして、このようにチャンネル単位でパターンデータを処理する場合、従来は、図８（Ａ），（Ｂ）に示すように、例えば１６チャンネルのデータが扱えるテストカードでも、変換＆転送部が１度に処理可能な最大ワード数は、処理するチャンネル数に関係なく、チャンネル単位で一定であった。また、スキャンテストのデータ転送では、１ＣＨ，２ＣＨ，４ＣＨ，８ＣＨ，１６ＣＨのように、複数のチャンネル転送モードがあり、そのモードに応じてハードウェア上のデータ構造である各チャンネルのビットアサインが変化する。
【００１０】
そのため、パターンメモリへ格納するデータ量は、［使用チャンネル数×変換＆転送部の１チャンネル当りの処理ワード数］、で決まることになる。ところが、従来は、上記「変換＆転送部の１チャンネル当りの処理ワード数」が固定であったため、使用チャンネル数が少ない場合には、１回の処理でパターンメモリに格納できるデータ量が少なくなり、転送効率が低下するという課題があった。
【００１１】
なお、テストパターンデータをテスタコントローラで圧縮してテストヘッドへ伝送し、テストヘッド側で解凍するようにした発明としては、特許文献１に記載されているものがある。
【００１２】
この発明の目的は、テストパターンデータをテスタコントローラで圧縮してテストヘッドへ送信し、テストヘッド側で解凍するようにしたＬＳＩテスタにおいて、テスタコントローラにとって無駄なオーバーヘッドを減らしてトータルの転送時間を短縮するとともに、システム全体のスループットを向上させることにある。
【００１３】
この発明の他の目的は、被検査対象のＬＳＩのテスト対象の複数のピンのテストパターンデータをチャンネルという単位で扱うようにしたＬＳＩテスタにおいて、バッファメモリを有効に活用してデータの転送効率を向上させることにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため請求項１に記載の発明は、テストパターンデータを圧縮して送信するテスト制御装置と、前記圧縮されたテストパターンデータを受信して伸張し、被検査対象の半導体集積回路を検査するためのテスト信号を生成し出力するテスト実行装置と、を備えたＬＳＩテスタであって、前記テスト実行装置は、前記圧縮されたテストパターンデータを格納する第１のバッファと、前記第１のバッファに格納された圧縮データを伸張する伸張処理部と、前記伸張処理部により伸張されたデータを格納する第２のバッファと、前記第２のバッファに格納された伸張データをハードウェアに適した構造のデータに変換する変換処理部と、前記変換処理部により変換されたデータを格納するメモリと、前記テスト実行装置の内部を制御する制御部と、を備え、前記伸張処理部による伸張処理が終了すると前記制御部からの指令によって前記変換処理部による変換処理が開始されるように構成したものである。
【００１５】
上記した構成によれば、テストパターンデータを圧縮して送信し、テストヘッド側で伸張（解凍）するので、データ転送時間が短縮されるとともに、テスト制御装置はデータ変換処理の開始前にいちいち伸張処理が終了したか確認して変換処理の開始を指令する必要がないため、無駄なオーバーヘッドを減らすことができる。
【００１６】
請求項２に記載の発明は、請求項１に記載の発明において、前記テスト制御装置からの送信によって前記メモリのデータが格納されるべき先頭位置を示すアドレスが設定される第１のレジスタと、前記テスト制御装置からの送信によって前記先頭位置を示すアドレスに加算される固定データが設定される第２のレジスタと、を備え、前記テスト制御装置からの送信による１回のデータ転送および前記メモリへのデータの格納が終了すると、前記第１のレジスタに設定されているアドレスに前記固定データを加算した値が前記第１のレジスタに設定されるように構成した。
【００１７】
第１のレジスタを有することにより、伸張後に変換されたデータを格納するメモリのデータが格納されるべき位置がテスト制御装置によって設定できるため、ＬＳＩテスタの使い勝手が良好になるとともに、第２のレジスタを有するため２回目以降のデータ転送ではテスト制御装置がデータが格納されるべき位置を設定する必要がなくなり、テスト制御装置の負担を減らすことができる。
【００１８】
請求項３に記載の発明は、請求項１または２に記載の発明において、前記テスト実行装置は、前記被検査対象の半導体集積回路のテスト信号が入力されるべき複数の外部端子にそれぞれ対応した複数のチャンネルのテストパターンデータを取り扱うことが可能に構成され、前記伸張処理部は１回の処理で伸張可能なデータの大きさが動作モードに応じて切替え可能に構成されるようにした。
【００１９】
これにより、取り扱いが可能な最大チャンネル数よりも少ないチャンネルのデータを転送する場合に、伸張されたデータが格納される第２のバッファを有効に活用することが可能となり、転送データの総量が決まっている場合に１回に転送するデータ量が増加してトータルのデータ転送回数を減らし、転送効率を高めることができる。
【００２０】
請求項４に記載の発明は、請求項３に記載の発明において、前記テスト実行装置は、装置内部の動作モードを設定するための第３のレジスタを備え、前記第３のレジスタは前記テスト制御装置からの送信によって動作モードが設定可能に構成した。
【００２１】
これにより、被検査対象の半導体集積回路のテスト信号が入力されるべき外部端子の数に応じて決まるチャンネル数に対応した動作モードを選択でき、動作モードが決まるとそれに応じて伸張処理部による１回の処理で伸張可能なデータの大きさが切り替わるため、実質的にデータが転送されていない無駄な時間を減らして、転送効率を高めることができる。
【００２２】
さらに、請求項５に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記テスト実行装置は、前記変換処理部による処理の終了状態を含む装置内部の状態を設定するための第４のレジスタを備え、前記テスト制御装置は前記第４のレジスタを読み込んで前記変換処理部による処理の終了を確認して次の圧縮データの送信を開始するように構成した。
【００２３】
テスト実行装置が内部回路を所定の順序で制御してデータの伸張や変換、合成、転送などを実行する場合、装置内部の状態を設定するためのレジスタ（ステータスレジスタ）を設けると制御がやりやすくなるとともに、そのようなレジスタを設けるとそのレジスタの値を読み込むことによってテスト制御装置がテスト実行装置側での処理の終了を確認できるので、ハードウェアを追加することなく、次の圧縮データの送信開始指令を出力する仕組みを実現することができる。
【発明の効果】
【００２４】
本発明によれば、テストパターンデータをテスタコントローラで圧縮してテストヘッドへ送信し、テストヘッド側で解凍するようにしたＬＳＩテスタにおいて、テスタコントローラにとって無駄なオーバーヘッドを減らしてトータルの転送時間を短縮するとともに、システム全体のスループットを向上させることができる。また、被検査対象のＬＳＩのテスト対象の複数のピンのテストパターンデータをチャンネルという単位で扱うようにしたＬＳＩテスタにおいて、バッファメモリを有効に活用してデータの転送効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００２６】
図１は、本発明に係るＬＳＩテスタの第１の実施形態を示す。
【００２７】
この実施形態のＬＳＩテスタは、図１に示すように、テスタコントローラを備えテストパターンデータをハードディスクＨＤＤから読み出して転送するテスト制御装置としてのテスタ本体１０と、テスト実行装置として機能するピンエレクトロニクスと呼ばれるテストカード２０を複数枚有するテストヘッドとから構成される。この実施形態では、テスタ本体１０は、ハードディスクＨＤＤから読み出したテストパターンデータを圧縮する機能や転送する機能、テストカード２０に対して転送アドレスやモードの設定、伸張開始指令などを行う機能を有する。
【００２８】
テストカード２０は、テスタ本体１０から転送される圧縮されたテストパターンデータを一時的に保持する第１バッファ２１、該バッファに格納された圧縮データを伸張（解凍）するデータ伸張処理部２２、伸張されたデータを一時的に保持する第２バッファ２３、伸張されたデータを第２バッファ２３から読み出してハードウェアに適合した構造のデータに変換（合成）してパターンメモリ２４へ転送するデータ変換＆転送部２５を備える。第１バッファ２１と第２バッファ２３はＦＩＦＯ（ファーストインファーストアウト）メモリで、またパターンメモリ２４はＲＡＭ（ランダムアクセスメモリ）のような半導体メモリで構成することができる。
【００２９】
また、テストカード２０は、テスタ本体１０との間のデータ転送を制御するＤＭＡ転送制御部２６、パターンメモリ２４の転送先アドレスを設定するアドレスレジスタなどを備えたレジスタ部２７、アドレスカウンタ２８、カード内の動作を制御する制御部（シーケンサ）２９を備える。上記レジスタ部２７には、上記アドレスレジスタの他に、次の転送を開始する際にアドレスレジスタに加算する固定サイズ（オフセット）を設定する専用レジスタ、１回のデータ転送で扱うチャンネル数を設定するモードレジスタ、カード内部の状態を示す情報を保持するステータスレジスタなどが設けられている。
【００３０】
さらに、テストカード２０は、パターンメモリ２４から読み出されたパターンデータに基づいて被検査デバイスへ入力するテストパターンを発生するパターン発生器（ＰＧ）３１、該テストパターンに基づいて被検査デバイスへ印加する信号を生成し出力するドライバ回路（ＤＲＶ）３２などを備えている。なお、上記データ伸張処理部２２、データ変換＆転送部２５、ＤＭＡ転送制御部２６などは、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）によって構成することができる。また、上記データ伸張処理部２２とデータ変換＆転送部２５は、テストカード２０上のメモリに格納されるプログラムによって実現することもできる。
【００３１】
本実施形態のテストカード２０は、パターンロード（データ転送）の最大チャンネル数が１６チャネルにされており、上記モードレジスタには、パターンロードの際に１チャンネルのデータを扱う１ＣＨモード、２チャンネルのデータを扱う２ＣＨモード、４チャンネルのデータを扱う４ＣＨモード、８チャンネルのデータを扱う８ＣＨモード、１６チャンネルのデータを扱う１６ＣＨモードのいずれかが設定され、制御部２９が設定されたモードに応じた制御を行なうように構成されている。
【００３２】
上記レジスタ部２７内の幾つかのレジスタはデータ転送前にテスタ本体１０によって設定が行なわれるとともに、テスタ本体１０はステータスレジスタをチェックすることによって、パターンメモリへのデータ転送が終了したか否かを認知できるように構成されている。カード上の制御部２９は、テスタ本体１０からデータ転送開始指令が与えられると、データの受信を開始して所定量のデータを受信すると、自らの判断でデータ伸張処理部２２による伸張処理を開始させ、伸張が終了すると変換＆転送部２５によるデータの変換（合成）、パターンメモリへのデータ転送を開始させるように構成されている。
【００３３】
さらに、本実施形態における制御部２９は、モードレジスタに設定されたモードに応じて、伸張処理部２２における１チャンネル分の最大処理ワード数を変更できるように構成されている。具体的には、例えば１ＣＨモードが設定されたときは、１回で第２バッファ２３の容量に等しいワード数を処理するようにデータ伸張処理部２２に指示する。これにより、データ伸張処理部２２は、第１バッファ２１から読み出した圧縮データを伸張して、図２のように、第２バッファ２３内の全領域に亘って１チャンネル分の伸張データを展開、格納する。
【００３４】
また、４ＣＨモードが設定されたときは、１回で第２バッファ２３の容量の１／４のワード数を処理するように伸張処理部２２に指示する。これにより、伸張処理部２２は、圧縮データを順次伸張して、図３のように、第２バッファ２３内を４つの領域に等分した各領域に１チャンネル分ずつ計４チャンネル分の伸張データを格納する。１６ＣＨモードが設定されたときの格納の仕方は、図８（Ｂ）に示す従来のやり方と同じである。
【００３５】
上記のような機能をテストカード２０に持たせることによって、１６ＣＨモードのときのロード時間（転送所要時間）は以前と変わらないが、８ＣＨモードでは９．３％、４ＣＨモードでは２３．５％、２ＣＨモードでは４１．６％、１ＣＨモードでは６０％、それぞれロード時間を短縮できることが分かった。一般に、テストヘッドには、複数のテストカードが実装されることが多いので、１つのテストカードで上記のようなロード時間の短縮が可能であると、上記機能の追加によってシステム全体におけるトータルのテスト時間の短縮に寄与する効果は極めて大きいといえる。
【００３６】
次に、本実施形態のＬＳＩテスタにおけるパターンデータの転送の手順を、説明する。
【００３７】
図４に示すように、テスタ本体１０側では、先ずテスタコントローラがハードディスク内のテストパターンデータを、所定のワード数単位で圧縮しておく（ステップＳ１）。次に、テスタコントローラは、テスタカード２０のレジスタ部２７内のレジスタに、モードやパターンメモリの転送開始アドレス、アドレスレジスタに加算する固定サイズ等を設定する（ステップＳ２）。次に、ハードディスクＨＤＤから圧縮済みのテストパターンデータを読み出してテスタカード２０内の第１バッファ２１へ転送する（ステップＳ３）。
【００３８】
続いて、テスタコントローラはテストカード２０へ伸張開始指令を発行する（ステップＳ４）。指令は信号でもよいし、コマンドでも良い。その後、テスタコントローラは周期的にレジスタ部２７内のステータスレジスタをチェックし、変換＆転送部２５での変換および転送処理が終了したか否かを確認する（ステップＳ５）。そして、１回の終了を確認したならステップＳ３へ戻る。上記のようにして、ステップＳ３〜Ｓ５を繰り返すことで残りのテストパターンデータの転送を行う。
【００３９】
テストカード２０側では、図５に示すように、テスタコントローラからのデータの転送が開始されると、受信したデータを第１バッファ２１へ格納する（ステップＳ１１，Ｓ１２）。次に、第１バッファ２１への圧縮済みのデータの転送後にテスタコントローラから伸張開始指令を受けると、制御部２９がデータ伸張処理部２２へ伸張処理の開始を指令し、伸張処理を実行する（ステップＳ１３，Ｓ１４）。そして、伸張処理が終了すると、変換＆転送部２５へ伸張データの変換およびパターンメモリ２４への転送開始を指令し、変換および転送を実行する（ステップＳ１５）。このとき、パターンメモリ２４への格納は、レジスタ部２７のアドレスレジスタに予め設定されている転送先アドレスに従ってアドレスカウンタ２８によって行なわれる。
【００４０】
そして、１回のパターンデータの伸張、格納が終了すると、制御部２９は予めレジスタに設定されている固定データを前回の開始アドレスに加算して、次の転送データをパターンメモリ２４へ格納する際の先頭アドレスとする（ステップＳ１６）。その後、ステータスレジスタの終了ビットを「終了状態」を示す状態にセットする（ステップＳ１７）。テストカード２０がこのような処理を行うことにより、テスタコントローラは、毎回行なっていた転送先パターンメモリのアドレス設定処理や変換＆転送指令の発行から開放されるため、オーバーヘッドが減少し、システムのスループットが向上するようになる。
【００４１】
本発明者が試算したところ、テスタコントローラがアドレス設定処理や変換＆転送指令の発行から開放されることによって、ロード時間（転送所要時間）を約１６％短縮できることが分かった。なお、テストカード２０は、ステータスレジスタの転送終了ビットをセットした後は、ステップＳ１１へ戻って次の圧縮データの転送開始を待つ。
【００４２】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、テストカードが最大で１６チャンネルのデータを扱うことができるように構成されている場合について説明したが、３２チャンネルあるいは６４チャンネル等のデータを扱うことができるように構成してもよい。
【００４３】
また、前記実施形態では、テスタ本体１０がテストパターンデータをテストカード２０へ転送する直前に圧縮を行うようにしたものを説明したが、予め圧縮されてハードディスクＨＤＤに記憶されているデータを、テスタコントローラが読み出してテストカード２０へ転送するようにしてもよい。さらに、テスタ本体１０にテストパターンデータ作成プログラムを搭載し、テストパターンデータを作成して圧縮しながらテストカード２０へ送信するようにしてもよい。
【００４４】
さらに、前記実施形態では、テスト制御装置としてのテスタ本体１０がステータスレジスタの値を読み込むことによって、テスト実行装置としてのテストカード側での処理の終了を確認するようにしているが、１回のデータ転送が終了した際にテスト実行装置からテスト制御装置へ終了を知らせる信号（例えば割込み信号）を送るように構成しても良い。さらに、テスタ本体１０からテストカード２０への伸張開始トリガも、バッファ１へのＤＭＡ転送終了と同期する（ＤＭＡ転送制御部２６が転送終了と同時に制御部２９に割込みを通知する）方式とすることによって、オーバーヘッドをより削減することができる。
【産業上の利用可能性】
【００４５】
以上の説明では本発明者によってなされた発明をＬＳＩテスタに適用した場合について説明したが、本発明はそれに限定されるものでなく、パーソナルコンピュータやワークステーションなどから多量のデータを伝送したいボードシステムやＬＳＩにおけるデータ伝送にも利用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明に係るＬＳＩテスタの一実施形態を示すブロック図である。
【図２】実施形態のテストカードにおける１ＣＨモード時のデータ格納用のバッファ内でのデータの格納状態を示すメモリマップである。
【図３】実施形態のテストカードにおける４ＣＨモード時のデータ格納用のバッファ内でのデータの格納状態を示すメモリマップである。
【図４】本発明に係るＬＳＩテスタにおけるテストパターンデータ転送時のテスタ本体の動作手順を示すフローチャートである。
【図５】本発明に係るＬＳＩテスタにおけるテストパターンデータ転送時のテストカード側の動作手順を示すフローチャートである。
【図６】従来のＬＳＩテスタの一構成例を示すブロック図である。
【図７】従来のＬＳＩテスタにおけるテストパターンデータ転送時のテスタ本体の動作手順を示すフローチャートである。
【図８】従来のＬＳＩテスタのテストカードにおいて、１チャンネル分のデータを扱うときのデータ格納用のバッファ内でのデータの格納状態および１６チャンネル分のデータを扱うときのデータ格納用のバッファ内でのデータの格納状態を示すメモリマップである。
【符号の説明】
【００４７】
１０  テスタ本体（テスト制御装置）
２０  テストカード（ピンエレクトロニクス）
２１  第１バッファ
２２  データ伸張処理部
２３  第２バッファ
２４  パターンメモリ
２５  データ変換＆転送部
２６  ＤＭＡ転送制御部
２７  レジスタ部
２８  アドレスカウンタ
２９  制御部（シーケンサ）
３１  パターン発生器
３２  ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010071932.tif 000007
【図６】
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【図７】
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【図８】
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