(57)【要約】【課題】スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を実現する。【解決手段】サンプリングモード時とホールドモード時とで第１の演算増幅器１１０の入力側のキャパシタＣ１〜Ｃ４をスイッチ回路ＳＷで切り換えて単相入力信号を差動出力信号に変換するについて、ホールドモード時に非帰還用キャパシタＣ２、Ｃ３の一端側に供給する第２の参照信号（電圧ＶＣＭａ）を第１の演算増幅器１１０の同相入力を所定の定常値とするような値にする第２参照信号生成部２０（第２の演算増幅器１２０）を設けた。【選択図】図１
2010093795.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受ける入力用導体部と第１の参照信号を受ける第１の参照信号入力用導体部との間に供給される単相信号を差動信号に変換して該差動信号を反転出力用導体部および非反転出力用導体部間に出力するスイッチトキャパシタ回路であって、
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する第１の演算増幅器と、サンプリングモードにおいて第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記サンプリングモードおよび前記ホールドモードにおける前記各キャパシタの接続状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する第２参照信号生成部と、
を備えていることを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記スイッチトキャパシタアンプ部は、前記サンプリングモードにおいて、前記一の帰還用キャパシタと第１群の非帰還用キャパシタとが並列に接続され、且つ、前記他の帰還用キャパシタと第２群の非帰還用キャパシタとが並列に接続されるように、前記スイッチ回路が当該接続状態を切換えることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記スイッチトキャパシタアンプ部は、前記サンプリングモードにおいて、前記一の帰還用キャパシタおよび前記他の帰還用キャパシタの各両端がそれぞれ短絡されることによって容量性帰還回路を形成しないように、前記スイッチ回路が当該接続状態を切換えることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項４】
前記第２参照信号生成部は、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか一方の入力用導体部の電圧が自器の反転入力用導体部に印加され且つ所定の定電圧が自器の非反転入力用導体部に印加され該印加された両電圧に基づいて前記第２参照信号を生成する第２の演算増幅器を有することを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項５】
前記第２の演算増幅器の非反転入力用導体部に印加される所定の定電圧が自器の非反転入力用導体部に印加され、且つ、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか他方の入力用導体部の電圧が自器の反転入力用導体部に印加された第３の演算増幅器を更に有することを特徴とする請求項４に記載のスイッチトキャパシタ回路。
【請求項６】
前記第２参照信号生成部は、
前記入力信号の電圧と所定の基準電圧とを比較して前記入力信号の電圧のレベルを判定するレベル判定回路と、
前記レベル判定回路における判定結果に基づいて予め設定された複数の電圧から１つの電圧を選択し前記第２の参照電圧として出力する選択回路と、
を有することを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項７】
前記スイッチ回路における切換え動作を制御するための前記制御信号を生成するように構成され、前記スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラを更に備えたことを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路に関し、特に演算増幅器の同相入力変動を効果的に抑制することが可能なシングル／差動変換回路として適用されるスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
図６は、スイッチトキャパシタ回路を用いたシングル／差動変換回路の従来における一般的な構成を示す回路図である。
図示のスイッチトキャパシタ回路は、入力信号ＶＩＰを受ける入力用導体部１００と、第１の参照信号ＶＩＮを受ける第１の参照信号入力用導体部１０１との間に供給される単相信号を差動信号に変換して該差動信号を演算増幅器１１０の反転出力用導体部１１１および非反転出力用導体部１１２の間に出力するシングル／差動変換回路として機能する。
【０００３】
演算増幅器１１０は非反転入力用導体部（＋）、反転入力用導体部（−）、反転出力用導体部（−）１１１、および、非反転出力力用導体部（＋）１１２を有すると共に、図示しないコモンモードフィードバック回路を内蔵している。
以下の説明では、演算増幅器１１０に関し、非反転入力用導体部への入力信号をＶｘ、反転入力用導体部への入力信号をＶｙ、反転出力用導体部からの出力信号をＶＯＰ、非反転出力力用導体部からの出力信号をＶＯＮと表記する。
【０００４】
演算増幅器１１０の入力側の回路および帰還回路に関連して、図示のように、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４と、これらキャパシタの接続状態を切換えるスイッチＳＷ１〜スイッチＳＷ１０を含んで構成されるスイッチ回路ＳＷが設けられている。
上述のシングル／差動変換回路におけるサンプリングモードとホールドモードとにおけるこれらキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の接続状態が、スイッチ回路の各スイッチＳＷ１〜スイッチＳＷ１０によって切換えられる。
【０００５】
スイッチ回路ＳＷの切換えは図４のタイミングチャートに示す制御信号φ１およびφ２によって制御される。
制御信号φ１はサンプリングモードにおいて“Ｈ”となり、ホールドモードにおいて“Ｌ”となる。他方、制御信号φ２は、サンプリングモードにおいて“Ｌ”であり、ホールドモードにおいて“Ｈ”となる。各スイッチＳＷ１〜スイッチＳＷ１０は、自己に供給される制御信号が“Ｈ”のときにオン、“Ｌ”のときにオフとなる。
【０００６】
このため、サンプリングモードにおいて、制御信号φ１に対応する各スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオンになり、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８はオフとなる。
従って、キャパシタＣ１は、サンプリングモードにおいて、一端がスイッチＳＷ１を通して入力用導体部１００に接続される。同時に、キャパシタＣ２の一端がスイッチＳＷ３を通して入力用導体部１００に接続される。このとき、キャパシタＣ１およびＣ２の各他端側はＳＷ９を通して第２の参照信号入力用導体部１０２に接続される。
【０００７】
従って、サンプリングモードにおいて、キャパシタＣ１およびＣ２の各一端側には入力信号ＶＩＰが印加され各他端側には第２の参照信号ＶＣＭが印加されて、電圧ＶＩＰ−ＶＣＭによって充電される。
一方、キャパシタＣ４は、サンプリングモードにおいて、一端がスイッチＳＷ７を通して第１の参照信号入力用導体部１０１に接続される。同時に、キャパシタＣ３の一端がスイッチＳＷ６を通して第１の参照信号入力用導体部１０１に接続される。このとき、キャパシタＣ４およびＣ３の各他端側はＳＷ１０を通して第２の参照信号入力用導体部１０２に接続される。
【０００８】
従って、サンプリングモードにおいて、キャパシタＣ４およびＣ３の各一端側には第１の参照信号ＶＩＮが印加され各他端側には第２の参照信号ＶＣＭが印加されて、電圧ＶＩＮ−ＶＣＭによって充電される。
尚、以下の説明においては、便宜上、上述の各キャパシタとそれらの各容量値については同じ符号、Ｃ１、Ｃ２、Ｃ３、および、Ｃ４を用いて表記する。
【０００９】
サンプリングモードにおいて、各キャパシタは上述のように充電されるため、それらの各容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４における電荷量Ｑ１、Ｑ２、Ｑ３、および、Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ）  ………（１）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）  ………（２）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ）  ………（３）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＣＭ）  ………（４）
サンプリングモードにおいて、反転出力用導体部１１１と非反転出力力用導体部１１２とは内部のコモンモードフィードバック回路によって短絡されており両出力用導体部からは所定の定電圧ＶＣＭに近い電圧が出力される。
【００１０】
一方、ホールドモードにおいては、φ２が”Ｈ”となり、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８がオン、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオフとなる。
この状態で、キャパシタＣ１の一端に上述の出力信号ＶＯＰが印加され、キャパシタＣ４の一端に上述の出力信号ＶＯＮが印加されてネガティブフィードバックがかかり、演算増幅器１１０の非反転入力用導体部と反転入力用導体部とは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。
【００１１】
また、キャパシタＣ２およびＣ３の各一端側に第２の参照電圧ＶＣＭが印加される。
ホールドモードにおいて、各キャパシタには上述のように電圧が印加されるため、それらの各容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４に充電される電荷量Ｑ１、Ｑ２、Ｑ３、および、Ｑ４についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）  ………（５）
Ｑ２＝Ｃ２（ＶＣＭ−Ｖｘ）  ………（６）
Ｑ３＝Ｃ３（ＶＣＭ−Ｖｙ）  ………（７）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ）  ………（８）
【００１２】
サンプリングモードとホールドモードでＱ１とＱ２の総電荷量、Ｑ３とＱ４の総電荷量は一定なので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝２ＶＩＰ−３ＶＣＭ＋２Ｖｘ    ………（９）
ＶＯＮ＝２ＶＩＮ−３ＶＣＭ＋２Ｖｙ    ………（１０）
既述のとおり、ホールドモードでは非反転入力用導体部（電圧Ｖｘ）と反転入力用導体部（電圧Ｖｙ）とは仮想短絡状態（Ｖｘ≒Ｖｙ）になっているので、差動出力ＶＯＰ−ＶＯＮは（９）および（１０）より次式のようになりシングル／差動変換動作を行うことができる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）  ………（１１）
【００１３】
ここで入力信号の同相成分（以下、同相入力という）について考察すると、上述した従来のスイッチトキャパシタ回路でのシングル／差動変換動作においては、サンプリングモードのスイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２に依存してホールドモードの演算増幅器１１０の同相入力（ＶＸ＋ＶＹ）／２が大きく変動する（以下、演算増幅器１１０の同相入力変動と記載）という問題があり、その変化量は（９）および（１０）より次式のようになる。
（Ｖｘ＋Ｖｙ）／２
＝｛３ＶＣＭ＋（ＶＯＰ＋ＶＯＮ）｝／２−（ＶＩＰ＋ＶＩＮ）／２  ……（１２）
【００１４】
図６における演算増幅器１１０の回路構成の例を図７に示し、このような構成の演算増幅器に関して、上述のサンプリングモードにおけるスイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２、および、ホールドモードにおける演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２が及ぼす影響について以下に説明する。
図７に示す演算増幅器は、初段にＭＯＳトランジスタＭ１〜Ｍ９で構成されるテレスコピック型のゲイン段を有し、後段にＭＯＳトランジスタＭ１０〜Ｍ１４で構成されるスイング段を有する２ステージの形式をとる。
【００１５】
演算増幅器の後段で出力スイングを限界まで確保すると、後段の同相入力レベル（ＶＭＰ＋ＶＭＮ）／２は次式のようになる。尚、ここでは、ＭＯＳトランジスタのドレイン−ソース間電圧をＶｄｓとし、この後に該当するＭＯＳトランジスタを特定する符号を括弧書きにて添えるように表記する。同様にＭＯＳトランジスタのゲート−ソース間電圧をＶｇｓとし、この後に該当するＭＯＳトランジスタを特定する符号を括弧書きにて添えるように表記する。閾値電圧Ｖｔｈについても同様である。
（ＶＭＰ＋ＶＭＮ）／２
＝Ｖｄｓ（Ｍ１０）＋Ｖｇｓ（Ｍ１１（Ｍ１２））
＝ＶＯＮ（Ｍ１０）＋ＶＯＮ（Ｍ１１（Ｍ１２））＋Ｖｔｈ（Ｍ１１（Ｍ１２）
＝２ＶＯＮ＋Ｖｔｈ  ………（１３）
【００１６】
Ｍ３、Ｍ４のＶｄｓにも十分なＶＯＮを与えるとすると、Ｍ３、Ｍ４のソース電圧は
（ＶＭＰ＋ＶＭＮ）／２−ＶＯＮ（Ｍ３（Ｍ４））＝ＶＯＮ＋Ｖｔｈ……（１４）
となり、初段の入力差動対Ｍ１、Ｍ２が飽和領域で動作するための同相入力レベル（Ｖｘ＋Ｖｙ）／２の上限は、Ｍ１（Ｍ２）のドレイン電圧ＶＯＮ＋ＶｔｈにＭ１（Ｍ２）の閾値電圧Ｖｔｈを足した値となる。
（Ｖｘ＋Ｖｙ）／２（ＭＡＸ）＝ＶＯＮ＋Ｖｔｈ＋Ｖｔｈ（Ｍ１（Ｍ２））
＝ＶＯＮ＋２Ｖｔｈ  ………（１５）
【００１７】
一方、初段の入力差動対Ｍ１、Ｍ２が飽和領域で動作するための同相入力レベル（Ｖｘ＋Ｖｙ）／２の下限は次式のようになる。
（Ｖｘ＋Ｖｙ）／２（ＭＩＮ）
＝Ｖｄｓ（Ｍ９）＋Ｖｇｓ（Ｍ１（Ｍ２））
＝ＶＯＮ（Ｍ９）＋ＶＯＮ（Ｍ１（Ｍ２））＋Ｖｔｈ（Ｍ１（Ｍ２））
＝２ＶＯＮ＋Ｖｔｈ  ………（１６）
従って、この演算増幅器の全てのＭＯＳトランジスタが飽和領域で動作する同相入力（Ｖｘ＋Ｖｙ）／２の範囲は、（１５）−（１６）より
ＶＯＮ＋２Ｖｔｈ−（２ＶＯＮ＋Ｖｔｈ）＝Ｖｔｈ−ＶＯＮ  ………（１７）
となる。
【００１８】
このように全てのＭＯＳトランジスタが飽和領域で動作するための同相入力の範囲が狭い演算増幅器を用いてシングル／差動変換動作を行うと、スイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２が高く演算増幅器の同相入力（Ｖｘ＋Ｖｙ）／２が２ＶＯＮ＋Ｖｔｈより低いときはＭ９が飽和領域から外れてしまう。
また、逆に（ＶＩＰ＋ＶＩＮ）／２が低く（Ｖｘ＋Ｖｙ）／２がＶＯＮ＋Ｖｔｈより高いときはＭＯＳトランジスタＭ１、Ｍ２が飽和領域から外れてしまい、低電源電圧での変換、または高速の変換が困難になるという問題がある。
【００１９】
入力信号の同相成分の変動を防止する回路技術が提案されている（例えば特許文献１参照）。
特許文献１の提案では、第１及び第２のクロックでスイッチトキャパシタ回路における複数のスイッチを制御して、演算増幅器に負帰還を施すキャパシタと入力信号をサンプルするキャパシタとをスイッチで切り換える。
この提案の場合、第１のクロックがオンの時に演算増幅器の入出力をショートして、サミングノードの電位と入力電圧との差をサンプル容量にチャージしておく。そして、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と帰還容量との比によって増幅し出力するサンプルホールド回路において、補正回路を設け、入力信号のコモン電圧と参照電圧に応じた制御信号を演算増幅器に供給し、同相入力の変動を防止するようにしている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００６−１２１３０７号公報（要約；段落００１１；段落００１５；図１等）
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、特許文献１の技術では、サンプルホールド回路のホールドモードのときの出力電圧から同相電圧のズレを検出するため、演算増幅器の同相入力レベルの変化分の補正は１周期後のホールドモードに行われる。このため、大信号入力時のシングル／差動変換において、補正が追従できず、図６の従来例と同様に高速の変換が困難になるという技術課題を残している。
本発明は上述のような状況に鑑みてなされたものであり、スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
（１）入力信号を受ける入力用導体部と第１の参照信号を受ける第１の参照信号入力用導体部との間に供給される単相信号を差動信号に変換して該差動信号を反転出力用導体部および非反転出力用導体部間に出力するスイッチトキャパシタ回路であって、
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する第１の演算増幅器と、サンプリングモードにおいて第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記サンプリングモードおよび前記ホールドモードにおける前記各キャパシタの接続状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する第２参照信号生成部と、
を備えていることを特徴とするスイッチトキャパシタ回路。
【００２３】
上記（１）のスイッチトキャパシタ回路では、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、一の帰還用キャパシタは、サンプリングモードにおいて反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記第１の演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
【００２４】
また、第１群の非帰還用キャパシタは、サンプリングモードにおいて前記入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記第１の演算増幅器の非反転入力用導体部間に接続される。
更に、サンプリングモードにおいて他の帰還用キャパシタは、前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記第１の演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
【００２５】
更にまた、第２群の非帰還用キャパシタは、サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記第１の演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられる。
そして、第２参照信号生成部は、前記第１の演算増幅器の同相入力を所定の定常値とする第２参照信号を生成して前記第２の参照信号入力用導体部に供給する。
【００２６】
（２）前記スイッチトキャパシタアンプ部は、前記サンプリングモードにおいて、前記一の帰還用キャパシタと第１群の非帰還用キャパシタとが並列に接続され、且つ、前記他の帰還用キャパシタと第２群の非帰還用キャパシタとが並列に接続されるように、前記スイッチ回路が当該接続状態を切換えることを特徴とする（１）のスイッチトキャパシタ回路。
上記（２）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、前記サンプリングモードにおいて、前記一の帰還用キャパシタと第１群の非帰還用キャパシタとが並列に接続され、且つ、前記他の帰還用キャパシタと第２群の非帰還用キャパシタとが並列に接続される。
【００２７】
（３）前記スイッチトキャパシタアンプ部は、前記サンプリングモードにおいて、前記一の帰還用キャパシタおよび前記他の帰還用キャパシタの各両端がそれぞれ短絡されることによって容量性帰還回路を形成しないように、前記スイッチ回路が当該接続状態を切換えることを特徴とする（１）のスイッチトキャパシタ回路。
上記（３）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、前記サンプリングモードにおいて、前記一の帰還用キャパシタおよび前記他の帰還用キャパシタの各両端がそれぞれ短絡される。これにより前記一の帰還用キャパシタおよび前記他の帰還用キャパシタは上記容量性帰還回路を形成しない。
【００２８】
（４）前記第２参照信号生成部は、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか一方の入力用導体部の電圧が自器の反転入力用導体部に印加され且つ所定の定電圧が自器の非反転入力用導体部に印加され該印加された両電圧に基づいて前記第２参照信号を生成する第２の演算増幅器を有することを特徴とする（１）のスイッチトキャパシタ回路。
上記（４）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、第２の演算増幅器によって、前記第１の演算増幅器の双方の入力電圧のうちの一方と所定の定電圧との関係に応じて適切な第２参照信号が生成される。
【００２９】
（５）前記第２の演算増幅器の非反転入力用導体部に印加される所定の定電圧が自器の非反転入力用導体部に印加され、且つ、前記第１の演算増幅器の非反転入力用導体部および反転入力用導体部のうちの何れか他方の入力用導体部の電圧が自器の反転入力用導体部に印加された第３の演算増幅器を更に有することを特徴とする（４）のスイッチトキャパシタ回路。
上記（５）のスイッチトキャパシタ回路では、（４）のスイッチトキャパシタ回路において特に、前記第１の演算増幅器の非反転入力端子とＧＮＤとの間の寄生容量と前記第１の演算増幅器の反転入力端子とＧＮＤとの間の寄生容量を等しくして安定した動作を実現することができる。
【００３０】
（６）前記第２参照信号生成部は、
前記入力信号の電圧と所定の基準電圧とを比較して前記入力信号の電圧のレベルを判定するレベル判定回路と、
前記レベル判定回路における判定結果に基づいて予め設定された複数の電圧から１つの電圧を選択し前記第２の参照電圧として出力する選択回路と、
を有することを特徴とする（１）のスイッチトキャパシタ回路。
上記（６）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、第２参照信号の生成が帰還ループ等によらず開ループで設定されるため、帰還の影響を被ることがない簡素な構成で第２参照信号の生成が確実に生成され得る。
【００３１】
（７）前記スイッチ回路における切換え動作を制御するための前記制御信号を生成するように構成され、前記スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラを更に備えたことを特徴とする（１）のスイッチトキャパシタ回路。
上記（７）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、当該スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラによって、関連した回路系全体の動作のタイミングが最適化され得る。
【発明の効果】
【００３２】
本発明によれば、スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明のスイッチトキャパシタ回路の第１の実施の形態の構成を示す回路図である。
【図２】本発明のスイッチトキャパシタ回路の第２の実施の形態の構成を示す回路図である。
【図３】本発明のスイッチトキャパシタ回路の第３の実施の形態の構成を示す回路図である。
【図４】スイッチトキャパシタ回路の動作モードを切換える制御信号を表すタイミングチャートである。
【図５】本発明のスイッチトキャパシタ回路を用いたシングル／差動変換回路の閉ループ利得を任意に選択可能にする構成について説明するための図である。
【図６】スイッチトキャパシタ回路を用いたシングル／差動変換回路の従来における一般的な構成を示す回路図である。
【図７】スイッチトキャパシタ回路に適用される演算増幅器の構成例を示す回路図である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のスイッチトキャパシタ回路の第１の実施の形態の構成を示す回路図である。
このスイッチトキャパシタ回路１は、入力信号ＶＩＰを受ける入力用導体部１００と第１の参照信号ＶＩＮを受ける第１の参照信号入力用導体部１０１との間に供給される単相信号を差動信号（ＶＯＰ−ＶＯＮ）に変換して該差動信号を反転出力用導体部１１１および非反転出力用導体部１１２間に出力する。
【００３５】
第１の参照信号ＶＩＮは任意のＤＣ電圧であればよい。但し、シングル／差動変換という観点から、入力信号ＶＩＰの基準（０）レベルを入力するのが一般的である。
差動出力（ＶＯＰ−ＶＯＮ）を反転出力用導体部１１１および非反転出力用導体部１１２間に出力する第１の演算増幅器１１０が設けられ、この第１の演算増幅器１１０の入力側に複数のキャパシタ（図１の例ではＣ１〜Ｃ４）が設けられている。
【００３６】
更に、スイッチトキャパシタ回路１の動作モードがサンプリングモードにあるかホールドモードにあるかに応じてこれらのキャパシタの接続状態を切換えるスイッチ回路ＳＷが設けられている。
上述のキャパシタのうちの一のものは、サンプリングモードにおいて一端が入力用導体部１００に接続され他端側が第１の演算増幅器１１０の非反転入力用導体部（＋）に接続され且つホールドモードにおいて該一端が第１の演算増幅器１１０の反転出力用導体部（−）に接続されるように接続状態が切換えられて第１の演算増幅器１１０の反転出力用導体部（−）から非反転入力用導体部（＋）への帰還回路を形成す帰還用キャパシタＣ１をなしている。
【００３７】
また、上述のキャパシタのうち帰還用キャパシタＣ１に該当しないＮ（Ｎは自然数）個の第１群の非帰還用キャパシタ（図１の例ではＮ＝１、即ち、一つのキャパシタＣ２）は、サンプリングモードにおいて帰還用キャパシタＣ１と並列に接続され且つホールドモードにおいて所定の第２の参照信号入力用導体部１０２と第１の演算増幅器１１０の非反転入力用導体部（＋）間に接続されるように接続状態が切換えられる。
【００３８】
更に、上述のキャパシタのうちの他の一のものは帰還用キャパシタＣ４として用いられ、該帰還用キャパシタＣ４は、サンプリングモードにおいて一端が第１の参照信号入力用導体部１０１に接続され他端側が第１の演算増幅器１１０の反転入力用導体部（−）に接続され且つホールドモードにおいて該一端が第１の演算増幅器１１０の非反転出力用導体部（＋）に接続されるように接続状態が切換えられて、第１の演算増幅器１１０の非反転出力用導体部（＋）から反転入力用導体部（−）への帰還回路を形成する。
【００３９】
また、上述のキャパシタのうち帰還用キャパシタＣ４に該当しないＮ（Ｎは自然数）個の第２群の非帰還用キャパシタ（図１の例ではＮ＝１、即ち、一つのキャパシタＣ３）は、サンプリングモードにおいて帰還用キャパシタＣ４と並列に接続され且つホールドモードにおいて第２の参照信号入力用導体部１０２と第１の演算増幅器１１０の反転入力用導体部（−）間に接続されるように接続状態が切換えられる。
【００４０】
上述のサンプリングモードおよびホールドモードにおける各キャパシタ（図１の例ではＣ１〜Ｃ４）の接続状態を所定の制御信号（図１の例ではφ１、φ２）に応答して切換えるスイッチ回路ＳＷが設けられ、このスイッチ回路ＳＷは、後述する各スイッチＳＷ１〜ＳＷ１０を含んで構成されている。
上述の第１の演算増幅器１１０、各キャパシタＣ１〜Ｃ４、および、スイッチ回路ＳＷを含んでスイッチトキャパシタアンプ部１０が構成される。
【００４１】
スイッチトキャパシタアンプ部１０における上述の第２の参照信号入力用導体部１０２に供給する第２参照信号ＶＣＭａを生成する第２参照信号生成部２０が設けられている。
この第２参照信号ＶＣＭａは、第１の演算増幅器１１０の同相入力を所定の定常値とする値を持つように生成される。
図１におけるこの第２参照信号生成部２０は、第１の演算増幅器１１０の非反転入力用導体部（＋）および反転入力用導体部（−）のうちの何れか一方の入力用導体部（図１の例では非反転入力用導体部）の電圧が自器の反転入力用導体部（−）に印加され且つ所定の定電圧ＶＣＭが自器の非反転入力用導体部（＋）に印加され該印加された両電圧に基づいて第２参照信号ＶＣＭａを生成する第２の演算増幅器１２０を有する。
【００４２】
図１のスイッチトキャパシタ回路１は、更に、第２の演算増幅器１２０の非反転入力用導体部（＋）に印加される所定の定電圧ＶＣＭが自器の非反転入力用導体部（＋）に印加され、且つ、第１の演算増幅器１１０の非反転入力用導体部（＋）および反転入力用導体部（−）のうちの何れか他方の入力用導体部（図１の例では反転入力用導体部）の電圧が自器の反転入力用導体部（−）に印加された第３の演算増幅器１３０を有する。
【００４３】
この第３の演算増幅器１３０は、その出力端がどこにも接続されず所謂ダミーアンプとして用いられている。即ち、第１の演算増幅器１１０の非反転入力端子とＧＮＤとの間の寄生容量と第１の演算増幅器の反転入力端子とＧＮＤとの間の寄生容量を等しくして安定した動作を実現するようにしている。
既述のように、スイッチ回路ＳＷは、各スイッチＳＷ１〜ＳＷ１０を含んで構成される。これらのスイッチＳＷ１〜ＳＷ１０の配置について次に説明する。
【００４４】
スイッチＳＷ１は、キャパシタＣ１の一端と演算増幅器１１０の反転出力用導体部１１１との間に介挿されている。
スイッチＳＷ２は、キャパシタＣ１の一端と入力用導体部１００との間に介挿されている。
スイッチＳＷ３は、キャパシタＣ２の一端と入力用導体部１００との間に介挿されている。
スイッチＳＷ４は、キャパシタＣ２の一端と第２の参照信号入力用導体部１０２との間に介挿されている。
スイッチＳＷ５は、キャパシタＣ３の一端と第２の参照信号入力用導体部１０２との間に介挿されている。
スイッチＳＷ６は、キャパシタＣ３の一端と第１の参照信号入力用導体部１０１との間に介挿されている。
【００４５】
スイッチＳＷ７は、キャパシタＣ４の一端と第１の参照信号入力用導体部１０１との間に介挿されている。
スイッチＳＷ８は、キャパシタＣ４の一端と演算増幅器１１０の非反転出力用導体部１１２との間に介挿されている。
スイッチＳＷ９は、所定の定電圧ＶＣＭが印加される導体部１２０Ｐと演算増幅器１１０の非反転入力用導体部（＋）との間に介挿されている。
スイッチＳＷ１０は、所定の定電圧ＶＣＭが印加される導体部１２０Ｐと演算増幅器１１０の反転入力用導体部（−）との間に介挿されている。
【００４６】
次に本発明の図１の実施の形態におけるスイッチトキャパシタ回路１の動作を図４に示した制御信号のタイミングチャートを適宜参照して説明する。
制御信号φ１はサンプリングモードにおいて“Ｈ”となり、ホールドモードにおいて“Ｌ”となる。他方、制御信号φ２は、サンプリングモードにおいて“Ｌ”であり、ホールドモードにおいて“Ｈ”となる。各スイッチＳＷ１〜スイッチＳＷ１０は、自己に供給される制御信号が“Ｈ”のときにオン、“Ｌ”のときにオフとなる。
【００４７】
サンプリングモードにおいて、φ１が”Ｈ”の時に、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオン、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８はオフになり、キャパシタＣ１およびＣ２の一端に入力信号ＶＩＰが印加され、キャパシタＣ３およびＣ４の一端に第１の参照信号ＶＩＮ（電圧値ＶＩＮ）が印加される。また、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の各他端には所定の定電圧ＶＣＭ（電圧値ＶＣＭ）が印加される。
【００４８】
従って、キャパシタＣ１は、サンプリングモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成する。
また、キャパシタＣ４は、サンプリングモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成する。
【００４９】
それぞれの容量Ｃ１、Ｃ２、Ｃ３、Ｃ４に充電される電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ）  ………（１８）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）  ………（１９）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ）  ………（２０）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＣＭ）  ………（２１）
ホールドモードにおいて、φ２が”Ｈ”の時に、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８がオン、ＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオフになり、キャパシタＣ１の一端にＶＯＰが印加されると共にキャパシタＣ４の一端にＶＯＮが印加されて演算増幅器１１０にネガティブフィードバックがかかる。
【００５０】
このため演算増幅器１１０の入力Ｖｘ，Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。さらに、キャパシタＣ２およびＣ３の各一端側が第２の演算増幅器１２０の出力に接続されることによって、第２の演算増幅器１２０にもネガティブフィードバックが形成される。
このネガティブフィードバックにより、第２の演算増幅器１２０の反転入力端子（−）と非反転入力端子（＋）は仮想短絡状態となり、従って、反転入力端子（−）および非反転入力端子（＋）の電圧は該非反転入力端子（＋）に印加されている定電圧の参照信号ＶＣＭに略等しくなる（Ｖｘ（≒Ｖｙ）＝ＶＣＭ）。
それぞれの容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４に充電される電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）  ………（２２）
Ｑ２＝Ｃ２（ＶＣＭａ−Ｖｘ）………（２３）
Ｑ３＝Ｃ３（ＶＣＭａ−Ｖｙ）………（２４）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ）  ………（２５）
【００５１】
サンプリングモードとホールドモードでＱ１とＱ２の総電荷量、および、Ｑ３とＱ４の総電荷量はそれぞれ一定なので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき第１の演算増幅器１１０の両出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝２ＶＩＰ−２ＶＣＭ＋２Ｖｘ−ＶＣＭａ  ………（２６）
ＶＯＮ＝２ＶＩＮ−２ＶＣＭ＋２ＶＹ−ＶＣＭａ  ………（２７）
ホールドモードで第１の演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２は、これら式（２６）および（２７）より次式のようになる。
（Ｖｘ＋Ｖｙ）／２
＝｛ＶＣＭａ＋２ＶＣＭ＋（ＶＯＰ＋ＶＯＮ）｝／２−（ＶＩＰ＋ＶＩＮ））／２
…（２８）
【００５２】
以上から理解されるとおり、第２の参照電圧ＶＣＭａが一定の電圧であれば、ＶＩＰに依存して第１の演算増幅器１１０の同相入力（ＶＸ＋ＶＹ）／２が変動していたのに対し、第１の演算増幅器１１０の非反転入力端子（＋）への入力信号を第２の演算増幅器１２０の反転入力端子（−）に供給するようにしてネガティブフィードバックを形成することによってＶｘ（≒Ｖｙ）＝ＶＣＭとなるように第２の参照電圧ＶＣＭａを調整するので、ＶＩＰのレベルに依らず第１の演算増幅器１１０の同相入力を所定の定電圧ＶＣＭのレベルに保つことができる。
この場合、第２の参照電圧ＶＣＭａの変動は差動回路でキャンセルされるので、本来のシングル／差動変換動作には影響を及ぼさないという顕著な効果を奏する。
【００５３】
尚、既述のダミーアンプとしての第３の演算増幅器１３０を上述のように用いるに替えて、第２の演算増幅器１２０の反転入力端子（−）とＧＮＤとの間の寄生容量に等しいキャパシタを、第１の演算増幅器１１０の反転入力端子（−）とＧＮＤとの間に接続してもよい。
また、図１に示すシングル／差動変換回路の閉ループ利得は２であるが、既述の第１群の非帰還用キャパシタおよび第２群の非帰還用キャパシタの並列接続の個数Ｎ（Ｎは自然数）を選択することによってこの閉ループ利得を任意に選択することができる。上述のような閉ループ利得の選択については後に図面を参照して詳述する。
【００５４】
図２は、本発明のスイッチトキャパシタ回路の第２の実施の形態の構成を示す回路図である。
図２の実施の形態において図１との対応部は同一の参照符号によって示してある。この第２の実施の形態における第１の実施の形態との相違点は、第１の実施の形態における第２参照信号生成部２０に替えて第２参照信号生成部２０ａを適用した点にある。スイッチトキャパシタアンプ部１０の構成については図１を参照して説明したものと同様である。
図２の実施の形態における第２参照信号生成部２０ａは、入力信号ＶＩＰの電圧と所定の基準電圧ＶＣＮ1〜ＶＣＮnとを比較して入力信号ＶＩＰの電圧のレベルを判定するレベル判定回路２１０と、レベル判定回路２１０における判定結果に基づいて予め設定された複数の電圧ＶＣＮn+1〜ＶＣＮmから１つの電圧を選択し第２の参照電圧ＶＣＭｂとして出力する選択回路２２０とを有する。
【００５５】
レベル判定回路２１０は複数のコンパレータを含んで構成される所謂コンパレータブロック回路であり、複数の基準電圧ＶＣＮ1、ＶＣＮ2、…、ＶＣＮn-1、ＶＣＮnが各対応するコンパレータに供給され、入力信号ＶＩＰがこの基準電圧と比較されてデジタル化された比較結果の信号を得る。
一方、選択回路２２０はマルチプレクサの形態を成すものであり、上述の比較結果の信号に応じて自己に供給される複数の信号ＶＣＮn+1、ＶＣＮn+2、…、ＶＣＮm-1、ＶＣＮmのうちから一のものを選択して第２の参照電圧ＶＣＭｂとして出力する。
【００５６】
サンプリングモードのＶＩＰのレベルに依らずにホールドモードの第１の演算増幅器１１０の同相入力を第２の参照電圧ＶＣＭのレベルに保つ第２の参照電圧ＶＣＭｂの理想値は、式（２８）において（ＶＸ＋ＶＹ）／２＝ＶＣＭ、（ＶＯＰ＋ＶＯＮ）／２＝ＶＣＭを代入して求めることができ、次式のようになる。
ＶＣＭｂ＝ＶＩＰ＋ＶＩＮ−ＶＣＭ  ………（２９）
従って、選択回路２２０内のスイッチオン／オフ制御を式（２９）と関連付け、ＶＩＰのレベルに応じた参照電圧を第２の参照電圧ＶＣＭｂとして割り当てることによって、種々のＶＩＰのレベルに対してホールドモードで第１の演算増幅器１１０の同相入力の変動を抑制することが可能となる。
また、第２参照信号の生成が帰還ループ等によらず開ループで設定されるため、帰還の影響を被ることがない簡素な構成で第２参照信号の生成が確実に生成され得る。
【００５７】
図３は、本発明のスイッチトキャパシタ回路の第３の実施の形態の構成を示す回路図である。
図３の実施の形態において図１との対応部は同一の参照符号によって示してある。この第３の実施の形態ではスイッチトキャパシタアンプ部１０ａの構成が第１の実施の形態におけるスイッチトキャパシタアンプ部１０との相違点である。一方、第２参照信号生成部２０については図１を参照して既述のものと相違しないため、図１における説明を援用する。
【００５８】
図３の実施の形態におけるキャパシタＣ１は、一端が第１の演算増幅器１１０の非反転入力用導体部（＋）に接続され他端が第１の演算増幅器１１０の反転出力用導体部（−）１１１に接続されている。このキャパシタＣ１には、サンプリングモードにおいてオンとなってその該両端を短絡するスイッチＳＷ３１が並列に接続されている。
また、キャパシタＣ４は、一端が第１の演算増幅器１１０の反転入力用導体部（−）に接続され他端が第１の演算増幅器１１０の非反転出力用導体部（＋）１１１に接続されている。このキャパシタＣ４には、サンプリングモードにおいてオンとなり該両端を短絡するスイッチＳＷ３６が並列に接続されている。
【００５９】
従って、キャパシタＣ１は、サンプリングモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成する。
また、キャパシタＣ４は、サンプリングモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成せず且つホールドモードにおいて第１の演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成する。
【００６０】
一方、サンプリングモードにおいて入力用導体部１００（入力信号ＶＩＰ）と第１の演算増幅器１１０の非反転入力用導体部（＋）間に接続され且つホールドモードにおいて所定の第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）と第１の演算増幅器１１０の非反転入力用導体部（−）間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個（図示の例ではＮ＝１）の第１群の非帰還用キャパシタＣ２が図示のように設けられている。
【００６１】
更に、サンプリングモードにおいて所定の第１の参照信号入力用導体部１０１（第１の参照信号ＶＩＮ）と第１の演算増幅器１１０の反転入力用導体部（−）間に接続され且つホールドモードにおいて第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）と第１の演算増幅器１１０の反転入力用導体部（−）間に接続されるように接続状態が切換えられるＮ個（図示の例ではＮ＝１）の第２群の非帰還用キャパシタＣ３が図示のように設けられている。
【００６２】
そして、図３の実施の形態ではスイッチ回路ＳＷ３０は、各スイッチＳＷ３１〜ＳＷ３６を含んで構成されている。これらのスイッチＳＷ３１〜ＳＷ３６の配置について次に説明する。
スイッチＳＷ３１は、既述のように、サンプリングモードにおいてオンとなってキャパシタＣ１の該両端を短絡するようにキャパシタＣ１に並列に接続されている。
スイッチＳＷ３２は、入力用導体部１００（入力信号ＶＩＰ）とキャパシタＣ２の一端との間に介挿されている。
【００６３】
スイッチＳＷ３３は、第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）と入力用導体部１００とキャパシタＣ２の一端との間に介挿されている。
スイッチＳＷ３４は、第２の参照信号入力用導体部１０２（第２参照信号ＶＣＭａ）とキャパシタＣ３の一端との間に介挿されている。
スイッチＳＷ３５は、第１の参照信号入力用導体部１０１（第１の参照信号ＶＩＮ）とキャパシタＣ３の一端との間に介挿されている。
スイッチＳＷ３６は、既述のように、サンプリングモードにおいてオンとなってキャパシタＣ４の該両端を短絡するようにキャパシタＣ４に並列に接続されている。
【００６４】
次に図３の実施の形態におけるスイッチトキャパシタ回路の動作を、図４に示したタイミング波形を適宜参照して説明する。
サンプルモードにおいて、図４の制御信号φ１が”Ｈ”の時に、スイッチＳＷ３１、ＳＷ３２、ＳＷ３５、および、ＳＷ３６がオン、ＳＷ３３およびＳＷ３４はオフになる。この結果、キャパシタＣ２の一端が入力用導体部１００（入力信号ＶＩＰ）に接続され、また、キャパシタＣ３の一端が第１の参照信号入力用導体部１０１（第１の参照信号ＶＩＮ）に接続される。
【００６５】
ＶＯＰとＶＯＮは第１の演算増幅器１１０に内蔵されたコモンモードフィードバックとスイッチ回路により、ＶＣＭに等しい電圧になっている。Ｃ１、Ｃ４は両端がＳＷ３１、ＳＷ３６で短絡されているので電荷はチャージされず、Ｃ２、Ｃ３にチャージされる電荷量についてはそれぞれ次式のようになる。
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）…………（３０）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ）…………（３１）
ホールドモードにおいて、図４の制御信号φ２が”Ｈ”の時に、ＳＷ３３、ＳＷ３４がオン、ＳＷ３１、ＳＷ３２、ＳＷ３５、ＳＷ３６がオフになり、Ｃ１、Ｃ４を介してネガティブフィードバックがかかり、第１の演算増幅器１１０の入力Ｖｘ、Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。
【００６６】
ＯＰ２にネガティブフィードバックがかかり（Ｖｘ（≒Ｖｙ）＝ＶＣＭ）となるのは図１の実施の形態と同様である。それぞれの容量Ｃ１、Ｃ２、Ｃ３、Ｃ４にチャージされる電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）…………（３２）
Ｑ２＝Ｃ２（ＶＣＭ′−Ｖｘ）………（３３）
Ｑ３＝Ｃ３（ＶＣＭ′−Ｖｙ）………（３４）
Ｑ４＝Ｃ４（ＶＯＮＶｙ）……………（３５）
【００６７】
サンプルモードとホールドモードでＱ１とＱ２のトータル電荷量、Ｑ３とＱ４のトータル電荷量は一定なので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＣＭ＋２Ｖｘ−ＶＣＭ′…………（３６）
ＶＯＮ＝ＶＩＮ−ＶＣＭ＋２Ｖｙ−ＶＣＭ′…………（３７）
既述のとおり、ホールドモードではＶｘ，Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になっているので、差動出力ＶＯＰ−ＶＯＮは式（３６）−式（３７）より次式のようになり、図１の実施の形態と同様にシングル／差動変換動作を行うことができる。
ＶＯＰ−ＶＯＮ＝ＶＩＰ−ＶＩＮ…………（３８）
【００６８】
また、ホールドモードで第１の演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２は式（３６）＋式（３７）より次式のようになる。
（Ｖｘ＋Ｖｙ）／２＝（２ＶＣＭ′＋２ＶＣＭ
＋（ＶＯＰ＋ＶＯＮ）−（ＶＩＰ＋ＶＩＮ））／４…………（３９）
図１の実施の形態と同様に、Ｖｘ（≒Ｖｙ）＝ＶＣＭとなるようにＶＣＭ′を調整するので、ＶＩＰのレベルに依らず第１の演算増幅器１１０の同相入力レベルをＶＣＭのレベルに保つことができる。
【００６９】
また、図３に示すシングル／差動変換回路の閉ループ利得は１であるが、図５を参照して後述するように非帰還用キャパシタの並列接続の個数を選択することによって、任意に閉ループ利得を選択することが可能である。
以上、図１、図２、および、図３の各実施の形態に関して、スイッチ回路ＳＷ、ＳＷ３０における切換え動作を制御ための制御信号（φ１、φ２）をシステムコントローラ５００によって生成し供給するように構成することができる。
【００７０】
システムコントローラ５００はスイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号（φ３、…、φn-1、φn）をも生成するように構成されたものである。
このようなシステムコントローラ５００によってスイッチ回路ＳＷのスイッチＳＷ１〜ＳＷ１０のオンオフを制御するように構成することによって、関連した回路系全体の動作のタイミングが最適化され得る。
【００７１】
図５は、図１、図２、および、図３の実施の形態におけるシングル／差動変換回路の閉ループ利得を第１群の非帰還用キャパシタおよび第２群の非帰還用キャパシタの並列接続の個数Ｎ（Ｎは自然数）を選択することによって任意に選択することが可能であることについて説明するための図である。
図５において既述の図１および図２との対応部は同一の参照符号によって示してある。図１および図２では、Ｎ（Ｎは自然数）個の第１群の非帰還用キャパシタについてはＮ＝１、即ち、一つのキャパシタＣ２であり、同様にＮ（Ｎは自然数）個の第２群の非帰還用キャパシタについてもＮ＝１、即ち、一つのキャパシタＣ３である場合が表記されていた。
【００７２】
これに対し、図５では、第１群の非帰還用キャパシタがＣ２、Ｃ３、…、ＣN、ＣN+1のＮ個であり、第２群の非帰還用キャパシタがＣN+2、ＣN+3、…、Ｃ2N、Ｃ2N+1のＮ個である場合が表記されている。
また、帰還用キャパシタは、図５においてＣ1およびＣ2N+2である。スイッチ回路ＳＷの切換えは図４のタイミングチャートに示す制御信号φ１およびφ２によって制御される。
【００７３】
上記構成の図５のスイッチトキャパシタ回路によるシングル／差動変換回路では、サンプリングモードおよびホールドモードにおける各キャパシタの電荷蓄積状況は次のようになる。
即ち、サンプリングモードにおいて：
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）
・・・
ＱN+1＝ＣN+1（ＶＩＰ−ＶＣＭ）
ＱN+2＝ＣN+2（ＶＩＮ−ＶＣＭ）
ＱN+3＝ＣN+3（ＶＩＮ−ＶＣＭ）
・・・
Ｑ2N+2＝Ｃ2N+2（ＶＩＮ−ＶＣＭ）
【００７４】
次に、ホールドモードにおいて：
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）
Ｑ２＝Ｃ２（ＶＣＭ−ＶＸ）
・・・
ＱN+1＝ＣN+1（ＶＣＭ−ＶＸ）
ＱN+2＝ＣN+2（ＶＣＭ−ＶＹ）
ＱN+3＝ＣN+3（ＶＣＭ−ＶＹ）
・・・
Ｑ2N+2＝Ｃ2N+2（ＶＯＮ−ＶＹ）
【００７５】
サンプリングモードとホールドモードとでは、Ｑ１〜ＱN+1の総電荷量、および、ＱN+2〜Ｑ2N+2の総電荷量は一定である。
従って、Ｃ１＝Ｃ２＝・・・＝Ｃ2N+1＝Ｃ2N+2のとき、
（２Ｎ＋１）（ＶＩＰ−ＶＣＭ）＝（ＶＯＰ−ＶＸ）＋２Ｎ（ＶＣＭ−ＶＸ）…（４０）
（２Ｎ＋１）（ＶＩＮ−ＶＣＭ）＝（ＶＯＮ−ＶＹ）＋２Ｎ（ＶＣＭ−ＶＹ）…（４１）
上記式（４０）および（４１）より
ＶＯＰ−ＶＯＮ＝（２Ｎ＋１）（ＶＩＰ−ＶＩＮ）…（４２）
即ち、Ｎの値の如何によって、スイッチトキャパシタ回路によるシングル／差動変換回路の閉ループ利得を任意に選択することができる。
【産業上の利用可能性】
【００７６】
本発明のスイッチトキャパシタ回路は、例えば、ＡＤ変換回路の前段の処理回路部として適用することができる。
【符号の説明】
【００７７】
１，２…スイッチトキャパシタ回路
１０…スイッチトキャパシタアンプ部
２０…第２参照信号生成部
１１０…演算増幅器、第１の演算増幅器
１２０…第２の演算増幅器
１３０…第３の演算増幅器
５００…システムコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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