(57)【要約】【課題】検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができるアドレスデコーダの検査回路及びその検査方法を提供する。【解決手段】複数のアドレスデコーダの機能を検査するアドレスデコーダの検査回路であって、複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時に負論理信号とは独立に設定される負論理信号と、を選択して出力するマルチプレクサと、検査時に、各アドレスデコーダの出力端子と電源端子との接続を遮断する第１スイッチング素子と、複数のアドレスデコーダの出力端子のそれぞれと中継配線を介して接続された共通配線と、該中継配線に設けられ、テスト時に各出力端子と共通配線とを電気的に接続する第２スイッチング素子と、を備える。【選択図】図１
2010015656.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダの機能を検査するアドレスデコーダの検査回路であって、
複数の前記アドレスデコーダの一部に対して、前記アドレス信号の負論理信号と、検査時に、前記負論理信号とは独立に設定される負論理信号と、を選択して出力するマルチプレクサと、
検査時に、各アドレスデコーダの出力端子と電源端子との電気的な接続を遮断する第１スイッチング素子と、
複数の前記アドレスデコーダの出力端子のそれぞれと、中継配線を介して接続された共通配線と、
前記中継配線のそれぞれに設けられ、検査時に各出力端子と前記共通配線とを電気的に接続する第２スイッチング素子と、を備えることを特徴とするアドレスデコーダの検査回路。
【請求項２】
前記独立に設定される負論理信号を書き込んで前記マルチプレクサに出力するためのレジスタを備えることを特徴とする請求項１に記載のアドレスデコーダの検査回路。
【請求項３】
前記共通配線に、外部電源と接続するための外部接続用端子が設けられていることを特徴とする請求項１又は請求項２に記載のアドレスデコーダの検査回路。
【請求項４】
前記共通配線に流れる電流の電流値に基づいて、前記アドレスデコーダの検査を行う検査部を備えることを特徴とする請求項１又は請求項２に記載のアドレスデコーダの検査回路。
【請求項５】
請求項１〜４いずれかに記載のアドレスデコーダの検査回路を使用して、アドレスデコーダを検査する方法であって、
前記アドレスデコーダがＮＯＲ型の場合、
直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に、独立に設定される負論理信号の全てを負論理信号群とすると、
前記正論理信号群及び前記負論理信号群の内いずれか１ビットだけを「１」にセットすることで前記アドレスデコーダを多重選択し、前記共通配線に流れる電流の値に基づいて検査を行う多重選択ステップを実行し、
前記多重選択ステップにおいて、「１」をセットするビットを順次変化させて、前記信号群の全てのビットについて当該多重選択ステップを実行することを特徴とするアドレスデコーダの検査方法。
【請求項６】
請求項１〜４いずれかに記載のアドレスデコーダの検査回路を使用して、アドレスデコーダを検査する方法であって、
前記アドレスデコーダがＮＡＮＤ型の場合、
直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に、独立に設定される負論理信号の全てを負論理信号群とすると、
前記正論理信号群及び前記負論理信号群の内いずれか１ビットだけを「０」にセットすることで前記アドレスデコーダを多重選択し、前記共通配線に流れる電流の値に基づいて検査を行う多重選択ステップを実行し、
前記多重選択ステップにおいて、「０」をセットするビットを順次変化させて、前記信号群の全てのビットについて当該多重選択ステップを実行することを特徴とするアドレスデコーダの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダを検査するアドレスデコーダの検査回路、及びその検査方法に関するものである。
【背景技術】
【０００２】
先ず、ＮＯＲ型アドレスデコーダを説明する。例えば３ビットＮＯＲ型アドレスデコーダは、接地端子と出力端子との間で互いに並列に配置される３つのＮチャネル型ＭＯＳトランジスタと、電源端子と出力端子との間で直列に配置される３つのＰチャネル型ＭＯＳトランジスタとを有し、それぞれのゲート電極に入力端子が接続されている。アドレス信号によって、３つのＮチャネル型ＭＯＳトランジスタのいずれか一つが駆動されると、接地端子と出力端子が接続され、出力端子が接地電位となる。これに対し、３つのＰチャネル型ＭＯＳトランジスタの全てが駆動されると、電源端子と出力端子が接続され、出力端子が電源電位となる。
【０００３】
８個の上記した３ビットＮＯＲ型アドレスデコーダによって構成されたデコーダ回路の場合、ＮＯＲ型アドレスデコーダそれぞれの入力端子に、アドレス信号における３つの正論理信号（入力信号）と、それらがＮＯＴゲートによって反転された３つの負論理信号とが適宜接続されるようになっている。したがって、１つの正論理信号のアドレスパターンが入力されると、一意的に負論理信号が決定され、１つのアドレスデコーダのみが選択される。
【０００４】
これに対し、特許文献１に開示されているアドレスデコーダの検査回路は、検査時（テスト時）に、上記した負論理信号とは独立に設定される負論理信号を選択して出力するマルチプレクサを備えている。直接入力を行うアドレス信号（マルチプレクサを介さない信号）の全てを正論理信号群とし、テスト時に独立に設定される負論理信号の全てを負論理信号群とすると、テスト時において、正論理信号群及び負論理信号群の内いずれか１ビットだけを「１」にセットする（例えば正論理信号群を[０００]とし、負論理信号群を[００１]とする）ことで、複数のアドレスデコーダを多重選択している（特許文献１の図２（ａ）参照）。上記した多重選択を行う多重選択ステップを実行した後、１ビットを「１」にセットしなかった方の信号群の内いずれか１ビットだけを「１」にセットする（例えば正論理信号群を[００１]とする）ことで多重選択されたアドレスデコーダが非選択になることを確認する全非選択ステップを実行する（特許文献１の図２（ｂ）参照）。このように、多重選択されたアドレスデコーダにおける１つのＮチャネル型ＭＯＳトランジスタが正常にＯＮしたか否か（非選択状態となったか否か）を、メモリデータによって確認することで、Ｎチャネル型ＭＯＳトランジスタの検査を行う。
【０００５】
その後は、上記した多重選択ステップと全非選択ステップとを交互に実行し、全非選択ステップにおいて「１」をセットするビットを順次変化（例えば、正論理信号群を、[００１]から[０１０]に変化）させて、前記信号群（例えば、正論理信号群）の全てのビットについて当該ステップを実行する。これにより、上記した多重選択ステップで選択されたアドレスデコーダにおけるＮチャネル型ＭＯＳトランジスタ全ての検査を行う。次に、上記した多重選択ステップにおいていずれか１ビットを「１」にセットした信号群（例えば、負論理信号群）と、上記した全非選択ステップにおいていずれか１ビットを「１」にセットした信号群（例えば、正論理信号群）とを互いに入れ替えることで、上記した多重選択ステップにおいて選択されなかった残りのアドレスデコーダを選択し、多重選択ステップと全非選択ステップを同様に実行することで、全てのアドレスデコーダにおけるＮチャネル型ＭＯＳトランジスタの検査を終了する。
【特許文献１】特開２００７―１９３８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に示されるアドレスデコーダの検査方法では、選択されたアドレスデコーダにおける１つのＮチャネル型ＭＯＳトランジスタを検査するために、多重選択ステップと、全非選択ステップの２つのステップを実行しなければならず、検査ステップが多くなることが懸念される。例えば、上記した８個の３ビットＮＯＲ型アドレスデコーダによって構成されたデコーダ回路の場合、最短で１２通りの検査ステップを要する。
【０００７】
また、多重選択されたアドレスデコーダのＮチャネル型ＭＯＳトランジスタが正常にＯＮしたか否か（非選択状態となったか否か）を、各出力信号ではなく、多重選択されたメモリデータによって確認しているので、アドレスデコーダの選択によっては、メモリデータが重複する虞がある。そのため、テスト時に、多重選択されたアドレスデコーダの出力信号によって検出されることが期待されるテスト用のメモリデータの期待値を予め用意しておかなくてはならなく、手間を要することが懸念される。
【０００８】
さらには、例えばソース側の端子と接地端子との接触抵抗が高かったり、ソース若しくはドレイン側の端子に接続される配線に傷があったり、ゲート電極に十分な電圧が印加されずオン抵抗が高い、等の場合（所謂、ハイインピーダンス状態の場合）、出力される出力信号の強弱ではなく、メモリデータの２つの値（０か１）によって検査を行っているので、良品判定を行う場合に、アドレスデコーダに内在する不良を検出することが困難であるという問題もある。
【０００９】
そこで、本発明は上記問題点に鑑み、検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができるアドレスデコーダの検査回路及びその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記した目的を達成するために、請求項１に記載の発明は、メモリセルを選択するために入力されるアドレス信号をデコードした結果を出力する複数のアドレスデコーダの機能を検査するアドレスデコーダの検査回路であって、複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時に、負論理信号とは独立に設定される負論理信号と、を選択して出力するマルチプレクサと、検査時に、各アドレスデコーダの出力端子と電源端子との電気的な接続を遮断する第１スイッチング素子と、複数のアドレスデコーダの出力端子のそれぞれと、中継配線を介して接続された共通配線と、中継配線のそれぞれに設けられ、検査時に各出力端子と共通配線とを電気的に接続する第２スイッチング素子と、を備えることを特徴とする。
【００１１】
このように、本発明のアドレスデコーダの検査回路（以下、単に検査回路と示す）は、ｎ（ｎは２以上の自然数）ビットアドレスをデコードするための複数のアドレスデコーダの一部に対して、アドレス信号の負論理信号と、検査時（テスト時）に負論理信号とは独立に設定される負論理信号と、を選択して出力するマルチプレクサを備えている。したがって、テスト時に、マルチプレクサを介して独自に設定される負論理信号をアドレスデコーダに入力することにより、複数のアドレスデコーダを選択する多重選択を行うことができる。
【００１２】
また、検査回路は、複数のアドレスデコーダの出力端子のそれぞれと、中継配線を介して接続された共通配線を有している。これにより、複数のアドレスデコーダから出力される出力信号が共通配線に流れるようになっている。すなわち、共通配線を流れる出力信号の電流値を検出することで、アドレスデコーダの検査を行うことができる構成となっている。
【００１３】
また、検査回路は、テスト時に、アドレスデコーダにおける出力端子と電源端子との接続を遮断する第１スイッチング素子を有している。これにより、テスト時に、多重選択されたアドレスデコーダ（アドレスデコーダがＮＯＲ型の場合、アドレス信号のビットの全てに「０」が入力されたアドレスデコーダ）から出力信号が出力されることが抑制され、多重選択されなかったアドレスデコーダ（アドレスデコーダがＮＯＲ型の場合、アドレス信号のビットのいずれかに「１」が入力されたアドレスデコーダ）からのみ出力信号が共通配線に出力されるようになる。したがって、共通配線に出力された出力信号の電流値を検出することで、多重選択されなかったアドレスデコーダの検査を行うことができる。このように、アドレスデコーダの検査を、従来のようにメモリデータによって検査を行わないので、従来に比べてより少ない検査ステップでアドレスデコーダの検査を行うことができる。
【００１４】
また、アドレスデコーダの検査を、出力信号という連続値（アナログ値）によって行うので、従来のようなメモリデータの２つの値（デジタル値）によって検査を行う方法に比べて、アドレスデコーダの検査を詳細に行うことができる。また、出力信号によって検査を行っているので、予め、多重選択によって出力が期待されるテスト用のメモリデータの期待値を用意しなくとも良い。
【００１５】
また、検査回路は、中継配線のそれぞれに設けられ、テスト信号に基づいて各出力端子と共通配線とを電気的に接続する第２スイッチング素子を有している。すなわち、通常動作（メモリセルにデコードした結果を出力する）時に、各出力端子と共通配線との電気的な接続を、第２スイッチング素子によって遮断することができる。これにより、通常動作時に、１つの選択されたアドレスデコーダから出力された出力信号が、中継配線と共通配線を介して、他のアドレスデコーダの出力端子と接続されているメモリセルに出力される等の不具合の発生が抑制される。
【００１６】
請求項２に記載のように、独立に設定される負理信号を書き込んでマルチプレクサに出力するためのレジスタを備える構成が好ましい。これによれば、独立に設定される負論理信号を与えるための外部接続用端子を設けなくとも良い。
【００１７】
請求項３に記載のように、共通配線に、外部電源と接続するための外部接続用端子が接続されている構成を採用することもできる。これによれば、検査回路内に設けられた電源電圧よりも高い電圧をアドレスデコーダに印加することができる。これにより、共通配線に出力される出力信号の電流値を大きくし、検出精度を向上させることができる。
【００１８】
請求項４に記載のように、共通配線に流れる電流の電流値に基づいて、アドレスデコーダの検査を行う検査部を備える構成を採用することができる。これによれば、アドレスデコーダの検査回路内で検査を行うことができる。これにより、外部電源と接続するための外部接続用端子を設けなくとも良い。
【００１９】
請求項５に記載の発明は、請求項１〜４いずれかに記載のアドレスデコーダの検査回路を使用して、アドレスデコーダを検査する方法であって、アドレスデコーダがＮＯＲ型の場合、直接入力を行うアドレス信号の全てを正論理信号群とし、検査時に、独立に設定される負論理信号の全てを負論理信号群とすると、正論理信号群及び負論理信号群の内いずれか１ビットだけを「１」にセットすることでアドレスデコーダを多重選択し、共通配線に流れる電流の値に基づいて検査を行う多重選択ステップを実行し、多重選択ステップにおいて、「１」をセットするビットを順次変化させて、信号群の全てのビットについて当該多重選択ステップを実行することを特徴としている。
【００２０】
このように本発明によれば、共通配線に流れる電流の値に基づいて検査を行うので、従来のように、多重選択ステップを実行した後に、全非選択ステップを実行することでメモリデータの値を検出して検査を行うのではなく、多重選択ステップのみで検査を行うことができる。これにより、半分の検査ステップで検査を行うことができる。すなわち、正論理信号群と負論理信号群の合計ビット数と同数の検査ステップで検査を行うことができる。
【００２１】
例えば、８個の３ビットＮＯＲ型アドレスデコーダで構成されるデコーダ回路の場合、正論理信号群と負論理信号群の合計ビット数は６なので、最短で６通りの検査ステップで検査を行うことができる。
【００２２】
以上のようにして、上記したアドレスデコーダの検査回路及びその検査方法は、検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができるアドレスデコーダの検査回路及びその検査方法となっている。
【００２３】
なお、請求項６に記載の発明の作用効果は、請求項５に記載の発明の作用効果と同様であるので、その記載を省略する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を、ＲＯＭなどのメモリにおいてメモリセルを選択する３ビットＮＯＲ型アドレスデコーダに適用した場合の実施形態を図に基づいて説明する。また、以下においては、電圧が高い状態（Ｈｉレベル）の信号を「１」、電圧が低い状態（Ｌｏｗレベル）の信号を「０」とみなす正論理によって記述する。
（第１実施形態）
図１は、検査時における、第１実施形態に係るアドレスデコーダの検査回路を示す回路図である。図２は、アドレスデコーダを構成しているＮＯＲゲートの構成を示す回路図である。図３は、デコーダの多重選択が行われる作用を説明する図である。図４は、テスト用のアドレスパターンを示す図である。なお、図１においては、便宜上、電源端子２３を省略している。
【００２５】
アドレスデコーダの検査回路１００（以下、単に検査回路１００と示す）は、図１に示すように、アドレスデコーダ１０〜１７（ＮＯＲ０００〜ＮＯＲ１１１）と、入力信号[Ａ０〜Ａ２]（正論理信号）を反転し、反転信号[Ａ０Ｎ〜Ａ２Ｎ]（負論理信号）をアドレスデコーダ１１〜１７（ＮＯＲ００１〜ＮＯＲ１１１）に出力するＮＯＴゲート４０〜４２と、反転信号[Ａ０Ｎ〜Ａ２Ｎ]と該反転信号[Ａ０Ｎ〜Ａ２Ｎ]とは独立に設定される独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ] （負論理信号）とを選択するマルチプレクサ５０〜５２と、独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]をマルチプレクサ５０〜５２に出力するレジスタ５３と、アドレスデコーダ１０〜１７の各出力端子１８と接続される中継配線６０〜６７と、該中継配線６０〜６７それぞれに設けられた第２スイッチング素子７０〜７７と、テスト信号（ＴＥＳＴ）を反転し、反転テスト信号（ＴＥＳＴＮ）を第２スイッチング素子７０〜７７に出力するＮＯＴゲート８０と、中継配線６０〜６７を介してアドレスデコーダ１０〜１７の各出力端子１８と接続される共通配線９０と、を有している。
【００２６】
アドレスデコーダ１０〜１７は、図２に示すように、出力端子１８と接地端子１９との間で互いに並列に配置される３つのＮチャネル型ＭＯＳトランジスタ２０〜２２と、出力端子１８と電源端子２３との間で直列に配置される３つのＰチャネル型ＭＯＳトランジスタ２４〜２６とを有し、対応するゲート電極にアドレス信号を入力する入力端子２７〜２９が接続されている。第１入力端子２７は、トランジスタ２０，２４のゲート電極と接続されており、該ゲート電極にアドレス信号Ａ０，Ａ０Ｎ，Ｂ０Ｎのいずれかが入力されるようになっている。第２入力端子２８は、トランジスタ２１，２５のゲート電極と接続されており、アドレス信号Ａ１，Ａ１Ｎ，Ｂ１Ｎのいずれかが入力されるようになっている。そして、第３入力端子２９は、トランジスタ２２，２６のゲート電極と接続されており、アドレス信号Ａ２，Ａ２Ｎ，Ｂ２Ｎのいずれかが入力されるようになっている。
【００２７】
入力端子２７〜２９から入力されるアドレス信号に１つでもＨｉレベルの信号「１」がある場合、３つのＮチャネル型ＭＯＳトランジスタ２０〜２２のいずれか一つが駆動され、接地端子１９と出力端子１８が接続され、出力端子１８が接地電位となる。これにより、信号「０」が出力される。これに対し、通常動作時（テスト信号（ＴＥＳＴ）がＬｏｗレベル）であり、入力端子２７〜２９から入力されるアドレス信号の全てがＬｏｗレベルの信号「０」である場合、３つのＰチャネル型ＭＯＳトランジスタ２４〜２６の全てが駆動され、電源端子２３と出力端子１８が接続され、出力端子１８が電源電位となる。これにより、信号「１」が出力される。
【００２８】
本実施形態に係るアドレスデコーダ１０〜１７には、電源端子２３から最も遠い位置に配置されたＰチャネル型ＭＯＳトランジスタ２４と、電源端子２３と出力端子１８とを接続する接続点３０との間に、電源端子２３と出力端子１８との接続を制御する第１スイッチング素子３１が設けられている。本実施形態に係る第１スイッチング素子３１は、Ｐチャネル型のＭＯＳトランジスタであり、そのゲート電極にテスト配線３２が接続されている。該ゲート電極には、テスト時に、テスト配線３２を介してＨｉレベルのテスト信号（ＴＥＳＴ）が入力される。これにより、テスト時に第１スイッチング素子３１がオフし、電源端子２３と出力端子１８との接続が遮断され、信号「１」が出力されないようになっている。なお、上記例では、第１スイッチング素子３１がＰチャネル型ＭＯＳトランジスタ２４と接続点３０との間に配置される例を示した。しかしながら、第１スイッチング素子３１の配置位置としては、電源端子２３と出力端子１８との接続を制御し、且つ出力端子１８と接地端子１９との接続を妨げない配置位置であれば上記例に限定されない。例えば、電源端子２３に最も近い位置に配置されたＰチャネル型ＭＯＳトランジスタ２６と電源端子２３との間に第１スイッチング素子３１が配置される構成としても良い。これによっても、電源端子２３と出力端子１８との接続を制御することができる。
【００２９】
ＮＯＴゲート４０〜４２は、入力信号[Ａ０〜Ａ２]（正論理信号）を反転し、反転信号[Ａ０Ｎ〜Ａ２Ｎ]（負論理信号）をアドレスデコーダ１１〜１７（ＮＯＲ００１〜ＮＯＲ１１１）に出力するものである。アドレスデコーダ１０（ＮＯＲ０００）には、入力信号[Ａ０〜Ａ２]しか入力されない。１つの入力信号[Ａ０〜Ａ２]（例えば[００１]）がＮＯＴゲート４０〜４２に入力されると、反転信号[Ａ０Ｎ〜Ａ２Ｎ]（例えば[１１０]）が一意的に決定される。これにより、通常動作時においては、１つのアドレスデコーダ（例えば、アドレスデコーダ１４（ＮＯＲ１００））のみが選択される。このように、ＮＯＴゲート４０〜４２とアドレスデコーダ１０〜１７によって、入力されるアドレス信号（入力信号）をデコードした結果を出力するデコーダ回路が構成される。
【００３０】
マルチプレクサ５０〜５２は、ＮＯＴゲート４０〜４２から出力される反転信号[Ａ０Ｎ〜Ａ２Ｎ]と、テスト時に、該反転信号[Ａ０Ｎ〜Ａ２Ｎ]とは独立に設定される独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]（負論理信号）とを選択するものである。図１に示すように、マルチプレクサ５０〜５２それぞれには、ＮＯＴゲート４０〜４２から出力された反転信号[Ａ０Ｎ〜Ａ２Ｎ]と、テスト信号（ＴＥＳＴ）と、レジスタ５３から出力された独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]とが入力されるようになっている。テスト信号（ＴＥＳＴ）がインアクティブ（Ｌｏｗレベル）の場合、マルチプレクサ５０〜５２は、ＮＯＴゲート４０〜４２から出力される反転信号[Ａ０Ｎ〜Ａ２Ｎ]をアドレスデコーダ１１〜１７に出力し、テスト信号（ＴＥＳＴ）がアクティブ（Ｈｉレベル）の場合、レジスタ５３から出力される独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]を対応するアドレスデコーダ１１〜１７に出力する。このように、テスト信号（ＴＥＳＴ）がアクティブの場合に、独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]を選択し、該信号をアドレスデコーダ１１〜１７に出力することで、複数のアドレスデコーダを選択することが可能な構成となっている。なお、レジスタ５３は、独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]を一時的に記憶するものであり、テスト信号（ＴＥＳＴ）がアクティブの場合、書き込みが可能となっている。
【００３１】
中継配線６０〜６７は、アドレスデコーダ１０〜１７の各出力端子１８と共通配線９０とを電気的に接続（中継）するものである。中継配線６０〜６７それぞれの途中には、出力端子１８と共通配線９０との接続を制御する第２スイッチング素子７０〜７７が設けられており、その一端が出力端子１８と接続され、他端が共通配線９０と接続されている。本実施形態に係る第２スイッチング素子７０〜７７は、Ｐチャネル型のＭＯＳトランジスタであり、そのゲート電極に、テスト信号（ＴＥＳＴ）がＮＯＴゲート８０によって反転された反転テスト信号（ＴＥＳＴＮ）が入力されるようになっている。これにより、テスト時に、第２スイッチング素子７０〜７７のゲート電極にＬｏｗレベルの反転テスト信号（ＴＥＳＴＮ）が印加され、第２スイッチング素子７０〜７７がオンし、出力端子１８と共通配線９０とが接続されるようになっている。なお、上記例では、第２スイッチング素子７０〜７７がＰチャネル型のＭＯＳトランジスタである例を示した。しかしながら、第２スイッチング素子７０〜７７としては、Ｎチャネル型のＭＯＳトランジスタを採用することもできる。この場合、ＮＯＴゲート８０を設けなくとも良い。
【００３２】
共通配線９０は、テスト時に、中継配線６０〜６７を介して、複数のアドレスデコーダ１０〜１７の各出力端子１８と接続される。本実施形態においては、共通配線９０に外部接続用端子９１が設けられており、該外部接続用端子９１を介して、共通配線９０と外部電源１１０とが接続されるようになっている。したがって、外部電源１１０により、共通配線９０に内部電源電圧よりも高い電圧を印加するようにすることで、共通配線９０に流れる電流の値を大きくし、検出精度を向上させることができる。本実施形態では、外部接続用端子９１にテスターを当てることで、共通配線９０を流れる電流を検出し、検出された電流値と予め測定された規定の電流値（アドレスデコーダが正常に動作した場合に共通配線９０で検出されることが期待される電流値）とを比較することで、検査を行うようにしている。なお、上記例では、テスターを外部接続用端子９１に当てることで検査を行う例を示した。しかしながら、検査回路１００内に検査部（図示略）を設けることで、検査を行うようにしても良い。これにより、検査回路１００内で検査を行うことができるので、外部接続用端子を設けなくとも良い。上記した検査部としては、例えば抵抗やコンパレータ等から構成されるものを採用することができる。コンパレータを用いた場合、ファンクション判定を行うことができる。
【００３３】
次に、テスト信号（ＴＥＳＴ）がインアクティブ（Ｌｏｗレベル）の場合、すなわち、通常動作における検査回路１００の動作を説明する。テスト信号（ＴＥＳＴ）がインアクティブの場合、マルチプレクサ５０〜５２は、ＮＯＴゲート４０〜４２から出力される反転信号[Ａ０Ｎ〜Ａ２Ｎ]を選択する。したがって、入力信号[Ａ０〜Ａ２]と反転信号[Ａ０Ｎ〜Ａ２Ｎ]がアドレスデコーダ１０〜１７（ＮＯＲ０００〜ＮＯＲ１１１）に適宜入力され、１つのアドレスデコーダのみが選択される。この場合、第１スイッチング素子３１はオン状態となるので、選択されたアドレスデコーダの出力端子１８と電源端子２３が接続され、出力端子１８は電源電位となる。これにより、信号「１」がメモリセル（図示略）に出力される。また、テスト信号がＬｏｗレベルなので、ＮＯＴゲート８０によって反転された反転テスト信号（ＴＥＳＴＮ）はＨｉレベルとなり、第２スイッチング素子７０〜７７はオフ状態となる。これにより、出力端子１８と共通配線９０との接続が遮断され、選択されたアドレスデコーダの出力端子から、中継配線と共通配線９０を介して、他の選択されなかったアドレスデコーダと接続されているメモリセルに、信号「１」が出力される等の不具合が生じないようになっている。
【００３４】
次に、テスト信号（ＴＥＳＴ）がアクティブ（Ｈｉレベル）の場合、すなわち、テスト時における検査回路１００の動作を説明する。テスト信号がアクティブの場合、マルチプレクサ５０〜５２は、レジスタ５３から出力される独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]を選択する。したがって、入力信号[Ａ０〜Ａ２]と独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]がアドレスデコーダ１０〜１７（ＮＯＲ０００〜ＮＯＲ１１１）に適宜入力され、複数のアドレスデコーダを多重選択することができるようになっている。
【００３５】
例えば、図３に示すような入力信号[Ａ０〜Ａ２]と独立反転信号[Ｂ０Ｎ〜Ｂ２Ｎ]の組み合わせであるアドレスパターン[Ａ０〜Ｂ２Ｎ]＝[１０００００]をアドレスデコーダ１０〜１７に入力することで、アドレスデコーダを多重選択することができる。図３の太枠で囲まれた部分が、アドレスデコーダ１０〜１７（ＮＯＲ０００〜ＮＯＲ１１１）それぞれに入力されるアドレス信号を示している。上記したアドレスパターンを入力した場合、アドレスデコーダ１１，１３，１５，１７（ＮＯＲ００１，ＮＯＲ０１１，ＮＯＲ１０１，ＮＯＲ１１１）にアドレス信号[０００]が入力され、これらを一度に選択する多重選択（４重選択）が実行される。通常のデコーダ回路であれば、多重選択されたアドレスデコーダ１１，１３，１５，１７におけるＰチャネル型ＭＯＳトランジスタ２４〜２６の全てがオン状態となるので、出力端子１８と電源端子２３が接続され、出力信号「１」が出力される。しかしながら、本実施形態に係るアドレスデコーダ１０〜１７はＰチャネル型ＭＯＳトランジスタである第１スイッチング素子３１を有している。第１スイッチング素子３１のゲート電極にＨｉレベルのテスト信号（ＴＥＳＴ）が入力されると、第１スイッチング素子３１はオフ状態となり、アドレスデコーダ１０〜１７の出力端子１８と電源端子２３との接続が遮断される。したがって、選択されたアドレスデコーダ１１，１３，１５，１７の出力端子１８は電源電位とはならならず、信号「１」は出力されない。また、アドレス信号[０００]が入力されているので、Ｎチャネル型ＭＯＳトランジスタ２０〜２２はオンせず、出力端子１８と接地端子１９は接続されない。すなわち、出力端子１８は接地電位とはならず、信号「０」も出力されない。したがって、多重選択されたアドレスデコーダ１１，１３，１５，１７から出力信号は出力されず、これらの出力端子１８から共通配線９０に流れる電流は、ほぼゼロとなる。これに対し、アドレス信号Ａ０に「１」が入力され、他のアドレス信号に「０」が入力されるアドレスデコーダ１０，１２，１４，１６（ＮＯＲ００，ＮＯＲ０１０，ＮＯＲ１００，ＮＯＲ１１０）は、アドレス信号Ａ０が入力されるそれぞれのＮチャネル型ＭＯＳトランジスタ２０が正常にオンした場合、非選択状態となる。すなわち、Ｎチャネル型ＭＯＳトランジスタ２０が正常にオンした場合、出力端子１８と接地端子１９が接続され、出力端子１８が接地電位となる。これにより、信号「０」がメモリセル（図示略）に出力される。
【００３６】
第２スイッチング素子７０〜７７のゲート電極には、ＮＯＴゲート８０によって反転されたＬｏｗレベルの反転テスト信号（ＴＥＳＴＮ）が入力され、これにより、第２スイッチング素子７０〜７７がオンし、各アドレスデコーダ１０〜１７の出力端子１８と共通配線９０とが電気的に接続されている。したがって、各アドレスデコーダ１０〜１７の出力信号が、共通配線９０に流れ込むようになっている。共通配線９０には、外部接続用端子９１を介して、外部電源１１０が接続されているので、アドレスデコーダ１０，１２，１４，１６の各Ｎチャネル型ＭＯＳトランジスタ２０には、外部電源１１０の電位と接地電位との差である外部電源電圧に基づく電圧（第２スイッチング素子と配線抵抗によって電圧降下された電圧）が印加される。各Ｎチャネル型ＭＯＳトランジスタ２０が正常にオンした場合、Ｎチャネル型ＭＯＳトランジスタ２０のオン抵抗と、外部電源電圧に基づく電圧によって決定される出力信号ｉが各アドレスデコーダ１０，１２，１４，１６の出力端子１８から出力される。これらの出力信号ｉは、各共通配線６０，６２，６４，６６及び第２スイッチング素子７０，７２，７４，７６を介して共通配線９０に出力される。すなわち、共通配線９０に４つの出力信号ｉの総和である電流４ｉ（以下、共通配線９０に出力される出力信号の総和を、総和電流と示す）が出力されるようになっている。しかしながら、例えば、アドレスデコーダ１０のＮチャネル型ＭＯＳトランジスタ２０にオープン不良が生じていたり、Ｎチャネル型ＭＯＳトランジスタ２０の端子に接続される配線に断線が生じている場合、アドレスデコーダ１０から出力信号ｉは出力されず、共通配線９０に、３つのアドレスデコーダ１２，１４，１６から出力される出力信号ｉの総和である総和電流３ｉが出力されることとなる。このように、Ｎチャネル型ＭＯＳトランジスタ２０に不具合が生じていると、各Ｎチャネル型ＭＯＳトランジスタ２０が正常にオンした場合に検出されることが期待される総和電流と検査時に検出される総和電流の電流値が異なるので、これらを比較することで、Ｎチャネル型ＭＯＳトランジスタ２０に不具合が生じているか否かを判別することができる。なお、上記例では、１つのＮチャネル型ＭＯＳトランジスタから出力される出力信号の寄与が全くない場合を示した。しかしながら、例えばＮチャネル型ＭＯＳトランジスタが、ハイインピーダンス状態であっても、出力信号（総和電流）の電流値によって検査を行っているので、ハイインピーダンス状態を判別することもできる。これにより、良品判定を行うことができる。また、上記したように、出力信号の電流値によって検査を行っているので、従来のように、予め、多重選択によって出力が期待されるテスト用のメモリデータの期待値を用意しなくとも良い。
【００３７】
以上、１つのアドレスパターンを入力することで、４つの（半分の）アドレスデコーダにおける１つのＮチャネル型ＭＯＳトランジスタの検査を行う原理を説明した。以下、アドレスパターンにおける信号「１」を入力するアドレス信号のビットを順次変化させることで、全てのアドレスデコーダ１０〜１７（ＮＯＲ０００〜ＮＯＲ１１１）におけるＮチャネル型ＭＯＳトランジスタ２０〜２２の検査を行う方法を概説する。全てのアドレスパターンを示した図を、図４に示す。
【００３８】
先ず、図４の（１）に示すように、アドレスパターン[Ａ０〜Ｂ２Ｎ]＝[１０００００]を入力することで、アドレスデコーダ１０，１２，１４，１６（ＮＯＲ０００，ＮＯＲ０１０，ＮＯＲ１００，ＮＯＲ１１０）のＮチャネル型ＭＯＳトランジスタ２０の検査を実行する。これは、上記した検査方法である。この時検出された総和電流の電流値が、検出されることが期待される電流値４ｉと等しい場合、各Ｎチャネル型ＭＯＳトランジスタ２０が正常にＯＮした事を示し、ハイインピーダンス状態でないことを示している。以上が、１回の多重選択ステップである。
【００３９】
次に、図４の（２）に示すように、「１」を入力するビットがＡ０からＡ１に変化したアドレスパターン[Ａ０〜Ｂ２Ｎ]＝[０１００００]を入力することで、アドレスデコーダ１０，１１，１４，１５（ＮＯＲ０００，ＮＯＲ００１，ＮＯＲ１００，ＮＯＲ１０１）のＮチャネル型ＭＯＳトランジスタ２１の検査を実行する。この時検出された総和電流の電流値が、検出されることが期待される電流値４ｉと等しい場合、各Ｎチャネル型ＭＯＳトランジスタ２１が正常にＯＮした事を示し、ハイインピーダンス状態でないことを示している。
【００４０】
次に、図４の（３）に示すように、「１」を入力するビットがＡ１からＡ２に変化したアドレスパターン[Ａ０〜Ｂ２Ｎ]＝[００１０００]を入力することで、アドレスデコーダ１０，１１，１２，１３（ＮＯＲ０００，ＮＯＲ００１，ＮＯＲ０１０，ＮＯＲ０１１）のＮチャネル型ＭＯＳトランジスタ２２の検査を実行する。この時検出された総和電流の電流値が、検出されることが期待される電流値４ｉと等しい場合、各Ｎチャネル型ＭＯＳトランジスタ２２が正常にＯＮした事を示し、ハイインピーダンス状態でないことを示している。
【００４１】
次に、図４の（４）に示すように、「１」を入力するビットがＡ２からＢ０Ｎに変化したアドレスパターン[Ａ０〜Ｂ２Ｎ]＝[０００１００]を入力することで、アドレスデコーダ１１，１３，１５，１７（ＮＯＲ００１，ＮＯＲ０１１，ＮＯＲ１０１，ＮＯＲ１１１）のＮチャネル型ＭＯＳトランジスタ２０の検査を実行する。この時検出された総和電流の電流値が、検出されることが期待される電流値４ｉと等しい場合、各Ｎチャネル型ＭＯＳトランジスタ２０が正常にＯＮした事を示し、ハイインピーダンス状態でないことを示している。
【００４２】
次に、図４の（５）に示すように、「１」を入力するビットがＢ０ＮからＢ１Ｎに変化したアドレスパターン[Ａ０〜Ｂ２Ｎ]＝[００００１０]を入力することで、アドレスデコーダ１２，１３，１６，１７（ＮＯＲ０１０，ＮＯＲ０１１，ＮＯＲ１１０，ＮＯＲ１１１）のＮチャネル型ＭＯＳトランジスタ２１の検査を実行する。この時検出された総和電流の電流値が、検出されることが期待される電流値４ｉと等しい場合、各Ｎチャネル型ＭＯＳトランジスタ２１が正常にＯＮした事を示し、ハイインピーダンス状態でないことを示している。
【００４３】
最後に、図４の（６）に示すように、「１」を入力するビットがＢ１ＮからＢ２Ｎに変化したアドレスパターン[Ａ０〜Ｂ２Ｎ]＝[０００００１]を入力することで、アドレスデコーダ１４，１５，１６，１７（ＮＯＲ１００，ＮＯＲ１０１，ＮＯＲ１１０，ＮＯＲ１１１）のＮチャネル型ＭＯＳトランジスタ２２の検査を実行する。この時検出された総和電流の電流値が、検出されることが期待される電流値４ｉと等しい場合、各Ｎチャネル型ＭＯＳトランジスタ２２が正常にＯＮした事を示し、ハイインピーダンス状態でないことを示している。
【００４４】
以上、６回の多重選択ステップによって、全てのアドレスデコーダ１０〜１７（ＮＯＲ０００〜ＮＯＲ１１１）におけるＮチャネル型ＭＯＳトランジスタ２０〜２２の検査を終了する。このように、３ビットアドレスデコーダの場合、必要な検査ステップは６通り（アドレスパターンのビット数と同じ）となり、従来の１２通りと比較して、半分の検査ステップでテストを行うことができる。
【００４５】
このように、本実施形態で示した検査回路１００及びその検査方法は、検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができる検査回路及びその検査方法となっている。
【００４６】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００４７】
本実施形態では、本発明をＮＯＲ型のアドレスデコーダに適用した例を示した。しかしながら、本発明は上記例に限定されず、ＮＡＮＤ型のアドレスデコーダにも適用することができる。この場合、アドレスパターンにおけるいずれか１ビット（例えばＡ０）に「０」を入力し、他のビットを「１」に入力することで多重選択ステップを実行し、アドレスパターンにおける信号「０」を入力するビットを順次変化させることで、本実施形態で示した検査と全く同様の検査を行うことができる。
【００４８】
本実施形態では、本発明を３ビットアドレスデコーダに適用した例を示した。しかしながら、上記例に限定されず、３ビット以外のアドレスデコーダに適用することも可能である。ｎビットアドレスデコーダの場合、アドレスパターンのビット数は２ｎとなるので、最短で２ｎ通りの検査ステップで検査を行うことができる。
【００４９】
本実施形態では、検出された総和電流の電流値と、検出されることが期待される電流値とを比較することで、検査を行う例を示した。しかしながら、検査方法は、上記例に限定されない。例えば、上記した３ビットアドレスデコーダの場合、全部で６通りの検査ステップを実行するので、６つの総和電流の電流値を得ることができる。これら６つの総和電流の電流値に基づいて、検査を行っても良い。これにより、製造工程で生じる製造ばらつきなどのノイズを除去することができる。また、検出されることが期待される電流値を予め用意しなくとも良い。
【図面の簡単な説明】
【００５０】
【図１】検査時における、第１実施形態に係るアドレスデコーダの検査回路を示す回路図である。
【図２】アドレスデコーダを構成しているＮＯＲゲートの回路構成を示す回路図である。
【図３】デコーダの多重選択が行われる作用を説明する図である。
【図４】テスト用のアドレスパターンを示す図である。
【符号の説明】
【００５１】
１０〜１７・・・アドレスデコーダ
３１・・・第１スイッチング素子３１
５０〜５２・・・マルチプレクサ
６０〜６７・・・中継配線
７０〜７７・・・第２スイッチング素子
９０・・・共通配線
１００・・・アドレスデコーダの検査回路
１１０・・・外部電源
【図１】
2010015656.tif 000003
【図２】
2010015656.tif 000004
【図３】
2010015656.tif 000005
【図４】
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