(57)【要約】【課題】  同一の機能を実行する構成要素を複数個積層して構成した電子回路装置において、各構成要素に構成要素を特定する情報を予め持たせることなく、制御要素が積層された複数の構成要素から任意の構成要素を選択することを可能とする。【解決手段】  各構成要素に順序論理回路を設け、前段に積層された構成要素、或いは制御要素から送信された制御データにより順序論理回路の状態を変更することにより、制御対象の構成要素の状態を制御要素による選択を受け付ける状態に設定する。【選択図】  図１
2010015654.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの制御要素と同一の機能を実現する複数の構成要素を積層した電子回路装置であって、
前記制御要素及び前記構成要素はデータを送受信する通信手段を有し、
前記制御要素は前記通信手段を介して前記構成要素の状態の変更を指示するデータを前記構成要素の一つに送信する手段を有し、
前記構成要素は前段の制御要素又は構成要素から送信された前記状態の変更を指示するデータに従って動作状態を変更する手段と、
前記通信手段を介して前記前段の制御要素又は構成要素から送信された前記状態の変更を指示するデータを後段の構成要素に送信する手段を有することを特徴とする電子回路装置。
【請求項２】
請求項１記載の電子回路装置であって、
前記構成要素は動作状態を表す状態情報を保持する状態情報保持手段と、
前記状態の変更を指示するデータと前記状態情報保持手段に保持された状態情報に基づいて動作状態を決定する組合せ論理手段を有することを特徴とする電子回路装置。
【請求項３】
請求項２記載の電子回路装置であって、
前記制御要素は前記状態情報を初期状態にリセットする信号を出力するリセット手段を有することを特徴とする電子回路装置。
【請求項４】
請求項１乃至請求項３記載の電子回路装置であって、
前記構成要素は同一の機能を実現する複数のメンバーと、
前記制御要素が指示したメンバーを選択するメンバー指定手段を有することを特徴とする電子回路装置。
【請求項５】
請求項１乃至請求項４記載の電子回路装置であって、
前記制御要素と前記制御要素から最も離れた位置に積層されている構成要素と通信する第２の通信路を有することを特徴とする電子回路装置。
【請求項６】
請求項１乃至請求項５記載の電子回路装置であって、
前記通信手段は、コイルによる誘導結合を用いた無線接続手段であることを特徴とする電子回路装置。
【請求項７】
請求項１乃至請求項６記載の電子回路装置であって、
前記構成要素は着脱可能な電子回路基板であることを特徴とする電子回路装置。
【請求項８】
請求項１乃至請求項６記載の電子回路装置であって、
前記構成要素は半導体チップであることを特徴とする電子回路装置。
【請求項９】
請求項８記載の電子回路装置であって、
前記半導体チップはメモリチップであることを特徴とする電子回路装置。
【請求項１０】
請求項１乃至請求項９記載の電子回路装置であって、
前記構成要素は同一機能であり且つ同一構造であることを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一機能を実現する構成要素を縦方向或いは横方向に複数個縦続接続して、所定の規模の電子回路を構成するものであり、縦続接続され各構成要素に固有の識別番号を割り当てることなく、所望の構成要素を選択し機能の実行を指示することが可能な電子回路装置に関するものである。
【背景技術】
【０００２】
近年、複数の半導体メモリを積層することで外部から１つの半導体メモリと同様に制御できる大容量の積層型半導体メモリ装置が開発されている。例えば磁気ハードディスクに代えて不揮発性メモリを用いたSolid State Drive（ＳＳＤ）では、同一のフラッシュメモリチップを複数枚積層することで記憶容量を増大できる。１ＧＢのＮＡＮＤフラッシュメモリを３２枚とコントロールチップを同一パッケージ内に積層すれば、３２ＧＢのＮＡＮＤフラッシュメモリとして外部からアクセスできる。同様にして、ＤＲＡＭチップを積層することで、ＤＲＡＭの記憶容量を増大できる。また、マイクロプロセッサチップを多層に積層してマルチコアプロセッサとして用いることも考えられる。
このような積層型半導体装置内に多層に積層されたチップ間や、積層されたプリント配線基板間を無線接続する技術として、本発明者らは、チップ上の配線やプリント配線基板上の配線により形成されるコイルを介して積層実装されるチップ間や基板間で誘導結合による通信を行う電子回路を提案している（特許文献１〜７、非特許文献１〜８参照。）。
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０５０３５４号公報
【特許文献４】特開２００６−０６６４５４号公報
【特許文献５】特開２００６−１０５６３０号公報
【特許文献６】特開２００６−１７３９８６号公報
【特許文献７】特開２００６−１７３４１５号公報
【特許文献８】特開２００３−１１００８６号公報
【特許文献９】特開２００７−１５７２６６号公報
【非特許文献１】D. Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference (ISSCC'04), Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004.
【非特許文献２】N. Miura et al, "Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp. 246-249, Jun. 2004.
【非特許文献３】N. Miura et al, "Cross Talk Countermeasures in Inductive Inter-Chip Wireless Superconnect," in Proc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct. 2004.
【非特許文献４】N. Miura, D. Mizoguchi, M. Inoue, H. Tsuji, T. Sakurai, and T. Kuroda,"A 195Gb/s 1.2W 3D-Stacked Inductive Inter-Chip Wireless Superconnect with Transmit Power Control Scheme,"IEEE International Solid-State Circuits Conference (ISSCC'05), Dig. Tech. Papers, pp. 264-265, Feb. 2005.
【非特許文献５】N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State Circuits Conference (ISSCC'06), Dig. Tech. Papers, pp. 424-425, Feb. 2006.
【非特許文献６】N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda, "A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping," IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.264-265, Feb. 2007.
【非特許文献７】H. Ishikuro, S. Iwata, and T. Kuroda, "An Attachable Wireless Chip Access Interface for Arbitrary Data Rate by Using Pulse-Based Inductive-Coupling through LSI Package,"IEEE International Solid-State Circuits Conference (ISSCC'07), Dig. Tech. Papers, pp.360-361,608, Feb. 2007.
【非特許文献８】N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda,"An 11Gb/s Inductive-Coupling Link with Burst Transmission,"IEEE International Solid-State Circuits Conference (ISSCC08), Dig. Tech. Papers, pp.298-299, Feb. 2008.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特開２００５−２２８９８１号公報(特許文献１)に示す発明を用いれば、同一種類の複数のチップを積層し、従来のワイヤボンディングで各チップに電源を供給し、誘導結合でチップ間のデータ通信ができる。積層されたチップの中から所望のチップを選択して動作させる方法としては、各チップの積層位置に関する情報を各チップに固有のチップ識別番号として割り当てて、チップ選択アドレスを全チップに送り、各チップでチップ選択アドレスとチップ識別番号を比較することで、チップを選択指定する方法が知られている。例えば、各チップが固有の８ビットの識別番号を有すれば、２５６個のチップを区別して選択することが可能である。
【０００４】
各チップが異なる場合は、各チップの製造過程において、チップ識別番号を埋め込むことは容易である。しかし、同一のチップを積層した場合、積層される順位に応じて異なるチップ識別番号を埋め込む必要があり、容易ではない。
各チップを何番目の順位に積層実装するかを予め決めておけば、チップの製造過程でチップ識別番号を埋め込むことができる。例えば、フラッシュメモリの場合、各チップをテストして良品を選別する段階で、フラッシュメモリの特定の領域にチップ識別番号を書き込めば良い。或いは、ＤＲＡＭの場合、レーザーでヒューズを切断することで、チップ識別番号を書き込むことができる。ＤＲＡＭでは、各チップをテストして不良ビットが見つかれば、レーザーを照射して冗長回路のヒューズを切断することで、不良ビット列を予備のビット列に置き換えることができるからである。
【０００５】
しかし、このような方法では製造工程が増えて製造コストが高くなる。また、同一外観ではあるが予め積層順位を定めたチップ識別番号を有するチップを所定の順位に積層しなければならないため、積層実装時にチップを分類して正しい順位に配置するための工程が増えコストが高くなる。更に、各積層順位のチップの製造歩留まりは一般に異なるので、積層順位によってチップの過不足を生じやすく、生産調整が難しくなり、コスト高の要因となる。
【０００６】
一方、チップは完全に同一であるが、積層実装の際に、どの積層順位に実装されたかの情報をワイヤボンディングでチップに与えることもできる。例えば、２本のワイヤボンディングを使って１番目のチップには（ＧＮＤ、ＧＮＤ）、２番目のチップには（ＧＮＤ、ＶＤＤ）、３番目のチップには（ＶＤＤ、ＧＮＤ）、４番目のチップには（ＶＤＤ、ＶＤＤ）の電位を与えると、各チップがどの順位に積層されたかを認識できる。しかし、この方法は、チップの積層数が６４枚になった場合、６本のワイヤボンディングを必要とし、全チップで６＊６４＝３８４本のワイヤボンディングが必要になる。たくさんのワイヤボンディングをすることで、積層実装のコストが高くなり、或いは積層実装が困難になる。
そこで、製造過程にチップ識別番号を埋め込むことや実装時にワイヤボンディングでチップ識別番号を与えるのではなく、各チップに固有のチップ識別番号を割り当てるために、以下のような発明が行われている。
【０００７】
特開２００３−１１００８６号公報(特許文献８)に開示されている発明の場合、寄生容量への充電時間など半導体チップごとの製造ばらつきを利用して固有のチップ識別番号を生成しているので、異なるチップ制御番号を確実に得られるとは限らない。また、特開２００７−１５７２６６号公報(特許文献９)に開示されている発明の場合、チップが積層実装されて縦続接続されることで各チップに搭載された演算回路がチップ識別番号を生成している。例えば３ビットの入力値（Ａ０、Ａ１、Ａ２）に対して１を足した３ビットの出力値（Ｓ０、Ｓ１、Ｓ２）を生成するインクリメント演算回路が各チップに設置され、チップの積層順に従ってインクリメント演算回路が縦続接続され、前段の演算出力（Ｓ０、Ｓ１、Ｓ２）が後段の演算入力（Ａ０、Ａ１、Ａ２）となるように接続経路を形成することで、各チップに個別のチップ識別番号が割り当てられる。更に、全てのチップに対して共通接続されるチップ選択アドレスと各チップのチップ識別番号を比較する比較器を備え、一致を検出したときにチップ選択信号を出力している。
【０００８】
上記従来の方法では、予め用意された演算器のビット数からチップ積層数の上限が決まるので、それ以上の枚数のチップを積層できない。例えば上記例では、３ビットなので、最大８枚までしかチップを積層できない。それ以上のチップを積層するためには、回路の再設計が必要になる。或いは、チップ積層数の上限を予め大きく確保しておくためには、演算回路のビット数を必要以上に大きくしなければならず、演算や通信のコストが高くなる。
更に、特開２００３−１１００８６号公報(特許文献８)および特開２００７−１５７２６６号公報(特許文献９)いずれの発明においても、全チップにチップ選択アドレスを送り、各チップのチップ識別番号と比較することで所望の半導体チップを選択するために、全チップに共通の接続経路を形成しなければならない。誘導結合で接続する場合、接続できる距離は、コイルの直径程度である。したがって、全チップに共通の接続経路を形成するためには、全チップを積層実装したときのチップの厚さ方向の距離に相当する直径のコイルが必要になる。チップの厚さが５０μｍの場合、６４枚のチップを積層すると３ｍｍ以上の厚さになる。この場合、全チップに共通の接続経路を形成するためには３ｍｍ以上の直径のコイルが必要になり、これを１０ｍｍ程度のチップに集積するのは高価になる。
【０００９】
また、比較的近くのチップと通信する場合でも、全てのチップにチップ選択アドレスを伝えるので、無駄な電力を消費する。
また、抜き差しできる基板が積層された状態にある場合、基板の挿抜のたびにチップ識別番号を生成する必要があり、そのための電力が必要になる。
本発明は、上記問題点に鑑み、同一種類或いは２乃至３種類に分類される複数の半導体チップ又は装置等の電子回路要素を任意の数縦方向或いは横方向に積層させて装置を構成し、所望の電子回路基板を選択して通信することが可能な積層型装置を提供することを目的としている。また、少ない消費電力により積層された複数の電子回路要素から任意の電子回路要素を選択することが可能な構成を提供することを目的としている。また、多層に積層される複数の電子回路要素から所望の電子回路要素を端子の接触、光結合、或いは電磁結合により選択的に結合し通信することが可能な電子回路に応用できることを目的としている。
【課題を解決するための手段】
【００１０】
本発明は同一の機能を持つ複数の構成要素を任意の数縦方向或いは横方向に積層させるものであり、各構成要素は順序論理回路と、積層された前段の構成要素、及び後段の構成要素と通信する通信手段を有している。各構成要素の順序論理回路は構成要素の現在の内部状態と前段の構成要素から受信した制御信号に基づいて次の内部状態を決定する。また、各構成要素は順序論理回路が決定した内部状態に基づいて構成要素自体の処理内容を決定し、当該処理を実行する構成を有している。
【発明の効果】
【００１１】
本発明は同一機能の構成要素を任意の数積層することにより、任意の能力を有する電子回路装置を構成することを可能とするものである。本発明の構成により、各構成要素に識別番号を割り当てる必要がなくなる。従って、構成要素を追加、或いは削除して装置全体の能力を変更する際、構成要素を再設計する必要がなく、低コストに実現することが可能となる。また、積層されている全ての構成要素に選択のための情報を伝達する必要がなく低電力による駆動が可能となる。
【実施例１】
【００１２】
図１は、本発明の第１の実施態様を示す図であり、所定のメモリ容量を有するメモリチップを任意の数積層し、大きな容量のメモリ回路装置を構成するものである。積層されたメモリチップの最前列に各メモリチップを制御する制御要素であるコントロールチップが積層されている。同実施態様は、コントロールチップ及びメモリチップ間の通信手段として誘導結合を用いる構成である。
図１(ａ)は同実施態様の全体構成を示す図であり、同一機能のｎ個のメモリチップ(メモリチップ１からメモリチップｎ)が積層され、メモリチップの最前列にコントロールチップ100が積層されている。メモリチップは通信回路111乃至113と、図示されていない所定の容量のメモリセルと読み出し/書き込み制御回路が集積されている。
通信回路内には送受信回路が設けられている。当該実施態様は誘導結合により通信を行うものであり、通信距離は任意の値に設計可能である。メモリチップｍの送受信回路内の受信回路はメモリチップｍ−ｙからの信号を受信し、メモリチップｍ内の制御回路に渡す。また、メモリチップｍの送信回路は制御回路のデータをメモリチップｍ＋ｘに送信する。メモリチップｍが転送状態にある時、受信回路が受信した信号を送信回路により送信することにより、メモリチップｍ−ｙからの信号をチップｍ＋ｘに転送(中継)する。
当該実施態様の送受信回路は、前方の構成要素から信号を受信し、後方の構成要素に送信する送受信形態と、後方の構成要素から信号を受信し、前方の構成要素に送信する送受信形態が可能である。従って上記の「ｘ」と「ｙ」は正もしくは負の整数が可能であるが、以下、「ｘ」と「ｙ」はいずれも１の場合で説明する。
【００１３】
コントロールチップ100から各メモリチップに並列にリセット信号103が出力される。リセット信号103を受信した各メモリチップはメモリチップ内の通信回路を初期化する。コントロールチップ100のデータ入出力部104はメモリチップ１の通信回路111に誘導結合されている。メモリチップ１の通信回路111は後段に積層されているメモリチップ２の通信回路112と誘導結合されている。同様に、メモリチップｍは前段に積層されているメモリチップｍ−１の通信回路、及び後段に積層されているメモリチップｍ＋１の通信回路と誘導結合されている。最終段のメモリチップｎは前段に積層されているメモリチップｎ−１の通信回路とのみ誘導結合されている。
ｎ個のメモリチップの中の特定のメモリチップｍ内に集積されているメモリセルにアクセスする場合、コントロールチップ100はデータ入出力部104からメモリチップｍを選択する制御データを出力することにより、メモリチップｍを選択状態に設定する。次に、コントロールチップ100は、アクセスするメモリセルのアドレスと、書き込み/読み出し制御信号を出力し、前記アドレスに対してデータの書き込み/読み出しを実行する。
【００１４】
図１(ｂ)はメモリチップｍの構成を示す図である。通信回路120は送受信回路122と順序論理回路135を有している。
送受信回路122は前段のメモリチップｍ−１の送受信回路と誘導結合する受信回路部123と、後段のメモリチップｍ＋１の送受信回路と誘導結合する送信回路部127と、通信回路120の全体を制御する制御回路125を有している。
順序論理回路135はメモリチップの動作状態を表す３ビットの状態情報[Ｓ1、 Ｓ2、 Ｓ3]133を記憶するフリップフロップ134と、組合せ論理回路136を有している。組合せ論理回路136はフリップフロップ134の値と送受信回路122が前段のメモリチップｍ−１(メモリチップ1ではコントロールチップ100)から送信された２ビットの制御情報(Ｄ1、Ｄ2)131に基づいて、メモリチップｍが次に採るべき動作状態を決定し、対応する状態情報をフリップフロップ134に記憶する。
制御回路125は状態情報[Ｓ1、 Ｓ2、 Ｓ3]133に基づいてメモリチップｍの動作を決定し、メモリチップｍの全体を制御する。制御回路125はメモリチップ内のメモリセルに読み出し/書き込みの制御信号とアドレス情報を送信し、読み出したデータ或いは書き込むデータを授受する信号線137を有している。
【００１５】
図２(ａ)は図１の送受信回路122の回路例であり、図２(ｂ)は送受信回路122の詳細図である。送受信回路122は受信回路部123と送信回路部127と制御回路125により構成されている。受信回路部123は受信コイル141と受信器142から構成され、送信回路部127は送信コイル145と送信器146から構成されている。制御回路125は図１に示される状態情報133に基づいて受信器142、送信器146、メモリセルを制御すると共に、受信回路部123と送信回路部127によるデータの授受を制御する。
データの授受には、受信器回路部123を介して受信したデータをメモリセル等の内部回路に送信する動作、同じく、受信したデータを送信回路部127を介して次段のメモリチップに転送(中継)する動作、メモリセル等の内部回路のデータを送信回路部127を介して次段のメモリチップ(又はコントロールチップ100)に送信する動作がある。
【００１６】
図２(ｂ)には受信器142と送信器146の回路例が示されている。受信器142は誘導結合により受信コイル141に発生した電圧を増幅し、［Rxdata］として制御回路125に出力する増幅回路143と、受信コイル141と増幅回路143の間のオン/オフを制御するゲート回路144から構成されている。
ゲート回路144は制御回路125からの［disable］信号により制御される。ゲート回路144がオンの時、受信回路部123は受信状態となり、増幅回路143は受信コイル141が受信した信号を増幅して制御回路に渡す。制御回路125から［disable］信号が出力されるとゲート回路144はオフとなり、増幅回路143と受信コイル141は分離され、受信動作は休止状態(disabled)となる。
送信器146は制御回路125が出力するデータ信号［Txdata］の「１」「０」に対応して送信コイル145に流れるパルス電流の向きを制御し、次段の受信コイルとの間に出力信号に対応した誘導結合を生成する。
なお、同図では、受信回路部と送信回路部は各一つのみが記載されているが、必要に応じて任意の数とすることが可能である。
【００１７】
図２(ｃ)乃至図２(ｅ)は、受信コイルと送信コイルの配置例を示す図である。
図２(ｃ)は受信コイル141と送信コイル145を個別に設ける構成である。当該構成を採用することにより、受信コイル141と送信コイル145の設置位置を任意に決定することが可能となり、各コイル間の干渉を小さくすることが可能となる。
図２(ｄ)は１つのコイル147により送信コイルと受信コイルを兼用する構成であり、コイルを送信時と受信時に切り換えて使用する。図２(ｅ)のコイル148は送信コイルと受信コイルを同軸に配置する構成である。図２(ｄ)及び図２(ｅ)の構成は、送信時は送信回路146を駆動し受信回路142を休止状態とし、受信時は受信回路142を駆動し送信回路146を休止状態とすることにより相互干渉を防止する。
【００１８】
図３は積層した５枚のメモリチップ間のデータの授受を示す図である。図３(ａ)は３つのコイルにより１つのチャネルを構成する３コイル型のチャネルの例であり、図３(ｂ)は図２(ｄ)または図２(ｅ)に示される１つ又は同軸コイルにより構成された１コイル型のチャネルの例である。なお、受信器、送信機、制御回路等コイル以外の構成要素は省略されている。積層されたチップの間隔は、送信コイルと受信コイルが誘導結合する距離より短い距離であり、同図では１５０μｍの間隔で積層されている。
【００１９】
図３(ａ)に示される３コイル型のチャネルは、１つの送信コイルと２つの受信コイルにより構成されており、２つの受信コイルの一方は受信状態に設定され、他方の受信コイルは休止状態に設定される。チップ151のコイルＡは送信コイル、コイルＢは休止状態に設定されている受信コイル、コイルＣは受信状態に設定されている受信コイルである。また、チップ152のコイルＡは受信状態に設定されている受信コイル、コイルＢは送信コイル、コイルＣは休止状態に設定されている受信コイルである。
チップ151の制御回路が送信器を介して送信コイルＡを駆動すると、チップ152の受信状態に設定されている受信コイルＡは誘導結合により信号を検知し、チップ152の制御回路に受信した信号(Rxdata)を渡す。この動作により、チップ151からチップ152にデータの送信が行われる。
チップ152の制御回路は送信する信号に基づいてチップ152の送信コイルＢを駆動する。送信コイルＢによる誘導結合はチップ151の受信コイルＢとチップ153の受信コイルＢに到達する。チップ151の受信コイルＢは休止状態に設定されているため信号を検知することはない。一方チップ153の受信コイルＢは受信状態に設定されているため信号を検知しチップ153の制御部に渡す。上記動作により、チップ152からチップ153にデータの送信が行われる。
次に、チップ153の送信コイルＣからチップ154の受信状態に設定されている受信コイルＣにデータの送信が行われ、更に、チップ154の送信コイルＡからチップ155の受信状態に設定されている受信コイルＡにデータの送信が行われる。当該構成と動作により、図１のコントロールチップ100は積層されたメモリチップ１乃至メモリチップｎにデータを送信することが可能となる。
【００２０】
図３(ａ)において、チャネルを構成する各受信コイルの設定を変更することにより、データの送信をチップ155からチップ151の方向とすることが可能である。例えば、チップ151の受信コイルＢを動作状態、チップ153の受信コイルＢを休止状態とすることにより、チップ152の送信コイルＢによる誘導結合はチップ151の受信コイルＢにより検知され、データはチップ152からチップ151に送信される。当該構成により、図１のメモリチップ１乃至メモリチップｎはコントロールチップ100にデータを送信することが可能となる。
【００２１】
図３(ｂ)はチップ間のデータの送受信を１つ又は同軸コイルにより構成される１コイル型のチャネルにより行う例である。  図３(ｂ)のＤは１コイル型のチャネルであり、図２(ｄ)に示される送信コイルと受信コイルを兼用する形式、或いは図２(ｅ)に示される送信コイルと受信コイルを同軸コイルとする形式の送受信回路により、チップ間のデータの送受信を行う。
図３(ｂ)において、チップ162からチップ163にデータを送信する場合、チップ162のコイルＤを送信状態に設定すると共に、チップ161のコイルＤを休止状態、チップ163のコイルＤを受信状態に設定する。チップ162のコイルＤを送信データにより駆動すると、チップ161のコイルＤとチップ163のコイルＤに誘導結合が発生する。チップ161のコイルＤを休止状態に設定されているため、チップ161はチップ162のデータを受信することはない。これに対して、チップ163のコイルＤは受信状態に設定されており、誘導結合によりチップ162からのデータを受信する。
従って、チップ161のコイルＤを休止状態、チップ163のコイルＤを受信状態に設定することにより、チップ162からチップ163にデータを送信することが可能となる。また、チップ163のコイルＤを休止状態、チップ161のコイルＤを受信状態に設定することにより、チップ162からチップ161にデータを送信することが可能となる。
チップ間のデータの送受信を行う全てのチャネルを１コイル型とすることにより、各チップのコイルの構造は同一となり、積層するチップを全て同一機能且つ同一構造とすることが可能となる。
【００２２】
図１に示される構成は、複数のメモリチップを積層したものである。コントロールチップ100は、データの書き込み/読み出しを行うメモリチップを選択し、選択したチップに書き込み/読み出しを行うチップ内のメモリセルのアドレスを与えて、データの書き込み/読み出しを指示することにより、書き込むデータの送信、或いは読み出したデーの受信を行う。
各メモリチップは、コントロールチップ100から選択され、データの書き込み/読み出しを行う状態、選択されたメモリチップとコントロールチップ100との間で授受されるアドレス等のデータを中継する状態等、複数の動作状態を有し、コントロールチップ100が送信した制御データと現在の動作状態に基づいて、次に採るべき動作状態を決定する。
【００２３】
図１に示される例では、順序論理回路135内のフリップフロップ134が保持する３ビットにより各メモリチップの状態が決定される。組合せ論理回路136は、フリップフロップ134が保持する３ビットの状態情報｛Ｓ1、Ｓ2、Ｓ3｝と、受信回路で受信した２ビットデータ「Ｄ1、Ｄ2」に基づいて、メモリチップが次に採るべき動作状態を表す３ビットデータを計算し、フリップフロップ134に記憶する。また、制御回路125はフリップフロップ134に記憶された３ビットの状態情報を入力し、当該状態情報により決定される動作を行う。
コントロールチップ100は特定のメモリチップにデータの書き込み/読み出しを指示する際、リセットライン103を介して全てのメモリチップにリセット信号を出力し、各メモリチップのフリップフロップ134をリセットする。当該リセット処理により、全てのメモリチップの状態は初期状態に設定される。コントロールチップ100は、上記リセット処理に続いて、２ビットデータ「Ｄ1、Ｄ2」を、データチャネル104を介して積層されたメモリチップに出力する。
【００２４】
図４は、２ビットデータ「Ｄ1、Ｄ2」による順序論理回路135の状態遷移を示す図である。
受信状態｛０００｝：コントロールチップ100が出力したリセット信号により、フリップフロップ134はリセットされ、｛０００｝となり、通信回路は受信状態となる。受信状態のメモリチップｍはメモリチップｍ−１(メモリチップ１はコントロールチップ100：以下「前段装置」と言う。また、メモリチップｍ＋１を「後段装置」と言う)から受信した２ビットデータ「Ｄ1、Ｄ2」を組合せ論理回路136に渡す。組合せ論理回路136は状態情報｛０００｝と上記の２ビットデータ「Ｄ1、Ｄ2」に基づいて次の内部状態を決定する。２ビットデータ「Ｄ1、Ｄ2」が「００」の時は、内部状態は受信状態｛０００｝を維持する。また「Ｄ1、Ｄ2」が「０１」「１１」「１０」の時、内部状態は各々、転送状態｛００１｝、選択準備状態｛０１０｝、スリープ準備状態｛１００｝に遷移する。
転送状態｛００１｝：転送状態｛００１｝にある通信回路120は転送(中継)回路として機能し、前段装置から受信した２ビットデータ「Ｄ1、Ｄ2」を後段装置に送信する。また、全ての２ビットデータ「Ｄ1、Ｄ2」に対して状態情報は｛００１｝に維持される。
【００２５】
選択準備状態｛０１０｝：選択準備状態｛０１０｝は、２ビットデータ「００」を受信した時に、自身のメモリチップを読み出し/書き込み動作が可能な選択状態に遷移させる準備段階の状態である。
選択準備状態にある通信回路120が前段装置から２ビットデータ「０１」「１１」「１０」を受信すると、状態情報を選択準備状態｛０１０｝に維持し、受信した２ビットデータ「Ｄ1、Ｄ2」を後段装置に送信する。前段装置から２ビットデータ「００」を受信すると、内部状態をメモリセルの読み出し/書き込み動作可能な状態である選択状態｛０１１｝に遷移させると共に、２ビットデータ「００」を後段装置に送信する。
選択状態｛０１１｝：選択状態｛０１１｝は、メモリセルの読み出し/書き込みが可能な動作状態である。選択状態｛０１１｝に設定されている通信回路120は、前段装置から受信した２ビットデータ「Ｄ1、Ｄ2」により内部状態が変化することはなく、また受信した２ビットデータ「Ｄ1、Ｄ2」を後段装置に送信することもない。
【００２６】
スリープ準備状態｛１００｝：スリープ準備状態｛１００｝は、２ビットデータ「００」を受信した時に、自身のメモリチップをリセット動作等の最小の機能以外の機能を停止し、消費電力の小さいスリープ状態に遷移させるための準備段階の状態である。
スリープ準備状態にある通信回路120が前段装置から受信した２ビットデータ「Ｄ1、Ｄ2」が「０１」「１１」「１０」の時は、状態情報をスリープ準備状態｛１００｝に維持し、受信した２ビットデータ「Ｄ1、Ｄ2」を後段装置に送信する。前段装置から２ビットデータ「００」を受信すると、内部状態を消費電力が小さいスリープ状態｛１１０｝に設定すると共に２ビットデータ「００」を後段装置に送信する。
スリープ状態｛１１０｝：スリープ状態｛１１０｝にあるメモリチップは、リセット回路等の最小の機能部以外の機能を停止し消費電力を小さくする。前段装置から２ビットデータ「Ｄ1、Ｄ2」を受信する動作も停止する。
【００２７】
選択状態｛０１１｝にあるメモリチップは、コントロールチップ100が出力した読み出し/書き込み制御信号、及びアドレス信号を、コントロールチップ100が２ビットデータ「Ｄ1、Ｄ2」を送信することにより設定した通信路を介して受信し、受信した読み出し/書き込み制御信号に従って、アドレス信号により指定されたメモリ領域からデータを読み出し、前記通信路を介してコントロールチップ100に送信する。或いは、前記通信路を介してコントロールチップ100が送信したデータをアドレス信号により指定されたメモリ領域に書き込む。
コントロールチップ100と、選択状態｛０１１｝にあるメモリチップとの間に積層されているメモリチップは転送状態｛００１｝に設定される。転送状態｛００１｝にあるメモリチップは、コントロールチップ100と選択状態｛０１１｝のメモリチップとの間で授受されるアドレスやデータ等の中継処理を行う。
【００２８】
図５は図４に示される状態遷移を実現する順序論理回路の例である。
順序論理回路135はフリップフロップ134と、組合せ論理回路136からなる。フリップフロップ134は状態情報｛Ｓ1、Ｓ2、Ｓ3｝を記憶する回路であり、コントロールチップ100が出力するリセット信号103によりリセットされ、｛０、０、０｝即ち、受信状態｛０００｝となる。
組合せ論理回路136は、フリップフロップ134の３ビット出力｛Ｓ1、Ｓ2、Ｓ3｝と受信回路123が前段装置から受信した２ビットデータ「Ｄ1、Ｄ2」とを図５に示される組合せ論理回路136により論理演算を行い、その結果をフリップフロップ134に保持する。
【００２９】
図６は、８個のメモリチップを積層したメモリシステムにおいて、所定のメモリチップ、例えばメモリチップ５に対してデータの書き込み/読み出しを実行するため、メモリチップ５を選択状態に設定する手順を示すものである。
メモリチップの状態の設定を開始する時、コントロールチップ100は全てのメモリチップにリセット信号103を送信し、メモリチップを受信状態｛０００｝に設定する。
第１ステップ(＃１)：コントロールチップ100はメモリチップ１を転送状態にするために２ビットデータ「０１」を送信する。受信状態｛０００｝にあるメモリチップ１は、２ビットデータ「０１」を受信すると転送状態｛００１｝に遷移する。
第２ステップ(＃２)：コントロールチップ100はメモリチップ２を転送状態にするために２ビットデータ「０１」を送信する。転送状態｛００１｝となっているメモリチップ１は２ビットデータ「０１」を後段のメモリチップ２に転送する。受信状態｛０００｝のメモリチップ２は２ビットデータ「０１」を受信すると転送状態｛００１｝に遷移する。
第３ステップ(＃３)：コントロールチップ100はメモリチップ３を転送状態にするために２ビットデータ「０１」を送信する。当該２ビットデータ「０１」は、転送状態｛００１｝にあるメモリチップ１とメモリチップ２を介してメモリチップ３に転送される。受信状態｛０００｝のメモリチップ３は２ビットデータ「０１」を受信すると転送状態｛００１｝に遷移する。
第４ステップ(＃４)：コントロールチップ100はメモリチップ４を転送状態にするために２ビットデータ「０１」を送信する。コントロールチップ100が送信した２ビットデータ「０１」は、転送状態｛００１｝にあるメモリチップ１乃至メモリチップ３を介してメモリチップ４に転送され、メモリチップ４を転送状態｛００１｝に遷移させる。
【００３０】
第５ステップ(＃５)：コントロールチップ100はメモリチップ５を選択準備状態にするために２ビットデータ「１１」を送信する。当該データは転送状態｛００１｝にあるメモリチップ１乃至メモリチップ４を介してメモリチップ５に転送される。受信状態｛０００｝のメモリチップ５は２ビットデータ「１１」を受信すると選択準備状態｛０１０｝に遷移する。
第６ステップ(＃６)：コントロールチップ100はメモリチップ５の読み出し/書き込み動作に関与しないメモリチップ６をスリープ状態にするため、まず、メモリチップ６をスリープ準備状態に設定する２ビットデータ「１０」を送信する。当該データは転送状態｛００１｝のメモリチップ１乃至メモリチップ４と、選択準備状態｛０１０｝のメモリチップ５を介してメモリチップ６に転送される。受信状態｛０００｝のメモリチップ６は２ビットデータ「１０」を受信するとスリープ準備状態｛１００｝に遷移する。
第７ステップ(＃７)：コントロールチップ100はメモリチップ７をスリープ準備状態に設定するために、２ビットデータ「１０」を送信する。当該データは送信状態｛００１｝のメモリチップ１乃至メモリチップ４、選択準備状態｛０１０｝のメモリチップ５、スリープ準備状態｛１００｝のメモリチップ６を介してメモリチップ７に転送される。受信状態｛０００｝のメモリチップ７は２ビットデータ「１０」を受信するとスリープ準備状態｛１００｝に遷移する。
第８ステップ(＃８)：コントロールチップ100はメモリチップ８をスリープ準備状態に設定するために、２ビットデータ「１０」を送信する。当該データは転送状態｛００１｝のメモリチップ１乃至メモリチップ４、選択準備状態｛０１０｝のメモリチップ５、スリープ準備状態｛１００｝のメモリチップ６とメモリチップ７を介してメモリチップ８に転送される。受信状態｛０００｝のメモリチップ８は２ビットデータ「１０」を受信するとスリープ準備状態｛１００｝に遷移する。
第９ステップ(＃９)：コントロールチップ100は選択準備状態とスリープ準備状態にあるメモリチップを各々、選択状態とスリープ状態に遷移させるため、２ビットデータ「００」を送信する。２ビットデータ「００」は転送状態｛００１｝のメモリチップ１乃至メモリチップ４を介してメモリチップ５に送信される。２ビットデータ「００」を受信した選択準備状態｛０１０｝にあるメモリチップ５は、選択状態｛０１１｝に遷移すると共に、２ビットデータ「００」を後段のメモリチップ６に送信する。２ビットデータ「００」を受信したスリープ準備状態｛１００｝にあるメモリチップ６は、スリープ状態｛１１０｝に遷移すると共に、２ビットデータ「００」を後段のメモリチップ７に送信する。スリープ準備状態｛１００｝にあるメモリチップ７とメモリチップ８はメモリチップ６と同様の動作を行いスリープ状態｛１１０｝に遷移する。
【００３１】
コントロールチップ100が、図６に示されるステップ１乃至ステップ９を実行することにより、メモリチップ１乃至メモリチップ４は転送状態に、メモリチップ５は選択状態に、メモリチップ６乃至メモリチップ８はスリープ状態に設定される。
上記の設定を終了したコントロールチップ100は、書き込み/読み出し制御情報、アドレス情報等、メモリチップ５のアクセスに必要な情報を送信する。転送状態に設定されたメモリチップ１乃至メモリチップ４は、コントロールチップ100とメモリチップ５の間で授受されるデータの転送(中継)処理を行う。
メモリチップ５は、コントロールチップ100が出力した、読み出し/書き込み制御信号、及びアドレス信号を受信し、読み出し/書き込み制御信号に従って、アドレス信号により指定されたメモリ領域からデータを読み出し、前記通信路を介してコントロールチップ100に送信する。或いは、前記通信路を介してコントロールチップ100が送信したデータをアドレス信号により指定されたメモリ領域に書き込む。
【００３２】
本発明は、同一の機能を有するメモリチップ等の構成要素を複数積層して構成した電子回路装置において、各構成要素に識別情報を付加すること無く、積層された構成要素の任意の構成要素を選択可能にするものである。本発明の第１の実施態様に係る構成により、積層する構成要素に積層順序等、構成要素を識別する情報を設定する必要がない。従って、積層可能な数に制限が無く、任意の数の電子回路を積層することが可能となる。
【実施例２】
【００３３】
図７は、第２の実施態様の状態遷移図である。第１の実施態様は選択状態にされたメモリチップの後段に積層されているメモリチップ、即ち、積層されているメモリチップの数がｎであり、ｍ番のメモリチップが選択された時、ｍ＋１番のメモリチップから最後のｎ番のメモリチップまでをスリープ状態に設定し、電力消費の低減を図っている。電力消費の多寡を考慮する必要が無い場合、前記のｍ＋１番乃至ｎ番のメモリチップを初期状態、即ち受信状態に維持させることが可能である。このような場合、第１の実施態様のスリープ準備状態とスリープ状態が不要となり、選択されたメモリチップの選択準備状態も不要となる。従って、第２の実施例形態では、積層される構成要素が採る状態は、受信状態と転送状態と選択状態であり、状態情報、即ち、順序論理回路135のフリップフロップ134に保持される情報は２ビットとなる。
【００３４】
受信状態｛００｝：コントロールチップが出力したリセット信号により、メモリチップの状態情報はリセットされ、｛００｝となり、通信回路は受信状態となる。前段装置からの２ビットデータ「Ｄ1、Ｄ2」が「０１」の時、状態情報は｛０１｝となり、メモリチップは転送状態に遷移する。２ビットデータ「Ｄ1、Ｄ2」が「１１」の時、状態情報は｛１０｝となり、メモリチップは選択状態に遷移する。また「Ｄ1、Ｄ2」が「００」「１０」の時は、受信状態｛００｝を維持する。
転送状態｛０１｝：転送状態｛０１｝にあるメモリチップは、前段装置と後段装置の間で授受されるデータの中継処理を行う。
選択状態｛１０｝：選択状態｛１０｝にあるメモリチップは自身のメモリ回路を読み出し/書き込みが可能な選択状態にセットし、前段装置から送信されるアドレス情報等のアクセス情報に従ってメモリの読み出し/書き込みを実行する。選択状態｛１０｝にあるメモリチップは前段装置から送信されたデータを後段装置に送信することはない。従って、後段装置は受信状態｛００｝のままである。
【００３５】
本発明の第２の実施態様は、第１の実施態様と同様、同一機能の構成要素を複数積層して大きな能力の電子回路とする構成において、積層する構成要素に各要素を識別する情報を付与する必要が無く、構成要素を任意の数積層することが可能である。第２の実施態様では、各構成要素が採る状態を少なくすることにより順序論理回路の構成が簡素化され、コントロールチップが各構成要素の状態を設定するために送信する２ビットデータ「Ｄ1、Ｄ2」の量を少なくすることが可能となる。従って、複数の構成要素が積層されている電子回路装置を目的の状態に設定するために要する制御量と時間を小さくすることが可能となる。
【実施例３】
【００３６】
図８は本発明の第３の実施態様による電子回路装置の構成を示す図である。本実施態様は、所定数の構成要素(メンバー)を複数接続してグループを構成するものである。図８には２つのグループ210と220が示されている。各グループは２つのメンバーから構成されており、例えば、グループ210はメンバー211とメンバー215から構成されている。各メンバーには識別情報が付与されている。同図の例では、メンバー211には「ＩＤ１」が、メンバー215には「ＩＤ２」が付与されている。識別情報は構成要素に予め設定しておく方法、或いは、グループ内の位置により自動的に設定される方法等により設定される。
当実施態様は複数のグループを縦続接続して目的の電子回路装置を構成する。各グループ内の一つのメンバー(グループ１及びグループ２のメンバー２)は各々通信回路216、226を有しており縦続接続されている。コントロールチップ200から出力される状態設定データ202(図１の２ビットデータ「Ｄ1、Ｄ2」)が通信回路間を転送される。
【００３７】
通信回路216、226は、第１実施態様、或いは第２実施態様の通信回路と同等の機能を有しており、コントロールチップ200から出力された２ビットデータ「Ｄ1、Ｄ2」により自身の動作状態を決定する。当実施態様のコントロールチップ200は、各通信回路に対する動作状態の設定が終了した後、グループ内のメンバーを指定するＩＤ情報を送信する。
通信回路216、226は、自身が選択状態に設定された時、コントロールチップ200から送信されたＩＤ情報に基づいてグループ内のメンバーを指定する指定回路217、227を有している。
通信回路を有しないメンバー(グループ１及びグループ２のメンバー１)は、指定回路の指定に従って自身の動作(メモリチップの場合はメモリセルのアクセス動作)を制御する動作制御回路212、222を有している。通信回路を有すメンバー(グループ１及びグループ２のメンバー２)の場合、指定回路217、227が動作制御回路の機能を実行する。
選択状態に設定されている通信回路(例えば、226)が、コントロールチップ200が送信したＩＤ情報を通信回路216を介して受信すると、指定回路227は当該ＩＤ情報が指定するメンバーを判別し、該当するメンバーの動作制御回路にコントロールチップ200のアクセス要求に応答することを指示する。
【００３８】
コントロールチップ200は、グループとグループ内のメンバーの指定が終了すると、メモリセルのアドレス、読み出し/書き込みの制御信号等、メモリアクセスの制御情報を送信する。コントロールチップ200により指定されたメンバーが有する動作制御回路(又は、指定回路)は前記制御情報を受信し、指示された動作を実行する。他のメンバーの動作制御回路はコントロールチップ200が送信した動作制御情報を後段のメンバーに転送する。
【００３９】
第３の実施態様に係る構成では、通信回路はグループ毎に設けられる。コントロールチップ200による選択動作は、グループを選択した後、グループ内のメンバーを指定する構成である。従って、コントロールチップ200による選択動作、即ち状態データの送信とＩＤ情報の送信は、グループの数とグループ内のメンバーの数の合計で足り、高速な選択動作が可能となる。また、必要とする通信回路はグループの数であり、構成の簡素化と消費電力の低減が可能となる。
【実施例４】
【００４０】
図９は本発明の第４の実施態様に係る電子回路装置の構成を示す図である。本実施態様では、ボンディング配線等を使って、制御要素(コントロールチップ)と制御要素から最も遠い位置に積層されている構成要素(即ち、メモリチップｎ)との間に有線による通信経路が設定されている。
本発明に係る電子回路装置は、制御要素であるコントロールチップに複数(ｎ個)の構成要素を縦方向或いは横方向に積層した構成であり、上記制御要素からの信号を積層されている構成要素が順次中継する構成である。従って、ｎ個の構成要素の中間に位置する構成要素、例えばｋ番の構成要素に障害が発生し、制御要素からの信号の中継が行えなくなった場合、正常に動作することが可能であるｋ＋１番からｎ番の構成要素も利用することができなくなる。
本実施態様では、制御要素から最も遠い位置に積層されている構成要素の受信回路部323に、コントロールチップ300の制御データを直接入力する入力手段330を設けたものである。ｋ番の構成要素に障害が発生し、当該構成要素より後段の装置との通信が行えなくなったことを検知したコントロールチップ300は、構成要素ｎの入力手段330を制御し、コントロールチップ300が制御ライン310を介して出力する制御データを受信回路部323に渡す設定とする。
【００４１】
上記構成において、ｋ番の構成要素に障害が発生した時、コントロールチップ300は、構成要素１から構成要素ｋ−１に送信するデータをデータチャネル309から構成要素１に送信する。構成要素１は実施態様１乃至実施態様３と同様の手順に従って、上記データを順次構成要素ｋ−１まで転送し、各構成要素の動作状態を設定する。
コントロールチップ300は、構成要素ｋ＋１から構成要素ｎに送信するデータを、データライン310を介して構成要素ｎに送信する。構成要素ｋ＋１乃至構成要素ｎは、図３で説明されているデータの送信方向を変更する構成を用いて、構成要素ｎがデータライン310を介して受信した制御情報を構成要素ｋ＋１に向けて転送し、各構成要素の動作状態を設定する。
【００４２】
第４の実施態様は、複数の構成要素を積層した電子回路において、制御要素からの制御信号を積層された構成要素の最終段の構成要素から正常時とは逆方向に転送することを可能とするものである。当該構成により、積層した構成要素の一部に障害が発生し構成要素間のデータの転送が行えなくなった時、制御要素からの制御信号を最終段の構成要素から正常時とは逆方向に転送することにより、正常に動作する構成要素を継続して利用することを可能とするものである。当該構成により、障害による機能の低下を小さくすることが可能となる。
【産業上の利用可能性】
【００４３】
本発明は同一機能の構成要素を任意の数積層することにより、任意の能力を有する電子回路装置を構成するものである。また、積層する構成要素は同一の構造であるか、２乃至３種類に分類される構造である。
本発明は同一の機能を有する構成要素を任意の数縦方向或いは横方向に積層させて装置を構成するものであり、構成要素が有する機能に依存するものではない。また、積層された構成素間の通信手段として、コネクタ或いは接点による機械的な接続、発光素子と受光素子とによる光結合等任意の通信手段が可能である。
本発明の構成により、構成要素の再設計をすること無く構成要素を追加、或いは削除が可能となり、装置全体の能力の変更が可能となる。また、識別番号を各構成要素に割り当てる必要がなくコストの低減が可能となる。制御要素は選択先情報を全ての構成要素に知らせる必要がなく低電力化が可能となる。また、各構成要素が送信するデータ量が少なく、通信電力の削減が可能となる。
【００４４】
本発明の第1及び第２の実施態様では、電子回路装置内に多層に積層される同一機能の半導体チップから所望の半導体チップを無線或いは有線により選択し通信することが可能な積層型半導体装置、或いは、多層に積層され着脱可能な同一機能の複数の電子回路基板から所望の電子回路基板を無線或いは有線により選択し通信することが可能な電子回路装置を構成することが可能となる。
本発明の第３の実施態様では、グループ選択を行い、グループ内のメンバー選択を別の手段で行うことにより、構成要素の数が多いときの選択を高速に行うことが可能となる。
本発明の第４の実施態様では、制御要素から最も離れている最終端の構成要素にデータを送信する信号路を設けることにより、積層された構成要素の一部が障害となり、制御要素からのデータを中継することが不可能となった場合であっても、正常な構成要素を動作させることが可能となる。
【００４５】
上記の第１乃至第3の実施態様では、制御要素(コントロールチップ)を積層された複数の構成要素(メモリチップ等)の最先部(又は最後部)に積層する構成である。他の形態として、制御要素の前後に構成要素を積層し、制御要素を複数の構成要素の中間部に位置させる形態が可能である。当該形態を採ることにより、制御要素と制御対象の構成要素間の距離、即ち、転送(中継)動作を行う構成要素の数が少なくなり、電子回路装置を目的の状態に設定するために要する制御量、或いは制御に要する時間を小さくすることが可能となる。
また、上記の第１乃至第3の実施態様は、隣接する制御要素又は構成要素間でデータ等の授受を行う形態である。しかし、特許文献１の図４に示される様に、誘導結合を用いることにより、離れて積層されている要素間でデータ等の授受を行う構成とすることが可能である。本発明においても、制御要素及び構成要素の通信手段を、離れた位置に積層されている要素との間でデータ等の授受を行う構成することが可能であり、同構成により、制御要素は目的とする構成要素の設定に要する制御量、或いは制御に要する時間を小さくすることが可能となる。
【００４６】
本件明細書に記載される実施態様は各構成要素間のデータの授受を誘導結合により行う構成である。データを授受する構成として、構成要素に前段の構成要素及び後段の構成要素と接触するコンタクトポインを設け、構成要素を積層することにより各構成要素のコンタクトポイントが接触してデータ転送を形成する構成、或いは発光素子と受光素子によるデータ転送等が可能である。誘導結合によるデータ転送を用いることにより以下の効果がある。
誘導結合用のコイルは通常の集積技術、或いはプリント基板の技術の適用が可能であり、コネクタや貫通ビアなどの機械式接続の構造が無く、低コスト、低電力に基板を積層できる。
非接触コネクタを備えた装置、例えば非接触メモリカードなどが実現できる。
【００４７】
本発明は、メモリチップを複数積層して大容量のメモリ装置の分野のみでなく、同一機能の構成要素を複数接続して大きな処理能力を実現する装置一般に適用可能である。メモリ分野に適用することにより以下の効果がある。特に、メモリ(不揮発性メモリやランダムアクセスメモリ)に適用することにより、大容量化や多機能化が可能となる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施例を示す図
【図２】誘導結合による送受信回路の例を示す図
【図３】誘導結合による構成要素を積層する例を示す図
【図４】第１の実施例の状態遷移図
【図５】第１の実施例の順序論理回路の例を示す図
【図６】第１の実施例のシーケンス図
【図７】第２の実施例の状態遷移図
【図８】第３の実施例による構成要素の積層例を示す図
【図９】第４の実施例による構成要素の積層例を示す図
【図１】
2010015654.tif 000003
【図２】
2010015654.tif 000004
【図３】
2010015654.tif 000005
【図４】
2010015654.tif 000006
【図５】
2010015654.tif 000007
【図６】
2010015654.tif 000008
【図７】
2010015654.tif 000009
【図８】
2010015654.tif 000010
【図９】
2010015654.tif 000011