(57)【要約】【課題】抵抗体への水素侵入における抵抗値の変動を抑えるために、抵抗群上に金属を配置する方法より強固に水素の防止を行い、かつ金属部分のオーバーラップを短くし、ＩＣの縮小化を図る。【解決手段】高濃度不純物領域と低濃度不純物領域からなる多結晶シリコンを被覆するように窒化シリコン保護膜を堆積し、次いで、窒化シリコン保護膜上に層間絶縁膜を堆積し、層間絶縁膜と窒化シリコン保護膜をエッチングしてコンタクトホールを形成し、コンタクトホールを介して多結晶シリコンからなる複数の抵抗体を金属配線で接続する。【選択図】図１
2010016059.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜上に抵抗体を形成するための多結晶シリコンを堆積する工程と、
前記多結晶シリコンに高濃度不純物領域を形成する工程と、
前記多結晶シリコンに低濃度不純物領域を形成する工程と、
前記高濃度不純物領域と前記低濃度不純物領域からなる多結晶シリコンを有する前記半導体基板の表面に水素の侵入を防止する保護膜を堆積する工程と、
前記保護膜上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜と前記保護膜をエッチングしてコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記多結晶シリコンからなる複数の抵抗体を金属配線で接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜がシリコン窒化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜が減圧ＣＶＤ法により成膜されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記低濃度不純物領域及び前記高濃度不純物がＰ型であるときには、ＢｏｒｏｎまたはＢＦ2をイオン注入して形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記低濃度不純物領域及び前記高濃度不純物がＮ型であるときには、リンまたはヒ素をイオン注入して形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコン抵抗を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路において用いられる抵抗には、単結晶シリコン半導体基板に、半導体基板と逆導電型の不純物を注入した拡散抵抗や多結晶シリコンに不純物を注入した多結晶シリコン抵抗などがある。多結晶シリコン抵抗は、周囲を絶縁膜で囲まれているためにリーク電流が少ない事、グレイン境界に存在する欠陥により高い高抵抗値が得られる事などの利点があるため幅広く、半導体装置に採用されている。
【０００３】
図２は、従来の多結晶シリコン抵抗の模式断面図である。
【０００４】
シリコン半導体基板２０１上に形成されたフィールド酸化膜２０２の上に堆積した多結晶シリコン薄膜に不純物を導入して、中央部の低濃度不純物領域２０３と両端の高濃度不純物領域２０４とを設け、所定の形状とすることで抵抗体が作られる。低濃度不純物領域の抵抗率を精度良く制御するためにイオン注入法にて不純物を導入するという方法が一般的に用いられる。その不純物濃度は目標とする抵抗率に応じて設定され、１×１０17/ｃｍ3から１×１０20/ｃｍ3の範囲である。Ｐ型の抵抗を必要とする場合はボロンなどの不純物、Ｎ型の抵抗を必要とする場合はヒ素やリンなどの不純物が一般に注入される。
【０００５】
高濃度不純物領域２０４は低抵抗を有する領域であって、層間絶縁膜２０５に形成されたコンタクト２０６を介して金属配線２０７と接続され、その電位を取り出すようにしているが、この部分での多結晶シリコンと金属配線との間で、良好なオーミックコンタクトを得るために多結晶シリコンには１×１０20/ｃｍ3以上となるような高濃度の不純物を注入している。
【０００６】
抵抗回路より様々な電位を取り出す場合、それぞれの抵抗群は、単位抵抗体を基本としてその抵抗体の直列接続や並列接続により様々な構成の抵抗群が選択される。そして、その抵抗群ごとに抵抗値を安定させるために抵抗群上に金属を形成しこの金属を抵抗群のある一端の端子に接続することが多い。
【０００７】
第１の理由は、多結晶シリコン抵抗の電位の安定性を得る為である。多結晶シリコンは半導体なので、その上に配線や電極が形成されると、その配線や電極の電位と多結晶シリコン抵抗の電位の相対関係により、多結晶シリコンの内部が空乏化したり蓄積したりする事により抵抗値が変化する。具体的にはＰ型の不純物を注入された多結晶シリコンにおいて、その直上に多結晶シリコン抵抗より高い電位をもった配線もしくは電極が存在すると、Ｐ型の多結晶シリコンが空乏化するため、抵抗値が高くなる。逆の電位関係の場合は蓄積状態のために抵抗値が低くなる。
【０００８】
このような抵抗値変動を避ける為、多結晶シリコン上には多結晶シリコンの電位と近い配線を故意に形成することで常に同じ抵抗値を保つ事ができる。図２の断面図においてはこうした例を示してあり、多結晶シリコン抵抗の片側の電極を抵抗体の上を覆うように延ばして電位固定している。
【０００９】
このような現象は、多結晶シリコンの上側の配線のみならず、下側の状態にも当然依存する。すなわち、多結晶シリコン抵抗と、多結晶シリコン抵抗下の半導体基板の電位の相対関係により抵抗値が変動してしまう。図示はしないが、多結晶シリコン抵抗下にも先の金属配線と同様に故意に拡散領域などを形成し、電位を安定する施策が知られている。
【００１０】
第２の理由は半導体プロセスにおいて、多結晶シリコン抵抗値に影響を及ぼす水素の多結晶シリコンへの拡散を防止する為である。
【００１１】
多結晶シリコンは、比較的結晶性の高いグレインと、結晶性の低い、すなわち準位密度の多いグレイン間のグレイン境界から成る。多結晶シリコン抵抗の抵抗値は、このグレイン境界に多数存在する準位にキャリアである電子もしくはホールがトラップされる事で抵抗値のほとんどが決まる。しかるに半導体作製プロセスにおいて拡散係数の高い水素が発生すると、この水素は容易に多結晶シリコンまで到達し、準位にトラップされ抵抗値を変動させてしまう。
【００１２】
このような水素発生プロセスとしては、例えば金属電極形成後の水素雰囲気によるシンタリング工程や、アンモニアガスを用いるプラズマ窒化膜形成工程を挙げることができる。多結晶シリコン抵抗上に金属配線を覆う事で、このような水素拡散による多結晶シリコンの抵抗値変動を抑制する事ができる。このような多結晶シリコン抵抗値を安定的に提供する方法は、特許文献１に開示されている。
【特許文献１】特開平２００２−０７６２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上記の通り抵抗群上に金属を配置しても多結晶シリコンへの水素の侵入を、防止しきれない場合がある。例えば、抵抗群を形成する際に、数本の同様のサイズからなる抵抗体を並べてその上に金属を配置するが、その場合、抵抗群の端の抵抗体と抵抗群の内の抵抗体の水素の影響をうける度合いが異なっている現象がみられる。端に位置する抵抗体の方が、水素の影響を受けやすく、抵抗群の両端の抵抗値が変動し、抵抗群の比精度が悪くなるのである。
【００１４】
これらを解消する方法として、金属のレイアウトをその抵抗群の両端から充分と思われる長さをとる方法があるが、これは抵抗群が占める面積の増加につながり、ＩＣの小型化において不利となる。現状では、あえて両端に使用しない抵抗体を増やしたレイアウトをとっている場合もある。
【００１５】
本発明では、上記抵抗群上部の金属のオーバーラップを充分にとらなくとも水素の影響を受けにくくする方法を提案する。
【課題を解決するための手段】
【００１６】
上記、課題を解決する為に本発明では以下の形態をとるものとする。
【００１７】
半導体基板上に、フィールド酸化膜を有し、その上に多結晶シリコン膜からなる抵抗体を形成し、その抵抗の上に水素の侵入を防止するための窒化膜からなる保護膜を形成し、さらにその上に金属と隔てる層間絶縁膜を形成し、その層間絶縁膜にその抵抗体と金属を接続するコンタクトを形成し、その上に電極となる金属を形成し、集積回路における抵抗体及び抵抗群を形成する半導体装置の製造方法とする。
【発明の効果】
【００１８】
本発明の製造方法により、本発明における半導体装置の抵抗体は、抵抗体形成後の水素侵入のおそれがある工程による、抵抗体へ水素侵入を強固に防止することが出来る。それらにより、抵抗群のおのおのの抵抗体を比精度良く作成することができ、それらを使用したＩＣにおける製品歩留を向上かつ安定させることができる。
【００１９】
加えて、これまで行っていた抵抗体上の金属のオーバーラップ分を充分にとらなくても良く、抵抗群の占有面積の縮小化も図れる。さらには、本発明の製造方法によるマスクパターンやレイアウトの変更はなく、結果的に製造に伴うコストアップはない。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２１】
図１は本願発明にかかる半導体装置の製造方法を用いて製造される半導体装置の一実施例を示している。このような半導体装置の製造方法は、半導体基板１０１上に設けられたフィールド酸化膜１０２の表面の一部に抵抗体を形成する抵抗体形成工程と、さらにその上に金属配線を形成する工程を有している。これらの工程以前にフィールド酸化膜形成工程やトランジスタにおけるゲート電極形成工程などを一般には含んでいるが、本実施例においては、これらは割愛して説明する。また図１を構成する各構成要素は以下の説明において順次説明される。
【００２２】
以下、抵抗体形成工程について図３から７の工程順模式断面図に従い説明する。この抵抗体は、フィールド酸化膜上に形成されるものとする。また、半導体基板はN型とし、PMOSトランジスタとP型抵抗体を形成するものとして説明する。実際は、基板はP型を使用しても構わない。以下の説明ではウエルを形成されていないが、作成するトランジスタの種類や使用するプロセスによってウエルを作成しても構わない。
【００２３】
この抵抗体形成工程では、まず、このN型半導体基板１０１の表面の略全域に、ＣＶＤ法もしくはスパッタ法により例えば厚さが５００から３０００Åの多結晶シリコン膜１０４を形成する。そして、この多結晶シリコン膜１０４の表面全域にわたって、例えばＢｏｒｏｎもしくはＢＦ2等の不純物をドーズ量１×１０14atoms/cm2程度イオン注入し、多結晶シリコン膜１０４全体を低濃度のＰ型とする。多結晶シリコン膜１０４の堆積の前にＰＭＯＳトランジスタのゲート電極１０３はすでに形成されている（図３）。
【００２４】
不純物をBoronもしくはＢＦ2等ではなく、リンもしくはヒ素をイオン注入してＮ型の抵抗としても構わない。また、フォトレジストによってパターニングを行い、特定個所のみをそれぞれ、BoronもしくはＢＦ2及びリンもしくはヒ素を注入し、P型とN型両方の抵抗膜を作成してもかまわない。本実施例ではP型抵抗膜を例にとり、以下説明する。
【００２５】
フォトレジスト１１５を塗布し、所望の形状のパターニングを行う。そして、多結晶シリコン膜１０４の不要部分を例えば異方性ドライエッチングにより除去することによって、抵抗体１０５を形成する（図４）。
【００２６】
次に、特に図示しないが、ＮＭＯＳトランジスタにおけるN型低濃度不純物領域とするために、フォトレジストをパターニングし、ヒ素を所望の個所にイオン注入し、１×１０16atoms/cm3〜１×１０18atoms/cm3程度の不純物領域を形成する。同様にＰＭＯＳトランジスタにおけるＰ型低濃度不純物領域１０８とするために、フォトレジストをパターニングし、ＢｏｒｏｎまたはＢＦ2を所望の個所にイオン注入し、１×１０16atoms/cm3〜１×１０18atoms/cm3の不純物領域を形成する（図５）。
【００２７】
次に、フォトレジストを除去した後に、NMOSトランジスタのソース及びドレインを形成する個所を除き、フォトレジストをパターニングし、ヒ素をドーズ量５×１０15atoms/cm2としてイオン注入しN型高濃度不純物領域を形成することでNMOSトランジスタのソース及びドレインとする。
【００２８】
次いで、フォトレジストを除去した後に、ＰMOSトランジスタのソース及びドレインを形成する個所を除き、フォトレジストをパターニングし、ＢＦ2をドーズ量５×１０15atoms/cm2としてイオン注入しP型高濃度不純物領域を形成することでＰMOSトランジスタのソース及びドレインとする。
【００２９】
アルミニウム合金からなる導体の配線が良好に接続されるように、抵抗体がN型多結晶シリコンで形成されている場合は、N+高濃度不純物領域を形成する際に、P型多結晶シリコンで形成されている場合は、P型高濃度不純物領域１０７を形成する際に、おのおのの抵抗体にその高濃度不純物領域を形成する。
【００３０】
本実施例はP型多結晶シリコンにて抵抗体が形成されている場合である。PMOSトランジスタにおけるP型高濃度不純物領域１０９を形成していると同時に、抵抗体におけるP型高濃度不純物領域１０７も形成している。また、上記おのおのの高濃度不純物領域を形成すると同時に所望の抵抗体全体にイオン注入を行えば、上記高抵抗のほかに低抵抗も形成することが出来る。
【００３１】
次に、水素の侵入を防止するような保護膜１１０を、この半導体基板の全面に形成する。この保護膜にはシリコン窒化膜を用い、減圧ＣＶＤ法（ＬＰCVD）などで堆積させる。減圧ＣＶＤで成膜した膜はプラズマＣＶＤに比べると膜が緻密で水素の含有も少なく好適である。（図６）
その後、層間絶縁膜１１１を形成する。層間絶縁膜１１１にはTEOS膜やBPSG膜等を使用するのが一般的である。その後にコンタクトホール１１２を形成する。そのためにはフォトレジスト１１５を用いて上記シリコン窒化膜で形成される保護膜１１０と層間絶縁膜１１１とを同一マスクパターンでエッチングをする（図７）。
【００３２】
その後、従来の半導体装置の製造プロセスと同様に金属配線１１３を形成する工程、およびパシベーション１１４等を形成することにより、図１に示すＭＯＳ型の半導体装置が形成される。
【００３３】
上述に示すような半導体装置の製造方法とすることにより、抵抗体へ水素侵入を強固に防止することが出来る。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態を示す半導体装置の模式的断面図である。
【図２】従来の多結晶シリコン抵抗を有する半導体装置の模式的断面図である。
【図３】本発明の実施形態に掛かる半導体装置を工程順に示す模式断面図である。
【図４】図３に続く、本発明の実施形態を示す半導体装置の工程順模式断面図である。
【図５】図４に続く、本発明の実施形態を示す半導体装置の工程順模式断面図である。
【図６】図５に続く、本発明の実施形態を示す半導体装置の工程順模式断面図である。
【図７】図６に続く、本発明の実施形態を示す半導体装置の工程順模式断面図である。
【符号の説明】
【００３５】
１０１  シリコン半導体N型基板
１０２  フィールド酸化膜
１０３  ゲート電極
１０４  多結晶シリコン膜
１０５  Ｐ型抵抗体
１０６  Ｐ型抵抗体：低濃度不純物領域
１０７  Ｐ型抵抗体：高濃度不純物領域
１０８  Ｐ型低濃度不純物領域
１０９  Ｐ型高濃度不純物領域
１１０  水素の侵入を防止する保護膜
１１１  層間絶縁膜
１１２  コンタクト
１１３  金属配線
１１４  パシベーション
１１５  フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010016059.tif 000007
【図６】
2010016059.tif 000008
【図７】
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