(57)【要約】      （修正有）【課題】小型で広い帯域に渡って安定なカスコード接続型の増幅器を実現する。【解決手段】第１の電界効果トランジスタのゲート電極に接続された入力端子に高周波信号が入力され、前記第１の電界効果トランジスタのドレイン電極には、第２の電界効果トランジスタのソース電極が接続され、前記第２の電界効果トランジスタのドレイン電極に接続された出力端子から増幅された高周波信号が出力するカスコード接続型の増幅器であって、前記第１の電界効果トランジスタはエンハンスメント型電界効果トランジスタであり、前記第２の電界効果トランジスタはデプレッション型電界効果トランジスタであり、前記第２の電界効果トランジスタのゲート電極は容量を介さずに接地されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２の電界効果トランジスタを有し、前記第１の電界効果トランジスタのゲート電極に接続された入力端子に高周波信号が入力され、前記第１の電界効果トランジスタのドレイン電極には、前記第２の電界効果トランジスタのソース電極が接続され、前記第２の電界効果トランジスタのドレイン電極に接続された出力端子から増幅された高周波信号が出力するカスコード接続型の増幅器であって、
前記第１の電界効果トランジスタはエンハンスメント型電界効果トランジスタであり、前記第２の電界効果トランジスタはデプレッション型電界効果トランジスタであり、
前記第２の電界効果トランジスタのゲート電極は容量を介さずに接地されていることを特徴とする増幅器。
【請求項２】
前記第１及び第２の電界効果トランジスタは、同一の半導体基板の、一方の主面側に形成され、
前記第２の電界効果トランジスタのゲート電極は前記半導体基板を貫通するスルーホールを介して前記半導体基板の他の主面側で接地されていることを特徴とする請求項１に記載の増幅器。
【請求項３】
請求項１または２に記載の増幅器であって、前記第１の電界効果トランジスタのドレイン-ソース間飽和電圧が、前記第２の電界効果トランジスタの閾値電圧の絶対値未満であることを特徴とする増幅器
【請求項４】
請求項１〜３のいずれかに記載の増幅器であって、
前記第１の電界効果トランジスタのゲート電極にバイアス電圧を供給するバイアス電圧発生回路が、前記増幅器とともに同一の基板に集積されていることを特徴とする増幅器。
【請求項５】
請求項１〜４のいずれかに記載の増幅器であって、前記第１の電界効果型トランジスタのソース電極は、ボンディングワイヤを介して接地されていることを特徴とする増幅器。
【請求項６】
請求項１〜５のいずれかに記載の増幅器であって、前記第１の電界効果トランジスタ及び第２の電界効果トランジスタが擬似格子整合高電子移動度トランジスタであることを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線機器等において受信した高周波微弱信号を増幅する低雑音増幅器等を構成する増幅器に関するものである。
【背景技術】
【０００２】
携帯電話、無線LAN端末などの高周波無線通信等においては、受信する信号は通常微弱であるため、信号を復調する前に増幅しておく必要がある。この時雑音が混入すると信号のS/N比が劣化し、復調した信号にエラーや雑音が含まれたりする。これを避けるため、受信信号の最初の増幅には低雑音増幅器が用いられる。
【０００３】
低雑音増幅器として、従来よりエンハンスメント型電界効果トランジスタ（以下単にＥ型ＦＥＴともいう）をカスコード接続した増幅回路が用いられてきた。従来より用いられてきたカスコード接続された増幅器の回路図を図６に示す。カスコード接続することにより、入力端子５から信号が入力される第１のトランジスタ１の負荷が低インピーダンスに抑えられるため、いわゆるミラー効果が減少し、高周波特性が向上する。また静電流も第１のトランジスタとカスコード接続した第2トランジスタ２とで共通に利用するため、通常の２段増幅器と比較して少ない。この構成の増幅器を同一の基板上に構成する際、二つのトランジスタは同一の閾値電圧を持っていた。
【０００４】
特許文献１には、カスコード接続された電界効果トランジスタを用いて構成された高周波電力増幅回路が開示されている。特許文献１に開示された構成は、回路構成の簡略化を目的として、デプレッション型電界効果トランジスタ（以下単にＤ型ＦＥＴともいう）のドレイン電極とエンハンスメント型電界効果トランジスタのソース電極とをカスコード接続した高周波増幅回路である。このとき信号はD型FETのゲート電極に入力され、E型FETのドレイン電極に接続された端子から出力される。E型FETのゲート電極は正電圧にバイアスする必要があり、且つ入力される信号の周波数帯域では接地される必要があるため、キャパシタを介して接地される。なお、D型FETではその閾値電圧は負であり、E型FETの閾値電圧は正となる。
【０００５】
【特許文献１】特開２０００−１０１３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら図６に示す従来の構成では、カスコード接続された第２の電界効果トランジスタのゲート電極のバイアス電圧は、第１の電界効果トランジスタトランジスタのソース電極よりも高く設定する必要がある。このため第１の電界効果トランジスタトランジスタのゲート電極のバイアス電圧と、第２の電界効果トランジスタのゲート電極のバイアス電圧とが異なるため、バイアス回路６ａ、６ｂによって２種類のバイアス電圧を発生させる必要が生じる。このため回路規模が大きくなり、高周波低雑音増幅器の小型化を困難にし、コスト増大に繋がるという問題があった。かかる点は、特許文献１に開示された構成においても同様である。すなわち、Ｄ型ＦＥＴのソース電極電位が０であるため、pHEMTプロセストランジスタでの最適なゲート電極のバイアス電位は通常負になる。しかしながら負電位の発生は困難であるため、バイアス回路を複雑化させ、チップ面積が増大してしまう。また、Ｅ型ＦＥＴとＤ型ＦＥＴのゲート電極のバイアス電位の最適値は異なるため、発生させる必要のある電位が2種となる。したがってこの場合もやはりバイアス回路が複雑になる。
【０００７】
また、図６に示す構成において、第２のトランジスタのゲート電極は、増幅する受信信号の周波数帯において高周波的に接地されている必要がある。このため第２のトランジスタのゲート電極は通常、容量を介してアースに接続される。ゲート電極が接地とみなされるにはこの容量は十分に小さなインピーダンスとなる必要があるため、大面積を必要とする。このことも高周波低雑音増幅器の小型化を困難にし、コスト増大に繋がる。さらに、第２のトランジスタのゲート電極を容量を介して接地する場合、容量のインピーダンスが十分に小さい条件、すなわち十分に高い周波数でしかカスコード接続の性能を発揮できないため、特性が安定しないという問題がある。かかる点は、特許文献１に開示された構成においても同様である。すなわち、Ｅ型ＦＥＴのゲート電極は高周波的に接地しておく必要があるが、バイアス電位が０Ｖでないためキャパシタ等を介して接地する必要があり、広帯域に渡って安定的に接地状態を保つことが困難である。
【０００８】
そこで本発明は上述の問題点に鑑み、バイアス回路を簡略化し、小型で広い帯域に渡って安定なカスコード接続型の増幅器を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の増幅器は、第１及び第２の電界効果トランジスタを有し、前記第１の電界効果トランジスタのゲート電極に接続された入力端子に高周波信号が入力され、前記第１の電界効果トランジスタのドレイン電極には、前記第２の電界効果トランジスタのソース電極が接続され、前記第２の電界効果トランジスタのドレイン電極に接続された出力端子から増幅された高周波信号が出力するカスコード接続型の増幅器であって、前記第１の電界効果トランジスタはエンハンスメント型電界効果トランジスタであり、前記第２の電界効果トランジスタはデプレッション型電界効果トランジスタであり、前記第２の電界効果トランジスタのゲート電極は容量を介さずに接地されていることを特徴とする。かかる構成によって増幅器のバイアス回路を簡略化するとともに、第２の電界効果トランジスタのゲート電極の接地状態を安定化することができる。
【００１０】
また前記増幅器において、前記第１及び第２の電界効果トランジスタは、同一の半導体基板の、一方の主面側に形成され、前記第２の電界効果トランジスタのゲート電極は前記半導体基板を貫通するスルーホールを介して前記半導体基板の他の主面側で接地されていることが好ましい。かかる構成によって、高い周波数帯域においても、前記第2のゲート電極を安定的に接地することが可能となる。
【００１１】
また前記増幅器において、前記第１の電界効果トランジスタのドレイン-ソース間飽和電圧が、前記第２の電界効果トランジスタの閾値電圧の絶対値未満であることが好ましい。かかる構成によって高い増幅率を確保することができる。
【００１２】
また前記増幅器において、前記第１の電界効果トランジスタのゲート電極にバイアス電圧を供給するバイアス電圧発生回路が、前記増幅器とともに同一の基板に集積されていることが好ましい。かかる構成によって、前記バイアス回路に用いられるトランジスタの特性が前記第１の電界効果トランジスタの特性に極めて近くなるため、前記第１の電界効果トランジスタのプロセス変動による特性変動を相殺するようにバイアス電圧を発生させることが出来る。
【００１３】
また前記増幅器において、前記第１の電界効果トランジスタのソース電極は、ボンディングワイヤを介して接地されていることが好ましい。かかる構成によって、前記増幅器の入力整合を、チップインダクタ等の外付け部品を用いることなく良好にすることが出来る。
【００１４】
また前記増幅器において、前記第１の電界効果トランジスタ及び第２の電界効果型トランジスタが擬似格子整合高電子移動度トランジスタであることが好ましい。かかる構成によって、例えば閾値電圧の絶対値が１Vを超える特性の優れたD型FETとE型FETを同一の基板上に構成することが容易となる。
【発明の効果】
【００１５】
本発明よれば、小型で、広い帯域に渡って安定なカスコード接続型の増幅器が実現可能となる。
【発明を実施するための最良の形態】
【００１６】
本発明の技術思想について、具体的な実施形態に基づき説明する。図１は該実施形態の増幅器の回路図である。かかる増幅器は第１の電界効果トランジスタ１及び第２の電界効果トランジスタ２を有し、第１の電界効果トランジスタ１のドレイン電極に、第２の電界効果トランジスタ２のソース電極が接続されたカスコード接続型の低雑音増幅器である。高周波信号は第１の電界効果トランジスタ１のゲート電極に接続された入力端子５から入力され、増幅された高周波信号が第２の電界効果トランジスタのドレイン電極に接続された出力端子８から出力される。第１の電界効果トランジスタ１のゲート電極と入力端子５とに間にＤＣカットのためにキャパシタ１６を接続しているが、他の方法で第１の電界効果トランジスタ1のゲート電極のバイアス電圧が保たれるなら、キャパシタ１６は省略してもよい。入力端子５には、さらに整合のための入力整合回路が接続されても良い。電源からのＤＣ電圧がインダクタ３を介して第２の電界効果トランジスタ2のドレイン電極に供給される。出力端子８にはさらに出力整合回路が接続されても良い。インダクタ３は本実施例に必須ではなく、他の構成を用いて第２の電界効果トランジスタ2のドレイン電極にＤＣ電圧を供給してもよい。
【００１７】
第１の電界効果トランジスタ１はエンハンスメント型電界効果トランジスタ（Ｅ型ＦＥＴ）であり、第２の電界効果トランジスタ２はデプレッション型電界効果トランジスタ（Ｄ型ＦＥＴ）である。第１の電界効果トランジスタ１と第２の電界効果トランジスタ２は、小型化、製造プロセスの簡略化のために、同一の半導体基板の、同じ一方の主面側に形成されているが、その形成方法は特に限定するものではない。第１の電界効果トランジスタ１と第２の電界効果トランジスタ２を別々の半導体基板に形成することも可能である。Ｅ型ＦＥＴである第１の電界効果トランジスタ１の閾値電圧Vt１は０.２Ｖである。第１の電界効果トランジスタ１のゲート−ソース間の電圧Vgs1がVt１を超えるとドレイン−ソース間に電流が流れる。ソース電極はインダクタ９を介して接地されている。インダクタを介して接地する理由は、外部との入力整合を容易にするためである。第１の電界効果トランジスタ１のゲート電極は約０.４Ｖにバイアスされており、この時ドレイン−ソース間の飽和電圧は約０.５Ｖである。また、ディプレション型電界効果トランジスタである第２の電界効果トランジスタ２は閾値電圧Vt2として−１Ｖを持つようにしてある。この場合、第１の電界効果トランジスタ１のドレイン-ソース間飽和電圧は、第２の電界効果トランジスタ２の閾値電圧の絶対値の１／２以下の十分小さい値に調整されている。
【００１８】
第２の電界効果トランジスタ２のゲート電極は半導体基板を貫通するスルーホール４を介して半導体基板の他の主面側で接地されている。スルーホール４は半導体基板の一方の主面側とそれに対向する他方の主面側（裏面）を接続しており、半導体基板の裏面が接地電位となっている。すなわち、第２の電界効果トランジスタのゲート電極は容量を介さずに接地されている。かかる構成によって、広い周波数帯域において安定な接地状態を実現することができる。なお、第２の電界効果トランジスタ２のゲート電極を容量を介さずに接地する構成は図１に示す実施形態に限らない。フリップチップ実装を適用する場合など、スルーホールを介さずに接地してもよい。いずれにしても、第２の電界効果トランジスタのゲート電極を容量を介さずに接地することによって、特に低周波側の接地状態が安定する。また、第２の電界効果トランジスタ２のゲート電極を広帯域に渡って安定して接地しておくために、第２の電界効果トランジスタ２のゲート電極とスルーホール４間の距離（図３において図示した距離ｄ）は第１の電界効果トランジスタ１または第２の電界効果トランジスタ２の遮断周波数のいずれか低い方の周波数における波長の１０分の１よりも小さいことが望ましい。かかる構成によって特に高周波側の接地状態が安定化する。
【００１９】
上述のように、本実施形態においては、Ｅ型ＦＥＴである第１の電界効果トランジスタ１のドレーン−ソース間の飽和電圧がＤ型ＦＥＴである第２の電界効果トランジスタ２の閾値電圧の絶対値より十分小さくなるようにバイアス電圧、電界効果トランジスタのゲート幅、プロセスを調整した。Ｄ型ＦＥＴである第２の電界効果トランジスタ２に電流が流れる場合、そのソース電極の電位は、Vt2の絶対値より小さくなる。もしこの電位がドレイン−ソース間の飽和電圧より小さい場合、Ｅ型ＦＥＴである第１の電界効果トランジスタ１による信号の増幅率が小さくなってしまう。このような状態を避けるためには第１の電界効果トランジスタ１のドレーン−ソース間の飽和電圧が第２の電界効果トランジスタ２の閾値電圧の絶対値未満にすることがより望ましい。
【００２０】
第１の電界効果トランジスタ１のドレイン電極に、第２の電界効果トランジスタ２のソース電極が接続された、上述のカスコード接続型の増幅器を用いることによって、バイアス回路が発生する必要がある電位を一種としてバイアス回路を簡略化し、増幅器の小型化が図られている。図１に示す実施形態では、バイアス回路６ａから、バイアス出力端子７ａを介して第１の電界効果トランジスタ１のゲート電極に電圧が供給される。一方、第２の電界効果トランジスタ２のゲート電極にはバイアス回路が接続されていない。図１のバイアス回路６ａの具体的構成を図２に示す。図２中のエンハンスメント型の電界効果トランジスタ１０は、第１の電界効果トランジスタ１と同じ閾値電圧を有する。電圧供給端子Vbに外部から電圧が供給されると、抵抗１１を介して電流が流れ、その電流値に応じた電圧が電界効果トランジスタ１０のゲート電極に発生する。この電圧を、抵抗１２を介して第１の電界効果トランジスタ１のゲート電極に供給する。なお、抵抗１２は、高周波信号がバイアス回路に流れ込むのを防ぐためと、バイアス回路で発生したノイズが高周波低雑音増幅器へ流出するのを防ぐため十分大きい抵抗値を持つ必要がある。本実施形態では２ｋΩとした。
【００２１】
図３に、本実施形態に係る半導体基板主面側に形成された、Ｅ型ＦＥＴである第１の電界効果トランジスタ１、Ｄ型ＦＥＴである第２の電界効果トランジスタ２、スルーホール４、バイアス回路６ａ中の電界効果トランジスタ１０、抵抗１１及び１２、ソース電極が接続されたソース接続用パッド１３、入力端子となる入力パッド１４、出力端子となる出力パッド１５並びに電圧供給端子Vbのレイアウトを示す。第１の電界効果型トランジスタ１のソース電極は、ボンディングワイヤを介して接地されている。図１に示したインダクタ９は、ソース接続用パッド１３に接続される前記ボンディングワイヤによって実現している。これは、本実施形態における高周波信号の周波数が５GHｚと高いため、ボンディングワイヤのインダクタンスが利用できる程度に十分大きいためである。なお、スルーホール４は、第2の電界効果トランジスタのゲート電極を接地すると同時に、バイアス回路中の電界効果トランジスタ１０のソース電極も接地している。
【００２２】
第１の電界効果トランジスタ及び第２の電界効果トランジスタには、シリコン基板に集積されたMOS（Metal Oxide Silicon)FETや、GaAs基板上に集積された擬似格子整合高電子移動度トランジスタ（p-HEMT FET)等の電界効果トランジスタを用いることができる。特に擬似格子整合高電子移動度トランジスタを用いることで高周波特性、雑音特性に優れた高周波低雑音増幅器が実現できる。
【００２３】
図４に本実施例の高周波低雑音増幅器の、ゲイン及びＮＦを示す。ＤＣ電源電圧３Ｖの時、バイアス電流１１ｍＡと低消費電力であるにもかかわらず、５〜６ＧＨｚにおいて１０ｄＢ以上の高いゲインが得られている。また、５ＧＨｚにおいては１５ｄＢ以上の高いゲインとノイズフィギュア約１.２５ｄＢの良好なノイズ特性が確保できた。
【００２４】
次に本発明に係る他の実施形態を、図５に示す。かかる実施形態においては第１の電界効果トランジスタ１のソース電極はインダクタを介さずに接地されている。その代わりに第１の電界効果トランジスタ1のゲート電極には整合回路１７が接続されている。ソース電極をインダクタを介して接続した場合には、インダクタで発生する電圧が負帰還となるため、ゲインが小さくなってしまう。ゲインを大きくする必要がある場合には、インダクタを介さず直接接地することが有効である。ただし、このような構成では、ゲート電極の入力インピーダンスの整合状況を悪化させるため、入力整合回路を設けることが好ましい。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る増幅器の回路図である。
【図２】本発明の実施形態に係る増幅器に用いたバイアス回路の回路図である。
【図３】本発明の実施形態に係る増幅器のレイアウト図である。
【図４】本発明の実施形態に係る増幅器のゲイン及びノイズファクターの周波数特性を示した図である。
【図５】本発明の他の実施形態に係る増幅器の回路図である。
【図６】従来の高周波低雑音増幅器の回路図である。
【符号の説明】
【００２６】
１：第１の電界効果トランジスタ
２：第２の電界効果型トランジスタ
３、９：インダクタ
４、４ａ：スルーホール 
５：入力端子
６ａ、６ｂ：バイアス回路
７ａ、７ｂ：バイアス出力端子
８：出力端子
１０：電界効果トランジスタ
１１、１２：抵抗
１３：ソース接続用パッド１３
１４：入力パッド
１５：出力パッド
【図１】
2010016590.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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