(57)【要約】【課題】薄膜トランジスタでは、ソースまたはドレイン電極とゲート電極間のオーバラップのために、ソース電極とゲート電極間の寄生容量と、フィードスルー電圧が増加する。【解決手段】半導体基板上に光学フィルタアイランド２２２を形成する。この光学フィルタアイランド２２２を利用して、レーザドーピング法を用いて、半導体構造２００にソース領域２１４とドレイン領域２１８を自己整合的に形成する。そして、ソース領域２１４上とドレイン領域２１８上にソース電極２２４とドレイン電極２３０を形成する。ソース電極２２４及びドレイン電極２３０とゲート領域２０２とのオーバラップがなくなり、寄生容量とフィードスルー電圧を低減することができる。【選択図】図２１
2010093305.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタを形成する方法であって、
透明基板上にゲート電極を形成するステップと、
前記ゲート電極上に透明ゲート絶縁層を形成するステップと、
前記透明ゲート絶縁層上に半導体層を形成するステップと、
前記透明基板が下方向から露光されたときに、前記ゲート電極によって遮蔽される部分に光学フィルタアイランドを形成するステップと、
上方向からの照射により、前記光学フィルタアイランドの下にゲート領域を形成するステップと、
前記ゲート領域の一方の側に隣接したソース領域であって、前記ゲート領域の端部にオーバラップしない端部を有するソース領域を形成するステップと、
前記ゲート領域の他方の側に隣接したドレイン領域であって、前記ゲート領域の前記他方の側の端部にオーバラップしない端部を有するドレイン領域を形成するステップと
を含み、
前記ソース領域および前記ドレイン領域は、波長λのレーザを用いたレーザドーピングにより形成され、
前記光学フィルタアイランドは、複数の材料層で構成され、前記複数の材料層のうちの１つの材料層の材料は、屈折率ηを有し、光学厚さＴ＝１／４・λ／η＋ｍ／２・λ／η（ｍは正の整数）を有することを特徴とする方法。
【請求項２】
薄膜トランジスタを形成する方法であって、
透明基板上にゲート電極を形成するステップと、
前記ゲート電極上に透明ゲート絶縁層を形成するステップと、
前記透明ゲート絶縁層上に半導体層を形成するステップと、
前記透明基板が下方向から露光されたときに、前記ゲート電極によって遮蔽される部分に光学フィルタアイランドを形成するステップと、
上方向からの照射により、前記光学フィルタアイランドの下にゲート領域を形成するステップと、
前記ゲート領域の一方の側に隣接したソース領域であって、前記ゲート領域の端部にオーバラップしない端部を有するソース領域を形成するステップと、
前記ゲート領域の他方の側に隣接したドレイン領域であって、前記ゲート領域の前記他方の側の端部にオーバラップしない端部を有するドレイン領域を形成するステップと
を含み、
前記光学フィルタアイランドは、波長４００ｎｍの輻射光を少なくとも８０％透過させ、波長３０８ｎｍの輻射光を少なくとも８０％以上反射させることを特徴とする方法。
【請求項３】
透明基板上に形成されたゲート電極と、
前記ゲート電極上に形成された透明ゲート絶縁層と、
前記透明ゲート絶縁層上に形成された半導体層と、
前記透明基板が下方向から露光されたときに、前記ゲート電極によって遮蔽される部分に形成された光学フィルタアイランドと、
上方向からの照射により、前記光学フィルタアイランドの下に形成されたゲート領域と、
前記ゲート領域の一方の側に隣接して形成されたソース領域と、
前記ゲート領域の他方の側に隣接して形成されたドレイン領域と
を備えることを特徴とする薄膜トランジスタ。
【請求項４】
前記ソース領域および前記ドレイン領域は、波長λのレーザを用いたレーザドーピングにより形成され、
前記光学フィルタアイランドは、複数の材料層で構成され、前記複数の材料層のうちの１つの材料層の材料は、屈折率ηを有し、光学厚さＴ＝１／４・λ／η＋ｍ／２・λ／η（ｍは正の整数）を有することを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記光学フィルタアイランドは、波長４００ｎｍの輻射光を少なくとも８０％透過させ、波長３０８ｎｍの輻射光を少なくとも８０％以上反射させることを特徴とする請求項３に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜構造とその製作方法に関する。特に本発明は薄膜トランジスタに関し、該薄膜トランジスタはソースおよびドレイン電極の各々をいかなる部分もトランジスタのチャネルにオーバラップしないように形成して、寄生容量およびフィードスルー電圧を低減もしくは解消したものである。
【背景技術】
【０００２】
一般にボトムゲート形トランジスタ構造においては、金属のゲート材が基板上に形成される。基板は紫外（ＵＶ）光を透過させ、ゲート金属は透過させない。絶縁層がゲート金属上に形成され、チャネル形成用の活性材料層がこの絶縁層上に成膜される。活性材料層の例として、真性水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）あるいは他の類似の材料がある。窒化物保護層が前記活性材料層上に成膜され、次工程でこの保護層からアイランドが形成される。これらの各付加層も一般にＵＶ光を透過させる。次にフォトレジスト層が前記保護層上に成膜される。この後ＵＶ光が基板、絶縁層、活性材料層、および保護層を通して照射される。このＵＶ光はゲート金属で遮蔽された領域以外のフォトレジストに達して、該フォトレジストを露光する。次いでこのＵＶ光で露光された領域のフォトレジストの現像が行われる。このパターン形成されたフォトレジストをマスクに用いて窒化物保護層がエッチングされる。このエッチングは、前記フォトレジストの露光がゲート金属で遮蔽された部分以外（若干の側面エッチングを除いて）の全ての領域について行われる。これによって窒化物保護アイランドが形成され、このアイランドはゲート電極で範囲を規定されている。以後、この部分の構造を「自己整合的」とする。
【０００３】
次に、接点層（例えばｎ＋になるようにドーピングされたａ−Ｓｉ：Ｈなど）が前記各層上に成膜される。続いてリソグラフィ（または他の類似の工法）を用いて、ゲート金属上に位置した部分の接点層が大まかに除去される。ドーピングされたａ−Ｓｉ：Ｈを真性ａ−Ｓｉ：Ｈ上で選択的にエッチングする（すなわち前者を除去して後者を除去しない）ことは困難であるため、表層の保護用アイランドをエッチング防止材に用いてソースおよびドレイン電極を形成する。完成した構造を図１（ａ）および図１（ｂ）に示す。図において、薄膜トランジスタ（ＴＦＴ）１０は、基板１２、基板１２上に形成されたゲート金属１４、ゲート絶縁層１６、活性層１８、表面保護用アイランド２０、ドレイン電極２２、およびソース電極２４からなる。しかしながら、前述したようにドーピングされたａ−Ｓｉ：Ｈと真性ａ−Ｓｉ：Ｈとの選択的なエッチングの制御は困難であるため、オーバラップ２８および３０に示すように、これまではドーピングされたａ−Ｓｉ：Ｈだけをエッチングして、一定量のドーピングされたａ−Ｓｉ：Ｈが保護用アイランド２０にオーバラップして残るようにされていた。したがって、この部分の構造は自己整合的ではない。
【０００４】
オーバラップ２８および３０を残すことによってドーピングされたａ−Ｓｉ：Ｈを通した真性ａ−Ｓｉ：Ｈ内のエッチングの問題は軽減されるが、いくつかの理由によりゲート金属上を覆う接点層はできるだけ多く除去されるべきである。第一の理由は、ソースおよびドレイン電極間の隙間２６が大きくなると、両電極間の電気的絶縁性が向上することである。第二の理由は、トランジスタのチャネル長はトランジスタの動作特性、材料およびその他のパラメータによって事前設定されることである。オーバラップ２８および３０によってチャネルは本来必要な長さより長くなり、さらにこれによって構造全体の小寸法化が制限される。例えば、チャネル２６、ソース側オーバラップ２８、およびドレイン側オーバラップ３０の各長さが５マイクロメータ（μｍ）以上で、全体で１５μｍ以上になる
ことがある。今日の競合の激しいアクティブマトリクス薄膜センサセルでは、光センサや電気接続端子を含んだ両端の長さが約５０μｍ以下になるようにされる。したがって、オーバラップを少なくすることによりトランジスタ長が縮小し、その結果セル内の検出器用材料の領域および（あるいは）所定寸法のアレー中のセル数を増加させることができる。
【０００５】
最後にもっとも重要な問題として、寄生容量の形成の問題がある。この寄生容量は、ソースまたはドレイン電極材料とゲート材料間のオーバラップした箇所に形成される。寄生容量を図２の、表示装置あるいは感知装置用のセル５０についての概略回路図に示す。セル５０はＴＦＴ５２を備え、ＴＦＴ５２はセルアドレス用のスイッチとして機能する。ＴＦＴ５２のゲート５４はゲートライン６０に接続され、ＴＦＴ５２のドレイン５６はデータライン６２に接続される。ＴＦＴ５２のソース５８はセンサ素子（ｐ−ｉ−ｎ光検出器など、図示せず）あるいは表示素子（液晶層構造など、図示せず）のいずれかに接続される。図２ではこれらの素子をまとめて画素６６とする。
【０００６】
図１（ａ）に示したオーバラップ２８および３０の影響によってソースおよびゲート間に寄生容量（キャパシタ６４）が発生する。この寄生容量は画素電極上のフィードスルー電圧の発生原因となり、表示素子の場合は画像のちらつき（オフ状態からオン状態への遷移異常）と焼き付き（オン状態からオフ状態への遷移異常）が発生する。センサ素子の場合は、寄生容量は読み出しノイズの原因になる。また、前記オーバラップは（例えば基板やリソグラフィの解像度等の変動によって）アレー間のセル毎に変化するため、フィードスルー電圧もこれに応じてセル毎に変化する。
【０００７】
図３に寄生容量とフィードスルー電圧によるいくつかの悪影響を示す。図３には、時刻ｔ1からｔ5 にかけてのＴＦＴ５２のゲート５４電圧Ｖgとドレイン５６の電圧Ｖdが示されている。また図３には、実線で表した画素６６における実電圧Ｖpixと破線で表した画素６６における理想電圧Ｖidealも示されている。時刻ｔ1で、データライン６２の電圧レベルはハイ（通常５〜１０Ｖ）である。一方、ゲートライン６０の電圧レベルはロー（通常０Ｖ）である。したがって、ＴＦＴ５２のチャネルは閉じており、電圧がデータライン６２と画素６６間にかかることはなく、例えば典型的なバックライト付き液晶表示素子の場合は、前記画素は不透明すなわちオフ状態である。
【０００８】
時刻ｔ2では、データライン６２の電圧レベルはハイのままであるが、ゲートライン６０の電圧レベルはローからハイ（通常１０〜１５Ｖ）に移行する。この結果ＴＦＴ５２のチャネルが開く。この結果データライン６２から画素６６にかけて電圧が印加され、バックライト付き液晶の場合は画素６６が透明すなわちオン状態になる。画素６６は、通常Ｃpixで示した一定の固有容量をもつ。また、ＴＦＴと画素とが集積された構造構成であるため、ＴＦＴ５２のソース電極と画素電極間には通常オーバラップが存在する。このため、ソースと画素の間にＣpixと並列な容量Ｃsが生じる。しかしながら先に述べたように、ソース５８とゲート５４間にはオーバラップ３０（図１（ａ））に起因する容量も存在する。ゲート５４はゲートライン６０に接続され、ソース５８は画素６６の電極に接続され
ている。前記容量は、ゲートライン６０と画素６６間の容量Ｃgsで表される（図２）。したがって、時刻ｔ2と時刻ｔ3の間では想定通りの電圧が画素６６にかかる。
【０００９】
時刻ｔ3で、ゲートライン６０の電圧レベルはローにスイッチされる。これによりＴＦＴ５２のチャネル中の電荷は消失する。しかしながら、この時刻でＣgsの両端に電位差があり、この電位差によってＣpixに蓄えられた電荷の一部がＣgsに再分布し、電圧降下ΔＶpが発生する。この電圧降下をフィードスルー電圧とする。時刻ｔ4で、データライン６２の電圧レベルはローであり、ゲートライン６０の電圧レベルはローからハイにスイッチされる。この結果ＴＦＴ５２のチャネルは再び開く。しかしながら、データライン６２の電圧レベルはローであるため、容量Ｃpix、ＣsおよびＣgsはデータライン６２のライン電圧レベルまで放電され、これにより画素６６はオフにスイッチされる。時刻ｔ5で、ゲートライン６０とデータライン６２の電圧は共にローである。しかしながら、この場合もＣ
gsの両端に電位差があり、この電位差によってＣgsから画素６６に電荷が再分布して、別のフィードスルー電圧降下ΔＶpが発生する。
【００１０】
理想的には、点線Ｖidealで示すようにオフ状態の電圧とオン状態の電圧は一定である。しかしながら、ゲート電極にオーバラップしたソース電極の影響で生じる寄生容量がこの理想的な応答を得ることを妨げる。実際には、時刻ｔ3でゲート電圧レベルがハイからローに変化する時は、データライン６２で設定された値からの電圧降下が生じる。表示装置の場合は、このフィードスルー電圧によって前述の画像「ちらつき」（オフ状態からオン状態に移る時の明るさの変動）が発生する。同様に、時刻ｔ5では、フィードスルー電圧はＣpixおよびＣsの完全な放電を妨げ、前述の画像の「焼き付き」（残留電圧、この場合はオン状態からオフ状態に移る時の表示画素中の光透過）が発生する。
【００１１】
同様に、セル５０をセンサ装置に適用した場合は、前述の容量とフィードスルー電圧による諸現象がセンサノイズの原因になる。すなわち、Ｃgsを通したゲートライン６０からのフィードスルー電圧が画素６６からの読み出し電圧に加わり、信号エラーを招く。
【００１２】
フィードスルー電圧の大きさはデータラインでの電圧レベルの関数であり、次式で表される。
【００１３】
すなわち、
ΔＶp∝ｆ（Ｃpix，Ｃgs）・Ｖd
したがって、例えば階調表示の用途では、Ｖdの変化にしたがってフィードスルー電圧が変動し、さらにこの変動がＶdで想定された値からの画素応答の変動を招く。このことは、表示装置と感知装置の両方の用途において階調レベルの制御が一様でないことを意味する。
【００１４】
これまでいくつかの手法の検討により、寄生容量とフィードスルー電圧の問題の解決が図られてきた。ある手法においては、イオン注入を用いてソースおよびドレイン電極がチャネル層と同じ層内に形成されている。イオンは、保護用アイランドをマスクに用いて上側の面から導入される。しかしながら、イオン注入は注入位置での素子構造の損傷を招く。アニールを用いてこの損傷を解消することがおこなわれている。熱アニールではなくレーザアニールを用いて水素の外部拡散を減らすようにされている。水素の外部拡散はチャネルの導電性を失わせるものである。レーザビームは基板側面から構造中に導入され、ゲート電極をマスクに用いてソースおよびドレイン電極が形成される。しかしながら、構造の基板側面から導入されたレーザビームではチャネルの最近傍の材料をアニールすること
はできない。この理由は、該領域はゲート電極端部の陰となるためである。このため損傷を受けた材料が、ソースとチャネル間およびゲートとチャネル間に残る。
【００１５】
別の手法では、構造の形成は前述の通りに行われる。その後クロムの層がａ−Ｓｉ：Ｈのソースおよびドレイン電極層上に成膜される。これによりクロムシリサイドが形成されるものとする。この材料は、下部の真性ａ−Ｓｉ：Ｈチャネル層に損傷を与えることなく選択的にエッチングすることができる。エッチングは、保護用アイランドの最表面の下方に達するまで継続される。しかしながら、この手法には二つの問題がある。一つは、前述と同様にゲート電極と保護用アイランドの幅の違いによって、ソースまたはドレインとゲートとの間にオーバラップが発生することである。このオーバラップは寄生容量の問題を完全に解消する上での妨げとなる。二つ目は、クロムシリサイドの接触抵抗がきわめて高いことである。このことは、導電性を高めるために行われる層へのドーピングと本質的に相容れない。
【００１６】
また別の手法では、ネガ型のフォトレジストを用いた選択的エッチングが提案されている（ネガ型フォトレジストでは露光部の材料がエッチングに対する耐性をもつ）。構造の製作は前述の通りに行われる。活性なフォトレジストがａ−Ｓｉ：Ｈのソースおよびドレイン電極層上に成膜される。この構造物はゲート電極をマスクに用いて下方から露光される。この構造物がエッチングされることにより、ゲート電極上に重なった未露光部分が除去される。この構造物のエッチングは（ソースおよびドレイン電極層の厚みを消失させる上で）十分長い時間行われるものとして、側面エッチングを用いてゲート電極とオーバラップする部分の材料が除去される。しかしながら、この手法では明らかに、チャネル厚さをＴＦＴの適正厚さ以上にしてチャネル層中のオーバエッチングを避ける必要がある。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
したがって、新規改良された薄膜トランジスタ構造およびその製作方法が必要とされる。前記構造は、ソースおよびドレインとゲート電極との双方の間におけるオーバラップを解消したものである。この構造物の配列の、ＴＦＴスイッチ画素においては、該構造により素子性能の著しい向上が得られる。この素子性能の向上はソース電極と画素間の寄生容量とフィードスルー電圧が解消されることによる。またセル間での素子寸法や性能の変動が著しく低減されると共に、素子の外形寸法を小さくすることができる。
【課題を解決するための手段】
【００１８】
本発明により、電極間のオーバラップのない改良された薄膜トランジスタが提供される。ソース電極とゲート電極間の寄生容量とフィードスルー電圧は、本構造において著しく低減もしくは解消される。
【００１９】
本発明によって得られる特長として、表示装置における画像のちらつきと焼き付きの減少、画像形成装置における読み出しノイズの低減、および表示装置と画像形成装置の両方における階調レベル特性の向上がある。また本発明によりＴＦＴ画素スイッチの寸法を小さくすることができる。
【００２０】
本発明はレーザドーピング法を用いて自己整合的なＴＦＴのソースおよびドレイン領域を形成するものである。ドーピング用マスクは光学フィルタによって形成され、この光学フィルタは、レーザドーピングでの波長（例えば約３０８ｎｍ）を反射し、リソグラフィの波長（例えば約４００ｎｍ）を透過させるものである。自己整合的なドーピングマスクはチャネルの保護用アイランドとしても機能する。製造工程全体は現在の大面積素子の製造工程と同様のものである。
【００２１】
一実施形態においては、ゲート電極をマスクに用いて裏面リソグラフィにより保護用アイランドが形成される。次いで前面レーザドーピングを用いてＴＦＴ内のチャネルにきわめて近接した領域にドーピングが行われ、これによりゲート電極をマスクに用いてソースおよびドレイン領域を形成する時の端部の陰影効果という問題は解決される。
【００２２】
また残留不純物による側壁の漏洩電流も減少する。前記漏洩電流の減少は、最表面の保護層をパターン形成してエッチングマスクとして使用し、次いで活性層の側壁をエッチングして不純物を除去することにより得られる。前記最表面の保護層は適当な寸法、すなわち現在のマスク位置合わせ技術の許容範囲内での位置合わせが可能な寸法を有している。
【図面の簡単な説明】
【００２３】
【図１】従来技術による薄膜トランジスタの概略図である。
【図２】従来技術による薄膜トランジスタと画素を含むセルアレー中の一セルの概略回路図である。
【図３】図２に示したセル内の各電圧を時間の関数として示す図である。
【図４】本実施形態のＴＦＴの、製造工程の初期段階における概略図である。
【図５】本実施形態のＴＦＴの、製造工程の中間段階における概略図である。
【図６】本実施形態のＴＦＴの、製造時でのレーザドーピング処理進行中の状態を示す断面図である。
【図７】本実施形態の光学フィルタアイランドの部分断面図である。
【図８】光学フィルタアイランドの反射率を該アイランドを含む層対の数の関数としてプロットした図である。
【図９】モデル化された光学フィルタアイランドの反射率をある波長域でプロットした図である。
【図１０】本実施形態のＴＦＴの、完成前の段階での概略図である。
【図１１】本実施形態のＴＦＴの完成後の断面図である。
【図１２】本実施形態のレーザドーピング処理におけるレーザドーピングエネルギー密度に対するドーピング効率を測定した実験結果をプロットした図である。
【図１３】本実施形態のレーザドーピング処理におけるレーザドーピングエネルギー密度の関数としてドーピング深さをプロットした図である。
【図１４】本実施形態のチャネル長約１０μｍの自己整合的ＴＦＴの変換特性を示す図である。
【図１５】本実施形態のチャネル長約３μｍの自己整合的ＴＦＴの変換特性を示す図である。
【図１６】従来技術によって製作されたＴＦＴと本発明によって製作されたＴＦＴのチャネル長に対する移動度を比較した図である。
【図１７】チャネル長１０μｍのＴＦＴとチャネル長３μｍのＴＦＴの出力特性を示す図である。
【図１８】ソースまたはドレイン電極と光学フィルタアイランドとの間の隙間Δｘが１μｍ、３μｍおよび５μｍであるＴＦＴの、ソースとドレイン間の電流に対するゲート電圧をプロットした図である。
【図１９】本実施形態の電極と従来公知の電極の接触抵抗を比較した図である。
【図２０】チャネル長が３μｍ、５μｍおよび１０μｍであるレーザ処理されたａ−Ｓｉ：Ｈ  ＴＦＴの素子変換特性を測定した実験結果を示す図である。
【図２１】本実施形態のＴＦＴの断面図である。
【発明を実施するための形態】
【００２４】
図４（ａ）および図４（ｂ）に、本発明の一実施形態による製造工程の各ステップを、製作したＴＦＴ構造１００の構造と併せて示す。本発明によるＴＦＴの製造初期の各ステップは従来工程によるものと同じである。具体的には、チャネル長が３〜１５μｍの金属ゲート層（例えばＣｒ、ＴｉＷ、ＭｏＣｒ他）がガラス（例えばＣｏｒｎｉｎｇ  Ｇｌａｓｓ社（日本）製Ｃｏｒｎｉｎｇ  １７３７）または石英などの透明基板１０４上に４００μｍ〜１０００μｍ程度の厚さに形成される。この層形成は、スパッタ成膜および標準的なリソグラフィ手法および湿式エッチングによって行われる。金属ゲート層は公知の処理によってパターン化され、金属ゲート電極１０２が形成される。
【００２５】
金属ゲート電極１０２上に、窒化シリコンのゲート絶縁層１０６がプラズマ強化（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ）化学的気相成長法によって約３５０℃で約３０００Å厚さに形成される。ゲート絶縁層１０６上に、約５００Åの真性ａ−Ｓｉ：Ｈ層１０８が約２７５℃で成膜され、ＴＦＴのチャネルが形成される。次に光学フィルタ層１１０が真性ａ−Ｓｉ：Ｈ層１０８上に成膜される。光学フィルタ層１１０は、厚さと組成が精密に制御された二次層の積層からなる。光学フィルタ層１１０の機能と特徴については後に詳細に述べる。プラズマ強化化学的気相成長法（ＰＥＣＶＤ）を用いて上記各層の成膜が行われる。この工程段階での、該製作された構造を図４(a)の断面図および図４（ｂ）の平面図に示す（層１０６、１０８および１１０は透明）。
【００２６】
次いで図５（ａ）および図５（ｂ）に示すように、自己整合的光学フィルタアイランド１１２が光学フィルタ層１１０から形成される。フォトレジスト層（図示せず）が光学フィルタ層１１０上に成膜される。このフォトレジスト層は裏面露光により（すなわち透明基板１０４を通して）パターン形成される。金属ゲート電極１０２はフォトレジスト露光用の光を透過させないため、露光マスクとしての機能を果たす。後述するように、光学フィルタ層１１０はフォトレジスト露光用の光を相当程度透過させるため、フォトレジストは、金属ゲート電極１０２上に重なった部分以外は露光される。現像液を用いてフォトレジストが表面から現像され、緩衝剤処理されたＨＦエッチング液を用いて光学フィルタ１１０のエッチングが行われ、アイランド１１２が形成される。
【００２７】
レーザドーピングは半導体材料へのドーピング方法の一種であり、レーザアブレーションを用いて比較的高エネルギーのドーパント原子を生成させるものである。レーザパルスが、ドーピングされる元素を含んだ半透明のソース層上に照射される（このソース層はパターン形成されていてもよく、またＰＳｉなどのｎ形またはＢＳｉなどのｐ形のいずれでもよい）。前記ソース層は基板のごく近傍に設けられる。レーザビーム印加の間に、ソース層内のドーパント原子が高エネルギー化する。また、このレーザビームはドーピングされる領域の基板の表面層を短時間局部溶融させる。この短時間の溶融の間に、高エネルギー化したドーパント原子が溶融した基板表面層内に入り込む。この溶融した層が固化する時に、ドーパント原子が層内に分布して電気的に活性化する。前記ドーピング処理の間の高温サイクルは数十ナノ秒と短いため、この工法は実質的に低温製造と変わらない。このことはａ−Ｓｉ：Ｈ  ＴＦＴの製造において特に重要な意味をもつ。
【００２８】
図６に示すように、レーザドーピングの開始時に先ずａ−Ｓｉ：Ｈ層１０８の上側表面１１６の近傍にソース薄膜１１４が設置される。ソース薄膜１１４は一般にリンとシリコンの合金からなり、この合金を用いてａ−Ｓｉ：Ｈ層１０８中の選択された領域にドーピングが行われ、該領域がｎ形にされる。ソース薄膜１１４は担持体１１８の一方の表面上に均一に分布しており、前記担持体１１８はガラスまたは石英などのレーザビームを透過させる性質のものである。ソース薄膜１１４を担持した担持体１１８が上側表面１１６にごく近接して設置され、ソース薄膜１１４が上側表面１１６に向き合うようにされる。ソース薄膜１１４と上側表面１１６間の隙間１２０は、最小でアイランド１１２の厚さ１２２に等しく（例えば約０．５ｍｍ）、最大で数ｍｍである。スペーサ１２４および（あるいは）アイランド１１２が、隙間１２０の大きさを決定する。一般に、ソース薄膜１１４と上側表面１１６間の隙間が小さくなる程、ａ−Ｓｉ：Ｈ層１０８中に含まれるドーパント原子の数が増える。
【００２９】
ソース薄膜１１４が適切に設置されると、レーザビームＢが担持体１１８の上方からソース薄膜１１４中の領域１２６上に照射される。あるいは、該レーザで層１１４全体の両端を走査してもよい。この処理の間に、レーザがソース薄膜１１４をアブレーションし、高エネルギー化したドーパント原子を隙間１２０内に放つ。このドーパント原子は１００ｅＶ以上の運動エネルギーを有している。この処理に適したレーザとして約３０８ｎｍの波長のＸｅＣｌエキシマレーザがある。ソース薄膜１１４の例としてＰＳｉがあり、このＰＳｉはプラズマ強化化学的気相成長法によって担持体１１８上に約２５０℃で約１００Åの厚さに成膜される。
【００３０】
ソース薄膜１１４のアブレーションに加えて、前記レーザのエネルギーは上側表面１１６中のレーザ入射部分をも溶かす。重要なことは、アイランド１１２が（例えば干渉を経た反射の作用により）レーザビームＢを透過させないことである。このために、アイランド１１２下の領域すなわちチャネル１３０はレーザビームによる損傷を受けない。一方、領域１２６の下方ではドーパント原子が層１０８内に入り、それによって例えばｎ＋にドーピングされたソース領域１３２とｎ＋にドーピングされたドレイン領域１３４を形成する。これにより、従来技術で解決不能であった、ゲート電極端部の陰に隠されることによってチャネル最近傍の材料にレーザが届かないという問題が解決される。
【００３１】
またこのことは本発明の重要な特徴の一つを明確に表している。つまり、光学フィルタ層１１０を形成する材料は層１１０上に成膜されたフォトレジスト露光用の輻射光（例えば波長約４００ｎｍの光）を相当程度透過させ、これによってアイランド１１２が形成されるようにする必要があるが、同時にソース薄膜１１４および局部溶融される上側表面１１６のアブレーションに使用されるレーザ光（例えば波長約３０８ｎｍのレーザ光）を相当程度透過させないことが必要なことである。
【００３２】
図７に、アイランド１１２中の一部１３５の断面を示す。アイランド１１２（つまり光学フィルタ層１１０）は二次層が数層積層された構造からなる。この積層物の一例として二酸化シリコン１３６と窒化シリコン１３８を交互に積層したものがある。図に示すように、窒化シリコンが最上層として選択される。この理由は、窒化シリコンがレーザドーピング処理の間のドーパントの侵入を阻止することで、下層材料に対する高い保護機能が得られるためである。最下層１４０にも窒化シリコンが選択され、ａ−Ｓｉ：Ｈチャネル上でのドーピング耐性の向上と適正な保護とが得られるようにされる。本用途に適したその他の材料系としてＳｉ／ＳｉＯ2、Ｓｉ／Ａｌ2Ｏ3、ＳｉＯ2／ＴｉＯ2他があり、基本的特徴として、各材料対中の二つの層の各々は異なる屈折率をもつ。得られた構造の一例としていわゆる分布反射器（ＤＢＲ）がある。別の例としていわゆるグレーデッド形ＤＢＲがあり、このＤＢＲにおいて材料の屈折率は材料の厚さ方向の位置の関数として変化する。
【００３３】
各二次層の材料の種類と厚さの両方が、光学フィルタ層１１０に必要な選択的な透過と反射を得る上で重要な役割を果たす。理想的には、各酸化物および窒化物層の光学厚さＴをレーザビームＢの１／４波長のほぼ倍数になるようにして、Ｔ＝（１／４）・（λ／η）＋（ｍ／２）・（λ／η）の関係を成立させ、該ビームとの位相を整合させることにより最適な反射率が得られるようにする（前記式中、ηは材料の屈折率で、ｍは正の整数１，２…）。例えば、酸化物層１３６の厚さを、（１／４）×（３０８ｎｍ）×（１／１．４８）＝５２ｎｍとし、窒化物層１３８の厚さを、（１／４）×（３０８ｎｍ）×（１／２．１）＝３６．７ｎｍとする（１．４８と２．１はそれぞれ二酸化シリコンと窒化シリコンの屈折率）。最下層の窒化物層１４０の厚さは他の各窒化物層の厚さと異なり、例えば６０〜６５ｎｍ程度にして、上方の層対と位相が整合するようにされる。すなわち、最下層１４０の下部の材料はＳｉＯ2またはＳｉＮではなく、ａ−Ｓｉ：Ｈであるため、層１４０の厚さを上方の窒化物層と変えることで位相が整合するようにされる。
【００３４】
光学フィルタ層１１０の選択的な反射率と透過率を得るためのもう一つの重要な因子として二次層の層数がある。反射レベルを適正化することによりアイランド１１２の下部のａ−Ｓｉ：Ｈチャネルが保護される。図８に３０８ｎｍのレーザビームの反射率のシミュレーションを、光学フィルタアイランド１１２を構成する酸化物と窒化物の層対の数の関数で表す。本実施形態では、必要な反射率を８０％以上とした。図８に示すように、この要求仕様は二つの層対からなる光学フィルタ層によって満たされる。また、単一の層対でも反射率はレーザ出力その他に依存した関数として変化する。
【００３５】
図９（ａ）および図９（ｂ）に、二つの層対からなる光学フィルタ層１１０の光反射スペクトルのシミュレーションと実測値を示す。明らかに、シミュレーションは実データによく一致している。光反射率におけるシミュレーションと実測値の相違は、主に（１）シミュレーションでは散乱が無視される（λの変化に対して屈折率は変化しない）と仮定し、（２）シミュレーションでは各層における光学厚さを均一と仮定していることによる。二つの層対をもつ光学フィルタ層１１０は３０８ｎｍで８０％の反射率を示しており、この反射率でａ−Ｓｉ：Ｈチャネルを十分に保護し得る。波長４００ｎｍのＵＶ光の透過率は約８０％であり、この透過率で自己整合的裏面リソグラフィ処理が実施可能である。二つの層対をもつ光学フィルタ層の全厚は約２４１ｎｍである。この厚さは標準的な緩衝剤処理されたＨＦ湿式エッチングでの処理に適した厚さである。
【００３６】
最後の特徴として、本提案のアイランド１１２は標準的な絶縁材料で形成することができるため、アイランド１１２をゲート絶縁層として使用することも可能である。したがって、アイランド１１２はボトムゲート形ＴＦＴ構造だけでなくトップゲート形ＴＦＴ構造にも使用することができる。
【００３７】
ＴＦＴ構造１００の製造工程に戻る。約２５０℃で５〜１０分程度のプラズマ水素化処理が行われ、レーザドーピングによって誘起されるソース領域１３２とドレイン領域１３４中の欠陥が防止される。
【００３８】
次に図１０（ａ）および図１０（ｂ）に示すように、金属ゲート電極１０２に接触したビア１４２（図１０（ｂ））がパターン形成並びにエッチングされる。次いでＴｉＷ／Ａｌなどの金属接点層（図示せず）が構造上に成膜される。この後、この金属層が標準的なリソグラフィおよび湿式エッチング、あるいは従来公知の他の工法によってパターン形成ならびにエッチングされて、ソース電極１４４とドレイン電極１４６が形成される。金属電極１４４，１４６の端部とアイランド１１２の端部との間隔（Δｘで示す）は５μｍ以上の長さにされる。
【００３９】
図１１(a)および図１１（ｂ）に示すように、窒化シリコンまたは二酸化シリコン１４８からなる保護層がＰＥＣＶＤによって成膜され、さらにパターン形成されてＴＦＴ構造１００の幅が規定される。最後に、シリコンエッチングによりＴＦＴ構造１００が完成する。前記シリコンエッチングは、ソース電極１４４、ドレイン電極１４６、ゲートビア１４２、およびパターン形成された保護層１４８によって覆われた領域以外の全ａ−Ｓｉ：Ｈを除去するものである。
【００４０】
薄膜トランジスタに共通の問題として、ソースおよびドレイン間の側壁の漏洩電流がある。この漏洩電流は層１８の側壁に残留した不純物によって生じるものである。従来のＴＦＴ構造（図１（ａ）、図１（ｂ）および図１（ｃ））では、チャネル幅Ｗはドレイン電極２２およびソース電極２４の幅で規定される。上記各電極はチャネルにオーバラップしているため、活性層の側壁は１５０の部分（図１（ｂ））でオーバエッチングされて、漏洩電流を減少させる。ソース領域とチャネル間およびドレイン領域とチャネル間の電気的接触への影響はない。この理由は、ａ−Ｓｉ：Ｈ層のソースおよびドレイン電極によってオーバラップされた部分で保護されるためである。
【００４１】
しかしながら本発明によるＴＦＴの場合は、前記オーバエッチングはソース領域とチャネル間およびドレイン領域とチャネル間に電気的接触を起こさせる。この理由は、接点端部が保護されていない（すなわち電極がオーバラップしていない）ためである。図１１（ｂ）に示すように、保護層１４８をソース電極１４４とドレイン電極１４６の両方を覆うように形成して前記電極と光学フィルタ層１１２間の隙間が覆われるようにする。この後、オーバエッチングが進行しても、ソース領域１３２とチャネル１３０間およびドレイン領域１３４とチャネル１３０間では電気的接触が起こらない。さらに、保護層１４８は、幅Ｗ方向では光学フィルタアイランド１１２よりも若干狭く（例えば２〜５μｍ程度狭く）形成されており、リソグラフィ時のマスク不整合を避けるようにされている。リソグラフィのマスクが光学フィルタアイランド１１２と整合しない場合は、層１０８は領域１５２でオーバエッチング（図１１（ｃ））されない。この理由は、保護層１４８によって前記領域が覆われるためである。つまり、オーバエッチングされる領域１５２を層１０８中に設けることで、側壁漏洩電流の発生原因である不純物が除去される。
【００４２】
図１１（ａ）に明示したように、本構造中のＴＦＴ構造１００のソース電極１４４またはドレイン電極１４６のいずれも金属ゲート電極１０２とはオーバラップしていない。ソースおよびドレイン領域の端部はチャネル端部に一致しており、すなわちチャネルとの「自己整合」が行われている。ソース（およびドレイン）接点のゲート接点上でのオーバラップに起因する寄生容量Ｃｇｓが解消され、フィードスルー電圧の問題は完全に解決される。したがって（図２の構成の画素６６などの）画素における電圧特性は、図３の破線Ｖidealで示した理想特性に緊密に近似する。前述の工法により製作した構造素子についての解析結果は上記理論解析を裏付けている。
【００４３】
我々はレーザドーピングについていくつかの研究を行ってきた。その中の一つにおいて、１００ｎｍのａ−Ｓｉ：Ｈを減圧化学的気相成長法（ＬＰＣＶＤ）によって石英基板上に成膜した。ドーパントであるリンをＸｅＣｌエキシマレーザを用いてレーザアブレーションにより基板から融除した。
【００４４】
ドーピング効率およびドーピング深さはレーザドーピング時のエネルギー密度に依存する。Ｓｉ融液中のリンの拡散係数は約１０-4ｃｍ2／ｓであり、この値は固相中の拡散速度である約１０-11ｃｍ2／ｓに比べて著しく早い。パルスレーザ照射時のＳｉ薄膜の温度上昇および照射後の同薄膜の温度低下は急峻であるため、液相中ではドーパント拡散は本質的に効率がよい。レーザドーピングエネルギーが高くなる程、溶融の持続時間が長くなると共に溶融深さが深くなり、この結果ドーピングレビルが高まると共にドーピング深さが深くなる。図１２に、レーザドーピングエネルギー密度に対するドーピング効率を測定した実験結果を示す。該エネルギーがＳｉ表面を溶融させるしきい値である約１５０ｍＪ／ｃｍ2を越えると、ドーピング効率はエネルギーの増加にしたがって急速に高まる。３５０ｍＪ／ｃｍ2のレーザドーピングエネルギー密度に等価なドーピング量は一レーザパルス当たり約１．６×１０14ａｔｍ／ｃｍ2である。一般に、約１０14ａｔｍ／ｃｍ2がＴＦＴのソースとドレイン領域の形成に必要な線量である。
【００４５】
図１３は、ドーピング深さをレーザドーピングエネルギー密度の関数としてプロットした図である。ドーピング深さの挙動は、レーザエネルギー密度の関数で表した時の溶融深さに類似している。一般に、固化時に固相と液相の界面が表面に向かって移動する一方でドーパントは反対方向に拡散する。この結果、ドーピング深さは溶融深さより若干浅くなる。
【００４６】
我々は前述の種類の自己整合的ＴＦＴを多数製作してきた。製作した構造のチャネル長は３〜１０μｍの範囲のものである。前記構造の全幅は約１５μｍである。レーザドーピングは、パルス数１０〜１００のＸｅＣｌレーザを用いて２３０〜２５０ｍＪ／ｃｍ2のエネルギーで行った。これら構造における隙間Δｘの変動幅は１〜５μｍであった。
【００４７】
チャネルを長くした素子の場合は、従来のＴＦＴと同等のＤＣ性能がみられた。図１４に、本発明によるチャネル長約１０μｍの自己整合的ＴＦＴの変換特性を示す。レーザドーピングは、２５０ｍＪ／ｃｍ2のエネルギーでパルス数１０のレーザを用いて行った。ソースとドレイン間の電圧が１０Ｖの時の、電界効果移動度、しきい値電圧、しきい値以下での勾配、およびオフ状態での電流は従来のａ−Ｓｉ：Ｈ  ＴＦＴと同様である。
【００４８】
図１５に、本発明によるチャネル長３μｍの自己整合的ＴＦＴの変換特性を示す。一般にチャネル長が短くなると、図に示すように漏洩電流としきい値以下での勾配が増加すると共にしきい値電圧が低下する。しかしながら、移動度はこの小寸法化によって減少しておらず、短チャネルＴＦＴでのみかけの移動度は長チャネルＴＦＴに比べて小さいという一般通念に反している。従来技術によって製作されたＴＦＴと本発明によって製作されたＴＦＴとのチャネル長に対する移動度の比較を図１６に示す。従来技術によるＴＦＴのデータは周知の移動度曲線にしたがっており、つまり短チャネル素子で比較的低い移動度が示されている。これは、短チャネル素子の場合はチャネル抵抗に比べて接触抵抗が大きいことによる。本発明によるＴＦＴは短チャネル長の場合もきわめて高い移動度を示しており、接触抵抗が無視できることを示している。
【００４９】
図１７（ａ）と図１７（ｂ）に、各々チャネル長が１０μｍと３μｍのＴＦＴの出力特性を示す。いずれの素子も明らかに電流の密集がなく、素子接点が適当であることを示している。さらに接点の検討として、異なるΔｘをもつ類似のＴＦＴ内のオン状態の挙動の比較を行った。図１８に示すように、１〜５μｍの範囲では、Δｘの寸法はＴＦＴの挙動に影響を与えず、ソースおよびドレイン電極のドーピング領域が十分なシート抵抗を有していることを示している。したがって、ソースおよびドレイン電極の厳密な位置合わせは、現行のＴＦＴ製造工程において必須のものではない。
【００５０】
大半の表示装置の場合、画素用ＴＦＴは線形領域で動作する。線形領域でのＴＦＴの接触抵抗は出力コンダクタンスの逆数で決まる。接触抵抗は素子の出力抵抗の、チャネル長０における交点の値である。図１９に、本発明による電極と従来公知の電極との接触抵抗の比較を示す。本発明のＴＦＴと従来のＴＦＴとは、類似したチャネル性質とゲート絶縁性をもつ。このため、図１９での各データに適合する両直線の勾配はほぼ等しい。従来形電極とレーザ処理された電極の、チャネル幅１μｍに正規化したときの接触抵抗は各々１６．２ＭΩ・μｍおよび０．７６ＭΩ・μｍである。レーザドーピングされたソースおよびドレインのもつ低い接触抵抗によって高性能の短チャネルａ−Ｓｉ：Ｈ  ＴＦＴが得られる。
【００５１】
短チャネルＴＦＴにより大面積表示装置における充填比の向上が可能になる。ＴＦＴのオン電流はチャネル長に対するチャネル幅の比に比例するため、充填比の向上は一定のＷ／Ｌ（チャネル長に対するチャネル幅の比）におけるチャネル長の減少の二乗に関係する。図１１（ａ）および図１１（ｂ）に示す自己整合的構造を用いることで、ＴＦＴのチャネル長を簡単に縮小することができる。
【００５２】
ＴＦＴ寸法が小さくなった場合、表示装置においていくつかの重要な課題が生じる。一つは短チャネルＴＦＴにおける電界効果移動度の問題である。先に述べたように、チャネル長を長くした場合は接触抵抗をチャネル抵抗よりも著しく小さくして、同等のＴＦＴの移動度を保つ必要がある。図２０に、チャネル長が３μｍ、５μｍおよび１０μｍの、レーザ処理されたａ−Ｓｉ：Ｈ  ＴＦＴの素子変換特性を測定した実験結果を示す。明らかに、３μｍの素子の飽和電流は１０μｍの素子の飽和電流とほぼ同等である。
【００５３】
ＴＦＴの小型化に関するもう一つの課題は、短チャネル効果に関することである。短チャネル効果として、しきい値電圧の低下、オフ電流の増加、およびしきい値電圧以下での勾配の急峻さの減少等がある。図２０から明らかに、しきい値電圧以下での勾配およびしきい値電圧の減少はわずかであることがわかる。３μｍの素子のオフ電流は約０．５ｐＡ／μｍであり、この電流は表示装置用として十分に低い値である。
【００５４】
まとめると、図２１に示すように本発明により半導体構造２００が提供される。構造２００は、第一の面２０４に形成されたゲート領域２０２であって、第一のゲート端面２０８に位置した第一のゲート端２０６と第二のゲート端面２１２に位置した第二のゲート端２１０をもち、前記第一のゲート端面２０８と前記第二の端面２１２は通常第一の面２０４と直交するものであるゲート領域２０２と、前記第一のゲート端面２０８に位置した第一のソース端２１６をもつソース領域２１４であって、前記第一のソース端２１６がゲート領域２０２に隣接して、ただしオーバラップはしないようにされたソース領域２１４と、前記第二のゲート端面２１２に位置した第一のドレイン端２２０をもつドレイン領域２１８であって、前記第一のドレイン端２２０がゲート領域２０２に隣接して、ただしオーバラップはしないようにされたドレイン領域２１８、およびソース領域２１４とドレイン領域２１８間に位置した光学フィルタアイランド２２２を含む。
【００５５】
さらに、構造２００は、第一のゲート端面２０８にほぼ平行な面２２８に位置した第一のソース電極端２２６をもつソース電極２２４であって、該第一のソース電極端２２６は、第一のゲート端面２０８から間隔（例えば５μｍ）を置いたものであるソース電極２２４を備え、さらに前記第二のゲート端面２１２にほぼ平行な面２３４に位置した第一のドレイン電極端２３２をもつドレイン電極２３０であって、前記第一のドレイン電極端２３２は前記第二のゲート端面２１２から間隔（例えば５μｍ）を置いたものであるドレイン電極２３０を備える。この構造において、ソース電極２２４またはドレイン電極２３０のいずれもゲート領域２０２にオーバラップしていない。
【００５６】
本発明によるレーザドーピング法によって製作されたＴＦＴに関する材料の性質および素子特性について説明を行った。レーザドーピング法によって、高いドーピング効率で、ａ−Ｓｉ：Ｈ  ＴＦＴのソースおよびドレイン領域を形成する実用的方法が得られる。レーザドーピングされたソースおよびドレインの接触抵抗は従来方法でドーピングされたａ−Ｓｉ：Ｈ電極よりも約２０倍小さい。この低い接触抵抗により、チャネル長が短くなった場合においてもＴＦＴの電界効果移動度を保持することができる（わずかに短チャネル効果が３μｍの素子の場合にみられる）。３μｍのＴＦＴのオフ電流は十分に低く、画素スイッチの要求仕様を満たし得るものである。
【００５７】
具体的ないくつかの実施形態により発明の説明を行ったが、本発明の範囲内で従来技術により種々の代替や、修正および変形が可能なことは明らかである。例えば、前述したＴＦＴの活性層は無ドーピングの真性ａ−Ｓｉ：Ｈであったが、この活性層にドーピングを行って所望のＴＦＴ特性を得ることもできる。したがって、本発明は例示した実施形態に限定されるものではなく、以下の特許請求の範囲およびそれに同等する内容の範囲内にあり、前記代替や修正および変形等をすべて含むものと考える。
【符号の説明】
【００５８】
１０  薄膜トランジスタ、１２  基板、１４  ゲート金属、１６  ゲート絶縁層、１８  活性層、２０  表面保護用アイランド、２２  ドレイン電極、２４  ソース電極、２６  隙間（チャネル）、２８，３０  オーバラップ、５０  セル、５２  薄膜トランジスタ（ＴＦＴ）、５４  ゲート、５６  ドレイン、５８  ソース、６０  ゲートライン、６２  データライン、６４  キャパシタ、６６  画素、１００  ＴＦＴ構造、１０２  金属ゲート電極、１０４  透明基板、１０６  ゲート絶縁層、１０８  ａ−Ｓｉ：Ｈ層、１１０  光学フィルタ層、１１２  フィルタアイランド、１１４  ソース薄膜、１１６  上側表面、１１８  担持体、１２０  隙間、１２６，１５２  領域、１３０  チャネル、１３２  ソース領域、１３４  ドレイン領域、１３５  アイランド１１２中の一部、１３６  二
酸化シリコン（酸化物層）、１３８  窒化シリコン（窒化物層）、１４４  ソース電極、１４６  ドレイン電極、１４８  窒化シリコンまたは二酸化シリコン、１４２  ゲートビア、２００  半導体構造、２０２  ゲート領域、２０４  第一の面、２０６  第一のゲート端、２０８  第一のゲート端面、２１０  第二のゲート端、２１２  第二のゲート端面、２１４  ソース領域、２１６  第一のソース端、２１８  ドレイン領域、２２０  第一のドレイン端、２２２  光学フィルタアイランド、２２４  ソース電極、２２６  ソース電極端、２３０  ドレイン電極、２３２  ドレイン電極端。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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