(57)【要約】【課題】本発明は、電圧制御発振部を用いて多相クロックを生成し、そのうちで基準クロックに同期されるクロックを選択して、遅延クロックとして提供するＤＬＬ回路を提供する。【解決手段】本発明は、基準クロックを単位時間だけ遅延させて複数の多相クロックを生成し、複数の多相クロックの何れか一つと基準クロックとの周波数が一致する時にイネーブルされるイネーブル信号を生成するように構成される多相クロック生成部；及び、イネーブル信号がイネーブルされると、制御信号により複数の多相クロックの何れか一つを所定時間遅延させて基準クロックの位相と比較し、複数の多相クロックのうち、基準クロックと位相が一致する多相クロックを遅延クロックとして生成するように構成される多相クロック選択部を含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックを単位時間だけ遅延させて複数の多相クロックを生成し、前記複数の多相クロックの何れか一つと前記基準クロックとの周波数が一致する時にイネーブルされるイネーブル信号を生成するように構成される多相クロック生成部と、
前記イネーブル信号がイネーブルされると、第１の制御信号により前記複数の多相クロックの何れか一つを所定時間遅延させて前記基準クロックの位相と比較し、前記複数の多相クロックのうち、前記基準クロックと位相が一致する多相クロックを遅延クロックとして生成するように構成される多相クロック選択部と
を含むことを特徴とするＤＬＬ回路。
【請求項２】
前記多相クロック生成部は、
前記基準クロックと前記複数の多相クロックの何れか一つとの周波数を比較して、バイアス電圧及び前記イネーブル信号を生成するように構成される発振制御部と、
前記バイアス電圧により発振周波数を調節し、単位時間だけ位相差を有する前記複数の多相クロックを生成するように構成される電圧制御発振部と
を含むことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数を比較して、前記バイアス電圧のレベルを上昇又は下降させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数が同一であるとき、前記イネーブル信号をイネーブルさせることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項５】
前記電圧制御発振部は、
前記バイアス電圧により遅延量が調節される複数のディレイセルと、
前記複数のディレイセルの数だけ具備され、前記複数のディレイセルの出力端に各々連結しており、前記複数の多相クロックを生成するように構成される複数のバッファーと
を含むことを特徴とする請求項２に記載のＤＬＬ回路。
【請求項６】
前記多相クロック選択部は、
前記複数の多相クロックを受信し、前記第１の制御信号に応じて遅延クロックを生成するように構成される遅延クロック生成部と、
前記遅延クロックを所定時間だけ遅延してフィードバッククロックを生成する遅延モデリング部と、
前記基準クロックと前記フィードバッククロックとの位相を比較して、前記第１の制御信号を生成する位相比較部と
を含むことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項７】
前記遅延クロック生成部は、前記第１の制御信号に応じて、前記複数の多相クロックの何れか一つを出力する第１のＭＵＸ部を備えることを特徴とする請求項６に記載のＤＬＬ回路。
【請求項８】
前記遅延クロック生成部は、前記第１の制御信号に応じて、前記第１のＭＵＸ部が出力する多相クロックの位相を微細調整する第１の位相混合部をさらに含むことを特徴とする請求項７に記載のＤＬＬ回路。
【請求項９】
前記遅延クロック生成部は、
前記第１の制御信号を受信して第２の制御信号を生成する合算器と、
前記合算器の出力に応じて、前記複数の多相クロックの何れか一つを出力する第２のＭＵＸ部と
をさらに含むことを特徴とする請求項７に記載のＤＬＬ回路。
【請求項１０】
前記遅延クロック生成部は、前記第２の制御信号に応じて、前記第２のＭＵＸ部が出力する多相クロックの位相を微細調整する第２の位相混合部をさらに含むことを特徴とする請求項９に記載のＤＬＬ回路。
【請求項１１】
前記位相比較部は、
前記基準クロックと前記フィードバッククロックとの位相を比較して、アップ信号又はダウン信号を生成する位相感知部と、
前記イネーブル信号により活性化し、前記アップ信号及び前記ダウン信号に応じて前記第１の制御信号を生成する制御信号生成部と
を含むことを特徴とする請求項６に記載のＤＬＬ回路。
【請求項１２】
前記制御信号生成部は、前記イネーブル信号により活性化し、前記アップ信号又は前記ダウン信号のイネーブル回数により前記第１の制御信号を生成することを特徴とする請求項１１に記載のＤＬＬ回路。
【請求項１３】
バイアス電圧が印加されて基準クロックと同一の周波数で発振するクロックを単位時間だけ遅延して、複数の多相クロックを生成する電圧制御発振部と、
前記複数の多相クロックを受信し、前記第１の制御信号に応じて遅延クロックを生成する遅延クロック生成部と、
前記遅延クロックを受信し、所定時間遅延してフィードバッククロックを生成する遅延モデリング部と、
前記複数の多相クロックの何れか一つと前記基準クロックとの周波数を比較して前記バイアス電圧を生成し、前記フィードバッククロックと前記基準クロックとの位相を比較して第１の制御信号を生成するＤＬＬ制御部と
を含むことを特徴とするＤＬＬ回路。
【請求項１４】
前記電圧制御発振部は、
前記バイアス電圧により遅延量が調節される複数のディレイセルと、
前記複数のディレイセルの数だけ具備され、前記複数のディレイセルの出力端に各々連結しており、前記複数の多相クロックを生成するように構成される複数のバッファーと
を含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１５】
前記遅延クロック生成部は、前記第１の制御信号に応じて、前記複数の多相クロックの何れか一つを出力する第１のＭＵＸ部を備えることを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１６】
前記遅延クロック生成部は、前記第１の制御信号に応じて、前記第１のＭＵＸ部が出力する多相クロックの位相を微細調整する第１の位相混合部をさらに含むことを特徴とする請求項１５に記載のＤＬＬ回路。
【請求項１７】
前記遅延クロック生成部は、
前記第１の制御信号を受信して第２の制御信号を生成する合算器と、
前記合算器の出力に応じて、前記複数の多相クロックの何れか一つを出力する第２のＭＵＸ部と
をさらに含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項１８】
前記遅延クロック生成部は、前記第２の制御信号に応じて、前記第２のＭＵＸ部が出力する多相クロックの位相を微細調整する第２の位相混合部をさらに含むことを特徴とする請求項１７に記載のＤＬＬ回路。
【請求項１９】
前記ＤＬＬ制御部は、
前記複数の多相クロックの何れか一つと前記基準クロックとの周波数を比較して、前記バイアス電圧及びイネーブル信号を生成するように構成される発振制御部と、
前記イネーブル信号に応じて活性化し、前記フィードバッククロックと前記基準クロックとの位相を比較して前記第１の制御信号を生成する位相比較部と
を含むことを特徴とする請求項１３に記載のＤＬＬ回路。
【請求項２０】
前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数を比較して、前記バイアス電圧のレベルを上昇又は下降させることを特徴とする請求項１９に記載のＤＬＬ回路。
【請求項２１】
前記発振制御部は、前記基準クロックと前記複数の多相クロックの何れか一つとの周波数が同一であるとき、前記イネーブル信号をイネーブルさせることを特徴とする請求項１９に記載のＤＬＬ回路。
【請求項２２】
前記位相比較部は、
前記基準クロックと前記フィードバッククロックとの位相を比較して、アップ信号又はダウン信号を生成する位相感知部と、
前記イネーブル信号により活性化し、前記アップ信号及び前記ダウン信号に応じて前記第１の制御信号を生成する制御信号生成部と
を含むことを特徴とする請求項１９に記載のＤＬＬ回路。
【請求項２３】
前記制御信号生成部は、前記イネーブル信号により活性化し、前記アップ信号又は前記ダウン信号のイネーブル回数によって前記第１の制御信号を生成することを特徴とする請求項２２に記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ(Delay Locked Loop)回路に関し、特に、多相(Multiphase)クロックを生成するＤＬＬ回路に関する。
【背景技術】
【０００２】
一般に、同期式ＤＲＡＭでは、多相クロックを生成するためにＰＬＬ(Phase Locked Loop)回路及びＤＬＬ回路が用いられる。ＰＬＬ回路及びＤＬＬ回路は、外部クロックに同期させてデータを出力するために、外部クロックを変換して得た基準クロックに対し、所定時間位相が進んでいる内部クロックを生成する（例えば、特許文献１）。
【０００３】
ＰＬＬ回路は、位相固定のためのロッキングタイムが長すぎるため、電力の消耗が大きいという短所がある。また、位相固定動作を遂行するフィルターは、ＰＬＬ回路を安定的に動作させるために、かなり大きいキャパシタンスが要求されるため、回路面積の占有量が大きいという短所もある。
【０００４】
一方、ＤＬＬ回路は、小さいジッタ(Jitter)特性により、ＰＬＬ回路より選好度が高い。特に、高速動作が要求される半導体メモリ装置において、多相クロックを生成するＤＬＬ回路が必ず要求される。多相クロックを生成するには、二つのループ回路を必要とする。第一のループ回路は基準ループとも呼ばれ、基準ループを介して多相クロックを生成する。第二のループ回路は基準ループで提供した多相クロックの位相を組合して、外部クロックと同期される遅延クロックを生成する。基準ループは、もう一つのＤＬＬ回路からなるため、ロッキングタイムが長くなり、これにより電力の消耗が大きくなる。また、ＤＬＬ回路は、電圧制御遅延ラインを用いてクロック周期のｎ倍をロッキングできるため、ロッキング範囲の制限によりハーモニックロッキング(Harmonic Locking)の問題が発生し得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−１４７９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、前記問題点を解決するためのもので、その目的は、電圧制御発振部を用いて多相クロックを生成し、そのうちで基準クロックに同期されるクロックを選択して、遅延クロックとして提供するＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施例によるＤＬＬ回路は、基準クロックを単位時間だけ遅延させて複数の多相クロックを生成し、前記複数の多相クロックの何れか一つと前記基準クロックとの周波数が一致する時にイネーブルされるイネーブル信号を生成するように構成される多相クロック生成部；及び、前記イネーブル信号がイネーブルされると、第１の制御信号により前記複数の多相クロックの何れか一つを所定時間遅延させて前記基準クロックの位相と比較し、前記複数の多相クロックのうち、前記基準クロックと位相が一致する多相クロックを遅延クロックとして生成するように構成される多相クロック選択部を含む。
【０００８】
また、本発明の実施例によるＤＬＬ回路は、バイアス電圧が印加されて基準クロックと同一の周波数で発振するクロックを単位時間だけ遅延して、複数の多相クロックを生成する電圧制御発振部；前記複数の多相クロックを受信し、前記第１の制御信号に応じて遅延クロックを生成する遅延クロック生成部；前記遅延クロックを受信し、所定時間遅延してフィードバッククロックを生成する遅延モデリング部；及び、前記複数の多相クロックの何れか一つと前記基準クロックとの周波数を比較して前記バイアス電圧を生成し、前記フィードバッククロックと前記基準クロックとの位相を比較して第１の制御信号を生成するＤＬＬ制御部を含む。
【０００９】
本発明は、電圧制御発振部を用いて多相クロックを生成するので、従来のＤＬＬ回路よりもロッキングタイムを減少させて電力の消耗を低減でき、回路面積も減少させることができる。また、基準クロックと周波数が一致した多相クロックを生成し、前記多相クロックのうちで基準クロックと同期されるクロックを遅延クロックとして生成することで、ハーモニックロッキングの問題点を解決できる。
【発明の効果】
【００１０】
本発明によれば、周波数が基準クロックと一致した複数の多相クロックを生成し、基準クロックの位相と同期されるクロックを選択的に出力することで、従来技術よりロッキングタイムを減少させることができ、これにより電流の消耗を減少させることができる。また、従来のハーモニックロッキングの問題点も解決できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例によるＤＬＬ回路の構成を示すブロック図である。
【図２】図１に示す電圧制御発振部の詳細構成図である。
【図３】図２に示すディレイセルの詳細構成を示す回路図である。
【図４】図１に示す遅延クロック生成部の詳細構成図である。
【図５】図１に示す位相比較部の詳細構成図である。
【発明を実施するための形態】
【００１２】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の実施例によるＤＬＬ回路のブロック図である。
【００１３】
本発明の実施例によるＤＬＬ回路１は、多相クロック生成部１０及び多相クロック選択部２０を含む。多相クロック生成部１０は、基準クロック(ｃｌｋ＿ｒｅｆ)を単位時間だけ遅延して複数の多相クロック(ｍｃｌｋ＜０：５＞)を生成し、複数の多相クロック(ｍｃｌｋ＜０：５＞)が基準クロック(ｃｌｋ＿ｒｅｆ)の周波数と同一であるように調節し、基準クロック(ｃｌｋ＿ｒｅｆ)と複数の多相クロック(ｍｃｌｋ＜０：５＞)との周波数が一致する時にイネーブルされるイネーブル信号(ｅｎ)を生成するように構成される。基準クロック(ｃｌｋ＿ｒｅｆ)は、入力バッファーにより外部クロックを変換して得られるクロックである。
【００１４】
本発明の実施例において、多相クロック生成部１０は、発振制御部１００及び電圧制御発振部２００からなる。発振制御部１００は、複数の多相クロック(ｍｃｌｋ＜０：５＞)の何れか一つの多相クロック(ｍｃｌｋ＜ｎ＞)と基準クロック(ｃｌｋ＿ｒｅｆ)との周波数を比較して、バイアス電圧(ｂｉａｓ)及びイネーブル信号(ｅｎ)を生成する。発振制御部１００は、複数の多相クロック(ｍｃｌｋ＜０：５＞)の何れか一つの多相クロック(ｍｃｌｋ＜ｎ＞)を受信して、基準クロック(ｃｌｋ＿ｒｅｆ)の周波数と比較し得る。以下では、第１の多相クロック(ｍｃｌｋ＜０＞)が発振制御部１００に入力される場合を仮定して説明する。基準クロック(ｃｌｋ＿ｒｅｆ)の周波数が第１の多相クロック(ｍｃｌｋ＜０＞)の周波数より高い場合、発振制御部１００はバイアス電圧(ｂｉａｓ)を上昇させて電圧制御発振部２００に提供する。反対に、基準クロック(ｃｌｋ＿ｒｅｆ)の周波数が第１の多相クロック(ｍｃｌｋ＜０＞)の周波数より低い場合、発振制御部１００はバイアス電圧(ｂｉａｓ)を下降させて電圧発振制御部２００に提供する。基準クロック(ｃｌｋ＿ｒｅｆ)と第１の多相クロック(ｍｃｌｋ＜０＞)との周波数が一致する場合には、バイアス電圧(ｂｉａｓ)をそのまま維持し、イネーブル信号(ｅｎ)をイネーブルさせる。
【００１５】
電圧制御発振部２００は、バイアス電圧(ｂｉａｓ)によって遅延程度を異なるようにして発振周波数を調節し、入力される基準クロック(ｃｌｋ＿ｒｅｆ)を単位時間だけ遅延して、複数の多相クロック(ｍｃｌｋ＜０：５＞)を生成するように構成される。発振制御部１００から印加されるバイアス電圧(ｂｉａｓ)により、電圧制御発振部２００で発振するクロックの周波数が調節される。電圧制御発振部２００は、バイアス電圧(ｂｉａｓ)が上昇すれば、速い周期(高い周波数)で発振するクロックを生成し、バイアス電圧が下降すれば、遅い周期(低い周波数)で発振するクロックを生成する。よって、電圧制御発振部２００は、基準クロック(ｃｌｋ＿ｒｅｆ)と同一且つ単位時間だけ位相差を有する複数の多相クロック(ｍｃｌｋ＜０：５＞)を生成できる。
【００１６】
多相クロック選択部２０は、イネーブル信号(ｅｎ)がイネーブルされると、第１の制御信号(ｃｔｒｌ１)によって複数の多相クロック(ｍｃｌｋ＜０：５＞)の何れか一つを所定時間遅延させ、基準クロック(ｃｌｋ＿ｒｅｆ)の位相と比較し、複数の多相クロック(ｍｃｌｋ＜０：５＞)のうち、基準クロック(ｃｌｋ＿ｒｅｆ)と位相が一致する多相クロックを第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)として生成するように構成される。
【００１７】
本発明の実施例において、多相クロック選択部２０は、遅延クロック生成部３００、遅延モデリング部４００及び位相比較部５００からなる。遅延クロック生成部３００は、第１の制御信号(ｃｔｒｌ１)に応じて電圧制御発振部２００で基準クロック(ｃｌｋ＿ｒｅｆ)と同一の周波数を有する複数の多相クロック(ｍｃｌｋ＜０：５＞)の少なくとも一つ以上の多相クロックを、第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)として生成する。
【００１８】
遅延モデリング部４００は、本発明の実施例がＤＬＬ回路として動作するように、半導体メモリ装置の内部的な遅延時間だけ遅延を遂行できるように設定される。遅延モデリング部４００は、遅延クロック生成部３００で生成された第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)を既設定の時間だけ遅延して、フィードバッククロック(ｆｃｌｋ)として出力する。
【００１９】
位相比較部５００は、イネーブル信号(ｅｎ)に応じて活性化する。位相比較部５００が活性化すれば、基準クロック(ｃｌｋ＿ｒｅｆ)とフィードバッククロック(ｆｃｌｋ)との位相を比較することになる。位相比較部５００は、フィードバッククロック(ｆｃｌｋ)と基準クロック(ｃｌｋ＿ｒｅｆ)との位相を比較して、第１の制御信号(ｃｔｒｌ１)を生成する。例えば、初期に第１の制御信号(ｃｔｒｌ１)を受信する遅延クロック生成部３００が複数の多相クロック(ｍｃｌｋ＜０：５＞)の第２の多相クロック(ｍｃｌｋ＜１＞)を第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)として生成したものと仮定する。第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)が遅延モデリング部４００を通して遅延されてフィードバッククロック(ｆｃｌｋ)になり、フィードバッククロック(ｆｃｌｋ)が位相比較部５００に入力される。位相比較部５００は、フィードバッククロック(ｆｃｌｋ)と基準クロック(ｃｌｋ＿ｒｅｆ)との位相を比較する。フィードバッククロック(ｆｃｌｋ)が基準クロック(ｃｌｋ＿ｒｅｆ)の位相より速い場合、遅延クロック生成部３００が第２の多相クロック(ｍｃｌｋ＜１＞)より位相が遅い第３の多相クロック(ｍｃｌｋ＜２＞)を出力するように第１の制御信号(ｃｔｒｌ１)が生成され、フィードバッククロック(ｆｃｌｋ)が基準クロック(ｃｌｋ＿ｒｅｆ)より位相が遅い場合、遅延クロック生成部３００が第２の多相クロック(ｍｃｌｋ＜１＞)より位相が速い第１の多相クロック(ｍｃｌｋ＜０＞)を第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)に出力するように第１の制御信号(ｃｔｒｌ１)が生成される。
【００２０】
図２は、本発明の実施例によるＤＬＬ回路１の電圧制御発振部２００の詳細構成図である。
電圧制御発振部２００は、バイアス電圧(ｂｉａｓ)と基準クロック(ｃｌｋ＿ｒｅｆ)とを受信して、複数の多相クロック(ｍｃｌｋ＜０：５＞)を生成する複数のディレイセル(ＤＣ０〜ＤＣ５)を備える。図２に示すように、電圧制御発振部２００は、６つのディレイセル(ＤＣ０〜ＤＣ５)及び６つのバッファー(Ｂｕｆ)からなる。ディレイセル(ＤＣ０〜ＤＣ５)は、各々同一の位相差を発生させるように単位時間だけ遅延を遂行する。また、ディレイセル(ＤＣ０〜ＤＣ５)は、バイアス電圧(ｂｉａｓ)が印加され、基準クロック(ｃｌｋ＿ｒｅｆ)と周波数が一致するように周波数を調節できるように構成される。すなわち、印加されるバイアス電圧(ｂｉａｓ)により遅延程度を異なるように生成する多相クロック(ｍｃｌｋ＜０：５＞)の周波数を調節する。バッファー(Ｂｕｆ)は、ディレイセル(ＤＣ０〜ＤＣ５)と同数で具備される。バッファー(Ｂｕｆ)は、各ディレイセル(ＤＣ０〜ＤＣ５)の出力端に各々連結しており、多相クロック(ｍｃｌｋ＜０：５＞)を出力するように構成される。よって、本発明で例示したように、電圧制御発振部２００を６つのディレイセル(ＤＣ０〜ＤＣ５)と６つのバッファー(Ｂｕｆ)とからなる場合、６つの多相クロック(ｍｃｌｋ＜０：５＞)を生成できる。すなわち、６つの多相クロック(ｍｃｌｋ＜０：５＞)の第１の多相クロック(ｍｃｌｋ＜０＞)が最も速い位相を有し、第２の多相クロック(ｍｃｌｋ＜１＞)が第１の多相クロック(ｍｃｌｋ＜０＞)より単位時間(一周期の１／６)だけ遅い位相を有し、第６の多相クロック(ｍｃｌｋ＜５＞)が最も遅い位相を有する。本発明の実施例では、ディレイセル及びバッファーが各々６つである場合を例示したが、これに限定されず、ディレイセル及びバッファーの数を増加させて多くの多相クロックを生成できる。
【００２１】
図３は、電圧制御発振部２００を構成する第１のディレイセル(ＤＣ０)の詳細構成を示す回路図であって、以下では、基準クロック(ｃｌｋ＿ｒｅｆ)がクロック対(ｃｌｋｐ、ｃｌｋｎ)に入力される場合を仮定して説明する。クロック対(ｃｌｋｐ、ｃｌｋｎ)は１８０°の位相差を有する。第１のディレイセル(ＤＣ０)は、並列に連結しているＰＭＯＳトランジスタ(Ｐｍ)及び並列に連結しているＮＭＯＳトランジスタ(Ｎｍ)を含む。第１のディレイセル(ＤＣ０)は、基準クロック対(ｃｌｋｐ、ｃｌｋｎ)と、第６のディレイセル(ＤＣ５)から出力されてフィードバックされるクロック対(ｉｎｐ、ｉｎｎ)とを備えるＮＭＯＳトランジスタ(Ｎｍ)に入力されるが、第２〜第６のディレイセル(ＤＣ１〜ＤＣ５)は、各々すぐ以前のディレイセルから出力されたクロックを備えるＮＭＯＳトランジスタ(Ｎｍ)に入力される。そのような差異を除いて、他の構成は同様である。第１のディレイセル(ＤＣ０)は、入力されるバイアス電圧対(ｐｂｉａｓ、ｎｂｉａｓ)によって遅延程度を調節して、クロックの周波数を高くしたり低くしたりする。バイアス電圧対は、互いに反比例関係にある。すなわち、バイアス電圧(ｐｂｉａｓ)のレベルが上昇すれば、バイアス電圧(ｎｂｉａｓ)のレベルは比例的に下降する。
【００２２】
図４は、遅延クロック生成部３００の詳細構成図である。
遅延クロック生成部３００は、第１の出力部３１０からなる。第１の出力部３１０は、第１のＭＵＸ部(ＭＵＸ１) ３１１を含み、好ましくは第１の位相混合部３１２をさらに含む。第１のＭＵＸ部(ＭＵＸ１) ３１１は、第１の制御信号(ｃｔｒｌ１)に応じて複数の多相クロック(ｍｃｌｋ＜０：５＞)の何れか一つを出力するように構成される。第１の位相混合部３１２は、第１の制御信号(ｃｔｒｌ１)に応じて第１のＭＵＸ部(ＭＵＸ１) ３１１の出力を微細調整する。例えば、第１の制御信号(ｃｔｒｌ１)に応じて第１のＭＵＸ部(ＭＵＸ１) ３１１が第１の多相クロック(ｍｃｌｋ＜０＞)を出力すれば、第１の多相クロック(ｍｃｌｋ＜０＞)は第１の位相混合部３１２に入力される。第１の位相混合部３１２は、第１の多相クロック(ｍｃｌｋ＜０＞)及び第２の多相クロック(ｍｃｌｋ＜１＞)間の任意の位相を選択できる。すなわち、第１の位相混合部３１２は、第１の多相クロック(ｍｃｌｋ＜０＞)を受信して、第１の多相クロック(ｍｃｌｋ＜０＞)及び第２の多相クロック(ｍｃｌｋ＜１＞)間の任意の位相を有するクロックを、第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)として生成できる。
【００２３】
本発明の実施例において、遅延クロック生成部３００は、第２の出力部３２０をさらに含むことができる。第２の出力部３２０は、合算器(ＡＤＤＥＲ)３２１及び第２のＭＵＸ部(ＭＵＸ２) ３２２からなり、好ましくは第２の位相混合部３２３をさらに含むことができる。合算器(ＡＤＤＥＲ) ３２１は、第１の制御信号(ｃｔｒｌ１)を受信して第２の制御信号(ｃｔｒｌ２)を生成する。例えば、第１の制御信号(ｃｔｒｌ１)が第１の多相クロック(ｍｃｌｋ＜０＞)を出力させる時、第２の制御信号(ｃｔｒｌ２)は合算器(ＡＤＤＥＲ) ３２１を介して第４の多相クロック(ｍｃｌｋ＜３＞)を出力させることができる。第２のＭＵＸ部(ＭＵＸ２) ３２２は、第２の制御信号(ｃｔｒｌ２)に応じて複数の多相クロック(ｍｃｌｋ＜０：５＞)の少なくとも一つ以上を出力する。第２のＭＵＸ部(ＭＵＸ２) ３２２は、第１のＭＵＸ部(ＭＵＸ１) ３１１と同様に構成できる。第２の位相混合器３２３は、第１の位相混合器３１２と同一の機能を遂行するように具備される。すなわち、第２のＭＵＸ部(ＭＵＸ２) ３２２が第４の多相クロック(ｍｃｌｋ＜３＞)を出力した時、第２の位相混合部３２３は第２の制御信号(ｃｔｒｌ２)に応じて第４の多相クロック(ｍｃｌｋ＜３＞)及び第５の多相クロック(ｍｃｌｋ＜４＞)間の任意の位相を有するクロックを第２の遅延クロック(ｃｌｋ＿ｄｌｙ２)として生成できる。合算器(ＡＤＤＥＲ) ３２１、第２のＭＵＸ部(ＭＵＸ２) ３２２及び第２の位相混合部３２３を備えることで、多相を有する遅延クロック(ｃｌｋ＿ｄｌｙ１、ｃｌｋ＿ｄｌｙ２)を生成できることになる。
【００２４】
図５は、図１に示す位相比較部５００の詳細構成図である。
位相比較部５００は、位相感知部５１０及び制御信号生成部５２０からなる。位相感知部５１０は、遅延クロック生成部３００で生成された遅延クロック(ｃｌｋ＿ｄｌｙ)が遅延モデリング部４００を通して所定時間遅延されて生成されたフィードバッククロック(ｆｃｌｋ)及び基準クロック(ｃｌｋ＿ｒｅｆ）の位相を比較する。位相感知部５１０は、フィードバッククロック(ｆｃｌｋ)及び基準クロック(ｃｌｋ＿ｒｅｆ)の位相を比較して、フィードバッククロック(ｆｃｌｋ)が基準クロック(ｃｌｋ＿ｒｅｆ)の位相より進んでいる場合、ダウン信号(ｄｏｗｎ)をイネーブルさせる。反対に、フィードバッククロック(ｆｃｌｋ)が基準クロック(ｃｌｋ＿ｒｅｆ)の位相がより遅れる場合には、アップ信号(ｕｐ)をイネーブルさせる。アップ信号(ｕｐ)及びダウン信号(ｄｏｗｎ)は、ハイにイネーブルされるパルス信号になり得る。また、位相感知部５１０は、フィードバッククロック(ｆｃｌｋ)及び基準クロック(ｃｌｋ＿ｒｅｆ)の位相差により、アップ信号(ｕｐ)及びダウン信号(ｄｏｗｎ)を複数回発生させ得る。例えば、基準クロック(ｃｌｋ＿ｒｅｆ)がフィードバッククロック(ｆｃｌｋ)より一周期の１/６だけの位相が遅れる場合、アップ信号(ｕｐ)は１回発生し得る。基準クロックがフィードバッククロック(ｆｃｌｋ)より一周期の１／３だけの位相が遅れる場合、アップ信号(ｕｐ)は２回発生し得る。上記のように位相差によってアップ信号(ｕｐ)及びダウン信号(ｄｏｗｎ)を複数回発生させることで、基準クロック(ｃｌｋ＿ｒｅｆ)と位相が一致する第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)を迅速に生成できることになる。
【００２５】
制御信号生成部５２０は、アップ信号(ｕｐ)及びダウン信号(ｄｏｗｎ)に応じてアップカウント又はダウンカウントされる第１の制御信号(ｃｔｒｌ１)を生成する。例えば、制御信号生成部５２０は、アップ信号(ｕｐ)及びダウン信号(ｄｏｗｎ)に応じてアップカウント又はダウンカウントされる第１の制御信号(ｃｔｒｌ１)を生成するカウンターで構成され得る。カウンターが３ビット信号を出力するカウントと仮定すれば、制御信号生成部５２０は０００〜１１１の８つの信号を出力できる。制御信号生成部５２０は、イネーブル信号(ｅｎ)に応じて活性化された初期に０００であるという第１の制御信号(ｃｔｒｌ１)を生成した時、アップ信号(ｕｐ)が２回発生すれば、２回アップカウントされた０１０信号を生成し、０１０信号を出力していてダウン信号(ｄｏｗｎ)が１回発生すれば、１回ダウンカウントされた００１信号を生成できる。
【００２６】
第１のＭＵＸ部(ＭＵＸ１) ３１１は、第１の制御信号(ｃｔｒｌ１)によって複数の多相クロック(ｍｃｌｋ＜０：５＞)の何れか一つの多相クロック(ｍｃｌｋ＜ｎ＞)を出力できる。例えば、第１のＭＵＸ部(ＭＵＸ１) ３１１は、０００信号が第１の制御信号に入力されれば、第１の多相クロック(ｍｃｌｋ＜０＞)を出力し、００１信号が入力されれば、第２の多相クロック(ｍｃｌｋ＜１＞)を生成する方式により構成され得る。本発明の実施例では、第１のＭＵＸ部(ＭＵＸ１) ３１１が一つの多相クロックを生成するが、当業者であれば第１の制御信号を複数で構成し、ＭＵＸ部で２つ以上の多相クロックを出力するように構成できることが分かる。
【００２７】
合算器(ＡＤＤＥＲ)３２１は、制御信号生成部５２０が生成する第１の制御信号(ｃｔｒｌ１)を３回アップカウントした信号を生成するように構成され得る。例えば、制御信号生成部５２０が０００信号を第１の制御信号(ｃｔｒｌ１)として生成した場合、合算器(ＡＤＤＥＲ)は０００信号を受信して０１１信号を第２の制御信号(ｃｔｒｌ２)として生成できる。よって、第２のＭＵＸ部(ＭＵＸ２) ３２２は、第２の制御信号(ｃｔｒｌ２)によって複数の多相クロック(ｍｃｌｋ＜０：５＞)の一つを出力することになる。換言すれば、第１の制御信号(ｃｔｒｌ１)が０００からなる信号であるとすれば、第１のＭＵＸ部(ＭＵＸ１) ３１１は第１の多相クロック(ｍｃｌｋ＜０＞)を出力し、第２のＭＵＸ部(ＭＵＸ２) ３２２は０１１からなる第２の制御信号(ｃｔｒｌ２)を受信して第４の多相クロック(ｍｃｌｋ＜３＞)を出力する。本発明で例示したように、電圧制御発振部２００が６つの多相クロック(ｍｃｌｋ＜０：５＞)を生成するものとすれば、第１のＭＵＸ部(ＭＵＸ１) ３１１の出力及び第２のＭＵＸ部(ＭＵＸ２) ３２２の出力は９０°の位相差を有することになる。
【００２８】
第１及び第２の位相混合部３１２、３２３も、第１の制御信号(ｃｔｒｌ１)及び第２制御信号(ｃｔｒｌ２)により、第１のＭＵＸ部(ＭＵＸ１) ３１１及び第２のＭＵＸ部(ＭＵＸ２) ３２２が出力する第１及び第４の多相クロック(ｍｃｌｋ＜０＞、ｍｃｌｋ＜３＞)の位相を微細に調整し、第１及び第２の遅延クロック(ｃｌｋ＿ｄｌｙ１、ｃｌｋ＿ｄｌｙ２)を生成する。
【００２９】
本発明は、第１の出力部３１０及び第２の出力部３２０の出力端に追加的なインバータを構成した場合、 第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)、第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)と９０°の位相差を有するクロック(第２の遅延クロック(ｃｌｋ＿ｄｌｙ２))、第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)と１８０°の位相差を有するクロック(第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)をインバータを介して反転させたクロック)及び第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)と２７０°の位相差を有するクロック(第２の遅延クロック(ｃｌｋ＿ｄｌｙ２)をインバータを介して反転させたクロック)など、４つのクロックを遅延クロック(ｃｌｋ＿ｄｌｙ)として生成できる。
【００３０】
図１〜図５を参照して、本発明の実施例によるＤＬＬ回路の動作を説明する。
電圧制御発振部２００は、基準クロック(ｃｌｋ＿ｒｅｆ)を受信して単位時間だけ遅延させて、第１〜第６の多相クロック(ｍｃｌｋ＜０：５＞)を生成する。第１〜第６の多相クロック(ｍｃｌｋ＜０：５＞)の何れか一つは、発振制御部１００にフィードバックされる。例えば、第１の多相クロック(ｍｃｌｋ＜０＞)が発振制御部１００に入力されるとすれば、発振制御部１００は第１の多相クロック(ｍｃｌｋ＜０＞)と基準クロック(ｃｌｋ＿ｒｅｆ)との周波数を比較して、電圧制御発振部２００に入力されるバイアス電圧(ｂｉａｓ)のレベルを調節する。第１の多相クロック(ｍｃｌｋ＜０＞)の周波数が基準クロック(ｃｌｋ＿ｒｅｆ）の周波数よりも低い場合、バイアス電圧(ｂｉａｓ)のレベルを上昇させて電圧制御発振部２００がさらに高い周波数の多相クロック(ｍｃｌｋ＜０：５＞)を生成するようにする。電圧制御発振部２００が生成する第１の多相クロック(ｍｃｌｋ＜０＞)の周波数が基準クロック(ｃｌｋ＿ｒｅｆ)の周波数と一致する場合、発振制御部１００はバイアス電圧(ｂｉａｓ)を維持し、イネーブル信号(ｅｎ)をイネーブルさせる。
【００３１】
イネーブル信号(ｅｎ)は、位相比較部５００を活性化させる。位相比較部５００の制御信号生成部５２０は、イネーブル信号(ｅｎ)を受信して初期化し、０００信号を第１の制御信号(ｃｔｒｌ１)として生成する。第１の出力部３１０は、第１の制御信号(ｃｔｒｌ１)に応じて、第１の多相クロック(ｍｃｌｋ＜０＞)を第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)として出力する。第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)は、遅延モデリング部４００を介して遅延される。遅延されたフィードバッククロック(ｆｃｌｋ)は位相感知部５１０に入力される。位相感知部５１０は、基準クロック(ｃｌｋ＿ｒｅｆ)とフィードバッククロック(ｆｃｌｋ)との位相を感知して、アップ信号(ｕｐ)又はダウン信号(ｄｏｗｎ)を生成する。例えば、フィードバッククロック(ｆｃｌｋ)の位相が基準クロック(ｃｌｋ＿ｒｅｆ)より１周期の１／６だけ速い場合、アップ信号(ｕｐ)が１回生成される。制御信号生成部５２０は、アップ信号(ｕｐ)に応じて１回アップカウントされた信号、すなわち００１信号を第１の制御信号(ｃｔｒｌ１)として生成する。
【００３２】
合算器(ＡＤＤＥＲ) ３２１は、第１の制御信号(ｃｔｒｌ１)でさらに３回アップカウントされた１００信号を第２の制御信号(ｃｔｒｌ２)として生成する。よって、第１のＭＵＸ部(ＭＵＸ１) ３１１は、第１の制御信号(ｃｔｒｌ１)に応じて、第２の多相クロック(ｍｃｌｋ＜１＞)を第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)として生成し、第２のＭＵＸ部(ＭＵＸ２) ３２２は、第２の制御信号(ｃｔｒｌ２)に応じて、第５の多相クロック(ｍｃｌｋ＜４＞)を第２の遅延クロック(ｃｌｋ＿ｄｌｙ２)として生成する。第１及び第２のＭＵＸ部(ＭＵＸ１、ＭＵＸ２) ３１１、３２２の出力端に追加的なインバータを構成した時、結果として基準クロック(ｃｌｋ＿ｒｅｆ)と同期される第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)、第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)と９０°の位相差を有するクロック(第２の遅延クロック(ｃｌｋ＿ｄｌｙ２))、第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)と１８０°の位相差を有するクロック(第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)がインバータを介して反転されたクロック)及び第１の遅延クロック(ｃｌｋ＿ｄｌｙ１)と２７０°の位相差を有するクロック(第２の遅延クロック(ｃｌｋ＿ｄｌｙ２)がインバータを介して反転されたクロック)が生成される。本発明の実施例では、結果として４つの多相クロックが生成されることを例示したが、当業者であれば追加的な合算器及びＭＵＸ部を構成して、所望の数だけの多相クロックを生成できることが分かる。
【符号の説明】
【００３３】
１…ＤＬＬ回路
１０…多相クロック生成部
２０…多相クロック選択部
１００…発振制御部
２００…電圧制御発振部
３００…遅延クロック生成部
３１０…第１の出力部
３１１…第１のＭＵＸ部
３１２…第１の位相混合部
３２０…第２の出力部
３２２…第２のＭＵＸ部
３２１…合算器
３２３…第２の位相混合部
４００…遅延モデリング部
５００…位相比較部
５１０…位相感知部
５２０…制御信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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