(57)【要約】【課題】シリアル通信における通信データの誤りとともに、通信データを格納するアドレスの誤りを検出する。【解決手段】シリアル通信装置１は、第１通信部２と、第１通信部２とシリアル通信を行う第２通信部３とを備え、第１通信部２および第２通信部３は、シリアル通信における通信データのチェックサムを演算する際に、通信データを格納するアドレスに対応したチェックサムの初期値を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１通信部と、
前記第１通信部とシリアル通信を行う第２通信部とを備え、
前記第１通信部および前記第２通信部は、シリアル通信における通信データのチェックサムを演算する際に、前記通信データを格納するアドレスに対応したチェックサムの初期値を生成することを特徴とするシリアル通信装置。
【請求項２】
前記第１通信部および前記第２通信部は、前記通信データの格納アドレスを記憶するアドレスカウンタと、
前記格納アドレスに対応したチェックサムの初期値に基づいて、前記通信データのチェックサムを演算するチェックサム演算手段と、
前記チェックサム演算手段によって演算されたチェックサムを付加して、前記通信データを送信する送信シフトレジスタと、
前記チェックサムを付加した通信データを受信する受信シフトレジスタと、
前記受信シフトレジスタが受信した通信データから演算したチェックサムと、受信したチェックサムとの比較結果に基づいて、シリアル通信を制御する制御手段とを有することを特徴とする請求項１に記載のシリアル通信装置。
【請求項３】
前記制御手段は、前記比較結果に基づいて、前記通信データを再送信することを特徴とする請求項２に記載のシリアル通信装置。
【請求項４】
前記制御手段は、前記通信データの再送信を所定回数繰り返した場合に、シリアル通信を停止することを特徴とする請求項３に記載のシリアル通信装置。
【請求項５】
前記第１通信部および前記第２通信部は、双方向に送受信を行い、送信データおよび受信データの両方からチェックサムを算出することを特徴とする請求項４に記載のシリアル通信装置。
【請求項６】
前記第１通信部が配置される基板および前記第２通信部が配置される基板は、分割されていることを特徴とする請求項５に記載のシリアル通信装置。
【請求項７】
前記制御手段は、前記通信データまたは前記通信データの格納アドレスの誤りが検出された回数に応じてシリアル通信速度を変更することを特徴とする請求項６に記載のシリアル通信装置。
【請求項８】
画像形成制御の演算を行う演算基板と、
前記演算基板からシリアル通信によって送信された計算結果によって画像形成装置の駆動制御を行う駆動基板とを備え、
前記演算基板および前記駆動基板は、シリアル通信における通信データのチェックサムを演算する際に、前記通信データを格納するアドレスによってチェックサムの初期値を生成することを特徴とする画像形成装置。
【請求項９】
第１通信部と、
前記第１通信部とシリアル通信を行う第２通信部とを備えたシリアル通信装置が、通信データのチェックサムを演算する際に、前記通信データを格納するアドレスに対応したチェックサムの初期値を生成する手順を実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信装置、画像形成装置、およびプログラムに関する。
【背景技術】
【０００２】
画像形成装置の高速化や多色化、用紙汎用化が進むにつれて、モータやクラッチ等の駆動手段やセンサ等の検知手段が多く必要になってくる。低速機においては制御するモータの数が数個と少なく、画像形成制御の演算部分と、その計算結果によって画像形成の駆動制御を行う駆動部分とが、同じ基板に配置されることが多いが、高速機においては駆動箇所が多く、画像形成装置本体も大きいため、演算部分と駆動部分が別々の基板に配置され、その距離が離れている場合が多い。
【０００３】
この場合、演算部分と駆動部分とを接続する信号線の数が多くなると、コネクタやハーネスのコストが高くなる。このため、演算部分と駆動部分との通信には、シリアル通信が用いられる。シリアル通信においては通信の信頼性を考慮して、パリティチェック、チェックサムなどの誤り検出符号が用いられている。画像形成装置はリアルタイムで制御を行うため、通信エラーが画像形成装置の動作エラーに直接つながってしまう。したがって、画像形成装置においては信頼性の高い通信が求められている。
【０００４】
このような課題を解決する技術が、例えば、特許文献１や特許文献２に開示されている。特許文献１に記載の発明では、第１のマイクロコンピュータへの制御データの送信が終了した時、送信したデータのチェックサム数を計算して、該チェックサム数と第１のマイクロコンピュータから送信されてくるチェックサムとを比較し、チェックサム数とチェックサムとが一致しない場合、再度制御データを送信し直す。
【０００５】
一方、特許文献２に記載の発明では、マスター装置とスレーブ装置との間でデータの通信を行っている期間中にデータ通信回線上において通信エラーが発生したことを検出し、検出結果に従って、マスター装置とスレーブ装置との間で行うデータの通信方式を第１の通信方式と第１の通信方式とは異なる第２の通信方式のうちいずれかを設定し、設定された通信方式に従ってデータの通信を行う。
【特許文献１】特許第３１７４３５４号公報
【特許文献２】特開平８−１９１３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような背景を鑑み、シリアル通信における通信データの誤りとともに、通信データを格納するアドレスの誤りも検出する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、第１通信部と、前記第１通信部とシリアル通信を行う第２通信部とを備え、前記第１通信部および前記第２通信部は、シリアル通信における通信データのチェックサムを演算する際に、前記通信データを格納するアドレスによってチェックサムの初期値を生成することを特徴とするシリアル通信装置である。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、前記第１通信部および前記第２通信部は、前記通信データの格納アドレスを記憶するアドレスカウンタと、前記格納アドレスに対応したチェックサムの初期値に基づいて、前記通信データのチェックサムを演算するチェックサム演算手段と、前記チェックサム演算手段によって演算されたチェックサムを付加して、前記通信データを送信する送信シフトレジスタと、前記チェックサムを付加した通信データを受信する受信シフトレジスタと、前記受信シフトレジスタが受信した通信データから演算したチェックサムと、受信したチェックサムとの比較結果に基づいて、シリアル通信を制御する制御手段とを有することを特徴とする。
【０００９】
請求項３に記載の発明は、請求項２に記載の発明において、前記制御手段は、前記比較結果に基づいて、前記通信データを再送信することを特徴とする。
【００１０】
請求項４に記載の発明は、請求項３に記載の発明において、前記制御手段は、前記通信データの再送信を所定回数繰り返した場合に、シリアル通信を停止することを特徴とする。
【００１１】
請求項５に記載の発明は、請求項４に記載の発明において、前記第１通信部および前記第２通信部は、双方向に送受信を行い、送信データおよび受信データの両方からチェックサムを算出することを特徴とする。
【００１２】
請求項６に記載の発明は、請求項５に記載の発明において、前記第１通信部が配置される基板および前記第２通信部が配置される基板は、分割されていることを特徴とする。
【００１３】
請求項７に記載の発明は、請求項６に記載の発明において、前記制御手段は、前記通信データまたは前記通信データの格納アドレスの誤りが検出された回数に応じてシリアル通信速度を変更することを特徴とする。
【００１４】
請求項８に記載の発明は、画像形成制御の演算を行う演算基板と、前記演算基板からシリアル通信によって送信された計算結果によって画像形成の駆動制御を行う駆動基板とを備え、前記演算基板および前記駆動基板は、シリアル通信における通信データのチェックサムを演算する際に、前記通信データを格納するアドレスによってチェックサムの初期値を生成することを特徴とする画像形成装置である。
【００１５】
請求項９に記載の発明は、第１通信部と、前記第１通信部とシリアル通信を行う第２通信部とを備えたシリアル通信装置が、通信データのチェックサムを演算する際に、前記通信データを格納するアドレスに対応したチェックサムの初期値を生成する手順を実行させるためのプログラムである。
【発明の効果】
【００１６】
請求項１に記載の発明によれば、シリアル通信における通信データの誤りとともに、通信データを格納するアドレスの誤りも検出することができる。
【００１７】
請求項２に記載の発明によれば、シリアル通信における通信データの誤りとともに、通信データを格納するアドレスの誤りも検出することができる。
【００１８】
請求項３に記載の発明によれば、シリアル通信の信頼性を向上することができる。
【００１９】
請求項４に記載の発明によれば、誤りが検出された通信データを再送信し続ける状態を回避することができる。
【００２０】
請求項５に記載の発明によれば、双方向のシリアル通信における信頼性を向上することができる。
【００２１】
請求項６に記載の発明によれば、離れた基板間におけるシリアル通信の信頼性を向上することができる。
【００２２】
請求項７に記載の発明によれば、シリアル通信における通信データの誤りを低減することができる。
【００２３】
請求項８に記載の発明によれば、画像形成装置の実時間による駆動制御の信頼性が向上する。
【００２４】
請求項９に記載の発明によれば、シリアル通信における通信データの誤りとともに、通信データを格納するアドレスの誤りも検出することができる。
【発明を実施するための最良の形態】
【００２５】
１．第１の実施形態
以下、シリアル通信における通信データのチェックサムを演算する際に、通信データを格納するアドレスに対応したチェックサムの初期値を生成するシリアル通信装置の一例について説明する。
【００２６】
（シリアル通信装置の構成）
図１は、第１の実施形態に係るシリアル通信装置のブロック図である。シリアル通信装置１は、第１通信部２および第２通信部３を備える。
【００２７】
第１通信部２および第２通信部３は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などで実装する。第１通信部２および第２通信部３は、双方向に送受信を行い、送信データおよび受信データの両方からチェックサムを算出する。
【００２８】
また、第１通信部２と第２通信部３は、別々の基板上に配置され、信号線４〜７で接続する。図１において、細線で示す矢印は、１本の信号線で構成されることを示し、太線で示す矢印は、複数の信号線で構成されることを示す。
【００２９】
信号線４は、シリアル伝送用のクロック信号（ＳＣＬＫ）を伝送する。ＳＣＬＫは、第１通信部２と第２通信部３との間でシリアル伝送の同期をとるために用いられる。信号線５は、第２通信部３から第１通信部２へ送信する通信データ（ＳＤ＿Ｓ２Ｍ）を伝送する。信号線６は、第１通信部２から第２通信部３へ送信する通信データ（ＳＤ＿Ｍ２Ｓ）を伝送する。信号線７は、通信データまたはその格納アドレスに誤りが検出された場合に、リセット信号（ＲＥＳＥＴ）を送信する。
【００３０】
第１通信部２は、制御手段８、クロック発振器９、インターフェース回路１０、記憶手段１１、アドレスカウンタ１４、送信シフトレジスタ１５、チェックサム演算手段１６、受信シフトレジスタ１７を備えている。
【００３１】
第２通信部３は、エッジ抽出手段１８、クロック発振器１９、受信シフトレジスタ２０、チェックサム演算手段２１、制御手段２２、アドレスカウンタ２３、記憶手段２４、マルチプレクサ２６、送信シフトレジスタ２７を備えている。
【００３２】
制御手段８は、第１通信部２のシリアル通信を制御する。制御手段８は、クロック発振器９から基準クロック信号（ＣＬＫ）を入力し、ＣＬＫからＳＣＬＫを生成する。ＳＣＬＫは、シリアル通信時に第２通信部３のエッジ抽出手段１８へ送信される。
【００３３】
エッジ抽出手段１８は、ＳＣＬＫの立ち下がりエッジを抽出する。エッジ抽出されたＳＣＬＫは、送信シフトレジスタ１５，２７、受信シフトレジスタ１７，２０に入力される。また、エッジ抽出手段１８は、クロック発振器１９から基準クロック信号（ＣＬＫ）を入力する。
【００３４】
インターフェース１０は、外部のＣＰＵに接続する。外部ＣＰＵは、インターフェース１０を介して第１通信部２から第２通信部３へデータを送信する。
【００３５】
記憶手段１１は、出力バッファ１２および入力バッファ１３を備える。外部のＣＰＵが書き込んだデータ（ＷＲＩＴＥ＿ＤＡＴＡ）は、書き込み信号（ＯＵＴＰＵＴ＿ＢＵＦ＿ＷＥ）によって、出力バッファ１２の指定されたアドレス（ＯＵＴＰＵＴ＿ＡＤＲ＿Ａ）に記憶される。入力バッファ１３については後述する。
【００３６】
アドレスカウンタ１４は、出力バッファ１２に格納された通信データのアドレスを記憶する。出力バッファ１２が、格納アドレス（ＯＵＴＰＵＴ＿ＡＤＲ＿Ｂ）を入力すると、送信する通信データ（ＴＸ＿ＲＡＭ＿ＤＡＴＡ）は、送信シフトレジスタ１５に出力される。アドレスカウンタ１４は、通信データを出力する毎にアドレスをカウントアップする。
【００３７】
送信シフトレジスタ１５は、パラレル／シリアル変換回路である。送信シフトレジスタ１５は、出力バッファ１２から通信データをパラレルで入力し、チェックサム演算手段１６からチェックサムをパラレルで入力する。送信シフトレジスタ１５は、ＳＣＬＫに同期してチェックサムを付加した通信データを１ビットずつシフトさせながら送信する。
【００３８】
チェックサム演算手段１６は、通信データと送信先の格納アドレスに対応したチェックサムの初期値とに基づき、チェックサムを演算する。以下、送信側におけるチェックサムの演算方法の一例について説明する。
【００３９】
図２（Ａ）は、１パケットの通信データの構成図であり、図２（Ｂ）は、送信先格納アドレスとチェックサムの初期値の対応表である。図２（Ａ）に示すように、通信データは８ビットとし、チェックサムは２ビットとする。また、通信データ（０１０１０００１）は、送信先の格納アドレスが０のデータであるとする。
【００４０】
図３（Ａ）は、送信側におけるチェックサムの演算手順である。まず、図２（Ｂ）に示すように、送信先の格納アドレスに対応したチェックサムの初期値が生成される。次に、図３（Ａ）に示すように、チェックサムの初期値（００１）に送信データ（０１０１０００１）を２ビットのブロックに分けて加算する。その結果、合計値（１００）が算出される。この際、２ビットからあふれる桁は無視する。そして、合計値（００）をチェックサムとする。
【００４１】
図４は、シリアル通信装置のタイミングチャートである。送信側の通信データ（ＳＤ＿Ｍ２Ｓ）において、最初のパケットの通信データには、開始ステータス（ＩＮＳＴ）と最初の格納アドレス（ＡＤＲ（０００））が格納される。そして、２パケット目以降の通信データには、送信すべきデータ（ＯＵＴＰＵＴ０〜５）が格納される。
【００４２】
最初のパケットの格納アドレス（ＡＤＲ（０００））は、受信側のアドレスカウンタ（ＡＤＲ＿ＣＯＵＮＴＥＲ）に出力されて、１パケットが送信される毎にカウントアップされる。また、１パケットが送信される毎に、上述した手順でチェックサム（ＣＳ）が生成される。生成されたチェックサム（ＣＳ）は、通信データに付加される。
【００４３】
図１に戻り、第２通信部３の受信シフトレジスタ２０は、シリアル／パラレル変換回路である。受信シフトレジスタ２０は、ＳＣＬＫに同期して通信データ（ＳＤ＿Ｍ２Ｓ）を１ビットずつシフトさせて受信する。
【００４４】
チェックサム演算手段２１は、通信データとその格納アドレスに対応したチェックサムの初期値とに基づき、チェックサムを演算し、演算したチェックサムと受信したチェックサムとの比較結果を算出する。以下、受信側におけるチェックサムの演算方法の一例について説明する。
【００４５】
図３（Ｂ）は、受信側におけるチェックサムの演算手順である。格納アドレスに対応したチェックサムの初期値（００１）を生成後、チェックサムの初期値と受信データ（０１０１０００１）を加算することで、受信側のチェックサムを計算する。この際、２ビットからあふれる桁は無視する。そして、受信側で計算したチェックサム（００）と、受信したチェックサム（００）を減算することで、誤りを検出する。
【００４６】
減算した結果（比較結果）が、０ならば通信データおよびその格納アドレスに誤りがないと判定できる。この比較結果は、チェックサム演算手段２１から制御手段２２に出力され、制御手段２２は、比較結果が０であるか否かを判定する。
【００４７】
図１において、制御手段２２は、第２通信部３のシリアル通信を制御する。比較結果が０でない場合、制御手段２２は、通信データに誤りがあると判定し、通信データ（ＳＤ＿Ｓ２Ｍ）として誤り検出情報を第１通信部に送信する。誤り検出情報を受信した制御手段８は、第２通信部３をリセットし、通信データを再送信する。
【００４８】
一方、比較結果が０ならば、制御手段２２は、通信データとその格納アドレスに誤りがないと判定する。この場合、受信した通信データ（ＲＸ＿ＤＡＴＡ）は、制御手段２２の書き込み信号（ＲＸ＿ＤＡＴＡ＿ＷＥ）に基づいて、記憶手段２４の指定アドレス（ＡＤＲ）に格納される。
【００４９】
記憶手段２４は、出力レジスタ２５（ＯＵＴＰＵＴ＿ＲＥＧ＿０〜ＯＵＴＰＵＴ＿ＲＥＧ＿５）を備える。出力レジスタ２５は、それぞれ１パケットの通信データを格納する。
【００５０】
アドレスカウンタ２３は、出力レジスタ２５のアドレスを記憶する。アドレスカウンタ２３は、シリアル通信の開始パケットの通信データから最初の格納アドレスを入力し、格納アドレスは、通信データを１パケット入力する毎にカウントアップされる。アドレスカウンタ２３は、制御手段２２の書き込み信号（ＲＸ＿ＤＡＴＡ＿ＷＥ）に基づいて、出力レジスタ２５にアドレス（ＡＤＲ）を出力する。
【００５１】
マルチプレクサ２６は、外部から６つの入力データ（ＩＮＰＵＴ０〜５）を入力し、送信データを選択する。マルチプレクサ２６は、選択信号（ＡＤＲ）をアドレスカウンタ２３から入力する。選択された通信データ（ＴＸ＿ＤＡＴＡ）は、送信シフトレジスタ２７に入力される。
【００５２】
送信シフトレジスタ２７は、パラレル／シリアル変換回路である。送信シフトレジスタ２７は、マルチプレクサ２６から通信データ（ＴＸ＿ＤＡＴＡ）をパラレルで入力し、チェックサム演算手段２１からチェックサムをパラレルで入力する。送信シフトレジスタ２７は、ＳＣＬＫに同期してチェックサムを付加した通信データを１ビットずつシフトさせながら送信する。
【００５３】
第１通信部２の受信シフトレジスタ１７は、シリアル／パラレル変換回路である。受信シフトレジスタ１７は、ＳＣＬＫに同期して通信データ（ＳＤ＿Ｓ２Ｍ）を１ビットずつシフトさせて入力する。
【００５４】
チェックサム演算手段１６は、上述した手順でチェックサムを計算し、受信側で計算したチェックサムと、受信したチェックサムとを減算することで、誤りを検出する。減算した結果（比較結果）は、制御手段８に出力される。
【００５５】
比較結果が０でない場合（誤りが検出された場合）、制御手段８は、ＲＥＳＥＴを制御手段２２に送信する。制御手段８および制御手段２２は、それぞれ第１通信部２および第２通信部３をリセットし、通信データを再送信する。
【００５６】
一方、比較結果が０ならば（誤りが検出されなかった場合）、制御手段８は、通信データとその格納アドレスに誤りがないと判定する。この場合、通信データ（ＲＸ＿ＤＡＴＡ）は、制御手段８の書き込み信号（ＲＸ＿ＤＡＴＡ＿ＷＥ）に基づいて、入力バッファ１３の指定アドレス（ＩＮＰＵＴ＿ＷＲ＿ＡＤＲ）に格納される。
【００５７】
外部のＣＰＵは、アドレス（ＩＮＰＵＴ＿ＲＤ＿ＡＤＲ）を指定して、入力バッファ１３に格納されたデータ（ＲＥＡＤ＿ＤＡＴＡ）を読み出す。
【００５８】
（シリアル通信装置の動作）
図５は、シリアル通信装置のフローチャートである。シリアル通信装置の第１通信部２および第２通信部３がＦＰＧＡで実装される場合、このフローチャートを実行するプログラムは、ＦＰＧＡの外部または内部の記憶手段に格納される。なお、このプログラムは、ＣＤＲＯＭ等の記録媒体に格納して提供可能である。
【００５９】
以下、図４および図５を参照して、第１通信部２から第２通信部３へデータを送信する流れについて説明する。まず、開始ステータス（ＩＮＳＴ）と最初の格納アドレス（ＡＤＲ）が、送信シフトレジスタ１５にセットされる（ステップＳ１０）。次に、送信先の格納アドレスに対応したチェックサムの初期値をテーブルから参照し、チェックサムを算出後、チェックサムが送信シフトレジスタ１５にセットされる（ステップＳ１１）。
【００６０】
送信シフトレジスタ１５にセットされたデータは、第１通信部２から第２通信部３に送信される（ステップＳ１２）。第２通信部３は、通信データおよび格納アドレスに対応したチェックサムの初期値をテーブルから参照し、チェックサムを算出する（ステップＳ１３）。通信データから算出したチェックサムと受信したチェックサムが一致するか否かを判定する（ステップＳ１４）。
【００６１】
両者が一致しない場合、ステップＳ１０に戻り、データを再送信する。両者が一致する場合、全パケットを送信したか否かを判定する（ステップＳ１５）。全パケットを送信していない場合、ステップＳ１１に戻り、次のパケットを送信する。全パケットを送信した場合、シリアル通信を終了する。
【００６２】
（第１の実施形態の優位性）
第１の実施形態によれば、送信先の格納アドレスに対応したチェックサムの初期値を生成するため、通信データの誤りとともに、通信データを格納するアドレスの誤りも検出することができる。
【００６３】
２．第２の実施形態
以下、第１の実施形態の変形例について説明する。第２の実施形態に係るシリアル通信装置は、通信データの再送信を所定回数繰り返した場合に、シリアル通信を停止する。
【００６４】
（シリアル通信装置の構成）
図６は、第２の実施形態に係るシリアル通信装置のブロック図である。シリアル通信装置１は、さらに第１通信部２にエラーカウンタ２８を備え、第２通信部３にエラーカウンタ２９を備える。
【００６５】
エラーカウンタ２８は、第２通信部３から第１通信部２へ送信した通信データ（ＳＤ＿Ｓ２Ｍ）、または、その格納アドレスの誤り検出回数（送信エラーの回数）を記憶する。制御手段８は、第２通信部３から誤り検出情報を入力すると、エラーカウンタ２８をカウントアップする。制御手段２２は、通信データの再送信を所定回数繰り返し、エラーカウンタ２８の値が所定値以上になった場合に、シリアル通信を停止する。
【００６６】
エラーカウンタ２９は、第１通信部２から第２通信部３へ送信した通信データ（ＳＤ＿Ｍ２Ｓ）、または、その格納アドレスの誤り検出回数を記憶する。制御手段２２は、通信データまたは格納アドレスの誤りを検出すると、エラーカウンタ２９をカウントアップする。制御手段８は、通信データの再送信を所定回数繰り返し、エラーカウンタ２９の値が所定値以上になった場合に、シリアル通信を停止する。
【００６７】
（第２の実施形態の優位性）
第２の実施形態によれば、通信データの再送信を所定回数繰り返した場合に、シリアル通信を停止するため、誤りが検出された通信データを再送信し続ける状態を回避することができる。
【００６８】
３．第３の実施形態
以下、第２の実施形態の変形例について説明する。第３の実施形態に係るシリアル通信装置は、通信データまたはその格納アドレスの誤りが検出された回数に応じてシリアル通信速度を変更する。
【００６９】
（シリアル通信装置の構成）
図７は、第３の実施形態に係るシリアル通信装置のブロック図である。第１通信部２の制御手段８は、分周回路３０、マルチプレクサ３１を備える。分周回路３０は、例えば、３つのＴフリップフロップを用いて構成される３ビットの８進カウンタである。分周回路３０は、例えば、５０ＭＨｚのＣＬＫを入力して、２５ＭＨｚ（１／２周波数）、１２．５ＭＨｚ（１／４周波数）、６．２５ＭＨｚ（１／８周波数）のクロック信号を生成する。
【００７０】
マルチプレクサ３１は、分周回路３０から出力される３つのクロック信号のうち一つを選択して、それをＳＣＬＫとする。選択信号は、エラーカウンタ２８における送信エラーの回数によって決定される。
【００７１】
例えば、送信エラーの回数が１回の場合には、２５ＭＨｚのクロック信号が選択され、送信エラーの回数が２回の場合には、１２．５ＭＨｚのクロック信号が選択され、送信エラーの回数が３回の場合には、６．２５ＭＨｚのクロック信号が選択される。送信エラーの回数が多くなるに従って、低周波数のクロック信号が選択され、シリアル通信速度を遅くする。
【００７２】
シリアル通信速度を遅くすると、エッジ抽出手段１８がＳＣＬＫの立ち下がりエッジを抽出して、送信シフトレジスタ１５，２７、受信シフトレジスタ１７，２０にＳＣＬＫを出力するタイミングと、送信シフトレジスタ１５，２７、受信シフトレジスタ１７，２０における通信データ（ＳＤ＿Ｍ２Ｓ、ＳＤ＿Ｓ２Ｍ）の入力タイミングとの同期が取り易くなる。このため、通信データの誤りを低減することができる。
【００７３】
（第３の実施形態の優位性）
第３の実施形態によれば、通信データまたはその格納アドレスの誤りが検出された回数に応じてシリアル通信速度を変更するため、通信データの誤りを低減することができる。
【００７４】
４．第４の実施形態
以下、第１〜第３の実施形態の応用例について説明する。第４の実施形態に係る画像形成装置は演算基板と駆動基板を有し、演算基板と駆動基板は、シリアル通信における通信データのチェックサムを演算する際に、通信データを格納するアドレスによってチェックサムの初期値を生成する。
【００７５】
（画像形成装置の構成）
図８は、画像形成装置が有する基板のブロック図である。画像形成装置は、演算基板３２、駆動基板３３を備えている。演算基板３２は、画像形成エンジンを制御する基板であり、駆動基板３３に計算結果を送信する。駆動基板３３は、受信した計算結果に基づいて、モータ３７および３８（Ｍ）、クラッチ３９および４０（ＣＬ）、ソレノイド４１および４２（ＳＯＬ）、センサ４３および４４（ＳＮＲ）などを駆動制御する。
【００７６】
演算基板３２は、ＣＰＵ３４、第１通信部２を備えている。駆動基板３３は、第２通信部３、モータドライバ３５、モータドライバ３６を備えている。ＣＰＵ３４が、モータ３７を制御するための計算結果を第１通信部２に出力すると、第１通信部２は、第２通信部３に計算結果（ＳＤ＿Ｍ２Ｓ）をシリアル通信で送信する。第２通信部３は、受信した計算結果とその格納アドレスに対応したチェックサムの初期値に基づいて、計算結果のチェックサムを算出する。第２通信部３は、算出したチェックサムと受信したチェックサムとが一致するか否かを判定する。
【００７７】
通信データまたはその格納アドレスに誤りが検出された場合、計算結果（ＳＤ＿Ｍ２Ｓ）が第２通信部３に再送信される。また、送信エラーの回数が所定回数になった場合、シリアル通信の速度を遅くして計算結果を再送信する。さらに、送信エラーの回数が所定回数以上になった場合、シリアル通信を停止する。
【００７８】
通信データまたはその格納アドレスに誤りが検出されない場合、第２通信部３は、モータドライバ３５に計算結果を出力する。モータドライバ３５は、計算結果に基づいてモータ３７を制御する。モータ３７は、ＣＰＵ３４の計算結果によって実時間で制御される。
【００７９】
（第４の実施形態の優位性）
第４の実施形態によれば、通信データとその格納アドレスの誤りを検出し、誤りがなくなるように通信データが再送信されるため、画像形成装置の実時間による駆動制御の信頼性が向上する。
【産業上の利用可能性】
【００８０】
本発明は、シリアル通信装置およびコピー機、プリンタ、スキャナ、ファクシミリ、またはこれらの複合機などの画像形成装置に利用することができる。
【図面の簡単な説明】
【００８１】
【図１】第１の実施形態に係るシリアル通信装置のブロック図である。
【図２】１パケットの通信データの構成図（Ａ）と、送信先格納アドレスとチェックサムの初期値の対応表（Ｂ）である。
【図３】送信側におけるチェックサムの演算手順（Ａ）と、受信側におけるチェックサムの演算手順（Ｂ）である。
【図４】シリアル通信装置のタイミングチャートである。
【図５】シリアル通信装置のフローチャートである。
【図６】第２の実施形態に係るシリアル通信装置のブロック図である。
【図７】第３の実施形態に係るシリアル通信装置のブロック図である。
【図８】画像形成装置が有する基板のブロック図である。
【符号の説明】
【００８２】
１…シリアル通信装置、２…第１通信部、３…第２通信部、４〜７…信号線、８…制御手段、９…画像処理手段、１０…制御手段、１１…記憶手段、１２…出力バッファ、１３…入力バッファ、１４…アドレスカウンタ、１５…送信シフトレジスタ、１６…チェックサム演算手段、１７…受信シフトレジスタ、１８…エッジ抽出手段、１９…クロック発振器、２０…受信シフトレジスタ、２１…チェックサム演算手段、２２…制御手段、２３…アドレスカウンタ、２４…記憶手段、２５…出力レジスタ、２６…マルチプレクサ、２７…送信シフトレジスタ、２８，２９…エラーカウンタ、３０…分周回路、３１…マルチプレクサ、３２…演算基板、３３…駆動基板、３４…ＣＰＵ、３５，３６…モータドライバ、３７，３８…モータ、３９，４０…クラッチ、４１，４２…ソレノイド、４３，４４…センサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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