(57)【要約】【課題】小型化を図ることができるとともに、高密度実装が可能な積層コンデンサ及びその実装構造を得る。【解決手段】複数の誘電体層を積層してなるコンデンサ本体１０と、コンデンサ本体１０の側面１０ｃ，１０ｄに形成された凹部３１，３２と、コンデンサ本体１０の内部に形成された容量を得るための内部電極と、凹部３１，３２の壁面にめっき膜にて形成された下地めっき膜を有する外部端子電極３３，３４とからなる積層コンデンサ。内部電極は凹部３１，３２の壁面に露出し、外部端子電極３３，３４と電気的に接続されている。【選択図】図１
2010016306.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層を積層し、互いに対向する第１主面及び第２主面と該１主面及び第２主面と連続する複数の側面とを有するコンデンサ本体と、
前記コンデンサ本体の一の側面に前記誘電体層の積層方向に沿って延在するように形成された第１凹部と、
前記コンデンサ本体の他の側面に前記誘電体層の積層方向に沿って延在するように形成された第２凹部と、
前記コンデンサ本体の内部に形成され、第１容量部と前記第１凹部の壁面に露出する第１露出部とを有する第１内部電極と、
前記コンデンサ本体の内部に形成され、誘電体層を介して前記第１容量部と対向する第２容量部と前記第２凹部の壁面に露出する第２露出部とを有する第２内部電極と、
前記第１凹部の壁面に形成され、前記第１露出部と電気的に接続された状態で該第１露出部を被覆する第１下地めっき膜を有する第１外部端子電極と、
前記第２凹部の壁面に形成され、前記第２露出部と電気的に接続された状態で該第２露出部を被覆する第２下地めっき膜を有する第２外部端子電極と、
を備えたことを特徴とする積層コンデンサ。
【請求項２】
前記コンデンサ本体の内部に形成され、前記第１凹部の壁面に露出する第３露出部を有する第１内部導体と、
前記コンデンサ本体の内部に形成され、前記第２凹部の壁面に露出する第４露出部を有する第２内部導体と、
をさらに備え、
前記第１下地めっき膜は前記第３露出部を被覆し、前記第２下地めっき膜は前記第４露出部を被覆すること、
を特徴とする請求項１に記載の積層コンデンサ。
【請求項３】
前記第１主面及び／又は前記第２主面に形成された第１表面導体と、
前記第１主面及び／又は前記第２主面に形成された第２表面導体と、
をさらに備え、
前記第１下地めっき膜は前記第１表面導体を被覆し、前記第２下地めっき膜は前記第２表面導体を被覆すること、
を特徴とする請求項１又は請求項２に記載の積層コンデンサ。
【請求項４】
前記第１凹部及び前記第２凹部は、それぞれ、前記側面に複数列に形成されていること、を特徴とする請求項１ないし請求項３のいずれかに記載の積層コンデンサ。
【請求項５】
前記第１内部電極及び前記第２内部電極は、それぞれ、前記誘電体層上に隣接して配置されていること、を特徴とする請求項１ないし請求項４のいずれかに記載の積層コンデンサ。
【請求項６】
前記第１内部電極及び前記第２内部電極は、それぞれ、複数の前記第１露出部及び前記第２露出部を有すること、を特徴とする請求項１ないし請求項５のいずれかに記載の積層コンデンサ。
【請求項７】
前記第１凹部及び前記第２凹部は、前記誘電体層の面に沿った形状が半円形状又は長方形形状であることを特徴とする請求項１ないし請求項６のいずれかに記載の積層コンデンサ。
【請求項８】
請求項１ないし請求項７のいずれかに記載の積層コンデンサと、
互いに対向する第１基板面と第２基板面とからなる基板本体を有する実装基板と、
を備え、
複数の前記積層コンデンサは、前記実装基板の前記第１基板面、前記第２基板面又は前記基板本体の内部に、前記第１外部端子電極が形成された側面どうしを密接させるようにして、または、前記第２外部端子電極が形成された側面どうしを密接させるようにして、隣接して配置されていること、
を特徴とする積層コンデンサの実装構造。
【請求項９】
前記基板本体が樹脂からなり、
前記積層コンデンサの前記第１主面と、前記実装基板の前記第１基板面とが実質的に平行となるように、前記積層コンデンサが前記基板本体の内部に実装され、
前記第１基板面から前記基板本体の内部にかけて、前記第１外部端子電極又は前記第２外部端子電極に到達するように形成されたビアホールと、
前記ビアホールの内部に充填されたビア導体と、
を備えたことを特徴とする請求項８に記載の積層コンデンサの実装構造。
【請求項１０】
前記ビアホールは、前記積層コンデンサの前記第１凹部又は前記第２凹部に達するように形成され、
前記ビア導体は、前記第１凹部の壁面に形成された前記第１外部端子電極又は前記第２凹部の壁面に形成された前記第２外部端子電極と、電気的に接続されていること、
を特徴とする請求項９に記載の積層コンデンサの実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサ及びその実装構造、特に、複数の誘電体層を積層したコンデンサ本体に容量を形成するための第１内部電極及び第２内部電極を内蔵した積層コンデンサ及びその実装構造に関する。
【背景技術】
【０００２】
近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器などの小型携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化とともに高性能化が同時に進行している。これらの携帯電子機器には多数の積層電子部品が搭載されており、積層電子部品についても、小型化、高性能化が要求されており、例えば、積層セラミックコンデンサにおいては、小型化、大容量化が要求されている。
【０００３】
積層セラミックコンデンサを小型化、大容量化するには、誘電体層を薄層化することが有効である。最近では、誘電体層の厚みが３μｍ以下のものが実用化され、さらなる薄層化が指向されている。しかし、誘電体層を薄層化すればするほど、内部電極間の短絡が生じやすくなり、品質確保が困難になるという問題点を有している。
【０００４】
小型化、大容量化の他の方法としては、内部電極の有効面積を広くすることが有効である。しかし、積層セラミックコンデンサを量産する際には、内部電極とコンデンサ本体の側面とのサイドマージンや、内部電極とコンデンサ本体の端面とのエンドマージンをある程度確保する必要があるため、内部電極の有効面積を広げることには制約がある。
【０００５】
所定のマージンを確保しながら内部電極の有効面積を広げるためには、誘電体層の面積を広くする必要がある。しかし、決められた寸法規格内で誘電体層の面積を広げることには限界があり、そのうえ外部端子電極の厚みが妨げとなる。
【０００６】
従来、積層セラミックコンデンサの外部端子電極は、コンデンサ本体の端部に導電性ペーストを塗布し、焼き付けることにより形成されていた。導電性ペーストの塗布方法は、ペースト槽にコンデンサ本体の端部を浸漬して引き上げる方法が主流である。しかし、この浸漬方法では、導電性ペーストの粘性が影響して、コンデンサ本体の端面中央部に導電性ペーストが厚く付着しやすい。このため、外部端子電極が部分的に厚くなる（具体的には３０μｍを超える）分を考慮して、誘電体層の面積を小さくせざるを得なかった。
【０００７】
これを受けて、特許文献１では、外部端子電極をめっきによりコンデンサ本体の端面に直接形成する方法が提案されている。この方法によれば、コンデンサ本体の端面における内部電極の露出部を核としてめっき膜が析出し、このめっき膜が成長することにより、隣接する内部電極の露出部どうしが接続される。従って、従来の導電性ペーストによる塗布方法に比べて、薄くフラットな電極膜を形成することが可能となる。
【０００８】
しかしながら、外部端子電極を直接めっきによって形成する方法であっても、コンデンサ本体からめっき膜が突出しているため、特に、長手方向や幅方向における部品の小型化が十分とはいえず、複数の積層コンデンサを高密度に実装するにも、突出しためっき膜が障害となっていた。
【特許文献１】国際公開第２００７／０４９４５６号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、小型化を図ることができるとともに、高密度実装が可能な積層コンデンサ及びその実装構造を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明の第１形態である積層コンデンサは、
複数の誘電体層を積層し、互いに対向する第１主面及び第２主面と該１主面及び第２主面と連続する複数の側面とを有するコンデンサ本体と、
前記コンデンサ本体の一の側面に前記誘電体層の積層方向に沿って延在するように形成された第１凹部と、
前記コンデンサ本体の他の側面に前記誘電体層の積層方向に沿って延在するように形成された第２凹部と、
前記コンデンサ本体の内部に形成され、第１容量部と前記第１凹部の壁面に露出する第１露出部とを有する第１内部電極と、
前記コンデンサ本体の内部に形成され、誘電体層を介して前記第１容量部と対向する第２容量部と前記第２凹部の壁面に露出する第２露出部とを有する第２内部電極と、
前記第１凹部の壁面に形成され、前記第１露出部と電気的に接続された状態で該第１露出部を被覆する第１下地めっき膜を有する第１外部端子電極と、
前記第２凹部の壁面に形成され、前記第２露出部と電気的に接続された状態で該第２露出部を被覆する第２下地めっき膜を有する第２外部端子電極と、
を備えたことを特徴とする。
【００１１】
本発明の第２形態である積層コンデンサの実装構造は、
前記積層コンデンサと、
互いに対向する第１基板面と第２基板面とからなる基板本体を有する実装基板と、
を備え、
複数の前記積層コンデンサは、前記実装基板の前記第１基板面、前記第２基板面又は前記基板本体の内部に、前記第１外部端子電極が形成された側面どうしを密接させるようにして、または、前記第２外部端子電極が形成された側面どうしを密接させるようにして、隣接して配置されていること、
を特徴とする。
【発明の効果】
【００１２】
本発明によれば、コンデンサ本体の側面に積層方向に沿って延在するように形成された凹部の壁面に下地めっき膜を有する外部端子電極を形成するようにしたため、外部端子電極がコンデンサ本体の側面から外方に突出することがなく、積層コンデンサ自体の外形が小型化される。また、積層コンデンサをはんだ実装する場合、外部端子電極の表面を濡れ上がったはんだの全部又は一部が前記凹部に収容され、積層コンデンサの高密度実装が可能になる。また、複数の積層コンデンサをその側面どうしを密接させた状態で実装することができ、この点でも高密度実装に寄与する。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る積層コンデンサ及びその実装構造の実施例について添付図面を参照して説明する。
【００１４】
（第１実施例、図１〜図６参照）
本発明の第１実施例である積層コンデンサ１について説明する。この積層コンデンサ１は、図１〜図３に示すように、複数の誘電体層１１〜１６を積層してコンデンサ本体１０を形成するとともに、コンデンサ本体１０の内部に第１内部電極２１及び第２内部電極２２と第１内部導体２３及び第２内部導体２４を形成し、かつ、コンデンサ本体１０の表面に第１表面導体２５及び第２表面導体２６を形成したものである。
【００１５】
コンデンサ本体１０は、互いに対向する第１主面１０ａ及び第２主面１０ｂと、該第１主面１０ａ及び第２主面１０ｂと連続する四つの側面１０ｃ，１０ｄ，１０ｅ，１０ｆを有する直方体形状をなしている。側面１０ｃ，１０ｄは互いに対向し、側面１０ｅ，１０ｆは互いに対向している。側面１０ｃ，１０ｄにはそれぞれ半円形状の第１凹部３１及び第２凹部３２が第１内部電極２１及び第２内部電極２２に対応して形成されている。
【００１６】
コンデンサ本体１０の４隅は面取りされている。この面取りは、後に説明するように、積層コンデンサ１が樹脂基板に埋め込まれる際に、樹脂基板に与えるダメージを緩和するためのものであり、必ずしも４隅が面取りされている必要はない。
【００１７】
前記第１及び第２凹部３１，３２の壁面には、それぞれ、第１外部端子電極３３及び第２外部端子電極３４が互いに電気的に絶縁された状態で形成されている。第１及び第２外部端子電極３３，３４は、それぞれ、凹部３１，３２の壁面にめっきにより直接形成された第１下地めっき膜及び第２下地めっき膜を有している。第１及び第２下地めっき膜にそれぞれ上層めっき膜が形成されていてもよい。上層めっき膜は第１及び第２下地めっき膜を被覆するようにして形成された複数のめっき膜として構成してもよい。
【００１８】
第１内部電極２１及び第１内部導体２３は、図３に示すように、容量部２１ａ，２２ａと、引出し部２１ｂ，２２ｂと、露出部２１ｃ，２２ｃとからなる。第１内部電極２１と第２内部電極２２は、誘電体層１３，１４上では互いに隣接し、積層方向には互いに誘電体層１３を介して容量部２１ａ，２２ａが対向して容量を形成している。
【００１９】
第１内部電極２１の引出し部２１ｂは、それぞれ、側面１０ｃの第１凹部３１の壁面まで引き出されて露出部２１ｃが第１外部端子電極３３と電気的に接続されている。第２内部電極２２の引出し部２２ｂは、それぞれ、側面１０ｄの第２凹部３２の壁面まで引き出されて露出部２２ｂが第２外部端子電極３４と電気的に接続されている。
【００２０】
本第１実施例に示すように、第１及び第２内部電極２１，２２は同一平面上において交互に隣接して配置されていることが好ましい。これにより、それぞれの引出し部２１ｂ，２２ｂが側面１０ｃ，１０ｄのいずれかに偏って配置されることが回避され、積層された誘電体層１３，１４間の接合部分のバランスが取れるため、積層コンデンサ１としての信頼性が向上する。
【００２１】
第１及び第２内部導体２３，２４は、上下の外層部に配置され、それぞれ、第１凹部３１の壁面に露出する露出部２３ａ及び第２凹部３２の壁面に露出する露出部２４ａを有している。これらの露出部２３ａ，２４ａが、それぞれ、第１外部端子電極３３及び第２外部端子電極３４と電気的に接続されている。露出部２３ａ，２４ａは前記下地めっき膜のめっき成長の核として機能するものである。即ち、下地めっき膜が第１及び第２主面１０ａ，１０ｂに向かって成長するのを補助する。なお、第１及び第２内部導体２３，２４は必ずしも必要なものではなく、省略してもよい。例えば、第１及び第２内部電極２１，２２の積層枚数が十分に多い場合には、第１及び第２内部導体２３，２４を形成する必要はない。
【００２２】
本第１実施例において、第１及び第２内部導体２３，２４は、コンデンサ本体１０の内部で第１及び第２内部電極２１，２２が存在しない外層部分にそれぞれ形成されており、それぞれの設置枚数は１〜５０枚であることが好ましい。なお、第１及び第２内部導体２３，２４は内層部分に形成されていてもよい。また、露出部２１ｃ，２３ａ及び露出部２２ｃ，２４ａのそれぞれの幅寸法の差は１０μｍ以内であることが好ましく、同寸法であることが望ましい。
【００２３】
さらに、コンデンサ本体１０の第１及び第２主面１０ａ，１０ｂ上には、それぞれ、第１表面導体２５及び第２表面導体２６が形成されている。そして、第１及び第２表面導体２５，２６はそれぞれ前記第１及び第２下地めっき膜によって被覆されている。なお、第１及び第２表面導体２５，２６は側面１０ｃ，１０ｄにも連続して形成されていてもよい。
【００２４】
第１及び第２表面導体２５，２６は、第１及び第２下地めっき膜のめっき成長の核となるものである。即ち、第１及び第２表面導体２５，２６は、第１及び第２下地めっき膜の成長を補助する目的で付加されるものであり、必ずしも必要ではなく、省略してもよい。
【００２５】
誘電体層として、例えば、ＢａＴiＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。その他、エポキシ樹脂などを含む樹脂フィルムを用いることもできる。誘電体層の厚みは、０．１〜１０μｍであることが好ましい。
【００２６】
内部電極、内部導体及び表面導体としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、又はそれらの合金などを用いることができる。内部電極と内部導体は同じ金属からなることが好ましい。表面導体はガラス成分を含んでいてもよい。内部電極、内部導体及び表面導体の厚みは、それぞれ、０．１〜２．０μｍであることが好ましい。
【００２７】
外部端子電極の下地めっき膜及び上層めっき膜は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ及びＺｎからなる群から選ばれた１種の金属又は該金属を含む合金からなることが好ましい。例えば、内部電極及び内部導体としてＮｉを用いた場合、下地めっき膜としてはＮｉと接合性の良好なＣｕを用いることが好ましい。また、上層めっき膜の第１層としては、はんだバリア性能を有するＮｉを用いることが好ましく、第２層としては、はんだ濡れ性の良好なＳｎやＡｕを用いることが好ましい。上層めっき膜は必要に応じて形成されるものであり、下地めっき膜１層であってもよい。各めっき膜１層当たりの厚みは、１〜１５μｍであることが好ましい。
【００２８】
また、積層コンデンサを樹脂からなる実装基板に埋め込んで用いる場合には、外部端子電極の最外層はＣｕめっきにより形成されることが好ましい。埋め込み方法については後述するが、Ｃｕめっき膜はＣＯ2レーザーを反射し、外部端子電極の焼損を防止する。
【００２９】
次に、前記積層コンデンサ１の製造方法について説明する。
（工程１）セラミックグリーンシート、内部電極用導電性ペースト、内部導体用導電性ペースト、表面導体用導電性ペーストを準備する。セラミックグリーンシートや導電性ペーストに含まれるバインダ及び溶剤は、周知の有機バインダや有機溶剤を用いることができる。
【００３０】
（工程２）セラミックグリーンシート上に、スクリーン印刷などにより所定のパターンで導電性ペーストを印刷し、内部電極パターン、内部導体パターン及び表面導体パターンを形成する。
【００３１】
（工程３）各種パターンが印刷されたセラミックグリーンシートを所定枚数積層し、マザーブロックを作製する。マザーブロックは、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。
【００３２】
図４は、マザーブロックの第１主面を示している。この第１主面には、複数の第１及び第２表面導体２５，２６がパターンとして形成されている。図４に示す１点鎖線は仮想分割線であり、マザーブロックは最終的にこの仮想分割線に沿って分割される。
【００３３】
（工程４）図５に示すように、マザーブロックの第１主面から第２主面にわたってスルーホール４１を形成する。スルーホール４１は第１及び第２凹部３１，３２となるもので、その壁面には、内部電極２１，２２及び内部導体２３，２４が露出する。なお、焼成後のスルーホール４１の直径（スルーホール４１が長円の場合は長径）が４０μｍ以下、もしくは、焼成後のスルーホール４１のアスペクト比（長さ／直径）が１２．５以上であることが特に好ましい。このことは、後述する実験例にて説明する。
【００３４】
また、前記マザーブロックに第１主面から所定の深さの分割線を形成する。このとき、第２主面からも所定の深さの分割線を形成してもよい。分割線は連続的な溝で形成されていてもよいし、不連続な溝（ミシン目）で形成されていてもよい。この段階で、マザーブロックは未だ分割されてはいないため、各コンデンサ本体１０は側面どうしでつながっている。但し、コーナー部は切り落とされている。
【００３５】
スルーホール４１の形成、分割線の形成及びコーナー部の切り落しの手段としては、レーザーを用いることが好ましい。また、スルーホール４１の形成及びコーナー部の切り落しには、ＮＣパンチなどの打ち抜き手段を用いてもよい。
【００３６】
（工程５）前記生のマザーブロックを焼成する。焼成温度は、セラミックや内部電極などの材料にもよるが、９００〜１３００℃であることが好ましい。
【００３７】
（工程６）めっき処理を施して、内部電極及び内部導体の露出部を核としてめっき膜を成長させ、下地めっき膜を形成する。下地めっき膜は第１及び第２凹部の壁面から第１及び第２表面導体を被覆するように成長する。めっき膜を形成した状態でのマザーブロックを図６に示す。なお、図６でめっき膜には符号３３，３４を付している。
【００３８】
めっき方法としては、電解めっき、無電解めっきのいずれを採用してもよい。無電解めっきはめっき析出速度を向上させるために触媒などによる前処理が必要となり、工程が複雑化する。従って、電解めっきを採用することが好ましい。めっき工法としては、ラックめっきやバレルめっきを採用することができる。
【００３９】
（工程７）必要に応じて、下地めっき膜上に１層以上の上層めっき膜を形成する。
【００４０】
（工程８）マザーブロックを分割線に沿って分割し、個々の積層コンデンサを取り出す。
【００４１】
なお、製造プロセスは、以上に説明した工程１〜８に限らず、例えば、生のマザーブロックをカットして個々の生チップを取り出してから焼成を行ってもよい。スルーホール４１は、予め各セラミックグリーンシートごとに形成し、該グリーンシートを積層して連結したホールに形成してもよい。
【００４２】
本第１実施例によれば、コンデンサ本体１０の側面１０ｃ，１０ｄに積層方向に沿って延在するように形成された第１及び第２凹部３１，３２の壁面に下地めっき膜を有する第１及び第２外部端子電極３３，３４を形成するようにしたため、第１及び第２外部端子電極３３，３４がコンデンサ本体１０の側面１０ｃ，１０ｄから外方に突出することがなく、積層コンデンサ１自体の外形が小型化される。また、積層コンデンサ１をはんだ実装する場合、第１及び第２外部端子電極３３，３４の表面を濡れ上がったはんだの全部又は一部が第１及び第２凹部３１，３２に収容され、積層コンデンサ１の高密度実装が可能になる。
【００４３】
（第２実施例、図７参照）
図７は、多端子型の低ＥＳＬ積層コンデンサ２の二つの誘電体層１３，１４を示す。この積層コンデンサ２において、第１及び第２内部電極２１，２２はそれぞれ広い面積の容量部２１ａ，２２ａを備え、端部に露出部２１ｃ，２２ｃを有する複数の引出し部２１ｂ，２２ｂを備えている。そして、第１及び第２内部電極２１，２２のそれぞれの露出部２１ｃ，２２ｃは側面１０ｃ，１０ｄのそれぞれにおいてオフセットされて配置されている。このような積層コンデンサ２においても、前記第１実施例と同様の効果を奏する。
【００４４】
（第３実施例、図８及び図９参照）
図８及び図９は、ＬＷ逆転型の低ＥＳＬ積層コンデンサ３を示す。第１及び第２側面１０ｃ，１０ｄにはそのほぼ全面に誘電体層の面に沿った形状が長方形形状である第１及び第２凹部３１，３２が形成されている。第１及び第２内部電極２１，２２は各誘電体層のほぼ全面に形成され、側面１０ｃ，１０ｄのほぼ全長にわたって露出する第１及び第２露出部２１ｃ，２２ｃを有している。
【００４５】
また、コンデンサ本体１０の第１及び第２主面１０ａ，１０ｂには第１及び第２表面導体２５，２６が幅広く形成されている。第１及び第２外部端子電極３３，３４は、それぞれ、広い面積で第１及び第２側面１０ｃ，１０ｄから第１及び第２主面１０ａ，１０ｂにわたって形成されている。このような積層コンデンサ３においても、前記第１実施例と同様の効果を奏する。
【００４６】
（第４実施例、図１０及び図１１参照）
以下に、本発明の第４実施例である積層コンデンサの実装構造について図１０及び図１１を参照して説明する。
【００４７】
複数の前記積層コンデンサ１は実装基板の基板本体５１に内蔵されている。基板本体５１は互いに対向する第１基板面５１ａと第２基板面５１ｂを有し、第１基板面５１ａ上にはＭＰＵ６０が搭載され、該ＭＰＵ６０の外部端子と積層コンデンサ１の第１外部端子電極３３とがビア導体５２により電気的に接続されている。基板本体５１の内部には、配線導体５３が形成されており、該配線導体５３と第２外部端子電極３４とがビア導体５４により電気的に接続されている。配線導体５３はグランドプレーンを含む。
【００４８】
前記実装基板は、エポキシ樹脂などの熱硬化性樹脂にて形成することができる。熱硬化性樹脂には無機フィラーが含有されていてもよい。
【００４９】
実装基板を製造するには、まず、ベースとなるリジッドなコア基板のキャビティ内部に積層コンデンサ１を配置する。このとき、積層コンデンサ１は接着剤などによりコア基板上に固定する。次に、キャビティ内部に未硬化の熱硬化性樹脂を流し込み、熱硬化させる。コア基板上に、さらに、樹脂層、配線導体をビルドアップ積層し、実装基板とする。
【００５０】
次に、基板本体５１の第１基板面５１ａ側からレーザー（典型的にはＣＯ2レーザー）によりビアホールを形成し、ビア導体５２，５４を充填する。これにより、ビア導体５２，５４が第１外部端子電極３３及び第２外部端子電極３４と電気的に接続される。配線導体５３やビア導体５２，５４はＡｇやＣｕなどにより構成することができる。
【００５１】
図１１は前記実装構造を平面視したもので、複数の積層コンデンサ１は第１外部端子電極３３が形成された側面１０ｃどうしを密接させるようにして、隣接配置されている。ビア導体５２，５４は第１及び第２外部端子電極３３，３４の上面に到達するように形成されている。
【００５２】
このように本第４実施例では、外部端子電極３３，３４が形成された側面１０ｃどうしを密接させた状態で複数の積層コンデンサ１を実装しており、高密度実装が達成されている。
【００５３】
（第５実施例、図１２参照）
次に、本発明の第５実施例である積層コンデンサの実装構造について図１２を参照して説明する。
【００５４】
実装基板の基板本体５１の内部に積層コンデンサ１を密接して配置した点は、前記第４実施例と同様である。ここでは、ビアホールが第１及び第２凹部３１，３２に達するように形成されており、充填されたビア導体５２，５４と第１及び第２外部端子電極３３，３４とが側面１０ｃ，１０ｄにおいて電気的に接続される。これにより、ビア導体５２，５４と第１及び第２外部端子電極３３，３４との電気的な接続面積を増やすことができ、コンデンサのＥＳＬやＥＳＲが低下し、モジュール回路のインピーダンスを低下させることができる。
【００５５】
（第６実施例、図１３参照）
本発明の第６実施例である積層コンデンサの実装構造について図１３を参照して説明する。ここでは、図８及び図９に示した積層コンデンサ３を実装基板の基板本体５１に密接して配置したものであり、実装構造自体は前記第４実施例と基本的に同じである。即ち、ビアホールは第１主面１０ａ上の第１及び第２外部端子電極３３，３４に達するように形成され、充填されたビア導体５２，５４が第１及び第２外部端子電極３３，３４と電気的に接続されている。
【００５６】
（第７実施例、図１４参照）
本発明の第７実施例である積層コンデンサの実装構造について図１４を参照して説明する。ここでは、図８及び図９に示した積層コンデンサ３を実装基板の基板本体５１に密接して配置したものであり、実装構造自体は前記第５実施例及び第６実施例と基本的に同じである。即ち、ビア導体５２，５４に加えて、ビアホールが第１及び第２凹部３１，３２に達するように形成されており、充填されたビア導体５５が第１及び第２外部端子電極３３，３４と電気的に接続されている。
【００５７】
（実験例）
以下の手順で、前記実施例１で示した積層コンデンサ１を作製し、性能を評価した。
【００５８】
まず、セラミック原料粉末に有機バインダを１０ｗｔ％添加し、トルエンとエタノールの混合有機溶剤を５０ｗｔ％、可塑剤を５ｗｔ％加え、メディア式分散機を用いて十分混合し、誘電体原料スラリーを作製した。このスラリーをグラビアコーターによってポリエステルフィルム上に厚さ５μｍのセラミックグリーンシートを形成した。
【００５９】
次に、Ｎｉ粉末１０ｇとエチルセルロースをブチルカルビトールに溶解させ、Ｎｉペーストを作製した。このペーストを用いて前記グリーンシート上に内部電極パターン、内部導体パターン、表面導体パターンを印刷し、乾燥した。この印刷済みシートを複数枚積層し、６０℃で圧さ方向に約５００ＭＰａの圧力を加えて圧着し、未焼成のマザーブロックを作製した。
【００６０】
次に、未焼成のマザーブロックに、レーザーにより複数個のスルーホールを形成するとともに分割線を形成した。次に、未焼成のマザーブロックを焼成炉に入れ、トップ温度１２５０℃、２時間で焼成した。
【００６１】
次に、マザーブロックにＣｕめっきを施し、スルーホールの内壁面に下地めっき膜を形成した。その後、前記分割線に沿ってマザーブロックを分割し、積層コンデンサを得た（以下に示す表１の試料１〜５、１１〜１５、２１〜２５、３１〜３５）。
【００６２】
一方、比較例として、スルーホールの内壁面にめっきではなく、未焼成の段階でＣｕペーストを充填したものを別途作製した（以下に示す表１の試料６〜１０、１６〜２０、２６〜３０、３６〜４０）。
【００６３】
また、各試料について、表１に示すように、コンデンサ本体の厚みとスルーホールの径を異ならせた。
【００６４】
各試料１〜４０について、目視による断面観察を行うとともに、静電容量のばらつきを測定した。その結果は表１に示すとおりである。なお、アスペクト比は小数点第２位以下を切り下げて表記している。また、静電容量の測定にはアジレント社製４２８４Ａを用いた。測定条件は、印加電圧０．５Ｖｒｍｓ、周波数１ｋＨｚとした。
【００６５】
【表１】
2010016306.tif 000003
【００６６】
表１に示すように、外部端子電極をめっきにて形成した試料はいずれも結果が良好であった。一方、外部端子電極をＣｕペーストを用いた試料でスルーホールのアスペクト比が１２．５以上である試料１０，１９，２０，２８〜３０，３７〜４０については、断面観察時において、内部電極と外部端子電極との導通状態が悪く、静電容量のばらつきも大きくなっている。
【００６７】
以上の結果から、スルーホールのアスペクト比が１２．５以上である場合、外部端子電極を直接めっきで形成することの優位性が読み取れる。また、試料９を含めて考察すると、アスペクト比の数値に拘わらず、スルーホールの径が４０μｍ以下である場合、Ｃｕペーストを用いた外部端子電極では接続信頼性が悪い傾向にあることが推定できる。
【００６８】
（他の実施例）
なお、本発明に係る積層コンデンサ及びその実装構造は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができることは勿論である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１実施例である積層コンデンサを示す斜視図である。
【図２】図１のＡ−Ａ断面図である。
【図３】前記積層コンデンサの各層を分解して示す平面図である。
【図４】製造工程中のマザーブロック（スルーホール形成前）を示す平面図である。
【図５】製造工程中のマザーブロック（スルーホール形成後）を示す平面図である。
【図６】製造工程中のマザーブロック（下地めっき膜形成後）を示す平面図である。
【図７】本発明の第２実施例である積層コンデンサの二つの層を示す平面図である。
【図８】本発明の第３実施例である積層コンデンサを示す斜視図である。
【図９】第３実施例である積層コンデンサの各層を分解して示す平面図である。
【図１０】本発明の第４実施例である実装構造を示す断面図である。
【図１１】第４実施例である実装構造を示す平面図である。
【図１２】本発明の第５実施例である実装構造を示す平面図である。
【図１３】本発明の第６実施例である実装構造を示す平面図である。
【図１４】本発明の第７実施例である実装構造を示す平面図である。
【符号の説明】
【００７０】
１，２，３…積層コンデンサ
１０…コンデンサ本体
１０ａ，１０ｂ…主面
１０ｃ，１０ｄ…側面
１１〜１６…誘電体層
２１，２２…内部電極
２１ａ，２２ａ…容量部
２１ｃ，２２ｃ…露出部
２３，２４…内部導体
２３ａ，２４ａ…露出部
２５，２６…表面導体
３１，３２…凹部
３３，３４…外部端子電極
５１…基板本体
５２，５４，５５…ビア導体
【図１】
2010016306.tif 000004
【図２】
2010016306.tif 000005
【図３】
2010016306.tif 000006
【図４】
2010016306.tif 000007
【図５】
2010016306.tif 000008
【図６】
2010016306.tif 000009
【図７】
2010016306.tif 000010
【図８】
2010016306.tif 000011
【図９】
2010016306.tif 000012
【図１０】
2010016306.tif 000013
【図１１】
2010016306.tif 000014
【図１２】
2010016306.tif 000015
【図１３】
2010016306.tif 000016
【図１４】
2010016306.tif 000017