(57)【要約】【課題】  ワイドバンドギャップ半導体を用い、高い歩留まりを確保しつつ、低コストで製造することができる半導体デバイスを提供する。【解決手段】  半導体モジュールは、ＳｉＣ基板上に、個別に動作することが可能なセグメント１（半導体素子）を備えている。セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッドとを備えている。相隣接するセグメント１同士間を電気的に分離するためのトレンチ，ショットキーダイオード等の素子分離領域を備えている。検査で良品であることが確認されたセグメント１の電極パッド２，３のみが電極端子４１，４３に接続されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
共通の基板上に形成され、ワイドバンドギャップ半導体からなる活性領域と、動作用電圧が印加される少なくとも２つの電極パッドとを有し、互いに独立して動作することが可能な複数の半導体素子と、
複数の電極端子と、
上記複数の半導体素子のうちの少なくとも一部である特定の複数の半導体素子の各電極パッドと、上記複数の電極端子とを互いに電気的に接続するための複数の接続部材と、
上記複数の半導体素子同士の間を電気的に分離するためのショットキーダイオードとして機能する素子分離領域とを備え、
上記特定の複数の半導体素子と上記ショットキーダイオードとして機能する素子分離領域が電気的に並列に接続されており、
上記特定の複数の半導体素子が互いに並列に動作する、半導体デバイス。
【請求項２】
上記半導体素子と、上記ショットキーダイオードとして機能する素子分離領域が、上記共通の基板上にオンチップで形成されている、請求項１に記載の半導体デバイス。
【請求項３】
上記ショットキーダイオードとして機能する素子分離領域が、上記半導体素子を素子毎に囲むように配置されている、請求項１に記載の半導体デバイス。
【請求項４】
上記ショットキーダイオードが、上記活性領域と、当該活性領域にショットキー接触するショットキー電極とで構成される、請求項１に記載の半導体デバイス。
【請求項５】
上記ショットキーダイオードが、上記ショットキー電極の両端部下方に位置する領域に絶縁用拡散層をさらに備える、請求項４に記載の半導体デバイス。
【請求項６】
上記半導体素子がＭＩＳＦＥＴであり、当該ＭＩＳＦＥＴと上記ショットキーダイオードとでインバータを構成する、請求項１に記載の半導体デバイス。
【請求項７】
上記ＭＩＳＦＥＴは、ソース電極、ゲート電極、ドレイン電極を有し、
上記ショットキーダイオードは、上記活性領域と、ショットキー電極とで構成され、
上記ソース電極と上記ショットキー電極が電気的に接続されている、請求項６に記載の半導体デバイス。
【請求項８】
上記ワイドバンドギャップ半導体が炭化珪素である、請求項１に記載の半導体デバイス。
【請求項９】
ワイドバンドギャップ半導体からなる活性領域と、動作用電圧が印加される少なくとも２つの電極パッドとを有し、互いに独立して動作することが可能な複数の半導体素子を形成する工程（ａ）と、
上記複数の半導体素子同士の間を電気的に分離するためのショットキーダイオードとして機能する素子分離領域を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記複数の半導体素子の各電極パッドを、それぞれ電極端子に接続する工程（ｃ）と、
上記工程（ｃ）の後に、上記複数の半導体素子と上記ショットキーダイオードとして機能する素子分離領域とを電気的に並列に接続する工程（ｄ）と、
上記工程（ｄ）の後に、上記複数の半導体素子を１つのパッケージに組み込む工程（ｅ）とを含む、半導体デバイスの製造方法。
【請求項１０】
上記工程（ａ）および上記工程（ｂ）において、上記半導体素子と、上記ショットキーダイオードとして機能する素子分離領域とが、共通の基板上にオンチップで形成される、請求項９に記載の半導体デバイスの製造方法。
【請求項１１】
上記工程（ｂ）において、上記半導体素子を素子毎に囲むように、上記活性領域にショットキー電極を形成する、請求項１０に記載の半導体デバイスの製造方法。
【請求項１２】
上記工程（ｂ）において、上記ショットキー電極の両端部下方に位置する領域に絶縁用拡散層をさらに形成する、請求項１１に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ），ＧａＮ，ダイヤモンド等のワイドバンドギャップ半導体により構成される半導体素子を多数備えた半導体デバイスに関する。
【背景技術】
【０００２】
従来より、半導体パワーデバイスは、大電流を制御し低損失を実現する必要から、広い面積を必要としていた。例えば、４インチ以上の大きさを有するＳｉウェハ全体に、多数の半導体素子である縦型ＭＩＳＦＥＴを集積してなる単一のパワーデバイスが市販されている（例えば、非特許文献１参照）。多数の縦型ＭＩＳＦＥＴを集積して１つのパワーデバイスを構成しているのは、電流が流れる領域を分散させて、発熱部の集中を回避するためである。
【０００３】
一方、炭化珪素（ＳｉＣ），ＧａＮ，ＡｌＮ等のIII 族窒化物、ダイヤモンドなどのワイドバンドギャップ半導体を用いて構成されるワイドバンドギャップ半導体デバイスは、材料物性的に高速動作・高耐圧・低損失が期待されることから、実用化のための研究・開発が進んできている。
【０００４】
なお、「ＳｉＣ」で表わされる炭化珪素は、「Ｓi:Ｃ」で表されるＣを微量（数％以下）含んだシリコンとは、物理的，化学的性質が異なる材料である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、コロナ社、１９９６年７月３０日、ｐ．４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のようなワイドバンドギャップ半導体材料は、欠陥の少ないウェハを得るのが困難であるという不具合がある。
【０００７】
例えば炭化珪素（ＳｉＣ）を用いる場合、炭化珪素ウェハ上にエピタキシャル成長させた薄膜をチャネル層として利用して縦型ＭＩＳＦＥＴを形成するが、従来から用いられているＳｉＣウェハは、結晶欠陥でもあるマイクロパイプと呼ばれる貫通欠陥を多く有している。エピタキシャル成長された薄膜中に、マイクロパイプから引き継がれる欠陥がＭＩＳＦＥＴやダイオードなどの半導体素子の重要な部分に存在していると、絶縁破壊の原因となり、絶縁耐圧などの仕様を満たすことができない。従来から用いられているＳｉＣウェハのマイクロパイプ密度は、数十個／ｃｍ２ 以上存在しているため、１０ｍｍ２ 以上の面積を有するパワーデバイスを作成した場合、１つのパワーデバイスに必ず数個以上のマイクロパイプを確率的に含むこととなる。したがって、１０ｍｍ２ 以上の面積を有するＳｉＣデバイス、特に比較的大きな電流を扱うパワーデバイスをＳｉＣウェハ上に作成したときには、マイクロパイプが存在している領域で絶縁破壊を起こすため、そのようなＳｉＣデバイスの歩留まりが殆どゼロになるという不具合があった。
【０００８】
また、ＳｉＣ以外のＧａＮ，ＡｌＮ等のIII 族窒化物や、ダイヤモンドなどのワイドバンドギャップ半導体のウェハも、様々な結晶欠陥を高密度で含んでおり、上記ＳｉＣウェハの場合と同様に、結晶欠陥による歩留まり低下の不具合があった。
【０００９】
本発明の目的は、ワイドバンドギャップ半導体を用いつつ、高い歩留まりを確保し、低コストで製造することが可能な半導体デバイス及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体デバイスは、ワイドバンドギャップ半導体層を用い、互いに独立して動作することが可能な複数の半導体素子のうち，特定の半導体素子の各電極パッドと電極端子とを互いに電気的に接続して、特定の半導体素子が互いに並列に動作するものである。
【００１１】
これにより、欠陥が多いワイドバンドギャップ半導体を用いつつ、全体として１つの機能を発揮する半導体デバイスを高い歩留まりで得ることができる。
【００１２】
特に、複数の半導体素子を、共通の基板上に形成しておいて、特定の半導体素子以外の半導体素子は、動作させないでおくことにより、検査で良品となったものだけを使用することにより、欠陥によって不良と判定されたものを除いて半導体デバイスを構成することができるので、高い歩留まりを実現することができる。
【００１３】
特定の半導体素子の個数を一定値に定めておくことが好ましい。
【００１４】
複数の半導体素子同士の間を電気的に分離するためのショットキーダイオードとして機能する素子分離領域を備えることにより、半導体素子がＭＩＳＦＥＴである場合には、インバータを構成することができる。
【００１５】
本発明の半導体デバイスの製造方法は、ワイドバンドギャップ半導体からなる活性領域を有し、互いに独立して動作することが可能な複数の半導体素子を形成しておいて、検査によって動作が良好であることが確認された特定の半導体素子の各電極パッドをそれぞれ電極端子に接続しておいて、特定の半導体素子を１つのパッケージに組み込む方法である。
【００１６】
この方法により、欠陥率の高いワイドバンドギャップ半導体を用いつつ、パワーデバイスなどとして機能する半導体デバイスを現実的な歩留まりで製造することが可能である。
【発明の効果】
【００１７】
本発明によれば、ワイドバンドギャップ半導体を用い、高い歩留まりを確保しつつ、低コストで製造することが可能な半導体デバイスの提供を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る半導体モジュールの要部を示す上面図である。
【図２】第１の実施形態の半導体モジュールにおける相隣接するセグメントの一部の構造を示す断面図である。
【図３】第１の実施形態の半導体モジュールにおけるセグメントの一部におけるゲート電極，ソース電極，不純物拡散層などの平面形状を示す平面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の半導体モジュールの製造工程を示す平面図である。
【図５】（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体モジュールの要部を示す上面図、及び半導体モジュール中のショットキーダイオードの断面図である。
【図６】第３の実施形態に係る半導体モジュールの要部を示す上面図である。
【図７】第４の実施形態の半導体モジュールにおける相隣接するセグメントの一部の構造を示す断面図である。
【発明を実施するための形態】
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体モジュール（半導体デバイス）の要部を示す上面図である。図１に示すように、本実施形態の半導体モジュールは、ＳｉＣ基板上にサイズが１．５ｍｍ×１．５ｍｍ（２．２５ｍｍ２ ）のセグメント１（半導体素子）を多数（本実施形態では９個）設けて形成されたチップ５を備えている。各セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッド（図示せず）とを備えている。
【００２０】
各セグメント１は、電流容量２（Ａ）を有しており、動作時に１セグメント当たりに流れる電流は、直流換算で２（Ａ）である。後述する図２に示すように、相隣接するセグメント１同士間の素子分離は、ＳｉＣ基板２０の主面側においてセグメント１同士の境界領域をエッチングしてトレンチＴreを形成し、各セグメントをメサ構造にすることにより行われている。相隣接するセグメント１同士間の間隔ｄを１０μｍ以上にすることにより、耐圧６００Ｖが確保され、個別に動作することが可能なセグメント１を共通のＳｉＣ基板２０上に複数個設けることができた。
【００２１】
図２は、相隣接するセグメントの一部の構造を示す断面図である。図３は、セグメントの一部におけるゲート電極，ソース電極，不純物拡散層などの平面形状を示す平面図である。
【００２２】
図２に示すように、本実施形態の半導体モジュールは、高濃度のｎ型不純物を含む主面が（ 0 0 0 1）オフ面であるＳｉＣ基板２０（６Ｈ−ＳｉＣ基板）と、ＳｉＣ基板２０の上に形成されたエピタキシャル層（活性領域）内に設けられた低濃度のｎ型不純物を含むｎ−ＳｉＣ層２３（ドリフト領域）と、エピタキシャル層の上に設けられたゲート絶縁膜２６及びその上のゲート電極２７と、エピタキシャル層の上にゲート電極２７を囲むように設けられたソース電極２８と、ＳｉＣ基板２０の下面に設けられたドレイン電極２９と、エピタキシャル層のうちソース電極２８の下方に位置する領域からゲート電極２７の端部下方に位置する領域にｐ型不純物をドープして形成されたｐ−ＳｉＣ層２４と、エピタキシャル層のうちソース電極２７の端部下方からゲート電極２７の端部下方に亘る領域に高濃度のｎ型不純物をドープして形成されたソース領域２５と、エピタキシャル層の表面部のうちゲート電極２７の下方に位置する領域に低濃度のｎ型不純物を導入して形成されたチャネル領域２１とを備えている。
【００２３】
図３に示すように、ゲート電極２７は、縦方向及び横方向に一定間隔に設けられた開口を有しつつ連続的につながる単一の部材である。一方、ソース電極２８は、ゲート電極２７の開口中に孤立して設けられた多数の部材である。そして、ソース領域２５はソース電極２８の周囲を平面的に囲んで、ゲート電極２７の下方領域とオーバーラップしている。つまり、各ソース領域２５からゲート電極２７の一部に亘る領域にセルＭＩＳＦＥＴが形成される。１つのセルＭＩＳＦＥＴの大きさは、数十μｍ２ オーダーである。
【００２４】
また、エピタキシャル層の上には、ＢＰＳＧ膜からなる第１層間絶縁膜３３と、ソース配線３０及びゲート配線３１とが設けられている。ソース配線３０は、第１層間絶縁膜３３を貫通するプラグ３０ａを介して各ソース電極２８と接続され、ゲート配線３１は、第１層間絶縁膜３３を貫通するプラグ３１ａを介してゲート電極２７と接続されている。さらに、第１層間絶縁膜３３の上には、ＢＰＳＧ膜からなる第２層間絶縁膜３４が設けられている。そして、ソース電極パッド２とゲート電極パッド３とは第２層間絶縁膜３４の上に形成されており、ソース電極パッド２は、第２層間絶縁膜３４を貫通するプラグ２ａを介してソース配線３０に接続され、ゲート電極パッド３は、第２層間絶縁膜３４を貫通するプラグ３ａを介してゲート配線３１に接続されている。プラグ２ａは図１に示すソース電極パッド２の下方に位置する領域にのみ形成されているが、本実施形態では、全てのソース電極２８に接続されるソース配線３０が、プラグ２ａを介してソース電極パッド２に接続されている。また、プラグ３ａは図１に示すゲート電極パッド３の下方にのみ形成されているが、ゲート電極２７は、全体が連続した１つの部材であるので、ゲート電極パッド３は全てのゲート配線３１に接続されている必要はない。また、ＳｉＣ基板２０の裏面上には、ＳｉＣ基板２０にオーミック接触するドレイン電極パッド（ドレイン電極）２９が設けられている。そして、チップ５の上面において、第２層間絶縁膜３４のうちソース電極パッド２又はゲート電極パッド３によって覆われていない領域と、ソース電極パッド２及びゲート電極パッド３の端部とは、シリコン窒化膜からなるパッシベーション膜３６によって覆われている。
【００２５】
さらに、第２層間絶縁膜３４，第２層間絶縁膜３３，エピタキシャル層を順次貫通して、ＳｉＣ基板２０のある深さまで達するトレンチＴreが設けられており、このトレンチＴreによって、半導体モジュールが９個のセグメント１に区画されている。
【００２６】
この半導体モジュールの各セグメント１をオンする時には、ゲート電極２７に５Ｖ程度の電圧を印加して、ソース電極２８を接地し、ドレイン電極パッド２９に６００Ｖ程度の電圧を印加する。そして、ソース電極２８から供給されるキャリア（本実施形態においては、電子）がソース領域２５からチャネル領域２１を通って、ｎ−ＳｉＣ層２３，ＳｉＣ基板２０に流れ、ドレイン電極パッド２９に達する。
【００２７】
本実施形態の半導体デバイス（半導体モジュール）においては、１つのセグメント１全体が共通のゲートバイアスとソース・ドレイン電極間の電圧とによって動作して、単一のＤＭＯＳデバイスとして機能する。そして、本実施形態の各セグメント１は、ＳｉＣ基板の主面側から裏面側にキャリアが走行する縦型半導体素子であり、いわゆるＡＣＣＵＦＥＴ（Accumulation Mode ＦＥＴ）として機能する。
【００２８】
そして、本実施形態の特徴は、半導体モジュール中の複数のセグメント（半導体素子）について、正常に動作するか否かの検査を行ない、正常に動作しないセグメントは使用せず、かつ、使用するセグメント（特定の半導体素子）の個数を一定値にする点にある。ただし、正常に動作するセグメントをすべて特定の半導体素子として用いて半導体デバイスを構成してもよい。図１に示す例では、特定の半導体素子であるセグメントを７つに限定し、正常に動作しないセグメント１’と、正常に動作しても余剰となるセグメント１”とは使用しない。したがって、図１に示すように、各セグメント１，１’，１”について共通のドレイン電極パッド２９は、ドレイン電極端子４２にダイボンドによって接続されているが、７つの正常に動作するセグメント１についてのみワイヤボンドを行ない、セグメント１’，１”にはワイヤボンドを行わない。つまり、セグメント１の各ソース電極パッド２のみが、０．３ｍｍφのワイヤ６（アルミニウム製）によってソース電極端子４１に接続され、セグメント１の各ゲート電極パッド３のみが、０．２５ｍｍφのワイヤ７（アルミニウム製）によってゲート電極端子４３に接続されている。そして、各部材は、図中破線に示す封止樹脂内に封止されて、１つのパッケージに組み込まれている。
【００２９】
ただし、特定の半導体素子以外の半導体素子（本実施形態におけるセグメント１’，１”）の電極パッド２，３，２９のうち少なくとも１つの電極パッドが電極端子４１，４２，４３と接続されていなければ、半導体素子（セグメント）は動作しないので、本発明の効果を発揮することができる。
【００３０】
図４（ａ）〜（ｃ）は、本実施形態の半導体モジュールの製造工程を示す平面図である。
【００３１】
まず、図４（ａ）に示す工程で、２インチ径のＳｉＣウェハ中の多数のモジュール用領域Ｍodに、図２及び図３に示すような構造を有するセルＭＩＳＦＥＴを形成する。図４（ａ）には示されていないが、この時点で、モジュール用領域Ｍodは、トレンチＴreによって多数のセグメント１（本実施形態では、９個のセグメント）に区画されている。
【００３２】
次に、図４（ｂ）に示す工程で、ダイシングによって、ＳｉＣウェハから３×３＝９個のセグメント１を含むモジュール用領域Ｍodをチップ５として切り出す。そして、各チップ５について、各セグメント１の動作を確認する。その結果、９個のセグメント１中に、動作しないセグメントが１個含まれることが確認された。この動作不良は基板に含まれるマイクロパイプによるものと考えられる。
【００３３】
次に、図４（ｃ）に示す工程で、チップ５のドレイン電極パッド２９をドレイン電極端子４２上にダイボンディングを行い、正常に動作しないセグメント１’と、正常に動作するが余剰となるセグメント１”とにはワイヤボンドを行わず、結線されないまま残し、残りの７個のセグメント１についてのみ結線し、パワーデバイスとしてパッケージングした。このとき、各々のセグメント１に対して、０．３ｍｍφのワイヤ６（アルミニウム製）を一本ずつ直接ソース電極パッド２とソース電極端子４１間にボンディングする。また、０．２５ｍｍφのワイヤ７（アルミニウム製）を用い、同じ列に配置された複数のセグメント１のゲート電極パッド３を直列につなぎ、ゲート電極パッド３とゲート電極端子４３間をボンディングする。
【００３４】
その後、ソース電極端子４１，ドレイン電極端子４２及びゲート電極端子４３の各端部を露出させた状態で、汎用の封止樹脂（図４（ｃ）に示す破線参照）内に各部材を封止することにより、樹脂封止パッケージとしての半導体デバイス（半導体モジュール）が完成する。
【００３５】
本実施形態の半導体モジュールは、電流定格１５（Ａ）を有し、耐圧６００Ｖのパワーデバイスとして機能し、複数のＭＩＳＦＥＴ（セグメント）が並列動作するようにして電流を流しているが、特定のＭＩＳＦＥＴに電流が集中することがなく、安定な動作が確認された。また、共通のＳｉＣ基板上に形成された複数のＭＩＳＦＥＴのうち、特性検査を行うことにより正常に動作したもののみを選択してワイヤボンディングを行っているので、ワイドバンドギャップ半導体を用いて、高い歩留まりを確保しつつ、低コストで製造することができる，半導体モジュールを得ることができる。
【００３６】
また、ボンディングされた複数のセグメントのうちの一つが破壊した場合、３０（Ａ）を超える過電流が一時的に流れると、０．３ｍｍφのワイヤ６がヒューズ部材として機能して溶断するので、過電流が流れ続けることはなかった。したがって、本実施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた。
【００３７】
本実施形態によると、１つの樹脂封止パッケージとして設けられた半導体モジュール（半導体デバイス）において、複数のセグメント１，１’，１”（半導体素子）のうち、正常に動作しないセグメント１’は、ワイヤボンディングをせずに使用しないようにしているので、マイクロパイプなどの結晶欠陥がなく良好な電気的特性を有する複数のセグメント１（特定の半導体素子）だけを並列動作させて、半導体モジュールを１つのパワーデバイスとして機能させることができる。したがって、ワイドバンドギャップ半導体を用いて、大電流を制御し低損失を実現する半導体モジュールを、高い歩留まりを確保しつつ、低コストで製造することができる。
【００３８】
例えば、ウェハのマイクロパイプ密度が１０個／ｃｍ２ であると、面積が１００ｍｍ２ 程度の半導体デバイス（半導体モジュール）中には確率的に１０個のマイクロパイプが含まれることとなり、高い歩留まりは期待できない。ところが同じマイクロパイプ密度であっても、半導体モジュールを複数の小面積のセグメントに区画して、個別に動作が可能な面積１ｍｍ２ のセグメント１００個からなる半導体モジュールを設けると、１００個中の１０個がマイクロパイプを含むのみで、残りの９０個は正常に動作することになる。したがって、半導体モジュールの歩留まりを高く維持することができる。
【００３９】
さらに、実際に使用するセグメント（特定の半導体素子）の個数を９０個よりも少ない一定の個数（たとえば８５個）に決めておくことにより、つまり、経験的にわかっている欠陥の平均密度から予想されるセグメントの平均的な不良数よりも少ない個数のセグメントを使用することで、さらに歩留まりの向上を図ることができる。その場合には、良品でありながら使用しないセグメントが全体としての歩留まりを低下させることにもなるが、それも考慮した上で、経験的に最も歩留まりが高くなる個数のセグメントを使用するようにすればよい。
【００４０】
本実施形態においては、エッチングによって形成されたトレンチＴre（素子分離領域）によって、各セグメントがメサ構造を有していることで、互いに電気的干渉が阻止されて個別に動作が可能に構成されている場合を示したが、それに限定されず、イオン打ち込みにより形成されたｐ型領域から構成されたガードリング等によって、各セグメント１同士の電気的干渉を阻止する構造にしてもよい。
【００４１】
また、本実施形態においては、各セグメント１は、共通のＳｉＣ基板２０に形成されており、物理的には分離されていないが、図４（ｂ）に示す工程で、ＳｉＣウェハをセグメント１ごとに分離しておいて、検査の結果、正常なセグメント１のみを選別しておいて、図４（ｃ）に示す工程で共通のドレイン電極端子上にダイボンドするようにしてもよい。
【００４２】
また、セグメントごとに検査する代わりに、個別のセルＭＩＳＦＥＴごとに正常に動作するか否かを検査して、正常に動作しないセルＭＩＳＦＥＴや余剰のソース配線をレーザ等によって切断する（ヒューズ配線）ような構成も可能である。たとえば、図２に示す第２層間絶縁膜３４を形成する前に、ゲート配線２８，ソース配線３０及びドレイン電極パッド２９から検査用電圧を印加して、各セルＭＩＳＦＥＴの動作を検査しておいて、正常に動作しないセルＭＩＳＦＥＴ，余剰のセルＭＩＳＦＥＴのソース配線３０をレーザによって切断することが可能である。この場合には、チップ５を複数のセグメントに区画する必要はないので、トレンチＴreを形成する必要もない。したがって、トレンチＴreが不要なので、本実施形態に比べて、チップ５全体を小型化することが可能である。その場合、ソース配線がソース電極パッドに接続されるセルＭＩＳＦＥＴが特定の半導体素子である。
【００４３】
なお、本発明の半導体モジュールの各セグメントが、本実施形態のようなＡＣＣＵＦＥＴとして機能するＭＩＳＦＥＴである必要はない。たとえば、国際出願ＰＣＴ／ＪＰ０１／０７８１０号の図９（ａ），（ｂ）や図１０に示される構造を有するＭＩＳＦＥＴであってもよいし、エピタキシャル層に形成したトレンチにゲート絶縁膜やゲート電極を埋め込んだ構造を有するＭＩＳＦＥＴであってもよい。
【００４４】
（第２の実施形態）
図５（ａ），（ｂ）は、それぞれ順に、第２の実施形態に係る半導体モジュール（半導体デバイス）の要部を示す上面図、及び半導体モジュール中のショットキーダイオードの断面図である。
【００４５】
図５（ａ），（ｂ）に示すように、本実施形態の半導体モジュールは、ＳｉＣ基板上にサイズが２ｍｍ×２ｍｍ（４ｍｍ２ ）のＭＩＳＦＥＴとして機能する３つのセグメント１と、サイズが２ｍｍ×２ｍｍ（４ｍｍ２ ）のショットキーダイオードとして機能する３つのセグメント８とを備えている。本実施形態においては、３つのセグメント１（ＭＩＳＦＥＴ）と、３つのショットキーダイオード（セグメント８）とが、全て特定の半導体素子である。ＭＩＳＦＥＴとして機能するセグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッド（図示せず）とを備えている。また、ショットキーダイオードとして機能するセグメント８は、図５（ｂ）に示すように、ＳｉＣ基板２０上に設けられた低濃度のｎ型不純物を含むエピタキシャル層と、エピタキシャル層の上面にショットキー接触するショットキー電極パッド３７と、ＳｉＣ基板２０の裏面にオーミック接触するオーミック電極パッド３８とを備えている。ＭＩＳＦＥＴとして機能するセグメント１の構造は、図２，図３に示す通りである。ＭＩＳＦＥＴとして機能する１つのセグメント１は電流容量１０（Ａ）を有しており、１セグメントあたり動作時に流れる電流は、直流換算で１０（Ａ）であった。また、ショットキーダイオードとして機能する１つのセグメント８は、電流容量１０（Ａ）を有しており、１セグメントあたり動作時に流れる電流は、直流換算で１０（Ａ）であった。
【００４６】
そして、本実施形態においては、１つのウェハにはＭＩＳＦＥＴとして機能するセグメント１のみを多数形成し、別のウェハにはショットキーダイオードとして機能するセグメント８のみを多数形成する。そして、ウェハの状態で各セグメント１，８の特性検査を行った後、ダイシングを行うことにより、各々のチップが１つのセグメント１又は８を含むように切り出し、正常に動作するセグメント１を含むチップ３個と、正常に動作するセグメント８を含むチップ３個とを、図５に示すように、ドレイン電極端子４２上にダイボンディングにより搭載する。そして、各セグメント１において、０．３ｍｍφのワイヤ６（アルミニウム製）が一本ずつ直接ソース電極パッド２とソース電極端子４１との間にボンディングされている。同様に、各セグメント８において、０．３ｍｍφのワイヤ６（アルミニウム製）が一本ずつ直接ショットキー電極パッド３７とソース電極端子４１との間にボンディングされている。また、０．２５ｍｍφのワイヤ７（アルミニウム製）により、同じ列に配置された複数のセグメント１のゲート電極パッド３が直列に接続され、さらに、端部のセグメント１のゲート電極パッド３とゲート電極端子４３との間がワイヤ７によって接続されている。さらに、ソース電極端子４１，ドレイン電極端子４２及びゲート電極端子４３の各端部を露出させた状態で、汎用の封止樹脂（図５（ａ）に示す破線参照）内に各部材を封止することにより、樹脂封止パッケージとしての半導体モジュールが設けられている。
【００４７】
本実施形態の半導体モジュール（パワーモジュール）は、電流定格３０（Ａ）を有し、耐圧６００Ｖのパワーモジュールとして機能している。そして、複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント８）が並列動作するように電流が流されるが、特定のＭＩＳＦＥＴ又はショットキーダイオードに電流が集中することがなく、安定な動作が確認されている。また、複数のＭＩＳＦＥＴ及びショットキーダイオードのうち、特性検査を行うことにより正常に動作したチップのみを選択してダイボンディングを行っているので、ＳｉＣ基板を用い、高い歩留まりを確保しつつ、低コストで製造することができる半導体モジュールを得ることができた。
【００４８】
また、ボンディングされた複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント８）のうちの一つが破壊した場合、３０（Ａ）を超える過電流が一時的に流れると、０．３ｍｍφのワイヤ６がヒューズ部材として機能して溶断するので、過電流が流れ続けることはなかった。したがって、本実施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた。
【００４９】
本実施形態においては、ＭＩＳＦＥＴを含むチップ３個とショットキーダイオードを含むチップ３個により構成される半導体モジュールを示したが、素子数に限定はなく、電流定格に合わせて適宜設定すればよい。
【００５０】
また、第１の実施形態及び第２の実施形態において、複数のセグメント１又は８と、各電極端子４１，４２，４３とが、一定値を越える電流が流れた場合に溶断する材料からなる接続部材（ワイヤなど）によって接続されていることが好ましい。この場合、複数のセグメント１又は８のうちの一つが絶縁破壊等によりショート状態になった場合でも、一定値を越える電流により、ショート状態のセグメントと電極端子とを接続する接続部材が溶断して電流が遮断されるので、この接続部材がヒューズとして機能し、ショート状態のセグメントはオープン状態となって流れる電流がゼロとなる。したがって、半導体モジュールに流れる過電流が押さえられるため、半導体モジュールにより制御されている機器本体に過電流が流れることを防止することができる。よって、過電流により機器本体に悪影響を及ぼすことがなく、フェイルセーフの要件を満たし、信頼性に優れた半導体モジュールを提供することができる。これは、例えば、数十（Ａ）以上の大電流を制御する必要がある、電気自動車（ＨＥＶ）のモータを駆動するインバータに用いる半導体モジュール等において有効である。
【００５１】
一定値を越える電流が流れた場合に溶断する材料としては、金属、導電性高分子膜等が挙げられるが、この中では、金属であることが特に好ましい。用いることができる金属としては、Ｍｇ，Ａｌ，Ａｕ，Ａｇ，Ｃｕ，Ｐｂ，Ｓｎ等が挙げられる。
【００５２】
ここで、１つの半導体デバイスにおいて、各セグメント１，８が切断されずに共通のＳｉＣ基板２０上に、互いに電気的に干渉しないように素子分離された状態でつながっていてもよい。このようにすると、第１の実施形態と同様に、各セグメント１，８のうち使用されないセグメントが存在することになるが、各セグメント１，８を１つのドレイン電極端子４２にダイボンドする工程が簡略化されるという利点がある。
【００５３】
（第３の実施形態）
図６は、第３の実施形態に係る半導体モジュール（半導体デバイス）の要部を示す上面図である。
【００５４】
図６に示すように、本実施形態の半導体モジュールは、ＳｉＣ基板上にサイズが２ｍｍ×２ｍｍ（４ｍｍ２ ）のＭＩＳＦＥＴとして機能する３つのセグメント１と、サイズが２ｍｍ×２ｍｍ（４ｍｍ２ ）のショットキーダイオードとして機能する３つのセグメント８とを備えている。ＭＩＳＦＥＴとして機能するセグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッド（図示せず）とを備えている。また、ショットキーダイオードとして機能するセグメント８は、エピタキシャル層の上面にショットキー接触するショットキー電極パッド３７と、ＳｉＣ基板の裏面にオーミック接触するオーミック電極パッド３８とを備えている。ＭＩＳＦＥＴとして機能するセグメント１の構造は、図２，図３に示す通りである。ショットキーダイオードとして機能するセグメント８の構造は、第２の実施形態における図５（ｂ）に示す通りである。ＭＩＳＦＥＴとして機能する１つのセグメント１と、ショットキーダイオードとして機能する１つのセグメント８との各電流容量や１セグメントあたり動作時に流れる電流は、第２の実施形態と同じである。
【００５５】
本実施形態の半導体モジュールが第２の実施形態と異なる点は、ワイヤボンディングでなくボールボンディングを用いた点である。ＭＩＳＦＥＴとして機能する各セグメント１のソース電極パッド２とソース電極端子４１上に、０．３ｍｍφのボール９（アルミニウム製）が設置され、これらのボール９に金属板１０を押しつけ超音波接着することによりボンディングが行われている。同様に、ショットキーダイオードとして機能する各セグメント８のショットキー電極パッド３７とソース電極端子４１上に、０．３ｍｍφのボール９（アルミニウム製）が設置され、これらのボール９に金属板１０を押しつけ超音波接着することによりボンディングが行われている。また、各セグメント１のゲート電極パッド３とゲート電極端子４３上に、０．２５ｍｍφのボール１１（アルミニウム製）が設置され、これらのボール１１に金属板１２を押しつけ超音波接着することによりボンディングが行われている。その後、各部材が封止樹脂（図６に示す破線参照）内に封止されて、１つのパッケージに組み込まれている。
【００５６】
本実施形態の半導体モジュールは、電流定格３０（Ａ）を有し、耐圧６００Ｖのパワーモジュールとして機能し、複数のＭＩＳＦＥＴ及びショットキーダイオードが並列動作するようにして電流が流される。このとき、特定のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント８）に電流が集中することがなく、安定な動作を行なうことが確認された。
【００５７】
また、第２の実施形態と同様に、各々ウェハに形成された複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント２）のうち、特性検査を行うことにより正常に動作したものを含むチップのみを選択してダイボンディングを行っているので、ＳｉＣ基板を用い、高い歩留まりを確保しつつ、低コストで製造することができる半導体モジュールを得ることができた。
【００５８】
また、ボンディングされた複数のＭＩＳＦＥＴ（セグメント１）及びショットキーダイオード（セグメント２）のうちの一つが破壊した場合、３０（Ａ）を超える過電流が一時的に流れると、０．３ｍｍφのボール９がヒューズ部材として機能して溶断するので、過電流が流れ続けることはなかった。したがって、本実施形態の半導体モジュールがフェールセーフの信頼性を有することが確認できた。
【００５９】
一定値を越える電流が流れた場合に溶断する材料としては、金属、導電性高分子膜等が挙げられるが、この中では、金属であることが特に好ましい。用いることができる金属としては、Ｍｇ，Ａｌ，Ａｕ，Ａｇ，Ｃｕ，Ｐｂ，Ｓｎ等が挙げられる。
【００６０】
なお、本実施形態においては、ＭＩＳＦＥＴとして機能する３つのセグメント１と、ショットキーダイオードとして機能する３つのセグメント８とによって半導体モジュールを構成したが、半導体モジュール（半導体デバイス）中のセグメント数に限定はなく、電流定格に合わせて適宜設定することができる。
【００６１】
（第４の実施形態）
図７は、第４の実施形態の半導体モジュール（半導体デバイス）における相隣接するセグメントの一部の構造を示す断面図である。本実施形態における平面構造は、基本的には図１と同じである。
【００６２】
図２に示すように、本実施形態の半導体モジュールは、図２に示す第１の実施形態に係る半導体モジュールと同様の構造を有するセグメント１を有している。
【００６３】
本実施形態の半導体モジュールの特徴は、第１の実施形態と異なり、素子分離領域がトレンチではなく、ショットキーダイオードによって構成されている点である。すなわち、本実施形態においては、相隣接するセグメント１同士の間の素子分離は、エッチングによりメサ構造を形成することに代えて、相隣接するセグメント１同士の間にショットキーダイオード４５として機能する領域を形成することにより行われている。
【００６４】
具体的には、ＳｉＣ基板２０の主面側において、セグメント１（ＭＩＳＦＥＴ）から間隔１０μｍを隔てて、１００μｍ幅のＮｉ膜を各セグメント１の境界部に沿って蒸着することにより、エピタキシャル層とショットキー接触するショットキー電極４０が設けられている。つまり、このショットキー電極４０は、各セグメント１（ＭＩＳＦＥＴ）を囲むように配置されており、ショットキーダイオード４５により、相隣接するセグメント１同士が電気的に分離されている。また、エピタキシャル層内におけるショットキー電極４０の両端部下方に位置する領域には、ｐ型不純物を含む絶縁用拡散層４２が設けられている。
【００６５】
ここで、本実施形態においても、第１の実施形態と同様に、各セグメント１は、数μｍから数十μｍ角程度の大きさのセルＭＩＳＦＥＴを数百個以上並列に配置することにより構成されている。数百個以上のセルＭＩＳＦＥＴのソース電極２８は、ソース配線３０，各プラグ３０ａ，２ａ及びソース配線３０を介してソース電極パッド２に接続され、数百個以上のセルＭＩＳＦＥＴのゲート電極２７は各プラグ３１ａ，３ａ及びゲート配線３１を介してゲート電極パッド３に接続されている。
【００６６】
そして、第１層間絶縁膜３３の上には、ゲート配線４１が設けられており、ゲート配線４１はプラグ４１ａを介してショットキー電極４０に接続されるとともに、プラグ２ａを介してソース電極パッド２に接続されている。つまり、ショットキー電極４０は、セグメント１（ＭＩＳＦＥＴ）の内部のソース電極２８と電気的に接続されている。
【００６７】
本実施形態の半導体モジュールは、基本的には、第１の実施形態と同様の効果を有する。しかも、ＭＩＳＦＥＴとして機能するセグメント１の内部において、ショットキー電極４０とソース電極２８とが電気的に接続されているので、セグメント１（ＭＩＳＦＥＴ）とショットキーダイオード４５とが半導体モジュール中で並列に接続されていることになり、インバータモジュールとして小型化・低コスト化を実現することができる。特に、ショットキー電極４０のエッジ部下方に絶縁用拡散層４２が形成されていると、絶縁耐圧がより高く設定でき、さらに好ましい。
【００６８】
そして、以下の理由により、共通の基板（ＳｉＣ基板２０）に設けられた複数のセグメント１（ＭＩＳＦＥＴ）を備え、複数のセグメント１のうち一部のセグメント１’，１”（特定の半導体素子以外の半導体素子）が電極端子４１，４３と電気的に接続されていない場合（図１参照）、各セグメント１，１’，１”同士の間を電気的に分離している素子分離領域として、ショットキーダイオードとして機能する領域が設けられていることが好ましい。
【００６９】
このようにすると、ショットキーダイオードとして機能する領域に逆バイアスを印加することにより空乏層が広がるので、この領域は複数のセグメント１（ＭＩＳＦＥＴ）同士の間の素子分離ガードリングとして機能する。さらに、高速動作が可能なショットキーダイオード４５が、ＭＩＳＦＥＴ（セグメント１）と並列にオンチップで実装された半導体モジュールを実現することができる。したがって、素子分離領域としてＭＩＳＦＥＴ（セグメント１）の耐圧を確保する機能を有するだけであった領域が、素子分離領域としての機能は損なわずに、さらに高速に動作するショットキーダイオードとしても機能することが可能となる。
【００７０】
これにより、本実施形態の半導体モジュールによると、第１の実施形態におけるエッチングによって形成されたメサ構造に比べて、簡易なプロセスを用いた単純な構造により素子分離領域を形成することができる。
【００７１】
また、従来、例えばインバータ等に用いられるＳｉ半導体モジュールは、ＩＧＢＴやＭＩＳＦＥＴ等のパワースイッチング素子とダイオードとが並列に接続されたユニット６個により構成されており、それぞれのタイミングを合わせてスイッチングすることにより、モータを効率的に回転させていた。この場合、ダイオードは高速動作が必要であるため、ファーストリカバリダイオードと呼ばれる高速ダイオードが用いられていた。その場合、パワースイッチング素子に必要な半導体層の特性と、ファーストリカバリダイオードに必要な半導体層の特性とは、ライフタイム等の点で大きく異なるために、パワースイッチング素子とダイオードとをワンチップ化した小型のモジュールを実現することは困難であることから、異なるチップを実装することによりモジュールを構成していた。
【００７２】
それに対して、本実施形態の半導体モジュールによると、スイッチング素子として機能する複数のＭＩＳＦＥＴ（セグメント１）と高速ダイオードとして機能するショットキーダイオード４５とがオンチップに一体化され、小型化・低コスト化を実現することができる。
【００７３】
本実施形態の半導体モジュールにおいては、セグメントの電極パッドと電極端子との結線にワイヤボンディングを用いた場合について説明したが、第３の実施形態のごとく、金属ボールと金属ロッドによるボールボンディングを用いてもよい。
【００７４】
ここで、上記各実施形態におけるセグメント個数の適正な数などについて、以下に説明する。
【００７５】
互いに電気的に干渉しないように素子分離され、電気的に個別に動作することが可能なセグメント（半導体素子）の面積をＣｍｍ２ とし、基板に含まれる欠陥密度をｎ個／ｃｍ２ とすると、歩留まり、すなわちセグメント（半導体素子）中に欠陥が含まれていない割合は、下記式（１）
（１００／Ｃ−ｎ）／（１００／Ｃ）＝１−ｎ・Ｃ／１００        （１）
で表される。
【００７６】
つまり、１ｃｍ２ あたり（１００／Ｃ）個のセグメント（半導体素子）が形成されるが、その内のｎ個が確率的に欠陥を含むこととなり、不良となる。今後のワイドバンドギャップ半導体からなるウェハの基板品質の向上を考慮して、欠陥密度１個／ｃｍ２ 程度が実現した場合、５０％以上の歩留まりを確保するために、上記式（１）より、各々のセグメントの面積を５０ｍｍ２ 以下にすることが好ましい。同様に、欠陥密度が５個／ｃｍ２ 程度である場合には、半導体素子の面積が１０ｍｍ２ 以下であることが好ましく、欠陥密度が１０個／ｃｍ２ 程度である場合には、半導体素子の面積が５ｍｍ２ 以下であることが好ましい。
【００７７】
また、セグメントの面積が０．１ｍｍ２ より小さくなると、電極パッドと電極端子とを電気的に接続するためのワイヤボンドなどの結線を施すことが困難になるので、セグメントの面積は０．１ｍｍ２ 以上であることが好ましい。さらに、セグメントの面積が０．４ｍｍ２ 以上であると、０．３ｍｍφ以上の太さのワイヤをボンディングすることが可能となり、より大電流を流すことができるため好ましい。
【００７８】
さらに、１つの半導体モジュール中のセグメントの数は、素子分離領域であるトレンチの面積やショットキーダイオードの面積をも考慮して、できるだけ最適なセグメント数に定めることができる。
【００７９】
また、半導体モジュール中の各セグメント（半導体素子）において正常動作時に流れる電流が、直流換算で１００（Ａ）以下であることが好ましい。このようにすると、各セグメントの電極パッドと電極端子とを電気的に接続する接続部材として、１ｍｍφのボンディングワイヤやボール等を用いることにより、ボンディングワイヤやボール等が溶融することなく、半導体モジュールを安定に動作させることができる。
【００８０】
また、セグメントの絶縁破壊により１００（Ａ）を越える電流が流れた場合には、接続部材が溶断することにより、すでに説明したようなヒューズとして機能する。さらに、各セグメントにおいて、正常動作時に流れる電流が、直流換算で３０（Ａ）以下であると、０．３ｍｍφのボンディングワイヤやボール等を使用することができるので、半導体モジュールを小型化できるという点で好ましい。セグメントに流れる電流がパルス状である場合は、正常動作時に流れる電流が、直流換算で１００（Ａ）以下に保たれていることが好ましく、それ以上の電流が１秒以上連続して流れないことが好ましい。
【００８１】
なお、本明細書において、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのエネルギー差、すなわちバンドギャップが２．０ｅＶ以上である半導体のことを意味し、そのようなワイドバンドギャップ半導体としては、ＳｉＣ，ＧａＮやＡｌＮ等のIII 族窒化物、ダイヤモンド等が挙げられる。なかでも、電気的特性や製品化への進展度合いなどを総合的に考慮すると、現在のところ、ワイドバンドギャップ半導体がＳｉＣであることが好ましい。
【００８２】
本発明の半導体モジュールにおいて、セグメント（半導体素子）としては、公知のものを特に制限なく用いることができ、例えば、ショットキーダイオード、ｐｎダイオード，ＭＩＳＦＥＴ，ＭＥＳＦＥＴ，Ｊ−ＦＥＴ，サイリスタ等が挙げられる。
【００８３】
また、パッケージとしては公知のものを特に制限なく用いることができ、例えば、樹脂封止パッケージ，セラミックパッケージ，金属パッケージ，ガラスパッケージ等が挙げられる。
【００８４】
従来の、主にＳｉにより構成されている半導体素子を用いた半導体モジュールにおいては、Ｓｉウェハがほぼ無欠陥であるため、大面積を有する素子により大電流の半導体素子を形成するのが通常であった。また、Ｓｉ−ＩＧＢＴのような低損失のパワー素子においては、ｐ／ｎ接合を電気伝導するため素子抵抗Ｒｏｎの温度係数が負であり、並列使用した場合に電流集中が起こり特定の素子を破壊してしまう。そのため、従来の半導体モジュールにおいては、本発明の半導体モジュールのような、小面積の複数の半導体素子を並列動作させることにより大電流を流すことができるようにすることは考えられなかった。
【００８５】
それに対し、本発明の半導体デバイス（半導体モジュール）によると、例えば、ＭＩＳＦＥＴ，ＪＦＥＴなどのユニポーラ素子においても、高耐圧かつ十分に小さいオン抵抗を実現することができ、特別な制御を加えなくとも、縦型半導体素子（セグメント）の並列接続が可能となる。
【符号の説明】
【００８６】
１，１’，１”  セグメント
２    ソース電極パッド
２ａ  プラグ
３    ゲート電極パッド
３ａ  プラグ
５    チップ
６    ワイヤ
７    ワイヤ
８    セグメント
９    ボール
１０  金属板
１１  ボール
１２  金属板
２０  ＳｉＣ基板
２１  チャネル領域
２３  ｎ−ＳｉＣ層
２４  ｐ−ＳｉＣ層
２５  ソース領域
２６  ゲート絶縁膜
２７  ゲート電極
２８  ソース電極
２９  ドレイン電極パッド
３０  ソース配線
３０ａ  プラグ
３１  ゲート配線
３１ａ  プラグ
３３  第１層間絶縁膜
３４  第２層間絶縁膜
３６  パッシベーション膜
４１  ソース電極端子
４２  ドレイン電極端子
４３  ゲート電極端子
【図１】
2010251772.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010251772.tif 000008
【図７】
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