(57)【要約】【課題】ＳＯＩ基板のＳＯＩ層と浅溝素子分離との境界部の形状を改善することにより、半導体装置の低消費電力化を実現することのできる技術を提供する。【解決手段】シリコン基板３の主面とＳＯＩ層１の側面に沿って延びる線とが交差する位置（ＳＯＩエッジ１０）が、浅溝側壁８に沿って延びる線とシリコン基板３の主面に沿って延びる線とが交差する位置（ＳＴＩエッジ９）よりも、浅溝素子分離４と反対方向に後退し、ＳＴＩエッジ９におけるシリコン基板３の角が曲面を有している。【選択図】図４
2010251366.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板の主面にＢＯＸ層を介して形成されたＳＯＩ層とからなるＳＯＩ基板に形成された電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、浅溝素子分離に囲まれた前記ＳＯＩ層の活性領域に形成され、前記浅溝素子分離は、前記ＳＯＩ層および前記ＢＯＸ層を貫通して前記シリコン基板に形成された浅溝と、前記浅溝の内部に埋め込まれた絶縁物とからなり、
前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置が、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置よりも、前記浅溝素子分離と反対方向に後退していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記ＢＯＸ層の上に前記ＳＯＩ層が形成されていない領域には、前記ＢＯＸ層の上に前記浅溝の内部に埋め込まれた前記絶縁物と一体の絶縁物が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ＢＯＸ層の厚さが１０ｎｍであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記電界効果トランジスタのゲート電極のゲート幅は１００ｎｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記電界効果トランジスタのゲート電極のゲート長は５０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離が０よりも大きいことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離が５ｎｍから３０ｎｍであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置における前記シリコン基板の角が曲面を有していることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置における前記シリコン基板の角が、１ｎｍ以上２０ｎｍ以下の曲率半径の曲面を有していることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置における前記シリコン基板の角が曲面を有しており、
前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離を第１の距離とし、前記曲面と前記シリコン基板の主面とが交差する第３の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離を第２の距離とし、前記第１の距離と前記第２の距離との差を第３の距離とすると、
前記第３の距離は０より大きいことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置における前記シリコン基板の角が曲面を有しており、
前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離を第１の距離とし、前記曲面と前記シリコン基板の主面とが交差する第３の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離を第２の距離とし、前記第１の距離と前記第２の距離との差を第３の距離とすると、
前記第３の距離は前記第２の距離の半分以上であることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置における前記シリコン基板の角が曲面を有しており、
前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離を第１の距離とし、前記曲面と前記シリコン基板の主面とが交差する第３の位置と、前記浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置との距離を第２の距離とし、前記第１の距離と前記第２の距離との差を第３の距離とすると、
第３の距離は前記曲面の曲率半径の半分以上であることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記浅溝素子分離に囲まれた前記ＳＯＩ層の前記活性領域の周辺部における前記ＢＯＸ層の厚さと、前記浅溝素子分離に囲まれた前記ＳＯＩ層の前記活性領域の中央部における前記ＢＯＸ層の厚さとが、製造されたときに許諾された前記ＢＯＸ層の膜厚分布または変動と同程度の範囲内で同じであることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、前記浅溝素子分離に囲まれた前記ＳＯＩ層の前記活性領域の周辺部における前記ＢＯＸ層を通過する、前記シリコン基板から前記電界効果トランジスタのゲート電極に至る電気力線の本数と、前記浅溝素子分離に囲まれた前記ＳＯＩ層の前記活性領域の中央部における前記ＢＯＸ層を通過する、前記シリコン基板から前記電界効果トランジスタのゲート電極に至る電気力線の本数とが、同じであることを特徴とする半導体装置。
【請求項１５】
シリコン基板の主面の第１領域に第１の電界効果トランジスタを有し、前記シリコン基板の主面のＢＯＸ層を介してＳＯＩ層が形成された第２領域に第２の電界効果トランジスタを有する半導体装置であって、
前記第１の電界効果トランジスタは、第１の浅溝素子分離に囲まれた前記シリコン基板の活性領域に形成され、前記第１の浅溝素子分離は、前記シリコン基板に形成された第１の浅溝と、前記第１の浅溝の内部に埋め込まれた第１の絶縁物とからなり、
前記第１の浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第４の位置における前記シリコン基板の角が、１ｎｍ以上２０ｎｍ以下の曲率半径の曲面を有しており、
前記第２の電界効果トランジスタは、第２の浅溝素子分離に囲まれた前記ＳＯＩ層の活性領域に形成され、前記第２の浅溝素子分離は、前記ＳＯＩ層および前記ＢＯＸ層を貫通して前記シリコン基板に達する第２の浅溝と、前記第２の浅溝の内部に埋め込まれた第２の絶縁物とからなり、
前記シリコン基板の主面と前記ＳＯＩ層の側面に沿って延びる線とが交差する第１の位置が、前記第２の浅溝の側壁に沿って延びる線と前記シリコン基板の主面に沿って延びる線とが交差する第２の位置よりも、前記第２の浅溝素子分離と反対方向に後退していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、低消費電力の情報通信機器、携帯情報端末、および情報家電などの電子装置に搭載されるＳＯＩ基板に形成された半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
論理素子用の電界効果型トランジスタは、その微細化に伴って、動作速度等の性能向上および単一トランジスタあたりの消費電力の低減を続けてきた。しかしながら、加工寸法が４０ｎｍを下回る世代に至り、動作速度等の性能向上と単一トランジスタあたりの消費電力の低減との両立が困難になっている。この問題が生じる主な原因としては、ゲート絶縁膜のリーク電流の増大またはキャリアの速度飽和による動作電流の限界がある。そこで、これらを解決するための手段として、高誘電率ゲート絶縁膜または歪シリコンなどの高移動度チャネルなどの適用を考え、現在、これらの開発が進められている。前者は薄膜化したゲート絶縁膜を通じて流れるトンネルリーク電流を抑えることで、主に電子回路の待機状態における消費電力を低減させるものである。後者は同一のトランジスタ寸法における出力電流を増大させることにより、動作速度を向上させる、あるいは動作速度一定の状態において消費電力を低減させるものである。
【０００３】
さらに、これらに加えて、トランジスタの微細化に伴い、トランジスタ間の特性バラツキの増大が深刻になってきている。全ての回路を正常動作させるためには電圧マージンを確保する必要がある。それ故、特性バラツキが大きくなると、トランジスタの微細化と共に進めてきた電源電圧の低減が困難となる。これは単一トランジスタあたりの消費電力の低減を困難とし、トランジスタの微細化と共に集積度の上がった半導体チップの消費電力をも増大させてしまう。さらに、特性バラツキが大きいと、消費電力が大きいトランジスタが半導体チップ全体の消費電力を大幅に増大させてしまうことにもなる。このため、これまでトランジスタの微細化により同一面積の半導体チップにおいて可能であった、消費電力を変えることなく回路規模や機能を増大させることが難しくなっている。
【０００４】
特性バラツキを抑制して半導体チップの性能を飛躍的に向上することが可能な技術が種々提案されている。例えば特開２００５−２５１７７６号公報（特許文献１）には、ＳＯＩ（Silicon on Insulator）技術が開示されている。このＳＯＩ技術は、非常に薄いＳＯＩ層と埋め込み絶縁（ＢＯＸ：Buried Oxide）層とを備える基板を用いて、完全空乏型ＳＯＩ（ＦＤＳＯＩ：Fully Depleted Silicon on Insulator）素子を形成すると共に、ＢＯＸ層の裏面から基板バイアス電圧を印加することによって、完全空乏型ＳＯＩ素子のしきい電圧を変化させることを可能とするものである。このＳＯＩ技術を用いると、例えば消費電力が大きい方にばらついた場合、完全空乏型ＳＯＩ素子を製造した後に半導体チップの基板バイアス電圧を調整して消費電力を適正値に戻すということが可能となる。これは半導体チップの歩留まりを向上させることになる。さらに、半導体チップ内を複数の領域に分割してその各々の領域に対して独立して基板バイアス電圧を自動的に調整するような回路構成にすれば、半導体チップ内の全ての完全空乏型ＳＯＩ素子の特性が良く揃って、半導体チップの消費電力を低減させることが可能となる。
【０００５】
さらに、N. Sugii et al.、International Electron Devices Meeting 2008 Technical Digest、２００８年、ｐ．２４９（非特許文献１）に記載されているように、ＳＯＩ層に添加する不純物の量をシリコン基板を用いる従来のバルク型のトランジスタに比べて少なくしても、微小寸法のトランジスタは正常に動作する。従って、微小寸法のトランジスタで問題となる不純物数の統計揺らぎによる特性バラツキを小さくすることが出来る。これは、例えばＳＲＡＭ（Static Random Access Memory）などの近接するトランジスタ間の特性が揃っていることが重要な回路において、回路動作の安定性を大幅に向上させる効果がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２５１７７６号公報
【非特許文献】
【０００７】
【非特許文献１】N. Sugii et al.、International Electron Devices Meeting 2008 Technical Digest、２００８年、ｐ．２４９
【発明の概要】
【発明が解決しようとする課題】
【０００８】
微小寸法のトランジスタでは、一般にゲート電極のゲート長が短くなるとチャネル幅も短くなる。例えばゲート長が４０ｎｍのときにゲート幅あるいはチャネル幅は７０ｎｍとなる。ＳＯＩ技術により形成されたトランジスタをゲート幅方向に沿って見ると、図１に示すように、ＳＯＩ層１、ＢＯＸ層２、およびＢＯＸ層２の下のシリコン基板３の両側に浅溝素子分離４が形成されている。図中、符号１６はゲート電極を示している。ＳＯＩ層１と浅溝素子分離４との境界付近に注目すると、ＳＯＩ層１の端部が湾曲しており、ＢＯＸ層２が部分的に厚くなっている。ＳＯＩ層１と浅溝素子分離４との境界付近のＢＯＸ層２の形状は、いわゆるバーズビーク（鳥のくちばし）形状と呼ばれる形状となる。
【０００９】
このようなバーズビーク形状になると、ＳＯＩ層１の端部付近のトランジスタ特性、例えば、しきい電圧やオン電流が変化する。つまり、設計値が同じであっても実際のチャネル幅が互いに異なるため、複数のトランジスタのしきい値電圧またはオン電流の平均値が変化することになり、回路設計に従った正常な回路動作が困難になる。また、ＢＯＸ層２が部分的に厚くなると、トランジスタ特性、例えば基板バイアス係数（基板バイアス電圧の変化に対するしきい値電圧の変化のし易さ）も変わるため、やはり正常な回路動作が困難になる。特に、ＳＯＩ層１の端部の形状変化やＢＯＸ層２の厚さの増加により、オフ電流（トランジスタがオフ状態におけるリーク電流）が大きくなるため、微小寸法を多用する集積度の高い半導体装置では、消費電力が増大するという問題がある。
【００１０】
本発明の目的は、ＳＯＩ基板のＳＯＩ層と浅溝素子分離との境界部の形状を改善することにより、半導体装置の低消費電力化を実現することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１３】
この実施の形態は、シリコン基板と、シリコン基板の主面にＢＯＸ層を介して形成されたＳＯＩ層とからなるＳＯＩ基板に形成された電界効果トランジスタを有する半導体装置である。電界効果トランジスタは、浅溝素子分離に囲まれたＳＯＩ層の活性領域に形成され、浅溝素子分離は、ＳＯＩ層およびＢＯＸ層を貫通してシリコン基板に達する浅溝と、浅溝の内部に埋め込まれた絶縁物とからなり、シリコン基板の主面とＳＯＩ層の側面に沿って延びる線とが交差する第１の位置が、浅溝の側壁に沿って延びる線とシリコン基板の主面に沿って延びる線とが交差する第２の位置よりも、浅溝素子分離と反対方向に後退している。
【００１４】
また、この実施の形態は、シリコン基板と、シリコン基板の主面にＢＯＸ層を介して形成されたＳＯＩ層とからなるＳＯＩ基板に形成された電界効果トランジスタを有する半導体装置である。電界効果トランジスタは、浅溝素子分離に囲まれたＳＯＩ層の活性領域に形成され、浅溝素子分離は、ＳＯＩ層およびＢＯＸ層を貫通してシリコン基板に達する浅溝と、浅溝の内部に埋め込まれた絶縁物とからなり、シリコン基板の主面とＳＯＩ層の側面に沿って延びる線とが交差する第１の位置が、浅溝の側壁に沿って延びる線とシリコン基板の主面に沿って延びる線とが交差する第２の位置よりも、浅溝素子分離と反対方向に後退し、第２の位置におけるシリコン基板の角が曲面を有している。第１の位置と第２の位置との距離を第１の距離とし、曲面とシリコン基板の主面とが交差する第３の位置と第２の位置との距離を第２距離とし、第１の距離と第２の距離との差を第３の距離とすると、第３の距離は０よりも大きく、第２の距離の半分以上、または曲面の曲率半径の半分以上である。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ＳＯＩ基板のＳＯＩ層と浅溝素子分離との境界部の形状を改善することにより、半導体装置の低消費電力化を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明者らが検討した浅溝素子分離のバーズビーク形状を説明するためのＳＯＩ基板の要部断面図である。
【図２】本発明者らが検討した第１の浅溝素子分離を示すＳＯＩ基板の要部断面図である。
【図３】本発明者らが検討した第２の浅溝素子分離を示すＳＯＩ基板の要部断面図である。
【図４】本実施の形態１によるＳＴＩ境界部のチャネル幅方向に沿った断面を拡大して示す模式図である。
【図５】（ａ）および（ｂ）は、それぞれ従来のＳＴＩ境界部のチャネル幅方向に沿った断面を拡大して示す模式図および本実施の形態１によるＳＴＩ境界部のチャネル幅方向に沿った断面を拡大して示す模式図である。
【図６】本実施の形態１による電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図７】図６に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図８】図７に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図９】図８に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１０】図９に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１１】図１０に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１２】図１１に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１３】図１２に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１４】図１３に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１５】図１４に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１６】図１５に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１７】図１６に続く電界効果トランジスタの製造工程中の図６と同じ箇所の要部断面図である。
【図１８】図１７に続く電界効果トランジスタの製造工程中の要部平面図である。
【図１９】図１８に続く電界効果トランジスタの製造工程中の要部断面図である。
【図２０】本実施の形態１による電界効果トランジスタのドレイン電流とゲート電圧との関係を説明するグラフ図である。
【図２１】本実施の形態１による電界効果トランジスタのしきい値電圧とゲート幅との関係を説明するグラフ図である。
【図２２】本実施の形態１による電界効果トランジスタのしきい値電圧と基板バイアス電圧との関係を説明するグラフ図である。
【図２３】本実施の形態２による電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２４】図２３に続く電界効果トランジスタの製造工程中の図２３と同じ箇所の要部断面図である。
【図２５】本実施の形態３による電界効果トランジスタの製造工程を示す半導体基板の要部断面図である。
【図２６】図２５に続く電界効果トランジスタの製造工程中の図２５と同じ箇所の要部断面図である。
【図２７】図２６に続く電界効果トランジスタの製造工程中の図２５と同じ箇所の要部断面図である。
【図２８】図２７に続く電界効果トランジスタの製造工程中の図２５と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００２１】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
まず、本発明の実施の形態による素子分離の端部構造がより明確となると思われるため、これまで本発明者らによって検討された素子分離の形成方法について簡単に説明する。
【００２３】
現在の半導体装置における素子分離には、主として浅溝素子分離（ＳＴＩ：Shallow Trench Isolation）が用いられている。この浅溝素子分離の形成方法を、図２に示す電界効果トランジスタのチャネル幅方向に沿って切断した要部断面図を用いて以下に説明する。まず、リソグラフィー工程によって素子分離領域を規定して、例えばドライエッチング法によりシリコン基板３に浅溝（Shallow Trench）５を形成する。続いて、シリコン基板３の主面上に絶縁物６を堆積した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により絶縁物６の表面を研磨して、浅溝５の内部に絶縁物６を埋め込む。このように浅溝５の内部に埋め込まれた絶縁物６によって浅溝素子分離４が形成される。上面から見たときに、電界効果トランジスタの活性領域となるシリコン基板３が露出する部分と、浅溝素子分離４の絶縁物６が露出する部分とが形成される。シリコン基板３の主面におけるシリコン基板３と浅溝素子分離４の絶縁物６とが接する境界部（図２中、円で囲まれた領域；以下、単にＳＴＩ境界部と記す）Ｓｊは、シリコン基板３に対して何も処置を施さない場合においては角張った形状となる。その後、シリコン基板３の主面にゲート絶縁膜１４およびゲート電極１６を順次形成する。
【００２４】
ところが、ＳＴＩ境界部Ｓｊのシリコン基板３の形状が角張っていると、ゲート電極１６とシリコン基板３との間にかかる電界がＳＴＩ境界部Ｓｊにおいて特に強くなり、トランジスタ特性に、例えばキンク特性が現れてしまう。キンク特性とはドレイン電流が所定のゲート電圧以上で急に大きくなる特性であり、その効果によって、電界効果トランジスタのオフ状態でのリーク電流が増大してしまう。
【００２５】
そこで、シリコン基板３に浅溝素子分離４を形成する場合は、浅溝５を形成した後、浅溝５の内部に絶縁物６を埋め込む前に、シリコン基板３に熱酸化処理を施して、浅溝５の内面に１０〜２０ｎｍ程度の薄い熱酸化膜を形成する。このように浅溝５の内面に薄い熱酸化膜を形成すると、図３に示すように、ＳＴＩ境界部Ｓｊのシリコン基板３の角が削れて、ＳＴＩ境界部Ｓｊのシリコン基板３に曲率半径にして２ｎｍ〜１０ｎｍ程度の丸みを持たせることができる。ＳＴＩ境界部Ｓｊのシリコン基板３に丸みを持たせることにより、シリコン基板３に浅溝素子分離４を形成する場合において、トランジスタ特性に現れる前述のキンク特性を防止することができる。
【００２６】
しかしながら、前述したシリコン基板３に浅溝素子分離４を形成する方法をＳＯＩ基板に適用すると、浅溝５の内面に熱酸化膜を形成する工程においてＳＴＩ境界部Ｓｊに近いＢＯＸ層２の厚さが増大することが分かった。結果として前述の図１に示したように、ＳＴＩ境界部Ｓｊに近いＳＯＩ層１が上部に湾曲するような現象が生じる。すなわち、キンク特性を解決するために行った熱酸化処理により、逆にトランジスタ特性が悪化してしまう。このため、ＳＯＩ基板では、この浅溝５の内面に熱酸化膜を形成する工程を省くことが望ましい。
【００２７】
ところで、ＳＯＩ基板の場合は、ＳＯＩ層１の厚みが薄いため、前述したシリコン基板３に浅溝素子分離４を形成する場合と比べて、ＳＴＩ境界部ＳｊのＳＯＩ層１を極端に丸くしなくてもキンク特性が出にくい。そこで、半導体チップに搭載する電界効果トランジスタを全てこのＳＯＩ型の電界効果トランジスタとすることができれば、浅溝５の内面に熱酸化膜を形成しない浅溝素子分離４を使用することも可能である。しかしながら、多くの半導体製品、特に、システムオンチップ（ＳｏＣ：System on Chip）と呼ばれる半導体製品においては、ＳＯＩ素子とバルク素子（例えばアナログ回路用素子、高耐圧トランジスタ、または静電保護素子など）とを同一基板に形成する場合が多い。この場合には、バルク型の電界効果トランジスタに対しては、前述した浅溝５の内面に熱酸化膜を形成した浅溝素子分離４が必要となる。このため、浅溝５の内面に熱酸化処理を行ってもＳＯＩ型の電界効果トランジスタの特性に悪影響を及ぼさない浅溝素子分離の構造が必要である。
【００２８】
（実施の形態１）
本発明者らの検討によれば、ＳＴＩ境界部Ｓｊに近いＢＯＸ層２の厚さの増大によるトランジスタ特性への影響を回避させるためには、ＢＯＸ層２下のシリコン基板３側から見た浅溝素子分離４の端部位置よりも、ＳＯＩ層１の端部位置を後退させれば良いことが明らかとなった。
【００２９】
以下、本実施の形態１によるＳＴＩ境界部Ｓｊの構造を図４および図５を用いて説明する。図４は本実施の形態１によるＳＴＩ境界部Ｓｊのチャネル幅方向に沿った断面を拡大して示す模式図、図５（ａ）および（ｂ）は、それぞれ従来のＳＴＩ境界部Ｓｊのチャネル幅方向に沿った断面を拡大して示す模式図および本実施の形態１によるＳＴＩ境界部Ｓｊのチャネル幅方向に沿った断面を拡大して示す模式図である。
【００３０】
図４に示すように、シリコン基板３に浅溝５を形成する際、一般にドライエッチング法が用いられるが、そのエッチング特性によって浅溝側壁８はわずかに傾斜する。この浅溝側壁８に沿って延びる線とシリコン基板３の主面に沿って延びる線とが交差する位置（第２の位置）をＳＴＩエッジ９と定義する。また、シリコン基板３の主面とＳＯＩ層１の側面に沿って延びる線とが交差する位置（第１の位置）をＳＯＩエッジ１０と定義する。ＳＴＩエッジ９の付近のシリコン基板３は丸められており、例えばその曲率半径は１ｎｍ以上２０ｎｍ以下である。また、この曲面とシリコン基板３の主面とが交差する位置（またはバーズビーク部の端部Ｅｇ；第３の位置）と、ＳＴＩエッジ９との距離をバーズビーク部の長さ（第２の距離）ＬＢＢと定義する。これはバーズビーク部を真円と近似すれば、ＳＴＩエッジ９付近のシリコン基板３の曲率半径（以下、ＳＴＩエッジ曲率半径と記す）ＲＢＢと等しくなる。
【００３１】
これらの定義を用いることにより、ＳＴＩエッジ９とＳＯＩエッジ１０との距離（第１の距離）をＬとすると、ＳＯＩエッジ１０のバーズビーク部の端部Ｅｇからの後退距離（第３の距離）ＬＡＣＴは次式で表すことができる。
【００３２】
Ｌ＝ＬＡＣＴ＋ＬＢＢ＝ＬＡＣＴ＋ＲＢＢ
本発明者らによる検討によれば、トランジスタ特性がバーズビーク形状の影響を受けないためには、ＳＯＩエッジ１０がバーズビーク部の端部Ｅｇよりも後退していること、つまり後退距離ＬＡＣＴが０よりも大きいこと（ＬＡＣＴ＞０）が必要であり、好ましくは、後退距離ＬＡＣＴがＳＴＩエッジ曲率半径ＲＢＢ（≒バーズビーク部の長さＬＢＢ）の１／２以上（ＬＡＣＴ≧ＲＢＢ／２）必要であることが明らかとなった。なお、本実施の形態１におけるＳＴＩエッジ９とＳＯＩエッジ１０との距離Ｌは５ｎｍ〜３０ｎｍである。
【００３３】
次に、上記理由について、図５（ａ）および（ｂ）を用いて説明する。
【００３４】
図５（ａ）は、ＳＯＩエッジ１０の後退距離ＬＡＣＴが０の場合（バーズビーク部上にＳＯＩエッジ１０が位置している場合）のＳＴＩ境界部Ｓｊの断面模式図を示す。後退距離ＬＡＣＴが０の場合は、ＳＯＩエッジ１０付近において、シリコン基板３からゲート電極（図示は省略）に至る電気力線の本数密度、すなわち電束密度が低くなる。このことはＳＯＩエッジ１０付近において、ゲート長の短い（例えば４０ｎｍ程度）微細な電界効果トランジスタのしきい値電圧が下がること、また、ゲート長に係わらず基板バイアス係数が小さくなることを意味する。
【００３５】
ＳＴＩエッジ曲率半径ＲＢＢが大きくなれば電束密度は一定となるため、十分に電束密度が均一になる条件を考えると、ＳＯＩエッジ１０をバーズビーク部の端部Ｅｇよりも後退させること（ＬＡＣＴ＞０の条件）が必要である。しかし、この条件においてもバーズビーク部の端部Ｅｇにおいて完全に電束密度が一定であるとは言えないので、ＳＯＩエッジ１０をバーズビーク部の長さＬＢＢの半分程度は余計に後退させて、バーズビーク部の端部ＥｇからのＳＯＩエッジ１０の後退距離ＬＡＣＴをＳＴＩエッジ曲率半径ＲＢＢの半分以上とする（ＬＡＣＴ≧ＲＢＢ／２の条件）方が、マージンを考慮すると望ましい。
【００３６】
図５（ｂ）は、ＳＯＩエッジ１０の後退距離ＬＡＣＴをＳＴＩエッジ曲率半径ＲＢＢの半分以上とした場合（ＬＡＣＴ≧ＲＢＢ／２）のＳＴＩ境界部Ｓｊの断面模式図を示す。後退距離ＬＡＣＴをＳＴＩエッジ曲率半径ＲＢＢの半分以上としても、トランジスタ特性の観点からは何の問題も生じない。しかし、あまり後退距離ＬＡＣＴを大きくしてしまうと電界効果トランジスタの活性領域の面積、あるいは実効的なチャネル幅が小さくなるため、高集積化の観点では望ましくない。そのため、前述した条件、すなわち後退距離ＬＡＣＴを０よりも大きくする（ＬＡＣＴ＞０）条件または後退距離ＬＡＣＴをＳＴＩエッジ曲率半径ＲＢＢの半分以上とする（ＬＡＣＴ≧ＲＢＢ／２）条件を満たしながら、後退距離ＬＡＣＴを可能な限り小さくする。
【００３７】
前述したＳＴＩ境界部Ｓｊの構造の特徴点を別の言葉で記述すれば、次のようになる。ＢＯＸ層２の膜厚をＴＢＯＸ、電界効果トランジスタの活性領域の中央部におけるＢＯＸ層２の膜厚をＴＣＢＯＸ、ＳＯＩエッジ１０でのＢＯＸ層２の膜厚をＴＥＢＯＸ、基板状態（デバイス製造工程に入る以前のＳＯＩ基板を意味する）でのＢＯＸ層２の膜厚偏差をＴＤＢＯＸとしたとき、
ＴＣＢＯＸ−ＴＤＢＯＸ≦ＴＥＢＯＸ≦ＴＣＢＯＸ＋ＴＤＢＯＸ
と記述することもできる。ここでＢＯＸ層２の膜厚偏差ＴＤＢＯＸは、現在のＳＯＩ基板の製造技術によれば、ロット間偏差などを考慮しても１ｎｍ以内であり、ＳＴＩエッジ曲率半径ＲＢＢと比べて十分に小さいため、近似的には
ＴＥＢＯＸ＝ＴＣＢＯＸ
となる。
【００３８】
前述したように、浅溝５の内面に熱酸化膜を形成する工程を省けば、ＳＯＩ型の電界効果トランジスタの特性は改善されるが、この場合においても、ＳＴＩ境界部Ｓｊに上記条件（ＬＡＣＴ＞０の条件またはＬＡＣＴ≧ＲＢＢ／２の条件）を満たした構造を採用する方が、より安定したトランジスタ特性を得ることができる。さらに、浅溝５の内面に熱酸化膜を形成する工程を省いたとしても、ＳＯＩ型の電界効果トランジスタの製造工程における熱処理あるいは酸化工程により、ＳＯＩ層１の膜厚が薄いために表面から近い距離にあるＢＯＸ層２の膜厚が増大してバーズビーク形状になる可能性があるため、ＳＴＩ境界部Ｓｊに上記条件（ＬＡＣＴ＞０の条件またはＬＡＣＴ≧ＲＢＢ／２の条件）を満たす構造をとることが望ましい。
【００３９】
このように、本実施の形態１によれば、ＳＯＩ基板に電界効果トランジスタを形成した場合、以下に示すような効果が得られる。
【００４０】
まず、ＢＯＸ層２の膜厚が活性領域においてほぼ一定であるという、ＴＣＢＯＸ−ＴＤＢＯＸ≦ＴＥＢＯＸ≦ＴＣＢＯＸ＋ＴＤＢＯＸの条件が満たされる事による効果としては、次の４つの効果を挙げることができる。（１）ＳＯＩエッジ１０の短チャネル効果の抑制能力が、活性領域の中央部の短チャネル効果の抑制能力と同程度であるため、ゲート長に係わらず、トランジスタ特性の均一性が保たれる。（２）ＳＯＩエッジ１０におけるしきい値電圧が、活性領域の中央部におけるしきい値電圧と同程度となるため、ゲート幅によらずしきい値電圧が一定になる。（３）サブスレッショルド特性が一定になる。（４）電界効果トランジスタのオン−オフ特性がチャネル幅によらず一定になる。
【００４１】
また、電束密度がほぼ一定という、ＬＡＣＴ＞０の条件またはＬＡＣＴ≧ＲＢＢ／２の条件が満たされることによる効果としては、次の２つの効果を挙げることができる。（５）シリコン基板３に添加する不純物の濃度を変化させた時のしきい値電圧の変化がチャネル幅によらずほぼ一定になる。（６）基板バイアス電圧を印加したときのしきい値電圧の変化、すなわち基板バイアス係数がチャネル幅によらずほぼ一定になる。
【００４２】
これら（１）〜（６）の効果を総合して、半導体装置に用いられる微小寸法の電界効果トランジスタの特性が寸法変化によらず均一性が向上するため、回路特性の偏差も小さくなり、結果として回路の動作マージンを小さく取ることが可能となる。これにより、半導体装置の性能電力比の向上が可能となり、言い換えれば、同一性能の時にはより低電力に、同一電力の時にはより高性能にすることが可能となる。
【００４３】
次に、本実施の形態１による半導体装置に搭載される電界効果トランジスタの製造方法を図６〜図２２を用いて工程順に説明する。図６〜図１７は電界効果トランジスタの要部断面図、図１８は電界効果トランジスタの要部平面図、図１９は電界効果トランジスタの要部断面図、図２０は電界効果トランジスタのドレイン電流とゲート電圧との関係を説明するグラフ図、図２１は電界効果トランジスタのしきい値電圧とゲート幅との関係を説明するグラフ図、図２２は電界効果トランジスタのしきい値電圧と基板バイアス電圧との関係を説明するグラフ図である。
【００４４】
まず、図６に示すようなシリコン基板３とＢＯＸ層２とＳＯＩ層１とからなるＳＯＩ基板を用意する。シリコン基板３は、例えば面方位が（１００）、抵抗率が５Ωｃｍ程度のｐ型単結晶シリコンからなる。ＳＯＩ層１は、例えば面方位が（１００）、オリエンテーションフラットまたはノッチと平行な方向の結晶方位が＜１１０＞、厚さが２０ｎｍのｐ型単結晶シリコンからなる。ＢＯＸ層２は、例えば厚さが１０ｎｍの酸化シリコン膜からなる。
【００４５】
次に、本実施の形態１による浅溝素子分離４を形成する。以下、図７〜図１６を用いて浅溝素子分離４の製造過程を順に説明する。
【００４６】
図７に示すように、ＳＯＩ基板の主面上に、酸化シリコン膜１１および窒化シリコン膜１２を順次形成する。酸化シリコン膜１１は、例えば熱酸化法により形成され、その厚さは１０ｎｍ程度である。また、窒化シリコン膜１２は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは１２０ｎｍ程度である。窒化シリコン膜１２は、後に説明するＣＭＰ工程におけるストッパ層として機能し、酸化シリコン膜１１は窒化シリコン膜１２の下地として、ＳＯＩ層１またはシリコン基板３の活性領域の保護膜として機能する。なおこのとき、ＳＯＩ層１のシリコンは酸化シリコン膜１１の形成により消費されて、膜厚がおよそ１５ｎｍに減少する。
【００４７】
次に、図８に示すように、フォトリソグラフィ法により素子分離領域を規定するレジストパターンを形成し、そのレジストパターンをマスクとしてドライエッチング法により素子分離領域の窒化シリコン膜１２および酸化シリコン膜１１を除去する。
【００４８】
次に、図９に示すように、ＳＯＩ基板の主面上に、例えば厚さ３０ｎｍ程度の酸化シリコン膜をＣＶＤ法により堆積した後、その酸化シリコン膜を異方性ドライエッチング法により加工して、酸化シリコン膜１１および窒化シリコン膜１２からなる積層膜の側壁にサイドウォール１３を形成する。サイドウォール１３の幅ＬＳＷは、例えば３０ｎｍ程度である。サイドウォール１３を形成する際、シリコンに対する選択性を持たせた異方性ドライエッチング法を用いることにより、ＳＯＩ層１はエッチングされない。ここでは、サイドウォール１３の幅ＬＳＷとして３０ｎｍを例示したが、前述した後退距離ＬＡＣＴの設計値に応じて変えることができる。
【００４９】
次に、図１０に示すように、異方性ドライエッチング法によりシリコン基板３に浅溝５を形成する。窒化シリコン膜１２およびサイドウォール１３をマスクとして、エッチングガスを切り替えながらＳＯＩ層１、ＢＯＸ層２およびシリコン基板３の順にエッチングする。浅溝５の深さは、例えば３００ｎｍである。図１０には、素子形成領域の一部と浅溝５の片側側面部分のみを示している。浅溝５の反対側の側面が対称の形状になっていることは、通常の素子分離領域形成工程による場合と全く同じである。
【００５０】
次に、図１１に示すように、ウェットエッチング法によりサイドウォール１３を除去する。露出しているＢＯＸ層２および酸化シリコン膜１１の側面がわずかに浸食される。
【００５１】
次に、図１２に示すように、異方性ドライエッチング法により、窒化シリコン膜１２をマスクとして、露出したＳＯＩ層１を除去する。この工程により、ＳＴＩエッジ９からＳＯＩエッジ１０が後退した構造ができ上がる。
【００５２】
次に、図１３に示すように、ＳＯＩ基板の主面上に絶縁物６を形成する。絶縁物６は、例えば高密度プラズマ（ＨＤＰ：High Deposition Plasma）ＣＶＤ法により形成する。
【００５３】
次に、図１４に示すように、ＣＭＰ法により、絶縁物６を研磨して平坦に加工する。絶縁物６の研磨量を調整することにより、例えば窒化シリコン膜１２の残りの厚さを３０ｎｍ程度とする。
【００５４】
次に、図１５に示すように、リン酸を用いたウェットエッチング法により窒化シリコン膜１２を除去する。
【００５５】
次に、図１６に示すように、ウェットエッチング法によりＳＯＩ層１上の酸化シリコン膜１１および素子分離領域の絶縁物６の一部を除去する。ＳＯＩ層１の露出している表面の高さと素子分離領域の絶縁物６の表面の高さとの差は、ゲート電極の形成条件に合うように、適宜酸化シリコン膜１１の厚さ、ＣＭＰ法による研磨後の窒化シリコン膜１２の残りの厚さ、および本工程のウェットエッチング法におけるウェットエッチング量によって調整する。図２〜図１６を用いて説明した製造工程によって、本実施の形態１による浅溝素子分離４が完成する。
【００５６】
次に、本実施の形態１による電界効果トランジスタを形成する。以下、図１７〜図１９を用いて電界効果トランジスタの製造過程を順に説明する。以下に示す各工程は、本発明の主要な内容とは直接関わらず、一般的な電界効果トランジスタの製造工程によるものであるから、製品の仕様や目的に応じて適宜変更して用いることが可能であり、そのことによって本発明の効果が変化するものではない。本実施の形態１では、電界効果トランジスタとしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを例示する。
【００５７】
前述した図１６に示した断面形状を持つＳＯＩ基板に対して、通常のウェル注入工程を行う。本実施の形態１で例示する電界効果トランジスタはＣＭＯＳデバイスであるから、ｎＭＩＳ領域のシリコン基板３にｐ型の導電性を示す不純物が注入され、ｐＭＩＳ領域のシリコン基板３にｎ型の導電性を示す不純物が注入される。ここでは、ＳＯＩ型の電界効果トランジスタであるが、素子分離領域形成工程を経た後のＳＯＩ層１の厚さが１５ｎｍ程度、ＢＯＸ層２の厚さが１０ｎｍ程度と、両者ともに極薄であることから、活性領域のＳＯＩ層１の表面から不純物を注入する際に、その加速エネルギーを適度に調整すれば、ほとんどの不純物をシリコン基板３に注入することができる。不純物の深さ方向分布を調整するために、加速エネルギーおよび注入量の異なる複数回のイオン注入工程を組み合わせてもよい。この不純物の注入量、およびその後にＳＯＩ基板に施される熱処理の温度および時間によって、ｎＭＩＳおよびｐＭＩＳのしきい電圧を適度に調整することができる。
【００５８】
次に、図１７に示すように、ＳＯＩ層１の表面にゲート絶縁膜１４を形成した後、ゲート絶縁膜１４上にゲート電極を構成する導電膜１５を形成する。ゲート絶縁膜１４は、例えばＨｆＳｉＯＮ系の高誘電率膜からなり、導電膜１５は、例えば多結晶シリコン膜および窒化チタン膜を順次堆積した積層膜からなる。多結晶シリコン膜の厚さは、例えば８５ｎｍ程度であり、窒化チタン膜の厚さは、例えば１５ｎｍ程度である。多結晶シリコン膜には、十分に低い導電率を得るために、高濃度の不純物が添加されている。ＳＴＩエッジ９に対してＳＯＩエッジ１０が後退している構造であるが、ゲート絶縁膜１４および導電膜１５は、前述した適度な段差の設定により連続的に切れることなく形成されているので、ＳＴＩ境界部Ｓｊにおける電界集中やリーク電流の増大は起こらない。
【００５９】
次に、図１８に示すように、フォトリソグラフィ法により、ゲート電極領域を規定するレジストパターンを形成する。ゲート電極のゲート幅は、例えば１００ｎｍ以下、ゲート長は、例えば５０ｎｍ以下である。ここでは、ゲート長を３０ｎｍとするためにＡｒＦステッパを用いる。そのレジストパターンをマスクとしてドライエッチング法により導電膜１５を加工して、ゲート電極１６を形成する。図１８中、活性領域を囲む外側の矩形がＳＴＩエッジ９を示し、内側の矩形がＳＯＩエッジ１０を示している。このレイアウトは、ＳＯＩエッジ１０がＳＴＩエッジ９から後退していることを除けば、通常の電界効果トランジスタのレイアウトと全く同じである。なお、前述した図６〜図１７に示した電界効果トランジスタの要部断面図は、図１８に示すＡ−Ａ′線に沿った断面を拡大した図である。
【００６０】
次に、図１９に示すように、ＳＯＩ基板の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜１７を形成する。続いて、ｎＭＩＳ領域のゲート電極１６の両側のＳＯＩ層１にｎ型の導電性を示す不純物（例えばリンまたはヒ素）をイオン注入して、ｎＭＩＳのｎ型拡張領域を形成する。同様に、ｐＭＩＳ領域のゲート電極１６の両側のＳＯＩ層１にｐ型の導電性を示す不純物（例えばフッ化ボロン）をイオン注入して、ｐＭＩＳのｐ型拡張領域を形成する。
【００６１】
次に、ＳＯＩ基板の主面上に、例えば厚さ２５ｎｍ程度の窒化シリコン膜を形成した後、その窒化シリコン膜を異方性ドライエッチング法により加工して、窒化シリコン膜からなるサイドウォール１８を形成する。続いて、ｎＭＩＳ領域のＳＯＩ層１にｎ型の導電性を示す不純物をイオン注入し、ゲート電極１６およびサイドウォール１８に対して自己整合的にｎ型拡散領域を形成することにより、ｎ型拡張領域およびｎ型拡散領域からなるｎＭＩＳのソース・ドレイン１９ｎを形成する。同様に、ｐＭＩＳ領域のＳＯＩ層１にｐ型の導電性を示す不純物をイオン注入し、ゲート電極１６およびサイドウォール１８に対して自己整合的にｐ型拡散領域を形成することにより、ｐ型拡張領域およびｐ型拡散領域からなるｐＭＩＳのソース・ドレイン１９ｐを形成する。
【００６２】
なお、ｎ型拡張領域およびｐ型拡張領域の形成前、またはｎ型拡散領域およびｐ型拡散領域の形成前に、選択シリコンエピタキシャル成長において積み上げ構造を形成することにより、ソース・ドレイン１９ｎ，１９ｐの抵抗を低減してもよい。
【００６３】
次に、ソース・ドレイン１９ｎ，１９ｐが形成されたＳＯＩ層１の表面に自己整合法によりシリサイド層２０を形成する。続いて、ＳＯＩ基板の主面上に層間絶縁膜２１を形成した後、レジストパターンをマスクとしてドライエッチング法により層間絶縁膜２１を加工して、接続孔２２を形成する。この接続孔２２はソース・ドレイン１９ｎ，１９ｐ上などの必要部分に形成する。続いて、接続孔２２の内部にプラグ２３を形成した後、プラグ２３に接続する第１層目の配線２４を形成する。その後、さらに上層の配線を形成するが、その図示は省略する。図１７〜図１９を用いて説明した製造工程によって、本実施の形態１による電界効果トランジスタが完成する。なお、前述した浅溝素子分離４および電界効果トランジスタの製造工程は、最も基本的な製造工程である。
【００６４】
浅溝素子分離４のＳＴＩ境界部Ｓｊを、本実施の形態１によるＳＯＩエッジ１０がＳＴＩエッジ９よりも後退する構造とすることにより、電界効果トランジスタのゲート幅（チャネル幅）に関わらず、ドレイン電流−ゲート電圧特性に現れるキンク特性、短チャネル特性、および基板バイアス係数の変化を防止することができる。
【００６５】
図２０に、電界効果トランジスタのドレイン電流−ゲート電圧特性を示す。本発明を適用しない従来のＳＴＩ境界部Ｓｊを有する電界効果トランジスタの場合、広チャネルの電界効果トランジスタの特性は、点線で示すように正常であるが、狭チャネルの電界効果トランジスタの特性は、実線で示すようにキンク特性が現れ、傾きＳ係数も大きくなる。これに対して、本実施の形態１による電界効果トランジスタの場合、狭チャネルの電界効果トランジスタであっても、その特性は、破線で示した広チャネルの電界効果トランジスタの特性と一致する。
【００６６】
また、図２１に、電界効果トランジスタのしきい値電圧のゲート幅依存性を示す。本発明を適用しない従来のＳＴＩ境界部Ｓｊを有する電界効果トランジスタの場合、しきい電圧およびＳ係数はゲート幅に依存するが、本実施の形態１による電界効果トランジスタの場合、しきい電圧およびＳ係数はゲート幅に依存しない。
【００６７】
また、図２２に、電界効果トランジスタのしきい電圧の基板バイアス依存性を示す。本発明を適用しない従来のＳＴＩ境界部Ｓｊを有する電界効果トランジスタの場合、広チャネルの電界効果トランジスタの特性と狭チャネルの電界効果トランジスタの特性とは異なる。これに対して、本実施の形態１による電界効果トランジスタの場合、狭チャネルの電界効果トランジスタであっても、その特性は、破線で示した広チャネルの電界効果トランジスタの特性と一致する。
【００６８】
（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、浅溝素子分離４のＳＴＩ境界部Ｓｊを、ＳＯＩエッジ１０がＳＴＩエッジ９よりも後退する構造としているが、ＳＴＩエッジ９の形状が前述した実施の形態１と相違する。すなわち、前述した実施の形態１では、ＳＴＩエッジ９はほぼ垂直に加工されたままの形状であるが、これに対して、本実施の形態２では、ＳＴＩエッジ９が丸く加工されている。このような本実施の形態２による浅溝素子分離４の製造方法について図２３および図２４を用いて製造工程に従って説明する。図２３および図２４は浅溝素子分離４の製造方法を示す要部断面図である。なお、シリコン基板３に浅溝５を形成し、サイドウォール１３を除去するまでの製造過程（前述の図１１）は、前述した実施の形態１と同様であるため、その説明を省略する。
【００６９】
まず、前述した実施の形態１の図１１に示した構造とした後、ＳＯＩ基板に高温短時間の酸化処理（ＩＳＳＧ：In-Site Steam Generation）を施す。これにより、図２３に示すように、ＳＴＩエッジ９の角が丸まり、かつ後退前のＳＯＩエッジ１０の角も丸くなる。このとき、ＳＴＩエッジ曲率半径ＲＢＢが１ｎｍ以上２０ｎｍ以下、例えば７ｎｍとなるように酸化量を調整する。同時に、ＳＴＩエッジ９付近のＢＯＸ層２の厚さが少し厚くなる。
【００７０】
次に、図２４に示すように、異方性ドライエッチング法により、窒化シリコン膜１２をマスクとして、露出したＳＯＩ層１を除去する。この工程により、ＳＴＩエッジ９からＳＯＩエッジ１０が後退した構造ができ上がる。後退したＳＯＩエッジ１０は、ドライエッチングによる端面であるため、この時点では丸くなってはいない。その後のゲート絶縁膜を形成する工程等によりこの端部はその後わずかに丸まる。しかし、前述の図２３に示したような大きな曲率半径にはならず、ＳＯＩエッジ１０直下のＢＯＸ層２の厚さが変化することもない。
【００７１】
本実施の形態２によれば、前述した実施の形態１と同様に、チャネル幅依存性の小さい電気的特性を有する電界効果トランジスタを形成することができる。
【００７２】
（実施の形態３）
本実施の形態３による半導体装置は、前述した実施の形態２と同様であり、浅溝素子分離４のＳＴＩ境界部Ｓｊを、ＳＯＩエッジ１０がＳＴＩエッジ９よりも後退する構造とし、ＳＴＩエッジ９が丸く加工されているが、ＳＴＩエッジ９を丸く加工する方法が、前述した実施の形態２と相違する。このような本実施の形態３による浅溝素子分離の製造工程について図２５を用いて説明する。図２５は浅溝素子分離の製造方法を示す要部断面図である。なお、シリコン基板３に浅溝５を形成し、サイドウォール１３を除去し、さらに露出したＳＯＩ層１を除去するまでの製造過程（前述の図１２）は、前述した実施の形態１と同様であるため、その説明を省略する。
【００７３】
まず、前述した実施の形態１の図１２に示した構造、すなわち、ＳＴＩエッジ９からＳＯＩエッジ１０が後退した構造とした後、ＳＯＩ基板に高温短時間の酸化処理（ＩＳＳＣ）を施す。これにより、図２５に示すように、ＳＴＩエッジ９の角が丸まり、かつ後退後のＳＯＩエッジ１０の角も少しだけ丸くなる。このとき、ＳＴＩエッジ曲率半径ＲＢＢが、例えば７ｎｍとなるように酸化量を調整する。上記酸化処理を行う際、ＳＯＩエッジ１０の直下のシリコン基板１は端部になっていない。従って、この部分の酸化量は、ＳＯＩエッジ１０を後退しない状態で酸化処理を行った場合（例えば前述の図２３に示す状態）の酸化量よりも少なくなる。
【００７４】
このように、本実施の形態３によれば、前述した実施の形態１と同様に、チャネル幅依存性の小さい電気的特性を有する電界効果トランジスタを形成することができる。しかし、ＳＯＩエッジ１０の直下のＢＯＸ層２の厚さがごくわずかに増加するため、基板バイアス係数のチャネル幅依存性は前述した実施の形態１および２よりもわずかに悪化する。
【００７５】
（実施の形態４）
本実施の形態４による半導体装置は、ＳＯＩ素子とバルク素子とを同一基板の主面上に形成している。ＳＯＩ素子が形成される領域の浅溝素子分離は前述した実施の形態２と同様の製造方法により形成されるため、ここでは、主にバルク素子が形成される領域の浅溝素子分離の製造方法について説明する。このような本実施の形態４による浅溝素子分離の製造方法を図２６〜図２７を用いて工程順に説明する。図２６〜図２７は浅溝素子分離の製造方法を示す要部断面図である。なお、シリコン基板３に浅溝５を形成し、サイドウォール１３を除去し、さらに露出したＳＯＩ層１を除去するまでの製造過程（前述の図２４）は、前述した実施の形態２と同様であるため、その説明を省略する。
【００７６】
まず、前述した実施の形態２の図２４に示した構造、すなわち、ＳＴＩエッジ９からＳＯＩエッジ１０が後退した構造とする。続いて、前述した実施の形態１の図１３〜図１６を用いて説明した製造過程と同様にして、浅溝５の内部に絶縁物６を埋め込み、窒化シリコン膜１２を除去する。これにより、図２６に示すように、ＳＴＩエッジ９の角が丸まるが、後退後のＳＯＩエッジ１０の角はほとんど丸くなっていない。
【００７７】
その後、図２７に示すように、フォトリソグラフィ法により、バルク素子領域を規定するレジストパターンを形成し、このレジストパターンをマスクとしたドライエッチング法によりこのバルク素子領域のＳＯＩ層１を除去する。
【００７８】
次に、図２８に示すように、ウェットエッチング法によりＢＯＸ層２を除去する。さらに必要に応じて、シリコン基板３の主面のダメージを除去するために、犠牲酸化処理を行い、この犠牲酸化処理により形成された犠牲酸化膜をウェットエッチング法により除去する。また、ウェットエッチング量を適宜調整して、バルク素子の活性領域のシリコン基板３の主面の高さと浅溝素子分離４の絶縁物６の上面の高さが適度になるように調整する。これにより、バルク素子領域では、ＳＴＩエッジ９を丸くできるのでキンク特性が電界効果トランジスタのドレイン電極−ゲート電圧特性に現れず、かつ、ＳＯＩ素子領域では、ＳＯＩエッジ１０にＳＯＩ素子特性が最適になるような丸め形状を実現することができるので、ＳＯＩ素子とバルク素子との同一基板での混載が可能となる。
【００７９】
その後、電界効果トランジスタを形成する場合は、ゲート絶縁膜、ゲート電極およびソース・ドレインなどを形成する。電界効果トランジスタが使用される回路、例えば低電圧ロジック回路（本発明ではこれをＳＯＩ素子で構成する）、あるいはＩ／Ｏ回路またはアナログ回路などの高電圧を扱う回路（本発明ではこれらをバルク素子で構成する）に合わせて、適宜、ゲート絶縁膜の厚さ、ゲート電極を構成する導電材料（例えばＳＯＩ型の電界効果トランジスタには前述した実施の形態１で例示した窒化チタン膜と多結晶シリコン膜とからなる積層構造のゲート電極を用いるが、バルク型の電界効果トランジスタには多結晶シリコン膜からなる単層構造のゲート電極を用いる）、しきい値電圧、またはソース・ドレインの構成など、多くの設計的事項を最適化させる。これらの設計的事項は、従来の複数の電圧に対応した半導体装置の製造工程と全く同じ考え方により最適化され、これによって、本発明の効果が影響されることはない。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明は、低消費電力の情報通信機器、携帯情報端末、情報家電、および機械装置などの電子装置に搭載されるＳＯＩ基板に形成された半導体装置に適用することができる。
【符号の説明】
【００８２】
１  ＳＯＩ層
２  ＢＯＸ層
３  シリコン基板
４  浅溝素子分離
５  浅溝
６  絶縁物
８  浅溝側壁
９  ＳＴＩエッジ
１０  ＳＯＩエッジ
１１  酸化シリコン膜
１２  窒化シリコン膜
１３  サイドウォール
１４  ゲート絶縁膜
１５  導電膜
１６  ゲート電極
１７  酸化シリコン膜
１８  サイドウォール
１９ｎ，１９ｐ  ソース・ドレイン
２０  シリサイド層
２１  層間絶縁膜
２２  接続孔
２３  プラグ
２４  配線
Ｅｇ  バーズビーク部の端部
Ｌ  距離
ＬＡＣＴ  後退距離
ＬＢＢ  バーズビーク部の長さ
ＬＳＷ  幅
ＲＢＢ  ＳＴＩエッジ曲率半径
Ｓｊ  ＳＴＩ境界部
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１】
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