(57)【要約】【課題】ＥＳＤ耐量を向上させることが可能な半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、Ｐ型基板１１１と、Ｐ型基板１１１の表面部分に形成された第１のＰ型ウェル領域１０５ａと、第１のＰ型ウェル領域１０５ａ内に形成された保護トランジスタ１１７と、第１のＰ型ウェル領域１０５ａを囲むように形成された第２のＰ型ウェル領域１０５ｂと、第２のＰ型ウェル領域１０５ｂ内の表面部分に形成されたＰ型半導体拡散領域１０２と、第１のＰ型ウェル領域１０５ａと第２のＰ型ウェル領域１０５ｂとの間に形成され、これらとそれぞれ所定の間隔をあけて形成されたＮ型ウェル１１２と、第１のＰ型ウェル領域１０５ａとＮ型ウェル１１２との間及び第２のＰ型ウェル領域１０５ｂとＮ型ウェル１１２との間にそれぞれ形成され、第１のＰ型ウェル領域１０５ａ、第２のＰ型ウェル領域１０５ｂよりも不純物濃度が低いＰ型基板１１１とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部分に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域内に形成された第２導電型のソース・ドレイン領域を備える保護トランジスタと、
前記第１ウェル領域を囲むように形成された第２導電型の第２ウェル領域と、
前記第２ウェル領域内の前記半導体基板の表面部分に形成され、所定の電源ラインに接続される第１導電型のガードリンクと、
前記第１ウェル領域と前記第２ウェル領域との間に形成され、前記第１ウェル領域及び前記第２ウェル領域とそれぞれ所定の間隔をあけて形成された第２導電型ウェル領域と、
前記第１ウェル領域と前記第２導電型ウェル領域との間及び前記第２ウェル領域と前記第２導電型ウェル領域との間にそれぞれ形成され、前記第１ウェル領域及び前記第２ウェル領域よりも不純物濃度が低い低濃度第１導電型領域と、
を備える半導体装置。
【請求項２】
前記第２導電型ウェル領域は、所定の間隔で複数個形成されており、
前記複数の第２導電型ウェル領域同士の間は、前記低濃度第１導電型領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型ウェル領域は、フローティングであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記低濃度第１導電型領域は、前記半導体基板であることを特徴とする請求項１、２又は３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体装置をＥＳＤ（Electro-Static Discharge）による破壊から保護する保護トランジスタ構造を備える半導体装置に関する。
【背景技術】
【０００２】
技術の進歩により素子の微細化が進み、ＥＳＤの破壊耐量が低下してきた。低下したＥＳＤの破壊耐量をアップさせるため、ＥＳＤ保護素子のサイズを大きくする等の方法が行われている。一方、コスト削減要求もあり、ＥＳＤ保護素子のサイズを大きくすることは厳しくなり、設計の余裕度は減少している。そこで、ＥＳＤ保護素子のサイズを同等もしくは小さくし、かつＥＳＤの破壊耐量を維持もしくは向上するＥＳＤ保護素子の提供が求められている。
【０００３】
特許文献１に記載の従来の保護素子について、図６、図７を参照して説明する。図６は、図７のＡ−Ａ'に沿った断面図である。図６においては、拡散層及びゲート電極を中心として模式的に描いており、半導体基板表面よりも上に位置する他のゲート絶縁膜、絶縁膜、電極、配線等は省略している。また、図６、７では、図中央にＮ型ウェルの保護抵抗が配置され、その両側に保護用の複数のＭＯＳＦＥＴが並列配置されるが、簡単のため両端のＭＯＳＦＥＴのみを示している。また、半導体各部位の接続は、入力保護部について描かれている。
【０００４】
図６に示すように、Ｐ型基板１上には、シリコン酸化膜等からなる素子分離層２、Ｎ型ウェル３、４、５、６、Ｐ型ウェル７、８、ウェル電位を取り出すＮ＋型拡散層１３、１４、Ｐ＋型拡散層１８が形成されている。ここで、素子領域（素子分離層２に囲まれる領域）の中央部にＮ型ウェル３、素子領域の周辺部にＮ型ウェル４、素子領域を囲む素子分離層２の下にＮ型ウェル５がそれぞれ形成されている。さらに、Ｎ型ウェル３及びＮ型ウェル４を接合分離するＰ型ウェル７と、Ｐ型ウェル７にＰ型基板１を介して電位を供給するＰ型ウェル８が形成されている。
【０００５】
そして、それぞれのウェルの領域にコンタクト領域となる高濃度不純物拡散層からなるＮ＋型拡散層１３、１４がＮ型ウェル３、４に、Ｐ＋型拡散層１８がＰ型ウェル８にそれぞれ対応して形成される。ここで、Ｎ型ウェル４とＰ型ウェル７とに跨ってＮ＋型拡散層１４が形成されてソース端子となり、Ｎ型ウェル３とＰ型ウェル７とに跨ってＮ＋型拡散層１３が形成されてドレイン端子となり、ゲート電極２７とともにＮ型ＭＯＳＦＥＴを構成する。
【０００６】
また、Ｎ型ウェル３内でゲート電極２３を挟んで向かい合うとＮ＋型拡散層１３間のＮ型ウェル３は保護抵抗３３として機能する。さらに、素子分離層２を取り囲むＰ型ウェル８表面部にはＰ＋型拡散層１８が形成されてバックゲート電位供給端子となる。
【０００７】
上記のように形成された各領域は以下のように接続される。［入力保護部］Ｎ＋型拡散層１４（ソース端子）、ゲート電極２７、Ｐ＋型拡散層１８（バックゲート端子）がＧＮＤへ接続される。Ｎ＋型拡散層１３（ドレイン端子）が内部回路へ接続される。保護抵抗３３の中央に位置するＮ＋型拡散層１３とゲート電極２３が外部端子へ接続される。
【０００８】
［出力保護部］出力バッファとして駆動するＮ型ＭＯＳＦＥＴのゲート電極２７は内部回路へ接続され、それ以外のゲート電極２７はＧＮＤに接続される。これ以外は入力保護の場合と同じ接続となる。
【０００９】
次に、従来例の動作について説明する。静電破壊から内部回路を保護するために動作する寄生ＮＰＮトランジスタの等価回路を図８に示す。回路構成は、寄生ＮＰＮトランジスタの他にＮ型の保護抵抗３３とＰＮ接合ダイオード３１を含んだものとなる。ここで、図６に示す保護素子におけるベースバイアス抵抗をＲｓｕｂ２とする。
【００１０】
図６に示される例では、Ｎ型ウェル５をＰ型ウェル７、８の間に有することで、ベース電流の通過する領域を抵抗の低いＰ型ウェルではなく、抵抗の高いＰ型基板とすることにより、寄生ＮＰＮトランジスタのベースバイアス抵抗を増加させることができる。これにより、Ｎ型ウェル５を有した場合のベースバイアス抵抗Ｒｓｕｂ２は、増大する。
【００１１】
図８の等価回路において、ベースバイアス抵抗Ｒｓｕｂ２が増大するということは寄生ＮＰＮトランジスタのベース電位が持ち上がりやすくなるということを意味する。このため、保護素子を構成する全てのＮ型ＭＯＳＦＥＴに十分にスナップバックの動作を起こさせることができる。
【００１２】
図６の構造にすることにより得られる効果について説明する。図８は寄生ＮＰＮトランジスタの等価回路であるが、上述のように実際には寄生ＮＰＮトランジスタの他にＮ型の保護抵抗３３とＰＮ接合ダイオード３１を有し、図８のような等価回路となる。従来例のように、Ｎ型ウェル５をＮ型ウェル４と電位的に接合分離することにより、Ｎ型ウェル５とＰ型基板１との間の空乏層分だけＰ型基板１からなるベースバイアス抵抗を増やすことができる。
【００１３】
Ｐ型ウェル、Ｐ型基板は不純物濃度の関係から、それぞれの抵抗は、Ｐ型ウェル抵抗＜＜Ｐ型基板抵抗となる。よって、Ｎ型ウェル５を有した場合のベースバイアス抵抗Ｒｓｕｂ２は、増大する。このような理由により、図８の等価回路における寄生ＮＰＮトランジスタのベースバイアス抵抗が増大するため、Ｎ型ＭＯＳＦＥＴを構成するＰ型ウェル７の下方で電位が持ち上がり易くなり、Ｎ型ＭＯＳＦＥＴに十分にスナップバックの動作を起こさせるようになる。
【００１４】
従来の保護素子では、外部端子にＥＳＤサージが印加されると、該ＥＳＤサージはＮ＋型拡散層１３を通してドレインに伝わり、Ｎ型ウェル３とＰ型ウェル７との境界でブレイクダウンを生じさせる。前述の通り、ＥＳＤサージは、寄生抵抗であるＰ型ウェル７からＰ型基板１とＮ型ウェル４と、Ｐ型ウェル８と、Ｎ型ウェル５と、Ｐ型ウェル８と、Ｐ＋型拡散層１８とを経由してＧＮＤに流れ出る。ＥＳＤサージによる電流が流れると、寄生抵抗に電圧が生じ、寄生ＮＰＮトランジスタのベース電圧が閾値電圧ＶＢＥを越える。これにより、寄生ＮＰＮトランジスタに電流が流れ、コレクタの電圧を一定値以下に抑えることができる。
【００１５】
このため、入力保護素子はＥＳＤサージが内部回路に伝わらないようにでき、内部回路を保護している。すなわち寄生抵抗に流れる電流×寄生抵抗（Ｖ）の値が寄生ＮＰＮトランジスタの閾値電圧ＶＢＥより大きくなった時に寄生ＮＰＮトランジスタがＯＮし、寄生ＮＰＮトランジスタのエミッタ−コレクタ間の電圧が急速に低下し、寄生ＮＰＮトランジスタの飽和電圧ＶＣＥＳＡＴまで低下する。前述の現象をスナップバックと言い、スナップバック現象を利用して内部回路を保護している
【特許文献１】特開２００３―２４９６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述した従来技術では、寄生抵抗の抵抗値を増加させるために保護トランジスタ領域のＰ型ウェル７とＮ型ウェル４及びバックゲート領域のＰ型ウェル８とＮ型ウェル５が、オンラインで形成されている。このため、Ｐ型ウェル７とＮ型ウェル５との間のジャンクション容量の値が大きく、寄生抵抗すなわち寄生ＮＰＮトランジスタのベースバイアス抵抗値が小さいため、十分なＥＳＤ耐量が得られないという問題があった。
【課題を解決するための手段】
【００１７】
本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の表面部分に形成された第１導電型の第１ウェル領域と、前記第１ウェル領域内に形成された第２導電型のソース・ドレイン領域を備える保護トランジスタと、前記第１ウェル領域を囲むように形成された第２導電型の第２ウェル領域と、前記第２ウェル領域内の前記半導体基板の表面部分に形成され、所定の電源ラインに接続される第１導電型のガードリンクと、前記第１ウェル領域と前記第２ウェル領域との間に形成され、前記第１ウェル領域及び前記第２ウェル領域とそれぞれ所定の間隔をあけて形成された第２導電型ウェル領域と、前記第１ウェル領域と前記第２導電型ウェル領域との間及び前記第２ウェル領域と前記第２導電型ウェル領域との間にそれぞれ形成され、前記第１ウェル領域及び前記第２ウェル領域よりも不純物濃度が低い低濃度第１導電型領域とを備えるものである。
【００１８】
このように第１ウェル領域と第２ウェル領域との間に低濃度第１導電型領域と第２導電型領域とを形成することにより、第１ウェル領域から第２ウェル領域までの電流経路に複数の寄生容量が形成され、寄生抵抗を大きくすることができる。このため、寄生トランジスタを早くＯＮさせることができ、ＥＳＤ耐量を向上させることができる。
【発明の効果】
【００１９】
本発明によれば、ＥＳＤ耐量を向上させることが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態に係る半導体装置について、図１〜３を参照して説明する。図１は本実施の形態に係る半導体装置の構成を示す平面図であり、図２は図１のＡ−Ａ’断面図である。図３は、図２の寄生抵抗１０６の等価回路を示している。ここでは、保護素子としてＥＳＤ保護用Ｎｃｈトランジスタを備える半導体装置について説明する。なお、１においては、説明のため、フィールド酸化膜１０１を省略している。
【００２１】
図１、２に示すように、Ｐ型基板１１１の表面部分には、第１のＰ型ウェル領域１０５ａが形成されている。第１のＰ型ウェル領域１０５ａ内には、ＮｃｈトランジスタのソースとなるＮ型半導体拡散領域１０３ｓと、ドレインとなるＮ型半導体拡散領域１０３ｄとが形成されている。Ｎ型半導体拡散領域１０３ｓとＮ型半導体拡散領域１０３ｄとの間の第１のＰ型ウェル領域１０５ａ上には、Ｎｃｈトランジスタのゲート電極１０４が形成されている。このＮｃｈトランジスタが保護トランジスタ１１７となる。
【００２２】
第１のＰ型ウェル領域１０５ａの周囲には、所定の間隔をあけて、フローティングのＮ型ウェル１１２が複数形成されている。本実施の形態においては、２つのＮ型ウェル１１２が形成されている。Ｎ型ウェル１１２は、上述したＮｃｈトランジスタを取り囲むように形成されている。また、図２に示すように、Ｎ型ウェル１１２は、フィールド酸化膜１０１の下に形成される。第１のＰ型ウェル領域１０５ａとＮ型ウェル１１２との間及びＮ型ウェル１１２同士の間には、Ｐ型基板１１１が形成されている。
【００２３】
Ｎ型ウェル１１２の周囲には、所定の間隔をあけて第２のＰ型ウェル領域１０５ｂが形成されている。第２のＰ型ウェル領域１０５ｂは、Ｎ型ウェル１１２と取り囲むように形成されている。Ｎ型ウェル１１２と第２のＰ型ウェル領域１０５ｂとの間には、Ｐ型基板１１１が形成されている。第２のＰ型ウェル領域１０５ｂ内には、ガードリングとしてＰ型半導体拡散領域１０２が形成されている。
【００２４】
なお、Ｐ型基板１１１は、第１のＰ型ウェル領域１０５ａ及び第２のＰ型ウェル領域１０５ｂよりも不純物濃度が低い。第１のＰ型ウェル領域１０５ａと、第２のＰ型ウェル領域１０５ｂとの間に形成するＮ型ウェル１１２と、Ｐ型基板１１１とは、Ｎ型格段領域形成用マスクパターンとＰ型拡散領域形成用マスクパターンを変更するだけで、特別な製造工程を追加することなく形成することができる。
【００２５】
保護トランジスタ１１７のドレインであるＮ型半導体拡散領域１０３ｄは、コンタクトホール１１４で接続されたドレイン配線層１１６を通して、外部端子１０９に接続されている。また、保護トランジスタ１１７のソース領域であるＮ型半導体拡散領域１０３ｓとガードリングであるＰ型半導体拡散領域１０２はそれぞれコンタクトホール１１４で接続されたソース配線層１１５を通してＧＮＤに接続されている。
【００２６】
図２に示すように、Ｎ型半導体拡散領域１０３ｓをエミッタとし、第１のＰ型ウェル領域１０５ａをベースとし、Ｎ型半導体拡散領域１０３ｄをコレクタとする寄生ＮＰＮトランジスタ１０７が形成されている。
【００２７】
寄生抵抗１０６はベースとＰ型半導体拡散領域１０２との間に形成される。図３に示すように、寄生抵抗１０６は、第１のＰ型ウェル領域１０５ａと、第２のＰ型ウェル領域１０５ｂと、Ｐ型基板１１１と、Ｎ型ウェル１１２とのそれぞれの抵抗と、Ｎ型ウェル１１２とＰ型基板１１１間のジャンクション容量とで形成されている。図３の等価回路に示したとおり、寄生抵抗１０６は、複数の寄生容量１１３がシリーズに形成される。また、Ｎ型半導体拡散領域１０３ｄと第１のＰ型ウェル領域１０５ａで寄生ダイオード１０８が形成されている。
【００２８】
ここで、図２、３を参照して、動作について説明する。外部端子１０９に＋のＥＳＤサージが印加されると、Ｎ型半導体拡散領域１０３ｄと第１のＰ型ウェル領域１０５ａで形成されている寄生ダイオード１０８がブレイクダウンする。この時、寄生ＮＰＮトランジスタ１０７がＯＮしてスナップバック状態になり、寄生抵抗１０６を経由してＰ型半導体拡散領域１０２へ電流１１０が流れる。
【００２９】
上述の通り、寄生抵抗１０６は、第１のＰ型ウェル領域１０５ａと、第２のＰ型ウェル領域１０５ｂと、Ｐ型基板１１１と、Ｎ型ウェル１１２と、Ｎ型ウェル１１２とＰ型基板１１１間のジャンクション容量とで形成されている。図９に、従来の保護素子の寄生抵抗の等価回路を示す。図９に示すように、従来の寄生抵抗は、Ｐ型ウェル８と、Ｐ型基板１と、Ｎ型ウェル５と、Ｐ型ウェル８とＮ型ウェル５とＰ型基板１間のジャンクション容量とで形成されていた。
【００３０】
従って、図９に示す従来技術と比較すると、本実施の形態に係る保護素子中の寄生抵抗１０６の値が大きくなる。このため、寄生ＮＰＮトランジスタ１０７の閾値電圧ＶＢＥ（Ｖ）よりも電流１１０×寄生抵抗１０６の値が大きくなるための、電流１１０の値は小さくなる。すなわち、従来よりも小さい電流１１０でも、寄生ＮＰＮトランジスタ１０７をＯＮとすることができる。
【００３１】
図４に、本実施の形態に係るＮｃｈ保護トランジスタ１１７のスナップバック特性を示す。図４に示すように、本発明によれば、寄生ＮＰＮトランジスタ１０７が早くＯＮしてスナップバック状態になる。このため、内部回路に印加される電圧が小さくなりＥＳＤ耐量が大きくすることができる。
【００３２】
図２、図３、図９を参照して問題点が解決される理由を詳細に説明する。上述したように、図９に示す従来技術の寄生抵抗Ｒｓｕｂの等価回路に比べて、図３に示す本発明の寄生抵抗１０６の等価回路の方が、寄生抵抗の抵抗値が大きくなる。具体的には、各寄生抵抗の値は次に示す式で示される。
【００３３】
従来技術の寄生抵抗Ｒｓｕｂは式（１）で示される。
Ｒｓｕｂ＝ＲＰ＋（（ＣＰＮ＋ＲＮ＋ＣＰＮ）／／ＲＰＭ）＋ＲＰ・・・（１）
ここで、Ｒｓｕｂは寄生抵抗、ＲＰはＰ型ウェル７の抵抗、ＲＮはＮ型ウェル５の抵抗、ＲＰＭはＰ型基板１の抵抗、ＣＰＮは寄生容量１１３（Ｐ型ウェル８−Ｎ型ウェル５間）である。また、"／／"は並列回路の抵抗算出を示している。
【００３４】
本発明の寄生抵抗１０６は式（２）で示される。
Ｒ＝ＲＰ＋（（ＲＰＭ＋ＣＰＭＮ＋ＲＮ＋ＣＰＭＮ＋ＲＰＭ＋ＣＰＭＮ＋ＲＮ＋ＣＰＭＮ＋ＲＰＭ）／／ＲＰＭ）＋ＲＰ・・・（２）
ここで、Ｒは寄生抵抗１０６、ＲＰはＰ型ウェル領域１０５ａ、ｂの抵抗、ＲＮはＮ型ウェル１１２の抵抗、ＲＰＭはＰ型基板１１１の抵抗、ＣＰＮは寄生容量１１３（Ｐ型ウェル領域１０５ａ−Ｎ型ウェル１１２間もしくはＰ型ウェル領域１０５ｂ−Ｎ型ウェル１１２間）、ＣＰＭＮは寄生容量１１３（Ｐ型基板１１１−Ｎ型ウェル１１２間）である。また、"／／"は並列回路の抵抗算出を示している。
【００３５】
寄生容量１１３の抵抗値Ｒｃは、式（３）で示すことができる。
Ｒｃ＝１／（２πｆＣ）・・・（３）
ここで、Ｒｃは寄生容量１１３の抵抗値、πは円周率、ｆは周波数、Ｃは容量である。
【００３６】
本実施の形態においては、不純物濃度を、Ｐ型ウェルは１×１０１８個／ｃｍ３とし、Ｎ型ウェルは１×１０１８個／ｃｍ３とし、Ｐ型基板は１×１０１５個／ｃｍ３とした。すなわち、第１のＰ型ウェル領域１０５ａ、第２のＰ型ウェル領域１０５ｂよりもＰ型基板１１１の不純物濃度が低い。
【００３７】
このとき、Ｐ型基板−Ｎ型ウェルの単位面積当たりの容量値は、１．１×１０−４ＰＦ／μｍ２となる。一方、Ｐ型ウェル−Ｎ型ウェルの単位面積当たりの容量値は、１．０×１０−３ＰＦ／μｍ２となる。従って、本発明の寄生容量１１３であるＣＰＭＮの容量値は、従来技術の寄生容量であるＣＰＮの容量値より約１／１０に小さくなり、寄生容量部の抵抗値は１０倍以上大きくなる。
【００３８】
さらに、Ｎ型ウェル１１２を複数個形成することで、本発明の寄生容量１１３のトータルの抵抗値を、従来の寄生容量のトータルの抵抗値に比べて２０倍以上大きくすることができる。
【００３９】
Ｐ型ウェルの抵抗ＲＰと、Ｎ型ウェルの抵抗ＲＮの単位面積あたりの抵抗値は、数百Ωであり、Ｐ型基板の抵抗ＲＰＭの単位面積あたりの抵抗値は、数１０ＫΩであるため、従来技術の寄生容量部の抵抗値は数１０ＫΩであるが、本発明によれば寄生容量部の抵抗値を数１００ＫΩにすることができる。
【００４０】
このように、本発明によれば、従来技術の寄生抵抗Ｒｓｕｂの値より、寄生抵抗１０６の値が大きくすることができる。このため、電流１１０×寄生抵抗１０６の値が寄生ＮＰＮトランジスタ１０７の閾値電圧ＶＢＥ（Ｖ）より大きくなるための電流１１０の値が小さくなる。
【００４１】
従って、図４に示すように、図５に示す従来のＮｃｈ保護トランジスタのスナップバック特性より寄生ＮＰＮトランジスタ１０７が早くＯＮしてスナップバック状態になり、内部回路に印加される電圧が小さくなり、ＥＳＤ耐量が大きくなる。また、同程度のＥＳＤの破壊耐量であれば、ＥＳＤ保護トランジスタを小さくすることができる。
【００４２】
また、Ｎ型ウェル１１２を外部端子１０９にバイアスした場合に、外部端子１０９がノイズ発生源になる場合、Ｐ型基板１１１に対するノイズ特性が悪化してしまう。Ｎ型ウェル１１２をフローティングにすることにより、Ｎ型ウェル部の寄生抵抗１０６と、寄生容量１１３とが、ノイズフィルタとなり、Ｐ型基板１１１に対するノイズ特性を向上させることができる。外部端子１０９がノイズ発生源で無い場合でも保護素子周りなど、その他外部からのノイズに対しても、効果的である。
【００４３】
なお、本実施の形態においては、Ｎ型ウェル１１２を２つ形成する例について説明したが、第１のＰ型ウェル領域１０５ａ及び第２のＰ型ウェル領域１０５ｂから所定の間隔をあけてＮ型ウェル１１２を１つ形成する構成としてもよいし、２つよりも多く形成してもよい。
【００４４】
また、本実施の形態では、Ｎｃｈトランジスタのゲート電極１０４は、最小限の２本で構成しているが、従来と同じように複数本で形成してもよい。上述の実施の形態においては、保護トランジスタ１１７としてＮｃｈトランジスタを用いた例について説明したが、Ｐｃｈトランジスタを用いることもできる。この場合、上記の説明の、Ｎ型をＰ型と、ＮＰＮトランジスタをＰＮＰトランジスタと読み替えればよい。
【００４５】
以上説明したように、本発明では、第１のＰ型ウェル領域１０５ａとＮ型ウェル１１２との間、第２のＰ型ウェル領域１０５ｂとＮ型ウェル１１２との間に、第１のＰ型ウェル領域１０５ａ、第２のＰ型ウェル領域１０５ｂよりも不純物濃度の低いＰ型基板１１１を配置した。これにより、第１のＰ型ウェル領域１０５ａから第２のＰ型ウェル領域１０５ｂまでの電流経路に複数の寄生容量１１３が形成され、寄生抵抗１０６の値を大きくすることができる。
【００４６】
外部端子１０９に＋のＥＳＤサージが印加された際に、ドレイン配線層１１６を通してＮ型半導体拡散領域１０３ｄに伝わり、Ｎ型半導体拡散領域１０３ｄと第１のＰ型ウェル領域１０５ａとの境界でブレイクダウンを生じさせる。上述の通り第１のＰ型ウェル領域１０５ａから第２のＰ型ウェル領域１０５ｂまでの電流経路に複数の寄生容量１１３が形成されるため、寄生抵抗１０６の値が大きいので、電流１１０×寄生抵抗１０６の値が寄生ＮＰＮトランジスタ１０７の閾値電圧ＶＢＥ（Ｖ）より大きくなるための電流１１０の値が小さくなる。よって、図４に示すように寄生ＮＰＮトランジスタ１０７が早くＯＮしてスナップバック状態になり、内部回路に印加される電圧が小さくなる。本発明では、従来の十分なＥＳＤ耐量が得られないという課題を解決し、ＥＳＤ耐量が向上するという効果がある。
【００４７】
また、Ｎ型ウェル１１２を外部端子１０９にバイアスした場合に、外部端子１０９がノイズ発生源になり、Ｐ型基板１１１に対するノイズ特性が悪化してしまうことがある。Ｎ型ウェル１１２をフローティングにすることにより、Ｎ型ウェル部の寄生抵抗１０６と、寄生容量１１３とが、ノイズフィルタとなり、Ｐ型基板１１１に対するノイズ特性を向上させることができる。外部端子１０９がノイズ発生源で無い場合でも保護素子周りなど、その他外部からのノイズに対しても、効果的である。
【００４８】
さらに、本発明では、Ｎ型ウェル１１２を複数個形成すること、更に、保護トランジスタ領域の第１のＰ型ウェル領域１０５ａとＮ型ウェル１１２の間、バックゲート領域の第２のＰ型ウェル領域１０５ｂとＮ型ウェル１１２の間、Ｎ型ウェル１１２同士の間に、Ｐ型基板を形成させることによって、ベース抵抗値を従来技術より大きくすることができる。よって、同等な保護領域で保護トランジスタを形成した場合、従来技術より、ＥＳＤの破壊耐量をアップさせることができる。Ｎ型ウェル１１２を１個形成するだけでも良いが、寄生容量をシリーズに形成することにより、寄生容量部の抵抗値を大きくでき、ベース抵抗値をより大きくすることができる。
【図面の簡単な説明】
【００４９】
【図１】実施の形態に係る半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図２の寄生抵抗の等価回路を示す図である。
【図４】実施の形態に係る保護トランジスタのスナップバック特性を示す図である。
【図５】従来の保護トランジスタのスナップバク特性を示す図である。
【図６】従来の保護素子の構成を示す断面図である。
【図７】従来の保護素子の構成を示す平面図である。
【図８】従来の保護素子の等価回路を示す図である。
【図９】従来の寄生抵抗の等価回路を示す図である。
【符号の説明】
【００５０】
１０１  フィールド酸化膜
１０２  Ｐ型半導体拡散領域
１０３ｄ  Ｎ型半導体拡散領域
１０３ｓ  Ｎ型半導体拡散領域
１０４  ゲート電極
１０５ａ  第１のＰ型ウェル領域
１０５ｂ  第２のＰ型ウェル領域
１０６  寄生抵抗
１０７  寄生ＮＰＮトランジスタ
１０８  寄生ダイオード
１０９  外部端子
１１０  電流
１１１  Ｐ型基板
１１２  Ｎ型ウェル
１１３  寄生容量
１１４  コンタクトホール
１１５  ソース配線層
１１６  ドレイン配線層
１１７  保護トランジスタ
【図１】
2010093003.tif 000003
【図２】
2010093003.tif 000004
【図３】
2010093003.tif 000005
【図４】
2010093003.tif 000006
【図５】
2010093003.tif 000007
【図６】
2010093003.tif 000008
【図７】
2010093003.tif 000009
【図８】
2010093003.tif 000010
【図９】
2010093003.tif 000011