(57)【要約】【課題】ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できるだけでなく、カラム処理回路のレイアウト面積を縮小させることができる撮像素子、読み出し信号の変換方法およびカメラを提供する。【解決手段】撮像素子１は、画素部１０と、第１の期間および第２の期間に、画素部１０から読み出し信号を読み出す読み出し部１４とを有する。読み出し部１４は、読み出し信号電圧に応じた周波数のクロック信号を生成するクロック信号生成部１４１１と、クロック信号生成部１４１１が生成したクロック信号をカウントするカウンタ１４１２とを有する。読み出し部１４は、第１の期間には、カウンタ１４１２のカウント開始前に読み出し信号の電圧を一定に校正し、第１の期間におけるカウンタ１４１２のカウント開始後および第２の期間には、読み出し信号の電圧の校正を停止する校正部とを有する。【選択図】図３
2010093714.tif 000002
【特許請求の範囲】
【請求項１】
入射光をその光量に応じた電気信号に変換する画素部と、
第１の期間および第２の期間に、上記画素部から読み出し信号を読み出す読み出し部と
を有し、
上記読み出し部は、
上記読み出し信号の電圧に応じた周波数のクロック信号を生成するクロック信号生成部と、
上記クロック信号生成部が生成した上記クロック信号をカウントするカウンタと、
上記第１の期間には、上記カウンタのカウント開始前に上記読み出し信号電圧を一定に校正し、上記第１の期間における上記カウンタのカウント開始後および上記第２の期間には、当該読み出し信号の電圧の校正を停止する校正部と
を有する撮像素子。
【請求項２】
上記校正部が上記読み出し信号電圧を一定に校正すべき校正期間を指示する指示信号を出力する指示部を有する
請求項１記載の撮像素子。
【請求項３】
上記指示部は、
上記校正部によって上記読み出し信号電圧の校正が完了したときに、上記カウンタのカウント開始を指示するカウント開始信号を出力する
請求項２記載の撮像素子。
【請求項４】
上記校正部は、
上記読み出し信号に校正電圧を重畳する電圧部を有する
請求項３記載の撮像素子。
【請求項５】
上記校正部は、
少なくとも、読み出し信号電圧に応じた周波数で発振可能な電圧制御発振器を含む基準信号に対する位相同期ループを形成可能で、上記読み出し信号電圧を一定に校正すべき校正期間に、上記位相同期ループを形成し、当該位相同期ループに基づく電圧を上記電圧制御発振器に校正電圧として発振させる
請求項３または４記載の撮像素子。
【請求項６】
上記クロック信号生成部の入力電圧に対する当該クロック信号生成部の出力周波数の変化の割合を取得する取得部と、
上記取得部が取得した上記変化の割合と設定すべき変化の割合との誤差を検出する検出部と、
上記検出部が上記誤差を検出した場合には、上記取得部が取得した上記変化の割合が上記設定すべき変化の割合に一致するように、上記位相同期ループを形成している上記クロック信号生成部の電流量を制御する制御部とを有する
請求項５記載の撮像素子。
【請求項７】
上記電圧部は、
上記第１の期間の上記校正期間には、上記クロック信号生成部の入力電圧を第１の電圧に設定し、上記第２の期間には、当該クロック信号生成部の入力電圧を上記第１の電圧と異なる第２の電圧に設定し、
上記取得部は、
上記第１の期間における上記クロック信号生成部の第１の出力周波数と上記第２の期間における上記クロック信号生成部の第２の出力周波数との出力周波数差分と、上記第１の電圧と上記第２の電圧との電圧差分とから上記変化の割合を取得する
請求項６記載の撮像素子。
【請求項８】
第１の期間に、画素部から読み出し信号を読み出す第１のステップと、
上記第１のステップにおいて読み出した上記読み出し信号電圧を一定に校正する第２のステップと、
上記第２のステップにおける上記読み出し信号電圧の校正を停止する第３のステップと、
上記第３のステップにおいて停止した上記読み出し信号電圧に応じた周波数のクロック信号を生成する第４のステップと、
上記第４のステップにおいて生成した上記クロック信号をカウントする第５のステップと、
第２の期間に、上記画素部から読み出し信号を読み出す第６のステップと、
上記第６のステップにおいて読み出した上記読み出し信号電圧に応じた周波数のクロック信号を生成する第７のステップと、
上記第７のステップにおいて生成した上記クロック信号をカウントする第８のステップと
を有する読み出し信号の変換方法。
【請求項９】
撮像素子と、
上記撮像素子の画素領域に入射光を導く光学系と、
上記撮像素子が出力した出力信号を処理する信号処理部とを有し、
上記撮像素子は、
入射光をその光量に応じた電気信号に変換する画素部と、
第１の期間および第２の期間に、上記画素部から読み出し信号を読み出す読み出し部と
を有し、
上記読み出し部は、
上記読み出し信号の電圧に応じた周波数のクロック信号を生成するクロック信号生成部と、
上記クロック信号生成部が生成した上記クロック信号をカウントするカウンタと、
上記第１の期間には、上記カウンタのカウント開始前に上記読み出し信号の電圧を一定に校正し、上記第１の期間における上記カウンタのカウント開始後および上記第２の期間には、当該読み出し信号の電圧の校正を停止する校正部と
を有するカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子、読み出し信号の変換方法およびカメラに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等では、画素回路から読み出されたアナログ信号がデジタル信号に変換（Ａ／Ｄ変換）される（たとえば特許文献１）。Ａ／Ｄ変換は、カラム処理回路内部のＡＤＣ回路で行われることが多い。
【０００３】
ＡＤＣ回路は、電圧比較器などによって、ＤＡＣ回路にて生成されるランプ波形の参照電圧と画素回路から読み出したアナログ信号の電圧との大小を比較することにより、Ａ／Ｄ変換を行う。カラム処理回路は、ＤＡＣ回路と数千本も配線によって接続されている。
このため、多画素化に伴い、カラム処理回路のレイアウト面積が増大するという問題がある。
【０００４】
これに加え、多画素化に伴って、ＤＡＣ回路により多くの電流を流し、ＤＡＣ回路の駆動能力を上げる必要がある。この場合、配線が複雑なために、ＤＡＣ回路やカラム処理回路の負荷が大きくなるという問題がある。
【０００５】
このような問題を解決する一つの方法として、電圧制御発振器（Voltage Controlled Oscillator、以下「ＶＣＯ」）を使用してＡ／Ｄ変換を行うＡＤＣ回路が開示されている（たとえば特許文献２）。
ＶＣＯを使用するＡＤＣ回路では、電圧比較器を使用しないため、配線パターンが簡潔になり、上述した問題を解決することができる。
【特許文献１】特開２００６−３０３７５２号公報
【特許文献２】特開２００６−２７０２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＶＣＯは、温度や電源電圧、あるいは製造プロセスによって、性能にばらつきがある。このようなばらつきは、Ｐ相にてＡ／Ｄ変換を行う際に、カウンタによるカウント値の変動を引き起こす。
したがって、ＶＣＯの発振周波数が安定した後、カウントを行わなければならず、Ａ／Ｄ変換自体の所要時間が長くなる問題がある。
【０００７】
上述の他、ＶＣＯを使用するＡＤＣ回路は、ＶＣＯが発振する周波数のクロック信号をカウントすることによってＡ／Ｄ変換を行うため、発振周波数を低くする必要がある。
このため、ＶＣＯを構成する遅延素子のＣＲ時定数が大きくなる上、カラム処理回路のレイアウト面積が大きくなる問題がある。
【０００８】
本発明は、ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できるだけでなく、カラム処理回路のレイアウト面積を縮小させることができる撮像素子、読み出し信号の変換方法およびカメラを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の撮像素子は、入射光をその光量に応じた電気信号に変換する画素部と、第１の期間および第２の期間に、上記画素部から読み出し信号を読み出す読み出し部とを有し、上記読み出し部は、上記読み出し信号の電圧に応じた周波数のクロック信号を生成するクロック信号生成部と、上記クロック信号生成部が生成した上記クロック信号をカウントするカウンタと、上記第１の期間には、上記カウンタのカウント開始前に上記読み出し信号電圧を一定に校正し、上記第１の期間における上記カウンタのカウント開始後および上記第２の期間には、当該読み出し信号の電圧の校正を停止する校正部とを有する。
【００１０】
本発明の読み出し信号の変換方法は、第１の期間に、画素部から読み出し信号を読み出す第１のステップと、上記第１のステップにおいて読み出した上記読み出し信号電圧を一定に校正する第２のステップと、上記第２のステップにおける上記読み出し信号電圧の校正を停止する第３のステップと、上記第３のステップにおいて停止した上記読み出し信号電圧に応じた周波数のクロック信号を生成する第４のステップと、上記第４のステップにおいて生成した上記クロック信号をカウントする第５のステップと、第２の期間に、上記画素部から読み出し信号を読み出す第６のステップと、上記第６のステップにおいて読み出した上記読み出し信号電圧に応じた周波数のクロック信号を生成する第７のステップと、上記第７のステップにおいて生成した上記クロック信号をカウントする第８のステップとを有する。
【００１１】
本発明のカメラは、撮像素子と、上記撮像素子の画素領域に入射光を導く光学系と、上記撮像素子が出力した出力信号を処理する信号処理部とを有し、上記撮像素子は、入射光をその光量に応じた電気信号に変換する画素部と、第１の期間および第２の期間に、上記画素部から読み出し信号を読み出す読み出し部とを有し、上記読み出し部は、上記読み出し信号の電圧に応じた周波数のクロック信号を生成するクロック信号生成部と、上記クロック信号生成部が生成した上記クロック信号をカウントするカウンタと、上記第１の期間には、上記カウンタのカウント開始前に上記読み出し信号の電圧を一定に校正し、上記第１の期間における上記カウンタのカウント開始後および上記第２の期間には、当該読み出し信号の電圧の校正を停止する校正部とを有する。
【００１２】
本発明によれば、第１の期間に、読み出し部は、画素部から読み出し信号を読み出す。
そして、校正部は、読み出し信号の電圧を一定に校正し、その後電圧の校正を停止する。
その後、クロック信号生成部は、一定に校正された読み出し信号電圧に応じた周波数のクロック信号を生成する。カウンタは、このクロック信号を受けて、クロック信号をカウントする。
第２の期間に、読み出し部は、画素部から読み出し信号を読み出す。
その後、クロック信号生成部は、読み出し信号電圧に応じた周波数のクロック信号を生成する。カウンタは、このクロック信号を受けて、クロック信号をカウントする。
【発明の効果】
【００１３】
本発明によれば、ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できるだけでなく、カラム処理回路のレイアウト面積を縮小させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に関連付けて説明する。
１．第１実施形態（カラム処理回路）
２．第２実施形態（カラム処理回路）
３．第３実施形態（カラム処理回路）
【００１５】
〈１．第１実施形態〉
［ＣＭＯＳイメージセンサ１の構成例］
図１は、本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。図１には、ＣＭＯＳイメージセンサ１の主要部が図示されている。
【００１６】
図１に図示する撮像素子としてのＣＭＯＳイメージセンサ１は、画素部１０、複数の画素回路１１、行選択回路１２、行駆動回路１３、カラム処理回路１４、水平走査回路１５、制御回路１６、およびデジタル信号処理回路（以下「ＤＰＵ」）１７を有する。
【００１７】
画素部１０は、入射光を受光する画素領域である。画素部１０には、ｍ（行方向）×ｎ（列方向）個の画素回路１１がマトリクス状に配列されている。
【００１８】
各々の画素回路１１は、本実施形態においては、ベイヤー型に配列されている。各画素回路１１には、Ｇｒ（緑）、Ｒ（赤）、Ｂ（青）、およびＧｂ（緑）の何れかのカラーフィルタが被され、各色のカラーフィルタに対応した色を検知する。
このとき、画素回路１１は、光電変換によって入射光を電荷（電子）に変換し、この電荷を電圧信号（本発明の読み出し信号）として垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１に出力する。
【００１９】
行選択回路１２は、制御回路１６から入力された行選択信号に基づいて、ｍ行目の画素回路１１を選択する。
【００２０】
行駆動回路１３は、行駆動回路１３から入力された行選択信号、および制御回路１６から入力された基準クロックＣＫに基づいて、ｍ行目の画素回路１１を駆動する。
【００２１】
カラム処理回路（本発明の読み出し部）１４は、ＡＤＣ回路１４１を垂直列（カラム）ごとに有する。ＡＤＣ回路１４１の個数は、列方向の画素回路１１の個数（ｎ個）と同数である。
【００２２】
ＡＤＣ回路１４１は、水平走査回路１５の制御に基づいて、画素回路１１から電圧信号を列毎に読み出す。この読み出された電圧信号は、アナログ信号であるため、ＡＤＣ回路１４１は、相関二重サンプリング（Correlated Double Sampling、以下「ＣＤＳ」）処理を行う。これによって、アナログ信号がデジタル信号に変換（Ａ／Ｄ変換）される。
【００２３】
水平走査回路１５は、たとえば、シフトレジスタ等によって構成されている。水平走査回路１５は、制御回路１６から入力された基準クロックＣＫに基づいて、カラム処理回路１４のＡＤＣ回路１４１を列ごとに順次選択する。
【００２４】
制御回路１６（本発明の指示部）は、制御信号発生回路（以下「ＳＧ」）１６１、およびＳＧ１６１用のＰＬＬ（Phase Locked Loop）回路１６２を有する。
ＳＧ１６１は、ＰＬＬ回路１６２の位相制御によって、種々の制御信号を生成する。制御信号には、後述する、制御信号ＳＣＴＲ（本発明の指示信号）やカウントイネーブル信号ＳＣＥ（本発明のカウント開始信号、以下「ＣＥ信号ＳＣＥ」）、基準クロックＣＫ等が含まれる。
制御回路１６は、基準クロックＣＫを行選択回路１２、行駆動回路１３、および水平走査回路１５に出力する。制御回路１６は、制御信号ＳＣＴＲやＣＥ信号ＳＣＥ等をカラム処理回路１４に出力する。
【００２５】
ＤＰＵ１７は、カウンタ１４１２（図３参照）によるＰ相でのカウント値と、Ｄ相でのカウンタ１４１２によるカウント値との差分を求めることにより、画素部１０から読み出した本来の画像データを取得する。
【００２６】
［画素回路１１の回路構成例］
画素回路１１の回路構成例を図２に関連付けて説明する。
図２は、本発明の第１実施形態に係る画素回路の構成例を示す等価回路図である。図２には、ｎ行ｍ列目の画素回路が図示されている。
【００２７】
図２に図示する画素回路１１は、たとえばフォトダイオードで形成された光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５を有する。
【００２８】
光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（電子）に光電変換し、その電荷を蓄積する。
【００２９】
図２に図示する各々のトランジスタには、ｎチャネルの絶縁ゲート型電界効果トランジスタが一例として採用されている。
【００３０】
転送トランジスタ１１２は、光電変換素子１１１が蓄積した電荷をＦＤに転送するために、光電変換素子１１１のカソード側とＦＤとの間に接続されている。転送トランジスタ１１２のゲートには、転送信号線ＬＴＲＮ（ｍ）が接続されている。この転送信号線ＬＴＲＮ（ｍ）の一端は、行駆動回路１３に接続されている。
【００３１】
フローティングディフュージョンＦＤ（以下「ＦＤ」）には、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
【００３２】
リセットトランジスタ１１３は、ＦＤの電位を電源電圧ＶＤＤにリセットするために、ＦＤと電源電圧ＶＤＤとの間に接続されている。リセットトランジスタ１１３のゲートには、リセット信号線ＬＲＳＴ（ｍ）が接続されている。このリセット信号線ＬＲＳＴ（ｍ）の一端は、行駆動回路１３に接続されている。
【００３３】
増幅トランジスタ１１４は、ドレインが電源電圧ＶＤＤに、ソースが選択トランジスタ１１５のドレインに接続されている。増幅トランジスタ１１４は、ＦＤの電位を増幅する。
【００３４】
選択トランジスタ１１５は、増幅トランジスタ１１４と直列接続となるようにドレインが増幅トランジスタ１１４のソースに接続され、ソースが垂直信号線ＬＶＳＬ（ｎ）に接続され、ゲートが選択信号線ＬＳＥＬ（ｍ）に接続されている。この選択信号線ＬＳＥＬ（ｍ）の一端は、行駆動回路１３に接続されている。
【００３５】
垂直信号線ＬＶＳＬ（ｎ）には、電流源１８が接続されており、増幅トランジスタ１１４と電流源１８とによって、ソースフォロワ回路が形成されている。垂直信号線ＬＶＳＬ（ｎ）の一端には、カラム処理回路１４が接続されている。
【００３６】
［カラム処理回路１４の構成例］
カラム処理回路１４の構成例を図３に関連付けて説明する。
図３は、本発明の第１実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
図３には、垂直信号線ＬＶＳＬ（ｎ）に接続されたｍ行目の画素回路１１が図示され、転送信号線ＬＴＲＮ（ｍ）等が適宜省略されている。
【００３７】
各構成要素の接続形態について説明する。図３に図示するカラム処理回路１４において、各ＡＤＣ回路１４１は、ＶＣＯ（本発明のクロック信号生成部）１４１１、カウンタ（ＣＮＴ）１４１２、キャパシタＣ１、およびクランプスイッチＳＷ１を有する。
【００３８】
画素回路１１の電圧信号が出力される出力ノードＮＤ１は、垂直信号線ＬＶＳＬ（ｎ）上に形成されている。キャパシタＣａは、出力ノードＮＤ１に出力された電圧信号のＤＣ（直流）成分をカットするため、出力ノードＮＤ１とノードＮＤ２との間に接続されている。
【００３９】
ＶＣＯ１４１１の制御端子は、垂直信号線ＬＶＳＬ（ｎ）上のノードＮＤ２に接続されている。ＶＣＯ１４１１の出力端子は、カウンタ１４１２の入力端子に接続されている。
カウンタ１４１２の入力端子は、ＶＣＯ１４１１の出力端子に接続されている。カウンタ１４１２の出力端子は、水平転送信号線ＬＨＳＴに接続されている。
水平転送信号線ＬＨＳＴの本数Ｎは、カウンタ１４１２の個数に等しい。各水平転送信号線ＬＨＳＴの一端は、ＤＰＵ１７に共通に接続されている。
【００４０】
電圧源（本発明の電圧部）１４１３は、信号線Ｌ１に接続されている。電圧源１４１３は、カラム処理回路１４の内部に配置されているが、カラム処理回路１４の外部に配置することもできる。
クランプスイッチＳＷ１は、ノードＮＤ２と信号線Ｌ１上のノードＮＤ３との間に接続されている。
なお、電圧源１４１３およびクランプスイッチＳＷ１によって、本発明の第１実施形態の特徴である校正部が構成されている。
【００４１】
［ＶＣＯ１４１１の構成例］
ＶＣＯ１４１１の構成例について説明する。
図４は、本発明の第１実施形態に係るＶＣＯの構成例を示す等価回路図である。
【００４２】
図４に図示するＶＣＯ１４１１は、本実施形態においては、リングオシレータ型のＶＣＯである。具体的には、ＶＣＯ１４１１は、３個のインバータ１４１１１〜１４１１３、電流量を可変できる定電流源１４１１４〜１４１１６、および比較器１４１１７を有する。
【００４３】
初段のインバータ１４１１１の入力端子は、ＶＣＯ１４１１の制御端子ＣＩＮに接続されている。この制御端子ＣＩＮは、垂直信号線ＬＶＳＬ（ｎ）上のノードＮＤ２（図３参照）に接続されている。
【００４４】
各インバータ１４１１１〜１４１１３は、出力が次段のインバータに入力されるようにリング状に接続されている。このとき、最終段のインバータ１４１１３の出力が初段のインバータ１４１１１にフィードバックされるように、ノードＮＤ４とノードＮＤ５とが接続されている。
【００４５】
各インバータ１４１１１〜１４１１３の第１電源接続端子は、電源電圧ＶＤＤに接続されている。各インバータ１４１１１〜１４１１３の第２電源接続端子は、定電流源１４１１４〜１４１１６に接続されている。
【００４６】
比較器１４１１７の入力端子は、ノードＮＤ５に接続され、比較器１４１１７の出力端子は、ＶＣＯ１４１１の出力端子ＣＯＵＴに接続されている。
【００４７】
［ＶＣＯ１４１１の動作例］
ＶＣＯ１４１１の動作例について説明する。
ＶＣＯ１４１１の制御端子ＣＩＮに画素回路１１から電圧信号（アナログ信号）ＳＶＳＬが供給されると、最終段のインバータ１４１１３は、初段のインバータ１４１１１に入力された信号と逆位相の信号を出力する。最終段のインバータ１４１１３の出力が初段のインバータ１４１１１の入力にフィードバックされることから、初段のインバータ１４１１１に入力された信号が発振する。
【００４８】
そして、比較器１４１１７は、たとえば、最終段のインバータ１４１１３の出力と接地電位とを比較し、ハイレベルの信号のみを出力する。
これにより、比較器１４１１７は、パルス状のクロック信号ＳＣＫを出力端子ＣＯＵＴに出力する。
【００４９】
なお、インバータの数は発振を可能にするため奇数個であればよく、好適な数（たとえば５個）のインバータをリング状に接続することができる。
【００５０】
このように、リングオシレータ型のＶＣＯ１４１１は、回路構成が簡潔となり、ＶＣＯ１４１１のレイアウト面積を縮小することができる。その結果、カラム処理回路のレイアウト面積が、電圧比較器を採用したものよりも小さくなるという利点がある。
【００５１】
図５は、本発明の第１実施形態に係るＶＣＯの入力電圧−出力周波数の関係を示す一例の図である。
【００５２】
図５に図示するように、ＶＣＯ１４１１は、入力電圧Ｖが高い程、発振周波数Ｆが高いクロック信号ＳＣＫ（図４参照）を出力する。入力電圧Ｖが電圧Ｖ１〜Ｖ２の範囲では、入力電圧Ｖに対する出力周波数Ｆの変化の割合ＫＶＣＯ（＝ΔＦ／ΔＶ）は一定である。
すなわち、ＶＣＯ１４１１は、電圧Ｖ１〜Ｖ２の範囲において、入力電圧Ｖに比例した周波数Ｆのクロック信号ＳＣＫを生成する。
以下、入力電圧Ｖは、電圧Ｖ１〜Ｖ２の範囲であるものとする。
【００５３】
発振周波数Ｆは、図４に図示する定電流源１４１１４〜１４１１６の電流量を制御することによって調整することができる。この場合、制御回路１６が制御信号ＳＣＴＲＬを定電流源１４１１４〜１４１１６に出力することによって、定電流源１４１１４〜１４１１６の電流量が可変される。
【００５４】
［カウンタ１４１２の詳細］
図３に図示するカウンタ１４１２には、ＶＣＯ１４１１からクロック信号ＳＣＫが入力される。カウンタ１４１２は、制御回路１６から入力されたＣＥ信号ＳＣＥがハイレベルの期間に、クロック信号ＳＣＫをアップカウントまたはダウンカウントする。
カウンタ１４１２の行うアップカウントまたはダウンカウントは、制御回路１６から入力される制御信号（不図示）によって切り替えられる。
カウンタ１４１２は、カウント終了後、ＡＤＣ回路１４１内部のメモリ（不図示）にカウント値を格納する。
ＡＤＣ回路１４１内部のメモリは、水平走査回路１５から選択信号ＳＨが入力されると、カウント値を水平転送信号線ＬＨＳＴを介してＤＰＵ１７に出力する。
【００５５】
上述したＡＤＣ回路１４１は、Ａ／Ｄ変換の際にＣＤＳ処理を行うため、画素回路１１から電圧信号ＳＶＳＬを２回読み出す。
１回目には、ＡＤＣ回路１４１は、リセットレベルでの電圧信号ＳＶＳＬの読み出し、この電圧信号ＳＶＳＬに対してＡ／Ｄ変換を行う。このときにＡ／Ｄ変換される期間はＰ相（本発明の第１の期間）と称される。リセットレベルとは、画素回路１１のＦＤの電位が電源電圧ＶＤＤにリセットされたときのＦＤの電圧レベルをいう。
２回目には、ＡＤＣ回路１４１は、光電変換素子１１１が蓄積した電荷が読み出し（画素の読み出し）、この電荷量に応じた電圧信号ＳＶＳＬに対してＡ／Ｄ変換を行う。このときにＡ／Ｄ変換される期間はＤ相（本発明の第２の期間）と称される。
【００５６】
［校正部ＲＥＶＣの構成例］
校正部ＲＥＶＣの構成例について説明する。
図６は、本発明の第１実施形態に係る校正部の例を示す概略ブロック図である。図６には、校正部ＲＥＶＣおよびＶＣＯ１４１１が図示されている。
【００５７】
図６に図示する校正部ＲＥＶＣは、上述したように、電圧源１４１３およびクランプスイッチＳＷ１によって構成されている。校正部ＲＥＶＣは、Ｐ相において、ＶＣＯ１４１１の発振周波数Ｆを一定にするために、ＶＣＯ１４１１の入力電圧Ｖを一定に校正する。
【００５８】
クランプスイッチＳＷ１は、制御回路１６の制御信号ＳＣＴＲに基づきオン（通電）またはオフ（非通電）の状態に保持される。具体的には、クランプスイッチＳＷ１は、制御信号ＳＣＴＲがハイレベルのとき、オンの状態に保持され、制御信号ＳＣＴＲがローレベルのとき、オフの状態に保持される。
電圧源１４１３は、信号線Ｌ１に校正電圧Ｖｒｅｆを印加する。
【００５９】
［校正部ＲＥＶＣの動作例］
校正部ＲＥＶＣの動作例について説明する。
クランプスイッチＳＷ１は、Ｐ相において、カウンタ１４１２がクロック信号ＳＣＫのカウントを開始する前に、制御回路１６からの制御信号ＳＣＴＲによって、所定期間オンの状態に保持される。
このとき、電圧源１４１３が生成した校正電圧Ｖｒｅｆは、クランプスイッチＳＷ１を介してノードＮＤ２に供給される。
これにより、ノードＮＤ２には、リセットレベルでの電圧信号ＳＶＳＬと校正電圧Ｖｒｅｆとが供給され、電圧信号ＳＶＳＬに校正電圧Ｖｒｅｆが重畳される。
このとき、電圧源１４１３は、ＶＣＯ１４１１に入力される入力電圧Ｖが一定となるように、校正電圧Ｖｒｅｆを生成する。その結果、ＶＣＯ１４１１の発振周波数Ｆも一定となる。
【００６０】
［画素回路１１の動作例］
以下、ＣＭＯＳイメージセンサ１の動作について説明する。始めに、ｍ行ｎ列目の画素回路１１の動作例を図２および図７を参照しながら説明する。
【００６１】
図７は、本発明の第１実施形態に係る画素回路の動作例を示すタイミングチャートである。
図７（Ａ）は、リセット信号線ＬＲＳＴ（ｍ）に供給されるリセット信号ＳＲＳＴを示す。
図７（Ｂ）は、転送信号線ＬＴＲＮ（ｍ）に供給される転送信号ＳＴＲＮを示す。
図７（Ｃ）は、選択信号線ＬＳＥＬ（ｍ）に供給される選択信号ＳＥＬを示す。
【００６２】
初めに、ｍ行目の画素回路１１に対してリセット（電子シャッタ）が実行される。
時間ｔ１において、行駆動回路１３は、図７（Ａ）に図示するように、パルス状のリセット信号ＳＲＥＴをリセット信号線ＬＲＳＴ（ｍ）に供給する。
同時に、行駆動回路１３は、図７（Ｂ）に図示するように、パルス状の転送信号ＳＴＲＮを転送信号線ＬＴＲＮ（ｍ）に供給する。
【００６３】
転送トランジスタ１１２およびリセットトランジスタ１１３は、パルス幅の期間、同時にオン状態となる。光電変換素子１１１に蓄積されている電荷が、ＦＤに転送され、光電変換素子１１１に蓄積された電荷が、電源電圧ＶＤＤに排出されると共に、ＦＤの電位が電源電圧ＶＤＤにリセットされる。
【００６４】
リセットの実行後、光電変換素子１１１は、入射光を受けて電荷の蓄積を開始する。画素回路１１が電荷を蓄積する期間は、電荷蓄積時間Δｔで示される期間である。その後、画素回路１１に蓄積された電荷の読み出しが行われる。
【００６５】
時間ｔ２において、行駆動回路１３は、図７（Ｃ）に図示するように、ハイレベルの選択信号ＳＥＬを電荷の読み出し動作が終了する時間ｔ４まで選択信号線ＬＳＥＬ（ｍ）に供給する。
画素回路１１の選択トランジスタ１１５は、同一行の画素回路１１の電荷の読み出し動作が終了するまでオン状態が保持される。
【００６６】
これと共に、行駆動回路１３は、図７（Ａ）に図示するように、パルス状のリセット信号ＳＲＳＴをリセット信号線ＬＲＳＴ（ｍ）に供給する。
これにより、ＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。このとき、ＦＤの電位が電圧信号ＳＶＳＬとして垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１に出力される。
【００６７】
このとき、出力ノードＮＤ１に出力された電圧信号ＳＶＳＬが、カラム処理回路１４に入力される。
カラム処理回路１４のＡＤＣ回路１４１は、入力された電圧信号ＳＶＳＬをＡ／Ｄ変換する（Ｐ相）。
【００６８】
時間ｔ３において、行駆動回路１３は、図７（Ｂ）に図示するように、パルス状の転送信号ＳＴＲＮを転送信号線ＬＴＲＮ（ｍ）に供給する。
パルス幅の期間、転送トランジスタ１１２がオン状態となる。このとき、リセットトランジスタ１１３は、オフ状態に保持されているため、光電変換素子１１１に蓄積されている電荷がＦＤに転送される。そして、ＦＤの電位は、増幅トランジスタ１１４によって増幅される。
【００６９】
図２に図示するように、増幅トランジスタ１１４と電流源１８とによって、ソースフォロワ回路が形成されている。
これによって、電流源１８と増幅トランジスタ１１４との間にバイアス電流が流れ、増幅された電圧信号は、選択トランジスタ１１５を介して垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１に出力される。
【００７０】
その後、出力ノードＮＤ１に出力された電圧信号ＳＶＳＬが、カラム処理回路１４のＡＤＣ回路１４１に入力される（Ｄ相）。
【００７１】
［カラム処理回路１４の動作例］
図３に図示するｎ列目のカラム処理回路１４の動作を中心に、ＣＭＯＳイメージセンサ１の動作について説明する。
【００７２】
図８は、本発明の第１実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
図８（Ａ）は、リセット信号ＳＲＳＴを示し、図８（Ｂ）は、転送信号ＳＴＲＮを示し、図８（Ｃ）は、選択信号ＳＥＬを示す。
図８（Ｄ）は、電圧信号ＳＶＳＬを示す。
図８（Ｅ）は、クランプスイッチＳＷ１のオン・オフを制御する制御信号ＳＣＴＬを示す。
図８（Ｆ）は、ＶＣＯ１４１１の発振周波数Ｆを示す。
図８（Ｇ）は、ＣＥ信号ＳＣＥを示す。図８（Ｈ）は、カウンタ１４１２のカウント値を示す。
なお、図８に示す時間ｔ２およびｔ３は、図７に示す時間ｔ２およびｔ３に各々対応している。
【００７３】
Ｐ相でのカラム処理回路１４の動作について説明する。
時間ｔ２において、図８（Ａ）に図示するように、パルス状のリセット信号ＳＲＳＴがリセットトランジスタ１１３のゲートに供給される。これと共に、図８（Ｃ）に図示するように、ハイレベルの選択信号ＳＥＬが選択トランジスタ１１５のゲートに供給される。
【００７４】
これにより、ＦＤの電位が一旦、電源電圧ＶＤＤにリセットされる。このとき、図８（Ｄ）に図示するように、ＦＤの電位が電圧信号ＳＶＳＬとして垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１に出力される。
【００７５】
時間ｔ２において電圧信号ＳＶＳＬの電圧は急激に上昇している。電圧信号ＳＶＳＬの電圧が略一定の電圧Ｖｐとなる時間ｔ２ａにおいて、制御回路１６は、ハイレベルの制御信号ＳＣＴＬをクランプスイッチＳＷ１に出力する。
これによって、クランプスイッチＳＷ１は、時間ｔ２ａから後述する時間ｔ２ｂまでの期間、オンの状態に保持される。時間ｔ２ａ〜ｔ２ｂまでの期間を校正期間ΔＴＲと称する。
【００７６】
電圧源１４１３が生成した校正電圧Ｖｒｅｆが、クランプスイッチＳＷ１を介してノードＮＤ２に供給される。ノードＮＤ２には、リセットレベルでの電圧信号ＳＶＳＬが供給されているため、電圧信号ＳＶＳＬに校正電圧Ｖｒｅｆが重畳される。
【００７７】
これによって、制御信号ＳＣＴＬがハイレベルの間に、図８（Ｄ）に図示するように、ＶＣＯ１４１１の入力電圧Ｖが一定の電圧Ｖｐに校正される。これに伴い、図８（Ｆ）に図示するように、ＶＣＯ１４１１の発振周波数Ｆも一定の発振周波数Ｆｐに校正される。
【００７８】
図８（Ｆ）に図示するように、時間ｔ２ｂにおいて、ＶＣＯ１４１１の発振周波数Ｆが発振周波数Ｆｐに校正されたとき、制御回路１６は、ハイレベルの制御信号ＳＣＴＬをローレベルに切り替える。
これによって、クランプスイッチＳＷ１は、オフの状態に保持される。
【００７９】
時間ｔ２ｂにおいて、ＶＣＯ１４１１は、電圧Ｖｐに応じた発振周波数Ｆｐのクロック信号ＳＣＫをカウンタ１４１２に出力する。
そして、制御回路１６は、ハイレベルのＣＥ信号ＳＣＥを時間ｔ２ｃまでカウンタ１４１２に出力する。これと共に、制御回路１６は、アップカウントを行う制御信号をカウンタ１４１２に出力する。
これにより、カウンタ１４１２は、クロック信号ＳＣＫを時間ｔ２ｃまでアップカウントする。
【００８０】
アップカウントが終了した時間ｔ２ｃにおいて、カウンタ１４１２は、カウント値ＣＮＴｐをＡＤＣ回路１４１内部のメモリ（不図示）に格納する。
【００８１】
Ｄ相でのカラム処理回路１４の動作について説明する。
時間ｔ３において、図８（Ｂ）に図示するように、パルス状の転送信号ＳＴＲＮが転送信号線ＬＴＲＮ（ｍ）に供給されると、光電変換素子１１１に蓄積されている電荷がＦＤに転送される。
増幅トランジスタ１１４によって増幅された電圧信号は、図８（Ｄ）に図示するように、選択トランジスタ１１５を介して垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１に出力される。
これに伴い、ＶＣＯ１４１１の入力電圧Ｖが電圧Ｖｄに変動する。
【００８２】
Ｄ相では、図８（Ｅ）に図示するように、制御信号ＳＣＴＬはローレベルであるため、クランプスイッチＳＷ１はオフの状態に保持されている。
したがって、Ｄ相では、ＶＣＯ１４１１の入力電圧Ｖの校正が行われない。すなわち、ＶＣＯ１４１１の入力電圧Ｖは、画素回路１１から読み出した電圧信号ＳＶＳＬの電圧Ｖｄである。
ＶＣＯ１４１１は、図８（Ｆ）に図示するように、電圧Ｖｐからゆっくりと下降する電圧Ｖｄに応じた発振周波数Ｆｄのクロック信号ＳＣＫをカウンタ１４１２に出力する。
【００８３】
電圧信号ＳＶＳＬが電圧Ｖｄに安定した時間ｔ３ａにおいて、制御回路１６は、ハイレベルのＣＥ信号ＳＣＥを時間ｔ３ｂまでカウンタ１４１２に出力する。これと共に、制御回路１６は、ダウンカウントを行う制御信号をカウンタ１４１２に出力する。
これにより、カウンタ１４１２は、クロック信号ＳＣＫを時間ｔ３ｂまでダウンカウントする。
【００８４】
ダウンカウントが終了した時間ｔ２ｃにおいて、カウンタ１４１２は、カウント値ＣＮＴｄをＡＤＣ回路１４１内部のメモリ（不図示）に格納する。
【００８５】
その後、ＤＰＵ１７は、Ｐ相でのカウント値ＣＮＴｐとＤ相でのカウント値ＣＮＴｄとをＡＤＣ回路１４１内部のメモリから読み出す。
Ｄ相でのカウント値ＣＮＴｄには、リセットレベルでのカウント値ＣＮＴｐが含まれているため、ＤＰＵ１７は、カウント値ＣＮＴｄとカウント値ＣＮＴｐとの差分ΔＣＮＴ（＝ＣＮＴｄ−ＣＮＴｐ）を算出する。
これにより、本来のアナログ信号に対するデジタル信号を取得することができる。
【００８６】
以上、詳細に説明した第１実施形態によれば、ＶＣＯ１４１１の性能に左右されず、ＶＣＯ１４１１の発振周波数が素早く安定するため、Ｐ相におけるＡ／Ｄ変換の際に安定したカウントを行うことができる。
さらに、カウンタ１４１２が、ハイレベルのＣＥ信号ＳＣＥを受けた期間にのみカウントを行うため、ＶＣＯの性能にばらつきがあっても、Ｄ相でのカウント値を精度良く求めることができる。
したがって、Ｐ相でのＡ／Ｄ変換の所要時間を短縮することができるだけでなく、Ａ／Ｄ変換自体を高速に行うことができる。
【００８７】
カラム処理回路１４は、ランプ状の参照電圧等を生成するＤＡＣ回路や電圧比較器を使用しない。このため、カラム処理回路内部の配線が簡潔となり、カラム処理回路１４のレイアウト面積がＤＡＣ回路や電圧比較器を使用したカラム処理回路のものよりも縮小することができるという利点がある。
【００８８】
信号の伝送路を短くすることができるため、カラム処理回路１４の駆動周波数を上げることができる。
これにより、フレームレートやＡ／Ｄ変換されたデジタル信号のビット幅を上げることができる。
デジタル信号のビット幅が上がれば、精度の高いデジタルゲインを得ることができるため、ＣＭＯＳイメージセンサ１が出力した画像信号に対してアナログゲインを掛ける必要がないという利点がある。
【００８９】
カウンタ１４１２は、カウント値がオーバーフローにならない限り、一定期間動作しているため、カウンタ１４１２の消費電力が規則的に変動する。
したがって、Ａ／Ｄ変換の際に発生したノイズの解析を容易に行うことができる。
【００９０】
ＶＣＯ１４１１が出力するクロック信号ＳＣＫは、発振周波数のデジタル信号である。
したがって、クロック信号ＳＣＫの振幅を低く抑えることにより、カラム処理回路１４の消費電力を低減することができる。
クロック信号ＳＣＫの振幅を低く抑えることによる効果として、クロック信号ＳＣＫがハイレベルからローレベル（ローレベルからハイレベル）に遷移する遷移時間が短くなる。
このため、ＶＣＯ１４１１の発振周波数を上げることにより、更にＡ／Ｄ変換の高速化を図ることができる。
【００９１】
〈２．第２実施形態〉
第２実施形態は、ＡＤＣ回路１４１内にＰＬＬ回路を形成することによって、Ｐ相でのカウントが開始される前に、ＶＣＯ１４１１の入力電圧Ｖを一定に校正するものである。以下、第１実施形態と異なる点について説明する。
【００９２】
［カラム処理回路１４ａの構成例］
図９は、本発明の第２実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
図９には、垂直信号線ＬＶＳＬ（ｎ）に接続されたｍ行目の画素回路１１が図示され、転送信号線ＬＴＲＮ（ｍ）等が適宜省略されている。
【００９３】
図９に図示するように、カラム処理回路１４ａには、ＰＬＬ回路（本発明の位相同期ループ）が形成されている。
このＰＬＬ回路は、電圧制御発振器としてのＶＣＯ１４１１、クランプスイッチＳＷ１ａ、ローパスフィルタ（ＬＰＦ）１４１４、プログラマブル・カウンタ（ＰＣＮＴ）１４１５、位相比較器（ＰＣ）１４１６、およびチャージポンプ（ＣＨＰ）１４１７によって形成されている。
ただし、ＰＬＬ回路は、クランプスイッチＳＷ１ａがオンの状態に保持されている期間に形成される。
【００９４】
［校正部ＲＥＶＣａの構成例］
校正部ＲＥＶＣａの構成例について説明する。
図１０は、本発明の第２実施形態に係る校正部の構成例を示すブロック図である。図１０では、クランプスイッチＳＷ１ａがオンの状態に保持されている。
【００９５】
図１０に図示する校正部ＲＥＶＣａは、ＰＬＬ回路を形成することにより、ＶＣＯ１４１１の入力電圧Ｖを一定に校正する。校正部ＲＥＶＣａを構成する各構成要素は、次のように接続されている。
【００９６】
具体的には、ローパスフィルタ１４１４の入力側は、ノードＮＤ２に接続されている。ローパスフィルタ１４１４の出力側は、ＶＣＯ１４１１の制御端子に接続されている。
【００９７】
ＶＣＯ１４１１の出力端子は、プリカウンタ１４１５の入力端子に接続されている。
プリカウンタ１４１５の第１出力端子は、カウンタ１４１２の入力端子および位相比較器１４１６の第１入力端子に接続されている。プリカウンタ１４１５の第２出力端子は、ＤＰＵ１７に接続されている。
【００９８】
位相比較器１４１６の第２入力端子は、信号線Ｌ２に接続されている。位相比較器１４１６の出力端子は、チャージポンプ１４１７の入力端子に接続されている。
チャージポンプ１４１７の出力端子は、クランプスイッチＳＷ１ａを介してノードＮＤ２に接続されている。
【００９９】
［校正部ＲＥＶＣａの動作例］
制御回路１６は、校正期間ΔＴＲに、制御信号ＳＣＴＲをクランプスイッチＳＷ１に出力する。
校正期間ΔＴＲに、クランプスイッチＳＷ１がオンの状態に保持されことにより、ＰＬＬ回路が動作する。
以下、校正期間ΔＴＲにおける校正部ＲＥＶＣａの各構成要素の動作について説明する。
【０１００】
信号線Ｌ２には、制御回路１６によって、所定周波数の参照クロック信号ＣＫｒｅｆが供給される。
【０１０１】
ローパスフィルタ１４１４には、ノードＮＤ２に供給された電圧信号ＳＶＳＬが入力される。ローパスフィルタ１４１４は、電圧信号ＳＶＳＬの高周波成分や位相比較器１４１６にて生じた高周波成分を除去し、チャージポンプ１４１７によって急激に上昇した電圧を平滑化する。
【０１０２】
ＶＣＯ１４１１は、ローパスフィルタ１４１４を介して入力された入力電圧Ｖに応じた発振周波数Ｆのクロック信号ＳＣＫをプリカウンタ１４１５に出力する。
【０１０３】
プリカウンタ１４１５は、たとえばプログラマブル・カウンタである。プリカウンタ１４１５は、１／Ｎ分周器として機能する。プリカウンタ１４１５は、ＶＣＯ１４１１から入力されたクロック信号ＳＣＫをアップカウントする。
ただし、プリカウンタ１４１５は、分周比Ｎを記憶しており、カウント値が分周比Ｎに達したとき、このカウント値を０にクリアする。このとき、プリカウンタ１４１５は、カウント値を０にクリアした旨の信号をＤＰＵ１７および位相比較器１４１６に出力する。
この信号は、ＶＣＯ１４１１から入力されたクロック信号ＳＣＫを１／Ｎに分周したものである。
【０１０４】
なお、校正期間ΔＴＲでは、カウンタ１４１２に入力されるＣＥ信号ＳＣＥはローレベルに設定されるため（図１１（Ｇ）参照）、カウンタ１４１２は、分周されたクロック信号ＳＣＫ／Ｎが入力されても、カウントを行わない。
【０１０５】
位相比較器１４１６は、プリカウンタ１４１５によって分周されたクロック信号ＳＣＫ／Ｎの位相（周波数）と、信号線Ｌ２に供給された参照クロック信号ＣＫｒｅｆの位相（周波数）とを比較する。位相比較器１４１６は、この２つの信号の位相差（周波数差）に比例した電圧を生成し、生成した電圧をチャージポンプ１４１７に出力する。
【０１０６】
チャージポンプ１４１７は、位相比較器１４１６から入力された電圧を上昇させ、上昇させた電圧をローパスフィルタ１４１４に出力する。
【０１０７】
このようなＰＬＬ回路が形成された校正部ＲＥＶＣａは、クロック信号ＳＣＫと参照クロック信号（本発明の基準信号）ＣＫｒｅｆとの位相差が減少するように動作する。この２つの信号の位相差がなくなると（ロック状態という）、ローパスフィルタ１４１４の出力電圧、すなわちＶＣＯ１４１１の入力電圧Ｖが一定に校正される。
【０１０８】
なお、ロック状態では、ＶＣＯ１４１１の発振周波数Ｆが「Ｎ×Ｆ（ＣＫｒｅｆ）」に固定される。Ｎは分周比を示し、Ｆ（ＣＫｒｅｆ）は参照クロック信号ＣＫｒｅｆの周波数を示す。
【０１０９】
Ｄ相では、クランプスイッチＳＷ１ａがオフの状態に保持されているため、ノードＮＤ２に供給された電圧信号ＳＶＳＬは、入力電圧Ｖとしてローパスフィルタ１４１４を介してＶＣＯ１４１１に入力される。
ＶＣＯ１４１１は、入力電圧Ｖに応じた発振周波数Ｆのクロック信号ＳＣＫをプリカウンタ１４１５を介してカウンタ１４１２に出力する。
なお、Ｄ相ではプリカウンタ１４１５はカウントを行わない。
【０１１０】
［カラム処理回路１４ａの動作例］
図１０に図示するｎ列目のカラム処理回路１４ａの動作について説明する。
【０１１１】
図１１は、本発明の第２実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
【０１１２】
第２実施形態では、Ｐ相の校正期間ΔＴＲにおけるカラム処理回路の動作が第１実施形態のものと異なる。
詳細には、制御回路１６は、校正期間ΔＴＲに、ハイレベルの制御信号ＳＣＴＬをクランプスイッチＳＷ１ａに出力する。これによって、クランプスイッチＳＷ１は、校正期間ΔＴＲにオンの状態に保持される。
【０１１３】
ＰＬＬ回路が形成された校正部ＲＥＶＣａには、図１１（Ｄ）に図示する電圧信号ＳＶＳＬが入力される。そして、校正部ＲＥＶＣａは、ＶＣＯ１４１１の入力電圧Ｖが一定になるように校正する。
【０１１４】
このとき、図１１（Ｈ）に図示する校正期間ΔＴＲにおいて、プリカウンタ１４１５は、ＶＣＯ１４１１から入力されたクロック信号ＳＣＫを１／Ｎに分周する。
プリカウンタ１４１５のカウント値は、分周比Ｎに達する度に、カウント値が０にクリアされる。
このため、プリカウンタ１４１５は、図１１（Ｈ）に図示するように、ＰＬＬ回路がロック状態になるまでカウントを繰り返す。
なお、図１１（Ｈ）には、時間ｔ２ａから時間ｔ２ｂにおいて、プリカウンタ１４１５のカウント値が図示されている。
【０１１５】
図１１（Ｆ）に図示するように、時間ｔ２ｂにおいて、ＶＣＯ１４１１の発振周波数Ｆが発振周波数Ｆｐに校正されたとき、制御回路１６は、ハイレベルの制御信号ＳＣＴＬをローレベルに切り替える。
これによって、クランプスイッチＳＷ１は、オフの状態に保持される。そして、プリカウンタ１４１５は、このカウント値をＤＰＵ１７に出力した後、カウント値を０にクリアする。
【０１１６】
その後、カラム処理回路１４ａは、第１実施形態と同様の動作を行う。
【０１１７】
第２実施形態においても、ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できるだけでなく、カラム処理回路のレイアウト面積を縮小させることができる。この他、第１実施形態と同様の効果を得ることができる。
【０１１８】
ＡＤＣ回路１４１内部でＰＬＬ回路が形成されているため、Ｐ相でのカウンタ値が温度、電源電圧、トランジスタ等の周波数特性に左右されず、一定となる。
このため、Ｐ相でのＡ／Ｄ変換の所要時間を短縮することができ、Ｄ相でのレンジを拡大することができる。
【０１１９】
〈３．第３実施形態〉
第２実施形態は、ＰＬＬ回路としての校正部ＲＥＶＡａがＶＣＯ１４１１の入力電圧Ｖを一定に校正することで、ＶＣＯ１４１１の発振周波数Ｆを一定するものである。
ところで、ＶＣＯ１４１１の変化の割合ＫＶＣＯ（図５参照）は、温度、電源電圧、あるいは製造過程でのばらつきに依存する。
第３実施形態は、このような温度などによる変化の割合ＫＶＣＯの変動を校正し、より安定したＶＣＯ１４１１の発振周波数Ｆを得るものである。
以下、第２実施形態と異なる点について説明する。
【０１２０】
［カラム処理回路１４ｂの構成例］
図１２は、本発明の第３実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
図１２には、垂直信号線ＬＶＳＬ（ｎ）に接続されたｍ行目の画素回路１１が図示され、転送信号線ＬＴＲＮ（ｍ）等が適宜省略されている。
【０１２１】
図１２に図示するように、カラム処理回路１４ｂは、ＶＣＯ１４１１の入力電圧Ｖを設定するためのトランジスタ１９を有する。
トランジスタ１９のドレインは、信号線Ｌ３に接続されている。トランジスタ１９のソースは、垂直信号線ＬＶＳＬ（ｎ）上の出力ノードＮＤ１とキャパシタＣａと間に接続されている。
【０１２２】
信号線Ｌ３には、トランジスタ１９のゲートにゲート電圧Ｖｄｓｆが印加されたとき、トランジスタ１９がオンに保持される電圧が印加されている。
ゲート電圧Ｖｄｓｆは、たとえば黒レベルの電圧Ｖ１（本発明の第１の電圧）、あるいはＤ相でのカウント期間（時間ｔ３ａ〜ｔ３ｂ）に、カウンタ１４１２が最大レンジとなるような電圧Ｖ２（本発明の第２の電圧）である。
なお、電圧Ｖ１、Ｖ２は、互いに異なる電圧であれば、好適に設定可能である。黒レベルとは、画素部１０に入射光が入射しない場合の出力ノードＮＤ１の電圧である。
【０１２３】
上述したトランジスタ１９およびＰＬＬ回路（図１０参照）によって、本発明の校正部が構成されている。
【０１２４】
［カラム処理回路１４ｂの動作例］
【０１２５】
ＶＣＯ１４１１の変化の割合ＫＶＣＯの理論値（本発明の設定すべき変化の割合）は、予め把握されている。カラム処理回路１４ｂの動作時の変化の割合ＫＶＣＯを計測し、この計測値と理論値とを比較することで、計測値の理論値からのズレ（誤差）が算出される。この計測した変化の割合ＫＶＣＯが理論値となるように校正される。
【０１２６】
計測すべき変化の割合ＫＶＣＯは、次の算出式によって求められる。
【０１２７】
（数１）
ＫＶＣＯ＝（Ｆ１−Ｆ２）／（Ｖ１−Ｖ２）  …（１）
ただし、Ｆ１＝ΔＣＮＴ１／ΔＴ１  …（２）
Ｆ２＝ΔＣＮＴ２／ΔＴ２  …（３）
【０１２８】
（１）〜（３）式において、Ｆ１（本発明の第１の出力周波数）は、Ｐ相でのゲート電圧Ｖｄｓｆが電圧Ｖ１であるときのＶＣＯ１４１１の出力周波数である。Ｆ２（本発明の第１の出力周波数）は、Ｄ相でのゲート電圧Ｖｄｓｆが電圧Ｖ２であるときのＶＣＯ１４１１の出力周波数である。
ΔＣＮＴ１は、Ｐ相でのゲート電圧Ｖｄｓｆが電圧Ｖ１であるときのカウント値である。ΔＣＮＴ２は、Ｄ相でのゲート電圧Ｖｄｓｆが電圧Ｖ２であるときのカウント値である。
ΔＴ１は、Ｐ相でのゲート電圧Ｖｄｓｆが電圧Ｖ１であるときのカウント期間（時間ｔ２ｂ〜ｔ２ｃ）である。ΔＴ２は、Ｄ相でのゲート電圧Ｖｄｓｆが電圧Ｖ２であるときのカウント期間（時間ｔ２ｂ〜ｔ２ｃ）である。
【０１２９】
（３）式に示すように、変化の割合ＫＶＣＯは、２つの出力周波数の差（Ｆ１−Ｆ２）と２つのゲート電圧Ｖｄｓｆの差（Ｖ１−Ｖ２）との比である。以下、計測すべき変化の割合ＫＶＣＯの算出方法について、図１３を参照しながら説明する。
【０１３０】
図１３は、本発明の第３実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
図１３（Ａ）は水平期間を示す。
図１３（Ｂ）はＡＤＣ回路１４１のＡ／Ｄ変換の処理を示す。
図１３（Ｃ）はＤＰＵ１７の処理を示す。
【０１３１】
画素回路１１は行単位で１行目から順次駆動され、画素の読み出しが行われる。図１３（Ａ）に図示するように、水平期間１ＨＳにおいて、（１）式に示す発振周波数Ｆ１、Ｆ２、すなわちカウント値ΔＣＮＴ１、ΔＣＮＴ２およびカウント期間ΔＴ１、ΔＴ２が求められる。
水平期間１ＨＳは、１行目の画素回路１１が駆動され、これらの画素の読み出しが行われる期間（時間ｔ１〜ｔ４：図７参照）である。
【０１３２】
具体的には、Ｐ相の時間ｔ２において（図１１参照）、トランジスタ１９のゲートに電圧Ｖ１が印加される。このとき、垂直信号線ＬＶＳＬ（ｎ）の電圧は、電圧Ｖ１となる。
【０１３３】
その後、Ｐ相の時間ｔ２ａにおいて（図１１参照）、クランプスイッチＳＷ１ａがオンの状態に保持される。時間ｔ２ｂにおいて（図１１参照）、ＰＬＬ回路が形成された校正部ＲＥＶＣａによって、ＶＣＯ１４１１の発振周波数Ｆが一定となったとき、カウンタ１４１２がアップカウントを行う。
これにより、Ｐ相でのカウント値ΔＣＮＴ１およびカウント期間ΔＴ１が求まる。
【０１３４】
その後、Ｄ相の時間ｔ３において、トランジスタ１９のゲートに電圧Ｖ２が印加される。このとき、垂直信号線ＬＶＳＬ（ｎ）の電圧ＶＳＬは、電圧Ｖ２となる。
その後、時間ｔ３ａ〜ｔ３ｂにおいて、カウンタ１４１２はダウンカウントを行う。
これにより、Ｄ相でのカウント値ΔＣＮＴ２およびカウント期間ΔＴ２が求まる。
【０１３５】
上述した水平期間１ＨＳにおけるＡＤＣ回路１４１の処理は、図１３（Ｂ）に図示する「ＤＳＦ信号」の期間に相当する。すなわち、ＡＤＣ回路１４１は、電圧Ｖ１および電圧Ｖ２に設定された電圧信号ＳＶＳＬに対してＡ／Ｄ変換を行う。
そして、ＡＤＣ回路１４１は、（１）式に示す各パラメータの値をＤＰＵ１７に出力する。
【０１３６】
図１３（Ｃ）に図示するように、ＤＰＵ１７（本発明の取得部、検出部および制御部）は、水平期間２ＨＳにて、ＡＤＣ回路１４１から各パラメータの値を取得する。水平期間２ＨＳは、２行目の画素回路１１が駆動され、これらの画素の読み出しが行われる期間である。
【０１３７】
その後、ＤＰＵ１７は、各パラメータから（１）式に従って変化の割合ＫＶＣＯを算出する。ＤＰＵ１７は、計測値としての変化の割合ＫＶＣＯと理論値としての変化の割合ＫＶＣＯとを比較し、計測値の理論値からのズレを検出する。
ＤＰＵ１７は、このズレを補正すべき値に補正する校正データを作成する。そして、ＤＰＵ１７は、この校正データを反映させるべく、ＰＬＬ回路を形成しているＶＣＯ１４１１のバイアス電流を制御して、ゲインを調整する。本実施形態においては、ＤＰＵ１７は、チャージポンプ１４１７を制御して、ＶＣＯ１４１１の入力電圧Ｖを校正する。
【０１３８】
ＡＤＣ回路１４１による変化の割合ＫＶＣＯの計測は、水平期間１ＨＳでのみ行われる。水平期間３ＨＳ以降は、変化の割合ＫＶＣＯが補正されたＶＣＯ１４１１によって、Ａ／Ｄ変換が行われる。
ＤＰＵ１７は、補正済のＶＣＯ１４１１によってＡ／Ｄ変換されたデジタル信号に対して処理を行う。
【０１３９】
図１４は、本発明の第３実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
図１４（Ａ）は水平期間を示す。
図１４（Ｂ）はＡＤＣ回路１４１のＡ／Ｄ変換の処理を示す。
図１４（Ｃ）はＤＰＵ１７の処理を示す。
図１４（Ｄ）はチャージポンプ１４１７の動作を示す。
【０１４０】
ＤＰＵ１７からＶＣＯ１４１１にフィードバックされた校正データは、次のようにして反映される。
図１４（Ｃ）に図示するように、ＤＰＵ１７は、校正データに基づいて、水平期間３ＨＳの直前に、チャージポンプ１４１７を制御する。
ＤＰＵ１７は、変化の割合ＫＶＣＯが理論値になるように、チャージポンプ１４１７の電圧を上昇させる。これにより、ＶＣＯ１４１１の変化の割合ＫＶＣＯが理論値に校正される。
ただし、校正データによる校正が反映されるまで、最短で１水平期間のタイムラグが生じる。
したがって、図１４（Ｃ）に図示するように、水平期間３ＨＳでは、ＤＰＵ１７は処理を行わない。
【０１４１】
上述した実施形態１〜３において、ＤＰＵ１７は、以下の式に示す処理によって、カウント値から元の電圧信号に復元することができる。
【０１４２】
（数２）
Ｃｐ＝Ｆｐ×Ｔｐ＝ＫＶＣＯ×Ｔｐ×Ｖｐ  …（４）
ただし、Ｖｐ＝Ｃｐ／（ＫＶＣＯ×Ｔｐ）  …（５）
Ｃｄ＝Ｆｄ×Ｔｄ＝ＫＶＣＯ×Ｔｄ×Ｖｄ  …（６）
ただし、Ｖｄ＝Ｃｄ／（ＫＶＣＯ×Ｔｄ）  …（７）
【０１４３】
（４）〜（７）式において、ＣｐはＰ相でのカウント値である。ＣｄはＤ相でのカウント値である。
ＦｐはＰ相でのＶＣＯ１４１１の出力周波数である。ＦｄはＤ相でのＶＣＯ１４１１の出力周波数である。
ＴｐはＰ相でのカウンタ１４１２のカウント時間（ｔ２ｂ〜ｔ２ｃ）である。ＴｄはＤ相でのカウンタ１４１２のカウント時間（ｔ３ａ〜ｔ３ｂ）である。
ＶｐはＰ相での電圧信号ＳＶＳＬの電圧である。ＶｄはＤ相での電圧信号ＳＶＳＬの電圧である。
【０１４４】
元の電圧信号Ｖｓｆは、Ｖｐ−Ｖｄであることから、以下の式を得ることができる。
【０１４５】
（数３）
Ｖｓｆ＝Ｖｐ−Ｖｄ＝Ｃｐ／（ＫＶＣＯ×Ｔｐ）−Ｃｄ／（ＫＶＣＯ×Ｔｄ）
＝（Ｃｐ−α）／（ＫＶＣＯ×Ｔｐ）  …（８）
ただし、Ｔｐ＝α×Ｔｄ  …（９）
【０１４６】
第３実施形態においても、ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できるだけでなく、カラム処理回路のレイアウト面積を縮小させることができる。この他、第１および第２実施形態と同様の効果を得ることができる。
【０１４７】
このような効果を有するＣＭＯＳイメージセンサ１は、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。
【０１４８】
図１５は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【０１４９】
カメラ２は、図１５に示すように、撮像素子としてのＣＭＯＳイメージセンサ１、このＣＭＯＳイメージセンサ１の画素領域（画素部１０）に入射光を導く（被写体像を結像する）光学系、およびＣＭＯＳイメージセンサ１の出力信号を処理する信号処理回路（ＤＳＰ）２２を有する。光学系は、たとえば入射光（像光）を撮像面上に結像させるレンズ２１で構成されている。
【０１５０】
信号処理回路２２は、ＣＭＯＳイメージセンサ１の出力信号に種々の画像処理を施す。信号処理回路２２で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。信号処理回路２２で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１５１】
上述したように、カメラ２等にＣＭＯＳイメージセンサ１を搭載することで、ＶＣＯの性能に左右されず、高速にＡ／Ｄ変換を実行できるだけでなく、カラム処理回路のレイアウト面積を縮小させることができる。
【図面の簡単な説明】
【０１５２】
【図１】本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略ブロック図である。
【図２】本発明の第１実施形態に係る画素回路の構成例を示す等価回路図である。
【図３】本発明の第１実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
【図４】本発明の第１実施形態に係るＶＣＯの構成例を示す等価回路図である。
【図５】本発明の第１実施形態に係るＶＣＯの入力電圧−出力周波数の関係を示す一例の図である。
【図６】本発明の第１実施形態に係る校正部の例を示す概略ブロック図である。
【図７】本発明の第１実施形態に係る画素回路の動作例を示すタイミングチャートである。
【図８】本発明の第１実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
【図９】本発明の第２実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
【図１０】本発明の第２実施形態に係る校正部の構成例を示すブロック図である。
【図１１】本発明の第２実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
【図１２】本発明の第３実施形態に係るカラム処理回路の構成例を示す概略ブロック図である。
【図１３】本発明の第３実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
【図１４】本発明の第３実施形態に係るカラム処理回路の動作例を示すタイミングチャートである。
【図１５】本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【符号の説明】
【０１５３】
１…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行選択回路、１３…行駆動回路、１４…カラム処理回路、１５…水平走査回路、１６…制御回路、１７…ＤＰＵ、１８…電流源、１９…トランジスタ、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１１５…選択トランジスタ、１４１…ＡＤＣ回路、１６２…制御回路のＰＬＬ回路、１４１１…ＶＣＯ、１４１１…クロック信号生成部、１４１２…カウンタ、１４１３…電圧源、１４１４…ローパスフィルタ、１４１５…プリカウンタ、１４１６…位相比較器、１４１７…チャージポンプ、１４１１１〜１４１１３…インバータ、１４１１４…定電流源、１４１１７…比較器、２…カメラ、２１…レンズ、２２…信号処理回路、ＳＷ１…クランプスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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