(57)【要約】【課題】  金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。【解決手段】  基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。【選択図】      図１４
2010251742.tif 000002
【特許請求の範囲】
【請求項１】
第１のデバイス領域及び第２のデバイス領域を含む基板と、
少なくとも第１の高ｋ誘電体と、前記第１の高ｋ誘電体の上にある少なくとも１つの希土類金属とを有する第１のゲート構造体を含む、前記第１のデバイス領域内にあるｎ型導電性デバイスと、
第２の高ｋ誘電体を有する第２のゲート構造体を含む、前記第２のデバイス領域内にあるｐ型導電性デバイスであって、デバイス・チャネルの上の前記第２のゲート構造体はＧｅ含有層を含む、ｐ型導電性デバイスと、
を含み、
前記第２の高ｋ誘電体は前記第１の高ｋ誘電体より大きい電荷を有する、
半導体デバイス。
【請求項２】
前記第１の高ｋ誘電体及び前記第２の高ｋ誘電体の少なくとも一方は、ＨｆＯ２、ＺｒＯｘ、Ａｌ２Ｏ３、又はＨｆＳｉＯｘＮｙである、請求項１に記載の半導体デバイス。
【請求項３】
前記第１の高ｋ誘電体及び前記第２の高ｋ誘電体の少なくとも一方は、窒化物含有層を含む、請求項１に記載の半導体デバイス。
【請求項４】
前記第１のゲート構造体及び前記第２のゲート構造体は金属ゲート導体を含み、前記第１のゲート構造体の前記金属ゲート導体は、前記第２のゲート構造体の前記金属ゲート導体と実質的に同じ組成である、請求項１に記載の半導体デバイス。
【請求項５】
前記ゲート導体はＴｉＮを含む、請求項４に記載の半導体デバイス。
【請求項６】
前記ｐ型導電性デバイスは、前記Ｇｅ含有層からなる前記デバイス・チャネルの上を覆うＳｉキャップをさらに含む、請求項１に記載の半導体デバイス。
【請求項７】
前記希土類金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、又はそれらの合金を含む、請求項１に記載の半導体デバイス。
【請求項８】
前記Ｇｅ含有層はＳｉＧｅである、請求項１に記載の半導体デバイス。
【請求項９】
各々が第１の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第１の部分と、各々が第２の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第２の部分とを含む基板であって、前記第２の厚さは前記第１の厚さより厚い、基板と、
前記基板の前記第１の部分及び前記第２の部分の各々の中に存在するｎ型デバイス領域であって、前記ｎ型デバイス領域内に存在する前記半導体デバイスは少なくとも１つの希土類金属からなるゲート構造体を含む、ｎ型デバイス領域と、
前記基板の前記第１の部分及び前記第２の部分の各々の中に存在するｐ型デバイス領域であって、前記ｐ型デバイス領域内に存在する前記半導体デバイスはＧｅ含有層を含むデバイス・チャネルを含む、ｐ型デバイス領域と、
を含む半導体デバイス。
【請求項１０】
前記ゲート誘電体の前記第１の厚さは１ｎｍから１０ｎｍまでの範囲であり、前記ゲート誘電体の前記第２の厚さは１ｎｍから３ｎｍまでの範囲である、請求項９に記載の半導体デバイス。
【請求項１１】
前記基板の前記第１の部分内に存在する前記半導体デバイスはアナログ・デバイスであり、前記基板の前記第２の部分内に存在する前記半導体デバイスはデジタル・デバイスである、請求項９に記載の半導体デバイス。
【請求項１２】
前記Ｇｅ含有層はＳｉＧｅである、請求項９に記載の半導体デバイス。
【請求項１３】
半導体デバイスを形成する方法であって、
ｐ型デバイス領域及びｎ型デバイス領域を有する基板を準備するステップと、
前記基板のｐ型デバイス領域の上にＧｅ含有層を形成するステップであって、前記Ｇｅ含有層は前記基板の前記ｎ型デバイス領域内には存在しない、ステップと、
前記ｐ型デバイス領域及び前記ｎ型デバイス領域の上に第１の誘電体層を形成するステップと、
前記ｐ型デバイス領域の少なくとも１つ及び前記ｎ型デバイス領域の少なくとも１つを含む前記基板の第１の部分から前記第１の誘電体層を除去するステップであって、前記第１の誘電体層の残りの部分は前記基板の第２の部分内に存在する、ステップと、
前記基板の前記第１の部分内の前記第１の誘電体層及び前記基板の前記第２の部分の上を覆うように第２の誘電体層を形成するステップと、
前記ｐ型デバイス領域及び前記ｎ型デバイス領域の上にゲート構造体を形成するステップであって、前記ｎ型デバイス領域への前記ゲート構造体は希土類金属を含む、ステップと、
を含む方法。
【請求項１４】
ｐ型デバイス領域及びｎ型デバイス領域を有する前記基板を準備する前記ステップは、前記ｐ型デバイス領域及び前記ｎ型デバイス領域の各々の上面にハードマスク誘電体層を形成するステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記基板の前記ｐ型デバイス領域の上に前記Ｇｅ含有層を形成する前記ステップの前に、前記方法は、前記ｎ型デバイス領域の上に前記ｐ型デバイス領域を露出させるエッチング・マスクを形成するステップと、前記ｎ型デバイス領域内のハードマスク誘電体層をエッチングして前記ｐ型デバイス領域内の前記基板の上面を露出させるステップと、前記エッチング・マスクを除去するステップとをさらに含む、請求項１３に記載の方法。
【請求項１６】
前記Ｇｅ含有層はＳｉＧｅからなる、請求項１３に記載の方法。
【請求項１７】
前記ｐ型デバイス領域及び前記ｎ型デバイス領域の上に前記第１の誘電体層を形成する前記ステップは、前記ｎ型デバイス領域からハードマスク誘電体層の残りの部分を除去するステップと、１ｎｍから１０ｎｍまでの範囲の厚さを有する前記誘電体層を堆積させるステップとを含む、請求項１６に記載の方法。
【請求項１８】
前記基板の前記第１の部分内の前記第１の誘電体層及び前記基板の前記第２の部分の上を覆うように第２の誘電体層を形成する前記ステップは、１ｎｍから３ｎｍまでの範囲の厚さを有する高ｋ誘電体材料を堆積させるステップを含む、請求項１７に記載の方法。
【請求項１９】
前記ｐ型デバイス領域及び前記ｎ型デバイス領域の上にゲート構造体を形成する前記ステップは、
前記高ｋ誘電体材料の上に希土類金属を堆積させるステップと、
前記ｐ型デバイス領域から前記希土類金属を除去するステップと、
前記ｎ型デバイス領域内の前記希土類金属及び前記ｐ型デバイス領域内の高ｋ誘電体材料の上を覆うように金属窒化物層を形成するステップと、
前記金属窒化物層の上にＳｉ含有層を形成するステップと、
を含む、請求項１７に記載の方法。
【請求項２０】
前記基板の前記第１の部分内のアナログ・デバイスと、前記基板の前記第２の部分内のデジタル・デバイスとを含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属酸化膜半導体電界効果トランジスタにおけるゲート構造体に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、スイッチング、増幅、フィルタリング、並びにアナログ電気信号及びデジタル電気信号の両方に関連した他のタスクのために、電子産業において広く用いられている。それらの中で最も一般的なものは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ又はＭＯＳ）であり、そこでは、ゲート構造体に通電し、半導体ボディの下にあるチャネル領域内に電場を生じさせ、これにより、電子が半導体ボディのソース領域とドレイン領域の間のチャネルを通って移動できるようになる。半導体産業においては、論理（ロジック）及び回路を製造するためにｎ型トランジスタ（ＮＭＯＳ）及びｐ型トランジスタ（ＰＭＯＳ）の両方が用いられる相補型ＭＯＳ（ＣＭＯＳ）デバイスが広く用いられるようになってきている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体デバイスの製造における継続的な流れとして、電気的デバイスの構造体サイズの低減（スケーリング）、及び、デバイスのスイッチング速度及び電力消費の点でのデバイス性能の改善が挙げられる。最近のＭＯＳ及びＣＭＯＳトランジスタにおけるスケーリングの取り組みは、ＳｉＯ２のものより大きい（例えば、約３．９より大きい）誘電率を有する高ｋ誘電体材料に重点を置いており、この高ｋ誘電体材料は、スケーリングされたＳｉＯ２より厚い層内に形成することができ、さらに、同等の電界効果性能をもたらす。利用可能な別のタイプのＣＭＯＳデバイスは、ゲート電極が、例えばポリシリコンのようなＳｉ含有ゲート電極の下に少なくとも１つの金属層を含むものである。
本発明は、デバイス性能の改善された、低閾値電圧の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのためのゲート構造体を提供することを目的とする。
【課題を解決するための手段】
【０００４】
第１のデバイス領域及び第２のデバイス領域を含む基板と、少なくとも第１の高ｋ誘電体と第１の高ｋ誘電体の上にある少なくとも１つの希土類金属とを有する第１のゲート構造体を含む、第１のデバイス領域内にあるｎ型導電性デバイスと、第２の高ｋ誘電体を有する第２のゲート構造体を含む、第２のデバイス領域内にあるｐ型導電性デバイスであって、デバイス・チャネルの上の第２のゲート構造体はＧｅ含有層を含む、ｐ型導電性デバイスと、を含み、第２の高ｋ誘電体は第１の高ｋ誘電体より大きい電荷を有する、半導体デバイスが提供される。
【０００５】
各々が第１の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第１の部分と、各々が第２の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第２の部分とを含む基板であって、第２の厚さは第１の厚さより厚い、基板と、基板の第１の部分及び第２の部分の各々の中に存在するｎ型デバイス領域であって、ｎ型デバイス領域内に存在する半導体デバイスは少なくとも１つの希土類金属からなるゲート構造体を含む、ｎ型デバイス領域と、基板の第１の部分及び第２の部分の各々の中に存在するｐ型デバイス領域であって、ｐ型デバイス領域内に存在する半導体デバイスはＧｅ含有層を含むデバイス・チャネルを含む、ｐ型デバイス領域と、を含む半導体デバイスを提供することもできる。
【０００６】
別の態様においては、ｐ型デバイス領域及びｎ型デバイス領域を有する基板を準備するステップと、基板のｐ型デバイス領域の上にＧｅ含有層を形成するステップであって、Ｇｅ含有層はｎ型デバイス領域内には存在しない、ステップと、ｐ型デバイス領域及びｎ型デバイス領域の上に第１の誘電体層を形成するステップと、ｐ型デバイス領域の少なくとも１つ及びｎ型デバイス領域の少なくとも１つを含む基板の第１の部分から第１の誘電体層を除去するステップであって、第１の誘電体層の残りの部分は基板の第２の部分内に存在する、ステップと、基板の第１の部分内の第１の誘電体層及び基板の第２の部分の上を覆うように第２の誘電体層を形成するステップと、ｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成するステップであって、ｎ型デバイス領域へのゲート構造体は希土類金属を含む、ステップとを含む半導体デバイスの形成方法が提供される。
【０００７】
以下の詳細な説明は、一例として与えられ、本発明をそれだけに限定することを意図するものではなく、同じ参照番号が同じ要素及び部品を示す添付の図面と併せて最も良く理解されるであろう。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態において用いられる、各々が上にあるハードマスク誘電体層を備えた上面をもつｐ型デバイス領域及びｎ型デバイス領域を有する基板を含む最初の構造体を示す側断面図である。
【図２】ｎ型デバイス領域の上を覆う第１のエッチング・マスクの形成を示す側断面図である。
【図３】本発明の一実施形態による、ｐ型デバイス領域からのハードマスク誘電体層の除去を示す側断面図である。
【図４】本発明による、基板のｐ型デバイス領域の上にＧｅ含有層を形成する一実施形態を示し、Ｇｅ含有層はｎ型デバイス領域内には存在しない、側断面図である。
【図５】本発明による、ｎ型デバイス領域からハードマスク誘電体層の残りの部分を除去する一実施形態を示す側断面図である。
【図６】本発明による、ｐ型デバイス領域及びｎ型デバイス領域の上を覆うように第１の誘電体層を形成する一実施形態を示す側断面図である。
【図７】基板の第２の部分の上への第２のエッチング・マスクの形成を示す側断面図である。
【図８】本発明による、ｐ型デバイス領域の少なくとも１つ及びｎ型デバイス領域の少なくとも１つを含む基板の第１の部分からの第１の誘電体層の除去を示し、第１の誘電体層の残りの部分は基板の第２の部分内には存在しない、側断面図である。
【図９】本発明による、基板の第１の部分内の第１の誘電体層及び基板の第２の部分の上を覆うように第２の誘電体層を形成する一実施形態を示す側断面図である。
【図１０】基板上への希土類金属層の形成を示す側断面図である。
【図１１】ｎ型デバイス領域の上を覆う希土類金属の部分を保護する第３のエッチング・マスクの形成を示す側断面図である。
【図１２】ｐ型デバイス領域からの希土類金属層の除去を示す側断面図である。
【図１３】図１２に示される構造体の上へのゲート金属層のブランケット堆積を示す側断面図である。
【図１４】本発明の一実施形態による、ｐ型デバイス領域及びｎ型デバイス領域の上へのゲート構造体の形成を示し、ｎ型デバイス領域へのゲート構造体が希土類金属である、側断面図である。
【発明を実施するための形態】
【０００９】
ここに本発明の詳細な実施形態を開示するが、開示される実施形態は、種々の形態で具体化することができる本発明を例証するものにすぎないことを理解すべきである。さらに、本発明の種々の実施形態と関連して与えられる例の各々は、例証となることが意図され、制限することを意図するものではない。さらに、図面は必ずしも縮尺通りではなく、特定の構成要素の細部を示すために、幾つかの特徴を誇張していることがある。従って、ここで開示される具体的な構造上及び機能上の詳細は、制限として解釈されるべきではなく、本発明を様々に用いるために当業者に教示するための代表的な基礎として解釈されるべきである。
【００１０】
本発明の実施形態は、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成する新規な方法に関する。一実施形態においては、本発明は、低閾値電圧ＣＭＯＳデバイスを提供し、これらに限られるものではないが、アナログ・デバイスに適した厚い誘電体層の統合、低閾値電圧ｐ型デバイスを提供するためのＳｉＧｅバンドギャップ工学処理（engineering）、及び低閾値電圧ｎ型デバイスのゲート構造体における希土類金属の適用といった特徴を含むことができる。この方法を説明する際、特に断りがない限り、以下の用語は以下の意味を有する。
【００１１】
ここで用いられる「半導体デバイス」とは、ドープされた、即ち、その中にドーピング材が導入された真性半導体材料を指し、真性半導体とは異なる電気的特性が与えられる。ドーピングは、真性半導体にドーパント原子を付加し、熱平衡における真性半導体の電子キャリア濃度及び正孔キャリア濃度を変えることを含む。
【００１２】
「アナログ・デバイス」とは、アナログ機能を実現するように設計されたデバイスであり、アナログ機能において、出力信号は入力信号に連続的に従う。
【００１３】
ここで用いられる「デジタル・デバイス」とは、デジタル（計算）機能を実現するように設計されたデバイス及び回路であり、デジタル・システムにおいて、入力信号に応答する出力信号は、「オン」又は「オフ」のいずれかである。
【００１４】
ここで用いられる「導電型」という用語は、ｐ型又はｎ型である半導体領域を示す。
【００１５】
ここで用いられる「ｐ型」とは、ホウ素、アルミニウム、ガリウム、又はインジウムのような、価電子の欠乏を生じさせる真性半導体への不純物を真性半導体基板に添加することを指す。
【００１６】
ここで用いられる「Ｎ型」とは、アンチモン、ヒ素、又はリンのような、真性半導体に自由電子を与える不純物を半導体基板に添加することを指す。
【００１７】
「ゲート構造体」とは、電場又は磁場を通して、半導体デバイスの出力電流を制御する（即ち、チャネル内のキャリアの流れを、例えば「オン」又は「オフ」にする）ために用いられる構造体を意味する。
【００１８】
ここで用いられる「閾値電圧」とは、トランジスタを作働させる最も低い達成可能な電圧である。
【００１９】
ここで用いられる「デバイス・チャネル」という用語は、半導体デバイスが作動されたときに導電性になる、ゲート構造体の下にある半導体デバイスのソースとドレインとの間の領域である。
【００２０】
ここで用いられる「ドレイン」という用語は、チャネルの端部に配置された半導体デバイス内のドープされた領域を意味し、そこで、キャリアはドレインを通って半導体デバイスの外に流れる。
【００２１】
ここで用いられる「ソース」という用語は、大部分のキャリアがチャネル内に流れ込む、半導体デバイス内のドープされた領域である。
【００２２】
ここで用いられる「誘電体」という用語は、約１０−１０（Ω・ｍ）−１より小さい室温導電率を有する非金属材料を示す。
【００２３】
「高ｋ」誘電体とは、３．９以上の誘電率を有する誘電体材料である。
【００２４】
ここで用いられる「導電性の」とは、約１０−８（Ω・ｍ）−１より大きい室温導電率を示す。
【００２５】
ここで用いられる「希土類元素」、「アルカリ土類金属」、及び「希土類金属」とは、元素周期表のランタノイド系列及びアクチノイド系列からなる希土類元素を含む。
【００２６】
「ランタノイド系列」は、ランタン、セリウム、プラセオジウム、ネオジム、プロメチウム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムを含む。
【００２７】
「アクチノイド系列」は、トリウム、プロトアクチニウム、ウラン、ネプツニウム、プルトニウム、アメリシウム、キュリウム、バークリウム、カリフォルニウム、アインスタイニウム、フェルミウム、メンデレビウム、ノーベリウム、及びローレンシウムを含む。
【００２８】
「上を覆う（overlying）」又は「の上に（atop）」、「上に配置される（positioned on）」若しくは「の上に配置される（positioned atop）」、「下にある（underlying）」、「の下に（beneath）」又は「下方に（below）」という用語は、例えば第１の層などの第１の構造体のような第１の要素が、例えば第２の層などの第２の構造体のような第２の要素上に存在することを意味し、ここで、例えば界面層などの界面構造体のような介在する要素が、第１の要素と第２の要素の間に存在してもよい。
【００２９】
「直接物理的に接触する」又は「当接する」という用語は、第１の構造体のような第１の要素及び第２の構造体のような第２の要素が、２つの材料の界面において、如何なる中間の導電層、絶縁層、又は半導体層もなしに結合されることを意味する。
【００３０】
以下の説明のために、「上側（upper）」、「下側（lower）」、「右（right）」、「左（left）」、「垂直方向（vertical）」、「水平方向(horizontal)」、「上部（top）」、「下部（bottom）」という用語及びこれらの派生語は、図面の図に配向されるように本発明に関連するものとする。
【００３１】
本明細書における「一実施形態（one embodiment）」、「１つの実施形態（an embodiment）」、「１つの例示的な実施形態（an exampleembodiment）」等への言及は、説明される実施形態が、特定の特徴、構造、又は特性を含み得るが、必ずしも全ての実施形態が、その特定の特徴、構造、又は特性を含むとは限らないことを示す。さらに、このような語句が、必ずしも同じ実施形態に言及しているとは限らない。さらに、特定の特徴、構造、又は特性が１つの実施形態と関連して説明されたとき、明示的に記載されても、されなくても、そのような特徴、構造、又は特性を他の実施形態と関連して行なうことは、当業者の知識の範囲内にあると言える。
【００３２】
図１−図１４は、ｐ型デバイス領域２０及びｎ型デバイス領域１０を有する基板５を準備するステップと、基板５のｐ型デバイス領域２０の上にＧｅ含有層３０を形成するステップであって、Ｇｅ含有層３０は、ｎ型デバイス領域１０内に存在しない、ステップとを含む、半導体デバイス１００を形成する方法の一実施形態を示す。以下のプロセス・ステップにおいて、ｐ型デバイス領域２０及びｎ型デバイス領域１０の上に、第１の誘電体層４０が形成される。その後、第１の誘電体層４０は、ｐ型デバイス領域２０の少なくとも１つ及びｎ型デバイス領域１０の少なくとも１つを含む基板５の第１の部分５０から除去され、第１の誘電体層の残りの部分４０’が、基板５の第２の部分６０内に存在する。次に、第１の誘電体層より大きい誘電率を有する第２の誘電体層７０が、基板５の第２の部分６０内の第１の誘電体層４０の残りの部分４０’の上、及び、基板５の第１の部分５０の上に形成される。その後、ゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄが、ｐ型デバイス領域２０及びｎ型デバイス領域１０の上に形成され、ｎ型デバイス領域１０へのゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄは、希土類金属層７５を含む。ここで、上述の方法及び上述の方法により生成された構造体をより詳細に説明する。
【００３３】
図１は、ｐ型デバイス領域２０及びｎ型デバイス領域１０を有する基板５の一実施形態を示し、そこでは、ｐ型デバイス領域２０及びｎ型デバイス領域１０の各々における基板５の上面には、上にハードマスク誘電体層６が存在する。「ｐ型デバイス領域」２０及び「ｎ型デバイス領域」１０という用語は、ｐ型デバイス領域２０に対して後に形成される半導体デバイスへのソース及びドレイン領域がｐ型ドーパントでドープされ、ｎ型デバイス領域１０に対して後に形成される半導体デバイスへのソース及びドレイン領域がｎ型ドーパントでドープされることを意味する。
【００３４】
基板５は、これらに限られるものではないが、Ｓｉ、バルクＳｉ、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、アモルファスＳｉ、シリコン・オン・インシュレータ基板（ＳＯＩ）、ＳｉＧｅオン・インシュレータ（ＳＧＯＩ）、歪みシリコン・オン・インシュレータ、アニールされたポリＳｉ、及びポリＳｉライン構造体を含む、任意のシリコン含有基板とすることができる。一実施形態においては、基板５は、シリコン・オン・インシュレータ（ＳＯＩ）基板又はＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板であるとき、埋込絶縁層（図示せず）の上の半導体Ｓｉ含有層の厚さは、１０ｎｍ以上とすることができる。一実施形態においては、ＳＯＩ又はＳＧＯＩ基板は、熱接着プロセスを用いて製造することができ、或いは代替的に、酸素イオン注入による分離（separation by ion implantation of oxygen、ＳＩＭＯＸ）のようなイオン注入プロセスによって製造することができる。
【００３５】
基板５はまた、ｎ型デバイス領域１０の半導体部分をｐ型デバイス領域２０から分離する分離領域１３を含むこともできる。一実施形態においては、分離領域１３はまた、基板上に存在する他のデバイスを分離する、即ち電気的に分離することもできる。一実施形態においては、分離領域１３は、反応性イオン・エッチング（ＲＩＥ）又はプラズマ・エッチングなどの乾式エッチング・プロセスを用いてトレンチを基板５内にエッチングし、次に、トレンチを酸化物などの絶縁材料で充填することによって形成される。一実施形態においては、トレンチは、化学気相堆積（ＣＶＤ）などの堆積方法を用いて充填することができる。
【００３６】
ハードマスク誘電体層６は、窒化物材料、酸化物材料、及び／又は酸窒化物材料とすることができる。ハードマスク誘電体層６のための材料の幾つかの例として、これらに限られるものではないが、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、ホウリン酸シリケート・ガラス、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯ、又はそれらの任意の組み合わせが挙げられる。典型的には、ハードマスク誘電体層６は、１ｎｍから５００ｎｍまでの範囲の厚さを有することができる。別の実施形態においては、ハードマスク誘電体層６は、５０ｎｍから４５０ｎｍまでの範囲の厚さを有する。ハードマスク誘電体層６は、化学気相堆積（ＣＶＤ）によって堆積させることができる。ＣＶＤプロセスの変形として、これらに限られるものではないが、大気圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、及びプラズマ強化ＣＶＤ（ＰＥＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、及びこれらの組み合わせが挙げられる。
【００３７】
図２及び図３は、ｐ型デバイス領域２０からハードマスク誘電体層６を除去する一実施形態を示す。図２を参照すると、リソグラフィ及びエッチングを用いて、ｐ型デバイス領域２０からハードマスク誘電体層６を除去することができる。例えば、リソグラフィ・ステップは、フォトレジストをハードマスク誘電体層６に付着し、フォトレジストを放射パターンに露光させ、レジスト現像液を用いてパターンを露出されたフォトレジスト内に現像して第１のエッチング・マスク７を提供することを含むことができる。第１のエッチング・マスク７は、少なくともｎ型デバイス領域１０の上にあるハードマスク誘電体層６の部分の上を覆っているパターン形成されたフォトレジストとすることができ、ここで、図２に示されるように、ｐ型デバイス領域２０の上にあるハードマスク誘電体層６の部分が露出される。上述の実施形態は、第１のエッチング・マスク７のためのパターン形成されたフォトレジストを用いて、ｐ型デバイス領域２０からハードマスク誘電体層６を除去するが、本発明の他の実施形態においては、第１のエッチング・マスク７を提供するために用いられるフォトレジストの代わりに、誘電体などのハードマスク材料を使うことができる。
【００３８】
図３を参照すると、次に、選択的エッチング・プロセスなどのエッチング・プロセスを用いて、ハードマスク誘電体層６の露出された部分、即ち、ｐ型デバイス領域２０の上を覆うハードマスク誘電体層６の部分を除去することができる。ここで用いられる、材料除去プロセスに関連した「選択的」という用語は、第１の材料についての材料除去速度が、材料除去プロセスを適用する構造体の少なくとも別の材料についての除去速度より大きいことを示す。一実施形態においては、エッチング・プロセスは、これらに限られるものではないが、希釈ＨＦ又は緩衝ＨＦなどの湿式エッチング、化学的反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションを含む。エッチングに続いて、一般的には、酸素アッシングなどのレジスト剥離プロセス、又は、硫酸と過酸化物の混合物を用いる湿式レジスト剥離を用いて、第１のエッチング・マスク７を構造体から除去する。
【００３９】
図４は、基板５のｐ型デバイス領域２０の上にＧｅ含有層３０を形成する一実施形態を示し、ここで、Ｇｅ含有層３０は、ｎ型デバイス領域１０内には形成されない。一実施形態においては、Ｇｅ含有層３０は、後続の半導体デバイスのデバイス・チャネルをｐ型デバイス領域２０に提供する。Ｇｅ含有層３０は、典型的には、シリコン・ゲルマニウム（ＳｉＧｅ）から成る。Ｇｅ含有層３０は、典型的には、シリコン・ゲルマニウムからなる。典型的には、Ｇｅ含有層３０は、１ｎｍから１００ｎｍまでの範囲の厚さを有する。別の実施形態においては、Ｇｅ含有層３０は、２０ｎｍから８０ｎｍまでの範囲の厚さを有する。Ｇｅ含有層３０を生成するための適切な成長方法は、これらに限られるものではないが、選択的エピタキシャル成長、分子ビーム・エピタキシ（ＭＢＥ）、化学ビーム・エピタキシ（ＣＢＥ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、及びイオン支援堆積を含むことができる。
【００４０】
一実施形態においては、選択的堆積プロセスを用いてＧｅ含有層３０が形成され、そこでは、半導体材料は、半導体表面上、即ち、例えばｐ型デバイス領域２０内の基板５のシリコン含有表面など、ｐ型デバイス領域２０の露出された表面上に凝集し堆積するが、絶縁体表面上には堆積しない。一実施形態においては、Ｇｅ含有層３０は、基板５のｎ型デバイス領域１０内にあるハードマスク誘電体層６の残りの部分の表面上、及び、分離領域１３の表面上には形成されない。一実施形態においては、堆積プロセスの選択性は、ジクロロシラン、反応物質流中の塩化水素（ＨＣｌ）などのエッチャント、或いは、ゲルマン（ＧｅＨ４）又はジゲルマン（Ｇｅ２Ｈ６）などのゲルマニウム源によって与えることができる。
【００４１】
堆積条件及び表面処理に応じて、ｐ型デバイス領域２０内の基板５のＳｉ含有表面の上に形成されたＧｅ含有層３０は、エピタキシャル又は多結晶とすることができる。一実施形態においては、堆積温度は、典型的には、４５０℃から１０００℃までの範囲である。別の実施形態においては、堆積温度は、６００℃から９００℃までの範囲である。Ｇｅ含有層３０を形成するための典型的なプロセス圧力は、１トールから２００トールまでの範囲に及ぶことができる。
【００４２】
図５は、ｎ型デバイス領域１０からハードマスク誘電体層６の残りの部分を除去する一実施形態を示す。Ｇｅ含有層３０は、ｐ型デバイス領域２０内に存在し、後に形成されるｐＦＥＴを最適化する仕事関数の調整をもたらす。選択的エッチング・プロセスによって、ハードマスク誘電体層の残りの部分を除去することができ、そこで、エッチング化学物質は、ｎ型デバイス領域１０、分離領域１３、及びＧｅ含有層３０において、基板５の下にある面に対して選択的にハードウェア誘電体層６を除去する。一例においては、ハードマスク誘電体は酸化シリコン（ＳｉＯ２）からなり、Ｇｅ含有層３０はＳｉＧｅからなり、分離領域１３は酸化シリコン（ＳｉＯ２）からなり、エッチング化学物質は希釈ＨＦ又は緩衝ＨＦを含むことができる。
【００４３】
図６は、ｐ型デバイス領域２０及びｎ型デバイス領域１０の上を覆う第１の誘電体層４０を形成する一実施形態を示す。第１の誘電体層４０は、酸化物、窒化物、及び／又は酸窒化物からなることができる。第１の誘電体層４０は、プラズマ強化化学気相堆積又は熱成長などの化学気相堆積を用いて形成することができる。典型的には、第１の誘電体層４０は、１ｎｍから１０ｎｍまでの厚さを有する。より典型的には、第１の誘電体層４０は、１ｎｍから４ｎｍまでの厚さを有する。
【００４４】
図７及び図８は、ｐ型デバイス領域２０の少なくとも１つ及びｎ型デバイス領域１０の少なくとも１つを含む基板５の第１の部分５０からの第１の誘電体層４０の除去を示し、ここで、第１の誘電体層の残りの部分４０’が、基板５の第２の部分６０内にある。一実施形態においては、第１の誘電体層の残りの部分４０’は、後に形成されるアナログ・デバイスのゲート誘電体の厚さに寄与する。フォトリソグラフィ及びエッチング・プロセスを用いて、基板５の第１の部分５０から、第１の誘電体層４０が除去される。より具体的には、フォトレジスト層をエッチングされる表面に付着し、フォトレジストを放射パターンに露光し、次に、レジスト現像液を用いてパターンをフォトレジスト層内に現像して第２のエッチング・マスク８を提供することによって、パターンが生成される。第２のエッチング・マスク８が完成すると、保護されていない部分を除去する選択的エッチング・プロセスを用いて露出された領域を除去する間、第２のエッチング・マスク８で覆われている第１の誘電体層４０のセクションが保護される。一実施形態においては、エッチング・プロセスには、これらに限られるものではないが、化学的反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションが含まれる。一例においては、第１の誘電体層４０は酸化シリコン（ＳｉＯ２）からなり、基板５はシリコン（Ｓｉ）からなり、Ｇｅ含有層３０はシリコン・ゲルマニウム（ＳｉＧｅ）からなり、第１の誘電体層４０の露出された部分は、希釈ＨＦ又は緩衝ＨＦからなるエッチング化学物質を有する選択的エッチング・プロセスを用いて除去される。
【００４５】
エッチングに続いて、酸素アッシングなどのレジスト剥離プロセス、又は、硫酸と過酸化物を用いる湿式レジスト剥離を用いて、第２のエッチング・マスク８を構造体から除去することができる。上述の実施形態は、第２のエッチング・マスク８のためのパターン形成されたフォトレジストを用いて、基板５の第１の部分５０から第１の誘電体層４０を除去するが、本発明の他の実施形態においては、第２のエッチング・マスク８を提供するために用いられるフォトレジストの代わりに、誘電体などのハードマスク材料を使うことができる。
【００４６】
図９は、基板５の第２の部分６０内の第１の誘電体層４０’の上を覆うように、かつ、基板５の第１の部分５０の上面の上に、第２の誘電体層７０を形成する一実施形態を示す。一実施形態においては、第２の誘電体層７０は、基板５の第１の部分５０内に後に形成されるデジタル・デバイスのゲート誘電体の厚さに寄与する。
【００４７】
一実施形態においては、第２の誘電体層７０は、高ｋ誘電体材料からなる。高ｋ誘電体材料は、４．０より大きい誘電率を有する絶縁材料からなることができる。別の実施形態においては、高ｋ誘電体材料は、７．０より大きい誘電率を有する。高ｋ誘電体材料は、例えば、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３及びこれらの混合物のような酸化物を含むことができる。高ｋ誘電体材料のための材料の他の例として、ハフニウムシリケート、酸窒化ハフニウムシリコン、又はそれらの組み合わせが挙げられる。
【００４８】
高ｋ誘電体材料は、化学気相堆積（ＣＶＤ）によって堆積させることができる。化学気相堆積（ＣＶＤ）は、堆積種が、室温より高い温度でガス状反応物質間の化学反応の結果として形成される堆積プロセスであり、そこで、反応の固形生成物が表面上に堆積され、その上に固形生成物の膜、コーティング、又は層が形成される。ＣＶＤプロセスの変形には、これらに限られるものではないが、原子層堆積、大気圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＥＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、及びこれらの組み合わせが含まれる。高ｋ誘電体材料は、共形の（conformal）堆積方法を用いて堆積させることができる。「共形の」という用語は、層が、該層の厚さについての平均値の２０％を上回るだけ又は下回るだけ逸脱しない厚さを有することを示す。
【００４９】
第２の誘電体層７０は、典型的には、第１の誘電体層４０’より薄い厚さを有する。一実施形態においては、第２の誘電体層７０は高ｋ誘電体材料からなり、第２の誘電体層は、１０ｎｍより薄く０．８ｎｍより厚い、厚さを有することができる。より典型的には、第２の誘電体層７０は高ｋ誘電体材料からなり、１．０ｎｍから６．０ｎｍまでの範囲の厚さを有する。
【００５０】
図１０−図１４は、ｐ型デバイス領域２０及びｎ型デバイス領域１０の上へのゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄの形成を示し、ｎ型デバイス領域１０へのゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄは、アルカリ土類金属含有材料、或いは、希土類金属（又は希土類類似）を含む。
【００５１】
図１０を参照すると、アルカリ土類金属含有材料又は希土類金属（又は希土類類似）含有材料の層７５（以下、まとめて希土類金属層７５と呼ぶ）が、少なくとも第２の誘電体層７０の上に、かつ、基板５の第２の部分６０内にある第１の誘電体層４０’及び基板５の第１の部分５０内にある第２の誘電体層７０の上を覆うように形成される。希土類金属層７５は、分離領域１３の上面を含む、図９に示される構造体の上面の上にブランケット堆積することができる。一実施形態においては、希土類金属層７５は、式ＭｘＡｙを有する化合物からなり、ここで、Ｍはアルカリ土類金属（Ｂｅ、Ｍｇ，Ｃａ、Ｓｒ、及び／又はＢａ）であり、Ａは、Ｏ、Ｓ、又はハロゲン化物の１つであり、ｘは１又は２であり、ｙは１、２、又は３である。一実施形態においては、本発明は、アルカリ土類金属の混合物、及び／又は、−ＯＣｌ２などのアニオンの混合物を含む希土類金属化合物からなる希土類金属層を考える。本発明の幾つかの実施形態において用い得る希土類金属の例として、これらに限られるものではないが、ＭｇＯ、ＭｇＳ、ＭｇＦ２、ＭｇＣｌ２、ＭｇＢｒ２、ＭｇＩ２、ＣａＯ、ＣａＳ、ＣａＦ２、ＣａＣｌ２、ＣａＢｒ２、ＣａＩ２、ＳｒＯ、ＳｒＳ、ＳｒＦ２、ＳｒＣｌ２、ＳｒＢｒ２、ＳｒＩ２、ＢａＯ、ＢａＳ、ＢａＦ２、ＢａＣｌ２、ＢａＢｒ２、及びＢａＩ２が挙げられる。本発明の一実施形態においては、希土類金属層７５はＭｇを含む。ＭｇＯは、希土類金属層７５に用いることができる別のアルカリ土類金属含有材料である。別の例においては、希土類金属層７５は、例えば、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、又はそれらの混合物を含む、元素周期表のＩＩＩＢ族からの少なくとも１つの元素の酸化物又は窒化物を含む。希土類金属層７５はまた、Ｌａ、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ、及び／又はＴｈの酸化物を含むこともできる。一例においては、希土類金属層７５は、Ｌａ２Ｏ３又はＬａＮからなる。
【００５２】
例えば、ターゲットのスパッタリング、酸素プラズマ条件下でのアルカリ土類金属の反応性スパッタリング、電気めっき、蒸着、電子ビーム堆積、ＭＯＣＶＤ、ＡＬＤ、ＰＶＤ、及び他の同様の堆積プロセスを含む堆積プロセスを用いて、希土類金属層７５を形成することができる。希土類金属層７５は、典型的には、０．１ｎｍから３．０ｎｍまでの範囲の堆積厚を有する。別の例においては、希土類金属層７５は、０．３ｎｍから１．６ｎｍまでの範囲の堆積厚を有する。
【００５３】
ｎ型デバイス領域１０内に希土類金属層７５が存在することにより、より大きい正電荷を有する第２の誘電体層７０がもたらされる、即ち、第２の誘電体層７０は、第１の誘電体層４０より電気的に陽性である。ｎ型デバイス領域内に希土類金属層７５が存在することにより、ｎＦＥＴを最適化する仕事関数がシフトされる。独立して仕事関数を調整し、ｐＦＥＴ及びｎＦＥＴの両方を最適化するために、ｎＦＥＴにおいては陽性元素が用いられ、一方、ｐＦＥＴにおいてはＧｅ含有層、即ちＳｉＧｅ層が存在する。
【００５４】
次に、図１１に示されるように、基板５のｎ型デバイス領域１０の上を覆う希土類金属層７５の部分を保護する第３のエッチング・マスク９が形成され、ここで、第３のエッチング・マスク９は、ｐ型デバイス領域２０の上を覆う希土類金属層７５の部分を露出する。第３のエッチング・マスク９は、第１のエッチング・マスク７及び第２のエッチング・マスク８を形成するための上述されたものと類似した材料及び技術を用いて形成されるが、当業者には周知の他のプロセスを含むこともできる。第３のエッチング・マスク９の形成に続いて、エッチング・プロセスを用いて、希土類金属層７５の露出された部分、即ち基板５のｐ型デバイス領域２０の上を覆う希土類金属層７５の部分を除去することができ、そこで、希土類金属層７５は、基板のｎ型デバイス領域１０内に残る。エッチングに続いて、剥離プロセスを用いて、第３のエッチング・マスク９を除去することができる。
【００５５】
図１２は、ｐＦＥＴデバイス領域２０内から希土類金属層７５を除去した後に形成される構造体を示す。
【００５６】
図１３を参照すると、以下のプロセス・ステップにおいて、ゲート金属層８５が、堆積プロセスを用いて図１２に示される構造体の上面にブランケット堆積される。ゲート金属層８５を形成するのに用い得る堆積プロセスの例として、これらに限られるものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、又は蒸着が挙げられる。ゲート金属層８５は、電子を伝えることができる金属材料を含む。例えば、ゲート金属層８５は、金属窒化物又は金属シリコン窒化物を含むことができる。一実施形態においては、ゲート金属層８５は、元素周期表のＩＶＢ族又はＶＢ族からの金属からなる。従って、ゲート金属層８５は、これらに限られるものではないが、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、又はこれらの合金を含むことができる。一例においては、ゲート金属層８５は、ＴｉＮ又はＴａＮを含む。ゲート金属層８５の物理的厚さは変わり得るが、典型的には、ゲート金属層８５は、０．５ｎｍから２００ｎｍまでの範囲の厚さを有し、５ｎｍから８０ｎｍまでの範囲の厚さがより典型的である。
【００５７】
本発明の一実施形態においては、ゲート金属層８５は、１５５０℃から１９００℃までの範囲に保持されたエフュージョン・セル（effusion cell）からのＴｉを蒸着させ、遠隔の高周波源を通された窒素の原子／励起ビームを用いることによって堆積されたＴｉＮである。ＴｉＮは、化学気相堆積又はスパッタリングのような他の方法でも堆積することができる。
【００５８】
さらに図１３を参照すると、ゲート金属層８５の形成に続いて、ゲート金属層８５の上にゲート電極９０が形成される。具体的には、例えば物理気相堆積、ＣＶＤ、又は蒸着などの堆積プロセスを用いて、ゲート金属層８５上に導電性材料のブランケット層が形成される。ゲート電極９０として用いられる導電性材料は、これらに限られるものではないが、単結晶、多結晶、又はアモルファス形態のいずれかの、Ｓｉ又はＳｉＧｅ合金層のようなＳｉ含有材料を含む。ゲート電極９０はまた、導電性金属又は導電性金属合金とすることもできる。上述の導電性材料の組み合わせも、ここで考慮される。Ｓｉ含有材料は、ゲート電極（又は導体）９０として好適なものであり、ポリＳｉが最も典型的なものである。上述の導電性材料に加えて、本発明はまた、導体が完全にシリサイド化されている例、又はシリサイド及びＳｉ又はＳｉＧｅの組み合わせを含むスタックも考慮する。一実施形態においては、完全にシリサイド化されたゲートを形成することができる。ゲート電極材料のブランケット層は、ドープされていても、又はドープされていなくてもよい。ドープされている場合には、これを形成するのに、インサイチュ（in-situ）・ドーピング堆積プロセスを用いることができる。代替的に、ドープされたゲート電極９０は、堆積、イオン注入、及びアニールによって形成することができる。材料スタックをパターン形成する次のエッチング・ステップの前又は後に、イオン注入及びアニールを行なうことができる。ゲート電極９０の厚さ、即ち高さは、用いられる堆積プロセスによって変わり得る。典型的には、ゲート電極９０は、２０ｎｍから１８０ｎｍまでの範囲の垂直方向厚を有し、４０ｎｍから１５０ｎｍまでの範囲の厚さがより典型的である。
【００５９】
以下のプロセス・ステップにおいて、ゲート・スタック、即ちゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄは、上述した材料層のリソグラフィ及びエッチングによって形成される。ゲート・スタック形成後に形成される結果として得られる構造体が、例えば図１４に示される。材料スタックのパターン形成後、典型的には、少なくとも１つのスペーサ（図示せず）が、必ずしもではないが、パターン形成されたゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄの各々の露出された側壁上に形成される。少なくとも１つのスペーサは、酸化物、窒化物、酸窒化物、及び／又はそれらの任意の組み合わせなどの絶縁体からなる。少なくとも１つのスペーサは、堆積及びエッチングによって形成される。少なくとも１つのスペーサの幅は、ソース及びドレイン・シリサイド・コンタクト（後に形成される）が、ゲート構造体８０ａ、８０ｂ、８０ｃ、８０ｄの縁部の下に侵入しないように選択することができる。
【００６０】
次に、基板５内にソース及びドレイン拡散領域（図示せず）が形成される。ソース及びドレイン拡散領域は、イオン注入及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させるように働く。イオン注入及びアニールのための条件は、当業者には周知である。ソース及びドレイン拡散領域はまた、従来のエクステンション注入（extension implant）を用いてソース／ドレイン注入よりもゲートの近くに形成されたエクステンション注入領域を含むこともできる。エクステンション注入の後、活性化アニールを行なってもよく、又は代替的に、同じ活性化アニール・サイクルを用いて、エクステンション注入及びソース／ドレイン注入の際に注入されたドーパントを活性化させることもできる。ハロ注入もここで考えられる。さらに、当業者に周知の処理ステップを用いて、シリサイド化されたコンタクト（ソース／ドレイン及びゲート）の形成、並びに、金属相互接続部を有する後工程（ＢＥＯＬ：バック・エンド・オブ・ライン）相互接続レベルの形成といったＣＭＯＳ処理を形成することができる。
【００６１】
さらに図１４を参照すると、一実施形態において、上述の方法は、第１のデバイス領域１０（交換可能にｎ型デバイス領域１０と呼ぶ）と、第２のデバイス領域２０（交換可能にｐ型デバイス領域２０と呼ぶ）とを有する基板５を含む半導体デバイス１００を生成する。一実施形態においては、少なくとも第１の高ｋ誘電体（第２の誘電体層７０により与えられる）と、第１の高ｋ誘電体の上に存在する少なくとも１つの希土類金属（希土類金属層７５により与えられる）とを有する第１のゲート構造体８０ａ、８０ｃを含むｎ型導電性デバイス１１０ａ、１１０ｂが、第１のデバイス領域１０内に存在し、ＳｉＧｅ（Ｇｅ含有層３０により与えられる）からなるデバイス・チャネルの上に存在する第２の高ｋ誘電体（第２の誘電体層７０により与えられる）からなる第２のゲート構造体８０ｂ、８０ｄを含むｐ型導電性デバイス１２０ａ、１２０ｂが、第２のデバイス領域２０内に存在する。一例においては、ｎ型導電性デバイス１１０ａ、１１０ｂは、４．０ｅＶから４．３ｅＶまでの範囲の仕事関数を有するｎＦＥＴであり、ｐ型導電性デバイス１２０ａ、１２０ｂは、４．９ｅＶから５．２ｅＶまでの範囲の仕事関数を有するｐＦＥＴである。
【００６２】
第１の高ｋ誘電体及び第２の高ｋ誘電体の少なくとも一方は、ＨｆＯ２又はＨｆＳｉＯｘＮｙからなることができ、第１の高ｋ誘電体及び第２の高ｋ誘電体は、同じ材料からなることができる。別の実施形態においては、第１の高ｋ誘電体及び第２の高ｋ誘電体は、窒化物含有層からなることができる。
【００６３】
一実施形態においては、第１のゲート構造体８０ａ及び第２のゲート構造体８０ｂは、金属ゲート導体（ゲート金属層８５とも呼ばれる）を含むことができ、第１のゲート構造体８０ａの金属ゲート導体は、第２のゲート構造体８０ｂの金属ゲート導体と実質的に同じ組成のものである。例えば、金属ゲート導体は、ＴｉＮからなることができる。ｐ型導電性デバイス１２０は、ＳｉＧｅからなるデバイス・チャネルの上を覆うＳｉキャップ（図示せず）をさらに含むことができる。希土類金属は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｎ、Ｇａ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、又はそれらの合金からなることができる。
【００６４】
別の実施形態において、各々が第１の厚さのゲート誘電体を含むゲート構造体８０ｃ、８０ｄを有する半導体デバイスからなる基板５の第１の部分と、各々が第２の厚さのゲート誘電体を含むゲート構造体８０ａ、８０ｂを有する半導体デバイスからなる基板５の第２の部分６０とを含み、第２の厚さは第１の厚さより厚い、半導体デバイス１００が設けられる。第２の厚さのゲート誘電体は、第１の誘電体層４０’の残りの部分と、基板５の第２の部分６０内に存在する第２の誘電体層７０の組み合わせによって与えられる。第１の厚さのゲート誘電体は、典型的には、基板５の第１の部分５０内に存在する第２の誘電体層７０により与えられる。
【００６５】
半導体デバイス１００は、基板５の第１の部分５０及び第２の部分６０の各々の中に存在するｎ型デバイス領域１０をさらに含むことができる。ｎ型デバイス領域１０は、第２の厚さのゲート誘電体を備えたゲート構造体８０ａを有する半導体デバイスと、第１の厚さのゲート誘電体を備えたゲート構造体８０ｃを有する半導体デバイスとを含むことができ、ｎ型デバイス領域１０内の半導体デバイスの各々は、少なくとも１つの希土類金属を含む。
【００６６】
半導体デバイス１００は、基板５の第１の部分５０及び第２の部分６０の各々の中に存在するｐ型デバイス領域２０をさらに含むことができる。ｐ型デバイス領域２０は、第１の厚さのゲート誘電体を備えたゲート構造体８０ｂを有する半導体デバイスと、第２の厚さのゲート誘電体を備えたゲート構造体８０ｄを有する半導体デバイスとを含むことができ、ｐ型デバイス領域２０内の半導体デバイスの各々は、ＳｉＧｅからなるデバイス・チャネルを含む。一実施形態においては、第１の厚さのゲート誘電体を有するアナログ・デバイスが存在し、第２の厚さのゲート誘電体を有するデジタル・デバイスが存在する。アナログ・デバイスは、基板５の第１の部分５０内に存在することができ、デジタル・デバイスは、基板５の第２の部分６０内に存在することができる。
【００６７】
一実施形態においては、第１の厚さのゲート誘電体は、１ｎｍから１０ｎｍまでの範囲であり、典型的には、１ｎｍから４ｎｍまでの範囲であり、第２の厚さのゲート誘電体は、約１ｎｍから約３ｎｍまでの範囲である。第１の厚さのゲート誘電体及び第２の厚さのゲート誘電体は、酸化物からなることができる。
【００６８】
一実施形態においては、上述の方法及び構造体は、高性能、低閾値電圧ＣＭＯＳデバイスを提供する。一例においては、ＣＭＯＳデバイスは、低閾値電圧ｐＭＯＳデバイスのためのＳｉＧｅバンドギャップ工学処理の適用、及び、低閾値電圧ｎＭＯＳデバイスを提供するための希土類金属からなるゲート構造体の利用と共に、アナログ用途に適した厚い誘電体構造体を組み込むデバイスの統合により特徴付けることができる。この統合方法はまた、高性能ＳＲＡＭデバイスにも適用することができる。
【００６９】
本発明は、その好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及び他の変更を行ない得ることを理解するであろう。従って、本発明は、説明され示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
【符号の説明】
【００７０】
５：基板
６：ハードマスク誘電体層
７：第１のエッチング・マスク
８：第２のエッチング・マスク
９：第３のエッチング・マスク
１０：ｎ型デバイス領域
１３：分離領域
２０：ｐ型デバイス領域
３０：Ｇｅ含有層
４０：第１の誘電体層
５０：基板の第１の部分
６０：基板の第２の部分
７０：第２の誘電体層
７５：希土類金属層
８０ａ、８０ｂ、８０ｃ、８０ｄ：ゲート構造体
８５：ゲート金属層
９０：ゲート電極
１００：半導体デバイス
１１０ａ、１１０ｂ：ｎ型導電性デバイス
１２０ａ、１２０ｂ：ｐ型導電性デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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