(57)【要約】【課題】参照信号と補間信号間の位相関係を確実に保持し、より小さく、より簡単な構成の装置を実現するために応用可能な位相補間器を提供する。【解決手段】位相補間器は、２つの可調整遅延器３０及び３１、可調整遅延器３０で遅延された信号と可調整遅延器３１で遅延された信号との位相差を検出する位相比較器３２、位相比較器３２の出力を積分する積分器３３、可調整遅延器３０及び３１の制御電圧を設定する乗算器３４−１、３４−２を備える。位相比較器３２と積分器３３を備えるフィードバックループは、可調整遅延器３０の遅延量を制御し、｛ＡＣＫ１、ＡＣＫ２｝及びＩＣＫ間の位相関係を確実に保持し、安定なＩＣＫ位相を実現する。【選択図】図４Ａ
2010136422.tif 000002
【特許請求の範囲】
【請求項１】
第１の遅延量で共通クロックを遅延させる第１の可調整遅延手段と、
第２の遅延量で共通クロックを遅延させる第２の可調整遅延手段と、
該第１の可調整遅延手段の出力を伝搬させる経路と該第２の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、
互いに同じ遅延量を有する、該第１の可調整遅延手段の伝搬された出力をフィードバックする第１の経路と、該第２の可調整遅延手段の伝搬された出力をフィードバックする第２の経路とを備えるフィードバック経路と、
該第１の可調整遅延手段の伝搬された出力と、該第２の可調整遅延手段のフィードバックされた出力との位相差を、該第２の可調整遅延手段の伝搬された出力と該第１の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、
該差信号を小さくするように、該第１の遅延量と該第２の遅延量を制御する制御手段と、
を備えるクロック同期装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相補間器、特には、クロックデータ再生（Clock Data Recovery: CDR）システムのそれに関する。
【背景技術】
【０００２】
位相補間器は、入力データをラッチするためのフロントエンドサンプラに正確な中間クロックが要求されるクロックデータ再生（ＣＤＲ）システム及び位相検出システムのシステムクロック間の位相差を調整するために広く使用されている。
【０００３】
従来の位相補間器（ＰＩ）は、２つの基準クロック間の位相差を調整するために、アナログ素子（加算器、乗算器、あるいは、ミキサ、増幅器等）を用いている。これらのアナログ素子には時間遅延が存在するために、基準クロックと補間クロックの間の位相を調整するために、遅延補償素子が必要である。更に、遅延補償素子には、他の種類のタイムジッタ及び偏差が存在する。このような素子の時間遅延は、入力データレート、プロセスパラメータ、及び、温度の変化にも敏感である。
【０００４】
図１は、従来のクロックデータ再生システムの例を示す。
図１に示されるクロックデータ再生（ＣＤＲ）システムの例では、並列フロントエンドサンプラ１０−１、１０−２、１０−３、・・・、１０−ｎ、デマルチプレクサ（ＤＥＭＵＸ）１１、位相検出ユニット１２、２つの非線形性修正コーダ１３−１、及び、１３−２、遅延補償素子（ｔ＿ｄｌｙ）１４−１、及び、１４−２、位相補間器１５及びチャージポンプ１６がある。入力データＤｉｎは、シリアルデータであり、入力データＤｉｎは、サンプラ１０−１、１０−２、１０−３、・・・、１０−ｎによって並列にラッチされる。サンプラ１０−１、１０−２、１０−３、・・・、１０−ｎは、たとえば、ラッチあるいはフリップフロップである。各サンプラ１０−１、１０−２、１０−３、・・・、１０−ｎは、異なるタイミングでデータをラッチする。これは、入力データＤｉｎがシリアルデータからパラレルデータに変換されることを意味する。ｎ個のサンプラが設けられる場合には、入力データＤｉｎは、ｎ個のパラレルデータに変換される。並列化された入力データＱは、並列化された入力データを互いに同期させ、並列データである出力データＤｏｕｔとして出力するデマルチプレクサ１１に入力される。デマルチプレクサ１１は、並列化された入力データＱの位相情報を検出し、これを位相検出ユニット１２に出力する。位相検出ユニット１２は、並列化された入力データＱ間の位相の差を表す信号を出力する。位相検出ユニット１２からの出力信号は、チャージポンプ１６と非線形性修正コーダ１３−１及び１３−２に供給される。チャージポンプ１６は、位相検出ユニット１２の出力を、データ再生システムの動作のための基準クロック信号（ＣＫ１及びＣＫ２）を生成するＶＣＯ（Voltage Controlled Oscillator）の制御電圧に変換する。制御電圧を変えることにより、基準クロック信号（ＣＫ１及びＣＫ２）の位相あるいは周波数を変えることができる。非線形性修正コーダ１３−１及び１３−２に入力される位相検出ユニット１２の出力は、遅延補償素子１４−１及び１４−２の遅延量制御電圧と、位相補間器１５の重み係数（ｇ１及びｇ２）に変換される。非線形性修正コーダ１３−１及び１３−２は、たとえば、位相検出ユニット１２の出力を遅延補償素子１４−１及び１４−２の適切な電圧信号と、位相補間器１５の重み係数ｇ１及びｇ２に変換するルックアップテーブルからなっている。基準クロック信号ＣＫ１及びＣＫ２は、たとえば、それぞれ、サンプラ１０−１及び１０−３のクロック信号ＡＣＫ１及びＡＣＫ２とするために、遅延補償素子１４−１及び１４−２によって遅延される。位相補間器１５は、基準クロックＣＫ１及びＣＫ２と、重み係数ｇ１及びｇ２を受信し、重み係数ｇ１及びｇ２の値に依存して補間クロック信号ＩＣＫを生成する。補間クロック信号ＩＣＫは、ＡＣＫ１とＡＣＫ２のタイミングの中間のタイミングのデータをラッチするために使用される。Ｑの数が３であれば、位相補間器が１つだけ設けられるが、Ｑの数が３より大きい場合には、複数の位相補間器が設けられる。
【０００５】
図２は、図１の従来のデータ再生システムのタイミングチャートである。
従来の位相補間器においては、ＩＣＫと基準クロック（ＣＫ１とＣＫ２）の間に位相エラーがある。位相エラーが生じると、データ再生システムの出力に、間違ったデータができる。
【０００６】
図２において、入力データＤｉｎは、データ周期Ｔの信号として示されている。信号ＡＣＫ１は、各ｎデータ周期のタイミング（１）でデータをラッチするのに使用される。また、信号ＡＣＫ２は、各ｎデータ周期のタイミング（２）でデータをラッチするのに使用される。信号ＩＣＫは、各ｎデータ周期のタイミング（３）でデータをラッチするのに使用される。ここでは、３つのラッチ用信号のみが示されている。しかし、異なるタイミング（ｎ−３）でｎ個のデータをラッチするためには、より多くのラッチ用信号が必要である。従来の位相補間器の問題を理解するに十分な３つの信号ＡＣＫ１、ＡＣＫ２、及びＩＣＫのみに注目する。
【０００７】
図２において、「不安定位相」として示されているように、従来の位相補間器では、ＡＣＫ１、ＡＣＫ２、及び、ＩＣＫの位相シフトが生じる。この位相シフトは、並列化された入力データＱにデータエラーを発生させる。したがって、並列化された入力データＱから生成される同期化されたデータＤｏｕｔは、誤ったデータを含む。図２において、Ｄｏｕｔに対し、１つの図のみが示されている。これは、Ｄｏｕｔが同期されたｎ個のデータシーケンスを有しているので、１データ周期にｎビットを表すようにすると紙面を節約できるからである。したがって、Ｄｏｕｔのデータ周期（４）は、ｎ個のパラレルビットデータを表し、データ周期（５）は、誤ったデータを含むｎ個のパラレルビットデータを表している。
【０００８】
図３は、図１の従来のクロックデータ再生システムに用いられる従来の位相補間器を示している。
図３（ａ）に示されるように、従来の位相補間器は、乗算器２０−１及び２０−２、アナログ加算器２１、及び、増幅器２２を備えている。信号ＣＫ１は、乗算器２０−１によってｇ１が乗算され、信号ＣＫ２は、乗算器２０−２によって、ｇ２が乗算される。乗算器２０−１及び２０−２からの出力は、アナログ加算器２１に入力され、出力が加算される。以下に説明されるように、中間位相信号は、乗算器２０−１及び２０−２の出力を加算することによって生成される。増幅器２２は、アナログ加算器２１の出力を増幅して、中間信号の振幅を信号ＩＣＫに適したものとする。
【０００９】
アナログ素子（アナログ加算器２１、乗算器２０−１及び２０−２、増幅器２２）が用いられているので、これらのアナログ素子の内在的な動作遅延によって、ＩＣＫの位相に遅延が生じる。適切なラッチ動作を行うために、ＩＣＫの位相に対し、２つの基準クロックＣＫ１及びＣＫ２の位相を調整するために、信号ＡＣＫ１及びＡＣＫ２が、信号ＣＫ１及びＣＫ２を遅延させることによって、これらから生成される。
【００１０】
これらのアナログ素子には、時間遅延が存在するために、遅延補償素子１４−１及び１４−２は、基準クロックＣＫ１及びＣＫ２と、補間クロックＩＣＫ間の位相を調整する必要がある。従来の位相補間器に生じる遅延時間は、「ｔ＿ｄｌｙ」と表される。遅延時間（ｔ＿ｄｌｙ）を補償するために、ＣＫ１とＣＫ２は、遅延されて、ＡＣＫ１とＡＣＫ２が作られる。
【００１１】
数学的には、
2010136422.tif 000003
【００１２】
である。
図３（ｂ）において、基準クロックＣＫ１及びＣＫ２は、周期Ｔｃの信号として示されている。信号ＣＫ１及びＣＫ２は、互いに対し位相シフトされている。点線で、望ましい出力として示されている補間信号が必要である。しかし、アナログ加算器ＡＤの出力と増幅器ＩＣＫの出力（実際の出力）は、必要な出力からｔ＿ｄｌｙだけ遅延されている。ＣＫ１、ＣＫ２、及び、ＩＣＫの位相をマッチさせるために、ＣＫ１とＣＫ２の位相は遅延されなければならない。したがって、それぞれ、ＣＫ１とＣＫ２からｔ＿ｄｌｙだけ遅延された信号ＡＣＫ１とＡＣＫ２が生成されている。
【００１３】
しかし、ｔ＿ｄｌｙは、ｇ１、ｇ２の値および動作状況により変化するので、位相ミスマッチは発生する。
更に悪いことには、ＣＫ１とＣＫ２の位相差は、｛ｇ１、ｇ２｝の非線形関数であるので、非線形性修正コーダが、従来のクロックデータ再生システムに必要である。
【００１４】
これらの非線形性デコーダを加えることは、クロックデータ再生システムの複雑さと回路規模を増してしまう。回路が大きいことと、各回路ブロックの時間遅延のために、位相エラーは、すぐには補償できない。結果として、再生データに誤ったデータが存在することになる。これは、分離されたデータに誤りが生じるという結果となる。
【００１５】
以下は、｛ｇ１、ｇ２｝と、ＣＫ１、ＣＫ２間の位相差の関係の説明である。
従来の位相補間器においては、ＩＣＫは、（ｇ１・ＣＫ１＋ｇ２・ＣＫ２）の形状波形として考えることができる。重みｇ１及びｇ２は、｛ＣＫ１、ＣＫ２｝への類似性の比を調整する。ｇ１がｇ２より大きい場合は、補間されたＩＣＫは、ＣＫ２よりもＣＫ１により近く、ｇ２がｇ１より大きい場合には、補間されたＩＣＫは、ＣＫ１よりもＣＫ２に近い。ＣＫ１、ＣＫ２双方が正弦波である場合には、以下の式（１）及び（２）を参照されたい。ＣＫ１とＣＫ２が、三角波あるいは矩形波である場合には、補間クロックは、ｇ１・ＣＫ１とｇ２・ＣＫ２のすべての正弦波の高周波の和となる。
【００１６】
以下は、従来の位相補間器における波形位相を記述するために使用される正弦波の場合の説明である。
ＣＫ１とＣＫ２が両方とも正弦波である場合は、ｗをクロック（ＣＫ１及びＣＫ２）の角周波数とし、ｔを時間とし、ｋをＣＫ１とＣＫ２の位相差とした場合、これらは、ＣＫ１＝ｓｉｎ（ｗｔ）及びＣＫ２＝ｓｉｎ（ｗｔ−ｋ）と表される。
【００１７】
結果として、図３（ｂ）のＡＤの波形表現は
ＡＤ（ｔ)＝ｇ１・ｓｉｎ（ｗｔ）＋ｇ２・ｓｉｎ（ｗｔ−ｋ）
＝ｇ１・ｓｉｎ（ｗｔ）＋ｇ２・［ｓｉｎ（ｗｔ）ｃｏｓ（ｋ）−ｓｉｎ（ｋ）ｃｏｓ（ｗｔ）］
＝［ｇ１＋ｇ２・ｃｏｓ（ｋ）］ｓｉｎ（ｗｔ）−ｇ２・ｓｉｎ（ｋ）ｃｏｓ（ｗｔ）
式（１）
で与えられる。
【００１８】
ＡＤ（ｔ）の交差点は、ＡＤ（ｔ）＝０で定義されるので、対応するｗｔの値は、
ｗｔ＝ａｒｃｔａｎ［ｇ２・ｓｉｎ（ｋ）／（ｇ１＋ｇ２・ｃｏｓ（ｋ）］  式（２）
で与えられる。
【００１９】
あるいは、ＡＤ及びＩＣＫは、式（２）で表される値のＣＫ１からの位相シフトを有する波形である。
式（２）の値は、各ｇ１、ｇ２、及びｋの非線形関数であることに注意されたい。
【００２０】
ＣＫ１、ＣＫ２が三角波や矩形波である場合には、補間クロックは、ｇ１・ＣＫ１及びｇ２・ＣＫ２のすべての正弦波の高周波の和になる。
数学的には、
ＡＤ（ｔ）＝ｇ１・Ｓ（ＣＫ１の正弦波高周波）＋ｇ２・Ｓ（ＣＫ２の正弦波高周波）
式（３）
これはまた、ｇ１、ｇ２及び、ＣＫ１とＣＫ２の位相差の関数である。
【００２１】
結果として、ＡＤ及びＩＣＫの位相は、ｇ１、ｇ２、あるいは、ｋの値のいずれかが変化すると、変化する。
【発明の概要】
【発明が解決しようとする課題】
【００２２】
従来の位相補間器においては、補間信号は、内在的な動作遅延を有するアナログ素子によって生成され、この遅延は、直接補間信号の位相遅延に反映される。したがって、参照信号と補間信号の位相マッチングを確実なものとするためには、参照信号と補間信号の位相遅延を制御しなくてはならない。参照信号と補間信号の位相遅延の制御は、余分な回路を必要とする。したがって、位相補間器を使用するクロックデータ再生システムなどは、参照信号と補間信号の位相関係の不安定さが残ったまま、より大きく、より複雑になる。
【００２３】
本発明の課題は、参照信号と補間信号の位相関係を確実にし、より小さく、より単純な構成の装置を実現するのに応用可能な位相補間器を提供することである。
【課題を解決するための手段】
【００２４】
本発明の目的は、以下に記載のような位相補間器を提供することによって達成される。
本発明の位相補間器を使ったクロック同期装置は、第１の遅延量で共通クロックを遅延させる第１の可調整遅延手段と、第２の遅延量で共通クロックを遅延させる第２の可調整遅延手段と、該第１の可調整遅延手段の出力を伝搬させる経路と該第２の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、互いに同じ遅延量を有する、該第１の可調整遅延手段の伝搬された出力をフィードバックする第１の経路と、該第２の可調整遅延手段の伝搬された出力をフィードバックする第２の経路とを備えるフィードバック経路と、該第１の可調整遅延手段の伝搬された出力と、該第２の可調整遅延手段のフィードバックされた出力との位相差を、該第２の可調整遅延手段の伝搬された出力と該第１の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、該差信号を小さくするように、該第１の遅延量と該第２の遅延量を制御する制御手段とを備える。
【発明の効果】
【００２５】
本発明によれば、参照信号と補間信号の位相関係は、位相補間器のフィードバックループによって確実に保たれる。したがって、位相補間器を使って装置を構成する場合、参照信号と補間信号の位相ミスマッチを補償する余分な回路を設ける必要がない。
【００２６】
結果として、本発明は、より小さく、より単純な構成の装置を実現するために応用できる位相補間器を提供できる。
【図面の簡単な説明】
【００２７】
【図１】従来のクロックデータ再生システムを示す。
【図２】図１の従来のデータ再生システムのタイミングチャートを示す。
【図３】図１の従来のクロックデータ再生システムに使われる従来の位相補間器を示す。
【図４Ａ】本発明の実施形態の位相補間器を示す（その１）。
【図４Ｂ】本発明の実施形態の位相補間器を示す（その２）。
【図４Ｃ】時間ｔの関数としてのｔ＿ｄｌｙ１及びｔ＿ｄｌｙ２の振る舞いを示す（その１）。
【図４Ｄ】時間ｔの関数としてのｔ＿ｄｌｙ１及びｔ＿ｄｌｙ２の振る舞いを示す（その２）。
【図５】本発明の実施形態の位相補間器のクロックデータ再生（ＣＤＲ）システムへの応用例を示す。
【図６】従来技術と本発明の実施形態の位相補間器の位相特性の比較を示す。
【図７】電圧制御時間遅延器の第１の例を示す。
【図８】電圧制御時間遅延器の第２の例を示す。
【図９】本発明の位相補間器の多位相クロック生成器への応用例を示す。
【図１０】位相エラーとＣＫ１とＣＫ２の間の位相差の関係を示す。
【図１１】本発明の位相補間器をクロック同期装置として使う例を示す。
【図１２】図１１の位相補間器のタイミングチャートを示す。
【図１３】本発明の位相補間器の別の実施形態を示す。
【発明を実施するための形態】
【００２８】
本発明の位相補間器は、集積回路に搭載しても良いし、単体素子を使って構成しても良い。本発明の位相補間器は、入力信号を合成するのに、周期的なクロックや信号を使うフェーズロックトループやフィードバックシステムにも応用可能である。また、論理システムやデジタルシステムの遠隔部において、システムクロックを合成するために使用することも可能である。
【００２９】
遅延時間（ｔ＿ｄｌｙ）が、従来の位相補間器によって生成された補間クロック（ＩＣＫ）に存在する。そのような遅延時間を補償するために、入力基準クロック（ＣＫ１、ＣＫ２）の双方を遅延させて、調整されたクロック（ＡＣＫ１、ＡＣＫ２）を生成している。しかし、ｔ＿ｄｌｙが、ＩＣＫの位相や動作条件により変化するので、位相ミスマッチが起こる。
【００３０】
本発明の位相補間器は、入力基準クロック（ＣＫ１、ＣＫ２）に対して安定した位相関係を有するＩＣＫを生成する。
本発明の位相補間器においては、ＩＣＫは、ＩＣＫと基準クロック（ＣＫ１、ＣＫ２）間の位相が正確に配置され、細かく調整されるように、フィードバックループによって調整される。更に、本発明の位相補間器を使用したＣＤＲシステムの設計は、中間クロックが、複雑な補償回路やコーディング回路を用いないで、位相補間器から直接使用可能なので、簡素化することが可能である。
【００３１】
図４Ａ及び図４Ｂは、本発明の実施形態の位相補間器を示している。
図４Ａに示されるように、本発明の位相補間器は、ＩＣＫを生成するために、２つの可調整遅延ブロック３０及び３１を用いる。これらの２つの可調整遅延ブロック３０及び３１、位相補間器３２、及び、積分器３３は、入力クロックと出力クロック間の位相を自動的に調整するフィードバックループを形成する。（ＣＫ１、ＣＫ２）及びＩＣＫ間の位相は、（ｔ＿ｄｌｙ２／ｔ＿ｄｌｙ１）＝（ｇ２／ｇ１）を維持するフィードバックループによって監視される。
【００３２】
可調整遅延器３０は、遅延（ｔ＿ｄｌｙ１）でＣＫ１をシフトするのに用いられ、可調整遅延器３１は、遅延（Ｔｃ−ｔ＿ｄｌｙ２）でＣＫ２をシフトするのに用いられる。ここで、Ｔｃは、ＣＫ２の周期である。（Ｔｃ−ｔ＿ｄｌｙ２）の時間遅延は、ＣＫ１とＣＫ２が周期Ｔｃで周期的である場合には、（−ｔ＿ｄｌｙ２）だけ遅らせる（ｔ＿ｄｌｙ２だけ進ませる）ことと同じである。他方、ｔ＿ｄｌｙ１とｔ＿ｄｌｙ２はｔ＿ｄｌｙ１＋ｔ＿ｄｌｙ２＝Ｔｓｅｐを維持するように設定される。
【００３３】
可調整遅延器３０と３１で遅延された遅延クロックは、それぞれ、ＩＣＫ、ｐｈｉとする。ＩＣＫとｐｈｉ間の位相は、位相比較器３２と積分器３３で監視される。位相比較器３２は、ＩＣＫとｐｈｉ間の位相差を信号「Ｈ」として出力する。積分器３３は、ＩＣＫとｐｈｉ間の位相差を示す信号を積分し、位相差によって値が変化する電圧Ｖｓを出力する。ＩＣＫとｐｈｉ間の位相差に比例した値Ｖｓは、生成され、ｔ＿ｄｌｙ１と−ｔ＿ｄｌｙ２を制御するためにフィードバックされる。したがって、ＩＣＫとｐｈｉは、それらの位相差がゼロとなるまで、徐々にシフトされる。ＩＣＫとｐｈｉがマッチする点では、ＩＣＫは、望ましい出力（補間クロック）となっている。
【００３４】
本発明の位相補間器では、ｇ１とｇ２の関数は、ＩＣＫを調整して、結果的に、
【００３５】
【数１】
2010136422.tif 000004
【００３６】
となるようにする。
全体として、本発明の実施形態の位相補間器においては、２つの可調整遅延素子を制御するフィードバックループが存在する。ＩＣＫとｐｈｉ間の位相がゼロになるにつれ、Ｖｓは、安定し、ｔ＿ｄｌｙ１は、上記値に等しくなる。
【００３７】
図４Ａの構成においては、乗算器３４−１及び３４−２、積分器３３及び位相比較器３２の内在的な特性により遅延が存在する。しかし、この遅延は、可調整遅延器３０及び３１の遅延量を可変するタイミングのみに影響し、ＩＣＫ自身の位相には影響は与えない。結果として、従来の位相補間器のような、ＡＣＫ１、ＡＣＫ２及びＩＣＫの位相不安定性は存在しない。
【００３８】
図４Ｂのタイミングチャートでは、ＣＫ１は、直接ＡＣＫ１として使い、ＣＫ２は、直接ＡＣＫ２として使い、ＩＣＫは、ＡＣＫ１からｔ＿ｄｌｙ１だけ遅延され、ＡＣＫ２から−ｔ＿ｄｌｙ２だけ遅延、あるいは、ＡＣＫ２からＴｃ−ｔ＿ｄｌｙ２だけ遅延される。ＩＣＫとｐｈｉは、それぞれ、ｔ＿ｄｌｙ１及び−ｔ＿ｄｌｙ２だけシフトされ、ＩＣＫとｐｈｉ間の位相は、これらが全く一致するまで近づいていく。このとき、位相比較器は、Ｖｓが安定化するように、一定値を出力する。このときには、ＡＣＫ１、ＡＣＫ２及びＩＣＫ間の位相エラーあるいは誤った位相シフトがないので、入力（ｇ１、ｇ２）の値を固定化することができる。このとき、位相比較器は、そのＤＣ値がＶｓを一定に保持する出力を生成する（この値は、ＩＣＫとｐｈｉ間の位相差に比例する）。
【００３９】
図４Ｃ及び図４Ｄは、ｔ＿ｄｌｙ１とｔ＿ｄｌｙ２の時間ｔの関数としての振る舞いを示す。
図４Ｃに示されるように、ＣＫ１、ＣＫ２、ＩＣＫ及びｐｈｉ間の関係は、ＣＫ１の立ち上がりを時間ｔ＝０として定義する時間軸上に示されている。位相比較器の出力Ｈ（ｔ）は、ＩＣＫとｐｈｉ間の位相差に比例しており、
Ｈ（ｔ）＝Ｋｉ・｛［Ｔｓｅｐ−ｔ＿ｄｌｙ２（ｔ）］−ｔ＿ｄｌｙ１（ｔ）｝
＝Ｋｉ・［Ｔｓｅｐ−ｔ＿ｄｌｙ２（ｔ）−ｔ＿ｄｌｙ１（ｔ）］
と表される。
【００４０】
ｔ＿ｄｌｙ１とｔ＿ｄｌｙ２の時間関数表現は以下の通りである。
【００４１】
【数２】
2010136422.tif 000005
【００４２】
ここで、Ｋｄ＝可調整遅延器３０のゲイン、Ｋｉ＝積分器３３のゲインである。
可調整遅延器３１をゲインＫｄで設定すると、
ｔ＿ｄｌｙ１（ｔ）／ｔ＿ｄｌｙ２（ｔ）＝ｇ１／ｇ２      式（５）
である。
【００４３】
式（４）と（５）をあわせると、
【００４４】
【数３】
2010136422.tif 000006
【００４５】
式（６）の典型的な、ｔ＿ｄｌｙ１（ｔ）の解は、
【００４６】
【数４】
2010136422.tif 000007
【００４７】
で与えられる。ここで、Ｍ＝Ｋｄ・Ｋｉ・（ｇ１＋ｇ２）である。
時間「ｔ」が十分大きい、あるいは、「Ｍ」が十分小さい、あるいは、両方の条件が成り立つ場合、
【００４８】
【数５】
2010136422.tif 000008
【００４９】
である。
ｔ＿ｄｌｙ２（ｔ）及びｔ＿ｄｌｙ１（ｔ）間の関係が式（５）で与えられるので、ｔ＿ｄｌｙ２（ｔ）の典型的な解は、
【００５０】
【数６】
2010136422.tif 000009
【００５１】
で与えられる。
図４Ｄにｔ＿ｄｌｙ１、ｔ＿ｄｌｙ２の典型的な振る舞いを示す。時間「ｔ」が十分大きい、あるいは、「Ｍ」が十分小さい、あるいは、両方の条件が成り立つ場合、ｔ＿ｄｌｙ１（ｔ）と（Ｔｓｅｐ−ｔ＿ｄｌｙ２）の両者は、一定値、特に、（Ｔｓｅｐ・ｇ１）／（ｇ１＋ｇ２）に収束する。
【００５２】
図５は、本発明の実施形態の位相補間器のクロックデータ再生（ＣＤＲ）システムへの応用例を示す。
図５において、図１と同様の素子には、同じ参照符号を付けて、説明を省略する。
【００５３】
ＩＣＫと基準クロック（ＣＫ１、ＣＫ２）間の位相は、本発明の実施形態によって正確に整列されるので、中間クロックをＣＤＲシステムに直接使用できる。結果のＣＤＲシステムは、位相補間器４０からのクロックが精緻に調整されているので、簡素化可能である。高性能の位相比較器３２が使用される場合、位相エラーは、ほぼゼロとなる。
【００５４】
図５（ａ）では、位相補間器４０から直接出力されるＡＣＫ１とＡＣＫ２は、図示の通り、サンプラ１０−１と１０−３によって使用される。ＡＣＫ１、ＡＣＫ２及びＩＣＫ間の相対位相は、位相補間器４０のフィードバックループによって確保されるので、位相検出ユニット１２の出力に基づいて、ＡＣＫ１とＡＣＫ２の位相を調整する必要がない。また、ｇ１、及びｇ２を可変して、ＩＣＫの位相を調整する必要もない。ｇ１とｇ２は、固定可能である。したがって、遅延補償素子及び非線形性修正コーダは、必要ではなく、ＣＤＲシステムをより簡素化できる。位相検出ユニット１２の出力は、チャージポンプ１６を介して、ＶＣＯの制御に使われるのみである。図５（ｂ）に示されるように、ＡＣＫ１及びＡＣＫ２には、位相不安定性はない。したがって、データエラーも生じない。
【００５５】
図６は、従来技術の位相補間器と本発明の実施形態の位相特性の比較を示す。
このグラフの値は、カリフォルニア大学バークレー校のバークレー予測技術モデル（ＢＰＴＭ）のような標準０．１８ｕｍＣＭＯＳパラメータを使った典型的なトランジスタ遅延を用いて計算した。ＣＫ１及びＣＫ２、Ｔｓｅｐの時間差は、位相差が９０度となるように（Ｔｃ／４）に設定されている。クロック周期が３６０度として表されていることに注意されたい。このグラフでは、Ｔｓｅｐ／Ｔｃ＊３６０（度）＝９０（度）が、図６（ｂ）に示されているように、仮定されている。図６（ａ）において、横軸は、度を単位とした補間位相を示し、縦軸は、度を単位とした補間エラーを示しており、グラフは、さまざまな補間位相における補間エラーの大きさを示している。従来技術では、補間エラーは、補間位相が約３０度で約−６度、補間位相が約７０度で＋６度である。従来の位相補間器は、図６（ａ）に示されるように、非線形特性を有している。
【００５６】
従来の位相補間器を使うことによって、最大位相エラー幅は、１２度であり、一方、補間位相は、０から９０度の範囲となっている。他方、本発明の実施形態の位相補間器の位相エラーは、内部のフィードバックループによって自動的に補正され、約±１．３度と低く維持されている。位相エラーは、主に、位相比較器のデッドゾーンによって起こっている。デッドゾーンは、位相比較器が入力の位相差を決定できない状態や条件を示す。高性能の位相比較器を使用すれば、位相エラーをほぼゼロとすることができる。
【００５７】
図７及び８は、電圧制御時間遅延器の例を示す。
図７（ａ）及び７（ｂ）において、Ｌｖ１及びＬｖ２は、インダクタ、Ｃｖ１及びＣｖ２は、制御電圧によってその値を変えることのできる可変キャパシタである。｛ｇ１・Ｖｓ、ｇ２・Ｖｓ｝は、本発明の実施形態の位相補間器の乗算器によって生成される電圧である。図７（ａ）において、ｇ１・Ｖｓは、ＣＫ１とＩＣＫ間の時間遅延「ｔ＿ｄｌｙ１」に影響を与える、キャパシタンス値「Ｃｖ１」を調整するための制御電圧として使用される。図７（ｂ）において、制御電圧は、（Ｖｄｃ２−ｇ２・Ｖｓ）であり、Ｖｄｃ２は、ｔ＿ｄｌｙ２＝Ｔｃとなる制御電圧である。したがって、図７（ａ）の構成は、可調整遅延器３０として使用可能であり、図７（ｂ）のそれは、可調整遅延器３１として使用可能である。
【００５８】
図８は、ＲＣ型電圧制御時間遅延ブロックの例を示し、ここで、Ｃｖ１とＣｖ２は、キャパシタ、Ｒｖ１とＲｖ２は、制御電圧によってその値を調整可能な可変抵抗である。｛ｇ１・Ｖｓ、ｇ２・Ｖｓ｝は、本発明の実施形態の位相補間器内の乗算器によって生成される電圧である。図８（ａ）において、ｇ１・Ｖｓは、ＣＫ１とＩＣＫ間の時間遅延「ｔ＿ｄｌｙ１」に影響を与えるキャパシタンス値「Ｒｖ１］を調整する制御電圧として用いられる。図８（ｂ）において、制御電圧は、（Ｖｄｃ２−ｇ２・Ｖｓ）であり、Ｖｄｃ２は、ｔ＿ｄｌｙ２＝Ｔｃとなる制御電圧である。したがって、図８（ａ）の構成は、可調整遅延器３０として使用可能であり、図８（ｂ）のそれは、可調整遅延器３１として使用可能である。
【００５９】
図９は、本発明の位相補間器の多位相クロック生成器への応用例を示す。
図９（ａ）に示されるように、たとえば、ＶＣＯからの２つの基準クロック（ＣＫ＿０、ＣＫ＿１８０）は、６位相クロック生成器を形成するように、４つの位相補間器４５〜４８に入力される。クロック生成器は、互いに６０度離れた位相を有するクロックを出力する。したがって、６つの位相は、０、６０、１２０、１８０、２４０、及び３００度である。位相補間器４５、４６、４７、４８の（ｇ１、ｇ２）値は、ｋを定数として、それぞれ、（ｋ、２ｋ）、（２ｋ、ｋ）、（ｋ、２ｋ）、（２ｋ、ｋ）である。接続されていない出力ポートは、出力線がつながれていない。図７（ｂ）に示されるように、Ｃｋ＿０とＣＫ＿１８０は、そのまま使われる。ＣＫ＿６０、ＣＫ＿１２０、ＣＫ＿２４０及びＣＫ＿３００は、多位相クロック生成器によって生成される。
【００６０】
多位相クロック生成器はＣＤＲシステム、トランシーバ、通信システム用の中間（あるいはパイプライン）クロックを生成するのに使用可能である。多位相クロック生成器によって生成されるクロックの位相の数は、６には限定されず、本発明の原理から離れることなく、いくつにでもできる。
【００６１】
図１０は、ＣＫ１とＣＫ２の位相間の関係と、位相エラーを示す。
図５のように、図１０（ａ）においては、このグラフの値は、標準０．１８ｕｍＣＭＯＳパラメータを用いた、典型的なトランジスタ遅延を使って計算された。このプロットは、従来技術と本発明の位相補間器の位相特性の差を記載している。図７の位相補間器４５と４７の場合のように、比（ｇ２／ｇ１）が２に固定されており、従来の位相補間器の補間クロック（ＩＣＫ）の位相エラーは、（１）位相補間器への入力波形と、（２）入力基準クロック（ＣＫ１、ＣＫ２）の位相差を示す「ａｎｇｌｅ１２」に依存している。ここで、「ａｎｇｌｅ１２」は、図１０（ｂ）に示されるように、ＴｓｅｐをＣＫ１とＣＫ２間の時間差、ＴｃをＣＫ１とＣＫ２の周期としたとき、（Ｔｓｅｐ／Ｔｃ）＊３６０（度）で定義される。（ＣＫ１、ＣＫ２）が矩形波である場合には、ＩＣＫの位相エラーは、「ａｎｇｌｅ１２」と共に、増加する。更に、そのようなエラーの増加は、「ａｎｇｌｅ１２」が約４５度を超えると、劇的に増加する。
【００６２】
（ＣＫ１、ＣＫ２）として、正弦波が従来の位相補間器に入力される場合、ＩＣＫの位相エラーは、ａｎｇｌｅ１２が８０度から１２５度の範囲で、１０度より大きい。ａｎｇｌｅ１２が１８０度に近いと、位相エラーは、ＩＣＫが正確でなくなるほど急激に増加する。
【００６３】
他方、本発明の位相補間器の最大位相エラーは、基準クロックとして正弦波が使われるか、矩形波が使われるかに関わらず、１．５度と低い（９０度の２％より小さい）。これは、本発明の位相補間器の利点を示している。
【００６４】
図１１は、本発明の位相補間器をクロック同期装置として使う例を示す。
システムクロックの大きなシステムの離れた場所（このシステムは、クロック信号に基づいて動作する、互いに遠く離れている論理ブロック５９と６０を含んでいる）への応用において、これらのシステムクロックを同期させるのは通常難しい。この例では、２つのシステムクロック、ＩＣＫ（ｔ）とｐｈｉ（ｔ）は、同じ共通のクロックから生成されるが、システムの異なるレイアウト配線６１と６２を通る。ＩＣＫ（ｔ）は、レイアウト配線６１を通り、ｐｈｉ（ｔ）は、レイアウト配線６２を通る。これらのレイアウト配線の遅延時間には差が存在するので、ＩＣＫ（ｔ）とｐｈｉ（ｔ）は同期しない。
【００６５】
この問題を解決するために、同じ長さで同じ遅延の（遅延量「ａ」）２つの配線を、２つの位相比較器５５と５８へのフィードバック経路６３として用いる。システムクロック（ＩＣＫ（ｔ）とｐｈｉ（ｔ））と、フィードバッククロック（ＩＣＫ（ｔ−ａ）とｐｈｉ（ｔ−ａ））間の位相が比較され、信号（ＰＤ１、ＰＤ２）が生成される。ＰＤ１、ＰＤ２は、それぞれ、積分されて、ｉｎｔ（ＰＤ１）とｉｎｔ（ＰＤ２）となる。信号ｉｎｔ（ＰＤ１）とｉｎｔ（ＰＤ２）は、システムクロックと比較して相対的に低周波数なので、これらの値は、レイアウト配線６１あるいは６２と同じ長さを通っても有効である。変形位相補間器６４では、これらの差は、ＩＣＫ（ｔ）とｐｈｉ（ｔ）の位相を調整するための制御信号として使用されるＶｓを出力する積分器５３に入力される。これらの動作の最後に、フィードバックループの動作は安定化し、ＩＣＫ（ｔ）とｐｈｉ（ｔ）は、同期される。この場合、それぞれ乗算器５０−１と５０−２に入力されるｇ１とｇ２は、同じ値に設定される。そして、可調整遅延器５２の遅延量は、「＋／−」で表される正あるいは負の値とすることができ、「負」の遅延は、共通クロックの周期をＴｃとするとき、「Ｔｃ−ｔ＿ｄｌｙ２」の遅延量を意味する。
【００６６】
図１２は、図１１の位相補間器のタイミングチャートを示す。
ＩＣＫ（ｔ）あるいはｐｈｉ（ｔ）が他より速い場合、図１２（ａ）のＰＤ１部及びＰＤ２部において、横方向の点線として示されているように、それぞれ、ＰＤ１とＰＤ２の積分信号である、ｉｎｔ（ＰＤ１）とｉｎｔ（ＰＤ２）の値の間に差が存在する。この差は、(ｉｎｔ（ＰＤ１）−ｉｎｔ（ＰＤ２））がゼロになるまで、ＩＣＫ（ｔ）とｐｈｉ（ｔ）の位相差が減るように、Ｖｓの値を変える。最終的に、位相制御ループは、安定化されて、図１２（ｂ）に示されるように、ＩＣＫ（ｔ）とｐｈｉ（ｔ）が同期される。
【００６７】
図１３は、本発明の位相補間器の他の実施形態を示す。
図１３の基本素子は、図４のものと同じである。したがって、共通の素子は、図４のものと同じ符号で示し、説明を省略する。
【００６８】
図１３（ａ）の位相比較器３２は、ＩＣＫとｐｈｉの位相ではなく、ＣＫ２とｐｈ２のそれを比較する。「ｐｈ２」は、一回は可調整遅延器３０ａで、一回は可調整遅延器３１ａで、２回遅延されたＣＫ１クロック信号である。可調整遅延器３０ａの遅延量ｔ＿ｄｌｙ１と可調整遅延器３１ａの遅延量ｔ＿ｄｌｙ２の和は、ＣＫ１とＣＫ２間の時間差であるＴｓｅｐに維持される。この実施形態では、可調整遅延器３１ａは、可調整遅延器３０ａの出力を、負の量ではなく、正の量で遅延させる。
【００６９】
この構成の主な利点は、可調整遅延器３１ａの遅延値が、第１の実施形態で記載した「Ｔｃ−ｔ＿ｄｌｙ２」ではなく、単に「ｔ＿ｄｌｙ２」であることである。可調整遅延器３０ａと可調整遅延器３１ａの両方に、図７（ａ）あるいは図８（ａ）に示される例示的構成のような、同じ時間遅延回路を使えるということに注意されたい。
【００７０】
本発明の位相補間器は、クロックデータ再生（ＣＤＲ）システム、高速トランシーバ、及び、ワイヤ線通信システムに応用可能である。位相補間器は、大規模集積回路（ＬＳＩ）や印刷基盤ボード（ＰＣＢ）あるいは、これらの組み合わせのようないかなる形でも構成可能である。これは、図９で説明したように、多位相クロック生成器を作るのに使うことができる。また、図１１に示したように、システムの離れた部分におけるシステムクロックの同期にも使うことができる。
【００７１】
本発明の実施形態では、位相補間器内のフィードバックループが（ＣＫ１、ＣＫ２）及びＩＣＫ間の位相を自動的に調整する。入力基準クロックと出力クロック間の位相関係は、２つの可調整遅延器、位相比較器、及び、積分器を含む位相制御回路によって監視される。定常状態では、位相制御回路（位相フィードバック回路とも言う）は、（ｔ＿ｄｌｙ２／ｔ＿ｄｌｙ１）＝（ｇ２／ｇ１）を維持する。基準クロック（ＣＫ１及びＣＫ２）は、出力クロックあるいは中間クロックとして直接使用できる。ＩＣＫの実際の出力は、望まれる出力として使用できる。ＩＣＫの位相エラー特性は、Ｔｓｅｐ、ｇ１あるいはｇ２の値とは独立している。結果として、非線形性修正コーダをＣＤＲシステムから取り除くことができる。いったん（ＣＫ１、ＣＫ２）とＩＣＫ間の位相が決定されると、定数の（ｇ１、ｇ２）を使うことができる。これらのことは、ＣＤＲシステムの全体構成を簡単化する。位相エラーは、補間位相の値とは独立である。したがって、位相補間器の位相特性は安定している。システムの遠隔地にある素子のシステムクロックを調整するために使用するときは、位相制御回路は、これらのシステムクロックの同期を維持する。ＩＣＫが安定化された状態においても、位相比較器と乗算器のような素子には遅延があるが、「ｔ＿ｄｌｙ１」の遅延値のみがＩＣＫに与えられる。更に、これらの遅延は、ＣＫ１あるいはＣＫ２には影響を与えない。換言すると、位相比較器と乗算器の遅延は、出力クロック｛ＣＫ１、ＩＣＫ、ＣＫ２｝の最終的な品質には影響を与えない。データ再生システムでは、｛ＡＣＫ１、ＩＣＫ、ＡＣＫ２｝のすべてが、シリアル入力データ「Ｄｉｎ」からデータを再生するための時間基準として使用される。従来の位相補間器では、｛ＣＫ１、ＣＫ２｝は、ＩＣＫと適切な位相関係を有しておらず、遅延素子が｛ＡＣＫ１、ＡＣＫ２｝を作るのに用いられる。しかし、本発明の位相補間器を用いると、｛ＡＣＫ１、ＩＣＫ、ＡＣＫ２｝のすべての間の位相関係は、自動的に調整され、｛ＣＫ１、ＣＫ２｝の修正は必要ない。
（付記１）
補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量だけ遅延させる第１の可調整遅延手段と、
比較用信号を生成するために、第１の基準クロック信号とは異なる位相を持つ第２の基準クロック信号を可変な遅延量だけ遅延させる第２の可調整遅延手段と、
補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、
補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
（付記２）
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする付記１に記載の位相補間器。
（付記３）
前記第２の可調整遅延手段の遅延量は、負の値であることを特徴とする付記１に記載の位相補間器。
（付記４）
前記第１の可調整遅延手段と前記第２の可調整遅延手段の遅延量の大きさの和は、前記第１の基準クロック信号と前記第２の基準クロック信号の位相の時間差に等しいことを特徴とする付記１に記載の位相補間器。
（付記５）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＬＣ型アナログ遅延回路で構成されていることを特徴とする付記１に記載の位相補間器。
（付記６）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＲＣ型アナログ遅延回路で構成されていることを特徴とする付記１に記載の位相補間器。
（付記７）
補間クロック信号を生成するために、第１の基準クロック信号を可変な遅延量で遅延させる第１の可調整遅延手段と、
比較用信号を生成するために、補間クロック信号を可変な遅延量で遅延させる第２の可調整遅延手段と、
第１の基準クロック信号と異なる位相を有する第２の基準クロック信号と比較用信号の位相を比較し、位相結果信号を出力する位相比較手段と、
第２の基準クロック信号と比較用信号の位相差を減らすように、比較結果信号に基づいて、第１の可調整遅延手段と第２の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
（付記８）
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第１の可調整遅延手段と、前記第２の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする付記７に記載の位相補間器。
（付記９）
前記第１の可調整遅延手段と前記第２の可調整遅延手段の遅延量の大きさの和は、前記第１の基準クロック信号と前記第２の基準クロック信号の位相の時間差に等しいことを特徴とする付記７に記載の位相補間器。
（付記１０）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＬＣ型アナログ遅延回路で構成されていることを特徴とする付記７に記載の位相補間器。
（付記１１）
前記第１の可調整遅延手段と前記第２の可調整遅延手段は、ＲＣ型アナログ遅延回路で構成されていることを特徴とする付記７に記載の位相補間器。
（付記１２）
付記１または７に記載の位相補間器と、
該位相補間器によって生成される基準クロック信号と補間信号に従って、入力データをラッチするデータラッチ手段と、
を備えることを特徴とするクロックデータ再生システム。
（付記１３）
付記１または７に記載の位相補間器を複数備え、
各位相補間器は、互いに異なる位相を有する入力クロック信号に基づいて、他の位相補間器とは異なる位相の、第１の基準クロック信号と第２の基準クロック信号に互いに置き換えて割り当てられる補間クロック信号を生成することを特徴とする多位相クロック生成器。
（付記１４）
第１の遅延量で共通クロックを遅延させる第１の可調整遅延手段と、
第２の遅延量で共通クロックを遅延させる第２の可調整遅延手段と、
該第１の可調整遅延手段の出力を伝搬させる経路と該第２の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、
互いに同じ遅延量を有する、該第１の可調整遅延手段の伝搬された出力をフィードバックする第１の経路と、該第２の可調整遅延手段の伝搬された出力をフィードバックする第２の経路とを備えるフィードバック経路と、
該第１の可調整遅延手段の伝搬された出力と、該第２の可調整遅延手段のフィードバックされた出力との位相差を、該第２の可調整遅延手段の伝搬された出力と該第１の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、
該差信号を小さくするように、該第１の遅延量と該第２の遅延量を制御する制御手段と、
を備えるクロック同期装置。
(付記１５）
参照信号を可変遅延量で遅延させ、参照信号の１つから補間クロック信号を生成する遅延手段と、
補間クロック信号をフィードバックし、補間クロック信号の位相を、基準クロック信号のそれと比較し、該比較結果に基づいて、遅延量を調整するフィードバック手段と、
を備えることを特徴とする位相補間器。
【符号の説明】
【００７２】
１０−１〜１０−ｎ      サンプラ（ラッチあるいはフリップフロップ）
１１      デマルチプレクサ
１２      位相検出ユニット
１３−１、１３−２      非線形性修正コーダ
１４−１、１４−２      遅延補償素子
１５      従来の位相補間器
１６      チャージポンプ
２０−１、２０−２      乗算器
２１      アナログ加算器
２２      増幅器
３０、３１、３０ａ、３１ａ      可調整遅延器
３２      位相比較器
３３      積分器
３４−１、３４−２      乗算器
４０、４５〜４８      本発明の実施形態の位相補間器
５０−１、５０−２      乗算器
５１、５２      可調整遅延器
５３、５６、５７      積分器
５５、５８      位相比較器
５９、６０      論理ブロック
６１、６２      レイアウト配線
６３      フィードバック配線
【図１】
2010136422.tif 000010
【図２】
2010136422.tif 000011
【図３】
2010136422.tif 000012
【図４Ａ】
2010136422.tif 000013
【図４Ｂ】
2010136422.tif 000014
【図４Ｃ】
2010136422.tif 000015
【図４Ｄ】
2010136422.tif 000016
【図５】
2010136422.tif 000017
【図６】
2010136422.tif 000018
【図７】
2010136422.tif 000019
【図８】
2010136422.tif 000020
【図９】
2010136422.tif 000021
【図１０】
2010136422.tif 000022
【図１１】
2010136422.tif 000023
【図１２】
2010136422.tif 000024
【図１３】
2010136422.tif 000025