(57)【要約】【課題】動作の高速化を図り得る不揮発性メモリセルおよびその製造方法を提供すること。【解決手段】半導体基板１１と、半導体基板１１の表面上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層１４、１５と、一対の不純物拡散層１４、１５の間の半導体基板の表面層に配置されたチャネル領域１６と、少なくとも一方の不純物拡散層１５の表面からゲート電極１３の側壁に沿って形成された電荷蓄積層１７と、電荷蓄積層１７に積層された電荷蓄積層用電極１８とを備えることを特徴とする不揮発性メモリセル。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層と、一対の不純物拡散層の間の半導体基板の表面層に配置されたチャネル領域と、少なくとも一方の不純物拡散層の表面からゲート電極の側壁に沿って形成された電荷蓄積層と、電荷蓄積層に積層された電荷蓄積層用電極とを備えることを特徴とする不揮発性メモリセル。
【請求項２】
前記電荷蓄積層用電極が、それに隣接する不純物拡散層と電気的に接触している請求項１に記載の不揮発性メモリセル。
【請求項３】
前記電荷蓄積層用電極に隣接する不純物拡散層が、ゲート電極の直下領域からチャネル長方向に離れて配置されたことにより、チャネル領域にオフセット領域が形成された請求項１または２に記載の不揮発性メモリセル。
【請求項４】
前記電荷蓄積層用電極が、電荷蓄積層の少なくともオフセット領域と重なる部分に電界が生じるように形成された請求項３に記載の不揮発性メモリセル。
【請求項５】
前記電荷蓄積層の不純物拡散層に対する重なり部分が、チャネル領域側の不純物拡散層の端部からチャネル長方向に１００〜３００ｎｍの長さを有する請求項１〜４のいずれか１つに記載の不揮発性メモリセル。
【請求項６】
前記電荷蓄積層は、シリコン酸化膜とシリコン窒化膜がこの順で形成された単位積層膜の１層または複数層からなる請求項１〜５のいずれか１つに記載の不揮発性メモリセル。
【請求項７】
前記電荷蓄積層は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜がこの順で形成された単位積層膜の１層または複数層からなる請求項１〜５のいずれか１つに記載の不揮発性メモリセル。
【請求項８】
前記電荷蓄積層用電極が、ポリシリコンからなる請求項１〜７のいずれか１つに記載の不揮発性メモリセル。
【請求項９】
前記電荷蓄積層および電荷蓄積層用電極が、ゲート電極の両側に配置された請求項１〜８のいずれか１つに記載の不揮発性メモリセル。
【請求項１０】
複数個のメモリセルが備えられ、各メモリセルが請求項１〜９のいずれか１つに記載の不揮発性メモリセルからなり、隣接する２つのメモリセルが１つの電荷蓄積層用電極を共有している不揮発性メモリセルアレイ。
【請求項１１】
請求項１〜９のいずれか１つに記載の不揮発性メモリセルを備えた携帯電子機器。
【請求項１２】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
ゲート電極両側の半導体基板の表面層に一対の不純物拡散層を形成する工程と、
少なくとも一方の不純物拡散層の表面からゲート電極の側壁に沿って電荷蓄積層を形成する工程と、
電荷蓄積層に電荷蓄積層用電極を積層する工程とを含むことを特徴とする不揮発性メモリセルの製造方法。
【請求項１３】
電荷蓄積層上に不純物拡散層と接触するように電荷蓄積層用電極を形成する請求項１２に記載の不揮発性メモリセルの製造方法。
【請求項１４】
請求項１に記載の不揮発性メモリセルにおける半導体基板、ゲート電極、一対の不純物拡散層および電荷蓄積層用電極にそれぞれ所定電圧を印加することにより、書き込み、読み出しまたは消去する不揮発性メモリセルの動作方法。
【請求項１５】
電荷蓄積層用電極およびそれに対応する不純物拡散層に同一の電圧を印加する請求項１４に記載の不揮発性メモリセルの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルおよびその製造方法に関し、さらに詳しくは、不揮発性メモリセルの動作高速化に関する。
【背景技術】
【０００２】
近年、コンピュータ上で扱うデータ容量の増大化により、不揮発性半導体記憶装置においても、更なる大容量化が要求されている。この要求を実現する方法として、主に次の２つの方法が挙げられる。
第１の方法は、不揮発性メモリセルの電荷蓄積層（例えば浮遊ゲート）に蓄積される電荷量を制御し、トランジスタの閾値電圧の制御領域を４つ以上設けることにより、１つのトランジスタ当たり４値以上のデータを記憶させる方法である。
第２の方法は、１つのトランジスタに物理的に複数の電荷蓄積層を設けることにより、実質的に１つのトランジスタ当たりの記憶容量を増加させる方法である。第２の方法の一つとして、特許文献１には、トランジスタのゲート電極の両側壁に沿って電荷蓄積層を形成し、１トランジスタ当たり２ビットの記憶容量を有する不揮発性メモリセルが提案されている。
【０００３】
図１７は特許文献１に開示されている従来の不揮発性メモリセルの概略断面図である。
この不揮発性メモリセル（以下「メモリセル」と略称する場合がある）は、半導体基板１００の表面にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、半導体基板１００の表面部におけるゲート電極１０２の両側に形成された第１および第２不純物拡散層１０３ａ、１０３ｂと、第１および第２不純物拡散層１０３ａ、１０３ｂの間のチャネル領域１０４と、各不純物拡散層１０３ａ、１０３ｂからゲート電極１０２の側壁に沿って形成された電荷蓄積層１０５とを備える。
電荷蓄積層１０５は、シリコン酸化膜１０５ａとシリコン窒化膜１０５ｂとシリコン酸化膜１０５ｃとがこの順に形成されたＯＮＯ膜であり、サイドウォールスペーサ状に形成されている。
【０００４】
このメモリセルへの書き込みの際は、例えば、第１不純物拡散層１０３ａをソース領域として用い、第２不純物拡散層１０３ｂをドレイン領域として用い、第２不純物拡散層に隣接する電荷蓄積層１０５にデータを書き込む。その電圧条件としては、例えば、第１不純物拡散層１０３ａおよび半導体基板１００に０V、第２不純物拡散層１０３ｂに＋５V、ゲート電極１０２に＋６Vをそれぞれ印加する。なお、ここで言う「書き込み」とは、電荷蓄積層１０５に電子を注入する処理を意味する。
この電圧条件によれば、チャネル領域１０４に第１不純物拡散層１０３ａから反転層が延出するが、反転層は第２不純物拡散層１０３ｂには達することなく、反転層の第２不純物拡散層１０３ｂ側の端部においてピンチオフ点が発生する。
電子はピンチオフ点から第２不純物拡散層１０３ｂまで高電界により加速され、所謂ホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが、半導体基板１００からゲート電極１０２に向かう縦方向の電界により誘導されて第２不純物拡散層１０３ｂに隣接する電荷蓄積層１０５のシリコン窒化膜１０５ｂに注入されることにより書き込みが行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３３２４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１７に示すメモリセルは、電荷蓄積層１０５への書き込み効率が低く、書き込み時間が長いという問題があった。
したがって、メモリセルを複数備えたアレイ構造では、メモリセルアレイ全体に対する書き込み時間が長大化し、非現実的な書き込み時間となるおそれがある。なお、第１不純物拡散層１０３ａに隣接する電荷蓄積層１０５へ書き込みする場合は、第１不純物拡散層１０３ａをドレイン領域とし、第２不純物拡散層１０３ｂをソース領域として用い、前記の電圧条件を第１不純物拡散層１０３ａと第２不純物拡散層１０３ｂで逆にして行えるが、この場合も書き込み時間が長いという問題が生じる。
【０００７】
本発明者は、従来の不揮発性メモリセルの書き込み効率が低い問題は、ホットエレクトロンを電荷蓄積層１０５に向けて加速し誘導する電界成分が弱いことが要因であることを見出し、本発明を発明するに至った。
よって、本発明は、前記問題に鑑みてなされたものであり、動作の高速化を図り得る不揮発性メモリセルおよびその製造方法を提供することを主たる目的とする。
【課題を解決するための手段】
【０００８】
かくして、本発明によれば、半導体基板と、半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層と、一対の不純物拡散層の間の半導体基板の表面層に配置されたチャネル領域と、少なくとも一方の不純物拡散層の表面からゲート電極の側壁に沿って形成された電荷蓄積層と、電荷蓄積層に積層された電荷蓄積層用電極とを備える不揮発性メモリセルが提供される。
【０００９】
また、本発明のさらに別の観点によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極両側の半導体基板の表面層に一対の不純物拡散層を形成する工程と、少なくとも一方の不純物拡散層の表面からゲート電極の側壁に沿って電荷蓄積層を形成する工程と、電荷蓄積層に電荷蓄積層用電極を積層する工程とを含む不揮発性メモリセルの製造方法が提供される。
【発明の効果】
【００１０】
本発明の不揮発性メモリセルによれば、電荷蓄積層に電荷蓄積層用電極を積層したことにより、書き込み動作時には、半導体基板側から上方への電界が電荷蓄積層にかかる。この結果、半導体基板と一方の不純物拡散層（ドレイン領域）の近傍で発生したホットエレクトロンが電荷蓄積層に注入される注入効率が向上し、それによって書き込み効率が向上し、書き込み時間が大幅に短縮する。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る不揮発性メモリセルを備えた不揮発性半導体記憶装置の実施形態１を示す平面図である。
【図２】図１中の線Ｘ１の位置での垂直断面図である。
【図３】本発明に係る不揮発性メモリセルの製造工程を示す部分断面図である。
【図４】図３の次の工程を示す部分断面図である。
【図５】図４の次の工程を示す部分断面図である。
【図６】図５の次の工程を示す部分断面図である。
【図７】図６の次の工程を示す部分断面図である。
【図８】図７の次の工程を示す部分断面図である。
【図９】図８の次の工程を示す部分断面図である。
【図１０】本発明に係る不揮発性メモリセルを備えた不揮発性半導体記憶装置の実施形態２を示す平面図である。
【図１１】図１０中の線Ｘ２の位置での垂直断面図である。
【図１２】本発明に係る不揮発性メモリセルを備えた不揮発性半導体記憶装置の実施形態３を示す平面図である。
【図１３】図１２中の線Ｘ３の位置での垂直断面図である。
【図１４】本発明に係る不揮発性メモリセルアレイを備えた不揮発性半導体記憶装置の実施形態を示す部分的な平面図である。
【図１５】図１４中の線Ｘ４の位置での垂直断面図である。
【図１６】本発明に係る不揮発性メモリセルを備えた携帯電子機器である携帯電話を示す概略ブロック図である。
【図１７】特許文献１に開示されている従来の不揮発性メモリセルの概略断面図である。
【発明を実施するための形態】
【００１２】
本発明の不揮発性メモリセル（以下、メモリセルと略称する場合がある）は、半導体基板と、半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極両側の半導体基板の表面層にそれぞれ形成された一対の不純物拡散層と、一対の不純物拡散層の間の半導体基板の表面層に配置されたチャネル領域と、少なくとも一方の不純物拡散層の表面からゲート電極の側壁に沿って形成された電荷蓄積層と、電荷蓄積層に積層された電荷蓄積層用電極とを備えることを特徴とする。
このメモリセルの動作時において、一対の不純物拡散層のうち、一方はソース領域またはドレイン領域として機能し、他方はドレイン領域またはソース領域として機能する。
【００１３】
このメモリセルは、半導体基板、ゲート電極、一対の不純物拡散層および電荷蓄積層用電極にそれぞれ所定電圧を印加することにより、書き込み、読み出しまたは消去することができる。
電荷蓄積層用電極への電圧制御は、その電荷蓄積層用電極に隣接する不純物拡散層とは独立的な制御が可能であり、適正に動作（書き込み、読み出しまたは消去）することができれば、隣接する不純物拡散層に印加される電圧と異なる電圧が印加されても同一の電圧が印加されてもよく、あるいは、ゲート電極に印加される電圧と異なる電圧が印加されても同一の電圧が印加されてもよい。
【００１４】
メモリセルの書き込み効率は、電荷蓄積層の膜厚および電圧条件によって変動する。
電荷蓄積用電極に印加される電圧によって電荷蓄積層を介して生じる電界が大き過ぎる場合、電子が注入される不純物拡散層（ドレイン領域）と半導体基板との間の接合部の電界を緩めることになってしまうためホットエレクトロン発生効率が低下し、電界が小さ過ぎる場合、電荷蓄積層への電子の注入効率が低下し、どちらの場合も書き込み効率は低下する。
したがって、電荷蓄積層の膜厚に応じた最適な書き込み電圧条件に設定することが好ましい。
【００１５】
一方、消去時は、ゲート電極に負電圧、ドレイン領域に正電圧を印加してホットホール書込みにより消去をする場合、電荷蓄積層用電極には正電圧を印加するよりも負電圧を印加する方が速く消去できる。なお、ドレイン領域と電荷蓄積用電極の両方に正電圧を印加しても消去は可能であるが、前記の場合よりも消去速度が遅くなる。しかしながら、消去が遅くなるデメリットよりも書込みが速くなるメリットの方が大きい。
なお、読み出し時は効率にはほとんど影響しない。
【００１６】
このメモリセルは、次の要件（１）〜（１０）のように構成されていてもよい。
（１）電荷蓄積層用電極が、それに隣接する不純物拡散層と電気的に接触している。
このようにすれば、電荷蓄積層とそれに隣接する不純物拡散層とに同一の電圧を印加する電極構造が簡素化されて好都合であり、メモリセルの製造工程およびコストを低減することができると共に、メモリセル動作時の電圧制御が容易となる。それに加え、セル面積を縮小することができることにより、コストが低減するメリットも得られる。
【００１７】
（２）電荷蓄積層用電極に隣接する不純物拡散層が、ゲート電極の直下領域からチャネル長方向に離れて配置されたことにより、チャネル領域にオフセット領域が形成されている。つまり、「オフセット領域」は、チャネル領域におけるゲート電極の直下領域と不純物拡散層の間の半導体基板表面部分の領域である。
オフセット領域を設けることにより、ゲート電極に電圧を印加したときのオフセット領域の反転容易性を、電荷蓄積層に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。つまり、大きなヒステリシス（閾値の変化）が得られる。
さらに、通常のロジックトランジスタと比較して、短チャネル効果を効果的に抑制することができるため、ゲート長をより一層微細化することが可能となる。また、このメモリセルは、構造的にオフセット領域を形成し易く、短チャネル効果の抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００１８】
このオフセット領域のチャネル長方向の寸法は、メモリ効果や短チャネル効果の抑制等に影響するため、必要に応じて適宜調整すればよいが、狭過ぎるとメモリ効果が得られずかつ短チャネル効果を抑制できなくなり、広過ぎるとドレイン電流が大きく減少し、読み出し速度が大幅に遅くなると共に、メモリセルの微細化に不利となる。
したがって、十分なヒステリシスと読み出し速度が得られるように、オフセット領域の前記幅を決定することが好ましく、例えば、１０〜１００ｎｍとすることが好ましい。但し、オフセット領域の幅は、メモリセルの製造工程によっては、ゲート電極の側壁に沿った電荷蓄積層の膜厚に依存する場合がある。
なお、メモリセルは、不純物拡散層がゲート電極の直下領域に重なっていても（オフセット領域が無くても）動作可能であるが、より大きなメモリヒステリシス効果を必要とする場合は、オフセット領域を有することが好ましい。
【００１９】
（３）前記（２）のようにチャネル領域がオフセット領域を有する場合、電荷蓄積層用電極が、電荷蓄積層の少なくともオフセット領域と重なる部分に電界が生じるように形成される。つまり、書き込みの際、電荷は主に電荷蓄積層の少なくともオフセット領域と重なる部分に蓄積されるため、少なくともこの部分に電界が生じるように電荷蓄積層用電極の大きさ、形状、配置等を決定すればよい。
なお、電荷蓄積層用電極を電荷蓄積層と共にゲート電極のサイドウォールスペーサ形に形成すれば、製造が容易となりかつ電荷蓄積層から剥離し難くなるため、このようにしてもよい。
【００２０】
（４）電荷蓄積層の不純物拡散層に対する重なり部分は、書き込みおよび消去の動作効率に影響するため、必要に応じて適宜調整すればよいが、短過ぎると動作効率が低下する。したがって、前記重なり部分は、チャネル領域側の不純物拡散層の端部からチャネル長方向に、例えば１００ｎｍ以上の長さを有することが好ましく、メモリセルの微細化を考慮すれば、１００〜３００ｎｍがさらに好ましい。
なお、電荷蓄積層は、不純物拡散層をチャネル長方向で完全に覆っていても特に問題はないが、前記のように電荷蓄積層用電極が不純物拡散層と電気的に接触する場合は、その接触部分の不純物拡散層を露出させるための貫通孔が形成される場合がある。
【００２１】
（５）電荷蓄積層は、次の（Ａ）または（Ｂ）の積層構造としてもよい。
（Ａ）電荷蓄積層は、第１絶縁膜と第２絶縁膜がこの順で形成された単位積層膜の１層または複数層からなる。
（Ｂ）電荷蓄積層は、第１絶縁膜と第２絶縁膜と第３絶縁膜がこの順で形成された単位積層膜の１層または複数層からなる。
【００２２】
前記第１絶縁膜は、トンネル絶縁膜として機能する膜であり、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電率酸化物薄膜、または、それら絶縁膜の積層膜を使用することができる。半導体基板としてシリコン基板を使用する場合、第１絶縁膜としてシリコン酸化膜を使用することが好ましい。
前記第２絶縁膜は、電荷（電子または正孔）をトラップ準位で捕獲して蓄積する機能を有する膜であり、例えば、シリコン窒化膜、シリコン酸化膜等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電率酸化物薄膜を使用することができる。これらの中でも、十分なトラップ準位密度と形成工程が容易である観点から、シリコン窒化膜を使用することが好ましい。
前記第３絶縁膜は、トラップ準位で捕獲した電荷が第２絶縁膜から抜けるのを防止する機能を有する膜であり、第１絶縁膜を形成する各種材料の中から同じまたは異なる材料の単層膜または積層膜を使用することができる。第１絶縁膜としてシリコン酸化膜を用いる場合は、第３絶縁膜としてもシリコン酸化膜を用いることが、形成工程が容易となる上で好ましい。
【００２３】
単位積層膜が１層の積層構造（Ａ）の場合、第２絶縁膜が最外層となるため、第２絶縁膜に電荷蓄積層用電極が積層される。
第２絶縁膜内に電荷を蓄積する際、第２絶縁膜内に散在するトラップ準位に電荷を捕獲させるため、電荷蓄積層内の電界が大きくなければ、第２絶縁膜が電荷蓄積層用電極に接触していても捕獲された電荷はトラップ準位から抜けることはない。
単位積層膜が１層の積層構造（Ａ）の場合、電荷蓄積層の形成工程が少なくて済む利点がある。
単位積層膜が複数層の積層構造（Ａ）の場合、電荷蓄積層は、トラップ準位で電荷を捕獲する内側の第２絶縁膜を内側の第１絶縁膜と外側の第１絶縁膜にて挟んだサンドイッチ構造となるため、電荷蓄積層内の電界が大きくても内側の第２絶縁層からの電荷の漏れが抑制され、その結果、データの変動が防止されて信頼性が向上すると共に、十分な保持時間を得ることができる。
なお、「内側」とは半導体基板側およびゲート電極側を意味し、「外側」とは「内側」の反対側を意味する。
【００２４】
単位積層膜が１層および複数層の積層構造（Ｂ）の場合、電荷蓄積層は、トラップ準位で電荷を捕獲する内側の第２絶縁膜を内側の第１絶縁膜と外側の第３絶縁膜にて挟んだサンドイッチ構造となるため、電荷蓄積層内の電界が大きくても内側の第２絶縁層からの電荷の漏れが抑制され、その結果、データの変動が防止されて信頼性が向上すると共に、十分な保持時間を得ることができる。さらに、単位積層膜が１層の積層構造（Ｂ）の場合は電荷蓄積層の形成工程が少なくて済む利点がある。
これら積層構造（Ａ）および（Ｂ）において、第１〜第３絶縁膜の膜厚は、書き込み効率、消去効率および信頼性を決める要素となるため、必要に応じて適宜調整すればよく、例えば、第１絶縁膜は２０ｎｍ以下、第２絶縁膜は５〜１００ｎｍ程度、第３絶縁膜は５〜１００ｎｍ程度であることが好ましい。
【００２５】
（６）電荷蓄積層用電極としては、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えば、ポリシリコン、銅やアルミニウム等の金属、タングステン、チタン、タンタル等の高融点金属、高融点金属とのシリサイド等からなる導電膜を使用することができ、これらの積層膜でもよい。加工面からすると、不純物拡散層と同じ導電型の不純物を注入したポリシリコンであることが好ましい。
【００２６】
（７）電荷蓄積層および電荷蓄積層用電極が、ゲート電極の両側に配置されてもよい。
このようにすれば、１つのトランジスタ当たり２ビットの記憶容量を有するメモリセルを得ることができる。
【００２７】
（８）半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、SiGe、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板、表面半導体層を有するＳＯＩ（silicon on insulator）基板、多層ＳＯＩ基板等を用いることができる。これらの内、シリコン基板が製造の容易性の観点から好ましい。
また、半導体基板としては、第１導電型（Ｐ型またはＮ型）を有するものを用いてもよく、さらには、少なくとも１つの第２導電型（Ｎ型またはＰ型）のウェル領域を有するものを用いてもよい。半導体基板およびそのウェル領域の不純物濃度は、当該分野で公知の範囲に設定すればよい。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層にウェル領域が形成されていてもよく、さらには、チャネル領域下にボディ領域を有していてもよい。
【００２８】
（９）ゲート絶縁膜としては、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電率酸化物薄膜、または、それら絶縁膜の積層膜を使用することができる。半導体基板としてシリコン基板を使用する場合はシリコン酸化膜を使用することが好ましい。
ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましくは１〜６ｎｍ程度の膜厚とすることが適当である。
【００２９】
（１０）ゲート電極としては、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えば、ポリシリコン、銅やアルミニウム等の金属、タングステン、チタン、タンタル等の高融点金属、高融点金属とのシリサイド等の単層膜または積層膜が挙げられる。
また、ゲート電極は、Ｎ型またはＰ型の導電型を有していてもよく、膜厚としては、例えば５０〜４００ｎｍ程度が適当である。
【００３０】
以下、本発明に係る不揮発性メモリセルおよびその製造方法の実施形態を図面に基いて詳説する。なお、実施形態では、半導体基板が水平状態にあることを前提として説明する。
【００３１】
（実施形態１）
図１は本発明に係る不揮発性メモリセルを備えた不揮発性半導体記憶装置の実施形態１を示す平面図であり、図２は図１中の線Ｘ１の位置での垂直断面図である。
【００３２】
＜メモリセルの構造＞
実施形態１のメモリセルM１は、半導体基板１１と、半導体基板１１の表面上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３の両側の半導体基板１１の表面層にそれぞれ形成された一対の不純物拡散層１４、１５と、一対の不純物拡散層１４、１５の間の半導体基板１１の表面層に配置されたチャネル領域１６と、一方の不純物拡散層１５の表面からゲート電極１３の側壁に沿って形成された電荷蓄積層１７と、電荷蓄積層１７に積層された電荷蓄積層用電極１８とを備える。なお、他方の不純物拡散層１４側のゲート電極１３の側壁には、電荷蓄積層１７と同じ材料からなるサイドウォールスペーサ１９が形成されている。
以下、「不純物拡散層」を「拡散層」と略称する場合がある。
【００３３】
実施形態１の不揮発性半導体記憶装置（以下「半導体記憶装置」と略称する場合がある）は、前記メモリセルM１と、メモリセルＭ１上に積層された層間絶縁膜２０と、層間絶縁膜２０に形成された３つのコンタクトホール内に埋め込まれてゲート電極１３および一対の拡散層１４、１５と電気的にそれぞれ接続するコンタクトプラグ２１、２２、２３と、層間絶縁膜２０上に形成されて各コンタクトプラグ２１、２２、２３と電気的に接続されたゲート用配線２４、ソース用配線２５およびドレイン用配線２６とを備えている。
なお、図１では、層間絶縁膜２０より下のメモリセルM１を透視した状態を示している。
【００３４】
ゲート絶縁膜１２およびゲート電極１３は略同一のサイズであり、チャネル幅方向Ａの幅は５０〜５００ｎｍ程度であり、チャネル長方向Ｂの長さは５０〜５００ｎｍ程度である。
一対の拡散層１４、１５は、ゲート電極１３の直下領域よりもチャネル長方向Ｂに所定寸法離れて配置されており、チャネル領域１６におけるこの所定寸法の領域がオフセット領域１６ａ、１６ｂとされている（図９参照）。
チャネル領域１６のチャネル長寸法としては５０〜１０００ｎｍ程度、チャネル領域１６のチャネル幅寸法としては５０〜５００ｎｍ程度であり、オフセット領域１６ａ、１６ｂのチャネル長方向Ｂの寸法Ｌ１としては１０〜３００ｎｍ程度である（図９参照）。
【００３５】
半導体基板１１の表面層に形成された一対の拡散層１４、１５は、リン、ヒ素等のＮ導電型不純物が濃度１×１０19〜１×１０22ｃｍ-3で半導体基板１１の表面に注入されてなり、半導体基板表面から深さ１００〜５００ｎｍ程度の範囲に形成されている。
電荷蓄積層用電極１８は、平面的に見て（図１参照）、一方の拡散層１５の略全体からゲート電極１３の上面の一部を覆う範囲に電荷蓄積層１７を介して形成されており、拡散層１５上の電荷蓄積層１７を貫通して拡散層１５と電気的に接触している。
【００３６】
電荷蓄積層１７は、シリコン酸化膜１７ａとシリコン窒化膜１７ｂとシリコン酸化膜１７ｃの３層がこの順に形成されたＯＮＯ膜からなり、一方の拡散層１５側のゲート電極１３の側壁全体を覆う垂直部と、電荷蓄積層用電極１８の直下領域に配置された段違いの平行部とを有している。
電荷蓄積層１７の拡散層１５の表面に沿った平行部は、拡散層１５に対する重なり部分が、チャネル領域１６側の拡散層１５の端部からチャネル長方向Ｂに１００〜３００ｎｍの長さＬ２を有している（図９参照）。
【００３７】
なお、このメモリセルＭ１において、電荷蓄積層１７および電荷蓄積層用電極１８が拡散層１４側に配置され、サイドウォールスペーサ１９が拡散層１５側に配置されてもよい。
【００３８】
＜メモリセルの製造方法＞
次に、実施形態１のメモリセルＭ１の製造方法について説明する。
まず、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程を行う。
この工程では、図３に示すように、表面にＰ型ウェル１１ａを有するＰ型シリコン基板（半導体基板）１１上に、シリコン酸化膜１２ｘおよびポリシリコン膜１３ｘを順次堆積する。シリコン酸化膜１２ｘは、熱酸化やＣＶＤ等の公知技術を用いて厚さ３〜１００ｎｍ程度の膜厚で形成する。ポリシリコン膜１３ｘは、ＣＶＤ、スパッタ等の公知技術を用いて厚さ５０〜５００ｎｍ程度で形成する。
【００３９】
次に、フォトリソグラフィ技術により、ゲート電極形成用の開口部を有するフォトレジスト（図示省略）をポリシリコン膜１３ｘ上に形成し、ポリシリコン膜１３ｘおよびシリコン酸化膜１２ｘを反応性イオンエッチング等により除去することにより、図４に示すように、シリコン基板１１上にゲート絶縁膜１２およびゲート電極１３を形成する。
その後、フォトレジストをエッチングにより除去する。
【００４０】
次に、少なくとも一方の不純物拡散層の表面からゲート電極の側壁に沿って電荷蓄積層を形成する工程と、ゲート電極両側の半導体基板の表面層に一対の不純物拡散層を形成する工程と、電荷蓄積層に電荷蓄積層用電極を積層する工程とを並行して行う。
【００４１】
この工程では、図５に示すように、ゲート絶縁膜１２およびゲート電極１３を覆うように、ＣＶＤ法等の公知の技術を用いて、シリコン基板１１上にシリコン酸化膜１７ａｘ、シリコン窒化膜１７ｂｘ、シリコン酸化膜１７ｃｘを順次堆積してＯＮＯ膜１７ｘを形成する。この際、各層の膜厚は、書き込み効率および信頼性等を決める要素となるため、必要に応じて適宜調整すればよいが、シリコン酸化膜１７ａｘは２０ｎｍ以下、シリコン窒化膜１７ｂｘは５〜１００ｎｍ程度、シリコン酸化膜１７ｃｘは５〜１００ｎｍ程度の膜厚とすることが好ましい。
続いて、ゲート電極１３のチャネル長方向Ｂの両側のシリコン基板１１の表面にＯＮＯ膜１７ｘを介してＮ+不純物注入を行い、Ｐ型ウェル１１ａと逆導電型のN型の不純物拡散領域１４、１５を形成する。
【００４２】
次に、図６に示すように、フォトリソグラフィ技術により、コンタクトホール形成用の開口部を有するフォトレジスト（図示省略）をＯＮＯ膜１７ｘ上に形成し、シリコン酸化膜１７ａｘ、シリコン窒化膜１７ｂｘ、シリコン酸化膜１７ｃｘを順次反応性イオンエッチングまたはウェットエッチングで除去して、一方の拡散層１５の一部を露出させるコンタクトホールｈを形成する。このとき、拡散層１５に対するＯＮＯ膜１７ｘの重なり部分が、チャネル長方向Ｂに１００〜３００ｎｍの長さＬ２を有するようにコンタクトホールｈを形成する。
その後、フォトレジストをエッチングにより除去する。
【００４３】
続いて、図７に示すように、ＣＶＤ法等の公知の技術を用いて、ＯＮＯ膜１７ｘ上にポリシリコン膜１８ｘを堆積し、ポリシリコン膜１８ｘにＮ型不純物を注入する。このとき、ポリシリコン膜１８ｘの膜厚としては５０〜３００ｎｍ程度が好ましく、Ｎ型不純物濃度としては１０19〜１０22ｃｍ-3程度が好ましい。
形成されたポリシリコン膜１８ｘの一部は、コンタクトホールｈ内に充填されて拡散層１５と電気的に接触する。
なお、ポリシリコン膜１８ｘへのＮ型不純物注入の後に、ポリシリコン膜１８ｘと拡散層１５の接触抵抗を低減させるために、８００〜１１００℃程度のアニーリングを適宜行う。
【００４４】
次に、フォトリソグラフィ技術により、電荷蓄積層用電極形成用の開口部を有するフォトレジスト（図示省略）をポリシリコン膜１８ｘ上に形成し、ポリシリコン膜１８ｘを反応性イオンエッチングまたはウェットエッチングで除去することにより、図８に示すように、電荷蓄積層用電極１８をパターン形成する。
このとき、電荷蓄積層用電極１８は、拡散層１５と平行なＯＮＯ膜１７ｘの平行部を覆い、かつ拡散層１５との接触を維持できるサイズにパターニングされる。さらには、電荷蓄積層用電極１８がＯＮＯ膜１７ｘの垂直部から剥離し難くするために、ゲート電極１３の上面に所定寸法Ｌ３でチャネル長方向Ｂに延びていることが好ましい。この寸法Ｌ３としては、電荷蓄積層用電極１８の寸法バラツキを考慮して、５０〜１５０ｎｍ程度とすることが好ましい。
その後、フォトレジストをエッチングにより除去する。
【００４５】
次に、図９に示すように、電荷蓄積層用電極１８をマスクとして、ＯＮＯ膜１７ｘのシリコン酸化膜１７ｃｘ、シリコン窒化膜１７ｂｘ、シリコン酸化膜１７ａｘを順次反応性イオンエッチングで除去する。
これにより、電荷蓄積層用電極１８の直下領域にのみ電荷蓄積層１７がパターン形成されると共に、拡散層１４側のゲート電極１３の側壁にサイドウォールスペーサ１９が形成される。
以上の各工程を経て、図１および図２に示すメモリセルＭ１が具体的に形成される。
次に、図１と図２を参照しながら、メモリセルＭ１の基本的なメモリ動作について説明する。
【００４６】
＜メモリセルの書き込み動作＞
メモリセルＭ１にデータを書き込む場合、電荷蓄積層１７に隣接する拡散層１５をドレイン領域１５とし、もう一方の拡散層１４をソース領域１４として用いる。なお、ここでは、電荷蓄積層用電極１８をドレイン電極１８と称する。
書き込み時には、例えば、ゲート電極１３に＋６V、ドレイン電極１８に＋５V、ソース領域１４に０V、半導体基板１１に０Vを夫々印加する。
【００４７】
このような電圧条件によれば、ソース領域１４から延びてドレイン領域１５には達しない反転層がチャネル領域１６に形成され、ピンチオフ点が発生する。そして、ソース領域１４からドレイン領域１５に向かって電子の流れ（逆方向はチャネル電流）が生じ、ドレイン領域１５とチャネル領域１６の境界近傍でチャネルホットエレクトロン（ＣＨＥ）が発生し、その一部がドレイン領域１５側の電荷蓄積層（ＯＮＯ膜）１７のシリコン酸化膜１７ａの電位障壁を乗り越えて、図２中の点線で囲まれた領域内にあるシリコン窒化膜１７ｂの捕獲領域に捕獲され電荷が保持されることで、データが書き込まれる。
このとき、ドレイン電極１８に＋５Vの電圧が印加されることにより、電荷蓄積層１７を介して約１ＭＶ／ｃｍ程度の上方向への電界が生じる。この結果、ＣＨＥの電荷蓄積層１７への注入効率が促進され、前記従来の不揮発性メモリセル（図１７参照）に比べて書き込み効率を１０〜１００倍程度改善することができる。
【００４８】
なお、電荷蓄積層１７および電荷蓄積層用電極１８が拡散層１４側に配置され、サイドウォールスペーサ１９が拡散層１５側に配置されたメモリセル（図示省略）では、拡散層１５をソース領域とし、もう一方の拡散層１４をドレイン領域として用い、前記と同様に、例えば、ゲート電極に＋６V、ドレイン電極に＋５V、ソース領域に０V、半導体基板に０Vを夫々印加することにより、効率よく書き込みできる。
【００４９】
＜メモリセルの消去動作＞
消去時には、例えば、ゲート電極１３に−６V、電荷蓄積層用電極（ドレイン電極）１８および拡散層（ドレイン領域１５）に５V、拡散層（ソース領域）１４はフローティング、半導体基板１１に０Vを夫々印加する。
このような電圧条件によれば、ドレイン領域１５と半導体基板１１のチャネル領域１６の境界領域がゲート電圧とドレイン電圧により高電界となり、バンド間トンネル電流を生じホットホールが発生する。このホットホールが、ゲート電極１３の方向に誘引されることにより、電荷蓄積層１７に注入され、電荷蓄積層内１７の電子と結合することで消去が行われる。
【００５０】
＜メモリセルの読み出し動作＞
読み出し時には、例えば、ゲート電極１３に＋２V、ドレイン電極１８に０V、ソース領域１４に＋１V、半導体基板１１に０Vを夫々印加する。
このような電圧条件によれば、データ書込みが行われたメモリセルは、電荷蓄積層１７にトラップされた電子による負電界により、ドレイン領域１５近傍の半導体基板１１の表面上に反転層が形成されにくく、いわゆるしきい値が高くなる。このしきい値の差により、データの判別を行う。
【００５１】
なお、前記製造条件で製造されたメモリセルＭ１の基本動作は、表１に示した電圧条件で可能である。
【表１】
2010251371.tif 000003
【００５２】
（実施形態２）
図１０は本発明に係る不揮発性メモリセルを備えた不揮発性半導体記憶装置の実施形態２を示す平面図であり、図１１は図１０中の線Ｘ２の位置での垂直断面図である。なお、図１０および図１１において、図１および図２中の要素と同様の要素には、同一の符号を付している。
実施形態２のメモリセルＭ２は、実施形態１で説明した電荷蓄積層および電荷蓄積層用電極が、ゲート電極１３の両側に配置されたものである。つまり、このメモリセルＭ２は、一方の拡散層１５側に実施形態１と同様の電荷蓄積層１７および電荷蓄積層用電極１８を有することに加え、他方の拡散層１４側にも電荷蓄積層１１７および電荷蓄積層用電極１１８を有しする、２ビットの記憶容量を有するメモリセルである。
実施形態２において、その他の構成は概ね実施形態１と同様である。
【００５３】
拡散層１４側の電荷蓄積層１１７および電荷蓄積層用電極１１８の積層構造、材料、膜厚、形状およびサイズは、拡散層１５側の電荷蓄積層１７および電荷蓄積層用電極１８のそれらと同一であるため、メモリセルＭ２およびそれを備えた半導体記憶装置は、チャネル長方向Ｂを二分する面に対して対称的な構造を有している。
このメモリセルＭ２の製造および動作（書き込み、消去および読み出し）は、実施形態１で説明した製造方法および動作方法に準じて行うことができる。
なお、図１０および図１１において、符号１１７ａはシリコン酸化膜、１１７ｂはシリコン窒化膜、１１７ｃはシリコン酸化膜を示しており、図１１中の点線で囲まれた領域内にあるシリコン窒化膜１７ｂ、１１７ｂが電荷の捕獲領域である。
【００５４】
（実施形態３）
図１２は本発明に係る不揮発性メモリセルを備えた不揮発性半導体記憶装置の実施形態３を示す平面図であり、図１３は図１２中の線Ｘ３の位置での垂直断面図である。なお、図１２および図１３において、図１および図２中の要素と同様の要素には、同一の符号を付している。
実施形態３のメモリセルＭ３は、実施形態１で説明した電荷蓄積層用電極が、それに隣接する不純物拡散層と電気的に絶縁されたものであり、その他の構成は概ね実施形態１と同様である。
【００５５】
このメモリセルＭ３において、電荷蓄積層１７は、拡散層１５に対する重なり部分を有し、その重なり部分のチャネル長方向Ｂの長さが、図６で説明した長さＬ２と同一である。
電荷蓄積層用電極１１８は、平面的に見た電荷蓄積層１７の表面全体のみを覆うように形成されている。したがって、電荷蓄積層用電極１１８と電荷蓄積層１７のそれぞれの拡散層１５側の端面は同一面状であり、電荷蓄積層用電極１１８は拡散層１５と接触していない。
【００５６】
また、実施形態１における配線２６と電気的に接続されていたコンタクトプラグ２３は、実施形態３においては電荷蓄積層１７に隣接する拡散層１５と直接電気的に接続されている。
さらに、このメモリセルＭ３の場合、電荷蓄積層用電極１１８に独立して電圧を印加するための専用の配線３２が、コンタクトプラグ３１を介して電荷蓄積層用電極１１８に電気的に接続されている。
【００５７】
実施形態３のメモリセルＭ３の基本動作は、表２に示した電圧条件で可能である。
【表２】
2010251371.tif 000004
【００５８】
（実施形態４）
図１４は本発明に係る不揮発性メモリセルアレイを備えた不揮発性半導体記憶装置の実施形態を示す部分的な平面図であり、図１５は図１４中の線Ｘ４の位置での垂直断面図である。なお、図１４および図１５において、図１および図２中の要素と同様の要素には同一の符号を付している。
この不揮発性メモリセルアレイ（以下「メモリセルアレイ」と称する場合がある）は、実質的に実施形態１のメモリセルＭ１が複数個備えられたものであり、以下にその構造を詳しく説明する。
【００５９】
このメモリセルアレイは、半導体基板１１と、半導体基板１１の表面上に複数本ストライプ状に形成された帯状のゲート絶縁膜１２と、各ゲート絶縁膜１２に積層されたゲート電極１３と、各ゲート電極１３の両側の半導体基板１１の表面層に互い違いに形成された第１拡散層（ソース領域）１４および第２拡散層（ドレイン領域）１５と、第１拡散層１４と第２拡散層１５の間の半導体基板１１の表面層に配置されたチャネル領域１６と、各第２拡散層１５の表面から各ゲート電極１３の側壁に沿って形成された電荷蓄積層１７と、各電荷蓄積層１７に積層された電荷蓄積層用電極（ドレイン電極）２１８とを備えている。
なお、図１４において、点線で囲まれた領域が１個のメモリセルＭ１に相当する。
【００６０】
１つのゲート絶縁膜１２およびゲート電極１３は、チャネル幅方向Ａに延びており、チャネル幅方向Ａに並ぶ複数のメモリセルＭ１に共有されている。
また、各ゲート電極１３は、第１拡散層１４側の側壁全面にサイドウォールスペーサ１９が形成されていると共に、第２拡散層１５側の側壁全面に、シリコン酸化膜１７ａとシリコン窒化膜１７ｂとシリコン酸化膜１７ｃが積層されてなるＯＮＯ膜が形成されている。
各電荷蓄積層１７は、ＯＮＯ膜がパターン化されてなり、第２拡散層１５との重なり部分およびゲート電極１３との重なり部分を有している。
また、チャネル幅方向Ａとチャネル長方向Ｂに相互に隣接する電荷蓄積層１７同士の前記重なり部分は分離されている。
なお、図１５において、点線で囲まれた領域内にあるシリコン窒化膜１７ｂが電荷の捕獲領域である。
【００６１】
隣接する２つゲート電極１３の間に配置された第１拡散層１４は、それらのゲート電極１３に沿ってチャネル幅方向Ａに延びており、チャネル幅方向Ａに並ぶ複数のメモリセルＭ１に共有されている。
一方、隣接する２つゲート電極１３の間に配置された第２拡散層１５は、チャネル長方向Ｂに並ぶ２つのメモリセルＭ１にのみ共有されるよう、チャネル幅方向Ａでは分離されている。
また、第２拡散層１５を挟む２つゲート電極１３の間には、それらのゲート電極１３を有するチャネル長方向Ｂに並んだ２つのメモリセルＭ１にのみ共有されるよう、２つのメモリセルＭ１の電荷蓄積層１７上に連続して１つの電荷蓄積層用電極２１８が積層されている。この電荷蓄積層用電極２１８は、チャネル長方向Ｂに並んだ２つのメモリセルＭ１の電荷蓄積層１７の間の窪みに入り込んで第２拡散層１５と電気的に接続している。
【００６２】
このように複数のメモリセルＭ１がマトリックス状に配置されてなるメモリセルアレイを備えた半導体記憶装置は、メモリセルアレイを覆うように半導体基板１１上に積層された層間絶縁膜２０と、層間絶縁膜２０に形成された複数のコンタクトホール内に埋め込まれてその一端が各ゲート電極１３と電気的に接続されたコンタクトプラグ２１と、層間絶縁膜２０に形成された複数のコンタクトホール内に埋め込まれてその一端が各第１拡散層１４と電気的に接続されたコンタクトプラグ２２と、層間絶縁膜２０に形成された複数のコンタクトホール内に埋め込まれてその一端が各電荷蓄積層用電極２１８と電気的に接続されたコンタクトプラグ２３と、層間絶縁膜２０上に形成されて複数のコンタクトプラグ２１の他端とそれぞれ電気的に接続された複数のゲート用配線２４と、層間絶縁膜２０上に形成されて複数のコンタクトプラグ２２の他端と電気的に接続された１つのソース用配線１２５と、層間絶縁膜２０上に形成されてチャネル長方向Ｂに並ぶ複数のコンタクトプラグ２３の他端と電気的に接続された複数列のドレイン用配線１２６とを備える。
【００６３】
この場合、複数のゲート用配線２４がそれぞれ個別のワード線に相当し、ソース用配線１２５および複数のドレイン用配線１２６がそれぞれ個別のビット線に相当する。
さらに、この半導体記憶装置は、各ワード線および各ビット線に図示しない選択トランジスタが電気的に接続されていてもよい。
この半導体記憶装置のメモリセルアレイの製造および各メモリセルＭ１の動作（書き込み、消去および読み出し）は、実施形態１で説明した製造方法および動作方法に準じて行うことができる。
この半導体記憶装置によれば、メモリセルアレイ全体に対する書き込み時間が、図１７に示すメモリセルを用いたメモリセルアレイに比べて大幅に短縮される。
【００６４】
（実施形態５）
図１６は本発明に係る不揮発性メモリセルを備えた携帯電子機器である携帯電話を示す概略ブロック図である。
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示装置８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されている。制御回路８１１は実施形態１〜３のいずれかの前記メモリセルが組み込まれている。
このメモリセルを携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を向上させ、製造コストを低減することが可能になる。
【００６５】
（他の実施形態）
１．実施形態１では、半導体基板およびウェル領域がＰ型であり、一対の不純物拡散層および電荷蓄積層用電極がＮ型の場合について説明したが、Ｐ型とＮ型の導電型を逆にしてもよい。
【００６６】
２．実施形態４では実施形態１のメモリセルのアレイ構造を説明したが、実施形態２または３のメモリセルを用いてアレイ構造を作製することもできる。
実施形態２のメモリセルを用いたアレイ構造では、第１拡散層１４も第２拡散層１５と同様にチャネル長方向に隣接するメモリセルのみに共有され、チャネル長方向に並ぶ各第１拡散層は同一の配線に接続されるが、チャネル幅方向に隣接する第１拡散層１４同士は別の配線と接続されることとなり、実施形態４の配線数の約２倍に配線数が増加する。したがって、第１拡散層用の配線と第２拡散層用の配線が接触しないよう多層構造とすることが好ましい。なお、実施形態２のメモリセルを用いたメモリセルアレイでは、実施形態４のメモリセルアレイの２倍の記憶容量が得られる。
実施形態３のメモリセルを用いたアレイ構造では、各メモリセルの電荷蓄積層用電極と接続する配線を設ける必要がある。この場合、チャネル長方向に並ぶ各電荷蓄積層用電極は同一の配線に接続されるが、チャネル幅方向に隣接する電荷蓄積層用電極同士は別の配線と接続されることとなるため、実施形態４の配線数の約２倍に配線数が増加する。したがって、ドレイン電極用の配線と第２拡散層用の配線が接触しないよう多層構造とすることが好ましい。
【００６７】
３．前記実施形態では、電荷蓄積層に積層される電荷蓄積層用電極を、不純物拡散層と電気的に接続する場合または独立して配置する場合を例示したが、ゲート電極に電気的に接続してもよい。この場合、電荷蓄積層用電極には、ゲート電極に印加する電圧と同一の電圧が印加されるが、このようにしてもメモリセルの動作（特に書き込み）を高速化することができる。
【産業上の利用可能性】
【００６８】
本発明の不揮発性メモリセルは、他のメモリセル、論理素子または論理回路等と組み合わせることにより、様々な集積回路および電子機器に広く適用することができる。例えば、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサ・コンピュータまたは他の全ての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレイヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレイヤ、ポータブル音楽プレイヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明のメモリセルは、電子機器の制御回路またはデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
特に、電池駆動の携帯電子機器や携帯情報端末に用いることが好ましい。
【符号の説明】
【００６９】
１１  半導体基板（シリコン基板）
１２  ゲート絶縁膜
１３  ゲート電極
１４  不純物拡散層（第１不純物拡散層）
１５  不純物拡散層（第２不純物拡散層）
１６  チャネル領域
１６ａ、１６ｂ  オフセット領域
１７  電荷蓄積層
１７ａ、１７ｃ  シリコン酸化膜
１７ｂ  シリコン窒化膜
１８、１１８、２１８  電荷蓄積層用電極
１９  サイドウォールスペーサ
２０  層間絶縁膜
２１、２２、２３、３１  コンタクトプラグ
２４、２５、２６、３２、１２５、１２６  配線
１１８  電荷蓄積層用電極
Ａ  チャネル幅方向
Ｂ  チャネル長方向
Ｍ１、Ｍ２、Ｍ３  メモリセル
【図１】
2010251371.tif 000005
【図２】
2010251371.tif 000006
【図３】
2010251371.tif 000007
【図４】
2010251371.tif 000008
【図５】
2010251371.tif 000009
【図６】
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【図７】
2010251371.tif 000011
【図８】
2010251371.tif 000012
【図９】
2010251371.tif 000013
【図１０】
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【図１１】
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【図１２】
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【図１３】
2010251371.tif 000017
【図１６】
2010251371.tif 000018
【図１７】
2010251371.tif 000019
【図１４】
2010251371.tif 000020
【図１５】
2010251371.tif 000021