(57)【要約】【課題】発振周波数の高周波化及び入力電圧の広範囲化を図ることができる安価なブートストラップ型スイッチング電源回路を提供する。【解決手段】スイッチング素子１と、スイッチング素子１を駆動するドライブ回路２と、ドライブ回路２に電源供給するためのブートストラップ回路と、入力電圧ＶINを降圧して定電圧を得る定電圧回路３とを備え、前記ブートストラップ回路が、定電圧回路３から出力される電圧によってブートするモード（スイッチＳＷ２をオフにするモード）と、入力電圧ＶINによってブートするモード（スイッチＳＷ２をオンにするモード）を有するスイッチング電源回路。【選択図】図１
2010136532.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子と、
前記スイッチング素子を駆動するドライブ回路と、
前記ドライブ回路に電源供給するためのブートストラップ回路と、
入力電圧を降圧して定電圧を得る定電圧回路とを備え、
前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードと、前記入力電圧によってブートするモードを含む複数の動作モードを有することを特徴とするスイッチング電源回路。
【請求項２】
前記ブートストラップ回路が、アノードに前記定電圧回路から出力される電圧が供給される第１のブートストラップ用ダイオードと、アノードに前記入力電圧が供給される第２のブートストラップ用ダイオードとを備える請求項１に記載のスイッチング電源回路。
【請求項３】
外部から入力される外部制御信号により、前記ブートストラップ回路が、前記複数の動作モードから一つのモードを選択する請求項１又は請求項２に記載のスイッチング電源回路。
【請求項４】
前記入力電圧を検出する入力電圧検出回路を備え、
前記入力電圧検出回路によって検出された前記入力電圧が設定電圧より大きい場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードを選択し、
前記入力電圧検出回路によって検出された前記入力電圧が設定電圧以下である場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモード以外のモードを選択する請求項１又は請求項２に記載のスイッチング電源回路。
【請求項５】
前記ブートストラップ回路が、前記第１のブートストラップ用ダイオードの代わりに第１のＬＤＭＯＳを備え、前記第２のブートストラップ用ダイオードの代わりに第２のＬＤＭＯＳを備える請求項２に記載のスイッチング電源回路。
【請求項６】
前記第１のＬＤＭＯＳのゲート及びソースに前記定電圧回路の出力電圧が供給され、前記第２のＬＤＭＯＳのゲート及びソースに前記入力電圧が供給され、前記第１のＬＤＭＯＳ及び前記第２のＬＤＭＯＳのドレインが前記ドライブ回路に接続されており、
前記第１のＬＤＭＯＳのゲート及びソースとバックゲートとの接続／遮断の切り替え、前記第１のＬＤＭＯＳのドレインとバックゲートとの接続／遮断の切り替え、前記第２のＬＤＭＯＳのゲート及びソースとバックゲートとの接続／遮断の切り替え、並びに前記第２のＬＤＭＯＳのドレインとバックゲートとの接続／遮断の切り替えが可能である請求項５に記載のスイッチング電源回路。
【請求項７】
前記入力電圧を検出する入力電圧検出回路を備え、
前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための比較回路を備える請求項４〜６のいずれか１項に記載のスイッチング電源回路。
【請求項８】
前記複数の動作モードが、前記スイッチング電源回路の出力電圧によってブートするモードを備える請求項１〜６のいずれか１項に記載のスイッチング電源回路。
【請求項９】
前記入力電圧を検出する入力電圧検出回路を備え、
前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための第１の比較回路と、前記定電圧回路の出力電圧と前記スイッチング電源回路の出力電圧との大小関係を比較するための第２の比較回路とを備える請求項８に記載のスイッチング電源回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のスイッチング電源回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップ回路を有するスイッチング電源回路及びそれを用いた電子機器に関する。
【背景技術】
【０００２】
電力変換効率の向上は、省エネルギ化、バッテリーの長寿命化、発熱の低減などの効果があり、スイッチング電源回路の最重要課題である。また、近年の省エネルギ化の促進により、スイッチング電源回路が電力を供給する機器の低電圧化が進み、２．５Ｖ系、１．５Ｖ系など低い電圧のものが一般的となっている。その反面、スイッチング電源回路の入力電圧は低電圧から高電圧まで幅広く使用され、機器に必要な電流は上昇する傾向にある。スイッチング電源回路においては、スイッチング電源回路が電力を供給する機器の電流上昇に比例してスイッチング素子のオン抵抗による電力損失が増加し、このスイッチング素子のオン抵抗による電力損失が電力変換効率を低減させる主な要因となっている。したがって、スイッチング電源回路においては、いかにスイッチング素子のオン抵抗を低減させるかが重要な課題となっている。
【０００３】
また、外付け部品(コイル、コンデンサ)の部品サイズ縮小化に向け、発振周波数の高周波化が望まれている。
【０００４】
スイッチング素子のオン抵抗はスイッチング素子のサイズを大きくする事で低減されるが、サイズの増加はコストの増加につながるため必要最低限に抑えなければならない。また、スイッチング素子としてＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタとＰチャンネルＭＯＳＦＥＴまたはＰＮＰトランジスタとを比較した場合、ＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタの方がＰチャンネルＭＯＳＦＥＴまたはＰＮＰトランジスタよりもチップサイズを低減できるので好ましい。しかしながら、ＮチャンネルＭＯＳＦＥＴまたはＮＰＮトランジスタをドライブするためにはブートストラップ回路が必要となり、ブートストラップ回路を安価に構成する事が求められている。
【０００５】
【特許文献１】特開平５―３０４７６８号公報（第１図）
【特許文献２】特開２０００−９２８２２号公報
【特許文献３】特開２００７−１９５３６１号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、従来のブートストラップ型スイッチング電源回路の一構成例を図１５に示す。図１５に示す従来のブートストラップ型スイッチング電源回路は、ブートストラップ用ダイオードＢＤ１及びブートストラップ用コンデンサＢＣ１によって構成されるブートストラップ回路を備えている。
【０００７】
当該ブートストラップ回路では、端子Ｔ１に印加される入力電圧ＶINがスイッチング素子であるＮチャンネルＭＯＳＦＥＴ１（以下、スイッチング素子１という）のゲート耐圧を超えない値であれば、スイッチング素子１がオフのとき、端子Ｔ２の電圧ＶOUTは−ＶF（ＶFはツェナーダイオードＺＤ１の順方向電圧）となり、端子Ｔ３の電圧ＶBはＶIN−ＶF1（ＶF1はブートストラップ用ダイオードＢＤ１の順方向電圧）となり、入力電圧ＶINが印加されている端子Ｔ１からブートストラップ用ダイオードＢＤ１を介してブートストラップ用コンデンサＢＣ１に電流が流れ、ブートストラップ用コンデンサＢＣ１が充電される。
【０００８】
そして、スイッチング素子１がオンになると、端子Ｔ２の電圧ＶOUTは−ＶFからＶIN−ＶDS（ＶDSはスイッチング素子１のドレイン−ソース間電圧）に上昇し、この上昇分だけ端子Ｔ３の電圧ＶBも上昇する。これにより、スイッチング素子１にゲート駆動信号を供給するドライブ回路２の駆動電圧のレベルが高くなり、ゲート駆動信号のレベルを高くすることができる。
【０００９】
このような構成の図１５に示す従来のブートストラップ型スイッチング電源回路では、入力電圧ＶINの変動に応じて端子Ｔ３の電圧ＶBひいてはスイッチング素子１を制御するゲート駆動信号のレベルが変動する。また、図１５に示す従来のブートストラップ型スイッチングは降圧チョッパレギュレータであるため、入力電圧ＶINの範囲が低電圧から高電圧まで幅広い。しかしながら、入力電圧ＶINが高ければブートストラップ電圧（２ＶIN＋ＶF−ＶF1−ＶDS）ひいてはスイッチング素子１を制御するゲート駆動信号のレベルも高くなるので、スイッチング素子１のゲート耐圧を超えないように入力電圧ＶINの上限を設定する必要があった。尚、図１５に示すようにスイッチング素子１、ブートストラップ用ダイオードＢＤ１、ドライブ回路２、及びドライブ回路２に供給する制御信号を生成する制御信号生成回路が１チップ化されたＩＣ１００で実現されている場合、通常スイッチング素子１はＬＤＭＯＳ（Laterally Diffused MOS）で構成されておりそのゲート耐圧は１０Ｖ以下であることが多い。
【００１０】
入力電圧ＶINの設定に関する上記問題点を解消することができるブートストラップ型スイッチング電源回路が特許文献１で提案されている。特許文献１で提案されているブートストラップ型スイッチング電源回路は、ゲート駆動回路と入力電源端子との間に定電圧回路を設けることによって、ゲート駆動回路からスイッチング素子(出力パワートランジスタ) のゲートに供給されるゲート駆動電圧を、入力電源端子に印加される入力電圧の値にかかわらず一定値としている。しかしながら、ゲート駆動回路と入力電源端子との間に設けられる定電圧回路がスイッチング素子(出力パワートランジスタ)のソース電圧を基準とした定電圧回路となっているため、特許文献１で提案されているブートストラップ型スイッチング電源回路は非常に複雑な回路構成となっている。
【００１１】
また、特許文献１で提案されているブートストラップ型スイッチング電源回路よりも定電圧回路の構成を簡易化したブートストラップ型スイッチング電源回路の構成を図１６に示す。尚、図１６において図１５と同一の部分には同一の符号を付す。
【００１２】
図１６に示す従来のブートストラップ型スイッチング電源回路は、ＧＮＤを基準とした定電圧回路３とブートストラップ用ダイオードＢＤ１とブートストラップ用コンデンサＢＣ１とによって構成されるブートストラップ回路を備えている。定電圧回路３は、入力電圧ＶINを降圧して定電圧ＶCを生成する。
【００１３】
図１６に示す従来のブートストラップ型スイッチング電源回路では、スイッチング素子１がオフのとき、端子Ｔ２の電圧ＶOUTは−ＶFとなり、端子Ｔ３の電圧ＶBはＶC−ＶF1となり、定電圧回路３からブートストラップ用ダイオードＢＤ１を介してブートストラップ用コンデンサＢＣ１に電流が流れ、ブートストラップ用コンデンサＢＣ１が充電される。そして、スイッチング素子１がオンになると、端子Ｔ２の電圧ＶOUTは−ＶFからＶIN−ＶDSに上昇し、この上昇分だけ端子Ｔ３の電圧ＶBも上昇する。これにより、スイッチング素子１にゲート駆動信号を供給するドライブ回路２の駆動電圧のレベルが高くなり、ゲート駆動信号のレベルを高くすることができる。
【００１４】
図１６に示す従来のブートストラップ型スイッチング電源回路では、ＧＮＤを基準とした定電圧回路３を用いているので、回路構成が簡単である。また、図１６に示す従来のブートストラップ型スイッチング電源回路では、スイッチング素子１がオンのとき、端子Ｔ３の電圧ＶBがＶC＋ＶIN＋ＶF−ＶF1−ＶDSとなり、ドライブ回路２の両端電圧がＶC＋ＶF−ＶF1となるので、スイッチング素子１を制御するゲート駆動信号が入力電圧ＶINに依存しない。
【００１５】
端子Ｔ３−Ｔ２間の電圧（ＶB−ＶOUT）がドライブ回路２の耐圧（通常５Ｖ系を使用）を越えないように、定電圧回路３から出力される定電圧ＶCをドライブ回路２の耐圧の上限に設定する。しかしながら、広範囲（例えば４．５Ｖ〜４０Ｖ等）の入力電圧ＶINにて図１６に示す従来のブートストラップ型スイッチング電源回路を使用したい場合、入力電圧ＶINが定電圧回路３から出力される定電圧ＶCの設定値を下回ると問題が生じる。例えば、定電圧回路３から出力される定電圧ＶCを５Ｖに設計した場合に入力電圧ＶINとして４．５Ｖが供給されると、定電圧回路３の出力電圧が４Ｖ以下となってしまい（図１７参照）、ドライブ回路２に供給される電圧はブートストラップ用ダイオードＢＤの順方向電圧降下分を考慮すると４Ｖよりも更に低くなってしまう。その結果としてスイッチング素子１のゲートに低い電圧しか供給できなくなるため、スイッチング素子１のオン抵抗が低くなり、効率が低下する。入力電圧ＶINが定電圧回路３から出力される定電圧ＶCの設定値を下回っても、スイッチング素子１のオン抵抗が十分に小さくなるようにするためには、スイッチング素子１のサイズを大きく設計しなければならず、コストの増大を招く。
【００１６】
また、ドライブ回路２に対して低い電圧しか供給できなければ、ドライブ回路２のドライブ能力も制限され、５Ａ以上等の大電流に対応したサイズの大きいスイッチング素子（パワートランジスタ）１をドライブすることが不可能となる。また、発振周波数の高周波化に対してもスイッチングの立ち上がり時間、立ち下がり時間、遅延時間が遅くなりスイッチング動作ができなくなる。
【００１７】
尚、特許文献３で提案されているスイッチング電源は、スイッチング素子（パワートランジスタ）のソース電位に応じてブートストラップ回路内のスイッチをオン／オフ制御しており、ブートストラップ回路に供給される電源電圧と、スイッチング素子（パワートランジスタ）のドレインに供給される電源電圧とが互いに異なるスイッチング電源、すなわち２電源タイプのスイッチング電源である。したがって、特許文献３で提案されているスイッチング電源は、上記において検討してきた１電源のブートストラップ型スイッチング電源回路に適用できるものではない。
【００１８】
また、昨今の低価格化に対応するため、スイッチング素子（パワートランジスタ）を含めた１チップブートストラップチョッパレギュレータを提供するためには、バイポーラ技術（エピ工程を含む）を必要とするブートストラップ用ダイオードと、パワートランジスタとして用いられているＬＤＭＯＳトランジスタと、その他の回路部を構成するＣＭＯＳ（Complementary MOS）トランジスタとを、単一のウェハ内に生成するＢｉＣＤＭＯＳ（Bipolar Complementary Double-diffused MOS）プロセスが必要となり、パワートランジスタをディスクリート部品にしなくて済む反面、１チップブートストラップチョッパレギュレータが高価になっている。また、高速発振に対応すべく、ブートストラップ用ダイオードをショットキーバリアダイオードとするためには、さらに高価なプロセスが必要となる。
【００１９】
本発明は、上記の状況に鑑み、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる安価なブートストラップ型スイッチング電源回路及びそれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために本発明に係るスイッチング電源回路は、スイッチング素子と、前記スイッチング素子を駆動するドライブ回路と、前記ドライブ回路に電源供給するためのブートストラップ回路と、入力電圧を降圧して定電圧を得る定電圧回路とを備え、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードと、前記入力電圧によってブートするモードを含む複数の動作モードを有する構成である。
【００２１】
このような構成によると、入力電圧が低下した場合にブートストラップ回路が動作モードを変更し、ドライブ回路への供給電圧の低下及びスイッチング素子のオン抵抗の増加を抑えることができるので、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる。また、回路構成が簡単であり、スイッチング素子のサイズを大きくする必要がないので、低コスト化を図ることができる。
【００２２】
また、前記ブートストラップ回路が、アノードに前記定電圧回路から出力される電圧が供給される第１のブートストラップ用ダイオードと、アノードに前記入力電圧が供給される第２のブートストラップ用ダイオードとを備えるようにしてもよい。
【００２３】
また、外部から入力される外部制御信号により、前記ブートストラップ回路が、前記複数の動作モードから一つのモードを選択するようにしてもよい。
【００２４】
また、前記入力電圧を検出する入力電圧検出回路を備え、前記入力電圧検出回路によって検出された前記入力電圧が設定電圧より大きい場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモードを選択し、前記入力電圧検出回路によって検出された前記入力電圧が設定電圧以下である場合は、前記ブートストラップ回路が、前記定電圧回路から出力される電圧によってブートするモード以外のモードを選択するようにしてもよい。
【００２５】
また、前記ブートストラップ回路が、前記第１のブートストラップ用ダイオードの代わりに第１のＬＤＭＯＳを備え、前記第２のブートストラップ用ダイオードの代わりに第２のＬＤＭＯＳを備えるようにしてもよい。
【００２６】
また、前記第１のＬＤＭＯＳのゲート及びソースに前記定電圧回路の出力電圧が供給され、前記第２のＬＤＭＯＳのゲート及びソースに前記入力電圧が供給され、前記第１のＬＤＭＯＳ及び前記第２のＬＤＭＯＳのドレインが前記ドライブ回路に接続されており、前記第１のＬＤＭＯＳのゲート及びソースとバックゲートとの接続／遮断の切り替え、前記第１のＬＤＭＯＳのドレインとバックゲートとの接続／遮断の切り替え、前記第２のＬＤＭＯＳのゲート及びソースとバックゲートとの接続／遮断の切り替え、並びに前記第２のＬＤＭＯＳのドレインとバックゲートとの接続／遮断の切り替えが可能であるようにしてもよい。
【００２７】
また、前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための比較回路を備えてもよい。
【００２８】
また、前記複数の動作モードが、前記スイッチング電源回路の出力電圧によってブートするモードを備えるようにしてもよい。この場合、前記入力電圧検出回路が、前記入力電圧と前記設定電圧との大小関係を比較するための第１の比較回路と、前記定電圧回路の出力電圧と前記スイッチング電源回路の出力電圧との大小関係を比較するための第２の比較回路とを備えるようにしてもよい。
【００２９】
また、上記目的を達成するために本発明に係る電子機器は、上記いずれかの構成のスイッチング電源回路を備えるようにしている。
【発明の効果】
【００３０】
本発明によると、入力電圧が低下した場合にブートストラップ回路が動作モードを変更し、ドライブ回路への供給電圧の低下及びスイッチング素子のオン抵抗の増加を抑えることができるので、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる。また、回路構成が簡単であり、スイッチング素子のサイズを大きくする必要がないので、低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態について図面を参照して以下に説明する。本発明の第一実施形態に係るブートストラップ型スイッチング電源回路を図１に示す。尚、図１において、図１６と同一の部分には同一の符号を付す。
【００３２】
図１に示すスイッチング電源回路は、スイッチング電源ＩＣ１００と、外付け部品であるブートストラップ用コンデンサＢＣ１、コイルＬ１、ショットキーバリアダイオードＳＢＤ１、抵抗Ｒ１、抵抗Ｒ２、及び出力コンデンサＣ１と、出力端子ＴOとを備えるチョッパレギュレータである。
【００３３】
スイッチング電源ＩＣ１００の内部構成について以下に説明する。スイッチング電源ＩＣ１００は、端子Ｔ１〜Ｔ４と、スイッチング素子１と、ドライブ回路２と、定電圧ＶC（例えば、５［Ｖ］のＤＣ電圧）を出力する定電圧回路３と、電流検出部４と、メインロジック生成部５と、レベルシフト回路６と、ブートストラップ用ダイオードＢＤ１及びＢＤ２と、スイッチＤＷ２とを備えている。
【００３４】
端子Ｔ１は、電流検出部４を介してスイッチング素子１のドレインと、スイッチＳＷ２を介してブートストラップ用ダイオード２のカソードと、定電圧回路３の入力端とに接続される。定電圧回路３の出力端はブートストラップ用ダイオードＤ１のカソードに接続されている。そして、ブートストラップ用ダイオードＤ２のアノード及びブートストラップ用ダイオードＤ１のアノードが端子Ｔ３に接続され、スイッチング素子１のソースが端子Ｔ２に接続されている。
【００３５】
メインロジック生成部５は、発振器５１と、インバータゲート５２と、基準電圧源５３と、コンパレータ５４及び５５と、フリップフロップ５６と、ＮＡＮＤゲート５７とによって構成されており、端子Ｔ４の電圧ＶFB及び電流検出部４の電流検出信号に基づいてロジック信号を生成する。
【００３６】
レベルシフト回路６及びドライブ回路２は、それぞれ端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）を駆動電圧としている。レベルシフト回路６はメインロジック生成部５から出力されたロジック信号をレベルシフトしてドライブ回路２に送出する。ドライブ回路２はレベルシフト回路６から出力された信号に応じてゲート駆動信号を生成しそのゲート駆動信号をスイッチング素子１のゲートに送出する。
【００３７】
続いて、外付け部品の構成について以下に説明する。ブートストラップ用コンデンサＢＣ１の一端が端子Ｔ３に接続され、ブートストラップ用コンデンサＢＣ１の他端、コイルＬ１の一端、及びショットキーバリアダイオードＳＢＤ１のカソードが端子Ｔ２に接続される。ショットキーバリアダイオードＳＢＤ１のアノードがグランド電位に接続される。コイルＬ１の他端は、抵抗Ｒ１の一端、及び出力コンデンサＣ１の一端、及び出力電圧ＶOを出力する端子ＴOに接続される。抵抗Ｒ１の他端は、端子Ｔ４及び抵抗Ｒ２の一端に接続される。抵抗Ｒ２の他端及び出力コンデンサＣ１の他端はグランド電位に接続される。
【００３８】
図１に示すスイッチング電源回路のブートストラップ回路は、定電圧回路３と、ブートストラップ用ダイオードＢＤ１と、スイッチＳＷ２と、ブートストラップ用ダイオードＢＤ２と、ブートストラップ用コンデンサＢＣ１とによって構成されている。
【００３９】
入力電圧ＶINが定電圧回路３の定電圧ＶC以上である場合、定電圧回路３から出力される電圧は定電圧ＶCとなる。一方、入力電圧ＶINが定電圧回路３の定電圧ＶC未満である場合、定電圧回路３から出力される電圧は定電圧ＶC未満、さらには入力電圧ＶIN未満となる。そこで、入力電圧ＶINが設定電圧（定電圧回路３が定電圧ＶCの出力を維持できる入力電圧であって、レベルシフト回路６及びドライブ回路２の耐圧を越えない電圧、例えば６Ｖ）より大きい場合は、スイッチＳＷ２をオフにして、定電圧回路３から出力される電圧によってブートするようにし、逆に、入力電圧ＶINが設定電圧以下である場合は、スイッチＳＷ２をオンにして、入力電圧ＶINによってブートするようにする。
【００４０】
スイッチＳＷ２をオフにして、定電圧回路３から出力される定電圧ＶCによってブートするようにすると、端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）はＶC−ＶF1＋Ｖfとなる。ただし、ＶfはショットキーバリアダイオードＳＢＤ１の順方向電圧である。この端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）を、レベルシフト回路６及びドライブ回路２内のトランジスタの耐圧（例えば５Ｖ）を越えない範囲でできる限り高い電圧に設定することにより、スイッチング素子１のゲート電圧を高く設定することができ、スイッチング素子１のオン抵抗が小さくなり、効率が向上する。また、端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）を、レベルシフト回路６及びドライブ回路２内のトランジスタの耐圧（例えば５Ｖ）を越えない範囲でできる限り高い電圧に設定することにより、レベルシフト回路６及びドライブ回路２の遅延時間が抑制されるとともに、スイッチング素子１の立上り、立下り時間が早くなり、発振周波数の高周波化への対応が可能となる。
【００４１】
一方、スイッチＳＷ２をオンにして、入力電圧ＶINによってブートするようにすると、端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）はＶIN−ＶF2＋Ｖfとなり、定電圧回路３から出力される電圧によってブートするよりも、端子Ｔ３と端子Ｔ２との間の電圧（ＶB−ＶOUT）の低下を抑えることができる。
【００４２】
以上のような動作により、発振周波数の高周波化及び入力電圧の広範囲化を図ることができる。また、定電圧回路の構成が簡単であるため、安価である。
【００４３】
次に、本発明の第二実施形態に係るブートストラップ型スイッチング電源回路を図２に示す。尚、図２において、図１と同一の部分には同一の符号を付す。
【００４４】
図２に示すスイッチング電源回路では、図１に示すスイッチング電源回路において端子Ｔ１とブートストラップ用ダイオードＢＤ２のアノードとの間に設けられていたスイッチＳＷ２をブートストラップ用ダイオードＢＤ２のカソードと端子Ｔ３との間に設け、さらに、スイッチＳＷ１をブートストラップ用ダイオードＢＤ１のカソードと端子Ｔ３との間に設けた構成である。
【００４５】
入力電圧ＶINが設定電圧（定電圧回路３が定電圧ＶCの出力を維持できる入力電圧であって、レベルシフト回路６及びドライブ回路２の耐圧を越えない電圧、例えば６Ｖ）より大きい場合は、スイッチＳＷ１をオンにし、スイッチＳＷ２をオフにし、入力電圧ＶINが設定電圧以下である場合は、スイッチＳＷ１をオフにし、スイッチＳＷ２をオンにする。このような動作により、図２に示すスイッチング電源回路は、図１に示すスイッチング電源回路と同様の効果を奏することができる。
【００４６】
ここで、図１に示すスイッチング電源回路の具体例、すなわちスイッチＳＷ２のオン／オフを制御するスイッチ制御部を含む構成例を図３に示す。尚、図３において、図１と同一の部分には同一の符号を付す。
【００４７】
図３においては、端子Ｔ５、インバータゲート７、及びインバータゲート８が、スイッチ制御部に該当しており、最も安価なスイッチ制御部となる。図３に示す構成によると、端子Ｔ５に例えばＨｉｇｈレベルの信号、Ｌｏｗレベルの信号のいずれかを入力することで、入力電圧ＶINと定電圧回路３の出力電圧のどちらによってブートするかを外部から選択することができる。したがって、入力使用条件を考慮し、ユーザーが、入力電圧ＶINと定電圧回路３の出力電圧のどちらによってブートするかを選択することができる。入力電圧ＶINによってブートする場合は、スイッチＳＷ２をオンにし、定電圧回路３の出力電圧によってブートする場合は、スイッチＳＷ１をオフにする。
【００４８】
次に、図１に示すスイッチング電源回路の他の具体例、すなわちスイッチＳＷ２のオン／オフを制御するスイッチ制御部を含む他の構成例を図４に示す。尚、図４において、図１と同一の部分には同一の符号を付す。
【００４９】
図４においては、入力電圧検出回路９が、スイッチ制御部に該当しており、入力電圧ＶINの検出結果に応じて、入力電圧ＶINと定電圧回路３の出力電圧のどちらによってブートするかを選択している。
【００５０】
入力電圧検出回路９の一例を図５に示す。図５に示す入力電圧検出回路は、抵抗９１及び９２と、ヒステリシスコンパレータ９３と、基準電圧源９４と、インバータゲート９５及び９６とを備えており、基準電圧源９４の基準電圧ＶREFと入力電圧ＶINの分圧ＶDとをヒステリシスコンパレータ９３が比較して、入力電圧ＶINが設定電圧（定電圧回路３が定電圧ＶCの出力を維持できる入力電圧であって、レベルシフト回路６及びドライブ回路２の耐圧を越えない電圧、例えば６Ｖ）以下になれば、インバータゲート９６がＨｉｇｈレベルの信号を出力してスイッチＳＷ２（図５において不図示）をオンにする。
【００５１】
上述した図４に示すスイッチング電源回路において、入力電圧ＶINが設定電圧より高い場合の端子Ｔ３の電圧ＶBと端子Ｔ２の電圧ＶOUTの各波形及びスイッチＳＷ２とスイッチング素子１の状態は図６に示すようになり、入力電圧ＶINが設定電圧より低い場合の端子Ｔ３の電圧ＶBと端子Ｔ２の電圧ＶOUTの各波形及びスイッチＳＷ２とスイッチング素子１の状態は図７に示すようになる。
【００５２】
上述した図１〜図４に示すスイッチング電源回路では、ダイオード素子であるブートストラップ用ダイオードを用いていたが、ダイオード素子であるブートストラップ用ダイオードに代えてＬＤＭＯＳを用いることで、ダイオードが不要になりエピ、埋め込みの工程を削減することができるため、安価なプロセスで製造可能となる。また、ダイオード素子であるブートストラップ用ダイオードに代えてＬＤＭＯＳを用いることで、高速応答にも対応可能となる。さらに、ＬＤＭＯＳはスイッチを兼ねることもできるため、スイッチＳＷ１やＳＷ２を削減しコスト削減を図ることも可能である。
【００５３】
ＬＤＭＯＳは、例えば図８に示すような断面構造を有する、高中耐圧ドレイン電圧及び低オン抵抗の実現が可能な素子であり、一般的にドレイン耐圧は大きいが、ゲート耐圧及びソース耐圧は低い。したがって、ブートストラップにより高い電圧となる電圧ＶB（図６及び図７参照）がかかる端子Ｔ３にはＬＤＭＯＳのドレインを接続する。
【００５４】
ブートストラップ用ダイオードをＬＤＭＯＳに代えた図３に示すスイッチング電源回路の変形例を図９に示し、ブートストラップ用ダイオードをＬＤＭＯＳに代えた図４に示すスイッチング電源回路の変形例を図１０に示す。
【００５５】
図９及び図１０に示すスイッチング電源回路では、ＬＤＭＯＳ１０１のドレインを端子Ｔ３に接続し、ＬＤＭＯＳ１０１のゲート及びソースを定電圧回路３の出力側に接続し、バックゲート制御回路１０によりＬＤＭＯＳ１０１のバックゲートを制御する。ＬＤＭＯＳ１０１のバックゲートがスイッチＳＷ３を介してゲート及びソースに接続されスイッチＳＷ４を介してドレインに接続されている。
【００５６】
また、図９及び図１０に示すスイッチング電源回路では、ＬＤＭＯＳ１０２のドレインを端子Ｔ３に接続し、ＬＤＭＯＳ１０２のゲート及びソースを端子Ｔ１に接続し、バックゲート制御回路１０によりＬＤＭＯＳ１０２のバックゲートを制御する。ＬＤＭＯＳ１０２のバックゲートがスイッチＳＷ５を介してゲート及びソースに接続されスイッチＳＷ６を介してドレインに接続されている。
【００５７】
スイッチング素子１がオンである場合は、バックゲート制御回路１０が、スイッチＳＷ３及びＳＷ５をオンにしスイッチＳＷ４及びＳＷ６をオフにして、ＬＤＭＯＳ１０１及び１０２をオフにする。スイッチング素子１がオフであり且つ定電圧回路３から出力される電圧によってブートする場合は、バックゲート制御回路１０が、スイッチＳＷ４及びＳＷ５をオンにしスイッチＳＷ６及びＳＷ６をオフにして、ＬＤＭＯＳ１０１を逆方向にオンにし、ＬＤＭＯＳ１０２をオフにする。スイッチング素子１がオフであり且つ入力電圧ＶINによってブートする場合は、バックゲート制御回路１０が、スイッチＳＷ３及びＳＷ６をオンにしスイッチＳＷ４及びＳＷ５をオフにして、ＬＤＭＯＳ１０１をオフにし、ＬＤＭＯＳ１０２を逆方向にオンにする。
【００５８】
バックゲート制御回路１０は、スイッチング素子１がオンであるかオフであるかをブート部制御回路１１の出力に基づいて認識している。また、バックゲート制御回路１０は、インバータゲート７及び８の出力又は入力電圧検出回路９の出力に基づいて、定電圧回路３から出力される電圧によってブートするか入力電圧ＶINによってブートするかを決定している。尚、図１０に示すスイッチング電源回路では、入力電圧ＶINが設定電圧（定電圧回路３が定電圧ＶCの出力を維持できる入力電圧であって、レベルシフト回路６及びドライブ回路２の耐圧を越えない電圧、例えば６Ｖ）より高い場合に定電圧回路３から出力される電圧によってブートし、入力電圧ＶINが設定電圧以下の場合に、入力電圧ＶINによってブートするようにしている。
【００５９】
上述した図１０に示すスイッチング電源回路において、入力電圧ＶINが設定電圧より高い場合の端子Ｔ３の電圧ＶBと端子Ｔ２の電圧ＶOUTの各波形並びにスイッチＳＷ３〜ＳＷ６とＬＤＭＯＳ１０１及び１０２とスイッチング素子１の状態は図１１に示すようになり、入力電圧ＶINが設定電圧より低い場合の端子Ｔ３の電圧ＶBと端子Ｔ２の電圧ＶOUTの各波形並びにスイッチＳＷ３〜ＳＷ６とＬＤＭＯＳ１０１及び１０２とスイッチング素子１の状態は図１２に示すようになる。
【００６０】
なお、スイッチＳＷ３及びスイッチＳＷ５はそれぞれＰｃｈ電界効果トランジスタを用いることが可能であり、スイッチＳＷ４及びスイッチＳＷ６はそれぞれＮｃｈ電界効果トランジスタを用いることが可能である。ただし、Ｐｃｈ電界効果トランジスタ、Ｎｃｈ電界効果トランジスタともに、ゲート、ソース、ドレイン全てにおいて高中耐圧でなければならない。
【００６１】
スイッチＳＷ３として用いるＰｃｈ電界効果トランジスタ（以下、ＰｃｈトランジスタＳ３という）、スイッチＳＷ５として用いるＰｃｈ電界効果トランジスタ（以下、ＰｃｈトランジスタＳ５という）の各バックゲートは定電圧回路３の出力側に接続され、スイッチＳＷ４として用いるＮｃｈ電界効果トランジスタ（以下、ＮｃｈトランジスタＳ４という）、スイッチＳＷ６として用いるＮｃｈ電界効果トランジスタ（以下、ＮｃｈトランジスタＳ６という）の各バックゲートはＧＮＤに接続される。そして、ドライブ回路２の出力信号（スイッチング素子１のゲート信号）と同期した信号を、ＰｃｈトランジスタＳ３、ＰｃｈトランジスタＳ５、ＮｃｈトランジスタＳ４、ＮｃｈトランジスタＳ６の各ゲートに供給する。
【００６２】
ＰｃｈトランジスタＳ３、ＰｃｈトランジスタＳ５、ＮｃｈトランジスタＳ４、ＮｃｈトランジスタＳ６の各ゲート信号が同期していると、ＰｃｈトランジスタＳ３、ＰｃｈトランジスタＳ５、ＮｃｈトランジスタＳ４、ＮｃｈトランジスタＳ６の状態が同時に切り替わる。この場合、ＰｃｈトランジスタＳ３、ＰｃｈトランジスタＳ５、ＮｃｈトランジスタＳ４、ＮｃｈトランジスタＳ６が同時オンする時間が生じてしまう。同時オンの時間は１ｎｓ以下と非常に短いが、その時間においてＬＤＭＯＳ１０１及び１０２のソース‐ドレイン間が貫通してしまい、スイッチング素子１がオンしているときに貫通すれば、定電圧回路３の出力電圧を電源電圧として用いている低耐圧系回路(６Ｖ以下)は破壊してしまう。したがって、ＰｃｈトランジスタＳ３、ＰｃｈトランジスタＳ５、ＮｃｈトランジスタＳ４、ＮｃｈトランジスタＳ６の各ゲート信号に同時オフ期間ができるように、遅延した信号（例えば、ＰｃｈトランジスタＳ３のゲート信号に対してＰｃｈトランジスタＳ５のゲート信号を遅延させ、ＮｃｈトランジスタＳ４のゲート信号に対してＮｃｈトランジスタＳ６のゲート信号を遅延させる）を用いて、低耐圧系回路(６Ｖ以下)の破壊を回避するとよい。
【００６３】
次に、本発明の第三実施形態に係るブートストラップ型スイッチング電源回路を図１３に示す。尚、図１３において、図２と同一の部分には同一の符号を付す。
【００６４】
図１３に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路は、図２に示す本発明の第二実施形態に係るブートストラップ型スイッチング電源回路に、２ビットの外部制御信号を入力する端子Ｔ６及びＴ７と、端子ＴOに接続される端子Ｔ８と、カソードが端子Ｔ３に接続されるブートストラップ用ダイオードＢＤ３と、ブートストラップ用ダイオードＢＤ３のアノードと端子Ｔ８との間に設けられるスイッチＳＷ７と、端子Ｔ６及びＴ７に入力された２ビットの外部制御信号に応じてスイッチＳＷ１、ＳＷ２、及びＳＷ７のいずれか一つをオンにするスイッチ制御回路１２とを新たに設け、ブートストラップ用ダイオードＢＤ１のカソードと端子Ｔ３との間に設けられていたスイッチＳＷ１を定電圧回路３の出力側とブートストラップ用ダイオードＢＤ１のアノードとの間に設けた構成である。
【００６５】
図１に示す本発明の第一実施形態に係るブートストラップ型スイッチング電源回路や図２に示す本発明の第二実施形態に係るブートストラップ型スイッチング電源回路が、入力電圧ＶINと定電圧回路３の出力電圧のどちらによってブートするかを選択しているのに対して、図１３に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路は、入力電圧ＶINと定電圧回路３の出力電圧と出力電圧ＶOのいずれかによってブートするかを選択している。
【００６６】
このため、図１３に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路は、入力電圧ＶINが定電圧回路３から出力される定電圧ＶCの設定値を下回り、定電圧回路３の出力電圧が定電圧ＶCよりも少し下がり、出力電圧ＶOが定電圧回路３の出力電圧よりも大きくなる場合に好適である。例えば、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られる場合はスイッチＳＷ１をオンにしスイッチＳＷ２及びＳＷ３をオフにし、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られず、定電圧回路３の出力電圧が出力電圧ＶOよりも大きい場合はＳＷ２をオンにしスイッチＳＷ１及びＳＷ３をオフにし、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られず、定電圧回路３の出力電圧が出力電圧ＶOよりも大きくない場合はＳＷ３をオンにしスイッチＳＷ１及びＳＷ２をオフにするような２ビットの外部制御信号を端子Ｔ６及びＴ７に入力するとよい。
【００６７】
尚、図１〜図４に示すスイッチング電源回路において、ダイオード素子であるブートストラップ用ダイオードに代えてＬＤＭＯＳを用いることが可能であるのと同様に、図１３に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路においても、ダイオード素子であるブートストラップ用ダイオードＢＤ１〜ＢＤに代えてＬＤＭＯＳを用いることが可能である。
【００６８】
また、図１３に示す本発明の第三実施形態に係るブートストラップ型スイッチング電源回路において、端子Ｔ６及びＴ７並びにスイッチ制御回路１２に代えて、図１４に示すスイッチ制御回路を設けるようにしてもよい。
【００６９】
スイッチＳＷ１〜ＳＷ３をＨｉｇｈレベルの制御信号でオンになり、Ｌｏｗレベルの制御信号でオフになるスイッチとし、さらに、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られるときに、入力電圧ＶINの分圧ＶDが基準電圧ＶREFよりも大きくなり、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られないときに、入力電圧ＶINの分圧ＶDが基準電圧ＶREF以下になるように、入力電圧ＶINを分圧する分圧抵抗の抵抗値及び基準電圧ＶREFの値を設定すると、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られる場合はスイッチＳＷ１をオンにしスイッチＳＷ２及びＳＷ３をオフにする。定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られず、定電圧回路３の出力電圧が出力電圧ＶOよりも大きい場合はＳＷ２をオンにしスイッチＳＷ１及びＳＷ３をオフにし、定電圧回路３が定電圧ＶCを出力可能な入力電圧ＶINが得られず、定電圧回路３の出力電圧が出力電圧ＶOよりも大きくない場合はＳＷ３をオンにしスイッチＳＷ１及びＳＷ２をオフにすることができる。
【００７０】
本発明に係るスイッチング電源回路は、ＬＥＤ駆動回路を含むものである（例：抵抗Ｒ１をＬＥＤに置き換える）。本発明に係るスイッチング電源回路は電子機器全般に搭載可能であるが、特に低コスト、小型化が必要な次に示す電子機器に用いると好適である。
・カーオーディオなどの車戴機器
・液晶テレビ等各種テレビ、ＤＶＤビデオなどのＡＶ機器
・ＣＤ−ＲＯＭ装置、ＣＤ−Ｒ装置、ＤＶＤ装置などのパソコン周辺機器
・携帯電話機の液晶画面バックライト用ＬＥＤドライバ
上記好適例の中でも、光ストレージ装置、液晶テレビなどの電子機器が特に好適である。
【図面の簡単な説明】
【００７１】
【図１】は、本発明の第一実施形態に係るブートストラップ型スイッチング電源回路の構成を示す図である。
【図２】は、本発明の第二実施形態に係るブートストラップ型スイッチング電源回路の構成を示す図である。
【図３】は、図１に示すスイッチング電源回路の具体例を示す図である。
【図４】は、図１に示すスイッチング電源回路の他の具体例を示す図である。
【図５】は、入力電圧検出回路の一例を示す図である。
【図６】は、入力電圧が設定電圧より高い場合の各部電圧波形及び各素子の状態を示す図である。
【図７】は、入力電圧が設定電圧より低い場合の各部電圧波形及び各素子の状態を示す図である。
【図８】は、ＬＤＭＯＳの断面構造を示す図である。
【図９】は、ブートストラップ用ダイオードをＬＤＭＯＳに代えた図３に示すスイッチング電源回路の変形例を示す図である。
【図１０】は、ブートストラップ用ダイオードをＬＤＭＯＳに代えた図４に示すスイッチング電源回路の変形例を示す図である。
【図１１】は、入力電圧が設定電圧より高い場合の各部電圧波形及び各素子の状態を示す図である。
【図１２】は、入力電圧が設定電圧より低い場合の各部電圧波形及び各素子の状態を示す図である。
【図１３】は、本発明の第三実施形態に係るブートストラップ型スイッチング電源回路の構成を示す図である。
【図１４】は、スイッチ制御回路の一例を示す図である。
【図１５】は、従来のブートストラップ型スイッチング電源回路の一構成例を示す図である。
【図１６】は、従来のブートストラップ型スイッチング電源回路の他の構成例を示す図である。
【図１７】は、定電圧回路の入出力電圧特性を示す図である。
【符号の説明】
【００７２】
１    スイッチング素子
２    ドライブ回路
３    定電圧回路
４    電流検出部
５    メインロジック生成部
６    レベルシフト回路
７、８    インバータゲート
９    入力電圧検出回路
１０    バックゲート制御回路
１１    ブート部制御回路
１２    スイッチ制御回路
５１    発振器
５２    インバータゲート
５３    基準電圧源
５４、５５    コンパレータ
５６    フリップフロップ
５７    ＮＡＮＤゲート
９１、９２    抵抗
９３    ヒステリシスコンパレータ
９４    基準電圧源
９５、９６    インバータゲート
１００    スイッチング電源ＩＣ
１０１、１０２    ＬＤＭＯＳ
ＢＣ１    ブートストラップ用コンデンサ
ＢＤ１〜ＢＤ３    ブートストラップ用ダイオード
Ｃ１    出力コンデンサ
Ｌ１    コイル
Ｒ１、Ｒ２    抵抗
ＳＢＤ１    ショットキーバリアダイオード
ＳＷ１〜ＳＷ７    スイッチ
Ｔ１〜Ｔ８    端子
ＴO    出力端子
【図１】
2010136532.tif 000003
【図２】
2010136532.tif 000004
【図３】
2010136532.tif 000005
【図４】
2010136532.tif 000006
【図５】
2010136532.tif 000007
【図６】
2010136532.tif 000008
【図７】
2010136532.tif 000009
【図８】
2010136532.tif 000010
【図９】
2010136532.tif 000011
【図１０】
2010136532.tif 000012
【図１１】
2010136532.tif 000013
【図１２】
2010136532.tif 000014
【図１３】
2010136532.tif 000015
【図１４】
2010136532.tif 000016
【図１５】
2010136532.tif 000017
【図１６】
2010136532.tif 000018
【図１７】
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