(57)【要約】【課題】信頼性の高い半導体装置を効率良く製造できるようにする。【解決手段】減圧されるチャンバ６２と、チャンバ６２内において、露出するレジスト膜４９を有する半導体基板１を複数支持する基板ホルダ６４と、基板ホルダ６４の配置領域の外側に設けられ、チャンバ６２内に酸素ガスを供給する供給孔７２が複数箇所に形成されたガス供給管７１と、チャンバ６２内の流体を吸い込む排気孔が設けられた排気管７４と、レジスト膜４９をアッシングさせるための酸素ガスを活性化する高周波電源６６と、を有する。【選択図】図４
2010093011.tif 000002
【特許請求の範囲】
【請求項１】
減圧されるチャンバと、
前記チャンバ内において、露出するレジスト膜を有する半導体基板を複数支持する基板ホルダと、
前記基板ホルダの配置領域の外側に設けられ、前記チャンバ内に酸素ガスを供給する供給孔が複数箇所に形成されたガス供給管と、
前記チャンバ内の流体を吸い込む排気孔が設けられた排気管と、
前記レジスト膜をアッシングさせる前記酸素ガスを活性化する高周波電源と、
を有する半導体装置の製造装置。
【請求項２】
前記ガス供給管は、前記支持部材に支持された前記半導体基板に対して前記供給孔が少なくとも１つずつ設けられていることを特徴とする請求項１に記載の半導体装置の製造装置。
【請求項３】
前記基板ホルダは、前記半導体基板の前記レジストが形成された面を前記ガス供給管の前記供給孔に向けて支持することを特徴とする請求項２に記載の半導体装置の製造装置。
【請求項４】
間隔をおいて複数の前記半導体基板を上下に重ねて支持する複数の凹部を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造装置。
【請求項５】
貴金属膜を露出させるパターンのレジスト膜が形成された半導体基板をチャンバ内の基板ホルダの外周に複数枚配置する工程と、
前記基板ホルダの外周に配置した複数のガス供給管のガス供給孔から前記半導体基板の前記レジスト膜のそれぞれに向けて酸素を供給する工程と、
前記チャンバ内の減圧雰囲気に高周波電界を生じさせることにより前記酸素のプラズマを生成して前記レジスト膜をアッシングする工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造装置及び半導体装置の製造方法に関し、特に、半導体基板上に形成され、データを保持するための強誘電体容量素子を備える強誘電体メモリの製造装置及び製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭ（Dynamic Random Access Memory）の高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来のシリコン酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。このような半導体記憶装置としては、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）といった、電源を遮断しても記憶情報が消失しない不揮発性メモリが知られている。
【０００４】
強誘電体メモリは、強誘電体キャパシタを構成する強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体キャパシタは、上部電極及び下部電極の一対の電極で強誘電体膜を挟んだ構成を有する。ここで、下部電極には、例えばプラチナ膜が用いられ、強誘電体膜には、残留分極量が１０μＣ／ｃｍ２〜３０μＣ／ｃｍ２程度のＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜などのペロブスカイト結晶構造を有する強誘電体酸化物が主に用いられている。上部電極には、例えば、酸化イリジウム膜が用いられている。
【０００５】
ところで、この種の強誘電体膜に外部から水分が侵入すると、膜中の酸素と反応して酸素欠陥を生じて結晶性を劣化させることが知れている。強誘電体膜の結晶性が劣化すると、残留分極量や誘電率が低下するなどの性能劣化を引き起す。このような性能劣化を防止するため、従来では、強電体キャパシタを形成した後、酸化アルミ膜や酸化チタン膜などからなるバリア膜を形成して強誘電体キャパシタ全体を覆うことで水分の浸入を防いでいた。
【０００６】
バリア膜で強誘電体キャパシタを覆った後は、層間絶縁膜及び金属配線を形成する。金属配線を形成するときは、最初に層間絶縁膜をエッチングして下部電極と、上部電極のそれぞれを露出させるビアホールを形成し、ビアホールに金属を埋め込んでプラグを形成する。さらに、プラグ上に金属配線を形成する。例えば、上部電極に連通するビアホールを形成するときは、層間絶縁膜上にレジスト膜を塗布してからリソグラフィ技術によって上部電極の上方に開口を形成する。そしてレジスト膜をマスクにしてエッチングを行う。エッチングが終了したら、アッシング装置でレジストを除去する。
【０００７】
ここで、従来のアッシング装置には枚葉式が採用されている。その装置構成は、強誘電体キャパシタが形成された基板を１枚収容可能なチャンバと、チャンバ内に基板に対向配置されるガス噴出部とを有し、昇降機構によって基板とガス噴出部の間の距離を調整可能になっている。アッシング時には、ガス噴出部から酸素ガスを供給し、酸素ラジカルを生成させてレジスト膜をアッシングして除去する。この際に生じる二酸化炭素や一酸化炭素、水等は、気体のまま、基板表面から移動させられ、排出される。
【特許文献１】特開昭６２−１６５９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、枚葉式のアッシング装置では、基板を一枚ずつ処理することになるので生産性が悪かった。
また、従来のアッシング装置でレジストを除去すると、強誘電体膜の性能劣化が生じることがあった。これは、前工程のエッチングで下部電極を露出させた状態でアッシングを行うと、レジストが分解されたときに生じる水素が下部電極を構成するプラチナの触媒作用によって強誘電体膜中の酸素を奪い、強誘電体膜を劣化させるためであると考えられる。このような現象は、下部電極膜を露出させた部分に近い領域で顕著に生じていた。
本発明は、このような事情を鑑みてなされたものであり、信頼性の高い半導体装置を効率良く製造できるようにすることを主な目的とする。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、減圧されるチャンバと、前記チャンバ内において、露出するレジスト膜を有する半導体基板を複数支持する基板ホルダと、前記基板ホルダの配置領域の外側に設けられ、前記チャンバ内に酸素ガスを供給する供給孔が複数箇所に形成されたガス供給管と、前記チャンバ内の流体を吸い込む排気孔が設けられた排気管と、前記レジスト膜をアッシングさせる前記酸素ガスを活性化する高周波電源と、を有することを特徴とする半導体装置の製造装置を提供する。
【００１０】
また、本発明の別の観点によれば、貴金属膜を露出させるパターンのレジスト膜が形成された半導体基板をチャンバ内の基板ホルダの外周に複数枚配置する工程と、前記基板ホルダの外周に配置した複数のガス供給管のガス供給孔から前記半導体基板の前記レジスト膜のそれぞれに向けて酸素を供給する工程と、前記チャンバ内の減圧雰囲気に高周波電界を生じさせることにより前記酸素のプラズマを生成して前記レジスト膜をアッシングする工程と、を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、バッチ式のアッシングプロセスにおいて酸素ガスを半導体基板に十分に供給できるようになる。アッシングのばらつきを防止できると共に、従来の枚葉式に比べて生産性を向上できる。また、ガス供給管から半導体基板上の中央を通って排気管に向う流れが形成されることで、アッシング時の反応生成物の滞留が防止され、強誘電体膜の性能劣化を防止することができる。
【発明を実施するための最良の形態】
【００１２】
（第１実施の形態）
本発明の第１実施の形態について図面を参照して詳細に説明する。
図１Ａ〜図１Ｉは、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。この実施の形態は、プレーナ構造のキャパシタを有する半導体装置（強誘電体メモリ）の製造方法、及び半導体装置の製造装置に関する。
【００１３】
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン基板１（半導体基板）の表面に、トランジスタの活性領域を画定する素子分離絶縁膜２を形成する。この実施の形態では素子分離絶縁層２をＬＯＣＯＳ（Local Oxidation of Silicon）法により形成する。なお、素子分離絶縁層２は、シリコン基板１の素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成されるシャロートレンチアイソレーション（ＳＴＩ）であっても良い。
【００１４】
次いで、シリコン基板１のメモリセル領域におけるトランジスタ活性領域にｐ型不純物、例えばボロンを導入してｐウェル３を形成する。そして、トランジスタ活性領域の表面を熱酸化させてゲート絶縁膜５を形成する。この場合のゲート絶縁膜５は、熱酸化によるシリコン酸化膜であり、その厚さは約６〜７ｎｍである。
【００１５】
さらに、シリコン基板１の全面に、非晶質のシリコン膜、タングステンシリサイド膜及びシリコン酸化膜をＣＶＤ法により順に形成した後に、フォトリソグラフィ技術を用いてそれらの膜をパターニングしてシリコン膜及びタングステンシリサイド膜からゲート電極６Ａ，６Ｂを形成する。シリコン膜を例えば厚さ約５０ｎｍ、タングステンシリサイド膜を例えば約１５０ｎｍとし、さらに、シリコン酸化膜を例えば４５ｎｍとする。
【００１６】
ゲート電極６Ａ，６Ｂは、ｐウェル３上に間隔をおいて互いに平行に二つ形成され、その各々がワード線の一部を構成する。さらに、ゲート電極６Ａ，６Ｂをマスクにしたイオン注入により、ゲート電極６Ａ，６Ｂの両側のシリコン基板１の表層にｎ型不純物、例えばリンを導入し、低不純物濃度のソース／ドレインエクステンション８Ａ，８Ｂを形成する。
この後に、ゲート電極６Ａ，６Ｂを含むシリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極６Ａ，６Ｂの両側部分のみを残して絶縁性サイドウォール１０を形成する。絶縁膜には、例えばＣＶＤ法により形成された酸化シリコン膜が用いられる。
【００１７】
続いて、絶縁性サイドウォール１０とゲート電極６Ａ，６Ｂをマスクにしてシリコン基板１の表層に砒素等のｎ型不純物を再びイオン注入し、各ゲート電極６Ａ，６Ｂの側方のシリコン基板１にソース／ドレイン領域１１Ａ，１１Ｂ（高濃度不純物拡散領域）を形成する。
【００１８】
ここまでの工程で、シリコン基板１の活性領域ごとに、ゲート絶縁膜５、ゲート電極６Ａ，６Ｂ、ソース／ドレイン領域１１Ａ，１１Ｂ等によって構成される２つのＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００１９】
次に、ゲート電極６Ａ，６Ｂを含むシリコン基板１の上側全面に、酸化防止絶縁膜１３（カバー膜）としてプラズマＣＶＤ法で酸窒化シリコン(ＳｉＯＮ)膜を厚さ約２００ｎｍに形成する。さらに、ＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、酸化防止絶縁膜１３の上に第１層間絶縁膜１４としてノンドープシリケートガラス（ＮＳＧ）膜を厚さ約６００ｎｍに形成する。そして、第１層間絶縁膜１４の表面を化学的機械研磨 (ＣＭＰ：Chemical Mechanical Polishing)法で２００ｎｍ程度研磨して平坦化させる。
【００２０】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。なお、図１Ｂから以下の図１Ｈまでは、図１Ａに示した一方のＭＯＳトランジスタＴ１の一部は省略して描かれている。
まず、第１層間絶縁膜１４の上に第２層間絶縁膜１８として、ＴＥＯＳを使用してプラズマＣＶＤ法によりＮＳＧ膜を１００ｎｍの厚さに形成する。続いて、第１、第２層間絶縁膜１４、１８に対して、例えば窒素雰囲気で基板温度を６５０℃に設定して約３０分間の脱水処理を行う。
次に、第２層間絶縁膜１８上に第１酸化防止膜１９を形成する。第１酸化防止膜１９として、例えばスパッタ等のＰＶＤ法によりアルミナ（Ａｌ２Ｏ３）を２０ｎｍの厚さに形成する。
【００２１】
次に、第１酸化防止膜１９の上には、下部電極密着膜２４としてアルミナ（Ａｌ２Ｏ３）膜をスパッタ法で２０ｎｍ程度の厚さに形成する。その後、急速熱アニーリング（ＲＴＡ）により６５０℃の酸素雰囲気中で下部電極密着膜２４を６０秒間酸化させる。
【００２２】
続いて、下部電極密着膜２４の上に、第１の金属膜である下部電極膜２５（下部導電膜）を形成する。下部電極膜２５として、例えば、スパッタ法で形成したＰｔ膜が用いられ、その厚さは約１５５ｎｍである。なお、下部電極膜２５は、Ｉｒ膜、Ｒｕ膜など、貴金属膜であることが好ましい。
【００２３】
次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
下部電極膜２５上に強誘電体膜２７としてＰＺＴ膜を例えばスパッタ法により１５０ｎｍ〜２００ｎｍの厚さに形成する。
この後、強誘電体膜２７を結晶化するためにＲＴＡで熱処理する。熱処理条件は、例えばアルゴンと酸素を混合した雰囲気中で例えば約５６３℃、９０秒間とする。この場合、アルゴンガスを約１．９５ミリリットル（ｍｌ）／分、酸素ガスを０．５５ｍｌ／分の流量で流す。
さらに、強誘電体膜２７の上面に、スパッタ等のＰＶＤ法により第１上部電極膜２９、第２上部電極膜３０を順次形成する。
【００２４】
ここで、第１上部電極膜２９として、酸化イリジウム膜を形成する。その後、第１上部電極膜２９をＲＴＡにより熱処理する。熱処理条件は、例えばアルゴンと酸素を混合した雰囲気中で例えば約７０８℃、９０秒間とする。この場合、アルゴンガスを約２．００ｍｌ／分、酸素ガスを０．０２ｍｌ／分の流量で流す。
さらに、第１上部電極膜２９の上に、ＰＶＤ法により第２上部電極膜３０として酸化イリジウム膜を形成する。第１上部電極膜２９とは条件を変えてもよく、例えば酸素のガス流量比を高くする。
その後に、第２上部電極膜３０上にフォトレジストを塗布し、これを露光、現像することにより、キャパシタの上部電極形状のレジストパターン３４を形成する。さらに、レジストパターン３４をマスクにして、第１、第２上部電極膜２９、３０をエッチングする。
【００２５】
そして、レジストパターン３４の下に残された第１、第２上部電極膜２９、３０をキャパシタの上部電極３５とする。エッチング後、レジストパターン３４を除去する。上部電極３５は、例えばワード線に沿って間隔をおいて複数個形成される。
その後、レジストパターン３２を除去する。次いで、シリコン基板１を縦型炉に入れて、酸素雰囲気で例えば基板温度を６５０℃とし、６０分間、熱処理を行う。縦型炉内に導入する酸素量として例えば２０リットル／分とする。なお、縦型炉は、シリコン基板１を複数枚入れることが可能なバッチ式である。
【００２６】
次に、フォトレジストパターンをマスク（不図示）に使用して強誘電体膜２７をエッチングによりストライプ状にパターニングする。強誘電体膜２７は、図２Ａに示すように、例えばワード線に略平行な方向に延び、複数の上部電極３５の下を通る長方形の平面形状を有している。次いで、縦型炉内の酸素雰囲気にシリコン基板１を入れで例えば基板温度を３００℃〜４００℃、例えば３５０℃とし、３０分間〜１２０分間、例えば６０分間の熱処理を行う。酸素雰囲気中に導入する酸素を例えば２０リットル／分とする。
【００２７】
この後、図１Ｅに示すように、上部電極３５及び強誘電体膜２７上に第１保護膜４１として約５０ｎｍの厚さのＡｌ２Ｏ３膜を例えばスパッタ法又はＣＶＤ法、或いはＡＬＤ法により形成する。その後に、例えば縦型炉内の酸素雰囲気にシリコン基板１を入れ、例えば基板温度を５００℃〜７００℃、例えば５５０℃とし、３０分間〜１２０分間、例えば６０分間の熱処理を行う。酸素雰囲気中に導入する酸素を例えば２０リットル／分とする。
【００２８】
次に、図１Ｆに示す断面構造を得るまでの工程について説明する。
第１保護膜３０の全面にフォトレジスト膜を例えばスピンコート法によって形成する。フォトリソグラフィ法でフォトレジスト膜を所定の平面形状、即ち強誘電体キャパシタの下部電極の平面形状にパターニングする。
続いて、パターニングされたフォトレジスト膜をマスクにして第１保護膜４１及び下部電極膜２５をエッチングし、下部電極膜２５からなる下部電極３６を形成する。その後、フォトレジスト膜を除去する。
下部電極３６は、略長方形の平面形状を有する。その端部は、図２Ｂの側断面図に示すように、強誘電体膜２７からはみ出す大きさである。このようにしてパターニングされた上部電極３５、強誘電体膜２７及び下部電極３６によって、強誘電体キャパシタ３７が形成される。
なお、図１Ｆ〜図１Ｈでは、実際には下部電極３６は現れないが、強誘電体キャパシタ３７の構造を解り易くするために、図の裏面側に突出する下部電極３６の端部を右側に突出して記載している。
【００２９】
続いて、シリコン基板１を縦型炉に入れて、酸素雰囲気で例えば基板温度を６５０℃とし、６０分間、熱処理を行う。縦型炉内に導入する酸素量として例えば２０リットル／分とする。
【００３０】
さらに、フォトレジスト膜を除去した後に、強誘電体キャパシタ３７及び第２層間絶縁膜１９の上に第２保護膜４２としてＡｌ２Ｏ３膜を例えばスパッタ法又はＣＶＤ法、或いはＡＬＤ法により形成する。
その後、縦型炉の酸素雰囲気にシリコン基板１を入れて、例えば基板温度を５００℃〜７００℃、例えば５５０℃とし、例えば３０分間〜１２０分間、例えば６０分間の熱処理を行う。この場合、酸素雰囲気に導入される酸素ガスの流量を例えば２０リットル／分とする。この結果、強誘電体膜２７に酸素が供給され、強誘電体キャパシタ３７の電気的特性が回復する。
【００３１】
次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
第２保護膜４２上の全面に第３層間絶縁膜４３として、例えばＴＥＯＳを用いるプラズマＣＶＤ法により膜厚が１５００ｎｍのＮＳＧ膜を形成する。この後、例えばＣＭＰ法により、第３層間絶縁膜４３の表面を平坦化する。
【００３２】
次いで、Ｎ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、例えば３５０℃、２分間の熱処理を行う。熱処理の結果、第３層間絶縁膜４３中の水分が除去されると共に、第３層間絶縁膜４３の膜質が変化して膜中に水分が入り難くなる。この熱処理によって、第３層間絶縁膜４３の表面が窒化されてＳｉＯＮ膜が形成される。
【００３３】
次に、図１Ｈに示す断面構造を得るまでの工程を説明する。
まず、フォトレジストを使用するフォトリソグラフィ法により第３の層間絶縁膜４３から酸化防止絶縁膜１３までをパターニングして、ソース／ドレイン領域１１Ａ、１１Ｂに達する深さのコンタクトホール１５Ａ、１５Ｂを形成する。
【００３４】
そして、コンタクトホール１５Ａ、１５Ｂ内に、ソース／ドレイン領域１１Ａ、１１Ｂに電気的に接続される導電性プラグ１６Ａ、１６Ｂを形成する。具体的には、コンタクトホール１５Ａ、１５Ｂの内面に厚さが２０ｎｍのチタン（Ｔｉ）膜と、厚さが５０ｎｍの窒化チタン（ＴｉＮ）膜とを順番にスパッタ法等のＰＶＤ法により形成し、２層の積層構造を有する密着膜（グルー膜）１７Ａを作製する。さらに、密着膜１７Ａ上にタングステン（Ｗ）膜１７ＢをＣＶＤ法により成長する。この膜厚は、第１層間絶縁膜１４上で、例えば５００ｎｍであり、Ｗ膜１７Ｂでコンタクトホール１５Ａ、１５Ｂの空間を埋める。
第１層間絶縁膜１４の上面上に成長した余分なＷ膜１７Ｂ及び密着膜１７ＡをＣＭＰ法で除去する。これにより、コンタクトホール１５Ａ、１５Ｂには、それぞれＷ膜１７Ｂ及び密着膜１７Ａからなる導電性プラグ１６Ａ、１６Ｂが形成される。
【００３５】
次に、第３層間絶縁膜４３の表面を窒化するために、例えばＣＶＤ装置を使用し、そのチャンバ中で第３層間絶縁膜４３に対してプラズマアニールを行う。プラズマアニールは、例えばチャンバ内にＮ２Ｏを流してそのプラズマを発生させ、基板温度を３５０℃に設定して、約２分間行われる。
続いて、第３層間絶縁膜４３及び導電性プラグ１６Ａ、１６Ｂ上に酸化防止膜４８を形成する。酸化防止膜４８として、プラズマＣＶＤ法によりＳｉＯＮ膜を１００ｎｍの厚さに形成する。
【００３６】
次に、酸化防止膜４８の上面にレジスト膜４９を形成し、これを露光、現像して強誘電体キャパシタ３７の上部電極３５と下部電極の一端のコンタクト領域の上に開口部を形成する。レジスト膜４９としてノボラック系レジスト、化学増幅レジスト等の有機化合物が用いられ、炭素、水素、窒素等の元素を含んでいる。
続いて、レジスト膜４９をマスクにして酸化防止膜４８、第３層間絶縁膜４３、第１、第２、第２保護膜４１、４２をエッチングすることにより、それらの膜を貫通して強誘電体キャパシタ３７の上部電極３５に達するビアホール４６を形成する。同時に、図２Ｃの側断面図に示すように、フォトレジスト膜４９を用いて酸化防止膜４８、第３層間絶縁膜４３、第１、第２、第２保護膜４１、４２をエッチングし、強誘電体キャパシタ３７の下部電極３６に達するビアホール４７を形成する。
【００３７】
次に、シリコン基板１をアッシング装置に搬入し、酸素ガスでレジスト膜４９を除去する。アッシング装置及びプロセスの詳細は、後に詳細に説明する。
【００３８】
この後、縦型炉内の４００℃〜６００℃、例えば５００℃の酸素雰囲気で、３０分間〜１２０分間、例えば６０分間の熱処理を行う。炉内には、例えば２０リットル／分の流量で酸素ガスが導入される。
この結果、強誘電体膜２７に酸素が供給され、強誘電体キャパシタ３７の電気的特性が回復する。なお、この熱処理を、酸素雰囲気中ではなく、オゾン雰囲気中で行っても良い。続いて、酸化防止膜４８をエッチバックして除去し、第３層間絶縁膜４３の上面を露出する。
【００３９】
次に、図１Ｈ、図２Ｄに示す断面構造を得るまでの工程について説明する。
まず、第３層間絶縁膜４３上に、例えば膜厚が１５０ｎｍのＴｉＮ膜と、膜厚が５５０ｎｍの銅アルミニウム合金膜と、膜厚が５ｎｍのＴｉ膜と、膜厚が１５０ｎｍのＴｉＮ膜を順番にＰＶＤ法、例えばスパッタにより形成する。これらの導電膜は、第１層目の金属配線膜であり、ビアホール４６、４７内を埋めて導電性プラグとして機能する。
【００４０】
そして、フォトレジスト（不図示）を使用して、第１層目の金属配線膜をパターニングすることにより、配線を形成する。
ここで、上部電極３５に接続される配線５５Ａは、導電性プラグ１６Ｂを介して側方のＭＯＳトランジスタＴ２（Ｔ１）の一方のソース／ドレイン領域１１Ｂに接続される。また、ビアホール４７を通して下部電極３６に接続される配線５５Ｂは、メモリセルのプレート線に接続される。さらに、同じｐウェル３内の２つのＭＯＳトランジスタＴ１、Ｔ２のうち共有のソース／ドレイン領域１１Ａに接続される導電性プラグ１６Ａの上に孤立して残される金属配線膜のパターン５６Ａは、ビット線用の導電パッド５６Ａとなる。
その後に、特に図示しないが、配線５５Ａ、５５Ｂ、導電パッド５６Ａと第３層間絶縁膜４３の上に、層間絶縁膜、導電性プラグ、配線等を順次形成して強誘電体メモリセルを完成させる。
【００４１】
次に、上記の図１Ｇ、図２Ｃで示した、強誘電体キャパシタの上部電極３５及び下部電極３６の上のコンタクトホールを形成するために使用されたレジスト膜４９を除去するプロセスについて詳細に説明する。
まず、図３及び図４に示すように、半導体装置の製造に使用されるアッシング装置６１は、中空のチャンバ６２を有し、チャンバ６２内の処理室６３に複数のシリコン基板１を保持する基板ホルダ６４を挿入可能に構成されている。
【００４２】
チャンバ６２の外周壁には、外部電極６５が設けられており、外部電極６５は例えば周波数１３．５６ＭＨｚの高周波電源６６に接続されている。また、処理室６３内には、金網からなる円筒形の内部電極６７が配置されている。内部電極６７はアース接地されており、これら２つの電極６５，６７によって、対向電極が構成されている。高周波電源６６の制御や基板ホルダ６４の移動などは、制御装置６８によって行われる。
【００４３】
チャンバ６２の内壁面と金網状の内部電極６７との間には、ガス供給管７１が周方向に等間隔に例えば８本挿入されている。これらのガス供給管７１は、図示を省略するガス源に接続されており、上方から下方に向けてアッシングガス、例えば酸素ガスが流される。
図５に示すように、ガス供給管７１は、その長さ方向に複数の供給孔７２が等間隔に形成されている。各供給孔７２の開口面積は、場所に依らずに一定である。供給孔７２は、１枚のシリコン基板１に対して１つ以上の割合で形成されている。
供給孔７２を複数設けることで、処理室６３内の酸素ガス量のばらつきが改善され、多数のシリコン基板１に対して均等に酸素ガスを供給することが可能になる。
【００４４】
また、図６に示す供給孔７３のように、最上の開口面積を最も小さく、下方に向うにつれて徐々に大きくなり、そして最下を最も大きくしても良い。この場合、各供給孔７３の大きさや開口面積の増加量は、噴出されるガスの量が場所に依らずに略一定になるように設定されている。
それらの供給孔７３は、１枚のシリコン基板１に対して１つ以上の割合で形成されている。このような供給孔７３を用いることで、各シリコン基板１に供給される酸素ガスの供給量がガス源の距離に影響されずに略一定になり、アッシングをより均等に行うことが可能になる。
【００４５】
さらに、チャンバ６２の中央には、上から下に排気管７４が１本挿入されている。排気管７４には、図示を省略する排気孔が少なくとも１つ設けられている。この排気管７４は、ガス供給管７１と平行に延び、チャンバ６２の上部から外側に引き出され、図示を省略する真空ポンプに接続されている。なお、排気管７４に排気孔を１つだけ設けるときは、排気管７４の下端に設けることが好ましい。
【００４６】
基板ホルダ６４は、チャンバ６２の下方に設けられた昇降自在なステージ７６に搭載されている。基板ホルダ６４は、チャンバ６２の中心線に平行に延びる筒形状を有する。その中心線に直交する形状は八角形をなし、各々の面７８は、下側が広がるように中心軸に対して僅かに傾斜している。各々の面７８の外側には、シリコン基板１を下から支持する支持部材７９が多数取り付けられている。
【００４７】
例えば図７に示すように、支持部材７９は、シリコン基板１の下側の外縁部分であって、強誘電体メモリが形成されないウェーハ周辺領域を支持する形状になっている。基板ホルダ６４の各面７８が中心軸に対して傾斜していることから、シリコン基板１は、その上部が下部に比べてチャンバ６２の中心線に近接するように傾斜させられる。
【００４８】
各面７８の傾斜角度は、シリコン基板１が内部電極６７に向って倒れることを確実に防止できる程度である。このため、上端側に支持されたシリコン基板１とガス供給管７１の供給孔７２，７３との間の距離と、下端側に支持されたシリコン基板１と供給孔７２，７３との間の距離には大きな差は生じない。
【００４９】
この実施の形態では、基板ホルダ６４が平面視で八角形になっているので、周方向にシリコン基板１が８枚支持される。さらに、上下方向にも複数、例えば６枚ずつ保持可能になっており、最大で４８枚のシリコン基板１を支持できるようになっている。さらに、基板ホルダ６４は、図示を省略するが、ガスが通過可能なガス通過部が複数設けられている。このような構成としては、例えば、基板ホルダ６４の各面をメッシュ状に成形したり、基板ホルダ６４をフレーム状に形成したりすることがあげられる。
【００５０】
なお、基板ホルダ６４の平面の形状は、八角形の他、三角形や、四角形、五角形、六角形など、中央部分に排気管７４を通せる構成であれば如何なる形状でも良い。また、ガスを通過させるための開口の数や形態、シリコン基板１の保持枚数は、以上に限定されない。周方向に配置されるガス供給管７１の数は、平面視でシリコン基板１を配置可能な枚数に一致させることが好ましいが、各シリコン基板１がレジスト膜４９の存在する面が供給孔７２，７３に向けて配置されれば、異なる配管構造でも良い。
【００５１】
アッシング処理を行うときは次のような操作を行う。
まず、ステージ７６を下げて基板ホルダ６４をチャンバ６２の下方から引き出し、各支持部材７９にシリコン基板１を必要枚数支持させる。このとき、各シリコン基板１の各々を、レジスト膜４９が外側に配置されるように支持させる。
続いて、ステージ７６を上昇させて基板ホルダ６４をチャンバ６２内に導入する。ステージ７６の上部に設けられたフランジ７６Ａでチャンバ６２の底部を密閉したら、排気管７４から処理室６３を真空引きする。処理室６３内の真空度が所定の値に達したら、各ガス供給管７１から酸素ガスを供給する。さらに、高周波電源６６から外部電極６５に高周波電圧を印加する。
【００５２】
外部電極６５と内部電極６７の間にプラズマが発生し、酸素ガスから酸素ラジカル、酸素イオン（Ｏ＋）が生成される。処理室６３内は、排気管７４によって強制排気されているので、酸素ラジカルがチャンバ６２の外周部分から基板表面に導かれる。このとき、酸素ラジカルが供給孔７２，７３側に向けられたレジスト膜４９の構成元素と反応してアッシングし、水酸基（ＯＨ）、酸化窒素（ＮＯ、ＮＯ２）、酸化炭素（ＣＯ、ＣＯ２）、水素（Ｈ）、水（Ｈ２Ｏ）などの反応生成物を発生させる。これらの反応生成物及び余剰の酸素は、基板ホルダ６４の開口部を通って排気管７４から排出される。
【００５３】
この実施の形態に係るアッシング装置６１では、ガス供給管７１の供給孔７２，７３にレジスト膜４９を向けるように多数のシリコン基板１が配置されるので、一度に多数のシリコン基板１を処理することが可能になり、作業効率が向上する。
さらに、ガス供給管７１から、シリコン基板１を通り、排気管７４に至る流体のスムーズな流れが形成されるので、基板表面に常に酸素ラジカルを供給することが可能になり、酸素不足の発生が防止される。また、反応生成物として水素が発生したときでも、強制排気によって基板表面から速やかに排出される。
【００５４】
図５に示すような多数の供給孔７２から酸素ガスを噴き出す構成としたので、必要な量の酸素ラジカルを各シリコン基板１に略均等に供給することが可能になる。さらに、図６に示すように、場所によって大きさが異なる供給孔７３を用いると、酸素ガスが場所に依らずに略均一に噴き出されるので、酸素ガスの供給量に起因して生じるアッシングのばらつきを防止できる。
【００５５】
ここで、アッシング処理時に生じる強誘電体キャパシタ３７の性能劣化について図８を参照して考察する。
下部電極３６であるＰｔ膜がその端部のコンタクトホール４７から露出した状態で、従来のアッシング装置を用いてレジスト膜４９をアッシングするとビアホール４７の近傍の強誘電体膜２７が性能劣化した。これは、水素がビアホール４７を通って下部電極３６に到達すると、Ｐｔの触媒作用によって水素が強誘電体膜２７を構成するＰＺＴ膜の酸素と結合しやすくなるためであると考えられる。
上部電極３５側からＰＺＴ膜の酸素損失が生じているのであれば、下部電極３６の端部上に形成されるビアホール４７の近傍に限定されずに広い範囲で性能劣化が生じるが、このような現象は確認されず、ビアホール４７の近傍のみに特性劣化が発生した。これは、上部電極３５がＩｒＯｘ膜から形成されるため、還元作用は殆ど生じないためであると考えられる。
【００５６】
したがって、レジスト膜４９のアッシングによって発生する水素が下部電極３６の端部に達すると、その近傍に形成された強誘電体キャパシタ３７の性能劣化を引き起こすと考えられる。
これに対し、本実施の形態では、レジスト膜４９とコンタクトホール４７へのレジスト膜４９への酸素供給を効率良く供給し、しかもアッシングによって発生した水素が速やかに排出される。これにより、下部電極３６のＰｔと水素との反応が防止され、強誘電体キャパシタ３７の性能劣化が防止される。
【００５７】
次に、このアッシング装置６１で処理したシリコン基板１から得られる強誘電体メモリのチップの疲労性劣化をシリコン基板１の複数の位置について調べた結果を図９に示す。
図９において、横軸はチップの位置を示し、シリコン基板１の中心を「１」とし、外縁部を「７」、その間を順番に「２」〜「６」としている。
図９のラインＬ１１は、ガス供給管、排気管をそれぞれ１つ設けた従来のバッチ式のアッシング装置で処理したときの疲労性劣化を示している。従来では、シリコン基板１の中心部分の疲労性劣化が大きく、周辺部では疲労性劣化が小さかった。
これに対し、ラインＬ１２に示すように、この実施の形態では、シリコン基板１の中心部分の疲労性劣化が大きく改善された。さらに、シリコン基板１上の場所による疲労性劣化のばらつきも大幅に改善された。
なお、従来のバッチ式のアッシング装置とは、酸素ガスの供給及び排気が１つの孔から行われ、基板ホルダがシリコン基板を面方向に複数配列させる構成を有し、シリコン基板を上下に間隔をおいて重ねて配置する構造を有するものをいう。
【００５８】
さらに、比較例として、ラインＬ１３に従来の枚葉式のアッシング装置を利用した場合の基板上のポジションと疲労性劣化の関係を調べた結果を示す。枚葉式では場所による疲労性劣化のばらつきは小さいが、全体的に高い疲労性劣化を示していた。上記の実施の形態に係るアッシング装置１では、ラインＬ１３に示す枚葉式に比べても疲労性劣化の値、及び場所によるばらつきが改善された。
【００５９】
さらに、従来のバッチ式のアッシング装置では、アッシング装置にシリコン基板をセットする位置によっても疲労性劣化が変動する。即ち、上から２番目以降の下のシリコン基板では疲労性劣化が大きくなる傾向にあった。このような現象は、上下に並ぶ２枚のシリコン基板の間の空間が狭いためであると考えられる。即ち、シリコン基板の周縁部で酸素ラジカルが消費されると、シリコン基板同士の間の狭い空間を通ってシリコン基板の中央部分に供給される酸素ラジカルの量が少なくなる。さらに、レジストのアッシングによって発生した水素がその狭い空間に滞留してしまう。これらのことから、シリコン基板１の中央部分のレジストがアッシングされ難くなると考えられる。
【００６０】
ガス供給管に近い周縁部分は、酸素ラジカルが十分に供給され、しかも酸素の流れが比較的円滑に行えるので、アッシング速度が高まる。また、排気管の近傍であってもシリコン基板の周縁部分であれば、酸素ラジカルがシリコン基板の外側の広いスペースを回って供給されるので、アッシングが促進される。このような位置では、排気管が近いので反応生成物の排出も容易である。
つまり、シリコン基板の外周部分には、円環状のスペースがあるので、十分な酸素が確保されて十分なアッシングが可能である。
また、シリコン基板の外周の気流が大きくなることにより、内部に加速されて供給される酸素イオンやその衝突によって生成され反応物が内側に押し込まれて滞留し易くなる。また、外側で発生した酸素イオンはシリコン基板の周辺領域で反応してしまい、内側に供給される酸素イオンは少なくなる。
【００６１】
その結果、従来のバッチ式のアッシング装置では、間隔をおいて重ねられたシリコン基板の中央部分では、その周縁部に比べてレジスト膜をアッシングし難く、水素が滞留し易いので、水素に起因して発生する強誘電体キャパシタの性能劣化が生じ易かった。
一方、上記の実施の形態では、従来のようにシリコン基板を上下に重ねる構成に比べて水素が滞留しないようになるので、触媒となるＰｔ膜の周辺での水素の反応を抑制できる。これにより、強誘電体キャパシタ３７の性能劣化が防止され、強誘電体メモリの疲労性劣化を改善できる。従来では部分的に疲労特性が悪くなることから、１×１０１０回までしか動作保証できなかったのに対し、この実施の形態では１×１０１１回までの動作保証が可能になった。
【００６２】
ここで、本発明の実施形態に係るアッシング装置の変形例について説明する。
ガス供給管７１は、供給孔７２，７３をシリコン基板１枚に対して１つ配置されるように構成しても良い。各供給孔７２，７３において、対向配置されるシリコン基板１までの距離が略一定になる。これによって、酸素ラジカルがシリコン基板１にさらに均等に供給され、アッシングのばらつきが防止される。アッシングが均等に行われることで、強誘電体メモリの品質のばらつきが防止される。なお、排気管７４の排気孔を各シリコン基板１、及び各供給孔７２，７３の配置に対応させ、かつ各供給孔７２，７３と同じ数だけ設けると、シリコン基板１から排出孔までの距離も略一定になる。酸素ラジカルや反応生成物の排出量が各シリコン基板１において略一定になるので、アッシングのばらつきをさらに防止できる。
【００６３】
さらに、供給孔７２，７３をシリコン基板１枚に対して１つ配置されるように構成し、かつ各供給孔７２，７３をシリコン基板１の中心位置に向けて設けても良い。この場合、図１０に示すように、供給孔７２，７３とシリコン基板１の中心を通る線分が基板面と略直角に交わる。
【００６４】
このように、供給孔７２，７３の配置及び向きをシリコン基板１の配置に合わせると、酸素ガスがシリコン基板１の略中心に噴き付けられ、さらにシリコン基板１の中心から周縁に向けて略均等に流れた後、シリコン基板１の縁から排気管７４に向うような流れが形成される。制御装置６８は、酸素ガスがシリコン基板１まで直線的に届く圧力で噴き出されるようにガスの噴き出し圧を調整すると、前記したガスの流れをより鮮明に形成することが可能になる。
【００６５】
この結果、シリコン基板１の表面全体に対して酸素ラジカルがより均等に、且つ継続して供給される。シリコン基板１上のレジスト膜４９全体が均等にアッシングされると共に、水素の滞留が防止されるので、強誘電体キャパシタ３７の性能劣化が防止される。
この変形例においても、排気管７４の排気孔を各シリコン基板１、即ち各供給孔７２，７３の配置に対応させ、かつ各供給孔７２，７３と同じ数だけ設けると、アッシングのばらつきをさらに防止できる。
【００６６】
（第２の実施の形態）
図１１は、本発明の第２実施形態に係る半導体の製造装置であるアッシング装置であり、チャンバの外周に冷却手段が取り付けられている。
チャンバ６２の外周壁には、冷却手段８１が密着して取り付けられている。冷却手段８１は、内部に空間が形成されており、ここに冷却水を循環させることでチャンバ内温度を低く保つ。なお、冷却手段８１は、チャンバ６２の外周に配管を巻き付け、配管中に冷却水を流す構成でも良い。その他の構成は、第１実施の形態に係るアッシング装置６１と同様である。
【００６７】
ここで、図１２にチャンバ内の温度と処理時間の関係を調べた結果を示す。横軸は処理時間を示し、縦軸はチャンバ内温度を示す。
図１２において、ラインＬ２１，Ｌ２２は、この実施の形態に係るアッシング装置６１で冷却水を流しながらアッシングを行ったときの温度変化を示し、ラインＬ２１が１回目のアッシングにおける温度変化を、ラインＬ２２がアッシングを連続して実施したときの温度変化を示す。比較のために、冷却せずにアッシングを１回行ったときの温度変化をラインＬ２３に、冷却せずに複数回連続してアッシングしたときの温度変化をラインＬ２４にそれぞれ示す。
図１２では、処理時間が長くなるとチャンバ内での反応により基板温度が高くなるが、ある程度の時間を経過すると、温度が安定することを示している。また、図１２から明らかなように、１回目のアッシングであっても、複数回連続する場合であっても、冷却手段８１でチャンバ６２を冷却した方がチャンバ内温度を低く保つことができる。
【００６８】
強誘電体メモリに性能劣化と処理温度の相関を調べたところ、処理温度が高くなるほど性能劣化を生じ易かった。これは、処理温度が高くなるとＰｔの触媒作用が活性化されるためである。このため、このアッシング装置６１に冷却手段８１を設けると、チャンバ内温度を低く保つことで可能になり、強誘電体メモリの性能劣化を抑制できる。
【００６９】
なお、このアッシング装置６１では、処理時間が２５分程度までチャンバ内の温度が上昇しているのは、その時間において水素の発生量が多かったからと推測される。このため、少なくとも処理時間２５分頃までチャンバ内温度を低く保つことで、チャンバ内の温度が効果的に低減できる。一方、チャンバ内温度が低く過ぎるとアッシング効率が低下するので、制御装置６８によって冷却温度、冷却時間を制御すことによりチャンバ内温度を５０℃〜９０℃の範囲に設定することが好ましい。
【００７０】
（第３実施の形態）
本発明の第３実施形態に係る半導体装置の製造方法について以下に説明する。本実施形態では、水素の発生量に応じてチャンバ内に供給する酸素量を増加させるように制御する方法を採用する。なお、この実施の形態に係るアッシング装置の構成は、第１又は第２実施の形態と同様である。
【００７１】
最初に、チャンバ６２内に一定量の酸素ガスを供給した状態で、処理時間とチャンバ内の水素及び酸素の量の関係について調べた結果を図１３に示す。なお、図１３に示した水素及び酸素の量は、水素と酸素のそれぞれに起因する光の発光スペクトル強度の変化から算出できる。
図１３において、ラインＬ３１、Ｌ３２は、１回にアッシングを行うシリコン基板１の処理枚数を１２枚の場合の特性を示している。
ラインＬ３１に示すように、レジスト膜からの水素の発生量は１５分頃にピークを迎え、その後徐々に減少する。水素が多く発生する時間帯では、ラインＬ３２に示すように、酸素量が減少している。これは、レジストからの水素の発生量が多い時には、レジスト構成元素が酸素と結合して消費されることでレジストがアッシングされていることを示している。
同様に、１回にアッシングを行うシリコン基板１の処理枚数が５０枚のときの特性をラインＬ３３、Ｌ３４に示す。この場合、ラインＬ３３に示すように水素の発生量は２０分頃にピークを迎える。そして、ラインＬ３４に示すように、これに対応して酸素量が減少している。
【００７２】
ここで、シリコン基板１の処理枚数が５０枚のときは、１２枚のときに比べて水素の発生量が多く、酸素の減少量も多い。これは、処理枚数が多いと、レジスト量も多くなるので、レジスト組成物の分解のための酸素の消費量が多くなり、しかもレジスト組成物の分解により生成された水素の発生量が多くなるからである。
ところで、ラインＬ３１とラインＬ３３とを比較すると、チャンバ６２内のシリコン基板１の枚数が４倍になっても水素のピークを迎えるまでに要する時間には大差がない。その代わりに、基板枚数が５０枚のときの水素の発光強度は１２枚のときの３倍強になっている。つまり、シリコン基板１の処理枚数が多くなれば、処理枚数が少ない場合に比べて同じ時間で多くの水素が発生していることになる。
したがって、基板枚数及び／又はレジスト量が多いときは、酸素の供給量を多くしなければ、酸素の不足によりレジスト膜にアッシング不足が生じる可能性がある。
【００７３】
そこで、この実施の形態では、図１４に示すように、シリコン基板１の処理枚数に応じてガス供給管７１に流す酸素の量を調整する。なお、図中の横軸は処理時間を示し、縦軸は酸素流量を示す。
従来は、ラインＬ４１に示すように、処理枚数によらずに酸素流量は一定であったのに対し、処理枚数が増えるにつれて、ラインＬ４２〜Ｌ４４に示すように、処理時間５分（処理開始時）から４０分までの間の酸素流量を増加させている。この実施の形態では、例えば、シリコン基板１が１２枚のときはラインＬ４２に従って酸素流量を変化させる。ライン１が２４枚のときはラインＬ４３、４８枚ときはラインＬ４４に従って酸素流量を変化させる。その変化量は、図１３に示したチャンバ内の水素量の変化に合わせて実験によりデータを収集することにより決定される。
【００７４】
酸素流量を増加させる時間帯を区切っているのは、この時間帯が水素の発生する時間帯であるためである。さらに、酸素が供給過多になると、上部電極３５であるＩｒＯｘの酸化度が大きくなってしまい、強誘電体キャパシタ３７の性能に影響を与えてしまうので、水素が発生する時間のみ酸素流量を増加させている。このため、水素の発生が終了した４０分以降では酸素量を従来よりも減らしてＩｒＯｘの酸化度が大きくなり過ぎないようにしている。これにより、アッシング中に酸素が不足して強誘電体膜２７のＰＺＴ中の酸素が消費されることが防止され、強誘電キャパシタ３７の性能劣化が防止される。
【００７５】
アッシング時の酸素流量の調整は、手動で行っても良いが、制御装置６８に処理で自動的に調整するようにしても良い。図１５に、処理枚数に応じて処理のシーケンスを切り替える場合のフローチャートを示す。
【００７６】
まず、ステップＳ１０１では、レジスト膜のアッシング時に水素の触媒となる貴金属膜が露出しているか否かを判定する。これは、Ｐｔなどの貴金属膜が露出していないときは、酸素量を変化させる必要がないからである。この場合は（ステップＳ１０１でＮｏ）、通常のアッシングシーケンスが選択され（ステップＳ１０２）、そのシーケンスに沿ってアッシング処理が実施される（ステップＳ１１１）。通常のアッシングシーケンスとは、例えば、図１４のラインＬ４１に示すような略一定の酸素流量で実施するシーケンスである。なお、ステップＳ１０１の判定は、例えば、工程ごとに予め付与された番号によって行われる。
【００７７】
これに対して、例えば、工程ごとに予め付与された番号が下部電極３６にビアホール４７を形成した後のアッシング工程を示す場合、貴金属膜が露出しているときに行われるアッシングプロセスと判定する（ステップＳ１０１でＹｅｓ）。この場合、特殊アッシングシーケンスが選択される（ステップＳ１０３）。この特殊アッシングシーケンスの具体的な内容は、処理枚数によって異なるシーケンスが採用される。
【００７８】
即ち、処理枚数が１２枚以下であれば（ステップＳ１０４でＹｅｓ）、第１のアッシングシーケンスが採用される（ステップＳ１０５）。このシーケンスでは、チャンバ６２に導入される酸素流量の変化が図１４のラインＬ４２に示すようなプロファイルが選択される。さらに、処理枚数が１２枚より多く、２４枚以下であれば（ステップＳ１０６でＹｅｓ）、第２のアッシングシーケンスが採用される（ステップＳ１０７）。このシーケンスでは、酸素流量の変化が図１４のラインＬ４３に示すようなプロファイルが選択される。
【００７９】
処理枚数が２４枚より多く、３６枚以下であれば（ステップＳ１０８でＹｅｓ）、第３のアッシングシーケンスが採用される（ステップＳ１０９）。このシーケンスは、ラインＬ４３とラインＬ４４の間を通るような酸素流量の変化を示し、４０分以降はラインＬ４２〜Ｌ４４と同様に低量の一定値に調整される。そして、処理枚数が３６枚より多いときは（ステップＳ１０８でＮｏ）、第４のアッシングシーケンスが採用される（ステップＳ１１０）。このシーケンスでは、酸素流量の変化が図１４のラインＬ４４に示すようなプロファイルが選択される。
【００８０】
いずれのアッシングシーケンスが採用された場合でも、そのシーケンスを使ってアッシング処理（ステップＳ１１１）が実施される。酸素流量を調整するときは、図示を省略するガス源に設けられた流路調整弁の開度を制御装置６８が調整し、選択したシーケンスに沿った酸素流量が得られるようにする。
【００８１】
このように、この実施の形態によれば、アッシング時に水素が多く発生する時間帯に合わせて酸素流量を多くしたので、酸素不足に起因する強誘電体キャパシタ３７の性能劣化を防止できる。また、酸素が供給過多にならないように調整することで、金属膜が酸化され過ぎることを防止する。なお、処理枚数による場合分けは、図１５に示すものに限定されない。
【００８２】
ここで、この実施の形態の変形例について説明する。
制御装置６８は、シリコン基板１の枚数の代わりにレジスト量でシーケンスを選択するように構成しても良い。製造プロセスは製造する半導体装置の構造の違いによっては、同じシリコン基板１の枚数でもレジスト量が異なることがある。このため、アッシングプロセスごとに基板１枚当たりのレジスト量を予め登録しておき、そのレジスト量と基板枚数から制御装置６８が全体のレジスト量を算出する。そして、算出したレジスト量に応じてシーケンスを選択する。
即ち、レジスト量が下限となる第１の閾値未満であれば、図１５に示した第１のアッシングシーケンスを選択し、第１の閾値以上で２番目に小さい第２の閾値未満であれば、第２のアッシングシーケンスを選択する。同様にして、複数設けられた閾値とレジスト量との大小を比べて第３、第４のアッシングシーケンスを選択する。
これにより、プロセスが異なる等の理由によってレジスト量が異なるロットであっても確実にアッシングが行え、性能劣化を防止できる。
【００８３】
（第４実施の形態）
図１６、図１７は、本発明の第４実施形態に係るアッシング装置である。この実施の形態は、半導体基板を水平に配置するタイプのバッチ式のアッシング装置（半導体装置の製造装置）に関する。
図１６及び図１７に示すように、アッシング装置９１は、チャンバ６２内に下から挿入可能で、多数のシリコン基板１を上下に間隔をおいて重ねて配置可能な基板ホルダ９２を有する。さらに、チャンバ６２の外壁と内部電極６７の間の空間には、ガス供給管７１と、排気管７４とが、チャンバ６２の中央の縦軸を中心にして基板ホルダ９２が入る広さの間隔をおいて対称な位置に１本ずつ配置されている。
図５又は図６に示したように、ガス供給管７１は、複数の供給孔７２，７３が設けられており、上下に複数配置された各シリコン基板１に酸素ガスが十分に行き渡るようになっている。
ガス供給管７１の供給孔７２，７３は、シリコン基板１枚に対して１個設けても良いし、複数設けても良い。同様に、排気管７４の排気孔もシリコン基板１の配置に合わせて複数形成することが好ましい。また、ガス供給管７１と排気管７４の少なくとも一方を複数設けても良い。ガス供給管７１を複数配置する場合には、図４に示したと同様に、基板ホルダ６４の収納領域の周囲に配置する。
【００８４】
基板ホルダ９２は、上下に平行に延びる４本の支柱９３の上端と下端のそれぞれに石英製のプレート９４が取り付けられており、その内側で複数のシリコン基板１が互い間隔をおいて平行になる状態に複数のシリコン基板１を支持する。
【００８５】
図１８に示すように、各支柱９３は、略円柱形の支持ユニット９５を重ねて構成されている。各支持ユニット９５は、シリコン基板１の周縁部を側部で支持する凹部９６が１つ設けられた本体部９７と、下方に配置された別の支持ユニット９５に接続され、本体部９７を昇降させる昇降機構９８とを有する。昇降機構９８は、例えば制御装置６８からの信号を受けて、所定量だけ本体部９８を上昇又は下降させるもので、昇降機能９８によって上下の並ぶ２枚のシリコン基板１の間の距離を変化させることができる。
【００８６】
制御装置６８は、シリコン基板１の枚数に応じて昇降機構９８の駆動量を変化させるように構成されている。例えば、基板枚数が１２枚以下では、昇降機構９８は駆動させずに本体部９７を最も下がった初期位置のままにする。このときのシリコン基板１の間の距離を初期距離とする。次に、基板枚数が１３枚から２４枚以下では、図１９（ａ）に示すように、昇降機構９８を駆動させて本体部９７を第１の段階まで上昇させ、上下のシリコン基板１の間を初期距離の１．５倍にする。さらに、基板枚数が２５枚以上では、図１９（ｂ）に示すように、昇降機構９８をさらに駆動させて本体部９７を第１の段階まで上昇させ、上下のシリコン基板１の間を初期距離の２倍にする。
【００８７】
レジスト膜のアッシング処理を行うときは、制御装置６８は、基板枚数に応じて、本体部９７の位置を調整し、シリコン基板１の間の距離を、初期距離、初期距離の１．５倍、初期距離の２倍のいずれかに設定する。その後又は前に、シリコン基板１を縦方向に必要枚数、基板ホルダ９２に入れる。
制御装置６８に基板枚数を認識させる方法としては、作業者が手動で入力することがあげられる。この他に、予め登録されたロットの情報から制御装置６８が自動的に取得するようにしても良い。また、基板搬送用のカセットから基板ホルダ９２にシリコン基板１を移載するときにシリコン基板１の枚数をカウントしても良い。
なお、支持ユニット９５の上部と昇降機構９８をネジ構造として、支持ユニット９５同士の上下のピッチは、上下の支持ユニット９５を相対的に回わすことにより手動で調整してもよい。
【００８８】
基板ホルダ９２をチャンバ６２内に搬入したら、真空引きを行い、酸素ガスを流しながら外部電極６５に高周波電圧を印加してプラズマを発生させる。プラズマによって形成された酸素ラジカルは、基板表面においてレジスト膜をアッシングする。
このとき、基板枚数が１３枚から２４枚までのときは、基板間の距離が初期距離の１．５倍なので、酸素ラジカルが十分に基板表面の中央に到達すると共に、反応生成物が速やかに排気管７４に排出される。同様に、基板枚数が２５枚以上のときは、基板間の距離が初期距離の２倍なので、基板周辺だけでなく、広く開けられた空間を通ってシリコン基板１の中央部分まで酸素ラジカルを供給することが可能になる。さらに、広い空間が確保されているので、反応生成物が速やかに排気管７４に排出され、酸素ラジカルの到達を阻害することもない。
【００８９】
シリコン基板１の間の間隔が狭いと、上記したように、酸素ラジカルが基板表面に行き届かないことや、反応生成物が滞留してしまうことがあるが、このアッシング装置９１では、基板枚数に応じて基板間に十分な間隔を与えることで、確実にアッシングを実施すると共に、反応生成物、特に水素を速やかに排出できるようにした。これによって、水素に起因して発生する強誘電体キャパシタ３７の性能劣化を防止できる。なお、シリコン基板１の間の距離は、２段階又は４段階以上に変更可能にしても良い。アッシング装置９１は、昇降機構９７を有しない基板ホルダ９２を備えても良い。ガス供給管７１に複数の供給孔７２，７３が設けられることで、各シリコン基板１に酸素ラジカルを十分な量だけ供給することが可能になる。また、第２の実施の形態に係る冷却手段８１を設けたり、第３の実施の形態に係る酸素流量の調整を行ったりしても良い。
【００９０】
以下に、本発明の実施形態について付記する。
（付記１）減圧されるチャンバと、前記チャンバ内において、露出するレジスト膜を有する半導体基板を複数支持する基板ホルダと、前記基板ホルダの配置領域の外側に設けられ、前記チャンバ内に酸素ガスを供給する供給孔が複数箇所に形成されたガス供給管と、前記チャンバ内の流体を吸い込む排気孔が設けられた排気管と、前記レジスト膜をアッシングさせるための前記酸素ガスを活性化する高周波電源と、を有する半導体装置の製造装置。
（付記２）前記ガス供給管は、前記支持部材に支持された前記半導体基板に対して前記供給孔が少なくとも１つずつ設けられていることを特徴とする付記１に記載の半導体装置の製造装置。
（付記３）前記供給孔は、前記半導体基板の中心に向って酸素ガスを噴き出す位置及び向きに形成されていることを特徴とする付記１又は付記２に記載の半導体装置の製造装置。
（付記４）前記基板ホルダを囲むように前記ガス供給管を複数設け、前記供給孔を前記排気管を設けたことを特徴とする付記２又は付記３に記載の半導体装置の製造方法。
（付記５）前記基板ホルダは、前記半導体基板の前記レジストが形成された面を前記ガス供給管の前記供給孔に向けて支持することを特徴とする付記２乃至付記４のいずれか１つに記載の半導体装置の製造装置。
（付記６）前記基板ホルダは、前記チャンバ内のガスを側に通すガス通過部を有することを特徴とする付記４又は付記５に記載の半導体装置の製造装置。
（付記７）間隔をおいて複数の前記半導体基板を上下に重ねて支持する複数の凹部を有することを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置の製造装置。
（付記８）前記チャンバを冷却する冷却手段を前記チャンバの外周に設けたことを特徴とする付記１乃至付記５のいずれか１項に記載の半導体装置の製造装置。
（付記９）前記プラズマを発生させた後、前記基板ホルダに支持された前記半導体基板の枚数と前記半導体基板上の前記レジストの量の少なくとも一方に応じて、酸素ガスの供給量を増減させる制御装置を有することを特徴とする付記１乃至付記８のいずれか一項に記載の半導体装置の製造装置。
（付記１０）貴金属膜を露出させるパターンのレジスト膜が形成された半導体基板をチャンバ内の基板ホルダの外周に複数枚配置する工程と、前記基板ホルダの外周に配置した複数のガス供給管のガス供給孔から前記半導体基板の前記レジスト膜のそれぞれに向けて酸素を供給する工程と、前記チャンバ内の減圧雰囲気に高周波電界を生じさせることにより前記酸素のプラズマを生成して前記レジスト膜をアッシングする工程と、を有することを特徴とする半導体装置の製造方法。
（付記１１）前記基板ホルダに支持された前記半導体基板の枚数、又は前記半導体基板に塗布されたレジスト量に応じて、酸素ガスの供給量を増減させる工程を有することを特徴とする付記１０に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９１】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図２Ａ】図２Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示し、ワード線に略平行な方向の側断面図（その１）である。
【図２Ｂ】図２Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示し、ワード線に略平行な方向の側断面図（その２）である。
【図２Ｃ】図２Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示し、ワード線に略平行な方向の側断面図（その３）である。
【図２Ｄ】図２Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示し、ワード線に略平行な方向の側断面図（その４）である。
【図３】図３は、半導体装置の製造装置の概略構成を示す図である。
【図４】図４は、図３のＡ−Ａ線に沿った断面図である。
【図５】図５は、ガス供給管の供給孔の形状及び配置の一例を示す図である。
【図６】図６は、ガス供給管の供給孔の形状及び配置の他の例を示す図である。
【図７】図７は、基板ホルダにおいて基板を支持する構造を説明する一部断面図である。
【図８】図８は、水素によって性能劣化が生じるメカニズムを説明する図である。
【図９】図９は、基板上の場所ごとに疲労性劣化を調べたグラフである。
【図１０】図１０は、ガス供給孔と基板の配置を説明する図である。
【図１１】図１１は、冷却手段を有するアッシング装置の概略構成を示す断面図である。
【図１２】図１２は、処理時間とチャンバ内温度の関係を示す図である。
【図１３】図１３は、水素と酸素の発生量の変化を処理時間ごとに調べたグラフである。
【図１４】図１４は、基板の処理枚数に応じて酸素流量を変化させるときの酸素流量と処理時間の関係を示すグラフである。
【図１５】図１５は、基板の処理枚数に応じて酸素流量を変化させるときの処理を説明するフローチャートである。
【図１６】図１６は、基板を水平に配置する基板ホルダを用いる半導体装置の製造装置の概略構成を示す図である。
【図１７】図１７は、図１６のＩＩ−ＩＩ線に沿った断面図である。
【図１８】図１８は、基板ホルダの構成を示す図である。
【図１９】図１９（ａ）は昇降機構を１段階駆動させた図であり、図１９（ｂ）は昇降機構を２段階駆動させた図である。
【符号の説明】
【００９２】
１      シリコン基板（半導体基板）
３６      下部電極（貴金属膜）
４９      レジスト膜
６１，９１      アッシング装置（半導体装置の製造装置）
６２      チャンバ
６３      処理室
６４，９２      基板ホルダ
６５      外部電極
６６      高周波電源
６７      内部電極
６８      制御装置
７１      ガス供給管
７２，７３      供給孔
７４      排気孔
７９，９３    支持部材
８１      冷却手段
９７      本体部
９８      駆動機構
【図１Ａ】
2010093011.tif 000003
【図１Ｂ】
2010093011.tif 000004
【図１Ｃ】
2010093011.tif 000005
【図１Ｄ】
2010093011.tif 000006
【図１Ｅ】
2010093011.tif 000007
【図１Ｆ】
2010093011.tif 000008
【図１Ｇ】
2010093011.tif 000009
【図１Ｈ】
2010093011.tif 000010
【図２Ａ】
2010093011.tif 000011
【図２Ｂ】
2010093011.tif 000012
【図２Ｃ】
2010093011.tif 000013
【図２Ｄ】
2010093011.tif 000014
【図３】
2010093011.tif 000015
【図４】
2010093011.tif 000016
【図５】
2010093011.tif 000017
【図６】
2010093011.tif 000018
【図７】
2010093011.tif 000019
【図８】
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【図９】
2010093011.tif 000021
【図１０】
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【図１１】
2010093011.tif 000023
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2010093011.tif 000031