(57)【要約】【課題】光信号を伝送する際の低消費電力化を図り、かつ信号伝送特性の高品質化を図る送信回路およびコンプリメンタリー光配線システムを提供する。【解決手段】コンプリメンタリー光配線システムは、第１の差動信号入力端子１ａと、第２の差動信号入力端子１ｂと、送信回路２と、第１および第２の発光素子３，４と、第１および第２の光伝送路５，６と、第１および第２の受光素子７，８と、受信回路１０と、出力端子９ａ，９ｂとを備えている。デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジに同期した第１および第２の光信号を生成する直前のみ、第１および第２の発光素子３，４にバイアス電流を供給するため、バイアス電流を供給する期間を短縮でき、低消費電力化が図れる。【選択図】図１
2010136244.tif 000002
【特許請求の範囲】
【請求項１】
デジタル電気入力信号および前記デジタル電気入力信号の反転信号の少なくとも１つと、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第１の遅延信号および前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号の反転信号を遅延させた第２の遅延信号の少なくとも１つと、を合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第１の電気パルス信号を生成する第１の送信部と、
前記デジタル電気入力信号および前記デジタル電気入力信号の反転信号の少なくとも１つと、前記第１の遅延信号および前記第２の遅延信号の少なくとも１つと、を合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第２の電気パルス信号を生成する第２の送信部と、
前記第１の電気パルス信号を第１の光信号に変換する第１の発光素子が発光を開始する時点の前から所定の期間のみ前記第１の発光素子にバイアス電流を供給する第１の可変インピーダンス回路と、
前記第２の電気パルス信号を第２の光信号に変換する第２の発光素子が発光を開始する時点の前から所定の期間のみ前記第２の発光素子にバイアス電流を供給する第２の可変インピーダンス回路と、を備えることを特徴とする送信回路。
【請求項２】
前記第１の可変インピーダンス回路は、前記第１の発光素子が発光を開始する時点の前から、発光を開始または終了するまでの期間内のみ前記第１の発光素子にバイアス電流を供給し、
前記第２の可変インピーダンス回路は、前記第２の発光素子が発光を開始する時点の前から、発光を開始または終了するまでの期間内のみ前記第２の発光素子にバイアス電流を供給することを特徴とする請求項１に記載の送信回路。
【請求項３】
前記第１および第２の可変インピーダンス回路のそれぞれは、前記デジタル電気入力信号、前記デジタル電気入力信号の反転信号、前記第１の遅延信号または前記第２の遅延信号に基づいて、前記第１または第２の発光素子にバイアス電流を供給することを特徴とする請求項１または２に記載の送信回路。
【請求項４】
前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させて、前記第１の遅延信号を生成する第１の遅延回路と、
前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号の反転信号を遅延させて、前記第２の遅延信号を生成する第２の遅延回路と、をさらに備え、
前記第１の可変インピーダンス回路は、前記第１の遅延回路の入力信号または出力信号、または、前記第２の遅延回路の入力信号または出力信号に同期して、前記第１の発光素子にバイアス電流を供給するか否かを切替え、
前記第２の可変インピーダンス回路は、前記第１の遅延回路の入力信号または出力信号、または、前記第２の遅延回路の入力信号または出力信号に同期して、前記第２の発光素子にバイアス電流を供給するか否かを切替えることを特徴とする請求項１乃至３のいずれかに記載の送信回路。
【請求項５】
デジタル電気入力信号および前記デジタル電気入力信号の反転信号の少なくとも１つと、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第１の遅延信号および前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号の反転信号を遅延させた第２の遅延信号の少なくとも１つと、を合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第１の電気パルス信号を生成する第１の送信部と、
前記デジタル電気入力信号および前記デジタル電気入力信号の反転信号の少なくとも１つと、前記第１の遅延信号および前記第２の遅延信号の少なくとも１つと、を合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第２の電気パルス信号を生成する第２の送信部と、
前記第１の電気パルス信号を第１の光信号に変換する第１の発光素子が発光を開始する時点の前から所定の期間のみ前記第１の発光素子にバイアス電流を供給する第１の可変インピーダンス回路と、
前記第２の電気パルス信号を第２の光信号に変換する第２の発光素子が発光を開始する時点の前から所定の期間のみ前記第２の発光素子にバイアス電流を供給する第２の可変インピーダンス回路と、を有する送信回路と、
前記第１の電気パルス信号を第１の光信号に変換する第１の発光素子と、
前記第２の電気パルス信号を第２の光信号に変換する第２の発光素子と、
前記第１の光信号を伝送する第１の光伝送路と、
前記第２の光信号を伝送する第２の光伝送路と、
前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、
前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、
前記第３および第４の電気パルス信号に同期して、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路およびコンプリメンタリー光配線システムに関する。
【背景技術】
【０００２】
近年、ＬＳＩチップ間の信号伝送における遅延や損失、ノイズなどの問題が重要視されており、特に、パーソナルコンピュータや携帯電話等のモバイル通信機器においては、各種無線電波信号と機器内の電気信号のノイズ干渉が問題となっている。より具体的には、電磁ノイズを放射することで他の電子機器・回路に影響を与えるＥＭＩ（Electromagnetic Interference：電磁干渉）や、他の電子機器・回路からの電磁ノイズにより影響を受けるＥＭＳ（Electromagnetic Susceptibility：電磁妨害感受性）が問題となっている。このため、ＥＭＩとＥＭＳの両立を図るＥＭＣ（Electromagnetic Compatibility：電磁的両立性）という概念が、機器設計においてますます重要になってきている。
【０００３】
こうした状況の中、電磁ノイズフリーであり、かつ、高速・低損失である光信号をＬＳＩチップ間の信号伝送に適用しようとする機運が高まってきている。しかしながら、モバイル機器においてはバッテリー等の有限の電力源が使用されるため、機器内の電子部品は低消費電力であることが強く求められる。これは、光を信号伝送手段として用いる場合においても同様である。これまでに低消費電力光配線システムとして、例えば特許文献１，２には、発光素子に駆動電流を供給する時間を短縮することで低消費電力化を図る光配線システムが提案されている。また、特許文献３，４には、発光素子にバイアス電流を供給する時間を短縮することで低消費電力化を図る光配線システムが提案されている。
【特許文献１】特開平３−５８５３２号公報
【特許文献２】特開２００４−１５３４４２号公報
【特許文献３】特開２００６−２１６８４９号公報
【特許文献４】特開平４−２８３９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、光信号を伝送する際の低消費電力化を図り、かつ信号伝送特性の高品質化を図る送信回路およびコンプリメンタリー光配線システムを提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、デジタル電気入力信号および前記デジタル電気入力信号の反転信号の少なくとも１つと、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第１の遅延信号および前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号の反転信号を遅延させた第２の遅延信号の少なくとも１つとを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第１の電気パルス信号を生成する第１の送信部と、前記デジタル電気入力信号および前記デジタル電気入力信号の反転信号の少なくとも１つと、前記第１の遅延信号および前記第２の遅延信号の少なくとも１つと、を合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第２の電気パルス信号を生成する第２の送信部と、前記第１の電気パルス信号を第１の光信号に変換する第１の発光素子が発光を開始する時点の前から所定の期間のみ前記第１の発光素子にバイアス電流を供給する第１の可変インピーダンス回路と、前記第２の電気パルス信号を第２の光信号に変換する第２の発光素子が発光を開始する時点の前から所定の期間のみ前記第２の発光素子にバイアス電流を供給する第２の可変インピーダンス回路と、を備えることを特徴とする送信回路が提供される。
【発明の効果】
【０００６】
本発明によれば、光信号を伝送する際の低消費電力化を図ることができるとともに、信号伝送特性の高品質化が可能になる。
【発明を実施するための最良の形態】
【０００７】
まず、低消費電力で光信号を伝送する手法として従来から種々提案されている特許文献１〜４について、本発明の各実施形態との相違点を簡単に説明しておく。
【０００８】
特許文献１では、デジタル電気入力信号の遷移時に流れるＣＲ微分電流パルスによって、直列接続された２つのダイオード型発光素子を交互に発光させ、デジタル電気入力信号の立ち上がり情報と立ち下がり情報のみを信号伝達することで、消費電力の低減を図っている。
【０００９】
しかしながら、特許文献１の技術は、短い時間間隔でＣＲ微分電流パルスが連続した場合、これらパルス同士に重なりが生じ、後続のＣＲ微分電流波形が変化してしまう、いわゆるパターン効果が生じやすい。また、ダイオード型発光素子特有のオン電圧特性（立ち上がり電圧ＶＦ）に起因して、キャパシタが完全に放電している状態（キャパシタ電圧〜０Ｖ）から動作状態（キャパシタ電圧〜電圧ＶＦ）に至るバースト動作時に、電圧ＶＦ分を充電するための大きな突入電流が流れ、過大パルスが生成されやすい。
【００１０】
また、特許文献２では、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジに同期して生成される、デジタル電気入力信号の最小パルス幅よりも短いパルス幅を有する電気パルス信号（電気短パルス信号とも呼ばれる）を光信号に変換し、共に同じ光伝送路を通して信号伝達する技術が開示されている。
【００１１】
しかしながら、特許文献２では、受信側回路は、伝送されて来た光信号がデジタル電気入力信号の立ち上がりエッジと立ち下がりエッジのどちらに相当するか識別できないため、例えばノイズの影響により光信号受信に誤りが生じると、それ以降、デジタル電気入力信号を正しく復号できなくなるおそれがある。さらに、高速なデジタル電気入力信号に対しては、立ち上がりエッジに同期した光信号と立ち下がりエッジに同期した光信号が干渉し、信号伝送に問題が発生するおそれがある。
【００１２】
このように、特許文献１および２には信号伝達の信頼性低下につながる各種課題があるが、本発明では、後述のように、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジに同期した電気パルス信号をデジタル的に生成し、電気パルス信号から生成する光信号をそれぞれ別々に信号伝達することで、その解決を図っている。
【００１３】
特許文献３および４では、後述する発光素子に対するバイアス電流の供給時間を短縮することで低消費電力化を図る技術が開示されている。このうち特許文献３は、エッジ検出器にてデジタル電気入力信号の立ち上がりエッジと立ち下がりエッジに同期した電気パルス信号を生成し、この電気パルス信号に同期して、タイミング生成器にて、バイアス電流と駆動電流を供給するためのタイミング信号をそれぞれ生成する。
【００１４】
しかしながら、タイミング生成器内部には、電気パルス信号から、バイアス電流供給時間と駆動電流供給時間それぞれを規定するための回路素子が必要になる。そのため、回路が複雑になり、信頼性の低下や、回路面積の増大、消費電力の増大といった各種の懸念がある。また特許文献３は、１つの発光素子でデジタル電気入力信号の立ち上がりエッジと立ち下がりエッジに同期した光信号を生成し、共に同じ光伝送路を通して信号伝達するため、特許文献２と同様、信号伝達の信頼性が低下する懸念がある。
【００１５】
また、特許文献４には、デジタル電気入力信号で駆動電流供給時間を規定するとともに、デジタル電気入力信号と、デジタル電気入力信号を遅延させた遅延信号とを合成した合成信号でバイアス電流供給時間を規定する技術が開示されている。
【００１６】
しかしながら特許文献４では、駆動電流供給前のバイアス電流供給時間を、デジタル電気入力信号のパルス幅よりも長くすることができない。そのため、デジタル電気入力信号の最小パルス幅よりも短いパルス幅を有する電気パルス信号の伝送においては、ほとんどバイアス電流を供給することができず、信号伝送品質が低下するおそれがある。
【００１７】
特許文献３および４の課題に対し、本発明では、後述のように、簡易な回路構成で、十分に長いバイアス電流供給時間を規定でき、信号伝送特性の信頼性向上および低消費電力化を図ることができる。
【００１８】
以下、図面を参照しながら、本発明の実施形態について詳細を説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図２は図１のコンプリメンタリー光配線システム内部の各部のノードＡ〜Ｉ、Ｓ、Ｒ、Ｑ、／Ｑのタイミング図である。なお、本明細書では、図面で記号の上に付けたバーを、記号の前に「／」を付けて表している。図２では、Ｅ，Ｉの縦軸は第１および第２の発光素子３，４に流れる電流を表しており、その他の縦軸は各ノードの電圧を表している。
【００２０】
図１のコンプリメンタリー光配線システムは、第１の差動信号入力端子１ａと、第２の差動信号入力端子１ｂと、送信回路２と、第１および第２の発光素子３，４と、第１および第２の光伝送路５，６と、第１および第２の受光素子７，８と、受信回路１０と、出力端子９ａ，９ｂとを備えている。
【００２１】
送信回路２は、デジタル電気入力信号の最小パルス幅よりも短い時間だけ、第１および第２の差動信号入力端子１ａ，１ｂから入力されたデジタル電気入力信号およびその反転信号を遅延させた遅延信号と、デジタル電気入力信号およびその反転信号とを合成することにより、デジタル電気入力信号の立ち上がりエッジに同期し、遅延時間相当のパルス幅を有する第１の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期し、遅延時間相当のパルス幅を有する第２の電気パルス信号とを生成する。送信回路２（もしくはその一部）は、１個のＩＣチップからなるドライバＩＣで実現可能である。その場合、ドライバＩＣの中に別の回路（機能）を含んでも良い。例えば、ドライバＩＣの信号入力部にパラレル−シリアル信号入力変換回路を設けても良い。
【００２２】
送信回路２は、差動バッファ４００と、第１および第２の遅延回路１３，１４と、ＮＭＯＳトランジスタＱ１〜Ｑ４と、ＮＭＯＳトランジスタＱ２０１，Ｑ２０２からなる第１および第２の可変抵抗素子（第１および第２の可変インピーダンス回路）を備えている。
【００２３】
差動バッファ４００は、第１および第２の差動信号入力端子１ａ，１ｂから入力された第１および第２の差動信号のデジタル電気入力信号とその反転信号を増幅および波形整形し、第１の差動信号を第１の差動出力端子Ａから、第２の差動信号を第２の差動出力端子Ａ’から出力する。信号Ａはデジタル電気入力信号と同じ論理情報を有し、信号Ａ’はデジタル電気入力信号の反転信号と同じ論理情報を有する。
【００２４】
第１の遅延回路１３は、第２の差動出力端子の出力信号Ａ’を、第２の遅延回路１４は、第１の差動出力端子の出力信号Ａを、それぞれデジタル電気入力信号の最小パルス幅よりも短い時間だけ遅延させ、第１および第２の遅延信号を生成する。第１および第２の遅延回路１３，１４は、例えば、図３（ａ）に示すような、インバータ回路を直列に偶数段接続したバッファ回路や、図３（ｂ）に示すような、抵抗素子ＲとキャパシタＣで構成されるＲＣ遅延回路などで構成可能であるが、具体的な回路構成は特に限定されない。
【００２５】
なお、第１および第２の遅延回路１３，１４が、信号Ａ’，Ａをそれぞれ遅延させる時間は、同じ時間であってもよいし、異なる時間であっても良い。図２は、遅延させる時間を同じ時間とした例である。
【００２６】
ＭＯＳトランジスタＱ１，Ｑ２は、第１の発光素子３のカソードと接地端子との間に縦続接続されている。ＭＯＳトランジスタＱ１のゲートは、第１の差動出力端子Ａ（Ｂ）に接続され、ＭＯＳトランジスタＱ２のゲートは、第１の遅延回路１３の出力端子Ｃに接続されている。ＭＯＳトランジスタＱ１，Ｑ２は、第１の電気パルス信号を生成する第１の送信部４０１を構成する。
【００２７】
ＭＯＳトランジスタＱ３，Ｑ４は、第２の発光素子４のカソードと接地端子との間に縦続接続されている。ＭＯＳトランジスタＱ３のゲートは、第２の差動出力端子Ａ’（Ｆ）に接続され、ＭＯＳトランジスタＱ４のゲートは、第２の遅延回路１４の出力端子Ｇに接続されている。ＭＯＳトランジスタＱ３，Ｑ４は、第２の電気パルス信号を生成する第２の送信部４０２を構成する。
【００２８】
第１および第２の送信部４０１，４０２は、デジタル電気入力信号と同じ論理情報を有する信号Ａおよびデジタル電気入力信号の反転信号と同じ論理情報を有する信号Ａ’のうち少なくとも１つと、信号Ａ，Ａ’を第１および第２の遅延回路１３，１４でそれぞれ遅延させた遅延信号の少なくとも１つとを合成して、それぞれ第１および第２の電気パルス信号を生成する。本実施形態は、第１の送信部４０１は信号Ａと信号Ａ’の遅延信号とを合成して第１の電気パルス信号を生成し、第２の送信部４０２は信号Ａ’と信号Ａの遅延信号とを合成して第２の電気パルス信号を生成する例である。
【００２９】
第１の可変抵抗素子Ｑ２０１は、第１の発光素子３のカソードと接地端子との間に接続されており、そのゲートは、第１のデジタル電気制御信号Ｄ（第２の差動出力端子の出力信号Ａ’）に接続されている。第２の可変抵抗素子Ｑ２０２は、第２の発光素子４のカソードと接地端子との間に接続されており、そのゲートは、第２のデジタル電気制御信号Ｈ（第１の差動出力端子の出力信号Ａ）に接続されている。第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２は、第１および第２の発光素子３，４にバイアス電流を供給するか否かを切替える。第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２は例えば、それぞれゲート電圧が０Ｖの時にはドレイン電流が流れないエンハンスメント型のＮＭＯＳトランジスタで構成される。
【００３０】
ここで、バイアス電流について説明する。バイアス電流とは、ダイオード型発光素子においては、アノード−カソード間電圧が、ダイオード型発光素子のオン電圧（電流立ち上がり電圧Ｖｆ）になる程度にアノード−カソード間に流れる電流を指す。また、半導体レーザにおけるバイアス電流とは、発振閾値電流Ｉｔｈよりも小さい電流を指す。いずれも、バイアス電流は、発光素子が光信号を生成するための電流（駆動電流）に比べて小さい電流である。例えば、ダイオード型発光素子の場合、駆動電流が５ｍＡ程度であるのに対し、バイアス電流は１００μＡ程度である。バイアス電流は、回路的負荷の低減、伝送信号におけるジッタ低減、および、高速信号対応のために用いられ、第１および第２の発光素子３，４を安定かつ高速に発光させるためにバイアス電流を供給することは必要である。
【００３１】
図４は、第１および第２の発光素子３，４として用いることが可能な半導体レーザのバイアス電流と電圧との関係を示すグラフｇ１と、バイアス電流と光出力の関係を示すグラフｇ２を示している。図示のように、バイアス電流がＩｔｈを超えると、両グラフともに比較的線形な特性になり、この線形性が担保出来る領域（電流−電圧特性において、電流立ち上がり電圧Ｖｆ以上）にて半導体レーザの変調を行うことで、回路を複雑にすることなく、安定な発光が得られる。
【００３２】
また、半導体レーザにおいては、活性層に注入されたキャリアの密度がレーザ発振に必要な閾値密度に到達するまでに時間を要する。そのため、電流を流してから実際にレーザ発振が開始されるまでに遅延（発振遅延）が存在し、光出力波形のパルス幅が、デジタル電気入力信号のパルス幅よりも短くなるという特性がある。これは特に、発振遅延がデジタル電気入力信号のパルス幅に対して相対的に大きくなる高速信号伝送において問題となる。また、発振遅延がデジタル電気入力信号波形に依存して変化するというパターン効果のために、伝送信号のジッタが増大するという問題もある。バイアス電流には、キャリアの予備的注入によってこれら問題の原因である発振遅延を減少させる効果があるため、バイアス電流を用いることによって、伝送信号におけるジッタの低減と応答性の向上が図れる。
【００３３】
第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２が供給するバイアス電流は、第１および第２の発光素子３，４のアノード−カソード間の電圧が、第１および第２の発光素子３，４のオン電圧（電流立ち上がり電圧Ｖｆ）になる程度（例えば１００μＡ）で良い。これにより、バイアス電流を供給しない場合と比べて、第１および第２の発光素子３，４のインピーダンス（微分抵抗）を例えば１／１０に低減することができ、第１および第２の発光素子３，４の発光を制御するＭＯＳトランジスタＱ１〜Ｑ４の駆動負荷を低減できる。また、第１および第２の発光素子３，４にバイアス電流を予め供給することで、第１および第２の発光素子３，４のダイオード電流が立ち上がる領域よりも上の、比較的線形な微分抵抗領域で変調処理を行うことができる。さらに、第１および第２の発光素子３，４の発振遅延が減少し、安定かつ高速に発光させることが可能になる。
【００３４】
第１および第２の発光素子３，４は、第１および第２の電気パルス信号を第１および第２の光信号に変換する。第１および第２の発光素子３，４は、それぞれ別個のディスクリート部品で構成してもよいし、２個以上の発光素子を１つの基板上に集積した発光素子アレイであってもよい。
【００３５】
第１および第２の光伝送路５，６は、第１および第２の光信号を伝送する。第１および第２の光伝送路５，６は、光ファイバでも、光導波路でもよい。
【００３６】
第１および第２の受光素子７，８は、第１および第２の光信号を第３および第４の電気パルス信号に変換する。第１および第２の受光素子７，８は、それぞれ別個のディスクリート部品で構成してもよいし、２個以上の受光素子を１つの基板上に集積した受光素子アレイであってもよい。
【００３７】
受信回路１０は、第１の受光素子７のアノードと接地端子間に接続される抵抗素子１８と、第２の受光素子８のアノードと接地端子間に接続される抵抗素子２０と、ＳＲフリップフロップ２１を備えている。抵抗素子１８，２０は、第１および第２の受光素子７，８を流れる電流を電圧に変換するためのものである。受信回路１０（もしくはその一部）は、１個のＩＣチップからなるレシーバＩＣで実現可能である。その場合、レシーバＩＣの中に別の回路（機能）を含んでも良い。例えば、レシーバＩＣの信号出力部にシリアル−パラレル信号出力変換回路を設けて、パラレル信号を出力しても良い。
【００３８】
ＳＲフリップフロップ２１は、例えば、図５に示すように２つのインバータ回路１７，１９と２つのＮＡＮＤ回路とを有する。インバータ回路１７は、入力端子Ｓに入力された信号を反転し、インバータ回路１９は、入力端子Ｒに入力された信号を反転する。ＳＲフリップフロップ２１は、入力端子Ｓに入力される信号がロウからハイになると出力端子Ｑから出力される信号がロウからハイになり（セット動作と呼ばれる）、入力端子Ｒに入力される信号がロウからハイになると出力端子Ｑから出力される信号がハイからロウになる（リセット動作と呼ばれる）。したがって、ＳＲフリップフロップ２１の出力端子Ｑは、第１の受光素子７のアノード電圧（第３の電気パルス信号）がハイに遷移するとハイになり、第２の受光素子８のアノード電圧（第４の電気パルス信号）がハイに遷移するとロウになる。ＳＲフリップフロップ２１の出力端子Ｑは出力端子９ａに接続され、この出力端子９ａから出力される信号がデジタル電気出力信号である。
【００３９】
受信回路１０の出力は、ＳＲフリップフロップ２１の出力端子Ｑからの出力信号のみのシングルエンド出力でもよいが、ＳＲフリップフロップ２１に、出力端子Ｑと出力端子／Ｑ（Ｑの反転）の両方が設けられている場合には、出力端子／Ｑに接続された出力端子９ｂからデジタル電気出力信号の反転信号を、出力端子９ａからデジタル電気出力信号をそれぞれ出力してもよい。この場合、デジタル電気出力信号が差動出力で得られる。また、ＳＲフリップフロップ２１の後段に不図示の差動バッファ（シングルエンド出力の場合はバッファ）を設け、ＳＲフリップフロップ２１の出力信号の増幅もしくは波形整形を行ってもよい。
【００４０】
以下、図１のコンプリメンタリー光配線システムの動作を、図２のタイミング図を用いて説明する。なお、実際の動作においては、第１および第２の電気パルス信号の生成、第１および第２の光信号の生成および伝達、第３および第４の電気パルス信号の生成、およびデジタル電気出力信号の生成といった各回路における信号生成・伝達に一定の時間を要するため、各ノードにおける信号のタイミングは必ずしも図２に示したものになるとは限らない。しかしながら、このようなタイミングのずれは、本実施形態の本質的な動作と直接関係ないため、特に断らない限り、以後無視することとする。
【００４１】
図２に示すように、デジタル電気入力信号と同じ論理情報を有する第１の差動出力端子の出力信号Ａ（Ｂ）は、時刻ｔ１以前は、ロウレベルである。したがって、信号Ａ’（第１のデジタル電気制御信号Ｄ）はハイレベルであり、時刻ｔ１以前は、第１の可変抵抗素子Ｑ２０１は低インピーダンスになり、第１の発光素子３にバイアス電流が供給される。
【００４２】
信号Ａ（Ｂ）が時刻ｔ１でロウからハイになると、第１の遅延回路１３の出力信号Ｃは、時刻ｔ１よりも遅れて時刻ｔ２のときにハイからロウに変化する。このとき、ＭＯＳトランジスタＱ１，Ｑ２は、時刻ｔ１〜ｔ２の間のみ共にオンして、ＭＯＳトランジスタＱ１，Ｑ２にデジタル電気入力信号の立ち上がりエッジに同期した駆動電流（第１の電気パルス信号）が流れる。この駆動電流により、第１の発光素子３は第１の光信号を生成する。時刻ｔ１以前に、第１の発光素子３にはバイアス電流が供給されていたため、時刻ｔ１でＭＯＳトランジスタＱ１，Ｑ２がオンすると、第１の発光素子３は安定かつ迅速に発光動作を開始する。
【００４３】
一方、時刻ｔ１になると、信号Ａ（第２のデジタル電気制御信号Ｈ）がハイになるため、第２の可変抵抗素子Ｑ２０２は低インピーダンスになり、第２の発光素子４にバイアス電流が供給される。
【００４４】
その後、信号Ａが時刻ｔ３でハイからロウになると、第２の遅延回路１４の出力信号Ｇは、時刻ｔ３よりも遅れて時刻ｔ４のときにハイからロウに変化する。このとき、ＭＯＳトランジスタＱ３，Ｑ４は、時刻ｔ３〜ｔ４の間のみ共にオンして、ＭＯＳトランジスタＱ３，Ｑ４にデジタル電気入力信号の立ち下がりエッジに同期した駆動電流（第２の電気パルス信号）が流れる。この駆動電流により、第２の発光素子４は第２の光信号を生成する。時刻ｔ３以前に、第２の発光素子４にはバイアス電流が供給されているため、時刻ｔ３でＭＯＳトランジスタＱ３，Ｑ４がオンすると、第２の発光素子４は安定かつ迅速に発光動作を開始する。
【００４５】
このように、第１の可変抵抗素子Ｑ２０１は、第１の電気パルス信号が生成される時刻ｔ１まで低インピーダンスとなって、第１の発光素子３にバイアス電流を供給するが、時刻ｔ１〜ｔ３までは高インピーダンスとなって、第１の発光素子３にバイアス電流を供給しない。
【００４６】
また、第２の可変抵抗素子Ｑ２０２は、時刻ｔ１まで高インピーダンスとなって、第２の発光素子４にバイアス電流を供給しないが、時刻ｔ１から、第１の電気パルス信号が生成される時刻ｔ３までは低インピーダンスとなって、第２の発光素子４にバイアス電流を供給する。
【００４７】
すなわち、本実施形態では、第１または第２の発光素子３，４を発光させる直前のみ、第１または第２の可変抵抗素子Ｑ２０１，Ｑ２０２のインピーダンスを低くして、第１または第２の発光素子３，４にバイアス電流を供給する。これにより、バイアス電流を供給する期間を短縮でき、消費電力の削減が図れる。
【００４８】
このような制御により、第１および第２の発光素子３，４に供給される電流（駆動電流とバイアス電流の和）は、図２のＥおよびＩのようになる。
【００４９】
第１および第２の光伝送路５，６にて光伝送された第１および第２の光信号は、第１および第２の受光素子７，８にて第３および第４の電気パルス信号に変換され、抵抗素子１８，２０によって電圧信号（信号Ｓ，Ｒ）となる。ＳＲフリップフロップ２１は、Ｓがロウからハイになるタイミングで出力Ｑを立ち上げ（出力／Ｑを立ち下げ）、Ｒがロウからハイになるタイミングで出力Ｑを立ち下げる（出力／Ｑを立ち上げる）。
【００５０】
以上のようにして、図１のコンプリメンタリー光配線システムは、第１および第２の差動信号入力端子１ａ，１ｂに入力されるデジタル電気入力信号に対応するデジタル電気出力信号を、出力端子９ａ，９ｂから出力することができる。
【００５１】
このように、第１の実施形態では、デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジに同期した第１および第２の光信号を生成する直前のみ、第１および第２の発光素子３，４にバイアス電流を供給するため、バイアス電流を供給する期間を短縮でき、低消費電力化が図れる。バイアス供給期間を短縮すると言っても、少なくともデジタル電気入力信号の最小パルス幅に等しい時間だけは最低限バイアス電流を供給するため、上述した特許文献４と異なり、必要十分なバイアス電流供給時間を確保できる。本実施形態におけるバイアス電流は、デジタル電気入力信号の論理に合わせて、第１および第２の発光素子に交互に供給されるため、２つの発光素子に常時バイアス電流を供給する場合に比べて、バイアス電流供給に消費される電力量を半分に抑えることができる。
【００５２】
また、本実施形態では、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジの情報のみを第１および第２の光信号として、それぞれ専用の第１および第２の光伝送路５，６を介して受信回路１０に伝送するため、第１および第２の発光素子３，４の発光頻度および発光時間が少なくて済み、光電力の削減が図れる。
【００５３】
さらに、本実施形態は、遅延回路と数個のトランジスタのみで送信回路を構成できるため、回路面積を削減できるとともに、一つのＩＣチップ内に、多数チャネル分のデジタル電気入力信号−光信号変換回路を収納できる。また、上述したバイアス電流の生成も、ＭＯＳトランジスタＱ２０１，Ｑ２０２のみで実現できる。
【００５４】
本実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号とを合成して、遅延時間相当のパルス幅を有する第１および第２の電気パルス信号を生成している。仮に、デジタル電気入力信号の最小パルス幅と等しいかそれよりも長い時間だけデジタル電気入力信号を遅延させたとすると、デジタル電気入力信号とその遅延信号の間で、同じ最小パルス（１ビット単パルス）の時間的重なりがなくなる（例えば、デジタル電気入力信号において、ある最小パルスが立ち下がると同時かその後に、遅延信号において同じ最小パルスが立ち上がる）ため、パルス合成が困難になる。さらにこの場合、デジタル電気入力信号の立ち上がりエッジに対応した第１の光信号が立ち下がる前に、立ち下がりエッジに対応した第２の光信号が発生し、両者に時間的重なりが生じる可能性があるため、受信回路１０におけるデジタル電気出力信号の生成も困難になる。これらの結果、送信回路２および受信回路１０が複雑なものとなり、ジッタ・ノイズの増大や、回路面積の増大を招く。本実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号を用いて、第１および第２の電気パルス信号を生成しているため、上述の問題は生じにくい。
【００５５】
なお、上述の遅延時間がデジタル電気入力信号の最小パルス幅とほぼ等しい場合、第１および第２の電気パルス信号のパルス幅は、デジタル電気入力信号の最小パルス幅とほぼ等しくなる。この場合、デジタル電気入力信号の最小パルスを伝送する場合に、第１および第２の電気パルス信号のパルス幅の合計が、デジタル電気入力信号の最小パルス２ビット相当になり、１ビットの信号伝送に２ビット分の信号伝送エネルギーを消費するという低消費電力化と逆転的な状況が生じてしまう。
【００５６】
しかしながら、ＬＳＩ等の論理回路で用いられるデジタル信号は一般的にＮＲＺ（Non Return to Zero）信号が用いられており、連続ビットデータ（“１１１１・・・”、“００００・・・”）ではビット間に立ち上がりエッジや立ち下がりエッジがなく、その間のパルス信号伝送が不要になる。従ってこの場合、デジタル電気入力信号の平均連続ビット長が２ビット以上であれば、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力が低減可能となる。
【００５７】
さらに、第１および第２の電気パルス信号のパルス幅が、デジタル電気入力信号の最小パルス幅とほぼ等しいため、デジタル電気入力信号のビットレートを光配線経路（第１および第２の発光素子３，４から第１および第２の光伝送路５，６を介して第１および第２の受光素子１７，８に至る経路）の最高伝送帯域まで上げることが可能になり、消費電力の低減を図りながら、高い伝送帯域を確保できる。
【００５８】
本実施形態の送信回路２は、微分処理を行わずに、ＭＯＳトランジスタを用いて第１および第２の電気パルス信号を生成しており、時定数制限による発光電流量不足やパターン効果による波形歪み、さらにはバースト動作時の突入電流による過大パルス発生などの、信号伝送特性を悪化させる問題は生じないため、第１および第２の電気パルス信号の電圧振幅は非常に安定的で、伝送エラーを防止できる。
【００５９】
本実施形態では、デジタル電気入力信号の立ち上がりエッジ情報と立ち下がりエッジ情報とを別々の光伝送路で伝送するため、伝送されてきた光パルスが、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジのどちらに相当するかを容易に識別することができる。そのため、例えばノイズの影響により、受信側が光パルスを１つもしくは複数受信し損ねても、後続の光パルスを受信すれば、デジタル電気出力信号を正しく生成することができるようになる。また、デジタル電気入力信号のパルス幅が狭い場合（デジタル電気入力信号のビットレートが高い場合）でも、立ち上がりエッジに対応する光パルスと立ち下がりエッジに対応する光パルスが干渉し合あうおそれが小さい。
【００６０】
本実施形態では、立ち上がりエッジに対応する第１の電気パルス信号を第１の発光素子３に与えるための電気線路と、立ち下りエッジに対応する第２の電気パルス信号を第２の発光素子４に与えるための電気線路とを別個に設けている。そのため、第１および第２の発光素子３，４の各アノード部は回路的に独立であり、両発光素子に対して別個にバイアス電流を供給することが可能である。これにより、特許文献１に示された回路のように発光素子が直列接続された場合と比べて、バイアス電流を与えるために必要な電源電圧を半分程度（例えば１．５〜２．０Ｖ）に抑えることができ、通常の電子機器内で供給される電源電圧のみで十分対応可能な光配線システムを構成することができる。
【００６１】
なお、本実施形態では、第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２がエンハンスメント型のＮＭＯＳトランジスタである例を示しているが、これはディプリーション型のＮＭＯＳトランジスタであってもよい。図６は、エンハンスメント型およびディプリーション型のＮＭＯＳトランジスタのゲート電圧−ドレイン電流特性を示す図である。上述のように、エンハンスメント型のＮＭＯＳトランジスタは、ゲート電圧が０Ｖのときはドレイン電流が流れない。よって、第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２はオン／オフスイッチとして機能する。一方、ディプリーション型のＮＭＯＳトラジスタは、ドーピングによりあらかじめ薄いチャネル層が形成されているため、ゲート電圧が０Ｖのときもドレイン電流が流れる。よって、第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２は、信号Ｄ，Ｈがハイのときは低インピーダンス、ロウのときは高インピーダンスの可変インピーダンス素子として機能する。
【００６２】
上述したコンプリメンタリー光配線システムは、その内部構成を種々に変更可能である。以下の実施形態では、図１の各種変形例を示す。
【００６３】
（第２の実施形態）
第１の実施形態では、２つのＭＯＳトランジスタＱ１，Ｑ２のそれぞれを遅延時間差を持たせて駆動し、同様にＱ３，Ｑ４のそれぞれを遅延時間差を持たせて駆動する例を示したが、以下に説明する第２の実施形態では、第１および第２の電気パルス信号をそれぞれ１つのＭＯＳトランジスタと１つのＮＯＲ回路で生成するものである。
【００６４】
図７は、図１の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図８は、図７のシステム内部の各部のノードのタイミング図である。図８では、Ｅ，Ｉの縦軸は第１および第２の発光素子３，４に流れる電流を表しており、その他の縦軸は各ノードの電圧を表している。図７では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００６５】
図７では、送信回路２の内部構成が図１と異なっており、それ以外は図１と同じである。図７の送信回路２は、差動バッファ４００と、第１および第２の遅延回路１３，１４と、ＮＯＲ回路２２とＮＭＯＳトランジスタＱ５からなる第１の送信部４０１ａと、ＮＯＲ回路２３とＮＭＯＳトランジスタＱ６からなる第２の送信部４０２ａと、ＮＭＯＳトランジスタＱ２０１，Ｑ２０２からなる第１および第２の可変抵抗素子（第１および第２の可変インピーダンス回路）とを備えている。
【００６６】
第１の送信部４０１ａにおいて、ＮＭＯＳトランジスタＱ５のゲートはＮＯＲ回路２２の出力端子に接続され、ドレインは第１の発光素子３のカソードに接続され、ソースは接地されている。第２の送信部４０２ａにおいて、ＮＭＯＳトランジスタＱ６のゲートはＮＯＲ回路２３の出力端子に接続され、ドレインは第２の発光素子４のカソードに接続され、ソースは接地されている。
【００６７】
第１の遅延回路１３は、差動バッファ４００の第１の差動出力端子の出力信号Ａ（デジタル電気入力信号と同じ論理情報）を遅延させる。ＮＯＲ回路２２は、第１の遅延回路１３の出力信号Ｂと，差動バッファ４００の第２の差動出力端子の出力信号Ｃ（Ａ’）（デジタル電気入力信号の反転信号と同じ論理情報）との間でＮＯＲ演算を行った結果の信号を出力する。ＮＯＲ回路２２は、第１の遅延回路１３の出力信号Ｂと第２の差動出力端子の出力信号Ｃとが共にロウのときにハイを出力する。
【００６８】
第２の遅延回路１４は、差動バッファ４００の第２の差動出力端子の出力信号Ａ’（デジタル電気入力信号の反転信号と同じ論理情報）を遅延させる。ＮＯＲ回路２３は、第２の遅延回路１４の出力信号Ｆと，第１の差動出力端子の出力信号Ｇ（Ａ）（デジタル電気入力信号と同じ論理情報）との間でＮＯＲ演算を行った結果の信号を出力する。ＮＯＲ回路２３は、第２の遅延回路１４の出力信号Ｆと第１の差動出力端子の出力信号Ｇとが共にロウのときにハイを出力する。
【００６９】
本実施形態は、第１の送信部４０１ａは信号Ａ’と信号Ａの遅延信号とを合成して第１の電気パルス信号を生成し、第２の送信部４０２ａは信号Ａと信号Ａ’の遅延信号とを合成して第２の電気パルス信号を生成する例である。
【００７０】
ＮＯＲ回路２２の出力信号はＭＯＳトランジスタＱ５のゲートに入力される。よって、図８に示すように、ＭＯＳトランジスタＱ５は、第１の遅延回路１３の出力信号Ｂと第２の差動出力端子の出力信号Ｃとが共にロウである時刻ｔ１〜ｔ２の期間等、より具体的には、デジタル電気入力信号がロウからハイに変化するときに一時的に低インピーダンスとなり、駆動電流（第１の電気パルス信号）が流れる。この駆動電流により、第１の発光素子３は第１の光信号を生成する。
【００７１】
一方、ＮＯＲ回路２３の出力信号はＭＯＳトランジスタＱ６のゲートに入力される。よって、図８に示すように、ＭＯＳトランジスタＱ６は、第２の遅延回路１４の出力信号Ｆと第１の差動出力端子の出力信号Ｇとが共にロウである時刻ｔ３〜ｔ４の期間等、より具体的には、デジタル電気入力信号がハイからロウに変化するときに一時的に低インピーダンスとなり、駆動電流（第２の電気パルス信号）が流れる。この駆動電流により、第２の発光素子４は第２の光信号を生成する。
【００７２】
このように、第１および第２の発光素子３，４が第１および第２の光信号を生成するタイミングは図１と同様である。
【００７３】
一方、図７のＭＯＳトランジスタＱ２０１，Ｑ２０２のゲートには、図１と同じく、第２および第１の差動出力端子の出力信号Ａ’（Ｄ），Ａ（Ｈ）が入力されている。よって、トランジスタＱ２０１，Ｑ２０２は、第１の実施形態と同様に、第１または第２の発光素子３，４を発光させる直前のみ、第１または第２の可変抵抗素子Ｑ２０１，Ｑ２０２のインピーダンスを低くして、第１または第２の発光素子３，４にバイアス電流を供給する。
【００７４】
このように、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７５】
（第３の実施形態）
第１および第２の実施形態では、差動バッファ４００の出力信号をそのまま用いて第１および第２の発光素子３，４用のバイアス電流を生成したが、以下に説明する第３の実施形態は、第１および第２の遅延回路１３，１４の出力信号を用いてバイアス電流を生成するものである。
【００７６】
図９は、図１の別の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図１０は、図９のシステム内部の各部のノードのタイミング図である。図１０では、Ｅ，Ｉの縦軸は第１および第２の発光素子３，４に流れる電流を表しており、その他の縦軸は各ノードの電圧を表している。図９では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００７７】
図９では、送信回路２の内部構成が図１と異なっている。図１では、第１の可変抵抗素子Ｑ２０１のゲートは第２の差動出力端子Ａ’と接続され、第２の可変抵抗素子Ｑ２０２のゲートは第１の差動出力端子Ａと接続されている。これに対し、図９では、第１の可変抵抗素子Ｑ２０１のゲートは第１のデジタル電気制御信号Ｄ（第１の遅延回路１３の出力信号Ｃ）と接続され、第２の可変抵抗素子Ｑ２０２のゲートは第２のデジタル電気制御信号Ｈ（第２の遅延回路１４の出力信号Ｇ）と接続されている。
【００７８】
そのため、図１０では図２と比較して、第１および第２の発光素子３，４にバイアス電流を供給するタイミングが、第１および第２の遅延回路１３，１４の遅延時間分だけ、図１よりも遅れる。すなわち、本実施形態においては、第１の可変抵抗素子Ｑ２０１は、時刻ｔ２まで低インピーダンスとなって、第１の発光素子３にバイアス電流を供給するが、時刻ｔ２からｔ４までは高インピーダンスとなって、第１の発光素子３にバイアス電流を供給しない。また、第２の可変抵抗素子Ｑ２０２は、時刻ｔ２まで高インピーダンスとなって、第２の発光素子４にバイアス電流を供給しないが、時刻ｔ２から、第１の電気パルス信号が生成される時刻ｔ４までは低インピーダンスとなって、第２の発光素子４にバイアス電流を供給する。
【００７９】
一方、第１および第２の送信部４０１，４０２は図１と同様に制御される。よって、第１の発光素子３が第１の光信号を生成するのは時刻ｔ１〜ｔ２等である。また、第２の発光素子４が第２の光信号を生成するのは時刻ｔ３〜ｔ４等である。
【００８０】
すなわち、第１および第２の可変抵抗素子Ｑ２０１，Ｑ２０２は、第１および第２の発光素子３，４が第１および第２の光信号を発光する直前から発光を終了するまでの限られた期間のみ、バイアス電流を供給する。このような構成により、第３の実施形態は、第１および第２の実施形態と比べて、第１および第２の発光素子３，４にバイアス電流を供給する期間の長さは同じであるものの、その供給タイミングを少し遅らせている。
【００８１】
このように、第３の実施形態では、第１および第２の遅延回路１３，１４の出力信号Ｃ，Ｇ（Ｄ，Ｈ）を、第１および第２のデジタル電気制御信号として用いるが、第１および第２の発光素子３，４が発光する直前から発光を終了するまでの期間内のみバイアス電流が供給されるため、低消費電力化を図りつつ、必要十分なバイアス電流供給時間を確保できる。
【００８２】
図９の変形例として、図７と同様に、ＭＯＳトランジスタＱ１〜Ｑ４の代わりに、ＭＯＳトランジスタＱ５，Ｑ６、および、ＮＯＲ回路２２，２３を設けてもよい。
【００８３】
（第４の実施形態）
第１〜３の実施形態では、アノード側を共通電源端子に接続した、いわゆるアノードコモン型の第１および第２の発光素子３，４を用いたが、以下に説明する第４の実施形態では、カソード側を接地する、いわゆるカソードコモン型の接続にしたものである。
【００８４】
図１１は、図１の別の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図１２は図１１のシステム内部の各部のノードのタイミング図である。図１２では、Ｅ，Ｉの縦軸は第１および第２の発光素子３，４に流れる電流を表しており、その他の縦軸は各ノードの電圧を表している。図１１では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００８５】
本実施形態では、第１および第２の発光素子３，４をカソードコモン接続とし、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタＱ３０１〜Ｑ３０６を用いる。また、差動バッファの代わりに差動インバータ４０３を用いる。差動インバータ４０３は、デジタル電気入力信号の反転信号と同じ論理情報を第１の差動出力端子Ａから、デジタル電気入力信号と同じ論理情報を第２の差動出力端子Ａ’から出力する。
【００８６】
ＭＯＳトランジスタＱ３０１，Ｑ３０２は、第１の発光素子３のアノードと電源端子との間に縦続接続されている。ＭＯＳトランジスタＱ３０１のゲートは、第２の差動出力端子Ａ’に接続され、ＭＯＳトランジスタＱ３０２のゲートは、第１の遅延回路１３の出力端子に接続されている。ＭＯＳトランジスタＱ３０１，Ｑ３０２は、第１の電気パルス信号を生成する第１の送信部４０１ｂを構成する。
【００８７】
ＭＯＳトランジスタＱ３０３，Ｑ３０４は、第２の発光素子４のアノードと電源端子との間に縦続接続されている。ＭＯＳトランジスタＱ３０３のゲートは、第１の差動出力端子Ａに接続され、ＭＯＳトランジスタＱ３０４のゲートは、第２の遅延回路１４の出力端子に接続されている。ＭＯＳトランジスタＱ３０３，Ｑ３０４は、第２の電気パルス信号を生成する第２の送信部４０２ｂを構成する。
【００８８】
本実施形態は、第１の送信部４０１ｂは信号Ａと信号Ａ’の遅延信号とを合成して第１の電気パルス信号を生成し、第２の送信部４０２ｂは信号Ａ’と信号Ａの遅延信号とを合成して第２の電気パルス信号を生成する例である。
【００８９】
ＰＭＯＳトランジスタＱ３０５からなる第１の可変抵抗素子は、第１の発光素子３のアノードと電源端子との間に接続されており、そのゲートは、第１の差動出力端子Ａに接続されている。ＰＭＯＳトランジスタＱ３０６からなる第２の可変抵抗素子は、第２の発光素子４のアノードと電源端子との間に接続されており、そのゲートは、第２の差動出力端子Ａ’に接続されている。第１および第２の可変抵抗素子Ｑ３０５，Ｑ３０６は、第１および第２の発光素子３，４にバイアス電流を供給するか否かを切替える。
【００９０】
第１の実施形態で述べたように、第１および第２の可変抵抗素子Ｑ３０５，Ｑ３０６がエンハンスメント型のＰＭＯＳトランジスタであれば、これらはオン／オフスイッチとして機能する。一方、第１および第２の可変抵抗素子Ｑ３０５，Ｑ３０６がディプリーション型のＰＭＯＳトラジスタであれば、これらは可変インピーダンス素子として機能する。
【００９１】
図１１では、図１におけるＮＭＯＳトランジスタＱ１〜Ｑ４，Ｑ２０１，Ｑ２０２の代わりに、ＰＭＯＳトランジスタＱ３０１〜Ｑ３０６を用いる。また、図１における第１および第２の発光素子３，４をアノードコモン接続にする代わりに、第１および第２の発光素子３，４をカソードコモン接続にする。そのため、図１１では、図１と比べてＭＯＳトランジスタのゲートに入力される信号のハイとロウの極性が逆になるが、第１および第２の発光素子３，４は、図１と同様のタイミングで動作し、得られる効果も同様である。
【００９２】
このように、第４の実施形態では、第１および第２の発光素子３，４の接続形態が第１の実施形態と異なっているものの、第１の実施形態と同様に、第１および第２の光信号を生成する直前のみ、第１および第２の発光素子３，４にバイアス電流が供給されるため、低消費電力化を図りつつ、必要十分なバイアス電流供給時間を確保できる。
【００９３】
第２および第３の実施形態においても、第４の実施形態と同様に、第１および第２の発光素子３，４をカソードコモン接続にしてもよい。
【００９４】
上述した各実施形態では、第１および第２の受光素子７，８をカソードコモン接続にしているが、アノードコモン接続を採用してもよい。発光素子の場合と同様、コモン方式に応じて適宜周辺回路の変更が必要となる。
【００９５】
また、上述した実施形態では、送信回路２に入力されるデジタル電気入力信号が差動信号である例を示しているが、これはシングルエンド信号であってもよい。図１３は、図１において、デジタル電気入力信号をシングルエンド信号としたコンプリメンタリー光配線システムの概略構成を示す図である。この場合、図１３に示すように、差動バッファ４００の替わりに、シングルエンド信号を差動信号に変換する差動変換バッファ１２を設ければよい。もしくは、シングルエンド信号を分岐し、分岐されたうち一方のシングルエンド信号（信号Ａ１とする）と、他方のシングルエンド信号を例えばインバータ回路で反転させた信号（信号Ａ２とする）と、を用いてもよい。なお、このとき、信号Ａ２は、インバータ回路が有する回路遅延によって、信号Ａ１よりも遅延した信号となるため、遅延回路１３、もしくは１４を用いなくとも、第１、もしくは第２の電気パルスを生成できる可能性がある。しかしながら、このような場合は、インバータ回路に遅延回路１３、もしくは１４が内蔵されていると見なすことができるため、本発明の主旨を逸脱するものでは無いことに留意すべきである。
【００９６】
さらに、上述した実施形態では、受光電流が抵抗素子によって電圧変換される、所謂ハイインピーダンス回路で受信回路１０が構成される例を示したが、アンプと負帰還の抵抗素子によって構成されるトランスインピーダンス回路を採用してもよい。この場合、ハイインピーダンス方式よりも広帯域動作が可能で、雑音が少ないという特性がある。
【００９７】
図１４は、上述した各実施形態に係るコンプリメンタリー光配線システムを実装したコンプリメンタリー光配線モジュール５００の一例を示す斜視図である。図１４のモジュール５００は、フレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuit）５０１上に実装された送信回路２を内蔵する送信側ドライバＩＣ２８と、第１および第２の発光素子３，４を内蔵する発光素子アレイ２９と、第１および第２の受光素子７，８を内蔵する受光素子アレイ３０と、受信回路１０を内蔵する受信側レシーバＩＣ３１とを備えている。
【００９８】
発光素子アレイ２９と受光素子アレイ３０の間の第１および第２の光伝送路５，６は、それぞれ、第１および第２の光導波路３２，３３で形成されている。これら第１および第２の光導波路３２，３３の全長は、例えば１０〜２０ｃｍである。ＦＰＣ５０１の両端には、送信側ドライバＩＣ２８に接続された複数の接触端子３４と、受信側レシーバＩＣ３１に接続された複数の接触端子３５とが設けられており、これら接触端子３４，３５は、不図示のコネクタに装着されるか、あるいは他の回路基板上にワイヤボンディングや半田付けで接続される。
【００９９】
ＦＰＣ５０１は形状を任意に変更可能であるが、ＦＰＣ５０１を大きく曲げたり捻ったりしても、第１および第２の光導波路３２，３３を伝播する第１および第２の光信号が遮断されたり、光強度が弱くなったり、ノイズを含んだりしないように作成することが可能である。したがって、図１４のような実装システムを採用すれば、小型かつ薄型のシステムを構築でき、製造コストも下げられるため、例えば携帯電話等の小型電子機器における可動部の高速信号配線に幅広く適用可能である。
【０１００】
本発明は前述した各実施形態に限定されるものではない。上述した各実施形態で説明した各ブロックや各回路、ブロック内や回路内の回路素子、その他の構成部品はあくまで一例であり、同様の機能を果たす代替品に適宜置換可能である。例えば、上記ではＭＯＳトランジスタを使用する例を説明したが、ＭＯＳ以外の電界効果トランジスタやバイポーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタを使用してもよい。また、第１および第２の発光素子３，４は、発光ダイオードや半導体レーザ等、種々の発光素子が使用可能である。また、第１および第２の受光素子７，８は、ＰＩＮフォトダイオード、ＭＳＭフォトダイオード、アバランシェ・フォトダイオード、フォトコンダクター等の種々の受光素子が使用可能である。また、第１および第２の光伝送路５，６は光ファイバでもよいし、光導波路でもよい。また、発光素子は論理回路によって直接駆動されてもよいし、ＭＯＳトランジスタやバイポーラトランジスタ等が有する増幅効果を享受する形で駆動されてもよい。
【０１０１】
その他、本発明の主旨と技術的範囲を逸脱しない限り、種々の加工および変形を施すことが可能である。また、上述した各種実施形態は、必要に応じて適宜組み合わせてもよい。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図。
【図２】図１のコンプリメンタリー光配線システム内部の各部のノードＡ〜Ｉ、Ｓ、Ｒ、Ｑ、／Ｑのタイミング図。
【図３】第１および第２の遅延回路の内部構成の一例を示す回路図。
【図４】第１および第２の発光素子３，４として用いることが可能な半導体レーザのバイアス電流と電圧との関係を示すグラフと、バイアス電流と光出力の関係を示すグラフ。
【図５】ＳＲフリップフロップの内部構成の一例を示す回路図。
【図６】エンハンスメント型およびディプリーション型のＮＭＯＳトランジスタのゲート電圧−ドレイン電流特性を示す図。
【図７】図１の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図。
【図８】図７のシステム内部の各部のノードのタイミング図。
【図９】図１の別の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図。
【図１０】図９のシステム内部の各部のノードのタイミング図。
【図１１】図１の別の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図。
【図１２】図１１のシステム内部の各部のノードのタイミング図。
【図１３】図１において、デジタル電気入力信号をシングルエンド信号としたコンプリメンタリー光配線システムの概略構成を示す図。
【図１４】上述した各実施形態に係るコンプリメンタリー光配線システムを実装したコンプリメンタリー光配線モジュール５００の一例を示す斜視図。
【符号の説明】
【０１０３】
２  送信回路。３  第１の発光素子。４  第２の発光素子。５  第１の光伝送路。６  第２の光伝送路。７  第１の受光素子。８  第２の受光素子。１０  受信回路。Ｑ２０１  ＮＭＯＳトランジスタ（第１の可変インピーダンス回路）。Ｑ２０２  ＮＭＯＳトランジスタ（第２の可変インピーダンス回路）。Ｑ３０５  ＰＭＯＳトランジスタ（第１の可変インピーダンス回路）。Ｑ３０６  ＰＭＯＳトランジスタ（第２の可変インピーダンス回路）。４０１，４０１ａ，４０１ｂ  第１の送信部
４０２，４０２ａ，４０２ｂ  第２の送信部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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