(57)【要約】【課題】テストモードにおいて、外部リファレンス電圧のビット線への充電時間を短縮することにより、セル信号量分布測定を高速化する。【解決手段】半導体記憶装置１は、データ保持用のキャパシタを含むメモリセル１０、２０と、メモリセルを選択する複数のワード線ＷＬ０、ＷＬ１と、ワード線により選択されたメモリセルの信号を読み出すためのビット線ＢＬ０、ＢＬ１と、メモリセルの選択によりビット線に生じた電圧と比較するための外部リファレンス電圧Ｖｄｒを、選択メモリセルの接続するビット線と対をなすビット線に印加してプリチャージするプリチャージ回路１４、２４と、プリチャージ回路と並列にビット線に接続され、ビット線を充電するプリチャージアシスト回路１２、２２と、一対のビット線に接続され、選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプ６とを備えることを特徴とする。【選択図】図２
2010015650.tif 000002
【特許請求の範囲】
【請求項１】
データ保持用のキャパシタを含むメモリセルと、
前記メモリセルを選択する複数のワード線と、
前記ワード線により選択された前記メモリセルの信号を読み出すためのビット線と、
前記メモリセルの選択により前記ビット線に生じた電圧と比較するための外部リファレンス電圧を、前記選択された前記メモリセルの接続する前記ビット線と対をなすビット線に印加してプリチャージするプリチャージ回路と、
前記プリチャージ回路と並列に前記ビット線に接続され、電源電圧を使って前記ビット線を所定の電位まで充電するプリチャージアシスト回路と、
前記一対のビット線に接続され、前記ワード線により選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記プリチャージアシスト回路は、第１閾値電圧を有する第１トランジスタと、前記第１閾値電圧より低い第２閾値電圧を有する第２トランジスタとが直列に接続されて構成され、前記電源電圧は前記第１トランジスタの一端子に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線は、前記プリチャージ回路によりプリチャージされる前に、前記プリチャージアシスト回路により、前記外部リファレンス電圧より低い電圧まで充電されることを特徴とする請求項１または２のいずれか１項に記載の半導体記憶装置。
【請求項４】
データ保持用のキャパシタを含むメモリセルと、
前記メモリセルを選択する複数のワード線と、
前記ワード線により選択された前記メモリセルの信号を読み出すためのビット線と、
前記メモリセルの選択により前記ビット線に生じた電圧と比較するための外部リファレンス電圧を、前記選択された前記メモリセルの接続する前記ビット線と対をなすビット線に印加してプリチャージするプリチャージ回路と、
一つのトランジスタと一つのキャパシタとから成るダミーセルが、前記一対のビット線の間に直列に接続されたダミーセル回路と、
前記一対のビット線に接続され、前記ワード線により選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプと、
を備え、
前記ダミーセルに供給されるダミーセルリファレンス電圧により、前記プリチャージ回路より先に前記ビット線が所定の電位まで充電されることを特徴とする半導体記憶装置。
【請求項５】
データ保持用のキャパシタを含むメモリセルと、
前記メモリセルを選択する複数のワード線と、
前記ワード線により選択された前記メモリセルの信号を読み出すためのビット線と、
前記メモリセルの選択により前記ビット線に生じた電圧と比較するための外部リファレンス電圧を、前記選択された前記メモリセルの接続する前記ビット線と対をなすビット線に印加してプリチャージするプリチャージ回路と、
前記一対のビット線の間に直列に接続された２つのＭＯＳトランジスタから成るストレス緩和回路と、
前記一対のビット線に接続され、前記ワード線により選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプと、
を備え、
前記ストレス緩和回路に供給されるストレス緩和電圧により、前記プリチャージ回路より先に前記ビット線が所定の電位まで充電されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メモリセルのセル信号量の分布特性を測定するためのメモリテスト回路に関する。
【背景技術】
【０００２】
従来、メモリセルのセル信号量の分布を測定するテストモードにおいて、メモリセルの信号により生じたビット線の電圧と比較するためのリファレンス電圧を外部から相補ビット線に入力して、センスアンプを用いて読み出しを行い、リファレンス電圧を段階的に変化させることによりセル信号量の分布を測定する方法が用いられている（例えば、特許文献１）。
【０００３】
しかし、このテストモードでメモリセルのセル信号量分布を測定する方法は、スタンドバイ時において、リファレンス電圧が複数のビット線を同時に充電するために、すべてのビット線が所定の電位になるまで非常に長い充電時間を要し、テスト時間が長くなるという問題がある。
【０００４】
通常の読み出し動作でのスタンドバイ時間は数十ｎｓであるのに対して、テストモードではビット線をリファレンス電圧に設定するまでに数百ｎｓから数ｍｓの時間を要する。これは、通常の読み出し動作でのスタンドバイ時間の約１０倍から約１００倍に相当する。よって、リファレンス電圧を変化させて、すべてのメモリセルのセル信号量を測定するためには、１チップあたり数時間もの測定時間が必要となる。
【特許文献１】特許第３４２５９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、テストモードにおいて、リファレンス電圧のビット線への充電時間を短縮することにより、メモリセルアレイのセル信号量分布測定を高速化することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの態様において、半導体記憶装置は、データ保持用のキャパシタを含むメモリセルと、メモリセルを選択する複数のワード線と、ワード線により選択されたメモリセルの信号を読み出すためのビット線と、メモリセルの選択によりビット線に生じた電圧と比較するための外部リファレンス電圧を、選択されたメモリセルの接続するビット線と対をなすビット線に印加してプリチャージするプリチャージ回路と、プリチャージ回路と並列にビット線に接続され、電源電圧を使ってビット線を所定の電位まで充電するプリチャージアシスト回路と、一対のビット線に接続され、ワード線により選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプと、を備えることを特徴とする。
【０００７】
本発明の他の態様において、半導体記憶装置は、データ保持用のキャパシタを含むメモリセルと、メモリセルを選択する複数のワード線と、ワード線により選択されたメモリセルの信号を読み出すためのビット線と、メモリセルの選択によりビット線に生じた電圧と比較するための外部リファレンス電圧を、選択されたメモリセルの接続するビット線と対をなすビット線に印加してプリチャージするプリチャージ回路と、一つのトランジスタと一つのキャパシタとから成るダミーセルが、一対のビット線の間に直列に接続されたダミーセル回路と、一対のビット線に接続され、ワード線により選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプとを備え、ダミーセルに供給されるダミーセルリファレンス電圧により、プリチャージ回路より先にビット線が所定の電位まで充電されることを特徴とする。
【０００８】
本発明の他の態様において、半導体記憶装置は、データ保持用のキャパシタを含むメモリセルと、メモリセルを選択する複数のワード線と、ワード線により選択されたメモリセルの信号を読み出すためのビット線と、メモリセルの選択によりビット線に生じた電圧と比較するための外部リファレンス電圧を、選択されたメモリセルの接続するビット線と対をなすビット線に印加してプリチャージするプリチャージ回路と、一対のビット線の間に直列に接続された２つのＭＯＳトランジスタから成るストレス緩和回路と、一対のビット線に接続され、ワード線により選択されたメモリセルに接続されたビット線の電位を検知増幅するセンスアンプとを備え、ストレス緩和回路に供給されるストレス緩和電圧により、プリチャージ回路より先にビット線が所定の電位まで充電されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、テストモードにおいて、外部リファレンス電圧のビット線への充電時間を短縮することができ、メモリセルアレイのセル信号量分布の測定を高速化することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。
【００１１】
[第１の実施形態]
図１は、本発明の第１実施形態に係る半導体記憶装置のブロック図である。第１実施形態に係る半導体記憶装置１は、メモリセルアレイ２、ロウデコーダ３、ダミーロウデコーダ４、カラムデコーダ５、センスアンプ６、アドレス信号発生回路７、プリチャージ回路８、データラッチ回路９を備える。
【００１２】
メモリセルアレイ２は、例えば、一つのトランジスタと一つのキャパシタとから構成されるメモリセルが、ワード線ＷＬとビット線対ＢＬ０、ＢＬ１の交差部に設けられてマトリクス状のセルアレイを構成したものである。
【００１３】
メモリセルアレイ２には、ロウデコーダ３が接続されている。ロウデコーダ３は、チップイネーブル信号ＣＥ及びアドレス信号発生回路７からのアドレス信号に応答して、ワード線選択信号ＳＷＬを生成し、メモリセルを選択する。カラムデコーダ５は、アドレス信号に応答して選択ゲートトランジスタを駆動する信号を生成し、ビット線対ＢＬ０、ＢＬ１を選択して活性化する。
【００１４】
メモリセルアレイ２には、センスアンプ６が接続されている。センスアンプ６は、センスアンプ活性化信号ＶＳＡにより活性化され、カラムデコーダ５により選択されたビット線対ＢＬ０、ＢＬ１の電圧を検知増幅してメモリセルが保持するデータの読み出しを行い、“０”または“１”のデータを出力する。読み出されたデータはデータラッチ回路９で保持された後、Ｉ/Ｏインターフェースを通じて出力される。
【００１５】
また、メモリセルアレイ２には、ダミーロウデコーダ４が接続されている。該ダミーロウデコーダ４はチップイネーブル信号ＣＥ及び以下で説明するテストモード用のテスト開始信号ＴＥＳＴ、及びアドレス信号発生回路７からのアドレス信号に応答してダミーセルを選択する。
【００１６】
さらに、メモリセルアレイ２には、プリチャージ回路８が接続されている。プリチャージ回路８はチップイネーブル信号ＣＥ及びテストモード用のテスト開始信号ＴＥＳＴに応答して、テストモードにおいて、カラムデコーダ５により選択されたビット線対ＢＬ０、ＢＬ１の一方のビット線の電位を以下に説明する外部リファレンス電圧によりプリチャージする。
【００１７】
図２は、図１に示したメモリセルアレイ２の１つのビット線対ＢＬ０，ＢＬ１の部分を代表的に図示したものである。ビット線ＢＬ０及びＢＬ１には、それぞれメモリセル１０及びメモリセル２０が接続されている。メモリセル１０、２０は、例えば、一つのトランジスタＱと一つのキャパシタＣから成る１Ｔ／１Ｃ型セルから構成される。メモリセルの構成はこれに限定されない。
【００１８】
ワード線ＷＬ０、ＷＬ１は上記したロウデコーダ３に接続されており、ロウデコーダ３により選択された方のワード線にワード信号ＳＷＬ０、ＳＷＬ１が与えられる。
【００１９】
一対のビット線ＢＬ０、ＢＬ１は上記したカラムデコーダ５により活性化される。ビット線ＢＬ０には、以下で詳細に説明するテストモードにおいて、ビット線ＢＬ０の電位をプリチャージするためのプリチャージ回路１４が接続されている。プリチャージ回路１４は、例えば、ソース電極がビット線に接続されたＮＭＯＳトランジスタＱ１から構成される。テストモードにおいて、トランジスタＱ１のドレイン電極には、メモリセル２０の信号を読み出したときのビット線ＢＬ１の電圧と比較するための外部リファレンス電圧Ｖｄｒ０が印加される。トランジスタＱ１のゲート電極にはプリチャージ信号ＶＲＭが印加される。プリチャージ信号ＶＲＭはＶｄｒ０＋Ｖｔｈ（ＶｔｈはトランジスタＱ１の閾値電圧）に設定されており、トランジスタＱ１をスイッチングする。トランジスタＱ１がターンオンすると、ビット線ＢＬ０には外部リファレンス電圧Ｖｄｒ０が供給され、ビット線ＢＬ０がプリチャージされる。
【００２０】
ビット線対のもう一方のビット線ＢＬ１には、テストモードにおいてビット線ＢＬ１の電位をプリチャージするためのプリチャージ回路２４が接続されている。プリチャージ回路２４は、例えば、ソース電極がビット線に接続されたＮＭＯＳトランジスタＱ２から構成される。テストモードにおいて、トランジスタＱ２のドレイン電極にはメモリセル１０の信号を読み出したときのビット線ＢＬ０の電圧と比較するための外部リファレンス電圧Ｖｄｒ１が印加される。トランジスタＱ２のゲート電極にはプリチャージ信号ＶＲＭが印加される。プリチャージ信号ＶＲＭはＶｄｒ１＋Ｖｔｈ（ＶｔｈはトランジスタＱ２の閾値電圧）に設定されており、トランジスタＱ２をスイッチングする。トランジスタＱ２がターンオンすると、ビット線ＢＬ１には外部リファレンス電圧Ｖｄｒ１が供給され、ビット線ＢＬ１がプリチャージされる。ここで使用されるトランジスタＱ１、Ｑ２は、同じ特性であっても、異なる特性であってもよい。
【００２１】
また、ビット線ＢＬ０には、メモリセル２０を読み出すテストモードにおいて、ビット線ＢＬ０の上記プリチャージ回路１４によるプリチャージに要する時間を短縮するためのプリチャージアシスト回路１２が接続されている。プリチャージアシスト回路１２は、例えば、閾値電圧の異なる２つのＮＭＯＳトランジスタＱ５及びＱ６を直列に接続して構成される。トランジスタＱ６の閾値電圧は、トランジスタＱ５の閾値電圧より低くなるように設計されている。閾値電圧の高い方のトランジスタＱ５のドレイン電極には電源電圧ＶＤＤが印加され、閾値電圧の低い方のトランジスタＱ６のソース電極はビット線ＢＬ０に接続されている。
【００２２】
トランジスタＱ５の閾値電圧Ｖｔｈ１は例えば０．６Ｖであり、トランジスタＱ６の閾値電圧Ｖｔｈ２は例えば０．２Ｖである。トランジスタＱ５のゲートには、プリチャージアシスト信号ＶＲＭＥが印加され、トランジスタＱ６のゲートには、外部リファレンス電圧Ｖｄｒ０が印加される。ここで、プリチャージアシスト信号ＶＲＭＥは上記したプリチャージ信号ＶＲＭと同じであってもよい。
【００２３】
同様に、ビット線ＢＬ１には、メモリセル１０を読み出すテストモードにおいて、ビット線ＢＬ１の上記プリチャージ回路２４によるプリチャージに要する時間を短縮するためのプリチャージアシスト回路２２が接続されている。ビット線ＢＬ１に接続されたプリチャージアシスト回路２２は、例えば、閾値電圧の異なる２つのＮＭＯＳトランジスタＱ７及びＱ８を直列に接続して構成される。トランジスタＱ８の閾値電圧は、トランジスタＱ７の閾値電圧より低く設計されている。閾値電圧の高い方のトランジスタＱ７のドレイン電極には電源電圧ＶＤＤが印加され、閾値電圧の低い方のトランジスタＱ８のソース電極はビット線ＢＬ１に接続されている。
【００２４】
トランジスタＱ７の閾値電圧Ｖｔｈ１’は例えば０．６Ｖであり、トランジスタＱ８の閾値電圧Ｖｔｈ２’は例えば０．２Ｖである。トランジスタＱ７のゲートには、プリチャージアシスト信号ＶＲＭＥが印加され、トランジスタＱ８のゲートには、外部リファレンス電圧Ｖｄｒ１が印加される。ここで、プリチャージアシスト信号ＶＲＭＥは上記したプリチャージ信号ＶＲＭと同じ電圧であってもよい。
【００２５】
一対のビット線ＢＬ０、ＢＬ１の間には、２つのダミーセル１１、２１が直列に接続されている。ダミーセル１１は、例えば、一つのＮＭＯＳトランジスタＱ３と一つのキャパシタＣ１とから成る１Ｔ／１Ｃ型セルにより構成されている。同様に、ダミーセル２１は、例えば、一つのＮＭＯＳトランジスタＱ４と一つのキャパシタＣ２とから成る１Ｔ／１Ｃ型セルにより構成されている。トランジスタＱ３、Ｑ４のドレイン電極にはダミーセル電圧Ｖｄｃが印加されている。ダミーセル１１、２１のトランジスタＱ３、Ｑ４のゲート電極には、以下で詳細に説明するダミーワード信号発生回路から出力されるダミーワード信号ＤＷ０、ＤＷ１が与えられる。ダミーセル１１、２１は、通常の読み出し時に、接続するビット線の電位を“Ｌ”または“Ｈ”レベルの中間電圧であるリファレンス電圧をビット線電圧に印加する機能を有する。例えば、メモリセル２０を読み出す時は、ダミーセル１１が選択され、トランジスタＱ３にダミーセル駆動信号ＤＷ０が与えられてトランジスタＱ３がターンオンし、ビット線ＢＬ０の電位がリファレンス電圧になる。
【００２６】
一対のビット線ＢＬ０、ＢＬ１の間には、センスアンプ６が接続されている。センスアンプ６は、例えば、図示しない、２つのＮＭＯＳトランジスタから成るＮＭＯＳフリップフロップと、２つのＰＭＯＳトランジスタからなるＰＭＯＳフリップフロップとにより構成される。センスアンプ６は、以下で詳細に説明するセンスアンプ駆動信号発生回路からの活性化信号ＶＳＡに応答して活性化し、テストモードにおいてメモリセル２０を読み出した際のビット線電圧と外部リファレンス電圧とを比較増幅することにより、メモリセルアレイ２のセル信号量分布を求めることができる。
【００２７】
図３は、従来の半導体記憶装置のメモリセルアレイの一対のビット線を代表して示したものである。上記した本発明と同じ構成要素については同一の符号で示してある。
【００２８】
従来の半導体記憶装置は、プリチャージ回路１４、２４を有するが、上記したプリチャージアシスト回路１２、２２を具備しない。そのため、テストモードにおいて、ビット線ＢＬ０をプリチャージするのに長い時間を要していた。本発明の第１の実施形態では、プリチャージアシスト回路１２、２２を設けることにより、この問題を解決する。
【００２９】
次に、本発明の第１の実施形態に係る半導体記憶装置の回路構成について具体的に説明する。図４は、第１の実施形態に係る半導体記憶装置の回路構成の一例を示したものである。第１の実施形態に係る半導体記憶装置３０は、チップイネーブル信号ＣＥを生成するＣＥ制御回路３１、ワード信号を発生するロウデコーダ３、ダミーワード信号を発生するダミーロウデコーダ４、センスアンプ駆動信号発生回路３４、プリチャージ回路８に駆動信号を与えるプリチャージ回路駆動信号発生回路３５を備える。
【００３０】
ＣＥ制御回路３１は、入力されたチップイネーブル電圧信号ＶＣＥを、インバータ１０１を通じて反転してある時間だけ遅延したチップイネーブル信号ＣＥを出力する。
【００３１】
ロウデコーダ３は、ＮＡＮＤゲート１０３（０）、・・・１０３（ｎ−１）において、チップイネーブル信号ＣＥとアドレス信号発生回路７（図１）からのアドレス信号のＮＡＮＤ演算を行い、その出力をインバータ１０５（０）、・・・１０５（ｎ−１）でそれぞれ反転させたワード信号ＳＷＬ０、・・・ＳＷＬ（ｎ−１）を発生させる。それによって、ワード信号ＳＷＬｉ（ｉ＝０〜（ｎ−１））が“Ｈ”として供給されるワード線ＷＬに接続したメモリセル１０が選択され、ワード信号ＳＷＬｉが“Ｌ”となるワード線ＷＬに接続したメモリセルは非選択となる。
【００３２】
ダミーロウデコーダ４は、まずＮＡＮＤゲート１０９において、チップイネーブル信号ＣＥを遅延回路１０７により遅延させ、次いでインバータ１０８により反転させた信号と、チップイネーブル信号ＣＥとのＮＡＮＤ演算を行い、次にＮＯＲゲート１１０において、ＮＡＮＤゲート１０９からの出力と、テスト開始信号ＴＥＳＴとのＮＯＲ演算を行い、ダミーワード線信号ＤＷＬを発生させる。続いて、ＮＡＮＤゲート１１１、１１２において、ダミーワード線信号ＤＷＬとアドレス信号発生回路７からのアドレス信号とのＮＡＮＤ演算を行い、その出力をインバータ１１３、１１４において反転させてダミーワード信号ＤＷ０、ＤＷ１を発生させる。
【００３３】
センスアンプ駆動信号発生回路３４は、チップイネーブル信号ＣＥを遅延回路１１５により遅延させ、ＮＡＮＤゲート１１８において、遅延回路１１５により遅延させた信号と、遅延回路１１６によりさらに遅延させ次いでインバータ１１７により反転させた信号とのＮＡＮＤ演算を行い、その出力をインバータ１１９で反転させて、センスアンプ活性化信号ＶＳＡを発生させる。
【００３４】
プリチャージ回路駆動信号発生回路３５は、ＮＯＲゲート１２１において、インバータ１２０により反転したテスト開始信号ＴＥＳＴと、チップイネーブル信号ＣＥとをＮＯＲ演算し、プリチャージアシスト回路１２、２２（図２）を駆動するプリチャージアシスト信号ＶＲＭＥを発生させる。また、ＮＯＲゲート１２３において、チップイネーブル信号ＣＥと、チップイネーブル信号ＣＥを遅延回路１２２により遅延させた信号と、チップイネーブル信号ＣＥをインバータ１２０で反転させた信号とをＮＯＲ演算し、プリチャージ回路１４、２４を駆動するプリチャージ信号ＶＲＭを発生させる。遅延回路１２２を含むことにより、プリチャージアシスト信号ＶＲＭＥの方が、プリチャージ信号ＶＲＭよりも早く“Ｈ”となり、プリチャージアシスト回路１２、２２の方がプリチャージ回路１４、２４よりも早く動作して、ビット線の電位を引き上げる。その結果、ビット線ＢＬ０、ＢＬ１を外部リファレンス電圧Ｖｄｒ０、Ｖｄｒ１までプリチャージするのに要する時間が短縮される。
【００３５】
図５は、図３に示す従来の半導体記憶装置の回路構成を具体的に示したものである。図４に示す第１の実施形態と同じ構成要素については、同一符号で示す。従来の回路は、プリチャージ回路駆動信号発生回路３５’の構成のみが第１の実施形態と異なっている。従来のプリチャージ回路駆動信号発生回路３５’は、プリチャージ信号ＶＲＭを発生させるのみで、プリチャージアシスト信号ＶＲＭＥを発生させない。すなわち、従来のプリチャージ回路駆動信号発生回路３５’は、ＮＯＲゲート１３１において、チップイネーブル信号ＣＥと、テスト開始信号ＴＥＳＴをインバータ１３０で反転させた信号とでＮＯＲ演算を行いプリチャージ回路１４、２４を駆動するプリチャージ信号ＶＲＭのみを発生させる。
【００３６】
次に、テストモードについて図面を参照しながら詳細に説明する。テストモードにおいて、メモリセルのセル信号量の測定は、選択したセルから読み出されるセル電圧Ｖｃｅｌｌをセンスアンプ６により直接読み取ることにより行う。選択したメモリセルが接続されたビット線と対を成すもう一方のビット線に外部リファレンス電圧Ｖｄｒを印加して、その外部リファレンス電圧Ｖｄｒを変化させたときに、選択したメモリセル電圧Ｖｃｅｌｌと外部リファレンス電圧Ｖｄｒの大小関係が逆転する電圧を検出することにより、メモリセルアレイ２内のメモリセルのセル信号量の分布を調べることができる。
【００３７】
図６（ａ）は、非選択メモリセルが接続したビット線に印加される外部リファレンス電圧Ｖｄｒと、選択メモリセルから読み出されセンスアンプで検知比較された出力データとの関係を示したものである。
【００３８】
具体的には、外部リファレンス電圧Ｖｄｒが、選択メモリセルから読み出されるセル電圧Ｖｃｅｌｌに比べ小さいときは、センスアンプ６の出力データは“１”となる。外部リファレンス電圧Ｖｄｒが選択メモリセルから読み出されるセル電圧Ｖｃｅｌｌに比べ大きいときは、センスアンプ６の出力データは“０”となる。すなわち、センスアンプ６はＶｃｅｌｌ＞Ｖｄｒの場合は、出力データ“１”、Ｖｃｅｌｌ≦Ｖｒｄの場合は、出力データ“０”と判定する。外部リファレンス電圧Ｖｄｒを変化させることにより、センスアンプ６の出力が“１”から“０”、または“０”から“１”に変化する。その過渡時の外部リファレンス電圧Ｖｄｒを選択メモリセルのセル信号量とする。過渡時の外部リファレンス電圧Ｖｄｒの大きさはメモリセルごとに異なる（図６（ａ））。
【００３９】
セル信号量を、メモリセルアレイ２の全体に対して測定すると、ある分布を有する。図６（ｂ）は、セル信号量分布を略示したものである。セル信号量の測定をすべてのセルの記憶状態を“０”にした時と、すべてのセルの記憶状態を“１”にした時について実行すると、図７に示すような分布となる。
【００４０】
次に、本発明の第１実施形態に係る半導体記憶装置１の動作について図面を参照して詳細に説明する。図８は、第１の実施形態に係る半導体記憶装置のテストモードでの動作タイミングチャートを示したものである。
【００４１】
まず、時刻ｔ１で、ＣＥ制御回路３１に入力されるチップイネーブル信号ＶＣＥが“Ｈ”となり、チップがスタンドバイ状態となる。次いで、時刻ｔ２で、ロウデコーダ３が生成するワード信号により非選択のワード線ＷＬ０のワード信号ＳＷＬ０が“Ｌ”となる。同時に、プリチャージ回路駆動信号発生回路３５が生成するプリチャージアシスト信号ＶＲＭＥが“Ｈ”となる。それにより、ビット線ＢＬ０にはＶｄｒ０−Ｖｔｈｌの電圧が印加される。ここで、Ｖｔｈｌは、トランジスタＱ６の閾値電圧である。トランジスタＱ６はトランジスタＱ５に比べ閾値電圧が低い。よって、トランジスタＱ６は、高速でスイッチングし、ビット線ＢＬ０の電圧をＶｄｒ０−Ｖｔｈｌまで充電する。
【００４２】
続いて、時刻ｔ３で、プリチャージ回路駆動信号発生回路３５が生成するプリチャージ信号ＶＲＭが“Ｈ”となり、トランジスタＱ１がスイッチングし、ビット線ＢＬ０をＶｄｒ０−ＶｔｈｌからＶｄｒ０まで充電する。破線部ａで示すように、このときすでにビット線ＢＬ０には、Ｖｄｒ０−Ｖｔｈｌの電圧が充電されているので、プリチャージ回路１４からはＶｔｈｌの充電で足りる。その結果、充電に要する時間が従来に比べ短縮される。第１の実施形態は、このように、プリチャージ回路１４によりビット線ＢＬ０をプリチャージする前に、わずかに早いタイミングで、プリチャージアシスト回路１２によりビット線ＢＬ０の電圧をＶｄｒ０−Ｖｔｈｌまで充電することにより、ビット線ＢＬ０のプリチャージ時間を短縮する点に特徴を有する。
【００４３】
その後、ＣＥ制御回路３１が生成するチップイネーブル信号ＣＥが“Ｌ”となり、チップがアクティブ状態になる。次いで時刻ｔ４において、プリチャージ回路駆動信号発生回路３５が生成するプリチャージアシスト信号ＶＲＭＥ及びプリチャージ信号ＶＲＭがいずれも“Ｌ”となり、ビット線ＢＬ０に接続されたプリチャージアシスト回路１２及びプリチャージ回路１４がオフされる。次いで、ロウデコーダ３が生成する、選択されたワード線ＷＬ１のワード信号ＳＷＬ１が“Ｈ”となり、メモリセル２０の読み出し動作を開始する。このとき、プリチャージ回路１４、２４及びプリチャージアシスト回路１２、２２はオフ状態であるため、ビット線ＢＬ０、ＢＬ１はリファレンス電圧Ｖｄｒ０、Ｖｄｒ１から切り離される。次いで、時刻ｔ５において、センスアンプ駆動信号発生回路３４の生成するセンスアンプ活性化信号ＶＳＡが“Ｈ”となり、センスアンプ６が活性化され、選択されたメモリセル２０のセル電圧Ｖｃｅｌｌと、ビット線ＢＬ０に印加された外部リファレンス電圧Ｖｄｒ０とがセンスアンプ６で比較増幅される。センスアンプ６の出力は、Ｖｃｅｌｌ＞Ｖｄｒ０の場合は“１”、Ｖｃｅｌｌ≦Ｖｄｒ０の場合は“０”となる。テストモードでは、Ｖｄｒ０を変化させることにより、センスアンプ６の出力信号が“１”から“０”または“０”から“１”に変化するときの電圧Ｖｄｒ０をセル信号量として検出し、メモリセルアレイ２全体でセル信号量の分布を測定する。
【００４４】
次に、従来の半導体記憶装置の動作について説明する。図９は、従来の半導体記憶装置のテストモードでの動作タイミングチャートを示す。上述したように、従来の半導体記憶装置は、本発明の第１の実施形態に係るプリチャージアシスト回路１２、２２を具備しない。したがって、プリチャージアシスト信号ＶＲＭＥはタイミングチャートに描かれていない。
【００４５】
テストモードにおいて、最初に、時刻ｔ１’においてＣＥ制御回路３１に入力されるチップイネーブル信号ＶＣＥが“Ｈ”となりチップがスタンドバイ状態となる。チップイネーブル信号ＣＥのスタンバイ時間は通常の読み出し動作に比べ長く取られている。これは、通常の読み出し動作に比べ、テストモード動作においては、複数のビット線を同時にプリチャージするためにすべてのビット線が所定の電位になるまで時間を要するからである。次いで、ロウデコーダ３が生成するワード信号ＳＷＬにより非選択のワード線のワード信号ＳＷＬ０が“Ｌ”となる。同時に、プリチャージ回路駆動信号発生回路３５が生成するプリチャージ信号ＶＲＭが“Ｈ”となり、プリチャージ回路１４のトランジスタＱ１がターンオンして、プリチャージ回路１４に入力される外部リファレンス電圧Ｖｄｒ０により時刻ｔ２’までビット線ＢＬ０がプリチャージされる。
【００４６】
ここで、プリチャージ時間について着目すると、プリチャージに要する時間が従来に比べ本発明の第１実施形態の方が短いことがわかる。具体的には、図８に示す本発明の第１実施形態においてプリチャージに要する時間は（ｔ４−ｔ１）であるのに対し、従来技術では（ｔ２’−ｔ１’）となる。図８及び９より明らかなように、（ｔ４−ｔ１）＜（ｔ２’−ｔ１’）であり、本発明の第１の実施形態は従来に比べプリチャージに要する時間が短縮されていることがわかる。
【００４７】
以降の動作については、上記した第１の実施形態と同様なので説明を省略する。
【００４８】
上述した第１の実施形態によれば、電源電圧ＶＤＤを使ったプリチャージアシスト回路１２、２２により非選択のメモリセルが接続されたビット線ＢＬの電位をＶｄｒ−Ｖｔｈｌまで急速に充電してから、プリチャージ回路１４、２４により外部リファレンス電圧Ｖｄｒまで充電することができる。そのため、メモリセルアレイのセル信号量分布を測定するテストモードにおいて、ビット線の電位の立ち上がりに要する時間を大幅に短縮することができる。結果として、高速なセル信号量測定が可能となる。
【００４９】
[第２の実施形態]
次に、本発明の第２の実施形態に係る半導体記憶装置について説明する。半導体装置及び回路構成は、全体的には図１及び図２と同様である。第２の実施形態に係る半導体記憶装置は、第１の実施形態に示したプリチャージアシスト回路１２、２２を具備せず、ダミーセル回路１１、２１に印加するダミーセル電圧Ｖｄｃを使ってビット線の電位の立ち上がり時間を短縮している点において、上記第１の実施形態と異なる。以下、第１の実施形態と同じ構成要素については、同一符号で示す。以下、第２の実施形態に係る半導体記憶装置の回路構成について、図面を参照して詳細に説明する。
【００５０】
図１０は、第２の実施形態に係る回路構成の一例を示したものである。第２の実施形態に係る半導体記憶装置５０は、チップイネーブル信号ＣＥを生成するＣＥ制御回路３１、ワード信号ＳＷＬｉを発生するロウデコーダ３、ダミーワード信号を発生するダミーロウデコーダ５１、センスアンプ駆動信号を発生するセンスアンプ駆動信号発生回路３４、プリチャージ信号ＶＲＭを発生するプリチャージ回路駆動信号発生回路３５’を備える。ＣＥ制御回路３１、ロウデコーダ３、センスアンプ駆動信号発生回路３４、プリチャージ回路駆動信号発生回路３５’については、図４及び図５を参照して上述した機能と同様なので説明を省略する。
【００５１】
ダミーロウデコーダ５１は、ＮＡＮＤゲート１４２において、チップイネーブル信号ＣＥを遅延回路１４０により遅延させ、その後インバータ１４１により反転させた信号と、チップイネーブル信号ＣＥとのＮＡＮＤ演算を行い、その出力をインバータ１４３で反転させて信号ＤＷＮを得る。また、ＮＯＲゲート１４７において、チップイネーブル信号ＣＥを遅延回路１４５により遅延させ、その後インバータ１４６により反転させた信号と、チップイネーブル信号ＣＥとのＮＯＲ演算を行い信号ＤＷＴを得る。
【００５２】
次に、２つのＣＭＯＳトランジスタ１４４、１４９とインバータ１５０により構成される選択回路に信号ＤＷＮ、ＤＷＴが入力される。ＣＭＯＳトランジスタ１４４のＰＭＯＳゲートとＣＭＯＳトランジスタ１４９のＮＭＯＳゲートの接続ノードにはテスト開始信号ＴＥＳＴが入力される。一方、ＣＭＯＳトランジスタ１４４のＮＭＯＳゲートとＣＭＯＳトランジスタ１４９のＰＭＯＳゲートとの接続ノードにはテスト開始信号ＴＥＳＴがインバータ１５０により反転された信号が入力される。テスト開始信号ＴＥＳＴで制御されて、信号ＤＷＮまたは信号ＤＷＴのいずれかが上記選択回路を通じて出力され、ダミーワード線信号ＤＷＬを得る。
【００５３】
その後、ＮＡＮＤゲート１５１、１５２において、ダミーワード線信号ＤＷＬとアドレス信号発生回路７からのアドレス信号とのＮＡＮＤ演算を行い、その出力をインバータ１５３、１５４において反転させてダミーワード信号ＤＷ０、ＤＷ１を発生させる。
【００５４】
次に、第２の実施形態に係る半導体記憶装置の動作について詳細に説明する。図１１は、第２の実施形態に係る半導体記憶装置のテストモードでの動作タイミングチャートを示す。ここでは、ビット線ＢＬ１に接続したメモリセル２０を読み出し、ビット線ＢＬ０に外部リファレンス電圧Ｖｄｒ０を印加する場合を考える。また、説明の都合上、ダミーセル電圧Ｖｄｃ＝０．４Ｖ、外部リファレンス電圧Ｖｄｒ０＝０．７Ｖ、外部リファレンス電圧Ｖｄｒ１＝０Ｖとする。
【００５５】
まず、時刻ｔ１において、ＣＥ制御回路３１に入力されるチップイネーブル信号ＶＣＥが“Ｈ”となり、チップがスタンドバイ状態となる。次いで、時刻ｔ２において、ダミーセル回路１１、２１にダミーセル電圧Ｖｄｃが供給され、ダミーロウデコーダ５１により生成されるダミーワード信号ＤＷ０が“Ｈ”、ＤＷ１が“Ｌ”となり、トランジスタＱ３がターンオンし、Ｑ４がターンオフのままとなる。ビット線ＢＬ０の電位はキャパシタＣ１とビット線の容量比で決まる所定の電位たとえば０．３Ｖ程度になり、ＢＬ１の電位が０Ｖのままに設定される。同時にロウデコーダ３により生成されるワード信号ＳＷＬ０が“Ｌ”となり、メモリセル１０が非選択となる。次いで、時刻ｔ３でプリチャージ回路駆動信号発生回路３５’により生成されるプリチャージ信号ＶＲＭが“Ｈ”となり、トランジスタＱ１がターンオンして、ビット線ＢＬ０がＶｄｒ０により０．７Ｖまでプリチャージされる。一方、ビット線ＢＬ１は、トランジスタＱ２がターンオンして外部リファレンス電圧Ｖｄｒ１により０Ｖに放電される。ｔ２とｔ３との時間間隔は、ＭＯＳキャパシタの容量結合のため数ｎｓである。
【００５６】
従来は、ビット線ＢＬ０を０Ｖから０．７Ｖまでプリチャージしなければならず、時間を要していたが、第２の実施形態によれば、ビット線ＢＬ０はダミーセル電圧ＶｄｃによりキャパシタＣ１とビット線の容量比で決まる０．３Ｖまで充電されているため、プリチャージ回路１４による充電は０．３Ｖから０．７Ｖまでで足りるため高速化を実現できる。このように、放電は充電に比べ短時間で完了するため、従来の回路に比べてやはり高速化を実現できる。
【００５７】
続いて、時刻ｔ４において、ダミーロウデコーダ５１の生成するダミーワード信号ＤＷ０、ＤＷ１が“Ｌ”となり、続いて時刻ｔ５で、プリチャージ回路駆動信号発生回路３５’の生成するプリチャージ信号ＶＲＭが“Ｌ”となる。次いで、ロウデコーダ３の生成するワード信号ＷＬ１が“Ｈ”となり、メモリセル２０が選択されて読み出し動作が準備完了となる。このとき、プリチャージ信号ＶＲＭが“Ｌ”となっているため、トランジスタＱ１、Ｑ２がターンオフし、ビット線ＢＬ０、ＢＬ１はリファレンス電圧Ｖｄｒ０、Ｖｄｒ１から切り離されている。時刻ｔ６において、センスアンプ駆動信号発生回路３４により生成されたセンスアンプ活性化信号ＶＳＡが“Ｈ”となり、センスアンプ６が活性化される。選択されたメモリセル２０のセル電圧Ｖｃｅｌｌとビット線ＢＬ０に印加された外部リファレンス電圧Ｖｄｒ０（この場合、０．７Ｖ）とがセンスアンプ６で比較増幅される。その結果、センスアンプ６は、Ｖｃｅｌｌ＞Ｖｄｒ０の場合は“１”、Ｖｃｅｌｌ≦Ｖｄｒ０の場合は“０”を出力する。Ｖｄｒ０を変化させ、出力が“１”から“０”または“０”から“１”に遷移するときのＶｄｒ０をセル信号量として、メモリセルアレイ２のセル信号量分布を測定することができる。
【００５８】
第２の実施形態によれば、非選択メモリセルの接続したビット線をプリチャージ回路によって外部リファレンス電圧Ｖｄｒまで充電する前に、ダミーセル電圧Ｖｄｃを使って予め所定の電位まで充電することができる。そのため、メモリセルアレイのセル信号量分布を測定するテストモードにおいて、ビット線の電位の立ち上がり時間を短縮することができる。結果として、高速なセル信号量測定が可能となる。
【００５９】
[第３の実施形態]
図１２は、本発明の第３の実施形態に係る半導体記憶装置のメモリセルアレイ２の一対のビット線ＢＬ０、ＢＬ１の部分を代表的に示したものである。第３の実施形態に係る半導体記憶装置は、ストレス緩和回路を有し、該ストレス緩和回路に供給されるストレス緩和電圧ＶＰＬを使って、ビット線の電位の立ち上がり時間を短縮している点において、上記した第１の実施形態及び第２の実施形態と異なっている。尚、上記した実施形態の構成要素と同じ構成要素については以下において同一符号で示す。
【００６０】
まず、本発明の第３の実施形態に係る半導体記憶装置の回路構成について図１２を参照しながら詳細に説明する。上述した第２の実施形態に係る回路との違いは、スタンドバイ時にメモリセルへのストレスを緩和するためにビット線にストレス緩和電圧ＶＰＬを印加するためのストレス緩和回路９０を一対のビット線ＢＬ０、ＢＬ１の間に具備する点にある。ストレス緩和回路９０は、例えば、ドレイン同士が接続されるように２つのＮＭＯＳトランジスタＱ９、Ｑ１０を直列に接続して構成される。２つのＮＭＯＳトランジスタＱ９、Ｑ１０の各ソース電極はそれぞれビット線ＢＬ０、ＢＬ１に接続されている。
【００６１】
その他の回路構成については、上述した第１の実施形態及び第２の実施形態と同様なので説明を省略する。
【００６２】
次に、本発明の第３の実施形態に係る半導体記憶装置の回路構成の一例を図面を参照しながら説明する。図１３は、第３の実施形態に係る半導体記憶装置の具体的な回路構成を示す。第３の実施形態に係る半導体記憶装置６０は、チップイネーブル信号ＣＥを生成するＣＥ制御回路３１、ワード信号を生成するロウデコーダ３、ダミーワード信号を生成するダミーロウデコーダ４、センスアンプ駆動信号ＶＳＡを生成するセンスアンプ駆動信号発生回路３４、ストレス緩和回路９０を駆動するストレス緩和信号ＰＥを生成するためのストレス緩和回路駆動信号発生回路６１、プリチャージ回路１４、２４を駆動するプリチャージ信号ＶＲＭを生成するプリチャージ回路駆動信号発生回路３５’を備える。ＣＥ制御回路３１、ロウデコーダ３、ダミーロウデコーダ４、センスアンプ駆動信号発生回路３４、プリチャージ回路駆動信号発生回路３５’については、図４及び図５を参照して上述した機能と同様なので説明を省略する。
【００６３】
ストレス緩和回路駆動信号発生回路６１は、ＮＡＮＤゲート１６３において、センスアンプ活性化信号ＶＳＡをインバータ１６０で反転させて得た信号と、その信号を遅延回路１６１により遅延させ、その後インバータ１６２により反転させた信号とのＮＡＮＤ演算を行い、その出力をインバータ１６４で反転させた信号を生成する。この信号は２つのＮＯＲゲート１６５、１７３から構成されるフリップフロップ回路のセット入力に入力される。
【００６４】
また、ストレス緩和回路駆動信号発生回路６１は、２つのＣＭＯＳトランジスタ１６７、１６８及びインバータ１６６により構成される選択回路において、一方のＣＭＯＳトランジスタ１６７のドレインに入力したチップイネーブル信号ＣＥと、他方のＣＭＯＳトランジスタ１６８のドレインに入力したプリチャージ信号ＶＲＭとをテスト開始信号ＴＥＳＴにより制御して、チップイネーブル信号ＣＥまたはプリチャージ信号ＶＲＭのいずれかを出力する。
【００６５】
ストレス緩和回路駆動信号発生回路６１は、ＮＡＮＤゲート１７１において、セレクタ回路からの出力信号と、当該出力信号を遅延回路１６９により遅延させ、その後インバータ１７０により反転させた信号とのＮＡＮＤ演算を行い、その出力をインバータ１７２で反転させた信号を生成する。この信号は上記フリップフロップ回路のリセット入力に入力される。
【００６６】
ストレス緩和回路駆動信号発生回路６１は、フリップフロップ回路を通じて、チップイネーブル信号ＣＥより一定時間遅れたストレス緩和信号ＰＥを発生させる。
【００６７】
次に、第３の実施形態に係る半導体記憶装置の動作について、図面を参照しながら、詳細に説明する。図１４は、第３の実施形態に係る半導体装置のテストモードにおける動作タイミングチャートを示したものである。ここでは、ビット線ＢＬ１に接続したメモリセル２０を読み出し、ビット線ＢＬ０に外部リファレンス電圧Ｖｄｒ０を印加する場合を考える。また、説明の都合上、ストレス緩和電圧ＶＰＬ＝０．８Ｖ、ビット線ＢＬ０に印加する外部リファレンス電圧Ｖｄｒ０＝０．７Ｖ、ビット線ＢＬ１に印加する外部リファレンス電圧Ｖｄｒ１＝０Ｖとする。
【００６８】
まず、時刻ｔ１において、ＣＥ制御回路３１に入力されるチップイネーブル信号ＶＣＥが“Ｈ”となり、チップがスタンドバイ状態となる。スタンドバイ状態では、ストレス緩和回路駆動信号発生回路６１で生成されたストレス緩和回路駆動信号ＰＥの電位が“Ｈ”となっており、ストレス緩和回路９０のトランジスタＱ９及びＱ１０がターンオンして、ビット線ＢＬ０とビット線ＢＬ１の電位はそれぞれ０．８Ｖまで充電される。次いで、時刻ｔ２において、ロウデコーダ３により生成されるワード信号ＳＷＬ０が“Ｌ”となり、ビット線ＢＬ０に接続したメモリセル１０が非選択となる。次いで、時刻ｔ３において、プリチャージ回路駆動信号発生回路３５’で生成されるプリチャージ信号ＶＲＭが“Ｈ”となり、トランジスタＱ１、Ｑ２がターンオンしてビット線ＢＬ０が外部リファレンス電圧Ｖｄｒ０により０．７Ｖまで放電され、ビット線ＢＬ１が外部リファレンス電圧Ｖｄｒ１により０Ｖまで放電される。同時に、ストレス緩和回路駆動信号発生回路６１によりストレス緩和信号ＰＥの電位が“Ｌ”となり、トランジスタＱ９及びＱ１０がターンオフして、ビット線ＢＬ０、ＢＬ１からストレス緩和回路９０が切り離される。
【００６９】
従来は、ビット線ＢＬ０をプリチャージ回路１４により０Ｖから０．７Ｖまで充電しなければならず、時間を要していた。本発明の第３の実施形態によれば、ビット線ＢＬ０はすでにストレス緩和回路９０により０．８Ｖまで充電されているため、０．８Ｖから０．７Ｖまで放電すれば足りるためテストモード動作の高速化を実現可能である。一方、ビット線ＢＬ１は、ストレス緩和電圧ＶＰＬにより一旦０Ｖから０．８Ｖに充電され、その後、再び０Ｖに放電される動作となるが、放電は充電に比べ短時間で完了するため、従来回路に比べてやはりテストモード動作の高速化を実現可能である。
【００７０】
続いて、時刻ｔ４においてプリチャージ回路駆動信号発生回路３５’から生成されるプリチャージ信号ＶＲＭが“Ｌ”となり、ビット線ＢＬ０、ＢＬ１から外部リファレンス電力Ｖｄｒ０、Ｖｄｒ１が切り離される。次いで時刻ｔ５において、ロウデコーダ３から生成されるワード信号ＳＷＬ１が“Ｈ”となり、メモリセル２０が選択されて読み出し動作が準備完了となる。次いで時刻ｔ６において、センスアンプ駆動信号発生回路３４から生成されるセンスアンプ活性化信号ＶＳＡが“Ｈ”となり、センスアンプ６が活性化される。メモリセル２０のセル電圧Ｖｃｅｌｌとビット線ＢＬ０の外部リファレンス電圧Ｖｄｒ０（この場合、０．７Ｖ）とがセンスアンプ６で比較増幅される。その結果、センスアンプ６は、Ｖｃｅｌｌ＞Ｖｄｒ０の場合は“１”、Ｖｃｅｌｌ≦Ｖｄｒ０の場合は“０”を出力する。テストモードにおいて、Ｖｄｒ０を変化させ、出力が“１”から“０”または“０”から“１”に遷移するときのＶｄｒ０をセル信号量としてメモリセルアレイのセル信号量分布を測定することができる。
【００７１】
本発明の第３の実施形態によれば、ストレス緩和回路に供給するストレス緩和電圧ＶＰＬを使ってビット線の電位を一度引き上げた後、外部リファレンス電圧Ｖｄｒまで急速に放電することにより、メモリセルアレイのセル信号量分布を測定するテストモードにおいて、ビット線の電位の立ち上がり時間を短縮することができる。結果として、テストモード動作における高速なセル信号量分布測定が可能となる。
【００７２】
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、メモリセルの構成は、１Ｔ/１Ｃ型に限定されず、２Ｔ/２Ｃまたはそれ以外の構成を有することも可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の回路ブロック図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの一対のビット線の回路構成を示す。
【図３】従来の半導体記憶装置のメモリセルアレイの一対のビット線の回路構成を示す。
【図４】本発明の第１の実施形態に係る半導体記憶装置の回路構成の具体例を示す。
【図５】従来の半導体記憶装置の回路構成の具体例を示す。
【図６】図６（ａ）は、外部リファレンス電圧Ｖｄｒの変化とセンスアンプの出力信号との関係を示し、図６（ｂ）は、外部リファレンス電圧Ｖｄｒとセル信号量分布の関係を示すグラフである。
【図７】テストモードでの外部リファレンス電圧Ｖｄｒとセル信号量分布を示すグラフである。
【図８】本発明の第１の実施形態に係る半導体記憶装置のテストモード動作のタイミングチャートである。
【図９】従来の半導体記憶装置のテストモード動作のタイミングチャートである。
【図１０】本発明の第２の実施形態に係る半導体記憶装置の回路構成の具体例を示す。
【図１１】本発明の第２の実施形態に係る半導体記憶装置のテストモード動作タイミングチャートである。
【図１２】本発明の第３の実施形態に係る半導体記憶装置のメモリセルアレイの一対のビット線の回路構成を示す。
【図１３】本発明の第３の実施形態に係る半導体記憶装置の回路構成の具体例を示す。
【図１４】本発明の第３の実施形態に係る半導体記憶装置のテストモード動作タイミングチャートである。
【符号の説明】
【００７４】
１・・・半導体記憶装置、  ２・・・メモリセルアレイ、  ３・・・ロウデコーダ、  ４・・・ダミーロウデコーダ、  ５・・・カラムデコーダ、  ６・・・センスアンプ、  ７・・・アドレス信号発生回路、  ８・・・プリチャージ回路、  ９・・・データラッチ回路、  １０・・・メモリセル、    １１・・・ダミーセル、    １２・・・プリチャージアシスト回路、  １４・・・プリチャージ回路、  ２０・・・メモリセル、  ２１・・・ダミーセル、  ２２・・・プリチャージアシスト回路、  ２４・・・プリチャージ回路。
【図１】
2010015650.tif 000003
【図２】
2010015650.tif 000004
【図３】
2010015650.tif 000005
【図４】
2010015650.tif 000006
【図５】
2010015650.tif 000007
【図６】
2010015650.tif 000008
【図７】
2010015650.tif 000009
【図８】
2010015650.tif 000010
【図９】
2010015650.tif 000011
【図１０】
2010015650.tif 000012
【図１１】
2010015650.tif 000013
【図１２】
2010015650.tif 000014
【図１３】
2010015650.tif 000015
【図１４】
2010015650.tif 000016