(57)【要約】      （修正有）【課題】単電子のセンシングが可能な高感度イメージセンサ、及びそのイメージセンシング方法を提供する。【解決手段】第１導電型の基板内に形成される単電子トランジスタ２００（Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＳＥＦＥＴ）を含むピクセルを有し、単電子トランジスタ２００は、基板内に形成された第２導電型の第１ウェルと、第１ウェル内に所定の間隔で離隔されて形成される第１導電型のソース領域２２０及びドレイン領域２３０と、ソース領域２２０とドレイン領域２３０との間の第１ウェル内に形成される第２導電型のゲート領域２４０とを含む。【選択図】図１
2010251753.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板内に形成される単電子トランジスタ（Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＳＥＦＥＴ）を含むピクセルを有し、
前記単電子トランジスタは、前記基板内に形成された第２導電型の第１ウェルと、
前記第１ウェル内に所定の間隔で離隔されて形成される第１導電型のソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間の前記第１ウェル内に形成される第２導電型のゲート領域とを含むことを特徴とする高感度イメージセンサ。
【請求項２】
前記ソース領域とドレイン領域とを接続するように前記基板内に形成され、前記ゲート領域上部に形成される第１導電型のチャネル領域をさらに含むことを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項３】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項２に記載の高感度イメージセンサ。
【請求項４】
前記ゲート領域の上部に形成される第１導電型の不純物領域をさらに含むことを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項５】
前記ソース領域と前記ドレイン領域との間の前記ゲート領域を取り囲む第１ウェルはチャネル領域として定義されることを特徴とする請求項４に記載の高感度イメージセンサ。
【請求項６】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項４に記載の高感度イメージセンサ。
【請求項７】
前記ゲート領域は、受光領域であることを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項８】
前記第１ウェルは、上部第１ウェル及び下部第１ウェルを含み、前記上部第１ウェルの濃度は前記下部第１ウェルの濃度より大きいことを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項９】
前記第１ウェルの下部に形成される第１導電型の第２ウェルをさらに含むことを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項１０】
前記第２ウェルは、上部第２ウェル及び下部第２ウェルを含み、前記上部第２ウェルの濃度は、前記下部第２ウェルの濃度より小さいことを特徴とする請求項９に記載の高感度イメージセンサ。
【請求項１１】
前記ピクセルは、前記単電子トランジスタと接続されるソースフォロアー（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ）トランジスタをさらに含むことを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項１２】
前記ピクセルは、前記単電子トランジスタと直列接続されたソースフォロアー抵抗をさらに含むことを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項１３】
前記ゲート領域に入射する光は入力電圧を形成し、前記ソース領域で検出される電圧は出力電圧であることを特徴とする請求項１に記載の高感度イメージセンサ。
【請求項１４】
光を受光し、受光した光の量を出力する単電子トランジスタと、
前記単電子トランジスタとカップリングされるソースフォロアートランジスタと、
前記単電子トランジスタとカップリングされる選択トランジスタとを有し、
前記三つのトランジスタが一つのピクセルを構成することを特徴とする高感度イメージセンサ。
【請求項１５】
前記単電子トランジスタは、基板内に形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域内に所定の間隔で離隔されて形成される第１導電型のソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間の第１ウェル領域内に形成される第２導電型のゲート領域とを含むことを特徴とする請求項１４に記載の高感度イメージセンサ。
【請求項１６】
基板内に形成された第２導電型の第１ウェルと、該第１ウェル内に所定の間隔で離隔されて形成された第１導電型のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間の第１ウェル内に形成された第２導電型のゲート領域とを含む単電子トランジスタと、該単電子トランジスタとカップリングされたソースフォロアートランジスタとを有するイメージセンサにおいて、
前記イメージセンサに入射光を取り込む段階と、
前記単電子トランジスタ及び前記ソースフォロアートランジスタが飽和領域で動作するように前記イメージセンサを制御する段階と、
前記ソースフォロアートランジスタと接続される前記単電子トランジスタのソース領域から出力される電圧を測定する段階とを有することを特徴とする高感度イメージセンサのイメージセンシング方法。
【請求項１７】
前記イメージセンサに入射光を取り込む段階の時、前記ソース領域、前記ドレイン領域、及び前記基板に０Ｖの電圧を印加することを特徴とする請求項１６に記載の高感度イメージセンサのイメージセンシング方法。
【請求項１８】
前記単電子トランジスタをリセットするために、前記基板に１Ｖ以上の電圧を印加する段階をさらに有することを特徴とする請求項１６に記載の高感度イメージセンサのイメージセンシング方法。
【請求項１９】
前記単電子トランジスタをリセットするために、前記ソース領域及び前記ドレイン領域に−１Ｖ以上の電圧を印加する段階をさらに有することを特徴とする請求項１６に記載の高感度イメージセンサのイメージセンシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高感度イメージセンサ及びそのイメージセンシング方法に関し、より詳細には単電子のセンシングが可能な高感度イメージセンサ及びそのイメージセンシング方法に関するものである。
【背景技術】
【０００２】
イメージセンサ（ｉｍａｇｅ  ｓｅｎｓｏｒ）は、光学画像を電気信号に変換させる素子である。最近、コンピュータ産業と通信産業の発達につれデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ、ロボットなど多様な分野において、より高性能のイメージセンサの需要が増大しつつある。
【０００３】
一般的に使用されるＣＣＤイメージセンサ又はＣＭＯＳイメージセンサは単位画素を構成するピクセルが多数集合して構成される。ピクセルは一般的に２μｍ程度のサイズで製作される。ピクセルのサイズをさらに小さく形成することもできるが、ピクセルのサイズを１μｍ以下のサイズに下げる場合、イメージセンサの性能向上は期待し難い。ダイナミックレンジ（ｄｙｎａｍｉｃ  ｒａｎｇｅ）が非常に狭くなり、最大ウェル容量（ｆｕｌｌ  ｗｅｌｌ  ｃａｐａｃｉｔｙ）が小さくなり、信号対雑音比（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ、ＳＮＲ）が（１０〜２０）：１程度に落ちるからである。
また、電荷を電圧に変換する効率の変換利得は、受光領域のキャパシタンスと関連がある。受光領域のキャパシタンスが大きくなると、変換利得は小さくなる。素子が小さくなると、相対的なキャパシタンスが大きくなるため変換利得が顕著に小さくなるという問題点が生じる。
【０００４】
上記の問題点を考えた時、ピクセルのサイズを減らすためには既存のイメージセンサとは異なる構造とコンセプトで、信号を処理することが要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】大韓民国特許出願公開第２００８−００４９００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来のイメージセンサにおける問題点に鑑みてなされたものであって、本発明の目的は、単電子のセンシングが可能な高感度イメージセンサ、及びそのイメージセンシング方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による高感度イメージセンサは、第１導電型の基板内に形成される単電子トランジスタ（Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＳＥＦＥＴ）を含むピクセルを有し、前記単電子トランジスタは、前記基板内に形成された第２導電型の第１ウェルと、前記第１ウェル内に所定の間隔で離隔されて形成される第１導電型のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間の前記第１ウェル内に形成される第２導電型のゲート領域とを含むことを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による高感度イメージセンサは、光を受光し、受光した光の量を出力する単電子トランジスタと、前記単電子トランジスタとカップリングされるソースフォロアートランジスタと、前記単電子トランジスタとカップリングされる選択トランジスタとを有し、前記三つのトランジスタが一つのピクセルを構成することを特徴とする。
【０００９】
上記目的を達成するためになされた本発明による高感度イメージセンサのイメージセンシング方法は、基板内に形成された第２導電型の第１ウェルと、該第１ウェル内に所定の間隔で離隔されて形成された第１導電型のソース領域及びドレイン領域と、前記ソース領域とドレイン領域との間の第１ウェル内に形成された第２導電型のゲート領域とを含む単電子トランジスタと、該単電子トランジスタとカップリングされたソースフォロアートランジスタとを有するイメージセンサにおいて、前記イメージセンサに入射光を取り込む段階と、前記単電子トランジスタ及び前記ソースフォロアートランジスタが飽和領域で動作するように前記イメージセンサを制御する段階と、前記ソースフォロアートランジスタと接続される前記単電子トランジスタのソース領域から出力される電圧を測定する段階とを有することを特徴とする。
【発明の効果】
【００１０】
本発明に係る高感度イメージセンサ及びそのイメージセンシング方法によれば、単電子トランジスタにより、１μｍより小さいピクセルを提供することができ、また、光電変換素子とセンシング素子の機能をすべて単電子トランジスタが果たすことにより、ゲート領域のサイズが非常に小さくなりキャパシタンスが顕著に減って、高い変換利得が可能となり、従って、電子単位のセンシングが可能であるという効果を有する。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態による高感度イメージセンサのレイアウト図である。
【図２】図１に示すＡ−Ａ’線に沿って切断した断面図である。
【図３】図１に示すＢ−Ｂ’線に沿って切断した断面図である。
【図４】図２に示すＣ−Ｃ’線に沿って示すポテンシャルのグラフである。
【図５】本発明の第１の実施形態による高感度イメージセンサの単電子トランジスタでのポテンシャルを示すグラフである。
【図６】本発明の第１の実施形態による高感度イメージセンサの単電子トランジスタでのゲート領域に保存された電子の数により変化する電圧を示すグラフである。
【図７】本発明の第１の実施形態による高感度イメージセンサの等価回路図である。
【図８】本発明の第１の実施形態による高感度イメージセンサのセンシングを説明するための図である。
【図９】本発明の第１の実施形態による高感度イメージセンサのセンシングを説明するための図である。
【図１０】本発明の第２の実施形態による高感度イメージセンサの断面図である。
【図１１】本発明の第３の実施形態による高感度イメージセンサのレイアウト図である。
【図１２】図１１に示すＤ−Ｄ’線に沿って切断した断面図である。
【図１３】図１１に示すＥ−Ｅ’線に沿って切断した断面図である。
【図１４】図１２に示すＦ−Ｆ’線に沿って示すポテンシャル図である。
【図１５】本発明の第３の実施形態によるイメージセンサの簡略回路図である。
【発明を実施するための形態】
【００１２】
次に、本発明に係る高感度イメージセンサ及びそのイメージセンシング方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１３】
本発明の利点、特徴、およびそれらを達成する方法は添付した図面と共に詳細に後述されている実施形態を参照にすれば明確になるであろう。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範囲によってのみ定義される。したがって、いくつかの実施形態により公知の素子構造及び公知の技術は本発明が曖昧に解釈されることを避けるために具体的に説明しない。
【００１４】
一つの素子（ｅｌｅｍｅｎｔｓ）が他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」又は「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは、他の素子と直接接続またはカップリングされた場合または中間に他の素子を介在した場合をすべて含む。これに対し、一つの素子が他の素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と指称されるものは中間に他の素子を介在しないものを示す。
【００１５】
本明細書で使用する用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は文言に特に言及しない限り複数形も含む。明細書で、「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」を使用した場合は、言及された構成要素、段階、動作および／または素子は一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除するものではない。
【００１６】
空間的に相対的な用語である「下（ｂｅｌｏｗ）」、「下（ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示すように、一つの素子又は構成要素と異なる素子又は構成要素との相関関係を容易に記述するために使用されてもよい。空間的に相対的な用語は、図面に示す方向に加えて、使用時又は動作時素子における素子の互いに異なる方向を含む用語として理解しなければならない。
例えば、図面に示す素子を覆す場合、他の素子の「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」と記述された素子は他の素子の「上（ａｂｏｖｅ）」に置かれ得る。したがって、例示的な用語である「下」は、下と上の方向をすべて含み得る。素子が他の方向にも配向され得、これにより空間的に相対的な用語は配向により解釈することができる。
【００１７】
本発明の実施形態によるイメージセンサはＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）とＣＭＯＳイメージセンサを含む。
ここで、ＣＣＤはＣＭＯＳイメージセンサに比べて雑音（ｎｏｉｓｅ）が少なく画質が優秀であるが、高電圧が要求され、かつ工程単価が高い。
【００１８】
ＣＭＯＳイメージセンサは、駆動方式が簡単で多様なスキャニング（ｓｃａｎｎｉｎｇ）方式で具現することが可能である。また、信号処理回路を単一チップに集積することができ、製品の小型化が可能であり、ＣＭＯＳ工程技術を互換して使用できるため、製造単価を下げることができる。また電力消費も非常に低いため、バッテリーの容量に制限がある製品への適用が容易である。したがって、以下では本発明のイメージセンサとしてＣＭＯＳイメージセンサを例示して説明する。しかし、本発明の技術的思想はそのままＣＣＤにも適用されるはもちろんである。
【００１９】
次に、本発明の第１の実施形態によるイメージセンサを詳細に説明する。
図１は、本発明の第１の実施形態による高感度イメージセンサのレイアウト図であり、図２は、図１に示すＡ−Ａ’線に沿って切断した断面図であり、図３は、図１に示すＢ−Ｂ’線に沿って切断した断面図である。
【００２０】
図１〜図３を参照すると、本発明の第１の実施形態による高感度イメージセンサは、Ｐ型のサブ基板１００上に形成されたＮ型ウェル２１０、Ｎ型ウェル２１０上に形成されたソース領域２２０及びドレイン領域２３０、ソース領域２２０とドレイン領域２３０とを接続するチャネル領域２５０、チャネル領域２５０の下部に形成されたゲート領域２４０を含む。
【００２１】
サブ基板１００上に形成されたＮ型ウェル２１０はゲート領域２４０よりは低い濃度でドーピングされた不純物領域である。例えば、Ｎ型ウェル２１０の不純物濃度は、例えば、１×１０１４〜１×１０１７原子／ｃｍ３でありうる。また、Ｎ型ウェル２１０の深さ（ａ）は例えば、２００〜５００ｎｍでありうる。ただし、ドーピングされる濃度及び位置は製造工程及び設計によって変わり得るためこれに制限されない。
【００２２】
ゲート領域２４０が形成された下部に位置するＮ型ウェル２１０領域は、ゲート領域２４０と共に光電変換領域として機能することができる。すなわち、入射光により発生した電荷が蓄積され得る。
【００２３】
ソース領域２２０及びドレイン領域２３０は、Ｐ＋型の不純物領域でありうる。ソース領域２２０及びドレイン領域はＮ型ウェル２１０内で互いに離隔して形成され、チャネル領域２５０によって接続される。ソース領域２２０及びドレイン領域２３０の不純物の濃度は例えば、１×１０１８〜１×１０２２原子／ｃｍ３であり得、その幅（ｂ）は各々３０〜１００ｎｍであり得る。
【００２４】
ソース領域２２０及びドレイン領域２３０はチャネル領域２５０によって接続される。チャネル領域２５０は、Ｐ型不純物領域であり、不純物の濃度は例えば、２×１０１６〜１×１０１９原子／ｃｍ３でありうる。チャネル領域の長さ（ｃ）、すなわちソース領域２２０とドレイン領域２３０との間の間隔は例えば、２００〜４００ｎｍでありうる。また、チャネル領域の深さは例えば、１００ｎｍでありうる。
【００２５】
ゲート領域２４０は、チャネル領域２５０の下部に形成されたＮ型不純物領域である。ゲート領域２４０はソース領域２２０及びドレイン領域２３０と接続しないように、孤立して形成される。また、ゲート領域２４０はコンタクトなどで接続しないように形成されるため、Ｎ型ウェル２１０内にフローティングされて形成されているものと理解することができる。ゲート領域２４０は入射光により発生した電荷が蓄積される領域であり、光電変換領域として機能する。
【００２６】
ゲート領域２４０の不純物の濃度は、例えば、１×１０１６〜１×１０１９原子／ｃｍ３であり得、Ｎ型ウェル２１０の不純物の濃度より大きい濃度で形成する。ゲート領域２４０はチャネル領域２５０の下部に形成され、その幅（ｄ）は例えば、約８０〜２００ｎｍであり得るが。チャネル領域２５０の長さ（ｃ）よりは短く形成される。また、その深さ（ｅ）は例えば、５０〜２００ｎｍでありうる。
【００２７】
Ｎ型ウェル２１０、ソース領域２２０、ドレイン領域２３０、チャネル領域２５０、及びゲート領域２４０は、一つの接合トランジスタ（ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）を構成し、ゲート領域２４０に入射した光の量によって動作する。ここで、接合トランジスタを単電子トランジスタ（Ｓｉｎｇｌｅ  Ｅｌｅｃｔｒｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、ＳＥＦＥＴ）２００と定義する。単電子トランジスタ２００はイメージセンサのピクセルを構成し、光電変換素子とセンシング素子の機能を果たす。すなわち、単電子トランジスタ２００は光電変換素子及びセンシング素子として同時に機能する。
【００２８】
また、単電子トランジスタ２００は、一つの電子だけでもセンシングが可能である。すなわち、少ない光の量でもセンシングが可能であり、電荷を電圧に変換する効率である変換利得（ｃｏｎｖｅｒｓｉｏｎ  ｇａｉｎ）が１ｍｅＶ／ｅより大きい。
【００２９】
本発明の第１の実施形態による高感度イメージセンサの単電子トランジスタ２００は、ソース領域２２０、チャネル領域２５０、及びゲート領域２４０をすべて加えた長さが１μｍより小さい。したがって、１μｍより小さいピクセルを提供することができる。また、光電変換素子とセンシング素子の機能をすべて単電子トランジスタ２００が果たすことにより、ゲート領域２４０のサイズが非常に小さくなり、キャパシタンスが顕著に減るようになる。したがって、高い変換利得が可能である。
【００３０】
図４は、図２のＣ−Ｃ’線に沿って示すポテンシャルのグラフである。
図４を参照すると、チャネル領域２５０とサブ基板１００との間のゲート領域２４０及びＮ型ウェル２１０はポテンシャル井戸を構成する。したがって、単電子トランジスタ２００に入射した光によって電荷が発生し、ゲート領域２４０及びＮ型ウェル２１０が構成するポテンシャル井戸に電子が閉じ込められるようになる。したがって、図１〜図３に示すゲート領域２４０及びその下部のＮ型ウェル２１０は、光電変換素子として機能することができる。
【００３１】
図５は、本発明の第１の実施形態による高感度イメージセンサの単電子トランジスタでのポテンシャルを示すグラフである。
Ｘ軸は、基板底から上部領域への距離を示し、Ｙ軸は該当位置の電位を示す。
図５に示す（ａ）は、単電子トランジスタのゲート領域に電子が一つも保存されなかった時のポテンシャルのグラフであり、（ｂ）はゲート領域に５個の電子が保存された時のポテンシャルのグラフである。
【００３２】
図５を参照すると、（ａ）と（ｂ）の電圧差が約４４ｍｅＶであることが分かる。すなわち、５個の電子によって約４４ｍｅＶの電圧差があるため、変換利得（ｃｏｎｖｅｒｓｉｏｎ  ｇａｉｎ）は約９ｍｅＶ／ｅである。
【００３３】
図５は、本発明の第１の実施形態による高感度イメージセンサの単電子トランジスタでのゲート領域に保存された電子の数によって変化する電圧を示すグラフである。
【００３４】
図６を参照すると、一つの電子が保存された時に約９．５ｍｅＶの電圧を示す。二つの電子が保存された時に約１９ｍｅＶの電圧を示す。すなわち、電子一つ一つによって明確に電圧が変わるため、電子単位でセンシングが可能である。図６では電子が一つ保存された時に約９．５ｍｅＶの電圧を示すため、変換利得は９．５ｍｅＶ／ｅとなる。
【００３５】
本発明の第１の実施形態による高感度イメージセンサでは、変換利得が１ｍｅＶ／ｅより大きい。したがって、一つの電子によってもセンシングが可能であり、非常に高感度のイメージセンサを提供することができる。
【００３６】
図７は、本発明の第１の実施形態による高感度イメージセンサの等価回路図である。
図７を参照すると、高感度イメージセンサは単電子トランジスタ２００及び選択トランジスタ（Ｓ）がカップリングされて形成され、選択トランジスタ（Ｓ）はソースフォロアートランジスタ（Ｆ）と接続する。すなわち、高感度イメージセンサは単電子トランジスタ２００、選択トランジスタ（Ｓ）及びソースフォロアートランジスタ（Ｆ）が一つのピクセルを構成する。
【００３７】
単電子トランジスタ２００は光を受光し、光によって形成された電子をセンシンググする。単電子トランジスタのドレインとしてはドレイン電圧（Ｖｄ）が印加される。また、単電子トランジスタのゲートでは受光した光の量に従って電子を提供して入力電圧（Ｖｉｎ）が生成される。
【００３８】
選択トランジスタ（Ｓ）は、行選択ライン（ＳＥＬ）により提供されるバイアスによってターンオンされる。選択トランジスタ（Ｓ）がターンオンされれば、単電子トランジスタ２００とソースフォロアートランジスタ（Ｆ）が電気的に接続される。ソースフォロアートランジスタ（Ｆ）は選択トランジスタ（Ｓ）によって単電子トランジスタ２００とカップリングされる。
【００３９】
図８及び図９は、本発明の第１の実施形態による高感度イメージセンサのセンシングを説明するための図である。
【００４０】
先ず、リセット動作について説明する。
リセット動作とは光電変換によってゲート領域２４０に保存された電子すべてを消去することである。ゲート領域２４０に保存された電子をすべて消去することためには、サブ基板１００に１Ｖ以上の電圧を加えてもよい。そうすると、電子はサブ基板１００に抜け出るようになる。または、ソース領域２２０及びドレイン領域２３０に−１Ｖの電圧を印加することもできる。ソース領域２２０及びドレイン領域２３０に−１Ｖの電圧を加えれば、電子はチャネル領域２５０を経由してソース領域２２０及びドレイン領域２３０に抜け出る。
【００４１】
光電変換動作について説明する。
ゲート領域２４０で光電変換が起きる時にはドレイン領域２３０、ソース領域２２０及びサブ基板１００の電圧をすべて０Ｖとするか、又はゲート領域２４０がフローティングされて孤立するようにする。そうすると、ゲート領域２４０及びゲート領域２４０の下部のＮ型ウェル２１０で形成された電子はゲート領域２４０に集まってホールはサブ基板１００へ流れて行く。
【００４２】
センシング動作について説明する。
ソースフォロアートランジスタ（Ｆ）及び単電子トランジスタ２００を飽和領域で動作させれば、各トランジスタはゲートとソースとの間の電圧によってのみ制御される。したがって、単電子トランジスタ２００に印加された入力電圧（Ｖｉｎ）に比例する出力電圧（Ｖｏｕｔ）が単電子トランジスタ２００のソース領域と接続されたソースフォロアートランジスタ（Ｆ）のソースから出力される。すなわち、ソースフォロアートランジスタ（Ｆ）及び単電子トランジスタ２００との間に流れる電流が同じであるため、入力電圧と出力電圧との間の関係は下記の数式１のように整理することができる。
【００４３】
【数１】
2010251753.tif 000003
すなわち、出力電圧（Ｖｏｕｔ）は入力電圧（Ｖｉｎ）に比例する。
【００４４】
本発明の第１の実施形態による高感度イメージセンサによれば、単電子トランジスタは光電変換素子として機能するだけでなく、センシング素子としても機能する。
【００４５】
図１０は、本発明の第２の実施形態による高感度イメージセンサの断面図である。
図１０を参照すると、Ｎ型ウェルが上部Ｎ型ウェル２１２及び下部Ｎ型ウェル２１４で区分されて形成される。このとき、上部Ｎ型ウェル２１２の不純物の濃度は下部Ｎ型ウェル２１４の不純物の濃度より大きく形成される。
【００４６】
また、下部Ｎ型ウェル２１４の下部領域にはＰ型ウェル（２１６、２１８）が形成され得る。すなわち、Ｐ型サブ基板１００だけでもセンサとして動作することができるが、性能をより向上させるため下部Ｎ型ウェル２１４の下部領域にＰ型ウェル（２１６、２１８）を形成することができる。また、Ｐ型ウェル（２１６、２１８）は上部Ｐ型ウェル２１６及び下部Ｐ型ウェル２１８を含み得る。このとき、上部Ｐ型ウェル２１６の不純物の濃度は下部Ｐ型ウェル２１８の不純物濃度より小さく形成される。
【００４７】
図１１は、本発明の第３の実施形態による高感度イメージセンサのレイアウト図であり、図１２は、図１１に示すＤ−Ｄ’線に沿って切断した断面図であり、図１３は、図１１に示すＥ−Ｅ’線に沿って切断した断面図である。
【００４８】
図１１〜図１３を参照すると、本発明の第３の実施形態による高感度イメージセンサの単電子トランジスタ２０２はＮ型のサブ基板１０１上に形成されたＰ型ウェル３１０を含み、Ｐ型ウェル３１０内に互いに離隔され形成されたソース領域３２０及びドレイン領域３３０、ソース領域３２０とドレイン領域３３０との間のＰ型ウェル３１０内にフローティングされて形成されたゲート領域３４０を含む。
【００４９】
ソース領域３２０及びドレイン領域３３０はＰ型不純物領域であり得、ゲート領域３４０はＮ型不純物領域であり得る。一方、ゲート領域３４０の上部にはＰ型不純物領域３５０が形成されてもよい。
【００５０】
本発明の第３の実施形態による高感度イメージセンサを構成する単電子トランジスタ２０２ではゲート領域３４０の下部のＰウェル領域３１０がチャネル領域として機能する。すなわち、ゲート領域３４０を囲むＰウェル領域３１０がチャネル領域になって図１２に示す矢印のように、ソース領域３２０からドレイン領域３３０にチャネルが形成される。
【００５１】
一方、本発明の第３の実施形態による高感度イメージセンサも図１０に示す本発明の第２の実施形態による高感度イメージセンサのように、Ｐ型ウェル３１０の下部にＮ型ウェルをさらに含むこともでき、Ｐ型ウェル３１０が不純物濃度の異なる複数個のウェルで構成され得ることはもちろんである。
【００５２】
図１４は、図１２に示すＦ−Ｆ’線に沿って示すポテンシャル図である。
図１４を参照すると、ゲート領域２４０にポテンシャル井戸が形成されて電子を保存できることの確認することができる。
【００５３】
図１５は、本発明の第３の実施形態によるイメージセンサの簡略回路図である。
図１５を参照すると、本発明の第３の実施形態によるイメージセンサは、ソースフォロアートランジスタが形成されず、代りにソースフォロアー抵抗（Ｒ）が形成され得る。ソースフォロアー抵抗（Ｒ）が形成された場合、下記の数式２のように整理することができる。
【００５４】
【数２】
2010251753.tif 000004
【００５５】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００５６】
１００    （Ｐ型）サブ基板
１０１    （Ｎ型）サブ基板
２００、２０２    単電子トランジスタ
２１０    Ｎ型ウェル
２１２、２１４    （上部及び下部）Ｎ型ウェル
２１６、２１８    （上部及び下部）Ｐ型ウェル
２２０、３２０    ソース領域
２３０、３３０    ドレイン領域
２４０、３４０    ゲート領域
２５０    チャネル領域
３１０    Ｐ型ウェル
３５０    Ｐ型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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