(57)【要約】【課題】抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置において、従来よりも高速のデータ読出を可能にする。【解決手段】センスアンプ１０は、記憶素子に定電圧を印加するためのトランジスタ２９，３０と、記憶素子を流れる電流を電圧に変換するための負荷６１，６２と、ノードＮ２７，Ｎ２８の電位差を検出する差動増幅回路４１とを含む。ここで、負荷６１，６２は、それぞれ負荷トランジスタ２７，２８とインダクタ素子６３，６４とを含む。負荷６１，６２は、それぞれ読出動作の開始直後にはインダクタ素子６３，６４に基づく高インピーダンスの負荷として動作し、読出動作の終了時には負荷トランジスタ２７，２８で定まる抵抗値の負荷として動作する。【選択図】図８
2010061728.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイを備え、前記メモリアレイは、
各々が抵抗値のレベルの変化によってデータを記憶する記憶素子を有する複数のメモリセルと、
各々が抵抗値の固定された参照用素子を有する複数の参照セルとを含み、
さらに、読出回路を備え、前記読出回路は、
第１の電源ノードと第１のノードとの間に設けられた第１の負荷と、
前記第１の電源ノードと第２のノードとの間に設けられた第２の負荷とを含み、
前記第１および第２の負荷は、それぞれ抵抗分と正のリアクタンス分とからなる誘導性インピーダンスを有し、前記第１および第２の負荷の抵抗分は互いに略等しく設定され、
前記読出回路は、さらに、
前記第１のノードの電圧と前記第２のノードの電圧との差を増幅する差動増幅回路と、
一方の主電極が前記第１のノードと接続され、他方の主電極が前記複数のメモリセルのうちの選択されたメモリセルを介して第２の電源ノードと接続され、制御電極に所定の第１の電圧が印加された第１のトランジスタと、
一方の主電極が前記第２のノードと接続され、他方の主電極が前記複数の参照セルのうちの選択された１または複数の参照セルを介して前記第２の電源ノードと接続され、制御電極に前記第１の電圧が印加された第２のトランジスタと含む、不揮発性半導体記憶装置。
【請求項２】
前記第１および第２のトランジスタは、ＭＯＳトランジスタで構成され、
前記第１の負荷の抵抗分は、前記第１のトランジスタを介して前記第１の電源ノードと前記第２の電源ノードとの間に定常電流が流れる場合に、前記選択されたメモリセルの抵抗値のレベルによらず前記第１のトランジスタがＭＯＳトランジスタの飽和領域で動作するような大きさに設定される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１および第２のトランジスタは、バイポーラトランジスタで構成され、
前記第１の負荷の抵抗分は、前記第１のトランジスタを介して前記第１の電源ノードと前記第２の電源ノードとの間に定常電流が流れる場合に、前記選択されたメモリセルの抵抗値のレベルによらず前記第１のトランジスタがバイポーラトランジスタの能動領域で動作するような大きさに設定される、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１および第２の負荷は、それぞれアクティブインダクタによって構成される、請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の負荷は、
前記第１の電源ノードと前記第１のノードとの間に設けられた第１のＭＯＳトランジスタと、
前記第１の電源ノードと前記第１のＭＯＳトランジスタのゲートとの間に設けられた第１の抵抗素子とを有し、
前記第２の負荷は、
前記第１の電源ノードと前記第２のノードとの間に設けられた第２のＭＯＳトランジスタと、
前記第１の電源ノードと前記第２のＭＯＳトランジスタのゲートとの間に設けられた第２の抵抗素子とを有する、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の負荷は、前記第１の電源ノードと前記第１のノードとの間に直列接続された第３のトランジスタおよび第１のインダクタ素子を有し、
前記第２の負荷は、前記第１の電源ノードと前記第２のノードとの間に直列接続された第４のトランジスタおよび第２のインダクタ素子を有する、請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第３および第４のトランジスタは、それぞれ線形領域で動作するように共通の第２の電圧でバイアスされたＭＯＳトランジスタによって構成される、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記第３および第４のトランジスタは、それぞれ飽和領域で動作するように共通の第２の電圧でバイアスされたバイポーラトランジスタによって構成される、請求項６に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に関し、特に、抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態において電源電圧を供給する必要がない。このため、低消費電力が必要な携帯機器において広く用いられている。
【０００３】
このような不揮発性半導体記憶装置の１つに、磁気抵抗効果を利用してデータを記憶するＭＲＡＭ（Magnetic  Random  Access  Memory）がある。また、ＭＲＡＭの１つに、トンネル磁気抵抗（ＴＭＲ：Tunneling  Magneto-Resistive）素子を用いたものがある（たとえば、非特許文献１参照）。
【非特許文献１】辻  高晴、外７名、「A  1.2V  1Mbit  Embedded  MRAM  Core  with  Folded  Bit-Line  Array  Architecture」、2004  Symposium  on  VLSI  Circuits  Digest  of  Technical  Papers、p.450-453
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、ＭＲＡＭの読出回路では、データに応じた抵抗値を有するメモリセルを流れる電流と抵抗値の固定された参照セルを流れる電流とを比較することによって、メモリセルの抵抗値のレベルを検出する。読出回路は、電流を電圧に変換するためのプリアンプ回路と、変換された電圧を増幅して出力するための差動増幅回路とを含む。ここで、プリアンプ回路は、負荷抵抗としてのＭＯＳ（Metal-Oxide  Semiconductor）トランジスタと、メモリセルおよび参照セルに一定電圧を印加するためのＭＯＳトランジスタとを含む（非特許文献１の図６参照）。
【０００５】
高速の読出動作のためには差動増幅回路に入力される電圧差をできるだけ大きくする必要があるので、プリアンプ回路の負荷トランジスタの抵抗値はできるだけ大きいほうが望ましい。しかしながら、負荷トランジスタの抵抗値を大きくすると、定電圧を印加するためのＭＯＳトランジスタのドレイン・ソース間電圧が低下するので、この定電圧印加用のＭＯＳトランジスタが飽和領域で動作しなくなる。このため、かえって高速の読出動作が阻害されることになる。
【０００６】
この発明は、上記のような問題を解決するためになされたものであり、その目的は、抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置において、従来よりも高速のデータ読出を可能にすることである。
【課題を解決するための手段】
【０００７】
この発明の一実施の形態は、要約すれば、メモリアレイと読出回路とを備える不揮発性記憶装置である。メモリアレイは、各々が抵抗値のレベルの変化によってデータを記憶する記憶素子を有する複数のメモリセルと、各々が抵抗値の固定された参照用素子を有する複数の参照セルとを含む。読出回路は、第１の負荷と、第２の負荷と、差動増幅回路と、第１のトランジスタと、第２のトランジスタとを含む。第１の負荷は、第１の電源ノードと第１のノードとの間に設けられる。第２の負荷は、第１の電源ノードと第２のノードとの間に設けられる。第１および第２の負荷は、それぞれ抵抗分と正のリアクタンス分とからなる誘導性インピーダンスを有し、第１および第２の負荷の抵抗分は互いに略等しく設定される。差動増幅回路は、第１のノードの電圧と第２のノードの電圧との差を増幅する。第１のトランジスタは、一方の主電極が第１のノードと接続され、他方の主電極が複数のメモリセルのうちの選択されたメモリセルを介して第２の電源ノードと接続され、制御電極に所定の第１の電圧が印加される。第２のトランジスタは、一方の主電極が第２のノードと接続され、他方の主電極が複数の参照セルのうちの選択された１または複数の参照セルを介して第２の電源ノードと接続され、制御電極に第１の電圧が印加される。
【発明の効果】
【０００８】
この実施の形態によれば、第１および第２の負荷は、それぞれ抵抗分と正のリアクタンス分とからなる誘導性インピーダンスを有するので、読出動作の開始直後にはリアクタンス分に基づく高インピーダンスの負荷として動作し、読出動作の終了時には抵抗分で定まる大きさの負荷として動作する。この結果、第１および第２のトランジスタの飽和領域での動作を阻害することなくデータ読出時間が短縮できるので、従来の読出回路よりも高速のデータの読出が可能になる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１０】
また、以下の各実施の形態では、ＭＲＡＭを例に挙げて説明するが、この発明はＭＲＡＭに限らず、相変化メモリ（ＰＲＡＭ：Phase  change  RAM）などの抵抗値のレベル変化によってデータを記憶する記憶素子を備えた不揮発性半導体記憶装置に広く適用できる。また、以下の各実施の形態では、オープンビット線方式のＭＲＡＭを例に挙げて説明するが、この発明はフォールデッドビット線方式のＭＲＡＭにも適用できる。
【００１１】
［実施の形態１］
（ＭＲＡＭの構成）
まず、この発明の前提となるＭＲＡＭの概略的な構成を説明する。
【００１２】
図１は、この発明の実施の形態１によるＭＲＡＭ１００の全体構成を示すブロック図である。
【００１３】
また、図２は、図１のメモリアレイ１，２の構成および書込／読出回路６のうちデータ読出に関連する要部を示すブロック図である。図１、図２を参照して、このＭＲＡＭ１００は、２つのメモリアレイ１，２、行デコーダ３、ドライバ４、列デコーダ５、書込／読出回路６、および制御回路７を含む。
【００１４】
メモリアレイ１は、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、複数行にそれぞれ対応して設けられた複数のワード線ＷＬＡと、複数行にそれぞれ対応して設けれた複数のディジット線ＤＬＡと、複数列（ここでは、３２列とする）にそれぞれ対応して設けられた複数のビット線ＢＬＡ０〜ＢＬＡ１５，ＢＬＡ３１〜ＢＬＡ１６とを含む。
【００１５】
図３は、図２のメモリセルＭＣの構成を示す回路図である。図３を参照して、各メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地ノードＶＳＳとの間に直列接続される。アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。なお、接地ノードＶＳＳはこの発明の第２の電源ノードに対応し、電源ノードＶＤＤがこの発明の第１の電源ノードに対応する。
【００１６】
図４は、図３のメモリセルＭＣのデータ書込方法を説明するための図である。図４を参照して、トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、固定磁化膜ＦＬの磁化方向と同一方向および逆方向の２方向をとり得る。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合は、両者の磁化方向が逆である場合に比べて、トンネル磁気抵抗素子ＴＭＲの電気抵抗値が低い値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ１，０にそれぞれ対応付けられる。
【００１７】
データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルに設定されてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。
【００１８】
図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。
【００１９】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
図６は、図３のメモリセルＭＣのデータ読出方法を説明するための図である。図６を参照して、データ読出時は、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地ノードＶＳＳに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読み出すことができる。
【００２１】
再び図１、図２を参照して、メモリアレイ２は、メモリアレイ１と同じ構成であり、複数行複数列に配置された複数のメモリセルＭＣと、複数行にそれぞれ対応して設けられた複数のワード線ＷＬＢと、複数行にそれぞれ対応して設けれた複数のディジット線ＤＬＢと、複数列（ここでは、３２列とする）にそれぞれ対応して設けられた複数のビット線ＢＬＢ０〜ＢＬＢ１５，ＢＬＢ３１〜ＢＬＢ１６とを含む。
【００２２】
メモリアレイ１，２の同じ列の２本のビット線ＢＬＡｎとＢＬＢｎ（ただし、ｎは０から３１までの整数である）は対を成している。さらに、メモリアレイ１，２の複数のビット線対は予め２対ずつグループ化されている。図２では、メモリアレイ１，２の図中左右の両端から内側に向かって２対ずつグループ化されている。具体的には、ビット線ＢＬＡ０，ＢＬＢ０，ＢＬＡ１６，ＢＬＢ１６の４本で１つのビット線対グループが構成される。さらにその内側のビット線ＢＬＡ１，ＢＬＢ１，ＢＬＡ１７，ＢＬＢ１７；…；ＢＬＡ１５，ＢＬＢ１５，ＢＬＡ３１，ＢＬＢ３１が４本ずつグループ化されている。
【００２３】
各メモリアレイ１，２の予め定められた行（図２では、書込／読出回路６に隣接する行であり、以下、参照行と称する）のメモリセルＭＣは、データ読出時の参照セルとして使用される。さらに、その参照行のワード線ＷＬおよびディジット線ＤＬはそれぞれ参照ワード線ＲＷＬ（ＲＷＬＡ，ＲＷＬＢ）および参照ディジット線ＲＤＬ（ＲＤＬＡ，ＲＤＬＢ）として使用される。各参照行の複数の参照セルは、ビット線対グループに対応して２個ずつグループ化され、一方が高レベルの抵抗値Ｒhighに設定され、他方が低レベルの抵抗値Ｒlowに設定されている。具体的に図２の場合、各ビット線ＢＬＡ０〜ＢＬＡ１５，ＢＬＢ０〜ＢＬＢ１５に対応する参照セルが抵抗値Ｒhighに設定され，各ビット線ＢＬＡ３１〜ＢＬＡ１６，ＢＬＢ３１〜ＢＬＢ１６に対応する参照セルが抵抗値Ｒlowに設定される。
【００２４】
図１の制御回路７は、外部コマンド信号ＣＭＤに従ってＭＲＡＭ全体を制御する。
行デコーダ３は、行アドレス信号ＲＡに従ってメモリアレイ１，２のうちのいずれか一方のメモリアレイと、そのメモリアレイの複数行のうちのいずれかの行のワード線ＷＬおよびディジット線ＤＬと、他方のメモリアレイの参照ワード線ＲＷＬとを選択する。
【００２５】
ドライバ４は、データ書込時は行デコーダ３によって選択されたディジット線ＤＬに書込電流を流し、データ読出時は行デコーダ３によって選択されたワード線ＷＬおよび参照ワード線ＲＷＬの各々を選択レベルの「Ｈ」レベルに立上げる。
【００２６】
列デコーダ５は、列アドレス信号ＣＡに従って、１６個のビット線対グループのうちのいずれかのビット線対グループを選択する。選択されたビット線対グループに対応する後述のコラム選択線が列デコーダ５によって選択されて「Ｈ」レベルになる。
【００２７】
書込／読出回路６は、図２に示すように、１６個のビット線対グループにそれぞれ対応するコラム選択線ＣＳＬ０〜ＣＳＬ１５（総称するときはコラム選択線ＣＳＬとも称する）を含む。なお、図２において、同じ参照符号を付した２本のコラム選択線ＣＳＬは同一の信号が与えられる。コラム選択線ＣＳＬは、対応するビット線対グループの各ビット線に設けられたＮチャネルＭＯＳトランジスタ（列選択ゲートと称する）のゲート電極に接続される。たとえば、コラム選択線ＣＳＬ０は、対応のビット線ＢＬＡ０，ＢＬＡ１６，ＢＬＢ０，ＢＬＢ１６にそれぞれ設けられたＭＯＳトランジスタＴＡ０，ＴＡ１６，ＴＢ０，ＴＢ１６のゲート電極に接続され、選択時にこれらのＭＯＳトランジスタＴＡ０，ＴＡ１６，ＴＢ０，ＴＢ１６を導通させる。
【００２８】
データ書込時には、書込／読出回路６は、列デコーダ５によって選択されたビット線対グループのうち、行デコーダ３によって選択されたメモリアレイに属する２本のビット線ＢＬに、それぞれ書込データ信号Ｄ０，Ｄ１に応じた方向の書込電流を流す。これによって、選択された２本のビット線と選択されたディジット線ＤＬとが交差する位置に設けられた２個のメモリセルＭＣの各々にデータが書き込まれる。
【００２９】
また、書込／読出回路６は、ローカル入出力線ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１と、スイッチ回路５０，５１と、データ読出用のセンスアンプ１０，１１とを含む。スイッチ回路５０およびセンスアンプ１０は、ローカル入出力線ＬＩＯＡ０，ＬＩＯＢ０に接続される。スイッチ回路５１およびセンスアンプ１１は、ローカル入出力線ＬＩＯＡ１，ＬＩＯＢ１に接続される。また、ローカル入出力線ＬＩＯＡ０は、ビット線ＢＬＡ０〜ＢＬＡ１５と列選択ゲートを介して接続される。同様に、ローカル入出力線ＬＩＯＡ１は、ビット線ＢＬＡ３１〜ＢＬＡ１６と列選択ゲートを介して接続され、ローカル入出力線ＬＩＯＢ０は、ビット線ＢＬＢ０〜ＢＬＢ１５と列選択ゲートを介して接続され、ローカル入出力線ＬＩＯＢ１は、ビット線ＢＬＢ３１〜ＢＬＢ１６と列選択ゲートを介して接続される。ローカル入出力線ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１を総称するとき、または不特定のものを示すときローカル入出力線ＬＩＯと記載する。なお、センスアンプ１０，１１は、この発明の読出回路に対応する。
【００３０】
（データ読出方法）
以下、書込／読出回路６のデータ読出時の動作について説明する。
【００３１】
図７は、図２のうちデータ読出に関連する部分を示す回路図である。図７では、コラム選択線ＣＳＬ０が「Ｈ」レベルに活性化されることによって、ビット線ＢＬＡ０，ＢＬＡ１６，ＢＬＢ０，ＢＬＢ１６が選択され、ローカル入出力線ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１にそれぞれ接続された場合が示されている。
【００３２】
また、図７では、メモリアレイ１のワード線ＷＬＡおよび参照ワード線ＲＷＬＡと、メモリアレイ２のワード線ＷＬＢおよび参照ワード線ＲＷＬＢとが１本ずつ代表的に示されている。
【００３３】
具体的に、ワード線ＷＬＡとビット線ＢＬＡ０，ＢＬＡ１６の交差部のメモリセルをそれぞれＭＣ１，ＭＣ２とし、ワード線ＷＬＢとビット線ＢＬＢ０，ＢＬＢ１６の交差部のメモリセルをそれぞれＭＣ３，ＭＣ４とする。メモリセルＭＣ１〜ＭＣ４の各々のトンネル磁気抵抗素子ＴＭＲの抵抗値は、書込データ信号に応じて予め高レベルの抵抗値Ｒhighまたは低レベルの抵抗値Ｒlowに設定されている。
【００３４】
また、参照ワード線ＲＷＬＡとビット線ＢＬＡ０，ＢＬＡ１６の交差部の参照セルをそれぞれＭＣ５，ＭＣ６とし、参照ワード線ＲＷＬＢとビット線ＢＬＢ０，ＢＬＢ１６の交差部の参照セルをそれぞれＭＣ７，ＭＣ８とする。参照セルＭＣ５，ＭＣ６のトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ高レベルの抵抗値Ｒhighおよび低レベルの抵抗値Ｒlowに予め設定され、参照セルＭＣ７，ＭＣ８のトンネル磁気抵抗素子ＴＭＲの抵抗値はそれぞれ高レベルの抵抗値Ｒhighおよび低レベルの抵抗値Ｒlowに予め設定されているものとする。
【００３５】
図７において、センスアンプ１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加してノードＮ１，Ｎ２から流出する電流Ｉ１，Ｉ２を比較し、たとえば、Ｉ１＞Ｉ２の場合は読出データ信号Ｑ０を「Ｌ」レベルにし、Ｉ１＜Ｉ２の場合は読出データ信号Ｑ０を「Ｈ」レベルにする。ここで、この実施の形態では、接地ノードＶＳＳを基準電位としたときの電位差によって各ノードの電圧を表わすものとする。
【００３６】
同様に、センスアンプ１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加してノードＮ３，Ｎ４から流出する電流Ｉ３，Ｉ４を比較し、たとえば、Ｉ３＞Ｉ４の場合は読出データ信号Ｑ１を「Ｌ」レベルにし、Ｉ３＜Ｉ４の場合は読出データ信号Ｑ１を「Ｈ」レベルにする。
【００３７】
スイッチ回路５０は、センスアンプ１０のノードＮ１，Ｎ２とローカル入出力線ＬＩＯＡ０，ＬＩＯＢ０との接続を選択的に切替えるための回路である。行アドレス信号ＲＡ０が「Ｈ」レベル（行アドレス信号／ＲＡ０が「Ｌ」レベル）の場合、ノードＮ１はローカル入出力線ＬＩＯＡ０上のノードＮ５と接続され、ノードＮ２はローカル入出力線ＬＩＯＢ０上のノードＮ６と接続される。逆に、行アドレス信号ＲＡ０が「Ｌ」レベル（行アドレス信号／ＲＡ０が「Ｈ」レベル）の場合、ノードＮ１はローカル入出力線ＬＩＯＢ０上のノードＮ６と接続され、ノードＮ２はローカル入出力線ＬＩＯＡ０上のノードＮ５と接続される。ここで、行アドレス信号ＲＡ０，／ＲＡ０は、メモリアレイ１，２のうちのいずれか一方のメモリアレイを選択するための信号であり、行デコーダ３で生成される。
【００３８】
同様に、スイッチ回路５１は、センスアンプ１１のノードＮ３，Ｎ４とローカル入出力線ＬＩＯＡ１，ＬＩＯＢ１との接続を選択的に切替えるための回路である。行アドレス信号ＲＡ１が「Ｈ」レベル（行アドレス信号／ＲＡ１が「Ｌ」レベル）の場合、ノードＮ３はローカル入出力線ＬＩＯＡ１上のノードＮ７と接続され、ノードＮ４はローカル入出力線ＬＩＯＢ１上のノードＮ８と接続される。逆に、行アドレス信号ＲＡ１が「Ｌ」レベル（行アドレス信号／ＲＡ１が「Ｈ」レベル）の場合、ノードＮ３はローカル入出力線ＬＩＯＢ１上のノードＮ８と接続され、ノードＮ４はローカル入出力線ＬＩＯＡ１上のノードＮ７と接続される。
【００３９】
図７に示すように、スイッチ回路５０はＮチャネルＭＯＳトランジスタ１２〜１５を含み、スイッチ回路５１はＮチャネルＭＯＳトランジスタ１６〜１９を含む。ノードＮ１は、それぞれＭＯＳトランジスタ１２，１４を介してノードＮ５，Ｎ６に接続される。ノードＮ２は、それぞれＭＯＳトランジスタ１３，１５を介してノードＮ５，Ｎ６に接続される。ノードＮ３は、それぞれＭＯＳトランジスタ１６，１８を介してノードＮ７，Ｎ８に接続される。ノードＮ４は、それぞれＭＯＳトランジスタ１７，１９を介してノードＮ７，Ｎ８に接続される。ＭＯＳトランジスタ１２，１５，１６，１９のゲートは行アドレス信号ＲＡ０を受け、ＭＯＳトランジスタ１３，１４，１７，１８のゲートは行アドレス信号／ＲＡ０を受ける。
【００４０】
ここで、ＭＯＳトランジスタ１５のドレインとＭＯＳトランジスタ１９のドレインとは、接続線５２によってシャントされている。したがって、センスアンプ１０のノードＮ２から流出する電流Ｉ２とセンスアンプ１１のノードＮ４から流出する電流Ｉ４とは等しい。行アドレス信号ＲＡ０が「Ｈ」レベル（行アドレス信号／ＲＡ０が「Ｌ」レベル）の場合、電流Ｉ２（電流Ｉ４）はローカル入出力線ＬＩＯＢ０を流れる電流とローカル入出力線ＬＩＯＢ１を流れる電流との平均値に等しい。逆に、行アドレス信号ＲＡ０が「Ｌ」レベル（行アドレス信号／ＲＡ０が「Ｈ」レベル）の場合、電流Ｉ２（電流Ｉ４）はローカル入出力線ＬＩＯＡ０を流れる電流とローカル入出力線ＬＩＯＡ１を流れる電流との平均値に等しい。
【００４１】
以下、行アドレス信号ＲＡ０が「Ｈ」レベル（行アドレス信号／ＲＡ０が「Ｌレベル」）の場合の読出動作について具体的に説明する。この場合、ＮチャネルＭＯＳトランジスタ１２〜１９のうちのＮチャネルＭＯＳトランジスタ１２，１５，１６，１９が導通し、ノードＮ１〜Ｎ４がそれぞれノードＮ５〜Ｎ８に接続される。また、メモリアレイ１が選択され、そのメモリアレイ１の複数のワード線ＷＬＡのうちのいずれかのワード線ＷＬＡが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ２の参照ワード線ＲＷＬＢが選択レベルの「Ｈ」レベルにされる。
【００４２】
センスアンプ１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加し、ノードＮ１から選択されたメモリセルＭＣ１に流出する電流Ｉ１と、ノードＮ２から選択された参照セルＭＣ７，ＭＣ８に流出する電流Ｉ２とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ０を出力する。
【００４３】
すなわち、ノードＮ１から接地ノードＶＳＳに流出する電流Ｉ１は、メモリセルＭＣ１の書込データに応じてＶＣ／ＲhighまたはＶＣ／Ｒlowとなる。一方、ノードＮ２と接地ノードＶＳＳとの間には、一対の参照セルＭＣ７，ＭＣ８のトンネル磁気抵抗素子ＴＭＲが並列接続されている。一対の参照セルＭＣのトンネル磁気抵抗素子ＴＭＲの抵抗値は、それぞれ高レベルの抵抗値Ｒhighおよび低レベルの抵抗値Ｒlowに設定されているので、ノードＮ２から接地ノードＶＳＳに流出する電流Ｉ２は、ＶＣ（１／Ｒhigh＋１／Ｒlow）／２となる。したがって、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値が高レベルの抵抗値Ｒhighに設定されている場合はＩ１＜Ｉ２となる。逆に、メモリセルＭＣ１のトンネル磁気抵抗素子ＴＭＲの抵抗値が低レベルの抵抗値Ｒlowに設定されている場合はＩ１＞Ｉ２となる。よって、電流Ｉ１，Ｉ２の大小関係を検出することにより、メモリセルＭＣ１の記憶データを読み出すことができる。
【００４４】
同様に、センスアンプ１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加し、ノードＮ３から選択されたメモリセルＭＣ２に流出する電流Ｉ３と、ノードＮ４から選択された参照セルＭＣ７，ＭＣ８に流出する電流Ｉ４とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ１を出力する。
【００４５】
また、行アドレス信号ＲＡ０が「Ｌ」レベル（行アドレス信号／ＲＡ０が「Ｈ」レベルの場合の具体的な読出動作も上記の場合と同様である。簡単に説明すると、ＮチャネルＭＯＳトランジスタ１２〜１９のうちのＮチャネルＭＯＳトランジスタ１３，１４，１７，１８が導通し、ノードＮ１〜Ｎ４がそれぞれノードＮ６，Ｎ５，Ｎ８，Ｎ７に接続される。また、メモリアレイ２が選択され、そのメモリアレイ２の複数のワード線ＷＬＢのうちのいずれかのワード線ＷＬＢが選択レベルの「Ｈ」レベルにされるとともに、他方のメモリアレイ１の参照ワード線ＲＷＬＡが選択レベルの「Ｈ」レベルにされる。
【００４６】
センスアンプ１０は、ノードＮ１，Ｎ２に一定の電圧ＶＣを印加し、ノードＮ１から選択されたメモリセルＭＣ３に流出する電流Ｉ１と、ノードＮ２から選択された参照セルＭＣ５，ＭＣ６に流出する電流Ｉ２とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ０を出力する。
【００４７】
また、センスアンプ１１は、ノードＮ３，Ｎ４に一定の電圧ＶＣを印加し、ノードＮ３から選択されたメモリセルＭＣ４に流出する電流Ｉ３と、ノードＮ４から選択された参照セルＭＣ５，ＭＣ６に流出する電流Ｉ４とを比較し、比較結果に応じた論理レベルの読出データ信号Ｑ１を出力する。
【００４８】
（センスアンプの構成および動作）
次に、この発明の特徴であるセンスアンプ１０，１１の構成および動作について説明する。なお、センスアンプ１１の構成は、センスアンプ１０と同じ構成であるので、以下ではセンスアンプ１０を代表として説明する。
【００４９】
図８は、センスアンプ１０の構成を示す回路図である。図８を参照して、センスアンプ１０は、ＰチャネルＭＯＳトランジスタ２７，２８と、インダクタ素子６３，６４と、ＮチャネルＭＯＳトランジスタ２９，３０と、差動増幅回路４１とを含む。ＭＯＳトランジスタ２７〜３０およびインダクタ素子６３，６４は、差動増幅回路４１に対するプリアンプとして機能する。トランジスタ２７、インダクタ素子６３、およびトランジスタ２９は、電源ノードＶＤＤとノードＮ１との間に直列接続され、トランジスタ２８、インダクタ素子６４、およびトランジスタ３０は、電源ノードＶＤＤとノードＮ２との間に直列接続される。
【００５０】
トランジスタ２９，３０のゲートは一定の電圧ＶＳＡを受け、トランジスタ２９，３０はそれぞれノードＮ１，Ｎ２に一定の電圧ＶＣを印加する定電圧源を構成する。電圧ＶＣは、トンネル磁気抵抗素子ＴＭＲが電界による破壊を引起こさないように電源ノードＶＤＤの電圧よりも低い電圧に抑えられる。このとき、トランジスタ２９，３０はＭＯＳトランジスタの飽和領域（バイポーラトランジスタの能動領域に対応する）で動作する。
【００５１】
トランジスタ２７，２８のゲートは接地ノードＶＳＳに接続され、トランジスタ２７，２８はＭＯＳトランジスタの線形領域（非飽和領域とも称する、バイポーラトランジスタの飽和領域に対応する）で動作する。ＭＯＳトランジスタ２７は、インダクタ素子６３とともに負荷６１を構成し、電流Ｉ１を電圧に変換する。ＭＯＳトランジスタ２８は、インダクタ素子６４とともに負荷６２を構成し、電流Ｉ２を電圧に変換する。このように、実施の形態１のセンスアンプ１０は、負荷としてトランジスタ２７，２８の他にインダクタ素子６３，６４がさらに設けられている点に特徴がある。インダクタ素子６３およびトランジスタ２９の接続ノードＮ２７の電圧Ｖ２７と、インダクタ素子６４およびトランジスタ３０の接続ノードＮ２８の電圧Ｖ２８との差が、差動増幅回路４１によって増幅される。
【００５２】
差動増幅回路４１は、ＰチャネルＭＯＳトランジスタ３１〜３４、ＮチャネルＭＯＳトランジスタ３５〜３９、およびインバータ４０を含む。トランジスタ３１，３５，３７は電源ノードＶＤＤとノードＮ３９との間に直列接続され、トランジスタ３２，３６，３８は電源ノードＶＤＤとノードＮ３９との間に直列接続される。トランジスタ３９はノードＮ３９と接地ノードＶＳＳとの間に接続される。トランジスタ３１，３５のゲートはトランジスタ３２，３６の接続ノードＮ３４に接続され、トランジスタ３２，３６のゲートはトランジスタ３１，３５の接続ノードＮ３３に接続される。トランジスタ３７のゲートはトランジスタ２７，２９の接続ノードＮ２７の電圧Ｖ２７を受け、トランジスタ３８のゲートはトランジスタ２８，３０の接続ノードＮ２８の電圧Ｖ２８を受ける。トランジスタ３９のゲートは、活性化信号ＳＥを受ける。
【００５３】
トランジスタ３３，３４のソースはともに電源電圧ＶＤＤを受け、それらのドレインはそれぞれ接続ノードＮ３３，Ｎ３４に接続され、それらのゲートはプリチャージ信号／ＰＣを受ける。インバータ４０は、接続ノードＮ３３に現れる信号の反転信号を、センスアンプ１０の出力信号Ｑ０として出力する。
【００５４】
次に、図７、図８を参照して、上記構成のセンスアンプ１０の動作について説明する。
まず、プリチャージ信号／ＰＣが所定時間だけ活性化レベルの「Ｌ」レベルにされる。これにより、トランジスタ３３，３４が所定時間だけ導通し、ノードＮ３３，Ｎ３４がともに「Ｈ」レベル（電源電圧ＶＤＤ）に充電される。このとき、インバータ４０の出力信号Ｑ０は、「Ｌ」レベルになっている。また、ローカル入出力線ＬＩＯＡ０，ＬＩＯＢ０も「Ｈ」レベル（電源電圧ＶＤＤ）にプリチャージされる。
【００５５】
次いで、活性化信号ＳＥが活性化レベルの「Ｈ」レベルに立ち上げられると、トランジスタ３９が導通して差動増幅回路４１が活性化される。
【００５６】
その後、コラム選択線ＣＳＬ０が「Ｈレベル」に立ち上げられると、列選択ゲートＴＡ０，ＴＡ１６，ＴＢ０，ＴＢ１６が導通する。これにより、ノードＮ１から電流Ｉ１がビット線ＢＬＡ０に流出し、ノードＮ２から電流Ｉ２がビット線ＢＬＢ０に流出する。
【００５７】
このとき、ノードＮ１から流出する電流Ｉ１がノードＮ２から流出する電流Ｉ２よりも大きい場合（Ｉ１＞Ｉ２）、負荷６１，６２の電圧降下により、ノードＮ２７の電圧Ｖ２７がノードＮ２８の電圧Ｖ２８よりも低くなる。この結果、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも低くなる。そうすると、ノードＮ３４が「Ｌ」レベルに引き下げられ、データ信号Ｑ０は「Ｌ」レベルに維持される。この後、データ信号Ｑ０が外部から読み出される。
【００５８】
他方、ノードＮ１から流出する電流Ｉ１がノードＮ２から流出する電流Ｉ２よりも小さい場合（Ｉ１＜Ｉ２）、負荷６１，６２の電圧降下により、ノードＮ２７の電圧Ｖ２７がノードＮ２８の電圧Ｖ２８よりも高くなる。この結果、トランジスタ３７の電流駆動能力がトランジスタ３８の電流駆動能力よりも高くなる。そうすると、ノードＮ３３が「Ｌ」レベルに引き下げられ、データ信号Ｑ０は「Ｈ」レベルに立ち上げられる。この後、データ信号Ｑ０が外部から読み出される。
【００５９】
次に、実施の形態１の特徴であるインダクタ素子６３，６４の効果について説明する。
ＭＲＡＭにおいては、トンネル磁気抵抗素子ＴＭＲの抵抗値(ＲhighまたはＲlow)を、できるだけ高速に読み出したい。そのためには、特にセンスアンプ１０のプリアンプを高速に動作させる必要がある。従来のプリアンプは、トランジスタ２９，３０と負荷トランジスタ２７，２８とで構成され、図８のインダクタ素子６３，６４は設けられていない。既に説明したように、トランジスタ２９，３０はノードＮ１，Ｎ２に電圧ＶＳＡによって制御される一定電圧ＶＣを印加し、トンネル磁気抵抗素子ＴＭＲの抵抗値(ＲhighまたはＲlow)のレベル変化を電流として取り出す。その電流は負荷トランジスタ２７，２８により電圧に変換され動作され、差動増幅回路４１に入力される。
【００６０】
高速な読出動作のためには、読出動作の開始からできるだけ短い時間内に、できるだけ大きな差の電圧を差動増幅回路４１に入力する必要がある。そのためには、負荷トランジスタ２７，２８の抵抗値を大きくすることが考えられるが、そのようにすると、電源電圧ＶＤＤが低下したときにトランジスタ２９，３０のドレイン・ソース間電圧が低下し、トランジスタ２９，３０を飽和領域で動作させることが困難となり、かえって高速な読出動作を阻害することになる。そのため、負荷トランジスタ２７，２８の抵抗値は、電源電圧ＶＤＤが設定値よりも低い電圧値に変動し、かつ、低レベルの抵抗値Ｒlowの読出を行う場合でも、トランジスタ２９，３０が飽和領域で動作するように定められる。ここで、トンネル磁気抵抗素子ＴＭＲが低レベルの抵抗値Ｒlowを有する場合は、トンネル磁気抵抗素子ＴＭＲの読出電流が最も大きくなるので、接続ノードＮ２７，Ｎ２８の電圧が最も低下する場合である。
【００６１】
このように、従来のセンスアンプのプリアンプの構成では、負荷トランジスタ２７，２８の抵抗値には上限があるために、従来技術ではデータの読出速度をある程度以上に高速化することが困難であった。
【００６２】
図８のセンスアンプ１０では、プリアンプを構成する負荷６１，６２は、負荷トランジスタ２７，２８と直列にインダクタ素子６３，６４を含むことによって、抵抗分と正のリアクタンス分とを有する誘導性インピーダンスとして機能する。この場合、リアクタンス分は各インダクタ素子６３，６４のインダクタンスによって決まり、抵抗分は各インダクタ素子６３，６４の寄生抵抗と各負荷トランジスタ２７，２８との直列合成抵抗によって決まる。負荷６１，６２の抵抗分は互いに略等しく設定される。
【００６３】
読出動作の開始直後においては、負荷６１，６２の各々は、各インダクタ素子６３，６４のインダクタンスによって高インピーダンスの負荷として動作する。他方、読出動作の終了時には電圧が一定になるので、抵抗分のみによる負荷として動作する。したがって、抵抗分の大きさを最適化することによって、電源電圧ＶＤＤが設定値よりも低い電圧値に変動し、かつ、低レベルの抵抗値Ｒlowを読み出す場合でも、各トランジスタ２９，３０を飽和領域で動作させることが可能になる。このように、実施の形態１のセンスアンプ１０によれば、トランジスタ２９，３０の飽和領域での動作を阻害することなく、読出動作の開始直後から十分な電圧差の信号を差動増幅回路４１に入力することができる。したがって、トンネル磁気抵抗素子ＴＭＲのデータの読出を高速に行うことができる。
【００６４】
［実施の形態２］
図９は、この発明の実施の形態２に従うセンスアンプ１０Ａの構成を示す回路図である。図９のセンスアンプ１０Ａは、トランジスタ２７，２８およびインダクタ素子６３，６４によって構成される図８の負荷６１，６２に代えて、アクティブインダクタによって構成される負荷６１Ａ，６２Ａを含む点で図８のセンスアンプ１０と異なる。その他の点については、図９のセンスアンプ１０Ａは図８のセンスアンプ１０と共通であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００６５】
図９の負荷６１Ａを構成するアクティブインダクタは、ＮチャネルＭＯＳトランジスタ６５と、トランジスタ６５のゲートと電源ノードＶＤＤとの間に接続される抵抗素子６９とを含む。トランジスタ６５と前述のトランジスタ２９とは、電源ノードＶＤＤとノードＮ１との間に直列に接続される。負荷６１Ａは、さらに、トランジスタ６５のゲートと電源ノードＶＤＤとの間に接続されるプリチャージ用のＰチャネルＭＯＳトランジスタ６７を含む。トランジスタ６７のゲートにはプリチャージ信号／ＰＣが与えられる。トランジスタ６７を読出動作開始前に所定時間だけ導通させることによって、読出動作開始時のトランジスタ６５のゲート電圧がいつも同じ値となるようにする。
【００６６】
負荷６２Ａの構成は、負荷６１Ａと同一であり、ＮチャネルＭＯＳトランジスタ６６と、トランジスタ６５のゲートと電源ノードＶＤＤとの間に接続される抵抗素子７０と、トランジスタ６５のゲートと電源ノードＶＤＤとの間に接続されるＰチャネルＭＯＳトランジスタ６８とを含む。トランジスタ６６と前述のトランジスタ３０とは、電源ノードＶＤＤとノードＮ２との間に直列に接続される。
【００６７】
図１０は、図９の負荷６１Ａを構成するアクティブインダクタの動作を説明するための図である。図１０（Ａ）はアクティブインダクタの回路図であり、図１０（Ｂ）は図１０（Ａ）の小信号等価回路である。なお、負荷６２Ａの回路は、負荷６１Ａの回路と同一であるので、以下では負荷６１Ａの動作を代表として説明する。
【００６８】
図１０（Ａ）に示すように、トランジスタ６５のドレインＤとゲートＧとの間には電源ノードＶＤＤを介して抵抗素子６９が接続されている。また、高周波ではトランジスタ６５のゲートＧとソースＳとの間の容量Ｃｇｓを考慮する。
【００６９】
図１０（Ｂ）において、トランジスタ６５は相互コンダクタンスｇの電圧制御電流源と内部抵抗Ｒｄとによって等価的に表わされる。入力信号電圧Ｖｄがトランジスタ６５のドレイン・ソース間に入力された場合、入力信号電圧Ｖｄは、抵抗素子６９と容量Ｃｇｓとによって分圧されることになる。この結果、ゲート・ソース間電圧Ｖｇは、その位相が入力信号電圧Ｖｄの位相よりも遅れる。この電圧Ｖｇは、トランジスタ６５の相互コンダクタンスｇによって、入力電流Ｉｄの一部に変換されるので、結果として、入力信号電圧Ｖｄに対して、入力電流Ｉｄの位相が遅れることになる。したがって、負荷６１は誘導性インピーダンスとして機能する。
【００７０】
このように、図９の負荷６１Ａ，６２Ａをアクティブインダクタで構成することによって、レイアウト面積を増大させることなく誘導性インピーダンスとして機能させることができる。特に配線またはコイルなどでインダクタ素子を構成することが、レイアウト面積を増大させるために困難な場合に有効である。なお、図９に示す負荷６１Ａ，６２Ａの回路はアクティブインダクタの一例であって、アクティブインダクタの構成はこれに限るものでない。
【００７１】
図１１は、図７〜図９の各部の電圧波形および電流波形を示す図である。以下、図１１の波形図を参照して、図８のセンスアンプ１０および図９のセンスアンプ１０Ａの動作について具体的に説明する。
【００７２】
図１１の最上段グラフは、プリチャージ信号ＰＣ，／ＰＣの電圧波形、および図７のコラム選択線ＣＳＬ０の電圧波形を示す。プリチャージ信号／ＰＣは、プリチャージ信号ＰＣの論理レベルを反転させた信号である。時刻ｔ１までの所定時間、プリチャージ信号ＰＣ，／ＰＣが活性化され、図７のローカル入出力線ＬＩＯ、図８、図９のノードＮ３３，Ｎ３４、ならびに図９のトランジスタ６５，６６のゲートなどがプリチャージされる。
【００７３】
次いで、時刻ｔ２で、コラム選択線ＣＳＬ０の電圧がＨレベルに活性化される。これによって、ローカル入出力線ＬＩＯから選択されたビット線ＢＬに電流が流れ、データ読出が開始される。
【００７４】
図１１の２段目のグラフは、図７〜図９のローカル入出力線ＬＩＯの電圧波形と、選択されたビット線ＢＬの電圧波形を示す。時刻ｔ２でコラム選択線ＣＳＬ０の電圧がＨレベルに活性化されると、ローカル入出力線ＬＩＯの電圧と選択されたビット線ＢＬの電圧は、バイアス電圧ＶＳＡに応じた一定の電圧ＶＣに変化する。
【００７５】
図１１の３段目のグラフは、図８および図９のノードＮ２７の電圧Ｖ２７の波形を示すものである。すなわち、図１１の波形ＡＩは、アクティブインダクタが負荷６１として設けられた図９のノードＮ２７の電圧Ｖ２７の波形を示す。図１１の波形ＩＮＤはインダクタ素子６３が負荷６１に含まれる場合である図８のノードＮ２７の電圧Ｖ２７の波形を示す。また、図１１の波形ＰＲＶは、図８で負荷６１にインダクタ素子６３が含まれない従来技術の場合のノードＮ２７の電圧Ｖ２７の波形を示す。
【００７６】
図１１の３段目のグラフに示すように、インダクタ素子を用いた場合（電圧波形ＩＮＤ）およびアクティブインダクタを用いた場合（電圧波形ＡＩ）は、従来技術の場合（電圧波形ＰＲＶ）に比べて、読出開始時ｔ２から差動増幅回路４１によって判別可能な電圧ＶＡとなるまでの時間が短い。この理由は、インダクタ素子またはインダクタンス成分が、読出動作開始時ｔ２の直後の電圧変化が急な期間は高インピーダンス素子として働くので、差動増幅回路４１に入力される信号の振幅が大きくなるためである。さらに、従来技術の場合（電圧波形ＰＲＶ）と同様に、図８、図９のノードＮ２７の電圧Ｖ２７（電圧波形ＡＩ，ＩＮＤ）は、トランジスタ２９が飽和領域で動作する電圧ＶＢより低下することはない。この理由は、読出動作が終了に近づくにつれノードＮ２７の電圧変化が緩やかになるので、トランジスタ２９が飽和領域で動作するように最適化された負荷抵抗によって負荷６１，６１Ａが動作するためである。
【００７７】
図１１の最下段のグラフは、ローカル入出力線ＬＩＯおよび選択されたビット線ＢＬの電流波形を示す。時刻ｔ２でコラム選択線ＣＳＬ０の電圧がＨレベルに活性化されると、ローカル入出力線ＬＩＯおよび選択されたビット線ＢＬの電流は、トンネル磁気抵抗素子ＴＭＲの抵抗値のレベル（ＲhighまたはＲlow）に応じた電流に近づく。電流の大きさは、ノードＮ１，Ｎ２の一定の電圧ＶＣに応じて決まるので、負荷６１，６１Ａのリアクタンス分の違いにはよらない。
【００７８】
［実施の形態３］
図１２は、この発明の実施の形態３に従うセンスアンプ１０Ｂの構成を示す回路図である。図１２のセンスアンプ１０Ｂは、ＰチャネルＭＯＳトランジスタ２７，２８に代えて、ＰＮＰ型バイポーラトランジスタ７１，７２を含む点で図８のセンスアンプ１０と異なる。すなわち、図１２の負荷６１Ｂは、ＰＮＰ型バイポーラトランジスタ７１とインダクタ素子６３とを含み、負荷６２Ｂは、ＰＮＰ型バイポーラトランジスタ７２とインダクタ素子６４とを含む。さらに、図１２のセンスアンプ１０Ｂは、ＮチャネルＭＯＳトランジスタ２９，３０に代えて、ＮＰＮ型バイポーラトランジスタ２９Ａ，３０Ａを含む点で図８のセンスアンプ１０と異なる。その他の点については、図１２のセンスアンプ１０Ｂは、図８のセンスアンプ１０と共通であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００７９】
図８の場合と同様に、ＮＰＮ型のバイポーラトランジスタ２９Ａ，３０Ａのゲートは一定の電圧ＶＳＡを受け、トランジスタ２９Ａ，３０ＡはそれぞれノードＮ１，Ｎ２に一定の電圧ＶＣを印加する定電圧源を構成する。電圧ＶＣは、トンネル磁気抵抗素子ＴＭＲが電界による破壊を引起こさないように電源ノードＶＤＤの電圧よりも低い電圧に抑えられる。このとき、トランジスタ２９Ａ，３０Ａはバイポーラトランジスタの能動領域で動作する。
【００８０】
また、図８の場合と同様に、ＰＮＰ型のバイポーラトランジスタ７１，７２の各々は能動負荷として用いられる。負荷トランジスタ７１，７２の抵抗値はほぼ等しく、また、低レベルの抵抗値Ｒlowを読み出す場合でもトランジスタ２９Ａ，２９Ｂを能動領域で動作させるような大きさに設定される。トランジスタ７１，７２のゲートは接地ノードＶＳＳに接続される。このとき、トランジスタ７１，７２の各々は、バイポーラトランジスタのエミッタ接地特性の飽和領域（ＭＯＳトランジスタの線形領域（抵抗領域）に相当する）で動作する。この領域では、コレクタ・エミッタ間電圧（ＭＯＳトランジスタの場合のドレイン・ソース間電圧）にほぼ比例したコレクタ電流（ＭＯＳトランジスタの場合のドレイン電流）が流れる。
【００８１】
負荷６１Ｂ，６２Ｂを構成するトランジスタ７１，７２、およびトランジスタ２９Ａ，３０Ａをバイポーラトランジスタで構成する理由は次のとおりである。
【００８２】
ＭＲＡＭにおいては、トンネル磁気抵抗素子ＴＭＲの抵抗値（ＲhighまたはＲlow）の読み出しマージンをできるだけ大きくするためには、読出回路の入力信号のオフセットをできるだけ小さくする必要がある。具体的に図８のセンスアンプ１０の場合、電流Ｉ１を検出するためのトランジスタ２７，２９と、電流Ｉ２を検出するための負荷トランジスタ２８，３０とのオフセットを減らす必要がある。このためには、閾値電圧Ｖｔｈ、移動度、ゲート容量などのＭＯＳトランジスタの特性のばらつきを減らす必要が生じる。
【００８３】
ところが、ＭＯＳトランジスタの特性ばらつきは、ＭＯＳトランジスタのゲート下の薄いチャネル層での不純物の粗密によって起こるので、ゲート面積を小さくするほど特性ばらつきが顕著に現れる。ゲート面積を大きくすることによって特性ばらつき抑えることは可能であるけれども、トランジスタのレイアウト面積の増大につながるとともに、ゲート・ソース間およびゲート・ドレイン間の寄生容量の増加によって動作速度が遅くなるので好ましいことでない。
【００８４】
そこで、実施の形態３では、トランジスタ７１，７２，２９Ａ，３０Ａをバイポーラトランジスタによって構成する。バイポーラトランジスタは、ＭＯＳトランジスタと同程度のレイアウト面積で特性ばらつきをＭＯＳトランジスタよりも小さくすることができる。したがって、ＭＯＳトランジスタを使用する場合よりも入力信号のオフセットの小さく、動作速度の速いセンスアンプ１０Ｂを構成することができる。
【００８５】
このようなバイポーラトランジスタ作製には、特別なプロセスが必要とされない。ＣＭＯＳ構造中にはバイポーラ素子が自然に形成されるので、この寄生バイポーラトランジスタを用いることができるからである。たとえば、Ｐ型シリコン基板をコレクタ、Ｎウェルをベース、Ｎウェルの表面に設けたＰ＋拡散層をエミッタとして、ＰＮＰ型バイポーラトランジスタを構成することができる。
【００８６】
また、図１２では、負荷として用いられるトランジスタ７１，７２と、定電圧源として用いられるトランジスタ２９Ａ，３０Ａとの両方をバイポーラトランジスタで構成しているけれども、いずれか一方をバイポーラトランジスタで構成し、他方をＭＯＳトランジスタで構成してもよい。
【００８７】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８８】
【図１】この発明の実施の形態１によるＭＲＡＭ１００の全体構成を示すブロック図である。
【図２】図１のメモリアレイ１，２の構成および書込／読出回路６のうちデータ読出に関連する要部を示すブロック図である。
【図３】図２のメモリセルＭＣの構成を示す回路図である。
【図４】図３のメモリセルＭＣのデータ書込方法を説明するための図である。
【図５】データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。
【図６】図３のメモリセルＭＣのデータ読出方法を説明するための図である。
【図７】図２のうちデータ読出に関連する部分を示す回路図である。
【図８】センスアンプ１０の構成を示す回路図である。
【図９】この発明の実施の形態２に従うセンスアンプ１０Ａの構成を示す回路図である。
【図１０】図９の負荷６１Ａを構成するアクティブインダクタの動作を説明するための図である。
【図１１】図７〜図９の各部の電圧波形および電流波形を示す図である。
【図１２】この発明の実施の形態３に従うセンスアンプ１０Ｂの構成を示す回路図である。
【符号の説明】
【００８９】
１，２  メモリアレイ、３  行デコーダ、４  ドライバ、５  列デコーダ、６  書込／読出回路、７  制御回路、１０，１０Ａ，１０Ｂ，１１  センスアンプ、２７，２８  ＰチャネルＭＯＳトランジスタ、２９，３０  ＮチャネルＭＯＳトランジスタ、４１  差動増幅回路、６１，６１Ａ，６１Ｂ，６２，６２Ａ，６２Ｂ  負荷、６３，６４  インダクタ素子、６５，６６  ＮチャネルＭＯＳトランジスタ、６９，７０  抵抗素子、７１，７２  ＰＮＰ型バイポーラトランジスタ、ＢＬＡ０〜ＢＬＡ３１，ＢＬＢ０〜ＢＬＢ３１  ビット線、ＣＳＬ０〜ＣＳＬ１５  コラム選択線、ＤＬＡ，ＤＬＢ  ディジット線、ＬＩＯＡ０，ＬＩＯＡ１，ＬＩＯＢ０，ＬＩＯＢ１  ローカル入出力線、ＭＣ  メモリセル（参照セル）、ＭＣ１〜ＭＣ４  モリセル、ＭＣ５〜ＭＣ８  参照セル、ＲＤＬＡ，ＲＤＬＢ  参照ディジット線、ＲＷＬＡ，ＲＷＬＢ  参照ワード線、ＴＭＲ  トンネル磁気抵抗素子、ＶＤＤ  電源ノード、ＶＳＳ  接地ノード、ＷＬＡ，ＷＬＢ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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