(57)【要約】【課題】伝搬路の状態が変動しても精度高く等化処理する。【解決手段】ＶＧＡ１０で受信信号を増幅し、ＡＤＣ１２でデジタル変換した後、タイミング同期回路１４で周波数変換を行い、等化器１６及び電力検出器１８に出力する。電力検出器１８は入力された受信信号を電力信号に変換し、ＡＧＣ２０に出力する。ＡＧＣ２０は電力信号に基づきＶＧＡ１０のゲインを求め、ＤＡＣ２２を介してＶＧＡ１０に出力する。ＶＧＡ１０は、与えられたゲインで増幅する。一方、電力検出器１８で変換された電力信号はゲイン制御部２４の遅延器３０及び差分演算器３２にも出力される。差分演算器３２は遅延器３０で遅延された電力信号と遅延なしの電力信号との差分をとりフィルタ３４に出力する。フィルタ３４は差分信号を平滑化し、選択器３６は平滑化された差分信号に応じたゲインをテーブル３８から読み出し等化器１６に出力する。等化器１６は該ゲインを用いて等化処理する。【選択図】図１
2010016749.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を増幅する増幅器と、
前記増幅器で増幅された受信信号を電力信号に変換する第１電力変換器と、
前記第１電力変換器で変換された電力信号のレベルが所定範囲内の値になるように前記増幅器のゲインを調整する第１ゲイン調整部と、
前記増幅器で増幅された受信信号を一定時間遅延させる遅延器を複数個直列に接続した遅延器群と、
入力された受信信号にタップ係数を乗算する複数の乗算器を有する乗算器群であって、該複数の乗算器の１つを前記遅延器群の先頭の遅延器の入力端に接続し、残りの乗算器の各々を前記遅延器の出力端の各々に接続した乗算器群と、
前記乗算器群の乗算器の各々の乗算結果を加算し、加算結果を出力する加算器と、
前記加算器から出力された加算結果を電力信号に変換する第２電力変換器と、
前記第２電力変換器で変換された電力信号と予め定められた基準信号との差分を第１差分信号として出力する第１差分器と、
前記第１電力変換器で変換された電力信号の変動を検出し、前記タップ係数を求めるためのゲインを、該検出した変動に対応したゲインとなるように調整する第２ゲイン調整部と、
前記第１差分器から出力された第１差分信号と、前記第２ゲイン調整部で調整されたゲインと、前記加算器から出力された加算結果と、前記乗算器群の乗算器の各々に入力される受信信号の各々とを乗算し、該乗算結果の各々を前回演算されたタップ係数の各々に加算することにより、前記複数の乗算器の各々で用いるタップ係数の各々を演算するタップ係数演算部と、
を備えた信号処理装置。
【請求項２】
前記第２ゲイン調整部を、
前記第１電力変換器で変換された電力信号を所定時間遅延させる電力信号遅延器と、
前記第１電力変換器で変換された電力信号と前記電力信号遅延器で遅延された電力信号との差分の絶対値を示す信号を前記電力信号の変動を示す信号として出力する第２差分器と、
前記タップ係数を求めるためのゲインを、前記第２差分器から出力された信号に対応したゲインとなるように調整する調整部と、
を含んで構成した請求項１に記載の信号処理装置。
【請求項３】
前記第２ゲイン調整部に、前記第２差分器から出力された前記信号を平滑化して前記調整部に出力する平滑化フィルタを更に設けた
請求項２に記載の信号処理装置。
【請求項４】
受信信号を増幅する増幅器と、
前記増幅器で増幅された受信信号を電力信号に変換する第１電力変換器と、
前記第１電力変換器で変換された電力信号のレベルが所定範囲内の値になるように前記増幅器のゲインを調整する第１ゲイン調整部と、
前記増幅器で増幅された受信信号を一定時間遅延させる遅延器を複数個直列に接続した遅延器群と、
入力された受信信号にタップ係数を乗算する複数の乗算器を有する乗算器群であって、該複数の乗算器の１つを前記遅延器群の先頭の遅延器の入力端に接続し、残りの乗算器の各々を前記遅延器の出力端の各々に接続した乗算器群と、
前記乗算器群の乗算器の各々の乗算結果を加算し、加算結果を出力する加算器と、
前記加算器から出力された加算結果を電力信号に変換する第２電力変換器と、
前記第２電力変換器で変換された電力信号と予め定められた基準信号との差分を差分信号として出力する差分器と、
前記差分器から出力された差分信号に基づいて前記受信信号の電力変動を示す信号を求め、前記タップ係数を求めるためのゲインを、該電力変動を示す信号に対応したゲインとなるように調整する第２ゲイン調整部と、
前記差分器から出力された差分信号と、前記第２ゲイン調整部で調整されたゲインと、前記加算器から出力された加算結果と、前記乗算器群の乗算器の各々に入力される受信信号の各々とを乗算し、該乗算結果の各々を前回演算されたタップ係数の各々に加算することにより、前記複数の乗算器の各々で用いるタップ係数の各々を演算するタップ係数演算部と、
を備えた信号処理装置。
【請求項５】
前記第２ゲイン調整部を、
前記差分器から出力された差分信号を前記差分の絶対値を示す絶対値信号に変換する絶対値変換器と、
前記絶対値変換器で変換された絶対値信号の前記基準信号に対する割合を前記受信信号の電力変動を示す信号として求める割合演算器と、
前記タップ係数を求めるためのゲインを、前記割合演算器で求められた割合に対応したゲインとなるように調整する第２ゲイン調整部と、
を含んで構成した請求項４に記載の信号処理装置。
【請求項６】
前記基準信号を２のべき乗として予め設定しておき、
前記第１ゲイン調整部は、前記受信信号の平均電力が前記基準信号の電力相当となるように、前記増幅器のゲイン調整を行ない、
前記割合演算器は、前記絶対値信号を前記基準信号の２のべき乗数分だけビットシフトすることで前記割合を求める
請求項５に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信信号の等化処理を行なう信号処理装置に関するものである。
【背景技術】
【０００２】
PHS（Personal Handyphone System）等のシングルキャリア変調を用いたシステムで用いられる受信機の信号処理装置では、伝搬路推定、等化処理を行なって受信特性を改善している。
【０００３】
等化処理には、LMS(Least Mean Square)等の等化器が広く用いられている。LMS等の等化器は、受信信号と基準信号との差分（等化誤差）を求め、この等化誤差が小さくなるように等化器内のタップ演算に用いるタップ係数を更新（フィードバック）しながら、受信信号に含まれる伝搬路による劣化等を軽減する。
【０００４】
しかしながら、伝搬路の状態が変動する場合には、伝搬路推定結果に誤差が生じて、受信特性を劣化させることもある。
【０００５】
例えば、フェージング環境下などの伝搬路状態が変動する状況下では、伝搬路推定を行っている間に伝搬路状態が変化し、等化器で補正したい伝搬路状態より古い伝搬路状態を反映した伝搬路推定にて等化処理することとなり、結果、等化器を動作させたほうがかえって受信特性を劣化させる場合が生じることがある。
【０００６】
また、伝搬路推定により得られる等化器内の各タップ係数は、受信信号のレベル変異が大きいほど等化誤差が大きくなり、その変動に強く影響される。例えば、突発的に大きく変動した受信信号には不要な雑音等が重畳している場合があり、この雑音が伝搬路推定結果の誤差を大きくすることとなる。
【０００７】
なお、タップ係数の更新によって等化器の動作が不安定にならないよう、タップ係数の演算には、フィードバックゲイン（収束係数ともいう）が用いられるが、このフィードバックゲインを調整して伝搬路状態の変動に対応する技術もある。
【０００８】
例えば、特許文献１には、受信信号をまずＡＧＣ（オートゲインコントローラ）で調整し、該ＡＧＣで調整されることのない急激な受信信号のレベル変動に対して収束係数を０にするという従来技術に対して発明された適応型自動等化器であって、ガウス雑音とガウス雑音を多く含む変調信号とを識別して収束係数を調整する適応型自動等化器が開示されている。
【特許文献１】特開平０８−３１６８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の技術では、前段のＡＧＣによる調整は、受信信号のレベルに応じて行なわれるものではなく、ＡＧＣの後段でのみ受信信号のレベル変動による調整が行なわれる。従って、レベル変動による影響を除去しきれないこともある。
【００１０】
また、特許文献１に記載の技術は、まず、エネルギ抽出器において複素等化誤差信号の絶対値の２乗を計算し、その計算結果を平均化した後に、予め設定されている比較値λと比較して、収束計数αを選択するか、α＝0とするかの選択を行うものであるが、この技術では、比較の前に平均化処理を行なっているため、ゲイン制御の精度が落ちる。また、特許文献１に記載の技術では、等化誤差を演算するときに比較される基準信号を、タップ演算結果に基づいて判定して決定しているが、この判定時に判定誤差が生じる場合があり、この点でもゲイン制御の精度が落ちることがある。
【００１１】
本発明は、上述した課題を解決するために提案されたものであり、伝搬路の状態が変動しても、精度高く等化処理することができる信号処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の請求項１に係る信号処理装置は、受信信号を増幅する増幅器と、前記増幅器で増幅された受信信号を電力信号に変換する第１電力変換器と、前記第１電力変換器で変換された電力信号のレベルが所定範囲内の値になるように前記増幅器のゲインを調整する第１ゲイン調整部と、前記増幅器で増幅された受信信号を一定時間遅延させる遅延器を複数個直列に接続した遅延器群と、入力された受信信号にタップ係数を乗算する複数の乗算器を有する乗算器群であって、該複数の乗算器の１つを前記遅延器群の先頭の遅延器の入力端に接続し、残りの乗算器の各々を前記遅延器の出力端の各々に接続した乗算器群と、前記乗算器群の乗算器の各々の乗算結果を加算し、加算結果を出力する加算器と、前記加算器から出力された加算結果を電力信号に変換する第２電力変換器と、前記第２電力変換器で変換された電力信号と予め定められた基準信号との差分を第１差分信号として出力する第１差分器と、前記第１電力変換器で変換された電力信号の変動を検出し、前記タップ係数を求めるためのゲインを、該検出した変動に対応したゲインとなるように調整する第２ゲイン調整部と、前記第１差分器から出力された第１差分信号と、前記第２ゲイン調整部で調整されたゲインと、前記加算器から出力された加算結果と、前記乗算器群の乗算器の各々に入力される受信信号の各々とを乗算し、該乗算結果の各々を前回演算されたタップ係数の各々に加算することにより、前記複数の乗算器の各々で用いるタップ係数の各々を演算するタップ係数演算部と、を備えて構成されている。
【００１３】
このような構成によれば、受信信号を変換して得られた電力信号に応じて受信信号の増幅を行う増幅器のゲインを調整すると共に、第２ゲイン調整部で該電力信号の変動を求め、これを用いてタップ係数を演算するときのゲインを調整することができるため、伝搬路変動によらず、精度高く等化処理できる。
【００１４】
また、本発明では、第２ゲイン調整部では、従来技術のような平均化処理を行わずに、タップ係数を求めるためのゲインを電力変動の検出結果自体に基づいて調整するため、精度良くゲイン調整できる。さらにまた、基準信号は、タップ演算結果に基づいて判定して決定するのではなく、予め定められた信号であるため、従来技術における判定器の判定誤差の影響を受けることはない。従って、精度高く等化処理できる。
【００１５】
請求項２の発明は、請求項１に記載の信号処理装置の前記第２ゲイン調整部を、前記第１電力変換器で変換された電力信号を所定時間遅延させる電力信号遅延器と、前記第１電力変換器で変換された電力信号と前記電力信号遅延器で遅延された電力信号との差分の絶対値を示す信号を前記電力信号の変動を示す信号として出力する第２差分器と、前記タップ係数を求めるためのゲインを、前記第２差分器から出力された信号に対応したゲインとなるように調整する調整部と、を含めて構成したものである。。
【００１６】
このように第２差分信号を求めることで、電力信号の変動を求めることができる。
【００１７】
請求項３の発明は、請求項２に記載の信号処理装置の前記第２ゲイン調整部に、前記第２差分器から出力された前記信号を平滑化して前記調整部に出力する平滑化フィルタを更に設けたものである。
【００１８】
このような構成によれば、差分信号のノイズが除去され、第２ゲイン調整部でのゲイン調整を精度高く行なうことができる
【００１９】
請求項４の発明の信号処理装置は、受信信号を増幅する増幅器と、前記増幅器で増幅された受信信号を電力信号に変換する第１電力変換器と、前記第１電力変換器で変換された電力信号のレベルが所定範囲内の値になるように前記増幅器のゲインを調整する第１ゲイン調整部と、前記増幅器で増幅された受信信号を一定時間遅延させる遅延器を複数個直列に接続した遅延器群と、入力された受信信号にタップ係数を乗算する複数の乗算器を有する乗算器群であって、該複数の乗算器の１つを前記遅延器群の先頭の遅延器の入力端に接続し、残りの乗算器の各々を前記遅延器の出力端の各々に接続した乗算器群と、前記乗算器群の乗算器の各々の乗算結果を加算し、加算結果を出力する加算器と、前記加算器から出力された加算結果を電力信号に変換する第２電力変換器と、前記第２電力変換器で変換された電力信号と予め定められた基準信号との差分を差分信号として出力する差分器と、前記差分器から出力された差分信号に基づいて前記受信信号の電力変動を示す信号を求め、前記タップ係数を求めるためのゲインを、該電力変動を示す信号に対応したゲインとなるように調整する第２ゲイン調整部と、前記差分器から出力された差分信号と、前記第２ゲイン調整部で調整されたゲインと、前記加算器から出力された加算結果と、前記乗算器群の乗算器の各々に入力される受信信号の各々とを乗算し、該乗算結果の各々を前回演算されたタップ係数の各々に加算することにより、前記複数の乗算器の各々で用いるタップ係数の各々を演算するタップ係数演算部と、を備えて構成されている。
【００２０】
このような構成によれば、受信信号を変換して得られた電力信号に応じて受信信号の増幅を行う増幅器のゲインを調整すると共に、差分器から出力された差分信号に基づいて受信信号の電力変動を示す信号を求め、これに基づいてタップ係数を演算するときのゲインを調整することができるため、伝搬路変動によらず、精度高く等化処理できる。
【００２１】
また、本発明では、第２ゲイン調整部では、従来技術のような平均化処理を行わずに、タップ係数を求めるためのゲインを受信信号の電力変動を示す信号自体に基づいて調整するため、精度良くゲイン調整できる。さらにまた、基準信号は、タップ演算結果に基づいて判定して決定するのではなく、予め定められた信号であるため、従来技術における判定器の判定誤差の影響を受けることはない。従って、精度高く等化処理できる。
【００２２】
請求項５の発明は、請求項４に記載の信号処理装置の前記第２ゲイン調整部を、前記差分器から出力された差分信号を前記差分の絶対値を示す絶対値信号に変換する絶対値変換器と、前記絶対値変換器で変換された絶対値信号の前記基準信号に対する割合を前記受信信号の電力変動を示す信号として求める割合演算器と、前記タップ係数を求めるためのゲインを、前記割合演算器で求められた割合に対応したゲインとなるように調整する第２ゲイン調整部と、を含んで構成したものである。
【００２３】
例えば、差分信号から変換された絶対値信号の基準信号に対する割合が大きければ受信信号の電力変動が大きく、該割合が小さければ、受信信号の電力変動は小さいと推定できる。
【００２４】
請求項６の発明は、前記基準信号を２のべき乗として予め設定しておき、前記第１ゲイン調整部は、前記受信信号の平均電力が前記基準信号の電力相当となるように、前記増幅器のゲイン調整を行ない、前記割合演算器は、前記絶対値信号を前記基準信号の２のべき乗数分だけビットシフトすることで前記割合を求めるようにしたものである。
【００２５】
このような構成によれば、回路規模の大きな除算回路を設けることなく割合を求めることができる。
【発明の効果】
【００２６】
以上説明したように本発明によれば、伝搬路の状態が変動しても、精度高く等化処理することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００２８】
［第１の実施の形態］
【００２９】
本実施の形態では、PHS（Personal Handyphone System）のシングルキャリア変調を用いたシステムの受信機に設けられる信号処理装置を例に挙げて説明する。なお、PHSシステムでは、送信受信それぞれ４スロットで１フレームが構成されているが、ここでは、回線が接続されている間は、同一時間位置のスロットが割り当てられる、という前提で説明する。
【００３０】
図１は、第１の実施の形態の信号処理装置の構成例を示す図である。本実施の形態の信号処理装置は、ゲイン可変アンプ（ＶＧＡ）１０、Ａ／Ｄコンバータ（ＡＤＣ）１２、タイミング同期回路１４、等化器１６、電力検出器１８、オートゲインコントローラ（ＡＧＣ）２０、Ｄ／Ａコンバータ（ＤＡＣ）２２、及びゲイン制御部２４を備えている。
【００３１】
ＶＧＡ１０には、外部から受信されたアナログの受信信号が入力される。ＶＧＡ１０は、入力された受信信号をＡＧＣ２０により設定されたゲインで増幅する。ＶＧＡ１０は、例えば、ＲＦ（高周波）増幅器、ミキサ、ＩＦ（中間周波）増幅器などにより構成されている。
【００３２】
ＡＤＣ１２には、ＶＧＡ１０で増幅された受信信号が入力される。ＡＤＣ１２は、入力された受信信号をアナログからデジタルに変換する。
【００３３】
タイミング同期回路１４には、ＡＤＣ１２でデジタルに変換された受信信号が入力される。タイミング同期回路１４は、入力された受信信号を復調したい信号周期に変換する。ここで所望の信号周期に変換された受信信号は、等化器１６及び電力検出器１８に入力される。
【００３４】
電力検出器１８は、入力された受信信号を電力信号に変換することにより電力検出し、該電力信号をＡＧＣ２０及びゲイン制御部２４に入力する。
【００３５】
なお、本実施の形態では、タイミング同期回路１４による処理後に電力検出器１８で電力検出を行なうように構成したが、タイミング同期回路１４の手前で電力検出を行なうようにしてもよい。この電力検出のタイミングは電力検出器１８の構造に依存し、本発明の効果に依存するものではないため、ここでのこれ以上の説明を省略する。
【００３６】
ＡＧＣ２０は、電力検出器１８から入力された電力信号に基づいて、受信信号を受信したときの受信レベルの状態に係わらず、所定範囲内のレベルの受信信号が等化器１６に入力されるようゲインを求め、該ゲインを示すゲイン信号をＤＡＣ２２に入力する。ＤＡＣ２２は、入力されたゲイン信号をデジタルからアナログに変換し、ＶＧＡ１０に与える。ＶＧＡ１０は、該与えられたゲイン信号が示すゲインで受信信号を増幅する。これにより、受信信号に急激なレベル変動が生じても、受信信号の各スロット間のレベルが所望のレベルに近付くように制御される。
【００３７】
等化器１６は、仮判定した信号の誤差を抽出しフィードバックすることで、受信信号に含まれる伝搬路による劣化等を軽減するＬＭＳ(Least Mean Square)等の適応フィルタである。図２に等化器１６の構成を示す。
【００３８】
等化器１６は、ｎ−１個の直列接続された遅延器４０１〜４０ｎ−１、ｎ個のタップ演算器４２１〜４２ｎ、加算器４４（例えば、複素加算器）、電力変換器４６、比較器４８、乗算器５０、及び複素乗算器５２を備えている。なお、遅延器４０１〜４０ｎ−１の各々は同一構成のため、以下、これらを区別せずに説明する場合には、末尾の符号を省略して単に遅延器４０と呼称する。また、タップ演算器４２１〜４２ｎの各々も同一構成のため、以下、これらを区別せずに説明する場合には、末尾の符号を省略してタップ演算器４２と呼称する。
【００３９】
遅延器４０の各々は、直列に接続され、タイミング同期回路１４から入力された受信信号を１フレーム分遅延させて、後段の遅延器４０及びタップ演算器４２に出力する。
【００４０】
先頭のタップ演算器４２１は、先頭の遅延器４０１の入力端に接続されている。その他のタップ演算器４２２〜４２ｎは、遅延器４０１〜４０ｎ−１の出力端に接続されている。タップ演算器４２の各々は、複素乗算器５２の乗算結果を用いてタップ係数を求め、遅延器４０から入力された対応する時刻の受信信号（先頭のタップ演算器４２１については、タイミング同期回路１４から入力された遅延無しの受信信号）と、該求めたタップ係数とを複素乗算する。
【００４１】
ここでタップ演算器４２の構成について説明する。タップ演算器４２は、複素乗算器５４、積分器５６、及び複素乗算器５８を備えている。
【００４２】
複素乗算器５４には、遅延器４０から入力された対応する時刻の受信信号（先頭のタップ演算器４２１については、タイミング同期回路１４から入力された遅延無しの受信信号）と、複素乗算器５２の乗算結果とを複素乗算して、積分器５６に出力する。
【００４３】
積分器５６は複素乗算器５４の演算結果を前回演算したタップ係数に加算し、該加算結果を新たなタップ係数として複素乗算器５８に出力する。すなわち、積分器５６は、複素乗算器５４の演算結果を累積的に加算することで、タップ係数を更新する。
【００４４】
複素乗算器５８は、遅延器４０から入力された対応する時刻の受信信号（先頭のタップ演算器４２１については、タイミング同期回路１４から入力された遅延無しの受信信号）と、積分器５６から入力されたタップ係数とを複素乗算し加算器４４に出力する。
【００４５】
加算器４４は、各タップ演算器４２から入力された演算結果の各々を加算した信号を出力する。
【００４６】
電力変換器４６には、加算器４４から入力された信号を電力信号に変換し、比較器４８に出力する。
【００４７】
比較器４８は、予め設定された基準信号と、電力変換器４６から入力された電力信号との差分を求め、該差分を示す信号を乗算器５０に出力する。なお、ここで求めた差分を等化誤差と呼称し、該等化誤差を示す信号を等化誤差信号と呼称する。
【００４８】
乗算器５０は、比較器４８から入力された等化誤差信号に、ゲイン制御部２４から与えられたフィードバックゲインを乗算し、複素乗算器５２に出力する。
【００４９】
複素乗算器５２は、乗算器５０から入力された乗算結果と、加算器４４から入力された加算結果とを複素乗算して各タップ演算器４２に出力する。
【００５０】
次に、等化器１６に対してフィードバックゲインを与えるゲイン制御部２４について説明する。ゲイン制御部２４は、遅延器３０、差分器３２、フィルタ３４、選択器３６、及びテーブル３８を備えている。
【００５１】
遅延器３０は、電力検出器１８から入力された電力信号を１フレーム分遅延させる。
【００５２】
差分器３２は、電力検出器１８から入力された電力信号と、１フレーム前の電力信号との差分を演算し、該差分の絶対値を示す差分信号を出力する。ここで、ＡＧＣ２０で調整しきれなかった電力変動が検出される。具体的には、上記ＡＧＣ２０の制御では、各スロット間のレベル調整がなされるが（図３（Ａ）、（Ｂ）参照。）、各々のスロット内に依然としてレベル変動が残存することがある（図３（Ｃ）参照）。従って、差分演算器３２では、このようなＡＧＣ２０で調整されなかった電力変動が検出される。
【００５３】
フィルタ３４は、差分器３２から出力された差分信号を平滑化する。これにより、差分信号のノイズが除去され、選択器３６でのゲイン制御を精度高く行なうことができる。
【００５４】
選択器３６は、フィルタ３４で平滑化された差分信号が入力されると、テーブル３８から該差分信号に対応するゲイン値を選択し、該選択したゲイン値をフィードバックゲインとして、等化器１６の乗算器５０に与える。
【００５５】
テーブル３８は、不揮発性メモリで構成されている。テーブル３８は、差分信号の値とフィードバックゲインの値とを対応付けて記憶したルックアップテーブルであり、選択器３６によって参照される。
【００５６】
より詳述すると、テーブル３８には、所定値以下の差分信号に対しては、伝搬路推定結果の精度を高める有効な値として予め定められたフィードバックゲインの値が記憶されている。また、所定値より大きい差分信号に対しては、上記予め定められたフィードバックゲインよりも小さな値、或いは「０」がフィードバックゲインの値として記憶されている。
【００５７】
なお、所定値より大きい差分信号については、フィードバックゲインの値として、一定の値ではなく、差分信号が大きくなるに従って小さくなるようなゲイン値を上記テーブル３８に記憶しておくようにしてもよい。
【００５８】
差分信号が所定値以下である場合には、到来受信信号は電力変動が小さく、強いフェージングは生じていないと推定される。このような場合には、選択器３６により、伝搬路推定結果の精度を高める有効な値として予め定められたフィードバックゲインの値がテーブル３８から選択され、乗算器５０に与えられる。これにより、通常通りタップ係数が更新され、タップ演算器４２の各々で該更新されたタップ係数による演算が行なわれる。
【００５９】
また、差分信号が所定値を越えていた場合には、到来受信信号は電力変動が大きく、強いフェージングが生じていると推定される。このような場合には、選択器３６により、通常よりも小さなフィードバックゲイン、或いは「０」がテーブル３８から選択され、乗算器５０に与えられる。フィードバックゲインを小さくすることで、タップ係数が大きく変更されることを抑制することができる。フィードバックゲインを０にすることで、乗算器５０での乗算結果も０となることから、前回演算されたタップ係数と同じタップ係数で（タップ係数を変更せず）複素乗算器５８の複素乗算が行なわれる。従って、突発的な雑音等が含まれる信号の影響を低減させることができる。
【００６０】
以上説明したように、ゲイン制御部２４を設け、フェージングによる受信電力変動に対してフィードバックゲインを適応的に変更するようにしたため、等化器による受信特性を改善する効果が得られる。
【００６１】
なお、上記実施の形態では、テーブル３８からゲインを選択する例について説明したが、これに限定されず、例えば、入力された差分信号を所定値と比較する比較回路を選択器３６に設け、差分信号が所定値以下の場合には、伝搬路推定結果の精度を高める有効な値として予め定められたフィードバックゲインの値を等化器１６の乗算器５０に出力し、差分信号が所定値を超えている場合には、上記予め定められたフィードバックゲインの値よりも小さい一定のゲイン値（例えば、「０」）を出力するように構成してもよい。すなわち、テーブルを用いない構成としてもよい。
【００６２】
また、遅延器３０で、電力検出器１８から入力された電力検出の結果を１フレーム分遅延させる場合について説明したが、複数フレーム分遅延させるようにしてもよい。
【００６３】
［第２の実施の形態］
【００６４】
第１の実施の形態では、等化器１６に入力される前の受信信号に基づいてフィードバックゲインを求める例について説明したが、第２の実施の形態では、等化器１６内の比較器４８の比較結果に基づいてフィードバックゲインを求める例について説明する。
【００６５】
本実施の形態では、第１の実施の形態の信号処理装置のゲイン制御部２４に代えて図４に示すゲイン制御部６０を設けて信号処理装置を構成する。また、電力検出器１８で変換された電力信号はＡＧＣ２０には入力されるが、ゲイン制御部６０には入力されないように構成する。これ以外の構成は、第１の実施の形態と同じである。
【００６６】
図４は、第２の実施の形態の等化器１６及びゲイン制御部６０の構成を示す図である。なお、前述したように等化器１６の構成は第１の実施の形態と変わらない。
【００６７】
本実施の形態のゲイン制御部６０は、絶対値変換器６２、スケーリング器６４、選択器６６、及びテーブル６８を備えている。
【００６８】
絶対値変換器６２は、等化器１６内の比較器４８から出力された等化誤差信号を、等化誤差の絶対値を示す絶対値信号に変換する。
【００６９】
スケーリング器６４は、絶対値変換器６２で変換された絶対値信号の基準信号に対する割合（以下、相対値）を求める。具体的には、絶対値信号を基準信号で除算して相対値を求める。該相対値を示す相対値信号は選択器６６に出力される。
【００７０】
選択器６６は、相対値信号が入力されると、テーブル６８から該相対値信号に対応するゲイン値を選択し、該選択したゲイン値をフィードバックゲインとして、等化器１６の乗算器５０に与える。
【００７１】
テーブル６８は、不揮発性メモリで構成されている。テーブル６８は、相対値とフィードバックゲインの値とを対応付けて記憶したルックアップテーブルであり、選択器６６によって参照される。
【００７２】
より詳述すると、テーブル６８には、所定値以下の相対値に対しては、伝搬路推定結果の精度を高める有効な値として予め定められたフィードバックゲインの値が記憶されている。また、所定値より大きい相対値に対しては、上記予め定められたフィードバックゲインよりも小さな値、或いは「０」がフィードバックゲインの値として記憶されている。
【００７３】
なお、所定値より大きい相対値については、フィードバックゲインの値として、一定の値ではなく、相対値が大きくなるに従って小さくなるような値を上記テーブル６８に記憶しておくようにしてもよい。
【００７４】
相対値が所定値以下である場合には、到来受信信号は突発的な雑音等の不要な電力が少ない信号であると推定される。このような場合には、選択器６６により、伝搬路推定結果の精度を高める有効な値として予め定められたフィードバックゲインの値をテーブル６８から選択され、乗算器５０に与えられる。これにより、通常通りタップ係数が更新され、タップ演算器４２の各々で該更新されたタップ係数による演算が行なわれる。
【００７５】
また、相対値が所定値を越えていた場合には、到来受信信号は突発的な雑音等の不要な電力が大きく伝搬路推定結果の誤差を大きくする信号であると推定される。このような場合には、選択器６６により、通常よりも小さなフィードバックゲイン、または「０」がテーブル６８から選択され、乗算器５０に与えられる。タップ係数が大きく変更されることを抑制することができる。フィードバックゲインを０にすることで、乗算器５０での乗算結果も０となることから、前回演算されたタップ係数と同じタップ係数で（タップ係数を変更せず）複素乗算器５８の複素乗算が行なわれる。従って、突発的な雑音等が含まれる信号の影響を低減させることができる。
【００７６】
以上説明したように、ゲイン制御部６０を設け、突発的に生じる信号の変動やフェージング等による大きな電力変動に対してフィードバックゲインを適応的に変更するようにしたため、等化器による受信特性を改善する効果が得られる。
【００７７】
なお、上記実施の形態では、テーブル６８からゲインを選択する例について説明したが、これに限定されず、例えば、相対値を所定値と比較する比較回路を選択器６６に設け、相対値が所定値以下の場合には、伝搬路推定結果の精度を高める有効な値として予め定められたフィードバックゲインの値を等化器１６の乗算器５０に出力し、相対値が所定値を超えている場合には、上記予め定められたフィードバックゲインの値よりも小さい一定のゲイン値（例えば、「０」）を出力するように構成してもよい。すなわち、テーブルを用いない構成としてもよい。
【００７８】
また、上記スケーリング器６４については、絶対値信号を基準信号で除算する除算回路で構成することができるが、除算回路が大きくなることを懸念する場合には、信号処理回路を以下のように構成するようにしてもよい。
【００７９】
まず、基準信号を２のべき乗として予め設定しておく。そして、等化器１６に入力される受信信号の平均電力が基準信号相当になるように、前段のＡＧＣ２０でＶＧＡ１０のゲイン制御を行なうことにより受信信号のレベルを調整する。更に、絶対値変換器６２から入力された絶対値信号を基準信号の２のべき乗数分だけビットシフトするシフト回路でスケーリング器６４を構成する。
【００８０】
このような構成とすれば、回路規模が大きな除算回路を設けなくとも、絶対値信号と基準信号との相対値を求めることができ、上記と同様に適応的にフィードバックゲインを変更することができる。
【図面の簡単な説明】
【００８１】
【図１】第１の実施の形態の信号処理装置の構成例を示す図である。
【図２】第１の実施の形態の等化器の構成を示す図である。
【図３】ＡＧＣによるレベル変動調整を説明する説明図である。
【図４】第２の実施の形態の等化器及びゲイン制御部の構成を示す図である。
【符号の説明】
【００８２】
１０   ＶＧＡ
１２   ＡＤＣ
１４   タイミング同期回路
１６   等化器
１８   電力検出器
２０   ＡＧＣ
２２   ＤＡＣ
２４   ゲイン制御部
３０   遅延器
３２   差分器
３４   フィルタ
３６   選択器
３８   テーブル
４０   遅延器
４２   タップ演算器
４４   加算器
４６   電力変換器
４８   比較器
５０   乗算器
５２   複素乗算器
５４   複素乗算器
５６   積分器
５８   複素乗算器
６０   ゲイン制御部
６２   絶対値変換器
６４   スケーリング器
６６   選択器
６８   テーブル
【図１】
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【図２】
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【図３】
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【図４】
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