(57)【要約】【課題】本発明は、信頼性の高い半導体装置の製造方法および半導体装置を提供する。【解決手段】本発明の半導体装置の製造方法は、半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、第１プラグ電極と接触する第１配線層を形成する工程と、第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、第３絶縁体層を形成する工程と、第３絶縁体層を貫く第２開口を形成する工程と、第２開口に第１配線層と接触する第２プラグ電極を形成する工程とを備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、
第１絶縁体層上に第１プラグ電極と接触する第１配線層を形成する工程と、
第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、
第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、
第１絶縁体層上、第１配線層上および前記サイドウォール上に第３絶縁体層を形成する工程と、
ドライエッチングを用いて第１配線層の上に第３絶縁体層を貫く第２開口を形成する工程と、
第２開口に第１配線層と接触する第２プラグ電極を形成する工程と、
第３絶縁体層上に第２プラグ電極と接触する第３配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
第２開口は、第２プラグ電極を形成する前に所定の洗浄液で洗浄処理される請求項１に記載の方法。
【請求項３】
前記エッチングストップ層は、第２絶縁体層および第３絶縁体層よりも第２開口を形成する際に用いるドライエッチングに対するエッチング速度が遅い請求項１または２に記載の方法。
【請求項４】
半導体基板上に設けられた第１絶縁体層と、
第１絶縁体層上に設けられた第１配線層と、
第１絶縁体層上および第１配線層上に設けられた第３絶縁体層と、
第１絶縁体層を貫きかつ第１配線層と接触する第１プラグ電極と、
第３絶縁体層を貫きかつ第１配線層と接触しかつ第１プラグ電極の直上に設けられた第２プラグ電極と、
第１配線層の側面上に設けられたエッチングストップ層および第２絶縁体層を含むサイドウォールとを備え、
前記エッチングストップ層は、第１絶縁体層上の一部を覆う半導体装置。
【請求項５】
第１プラグ電極および第２プラグ電極は、実質的に同じ直径の円形の断面を有する請求項４に記載の装置。
【請求項６】
第１プラグ電極および第２プラグ電極は、第１配線層の線幅と実質的に同じ長さの直径の円形の断面を有する請求項４または５に記載の装置。
【請求項７】
前記半導体基板上に設けられかつ第１プラグ電極と接触する第２配線層をさらに備え、
第２配線層は、第１プラグ電極を介して第１配線層と電気的に接続する請求項４〜６のいずれか１つに記載の装置。
【請求項８】
第３絶縁体層上に設けられかつ第２プラグ電極と接触する第３配線層をさらに備え、
第３配線層は、第２プラグ電極を介して第１配線層と電気的に接続する請求項４〜７のいずれか１つに記載の装置。
【請求項９】
第３絶縁体層は酸化シリコンであり、前記エッチングストップ層は窒化シリコン又は酸窒化シリコンである請求項４〜８のいずれか１つに記載の装置。
【請求項１０】
前記エッチングストップ層は、Ｌ字形状の断面を有する請求項４〜９のいずれか１つに記載の装置。
【請求項１１】
ＣＭＯＳ型固体撮像装置に適用される請求項４〜１０のいずれか１つに記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体プロセスの微細化に伴い、半導体装置に形成されるＭＯＳトランジスタのゲート長や、ＭＯＳトランジスタのソース、ドレインに接続するアルミ配線の線幅や、半導体基板の上方向に積み重ねられた多層配線の線幅も小さくなっている。このため、配線の形成位置などのわずかなずれにより様々な問題が生じている。
【０００３】
図５は、従来の多層配線を有する半導体装置の構成を示す概略断面図である。この半導体装置１１５は、半導体基板１０１の上にＩＬＤ（ｉｎｔｅｒ  ｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）層１０２およびＩＭＤ（ｉｎｔｅｒ ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ）層１０３が積層され、ＩＬＤ層１０２とＩＭＤ層１０３との間に第１アルミ配線１１０が設けられ、ＩＭＤ層１０３の上には第２アルミ配線１１１が設けられている。また、半導体基板１０１と第１アルミ配線１１０とを電気的に接続する第１プラグ電極１０６および第１アルミ配線１１０と第２アルミ配線１１１を電気的に接続する第２プラグ電極１０７が設けられている。この半導体装置１１５では、半導体プロセスの微細化により、第１アルミ配線１１０および第２アルミ配線１１１の線幅と、第１プラグ電極１０６および第２プラグ電極１０７の断面の直径値は、実質的に同じとなっている。
【０００４】
図６（ａ）〜（ｉ）は、従来の多層配線を有する半導体装置の製造工程を示す概略断面図である。まず、図６（ａ）に示すように半導体基板１０１の上にＩＬＤ層１０２を形成し、その後、図６（ｂ）に示すように、半導体基板１０１であるトランジスタのソース又はドレイン上のＩＬＤ層１０２をドライエッチングして、開口１２２（コンタクトホール）を形成する。次に、この開口１２２が形成された半導体基板を所定の洗浄液で洗浄処理して、開口１２２の内壁に付着したポリマー等の生成物を除去する。次に、図６（ｃ）に示すように開口１２２内に第１プラグ電極１０６を形成する。
【０００５】
次に、図６（ｄ）に示すように、第１プラグ電極１０６上に第１アルミ配線１１０を形成する。次に、図６（ｅ）に示すように、第１アルミ配線１１０が形成されたＩＬＤ層１０２上にＩＭＤ層１０３を形成する。次に、図６（ｆ）、（ｇ）に示すように第１アルミ配線１１０上のＩＭＤ層１０３をドライエッチングして、開口１２６（ビアホール）を形成する。そして、この開口１２６が形成された半導体基板を所定の洗浄液で洗浄処理して、開口１２６の内壁に付着したポリマー等の生成物を除去する。ポリマー等を除去した後、図６（ｈ）に示すように開口１２６内に第２プラグ電極１０７を形成する。その後、図６（ｉ）に示すように第２プラグ電極１０７上に第２アルミ配線１１１を形成する。このようにして、図５に示した多層配線を有する半導体装置１１５を得ることができる。
【０００６】
しかし、第１アルミ配線１１０および第２アルミ配線１１１の線幅と、第１プラグ電極１０６および第２プラグ電極１０７の断面の直径値は、実質的に同じであるため、第１アルミ配線１１０や開口１２６の形成位置に少しのずれが生じた場合、問題が生じる。図７（ａ）および（ｂ）は、開口１２６の形成位置に少しのずれが生じた時の従来の多層配線を有する半導体装置の製造工程を示す概略断面図である。
【０００７】
図７（ａ）に示すように開口１２６の形成位置に少しのずれが生じた場合、開口１２６形成時のドライエッチングによって、ＩＬＤ層１０２をオーバエッチングする場合がある。この場合、ＩＬＤ層１０２のオーバエッチングにより、図７（ａ）に示すように第１プラグ電極１０６が露出してしまう場合がある。第１プラグ電極３が露出した状態で、開口１２６が形成された半導体基板を所定の洗浄液で洗浄処理すると、図７（ｂ）に示すようにこの洗浄液によって第１プラグ電極１０６が浸食されてしまう場合がある。第１プラグ電極１０６が浸食されると、半導体装置の信頼性が大きく損なわれてしまう。
【０００８】
そこで、特許文献１において、第１アルミ配線１１０の形成位置や開口１２６の形成位置が多少ずれてしまった場合でもＩＬＤ層１０２のオーバーエッチングを防止することができる電子デバイスの製造方法が提案されている。
【０００９】
図８は特許文献１の電子デバイスの製造工程の一部を示す概略断面図である。特許文献１では、従来の多層配線を有する半導体装置の製造方法と同様の工程により半導体基板１０１上に第１プラグ電極１０６が形成されたＩＬＤ層１０２を形成し、第１アルミ配線１１０を形成している。その後、図８（ａ）のように第１アルミ配線１１０を覆うようにＩＬＤ層１０２上にエッチングストップ層（酸窒化珪素層）１２８を形成し、さらに、エッチングストップ層１２８上にＩＭＤ層（酸化ケイ素層）１０３を形成している。
【００１０】
次に図８（ｂ）に示すように、ＩＭＤ層１０３に対するエッチング速度がエッチングストップ層１２８に対するエッチング速度よりも大きい第１のエッチング条件で、第１アルミ配線１１０上にあるＩＭＤ層１０３をエッチングして除去し、開口１２６を形成することによりエッチングストップ層１２８を露出させている。
次に図８（ｃ）に示すように、エッチングストップ層１２８に対するエッチング速度がＩＬＤ層１０２に対するエッチング速度よりも大きい第２のエッチング条件で、開口１２６により露出したエッチングストップ層１２８をエッチングして除去し、ＩＭＤ層１０３に第１アルミ配線１１０に至るビアホールを形成している。その後、従来の多層配線を有する半導体装置の製造方法と同様の工程により、多層配線を有する電子デバイスを製造している。
【００１１】
特許文献１で提案された電子デバイスの製造方法では、第１プラグ電極１０６に対して、第１アルミ配線１１０の形成位置や開口１２６の形成位置が多少ずれてしまった場合でも、ＩＬＤ層１０２はエッチングストップ層１２８によって保護されるので、開口１２６の形成時にＩＬＤ層１０２に対するオーバエッチングを防止することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００６−４９４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献１の製造方法では、第１アルミ配線１１０の位置に対して、開口１２６の形成位置がずれていた場合、図９（ａ）に示すように第１アルミ配線１１０上のエッチングストップ層１２８と共にＩＬＤ層１０２上のエッチングストップ層１２８を除去する場合がある。さらに、第１プラグ電極１０６に対して第１アルミ配線１１０の形成位置がずれていた場合、図９（ａ）に示すようにＩＬＤ層１０２上のエッチングストップ層１２８が除去されることにより第１プラグ電極１０６が露出する場合がある。このような場合、開口１２６が形成された半導体基板を所定の洗浄液で洗浄処理して、開口１２６の内壁に付着したポリマー等の生成物を除去すると、図９（ｂ）に示すようにこの洗浄液によって第１プラグ電極１０６が浸食されてしまう場合がある。第１プラグ電極１０６が浸食されると、半導体装置の信頼性が大きく損なわれてしまう。
【００１４】
また、半導体プロセスの微細化に伴いビアホールなどの開口の直径が小さくなり、ビアホールなどのエッチング形状安定化のために内壁に付着するポリマーなどの生成物の組成は変化し、従来の洗浄液では対応が困難になることが考えられる。そしてプラグ電極の対エッチング選択比が低減してしまう洗浄液を使用する必要がある場合、従来技術ではプラグ電極が侵食されてしまい、半導体装置の信頼性が大きく損なわれてしまうおそれがある。
本発明は、このような事情に鑑みてなされたものであり、信頼性の高い半導体装置の製造方法および半導体装置を提供する。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の製造方法は、半導体基板上に設けられた第１絶縁体層を貫く第１開口に第１プラグ電極を形成する工程と、第１絶縁体層上に第１プラグ電極と接触する第１配線層を形成する工程と、第１絶縁体層上および第１配線層上にエッチングストップ層および第２絶縁体層をこの順で形成する工程と、第１配線層上のエッチングストップ層および第２絶縁体層をドライエッチングを用いて除去することにより第１配線層を露出させ、第１配線層の側面上および第１絶縁体層の一部の上に設けられたエッチングストップ層ならびに第２絶縁体層を含むサイドウォールを形成する工程と、第１絶縁体層上、第１配線層上および前記サイドウォール上に第３絶縁体層を形成する工程と、ドライエッチングを用いて第１配線層の上に第３絶縁体層を貫く第２開口を形成する工程と、第２開口に第１配線層と接触する第２プラグ電極を形成する工程と、第３絶縁体層上に第２プラグ電極と接触する第３配線層を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法は、前記サイドウォール形成時に第１配線層を露出させるため、第３絶縁体層を貫く第２開口を形成する際にエッチングストップ層を除去する必要がない。このため、第３絶縁体層を貫く第２開口の形成位置が第１配線層に対してずれても、第２開口形成時のドライエッチングは、サイドウォールに含まれる第１絶縁体層上のエッチングストップ層で止めることができる。このことにより、第２開口の形成により第１プラグ電極の露出を防止することができる。
このことにより、この第２開口の洗浄処理による第１プラグ電極の侵食を防止することができるため、第１配線層または第２開口の形成位置に多少のずれが生じても信頼性の高い半導体装置を製造することができる。
また、サイドウォールをエッチングストップ層と第２絶縁体層の積層膜とすることで、エッチングストップ層のみでサイドウォールを形成する場合に比べ、トランジスタに発生するストレスを低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態の半導体装置の構成を示す概略断面図である。
【図２】本発明の一実施形態の半導体装置の構成を示す概略断面図である。
【図３】本発明の一実施形態の半導体装置の製造工程を示す概略断面図である。
【図４】本発明の一実施形態の半導体装置の製造工程を示す概略断面図である。
【図５】従来の多層配線を有する半導体装置の構成を示す概略断面図である。
【図６】従来の多層配線を有する半導体装置の製造工程を示す概略断面図である。
【図７】従来の多層配線を有する半導体装置の製造工程を示す概略断面図である。
【図８】特許文献１の電子デバイスの製造工程を示す概略断面図である。
【図９】特許文献１の電子デバイスの製造工程を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
【００１９】
１．半導体装置の構成
図１は、本発明の一実施形態の半導体装置の構造を示す概略断面図である。
本実施形態の半導体装置１５は、半導体基板１上に設けられた第１絶縁体層２と、第１絶縁体層２上に設けられた第１配線層１１と、第１絶縁体層２上および第１配線層１１上に設けられた第３絶縁体層４と、第１絶縁体層２を貫きかつ第１配線層１１と接触した第１プラグ電極８と、第３絶縁体層４を貫きかつ第１配線層１１と接触しかつ第１プラグ電極８の直上に設けられた第２プラグ電極９と、第１配線層１１の側面上に設けられたエッチングストップ層６および第２絶縁体層３を含むサイドウォール１０とを備え、エッチングストップ層６は、第１絶縁体層２上の一部を覆う。
図２は、本発明の一実施形態の半導体装置の構造を示す概略断面図である。
また、本実施形態の半導体装置１５は、半導体基板１上に設けられた第２配線層１６をそなえてもよい。
また、本実施形態の半導体装置１５は、第３絶縁体層４上に設けられた第３配線層１２を備えてもよい。
【００２０】
図３は、本実施形態の半導体装置の製造工程を示す概略断面図である。
本実施形態の半導体装置１５の製造方法は、半導体基板１上に設けられた第１絶縁体層２を貫く第１開口１７に第１プラグ電極８を形成する工程と、第１絶縁体層２上に第１プラグ電極８と接触する第１配線層１１を形成する工程と、第１絶縁体層２上および第１配線層１１上にエッチングストップ層６および第２絶縁体層３をこの順で形成する工程と、第１配線層１１上のエッチングストップ層６および第２絶縁体層３をドライエッチングを用いて除去することにより第１配線層１１を露出させ、第１配線層１１の側面上および第１絶縁体層２の一部の上に設けられたエッチングストップ層６ならびに第２絶縁体層３を含むサイドウォール１０を形成する工程と、第１絶縁体層２上、第１配線層１１上およびサイドウォール１０上に第３絶縁体層４を形成する工程と、ドライエッチングを用いて第１配線層１１の上に第３絶縁体層４を貫く第２開口２０を形成する工程と、第２開口２０に第１配線層１１と接触する第２プラグ電極９を形成する工程と、第３絶縁体層４上に第２プラグ電極９と接触する第３配線層１２を形成する工程とを備えることを特徴とする。
【００２１】
また、本実施形態の半導体装置１５の製造方法は、半導体基板１上に第２配線層１６を形成する工程、半導体基板１上に第１絶縁体層２を形成する工程および第１絶縁体層２を貫く第１開口１７を形成する工程を備えてもよい。
以下、本発明の半導体装置１５、その構成要素およびその製造方法について説明する。
【００２２】
１−１．半導体装置
半導体装置１５は、多層配線を有する半導体装置であれば特に限定されないが、例えば、ＭＯＳ型半導体装置であり、また、ＣＭＯＳ型固体撮像装置である。
【００２３】
１−２．半導体基板
半導体基板１は、特に限定されないが、例えば、ＭＯＳ型半導体基板であり、また、ＣＭＯＳ型固体撮像装置用基板である。また、例えば、半導体基板１にはソース、ドレイン、ゲートが形成されていてもよい。
【００２４】
１−３．第２配線層
第２配線層１６は、半導体基板１の上に設けられてもよい。また、第２配線層１６は、第１プラグ電極８と接触してもよい。また、第２配線層１６は、第１プラグ電極８を介して第１配線層１１と電気的に接続されてもよい。また、第２配線層１６は、半導体基板１に含まれるソース、ゲートまたはドレインと電気的に接続されていてもよい。また、第２配線層１６は、ソース、ゲートまたはドレインの直上に設けられてもよい。また、第２配線層１６の線幅は、第１プラグ電極８の円形の断面の直径と実質的に同じであってもよい。
【００２５】
なお本明細書において「実質的に同じ」とは、一方の長さを１００としたとき他方が８０〜１２０の間の長さであることをいう。
第２配線層１６の材料は、導電性材料なら特に限定されないが、例えば、アルミニウム、チタン、タングステンなどの金属からなる。
第２配線層１６の厚さは、特に限定されないが、例えば、２００ｎｍ〜５００ｎｍである。
第２配線層１６の線幅は、特に限定されないが、例えば、０．２μｍ〜０．５μｍである。
第２配線層１６の形成方法は、特に限定されないが、例えば、半導体基板１上に金属層をスパッタリングにより形成し、金属層の上にレジストパターンを形成する。その後、ドライエッチングにより金属層の一部を除去した後、レジストパターンを除去することにより、第２配線層１６を形成することができる。
【００２６】
１−４．第１絶縁体層
第１絶縁体層２は、半導体基板１上に設けられていれば特に限定されない。
第１絶縁体層２の材料は、特に限定されないが、例えば、酸化シリコンからなる。
第１絶縁体層２の厚さは、特に限定されないが、例えば、５００ｎｍ〜１０００ｎｍである。
第１絶縁体層２の形成方法は、特に限定されないが例えばＣＶＤ法により形成することができる。
【００２７】
１−５．第１プラグ電極
第１プラグ電極８は、第１絶縁体層２を貫き第１配線層１１と接触すれば、特に限定されない。また、第１プラグ電極８は、半導体基板１に含まれるソース、ドレイン、ゲートと電気的に接続してもよく、半導体基板１上に設けられた第２配線層１６と接触してもよい。また、第１プラグ電極８は、ソース、ドレイン、ゲートの直上に設けられてもよく、第２配線層１６の直上に設けられてもよい。また、第１プラグ電極８は、他の絶縁体層間に設けられた配線層と電気的に接続してもよい。また、第１プラグ電極８は、半導体基板１と平行な円形の断面を有してもよい。
第１プラグ電極８の材料は、導電体であれば特に限定されないが、例えば、タングステン（Ｗ）などの金属である。
第１プラグ電極８が円形の断面を有する場合、断面の直径は、特に限定されないが、例えば、０．２μｍ〜０．５μｍである。なおこの断面の直径は、第２配線層１６の線幅または第１配線層１１の線幅と実質的に同じであってもよい。
【００２８】
第１プラグ電極８の形成方法は特に限定されないが、例えば、まず、半導体基板１の上に形成した第１絶縁体層２の上にレジストパターンを形成後、第１絶縁体層２のドライエッチングを行い、図３（ａ）のように第１開口１７（コンタクトホール）を形成する。その後、第１開口１７を所定の洗浄液で洗浄することにより第１開口１７の内壁に付着したポリマーなどの生成物を除去することができる。その後、第１開口１７にタングステンなどの金属をスパッタリングなどで堆積させ、ＣＭＰ処理を行うことにより第１プラグ電極８を形成することができる。
【００２９】
１−６．第１配線層
第１配線層１１は、第１絶縁体層２上に設けられ、第１プラグ電極８および第２プラグ電極９と接触する。また、第１配線層１１の線幅は、第１プラグ電極８の断面の直径と実質的に同じであってもよい。また、第１配線層１１の線幅は、第２プラグ電極９の断面の直径と実質的に同じであってもよい。また、第１配線層１１は、第１プラグ電極８の直上に設けられてもよい。
第１配線層１１の材料は、導電性材料なら特に限定されないが、例えば、アルミニウム、チタン、タングステンなどの金属からなる。
第１配線層１１の厚さは、特に限定されないが、例えば、２００ｎｍ〜５００ｎｍである。
第１配線層１１の線幅は、特に限定されないが、例えば、０．２μｍ〜０．５μｍである。
第１配線層１１の形成方法は、特に限定されないが、例えば、第２配線層１６と同様の方法により形成できる。第１配線層１１を形成することにより図３（ｂ）のような断面を有する半導体基板とすることができる。
【００３０】
１−７．エッチングストップ層
エッチングストップ層６は、第１配線層１１の側面上に設けられかつ第１絶縁体層２上の一部を覆う。また、エッチングストップ層６は、サイドウォール１０に含まれる。
エッチングストップ層６の材料は、例えば第２開口２０を形成するときのドライエッチングに対するエッチング速度が第２絶縁体層３および第３絶縁体層４よりも遅い材料であってもよい。エッチングストップ層６の材料は、特に限定されないが例えば、窒化シリコン、酸窒化シリコンである。例えば、エッチングストップ層６を窒化シリコンで形成し、第２絶縁体層３および第３絶縁体層４を酸化シリコンで形成した場合、窒化シリコン対酸化シリコンのエッチング選択比は、１：２０とすることができる。
【００３１】
エッチングストップ層６は、Ｌ字形状の断面を有してもよい。Ｌ字形状の断面は、第１配線層１１の側面上のエッチングストップ層６を縦とし、第１絶縁体層２上のエッチングストップ層６を横とすることができる。また、この縦と横のエッチングストップ層６の角は、丸みを帯びていてもよい。また、この縦のエッチングストップ層６の第１配線層１１の側壁の高さ方向の長さを１００としたとき、横のエッチングストップ層６の第１絶縁体層２と平行な方向の長さは、２０〜１００であってもよい。
エッチングストップ層６の厚さは、特に限定されないが、例えば、１０〜５０ｎｍである。
【００３２】
エッチングストップ層６の形成方法は、特に限定されないが、例えば、ＣＶＤ法により第１絶縁体層２上（第１配線層１１の形成位置がずれて第１プラグ電極８が露出している場合、第１プラグ電極８上を含む）および第１配線層１１上（第１配線層１１の上面および側面の上を含む）形成することができる。エッチングストップ層６を形成することにより、図３（ｃ）に示すような断面を有する半導体基板とすることができる。
また、エッチングストップ層６は、サイドウォール１０の形成するときに一部が除去される。
【００３３】
１−８．第２絶縁体層
第２絶縁体層３は、エッチングストップ層６の上に設けられ、エッチングストップ層６とともにサイドウォール１０に含まれる。
第２絶縁体層３の材料は、例えば第２開口２０を形成するときのドライエッチングに対するエッチング速度がエッチングストップ層６よりも速い材料であってもよく、例えば酸化シリコンである。
第２絶縁体層３の厚さは、特に限定されないが、形成時において例えば、５０〜１００ｎｍである。
第２絶縁体層３の形成方法は、特に限定されないが、例えば、ＣＶＤ法により形成することができる。第２絶縁体層３を形成することにより、図３（ｄ）に示すような断面を有する半導体基板とすることができる。
また、第２絶縁体層３は、サイドウォール１０の形成するときに一部が除去される。
【００３４】
１−９．サイドウォール
サイドウォール１０は、第１配線層１１の側面上および第１絶縁体層２の一部の上に設けられたエッチングストップ層６ならびに第２絶縁体層３を含む。また、サイドウォール１０は、第１プラグ電極８の直上に設けられていてもよい。
なお、サイドウォール１０とは、第１配線層１１の側壁膜をいい、サイドウォール１０は、第１絶縁体層２の一部の上にも設けられるが、第１配線層１１の上には設けられていない。ただし、第１配線層１１と第２プラグ電極９との電気的接続を阻害しない範囲で、エッチングストップ層６は、第１配線層１１上に一部残留していてもよい、また、残留していなくてもよい。
【００３５】
サイドウォール１０の形成方法は、第１絶縁体層２上および第１配線層１１上にエッチングストップ層６および第２絶縁体層３をこの順で形成し、第１配線層１１上のエッチングストップ層６および第２絶縁体層３をドライエッチングすることにより第１配線層１１を露出させることにより形成される。サイドウォール１０を形成することにより、図３（ｅ）に示すような断面を有する半導体基板とすることができる。
【００３６】
図４は、第１プラグ電極８に対して第１配線層１１および第２開口２０の形成位置がずれたときの半導体基板の製造工程の一部を示す概略断面図である。第１配線層１１を露出させることにより、第２開口２０を形成する工程においてエッチングストップ層６を除去する必要がなくなる。このため、図４（ａ）のように第３絶縁体層４を貫く第２開口２０の形成位置が第１配線層１１に対してずれても、第２開口２０形成時のドライエッチングは、第１絶縁体層２上のエッチングストップ層６で止めることができる。このことにより、第３絶縁体層４を貫く第２開口２０の形成により第１プラグ電極８の露出を防止することができる。
このことにより、この第２開口２０の洗浄処理による侵食を防止することができるため、第１配線層１１または第２開口２０の形成位置に多少のずれが生じても図４（ｂ）のように第１プラグ電極８が侵食されていない信頼性の高い半導体装置を製造することができる。
【００３７】
また、サイドウォール１０は、エッチバック技術を用いて第１配線層１１上のエッチングストップ層６および第２絶縁体層３をドライエッチングすることにより形成してもよい。また、第１配線層１１上のエッチングストップ層６および第２絶縁体層３のドライエッチングは、レジストパターン（マスク）を形成せずに行ってもよい。
【００３８】
例えば、第１配線層１１上のエッチングストップ層６および第２絶縁体層３をドライエッチングする条件は、ＲＩＥ装置を用い、エッチングガスとしてＣＦ4：１０〜１００ｓｃｃｍ、ＣＨＦ3：１０〜５０ｓｃｃｍ、Ｏ2：１０〜５０ｓｃｃｍ、Ａｒ：５０〜１５０ｓｃｃｍを用い、高周波出力：２００〜１０００Ｗ、真空度１０〜１００ｍＴｏｒｒで行うことができる。また、好ましくは、ＲＩＥ装置を用い、エッチングガスとしてＣＦ4：５０ｓｃｃｍ、ＣＨＦ3：２０ｓｃｃｍ、Ｏ2：２０ｓｃｃｍ、Ａｒ：１００ｓｃｃｍを用い、高周波出力：５００Ｗ、真空度：６０ｍＴｏｒｒで行うことができる。
【００３９】
１−１０．第３絶縁体層
第３絶縁体層４は、第１絶縁体層２上、第１配線層１１上およびサイドウォール１０上に設けられる。
第３絶縁体層４の材料は、特に限定されないが例えば酸化シリコンである。
第３絶縁体層４の厚さは、特に限定されないが例えば、５００ｎｍ〜１０００ｎｍである。
第３絶縁体層４の形成方法は、特に限定されないが例えばＣＶＤ法により形成することができる。第３絶縁体層４を形成することにより、図３（ｆ）に示すような断面を有する半導体基板とすることができる。
【００４０】
１−１１．第２プラグ電極
第２プラグ電極９は、第３絶縁体層４を貫き第１配線層１１と接触すれば、特に限定されない。また、第２プラグ電極９は、第３絶縁体層４上に設けられた第３配線層１２と接触してもよい。また、第２プラグ電極９は、第１配線層１１の直上に設けられてもよい。また、第２プラグ電極９は、第１プラグ電極８の直上に設けられてもよい。また、第２プラグ電極９は、半導体基板１と平行な円形の断面を有してもよい。
第２プラグ電極９の材料は、導電体であれば特に限定されないが、例えば、タングステン（Ｗ）などの金属である。
第２プラグ電極９が円形の断面を有する場合、断面の直径は、特に限定されないが、例えば、０．２μｍ〜０．５μｍである。なおこの断面の直径は、第１配線層１１の線幅または第３配線層１２の線幅と実質的に同じであってもよい。また、第２プラグ電極９の断面の直径は、第１プラグ電極８の断面の直径と実質的に同じであってもよい。
【００４１】
第２プラグ電極９は、ドライエッチングすることにより第１配線層１１の上に第３絶縁体層４を貫く第２開口２０を形成する工程と、第２開口２０を所定の洗浄液で洗浄処理する工程と、第２開口２０に第２プラグ電極９を形成する工程により形成されてもよい。また、第２開口２０は、第１配線層１１の直上に設けられてもよい。より具体的に説明すると、例えば、まず、図３（ｇ）のように第３絶縁体層４の上にレジストパターン１８を形成後、第３絶縁体層４のドライエッチングを行い、図３（ｈ）のように第２開口２０（ビアホール）を形成する。このことにより、第１配線層１１を露出させることができる。また、このとき、第１配線層１１上のエッチングストップ層６は除去されているため、エッチングストップ層６を除去する必要がない。このため、第２開口２０または第１配線層１１の形成位置にずれが生じた場合でも、このドライエッチングにより、第１プラグ電極８が露出することを防止することができる。その結果、第１プラグ電極８の侵食を防止することができる。
このドライエッチングは、第３絶縁体層４に対するエッチング速度が、エッチングストップ層６に対するエッチング速度よりも速いエッチング条件で行うことができる。
【００４２】
その後、第２開口２０を所定の洗浄液で洗浄することにより第２開口２０の内壁に付着したポリマーなどのエッチング反応生成物を除去することができる。その後、第２開口２０にタングステンなどの金属をスパッタリングなどで堆積させ、ＣＭＰ処理を行うことにより第２プラグ電極９を形成することができる。第２プラグ電極９を形成することにより、図３（ｉ）に示すような断面を有する半導体基板とすることができる。
【００４３】
なお、エッチング反応生成物としては、フッ化アルミニウムが生成していると考えられる。
また、第２開口２０を洗浄する洗浄液には希フッ酸薬液を用いることができる。
【００４４】
１−１２．第３配線層
第３配線層１２は、第３絶縁体層４の上に設けることができる。また、第３配線層１２は、第２プラグ電極９を介して第１配線層１１と電気的に接続してもよい。また、第３配線層１２は第２プラグ電極と接触してもよい。また、第３配線層１２は、第２プラグ電極９の直上に設けられてもよい。また、第３配線層１２の線幅は、第１プラグ電極８または第２プラグ電極９の円形の断面の直径と実質的に同じであってもよい。
第３配線層１２の材料は、導電性材料なら特に限定されないが、例えば、アルミニウム、チタン、タングステンなどの金属である。
第３配線層１２の厚さは、特に限定されないが、例えば、２００ｎｍ〜５００ｎｍである。
第３配線層１２の線幅は、特に限定されないが、例えば、０．２μｍ〜０．５μｍである。
第３配線層１２の形成方法は、特に限定されないが、例えば、第２配線層１６と同様の方法により形成できる。第３配線層１２を形成することにより図３（ｊ）のような断面を有する半導体装置を得ることができる。
【符号の説明】
【００４５】
１： 半導体基板    ２：第１絶縁体層    ３：第２絶縁体層    ４：第３絶縁体層    ６：エッチングストップ層    ８：第１プラグ電極    ９：第２プラグ電極    １０：サイドウォール    １１：第１配線層    １２：第３配線層    １５：半導体装置    １６：第２配線層    １７：第１開口    １８：レジストパターン    ２０：第２開口
１０１：半導体基板    １０２：ＩＬＤ層    １０３：ＩＭＤ層    １０６：第１プラグ電極    １０７：第２プラグ電極    １１０：第１アルミ配線    １１１：第２アルミ配線    １１５：半導体装置    １２０：レジストパターン    １２２：開口    １２４：レジストパターン    １２６：開口    １２８：エッチングストップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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