(57)【要約】【課題】信頼性が高く良好な特性を有する半導体装置を提供する。【解決手段】半導体基板１０１上に形成され、チャネル領域とチャネル領域を挟むソース／ドレイン・エクステンション領域１０８の少なくとも一部とを含むＳｉＧｅ膜１０４ａと、半導体基板の表面領域に形成され、ソース／ドレイン・エクステンション領域に接するソース／ドレイン・コンタクト領域１１０と、ＳｉＧｅ膜上に形成されたゲート絶縁膜１０５およびゲート電極１０６を有するゲート構造と、ＳｉＧｅ膜上に形成され、且つゲート構造の側面に形成された第１の側壁膜１０７と、ＳｉＧｅ膜上に形成され、且つ第１の側壁膜上に形成された第２の側壁膜１０９と、ソース／ドレイン・コンタクト領域上に形成され、且つＳｉＧｅ膜の側面および第２の側壁膜上に形成された第３の側壁膜１１１と、ソース／ドレイン・コンタクト領域上に形成されたシリサイド膜１１２と、を備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に部分的に形成され、チャネル領域と前記チャネル領域を挟む一対のソース／ドレイン・エクステンション領域の少なくとも一部とを含むＳｉＧｅ膜と、
前記半導体基板の表面領域に形成され、前記一対のソース／ドレイン・エクステンション領域に接する一対のソース／ドレイン・コンタクト領域と、
前記ＳｉＧｅ膜上に形成されたゲート絶縁膜およびこのゲート絶縁膜上に形成されたゲート電極を有するゲート構造と、
前記ＳｉＧｅ膜上に形成され、且つ前記ゲート構造の側面に形成された第１の側壁膜と、
前記ＳｉＧｅ膜上に形成され、且つ前記第１の側壁膜上に形成された第２の側壁膜と、
前記ソース／ドレイン・コンタクト領域上に形成され、且つ前記ＳｉＧｅ膜の側面および前記第２の側壁膜上に形成された第３の側壁膜と、
前記一対のソース／ドレイン・コンタクト領域上に形成された一対のシリサイド膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の側壁膜の誘電率は、前記ゲート絶縁膜の誘電率よりも低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の側壁膜は、前記ＳｉＧｅ膜および前記シリサイド膜で挟まれた部分を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記シリサイド膜はＧｅを含まないことを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板上にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜上にゲート絶縁膜および前記ゲート絶縁膜上のゲート電極を有するゲート構造を形成する工程と、
前記ＳｉＧｅ膜上且つ前記ゲート構造の側面に第１の側壁膜を形成する工程と、
前記ゲート構造および前記第１の側壁膜をマスクとして用いて少なくとも前記ＳｉＧｅ膜に不純物を導入して、ソース／ドレイン・エクステンション領域を形成する工程と、
前記ＳｉＧｅ膜上且つ前記第１の側壁膜上に第２の側壁膜を形成する工程と、
前記ゲート構造、前記第１の側壁膜および前記第２の側壁膜に覆われた第１の部分以外の前記ＳｉＧｅ膜を除去する工程と、
前記ゲート構造、前記第１の側壁膜および前記第２の側壁膜をマスクとして用いて前記半導体基板に不純物を導入して、ソース／ドレイン・コンタクト領域を形成する工程と、
前記ソース／ドレイン・コンタクト領域上、且つ前記ＳｉＧｅ膜の第１の部分の側面および前記第２の側壁膜上に第３の側壁膜を形成する工程と、
前記ソース／ドレイン・コンタクト領域上にシリサイド膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでおり、超微細化・超高速の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の開発が進められている。この種のＦＥＴでは、ゲート電極直下のチャネル領域の面積が従来のＦＥＴと比較して非常に小さくなっている。このためチャネル領域を走行する電子あるいはホールの移動度は、チャネル領域に印加される応力により大きな影響を受ける。このようなチャネル領域に印加される応力を最適化して、ＦＥＴの動作速度を向上させる技術も提案されている。
【０００３】
動作速度を向上させる技術として、チャネル領域にＳｉＧｅ膜を用いるＦＥＴが提案されている（例えば特許文献１参照）。チャネル領域にＳｉＧｅ膜を形成すると、正孔の移動度が増加し、ＦＥＴの性能を向上させることができる。しかしながら、従来はＳｉＧｅ膜の形成位置等について、必ずしも適正化されているとは言えなかった。そのため、信頼性が高く良好な特性を有する半導体装置を得ることが困難であった。
【特許文献１】特許第２５２８５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、信頼性が高く良好な特性を有する半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の第一の視点に係る半導体装置は、半導体基板上に部分的に形成され、チャネル領域と前記チャネル領域を挟む一対のソース／ドレイン・エクステンション領域の少なくとも一部とを含むＳｉＧｅ膜と、前記半導体基板の表面領域に形成され、前記一対のソース／ドレイン・エクステンション領域に接する一対のソース／ドレイン・コンタクト領域と、前記ＳｉＧｅ膜上に形成されたゲート絶縁膜およびこのゲート絶縁膜上に形成されたゲート電極を有するゲート構造と、前記ＳｉＧｅ膜上に形成され、且つ前記ゲート構造の側面に形成された第１の側壁膜と、前記ＳｉＧｅ膜上に形成され、且つ前記第１の側壁膜上に形成された第２の側壁膜と、前記ソース／ドレイン・コンタクト領域上に形成され、且つ前記ＳｉＧｅ膜の側面および前記第２の側壁膜上に形成された第３の側壁膜と、前記一対のソース／ドレイン・コンタクト領域上に形成された一対のシリサイド膜と、を備えることを特徴とする。
【０００６】
本発明の第二の視点に係る半導体装置の製造方法は、半導体基板上にＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜上にゲート絶縁膜および前記ゲート絶縁膜上のゲート電極を有するゲート構造を形成する工程と、前記ＳｉＧｅ膜上且つ前記ゲート構造の側面に第１の側壁膜を形成する工程と、前記ゲート構造および前記第１の側壁膜をマスクとして用いて少なくとも前記ＳｉＧｅ膜に不純物を導入して、ソース／ドレイン・エクステンション領域を形成する工程と、前記ＳｉＧｅ膜上且つ前記第１の側壁膜上に第２の側壁膜を形成する工程と、前記ゲート構造、前記第１の側壁膜および前記第２の側壁膜に覆われた第１の部分以外の前記ＳｉＧｅ膜を除去する工程と、前記ゲート構造、前記第１の側壁膜および前記第２の側壁膜をマスクとして用いて前記半導体基板に不純物を導入して、ソース／ドレイン・コンタクト領域を形成する工程と、前記ソース／ドレイン・コンタクト領域上、且つ前記ＳｉＧｅ膜の第１の部分の側面および前記第２の側壁膜上に第３の側壁膜を形成する工程と、前記ソース／ドレイン・コンタクト領域上にシリサイド膜を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、信頼性が高く良好な特性を有する半導体装置およびその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態の詳細を図面を参照して説明する。
【０００９】
まず、本実施形態を説明する前に、本実施形態の比較例について説明する。図１は、比較例の基本的な構造を模式的に示した断面図である。
【００１０】
図１に示すように、ｐ型のウェル領域１０３を有する半導体基板１０１内には素子分離絶縁膜１０２が形成されている。半導体基板１０１上には、チャネル領域やソース／ドレイン・エクステンション領域１０８を有するＳｉＧｅ膜１０４が形成されている。また、半導体基板１０１の表面領域には、ソース／ドレイン・エクステンション領域１０８に接する一対のソース／ドレイン・コンタクト領域１１０が形成されている。
【００１１】
ＳｉＧｅ膜１０４上には、ゲート絶縁膜１０５およびゲート絶縁膜１０５上に形成されたゲート電極１０６を有するゲート構造が形成されている。また、ＳｉＧｅ膜１０４上且つゲート構造の側面には第１の側壁膜（オフセットスペーサー）１０７が形成されている。また、ＳｉＧｅ膜１０４上且つ第１の側壁膜１０７上には第２の側壁膜１０９が形成されている。
【００１２】
上記比較例によると、ＳｉＧｅ膜１０４が表面に露出している。このため、ソース／ドレイン・コンタクト領域１１０およびゲート電極１０６上にシリサイド膜を形成する前に行われる、ＨＦ溶液、アルカリ溶液（例えば、ＮＨ４ＯＨ、コリン）または過酸化水素水などの薬液を用いた洗浄の際に、ＳｉＧｅ膜１０４がエッチングされてしまう。その結果、サイドエッチングによる側壁膜の剥がれや、表面モフォロジー荒れによるシリサイドの異常成長等が発生する。
【００１３】
図２は、本実施形態に係る半導体装置（ｐチャネルＦＥＴ）の基本的な構造を模式的に示した断面図である。
【００１４】
図２に示すように、ｐ型のウェル領域１０３を有する半導体基板（シリコンを主成分とする基板、例えばシリコン基板）１０１には素子分離絶縁膜（素子分離領域）１０２が形成されている。半導体基板１０１上には、チャネル領域と、チャネル領域を挟む一対のソース／ドレイン・エクステンション領域１０８の少なくとも一部とを含む厚さ２〜１０ｎｍ程度のＳｉＧｅ膜１０４ａが形成されている。また、半導体基板１０１の表面領域には、ソース／ドレイン・エクステンション領域１０８に接する一対のソース／ドレイン・コンタクト領域１１０が形成されている。
【００１５】
ＳｉＧｅ膜１０４ａ上には、ゲート絶縁膜１０５およびゲート絶縁膜１０５上に形成されたゲート電極１０６を有するゲート構造が形成されている。なお、ゲート絶縁膜１０５は、比誘電率が３．９（シリコン酸化膜の比誘電率に相当）より高い絶縁膜（シリコン窒化膜や高誘電体膜）で形成されている。また、ゲート電極１０６は、多結晶シリコンで形成されている。ＳｉＧｅ膜１０４上且つゲート構造の側面には、幅が２〜５ｎｍ程度の第１の側壁膜１０７が形成されている。第１の側壁膜１０７はシリコン酸化膜で形成されており、ゲート絶縁膜１０５よりも誘電率が低い。また、ＳｉＧｅ膜１０４上且つ第１の側壁膜１０７上には第２の側壁膜１０９が形成されている。この第２の側壁膜１０９はシリコン窒化膜で形成されている。ソース／ドレイン・コンタクト領域１１０上、且つＳｉＧｅ膜１０４ａの側面および第２の側壁膜１０９上には第３の側壁膜１１１が形成されている。この第３の側壁膜１１１はシリコン酸化膜で形成されている。
【００１６】
ソース／ドレイン・コンタクト領域１１０上には、一対のシリサイド膜１１２が形成されている。このシリサイド膜１１２およびＳｉＧｅ膜１０４ａによって第３の側壁膜１１１の一部が挟まれている。また、ゲート電極１０６の表面領域には、シリサイド膜１１３が形成されている。シリサイド膜１１２およびシリサイド膜１１３はニッケルモノシリサイド膜（ＮｉＳｉ膜）で形成されている。シリサイド膜として、ＮｉＰｔシリサイド膜を用いてもよい。また、シリサイド膜１１２およびシリサイド膜１１３にはＧｅは含有されていない。
【００１７】
上記実施形態によれば、ＳｉＧｅ膜１０４ａは、第３の側壁膜１１１に挟まれており、第３の側壁膜１１１によって側面が覆われている。このため、シリサイド膜形成前の薬液洗浄処理の際のＳｉＧｅ膜１０４ａのエッチングを防止することが可能である。その結果、サイドエッチングによる側壁膜のはがれや、表面モフォロジー荒れによる、シリサイド膜の異常成長等を抑制することができる。
【００１８】
また、ＳｉＧｅ膜上にシリサイド膜を形成するわけではないので、ＮｉおよびＧｅ間の反応速度とＮｉおよびＳｉ間の反応速度の違いによるシリサイドの異常成長等を抑制することもできる。その結果、Ｇｅを含有しない良質のシリサイド膜を得ることが可能である。
【００１９】
また、ゲート絶縁膜１０５の側面に、ゲート絶縁膜１０５よりも誘電率の低い絶縁膜で形成された第１の側壁膜１０７が設けられている。このため、ゲート絶縁膜１０５の端部での電界集中が抑制され、リーク電流を抑制することが可能である。
【００２０】
本実施形態に係る半導体装置の基本的な製造方法について、図２〜図７を参照して説明する。
【００２１】
先ず、図３に示すように、半導体基板１０１に形成された素子分離溝にシリコン酸化膜を堆積して、素子分離絶縁膜１０２を形成する。次に、素子分離絶縁膜１０２に囲まれた半導体基板１０１にウェル領域１０３を形成する。続いて、素子分離絶縁膜１０２で囲まれた半導体基板１０１表面に、エピタキシャル成長によって厚さ２〜１０ｎｍ程度（好ましくは、５〜７ｎｍ程度）のＳｉＧｅ膜１０４を形成する。ＳｉＧｅ膜１０４におけるＧｅの含有率は、１０原子％〜５０原子％程度が望ましく、３０原子％程度がより望ましい。
【００２２】
次に、図４に示すように、ゲート絶縁膜１０５として、シリコン窒化膜や高誘電体膜等の絶縁膜を形成し、ゲート絶縁膜１０５上にゲート電極膜１０６となる多結晶シリコン膜を形成する。次に、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことにより、ゲート絶縁膜１０５およびゲート電極１０６からなるゲート構造が形成される。続いて、２〜１０ｎｍ程度のシリコン酸化膜を全面に堆積し、ＲＩＥ等の異方性エッチングを行うことにより、ＳｉＧｅ膜１０４上且つゲート構造の側面に第１の側壁膜１０７が形成される。第１の側壁膜１０７の誘電率は、ゲート絶縁膜１０５の誘電率よりも低い。続いて、ゲート構造および第１の側壁膜１０７をマスクとして用いて、ＳｉＧｅ膜１０４および半導体基板１０１にボロン等の不純物をイオン注入により導入する。さらに、ＲＴＡ（Rapid Thermal Anneal）等の高温短時間熱処理を行うことで、ＳｉＧｅ膜１０４且つ半導体基板１０１にソース／ドレイン・エクステンション領域１０８が形成される。なお、ＳｉＧｅ膜１０４の膜厚や不純物の導入条件によっては、ソース／ドレイン・エクステンション領域１０８がＳｉＧｅ膜１０４にのみ形成され、半導体基板１０１には形成されない場合もある。
【００２３】
次に、図５に示すように、シリコン窒化膜を全面に堆積し、ＲＩＥ等の異方性エッチングを行うことにより、ＳｉＧｅ膜１０４上および第１の側壁膜１０７上に第２の側壁膜１０９が形成される。その後、ゲート構造、第１の側壁膜１０７および第２の側壁膜１０９をマスクとしてＲＩＥ等の異方性エッチングを行う。これにより、ゲート構造、第１の側壁膜および第２の側壁膜に覆われた領域以外のＳｉＧｅ膜１０４が除去され、ＳｉＧｅ膜の一部（第１の部分）１０４ａが残る。なお、第２の側壁膜１０９を形成する際に連続的にＲＩＥを行って、ＳｉＧｅ膜１０４ａのパターンを形成しても良い。
【００２４】
次に、図６に示すように、ゲート構造、第１の側壁膜１０７および第２の側壁膜１０９をマスクとして用いて、半導体基板１０１にボロン等のｐ型不純物をイオン注入により導入する。さらに、ＲＴＡ等の高温短時間熱処理を行うことで、半導体基板１０１にソース／ドレイン・コンタクト領域１１０が形成される。
【００２５】
次に、図７に示すように、シリコン酸化膜を全面に堆積し、ＲＩＥ等の異方性エッチングを行う。これにより、ソース／ドレイン・コンタクト領域１１０上、且つＳｉＧｅ膜１０４ａの側面および第２の側壁膜１０９上に第３の側壁膜１１１が形成される。
【００２６】
次に、図２に示すように、ソース／ドレイン・コンタクト領域１１０の表面にシリサイド膜１１２としてニッケルモノシリサイド膜を形成し、ゲート電極１０６の表面にシリサイド膜１１３としてニッケルモノシリサイド膜を形成する。具体的には以下の通りである。
【００２７】
まず、前処理として、ＨＦ溶液（例えば、ＨＦ濃度０．２％〜１％）、アルカリ溶液（例えば、ＮＨ４ＯＨ、コリン）または過酸化水素水等の薬液を用いた洗浄処理を行う。続いて、全面にニッケル膜を堆積する。さらに、熱処理によってニッケル膜を下地のシリコンと反応させることで、シリサイド膜１１２およびシリサイド膜１１３が形成される。
【００２８】
その後、配線層（図示せず）を形成し、半導体装置１００が得られる。
【００２９】
上記製造方法によれば、ＳｉＧｅ膜１０４ａの側面が第３の側壁膜１１１で覆われているため、薬液を用いた洗浄の際のＳｉＧｅ膜１０４ａのエッチングを防止することが可能である。その結果、ＳｉＧｅ膜１０４ａのサイドエッチングによる側壁膜のはがれやＳｉＧｅ膜１０４表面のエッチングによるモフォロジー荒れを防止することができる。また、シリサイド膜形成時にＧｅとの反応が防止されるため、安定して良質のシリサイド膜を形成することができる。
【００３０】
なお、上述した実施形態において、ＳｉＧｅ膜１０４には炭素（Ｃ）が添加されていてもよい。ＳｉＧｅ膜にＣを添加することで、ゲート絶縁膜１０５界面への不純物の拡散抑制やＳｉＧｅの結晶性向上(臨界膜厚の増加、転位成長の抑制)により、電気的特性が改善される。また、ＳｉＧｅ膜１０４上に、ゲート絶縁膜１０５の界面特性を改善するために、薄いＳｉ膜を形成してもよい。
【００３１】
また上述した実施形態では、ｐ型のＭＯＳＦＥＴを例に挙げたが、ｎ型のＭＯＳＦＥＴに対しても、上述した実施形態と同様の構成や方法を適用することが可能である。
【００３２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態の比較例に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【符号の説明】
【００３４】
１００…半導体装置      １０１…半導体基板      １０２…素子分離絶縁膜
１０３…ウェル領域      １０４、１０４ａ…ＳｉＧｅ膜      １０５…ゲート絶縁膜
１０６…ゲート電極      １０７…第１の側壁膜
１０８…ソース／ドレイン・エクステンション領域      １０９…第２の側壁膜
１１０…ソース／ドレイン・コンタクト領域      １１１…第３の側壁膜
１１２…第１のシリサイド膜      １１３…第２のシリサイド膜
【図１】
2010093029.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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