(57)【要約】【課題】上部電極からの電流リークを抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体底部構造部３０と、下部電極配線４１と、下部電極５１と、誘電体膜６１と、上部電極７１とを有する。下部電極配線４１は半導体底部構造部３０上に設けられている。下部電極５１は、下部電極配線４１上に設けられている。誘電体膜６１は、下部電極５１上に設けられている。上部電極７１は、下部電極５１と電気的に絶縁され、誘電体膜６１の一部の上に設けられている。下部電極５１は、下部電極５１の下部電極配線４１に面する面ＳＢ上において下部電極配線４１と電気的に接続されている。【選択図】図１
2010093171.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた配線と、
前記配線上に設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記下部電極と電気的に絶縁され、前記誘電体膜の一部の上に設けられた上部電極とを備え、
前記下部電極は、前記下部電極の前記配線に面する面上において前記配線と電気的に接続された、半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた下部電極と、
前記下部電極上に設けられた第１の材料からなる誘電体膜と、
前記誘電体膜の一部の上に設けられた上部電極と、
前記誘電体膜および前記上部電極を覆い、第１の材料からなる被覆膜と、
前記被覆膜を覆い、第１の材料と異なる第２の材料からなる絶縁膜とを備えた、半導体装置。
【請求項３】
前記第１の材料は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮおよびＳｉＣよりなる群から選ばれた少なくとも１つの材料を含む、請求項２に記載の半導体装置。
【請求項４】
前記第２の材料は、ＳｉＯ、ＳｉＯＦ、ＳｉＯＣおよびＭＳＱよりなる群から選ばれた少なくとも１つの材料を含む、請求項２または３に記載の半導体装置。
【請求項５】
前記上部電極を囲むガードリングをさらに備えた、請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記下部電極は金属からなる、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記下部電極の幅は前記上部電極の幅よりも広い、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
半導体基板上に配線を形成する工程と、
前記配線上に、前記配線と電気的に接続された下部金属層を形成する工程と、
前記下部金属層上に誘電体層を形成する工程と、
前記誘電体層の上に上部金属層を形成する工程と、
前記上部金属層上に形成された第１のマスクパターンによって前記上部金属層をエッチングして上部電極を形成する工程と、
前記誘電体層および前記上部電極の上に、平面視において前記上部電極を包含する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクとして用いたエッチングによって前記誘電体層および前記下部金属層をパターニングすることで、前記誘電体層および前記下部金属層のそれぞれから誘電体膜と下部電極とを形成する工程とを備えた、半導体装置の製造方法。
【請求項９】
半導体基板上に下部金属層を堆積する工程と、
前記下部金属層上に第１の材料からなる誘電体層を堆積する工程と、
前記誘電体層の上に上部金属層を形成する工程と、
前記上部金属層上に形成された第１のマスクパターンによって前記上部金属層をエッチングして上部電極を形成する工程と、
前記第１の材料からなり、前記誘電体層および前記上部電極を覆う被覆層を堆積する工程と、
前記被覆層の上に、平面視において前記上部電極を包含する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクとして用いたエッチングによって前記被覆層と前記誘電体層と前記下部金属層とをパターニングすることで、前記被覆層と前記誘電体層と前記下部金属層とのそれぞれから被覆膜と誘電体膜と下部電極とを形成する工程と、
前記被腹膜上に第１の材料と異なる第２の材料からなる絶縁膜を堆積する工程とを備えた、半導体装置の製造方法。
【請求項１０】
前記第１の材料は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮおよびＳｉＣよりなる群から選ばれた少なくとも１つの材料を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の材料は、ＳｉＯ、ＳｉＯＦ、ＳｉＯＣおよびＭＳＱよりなる群から選ばれた少なくとも１つの材料を含む、請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記上部電極を形成する工程は、前記上部電極を囲むガードリングを形成する工程を含む、請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記下部金属層は金属からなる、請求項８〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記下部電極の幅は前記上部電極の幅よりも広い、請求項８〜１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置には、半導体素子に加えて、アナログ素子であるＭＩＭ(Metal-Insulator-Metal)キャパシタが搭載されたものがある。このＭＩＭキャパシタは、基板上に形成された下部電極と、この下部電極上に形成された誘電体膜と、この誘電体膜上に形成された上部電極とを有する。このようなＭＩＭキャパシタは、たとえば特開２００３−１４２５８８号公報（特許文献１）、特開２００３−１５８１９０号公報（特許文献２）、特開２００２−０４３５１７号公報（特許文献３）および特開２００５−２８５８４２号公報（特許文献４）などに開示されている。
【特許文献１】特開２００３−１４２５８８号公報
【特許文献２】特開２００３−１５８１９０号公報
【特許文献３】特開２００２−０４３５１７号公報
【特許文献４】特開２００５−２８５８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来の技術においては、上部電極からの電流リークが生じやすいという問題があった。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、本発明の目的は、上部電極からの電流リークを抑制することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一の実施の形態にしたがう半導体装置は、半導体基板と、配線と、下部電極と、誘電体膜と、上部電極とを有する。配線は半導体基板上に設けられている。下部電極は、配線上に設けられている。誘電体膜は、下部電極上に設けられている。上部電極は、下部電極と電気的に絶縁され、誘電体膜の一部の上に設けられている。下部電極は、下部電極の配線に面する面上において配線と電気的に接続されている。
【０００６】
本発明の他の実施の形態にしたがう半導体装置は、半導体基板と、下部電極と、誘電体膜と、上部電極と、被覆膜と、絶縁膜とを有する。下部電極は半導体基板上に設けられている。誘電体膜は、下部電極上に設けられ、第１の材料からなる。上部電極は、誘電体膜の一部の上に設けられている。被覆膜は、誘電体膜および上部電極を覆い、第１の材料からなる。絶縁膜は、被覆膜を覆い、第１の材料と異なる第２の材料からなる。
【０００７】
本発明の一の実施の形態にしたがう半導体装置の製造方法は、以下の工程を有する。
半導体基板上に配線が形成される。配線上に、配線と電気的に接続された下部金属層が形成される。下部金属層上に誘電体層が形成される。誘電体層の上に上部金属層が形成される。上部金属層上に形成された第１のマスクパターンによって上部金属層をエッチングして上部電極が形成される。誘電体層および上部電極の上に、平面視において上部電極を包含する第２のマスクパターンが形成される。第２のマスクパターンをマスクとして用いたエッチングによって誘電体層および下部金属層をパターニングすることで、誘電体層および下部金属層のそれぞれから誘電体膜と下部電極とが形成される。
【０００８】
本発明の他の実施の形態にしたがう半導体装置の製造方法は、以下の工程を有する。
半導体基板上に下部金属層が堆積される。下部金属層上に第１の材料からなる誘電体層が堆積される。誘電体層の上に上部金属層が形成される。上部金属層上に形成された第１のマスクパターンによって上部金属層をエッチングして上部電極が形成される。第１の材料からなり、誘電体層および上部電極を覆う被覆層が堆積される。被覆層の上に、平面視において上部電極を包含する第２のマスクパターンが形成される。第２のマスクパターンをマスクとして用いたエッチングによって被覆層と誘電体層と下部金属層とをパターニングすることで、被覆層と誘電体層と下部金属層とのそれぞれから被覆膜と誘電体膜と下部電極とが形成される。被腹膜上に第１の材料と異なる第２の材料からなる絶縁膜が堆積される。
【発明の効果】
【０００９】
本発明の一の実施の形態にしたがう半導体装置によれば、下部電極は、下部電極の配線に面する面上において配線と電気的に接続されている。よって下部電極の誘電体膜に面する面上において下部電極と電気的接続をとる必要がないので、下部電極への電気的経路と上部電極との間に誘電体膜の界面を経路とするリーク電流が流れることを防止することができる。
【００１０】
本発明の他の実施の形態にしたがう半導体装置によれば、上部電極は、第１の材料からなる誘電体膜上に設けられ、かつ第１の材料からなる被覆膜に被覆されるので、第１の材料によって周囲から遮へいされる。よって上部電極からの電流リークを抑制することができる。
【００１１】
本発明の一の実施の形態にしたがう半導体装置の製造方法によれば、配線上に、配線と電気的に接続された下部電極が形成される。よって下部電極の誘電体膜に面する面上において下部電極と電気的接続をとる必要がないので、下部電極への電気的経路と上部電極との間に誘電体膜の界面を経路とするリーク電流が流れることを防止することができる。
【００１２】
本発明の他の実施の形態にしたがう半導体装置の製造方法によれば、第１の材料からなる誘電体層上に上部電極が形成された後、上部電極を覆う第１の材料からなる被覆層が堆積される。よって上部電極が第１の材料によって周囲から遮へいされるので、上部電極からの電流リークを抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。図１を参照して、本実施の形態の半導体装置は、半導体底部構造部３０と、下部電極配線４１と、通常配線４２と、シールドメタル４３と、絶縁膜８０と、ビアコンタクト３１と、下部電極５１と、通常配線５２と、誘電体膜６１と、絶縁膜６２と、上部電極７１と、絶縁膜８１と、ビアコンタクト３２と、ビアコンタクト３３と、配線４４と、配線４５と、絶縁膜１０１とを有する。
【００１４】
半導体底部構造部３０は、半導体基板と、この半導体基板上に形成されたトランジスタと、このトランジスタおよび半導体基板を覆う層間絶縁膜とを含む。
【００１５】
上部電極７１は下部電極５１と誘電体膜６１によって電気的に絶縁されている。また下部電極５１は、下部電極５１の下部電極配線４１に面する下面ＳＢ上においてビアコンタクト３１によって下部電極配線４１と電気的に接続されている。
【００１６】
誘電体膜６１の材料としては、ＳｉＯ（シリコン酸化膜）、ＳｉＯＮ（シリコン酸窒化膜）、ＳｉＮ（シリコン窒化膜）、ＳｉＣＮ（シリコン炭窒化膜）、ＳｉＣ（シリコン炭化膜）の少なくともいずれかを用いることができる。また、たとえばＭＩＭ容量を１ｆＦ／μｍ2とするには、誘電体膜６１がＳｉＯＮの場合、誘電体膜６１の厚さは７０ｎｍ程度とされる。
【００１７】
絶縁膜８１の材料は誘電体膜６１の材料とは異なるものが用いられている。具体的には絶縁膜８１の材料は、ＳｉＯ（シリコン酸化膜）、ＳｉＯＦ（シリコン酸フッ化膜）、ＳｉＯＣ（シリコン酸炭化膜）およびＭＳＱ(Methylsilsesquioxane)の少なくともいずれかを用いることができる。
【００１８】
下部電極配線４１と通常配線４２とシールドメタル４３と下部電極５１と通常配線５２との各々は、たとえばＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉの積層膜からなる。また上部電極７１は金属からなる。またポリマー膜ＰＭは、誘電体膜６１をパターニングするためのエッチングにおいて副作用として付着したポリマーからなる。
【００１９】
次に本実施の形態の半導体装置の製造方法について説明する。図２〜図７は、本発明の実施の形態１における半導体装置の製造方法を工程順に概略的に示す部分断面図である。
【００２０】
図２を参照して、まず半導体底部構造部３０上に、各々が絶縁膜１０１に被覆された下部電極配線４１と通常配線４２とシールドメタル４３とが形成される。次に絶縁膜８０が堆積される。次に、たとえばダマシン法を用いて、下部電極配線４１と電気的に接続されたビアコンタクト３１が形成される。
【００２１】
図３を参照して、ビアコンタクト３１が形成された絶縁膜８０上に、下部金属層５０と、誘電体層６０と、上部金属層７０とが順に堆積される。
【００２２】
主に図４を参照して、上部金属層７０（図３）上にレジストマスクパターンＭＰ１が形成される。レジストマスクパターンＭＰ１をマスクとし、誘電体層６０をエッチングストッパとして上部金属層７０（図３）のエッチングが行なわれる。このエッチングの際、レジストマスクパターンＭＰ１から露出した誘電体層６０が消失しない程度にオーバーエッチングが行なわれてもよい。次にレジストマスクパターンＭＰ１が除去される。
【００２３】
なおエッチング条件によっては、エッチングの際に副作用としてポリマー膜ＰＭ（図１）が形成されることがある。
【００２４】
主に図５を参照して、上記の工程により、上部金属層７０（図３）から上部電極７１が形成される。次にフォトレジストの塗布、露光および現像が行なわれる。この露光の際、誘電体層６０はＢＡＲＬ(Bottom Antireflective Layer)として機能する。
【００２５】
図６を参照して、上記の工程により、レジストマスクパターンＭＰ２が形成される。この際、レジストマスクパターンＭＰ２は、平面視において上部電極７１を包含するように形成される。次にレジストマスクパターンＭＰ２をマスクとし、絶縁膜８０をエッチングストッパとしてエッチングが行なわれる。次にレジストマスクパターンＭＰ２が除去される。
【００２６】
主に図７を参照して、上記の工程により、誘電体層６０（図５）から、誘電体膜６１と絶縁膜６２とが形成される。また下部金属層５０（図５）から、下部電極５１と通常配線５２とが形成される。次に、たとえばダマシン法を用いて、図１に示す絶縁膜８１とビアコンタクト３２とビアコンタクト３３と配線４４と配線４５とが形成される。
【００２７】
以上により、本実施の形態の半導体装置が製造される。
図８は、第１の比較例における半導体装置の構成を概略的に示す部分断面図である。主に図８を参照して、本比較例の半導体装置は、図１に示すビアコンタクト３１および下部電極配線４１のそれぞれの代わりに、ビアコンタクト３１Ｃおよび下部電極配線４１Ｃを有する。ビアコンタクト３１Ｃは、下部電極５１の誘電体膜６１に面する上面ＳＴ上に接続されている。
【００２８】
本比較例においては、ビアコンタクト３１Ｃと上部電極７１との間に誘電体膜６１の界面を経路とするリーク電流が流れやすい。特に誘電体膜６１上にポリマー膜ＰＭが形成されている場合、誘電体膜６１の界面の電気抵抗が小さくなるので、リーク電流が大きくなりやすい。
【００２９】
図９は、第２の比較例における半導体装置の構成を概略的に示す部分断面図である。主に図９を参照して、本比較例の半導体装置は、誘電体膜６１（図１）の代わりに誘電体膜６１Ｃを有する。誘電体膜６１Ｃは、上部電極７１と同一のパターン形状を有する。このためエッチングの際に誘電体膜６１Ｃの側壁に付着したポリマー膜ＰＭによって、上部電極７１と下部電極５１との間にリーク電流が生じやすい。
【００３０】
さらに上部電極と誘電体膜と下部電極とを同じ幅にて形成した場合にも問題が起きる。上部電極および誘電体膜のエッチングと、下部電極のエッチングとは、容量形成用と配線形成用とで分ける必要があるため、分けて実行される。そのため上部電極および誘電体膜のエッチング幅と下部電極のエッチング幅とが同じにされた場合、合わせズレなどの要因で上部電極および誘電体膜のエッチング幅と下部電極のエッチング幅とがずれることとなり、エッチングが不良となって、ゴミなどが発生して歩留まりが低下する。
【００３１】
本実施の形態によれば、図１に示すように、下部電極５１は下部電極５１の下部電極配線４１に面する下面ＳＢ上において下部電極配線４１と電気的に接続されている。よって、比較例（図８）と異なり、下部電極５１の誘電体膜６１に面する上面ＳＴ（図８）上において下部電極５１と電気的接続を取る必要がないので、下部電極５１への電気的経路と上部電極７１との間に誘電体膜６１の界面を経路とするリーク電流が流れることを防止することができる。
【００３２】
特にポリマー膜ＰＭが形成されている場合であっても、ビアコンタクト３１（図１）は、ビアコンタクト３１Ｃ（図８）と異なり、ポリマー膜ＰＭから離れた位置にあるため、ビアコンタクト３１と上部電極７１との間に大きなリーク電流が発生することが防止される。
【００３３】
さらに上部電極７１の幅よりも下部電極５１の幅の方が大きいために、上部電極および誘電体膜と、下部電極とが、合わせズレなどの要因で互いにずれたとしても、エッチング不良が生じにくく、ゴミなどが発生して歩留まりが低下することも防止される。
【００３４】
（実施の形態２）
図１０は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。図１０を参照して、被覆膜９１は誘電体膜６１および上部電極７１を覆っている。また被覆膜９１の材料は誘電体膜６１の材料と同一のものが用いられている。また絶縁膜８１は被覆膜９１を覆っている。また絶縁膜８１の材料は誘電体膜６１の材料とは異なるものが用いられている。また下部電極５１および上部電極７１のそれぞれには、ＭＩＭ容量を利用するための電気的接続（図示せず）が取られている。
【００３５】
次に本実施の形態の半導体装置の製造方法について説明する。図１１から図１６は、本発明の実施の形態２における半導体装置の製造方法を工程順に概略的に示す部分断面図である。
【００３６】
図１１を参照して、半導体底部構造部３０上に、下部金属層５０と誘電体層６０と上部金属層７０とが順に堆積される。
【００３７】
主に図１２および図１３を参照して、図１２および図１３のそれぞれにおいて、実施の形態１における図４および図５と同様の工程が行なわれる。
【００３８】
図１４を参照して、誘電体層６０の材料と同じ材料からなり、誘電体層６０および上部電極７１を覆う被覆層９０が堆積される。次にフォトレジストの塗布、露光および現像が行なわれる。この露光の際、誘電体層６０および被覆層９０はＢＡＲＬとして機能する。
【００３９】
図１５を参照して、上記の工程によりレジストマスクパターンＭＰ２が形成される。この際、レジストマスクパターンＭＰ２は平面視において上部電極７１を包含するように形成される。次にレジストマスクパターンＭＰ２をマスクとし、半導体底部構造部３０をエッチングストッパとしてエッチングが行なわれる。次にレジストマスクパターンＭＰ２が除去される。
【００４０】
主に図１６を参照して、上記の工程により、被覆層９０（図１４）から、被覆膜９１と絶縁膜９２とが形成される。また誘電体層６０（図１４）から、誘電体膜６１と絶縁膜６２とが形成される。また下部金属層５０（図１４）から、下部電極５１と通常配線５２とが形成される。次に絶縁膜８１（図１０）が堆積され、さらに、たとえばダマシン法を用いて、必要な電気的接続が形成される。
【００４１】
以上により本実施の形態の半導体装置が製造される。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明は繰返さない。
【００４２】
図１７は、第３の比較例における半導体装置の構成を概略的に示す部分断面図である。主に図１７を参照して、本比較例の半導体装置は、本実施の形態の半導体装置（図１０）と異なり、被覆膜９１を有さない。これにより上部電極７１から誘電体膜６１と絶縁膜８１との界面ＬＰ１が延びている。この界面ＬＰ１は異種材料間の界面であるためリーク電流が流れやすい。このため上部電極７１から界面ＬＰ１を介したリーク電流が生じやすい。
【００４３】
本実施の形態によれば、上部電極７１（図１０）は、一の材料からなる誘電体膜６１上に設けられ、かつ、この一の材料からなる被覆膜９１に被覆されている。このため上部電極７１は、この一の材料によって周囲から遮蔽されている。よって上部電極７１からの電流リークを抑制することができる。
【００４４】
（実施の形態３）
図１８は、本発明の実施の形態３における半導体装置の構成を概略的に示す部分平面図である。また図１９は、線ＸＩＸ−ＸＩＸに沿った概略的な部分断面図である。
【００４５】
図１８および図１９を参照して、本実施の形態の半導体装置は、ガードリング７２とビアコンタクト３４と配線４６とビアコンタクト３５とを有する。ガードリング７２は絶縁膜８１を介して上部電極７１を囲んでいる。またガードリング７２は、ビアコンタクト３４と配線４６とビアコンタクト３５とを介して下部電極５１に電気的に接続されている。
【００４６】
図２０は、図１９の破線部ＸＸの構成をより詳細に示す部分断面図である。図２０を参照して、上部電極７１およびガードリング７２の各々は、誘電体膜６１および被覆膜９１によって全体が包まれている。また誘電体膜６１と被覆膜９１とは同一の材料からなる。すなわち上部電極７１とガードリング７２とは同一の材料からなる構造によって分断されている。
【００４７】
なお、上記以外の構成については、上述した実施の形態２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明は繰返さない。
【００４８】
図２１は、第４の比較例における半導体装置の構成を概略的に示す部分断面図である。図２１を参照して、本比較例においては、本実施の形態（図２０）と異なり、被覆膜９１が形成されていない。このため、上部電極７１とガードリング７２との間に、異種材料間の界面ＬＰ２が形成されており、界面ＬＰ２を電気的経路として上部電極７１とガードリング７２との間にリーク電流が生じやすい。
【００４９】
本実施の形態によれば、上部電極７１は、実施の形態２（図１０）と同様、同一の材料により包まれている。よって上部電極７１からのリーク電流を抑制することができる。これにより、たとえば上部電極７１とガードリング７２との間のリーク電流を抑制することができる。
【００５０】
また、上部電極７１と同様に、ガードリング７２も同一の材料により包まれている。よって上部電極７１とガードリング７２との間のリーク電流を抑制することができる。
【００５１】
また上部電極７１の側面がガードリング７２に囲まれている。これにより、上部電極７１およびガードリング７２が一括してパターニングされる際に、上部電極７１が孤立パターンとならないので、上部電極７１の側面がテーパ状に加工されてしまうことを抑制できる。これにより上部電極７１の形状が安定化されるので、ＭＩＭ容量を安定化することができる。
【００５２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５３】
本発明は、半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図８】第１の比較例における半導体装置の構成を概略的に示す部分断面図である。
【図９】第２の比較例における半導体装置の構成を概略的に示す部分断面図である。
【図１０】本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図１５】本発明の実施の形態２における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１７】第３の比較例における半導体装置の構成を概略的に示す部分断面図である。
【図１８】本発明の実施の形態３における半導体装置の構成を概略的に示す部分平面図である。
【図１９】図１８の線ＸＩＸ−ＸＩＸに沿った概略的な部分断面図である。
【図２０】図１９の破線部ＸＸの構成をより詳細に示す部分断面図である。
【図２１】第４の比較例における半導体装置の構成を概略的に示す部分断面図である。
【符号の説明】
【００５５】
３０  半導体底部構造部、３１〜３５  ビアコンタクト、４１  下部電極配線、４２  通常配線、４３  シールドメタル、４４〜４６  配線、５０  下部金属層、５１  下部電極、５２  通常配線、６０  誘電体層、６１  誘電体膜、６２，８０，８１，９２，１０１  絶縁膜、７０  上部金属層、７１  上部電極、３１〜３５  ビアコンタクト、７２  ガードリング、９０  被覆層、９１  被覆膜、ＭＰ１，ＭＰ２  レジストマスクパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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