(57)【要約】【課題】ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とし、シリサイド層を精度良く形成する。【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第２導電型のポリシリコン膜２８Ａとポリシリコン膜２８Ａ上に形成された炭素を含む第１のシリコン混晶層２５とを有するゲート電極２５Ａと、第１のシリコン混晶層２５上に形成された第１のシリサイド層２９と、半導体領域１０ｘにおけるゲート電極２５Ａの側方下の領域に形成された第２導電型の不純物拡散領域２４と、不純物拡散領域２４の上部領域に形成された炭素を含む第２のシリコン混晶層２６と、第２のシリコン混晶層２６上に形成された第２のシリサイド層３０とを備えている。【選択図】図２
2010016302.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第２導電型のポリシリコン膜と前記ポリシリコン膜上に形成された炭素を含む第１のシリコン混晶層とを有するゲート電極と、
前記第１のシリコン混晶層上に形成された第１のシリサイド層と、
前記半導体領域における前記ゲート電極の側方下の領域に形成された第２導電型の不純物拡散領域と、
前記不純物拡散領域の上部領域に形成された炭素を含む第２のシリコン混晶層と、
前記第２のシリコン混晶層上に形成された第２のシリサイド層とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ポリシリコン膜の上部領域は、前記ポリシリコン膜の下部領域に比べて平均グレインサイズが大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ポリシリコン膜の上部領域は、前記ポリシリコン膜の下部領域に比べて第２導電型の不純物濃度が高いことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のシリコン混晶層及び前記第２のシリコン混晶層は、それぞれシリコンカーボン層からなることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第２のシリコン混晶層は、前記半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第２のシリコン混晶層における炭素原子の含有濃度は、少なくとも０．５％以上であることを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１の導電型はＰ型であり、
前記第２の導電型はＮ型であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記ゲート電極の側面上に形成されたサイドウォールをさらに備え、
前記不純物拡散領域は、前記半導体領域における前記サイドウォールの外側方下の領域に形成されたソースドレイン領域であることを特徴とする半導体装置。
【請求項１０】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記不純物拡散領域は、エクステンション領域であり、
前記ゲート電極の側面上に形成されたサイドウォールと、
前記半導体領域における前記サイドウォールの外側方下の領域に形成された第２導電型のソースドレイン領域とをさらに備え、
前記第２のシリコン混晶層は、前記ソースドレイン領域の上部領域に延在して形成されており、
前記第２のシリサイド層は、前記第２のシリコン混晶層における前記サイドウォールの外側方下の領域上に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記ゲート電極の側面上に形成された側壁応力膜をさらに備え、
前記サイドウォールは、前記ゲート電極の側面上に前記側壁応力膜を介して形成されていることを特徴とする半導体装置。
【請求項１２】
第１導電型の半導体領域上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にゲート電極形状を有するポリシリコン膜を形成する工程（ｂ）と、
前記半導体領域における前記ポリシリコン膜の側方下の領域に第２導電型の不純物拡散領域を形成すると共に、前記ポリシリコン膜上に炭素を含む第１のシリコン混晶層を形成する一方、前記不純物拡散領域の上部領域に炭素を含む第２のシリコン混晶層を形成する工程（ｃ）と、
前記第１のシリコン混晶層上に第１のシリサイド層を形成すると共に、前記第２のシリコン混晶層上に第２のシリサイド層を形成する工程（ｄ）とを備え、
ゲート電極は、前記ポリシリコン膜と、前記ポリシリコン膜上に形成された前記第１のシリコン混晶層とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
前記ポリシリコン膜における上部領域に第２導電型の第１の不純物注入領域を形成すると共に、前記半導体領域における前記ポリシリコン膜の側方下の領域に第２導電型の第２の不純物注入領域を形成する工程（ｃ１）と、
前記第１の不純物注入領域の上部領域に第１の炭素注入領域を形成すると共に、前記第２の不純物注入領域の上部領域に第２の炭素注入領域を形成する工程（ｃ２）と、
前記工程（ｃ２）の後に、前記半導体領域に対して熱処理を行うことにより、前記第２の不純物注入領域からなる前記不純物拡散領域を形成すると共に、前記第１の炭素注入領域からなる前記第１のシリコン混晶層、及び前記第２の炭素注入領域からなる前記第２のシリコン混晶層を形成する工程（ｃ３）とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｃ１）では、前記第１の不純物注入領域及び前記第２の不純物注入領域のそれぞれにおける少なくとも一部の領域がアモルファス化されており、
前記工程（ｃ２）では、前記第１の不純物注入領域におけるアモルファス化された領域内に前記第１の炭素注入領域を形成すると共に、前記第２の不純物注入領域におけるアモルファス化された領域内に前記第２の炭素注入領域を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｃ２）の後で前記工程（ｃ３）の前に、前記半導体領域上の全面に、前記半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力膜を形成する工程（ｅ）を備え、
前記工程（ｃ３）は、前記応力膜による引っ張り応力を、前記第１の不純物注入領域が形成された前記ポリシリコン膜に印加した状態で熱処理する工程を含み、
前記工程（ｃ３）の後で前記工程（ｄ）の前に、前記応力膜を除去する工程（ｆ）を備えていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｃ２）の後で前記工程（ｃ３）の前に、前記半導体領域上の全面に、前記半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力膜を形成する工程（ｅ）を備え、
前記工程（ｃ３）は、前記応力膜による引っ張り応力を、前記第１の不純物注入領域が形成された前記ポリシリコン膜に印加した状態で熱処理する工程を含み、
前記工程（ｃ３）の後で前記工程（ｄ）の前に、前記ゲート電極の側面上に、前記応力膜からなる側壁応力膜を形成する工程（ｆ）を備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５又は１６に記載の半導体装置の製造方法において、
前記工程（ｃ３）では、前記第１の不純物注入領域が形成された前記ポリシリコン膜のうちアモルファス化された領域を再結晶化して形成された上部領域の平均グレインサイズが、前記第１の不純物注入領域が形成された前記ポリシリコン膜のうちアモルファス化されていない領域からなる下部領域の平均グレインサイズに比べて大きく形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ソースドレイン領域にシリコン混晶層を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の駆動能力を向上させる手段として、チャネル領域に応力を印加し、電子の移動度を高める試みが行われている。ここで、チャネル領域に応力を印加する方法として、Ｎ型ＭＩＳトランジスタのソースドレイン領域に、炭素を含むシリコン混晶層を設ける方法が挙げられる。
【０００３】
以下に、従来の半導体装置の製造方法について、図６(a) 〜(d) を参照しながら説明する（例えば非特許文献１参照）。図６(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【０００４】
まず、図６(a) に示すように、シリコンからなる半導体基板１００の上部に素子分離領域１０１を形成する。これにより、半導体基板１００には、素子分離領域１０１に囲まれた半導体領域１００ｘが形成される。その後、半導体基板１００にｐ型ウェル領域１０２を形成する。
【０００５】
その後、半導体領域１００ｘ上に、ゲート絶縁膜１０３、ゲート電極１０４、キャップ膜１０５を順次形成する。その後、半導体領域１００ｘにおけるゲート電極１０４の側方下の領域にｎ型エクステンション注入領域１０６を形成する。その後、ゲート電極１０４の側面上に、内側サイドウォール１０７と外側サイドウォール１０８とからなるサイドウォール１０８Ａを形成する。
【０００６】
次に、図６(b) に示すように、サイドウォール１０８Ａをマスクにして、半導体領域１００ｘにｎ型不純物イオンを注入することにより、半導体領域１００ｘにおけるサイドウォール１０８Ａの外側方下の領域にｎ型ソースドレイン注入領域１０９を形成する。このとき、ゲート電極１０４の上面はキャップ膜１０５で覆われているため、ｎ型不純物イオンはゲート電極１０４に注入されない。
【０００７】
次に、図６(c) に示すように、サイドウォール１０８Ａをマスクにして、ｎ型ソースドレイン注入領域１０９に炭素イオンを注入することにより、ｎ型ソースドレイン注入領域１０９に炭素注入領域１１０を形成する。このとき、ゲート電極１０４の上面はキャップ膜１０５で覆われているため、炭素イオンはゲート電極１０４に注入されない。このように、キャップ膜１０５は、ゲート電極１０４に注入された炭素イオンが、ゲート絶縁膜１０３に到達しゲート絶縁膜１０３を突き抜けることを防止する役割を果たす。
【０００８】
次に、図６(d) に示すように、熱処理により、ｎ型エクステンション注入領域１０６に含まれるｎ型不純物を活性化し、ｎ型エクステンション領域１１１を形成すると共に、ｎ型ソースドレイン注入領域１０９に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域１１２を形成する。それと共に、炭素注入領域１１０を結晶化し、シリコンカーボン層からなるシリコン混晶層１１３を形成する。
【０００９】
次に、キャップ膜１０５を除去し、ゲート電極１０４の上面を露出させる。その後、ゲート電極１０４上に第１のシリサイド層を形成すると共に、シリコン混晶層１１３上に第２のシリサイド層を形成する。
【００１０】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様の工程を行う。
【００１１】
以上のようにして、従来の半導体装置を製造する。
【００１２】
ここで、一般に、シリコンカーボンはシリコンよりも格子定数が小さく、例えばシリコン中の炭素の固溶度が１％の場合、シリコンカーボンの格子定数が、シリコンの格子定数に比べて、０．４％程度縮小される。そのため、従来では、シリコン混晶層１１３により、チャネル領域のゲート長方向に引っ張り応力を印加することができるので、電子の移動度を高めて、Ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【非特許文献１】Y. Liu et al., “Strained Si Channel MOSFETs with Embedded Silicon Carbon Formed by Solid Phase Epitaxy”,  2007 Symposium on VLSI technology digest of technical papers.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の半導体装置の製造方法では、以下に示す問題がある。この問題について、図７(a) 〜(b) を参照しながら説明する。図７(a) 〜(b) は、従来の半導体装置の問題について示すゲート長方向の要部工程断面図である。
【００１４】
従来の半導体装置の製造方法では、前述の図６(a) 〜(d) に示す工程を順次行った後、図７(a) に示すように、キャップ膜１０５の除去の際に、キャップ膜（シリコン酸化膜）１０５と同一の材料からなる内側サイドウォール（シリコン酸化膜）１０７、及び素子分離領域（シリコン酸化膜）１０１も除去されて、内側サイドウォール１０７の端面が外側サイドウォール１０８の側面よりも内側に入り込んで溝Ｔｅが形成されると共に、素子分離領域１０１の上面がｎ型ソースドレイン領域１１２の上面よりも下がって溝Ｔｓが形成される。
【００１５】
そのため、図７(b) に示すように、キャップ膜１０５の除去後に行う第１，第２のシリサイド層１１４，１１５の形成の際に、第２のシリサイド層１１５の一端が外側サイドウォール１０８の下方に入り込んで形成される（Ｓｅ参照）。そのため、ｎ型エクステンション領域１１１の接合面と第２のシリサイド層１１５との距離が近接するので、ｎ型エクステンション領域１１１において接合リークが発生する。加えて、第２のシリサイド層１１５の他端が深さ方向に伸びて形成される（Ｓｓ参照）。そのため、ｎ型ソースドレイン領域１１２の接合面と第２のシリサイド層１１５との距離が近接するので、ｎ型ソースドレイン領域１１２において接合リークが発生する。
【００１６】
このように、従来では、キャップ膜１０５の除去に起因して、その一端が外側サイドウォール１０８の下方に入り込む一方、その他端が深さ方向に伸びる第２のシリサイド層１１５が形成され、第２のシリサイド層１１５を精度良く形成することができないという問題がある。
【００１７】
ここで、仮にキャップ膜１０５を設けずにゲート電極１０４に炭素イオンを注入した場合、炭素イオンがゲート絶縁膜１０３を突き抜けるため、シリコン混晶層がゲート絶縁膜１０３を突き抜けて形成され、ゲート電極１０４中のシリコン混晶層の形成を制御することができない。そのため、従来では、キャップ膜１０５の形成が必要とされ、その結果、キャップ膜１０５の除去が必要とされるが故に、第２のシリサイド層１１５を精度良く形成することができないという問題がある。
【００１８】
前記に鑑み、本発明の目的は、ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とし、シリサイド層を精度良く形成することである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第２導電型のポリシリコン膜とポリシリコン膜上に形成された炭素を含む第１のシリコン混晶層とを有するゲート電極と、第１のシリコン混晶層上に形成された第１のシリサイド層と、半導体領域におけるゲート電極の側方下の領域に形成された第２導電型の不純物拡散領域と、不純物拡散領域の上部領域に形成された炭素を含む第２のシリコン混晶層と、第２のシリコン混晶層上に形成された第２のシリサイド層とを備えていることを特徴とする。
【００２０】
本発明に係る半導体装置によると、ゲート電極中の第１のシリコン混晶層の形成を制御することができ、従来のようなキャップ膜の形成を不要とすることができる。そのため、従来のようにキャップ膜の除去に起因してシリサイド層の一端が不純物拡散領域の接合面に近接して形成されることはなく、第２のシリサイド層を精度良く形成することができるため、不純物拡散領域において接合リークが発生することを防止することができる。
【００２１】
さらに、第２のシリコン混晶層により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ＭＩＳトランジスタの駆動能力を向上させることができる。
【００２２】
本発明に係る半導体装置において、ポリシリコン膜の上部領域は、ポリシリコン膜の下部領域に比べて平均グレインサイズが大きいことが好ましい。
【００２３】
このようにすると、下部領域、及び下部領域よりも平均グレインサイズの大きい上部領域からなるポリシリコン膜と、第１のシリコン混晶層とを有するゲート電極により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ＭＩＳトランジスタの駆動能力を向上させることができる。
【００２４】
本発明に係る半導体装置において、ポリシリコン膜の上部領域は、ポリシリコン膜の下部領域に比べて第２導電型の不純物濃度が高いことが好ましい。
【００２５】
本発明に係る半導体装置において、第１のシリコン混晶層及び第２のシリコン混晶層は、それぞれシリコンカーボン層からなることが好ましい。
【００２６】
本発明に係る半導体装置において、第２のシリコン混晶層は、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせることが好ましい。
【００２７】
本発明に係る半導体装置において、ゲート電極は、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせることが好ましい。
【００２８】
本発明に係る半導体装置において、第２のシリコン混晶層における炭素原子の含有濃度は、少なくとも０．５％以上であることが好ましい。
【００２９】
本発明に係る半導体装置において、第１の導電型はＰ型であり、第２の導電型はＮ型であることが好ましい。
【００３０】
本発明に係る半導体装置において、ゲート電極の側面上に形成されたサイドウォールをさらに備え、不純物拡散領域は、半導体領域におけるサイドウォールの外側方下の領域に形成されたソースドレイン領域であることが好ましい。
【００３１】
この場合、従来のようにキャップ膜の除去に起因して、その一端がソースドレイン領域の接合面に近接するシリサイド層が形成されることはなく、第２のシリサイド層を精度良く形成することができるため、ソースドレイン領域において接合リークが発生することを防止することができる。
【００３２】
本発明に係る半導体装置において、不純物拡散領域は、エクステンション領域であり、ゲート電極の側面上に形成されたサイドウォールと、半導体領域におけるサイドウォールの外側方下の領域に形成された第２導電型のソースドレイン領域とをさらに備え、第２のシリコン混晶層は、ソースドレイン領域の上部領域に延在して形成されており、第２のシリサイド層は、第２のシリコン混晶層におけるサイドウォールの外側方下の領域上に形成されていることが好ましい。
【００３３】
この場合、従来のようにキャップ膜の除去に起因して、その一端が外側サイドウォールの下方に入り込む一方、その他端が深さ方向に伸びるシリサイド層（即ち、その一端がエクステンション領域の接合面に近接する一方、その他端がソースドレイン領域の接合面に近接するシリサイド層）が形成されることはなく、第２のシリサイド層を精度良く形成することができるため、エクステンション領域、及びソースドレイン領域において接合リークが発生することを防止することができる。
【００３４】
本発明に係る半導体装置において、ゲート電極の側面上に形成された側壁応力膜をさらに備え、サイドウォールは、ゲート電極の側面上に側壁応力膜を介して形成されていることが好ましい。
【００３５】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極形状を有するポリシリコン膜を形成する工程（ｂ）と、半導体領域におけるポリシリコン膜の側方下の領域に第２導電型の不純物拡散領域を形成すると共に、ポリシリコン膜上に炭素を含む第１のシリコン混晶層を形成する一方、不純物拡散領域の上部領域に炭素を含む第２のシリコン混晶層を形成する工程（ｃ）と、第１のシリコン混晶層上に第１のシリサイド層を形成すると共に、第２のシリコン混晶層上に第２のシリサイド層を形成する工程（ｄ）とを備え、ゲート電極は、ポリシリコン膜と、ポリシリコン膜上に形成された第１のシリコン混晶層とを有することを特徴とする。
【００３６】
本発明に係る半導体装置の製造方法によると、ゲート電極中の第１のシリコン混晶層の形成を制御することができ、従来のようなキャップ膜の形成を不要とすることができる。そのため、従来のようにキャップ膜の除去に起因して、その一端が不純物拡散領域の接合面に近接するシリサイド層が形成されることはなく、第２のシリサイド層を精度良く形成することができるため、不純物拡散領域において接合リークが発生することを防止することができる。
【００３７】
さらに、第２のシリコン混晶層により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ＭＩＳトランジスタの駆動能力を向上させることができる。
【００３８】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、ポリシリコン膜における上部領域に第２導電型の第１の不純物注入領域を形成すると共に、半導体領域におけるポリシリコン膜の側方下の領域に第２導電型の第２の不純物注入領域を形成する工程（ｃ１）と、第１の不純物注入領域の上部領域に第１の炭素注入領域を形成すると共に、第２の不純物注入領域の上部領域に第２の炭素注入領域を形成する工程（ｃ２）と、工程（ｃ２）の後に、半導体領域に対して熱処理を行うことにより、第２の不純物注入領域からなる不純物拡散領域を形成すると共に、第１の炭素注入領域からなる第１のシリコン混晶層、及び第２の炭素注入領域からなる第２のシリコン混晶層を形成する工程（ｃ３）とを有することが好ましい。
【００３９】
このようにすると、第１の不純物注入領域におけるアモルファス化された領域内に第１の炭素注入領域を形成することができ、第１の炭素注入領域がゲート絶縁膜を突き抜けて形成されることはなく、ゲート電極中の第１のシリコン混晶層の形成を制御することができる。
【００４０】
本発明に係る半導体装置の製造方法において、工程（ｃ１）では、第１の不純物注入領域及び第２の不純物注入領域のそれぞれにおける少なくとも一部の領域がアモルファス化されており、工程（ｃ２）では、第１の不純物注入領域におけるアモルファス化された領域内に第１の炭素注入領域を形成すると共に、第２の不純物注入領域におけるアモルファス化された領域内に第２の炭素注入領域を形成することが好ましい。
【００４１】
本発明に係る半導体装置の製造方法において、工程（ｃ２）の後で工程（ｃ３）の前に、半導体領域上の全面に、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力膜を形成する工程（ｅ）を備え、工程（ｃ３）は、応力膜による引っ張り応力を、第１の不純物注入領域が形成されたポリシリコン膜に印加した状態で熱処理する工程を含み、工程（ｃ３）の後で工程（ｄ）の前に、応力膜を除去する工程（ｆ）を備えていることが好ましい。
【００４２】
このようにすると、第１の不純物注入領域が形成されたポリシリコン膜のうちアモルファス化された領域を再結晶化し、下部領域よりも平均グレインサイズの大きい上部領域を形成することができる。これにより、下部領域及び上部領域からなるポリシリコン膜と、第１のシリコン混晶層とを有するゲート電極により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ＭＩＳトランジスタの駆動能力を向上させることができる。
【００４３】
本発明に係る半導体装置の製造方法において、工程（ｃ２）の後で工程（ｃ３）の前に、半導体領域上の全面に、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力膜を形成する工程（ｅ）を備え、工程（ｃ３）は、応力膜による引っ張り応力を、第１の不純物注入領域が形成されたポリシリコン膜に印加した状態で熱処理する工程を含み、工程（ｃ３）の後で工程（ｄ）の前に、ゲート電極の側面上に、応力膜からなる側壁応力膜を形成する工程（ｆ）を備えていることが好ましい。
【００４４】
このようにすると、第１の不純物注入領域が形成されたポリシリコン膜のうちアモルファス化された領域を再結晶化し、下部領域よりも平均グレインサイズの大きい上部領域を形成することができる。これにより、下部領域及び上部領域からなるポリシリコン膜と、第１のシリコン混晶層とを有するゲート電極により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ＭＩＳトランジスタの駆動能力を向上させることができる。
【００４５】
本発明に係る半導体装置の製造方法において、工程（ｃ３）では、第１の不純物注入領域が形成されたポリシリコン膜のうちアモルファス化された領域を再結晶化して形成された上部領域の平均グレインサイズが、第１の不純物注入領域が形成されたポリシリコン膜のうちアモルファス化されていない領域からなる下部領域の平均グレインサイズに比べて大きく形成されることが好ましい。
【発明の効果】
【００４６】
本発明に係る半導体装置及びその製造方法によると、第１の不純物注入領域におけるアモルファス化された領域内に第１の炭素注入領域を形成することができ、第１の炭素注入領域がゲート絶縁膜を突き抜けて形成されることはなく、ゲート電極中の第１のシリコン混晶層の形成を制御することができ、従来のようなキャップ膜の形成を不要とすることができる。そのため、従来のようにキャップ膜の除去に起因して、その一端が不純物拡散領域の接合面に近接するシリサイド層が形成されることはなく、第２のシリサイド層を精度良く形成することができるため、不純物拡散領域において接合リークが発生することを防止することができる。
【００４７】
さらに、第２のシリコン混晶層により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ＭＩＳトランジスタの駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００４８】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４９】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 及び図２(a) 〜(c) を参照しながら説明する。図１(a) 〜図２(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【００５０】
まず、図１(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に例えばシリコン酸化膜が埋め込まれた素子分離領域１１を形成する。これにより、半導体基板１０には、素子分離領域１１に囲まれた半導体領域１０ｘが形成される。その後、イオン注入法により、半導体基板１０に例えばＢ（ホウ素）等のｐ型不純物イオンを注入した後、熱処理により、半導体基板１０にｐ型ウェル領域１２を形成する。
【００５１】
その後、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、半導体領域１０ｘ上に、例えば膜厚が２．０ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜を堆積する。その後、例えばＣＶＤ法により、ゲート絶縁膜形成膜上に、例えば膜厚が１００ｎｍのポリシリコン膜を堆積する。
【００５２】
その後、リソグラフィ法により、ポリシリコン膜上に、ゲート電極形状を有するレジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、ポリシリコン膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、半導体領域１０ｘ上にゲート絶縁膜１３を形成すると共に、ゲート絶縁膜１３上にゲート電極形状を有するポリシリコン膜１４を形成する。
【００５３】
次に、図１(b) に示すように、ポリシリコン膜１４をマスクにして、イオン注入法により、半導体領域１０ｘに、例えばＡｓ（ヒ素）等のｎ型不純物イオンを注入する。これにより、半導体領域１０ｘにおけるポリシリコン膜１４の側方下の領域に、接合深さの比較的浅いｎ型エクステンション注入領域１５を自己整合的に形成する。
【００５４】
その後、例えばＣＶＤ法により、半導体領域１０ｘ上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜、及び膜厚が３０ｎｍのシリコン窒化膜を順次堆積した後、シリコン酸化膜及びシリコン窒化膜に対して異方性エッチングを行う。これにより、ポリシリコン膜１４の側面上に、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール１６とシリコン窒化膜からなる外側サイドウォール１７とで構成されたサイドウォール１７Ａを形成する。
【００５５】
次に、図１(c) に示すように、サイドウォール１７Ａをマスクにして、イオン注入法により、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、ポリシリコン膜１４、及び半導体領域１０ｘに、例えばＡｓ等のｎ型不純物イオンを注入する。これにより、ポリシリコン膜１４における上部領域にｎ型第１の不純物注入領域１８を形成すると共に、半導体領域１０ｘにおけるサイドウォール１７Ａの外側方下の領域に、接合深さの比較的深いｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９を自己整合的に形成する。このとき、ポリシリコン膜１４へのｎ型不純物イオンの注入により、ポリシリコン膜１４のうちｎ型不純物イオンが注入された領域（即ち、ｎ型第１の不純物注入領域１８）の少なくとも一部の領域がアモルファス化される。それと共に、半導体領域１０ｘへのｎ型不純物イオンの注入により、半導体領域１０ｘのうちｎ型不純物イオンが注入された領域（即ち、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９）の少なくとも一部の領域がアモルファス化される。
【００５６】
このように、本実施形態では、ポリシリコン膜１４の上面を覆うキャップ膜を設けずに、ｎ型不純物イオンを、半導体領域１０ｘだけでなく、ポリシリコン膜１４にも注入し、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９だけでなく、ｎ型第１の不純物注入領域１８を形成する。このようにして、ポリシリコン膜１４ａと、ｎ型第１の不純物注入領域１８とを有するポリシリコン膜１４Ａを形成すると共に、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９を形成する。それと共に、ｎ型第１，第２の不純物注入領域１８，１９における少なくとも一部の領域に、アモルファス化された領域を形成する。なお、ｎ型第１，第２の不純物注入領域１８，１９におけるアモルファス化された領域は、ｎ型第１，第２の不純物注入領域１８，１９の上部領域に形成されるものの、その形成領域を明確に図示することは困難なため、図１(c) 中には図示しない。
【００５７】
次に、図２(a) に示すように、イオン注入法により、例えば注入エネルギーが２ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域、及びｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９におけるアモルファス化された領域に、炭素を含む分子イオン、具体的には例えば、Ｃ16Ｈ10分子イオンを注入する。これにより、ｎ型第１の不純物注入領域１８の上部領域に第１の炭素注入領域２０を形成すると共に、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９の上部領域に第２の炭素注入領域２１を形成する。このとき、第１の炭素注入領域２０は、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域内に形成され、アモルファス化された領域外に形成されることはない。また、第２の炭素注入領域２１は、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９におけるアモルファス化された領域内に形成され、アモルファス化された領域外に形成されることはない。
【００５８】
ここで、結晶状態の領域及びアモルファス状態の領域のそれぞれに、同一のイオン注入条件で、同一のイオンを注入した場合、アモルファス状態の領域は、結晶状態の領域に比べて、イオンが注入され難いため、アモルファス状態の領域に形成されるイオン注入領域の注入深さを、結晶状態の領域に形成されるイオン注入領域の注入深さよりも浅くすることができる。またここで、一般に、炭素を含む分子イオンは、炭素イオンに比べて、重量の重いイオンであるため、炭素を含む分子イオン及び炭素イオンのそれぞれを、同一のイオン注入条件で、同一の領域に注入した場合、炭素を含む分子イオンが注入された領域の注入深さを、炭素イオンが注入された領域の注入深さよりも浅くすることができる。そこで、本実施形態では、結晶状態の領域ではなく、アモルファス状態の領域（即ち、結晶状態よりもイオンを注入し難い領域）に、炭素イオンではなく、炭素を含む分子イオン（即ち、炭素イオンよりも重量の重いイオン）を注入する。
【００５９】
即ち、本実施形態では、図２(a) に示すように、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域に、炭素を含む分子イオンを注入する。これにより、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域内に第１の炭素注入領域２０を形成することができ、ｎ型第１の不純物注入領域１８に注入された炭素を含む分子イオンが、ｎ型第１の不純物注入領域１８下のポリシリコン膜１４ａに進入し、ゲート絶縁膜１３を突き抜けることを防止することができる。
【００６０】
次に、図２(b) に示すように、例えばＣＶＤ法により、半導体領域１０ｘ上の全面に、例えば１ＧＰａの引っ張り応力を有する膜厚が５０ｎｍのシリコン窒化膜からなり、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力膜２２を堆積する。
【００６１】
その後、例えば６５０℃，１分の熱処理を行う。熱処理により、ｎ型エクステンション注入領域１５に含まれるｎ型不純物を活性化し、ｎ型エクステンション注入領域１５からなるｎ型エクステンション領域２３を形成すると共に、ｎ型ソースドレイン注入領域１９に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９からなるｎ型ソースドレイン領域（ｎ型不純物拡散領域）２４を形成する。
【００６２】
それと共に、熱処理により、第１，第２の炭素注入領域２０，２１を結晶化し、第１の炭素注入領域２０からなる第１のシリコン混晶層２５、及び第２の炭素注入領域２１からなる第２のシリコン混晶層２６を形成する。
【００６３】
それと共に、応力膜２２による引っ張り応力を、ｎ型第１の不純物注入領域１８が形成されたポリシリコン膜１４Ａに印加した状態で熱処理することにより、ポリシリコン膜１４Ａのうちアモルファス化された領域を再結晶化し、ポリシリコン膜からなる下部領域２７よりも平均グレインサイズの大きいポリシリコン膜からなる上部領域２８を形成する。このように、ポリシリコン膜１４Ａのうちアモルファス化された領域を再結晶化して形成された上部領域２８の平均グレインサイズが、ポリシリコン膜１４Ａのうちアモルファス化されていない領域からなる下部領域２７の平均グレインサイズに比べて大きく形成される。
【００６４】
それと共に、熱処理により、ｎ型第１の不純物注入領域１８に含まれるｎ型不純物を活性化し、ｎ型第１の不純物注入領域１８中のｎ型不純物をｎ型第１の不純物注入領域１８下のポリシリコン膜１４ａ中に拡散させる。
【００６５】
このようにして、下部領域２７、及び下部領域２７よりも平均グレインサイズの大きい上部領域２８からなるｎ型ポリシリコン膜２８Ａと、ｎ型ポリシリコン膜２８Ａ上に形成され、炭素原子の含有濃度が例えば１％（即ち、０．５％以上）のシリコンカーボン層からなる第１のシリコン混晶層２５とを有するゲート電極２５Ａを形成する。それと共に、ｎ型ソースドレイン領域２４の上部領域に、炭素原子の含有濃度が例えば１％（即ち、０．５％以上）のシリコンカーボン層からなる第２のシリコン混晶層２６を形成する。ここで、熱処理により、ｎ型第１の不純物注入領域１８中のｎ型不純物がポリシリコン膜１４ａ中に拡散されるものの、ｎ型第１の不純物注入領域１８中のｎ型不純物をポリシリコン膜１４ａ中に均一に拡散させることは難しい。そのため、ｎ型ポリシリコン膜２８Ａのｎ型不純物濃度は均一ではなく、ｎ型ポリシリコン膜２８Ａにおいて、その上部領域は、その下部領域に比べて、ｎ型不純物濃度が高い。
【００６６】
このように、本実施形態では、熱処理により、ｎ型ソースドレイン注入領域（ｎ型第２の不純物注入領域）１９におけるアモルファス化された領域に炭素を含む分子イオンが注入された領域（即ち、第２の炭素注入領域２１）を結晶化し、炭素を含む第２のシリコン混晶層２６を形成する方法と、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域上に応力膜２２が形成された状態で熱処理し、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域を再結晶化し、下部領域２７よりも平均グレインサイズの大きい上部領域２８を形成する方法、即ち、ＳＭＴ（Ｓtress Ｍemorization Ｔechnique）法とを組み合わせる。
【００６７】
次に、図２(c) に示すように、応力膜２２を除去した後、第１のシリコン混晶層２５の表面、及び第２のシリコン混晶層２６の表面に形成された自然酸化膜（図示せず）を除去する。その後、例えばスパッタ法により、半導体領域１０ｘ上の全面に、例えば膜厚が１０ｎｍのニッケル（Ｎｉ）からなるシリサイド化用金属膜（図示せず）を堆積する。その後、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、第１，第２のシリコン混晶層２５，２６のＳｉとシリサイド化用金属膜のＮｉとを反応させて、第１のシリコン混晶層２５上に、膜厚が１５ｎｍのニッケルシリサイドからなる第１のシリサイド層２９を形成すると共に、第２のシリコン混晶層２６上に、膜厚が１５ｎｍのニッケルシリサイドからなる第２のシリサイド層３０を形成する。
【００６８】
その後、エッチング液中への浸漬により、素子分離領域１１、及びサイドウォール１７Ａ等の上に残存する未反応のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理の温度よりも高い温度の下、２回目のＲＴＡ処理により、第１，第２のシリサイド層２９，３０のシリサイド組成比を安定化させる。
【００６９】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様の工程を順次行う。具体的には例えば、半導体基板１０上に形成された層間絶縁膜中に、各第１，第２のシリサイド層２９，３０と接続するコンタクトプラグを形成する工程、及び層間絶縁膜上に、各コンタクトプラグと接続する配線を形成する工程等を順次行う。
【００７０】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７１】
以下に、本発明の第１の実施形態に係る半導体装置の構造について、図２(c) を参照しながら説明する。
【００７２】
本実施形態に係る半導体装置は、図２(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた半導体領域１０ｘと、半導体領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、ｎ型ポリシリコン膜２８Ａとｎ型ポリシリコン膜２８Ａ上に形成された第１のシリコン混晶層２５とを有するゲート電極２５Ａと、ゲート電極２５Ａの側面上に形成されたサイドウォール１７Ａと、第１のシリコン混晶層２５上に形成された第１のシリサイド層２９と、半導体領域１０ｘにおけるゲート電極２５Ａの側方下の領域に形成されたｎ型エクステンション領域２３と、半導体領域１０ｘにおけるサイドウォール１７Ａの外側方下の領域に形成されたｎ型ソースドレイン領域（ｎ型不純物拡散領域）２４と、ｎ型ソースドレイン領域２４の上部領域に形成された第２のシリコン混晶層２６と、第２のシリコン混晶層２６上に形成された第２のシリサイド層３０とを備えている。
【００７３】
ｎ型ポリシリコン膜２８Ａの上部領域２８は、ｎ型ポリシリコン膜２８Ａの下部領域２７に比べて平均グレインサイズが大きい。また、ｎ型ポリシリコン膜２８Ａの上部領域は、ｎ型ポリシリコン膜２８Ａの下部領域に比べてｎ型不純物濃度が高い。
【００７４】
第２のシリコン混晶層２６は、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる。また、下部領域２７よりも平均グレインサイズの大きい上部領域２８と、第１のシリコン混晶層２５とを含むゲート電極２５Ａは、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる。なお、ゲート電極２５Ａによる応力は、上部領域２８による応力と、第１のシリコン混晶層２５による応力との総和であり、ゲート電極２５Ａによる応力のうち、上部領域２８による応力が占める割合は、第１のシリコン混晶層２５による応力が占める割合に比べて大きい。
【００７５】
本実施形態によると、図２(a) に示すように、ポリシリコン膜１４Ａのうちｎ型第１の不純物注入領域１８におけるアモルファス化された領域に、炭素を含む分子イオンを注入することにより、第１の炭素注入領域２０がｎ型第１の不純物注入領域１８におけるアモルファス化された領域内に形成され、ｎ型第１の不純物注入領域１８に注入された炭素を含む分子イオンがｎ型第１の不純物注入領域１８下のポリシリコン膜１４ａに進入しゲート絶縁膜１３を突き抜ける（即ち、第１の炭素注入領域２０がゲート絶縁膜１３を突き抜けて形成される、言い換えれば、第１のシリコン混晶層２５がゲート絶縁膜１３を突き抜けて形成される）ことはなく、ゲート電極２５Ａ中の第１のシリコン混晶層２５の形成を制御することができ、従来のようなキャップ膜の形成を不要とすることができる。そのため、従来のようにキャップ膜の除去に起因して、その一端が外側サイドウォールの下方に入り込む一方、その他端が深さ方向に伸びるシリサイド層（即ち、その一端がｎ型エクステンション領域の接合面に近接する一方、その他端がｎ型ソースドレイン領域の接合面に近接するシリサイド層）が形成されることはなく、図２(c) に示すように、第２のシリサイド層３０を精度良く形成することができるため、ｎ型エクステンション領域２３、及びｎ型ソースドレイン領域（ｎ型不純物拡散領域）２４において接合リークが発生することを防止することができる。
【００７６】
加えて、第２のシリコン混晶層２６により、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、Ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【００７７】
さらに、下部領域２７よりも平均グレインサイズの大きい上部領域２８と、第１のシリコン混晶層２５とを含むゲート電極２５Ａにより、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、Ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【００７８】
ここで、本発明の効果を有効に説明するために、Ｃ16Ｈ10分子イオンについて、図３を参照しながら説明する。図３は、炭素イオン（Ｃイオン）、ヒ素イオン（Ａｓイオン）、及びＣ16Ｈ10分子イオンのそれぞれについて、注入エネルギー[ｋｅＶ]と注入深さ[ｎｍ]との関係を示すグラフである。
【００７９】
図３の測定は、次に示す通りである。Ｃイオン、及びＡｓイオンのそれぞれを、注入エネルギーを変化させて、注入ドーズ量が２．５×１０15／ｃｍ2の条件でポリシリコン領域に注入したときのＣイオン注入領域、及びＡｓイオン注入領域のそれぞれの注入深さを測定した。一方、Ｃ16Ｈ10分子イオンを、注入エネルギーを変化させて、注入ドーズ量が２．５×１０15／ｃｍ2の条件でアモルファスシリコン領域に注入したときのＣ16Ｈ10分子イオン注入領域の注入深さを測定した。
【００８０】
図３に示すように、例えば注入エネルギーが２ｋｅＶの条件で、Ｃ16Ｈ10分子イオンがアモルファスシリコン領域に注入されたＣ16Ｈ10分子イオン注入領域の注入深さは、１０ｎｍ以下である。これに対し、図３に示すように、例えば注入エネルギーが２ｋｅＶの条件で、Ｃイオンがポリシリコン領域に注入されたＣイオン注入領域の注入深さは、２５ｎｍ以上である。このように、Ｃイオンよりも重量の重いＣ16Ｈ10分子イオンを、ポリシリコン領域よりもイオンの注入し難いアモルファスシリコン領域に注入することで、Ｃ16Ｈ10分子イオン注入領域の注入深さを、Ｃイオン注入領域の注入深さよりも浅くすることができる。
【００８１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。図４(a) 〜図５(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図４(a) 〜図５(c) において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１(a) 〜図２(c) に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と相違する点を主に説明し、第１の実施形態と共通する点については適宜省略して説明する。
【００８２】
まず、第１の実施形態における図１(a) に示す工程と同一の工程を行い、図４(a) に示す構成（即ち、図１(a) に示す構成と同一の構成）を得る。
【００８３】
次に、図４(b) に示すように、ポリシリコン膜１４をマスクにして、イオン注入法により、ポリシリコン膜１４、及び半導体領域１０ｘに、例えばＡｓ等のｎ型不純物イオンを注入する。これにより、ポリシリコン膜１４における上部領域にｎ型第１の不純物注入領域１８を形成すると共に、半導体領域１０ｘにおけるポリシリコン膜１４の側方下の領域に、接合深さの比較的浅いｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５を自己整合的に形成する。このとき、ポリシリコン膜１４へのｎ型不純物イオンの注入により、ポリシリコン膜１４のうちｎ型不純物イオンが注入された領域（即ち、ｎ型第１の不純物注入領域１８）の少なくとも一部の領域がアモルファス化される。それと共に、半導体領域１０ｘへのｎ型不純物イオンの注入により、半導体領域１０ｘのうちｎ型不純物イオンが注入された領域（即ち、ｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５）の少なくとも一部の領域がアモルファス化される。
【００８４】
このように、本実施形態では、ポリシリコン膜１４の上面を覆うキャップ膜を設けずに、ｎ型不純物イオンを、半導体領域１０ｘだけでなく、ポリシリコン膜１４にも注入し、ｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５だけでなく、ｎ型第１の不純物注入領域１８を形成する。このようにして、ポリシリコン膜１４ａと、ｎ型第１の不純物注入領域１８とを有するポリシリコン膜１４Ａを形成すると共に、ｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５を形成する。それと共に、ｎ型第１，第２の不純物注入領域１８，１５における少なくとも一部の領域に、アモルファス化された領域を形成する。なお、ｎ型第１，第２の不純物注入領域１８，１５におけるアモルファス化された領域は、ｎ型第１，第２の不純物注入領域１８，１５の上部領域に形成されるものの、その形成領域を明確に図示することは困難なため、図４(b) 中には図示しない。
【００８５】
次に、図４(c) に示すように、イオン注入法により、例えば注入エネルギーが２ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域、及びｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５におけるアモルファス化された領域に、炭素を含む分子イオン、具体的には例えばＣ16Ｈ10分子イオンを注入する。これにより、ｎ型第１の不純物注入領域１８の上部領域に第１の炭素注入領域２０を形成すると共に、ｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５の上部領域に第２の炭素注入領域２１を形成する。このとき、第１の炭素注入領域２０は、ｎ型第１の不純物注入領域１８におけるアモルファス化された領域内に形成され、アモルファス化された領域外に形成されることはない。また、第２の炭素注入領域２１は、ｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５におけるアモルファス化された領域内に形成され、アモルファス化された領域外に形成されることはない。
【００８６】
次に、図５(a) に示すように、例えばＣＶＤ法により、半導体領域１０ｘ上の全面に、例えば１ＧＰａの引っ張り応力を有する膜厚が５０ｎｍのシリコン窒化膜からなり、半導体領域１０ｘにおけるチャネル領域ｘのゲート長方向に引っ張り応力を生じさせる応力膜２２を堆積する。
【００８７】
その後、例えば６５０℃，１分の熱処理を行う。熱処理により、ｎ型エクステンション注入領域１５に含まれるｎ型不純物を活性化し、ｎ型エクステンション注入領域（ｎ型第２の不純物注入領域）１５からなるｎ型エクステンション領域（ｎ型不純物拡散領域）２３を形成する。
【００８８】
それと共に、熱処理により、第１，第２の炭素注入領域２０，２１を結晶化し、第１の炭素注入領域２０からなる第１のシリコン混晶層２５、及び第２の炭素注入領域２１からなる第２のシリコン混晶層２６を形成する。
【００８９】
それと共に、応力膜２２による引っ張り応力を、ｎ型第１の不純物注入領域１８が形成されたポリシリコン膜１４Ａに印加した状態で熱処理することにより、ポリシリコン膜１４Ａのうちアモルファス化された領域を再結晶化し、ポリシリコン膜からなる下部領域２７よりも平均グレインサイズの大きいポリシリコン膜からなる上部領域２８を形成する。このように、ポリシリコン膜１４Ａのうちアモルファス化された領域を再結晶化して形成された上部領域２８の平均グレインサイズが、ポリシリコン膜１４Ａのうちアモルファス化されていない領域からなる下部領域２７の平均グレインサイズに比べて大きく形成される。
【００９０】
それと共に、熱処理により、ｎ型第１の不純物注入領域１８に含まれるｎ型不純物を活性化し、ｎ型第１の不純物注入領域１８中のｎ型不純物をｎ型第１の不純物注入領域１８下のポリシリコン膜１４ａ中に拡散させる。
【００９１】
このようにして、下部領域２７、及び下部領域２７よりも平均グレインサイズの大きい上部領域２８からなるｎ型ポリシリコン膜２８Ａと、ｎ型ポリシリコン膜２８Ａ上に形成され、炭素原子の含有濃度が例えば１％（即ち、０．５％以上）のシリコンカーボン層からなる第１のシリコン混晶層２５とを有するゲート電極２５Ａを形成する。それと共に、ｎ型エクステンション領域２３の上部領域に、炭素原子の含有濃度が例えば１％（即ち、０．５％以上）のシリコンカーボン層からなる第２のシリコン混晶層２６を形成する。
【００９２】
次に、図５(b) に示すように、応力膜２２に対して異方性ドライエッチングを行い、ゲート電極２５Ａの側面上に、側壁応力膜２２ａを形成する。その後、例えばＣＶＤ法により、半導体領域１０ｘ上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜、及び膜厚が３０ｎｍのシリコン窒化膜を順次堆積した後、シリコン酸化膜及びシリコン窒化膜に対して異方性エッチングを行う。これにより、ゲート電極２５Ａの側面上に、側壁応力膜２２ａを介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール１６とシリコン窒化膜からなる外側サイドウォール１７とで構成されたサイドウォール１７Ａを形成する。
【００９３】
その後、サイドウォール１７Ａをマスクにして、イオン注入法により、半導体領域１０ｘに、例えばＡｓ等のｎ型不純物イオンを注入する。これにより、半導体領域１０ｘにおけるサイドウォール１７Ａの外側方下の領域に、接合深さの比較的深いｎ型ソースドレイン注入領域を自己整合的に形成する。その後、熱処理により、ｎ型ソースドレイン注入領域に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン注入領域からなるｎ型ソースドレイン領域２４を形成する。
【００９４】
次に、図５(c) に示すように、第１のシリコン混晶層２５の表面、及び第２のシリコン混晶層２６におけるサイドウォール１７Ａの外側方下の領域の表面に形成された自然酸化膜（図示せず）を除去する。その後、例えばスパッタ法により、半導体領域１０ｘ上の全面に、例えば膜厚が１０ｎｍのＮｉからなるシリサイド化用金属膜（図示せず）を堆積する。その後、１回目のＲＴＡ処理により、第１，第２のシリコン混晶層２５，２６のＳｉとシリサイド化用金属膜のＮｉとを反応させて、第１のシリコン混晶層２５上に、膜厚が１５ｎｍのニッケルシリサイドからなる第１のシリサイド層２９を形成すると共に、第２のシリコン混晶層２６におけるサイドウォール１７Ａの外側方下の領域上に、膜厚が１５ｎｍのニッケルシリサイドからなる第２のシリサイド層３０を形成する。
【００９５】
その後、エッチング液中への浸漬により、素子分離領域１１、及びサイドウォール１７Ａ等の上に残存する未反応のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理の温度よりも高い温度の下、２回目のＲＴＡ処理により、第１，第２のシリサイド層２９，３０のシリサイド組成比を安定化させる。
【００９６】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様の工程を順次行う。具体的には例えば、半導体基板１０上に形成された層間絶縁膜中に、各第１，第２のシリサイド層２９，３０と接続するコンタクトプラグを形成する工程、及び層間絶縁膜上に、各コンタクトプラグと接続する配線を形成する工程等を順次行う。
【００９７】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００９８】
ここで、第１の実施形態と本実施形態との製造方法上の相違点は、以下に示す点である。
【００９９】
第１の実施形態では、図１(b) に示すサイドウォール１７Ａの形成の後に、図１(c) に示すように、ｎ型第１，第２の不純物注入領域１８，１９の形成を行った後、図２(a) に示すように、第１，第２の炭素注入領域２０，２１を形成を行い、その後、図２(b) に示すように、ｎ型第２の不純物注入領域１９からなるｎ型ソースドレイン領域２４の形成、第１，第２の炭素注入領域２０，２１からなる第１，第２のシリコン混晶層２５，２６の形成、及びｎ型第１の不純物注入領域１８におけるアモルファス化された領域を再結晶化させてなる上部領域２８の形成を行う。
【０１００】
これに対し、本実施形態では、図５(b) に示すサイドウォール１７Ａの形成の前に、図４(b) に示すように、ｎ型第１，第２の不純物注入領域１８，１５の形成を行った後、図４(c) に示すように、第１，第２の炭素注入領域２０，２１の形成を行い、その後、図５(a) に示すように、ｎ型第２の不純物注入領域１５からなるｎ型エクステンション領域２３の形成、第１，第２の炭素注入領域２０，２１からなる第１，第２のシリコン混晶層２５，２６の形成、及びｎ型第１の不純物注入領域１８におけるアモルファス化された領域を再結晶化させてなる上部領域２８の形成を行う。
【０１０１】
このように、第１の実施形態では、ｎ型ソースドレイン注入領域１９の上部領域に第２の炭素注入領域２１を設けて、第２の炭素注入領域２１からなる第２のシリコン混晶層２６を設ける点に対し、本実施形態では、ｎ型エクステンション注入領域１５の上部領域に第２の炭素注入領域２１を設けて、第２の炭素注入領域２１からなる第２のシリコン混晶層２６を設ける点である。
【０１０２】
以下に、本発明の第２の実施形態に係る半導体装置の構造について、図５(c) を参照しながら説明する。
【０１０３】
本実施形態に係る半導体装置は、図５(c) に示すように、半導体基板１０における素子分離領域１１に囲まれた半導体領域１０ｘと、半導体領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、ｎ型ポリシリコン膜２８Ａとｎ型ポリシリコン膜２８Ａ上に形成された第１のシリコン混晶層２５とを有するゲート電極２５Ａと、ゲート電極２５Ａの側面上に形成された側壁応力膜２２ａと、ゲート電極２５Ａの側面上に側壁応力膜２２ａを介して形成されたサイドウォール１７Ａと、第１のシリコン混晶層２５上に形成された第１のシリサイド層２９と、半導体領域１０ｘにおけるゲート電極２５Ａの側方下の領域に形成されたｎ型エクステンション領域（ｎ型不純物拡散領域）２３と、半導体領域１０ｘにおけるサイドウォール１７Ａの外側方下の領域に形成されたｎ型ソースドレイン領域２４と、ｎ型エクステンション領域２３の上部領域からｎ型ソースドレイン領域２４の上部領域に延在して形成された第２のシリコン混晶層２６と、第２のシリコン混晶層２６におけるサイドウォール１７Ａの外側方下の領域上に形成された第２のシリサイド層３０とを備えている。
【０１０４】
ｎ型ポリシリコン膜２８Ａの上部領域２８は、ｎ型ポリシリコン膜２８Ａの下部領域２７に比べて平均グレインサイズが大きい。また、ｎ型ポリシリコン膜２８Ａの上部領域は、ｎ型ポリシリコン膜２８Ａの下部領域に比べてｎ型不純物濃度が高い。
【０１０５】
第２のシリコン混晶層２６は、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる。また、下部領域２７よりも平均グレインサイズの大きい上部領域２８と、第１のシリコン混晶層２５とを含むゲート電極２５Ａは、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる。
【０１０６】
ここで、第１の実施形態と本実施形態との構造上の相違点は、以下に示す点である。
【０１０７】
第１の実施形態では、第２のシリコン混晶層２６が、図２(c) に示すように、ｎ型ソースドレイン領域２４の上部領域に形成されている点に対し、本実施形態では、第２のシリコン混晶層２６が、図５(c) に示すように、ｎ型エクステンション領域２３の上部領域からｎ型ソースドレイン領域２４の上部領域に延在して形成されている点である。また、第１の実施形態では、サイドウォール１７Ａが、ゲート電極２５Ａの側面上に直接接して形成されている点に対し、本実施形態では、サイドウォール１７Ａが、ゲート電極２５Ａの側面上に側壁応力膜２２ａを介して形成されている点である。
【０１０８】
本実施形態によると、図４(c) に示すように、ポリシリコン膜１４Ａのうちｎ型第１の不純物注入領域１８におけるアモルファス化された領域に、炭素を含む分子イオンを注入することにより、第１の炭素注入領域２０がｎ型第１の不純物注入領域１８におけるアモルファス化された領域内に形成され、ｎ型第１の不純物注入領域１８に注入された炭素を含む分子イオンがｎ型第１の不純物注入領域１８下のポリシリコン膜１４ａに進入しゲート絶縁膜１３を突き抜ける（即ち、第１の炭素注入領域２０がゲート絶縁膜１３を突き抜けて形成される、言い換えれば、第１のシリコン混晶層２５がゲート絶縁膜１３を突き抜けて形成される）ことはなく、ゲート電極２５Ａ中の第１のシリコン混晶層２５の形成を制御することができ、従来のようなキャップ膜の形成を不要とすることができる。そのため、従来のようにキャップ膜の除去に起因して、その一端が外側サイドウォールの下方に入り込む一方、その他端が深さ方向に伸びるシリサイド層（即ち、その一端がｎ型エクステンション領域の接合面に近接する一方、その他端がｎ型ソースドレイン領域の接合面に近接するシリサイド層）が形成されることはなく、図５(c) に示すように、第２のシリサイド層３０を精度良く形成することができるため、ｎ型エクステンション領域（ｎ型不純物拡散領域）２３、及びｎ型ソースドレイン領域２４において接合リークが発生することを防止することができる。
【０１０９】
加えて、第２のシリコン混晶層２６により、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、Ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１０】
さらに、下部領域２７よりも平均グレインサイズの大きい上部領域２８と、第１のシリコン混晶層２５とを含むゲート電極２５Ａにより、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、Ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【０１１１】
また、図５(b) に示すように、応力膜２２を完全に除去せずに、ゲート電極２５Ａの側面上に応力膜２２からなる側壁応力膜２２ａを残存させることにより、応力膜２２のうちゲート電極２５Ａの側面上に形成された部分を除去する際の困難を回避することができる。
【０１１２】
なお、第２の実施形態では、図５(b) に示すように、応力膜２２に対して異方性ドライエッチングを行い、ゲート電極２５Ａの側面上に側壁応力膜２２ａを形成した後、ゲート電極２５Ａの側面上に、側壁応力膜２２ａを介して、サイドウォール１７Ａを形成する場合、即ち、ゲート電極２５Ａとサイドウォール１７Ａとの間に、側壁応力膜２２ａを設ける場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、応力膜を残存させずに除去した後、ゲート電極の側面上に、サイドウォールを直接形成してもよい。
【０１１３】
また、第２の実施形態では、図５(b) に示すように、ｎ型ソースドレイン注入領域の形成後、熱処理により、ｎ型ソースドレイン注入領域からなるｎ型ソースドレイン領域２４を形成し、その後、図５(c) に示すように、第１，第２のシリサイド層２９，３０を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｎ型ソースドレイン注入領域の形成後、第１の実施形態と同様にｎ型ソースドレイン注入領域におけるアモルファス化された領域にＣ16Ｈ10分子イオンを注入した後、熱処理により、Ｃ16Ｈ10分子イオンが注入された領域からなるシリコン混晶層を形成すると共に、ｎ型ソースドレイン注入領域からなるｎ型ソースドレイン領域を形成し、その後、第１，第２のシリサイド層を形成してもよい。この場合、ｎ型ソースドレイン領域の上部領域に新たに設けたシリコン混晶層により、半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるので、第２の実施形態に比べて、Ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
【０１１４】
なお、第１，第２の実施形態では、ゲート絶縁膜１３上に、ｎ型ポリシリコン膜２８Ａが直接形成される場合、即ち、ゲート電極２５Ａが、ｎ型ポリシリコン膜２８Ａと、第１のシリコン混晶層２５とからなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ゲート絶縁膜とｎ型ポリシリコン膜との間に、金属膜を設ける場合、即ち、ゲート電極が、金属膜と、ｎ型ポリシリコン膜と、第１のシリコン混晶層とからなる場合でもよい。この場合においても、第１，第２の実施形態と同様の効果を得ることができる。ここで、金属膜の材料としては、具体的には例えば、窒化チタン（ＴｉＮ），又は窒化タンタル（ＴａＮ）等が挙げられる。
【０１１５】
また、第１，第２の実施形態では、第１の炭素注入領域２０に含まれる炭素を含む分子イオンとして、Ｃ16Ｈ10分子イオンを用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。Ｃ16Ｈ10分子イオンの代わりに、例えば、Ｃx（ｘ≧２）分子等の共有結合クラスターのイオン、又は水素結合クラスターのイオン等を用いてもよい。
【０１１６】
また、第１，第２の実施形態では、第２のシリコン混晶層２６として、シリコンカーボン層を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、第２のシリコン混晶層として、半導体領域１０ｘにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせることが可能な層を採用すればよい。
【０１１７】
また、第１，第２の実施形態では、ゲート絶縁膜１３として、シリコン酸化膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、シリコン酸化膜の代わりに、シリコン酸窒化膜（ＳｉＯＮ膜）等を用いる、又は高誘電体膜を用いてもよい。
【産業上の利用可能性】
【０１１８】
本発明は、ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とすることができるため、ソースドレイン領域（又はエクステンション領域及びソースドレイン領域）にシリコン混晶層を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１１９】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】炭素イオン、砒素イオン、及びＣ16Ｈ10分子イオンのそれぞれについて、注入エネルギーと注入深さとの関係を示すグラフである。
【図４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(b) は、従来の半導体装置の問題について示すゲート長方向の要部工程断面図である。
【符号の説明】
【０１２０】
１０    半導体基板
１０ｘ  半導体領域
１１    素子分離領域
１２    ｐ型ウェル領域
１３    ゲート絶縁膜
１４    ポリシリコン膜
１４ａ  ポリシリコン膜
１４Ａ  ポリシリコン膜
１５    ｎ型エクステンション注入領域
１６    内側サイドウォール
１７    外側サイドウォール
１７Ａ  サイドウォール
１８    ｎ型第１の不純物注入領域
１９    ｎ型ソースドレイン注入領域
２０    第１の炭素注入領域
２１    第２の炭素注入領域
２２    応力膜
２２ａ  側壁応力膜
２３    ｎ型エクステンション領域
２４    ｎ型ソースドレイン領域
２５    第１のシリコン混晶層
２５Ａ  ゲート電極
２６    第２のシリコン混晶層
２７    下部領域
２８    上部領域
２８Ａ  ｎ型ポリシリコン膜
２９    第１のシリサイド層
３０    第２のシリサイド層
【図１】
2010016302.tif 000003
【図２】
2010016302.tif 000004
【図３】
2010016302.tif 000005
【図４】
2010016302.tif 000006
【図５】
2010016302.tif 000007
【図６】
2010016302.tif 000008
【図７】
2010016302.tif 000009