(57)【要約】【課題】転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうこと。【解決手段】ラインセンサ１００は、第１導電型のウェル領域１２が形成された第２導電型の半導体基板１０と、入射光に応じた電荷を生成する複数の画素２０ａがウェル領域１２に形成された画素列２０と、転送クロックに応じて電荷を転送する転送電極がウェル領域１２上に配置されたＣＣＤレジスタ部２２と、転送電極によって転送された電荷に応じた電圧信号を出力する出力回路と、ウェル領域１２及び出力回路に対して基準電位を供給する配線部（電極パッド３６、３７、接続配線２５）と、ウェル領域１２と配線部間の第１コンタクトを、出力回路と配線部間の第２コンタクトに対して接続する配線に含まれる抵抗領域５２と、を備える。抵抗領域５２は、ウェル領域１２に対する不純物拡散により形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のウェル領域が形成された第２導電型の半導体基板と、
入射光に応じた電荷を生成する複数の画素が前記ウェル領域に形成された画素配置領域と、
転送クロックに応じて前記電荷を転送する転送電極が前記ウェル領域上に配置された転送電極配置領域と、
前記転送電極によって転送された前記電荷に応じた電圧信号を出力する出力回路と、
前記ウェル領域及び前記出力回路に対して前記基準電位を供給する配線部と、
前記ウェル領域と前記配線部間の第１コンタクトを、前記出力回路と前記配線部間の第２コンタクトに対して接続する配線に含まれる抵抗器と、
を備える半導体撮像装置。
【請求項２】
前記抵抗器は、前記ウェル領域に不純物が拡散した不純物拡散領域であることを特徴とする請求項１に記載の半導体撮像装置。
【請求項３】
前記配線部は、前記転送電極配置領域における前記電荷の転送方向に沿って延在する部分を有することを特徴とする請求項１又は２に記載の半導体撮像装置。
【請求項４】
前記配線部は、
前記ウェル領域に対応する第１電極パッドと、
前記出力回路に対応する第２電極パッドと、
前記第１及び第２電極パッド間を接続する接続配線と、を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体撮像装置。
【請求項５】
前記接続配線は、前記転送電極配置領域における前記電荷の転送方向に沿って延在し、
前記第１電極パッドは、前記接続配線の一端側に形成され、
前記第２電極パッドは、前記接続配線の他端側に形成されることを特徴とする請求項４に記載の半導体撮像装置。
【請求項６】
前記半導体基板に対して接続されると共に、前記半導体基板の厚み方向において前記接続配線に対して対向配置された第１対向配線を更に備えることを特徴とする請求項５に記載の半導体撮像装置。
【請求項７】
前記接続配線に接続すると共に、前記第１対向配線に対して対向配置された第２対向配線を更に備えることを特徴とする請求項６に記載の半導体撮像装置。
【請求項８】
前記第１及び第２対向配線は、前記転送電極配置領域における前記電荷の転送方向に沿って延在することを特徴とする請求項７に記載の半導体撮像装置。
【請求項９】
前記出力回路は、前記半導体基板に形成されたウェル領域に形成されたトランジスタを含むことを特徴とする請求項１乃至８のいずれか一項に記載の半導体撮像装置。
【請求項１０】
前記出力回路に対する前記配線部のコンタクトは、前記トランジスタが形成された前記ウェル領域に対する前記配線部のコンタクトであることを特徴とする請求項９に記載の半導体撮像装置。
【請求項１１】
前記トランジスタが形成された前記ウェル領域は、複数の前記画素が形成された前記ウェル領域に共通することを特徴とする請求項９又は１０に記載の半導体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体撮像装置に関し、特に転送クロックにて電荷転送する機構を備える半導体撮像装置に関する。
【背景技術】
【０００２】
白黒／カラーコピー機等には、画像取得部品としてラインセンサが用いられる。複数の画素列を備えるＣＣＤ(Charge Coupled Device)撮像素子がラインセンサとして汎用されている。例えば、７５００画素×３ｃｈのＣＣＤ撮像素子がラインセンサとして用いられる。このようなＣＣＤ撮像素子では、逆相の転送クロックを２つの転送ゲートに個別に供給し、電荷電圧変換部まで電荷を転送する。
【０００３】
ＣＣＤ撮像素子では、転送クロックと基準電位間の数百ｐＦのカップリングの影響によって、パッケージ外側端子の基準電位からみてデバイス内基準電位にひずみが生じる場合がある。転送ゲートとデバイスの基準電位間に形成される容量は約数百ｐＦに達し、また、デバイスの基準電位（ＧＮＤ）を供給する電極パッドとパッケージの外部端子間には、デバイスとパッケージ間を接続するボンディングワイヤ及びリードフレーム等のインダクタンス成分が存在するためである。パッケージ外側端子の基準電位からみてデバイス内基準電位にひずみが生じる場合、デバイス内を基準レベルとする信号出力にもひずみが生じ、信号劣化を招いている。
【０００４】
特許文献１には、出力回路部を構成するＭＯＳトランジスタから、ホットキャリアによって発生した雑音電子が信号電荷蓄積部や信号電荷転送部に流入して暗時出力及び暗時出力むらが生じることを低減する技術が開示されている。特許文献２には、アナログ／デジタル間で雑音の干渉を抑制し、高集積度の半導体集積回路を安価に製造する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−２７５８１１号公報
【特許文献２】特開２０００−３１３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＣＣＤ撮像素子に設けられた２つの転送ゲートには、互いに逆相の転送クロックが供給されるが、上述のインダクタンスの影響等によって、意図したタイミングで各転送ゲートに各転送クロックを供給することができない場合がある。そして、この転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまう場合がある。このように、転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうことが問題となっている。
【課題を解決するための手段】
【０００７】
本発明に係る半導体撮像装置は、第１導電型のウェル領域が形成された第２導電型の半導体基板と、入射光に応じた電荷を生成する複数の画素が前記ウェル領域に形成された画素配置領域と、転送クロックに応じて前記電荷を転送する転送電極が前記ウェル領域上に配置された転送電極配置領域と、前記転送電極によって転送された前記電荷に応じた電圧信号を出力する出力回路と、前記ウェル領域及び前記出力回路に対して前記基準電位を供給する配線部と、前記ウェル領域と前記配線部間の第１コンタクトを、前記出力回路と前記配線部間の第２コンタクトに対して接続する配線に含まれる抵抗器と、を備える。
【０００８】
抵抗器と配線部とによって、転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうことを従来よりも抑制することができる。
【発明の効果】
【０００９】
本発明によれば、転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうことを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態にかかるラインセンサの概略的な上面模式図である。
【図２】本発明の第１実施形態にかかるラインセンサの概略的な部分上面模式図である。
【図３】本発明の第１実施形態にかかるラインセンサの概略的な部分断面模式図である。
【図４】本発明の第１実施形態にかかるラインセンサの概略的な部分断面模式図である。
【図５】本発明の第１実施形態にかかるラインセンサのＧＮＤラインの等価回路図である。
【図６】本発明の第１実施形態にかかる出力回路のＧＮＤラインの電位ひずみを検討するための等価回路図である。
【図７】本発明の比較例に係るラインセンサのＧＮＤラインの等価回路図である。
【図８】ＣＣＤ転送クロック間に位相ずれがない理想的な波形図である。
【図９】ＣＣＤ転送クロック間に位相ずれがある場合の比較例に係る波形図である。
【図１０】ＣＣＤ転送クロック間に位相ずれがある場合の本発明の第１実施形態に係る波形図である。
【図１１】本発明の第２実施形態にかかるラインセンサの概略的な上面模式図である。
【図１２】本発明の第２実施形態にかかるラインセンサの概略的な部分断面模式図である。
【図１３】本発明の第２実施形態にかかるラインセンサのＧＮＤラインの等価回路図である。
【図１４】本発明の第３実施形態にかかるラインセンサの概略的な上面模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について説明する。なお、各実施の形態は、説明の便宜上、簡略化されている。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。図面は、もっぱら技術的事項の説明のためのものであり、図面に示された要素の正確な大きさ等は反映していない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００１２】
［第１実施形態］
図１に示すように、ラインセンサ１００は、Ｎ型の半導体基板１０、Ｐ型のウェル領域１１、及びＰ型のウェル領域１２を備える。半導体基板１０は、ｘ軸方向を長手方向とする長尺なシリコン基板である。ウェル領域１１、１２は、半導体基板１０に不純物を拡散することで形成される。なお、後述の説明から明らかなように、ウェル領域１２は、ラインセンサ１００の撮像領域が割り当てられている。また、ウェル領域１１は、ラインセンサ１００の出力回路が割り当てられている。ただし、ラインセンサ１００の出力回路の一部は、ウェル領域１２に形成されている。
【００１３】
ウェル領域１１には、電極パッド３０〜３２、電極パッド３７、３８、アンプ（信号増幅器）４０、及びトランジスタ４１が形成されている。なお、電極パッド３７は、ウェル領域１１に対してコンタクト領域ＣＲ１にてコンタクトしている。また、電極パッド３８は、半導体基板１０に対してコンタクト領域ＣＲ２にてコンタクトしている。
【００１４】
ウェル領域１２には、電極パッド３３〜３６、画素列（画素配置領域）２０、転送ゲート部（転送電極配置領域）２１、ＣＣＤレジスタ部（転送電極配置領域）２２、トランジスタ４２、４３、及び電荷検出部４４が形成されている。電極パッド３６は、ウェル領域１２に対してコンタクト領域ＣＲ３にてコンタクトしている。なお、電極パッド３６、３７、及び後述の接続配線２５は、配線部を形成する。
【００１５】
ウェル領域１１とウェル領域１２間には、ラインセンサ１００の出力回路に含まれる配線に加えて、抵抗配線２４及び接続配線２５が存在する。上述のコンタクト領域ＣＲ１は、上述のコンタクト領域ＣＲ３に対して抵抗配線２４を介して接続されている。また、電極パッド３７は、電極パッド３６に対して接続配線２５を介して接続されている。抵抗配線２４は、抵抗器として機能する不純物拡散領域を含む。接続配線２５は、金属配線であり、固有のインピーダンスを有する。この構成を採用することによって、転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうことを抑制することができる。この点は、後述の説明から明らかになる。
【００１６】
はじめに接続関係について説明する。電極パッド３０は、アンプ４０に接続される。電極パッド３１は、トランジスタ４３のゲートに接続される。電極パッド３２は、アンプ４０、トランジスタ４２のドレイン端子、及びトランジスタ４３のドレイン端子に接続される。トランジスタ４２のゲート端子は、電荷検出部４４に接続される。トランジスタ４２のソース端子は、アンプ４０、及びトランジスタ４１のドレイン端子に接続される。トランジスタ４３のソース端子は、電荷検出部４４に接続される。トランジスタ４１のゲート端子は、電源に接続される。アンプ４０は、接地される。電極パッド３７は、コンタクト領域ＣＲ１に接続し、電極パッド３６に接続する。コンタクト領域ＣＲ１は、コンタクト領域ＣＲ３に接続する。電極パッド３８は、コンタクト領域ＣＲ２に接続する。
【００１７】
電極パッド３３は、転送ゲート部２１に接続される。電極パッド３４は、ＣＣＤレジスタ部２２に接続される。電極パッド３５は、ＣＣＤレジスタ部２２に接続される。画素列２０は、転送ゲート部２１に接続される。転送ゲート部２１は、ＣＣＤレジスタ部２２に接続される。ＣＣＤレジスタ部２２は、電荷検出部４４に接続される。電極パッド３６は、コンタクト領域ＣＲ３に接続され、電極パッド３７に接続される。コンタクト領域ＣＲ３は、コンタクト領域ＣＲ１に接続される。なお、コンタクト領域ＣＲ３と抵抗配線２４間の接続部分には、抵抗器として機能する不純物拡散領域が形成されているが、この点については、図２乃至図４を参照して後述する。
【００１８】
電極パッド３０は、アンプ４０の出力端子として機能する。電極パッド３１は、リセット信号の入力端子として機能する。電極パッド３２は、アンプ、ソースフォロワの電圧源端子として機能する。電極パッド３３は、転送ゲート部２１に転送クロックを供給するクロック端子として機能する。電極パッド３４は、ＣＣＤレジスタ部２２に転送クロックを供給するクロック端子として機能する。電極パッド３５も、電極パッド３４と同様、ＣＣＤレジスタ部２２に転送クロックを供給するクロック端子として機能する。なお、電極パッド３４、３５に入力される転送クロックは、互いに逆相の関係にある。電極パッド３６は、ウェル領域１２に対して接地電位を供給する電極端子として機能する。電極パッド３７は、ウェル領域１１に対して接地電位を供給する電極端子として機能する。なお、電極パッド３６、３７は、接続配線２５によって互いにＤＣ的に接続している。電極パッド３８は、半導体基板１０に対して基板電位を供給する電極端子として機能する。
【００１９】
画素列２０は、ｘ軸に沿って配列された複数の画素２０ａを有する。画素２０ａは、電荷蓄積部として機能し、入射光量に応じた電荷を蓄積する。具体的には、画素２０ａは、Ｐ型のウェル領域１２にＮ型不純物が拡散して形成されたフォトダイオードである。
【００２０】
転送ゲート部２１は、転送クロックに同期して、画素２０ａにて蓄積した電荷をＣＣＤレジスタ部２２に転送する。転送ゲート部２１は、ウェル領域１２上に絶縁膜を介して形成された複数の転送電極を含む。各転送電極は、各画素２０ａに対応付けられている。転送電極に対して転送クロックを供給することによって、ウェル領域１２の表面電位を制御し、各画素２０ａに蓄積された電子をＣＣＤレジスタ部２２に転送する。
【００２１】
ＣＣＤレジスタ部２２は、転送ゲート部２１から転送された信号電荷を一時的に蓄積し、転送クロックに同期して、順次、信号電荷を電荷検出部４４に供給する。ＣＣＤレジスタ部２２は、ウェル領域１２にＮ型不純物が拡散された不純物拡散領域、及び不純物拡散領域上に絶縁膜を介して形成された転送電極を含む。各不純物拡散領域及び各転送電極は、各画素２０ａに対応付けられている。転送電極に対して転送クロックを供給することによって、ＣＣＤレジスタ部２２におけるチャネル電位を制御し、各画素２０ａに蓄積された電子を電荷検出部４４に順次供給する。
【００２２】
なお、転送ゲート部２１は、ｙ軸方向（垂直方向）に電荷を転送する電荷転送部として機能する。ＣＣＤレジスタ部２２は、ｘ軸方向（水平方向）に電荷を転送する電荷転送部として機能する。
【００２３】
電荷検出部４４は、ＣＣＤレジスタ部２２から順次転送される電荷を検出する。トランジスタ４１は、ロードトランジスタとして機能する。トランジスタ４２は、ドライブトランジスタとして機能する。トランジスタ４３は、リセットトランジスタとして機能する。電荷検出部４４で検出された電荷は、トランジスタ４１〜４３、アンプ４０の回路動作によって電圧信号として出力される。なお、これらの回路素子から形成された出力回路の動作については当業者に周知であるため、その動作の詳細について説明を省略する。
【００２４】
図２乃至図４を参照して、上述の抵抗配線２４とコンタクト領域ＣＲ３間の接続部分の構成について説明する。なお、図３は、図２に示すＸ３−Ｘ３間の概略的な断面模式図である。図４は、図２に示すＸ４−Ｘ４間の概略的な断面模式図である。
【００２５】
図３に示すように、半導体基板１０にはウェル領域１２が形成されている。ウェル領域１２には、素子分離領域５０、熱酸化膜５１、抵抗領域５２、チャネルストッパ領域５３、Ｎウェル領域５４、ゲート酸化膜５５、転送電極５６、及び層間絶縁膜５７が形成されている。なお、これらは通常の半導体プロセス技術（不純物注入工程、薄膜形成工程、平坦化工程、過熱工程など）によって適宜形成されるものとする。
【００２６】
素子分離領域５０は、Ｐ型不純物がウェル領域１２に拡散して形成された領域（Ｐ＋不純物拡散領域）である。熱酸化膜５１は、熱酸化によってＳｉＯ２が成長して形成された膜である。抵抗領域５２は、Ｐ型不純物がウェル領域１２に拡散して形成された領域（Ｐ＋不純物拡散領域）である。チャネルストッパ領域５３は、Ｐ型不純物がウェル領域１２に拡散して形成された領域（Ｐ＋不純物拡散領域）である。ウェル領域５４は、ウェル領域１２にＮ型不純物が拡散形成された不純物拡散領域である。ゲート酸化膜５５は、通常の薄膜形成技術によって形成されたＳｉＯ２膜である。転送電極５６は、通常の薄膜形成及びパターニング技術によって形成されたポリシリコン層である。層間絶縁膜５７は、通常の薄膜形成技術によって形成されたＳｉＯ２膜である。
【００２７】
尚、ウェル領域１２の抵抗値によって、ウェル領域１２自体を抵抗領域５２として用いることができる。本実施形態では、ウェル領域１２の抵抗値は所望値よりも高いため、ウェル領域１２に不純物を注入し、より低い抵抗値の抵抗領域５２を形成している。抵抗領域５２の抵抗値は、数十Ω〜数十ｋΩの任意の値に設定すれば良い。
【００２８】
また、チャネルストッパ領域５３の形成と同一工程にて抵抗領域５２を形成する。これによって、新たな不純物拡散領域の導入に伴って、ラインセンサ１００の製造プロセスの工数が増加してしまうことを回避することができる。
【００２９】
図４に示すように、上述の抵抗領域５２には、オーミックコンタクトを実現するためのコンタクト領域６０が形成される。コンタクト領域６０ａは、Ｐ型不純物（ボロン等）を抵抗領域５２に高濃度に注入して形成された高濃度不純物拡散領域（Ｐ＋＋不純物拡散領域）である。コンタクト領域６０ｂは、Ｐ型不純物を抵抗領域５２及びウェル領域１２に高濃度に注入して形成された高濃度不純物拡散領域（Ｐ＋＋不純物拡散領域）である。コンタクト領域６０は、半導体基板１０上に形成されるトランジスタのソース、ドレイン領域の形成と同一工程で形成することができる。このようにしてラインセンサ１００の製造プロセスの工数が増加してしまうことを回避することができる。なお、熱酸化膜５１及び抵抗領域５２が抵抗領域５２に隣接して形成される。
【００３０】
コンタクト領域６０上には、コンタクトプラグ６１が形成される。コンタクトプラグ６１ａは、コンタクト領域６０ａに対して接続される。コンタクトプラグ６１ｂは、コンタクト領域６０ｂに対して接続される。なお、コンタクトプラグ６１は、層間絶縁膜５７に貫通穴を形成し、これに導電性材料（ポリシリコン等）を堆積させることで形成される。
【００３１】
コンタクトプラグ６１上には、配線６２が形成される。配線６２ａは、コンタクトプラグ６１ａに接続する。配線６２ｂは、コンタクトプラグ６１ｂに接続する。なお、配線６２は、導電性の薄膜（メタル等）のパターニングにより形成される。
【００３２】
なお、抵抗配線２４は、図２乃至図４に示すように、配線６２ｂ、コンタクトプラグ６１ｂ、コンタクト領域６０ｂ、抵抗領域５２、コンタクト領域６０ａ、コンタクトプラグ６１ａ、配線６２ａを含んで形成される。また、図４から明らかなように、コンタクト領域ＣＲ３では、配線６２ｂが、コンタクトプラグ６１ｂ及びコンタクト領域６０ｂを介して、ウェル領域１２に対して接続する。この点は、コンタクト領域ＣＲ１についても同様の説明が当てはまる。コンタクト領域ＣＲ２については、コンタクト領域の導電型が逆であることを前提として、同様の説明が当てはまる。
【００３３】
上述の説明から明らかなように、本実施形態では、コンタクト領域ＣＲ１は、コンタクト領域ＣＲ３に対して抵抗領域５２を介して接続している。また、電極パッド３７は、電極パッド３６に対して接続配線２５を介して接続している。この構成を採用することによって、転送クロック間の位相ずれに応じて出力信号波形に歪が生じてしまうことを抑制することができる。以下、この点について説明する。
【００３４】
図５に、ＧＮＤライン等価回路図を示す。なお、抵抗領域５２は、抵抗器Ｒｓとして表記され、インピーダンスＺｓを有する。接続配線２５は、抵抗領域５２に対して並列に接続されており、インピーダンスＺｐを有する。インピーダンスＺｉｎｔは、節点Ｎ１と節点Ｎ２間のインピーダンスに対応する。なお、節点Ｎ２は、コンタクト領域ＣＲ３に設けられている。インピーダンスＺ１は、節点Ｎ１と接地電位間のインピーダンスである。インピーダンスＺ２は、節点Ｎ２と接地電位間のインピーダンスである。電極パッド３４に供給される転送クロックφ１は、容量Ｃ１を介して節点Ｎ１と節点Ｎ２間に接続される。同様に、電極パッド３５に供給される転送クロックφ２は、容量Ｃ２を介して節点Ｎ１と節点Ｎ２間に接続される。
【００３５】
図５に示すＧＮＤライン等価回路図は、図６に示すように表現することができる。図６では、転送クロックφ１、φ２により生じる過渡電流の振幅ΔＩは、電極パッド３７へ流れる過渡電流の振幅ΔＩ１、電極パッド３６へ流れる過渡電流の振幅ΔＩ２へ分離される。図５に示す節点Ｎ１の電位ひずみ量ΔＶ１によって、アンプ４０、トランジスタ４１〜４３に供給される基準電位に歪が生成し、アンプ４０から出力される電圧信号にも歪が生じることを招来している。
【００３６】
図６を参照して、本実施形態においてΔＶ１が低減されることについて説明する。なお、比較例として、特許文献１に記載の撮像装置を取り上げる。比較例は、図７に示すように、抵抗領域５２に対応する抵抗Ｒｓ、接続配線２５に対応するインピーダンスＺｐが存在しない。
【００３７】
図６に示すように、ΔＩ１は、ΔＩ１＝ΔＩ×（Ｚ２／（（Ｚ０＋Ｚ１）＋Ｚ２））と算出できる。ΔＶ１は次の式（１）により表現できる。式（１）  ΔＶ１＝ΔＩ１×Ｚ１＝ΔＩ×（（Ｚ１×Ｚ２）／（Ｚ０＋Ｚ１＋Ｚ２））。
【００３８】
はじめに比較例の場合について検討する。Ｚｉｎｔ＝Ｚ０であり、ΔＶ１＝ΔＩ×（（Ｚ１×Ｚ２）／（Ｚｉｎｔ＋Ｚ１＋Ｚ２））となる。電極パッド３６とパッケージ外部端子間のインピーダンスが、電極パッド３７とパッケージ外部端子間のインピーダンスに等しいと考えると、Ｚ１＝Ｚ２＝Ｚとなり、ΔＶ１＝ΔＩ×（Ｚ２／（Ｚｉｎｔ＋２Ｚ））となる。Ｚｉｎｔ≪Ｚであれば、ΔＶ１≒１／２×Ｚ×ΔＩ＝０．５×Ｚ×ΔＩと近似できる。
【００３９】
次に、本実施形態の場合について検討する。ＺｃｃｄとＺｐの合成インピーダンスＺ０は、Ｚ０＝（Ｚｃｃｄ×Ｚｐ）／（Ｚｃｃｄ＋Ｚｐ）であり、Ｚｃｃｄは、Ｚｃｃｄ＝Ｚｉｎｔ＋Ｚｓとなる。抵抗領域５２の抵抗成分Ｚｓは、Ｚ１＝Ｚ２＝Ｚの１００倍程度に作り込むとすると、Ｚｃｃｄ＝Ｚｉｎｔ＋１００Ｚとなる。Ｚpを考えるにあたり、例えば７５００画素、画素ピッチ１０μｍ、６００ｍｉｌパッケージのラインセンサで検討する。６００ｍｉｌのパッケージでは電極パッドとリード端子間距離が数ｍｍ程度であり、Ｚｐを形成するメタル配線の長さは７５ｍｍ以上であるため、そのインダクタンス成分はおよそ比較例の１０倍程度となる。また、一般的に内部配線抵抗は外部配線抵抗よりも高いため、チップ内部配線の抵抗成分は、リード端子側の抵抗成分の１０倍以上となる。ここで、Ｚp＝１０Ｚと考えると、Ｚ０は、Ｚ０＝（（Ｚｉｎｔ＋１００Ｚ）×１０Ｚ）／（（Ｚｉｎｔ＋１００Ｚ）＋１０Ｚ）となる。比較例の場合と同様、Ｚｉｎｔ≪ＺであればＺ０≒１０００Ｚ２／１１０Ｚ＝１００／１１×Ｚ≒９Ｚとなる。この場合、ΔＶ１は式（１）より、ΔＶ１≒ΔＩ×（Ｚ２／（９Ｚ＋Ｚ＋Ｚ））＝１／１１×Ｚ×ΔＩとなる。この値は、比較例の１８％程度となる。
【００４０】
図８乃至図１０を参照して、本実施形態の効果について更に説明する。なお、図８は、転送クロック間に位相ずれがない理想的な波形図である。図９は、転送クロック間に位相ずれがある場合の比較例に係る波形図である。図１０は、転送クロック間に位相ずれがある場合の本実施形態に係る波形図である。
【００４１】
なお、図８に示すように、転送クロックφＴＧは、電極パッド３３を介して転送ゲート部２１に供給される。リセットクロックφＲは、電極パッド３１を介してトランジスタ４３のゲート端子に供給される。転送クロックφ１は、電極パッド３５を介してＣＣＤレジスタ部２２に供給される。転送クロックφ２は、電極パッド３４を介してＣＣＤレジスタ部２２に供給される。なお、転送クロックφ１と転送クロックφ２は、図１に示す接続関係から明らかなように、互いに隣り合う別個の転送電極に対して供給される。電圧信号Ｖｏｕｔは、アンプ４０から出力され、電極パッド３０を介して外部へ出力される。
【００４２】
図８に示すように、転送クロックφ１と転送クロックφ２間に位相ずれがない場合には、電圧信号Ｖｏｕｔには歪は生じない。なお、図８から明らかなように、転送クロックφＴＧに応じて、転送ゲート部２１は、画素列２０からＣＣＤレジスタ部２２に信号電荷を転送する。ＣＣＤレジスタ部２２は、転送クロックφ１、φ２に応じて、順次電荷検出部４４に転送する。電荷検出部４４での電荷検出に応じて、電圧信号Ｖｏｕｔがアンプ４０から出力される。リセットクロックφＲの供給に応じて、トランジスタ４３がオンとなり、電荷検出部４４がリセットされる。出力信号Ｖｏｕｔには、上述のリセット動作に対応して、リセットノイズが重畳する。図８に模式的に示すように、各リセット動作後の電圧信号Ｖｏｕｔが画素からの出力信号として取り出される。
【００４３】
図９に示すように、比較例の場合には、ウェル領域１１に供給されるＧＮＤ電位の変動ΔＶ１に応じて、電圧信号Ｖｏｕｔにもノイズが重畳してしまう。図１０に示すように、本実施形態の場合には、上述のようにΔＶ１の変動は低減されているため、電圧信号Ｖｏｕｔに重畳するノイズの程度は低減されている。
【００４４】
上述の説明から明らかなように、本実施形態では、コンタクト領域ＣＲ１は、コンタクト領域ＣＲ３に対して抵抗領域５２を介して接続している。また、電極パッド３７は、電極パッド３６に対して接続配線２５を介して接続している。この構成を採用することによって、転送クロックφ１、φ２の影響によりＧＮＤ電位に生じた歪によってアンプ４０から出力される電圧信号Ｖｏｕｔに歪が生じてしまうことを抑制することができる。
【００４５】
なお、本実施形態では、ウェル領域１１とウェル領域１２とは半導体基板１０によって互いに電気的に分離されている。これによって、トランジスタ４１で生じるホットキャリアが画素２０ａ等に到達することを抑制し、暗出力を低減することができる。
【００４６】
また、本実施形態では、電極パッド３６と電極パッド３７間を接続配線２５で接続している。これによって、ウェル領域１１に対する接地電位の供給と、ウェル領域１２に対する接地電位の供給とを共通化することができる。個別のウェル領域１１、１２に対して個別に接地電位を供給することによって、上述のように転送クロックφ１、φ２の影響によりＧＮＤ電位に生じた歪によってアンプ４０から出力される電圧信号Ｖｏｕｔに歪が生じてしまうことは抑制できる。しかしながら、この場合、各ウェル領域１１、１２に対応して個別に静電気対策、電圧の規格制限強化などの対応が必要になり、場合によっては、ラインセンサ１００又は周辺に接続される回路のサイズが増大してしまう。本実施形態では、上述のように、電極パッド３６と電極パッド３７間を接続配線２５で接続している。これによって上述の問題点が生じることを効果的に抑制することができる。
【００４７】
また、本実施形態では、接続配線２５は、画素列２０と同様、ｘ軸に沿って延在し、ｘ軸に沿って十分な長さを有し、寄生インピーダンスとして、配線抵抗、インダクタンスが分布定数的に生じている。接続配線２５のインダクタンスは、ラインセンサ１００とパッケージの外部端子間を接続するボンディングワイヤ、リードフレームのインダクタンスよりも１桁以上大きい。ＧＮＤラインに生じる電位歪は、インピーダンスの小さい経路（電極パッドからパッケージの外部端子に至る経路）で十分に吸収されるため、電極パッド３６と電極パッド３７間を接続配線２５で接続したとしても、転送クロックφ１、φ２の影響によりＧＮＤ電位に生じた歪によってアンプ４０から出力される電圧信号Ｖｏｕｔに歪が生じてしまうことを抑制することができる。
【００４８】
なお、ｘ軸方向に沿う接続配線２５の長さは、ｘ軸方向に沿う画素列２０、及びＣＣＤレジスタ部２２の長さよりも長い。また、電極パッド３７は接続配線２５の一端に設けられ、電極パッド３６は接続配線２５の他端に設けられている。
【００４９】
［第２実施形態］
図１１乃至図１３を参照して、本発明の第２実施形態について説明する。本実施形態は、第１実施形態の構成に加えて、他端が半導体基板１０に接続された容量の一端を接続配線２５に接続し、ＲＬＣフィルタを抵抗領域５２に並列に接続させる。ＲＬＣフィルタによるローパス作用によって、後述のようにΔＶ１の値を第１実施形態よりも小さくすることができる。これによって、第１実施形態よりも効果的に第１実施形態と同様の効果を得ることができる。
【００５０】
図１１に示すように、接続配線２５は、対向配線７０に対してコンタクト領域ＣＲ４にてコンタクトしている。また、コンタクト領域ＣＲ３に接続する配線８０は、コンタクト領域ＣＲ５にて対向配線７１にコンタクトしている。
【００５１】
対向配線７０、７１は、接続配線２５と同様、ｘ軸に沿って延在する配線層である。図１２に示すように、対向配線７０と対向配線７１とは、層間絶縁層５７を介して積層されている。これによって、対向配線７０と対向配線７１とによって容量（キャパシタ）が形成される。なお、対向配線７０は、接続配線２５にプラグを介して接続する。同様に、対向配線７１は、配線８０にプラグを介して接続する。対向電極７０、７１によって形成された容量は、図１３に示すインピーダンスＺｐ２を構成する容量成分となる。なお、図１２は、図３に対応する概略的な断面模式図であり、図１１のｘ１２−ｘ１２間の概略的な断面模式図である。
【００５２】
ＲＬＣフィルタはローパスの周波数特性を持つ。周波数ｆ、角周波数ω=２πｆとすると、その利得Ｇは次のようになる。Ｇ＝１／√（（１−ω２ＬＣ）２＋（ωＲＣ）２）。対向配線７０、７１間の対向面積を十分に確保することにより容量Ｃの値を十分に大きくすることで、電位ひずみ変動が生じる周波数領域をカットできる。この場合、式（１）におけるＺ０は、Ｚ０＝Ｚｃｃｄ＝（Ｚｉｎｔ＋Ｚｓ）と見なすことができる。第１実施形態の場合と同様、Ｚ＝Ｚ１＝Ｚ２と置き、Ｚｓ＝１００Ｚ、Ｚｉｎｔ≪Ｚとすると、式（１）からΔＶ１≒ΔＩ×（Ｚ２／（１００Ｚ＋Ｚ＋Ｚ））＝１／１０２×Ｚ×ΔＩとなる。つまり、ΔＶ１は第１実施形態より更に低減され、比較例の場合と比べ２％程度に抑える事が可能になる。
【００５３】
［第３実施形態］
図１４を参照して、本発明の第３実施形態について説明する。本実施形態は、第１実施形態とは異なり、ウェル領域１１、１２を共通のウェル領域とする。このような場合であっても、第１実施形態と同様の効果を得ることができる。
【００５４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ラインセンサではなく、エリアセンサに本発明を適用しても良い。ＣＣＤイメージャではなく、ＣＭＯＳイメージャに本発明を適用しても良い。出力回路の一部を他のチップ上に形成しても良く、出力回路とＣＣＤイメージャとを完全に集積化する必要もない。
【符号の説明】
【００５５】
１００    ラインセンサ
１０    半導体基板
１１    ウェル領域
１２    ウェル領域
２０    画素列
２０ａ    画素
２１    転送ゲート部
２２    ＣＣＤレジスタ部
２４    抵抗配線
２５    接続配線
３０-３８    電極パッド
４０    アンプ
４１-４３    トランジスタ
４４    電荷検出部
５０    素子分離領域
５１    熱酸化膜
５２    抵抗領域
５３    チャネルストッパ領域
５４    ウェル領域
５５    ゲート酸化膜
５６    転送電極
５７    層間絶縁膜
６０    コンタクト領域
６０ａ    コンタクト領域
６０ｂ    コンタクト領域
６１    コンタクトプラグ
６１ａ    コンタクトプラグ
６１ｂ    コンタクトプラグ
６２    配線
６２ａ    配線
６２ｂ    配線
７０    対向配線
ＣＲ１〜ＣＲ５      コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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