(57)【要約】【課題】LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである【解決手段】２種類の電源が供給されるLSIにおいて、高い電圧の電源の配線の密度を、低い電圧の電源の配線の密度よりも高くする。これにより、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に設けられた第１の機能を有する第１回路ブロックと、前記第１の機能と異なる第２の機能を有する第２回路ブロックと、前記第１及び第２回路ブロックを含む回路に電源を供給する電源配線とを有し、
前記第１回路ブロックには、第１の電源と第３の電源とが接続され、
前記第２回路ブロックには、第２の電源と第３の電源とが接続され、
前記第１の電源の電圧は、前記第２の電源の電圧よりも高く、
前記第３の電源の電圧は、前記第１の電源および前記第２の電源のいずれの電圧よりも低く、
前記第１の電源と第２の電源の電源配線の密度が異なることを特徴とする半導体装置。
【請求項２】
前記第１の電源の電源配線の密度は、前記第２の電源の電源配線の密度よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の電源からの電源供給を遮断することが可能な電源スイッチを介して接続された第１の回路ブロックと、
前記第２の電源からの電源供給を遮断することが可能な電源スイッチを介して接続された第２の回路ブロックとを有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１回路ブロックに、２種類の電源スイッチを介して、前記第１の電源および第２の電源が接続されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１および第２の回路ブロックに含まれない回路は、前記第１の電源に接続されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２の電源に接続されている前記第２の回路ブロックから出力される信号にはレベルシフタが挿入されていることを特徴とする請求項３記載の半導体装置。
【請求項７】
第２の電源に接続されている前記第２の回路ブロックに入力される信号にはレベルシフタが挿入されていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記電源スイッチを介して前記第１または第２の電源に接続されている回路ブロックの出力信号の値を固定する機能を有する回路を具備していることを特徴とする請求項３記載の半導体装置。
【請求項９】
前記電源スイッチは、前記基板上に設けられたＰ型ＭＯＳトランジスタで構成されていることを特徴とする請求項３記載の半導体装置。
【請求項１０】
前記Ｐ型ＭＯＳトランジスタの基板端子は、該Ｐ型ＭＯＳトランジスタにより構成される電源スイッチが接続されている回路ブロックに属さない回路ブロックに用いられているＰ型ＭＯＳトランジスタの基板端子と接続されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記Ｐ型ＭＯＳトランジスタの基板端子は、前記第１の電源に接続されていることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記第１の電源が前記電源スイッチを介さず接続されている回路ブロックの電源は、該回路ブロックとは異なる回路ブロックの電源と前記基板に設けられた最下層の金属配線で接続され、
前記第２の電源が接続されている回路ブロックおよび電源スイッチを具備する回路ブロックの電源は、前記回路ブロックとは異なる回路ブロックの電源と前記基板に設けられた最下層の金属配線で接続されていないことを特徴とする請求項３記載の半導体装置。
【請求項１３】
前記基板に設けられたＮ型ウエルには、前記第１の電源が前記電源スイッチを介さず接続されている回路ブロックが配置され、前記回路ブロックとは異なる回路ブロックのＮ型ウエルと共通に形成され、
前記第２の電源が接続されている回路ブロックおよび前記電源スイッチを具備する回路ブロックが配置されているＮ型ウエルは、前記回路ブロックは異なる回路ブロックのＮ型ウエルと電気的に分離されていることを特徴とする請求項３記載の半導体装置。
【請求項１４】
前記第２の回路ブロックに搭載されるスタティック型メモリのメモリセルには前記第１の電源が接続されていることを特徴とする請求項３記載の半導体装置。
【請求項１５】
前記第２の回路ブロックに搭載されるスタティック型メモリのワード線駆動回路には、前記第１の電源が接続されていることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記電源スイッチは、前記第１および第２の電源を遮断する第１または第２の回路ブロック内に配置されることを特徴とする請求項３記載の半導体装置。
【請求項１７】
基板上に設けられた第１の電源を供給する第１電源発生回路と、第２の電源を供給する第２電源発生回路と、前記第１及び第２電源発生回路から電源を供給する電源配線とを有し、
前記第１の電源発生回路から電源を供給する電源配線の密度と第２の電源発生回路から電源を供給する電源配線の密度が異なる集積回路が搭載されていることを特徴とする情報処理装置。
【請求項１８】
前記集積回路に搭載されたデバイスの情報を格納する回路を有し、
前記第１および第２の電源発生回路が発生する電源の電圧は、前記デバイスの情報に基づいて発生させる前記電源の電圧を制御する信号により、前記電源を変更することを特徴とする請求項１７記載の情報処理装置。
【請求項１９】
前記電源の電圧を制御する信号は、前記集積回路に搭載された不揮発記憶回路の内容に基づいて生成されることを特徴とする請求項１８記載の情報処理装置。
【請求項２０】
前記第１の電源発生回路から発生された第１の電源と、前記第２の電源発生回路から発生された第２の電源は、前記集積回路上に設けられた金属バンプを介して前記集積回路に供給され、前記第１の電源を供給する金属バンプの数と前記第２の電源を供給する金属バンプの数が異なることを特徴とする請求項１７記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路がボード上に実装された情報処理装置に関する。特にこの発明は、半導体集積回路で消費する電力と半導体チップが処理する情報量を最適化し、半導体集積回路サイズを最小化する構成に関する。
【背景技術】
【０００２】
近年、情報処理装置の消費電力が増大し、その消費電力が問題となっている。一方で、情報処理装置で処理される情報量は年々増加しており、特に情報処理を実行する半導体集積回路(LSI: Large Scale Integrated Circuit)では、情報処理量を増加させながらも消費電力を抑えるのは難しくなっている。情報処理を実行するためにLSIに搭載される回路は、印加する電圧を高くすれば処理能力は向上するがその回路で消費される電力は大きくなる。それに対して、印加する電圧を低くすれば消費電力は抑えられるが、その回路で処理できる情報量は低下する。特許文献１(特開2004-111659号)および特許文献２(特開2007-194456号)には、LSIに複数の電圧の電源を供給し、回路ブロックごとに電圧を切り替えて動作させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2004-111659号公報
【特許文献２】特開2007-194456号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の、LSIに複数の電源を供給し、回路ブロックごとに電圧を切り替えて動作させれば、高速動作が必要な回路ブロックに関しては高い電圧を印加して高速動作を可能とし、高速動作が不要な回路ブロックに関しては低い電圧を印加して消費電力を抑制することが可能となり、LSI全体の必要な情報処理能力を維持したまま、消費電力を低減することが可能となる。
【０００５】
しかし、この方式を実現する際には、複数の電源をLSI内部の回路ブロックまで供給する必要があり、従来の１種類の電源を供給する場合と比較して、電源配線が占める占有率が高くなり、LSI内部で信号を転送するための信号配線を配置する領域が狭まり、所定の信号配線を配置させるためにはLSIのチップ面積が大きくなったり、信号配線の数を減らすことによって性能が低下したりするという問題が発生する。
【０００６】
したがって、本発明の目的とするところは、LSIに複数の電源を供給して回路ブロックごとに必要な電圧の電源を供給し、LSIの必要情報処理能力を維持したまま消費電力を最小化するとともに、電源の供給に必要な配線を極力低減し、２種類の電源を供給することによって発生する、LSIのチップ面積の増加や信号配線の性能低下を抑えることである。
【課題を解決するための手段】
【０００７】
本発明の代表的な情報処理装置では、LSIに２種類の電圧の電源を供給する。LSI内部では、高い電圧の電源が供給される回路ブロックでは、処理能力が高くさらに電圧も高いため消費電力が大きく、電源配線を流れる電流も大きくなる。一方、低い電圧の電源が供給される回路ブロックでは、処理能力が低くさらに電圧が低いため消費電力は小さく、電源配線を流れる電流も小さくなる。よって、高い電圧の電源と低い電圧の電源で、電源配線に必要とされる配線密度が異なる。
よって、この関係を用い、高い電圧の電源配線の密度つまり占有率は高くし、低い電圧の電源配線の密度つまり占有率を低くする。
【発明の効果】
【０００８】
本発明によれば、LSIに複数の電圧の電源を供給し、回路ブロックの性能にしたがって供給する電源を選択することによって、LSIで処理される情報量を高く保ったまま、不必要な電力を抑制し、消費電力を低減することが可能である。さらに、複数ある電源の電源配線の密度を、電源の電圧によって変更することで、複数電源が存在することによる電源配線の増加を抑えることが可能となり、LSIのチップ面積の増加を抑えることが可能となる。さらに、信号配線を配置する領域を増加させて回路の動作性能を向上させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明が適用されたLSIの内部電源構造とそのLSIに電源を供給するシステムの概略図。
【図２】本発明が適用されたLSIの電源配線例を示す図。
【図３】本発明が適用されたLSI内部のモジュール間の信号転送方式と電源の関係を示した模式図。
【図４】本発明が適用された信号の伝播を抑制する回路図。
【図５】本発明が適用されたLSIの電源ドメイン設定の概略図。
【図６】本発明が適用されたシステムの概略図。
【図７】本発明が適用されたLSIの電源と電源スイッチの関係図。
【図８】本発明が適用されたLSI上の電源の最下層金属配線の構成図。
【図９】本発明が適用されたLSIの電源スイッチ配置図。
【図１０】本発明が適用されたLSIの電源スイッチの断面図。
【図１１】本発明が適用されたLSIに配置されるモジュールの電源スイッチ配置の概略図。
【図１２】本発明が適用されたLSIに電源を供給する金属バンプの割り当て図。
【図１３】本発明が適用されたLSIに用いられるSRAM回路の電源構成概略図。
【図１４】本発明が適用されたLSIの電源スイッチの制御回路構成の概略図
【図１５】本発明が適用されたLSIの電源スイッチの制御シーケンスを示す図。
【図１６】本発明が適用されたLSIの電源スイッチの制御シーケンスを示す図。
【図１７】本発明が適用されたLSIの電源制御回路の回路図。
【図１８】本発明が適用されたLSIの電源の電圧変化を示すグラフ。
【図１９】本発明が適用されたLSIの電源の電圧変化を示すグラフ。
【図２０】本発明が適用されたLSIの電源スイッチ配置概略図。
【図２１】本発明が適用されたLSIの電源スイッチ断面図。
【図２２】本発明が適用されたLSIに電源を供給する金属バンプの割り当て図。
【図２３】本発明が適用されたLSIの電源配線例を示す図。
【図２４】本発明が適用されたLSIの内部電源構造とそのLSIに電源を供給するシステムの概略図。
【図２５】本発明が適用されたLSIに用いられる電源スイッチ構成図。
【図２６】本発明が適用されたLSIの電源と電源スイッチの関係図。
【図２７】本発明が適用されたLSI内部のモジュール間の信号転送方式と電源の関係を示した模式図。
【図２８】本発明が適用されたLSIの電源スイッチ構造を示す図。
【図２９】本発明が適用されたLSIの電源スイッチ制御信号の電圧変化を示す図。
【図３０】本発明が適用されたLSIの電源スイッチ構造を示す図。
【図３１】本発明が適用されたLSIの電源スイッチ制御信号の電圧変化を示す図。
【図３２】本発明が適用されたLSIの電源スイッチ構造を示す図。
【図３３】本発明が適用されたLSIの電源スイッチ制御信号の電圧変化を示す図。
【図３４】本発明が適用されたLSIの電源スイッチ構造を示す図。
【図３５】本発明が適用されたLSIの電源スイッチ制御信号の電圧変化を示す図。
【図３６】本発明が適用されたLSIの電源スイッチ制御回路の回路図。
【発明を実施するための形態】
【００１０】
以下に、本発明を、図面を用いて詳細に説明する。
【実施例１】
【００１１】
図１に、本発明を用いたLSIの内部電源構造とそのLSIに電源を供給するシステムの概略図を示す。図１において、CHIPはLSIチップ、MOD1〜MOD5はある機能を持ったモジュール、VDDHおよびVDDLは２種類の電源、REG1およびREG2はそれぞれVDDHおよびVDDLを供給するレギュレータを示している。この実施例では、LSI内部に５つのモジュールが含まれている例を示す。ここで説明するモジュールとは、CPUやDSPといった、ある機能を持った回路ブロックのことを示している。このLSIには、1.0VのVDDHという電源と、0.8VのVDDLという電源が供給されている。回路を高い電源電圧で動作させると回路の動作速度つまり回路の動作性能は向上するが消費電力が増加する。逆に、低い電源電圧で動作させれば回路の消費電力は低減できるが、動作性能は劣化する。
【００１２】
よって、LSIの中で高速の動作速度が必要なモジュールは高い電源電圧で動作させ、高速の動作速度が不要なモジュールは低い電源電圧で動作させれば、１つのLSIの中で必要な動作速度を満たし、さらに消費電力を抑えたLSIを構成することが可能となる。本実施例のLSIに搭載されているモジュールMOD1およびMOD3は高い動作速度、例えば800MHzの動作周波数が必要となるため高い電源電圧であるVDDHが電源として供給されている。モジュールMOD2およびMOD3は高い動作速度が不要(例えば300MHz程度の動作速度)のため低い電源電圧であるVDDLが接続されている。
【００１３】
また、モジュールMOD3およびMOD4に関しては、電源の接続・遮断を切り替えることのできる電源スイッチを有しており、モジュールが動作していない場合には、電源スイッチによって電源を遮断することによってそれぞれのモジュールが非動作状態の時の消費電力を低減することができる。また、モジュールMOD5には、高い電圧の電源VDDHと低い電圧の電源VDDLが電源スイッチを介して接続されており、MOD5の動作状態によって電源電圧を変更することが可能である。例えば、MOD5が800MHzで動作する場合にはVDDHが接続されて高速動作が可能となる。また、300MHz程度で動作する場合にはVDDLが接続されて、消費電力を抑えることができる。
【００１４】
さらにMOD5では、非動作時にはそれぞれの電源スイッチを遮断することで、非動作時の消費電力を低減することができる。このように、LSIに２種類の電源を供給し、モジュールの性能によって電源を使い分けることで動作性能と消費電力性能の双方を向上させることができる。ここで、電源を供給する電源線に関して考える。VDDHは高い電圧の電源であるため、接続されているモジュールは比較的消費電力が高く、多くの電流が流れる。それに対して、VDDLは低い電圧の電源であるため、接続されているモジュールの消費電力は低く、流れる電流も少ない。LSIに２種類の電源を供給するには、電源配線が２倍必要になるが、VDDHとVDDLで流れる電流が異なることを考慮すれば、電源配線が必ずしも２倍必要ではなくなる。つまり、比較的多くの電流が流れるVDDHに関しては太い電源配線を用いることで高い電流密度に耐えられる構成とし、比較的電流の少ないVDDLに関しては電源配線を少なくしても電流の供給に問題は起こらない。
【００１５】
この様子が電源配線の太さとして図１に示されている。図１では、高電圧電源を常に供給するモジュールが電源スイッチを持つものと持たないもので２種類、低電圧電源を常に供給するモジュールが電源スイッチを持つものと持たないもので２種類、高電圧と低電圧の電源を切り替えるモジュールを１種類の合計５種類のモジュールが搭載されている例を示しているが、本発明の効果はすべてのモジュールが搭載されている必要は無く、このうち２種類のモジュールが搭載されている場合にも同様の効果を得ることが出来る。さらに、本実施例では、２種類の電源が内部電源として供給されているLSIの例を示しているが、３種類以上の電源が供給されている場合にも同様の構成をとることで、同様の効果を得ることが出来る。
【００１６】
図２に本実施例に用いられる電源配線の例を示す。図２は比較的上層の配線、例えばメタル８層および９層の配線を示している。接地電位電源線のVSSおよび高い電圧の電源線VDDHは高い密度で配線されている。それに対して、低い電圧の電源線VDDLは低い密度で配線されている。実際に、配線の密度は、VDDH ２本に対してVDDL １本の電源配線が用いられている。このように密度の異なる配線によって電源を供給することによって、２種類の電圧の電源を供給する場合に電源配線の占有率を抑えることが可能となり、信号等の配線に対する影響を抑えることが可能となる。
【００１７】
図３に、本発明を用いたLSI内部のモジュール間の信号転送方式と電源の関係を示した模式図を示す。図３において、MOD1〜MOD5はある機能を持ったモジュール、LSはレベルシフタ、ISOはアイソレーションバッファと呼ばれる信号の不定伝播を抑制するバッファ、BUFは信号をモジュール間で転送するバッファを示している。MOD1〜MOD5は、図１と同様の電源接続構成となっている。この図には３点のポイントがある。
【００１８】
第一のポイントは、レベルシフタの挿入である。本発明では、２種類の電源電圧が用いられているため異なる電源電圧のモジュール間で信号を転送する場合には、電圧変換が必要となる。本発明では、低い電圧の電源が供給されるモジュールの入出力信号のモジュール近傍において、レベルシフタが装備され、電圧変換が行われる。つまり、常に低い電源電圧で動作するMOD2およびMOD4と、低い電源電圧で動作する可能性のあるMOD5に入力される信号、およびそれぞれのモジュールから出力される信号にレベルシフタが挿入されており信号の電圧変換が行われ、正常な信号転送が可能となる。
さらに、低い電圧が供給される可能性のあるモジュールの入出力信号すべてにレベルシフタを挿入することで、それぞれの信号の接続先を設計時に意識する必要がなくなるため、２種類の電源電圧を用いたLSIの設計工数を低減することが可能となる。
【００１９】
第二のポイントは、アイソレーションバッファの挿入である。アイソレーションバッファとは、入力に不定の信号が入力されてもその不定信号を伝播させないために用いられるバッファである。例えば、図４のようにAND(論理積)回路が用いられ、ENが"H"の間はINに入力された信号がOUTに伝わるが、ENが"L"の間は出力が"L"に固定される。
図３では、このアイソレーションバッファが電源スイッチによって電源が遮断されるMOD3、MOD4およびMOD5から出力される信号に挿入される。これは、電源が遮断された場合にはモジュール内の信号出力回路の電源も遮断されるため、その出力は不定となる。アイソレーションバッファが入っていない場合には、この不定信号が伝わり、回路が誤動作したり貫通電流と呼ばれる大電流が回路に流れたりする可能性があるが、アイソレーションバッファの挿入によりこの不定信号の伝播を防ぐことが出来る。
【００２０】
第三のポイントは、信号の転送を行うためのバッファがすべて高い電圧の電源であるVDDHで駆動されている点である。第一のポイントであるレベルシフタを低い電圧の電源で駆動されるモジュールの近傍に配置した場合には、すべての信号が高い電圧の信号となっているためそれぞれの信号を中継するバッファにも高い電圧の電源が供給される。これによって、入力側、または出力側のモジュールの電源電圧を考慮せずに信号の転送が可能となるため、LSI設計時の工数低減が可能となる。また、このLSIでは高い電圧の電源が密に配置されているため、高い電圧の電源をチップ内のあらゆる場所で利用することが容易となる。本実施例ではMOD1とMOD2が、MOD3とMOD4とMOD5が接続されている例に関して説明したが、その他のモジュールと接続されている場合にも、同様の構成で信号の転送を行うことが可能となる。
【００２１】
図５に、本発明を用いた電源ドメインの設定の概略図を示す。PDは電源ドメインを表しており、接続される電源の異なる図１におけるモジュールMOD1〜MOD5がそれぞれ電源ドメインPD1〜PD5に設定される。また、それぞれのモジュール外の回路は共通の電源ドメインCPDに設定される。モジュール間の信号を伝送するためのバッファや、それぞれのクロック信号を伝送するためのバッファ等は、このCPDに設定される。CPDには、高い電圧の電源VDDHが供給され、CPDに配置される回路部品はすべてVDDHで駆動される。これによって、モジュール間の信号の転送などは高い電圧の電源VDDHで行うことが出来る。
【００２２】
図６に、本発明を用いたLSIとLSIに電源を供給するレギュレータを含めたシステムの概略図を示す。図６において、BOARDはLSIやLSIに電源を供給するレギュレータREG1およびREG2が実装されたシステムボードを示している。LSIのチップCHIP内には、LSIのデバイス情報を格納するヒューズ回路FUSEが搭載されている。このFUSEは、例えば、不揮発記憶回路などに保存されている情報によってレギュレータの電圧を制御する２種類の信号VCON1およびVCON2を出力し、その情報によってレギュレータREG1およびREG2の出力信号が調整される。このシステムは、例えばLSIに集積されているトランジスタのしきい値電圧(Vth)が低くなっている場合には、CHIP内の回路動作が速くなるため供給する電源の電圧を低下させる。これによって、目標の動作速度を維持したままで消費電力を低減することが可能となる。本実施例で用いられるCHIPには、２種類の電源が供給されているため、その２種類の電源を供給するレギュレータ双方に出力する電圧を制御する信号が入力される。
【００２３】
図７に、本発明を用いたLSIの電源と電源スイッチの関係を示す。モジュールMOD3、MOD4およびMOD5は電源を遮断または切り替えるための電源スイッチを備えている。それぞれの電源スイッチはPMOSトランジスタで構成されており、それぞれのPMOSスイッチが接続される電源とモジュール内のローカル電源VDDM3、VDDM4およびVDDM5に接続されている。PSCON3、PSCON4およびPSCON5は電源スイッチを制御する回路であり、電源スイッチ制御信号CSW3、CSW4、CSW5HおよびCSW5Lを出力する。例えば、モジュールMOD3を動作させる場合には、CSW3が"L"となりMOD3のローカル電源VDDM3がVDDHと接続されてMOD3に電源が供給されMOD3は正常動作を行う。
【００２４】
また、モジュールMOD5が高速で動作する場合には、CSW5Hは"L"となりMOD5のローカル電源VDDM5がVDDHと接続されMOD5には高い電圧の電源が供給されMOD5は高速で動作する。MOD5が低速で動作する場合には、CSW5Hは"H"となりVDDM5はVDDHから遮断される。さらにCSW5Lが"L"となりVDDM5はVDDLと接続されMOD5には低い電圧の電源が供給されMOD3は低速で動作するが、消費電力は低く抑えられる。さらにMOD5が動作しない場合には、CSW5HおよびCSW5Lが"H"となってVDDM5はVDDHおよびVDDLから切り離されMOD5には電源が供給されていない状態となり、MOD5において消費される電力は低く抑えられる。図７の構成では、電源スイッチを構成するPMOSトランジスタの基板端子はすべてVDDHに接続される。
【００２５】
これによって、電源スイッチはすべて共通電源ドメインでありCPDに配置することが出来、電源スイッチを搭載することによる面積の増加は低く抑えられる。ただし、VDDLに接続されている電源スイッチには逆方向の基板バイアスが印加されることとなり、動作時のオン電流は低くなる。また、それぞれの電源ドメイン内には、NMOSおよびPMOSトランジスタで構成された回路が含まれている。この中で、NMOSの基板端子は接地電位線VSSに、PMOSの基板端子はローカル電源であるVDDM3〜5に接続される。
【００２６】
図８に、本発明を用いたLSI上の電源の最下層金属配線の構成を示す。図８では、本発明を用いたLSIの代表として電源ドメインPD3とPD4を持つ構成で説明する。この図では、電源配線が不規則となる特殊な回路部分は除き、通常のスタンダードセルと呼ばれる論理セルを配置する論理回路部分のみを模式的に表している。通常のLSIでは、スタンダードセルに電源を供給するため、最下層の金属配線(M1: メタル1層)をストライプ状に配置させて電源の供給を行う。接地電位線であるVSSは、PD3、PD4および共通電源ドメインCPDで共通のためLSIであるCHIP内に均等に配線されている。
【００２７】
それに対して、CPD上にはCPDに供給される電源であるVDDHが配線されているが、PD3内では、電源スイッチを介したローカル電源VDDM3が供給されるため、CPD内ではVDDHが配線される行にVDDM3が配線されている。同様にPD4内では、VDDM4が配線されている。これらの配線には電源スイッチを介してVDDHまたはVDDLが供給される。現在の多くのLSIでは、M1の電源配線上に下から３層目の金属配線(M3: メタル３層)が配置されている構成が多く用いられる。そのLSIでは、M3の配線も図８で示した配線構造と同様の構造となる。
【００２８】
図９に本発明で用いられる電源スイッチ配置の概略図を示す。図９において、Gate polyはトランジスタのゲートポリシリコンを、Diffusionは拡散層を、Contactはポリシリコンまたは拡散層と金属配線を接続するための金属コンタクトを、PWELL(Psub)はP型ウエルまたはP基板を、NWELL(Deep NWELL)はN型のウエルまたは通常のウエルより深い部分に形成されたディープNウエルと呼ばれるウエル層を、Metalは金属配線層をそれぞれ示している。図９では、トリプルウエルと呼ばれるウエル構造を前提とした構成を示している。図９に示されている金属配線は、図８に示した金属配線のうちの２本を抜き出したものでありVSSとVDDM(図８ではVDDM3またはVDDM4)を示す。
【００２９】
図９において左側の領域(Logic area)は電源ドメイン内の論理回路が配置される領域であり、その中のPMOSの基板端子が接続されているNウエルは図７に示したようにローカル電源VDDMに接続される。それに対し、図９の右側の領域(Switch area)は電源スイッチを構成するPMOSが配置される領域であり、そのPMOSの基板端子が接続されているNウエルは図７に示したように高い電圧の電源VDDHに接続される。よって、論理回路が配置される領域のNウエルと電源スイッチが配置される領域のNウエルは電気的に分離されている必要がある。ディープNウエルを持ったトリプルウエル構造ではNウエルはディープNウエルと接続されるため、それぞれの領域でディープNウエルを分離する必要がある。そのため、ウエル間にP基板を配置してディープウエルを分離する必要がある。図９のA-A'の部分の断面構造を図１０に示す。電源スイッチが配置されている領域と論理回路が配置される領域でNウエルおよびディープNウエルがP型基板によって分離されていることがわかる。
【００３０】
図１１にモジュール全体での電源スイッチの配置領域の概略図を示す。論理回路が配置される領域Logic area内に、一定の間隔で電源スイッチを配置する領域Switch areaが置かれている。電源を遮断する電源スイッチは、回路が動作する必要がある場合には回路が消費する電流を流す必要があるため、ある一定の規模が必要となる。さらに、電源スイッチから動作する回路までは比較的下層のM1やM3といった電源配線で電源が供給されるため、電源スイッチの間隔が大きくなると下層の電源配線における電源電圧降下が起こり回路性能の低下が起こる。よって、モジュール内に電源スイッチを配置する必要がある。ただし、そのモジュールで消費する電流が小さい場合には例えばモジュール端等への電源スイッチ配置で十分な電流を供給することも可能である。
【００３１】
図１２に本発明を用いたLSIに電源を供給する金属バンプの割り当て例を示す。現在の比較的消費電力高いLSIでは大電流の電源を供給するためにチップ表面に金属バンプを形成し、そこから電源を供給している。従来の構成では、複数ある電源に対しては均等にメタルバンプが割り当てられていた。しかし、高い電圧の電源と低い電圧の電源が混在する場合、低い電圧の電源を供給するモジュールの消費電力は小さく、供給する必要のある電流も小さくなる。よって、高い電圧の電源VDDHに割り当てる電源バンプの数を、低い電圧の電源VDDLに割り当てる電源バンプの数よりも増やすことによって、効率的に電源を供給することが可能となる。
【００３２】
図１３に本発明を用いたLSIに用いられるSRAM回路の電源構成を示す。図１３には、論理回路に低い電圧の電源VDDLが供給されている電源ドメインPD2の例を示す。SRAM回路は90nmの製造プロセス以降トランジスタ性能のばらつきの影響で電源電圧の低減が困難な状態である。しかし、メモリセルの電源およびワード線に高い電圧を印加すれば、トランジスタ性能ばらつきの影響を受けるメモリセルには高い電圧が印加されるためメモリセルが正常動作する。よって、図１３では、メモリセルの電源およびワード線WLを駆動するワードドライバWLDには高い電圧の電源VDDHを印加し、SRAMメモリセルがアレイ状に並べられたSRAM array以外のSRAMメモリセルCellにアクセスするための周辺回路Peripheralには低い電圧の電源VDDLを印加している。これにより、SRAMの動作性能を損なうことなく周辺回路を低電圧で動作させ、論理回路と同様に低速度で低消費電力動作を行うことが可能となる。また、SRAMと論理回路の境界では電源電圧が等しいため、SRAMと論理回路間に電圧を変換する回路であるレベルシフタを持つ必要が無いため、SRAMを搭載することによる性能の劣化や設計時の工数も低く抑えることが可能となる。
【００３３】
図１４に電源スイッチを制御する制御回路の構成を示す。図１４において、PCONTは各モジュールの動作状態を制御する回路を、PSCONはPCONTからの動作モードを制御する信号REQを受けて実際に電源スイッチおよびそれにともなう回路を制御する電源スイッチ制御回路を、ISOは出力信号に不定信号が伝播するのを防ぐアイソレーションバッファを、RFFは電源スイッチによる電源遮断時にもデータを保持することの出来るリテンションフリップフロップ(FF)を示している。この回路の動作を図１５および図１６を用いて説明する。
【００３４】
図１５および図１６において、CLKはモジュールに供給されているクロック信号、REQは図１４のモジュールの動作状態を制御する回路PCONTから電源を制御するために出力される信号、ACKは電源スイッチが電源遮断状態にあることを示すために電源制御回路PSCONからPCONTに出力される信号、STRはモジュール内の電源遮断時もデータを保持するリテンションフリップフロップRFFでデータ保持動作を実行する信号、RESはRFFで保持しているデータをもとのフリップフロップ部分に戻す動作を実行する信号、VDDM3は電源ドメインPD3内のローカル電源の電位、CSWは電源スイッチを制御する信号、CIWはアイソレーションバッファを制御する信号、INはモジュールに入力される信号、OUTはモジュールから出力される信号である。
【００３５】
図１５には、回路が動作している状態から電源を遮断する際の各信号の波形を示す。図中ACTIVEは回路が動作している状態を示す。電源を遮断する場合には、モジュールに入力されるクロック信号を停止するとともに、REQを"H"にアサートする。これにともない、リテンションFFにおいてデータを保持するための信号STRがPSCONから発生されリテンションFFにおいてデータが保持される。その後、電源が遮断された状態を示すACK信号が"H"となるとともに、電源スイッチの制御信号CSWが"H"となる。これによって、電源スイッチが遮断され、VDDM3の電位が徐々に低下する。また、同時にアイソレーションバッファを制御する信号CIWが"H"となりこのモジュールからの出力信号OUTが"L"に固定される。
【００３６】
図１６には、電源が遮断されている状態から電源を復帰させる場合の各信号の波形を示す。電源を復帰させる際には、電源を立ち上げるための信号REQに"L"が入力される。これによって、電源制御回路PSCONがVDDM3の電位を徐々に電源の電位であるVDDHに近づける。そしてある一定以上の電位になった場合にCSWが"L"となって電源スイッチの遮断が解除され、VDDM3がVDDHと接続される。VDDM3がVDDHとの接続後に、CIWが"L"となりアイソレーションバッファによる出力信号の固定が解除される。また、RFFにはRES信号が入力され、電源遮断時に保持されていたデータがRFFのフリップフロップ部分に戻される。これらの動作が完了するとACK信号が"L"となり電源スイッチが動作可能状態になったことがPSCONからPCONTに伝えられる。PCONTはこのACK信号の入力によって再度モジュールを動作させる。
【００３７】
図１４において、RFFは電源遮断時にもデータを保持する必要があるため、遮断されるローカル電源であるVDDM3に接続されるとともに遮断されない電源であるVDDHにも接続されている。また、アイソレーションバッファISOは電源遮断時にも一定の信号を出力する必要があるため、遮断されるローカル電源VDDM3ではなく常に電圧が印加されている電源VDDHに接続されている。この電源遮断後の電源復帰時には、REQの入力後すぐに電源スイッチをオンせず、PSCONによってある程度VDDM3の電位がVDDHに近づけられた後に電源スイッチがオンしている。これは、VDDM3の電位が低い状態で電源スイッチをオンした場合、VDDHから電源スイッチを通じてローカル電源線VDDM3に多量の電流が流れ込み、VDDHにノイズが生ずる。VDDHはPD3以外のドメインの回路が接続されているため、VDDHにノイズが生ずるとPD3以外のドメインの回路に誤動作を生じさせる可能性がある。この誤動作を防止するため、VDDM3の電位を急激にVDDH電位に引き上げない制御が行われる。
【００３８】
このPSCONの内部の回路構成例を図１７に示す。図１７において、SIG_GENは入力されたREQ信号およびVCONPからの出力信号を受けて、各制御信号を生成する論理回路である。VCONPはVDDMの電位がある一定以上になっているかどうかを検出する回路であり、メモリで用いられているセンスアンプと同等の回路で実現できる。Sub-SWはVDDM3の電位をVDDHに近づけるためのサブ電源スイッチである。この回路を使用した場合のVDDM3の電位の変化を図１８に示す。REQが入力されるとともにサブ電源スイッチSub-SWがオンし、VDDM3の電位が徐々に上昇する。これは図中のSub-SWと示している領域である。あるVDDM3の電位が一定以上になると、電圧検出回路VCONPがその状態を検知し、図１４に示した電源スイッチをオンする信号CSWを出力する。これにより、電源スイッチがオンしローカル電源VDDM3は完全にVDDHと接続され、回路が動作できる状態となる。この電位変化は図中にMain-SWと示されている領域である。ここで用いたサブ電源スイッチは電源を流す能力が図１４の電源よりも小さい。実際には、サブ電源スイッチを構成するPMOSトランジスタのゲート幅は電源スイッチを構成するPMOSトランジスタのゲート幅よりも小さく設計される。
【００３９】
図１９には、サブ電源スイッチを複数備え、タイミングによってその個数を変化させた場合のローカル電源VDDMの動作波形を示している。Sub-SW1の領域ではサブ電源スイッチの一部をオンし、Sub-SW2の領域ではさらにオンするサブ電源スイッチの数を増やしている。このように、サブ電源スイッチを細かく制御すれば、VDDHに発生するノイズを抑えて高速に電源スイッチをオンすることが可能となる。
【００４０】
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源線のオーバヘッドを最小化したLSIを実現することが可能となる。
【実施例２】
【００４１】
図２０には、第一の実施例と同様の構成をダブルウエルプロセスを用いて実現した場合の電源スイッチ配置の概略図を示す。図２０において、Gate polyはトランジスタのゲートポリシリコンを、Diffusionは拡散層を、Contactはポリシリコンまたは拡散層と金属配線を接続するための金属コンタクトを、PWELL(Psub)はP型ウエルまたはP基板を、NWELLはN型のウエルをディープNウエルと呼ばれるウエル層を、Metalは金属配線層をそれぞれ示している。図２０において左側の領域(Logic area)は電源ドメイン内の論理回路が配置される領域であり、その中のPMOSの基板端子が接続されているNウエルは図7に示したようにローカル電源VDDMに接続される。それに対し、図２０の右側の領域(Switch area)は電源スイッチを構成するPMOSが配置される領域であり、そのPMOSの基板端子が接続されているNウエルは図７に示したように高い電圧の電源VDDHに接続される。よって、論理回路が配置される領域のNウエルと電源スイッチが配置される領域のNウエルは電気的に分離されている必要がある。ディープNウエルを持たないダブルウエル構造ではNウエルはPウエルつまりP基板を間に配置することで分離することが出来る。図２０のA-A'の部分の断面構造を図２１に示す。電源スイッチが配置されている領域と論理回路が配置される領域でNウエルがP型基板によって分離されていることがわかる。
【００４２】
以上のように本発明をダブルウエルプロセスによって実現すれば、トリプルウエルプロセスを使った場合よりも電源スイッチの面積オーバヘッドを少なくして、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源線のオーバヘッドを最小化したLSIを実現することが可能となる。
【実施例３】
【００４３】
図２２には、第一の実施例と同様の構成をボンディングパッドを用いて電源線を供給するチップにおいて実現した場合の電源パッドの割り当て例を示す。ボンディングパッドを用いたLSIでは、チップ外周部に電源や信号を入出力するためのパッドが配置される。このパッドを接地電位電源VSSと高い電圧の電源VDDHおよび低い電圧の電源VDDLで異なる数を割り当てている。高い電圧の電源と低い電圧の電源が混在する場合、低い電圧の電源を供給するモジュールの消費電力は小さく、供給する必要のある電流も小さくなる。よって、低い電圧の電源VDDLに割り当てる電源パッドの数を、高い電圧の電源VDDHに割り当てる電源バンプの数よりも減らすことで、必要な電流を供給し、電源パッドの数を最低限に抑えることが出来る。
以上のように本発明を用いれば、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源パッドの数を最小化したLSIを実現することが可能となる。
【実施例４】
【００４４】
図２３には、第一の実施例と同様の回路構成を異なる電源配線によって実現する例を示す。図２３は比較的上層の配線、例えばメタル８層および９層の配線を示している。LSI内で左上部分にはVDDHにしか接続されていない電源ドメインPD1およびPD3が配置されている。これに対し、LSIの右上から下部にかけては、VDDHおよびVDDLに接続される可能性のある電源ドメインPD2、PD4およびPD5が配置されている。この際に、接地電位VSSと高い電圧の電源VDDHはチップ内のすべての部分で使用されるため、チップ全面にそれぞれの電源線が配置されている。これに対して、低い電圧の電源VDDLは電源ドメインPD2、PD4およびPD5上のみで使用されるため、それ以外の部分に電源線を配置する必要はなく、右上から下部にかけてのみ配置される。
【００４５】
ここで、PD2およびPD4にはVDDLが供給されるため、一見LSIの右上部分にはVDDHが不要なように考えられる。しかし、この図には示さないが、実際には共通電源ドメインCPDはLSI内部のさまざまな部分に配置されているとともに、PD2やPD4内のアイソレーションバッファにはVDDHを供給する必要があり、VDDHはチップ全面に必要となる。つまり、VDDHはLSI全面に配置する必要があり、VDDLは必要な部分のみに配置することが可能となる。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源線のオーバヘッドを最小化したLSIを実現することが可能となる。
【実施例５】
【００４６】
図２４に、本発明を用いたLSIの内部電源構造とそのLSIに電源を供給するシステムの概略図を示す。図２４が第一の実施例と異なるのは、図示しないが電源電位としては１種類の電源が供給され、接地電位電源として２種類の電源0.0VのVSSおよび0.2VのVSSLが供給されていることである。VSSLに接続されているモジュールは、第一の実施例においてVDDLに接続されているモジュール同様動作速度は高くないが消費電力を抑えることが可能となる。この構成では、VSSは接地電位として供給され、電源レギュレータReg3を用いて高い電位であるVSSLが供給される。
【００４７】
この構成を実現するための電源スイッチ構成を図２５に示す。本実施例では、接地電位側の電源を制御する必要があるため、NMOS電源スイッチが用いられる。この回路の動作は、電源スイッチがPMOSからNMOSになっているため、電源スイッチをオンするための信号CSW8、CSW9、CSW10HおよびCSW10Lの極性が逆になっている以外は、図７の動作とほぼ同等である。また、電源線の配置も他の実施例と同様の構造をとることが可能である。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源線のオーバヘッドを最小化したLSIを実現することが可能となる。
【実施例６】
【００４８】
図２６に、本発明を用いたLSIの電源と電源スイッチの関係を示す。図２６が第一の実施例と異なるのは、VDDLに接続されている電源スイッチの基板電極がVDDLに接続されている点である。第一の実施例ではVDDLに接続されている電源スイッチの基板電極がVDDHに接続されていたため電源スイッチを構成するPMOSトランジスタに逆方向基板バイアスが印加された状態となっていたが、本実施例では電源スイッチを構成するPMOSトランジスタに基板バイアスが印加されていない状態となるため、電源スイッチの抵抗が小さくなり、電流供給能力が高くなる。これによって、電源スイッチを入れることによる性能のオーバヘッドを低減することが出来る。ただし、この構成では、２種類の電源スイッチのウエルを分離する必要があるため、電源スイッチの面積オーバヘッドが大きくなる。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源スイッチによる性能の低下を抑えることが可能となる。
【実施例７】
【００４９】
図２７に、本発明を用いたLSI内部のモジュール間の信号転送方式と電源の関係を示した模式図を示す。図２７において、第一の実施例と異なるのは、低い電圧の電源が接続されたモジュールに入力される信号にレベルシフタが挿入されていない点である。信号の電圧を低い電圧から高い電圧に変換する際には、不安定動作の抑制や伝播時間の増大の抑制のためにレベルシフタが必須となるが、高い電圧から低い電圧に変換する際には電圧の差がそれほど大きくない場合には不安定動作や伝播時間の増大は起こらない。よって、VDDHとVDDLの電位がそれほど大きくない構成では図２７のように信号の電圧が高い電圧から低い電圧に変化する際にはレベルシフタを挿入しない構成をとることが可能である。現実的には、LSIを製造するプロセスにもよるが、0.3V程度の電位差であれば、レベルシフタなしで信号を伝播させることが可能となる。レベルシフタを挿入しなければ、レベルシフタ分の面積オーバヘッドが低減できるとともに、レベルシフタにVDDHを給電するための電源線のオーバヘッドを抑えることも可能となる。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源線のオーバヘッドを最小化したLSIを実現することが可能となる。
【実施例８】
【００５０】
図２８に、本発明を用いたLSIにおける電源スイッチの制御方式を示す。図２８において、第一の実施例と異なるのは、電源を遮断するための電源スイッチが複数に分割されている点である。MSW1〜MSW100は100個に分割された電源スイッチ、CSSW1〜CSSW100はそれぞれMSW1〜MSW100を制御する信号、DELAY1は信号に一定の遅延時間を与える遅延素子、VDDMは遮断されるローカル電源、VDDHは高い電圧の電源である。本実施例においては、電源スイッチを100個に分割しているが、この数が変動しても効果は変わらない。また、本実施例においては、高い電圧の電源VDDHとの接続の例を示しているが、低い電圧の電源VDDLを接続した場合にも効果は同様である。
【００５１】
図２８においては、電源スイッチを制御する信号CSSW1が入力されると、１つ目の分割された電源スイッチMSW1がオンする。CSSW1はある程度、例えば10nsの遅延時間が加えられ、次の分割された電源スイッチを制御するための信号CSSW2が生成されMSW2がオンする。これを順番に繰り返して最終的にCSSW100が生成されMSW100がオンすると、すべての電源スイッチがオンした状態となる。このように、電源スイッチを順次オンすることで、ローカル電源VDDMを充電する際に発生する電源ノイズを抑えることが可能となる。図２９に本回路の動作波形を示す。CSSW1〜CSSW100がある遅延時間をおいて順次オンし、それにともなってローカル電源VDDMの電位がVDDH=1.0Vに近づいていることがわかる。
【００５２】
本実施例では、分割された1つの電源スイッチを1つのトランジスタのシンボルで表示してあるが、実際のLSI中では複数のトランジスタが並列に接続されて構成される場合もある。つまり、複数のトランジスタを同じ信号で制御している場合には、実際のLSI上には複数配置されているスイッチも図28では1つのトランジスタシンボルとして図示している。以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源電位を制御した際のノイズを小さく抑えることが可能となる。
【実施例９】
【００５３】
図３０に、本発明を用いたLSIにおける電源スイッチの制御方式を示す。図３０において、第八の実施例と異なるのは、電源を遮断するための電源スイッチが複数分割されたサブスイッチとメインスイッチで構成されている点である。SSW1〜SSW100は100個に分割されたサブ電源スイッチ、CSSW101〜CSSW200はそれぞれSSW1〜SSW100を制御する信号、MSW101はメインスイッチ、CMSW101はメインスイッチを制御する信号、DELAY1は信号に一定の遅延時間を与える遅延素子、VDDMは遮断されるローカル電源、VDDHは高い電圧の電源である。本実施例においては、電源スイッチを100個に分割しているが、この数が変動しても効果は変わらない。また、本実施例においては、高い電圧の電源VDDHとの接続の例を示しているが、低い電圧の電源VDDLを接続した場合にも効果は同様である。
【００５４】
図３０においては、サブ電源スイッチを制御する信号CSSW101が入力されると、１つ目の分割されたサブ電源スイッチSSW101がオンする。CSSW101はある程度、例えば10nsの遅延時間が加えられ、次の分割された電源スイッチを制御するための信号CSSW102が生成されSSW102がオンする。これを順番に繰り返して最終的にCSSW200が生成されSSW200がオンすると、すべてのサブ電源スイッチがオンした状態となる。このように、電源スイッチを順次オンすることで、ローカル電源VDDMを充電する際に発生する電源ノイズを抑えることが可能となる。その後、サブ電源スイッチよりもサイズの大きいメイン電源スイッチを制御する信号CMSW101が生成されメイン電源スイッチMSW101がオンする。
【００５５】
図３１に本回路の動作波形を示す。CSSW101〜CSSW200がある遅延時間をおいて順次オンし、それにともなってローカル電源VDDMの電位がVDDH=1.0Vに近づく。さらにCSSW100がオンした後にメインスイッチを制御する信号CMSW101がオンし、ローカル電源VDDMの電位が完全にVDDH電位である1.0Vとなる。
【００５６】
本実施例では、分割された1つのサブ電源スイッチおよびメイン電源スイッチを1つのトランジスタのシンボルで表示してあるが、実際のLSI中では複数のトランジスタが並列に接続されて構成される場合もある。つまり、複数のトランジスタを同じ信号で制御している場合には、実際のLSI上には複数配置されているスイッチも図３０では１つのトランジスタシンボルとして図示している。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源電位を制御した際のノイズを小さく抑えることが可能となる。
【実施例１０】
【００５７】
図３２に、本発明を用いたLSIにおける電源スイッチの制御方式を示す。本実施例ではローカル電源VDDMが低い電圧の電源と同じ電圧で駆動される場合を示しており、図３２において、第一の実施例と異なるのは、電源を制御するための電源スイッチがサブ電源スイッチとメイン電源スイッチに分割され、サブ電源スイッチのソース電極は高い電圧の電源VDDHに、メイン電源スイッチのソース電極は低い電圧の電源VDDLに接続されている点である。MSW201はメイン電源スイッチ、CMSW3はメイン電源スイッチを制御する信号、SSW201はサブ電源スイッチ、CSSW3はサブ電源スイッチを制御する信号、VDDMは遮断されるローカル電源、VDDHは高い電圧の電源、VDDLは低い電圧の電源を示している。本発明において、低い電圧の電源VDDLを構成している電源配線はVDDHの電源配線よりも物理量が少なく、VDDLに付加される寄生容量はVDDHに付加される寄生容量よりも小さくなる。よって、電源スイッチを遮断した状態からオンした場合に発生する電源ノイズ耐性は、VDDLに接続されるモジュールでは低くなる。
【００５８】
本回路の動作波形を図３３に示す。電源スイッチを制御する信号CSSW3が"L"となると、VDDHに接続されたサブ電源スイッチSSW201がオンする。これにともなってローカル電源VDDMの電位が上昇する。VDDM電位がVDDL電位に近くなると、サブ電源スイッチSSW201をオフし、メイン電源スイッチMSW201をオンする。これによって、ローカル電源VDDMの電位はVDDL電位となり正常な動作が可能となる。この場合、ローカル電源を充電する際に発生するノイズはVDDHに入力されるが、VDDHの寄生容量はVDDLの寄生容量よりも大きいため、発生するノイズの影響を抑えることが可能となる。
【００５９】
本実施例では、1つの電源スイッチを複数のトランジスタのシンボルで表示している。このように、実際のLSI中では複数のトランジスタが並列に接続されて構成される。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源電位を制御した際のノイズを小さく抑えることが可能となる。
【実施例１１】
【００６０】
図３４に、本発明を用いたLSIにおける電源スイッチの制御方式を示す。図３４において、MSW301はメイン電源スイッチ、CMSW4はメイン電源スイッチを制御する信号、SSW301はサブ電源スイッチ、CSSW4はサブ電源スイッチを制御する信号、VDDMは遮断されるローカル電源、VDDHは高い電圧の電源を示している。
【００６１】
本回路の動作波形を図３５に示す。電源スイッチを制御する信号CSSW4は電源遮断時に"H"の電位(1.0V)となっているが、電源遮断を解除した場合には、1.0Vから徐々に低い電圧に制御される。これにともなってローカル電源VDDMの電位が上昇する。VDDM電位がVDDL電位に近くなると、メイン電源スイッチMSW301をオンする。これによって、ローカル電源VDDMの電位はVDDH電位となり通常動作が可能となる。電源の遮断からの復帰時には、サブ電源スイッチのゲート電位を徐々に変化させることで、ローカル電源VDDMに流れ込む電流量の変化がゆっくりとなり、電源復帰時に発生する電源ノイズを抑えることが可能となる。
【００６２】
図３６に本発明に用いるCSSW4を制御する回路を示す。抵抗分割によって発生させた電圧をタイマによって切り替えて参照電位REFを発生される。このREF1の電位はゆっくり変化するために、これにともなってサブ電源スイッチの制御信号CSSW4も図３５のように変化する。
以上のように、本発明を用いると、LSIにおいて高速性能と低消費電力性能を両立させ、さらに電源電位を制御した際のノイズを小さく抑えることが可能となる。
【符号の説明】
【００６３】
VSS…接地電位電源、VDDL・VDDH…電源、MOD1〜MOD10…回路モジュール、Reg1〜Reg3…電源レギュレータ、CPD・PD1〜PD5…電源ドメイン、CHIP…半導体集積回路チップ、FUSE…ヒューズ回路、VCON1・VCON2…電圧制御信号、LS…レベルシフタ、ISO…アイソレーションバッファ、BUF…バッファ、IN…入力信号、OUT…出力信号、EN…イネーブル信号、PSCON・PSCON3〜PSCON5・PSCON8〜PSCON10…電源スイッチ制御回路、CSW・CSW3〜CSW4・CSW5H・CSW5L…電源スイッチ制御信号、VDDM3〜VDDM5…ローカル電源、WLD…ワード線ドライバ、WL…ワード線、Cell…SRAMメモリセル、Peripheral…SRAM周辺回路、PCONT…動作モード制御回路、STR・RES…リテンションフリップフロップ制御信号、RFF…リテンションフリップフロップ、CIS…アイソレーションバッファ制御信号、REQ・ACK…電源スイッチ制御回路の入出力信号、SIG_GEN…信号生成回路、VCONP…電圧比較回路、VSSL…第二の接地電位電源、VSSM8〜VSSM10…ローカル接地電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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