(57)【要約】【課題】低コストで高精度のＡＤ変換回路の実現。【解決手段】複数のリファレンス電圧Vrefを発生するリファレンス電圧発生回路12と、信号の電圧Viを、複数のリファレンス電圧のいずれかと比較する複数のコンパレータ22と、複数のコンパレータの比較結果を演算して信号の電圧レベルを示す出力データを生成する演算回路15と、を備えるＡＤ変換回路であって、複数のコンパレータ22の個数は、出力データにより表される電圧レベル数から１減じた個数より多く、演算回路15は、信号の電圧レベルの少なくとも一部を、複数のコンパレータのうちの第１コンパレータ及び第２コンパレータの比較結果に基づいて決定する。【選択図】図４
2010011034.tif 000002
【特許請求の範囲】
【請求項１】
複数のリファレンス電圧を発生するリファレンス電圧発生回路と、
信号の電圧を、前記複数のリファレンス電圧のいずれかと比較する複数のコンパレータと、
前記複数のコンパレータの比較結果を演算して前記信号の電圧レベルを示す出力データを生成する演算回路と、を備えるＡＤ変換回路であって、
前記複数のコンパレータの個数は、前記出力データにより表される電圧レベル数から１減じた個数より多く、
前記演算回路は、前記信号の電圧レベルの少なくとも一部を、前記複数のコンパレータのうちの第１コンパレータ及び第２コンパレータの比較結果に基づいて決定することを特徴とするＡＤ変換回路。
【請求項２】
前記第１コンパレータ及び前記第２コンパレータは、前記信号の電圧を、前記複数のリファレンス電圧のうちの第１リファレンス電圧と比較することを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
受信信号を受けて、前記受信信号の電圧レベルを示す出力データを出力する請求項１に記載のＡＤ変換回路と、
前記ＡＤ変換回路の出力を等化する等化回路と、を備えることを特徴とする受信回路。
【請求項４】
前記出力データにより表される電圧レベル数を変化させるように前記ＡＤ変換回路を制御する制御回路をさらに備え、
前記ＡＤ変換回路は、前記制御回路の制御に従って、出力する前記出力データにより表される電圧レベル数を変化させることを特徴とする請求項３に記載の受信回路。
【請求項５】
前記制御回路は、前記等化回路からのエラー情報に基づいて前記ＡＤ変換回路を制御することを特徴とする請求項４に記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ内の複数の回路ブロック間での信号伝送、あるいはＬＳＩチップ間の信号伝送、ボード間や筐体間の信号伝送を行う高速な送受信システムで使用されるＡＤ（アナログ−デジタル）変換回路およびそのようなＡＤ変換回路を含む受信回路に関する。
【背景技術】
【０００２】
高速のＡＤ変換回路が広く使用されている。ＡＤ変換回路にはさまざまなタイプがあるが、一般にギガビット／秒の高速信号伝送で使用できるＡＤ変換回路の一つとしてフラッシュ型が用いられる。
【０００３】
図１は、フラッシュ型ＡＤ変換回路の基本構成を示す図である。図１に示すように、フラッシュ型ＡＤ変換回路は、ＶｒｅｆＨ発生回路１１の出力する高側の基準電位ＶｒｅｆＨとＶｒｅｆＬ発生回路１２の出力する低側の基準電位ＶｒｅｆＬの間に抵抗列（ラダー抵抗）１３を設けて、抵抗の接続ノードに、基準電位を分割した複数のリファレンス電圧を発生する。複数のコンパレータ１４は、それぞれ入力信号の電圧（入力電圧）Ｖｉと各リファレンス電圧を比較する。Ｖｉがあるリファレンス電圧より小さければ、そのリファレンス電圧と比較するコンパレータ１４より上位側のコンパレータの出力は”０”になり、そのコンパレータ１４を含む下位側のコンパレータの出力は”１”になる、所謂温度計(thermometer)形式であり、複数のコンパレータ１４の出力をエンコーダ１５でコード化するとＶｉのレベルに応じたバイナリィ形式の出力データが得られる。ＮビットのＡＤ変換回路の場合、２N−１個のコンパレータが必要である。例えば、５ビットのＡＤ変換回路は、３２レベルを表すコードを出力し、３１（２５−１）個のコンパレータを必要とする。なお、図１では、１番目と最終のリファレンス電圧を、ＶｒｅｆＬ１２とＶｒｅｆＨ１１の出力する基準電位としているが、ラダー抵抗１３の両端のＶｒｅｆＨ１１およびＶｒｅｆＬ１２との間に抵抗を設けて、１番目と最終のリファレンス電圧を、ＶｒｅｆＬ１２とＶｒｅｆＨ１１の出力する基準電位と異ならせる場合もある。また、図示していないが、後述するようにコンパレータ４９にはアンプが含まれる。非特許文献１は、ＡＤ変換回路のエンコーダの構成を記載している。
【０００４】
図２は、高速のフラッシュ型ＡＤ変換回路の使用例を示す図であり、高速な信号伝送システムの概略構成を示す。図２に示すように、信号伝送システムは、送信回路５１と、伝送線路５２と、受信回路５３と、を有する。送信回路５１では、低速のパラレルデータをマルチプレクサ（ＭＵＸ）６１にてシリアルデータに変換し、伝送線路５２の特性インピーダンスと同じ出力インピーダンスを有するドライバ（Ｄｒｉｖｅｒ）６２により、シリアルデータを伝送線路５２に出力する。シリアルデータは、伝送線路５２を介して受信回路５３に入力される。受信回路５３で受信される入力受信波形は、伝送線路５２の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。
【０００５】
送信されるデータは、”０”と”１”の２値データであり、伝送線路５２での劣化が小さい場合には、下側に”０”と”１”の列で示すシリアルデータに対する入力受信波形は、図３（Ａ）に示すような信号波形となる。この受信信号波形であれば、破線で示したレベルに閾値レベルを設定してコンパレータで判定することにより、受信したデータを正しく再生することができる。
【０００６】
しかし、伝送線路２が長い場合や送信データの周波数（データレート）が非常に高くなった場合には、伝送線路５２での劣化が大きくなり、下側に”０”と”１”の列で示すシリアルデータに対する入力受信波形は、図３（Ｂ）に示すような受信信号波形となる。このような受信信号波形の場合、１個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、図３（Ｂ）のように、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。
【０００７】
そのため、図２に示すように、受信回路５３は、入力部分に配置したＡＤ変換回路（ＡＤＣ）７１により、受信信号（アナログ波形）をサンプリングし、デジタル化を行う。等価回路（ＥＱ）７２は、ＡＤ変換回路７１の出力を、伝送線路による波形劣化を補償するように波形整形（等化処理）を行う。等化回路については、特許文献１などに記載されている。整形された受信データは０／１判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)（Ｄ／Ｌ  ＤＭＵＸ）７３により、シリアルデータからパラレルデータに変換される。ＡＤ変換回路７１でのサンプリングおよび等化回路７２での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路（ＣＲＵ）７４は、等化回路７２の出力する受信データからデータクロックを再生する。なお、以下に説明する受信回路でも、ＣＲＵ７４が設けられているが、簡略化のために説明および図示は省略する。
【０００８】
等化回路７２で等化処理が正しく行えるためには、ＡＤ変換回路７１が適切な入力信号の範囲（入力量子化範囲）、動作速度および分解能（ビット数）とを有している必要がある。そのため、受信回路５３で受信した信号波形（アナログ信号）の電圧の最大値（ピーク値）と最小値（ボトム値）を検出するピーク・ボトム検出回路を設け、図１のＡＤ変換回路ＶｒｅｆＨ発生回路１１およびＶｒｅｆＬ発生回路１２の発生する電圧を調整することにより、入力信号の電圧範囲をすべて量子化可能にすることが行われている。
【０００９】
一方、ＡＤ変換回路の動作速度および分解能、言い換えればＡＤ変換回路のスルーレートとビット数は、アプリケーションに応じて設定される。例えば、図２に示すような信号伝送システムのアプリケーションでは、データレートがそれぞれ定義されており、アプリケーションごとに最適なスルーレートおよびビット数のＡＤ変換回路を設計または選定するのが一般的であった。具体的には、送信回路の信号波形、伝送線路の周波数特性（インパルスレスポンス特性）、ＡＤ変換回路の感度、等化回路の損失補償性能（達成ＳＮＲ）などを考慮して、シミュレーションによりデータレートを求めるのが一般的であり、シミュレーション結果に基づいて適切なスルーレートおよびビット数のＡＤ変換回路を選定している。
【００１０】
図１に示したように、フラッシュ型ＡＤ変換回路は、同じビット数の他のタイプのＡＤ変換回路に比べてコンパレータの個数が多く、ｎビットとすると、約２n−１個のコンパレータが必要である。例えば、５ビットの場合には、３１個のコンパレータが必要である。フラッシュ型ＡＤ変換回路におけるコンパレータの個数ｍとビット数ｎの関係は、次の式（１）で表される。
【００１１】
ｎ＝ｌｏｇ（ｍ＋１）／ｌｏｇ２      （１）
従来のフラッシュ型ＡＤ変換回路では、設けられたコンパレータを最大限に使用して対応するビット数の分解能が得られるようにしていた。すなわち、コンパレータの個数とビット数は式（１）で表される関係を有していた。
【００１２】
また、時間を異ならせてＡＤ変換回路で発生するリファレンス電圧の範囲を切り替えて、コンパレータの個数に対応するビット数以上の分解能が得られるようにすることも行われている。言い換えれば、時間分割により分解能を向上する方式である。この場合に得られるビット数ｎ’は、上記のｎより大きくなる。すなわちｎ’＞ｎである。
【００１３】
特許文献２は、時間を異ならせて複数回の判定を行い、複数回の判定結果に基づいてコード化することにより、雑音の影響を低減するＡＤ変換回路を記載している。言い換えれば、特許文献２は時間分割により分解能を向上する方式を記載している。
【００１４】
特許文献３は、フラッシュ型ＡＤ変換回路のコンパレータを構成する差動ＭＯＳＦＥＴのドレインに複数組の負荷ＭＯＳＦＥＴを設け、前後のコンパレータの出力を複数組の負荷ＭＯＳＦＥＴのゲートに印加することで、アベレージングにより高性能化したＡＤ変換回路を記載している。特許文献３は、コンパレータ列の両側にダミーコンパレータを設けることも記載しているが、ダミーコンパレータは検出範囲外のリファレンス電圧が印加されるので出力は常に一定となり、実質的にはコンパレータとして動作しない。従って、特許文献３に記載されたフラッシュ型ＡＤ変換回路では、ダミーコンパレータを除く実質的にコンパレータとして動作するコンパレータの個数と、ＡＤ変換回路のビット数は上記の（１）の式を満たす。
【００１５】
特許文献４は、各レベルの量子化幅を外部から設定可能なＡＤ変換回路を記載している。
【００１６】
【特許文献１】特開２０００−２２４０８０号公報
【特許文献２】特開平６−１１２８２７号公報
【特許文献３】特開２００４−１９４１３８号公報
【特許文献４】特開２００２−２１７７３３号公報
【非特許文献１】Syed Masood Ali, Rabin Raut, Mohamad Sawan "Digital Encoders for Gigh Speed Falsh-ADCs: Modeling and Coparison" 1-4244-0417-7/06 IEEE
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記のように、ｎビットフラッシュ型ＡＤ変換回路の出力データのビット数ｎとコンパレータの個数ｍは、実質的に上記の式（１）を満たしていた。
【００１８】
しかし、近年、信号電圧は小さくなり、ＡＤ変換回路のビット数は増加しており、量子化幅が非常に小さくなっている。このため、リファレンス電圧を発生するラダー抵抗の精度、コンパレータの精度に対する要求も厳しくなっている。
【課題を解決するための手段】
【００１９】
実施形態のフラッシュ型のＡＤ変換回路は、複数のコンパレータの個数が、出力データにより表される電圧レベル数から１減じた個数より多く、演算回路は、信号の電圧レベルの少なくとも一部を、複数のコンパレータの比較結果に基づいて決定する。
【００２０】
実施形態のフラッシュ型のＡＤ変換回路では、出力データにより表される電圧レベル数を決定するのに必要な個数より多くのコンパレータが存在しているので、少なくとも一部のレベルについては、各レベルを複数個のコンパレータの判定結果で判定する。これにより、少なくとも一部のレベルについての判定の精度を向上して、ＡＤ変換処理の精度を向上できる。
【発明を実施するための最良の形態】
【００２１】
以下、実施形態を添付の図面を参照して説明する。
【００２２】
図４は、第１実施形態のＡＤ変換回路の構成を示す図である。第１実施形態のＡＤ変換回路は、アナログ信号Ｖｉの電圧をＮビットのデジタルデータに変換する。図１の従来のフラッシュ型ＡＤ変換回路との比較から明らかなように、第１実施形態のＡＤ変換回路では、従来例のコンパレータ１４の列が、コンパレータユニット２１−１、…、２１−ｍ−１２１−ｍで置き換えられていることが異なり、ほかの部分（ＶｒｅｆＨ発生回路１１、ＶｒｅｆＬ発生回路１２、ラダー抵抗１３およびエンコーダ１５）は従来例と同じである。従って、ラダー抵抗１３はｍ個のリファレンス電圧を発生する。
【００２３】
各コンパレータユニット２１は、３個のコンパレータ２２と、３個のコンパレータ２２の判定結果からそのレベル値を決定するレベル値決定回路２３と、を有する。
【００２４】
３個のコンパレータ２２は、同一のリファレンス電圧と信号電圧Ｖｉを比較して比較結果をそれぞれ出力する。従って、リファレンス電圧が信号電圧Ｖｉより十分に小さいコンパレータユニット２１では、３個のコンパレータ２２はすべて論理値０を出力し、リファレンス電圧が信号電圧Ｖｉより十分に大きいコンパレータユニット２１では、３個のコンパレータ２２はすべて論理値１を出力する。リファレンス電圧が信号電圧Ｖｉに近いコンパレータユニット２１では、雑音や３個のコンパレータ２２の特性の差のために、３個のコンパレータ２２の出力が異なる場合が起こり得る。
【００２５】
レベル値決定回路２３は、３個のコンパレータ２２の出力を多数決論理で選択する。例えば、３個のコンパレータ２２の出力がすべて０の場合には０を、すべて１の場合には１を、２個の出力が０で１個の出力が１の場合には０を、２個の出力が１で１個の出力が０の場合には１を出力する。従って、リファレンス電圧が信号電圧Ｖｉより十分に小さいコンパレータユニット２１では、３個のコンパレータ２２はすべて論理値０を出力するので、レベル値決定回路２３は０を出力する。リファレンス電圧が信号電圧Ｖｉより十分に大きいコンパレータユニット２１では、３個のコンパレータ２２はすべて論理値１を出力するので、レベル値決定回路２３は１を出力する。リファレンス電圧が信号電圧Ｖｉに近いコンパレータユニット２１では、３個のコンパレータ２２の出力が異なる場合が起こり得るが、その場合には多い方の出力を選択して出力する。レベル値決定回路２３は、例えば、３個のコンパレータの出力を２ビットの”００”または”０１”のデータとしてそれを加算した後、１ビットシフトして除算する（２ビットの上位１ビットを選択する）回路で実現できる。
【００２６】
例えば、雑音のために１個のコンパレータ２２の判定結果が変化した場合でも、残りの２個のコンパレータ２２は正しい判定結果を出力するので、正しい判定結果を得ることができる。また、製造誤差などにより１個のコンパレータ２２の特性がほかの２個のコンパレータ２２の特性と異なった場合でも、２個のコンパレータ２２は正しい判定結果を出力するので、正しい判定結果を得ることができる。言い換えれば、本実施形態では、３個のコンパレータ２２の判定結果を冗長処理することにより、リファレンス電圧との判定動作の精度が向上する。
【００２７】
各コンパレータユニット２１が出力する判定結果は、従来例と同様に０または１であるから、エンコーダ１５は、非特許文献１に記載されたような従来例のエンコーダが使用できる。
【００２８】
図５は、第２実施形態のＡＤ変換回路の構成を示す図である。第２実施形態のＡＤ変換回路は、３組の判定部と、３組の判定部の出力する各レベルの判定結果を決定するレベル値決定回路２３−１、…、２３−ｍ−１、２３−ｍと、エンコーダ１５と、を有する。各判定部は、ＶｒｅｆＨ発生回路１１−１、１１−２、１１−３と、ＶｒｅｆＬ発生回路１２−１、１２−２、１２−３と、ラダー抵抗１３−１、１３−２、１３−３と、コンパレータ１４−１、１４−２、１４−３の列と、を有する。言い換えれば、各判定部は、図１の従来のＡＤ変換回路でエンコーダ１５を除いた部分を有する。レベル値決定回路は、３個のコンパレータ出力する各レベルの判定結果を決定し、決定した結果をエンコーダ１５でコード化する。第２実施形態のレベル値決定回路は、第１実施形態と同様に、コンパレータの各レベルの判定結果を多数決論理で選択する。エンコーダ１５は、従来例および第１実施形態と同様である。
【００２９】
第１実施形態では、各コンパレータユニット２１の３個のコンパレータ２２には共通のリファレンス電圧が供給された。従って、コンパレータ２２の判定結果は冗長処理されるが、リファレンス電圧に雑音が発生したり、リファレンス電圧に誤差がある場合には、ＡＤ変換処理の精度を向上させることはできない。これに対して、第２実施形態では、リファレンス電圧を独立して発生させるので、リファレンス電圧に雑音が発生したり、リファレンス電圧に誤差がある場合でも、ＡＤ変換処理の精度を向上させることができる。
【００３０】
図６は、第３実施形態のＡＤ変換回路の構成を示す図である。第３実施形態のＡＤ変換回路は、図１に示した従来例のＡＤ変換回路と同じ構成を有する４個のＡＤ変換回路（ＡＤＣ）３１−１、３１−２、３１−３、３１−４と、４個のＡＤＣに供給する基準リファレンス電圧ＶｒｅｆＨ１、ＶｒｅｆＬ１、ＶｒｅｆＨ２、ＶｒｅｆＬ２、ＶｒｅｆＨ３、ＶｒｅｆＬ３、ＶｒｅｆＨ４、ＶｒｅｆＬ４を発生するＶｒｅｆ発生回路３２と、制御回路３３と、演算回路３４と、を有する。この例では、ＡＤＣ３１−１、３１−２、３１−３、３１−４は、８レベルを示す３ビットのデータを出力し、内部に７個のコンパレータを有するものとして説明する。ただし、３ビットのＡＤＣに限定されるものではない。
【００３１】
各ＡＤＣのＶｒｅｆＨ発生回路１１およびＶｒｅｆＬ発生回路１２は、Ｖｒｅｆ発生回路３２から供給される基準リファレンス電圧をそのままラダー抵抗に出力する。
【００３２】
第３実施形態のＡＤ変換回路は、第１から第３の３つの状態を有する。第１状態では、４個のＡＤＣに供給する基準リファレンス電圧ＶｒｅｆＨ１、ＶｒｅｆＬ１、ＶｒｅｆＨ２、ＶｒｅｆＬ２、ＶｒｅｆＨ３、ＶｒｅｆＬ３、ＶｒｅｆＨ４、ＶｒｅｆＬ４がすべて異なり、４個のＡＤＣが有する４×７＝２８個のコンパレータに供給するリファレンス電圧をすべて異ならせて入力信号電圧Ｖｉが２９レベルのいずれかであるかを判定する。この時の出力は２９レベルを識別し、（１）の式から４．７ビットのＡＤＣ動作を行う。第２状態では、ＶｒｅｆＨ１＝ＶｒｅｆＨ２、ＶｒｅｆＬ１＝ＶｒｅｆＬ２、ＶｒｅｆＨ３＝ＶｒｅｆＨ４、ＶｒｅｆＬ３＝ＶｒｅｆＬ４として、２個ずつのＡＤＣに同じ基準リファレンス電圧を供給し、２個ずつ１４組のコンパレータに供給するリファレンス電圧を異ならせて入力信号電圧Ｖｉが１５レベルのいずれかであるかを判定する。この時の出力は１５レベルを識別し、（１）の式から３．９ビットのＡＤＣ動作を行う。第３状態では、ＶｒｅｆＨ１＝ＶｒｅｆＨ２＝ＶｒｅｆＨ３＝ＶｒｅｆＨ４、ＶｒｅｆＬ１＝ＶｒｅｆＬ２＝ＶｒｅｆＬ３＝ＶｒｅｆＬ４として、４個のＡＤＣに同じ基準リファレンス電圧を供給し、４個ずつ７組のコンパレータに供給するリファレンス電圧を異ならせて入力信号電圧Ｖｉが８レベルのいずれかであるかを判定する。この時の出力は８レベルを識別し、（１）の式から３ビットのＡＤＣ動作を行う。
【００３３】
図７は、演算回路３７の構成を示す図である。図示のように、演算回路３４は、３個のＡＤＣ３１−１、３１−２、３１−３、３１−４の出力する３ビットの出力データを加算して５ビットのデータを出力する加算器３５と、加算器３５の出力データを１ビットまたは２ビットシフトして除算する除算器３６と、加算器３５の出力データまたは除算器３６の出力データを選択するセレクタ３７と、を有する。除算器３６は、制御回路３３からの制御信号に応じて１ビットシフトするか２ビットシフトするかを選択する。またセレクタ３７は、加算器３５の出力データを選択するか、除算器３６の出力データを選択するか、を制御回路３３からの制御信号に応じて切り替える。
【００３４】
図８は、第３実施形態において、Ｖｒｅｆ発生回路３２および各ＡＤＣで発生されるリファレンス電圧を示す図である。第１状態（４．７ビット動作時）では、ＶｒｅｆＬ１、ＶｒｅｆＬ２、ＶｒｅｆＬ３、ＶｒｅｆＬ４としてレベル１、２、３、４が、ＶｒｅｆＨ１、ＶｒｅｆＨ２、ＶｒｅｆＨ３、ＶｒｅｆＨ４としてレベル２５、２６、２７、２８が供給される。各ＡＤＣのＶｒｅｆＨ発生回路１１、ＶｒｅｆＬ発生回路１２およびラダー抵抗１３は、供給された高側の基準電圧と低側の基準電圧を等分して７レベルのリファレンス電圧を発生する。従って、第１ＡＤＣ３１−１はレベル１、５、９、１３、１７、２１、２５のリファレンス電圧を発生し、第２ＡＤＣ３１−２はレベル２、６、１０、１４、１８、２２、２６のリファレンス電圧を発生し、第３ＡＤＣ３１−３はレベル３、７、１１、１５、１９、２３、２７のリファレンス電圧を発生し、第４ＡＤＣ３１−４はレベル４、８、１２、１６、２０、２４、２８のリファレンス電圧を発生する。
【００３５】
例えば、信号電圧Ｖｉがレベル１９と２０の間、すなわち２０番目のレベルであるとすると、第１ＡＤＣ３１−１のエンコーダ１５の出力は”１０１”（５ビットとすると”００１０１”）となり、第２ＡＤＣ３１−２のエンコーダ１５の出力は”１０１”となり、第３ＡＤＣ３１−３のエンコーダ１５の出力は”１０１”となり、第４ＡＤＣ３１−４のエンコーダ１５の出力は”１００”となる。演算回路３４の加算器３５がこの４個の出力データを加算すると、その結果は”１００１１”となり、２０番目のレベルであることを示す。
【００３６】
第２状態（３．９ビット動作時）では、ＶｒｅｆＬ１およびＶｒｅｆＬ２としてレベル１が、ＶｒｅｆＬ３およびＶｒｅｆＬ４としてレベル３が、ＶｒｅｆＨ１およびＶｒｅｆＨ２としてレベル２５が、ＶｒｅｆＨ３およびＶｒｅｆＨ４としてレベル２７が供給される。従って、第１ＡＤＣ３１−１および第２ＡＤＣ３１−２はレベル１、５、９、１３、１７、２１、２５のリファレンス電圧を発生し、第３ＡＤＣ３１−３および第４ＡＤＣ３１−４はレベル３、７、１１、１５、１９、２３、２７のリファレンス電圧を発生する。
【００３７】
上記と同様に、信号電圧Ｖｉがレベル１９と２０の間、すなわち２０番目のレベルであるとする。このレベルは、３．９ビットで表した１５段階のレベルでは１１番目のレベルである。この時、第１ＡＤＣ３１−１および第２ＡＤＣ３１−２のエンコーダ１５の出力は”１０１”となり、第３ＡＤＣ３１−３および第４ＡＤＣ３１−４のエンコーダ１５の出力は”１０１”となる。演算回路３４の加算器３５がこの４個の出力データを加算すると、その結果は”１０１００”となり、これを１ビットシフトすると、”１０１０”となり、１１番目のレベルであることを示す。
【００３８】
また、第３状態（３ビット動作時）では、ＶｒｅｆＬ１からＶｒｅｆＬ４としてレベル１が、ＶｒｅｆＨ１からＶｒｅｆＨ４としてレベル２５が供給される。従って、第１ＡＤＣ３１−１から第４ＡＤＣ３１−４はレベル１、５、９、１３、１７、２１、２５のリファレンス電圧を発生する。
【００３９】
上記と同様に、信号電圧Ｖｉがレベル１９と２０の間、すなわち２０番目のレベルであるとする。このレベルは、３ビットで表した８段階のレベルでは６番目のレベルである。この時、第１ＡＤＣ３１−１から第４ＡＤＣ３１−４のエンコーダ１５の出力は”１０１”となる。演算回路３４の加算器３５がこの４個の出力データを加算すると、その結果は”１０１００”となり、これを２ビットシフトすると、”１０１”となり、６番目のレベルであることを示す。
【００４０】
第３状態では、８レベルを２８個のコンパレータ２２の判定結果で判定するため、リファレンス電圧の発生およびコンパレータの判定動作が冗長処理されることになり、ＡＤ変換処理の精度を向上する。
【００４１】
第２状態でも、１５レベルを２８個のコンパレータ２２の判定結果で判定するため、リファレンス電圧の発生およびコンパレータの判定動作が冗長処理されることになり、ＡＤ変換処理の精度を向上する。一般に、１つのレベルについて２個の判定結果が存在する場合、多数決論理では判定できない。しかし、第３実施形態のように、加算回路で判定結果を加算し、加算結果を除算する構成であれば判定可能である。第２状態では、２レベル以上に渡る誤差があるような場合に特に冗長効果が得られる。
【００４２】
第３実施形態のＶｒｅｆ発生回路３４は、第１から第３状態に応じて、図８に示すような基準リファレンス電圧を各ＡＤＣに供給する必要がある。図９は、第３実施形態におけるＶｒｅｆ発生回路３４の構成を示す図である。
【００４３】
図９に示すように、Ｖｒｅｆ発生回路３４は、共通ＶｒｅｆＨ発生回路４１と、共通ＶｒｅｆＬ発生回路４２と、ラダー抵抗４３と、選択回路４４−１〜４４−６と、を有する。ラダー抵抗４３は、９個の抵抗を有し、レベル１から４のリファレンス電圧に対応するｒｅｆ１からｒｅｆ４、およびレベル２５から２８のリファレンス電圧に対応するｒｅｆ２５からｒｅｆ２８を発生する。ラダー抵抗４３におけるｒｅｆ１およびｒｅｆ２８の発生箇所と、共通ＶｒｅｆＬ発生回路４２および共通ＶｒｅｆＨ発生回路４１の出力端子の間には抵抗が設けられているので、ｒｅｆ１およびｒｅｆ２８と共通ＶｒｅｆＬ発生回路４２および共通ＶｒｅｆＨ発生回路４１の出力電圧は異なる。従って、共通ＶｒｅｆＬ発生回路４２および共通ＶｒｅｆＨ発生回路４１の出力電圧は、ラダー抵抗の両端の抵抗の抵抗値を考慮して設定される。例えば、共通ＶｒｅｆＬ発生回路４２はグランドレベルであるのが一般的である。
【００４４】
選択回路４４−１は、第１状態ではｒｅｆ２を選択し、第２および第３状態ではｒｅｆ１を選択して、第２ＡＤＣ３１−２に供給する。選択回路４４−２は、第１および第２状態ではｒｅｆ３を選択し、第３状態ではｒｅｆ１を選択して、第３ＡＤＣ３１−３に供給する。選択回路４４−３は、第１状態ではｒｅｆ４を選択し、第２状態ではｒｅｆ３を選択し、第３状態ではｒｅｆ１を選択して、第２ＡＤＣ３１−４に供給する。
【００４５】
選択回路４４−４は、第１状態ではｒｅｆ２６を選択し、第２および第３状態ではｒｅｆ２５を選択して、第２ＡＤＣ３１−２に供給する。選択回路４４−５は、第１および第２状態ではｒｅｆ２７を選択し、第３状態ではｒｅｆ２５を選択して、第３ＡＤＣ３１−３に供給する。選択回路４４−６は、第１状態ではｒｅｆ２８を選択し、第２状態ではｒｅｆ２７を選択し、第３状態ではｒｅｆ２５を選択して、第２ＡＤＣ３１−４に供給する。
【００４６】
図１０は、選択回路４４−１の構成例を示す。電圧１としてｒｅｆ１が、電圧２としてｒｅｆ２が入力され、制御信号として第１状態で”０”に第２および第３状態で”１”になる信号が印加される。これにより、第１状態ではｒｅｆ２（電圧２）が、第２および第３状態ではｒｅｆ１が出力される。ほかの選択回路も基本構成は同様であり、入力電圧、制御信号が異なり、選択回路４４−３および４４−６は入力が３つになる。
【００４７】
以上説明したように、第３実施形態では、従来の一般的なＡＤＣを４個使用し、４．７ビット、３．９ビットまたは３ビットの分解能のデータを出力するように切り替え可能にすると共に、ビット数を小さくした時には冗長処理を行いＡＤ変換処理の精度を向上するように動作する。
【００４８】
なお、図６では、ＡＤＣ３１−１〜３１−４が制御回路３３の制御を受けるように示している。これは、後述するように、制御回路３３の制御によりＡＤＣ３１−１〜３１−４を動作停止状態にするためであり、上記の第３実施形態であればＡＤＣ３１−１〜３１−４の制御は不要である。
【００４９】
図１１は、第４実施形態のＡＤ変換回路の構成を示す図である。第４実施形態のＡＤ変換回路は、３１個のコンパレータを有する５ビットのＡＤ変換回路（ＡＤＣ）を使用して、３２レベルを識別する５ビットのＡＤ変換処理を行う５ビット処理状態と、８レベルを識別する３ビットのＡＤ変換処理を冗長処理により高精度で行う高精度処理状態が切り替え可能な回路である。
【００５０】
図１１に示すように、第４実施形態のＡＤ変換回路は、ＡＤＣ１０１と、演算回路１１１と、制御回路１１８と、を有する。ＡＤＣ１０１は、３１個のコンパレータよりなるコンパレータ列１０２と、３１個のコンパレータの判定結果を加算する加算器１０３と、加算器１０３の出力をコード化するエンコーダ１０４と、リファレンス電圧を発生するｒｅｆ電圧発生部１０５と、を有する。コンパレータ列１０２およびエンコーダ１０４は図１に示した従来例と同じ構成を有するが、コンパレータ列１０２の上位３個は高精度処理状態では”０”を出力するように構成されている。加算器１０３は、コンパレータ列１０２の各コンパレータが出力する値”０”または”１”を加算して”１”を出力するコンパレータの個数を演算する。
【００５１】
図１２は、ｒｅｆ電圧発生部１０５の構成を示す図であり、（Ａ）が全体構成を、（Ｂ）が抵抗セグメントの構成を示す。図１２の（Ａ）に示すように、ｒｅｆ電圧発生部１０５は、外部から供給される基準電圧ｒｅｆを高側電圧Ｖｔｏｐとグランドを低側電圧Ｖｂｏｔｔｏｍとの間に、直列に接続された７個の抵抗セグメント１２１および４個（上側３個および下側１個）で構成されるラダー抵抗１２０を有する。各抵抗セグメント１２１は、４個のラダー抵抗と、３個のセレクタ１２２と、を有する。１番目の抵抗のノードの電圧は、第１端子に出力される。１番目のセレクタ１２２は、５ビット処理状態では１番目と２番目の抵抗のノードの電圧を選択して第２端子に出力し、高精度処理状態では１番目の抵抗のノードの電圧を選択して第２端子に出力する。２番目のセレクタ１２２は、５ビット処理状態では２番目と３番目の抵抗のノードの電圧を選択して第３端子に出力し、高精度処理状態では１番目の抵抗のノードの電圧を選択して第３端子に出力する。３番目のセレクタ１２２は、５ビット処理状態では３番目と４番目の抵抗のノードの電圧を選択して第４端子に出力し、高精度処理状態では１番目の抵抗のノードの電圧を選択して第４端子に出力する。抵抗セグメント１２１の各出力端子は、コンパレータ列１０２の対応するコンパレータにリファレンス電圧を供給する。
【００５２】
従って、５ビット処理状態では、電圧が等間隔で異なる３１個のリファレンス電圧ｒｅｆ１−ｒｅｆ３１がコンパレータ列１０２供給され、従来例と同様の５ビットＡＤ変換処理を行う。高精度処理状態では、７個のリファレンス電圧ｒｅｆ１、ｒｅｆ５、ｒｅｆ９、ｒｅｆ１３、ｒｅｆ１７、ｒｅｆ２１、ｒｅｆ２５が、１番目から２８番目までのコンパレータに、４個ずつ同じリファレンス電圧になるように供給される。高精度処理状態では、２９番目から３１番目までのコンパレータにリファレンス電圧ｒｅｆ２９−ｒｅｆ３１が供給されるが、高精度処理状態では、２９番目から３１番目までのコンパレータは出力が”０”になるように制御されるので、リファレンス電圧は動作には関係しない。高精度処理状態では、８レベルを識別し、４個のコンパレータの組み同一のレベルを識別する冗長処理を行う。
【００５３】
なお、高精度処理状態でどのようなリファレンスレベルを選択するかについては、上記の例に限定されるものではない。
【００５４】
演算回路１１１は、７個の比較器を有する比較器列１１２と、比較器列１１２の出力をコード化するエンコーダ１１４と、エンコーダ１１４の出力とＡＤＣ１０１の出力の一方を選択して出力するセレクタ１１７と、を有する。比較器列１１２の７個の比較器は、それぞれＡＤＣ１０１の出力するデータが、”０００１０”以上であるか、”００１１０”以上であるか、”０１０１０”以上であるか、”０１１１０”以上であるか、”１００１０”以上であるか、”１０１１０”以上であるか、”１１０１０”以上であるか、を判定する。エンコーダ１１４は、比較器列１１２の７個の比較器の出力を加算する加算器１１５と、加算器１１５の加算結果をコード化するエンコーダ１１６と、を有する。
【００５５】
５ビット処理状態では、セレクタ１１７はＡＤＣ１０１の５ビット出力データを選択するので、従来例と同様の５ビットＡＤＣ変換回路として動作する。
【００５６】
高精度処理状態では、比較器列１１２は、ＡＤＣ１０１の５ビット出力データが３ビットではどのレベルに相当するかを温度計コードの形で出力するので、加算器１１５で加算すれば３ビットの出力データが得られ、これがコード化されて出力される。
【００５７】
図１３は、第５実施形態のＡＤ変換回路の構成を示す図である。第５実施形態のＡＤ変換回路は、第４実施形態のＡＤ変換回路においてＡＤＣ１０１の外部に設けられた演算回路をＡＤＣ１２０の内部に設けたものであり、３２レベルを識別する５ビットのＡＤ変換処理を行う５ビット処理状態と、８レベルを識別する３ビットのＡＤ変換処理を冗長処理により高精度で行う高精度処理状態が切り替え可能な回路である。
【００５８】
図１３に示すように、第５実施形態のＡＤ変換回路１２０は、３１個のコンパレータよりなるコンパレータ列１０２と、３１個のコンパレータの出力を４個ずつ加算する８個の加算器１２１と、下位７個の加算器１２１の出力を”０１０”以上であるか比較する比較器１２２と、下位７個の加算器１２１の出力と比較器１２２の出力の一方を選択するセレクタ１２３と、セレクタ１２３の出力および最上位の加算器１２１の出力を加算する加算器１２４と、リファレンス電圧を発生するｒｅｆ電圧発生部１２５と、制御回路１２６と、を有する。コンパレータ列１０２、ｒｅｆ電圧発生部１２５および制御回路１２６は、第４実施形態のものと同じである。
【００５９】
５ビット処理状態では、ｒｅｆ電圧発生部１２５は、電圧が等間隔で異なる３１個のリファレンス電圧ｒｅｆ１−ｒｅｆ３１をコンパレータ列１０２に供給する。加算器１２１は、３１個のコンパレータの出力を４個ずつ加算して出力する。最上位の加算器１２１は３個のコンパレータの出力を加算する。従って、８個の加算器１２１の出力は、４個ずつのコンパレータの出力のうち”１”である個数を示す。セレクタ１２３は加算器１２１の出力を選択するので、加算器１２４は、３１個のコンパレータの出力を４個ずつ加算した８個の出力を受ける。すなわち、加算器１２４は、３１個のコンパレータの出力のうち”１”である個数を示すデータを受け、それを加算してコード化する。言い換えれば、５ビットのＡＤ変換処理を行う。
【００６０】
高精度処理状態では、ｒｅｆ電圧発生部１２５は、コンパレータ列１０２のコンパレータに４個ずつリファレンス電圧ｒｅｆ１、ｒｅｆ５、ｒｅｆ９、ｒｅｆ１３、ｒｅｆ１７、ｒｅｆ２１、ｒｅｆ２５を供給する。上位３個のコンパレータは”０”を出力するように制御される。加算器１２１は、同じリファレンス電圧に対する４個のコンパレータの判定結果、すなわち４個のうち”１”の出力数を加算して出力する。比較器１２２は、各加算器１２１の出力が”１０”以上であるか判定して判定結果を出力する。従って、同じリファレンス電圧に対して２個以上のコンパレータの判定結果が”１”である場合に、比較器１２２の出力は”１”になる。このようにして冗長処理が行われ、判定精度が向上する。セレクタ１２３は、比較器１２２の出力を選択するので、加算器１２４は７個の冗長処理した判定結果を受ける。加算器１２４は、７個の判定結果のうち”１”である個数を演算して出力する。これが３ビットのＡＤ変換処理の結果である。
【００６１】
以上説明した第１から第５実施形態のＡＤ変換回路は、図２に示した信号伝送システムの受信回路のＡＤ変換回路（ＡＤＣ）７１として使用できる。
【００６２】
図１４は、第６実施形態の受信回路の構成を示す図である。第６実施形態の受信回路は、受信回路５３のＡＤ変換回路７１として、第３から第５実施形態のＡＤ変換回路をＡＤＣ７１として使用した構成を有する。第６実施形態の受信回路のＡＤＣ７１は、ＡＤ変換回路（ＡＤＣ）８１と、演算回路８２と、制御回路８５と、を有する。例えば、図６に示した第３実施形態のＡＤ変換回路を適用した場合には、ＡＤＣ８１は第１〜第４ＡＤＣ３１−１〜３１−４およびＶｒｅｆ発生回路３２に、演算回路８２は演算回路３４に、制御回路８５は制御回路３３に対応する。また、図１１に示した第４実施形態のＡＤ変換回路を適用した場合には、ＡＤＣ８１はＡＤＣ１０１に、演算回路８２は演算回路１１１に、制御回路８５は制御回路１１８に対応する。さらに、図１３に示した第５実施形態のＡＤ変換回路を適用した場合には、演算回路８２は加算器１２４に、制御回路８５は制御回路１２６に、ＡＤＣ８１はＡＤＣ１２０内の上記以外の部分に、対応する。
【００６３】
図１４に示すように、制御回路８５は、外部（例えば送信回路）からの外部制御信号に基づいて、ＡＤＣ８１に設けられたコンパレータのすべてに異なるリファレンス電圧を供給して高ビット数のＡＤ変換処理を行うように、または複数のコンパレータに同一のリファレンス電圧を供給してその判定結果を冗長処理して処理精度を向上させた高精度ＡＤ変換処理を行うように、ＡＤＣ８１および演算回路８２を制御する。
【００６４】
例えば、送信回路は高速のビットレートでデータを送信する時には、高ビット数のＡＤ変換処理を行うように指示する外部制御信号を生成し、ビットレートは低速であるが、雑音などのために高精度のＡＤ変換処理を必要とする時には、高精度ＡＤ変換処理を行うように指示する外部制御信号を生成する。
【００６５】
図１５は、第７実施形態の受信回路の構成を示す図である。第６実施形態の受信回路では、制御回路８５は外部制御信号に基づいて制御を行ったのに対して、第７実施形態の受信回路では、制御回路８５は、等化回路７２が生成するエラー情報に応じて発生された制御信号に基づいて制御を行うことが異なり、ほかの部分は第６実施形態と同じである。テーブル７４は、エラー情報に応じて生成する制御信号を記憶しており、等化回路７２が生成するエラー情報が入力されると対応する制御信号が発生される。
【００６６】
雑音の影響を受けると等化回路７２が生成するエラー情報の値が増加する。このような場合には、ビットレートを低速にするように送信回路に指示すると共に、高精度ＡＤ変換処理を行うように指示する制御信号を生成する。
【００６７】
また、ビットレートが低速で、高分解能のＡＤ変換処理を必要としない場合もあり得る。このような場合には、ＡＤＣ８１のコンパレータの一部の動作を停止して消費電力を低減することも可能である。例えば、ＡＤＣ８１が３１個のコンパレータを有し、５ビットＡＤ変換処理が可能である場合、２４個のコンパレータの動作を停止して３ビットＡＤ変換処理を行うように変更する。また、ビットレートは低速で２ビットＡＤ変換処理であればよいが、処理精度は高精度であることが必要である場合には、３１個のうち１９個のコンパレータの動作を停止し、１２個のコンパレータを４個ずつ３つのグループに分けて、第３から第５実施形態で説明したように各レベルを４個のコンパレータで冗長処理により判定する。
【００６８】
上記のように、コンパレータの動作を停止するには、動作停止可能なコンパレータをしようする必要がある。前述のように、図６に示した第３実施形態のＡＤ変換回路は、４個のＡＤＣ３１−１、３１−２、３１−３、３１−４を制御回路３３からも制御信号で動作停止状態にできるようにしている。従って、第３実施形態のＡＤ変換回路を使用すれば、一部のコンパレータを動作停止状態にすることが可能である。また、一部のコンパレータを動作停止状態にし、残りのコンパレータのうちの複数個のコンパレータを使用して冗長処理を行うことも可能である。例えば、３ビットＡＤ変換処理を行う場合に、１個のＡＤＣを動作停止状態にして、残りの３個のＡＤＣに同一の基準リファレンス電圧を供給して、各レベルを３個のコンパレータの判定結果で冗長処理して判定する。
【００６９】
図１６は、動作停止可能なコンパレータの構成例を示す図であり、（Ａ）が全体図であり、（Ｂ）がアンプ部の回路図であり、（Ｃ）がコンパレータ部の回路図である。
【００７０】
図１６（Ａ）に示すように、各コンパレータは、アンプ部８９とコンパレータ９０とを有する。コンパレータ列にはこのようなコンパレータが所定数分設けられる。アンプ部８９およびコンパレータ９０は、クロックｃｌｋに同期して動作する。
【００７１】
図１６（Ｂ）に示すように、各アンプ部８９は、信号電圧Ｖｉおよびその反転信号（例えば１．５Ｖを基準として反転する信号）／Ｖｉとリファレンス電圧ｒｅｆおよびその反転信号／ｒｅｆをゲート入力とする２重の差動アンプを有し、差信号ａおよび／ａを出力する。差信号ａおよび／ａは、Ｖｉ＞ｒｅｆではａ＜／ａであり、Ｖｉ＜ｒｅｆではａ＞／ａであり、Ｖｉ＝ｒｅｆを境界としてａと／ａの高低関係が反転する。
【００７２】
図１６（ｃ）に示すように、各コンパレータ９０は、差信号ａおよび／ａを受け、差信号ａと／ａの高低関係に応じた出力を発生する。
【００７３】
図１７は、非特許文献１に記載され、受信回路のＡＤＣのエンコーダとして使用するのに適した４ビットのエンコーダ回路の例を示す図である。この回路は、１５個のコンパレータの判定結果のうち”１”である個数をカウントしてコード化する。回路の詳しい説明は省略する。
【００７４】
図１８は、コンパレータ列において、各コンパレータを構成するアンプ部８９とコンパレータ部９０にクロックｃｌｋを供給するクロックバッファ９３と、アンプ部８９に供給する信号電圧Ｖｉのセレクタ９４と、を設け、クロックバッファ９３およびセレクタ９４の出力を制御信号ｃｔｒｌにより固定できるようにした構成を示す。このような構成により、アンプ部８９とコンパレータ部９０の各組を動作停止状態にできる。
【００７５】
以上、実施形態を説明したが、記載した実施形態は例示に過ぎず、各種の変形例が可能であるのはいうまでもない。記載した実施形態に示した各回路要素はほかの実施形態にも適用可能であり、ビット数、リファレンス電圧、コンパレータおよび加算器（エンコーダ）などについて各種の変形例があり得る。
【００７６】
以上の実施形態に関し、更に以下の付記を開示する。
【００７７】
（付記１）  複数のリファレンス電圧を発生するリファレンス電圧発生回路と、
信号の電圧を、前記複数のリファレンス電圧のいずれかと比較する複数のコンパレータと、
前記複数のコンパレータの比較結果を演算して前記信号の電圧レベルを示す出力データを生成する演算回路と、を備えるＡＤ変換回路であって、
前記複数のコンパレータの個数は、前記出力データにより表される電圧レベル数から１減じた個数より多く、
前記演算回路は、前記信号の電圧レベルの少なくとも一部を、前記複数のコンパレータのうちの第１コンパレータ及び第２コンパレータの比較結果に基づいて決定することを特徴とするＡＤ変換回路。
（付記２）  前記第１コンパレータ及び前記第２コンパレータは、前記信号の電圧を、前記複数のリファレンス電圧のうちの第１リファレンス電圧と比較することを特徴とする付記１に記載のＡＤ変換回路。
（付記３）  前記演算回路は、前記第１コンパレータと前記第２コンパレータの比較結果を多数決論理で決定する多数決回路を備えることを特徴とする付記２に記載のＡＤ変換回路。
（付記４）  前記リファレンス電圧発生回路は、前記複数のコンパレータに供給する前記リファレンス電圧を切り替えるスイッチ回路を備え、
前記出力データにより表される電圧レベル数が変化することを特徴とする付記１に記載のＡＤ変換回路。
（付記５）  前記出力データにより表される電圧レベル数の最大値は、前記複数のコンパレータの個数に１加えた個数であることを特徴とする付記４に記載のＡＤ変換回路。
（付記６）  前記複数のコンパレータの一部は、動作停止状態にすることが可能であることを特徴とする付記１に記載のＡＤ変換回路。
（付記７）  受信信号を受けて、前記受信信号の電圧レベルを示す出力データを出力する請求項１に記載のＡＤ変換回路と、
前記ＡＤ変換回路の出力を等化する等化回路と、を備えることを特徴とする受信回路。
（付記８）  前記出力データにより表される電圧レベル数を変化させるように前記ＡＤ変換回路を制御する制御回路をさらに備え、
前記ＡＤ変換回路は、前記制御回路の制御に従って、出力する前記出力データにより表される電圧レベル数を変化させることを特徴とする付記７に記載の受信回路。
（付記９）  前記制御回路は、前記等化回路からのエラー情報に基づいて前記ＡＤ変換回路を制御することを特徴とする付記８に記載の受信回路。
【産業上の利用可能性】
【００７８】
開示したＡＤ変換回路は、どのようなフラッシュ型ＡＤ変換回路にも適用可能であり、開示したＡＤ変換回路を使用する受信回路は、信号伝送システムおよびそのような信号伝送システムで使用される受信回路であれば、どのようなものにも適用可能である。
【図面の簡単な説明】
【００７９】
【図１】フラッシュ型ＡＤ変換回路の構成を示す図である。
【図２】高速な信号伝送システムの概略構成を示す図である。
【図３】伝送による受信信号の劣化と、ＡＤコンバータの必要性を説明する図である。
【図４】第１実施形態のＡＤ変換回路の構成を示す図である。
【図５】第２実施形態のＡＤ変換回路の構成を示す図である。
【図６】第３実施形態のＡＤ変換回路の構成を示す図である。
【図７】第３実施形態の演算回路の構成を示す図である。
【図８】第３実施形態で発生するリファレンス電圧を説明する図である。
【図９】第３実施形態でリファレンス電圧を発生するｒｅｆ電圧発生回路の構成を示す図である。
【図１０】ｒｅｆ電圧発生回路に設けられる選択回路の構成を示す図である。
【図１１】第４実施形態のＡＤ変換回路の構成を示す図である。
【図１２】第４実施形態でリファレンス電圧を発生するｒｅｆ電圧発生回路の構成を示す図である。
【図１３】第５実施形態のＡＤ変換回路の構成を示す図である。
【図１４】第６実施形態の受信回路の構成を示す図である。
【図１５】第７実施形態の受信回路の構成を示す図である。
【図１６】受信回路のＡＤ変換回路（ＡＤＣ）に設けられるコンパレータの構成を示す図である。
【図１７】第７実施形態で使用するエンコーダの構成を示す図である。
【図１８】動作停止状態にすることが可能なコンパレータ列の構成を示す図である。
【符号の説明】
【００８０】
１１    ＶｒｅｆＨ発生回路
１２    ＶｒｅｆＬ発生回路
１３    ラダー抵抗
１４、１４−１、１４−２、１４−３    コンパレータ
１５    エンコーダ
２１−１、２１−ｍ    コンパレータユニット
３１−１〜３１−４    ＡＤ変換回路
３２    Ｖｒｅｆ発生回路
３３    制御回路
３４    演算回路
３５    加算器
３６    除算器
３７    セレクタ
５１    送信回路
５２    伝送線路
５３    受信回路
７１    ＡＤ変換回路（ＡＤＣ）
７２    等化回路（ＥＱ）
【図１】
2010011034.tif 000003
【図２】
2010011034.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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