(57)【要約】【課題】  同一の回路構成によって、電源回路に供給される電源電圧として、当該電源回路が生成すべき昇圧電圧より低い電圧および高い電圧のいずれにも対応する。【解決手段】  第１の電圧を昇圧して昇圧電圧を生成する昇圧回路と、第２の電圧の振幅を有する２値信号を、前記昇圧電圧である第３の電圧の振幅を有する２値信号にレベルシフトし、前記昇圧回路に昇圧動作をさせるための制御信号として出力するレベルシフト回路と、寄生ダイオードのアノード同士が接続され、両端にそれぞれ前記第２および第３の電圧が印加される同一導電型の第１および第２のＭＯＳＦＥＴと、を有し、前記第３の電圧が前記第２の電圧以下の所定の電圧より低い場合には、前記第１のＭＯＳＦＥＴがオンとなり、前記昇圧回路が昇圧動作を開始した場合には、前記第１および第２のＭＯＳＦＥＴのうち寄生ダイオードが逆バイアスされているＭＯＳＦＥＴがオフとなる。【選択図】図１
2010016983.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を昇圧して昇圧電圧を生成する昇圧回路と、
第２の電圧の振幅を有する２値信号を、前記昇圧電圧である第３の電圧の振幅を有する２値信号にレベルシフトし、前記昇圧回路に昇圧動作をさせるための制御信号として出力するレベルシフト回路と、
寄生ダイオードのアノード同士が接続され、両端にそれぞれ前記第２および第３の電圧が印加される同一導電型の第１および第２のＭＯＳＦＥＴと、
を有し、
前記第３の電圧が前記第２の電圧以下の所定の電圧より低い場合には、前記第１のＭＯＳＦＥＴがオンとなり、
前記昇圧回路が昇圧動作を開始した場合には、前記第１および第２のＭＯＳＦＥＴのうち寄生ダイオードが逆バイアスされているＭＯＳＦＥＴがオフとなることを特徴とする電源回路。
【請求項２】
前記昇圧回路は、前記第１の電圧を昇圧して複数の昇圧電圧を生成し、
前記第３の電圧は、前記複数の昇圧電圧のうち最大の電圧であることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記第２の電圧の振幅を有する２値信号を出力し、前記レベルシフト回路を介して前記昇圧回路の昇圧動作を制御する制御回路をさらに有し、
前記第１のＭＯＳＦＥＴのゲートには、前記制御回路の出力信号が入力され、
前記第２のＭＯＳＦＥＴのゲートには、前記レベルシフト回路の出力信号が入力されることを特徴とする請求項１または請求項２に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
例えば、比較的低い電源電圧で動作するマイクロコンピュータの制御に従って、より高い電圧を必要とする液晶装置を駆動する液晶駆動装置では、比較的低い電圧からより高い電圧を生成する昇圧回路を含む電源回路を内蔵することが、消費電力およびコストの観点からも望ましい。
【０００３】
特許文献１の図１では、上記昇圧回路として、直列接続された複数のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor：金属酸化膜半導体電界効果トランジスタ、特許文献１においてはＭＯＳトランジスタ）のオン・オフを制御することによって、直列接続の各接続点に一端が接続されたコンデンサに蓄積される電荷を次段へと次々に転送するチャージポンプ回路が開示されている。また、当該チャージポンプ回路においては、出力段のＭＯＳＦＥＴのオン・オフを制御するため、当該ＭＯＳＦＥＴのゲートには、出力される昇圧電圧を電源とするレベルシフト回路から、当該電源電圧の振幅を有する２値信号が入力されている。
【０００４】
また、例えば液晶駆動装置に含まれる電源回路では、液晶装置を駆動するための複数の電圧を生成する必要があり、その構成例を図９に示す。図９に示した電源回路では、昇圧回路３０は、上記のようなチャージポンプ回路（不図示）を含み、昇圧基準電圧ＬＶ０を昇圧して昇圧電圧ＬＶ１ないしＬＶ４を生成する。なお、ＬＶ０＜ＬＶ１≦ＬＶ２≦ＬＶ３≦ＬＶ４の関係にあるものとする。また、昇圧回路３０に含まれるチャージポンプ回路のＭＯＳＦＥＴのオン・オフを制御するための昇圧制御信号は、昇圧制御回路１０の電源電圧ＶＤＤの振幅を有する昇圧タイミング信号が、レベルシフト回路２０においてレベルシフトされた２値信号である。前述したように、上記のチャージポンプ回路においては、出力段のＭＯＳＦＥＴのゲートに入力される２値信号は、出力される昇圧電圧を電源とするレベルシフト回路から出力されるため、最大の昇圧電圧ＬＶ４を生成するチャージポンプ回路の出力段のＭＯＳＦＥＴのオン・オフを制御するため、昇圧電圧ＬＶ４をレベルシフト回路２０の電源とする必要がある。
【０００５】
このようにして、レベルシフト回路を介してチャージポンプ回路のＭＯＳＦＥＴのオン・オフを制御することによって、比較的低い入力電圧からより高い昇圧電圧を生成することができる。
【特許文献１】特開２００２−３０５８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
例えば図１０に示すように、昇圧回路３０の昇圧電圧ＬＶ４の出力をレベルシフト回路２０の電源に接続するとともに、さらにダイオード５１を介して昇圧制御回路１０の電源に接続することによって、例えば電源投入時のように、コンデンサ４４によって保持されている昇圧電圧ＬＶ４が低い場合にも、レベルシフト回路２０が動作する電源電圧を確保することができる。この場合、昇圧電圧ＬＶ４が昇圧制御回路１０の電源電圧ＶＤＤより低い間は、昇圧制御回路１０の電源からダイオード５１に電流が流れ、レベルシフト回路２０に電源が供給される。そして、昇圧回路３０が動作し、昇圧電圧ＬＶ４が昇圧制御回路１０の電源電圧ＶＤＤより高くなると、ダイオード５１には電流が流れなくなるため、昇圧回路３０の昇圧電圧ＬＶ４の出力からレベルシフト回路２０に電源が供給されるようになる。
【０００７】
しかしながら、図１０に示した電源回路では、昇圧制御回路１０の電源電圧ＶＤＤとして、昇圧回路３０が生成すべき最大の昇圧電圧ＬＶ４より高い電圧を用いると、ダイオード５１を流れる電流によって昇圧電圧ＬＶ４が変動してしまうという問題があった。そのため、この場合には、例えば図１１に示すように、図１０のダイオード５１の代わりに電圧降下ＶＦを有する直列接続された複数のダイオード５２を用い、電圧（ＶＤＤ−ＶＦ）を、生成すべき昇圧電圧ＬＶ４より低くなるようにする必要がある。
【０００８】
そのため、供給される電源電圧が生成すべき最大の昇圧電圧より低い場合と高い場合とで、それぞれ異なる回路構成の電源回路を用意する必要がある。
【課題を解決するための手段】
【０００９】
前述した課題を解決する主たる本発明は、第１の電圧を昇圧して昇圧電圧を生成する昇圧回路と、第２の電圧の振幅を有する２値信号を、前記昇圧電圧である第３の電圧の振幅を有する２値信号にレベルシフトし、前記昇圧回路に昇圧動作をさせるための制御信号として出力するレベルシフト回路と、寄生ダイオードのアノード同士が接続され、両端にそれぞれ前記第２および第３の電圧が印加される同一導電型の第１および第２のＭＯＳＦＥＴと、を有し、前記第３の電圧が前記第２の電圧以下の所定の電圧より低い場合には、前記第１のＭＯＳＦＥＴがオンとなり、前記昇圧回路が昇圧動作を開始した場合には、前記第１および第２のＭＯＳＦＥＴのうち寄生ダイオードが逆バイアスされているＭＯＳＦＥＴがオフとなることを特徴とする電源回路である。
【００１０】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１１】
本発明によれば、同一の回路構成によって、電源回路に供給される電源電圧として、当該電源回路が生成すべき昇圧電圧より低い電圧および高い電圧のいずれにも対応することができる。
【発明を実施するための最良の形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＜第１実施形態＞
以下、図１を参照して、本発明の第１の実施形態における電源回路の構成について説明する。  
図１に示すように、本実施形態における電源回路は、昇圧制御回路１０、レベルシフト回路２０、８０、昇圧回路３０、コンデンサ４１ないし４４、電圧検出回路６０、ＭＯＳＦＥＴ制御回路７０ａ、およびＰＭＯＳＦＥＴ（P-channel MOSFET：ＰチャネルＭＯＳＦＥＴ）９１、９２を含んで構成されている。
【００１４】
昇圧制御回路１０は、電圧ＶＤＤを電源とし、２値信号である昇圧タイミング信号を出力し、当該昇圧タイミング信号は、レベルシフト回路２０に入力されている。なお、本実施形態では、昇圧タイミング信号は、昇圧制御回路１０の電源電圧ＶＤＤの振幅を有するものとする。
【００１５】
レベルシフト回路２０は、昇圧回路３０から出力される昇圧電圧ＬＶ４を電源とし、昇圧タイミング信号をレベルシフトした２値信号である昇圧制御信号を出力し、当該昇圧制御信号は、昇圧回路３０に入力されている。なお、本実施形態では、昇圧制御信号は、レベルシフト回路２０の電源電圧である昇圧電圧ＬＶ４の振幅を有するものとし、この場合のレベルシフト回路２０の構成例を図２に示す。図２に示されているレベルシフト回路は、インバータ（反転回路）２１、ＮＭＯＳＦＥＴ（N-channel MOSFET：ＮチャネルＭＯＳＦＥＴ）２２、２３、およびＰＭＯＳＦＥＴ２４、２５を含んで構成されている。ＰＭＯＳＦＥＴ２４およびＮＭＯＳＦＥＴ２２の直列接続と、ＰＭＯＳＦＥＴ２５およびＮＭＯＳＦＥＴ２３の直列接続の両端には、昇圧電圧ＬＶ４が共通に印加されている。また、当該レベルシフト回路への入力信号は、ＮＭＯＳＦＥＴ２２のゲートに直接入力されるとともに、電圧ＶＤＤを電源とするインバータ２１を介してＮＭＯＳＦＥＴ２３のゲートに入力されている。さらに、ＰＭＯＳＦＥＴ２４およびＮＭＯＳＦＥＴ２２の接続点は、ＰＭＯＳＦＥＴ２５のゲートに接続され、ＰＭＯＳＦＥＴ２５およびＮＭＯＳＦＥＴ２３の接続点は、ＰＭＯＳＦＥＴ２４のゲートに接続されるとともに、当該レベルシフト回路の出力となっている。
【００１６】
昇圧回路３０は、昇圧基準電圧ＬＶ０を昇圧して昇圧電圧ＬＶ１ないしＬＶ４を生成し、各昇圧電圧は、それぞれコンデンサ４１ないし４４によって保持されている。なお、本実施形態では、ＬＶ０＜ＬＶ１≦ＬＶ２≦ＬＶ３≦ＬＶ４の関係にあるものとし、例えば最大の昇圧電圧ＬＶ４を昇圧基準電圧ＬＶ０の４倍とした場合における、昇圧回路３０のうち昇圧電圧ＬＶ４を生成する昇圧回路の構成例を図４に示す。図４に示されている昇圧回路は、ＰＭＯＳＦＥＴ３１ないし３４およびコンデンサ３５ないし３７を含んで構成される、チャージポンプ回路となっている。ＰＭＯＳＦＥＴ３１ないし３４は、順に直列接続され、ＰＭＯＳＦＥＴ３１および３３のゲートには、昇圧制御信号ＭＣ１が入力され、ＰＭＯＳＦＥＴ３２および３４のゲートには、昇圧制御信号ＭＣ２が入力されている。また、ＰＭＯＳＦＥＴ３１ないし３４の直列接続の各接続点には、それぞれコンデンサ３５ないし３７の一端が接続され、コンデンサ３５および３７の他端には、クロック信号ＣＣ１の電圧が印加され、コンデンサ３６の他端には、クロック信号ＣＣ２の電圧が印加されている。さらに、ＰＭＯＳＦＥＴ３１のドレインには、昇圧基準電圧ＬＶ０が印加され、ＰＭＯＳＦＥＴ３４のソースは、当該チャージポンプ回路の出力となっている。
【００１７】
電圧検出回路６０は、昇圧回路３０から出力される昇圧電圧ＬＶ４が、昇圧制御回路１０の電源電圧ＶＤＤ以下の所定の基準電圧Ｖｒｅｆより低い状態を検出し、電圧検出回路６０の出力は、ＭＯＳＦＥＴ制御回路７０ａに接続されている。なお、基準電圧Ｖｒｅｆは、レベルシフト回路２０の電源となっている昇圧電圧ＬＶ４を、レベルシフト回路２０が昇圧回路３０の昇圧動作を正常に制御することのできる昇圧制御信号を出力するのに不足であると判断する基準となる電圧である。本実施形態では、昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合に電圧検出回路６０の出力がハイ・レベルとなるものとし、この場合の電圧検出回路６０の構成例を図６に示す。図６に示されている電圧検出回路は、ＰＭＯＳＦＥＴ６１および抵抗６２を含んで構成されている。ＰＭＯＳＦＥＴ６１のゲート閾値電圧をＶｔ（＜０）とすると、ＰＭＯＳＦＥＴ６１および抵抗６２の直列接続の両端には、電圧（Ｖｒｅｆ−Ｖｔ）が印加されている。また、ＰＭＯＳＦＥＴ６１のゲートには、入力電圧として昇圧電圧ＬＶ４が印加され、ＰＭＯＳＦＥＴ６１および抵抗６２の接続点は、当該電圧検出回路の出力となっている。
【００１８】
電圧ＶＤＤを電源とするＭＯＳＦＥＴ制御回路７０ａは、例えばＯＲ回路（論理和回路）７１およびＲＳ型フリップフロップ７２を含んで構成されている。なお、図１に示されているＭＯＳＦＥＴ制御回路７０ａは、昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合に電圧検出回路６０の出力がハイ・レベルとなる場合の構成例である。ＲＳ型フリップフロップ７２のＲ入力（リセット入力）には、Ｒｅｓｅｔ信号および電圧検出回路６０の出力信号がＯＲ回路７１を介して入力されている。また、昇圧制御回路１０は、ＲＳ型フリップフロップ７２のＳ入力（セット入力）に直接、および、Ｒ入力にＯＲ回路７１を介して接続され、ＭＯＳＦＥＴ制御回路７０ａを制御しており、昇圧回路３０が昇圧動作をしている場合には、ＲＳ型フリップフロップ７２をセットする。さらに、ＲＳ型フリップフロップ７２の非反転出力は、ＭＯＳＦＥＴ制御回路７０ａの出力として、電源電圧ＶＤＤの振幅を有する２値信号を出力している。
【００１９】
レベルシフト回路８０は、レベルシフト回路２０と同様に、一例として図２に示したような構成となっており、ＭＯＳＦＥＴ制御回路７０ａの出力信号をレベルシフトし、昇圧電圧ＬＶ４の振幅を有する２値信号を出力する。
【００２０】
ＰＭＯＳＦＥＴ９１および９２は、本実施形態では、ドレイン同士が接続されることによって、寄生ダイオードのアノード同士が接続されている。第１のＭＯＳＦＥＴとしてのＰＭＯＳＦＥＴ９１のソースには、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ａの共通の電源電圧ＶＤＤが印加されており、ゲートは、ＭＯＳＦＥＴ制御回路７０ａの出力に接続されている。また、第２のＭＯＳＦＥＴとしてのＰＭＯＳＦＥＴ９２のソースは、昇圧回路３０の昇圧電圧ＬＶ４の出力に接続されており、ゲートは、レベルシフト回路８０の出力に接続されている。
【００２１】
次に、本実施形態における電源回路の動作について説明する。  
まず、昇圧回路３０が昇圧動作をしている場合の動作について説明する。この場合、レベルシフト回路２０の電源電圧として基準電圧Ｖｒｅｆ以上の昇圧電圧ＬＶ４が供給されており、レベルシフト回路２０は、昇圧回路３０の昇圧動作を正常に制御することのできる昇圧制御信号を出力している。なお、昇圧回路３０の動作については、一例として図４に示した最大の昇圧電圧ＬＶ４を生成する昇圧回路（チャージポンプ回路）の動作について説明し、昇圧電圧ＬＶ１ないしＬＶ３を生成する昇圧回路の動作についての詳細な説明は省略するものとする。
【００２２】
昇圧制御回路１０は、電源電圧ＶＤＤの振幅を有する昇圧タイミング信号を出力し、レベルシフト回路２０は、昇圧タイミング信号をレベルシフトし、昇圧電圧ＬＶ４の振幅を有する昇圧制御信号を出力する。一例として図２に示したような構成のレベルシフト回路２０では、図３（Ａ）に示すとおり、入力される昇圧タイミング信号がハイ・レベル（ＶＤＤ）の場合、ＮＭＯＳＦＥＴ２２は、ゲート・ソース間電圧がＶＤＤとなることによってオンとなり、ＰＭＯＳＦＥＴ２４およびＮＭＯＳＦＥＴ２２の接続点の電圧が下降することによって、ＰＭＯＳＦＥＴ２５はオンとなる。そして、ＮＭＯＳＦＥＴ２３は、ゲート・ソース間電圧が０となることによってオフとなるため、出力される昇圧制御信号は、ハイ・レベル（ＬＶ４）となる。また、図３（Ｂ）に示すとおり、入力される昇圧タイミング信号がロー・レベル（ＧＮＤ）の場合、ＮＭＯＳＦＥＴ２３は、ゲート・ソース間電圧がＶＤＤとなることによってオンとなり、ＰＭＯＳＦＥＴ２５およびＮＭＯＳＦＥＴ２３の接続点の電圧が下降することによって、ＰＭＯＳＦＥＴ２４はオンとなる。そして、ＰＭＯＳＦＥＴ２４およびＮＭＯＳＦＥＴ２２の接続点の電圧が上昇することによって、ＰＭＯＳＦＥＴ２５はオフとなるため、出力される昇圧制御信号は、ロー・レベル（ＧＮＤ）となる。図２に示したレベルシフト回路は、入力信号と出力信号の関係では、非反転レベルシフト回路となっている。
【００２３】
図４に示したチャージポンプ回路は、図５の上段に示すような、昇圧基準電圧ＬＶ０の振幅を有する互いに逆相のクロック信号ＣＣ１およびＣＣ２と、昇圧電圧ＬＶ４の振幅を有する昇圧制御信号ＭＣ１およびＭＣ２に従って、昇圧動作を行う。ＰＭＯＳＦＥＴ３１ないし３４の直列接続の各接続点の電圧をそれぞれＶ１ないしＶ３とすると、ＰＭＯＳＦＥＴ３１ないし３４は、昇圧制御信号ＭＣ１およびＭＣ２がハイ・レベル（ＬＶ４）の間、それぞれのゲート・ソース間電圧がＬＶ４−Ｖ１（＞０）、ＬＶ４−Ｖ２（＞０）、ＬＶ４−Ｖ３（＞０）、および０となることによってオフとなり、昇圧制御信号ＭＣ１およびＭＣ２がロー・レベル（ＧＮＤ）の間、それぞれのゲート・ソース間電圧が−Ｖ１（＜０）、−Ｖ２（＜０）、−Ｖ３（＜０）、および−ＬＶ４（＜０）となることによってオンとなる。なお、昇圧制御信号ＭＣ１およびＭＣ２は、それぞれクロック信号ＣＣ１およびＣＣ２と略同相であるが、ＰＭＯＳＦＥＴ３１ないし３４がいずれもオフの間にクロック信号ＣＣ１およびＣＣ２が変化するよう、昇圧制御信号ＭＣ１およびＭＣ２のロー・レベル（ＧＮＤ）の期間は、それぞれクロック信号ＣＣ１およびＣＣ２より短くなっている。
【００２４】
図４に示したチャージポンプ回路は、上記のような昇圧制御信号ＭＣ１およびＭＣ２によってＰＭＯＳＦＥＴ３１ないし３４のオン・オフが制御され、コンデンサ３５ないし３７の片側に印加されるクロック信号ＣＣ１およびＣＣ２の電圧を変化させることによって、昇圧基準電圧ＬＶ０から昇圧電圧ＬＶ４を生成する。昇圧電圧ＬＶ４が生成され、一定に保たれている定常状態における、電圧Ｖ１ないしＶ３、昇圧基準電圧ＬＶ０、および昇圧電圧ＬＶ４の関係は、図５の下段のようになる。短破線で示される電圧Ｖ１は、（１）の期間のように、ＰＭＯＳＦＥＴ３１がオン、ＰＭＯＳＦＥＴ３２がオフの間、昇圧基準電圧ＬＶ０に保たれており、（２）の期間のように、ＰＭＯＳＦＥＴ３１および３２がいずれもオフの間に、クロック信号ＣＣ１がＬＶ０分上昇してハイ・レベル（ＬＶ０）となると、コンデンサ３５を介してＬＶ０分上昇し、２ＬＶ０となる。実線で示される電圧Ｖ２は、（３）の期間のように、ＰＭＯＳＦＥＴ３２がオン、ＰＭＯＳＦＥＴ３１および３３がオフの間、電圧Ｖ１と同電圧の２ＬＶ０となり、（４）の期間のように、ＰＭＯＳＦＥＴ３２および３３がいずれもオフの間に、クロック信号ＣＣ２がＬＶ０分上昇してハイ・レベル（ＬＶ０）となると、コンデンサ３６を介してＬＶ０分上昇し、３ＬＶ０となる。短破線で示される電圧Ｖ３は、（１）の期間のように、ＰＭＯＳＦＥＴ３３がオン、ＰＭＯＳＦＥＴ３２および３４がオフの間、電圧Ｖ２と同電圧の３ＬＶ０となり、（２）の期間のように、ＰＭＯＳＦＥＴ３３および３４がいずれもオフの間に、クロック信号ＣＣ１がＬＶ０分上昇してハイ・レベル（ＬＶ０）となると、コンデンサ３７を介してＬＶ０分上昇し、４ＬＶ０となる。そして、実線で示される昇圧電圧ＬＶ４は、（３）の期間のように、ＰＭＯＳＦＥＴ３４がオン、ＰＭＯＳＦＥＴ３３がオフの間、電圧Ｖ３と同電圧の４ＬＶ０となり、（４）、（１）、および（２）の期間のように、ＰＭＯＳＦＥＴ３４がオフの間、コンデンサ４４によって４ＬＶ０に保たれる。
【００２５】
このようにして、レベルシフト回路２０を介してチャージポンプ回路のＭＯＳＦＥＴのオン・オフを制御することによって、昇圧回路３０は、昇圧基準電圧ＬＶ０から昇圧電圧ＬＶ４を生成し、同様に、昇圧電圧ＬＶ１ないしＬＶ３を生成する。
【００２６】
一例として図６に示したような構成の電圧検出回路６０では、ＰＭＯＳＦＥＴ６１は、ゲートに基準電圧Ｖｒｅｆ以上の昇圧電圧ＬＶ４が印加され、ゲート・ソース間電圧がＶｔ以上となることによってオフとなるため、電圧検出回路６０の出力信号は、ロー・レベルとなる。また、昇圧制御回路１０は、ＭＯＳＦＥＴ制御回路７０ａのＲＳ型フリップフロップ７２をセットし、この場合、電源回路をリセットするためのハイ・レベルのＲｅｓｅｔ信号が入力されていなければ、ＭＯＳＦＥＴ制御回路７０ａの出力信号は、ハイ・レベルとなる。そして、一例として図２に示したような構成のレベルシフト回路８０では、図３（Ａ）に示すとおり、入力されるＭＯＳＦＥＴ制御回路７０ａの出力信号がハイ・レベル（ＶＤＤ）の場合、レベルシフト回路８０の出力信号は、ハイ・レベル（ＬＶ４）となる。
【００２７】
図７に示すように、寄生ダイオードのアノード同士が接続されたＰＭＯＳＦＥＴ９１および９２は、それぞれのソースに印加される、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ａの共通の電源電圧ＶＤＤ、および、昇圧回路３０から出力される昇圧電圧ＬＶ４の大小に応じて、何れか一方がスイッチとして機能し、他方が順バイアスされたダイオードとして機能する。電源電圧ＶＤＤが昇圧電圧ＬＶ４より高い場合、図７（Ａ）に示すように、ＰＭＯＳＦＥＴ９１がスイッチとして機能し、ＰＭＯＳＦＥＴ９２が順バイアスされたダイオードとして機能する。そして、ＰＭＯＳＦＥＴ９１は、ゲートにＭＯＳＦＥＴ制御回路７０ａからハイ・レベル（ＶＤＤ）の２値信号が入力され、ゲート・ソース間電圧が０となることによってオフとなるため、全体としてＰＭＯＳＦＥＴ９１および９２には電流が流れない。また、電源電圧ＶＤＤが昇圧電圧ＬＶ４より低い場合、図７（Ｂ）に示すように、ＰＭＯＳＦＥＴ９１が順バイアスされたダイオードとして機能し、ＰＭＯＳＦＥＴ９２がスイッチとして機能する。そして、ＰＭＯＳＦＥＴ９２は、ゲートにレベルシフト回路８０からハイ・レベル（ＬＶ４）の２値信号が入力され、ゲート・ソース間電圧が０となることによってオフとなるため、全体としてＰＭＯＳＦＥＴ９１および９２には電流が流れない。
【００２８】
このようにして、昇圧回路３０が昇圧動作をしている間、全体としてＰＭＯＳＦＥＴ９１および９２には電流が流れないため、昇圧電圧ＬＶ４は、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ａの共通の電源電圧ＶＤＤの影響を受けず、昇圧回路３０の昇圧動作に従って生成される。
【００２９】
次に、例えば電源投入時やノイズの影響を受けた場合のように、コンデンサ４４によって保持されている昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合の動作について説明する。この場合、レベルシフト回路２０の電源となっている昇圧電圧ＬＶ４は、レベルシフト回路２０が昇圧回路３０の昇圧動作を正常に制御することのできる昇圧制御信号を出力するのに不足であるため、昇圧回路３０は、昇圧動作を行うことができない。
【００３０】
一例として図６に示したような構成の電圧検出回路６０では、ＰＭＯＳＦＥＴ６１は、ゲートに基準電圧Ｖｒｅｆより低い昇圧電圧ＬＶ４が印加され、ゲート・ソース間電圧がＶｔより低くなることによってオンとなるため、電圧検出回路６０の出力信号は、ハイ・レベルとなる。また、電圧検出回路６０のハイ・レベルの出力信号によって、ＭＯＳＦＥＴ制御回路７０ａのＯＲ回路７１の出力信号がハイ・レベルとなり、ＲＳ型フリップフロップ７２がリセットされるため、ＭＯＳＦＥＴ制御回路７０ａの出力信号は、ロー・レベルとなる。なお、ＭＯＳＦＥＴ制御回路７０ａの出力信号は、電源回路をリセットするためのハイ・レベルのＲｅｓｅｔ信号が入力された場合、および、昇圧制御回路１０がＲＳ型フリップフロップ７２をリセットするように制御する場合も、ロー・レベルとなる。
【００３１】
寄生ダイオードのアノード同士が接続されたＰＭＯＳＦＥＴ９１および９２は、電圧ＬＶ４が電圧ＶＤＤ以下の基準電圧Ｖｒｅｆより低いため、図７（Ａ）に示すように、ＰＭＯＳＦＥＴ９１がスイッチとして機能し、ＰＭＯＳＦＥＴ９２が順バイアスされたダイオードとして機能する。そして、ＰＭＯＳＦＥＴ９１は、ゲートにＭＯＳＦＥＴ制御回路７０ａからロー・レベル（ＧＮＤ）の２値信号が入力され、ゲート・ソース間電圧がＶＤＤとなることによってオンとなるため、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ａの共通の電源からＰＭＯＳＦＥＴ９１および９２に電流が流れ、レベルシフト回路２０および８０に電源が供給される。なお、電圧ＬＶ４が電圧ＶＤＤより低い間、ＰＭＯＳＦＥＴ９２は順バイアスされたダイオードとして機能するため、レベルシフト回路８０が動作しなくてもＰＭＯＳＦＥＴ９１および９２に電流を流すことができる。
【００３２】
このようにして、昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合、ＰＭＯＳＦＥＴ９１および９２に電流が流れることによって、レベルシフト回路２０および８０が動作する電源電圧を確保することができ、昇圧回路３０は、昇圧動作を開始することができる。
【００３３】
＜第２実施形態＞
以下、図８を参照して、本発明の第２の実施形態における電源回路の構成について説明する。  
図８に示されている電源回路は、第１実施形態のＭＯＳＦＥＴ制御回路７０ａがＭＯＳＦＥＴ制御回路７０ｂとなっており、第１実施形態のＰＭＯＳＦＥＴ９１および９２がそれぞれＮＭＯＳＦＥＴ９３および９４となっている以外は、第１実施形態の電源回路と同様の構成となっている。なお、図８においては、第１実施形態の電源回路と同様の他の構成は、一部を省略するものとする。
【００３４】
第１実施形態のＭＯＳＦＥＴ制御回路７０ａと同様に、電圧ＶＤＤを電源とするＭＯＳＦＥＴ制御回路７０ｂは、例えばＯＲ回路７１およびＲＳ型フリップフロップ７２を含んで構成されている。なお、図８に示されているＭＯＳＦＥＴ制御回路７０ｂは、昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合に電圧検出回路６０の出力がハイ・レベルとなる場合の構成例であり、第１実施形態のＭＯＳＦＥＴ制御回路７０ａに対して、ＲＳ型フリップフロップ７２の反転出力がＭＯＳＦＥＴ制御回路７０ｂの出力となっている点が異なっている。
【００３５】
ＮＭＯＳＦＥＴ９３および９４は、本実施形態では、ソース同士が接続されることによって、第１実施形態のＰＭＯＳＦＥＴ９１および９２と同様に、寄生ダイオードのアノード同士が接続されている。第１のＭＯＳＦＥＴとしてのＮＭＯＳＦＥＴ９３のドレインには、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ｂの共通の電源電圧ＶＤＤが印加されており、ゲートは、ＭＯＳＦＥＴ制御回路７０ｂの出力に接続されている。また、第２のＭＯＳＦＥＴとしてのＮＭＯＳＦＥＴ９４のドレインは、昇圧回路３０の昇圧電圧ＬＶ４の出力に接続されており、ゲートは、レベルシフト回路８０の出力に接続されている。
【００３６】
次に、本実施形態における電源回路の動作について、ＭＯＳＦＥＴ制御回路７０ｂ、およびＮＭＯＳＦＥＴ９３、９４の動作を中心に説明する。  
まず、昇圧回路３０が昇圧動作をしている場合の動作について説明する。
【００３７】
第１実施形態の電源回路と同様に、電圧検出回路６０の出力信号は、ロー・レベルとなる。また、昇圧制御回路１０は、ＭＯＳＦＥＴ制御回路７０ｂのＲＳ型フリップフロップ７２をセットし、この場合、電源回路をリセットするためのハイ・レベルのＲｅｓｅｔ信号が入力されていなければ、ＭＯＳＦＥＴ制御回路７０ｂの出力信号は、ロー・レベルとなる。そして、一例として図２に示したような構成のレベルシフト回路８０では、図３（Ｂ）に示すとおり、入力されるＭＯＳＦＥＴ制御回路７０ｂの出力信号がロー・レベル（ＧＮＤ）の場合、レベルシフト回路８０の出力信号は、ロー・レベル（ＧＮＤ）となる。
【００３８】
図７に示すように、寄生ダイオードのアノード同士が接続されたＮＭＯＳＦＥＴ９３および９４は、それぞれのドレインに印加される、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ｂの共通の電源電圧ＶＤＤ、および、昇圧回路３０から出力される昇圧電圧ＬＶ４の大小に応じて、何れか一方がスイッチとして機能し、他方が順バイアスされたダイオードとして機能する。電源電圧ＶＤＤが昇圧電圧ＬＶ４より高い場合、図７（Ａ）に示すように、ＮＭＯＳＦＥＴ９３がスイッチとして機能し、ＮＭＯＳＦＥＴ９４が順バイアスされたダイオードとして機能する。そして、ＮＭＯＳＦＥＴ９３は、ゲートにＭＯＳＦＥＴ制御回路７０ｂからロー・レベル（ＧＮＤ）の２値信号が入力され、ゲート・ソース間電圧が０より低くなることによってオフとなるため、全体としてＮＭＯＳＦＥＴ９３および９４には電流が流れない。また、電源電圧ＶＤＤが昇圧電圧ＬＶ４より低い場合、図７（Ｂ）に示すように、ＮＭＯＳＦＥＴ９３が順バイアスされたダイオードとして機能し、ＮＭＯＳＦＥＴ９４がスイッチとして機能する。そして、ＮＭＯＳＦＥＴ９４は、ゲートにレベルシフト回路８０からロー・レベル（ＧＮＤ）の２値信号が入力され、ゲート・ソース間電圧が０より低くなることによってオフとなるため、全体としてＮＭＯＳＦＥＴ９３および９４には電流が流れない。
【００３９】
このようにして、昇圧回路３０が昇圧動作をしている間、全体としてＮＭＯＳＦＥＴ９３および９４には電流が流れないため、昇圧電圧ＬＶ４は、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ｂの共通の電源電圧ＶＤＤの影響を受けず、昇圧回路３０の昇圧動作に従って生成される。
【００４０】
次に、コンデンサ４４によって保持されている昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合の動作について説明する。  
第１実施形態の電源回路と同様に、電圧検出回路６０の出力信号は、ハイ・レベルとなる。また、電圧検出回路６０のハイ・レベルの出力信号によって、ＭＯＳＦＥＴ制御回路７０ｂのＯＲ回路７１の出力信号がハイ・レベルとなり、ＲＳ型フリップフロップ７２がリセットされるため、ＭＯＳＦＥＴ制御回路７０ｂの出力信号は、ハイ・レベルとなる。なお、ＭＯＳＦＥＴ制御回路７０ｂの出力信号は、電源回路をリセットするためのハイ・レベルのＲｅｓｅｔ信号が入力された場合、および、昇圧制御回路１０がＲＳ型フリップフロップ７２をリセットするように制御する場合も、ハイ・レベルとなる。
【００４１】
寄生ダイオードのアノード同士が接続されたＮＭＯＳＦＥＴ９３および９４は、電圧ＬＶ４が電圧ＶＤＤ以下の基準電圧Ｖｒｅｆより低いため、図７（Ａ）に示すように、ＮＭＯＳＦＥＴ９３がスイッチとして機能し、ＮＭＯＳＦＥＴ９４が順バイアスされたダイオードとして機能する。そして、ＮＭＯＳＦＥＴ９３は、ゲートにＭＯＳＦＥＴ制御回路７０ｂからハイ・レベル（ＶＤＤ）の２値信号が入力され、ゲート・ソース間電圧が０より高くなることによってオンとなるため、昇圧制御回路１０およびＭＯＳＦＥＴ制御回路７０ｂの共通の電源からＮＭＯＳＦＥＴ９３および９４に電流が流れ、レベルシフト回路２０および８０に電源が供給される。なお、電圧ＬＶ４が電圧ＶＤＤより低い間、ＮＭＯＳＦＥＴ９４は順バイアスされたダイオードとして機能するため、レベルシフト回路８０が動作しなくてもＮＭＯＳＦＥＴ９３および９４に電流を流すことができる。
【００４２】
このようにして、昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合、ＮＭＯＳＦＥＴ９３および９４に電流が流れることによって、レベルシフト回路２０および８０が動作する電源電圧を確保することができ、昇圧回路３０は、昇圧動作を開始することができる。
【００４３】
前述したように、図１に示した電源回路において、ＰＭＯＳＦＥＴ９１（第１のＭＯＳＦＥＴ）およびＰＭＯＳＦＥＴ９２（第２のＭＯＳＦＥＴ）のドレイン同士を接続し、ＰＭＯＳＦＥＴ９１のソースにレベルシフト回路２０および８０に入力される２値信号の振幅である電圧ＶＤＤを印加し、ＰＭＯＳＦＥＴ９２のソースにレベルシフト回路２０および８０から出力される２値信号の振幅である電圧ＬＶ４を印加し、電圧ＬＶ４が電圧ＶＤＤ以下の基準電圧Ｖｒｅｆより低い場合には、ＰＭＯＳＦＥＴ９１をオンし、昇圧回路３０が昇圧動作を開始した場合には、ＰＭＯＳＦＥＴ９１および９２のうち寄生ダイオードが逆バイアスされているＰＭＯＳＦＥＴをオフすることにより、当該電源回路に供給される電源電圧ＶＤＤとして、生成すべき昇圧電圧ＬＶ４より低い電圧および高い電圧のいずれにも対応することができる。
【００４４】
また、図８に示したように、ＮＭＯＳＦＥＴ９３（第１のＭＯＳＦＥＴ）およびＮＭＯＳＦＥＴ９４（第２のＭＯＳＦＥＴ）のソース同士を接続し、ＮＭＯＳＦＥＴ９３のドレインに電圧ＶＤＤを印加し、ＮＭＯＳＦＥＴ９４のドレインに電圧ＬＶ４を印加し、電圧ＬＶ４が電圧ＶＤＤ以下の基準電圧Ｖｒｅｆより低い場合には、ＮＭＯＳＦＥＴ９３をオンし、昇圧回路３０が昇圧動作を開始した場合には、ＮＭＯＳＦＥＴ９３および９４のうち寄生ダイオードが逆バイアスされているＮＭＯＳＦＥＴをオフすることによっても、当該電源回路に供給される電源電圧ＶＤＤとして、生成すべき昇圧電圧ＬＶ４より低い電圧および高い電圧のいずれにも対応することができる。
【００４５】
また、電圧ＬＶ４を、昇圧回路３０が生成する複数の昇圧電圧のうち最大の電圧とすることにより、複数の電圧を生成して出力する電源回路においても、当該電源回路に供給される電源電圧ＶＤＤとして、生成すべき最大の昇圧電圧ＬＶ４より低い電圧および高い電圧のいずれにも対応することができる。
【００４６】
また、図１および図８に示したように、ＰＭＯＳＦＥＴ９１またはＮＭＯＳＦＥＴ９３のゲートにそれぞれＭＯＳＦＥＴ制御回路７０ａまたは７０ｂの出力信号を入力し、ＰＭＯＳＦＥＴ９２またはＮＭＯＳＦＥＴ９４のゲートにレベルシフト回路８０の出力信号を入力することにより、一般的な電源回路に対して小規模な回路の追加で本発明の電源回路の動作を実現することができる。さらに、追加されるレベルシフト回路８０は、レベルシフト回路２０と同様の構成とすることもできる。
【００４７】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るととともに、本発明にはその等価物も含まれる。
【００４８】
上記実施形態では、レベルシフト回路２０および８０は、一例として図２に示したような構成となっているが、これに限定されるものではない。レベルシフト回路２０および８０は、ＰＭＯＳＦＥＴ９１のソースまたはＮＭＯＳＦＥＴ９３のドレインに印加される電圧ＶＤＤの振幅を有する２値信号を、ＰＭＯＳＦＥＴ９２のソースまたはＮＭＯＳＦＥＴ９４のドレインに印加される電圧ＬＶ４の振幅を有する２値信号にレベルシフトすればよく、反転レベルシフト回路となっていてもよい。
【００４９】
上記実施形態では、昇圧回路３０のうち最大の昇圧電圧ＬＶ４を生成する昇圧回路は、一例として図４に示したような構成のチャージポンプ回路となっているが、これに限定されるものではない。昇圧回路３０には、昇圧動作をさせるための昇圧電圧ＬＶ４の振幅を有する昇圧制御信号が入力されていればよく、レベルシフト回路２０から出力される複数の昇圧制御信号の一部は、昇圧電圧ＬＶ４より小さい振幅を有する２値信号であってもよい。また、チャージポンプ回路の段数は限定されない。
【００５０】
上記実施形態では、電圧検出回路６０は、一例として図６に示したような構成となっているが、これに限定されるものではない。また、ＭＯＳＦＥＴ制御回路７０ａおよび７０ｂは、それぞれ一例として図１および図８に示したような構成となっているが、これに限定されるものではない。電圧検出回路６０は、昇圧電圧ＬＶ４が基準電圧Ｖｒｅｆより低い場合に、ＭＯＳＦＥＴ制御回路７０ａまたは７０ｂを介して、それぞれＰＭＯＳＦＥＴ９１またはＮＭＯＳＦＥＴ９３をオンすればよく、当該条件下で電圧検出回路６０、およびＭＯＳＦＥＴ制御回路７０ａ、７０ｂの構成を変更するができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態における電源回路の構成を示すブロック図である。
【図２】本発明の電源回路に用いられるレベルシフト回路の構成の一例を示す回路ブロック図である。
【図３】本発明の電源回路に用いられるレベルシフト回路の動作を説明する図である。
【図４】本発明の電源回路に用いられる昇圧回路（チャージポンプ回路）の構成の一例を示す回路ブロック図である。
【図５】本発明の電源回路に用いられる昇圧回路（チャージポンプ回路）の動作を説明する図である。
【図６】本発明の電源回路に用いられる電圧検出回路の構成の一例を示す回路ブロック図である。
【図７】本発明の電源回路の動作を説明する図である。
【図８】本発明の第２実施形態における電源回路の構成の一部を示すブロック図である。
【図９】一般的な電源回路の構成の一例を示すブロック図である。
【図１０】一般的な電源回路におけるレベルシフト回路の電源の一接続例を示すブロック図である。
【図１１】一般的な電源回路におけるレベルシフト回路の電源の他の接続例を示すブロック図である。
【符号の説明】
【００５２】
１０        昇圧制御回路
２０        レベルシフト回路
２１        インバータ（反転回路）
２２、２３  ＮＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
２４、２５  ＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
３０        昇圧回路
３１、３２、３３、３４  ＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
３５、３６、３７  コンデンサ
４１、４２、４３、４４  コンデンサ
５１、５２  ダイオード
６０        電圧検出回路
６１        ＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
６２        抵抗
７０ａ、７０ｂ  ＭＯＳＦＥＴ制御回路
７１        ＯＲ回路（論理和回路）
７２        ＲＳ型フリップフロップ
８０        レベルシフト回路
９１、９２  ＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
９３、９４  ＮＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ） 
【図１】
2010016983.tif 000003
【図２】
2010016983.tif 000004
【図３】
2010016983.tif 000005
【図４】
2010016983.tif 000006
【図５】
2010016983.tif 000007
【図６】
2010016983.tif 000008
【図７】
2010016983.tif 000009
【図８】
2010016983.tif 000010
【図９】
2010016983.tif 000011
【図１０】
2010016983.tif 000012
【図１１】
2010016983.tif 000013