(57)【要約】【課題】通常動作時のスイッチング損失を増加させることなく、耐圧の低いメインスイッチング素子で構成が可能なスイッチングコンバータを提供する。【解決手段】メインスイッチング素子の充放電抵抗と並列にスイッチング素子を接続し、出力電圧を検出する出力電圧検出手段が、通常動作状態であることを検出する期間においては、スイッチング素子をオン状態とし、出力電圧検出手段が、出力の短絡状態を検出した場合には、スイッチング素子をオフ状態とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力短絡時に、スイッチングコンバータのメインスイッチング素子を保護するスイッチングコンバータであって、
前記メインスイッチング素子の充放電抵抗と並列にスイッチング素子を接続し、出力電圧を検出する出力電圧検出手段が、通常動作状態であることを検出する期間においては、前記スイッチング素子をオン状態とし、
前記出力電圧検出手段が、出力の短絡状態を検出した場合には、前記スイッチング素子をオフ状態とすることを特徴とするスイッチングコンバータ。
【請求項２】
前記メインスイッチング素子がＦＥＴであり、前記充放電抵抗が前記ＦＥＴのゲートに接続され、前記充放電抵抗の値が、前記出力の短絡状態で、スイッチングスピードを十分に低下させる程度に大きい値であることを特徴とする請求項１に記載のスイッチングコンバータ。
【請求項３】
前記スイッチングコンバータが、フォワードコンバータであることを特徴とする請求項１または２に記載のスイッチングコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常動作時のスイッチング損失を増加することなく、出力短絡時に、メインスイッチング素子を保護するスイッチングコンバータに関する。
【背景技術】
【０００２】
従来、スイッチングコンバータにおける一次側検出の過電流保護回路としては、一般に、定電力垂下型が周知である。ところが、この従来の定電力垂下型の過電流保護回路を採用した場合であっても、出力電圧の立ち上がり時、過電流時、出力短絡時（デットショート時）等の過渡動作時には、スイッチング素子等が破壊しないように使用電気部品類は、電流定格等の大きいものを使用しなければならないという問題があった。
【０００３】
そのため、上記の問題点を解決するために、立ち上がり時およびデットショート時の出力容量を低減し、スイッチング素子等の低価格化および安全性の向上を図った過電流保護回路が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開平９−１６３７３０号公報
【０００４】
上記の回路は、図５に示すように、１次側フォワード回路の定電力過電流検出回路のコンパレータＩＣ１の基準電圧ＶＲＥＦを分圧する抵抗Ｒ１０、Ｒ１１のＲ１０側に並列にフォトカプラＰＣ２の受光部と直列な抵抗Ｒ１２を接続し、２次側出力電圧の分圧抵抗Ｒ１３、Ｒ１４間にシャントレギュレータＩＣ２の基準端子を接続し、また、出力電圧端子間に電流制限抵抗Ｒ１５、フォトカプラＰＣ２の発光部、シャントレギュレータＩＣ２を接続している。これにより、低減型保護特性を介して二段階の定電力垂下動作を実現するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の過電流保護回路を用いたとしても、出力が短絡された場合、動作が停止するまでの間、メインのスイッチング素子は、過大な電流が流れた状態でスイッチング動作を行うため、スイッチング動作時のメインのスイッチング素子にサージ電圧が発生する。このため、例えば、メインのスイッチング素子がＦＥＴの場合には、このＦＥＴのドレイン−ソース間耐圧にマージンをもつ必要がある。ところが、耐圧の高いＦＥＴを選定すると、ＯＮ抵抗が大きくなりコンバータの効率が低下してしまうという問題があった。
【０００６】
また、従来のスイッチングコンバータでは、図４に示すように、メインのスイッチング素子であるＦＥＴ（Ｑ１）のゲートに抵抗Ｒ１を接続し、この抵抗Ｒ１を用いて、ＦＥＴ（Ｑ１）のスイッチングスピード調整を行っていた。つまり、この回路構成によれば、抵抗Ｒ１の定数を大きくすることにより、ＦＥＴ（Ｑ１）のスイッチングスピードを遅くして、出力短絡時に、ＦＥＴ（Ｑ１）のドレイン―ソース間にかかる電圧を下げることができる。
【０００７】
ところが、抵抗Ｒ１の定数を大きくすると、通常動作時においても、スイッチングスピードが遅くなってしまうため、図５のポイント「Ａ」および「Ａ´」、「Ｂ」および「Ｂ´」に示すように、通常動作時においても、出力短絡時と同様に、ＦＥＴ（Ｑ１）にかかるサージ電圧が減少するために、スイッチングコンバータの効率を低下させてしまうという問題があった。
【０００８】
そこで、本発明は、上述の課題を鑑みてなされたものであり、通常動作時のスイッチング損失を増加させることなく、耐圧の低いメインスイッチング素子で構成が可能なスイッチングコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題を解決するために、以下の事項を提案している。
【００１０】
（１）本発明は、出力短絡時に、スイッチングコンバータのメインスイッチング素子を保護するスイッチングコンバータであって、前記メインスイッチング素子の充放電抵抗と並列にスイッチング素子を接続し、出力電圧を検出する出力電圧検出手段が、通常動作状態であることを検出する期間においては、前記スイッチング素子をオン状態とし、前記出力電圧検出手段が、出力の短絡状態を検出した場合には、前記スイッチング素子をオフ状態とすることを特徴とするスイッチングコンバータを提案している。
【００１１】
この発明によれば、メインスイッチング素子の充放電抵抗と並列にスイッチング素子を接続し、出力電圧を検出する出力電圧検出手段が、通常動作状態であることを検出する期間においては、スイッチング素子をオン状態とし、出力電圧検出手段が、出力の短絡状態を検出した場合には、スイッチング素子をオフ状態とする。したがって、出力短絡時のときだけ、スイッチング素子をオフとして、充放電抵抗によって、メインスイッチング素子のスイッチングスピードを低下させることができ、メインスイッチング素子にかかるサージ電圧を抑制することができる。また、通常動作状態には、スイッチング素子をオン状態として、充放電抵抗をショートするため、通常動作時のスイッチング損失の増加を防止することができる。
【００１２】
（２）本発明は、（１）のスイッチングコンバータについて、前記メインスイッチング素子がＦＥＴであり、前記充放電抵抗が前記ＦＥＴのゲートに接続され、前記充放電抵抗の値が、前記出力の短絡状態で、スイッチングスピードを十分に低下させる程度に大きい値であることを特徴とするスイッチングコンバータを提案している。
【００１３】
この発明によれば、充放電抵抗の値が、出力の短絡状態で、スイッチングスピードを十分に低下させる程度に大きい値である。したがって、出力短絡時におけるメインスイッチング素子のスイッチングスピードを十分に低下させることができ、メインスイッチング素子にかかるサージ電圧を十分に抑制することができる。
【００１４】
（３）本発明は、（１）または（２）のスイッチングコンバータについて、前記スイッチングコンバータが、フォワードコンバータであることを特徴とするスイッチングコンバータを提案している。
【発明の効果】
【００１５】
本発明によれば、メインスイッチング素子の充放電用抵抗と並列にスイッチング素子を接続し、出力短絡時には、このスイッチング素子をオフ状態とすることにより、メインスイッチング素子のスイッチングスピードを低下させることが可能になる。これにより、出力短絡時のメインスイッチング素子にかかるサージ電圧を抑制することができるという効果がある。
【００１６】
また、通常動作時には、スイッチング素子をオン状態にして、充放電用抵抗をショートすることから、通常動作時のスイッチング損失の増加を防止することができるという効果がある。
【００１７】
さらに、出力短絡時のメインスイッチング素子にかかるサージ電圧を抑制することができることから、従来よりも低い耐圧のメインスイッチング素子を選定することができるため、スイッチングコンバータ全体のコストダウンを図ることができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００１９】
＜スイッチングコンバータの構成＞
図１および図２を用いて、本発明に係るスイッチングコンバータの構成について説明する。なお、本実施形態においては、スイッチングコンバータとしてフォワードコンバータを例に説明する。
【００２０】
本実施形態に係るスイッチングコンバータは、図１に示すように、メインスイッチング素子Ｑ１と、充放電抵抗Ｒ１と、スイッチＳＷ１と、電力変換用出力トランスＴ１と、整流用スイッチング素子Ｑ２と、転流用スイッチング素子Ｑ３と、出力チョークコイルＬ３と、平滑コンデンサＣ１と、同期整流駆動回路１０と、パルス幅制御回路２０と、スイッチング駆動回路３０と、出力電圧検出部４０とから構成されている。
【００２１】
直流入力端子間には、トランスＴ１の一次巻線Ｌ１とメインスイッチング素子Ｑ１とが直列に接続されている。なお、メインスイッチング素子Ｑ１としては、ＦＥＴ（電解効果型トランジスタ）等を用いてもよい。また、メインスイッチング素子Ｑ１のゲートは、並列に接続されたスイッチＳＷ１および充放電抵抗Ｒ１を介して、スイッチング駆動回路３０の出力端子が接続されている。
【００２２】
このスイッチング駆動回路３０には、パルス幅制御回路２０の出力端子が接続され、トランスＴ１の二次巻線間には整流用のスイッチング素子Ｑ２および転流用のスイッチング素子Ｑ３が直列に接続されている。各スイッチング素子Ｑ２、Ｑ３はＦＥＴで構成され、各ゲートには同期整流駆動回路１０の各出力端子が接続されている。なお、スイッチング素子Ｑ２、Ｑ３に代えて、ショットキーバリアダイオードを用いてもよい。
【００２３】
また、この同期整流駆動回路１０には、パルス幅制御回路２０の出力端子が接続され、整流用および転流用スイッチング素子Ｑ２、Ｑ３と同期整流駆動回路１０とをもって同期整流回路が構成されている。また、転流用のスイッチング素子Ｑ３のドレインソース間には、チョークコイルＬ３と平滑コンデンサＣ１とが直列に接続され、平滑コンデンサＣ１の両端は負荷に接続されている。さらに、出力電圧検出部４０の出力がスイッチＳＷ１の制御端子に接続されている。
【００２４】
＜スイッチングコンバータの動作＞
以下、通常動作時および出力短絡時のスイッチングコンバータの動作について説明する。
通常動作時には、スイッチＳＷ１がオン状態となり、スイッチＳＷ１のオン抵抗にほぼ等しい抵抗値を介して、スイッチング駆動回路３０によって駆動されるメインスイッチング素子Ｑ１のオンオフ動作によって、直流入力電圧Ｖｉｎは高周波電圧に変換される。
【００２５】
この高周波電圧は、トランスＴ１により変換されて、その二次巻線Ｌ２からは所定の周波数のパルス正電圧Ｂが出力される。このパルス正電圧Ｂは、同期整流駆動回路１０で駆動されるスイッチング素子Ｑ２、Ｑ３の相補的なオンオフ動作により整流される。これが同期整流回路による整流作用である。
【００２６】
転流用トランジスタＱ３のドレインソース間から得られる整流出力をチョークコイルＬ３および平滑コンデンサＣ１の平滑回路で平滑化され、平滑コンデンサＣ１の両端からは負荷に供給する直流出力Ｖｏｕｔが得られる。
【００２７】
なお、同期整流駆動回路１０は、図２に示すように、パルス幅制御回路２０の制御信号Ａに同期して、各スイッチング素子Ｑ２、Ｑ３の駆動信号Ｘ、Ｙを生成して出力する。すなわち、メインスイッチング素子Ｑ１のターンオンに合わせて整流用スイッチング素子Ｑ２をオンする一方、メインスイッチング素子Ｑ１のターンオフに合わせて、整流用スイッチング素子Ｑ２をオフする。
【００２８】
転流用スイッチング素子Ｑ３には、メインスイッチング素子Ｑ１および整流用スイッチング素子Ｑ２に対して、反転したオンオフ信号Ｙが与えられる。このことで、整流用スイッチング素子Ｑ２と転流用スイッチング素子Ｑ３とが交互にオンオフ動作を行う。
【００２９】
すなわち、通常動作時においては、スイッチＳＷ１がオン状態となり、スイッチＳＷ１のオン抵抗にほぼ等しい抵抗値を介して、メインスイッチング素子Ｑ１がスイッチング駆動回路３０によって駆動されるため、メインスイッチング素子Ｑ１のスイッチングスピードが低下することがない。そのため、スイッチングコンバータのスイッチング損失の低下を防止することができる。
【００３０】
一方で、出力短絡時には、出力電圧が低下する。出力電圧検出部４０は、出力電圧と所定の閾値とを比較し、出力電圧がこの閾値を下回った場合には、出力が短絡状態であると判断し、スイッチＳＷ１がオフ状態になるように、スイッチＳＷ１の制御端子に信号を与える。
【００３１】
すなわち、出力短絡時においては、スイッチＳＷ１が出力電圧検出部４０により、強制的にオフ状態とされるため、充放電抵抗Ｒ１が有する抵抗値を介して、メインスイッチング素子Ｑ１がスイッチング駆動回路３０によって駆動される。ここで、充放電抵抗Ｒ１の抵抗値は、メインスイッチング素子Ｑ１のスイッチングスピードを十分に低下させる程度に大きい値であるため、メインスイッチング素子Ｑ１のスイッチングスピードを十分に低下させることによって、図３のポイント「Ｃ」および「Ｃ´」に示すように、出力短絡時のみ、メインスイッチング素子Ｑ１のドレイン―ソース間に発生するサージ電圧を抑制することができる。
【００３２】
したがって、本実施形態によれば、通常動作時においては、スイッチＳＷ１をオン状態として、メインスイッチング素子Ｑ１のスイッチングスピードの低下を抑制して、スイッチングコンバータのスイッチング損失の低下を防止する。一方で、出力短絡時においては、スイッチＳＷ１を強制的にオフ状態とし、メインスイッチング素子Ｑ１のスイッチングスピードを十分に低下させる程度に大きい値を有する充放電抵抗Ｒ１を介して、メインスイッチング素子Ｑ１のスイッチング駆動を行うことにより、メインスイッチング素子Ｑ１のスイッチングスピードを十分に低下させ、メインスイッチング素子Ｑ１のドレイン―ソース間に発生するサージ電圧を抑制することができる。
【００３３】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えば、本実施形態においては、出力の短絡を出力電圧のモニターによって、行う例について説明したが、これによらず、トランスの１次側あるいは２次側の電流値をモニターして行ってもよい。
【００３４】
また、本実施形態では、スイッチングコンバータとしてフォワードコンバータを例示して説明したが、これに限らず他の形態のスイッチングコンバータでもよく、また、絶縁型および非絶縁型にも適用することができる。
【図面の簡単な説明】
【００３５】
【図１】本実施形態に係るフォワードコンバータの構成を示す図である。
【図２】本実施形態に係る同期整流駆動回路の制御アルゴリズムを示すタイミングチャートである。
【図３】本実施形態に係るスイッチング素子におけるサージ電圧波形と従来のスイッチング素子におけるサージ電圧波形とを比較した図である。
【図４】従来例におけるフォワードコンバータの構成を示す図である。
【図５】図４の従来のフォワードコンバータにおけるスイッチング素子に発生するサージ電圧波形を示した図である。
【図６】従来例におけるフォワードコンバータの構成を示す図である。
【符号の説明】
【００３６】
Ｑ１・・・メインスイッチング素子
Ｑ２・・・スイッチング素子
Ｑ３・・・スイッチング素子
ＳＷ１・・・スイッチ
Ｃ１・・・平滑コンデンサ
Ｒ１・・・充放電抵抗
Ｔ１・・・トランス
Ｌ３・・・チョークコイル
Ｒａ・・・抵抗
Ｒ１０・・・抵抗
Ｒ１１・・・抵抗
Ｒ１２・・・抵抗
Ｒ１３・・・抵抗
Ｒ１４・・・抵抗
Ｒ１５・・・抵抗
ＰＣ１・・・フォトカプラ
ＰＣ２・・・フォトカプラ
ＩＣ１・・・コンパレータ
ＩＣ２・・・シャントレギュレータ
１０・・・同期整流回路
２０・・・パルス幅制御回路
３０・・・スイッチング駆動回路
４０・・・出力電圧検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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