(57)【要約】【課題】チャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法を提供する。【解決手段】ＳｉＣ半導体装置は、ＳｉＣ基板１０１、第１半導体層、ベース領域１０５、第２半導体層、ゲート領域１０９およびソース領域１１３を備えている。ＳｉＣ基板１０１は、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有する。第１半導体層は、主面１０１ａ上に形成される。ベース領域１０５は、表面１０３ａの一部に形成される。第２半導体層は、表面１０３ａ上に形成される。ゲート領域１０９は、表面１０７ａの一部に形成され、第２半導体層を挟んでベース領域１０５と対向する位置に形成される。ソース領域１１３は、表面１０７ａの一部に形成され、ゲート領域１０９と隣り合い、かつベース領域１０５と対向する位置に形成される。【選択図】図１
2010093176.tif 000002
【特許請求の範囲】
【請求項１】
｛０００１｝面に対して３０°以上６０°以下傾斜した主面を有する第１導電型の炭化ケイ素基板と、
前記炭化ケイ素基板の前記主面上に形成され、表面を有する第１導電型の第１半導体層と、
前記第１半導体層の前記表面の一部に形成された第２導電型のベース領域と、
前記第１半導体層の前記表面上に形成され、表面を有する第１導電型の第２半導体層と、
前記第２半導体層の前記表面の一部に形成されるとともに、前記第２半導体層を挟んで前記ベース領域と対向する位置に形成された第２導電型のゲート領域と、
前記第２半導体層の前記表面の一部に形成されるとともに、前記ゲート領域と隣り合い、かつ前記ベース領域と対向する位置に形成された第１導電型のソース領域とを備えた、炭化ケイ素半導体装置。
【請求項２】
前記ソース領域を挟んで前記ゲート領域と対向するように前記第２半導体層の前記表面に一部に形成されるとともに、前記第２半導体層の前記表面から前記ベース領域まで延在するように形成された第２導電型のベースコンタクト領域をさらに備えた、請求項１に記載の炭化ケイ素半導体装置。
【請求項３】
前記炭化ケイ素基板の前記主面は、｛０３−３８｝面に対して±５°の範囲で傾斜している、請求項１または２に記載の炭化ケイ素半導体装置。
【請求項４】
｛０００１｝面に対して３０°以上６０°以下傾斜した主面を有する第１導電型の炭化ケイ素基板を準備する工程と、
前記炭化ケイ素基板の前記主面上に、表面を有する第１導電型の第１半導体層を形成する工程と、
前記第１半導体層の前記表面の一部に、第２導電型のベース領域を形成する工程と、
前記第１半導体層の前記表面上に、表面を有する第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の前記表面の一部に、かつ前記第２半導体層を挟んで前記ベース領域と対向する位置に第２導電型のゲート領域を形成する工程と、
前記第２半導体層の前記表面の一部に、かつ前記ゲート領域と隣り合うとともに前記ベース領域と対向する位置に第１導電型のソース領域を形成する工程とを備えた、炭化ケイ素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化ケイ素（ＳｉＣ）半導体装置およびＳｉＣ半導体装置の製造方法に関し、たとえば縦型のＪＦＥＴ（Junction Field Effect Transistor：接合電界効果トランジスタ）およびその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣは、バンドギャップが大きく、また最大絶縁破壊電界および熱伝導率はシリコン（Ｓｉ）と比較して大きい一方、キャリアの移動度はシリコンと同程度に大きく、電子の飽和ドリフト速度および耐圧も大きい。そのため、高効率化、高電圧化、および大容量化を要求される半導体装置への適用が期待される。
【０００３】
このようなＳｉＣ半導体装置が、たとえば特許第３２１６８０４号公報（特許文献１）に開示されている。この特許文献１の縦型ＪＦＥＴは、ｎ+ＳｉＣ基板と、ｎドリフト層と、ｐ+埋め込み領域と、ｐゲート領域と、ｎ+ソース領域と、ゲート電極と、ソース電極と、ドレイン電極とを備えている。ｎドリフト層は、ｎ+ＳｉＣ基板の主面上に積層されている。ｎドリフト層の表面から少し深い位置に、ｐ+埋め込み領域が形成されている。ｐ+埋め込み領域の上方のｎドリフト領域の表面層には、ｐゲート領域とｎ+ソース領域とが形成されている。ｐゲート領域の表面上には、ゲート電極が形成されている。ｎ+ソース領域の表面上には、ソース電極が形成されている。ｎ+ＳｉＣ基板の裏面にはドレイン電極が形成されている。この縦型ＪＦＥＴにおいて、ｐゲート領域の下部にｎチャネル領域が形成されている。
【特許文献１】特許第３２１６８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に開示の縦型ＪＦＥＴでは、ｎチャネル領域（チャネル）がｎ+ＳｉＣ基板の主面と平行な方向（横方向）に延びている。一般的に、１周期の積層数が４の４Ｈ（Hexagonal）ＳｉＣなどのｎ+ＳｉＣ基板の主面には、（０００１）面が用いられることが知られている。この場合、（０００１）面に平行な方向（たとえば［１１−２０］方向）にチャネルが形成される。しかし、主面が（０００１）面のｎ+ＳｉＣ基板を用いた場合には、チャネル抵抗の低減が十分でないという問題を本発明者は初めて明らかにした。
【０００５】
また、一般的に、チャネルの抵抗を下げると、ドリフト層の耐圧が低下するという問題がある。ＳｉＣ半導体装置について実用に耐え得るためには、所定の耐圧を維持する必要がある。
【０００６】
それゆえ本発明の目的は、上記のような課題を解決するためになされたものであり、チャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明者がチャネル抵抗を低減するために鋭意研究した結果、縦型ＪＦＥＴにおいて、チャネルが（０００１）面に平行な方向に作製された場合のキャリアの移動度は、（０００１）面に垂直な方向に作成された場合に比べて低いことを、見い出した。さらに、本発明者は、ドリフト層の耐圧の低下を抑制するために鋭意研究した結果、チャネルが（０００１）面に垂直な方向に作製された場合、（０００１）面に平行な方向に作製された場合に比べて、ドリフト層の耐圧が低下することを、見い出した。この結果、本発明者は、（０００１）面から所定の方向に傾斜したチャネルを形成することにより、キャリアの移動度を向上し、かつドリフト層の耐圧の低下を抑制することができると仮定した。
【０００８】
そこで、本発明者は、キャリアの移動度を向上することでチャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するために要するチャネルの方向を鋭意研究した。その結果、以下の本発明を見い出した。
【０００９】
すなわち、本発明の炭化ケイ素（ＳｉＣ）半導体装置は、ＳｉＣ基板と、第１半導体層と、ベース領域と、第２半導体層と、ゲート領域と、ソース領域とを備えている。ＳｉＣ基板は、｛０００１｝面に対して３０°以上６０°以下傾斜した主面を有し、第１導電型である。第１半導体層は、ＳｉＣ基板の主面上に形成され、表面を有し、第１導電型である。ベース領域は、第１半導体層の表面の一部に形成され、第２導電型である。第２半導体層は、第１半導体層の表面上に形成され、表面を有し、第１導電型である。ゲート領域は、第２半導体層の表面の一部に形成されるとともに、第２半導体層を挟んでベース領域と対向する位置に形成され、第２導電型である。ソース領域は、第２半導体層の表面の一部に形成されるとともに、ゲート領域と隣り合い、かつベース領域と対向する位置に形成され、第１導電型である。
【００１０】
本発明のＳｉＣ半導体装置の製造方法は、以下の工程を備えている。｛０００１｝面に対して３０°以上６０°以下傾斜した主面を有する第１導電型のＳｉＣ基板を準備する。ＳｉＣ基板の主面上に、表面を有する第１導電型の第１半導体層を形成する。第１半導体層の表面の一部に、第２導電型のベース領域を形成する。第１半導体層の表面上に、表面を有する第１導電型の第２半導体層を形成する。第２半導体層の表面の一部に、かつ第２半導体層を挟んでベース領域と対向する位置に第２導電型のゲート領域を形成する。第２半導体層の表面の一部に、かつゲート領域と隣り合うとともにベース領域と対向する位置に第１導電型のソース領域を形成する。
【００１１】
本発明のＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法によれば、ＳｉＣ基板は｛０００１｝面に対して３０°以上６０°以下傾斜した主面を有している。第２半導体層においてゲート領域とベース領域とで挟まれた領域にチャネルが形成される。このチャネルは、ＳｉＣ基板の主面と平行、つまり｛０００１｝面に対して３０°以上６０°以下傾斜した面と平行な方向である。これにより、主面が（０００１）面のＳｉＣ基板を備えたＳｉＣ半導体装置に比べて、キャリアの移動度は１．０６倍以上１．１９倍以下になり、チャネル抵抗は０．８４倍以上０．９４倍以下になることを、本発明者は鋭意研究の結果見い出した。この範囲のチャネル抵抗を有するＳｉＣ半導体装置は、有用である。また、ドリフト層となる第１半導体層の絶縁破壊電界は０．８２倍以上０．９５倍以下になることを、本発明者は鋭意研究の結果見い出した。この範囲の耐圧の低下は、実用に耐え得る。このため、ドリフト層の高い耐圧を維持した状態で、チャネルの抵抗を低減できる。つまり、低いチャネル抵抗を維持できるとともに、ドリフト層の高い耐圧を維持できるＳｉＣ半導体装置を実現することができる。
【００１２】
上記ＳｉＣ半導体装置において好ましくは、ソース領域を挟んでゲート領域と対向するように第２半導体層の表面に一部に形成されるとともに、第２半導体層の表面からベース領域まで延在するように形成された第２導電型のベースコンタクト領域をさらに備えている。
【００１３】
これにより、ベースコンタクト領域を介してソース電極とベース領域とを電気的に接続できる。このため、ソース電極に一定の電圧を加えると、ベース領域と第２半導体層とのｐｎ接合から第２半導体層へ拡がる空乏層を同じ条件で形成することができる。したがって、より有効なＳｉＣ半導体装置を実現することができる。
【００１４】
上記ＳｉＣ半導体装置において好ましくは、ＳｉＣ基板の主面は、｛０３−３８｝面に対して±５°の範囲で傾斜している。
【００１５】
これにより、チャネルの抵抗をより低減できるとともに、ドリフト層の高い耐圧を維持できる。
【発明の効果】
【００１６】
本発明のＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法によれば、ＳｉＣ基板は｛０００１｝面に対して３０°以上６０°以下傾斜した主面を有しているので、チャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するＳｉＣ半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には、同一の参照符号を付し、その説明は繰り返さない。また、本明細書中においては、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００１８】
図１は、本発明の一実施の形態におけるＳｉＣ半導体装置を示す断面図である。図１を参照して、本実施の形態におけるＳｉＣ半導体装置としての縦型のＪＦＥＴ１００を説明する。図１に示すように、ＪＦＥＴ１００は、ＳｉＣ基板１０１と、第１半導体層としてのドリフト層１０３と、ベース領域１０５と、第２半導体層としてのチャネル層１０７と、ゲート領域１０９と、ベースコンタクト領域１１１と、ソース領域１１３と、フィールド酸化膜１１５と、オーミック電極１１７と、ゲート電極１１９と、層間絶縁膜１２１と、ソース電極１２３と、ドレイン電極１２５とを備えている。ＪＦＥＴ１００は、縦型である。
【００１９】
ＳｉＣ基板１０１は、主面１０１ａと、主面１０１ａと反対側の裏面１０１ｂとを有している。ＳｉＣ基板１０１は、第１導電型（たとえばｎ型）である。
【００２０】
ＳｉＣ基板１０１の主面１０１ａは、｛０００１｝面に対して３０°以上６０°以下傾斜しており、｛０３−３８｝面に対して±５°の範囲で傾斜していることが好ましい。なお、｛０００１｝面から傾斜する方向は特に限定されず、たとえば｛０００１｝面から＜０１−１０>方向に傾斜している。
【００２１】
ここで、図２を参照して、｛０３−３８｝面とは、｛０００１｝面に対して約５５°（５４．７°）の傾斜を有する面である。言い換えると、｛０３−３８｝面とは、＜０００１＞軸方向に対して約３５°（３５．３°）の傾斜を有している面である。つまり、主面１０１ａは、｛０００１｝面に対して５０°以上６０°以下傾斜していることが好ましい。なお、図２は、｛０３−３８｝面を説明するための図である。
【００２２】
ドリフト層１０３は、ＳｉＣ基板１０１の主面１０１ａ上に形成され、表面１０３ａを有している。ドリフト層１０３は、第１導電型（たとえばｎ型）のＳｉＣである。
【００２３】
ベース領域１０５は、ドリフト層１０３とｐｎ接合をなすように、ドリフト層１０３の表面１０３ａの一部に形成されている。ベース領域１０５は、ＳｉＣ基板１０１の主面１０１ａに沿った方向に延びる。ベース領域１０５は、第２導電型（たとえばｐ型）のＳｉＣである。
【００２４】
チャネル層１０７は、ベース領域１０５とｐｎ接合をなすように、ドリフト層１０３の表面１０３ａ上に形成されている。チャネル層１０７は、第１導電型（たとえばｎ型）のＳｉＣである。チャネル層１０７は、表面１０７ａを有している。
【００２５】
ゲート領域１０９は、チャネル層１０７とｐｎ接合をなすように、チャネル層１０７の表面１０７ａの一部に形成され、かつ、チャネル層１０７を挟んでベース領域１０５と対向する位置に形成されている。ゲート領域１０９は、ＳｉＣ基板１０１の主面１０１ａに平行な方向に延びる。ゲート領域１０９は、第２導電型（たとえばｐ型）のＳｉＣである。つまり、ｐ型のベース領域１０５およびゲート領域１０９で、ｎ型のチャネル層１０７を挟み込んでいる。
【００２６】
ベースコンタクト領域１１１は、ゲート領域１０９と所定の間隔を隔ててゲート領域１０９と対向するようにチャネル層１０７の表面１０７ａの一部に形成されるとともに、ベース領域１０５の上方に形成されている。このベースコンタクト領域１１１は、チャネル層１０７の表面１０７ａからベース領域１０５まで延在する（ＳｉＣ基板１０１の主面１０１ａと交差する方向に延びる）ように形成されている。つまり、ベースコンタクト領域１１１は、ベース領域１０５と接続されている。ベースコンタクト領域１１１は、第２導電型（たとえばｐ型）のＳｉＣである。
【００２７】
本実施の形態においては、ベースコンタクト領域１１１を介してベース領域１０５はソース電極１２３に接続されているが、ゲート電極１１９に接続されてもよい。また、ベースコンタクト領域１１１は省略されてもよい。この場合には、ベース領域１０５は、フローティングな電位になる。
【００２８】
ソース領域１１３は、ゲート領域１０９とベースコンタクト領域１１１とに挟まれるように、チャネル層１０７の表面１０７ａの一部に形成されている。またソース領域１１３は、ベース領域１０５と対向する位置に形成されている。ソース領域１１３は、第１導電型（たとえばｎ型）のＳｉＣである。
【００２９】
フィールド酸化膜１１５は、チャネル層１０７の表面１０７ａにおいて、ゲート領域１０９、ベースコンタクト領域１１１およびソース領域１１３が形成されていない領域上に選択的に形成されている。
【００３０】
オーミック電極１１７は、チャネル層１０７の表面１０７ａにおいて、ゲート領域１０９、ベースコンタクト領域１１１およびソース領域１１３上に選択的に形成されている。
【００３１】
ゲート電極１１９は、チャネル層１０７の表面１０７ａにおいて、ゲート領域１０９に接して設けられたオーミック電極１１７と、このオーミック電極１１７に挟まれた（または取り囲まれた）フィールド酸化膜１１５上に形成されている。
【００３２】
層間絶縁膜１２１は、ゲート電極１１９を取り囲むように形成されている。言い換えると、層間絶縁膜１２１は、ゲート領域１０９に接して設けられているオーミック電極１１７とソース領域１１３に接して設けられているオーミック電極１１７との間に挟まれたフィールド酸化膜１１５上に形成されている。
【００３３】
ソース電極１２３は、ソース領域１１３と接して設けられているオーミック電極１１７と、ベースコンタクト領域１１１と接して設けられているオーミック電極１１７との上に形成されている。このため、ソース電極１２３はベースコンタクト領域１１１およびベース領域１０５に接続され、かつゲート電極１１９とは層間絶縁膜１２１を隔てて接触しないように配置されている。この場合、ベースコンタクト領域１１１と接続されているベース領域１０５は、ソース電極１２３と同電位にできる。
【００３４】
ドレイン電極１２５は、ＳｉＣ基板１０１の裏面１０１ｂに形成されている。
続いて、図１〜図１３を参照して、本実施の形態におけるＪＦＥＴ１００の製造方法について説明する。なお、図３〜図１３は、本実施の形態におけるＪＦＥＴ１００の製造方法を説明するための断面図である。
【００３５】
まず、図３に示すように、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有する第１導電型のＳｉＣ基板１０１を準備する。準備するＳｉＣ基板１０１は、｛０３−３８｝面に対して±５°の範囲で傾斜している主面１０１ａを有していることが好ましい。
【００３６】
次に、図４に示すように、ＳｉＣ基板１０１の主面１０１ａ上に、表面１０３ａを有する第１導電型のドリフト層１０３を形成する。ドリフト層１０３は、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相堆積）法によりエピタキシャル成長される。
【００３７】
次に、図５に示すように、ドリフト層１０３の表面１０３ａの一部に、第２導電型のベース領域１０５を形成する。ベース領域１０５は、たとえばイオン注入によりｐ型不純物を注入することにより形成される。
【００３８】
次に、図６に示すように、ドリフト層１０３の表面１０３ａ上に、表面１０７ａを有する第１導電型のチャネル層１０７を形成する。チャネル層１０７は、たとえばＣＶＤ法によりエピタキシャル成長される。
【００３９】
次に、図７に示すように、チャネル層１０７の表面１０７ａの一部に、かつチャネル層１０７を挟んでベース領域１０５と対向する位置に第２導電型のゲート領域１０９を形成する。またチャネル層１０７の表面１０７ａの一部に、かつチャネル層１０７の表面１０７ａからベース領域１０５まで延在するように第２導電型のベースコンタクト領域１１１を形成する。ゲート領域１０９およびベースコンタクト領域１１１は、たとえばｐ型不純物をイオン注入することにより形成される。
【００４０】
なお、ゲート領域１０９を形成する工程と、ベースコンタクト領域１１１を形成する工程とは、同時に実施してもよく、いずれかを先に実施してもよい。また、ベースコンタクト領域１１１を形成する工程は省略されてもよい。
【００４１】
次に、図８に示すように、チャネル層１０７の表面１０７ａの一部に、かつゲート領域１０９と隣り合うとともにベース領域１０５と対向する位置に第１導電型のソース領域１１３を形成する。ソース領域１１３は、たとえばｎ型不純物をイオン注入することにより形成される。これにより、ゲート領域１０９とベースコンタクト領域１１１とに挟まれるようにソース領域１１３を形成することができる。
【００４２】
次に、ＳｉＣ基板１０１と、ドリフト層１０３と、ベース領域１０５と、チャネル層１０７と、ゲート領域１０９と、ベースコンタクト領域１１１と、ソース領域１１３とを備えたエピタキシャルウエハについて活性化アニールを施す。
【００４３】
次に、図９に示すように、チャネル層１０７の表面１０７ａ（エピタキシャルウエハの表面）に、フィールド酸化膜となるべき酸化膜１１４を形成する。酸化膜１１４は、たとえば熱酸化により形成される。
【００４４】
次に、図１０に示すように、オーミック電極１１７（図１および図１１参照）となるべき領域が開口するように、フォトリソグラフィにより酸化膜１１４をエッチングする。これにより、チャネル層１０７の表面１０７ａにおいて、ゲート領域１０９、ベースコンタクト領域１１１およびソース領域１１３が形成されていない領域上に、フィールド酸化膜１１５を選択的に形成することができる。
【００４５】
ここで、ＳｉＣ基板１０１の主面１０１ａが｛０３−３８｝面に対して±５°の範囲で傾斜している場合、この面を熱酸化することにより、信頼性の高い絶縁膜をフィールド酸化膜１１５として形成することができる。
【００４６】
次に、図１１に示すように、チャネル層１０７の表面１０７ａにおいてフィールド酸化膜１１５から露出している領域上に、オーミック電極１１７を形成する。オーミック電極１１７は、たとえば以下の方法により形成される、具体的には、蒸着法によりオーミック電極となるべき金属層をフィールド酸化膜１１５から露出している領域に形成する。その後、この金属層を熱処理する。これにより、チャネル層１０７の表面１０７ａにおいて、ゲート領域１０９、ベースコンタクト領域１１１およびソース領域１１３上に、オーミック電極１１７を選択的に形成することができる。
【００４７】
次に、図１２に示すように、チャネル層１０７の表面１０７ａにおいて、ゲート領域１０９およびゲート領域１０９に挟まれる（または取り囲まれる）領域上に、ゲート電極１１９を形成する。ゲート電極１１９は、たとえば蒸着法により形成される。これにより、ゲート領域１０９に接して設けられたオーミック電極１１７と、ゲート領域１０９に挟まれる領域に接して設けられたフィールド酸化膜１１５との上に、ゲート電極１１９を形成することができる。
【００４８】
次に、図１３に示すように、ゲート電極１１９を取り囲むように、層間絶縁膜１２１を形成する。層間絶縁膜１２１は、たとえば以下の方法により形成される。具体的には、プラズマＣＶＤ法により層間絶縁膜となるべき絶縁膜を図１２の構造体の表面に形成する。その後、フォトリソグラフィにより、ベースコンタクト領域１１１に接して設けられたオーミック電極１１７上、およびソース領域１１３に接して設けられたオーミック電極１１７上に形成された絶縁膜を除去する。
【００４９】
次に、図１に示すように、ソース領域１１３と接して設けられているオーミック電極１１７と、ベースコンタクト領域１１１と接して設けられているオーミック電極１１７との上にソース電極１２３を形成する。ソース電極１２３は、たとえば層間絶縁膜１２１の開口部に蒸着法により形成される。これにより、ソース領域１１３およびベースコンタクト領域１１１と電気的に接続されるソース電極１２３を形成することができる。
【００５０】
次に、図１に示すように、ＳｉＣ基板１０１の裏面１０１ｂにドレイン電極１２５を形成する。ドレイン電極１２５は、たとえば蒸着法により形成される。なお、ドレイン電極１２５を形成する工程は、オーミック電極１１７を形成する工程と同時に行なってもよい。
【００５１】
以上の工程を実施することにより、図１に示すＪＦＥＴ１００を製造することができる。
【００５２】
続いて、本実施の形態におけるＪＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極１１９の電圧が０Ｖ（ソース電極１２３と同電位）の状態では、チャネル層１０７において、ゲート領域１０９と、ベース領域１０５とで挟まれた領域（チャネル）は完全には空乏化されていない。このため、ソース電極１２３は、ソース領域１１３、チャネル層１０７、ドリフト層１０３およびドレイン電極１２５と電気的に接続された状態になっている。その結果、電子の流れ１０に沿って電子が移動することにより、電流が流れる。つまり、チャネル層１０７におけるチャネルは、ＳｉＣ基板１０１の主面１０１ａと平行な方向、つまり｛０００１｝面に対して３０°以上６０°以下傾斜した方向に形成される。またソース電極１２３とドレイン電極１２５との間の電界は、ＳｉＣ基板１０１の主面１０１ａと垂直な方向、つまり＜０００１＞方向から３０°以上６０°以下傾斜した方向に形成される。言い換えると、ＳｉＣ基板１０１の主面１０１ａに平行な方向にチャネルを形成し、ＳｉＣ基板１０１の主面１０１ａに対して垂直な方向に電流が流れる。
【００５３】
一方、ソース電極１２３に対してゲート電極１１９を負の電圧に印加していくと、チャネル層１０７とベース領域１０５とのｐｎ接合からチャネル層１０７へ空乏層が広がり、チャネル層１０７とゲート領域１０９とのｐｎ接合からチャネル層１０７へ空乏層が広がる。その結果、上記のチャネルの空乏化が進行し、ソース電極１２３とドレイン電極１２５とは電気的に遮断された状態となる。このため、電子の流れ１０に沿って電子が移動することができず、電流が流れない。
【００５４】
なお、本実施の形態では、ｎチャネルが形成されるように第１および第２の導電型を定めたが、ｐチャネルが形成されるように第１および第２の導電型を上述した内容と逆に定めてもよい。
【００５５】
以上説明したように、本実施の形態におけるＪＦＥＴ１００およびその製造方法は、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有するＳｉＣ基板１０１を備えている。チャネル層１０７においてゲート領域１０９とベース領域１０５とで挟まれた領域に、チャネルが形成される。このチャネルは、ＳｉＣ基板１０１の主面１０１ａと平行、つまり｛０００１｝面に対して３０°以上６０°以下傾斜した面と平行な方向である。またソース−ドレイン間の電界は、＜０００１＞方向から３０°以上６０°以下傾斜した方向に形成される。これにより、（０００１）面上にＪＦＥＴを形成した場合に比べて、チャネル層１０７におけるキャリアの移動度は１．０６倍以上１．１９倍以下になり、チャネル抵抗は０．８４倍以上０．９４倍以下になる。また、ドリフト層１０３の絶縁破壊電界強度、つまり耐圧は０．８２倍以上０．９５倍以下になる。この範囲の耐圧の低下は実用に耐え得る。このため、ドリフト層１０３の高い耐圧を維持した状態で、チャネルの抵抗を低減できる。このように、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有するＳｉＣ基板１０１を備えることにより、ドリフト層１０３の高い耐圧を維持しつつ、キャリアの移動度が高く、チャネル抵抗が低いというＳｉＣのメリットを最大限に生かしたＪＦＥＴ１００を実現することができる。つまり、チャネル抵抗とドリフト層の耐圧との両方のバランスが取れたＪＦＥＴ１００を実現できる。
【００５６】
このようなチャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持するＪＦＥＴ１００は、特に高効率、高電圧、および大容量の半導体装置をより容易に提供できる点で有利である。
【実施例１】
【００５７】
本実施例では、｛０００１｝面に対して３０°以上６０°以下傾斜した主面１０１ａを有する第１導電型のＳｉＣ基板１０１を備えることの効果について調べた。
【００５８】
（本発明例１）
本発明例１では、上述した実施の形態にしたがって、縦型のＪＦＥＴ１００を製造した。具体的には、まず、図３に示すように、（０３−３８）面である主面１０１ａを有するｎ型のＳｉＣ基板１０１を準備した。
【００５９】
次に、図４に示すように、ＳｉＣ基板１０１の主面１０１ａ上に、ドリフト層１０３をエピタキシャル成長した。ドリフト層１０３は、１０μｍの厚みを有し、１．０×１０16ｃｍ-3の不純物密度を有するｎ型ＳｉＣであった。
【００６０】
次に、図５に示すように、ドリフト層１０３の表面１０３ａの一部に、深さが０．５μｍになるようにＡｌ（アルミニウム）をイオン注入して、ベース領域１０５を形成した。ベース領域１０５は、ｐ型ＳｉＣであった。
【００６１】
次に、図６に示すように、ドリフト層１０３の表面１０３ａ上に、チャネル層１０７をエピタキシャル成長した。チャネル層１０７は、０．６μの厚みを有し、１．０×１０16ｃｍ-3の不純物密度を有するｎ型ＳｉＣであった。
【００６２】
次に、図７に示すように、チャネル層１０７の表面１０７ａの一部に、深さが０．１μｍになるようにＡｌをイオン注入して、ゲート領域１０９およびｐ型のベースコンタクト領域１１１を形成した。ゲート領域１０９およびベースコンタクト領域１１１は、ｐ型ＳｉＣであった。
【００６３】
次に、図８に示すように、チャネル層１０７の表面１０７ａの一部に、深さが０．４μｍになるようにＰ（リン）をイオン注入して、ソース領域１１３を形成した。ソース領域１１３は、ｎ型ＳｉＣであった。
【００６４】
次に、エピタキシャルウエハをＡｒ（アルゴン）を含む雰囲気中で、１７００℃で３０分間加熱して、活性化アニールを実施した。
【００６５】
次に、図９に示すように、活性化アニールを実施したエピタキシャルウエハをＯ（酸素）を含む雰囲気中で１３００℃で６０分間加熱して、ＳｉＯ2（二酸化ケイ素）よりなるフィールド酸化膜１１５となるべき酸化膜１１４を形成した。次に、図１０に示すように、オーミック電極１１７となるべき領域が開口するように酸化膜を除去して、フィールド酸化膜１１５を形成した。
【００６６】
次に、図１１に示すように、チャネル層１０７の表面１０７ａにおけるゲート領域１０９、ベースコンタクト領域１１１およびソース領域１１３上と、ＳｉＣ基板１０１の裏面１０１ｂとにＮｉを蒸着した。この状態で、Ａｒを含む雰囲気中で９５０℃で２分間加熱した。これにより、オーミック電極１１７およびドレイン電極１２５を形成した。
【００６７】
次に、図１２に示すように、ゲート領域１０９上に接して設けられたオーミック電極１１７、およびこのオーミック電極１１７に挟まれる領域に接して設けられたフィールド酸化膜１１５上に、Ａｌを蒸着してゲート電極１１９を形成した。
【００６８】
次に、プラズマＣＶＤ法により、ゲート電極１１９が形成されなかったオーミック電極１１７およびフィールド酸化膜１１５上にＳｉＯ2を成膜した。その後、図１３に示すように、ＳｉＯ2に開口部を形成することにより、ゲート電極１１９を取り囲む層間絶縁膜１２１を形成した。次に、図１に示すように、層間絶縁膜１２１の開口部にソース電極１２３を形成した。
【００６９】
以上の工程を実施することにより、本発明例１におけるＪＦＥＴ１００を製造した。
（比較例１）
比較例１のＪＦＥＴは、基本的には本発明例１のＪＦＥＴ１００と同様に製造したが、ＳｉＣ基板の主面が（０００１）面であった点のみ異なっていた。
【００７０】
（比較例２）
比較例２のＪＦＥＴは、基本的には本発明例１のＪＦＥＴ１００と同様に製造したが、ＳｉＣ基板の主面が（１１−２０）面であった点のみ異なっていた。
【００７１】
（測定方法）
本発明例１、比較例１および２のＪＦＥＴについて、チャネル抵抗とドリフト層の耐圧を測定した。チャネル抵抗は、ゲート電極１１９とソース電極１２３とに０Ｖの電位を、ドレイン電極１２５に任意の正の電位を与え、その時のドレイン電極１２５とソース電極１２３との間に流れる電流を測定して、ＪＦＥＴ全体の抵抗を求め、ここから、別途測定したドリフト層１０３の抵抗、ドレイン電極１２５およびソース電極１２３の抵抗、オーミック電極の抵抗を除くことで求めた。ドリフト層１０３の耐圧は、ソース電極１２３に０Ｖの電位を、ゲート電極１１９にチャネル層１０７が完全に空乏化する負の電位を、ドレイン電極１２５に任意の正の電位を与え、ＪＦＥＴのブレークダウン耐圧を測定した。その結果を下記の表１に示す。なお、下記の表１の値は、比較例１のチャネル抵抗およびドリフト層の耐圧を１としたときの相対値を示す。
【００７２】
【表１】
2010093176.tif 000003
【００７３】
（測定結果）
表１に示すように、本発明例１のＪＦＥＴ１００は、比較例１のＪＦＥＴよりもチャネル抵抗が高く、かつ比較例２のＪＦＥＴよりもドリフト層の耐圧が高かった。このため、本発明例１のＪＦＥＴ１００は、比較例１より低いオン抵抗を維持でき、かつ比較例２よりＪＦＥＴ１００の高い耐圧を維持できた。
【００７４】
以上より、本発明者は、ＪＦＥＴにおいて、ＳｉＣ基板の主面が（０００１）面の場合（チャネルが（０００１）面に平行な方向に作製された場合）の電子移動度は、ＳｉＣ基板の主面が（０００１）面に垂直な方向の場合（（０００１）面に垂直な方向に作成された場合）に比べて低いことを、見い出した。また、本発明者は、チャネルが（０００１）面に垂直な方向に作製された場合、（０００１）面に平行な方向に作製された場合に比べて、ドリフト層の耐圧が低いことを、見い出した。さらに、高い電子移動度（低いチャネル抵抗）と高いドリフト層の耐圧との両立を実現するためには、ＳｉＣ基板の主面が（０００１）面から９０°未満の範囲の所定の角度傾斜していることが必要であることを見い出した。
【実施例２】
【００７５】
本実施例では、ＳｉＣ基板が｛０００１｝面に対してどの範囲で傾斜した主面を有していれば、低い電子移動度と高いドリフト層の耐圧とを両立できるかについてさらに調べた。
【００７６】
具体的には、（０００１）面から種々の角度が傾斜した主面を有するＳｉＣ基板をＪＦＥＴに用いたときのドリフト層の破壊電界強度およびチャネルの電子移動度について、ＳｉＣ基板の物性のデータを用いて求めた。その結果を図１４に示す。図１４は、（０００１）面から（１１−２０）面への傾きと、ドリフト層の破壊電界強度およびチャネルの電子移動度との関係を示す図である。図１４において、横軸は、（０００１）面から（１１−２０）面への傾斜角度（単位：°）を示し、縦軸は、主面が（０００１）面のＳｉＣ基板を備えたＪＦＥＴのドリフト層の破壊電界強度を１としたときの相対値と、主面が（１１−２０）面のＳｉＣ基板を備えたＪＦＥＴの電子移動度を１としたときの相対値を示す。
【００７７】
図１４において、（０００１）面からの傾きが５５°のデータは、上述した実施例１における本発明例１である。また（０００１）面からの傾きが０°のデータは、比較例１である。また（０００１）面からの傾きが９０°のデータは、比較例２である。図１４に示す（０００１）面からの傾きが０°、５５°、９０°の場合の破壊電界強度および電子移動度の値は、実施例１の表１に示すチャネル抵抗およびドリフト層の耐圧と整合している。このことから、（０００１）面から種々の角度が傾斜した主面を有するＳｉＣ基板をＪＦＥＴに用いたときのドリフト層の破壊電界強度およびチャネルの電子移動度の図１４に示すデータの信頼性が高いことがわかった。
【００７８】
図１４に示すように、チャネルの電子移動度が最大を示す（０００１）面からの傾斜角度が９０°の場合に対して０．８５倍以上となるのは、（０００１）面からの傾斜角度が３０°以上の場合であった。０．８５倍以上の場合、チャネルの抵抗を（０００１）面からの傾斜角度が０°の場合に対して５％以上小さくすることができる。また、ドリフト層の破壊電界強度が最大を示す（０００１）面からの傾斜角度が０°の場合に対して０．８２倍以上となるのは、（０００１）面から６０°以下の場合であった。０．８２倍以上の場合、耐圧を（０００１）面からの傾斜角度が０°の場合に対して２０％以下の低下に留めることができる。
【００７９】
この結果から、本発明者は、ＳｉＣ基板１０１の主面１０１ａが｛０００１｝面に対して３０°以上６０°以下傾斜していれば、チャネルの低い抵抗を維持できるとともに、ドリフト層の高い耐圧を維持できることを見い出した。
【００８０】
（０００１）面に対して３０°以上６０°以下傾斜している場合、図１４に示すように、（０００１）面上にＪＦＥＴを形成した場合に比べて、チャネルにおける電子の移動度は１．０６倍以上１．１９倍以下であった。これにより、チャネル抵抗は０．８４倍以上０．９４倍以下になることがわかった。また、（０００１）面に対して３０°以上６０°以下傾斜している場合、（０００１）面上にＪＦＥＴを形成した場合に比べて、ドリフト層１０３の絶縁破壊電界は０．８２倍以上０．９５倍以下であった。
【００８１】
以上より、本実施例によれば、本実施例によれば、（０００１）面に対して３０°以上６０°以下傾斜した主面１０１ａを有するＳｉＣ基板１０１を備えることにより、チャネルの低い抵抗を維持するとともに、ドリフト層の高い耐圧を維持できるＪＦＥＴ１００を実現できたことが確認できた。
【００８２】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態におけるＳｉＣ半導体装置を示す断面図である。
【図２】本発明の実施の形態において、｛０３−３８｝面を説明するための図である。
【図３】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図４】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図５】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図６】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図７】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図８】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図９】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図１０】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図１１】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図１２】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図１３】本発明の実施の形態におけるＪＦＥＴの製造方法を説明するための断面図である。
【図１４】実施例２において、（０００１）面から（１１−２０）面への傾きと、ドリフト層の破壊電界強度およびチャネルの電子移動度との関係を示す図である。
【符号の説明】
【００８４】
１０  流れ、１００  ＪＦＥＴ、１０１  ＳｉＣ基板、１０１ａ  主面、１０３  ドリフト層、１０３ａ，１０７ａ  表面、１０５  ベース領域、１０７  チャネル層、１０９  ゲート領域、１１１  ベースコンタクト領域、１１３  ソース領域、１１４  酸化膜、１１５  フィールド酸化膜、１１７  オーミック電極、１１９  ゲート電極、１２１  層間絶縁膜、１２３  ソース電極、１２５  ドレイン電極。
【図１】
2010093176.tif 000004
【図２】
2010093176.tif 000005
【図３】
2010093176.tif 000006
【図４】
2010093176.tif 000007
【図５】
2010093176.tif 000008
【図６】
2010093176.tif 000009
【図７】
2010093176.tif 000010
【図８】
2010093176.tif 000011
【図９】
2010093176.tif 000012
【図１０】
2010093176.tif 000013
【図１１】
2010093176.tif 000014
【図１２】
2010093176.tif 000015
【図１３】
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【図１４】
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