(57)【要約】【課題】パッド部の配置に制限を受けることなく、ＷＬＰインダクタの形状や配置を自由に設計可能で、更なる小型化、高性能化に寄与する半導体パッケージを提供する。【解決手段】本発明の半導体パッケージ１は、半導体基板１１に第一導電層１２、第一絶縁層１４、第二導電層１５、第二絶縁層１６を順に重ねてなる。第一導電層からなる第一電極１２ａ、第二電極１２ｂ、導電部１２ｃは各々、半導体基板に設けたＩＣ回路とインダクタ部１５ａの接続端子、ＩＣ回路の入出力端子、配線を構成する。第二導電層から構成されるスパイラル状のインダクタ部１５ａおよび該インダクタ部より外周域に位置するパット部１５ｂを有する。インダクタ部の一端は前記第一電極と、インダクタ部の他端は前記配線と、それぞれ電気的に接続される。該配線はインダクタ部のアンダーパス構造部を成す。第二絶縁層がパッド部を露呈させる第四開口部１６ａを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電層から構成される第一電極、第二電極および導電部を一方の面に備えたチップ状の半導体基板と、該第一導電層および該半導体基板の一方の面を覆うように配された第一絶縁層と、該第一絶縁層上に配され、第二導電層から構成されるスパイラル状のインダクタ部および該インダクタ部より外周域に位置するパット部と、前記第一絶縁層および該第二導電層を覆うように配された第二絶縁層と、を少なくとも備えた半導体パッケージであって、
前記第一電極、前記第二電極および前記導電部はそれぞれ、前記半導体基板に設けられたＩＣ回路とインダクタ部の接続端子、ＩＣ回路の入出力端子および配線を成し、
前記インダクタ部の一端が前記第一絶縁層に設けた第一開口部を通して前記第一電極と、前記インダクタ部の他端が前記第一絶縁層に設けた第三開口部を通して前記配線と、それぞれ電気的に接続されるとともに、前記配線が前記インダクタ部のアンダーパス構造部として機能し、かつ、前記パッド部が前記第一絶縁層に設けた第二開口部を介して前記第一絶縁層を貫通し前記第二電極と電気的に接続されており、
前記第二絶縁層が前記パッド部の少なくとも一部を露呈させる第四開口部を有することを特徴とする半導体パッケージ。
【請求項２】
前記パッド部は、前記第二電極と重なる位置に設けられていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
請求項１または請求項２に記載の半導体パッケージを用い、該半導体パッケージを構成するパッド部、及び該半導体パッケージとは別体をなす配線板が、ワイヤボンディングにより電気的に接続されてなることを特徴とする半導体装置。    
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハレベルパッケージ（ＷＬＰ：Wafer Level Package ）技術を応用し、誘導素子としてオンチップインダクタ（「ＷＬＰインダクタ」とも略称する）を内蔵した半導体パッケージ、及びこの半導体パッケージを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、情報通信市場の急速な発展により、無線通信機器等に搭載される高周波回路に対し、小型化、低コスト化が強く求められている。一方、Ｓｉ−ＣＭＯＳ技術の微細化によりトランジスタの高周波特性が向上した事により、高周波回路の分野において、トランジスタ等の能動素子と、インダクタ等の受動素子をＳｉ基板上に作り込み、ワンチップに集積した半導体パッケージの開発が進んでいる。しかし、半導体プロセスによりＳｉ基板上に形成されたインダクタは、配線厚の薄いＡｌ配線を用いるため抵抗が大きく、また、インダクタとＳｉ基板との距離が近いため、Ｓｉ基板に誘起される渦電流による基板損失が大きいため、高いＱ値（品質係数）を得ることができない。
【０００３】
そこで、Ｓｉ基板上のＩＣに集積可能な高性能なインダクタとして、ＷＬＰの再配線プロセスを用いてインダクタを形成する技術が提案されている（例えば特許文献１参照）。ＷＬＰの厚膜銅メッキ再配線プロセスと厚膜樹脂の絶縁層を利用することにより、配線抵抗の減少、及びインダクタとＳｉ基板との距離が大きくなることによる基板損失の減少を可能にし、半導体プロセスで形成する場合に比べ、高いＱ値を実現した高性能なインダクタが開発されている。
【０００４】
ＷＬＰの実装方法の一例として、半導体基板上に作製されたＩＣの入出力端子を、再配線プロセスによりグリッドアレイ状に配置されたバンプに接続し、バンプ面をフェイスダウンにしてフリップチップ接合する方法が用いられている。近年の高周波回路の小型化、高機能化にともない、バンプピッチの更なる微細化への要求も高まっている。
【０００５】
しかしながら、従来のインダクタを内蔵したＷＬＰでは、インダクタの配線とバンプを載置するためのパッド（以下、「バンプパッド」とも呼ぶ）が同一面内に形成されているため、インダクタとバンプパッドを互いに避けて配置しなければならず、バンプパッドの配置、あるいはインダクタ形状の自由な設計が制限されてしまう。また、狭ピッチに配したバンプが必要な半導体パッケージにおいては、再配線によるインダクタの形成が困難となる場合があった。
【特許文献１】特開２００３−３４７４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みてなされたものであり、パッド部（外部入出力端子として機能するバンプパッド）の配置に制限を受けることなく、ＷＬＰインダクタの形状や配置を自由に設計可能で、更なる小型化、高性能化に寄与する半導体パッケージを提供することを第一の目的とする。
また、パッド部の配置に制限を受けることなく、従来の技術を利用した半導体パッケージの実装方法が採用できる半導体装置を提供することを第二の目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、本発明の請求項１に係る半導体パッケージは、第一導電層から構成される第一電極、第二電極および導電部を一方の面に備えたチップ状の半導体基板と、該第一導電層および該半導体基板の一方の面を覆うように配された第一絶縁層と、該第一絶縁層上に配され、第二導電層から構成されるスパイラル状のインダクタ部および該インダクタ部より外周域に位置するパット部と、前記第一絶縁層および該第二導電層を覆うように配された第二絶縁層と、を少なくとも備えた半導体パッケージであって、前記第一電極、前記第二電極および前記導電部はそれぞれ、前記半導体基板に設けられたＩＣ回路とインダクタ部の接続端子、ＩＣ回路の入出力端子および配線を成し、前記インダクタ部の一端（外周端）が前記第一絶縁層に設けた第一開口部を通して前記第一電極と、前記インダクタ部の他端（内周端）が前記第一絶縁層に設けた第三開口部を通して前記配線と、それぞれ電気的に接続されるとともに、前記配線が前記インダクタ部のアンダーパス構造部として機能し、かつ、前記パッド部が前記第一絶縁層に設けた第二開口部を介して前記第一絶縁層を貫通し前記第二電極と電気的に接続されており、前記第二絶縁層が前記パッド部の少なくとも一部を露呈させる第四開口部を有することを特徴とする
本発明の請求項２に係る半導体パッケージは、請求項１において、前記パッド部は、前記第二電極と重なる位置に設けられていることを特徴とする。
本発明の請求項３に係る半導体装置は、請求項１または請求項２に記載の半導体パッケージを用い、該半導体パッケージを構成するパッド部、及び該半導体パッケージとは別体をなす配線板が、ワイヤボンディングにより電気的に接続されてなることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体パッケージは、基板実装時に外部信号の入出力端子として機能するパッド部を、チップ状の半導体基板の同一面内において、インダクタ部より外周域に配置する。これにより、パッド部（外部入出力端子として機能するバンプパッド）の存在がインダクタ部の形状や配置へ制限を及ぼすことがなくなるので、ＷＬＰインダクタをチップ面内において自由に設計することが可能となる。ゆえに、本発明は更なる小型化や高性能化を図ることが可能な半導体パッケージをもたらす。
本発明に係る半導体装置は、前述した半導体パッケージを用い、該半導体パッケージを構成するパッド部（外部入出力端子として機能するバンプパッド）、及び該半導体パッケージとは別体をなす配線板が、ワイヤボンディングにより電気的に接続されている。ゆえに、この構成からなる半導体装置は、従来の技術を利用した半導体パッケージの実装方法が採用できるので、インダクタの仕様を自由に設計、形成することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る半導体パッケージの一実施形態を図面に基づいて説明する。
図１は、本発明の実施形態に係る半導体パッケージを説明する図面であり、図１（ａ）は図１（ｂ）Ａ−Ａ線の厚さ方向に沿う断面図、図１（ｂ）は半導体基板にインダクタ部を備えてなる半導体パッケージ（例えば、高周波ＩＣチップ）の上面図である。なお、図１は、トランジスタ等の能動素子（不図示：「ＩＣ回路」に相当）と、インダクタ等の受動素子（「インダクタ部」に相当）をＳｉ基板（「半導体基板」に相当）上に作り込み、ワンチップに集積した半導体パッケージの一例を表している。
【００１０】
本発明の実施形態に係る半導体パッケージ１は、第一導電層１２から構成される第一電極１２ａ、第二電極１２ｂおよび導電部１２ｃを一方の面に備えたチップ状の半導体基板１１と、該第一導電層１２および該半導体基板１１の一方の面を覆うように配された第一絶縁層１４と、該第一絶縁層１４上に配され、第二導電層１５から構成されるスパイラル状のインダクタ部１５ａおよび該インダクタ部１５ａより外周域に位置するパット部１５ｂと、前記第一絶縁層１４および該第二導電層１５を覆うように配された第二絶縁層１６と、を少なくとも備えている。
【００１１】
そして、前記第一電極１２ａ、前記第二電極１２ｂおよび前記導電部１２ｃはそれぞれ、前記半導体基板１１に設けられたＩＣ回路（不図示）とインダクタ部１５ａの接続端子、ＩＣ回路（不図示）の入出力端子および配線を成している。また、前記インダクタ部１５ａの一端（外周端）が前記第一絶縁層１４に設けた第一開口部１４ａを通して前記第一電極１２ａと、前記インダクタ部１５ａの他端（内周端）が前記第一絶縁層１４に設けた第三開口部１４ｃを通して前記配線１２ｃと、それぞれ電気的に接続されるとともに、前記配線１２ｃが前記インダクタ部１５ａのアンダーパス構造部として機能している。さらに、前記第二絶縁層１６が前記パッド部１５ｂの少なくとも一部を露呈させる第四開口部１６ａを有する。
【００１２】
図１に示すように、本形態例の半導体パッケージにおける半導体基板１１としては、例えばＳｉウエハ等の半導体ウエハを用いる。
第一電極１２ａ、第二電極１２ｂおよび配線（アンダーパス構造部）１２ｃは何れも、第一導電層１２から構成されており、例えばＡｌから成る。第一電極１２ａはインダクタ部（「ＷＬＰインダクタ」とも呼ぶ）１５ａの外周端を、アンダーパス構造部１２ｃはＷＬＰインダクタ１５ａの内周端を、個別にＩＣ回路（不図示）と電気的に接続するための接続端子として機能する。その際、アンダーパス構造部１２ｃは、インダクタ部１５ａのスパイラル構造部の下方を横断するように配されている。
【００１３】
第一電極１２ａは、ＩＣ回路（不図示）とインダクタ部１５ａの接続端子として機能する。一方、第二電極１２ｂは、ＩＣ回路（不図示）の入出力端子として機能し、前記半導体基板１１にあって、前述したインダクタ部１５ａより外周域に配される。
半導体基板１１は、その一方の面にあって、第一導電層１２の無い領域に、例えばＳｉＮやＳｉＯ２  などの絶縁膜から構成されるパッシベーション膜１３を備える。このパッシベーション膜１３は、例えばＬＰ−ＣＶＤ法等により形成され、その膜厚は例えば０．１〜０．５μｍである。
【００１４】
第一絶縁層１４は、前記半導体基板１１の一方の面を覆うように配され、第一電極１２ａと整合する位置に形成された第一開口部１４ａ、第二電極１２ｂと整合する位置に形成された第二開口部１４ｂ、及び配線（アンダーパス構造部）１２ｃの一端と整合する位置に形成された第三開口部１４ｃを有する。第一絶縁層１４は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば１〜３０μｍである。
第一絶縁層１４の形成方法としては、例えば回転塗布法、印刷法、ラミネート法等が挙げられる。前述した３つの開口部１４ａ、１４ｂ、及び１４ｃは、例えばフォトリソグラフィ技術を利用したパターニング等により形成することができる。
【００１５】
第二導電層１５は、前記第一絶縁層１４上に配され、その一部に誘導素子としてのインダクタ部１５ａを、他の一部に基板実装時に外部信号の入出力端子として機能するパッド部１５ｂを有する。インダクタ部１５ａの外周端は、第一開口部１４ａを介して第一絶縁層１４を貫通し第一電極１２ａと、インダクタ部１５ａの内周端は、第三開口部１４ｃを介して第一絶縁層１４を貫通し配線（アンダーパス構造部）１２ｃの一端と、パッド部１５ｂは、第二開口部１４ｂを介して第一絶縁層１４を貫通し第二電極１２ｂと電気的に接続されている。
第二導電層１５の材料としては、例えばＣｕ等が用いられ、その厚さは例えば１〜２０μｍである。これにより十分な導電性が得られる。第二導電層１５は、例えば電解銅メッキ等のメッキ法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。
【００１６】
第二絶縁層１６は、前記第二導電層１５上に配され、第二導電層１５を保護するための封止樹脂層であり、パッド部１５ｂと整合する位置に形成された第四開口部１６ａを有する。第二絶縁層１６は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂からなり、その厚さは例えば５〜１０μｍである。
第二絶縁層１６の形成方法としては、例えば回転塗布法、印刷法、ラミネート法等が挙げられる。また開口部１６ａは、例えばフォトリソグラフィ技術を利用したパターニング等により形成することができる。
【００１７】
このように、第二導電層１５により形成され、基板実装時に外部信号の入出力端子として機能するパッド部１５ｂを、ＩＣチップを構成する半導体基板１１の外周域に配したことにより、同一面内においてＩＣチップの中央部に形成されるインダクタ部１５ａの形状や配置へ制限を及ぼすことがなくなる。これにより、ＷＬＰの再配線プロセスを用いたインダクタ部１５ａをチップ面内において自由に設計、形成することが可能となるため、さらに高性能な高周波ＩＣの半導体パッケージが得られる。
【００１８】
さらに本発明の半導体パッケージ１において、前記第二電極１２ｂと前記パッド部１５ｂとが、上面から見て互いに重なる位置に配置されていることが好ましい。これにより、半導体基板１１上の領域を最大限に活用することが可能となり、更なる小型化に寄与する半導体パッケージを得られる。
【００１９】
この時、インダクタのスパイラル構造部を横断するアンダーパス配線を、第二導電層１５により形成し、第二絶縁層１６を配した上に、第三導電層としてインダクタのスパイラル部分及び外部信号の入出力端子を形成する構造を用いても良い。これにより、インダクタのスパイラル部分と半導体基板１１との距離が大きくなり、インダクタのＱ値のさらなる向上が図れる。
【００２０】
さらに本発明の半導体パッケージ１は、外部信号の入出力端子として機能するパッド部１５ｂがＩＣチップを構成する前記半導体基板１１の外周域に配されているため、プリント基板等、前記半導体パッケージとは別体をなす配線板にフェイスアップで実装し、パッド部１５ｂと前記配線板の入出力端子をワイヤボンディングにより電気的に接続することができる。これにより、従来の技術を利用した半導体パッケージ１の実装方法が利用可能となり、インダクタ部１５ａの仕様を自由に設計、形成することが可能となる。また、フェイスアップで実装することは、インダクタによる配線板に対する影響の低減をもたらす。
この時、外部信号の入出力端子として機能するパッド１５部ｂ上に、例えばＡｕあるいは半田からなるバンプを形成し，ＩＣチップを前記配線板にフリップチップ実装しても良い。
【産業上の利用可能性】
【００２１】
本発明は、例えば誘導素子としてオンチップインダクタを内蔵した半導体パッケージや、この半導体パッケージを備えた半導体装置に利用することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る半導体パッケージの一例を示す模式図。
【符号の説明】
【００２３】
１  半導体パッケージ、１１  半導体基板、１２  第一導電層、１２ａ  第一電極、１２ｂ  第二電極、１２ｃ  配線（アンダーパス構造部）、１３  パッシベーション膜、１４  第一絶縁層、１４ａ  第一開口部、１４ｂ  第二開口部、１４ｃ  第三開口部、１５  第二導電層、１５ａ  インダクタ部、１５ｂ  パッド部（外部入出力端子）、１６  第二絶縁層、１６ａ  第四開口部。
【図１】
2010093076.tif 000003