(57)【要約】【課題】非ゼロ復帰信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法を提供する。【解決手段】本発明のビット遷移点抽出回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタとを含む。【選択図】図６
2010136086.tif 000002
【特許請求の範囲】
【請求項１】
ビット遷移点抽出回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対とを含むことを特徴とするビット遷移点抽出回路装置。
【請求項２】
ビット遷移点抽出回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタとを含むことを特徴とするビット遷移点抽出回路装置。
【請求項３】
前記キャパシタは、前記トランジスタ対のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有することを特徴とする請求項２に記載のビット遷移点抽出回路装置。
【請求項４】
クロックリカバリ回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、
前記トランジスタ対によって発生した電流パルスを所定の差動出力端子に入力するＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。
【請求項５】
クロックリカバリ回路装置であって、
所定の第１電流源トランジスタと、
前記第１電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続された第１トランジスタ対と、
前記第１電流源トランジスタの出力ノードの電圧が一定になるように前記第１トランジスタ対および前記電流源トランジスタに接続された第１キャパシタと、
所定の第２電流源トランジスタと、
前記第２電流源トランジスタにバイアスされ、一方のゲート端子は電源電圧に接続され、他方のゲート端子は接地電圧に接続された第２トランジスタ対と、
前記第２電流源トランジスタの出力ノードの電圧が一定になるように前記第２トランジスタ対および前記第２電流源トランジスタに接続された第２キャパシタと、
前記第１トランジスタ対の出力と前記第２トランジスタ対の出力とが差動信号の形態で入力されるＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。
【請求項６】
クロックリカバリ回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、
前記トランジスタ対によって発生した電流パルスがバイアス電流源トランジスタの出力端に入力されるＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。
【請求項７】
クロックリカバリ回路装置であって、
所定の電流源トランジスタと、
前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、
前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、
前記トランジスタ対によって発生した電流パルスが、結合インダクタを用いてインダクタに発生する誘導電流の形態で入力されるＬＣ電圧制御発振器とを含むことを特徴とするビット遷移点抽出回路を用いたクロックリカバリ回路装置。
【請求項８】
前記キャパシタは、前記トランジスタ対のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有することを特徴とする請求項４乃至７の何れか一項に記載のビット遷移点抽出回路装置。
【請求項９】
前記ＬＣ電圧制御発振器は、
所定の発振する信号の周波数を調整する可変キャパシタを含むことを特徴とする請求項４乃至７の何れか一項に記載のビット遷移点抽出回路を用いたクロックリカバリ回路装置。
【請求項１０】
前記差動非ゼロ復帰入力信号は、
前記トランジスタ対中、第１トランジスタ側に印加される一定数値のプラス電圧であると共に、第２トランジスタ側に印加される前記一定数値のマイナス電圧であることを特徴とする請求項１、２、４乃至７の何れか一項に記載のビット遷移点抽出回路装置。
【請求項１１】
前記トランジスタ対は、ＮＭＯＳトランジスタを含むことを特徴とする請求項１、２、４乃至７の何れか一項に記載のビット遷移点抽出回路装置。
【請求項１２】
前記ビット遷移点抽出回路装置は、
入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路であることを特徴とする請求項１、２、４乃至７の何れか一項に記載のビット遷移点抽出回路装置。
【請求項１３】
ビット遷移点抽出回路装置を制御する方法であって、
所定の電流源トランジスタとソース端子が共通に接続され、外部から差動非ゼロ復帰入力信号が所定のトランジスタ対を介して印加されるステップと、
前記電流源トランジスタと前記トランジスタ対を接続するノードの電圧が一定になるように維持するステップと、
前記ノードの一定電圧および予め設定されたゲート電圧によって定められたバイアス電流を出力するステップとを含むことを特徴とするビット遷移点抽出回路装置を制御する方法。
【請求項１４】
前記差動非ゼロ復帰入力信号は、
前記トランジスタ対中、第１トランジスタ側に印加される一定数値のプラス電圧であると共に、第２トランジスタ側に印加される前記一定数値のマイナス電圧であることを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。
【請求項１５】
前記トランジスタ対は、ＮＭＯＳトランジスタを含むことを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。
【請求項１６】
前記ビット遷移点抽出回路装置は、
入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路であることを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。
【請求項１７】
前記電流源トランジスタと前記トランジスタ対を接続するノードの電圧が一定になるように維持するステップは、
トランジスタ対のＶＧＳおよびＩＤＳのグラフが非線形区間において動作する範囲の容量を有するようにするステップであることを特徴とする請求項１３に記載のビット遷移点抽出回路装置を制御する方法。
【請求項１８】
請求項１３乃至１７の何れか一項に記載の方法を実行するためのプログラムが記録されていることを特徴とするコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非ゼロ復帰信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法に関し、より詳しくは、高速動作が可能な簡単な構造のビット遷移点抽出装置を提供することにより、非ゼロ復帰入力信号からビットの遷移点を抽出する回路とそれを用いた位相ロッククロックリカバリ回路および前記回路を制御する方法に関するものである。
【背景技術】
【０００２】
非ゼロ復帰コードなどで変調された信号が入力されるシリアルリンク受信器（Ｓｅｒｉａｌ−ｌｉｎｋ  ｒｅｃｅｉｖｅｒ）は入力信号に同期したクロックを再生し、再生されたクロックに基づいて変調前のビット列を復元するが、このような役割をする装置をクロックリカバリ回路という。
代表的なクロックリカバリ回路としては、位相ロックループ（Ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）を用いるクロックリカバリ回路、オーバーサンプリングクロックリカバリ回路（Ｏｖｅｒ−ｓａｍｐｌｅｄ  ｃｌｏｃｋ  ｒｅｃｏｖｅｒｙ  ｃｉｒｃｕｉｔ）、注入同期発振器を用いるクロックリカバリ回路（以下、注入同期クロックリカバリ回路という）などが挙げられる。
【０００３】
前述したクロックリカバリ回路のうちの注入同期クロックリカバリ回路は、大きく、ビット遷移点抽出回路と注入同期発振器とからなっている。
既存のビット遷移点抽出回路は遅延回路と排他的論理和回路とからなっており、入力信号は非ゼロ復帰コードで変調された信号であり、前記信号は遅延回路を経た信号と共に排他的論理和回路の入力として用いられる。
【０００４】
この時、２つの入力が異なる場合には１を、同じである場合には０を出力するため、その結果、入力信号のビットの遷移がある地点で遅延回路から信号が遅れた時間だけの幅を有するパルスを出力する。
【０００５】
このようなビット遷移点抽出回路の遅延回路は一般的に１ビット時間幅の約半分に該当する遅延値を有するように設計される。このために、一般的には遅延回路に正帰還（Ｐｏｓｉｔｉｖｅ  ｆｅｅｄｂａｃｋ）を用いて構成したリング発振器（Ｒｉｎｇ  ｏｓｃｉｌｌａｔｏｒ）によってクロックを生成し、リング発振器に用いられたものと同じ遅延回路をビット遷移点抽出回路に用いて必要な遅延値を得る方法が広く用いられる。
【０００６】
しかし、リング発振器は高速動作に適していないため、高速で動作する注入同期クロックリカバリ回路の場合には一般的にリング発振器より高周波数のクロックを生成できるＬＣ電圧制御発振器を用いる。この場合、ビット遷移点抽出回路に必要な遅延回路の遅延値を制御して１ビット時間幅の半分を有するようにする調整が必要であり、また、排他的論理和回路は短い時間幅を有するパルスを出力しなければならないため、その結果、従来のビット遷移点抽出回路は高速の注入同期クロックリカバリ回路において速度向上のボトルネックとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した従来技術の問題点を解決するために導き出されたものであり、高速で動作できる構造のＣＭＯＳビット遷移点抽出回路を提供することをその目的とする。
【０００８】
また、本発明は簡単な構造のビット遷移点抽出回路を提供することを他の目的とする。
【０００９】
また、本発明は、高速で動作できる構造のビット遷移点抽出回路を提供して、高速においても正確なクロックを復元できる注入同期クロックリカバリ回路を提供することをまた他の目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成し、上述した従来技術の問題点を解決するために、本発明の一実施形態に係るビット遷移点抽出回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対とを含む。
【００１１】
また、本発明の他の実施形態に係るビット遷移点抽出回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタとを含む。
この時、前記キャパシタは、トランジスタ対のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有する。
【００１２】
また、本発明の一実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスを所定の差動出力端子に入力するＬＣ電圧制御発振器とを含む。
【００１３】
また、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の第１電流源トランジスタと、前記第１電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続された第１トランジスタ対と、前記第１電流源トランジスタの出力ノードの電圧が一定になるように前記第１トランジスタ対および前記第１電流源トランジスタに接続された第１キャパシタと、所定の第２電流源トランジスタと、前記第２電流源トランジスタにバイアスされ、一方のゲート端子は電源電圧に接続され、他方のゲート端子は接地電圧に接続された第２トランジスタ対と、前記第２電流源トランジスタの出力ノードの電圧が一定になるように前記第２トランジスタ対および電流源トランジスタに接続された第２キャパシタと、前記第１トランジスタ対の出力と前記第２トランジスタ対の出力が差動信号の形態で入力されるＬＣ電圧制御発振器とを含む。
【００１４】
また、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスがバイアス電流源トランジスタの出力端に入力されるＬＣ電圧制御発振器とを含む。
【００１５】
また、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスが、結合インダクタを用いてインダクタに発生する誘導電流の形態で入力されるＬＣ電圧制御発振器とを含む。
この時、前記ＬＣ電圧制御発振器は、所定の発振する信号の周波数を調整する可変キャパシタを含む。
【００１６】
また、本発明の一実施形態に係るビット遷移点抽出回路装置を制御する方法は、所定の電流源トランジスタとソース端子が共通に接続され、外部から差動非ゼロ復帰入力信号が所定のトランジスタ対を介して印加されるステップと、前記電流源トランジスタと前記トランジスタ対を接続するノードの電圧が一定になるように維持するステップと、前記ノードの一定した電圧および予め設定されたゲート電圧によって定められたバイアス電流が出力されるステップとを含む。
【発明の効果】
【００１７】
本発明によれば、高速で動作できる構造のＣＭＯＳビット遷移点抽出回路を提供することができる。
また、本発明によれば、簡単な構造のビット遷移点抽出回路を提供することができる。
また、本発明によれば、高速で動作できる構造のビット遷移点抽出回路を提供して、高速においても正確なクロックを復元できる注入同期クロックリカバリ回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面および添付図面に記載された内容に基づき、本発明の望ましい実施形態について詳細に説明するが、本発明がこれらの実施形態によって制限および限定されるものではない。
図１は本発明の一実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図であり、図２は本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ構成図であり、図３は本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ電圧−電流特性グラフを示す図である。
【００１９】
本発明は、トランジスタを用いて外部から印加される差動非ゼロ復帰入力信号を受信して初期のクロックを復元するために提供される前記信号のビット遷移点を抽出できるビット遷移点抽出回路装置に基づく。
【００２０】
図２と図３に示すように、本発明のビット遷移点抽出回路装置は一般的なＮＭＯＳトランジスタの駆動原理を利用したものであり、図３のグラフに示すようにＮＭＯＳトランジスタはＶＧＳの二乗に比例するＩＤＳを流す。
【００２１】
前記のようなトランジスタの特性に基づき、前記ビット遷移点抽出回路装置１００の各構成を動作する順序に応じて順次説明する。
先ず、電流源トランジスタ１２０にバイアスされる差動非ゼロ復帰入力信号を印加する。
【００２２】
その次、トランジスタ対１１０は電流源トランジスタ１２０にバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースと互いに接続され、外部から印加される差動非ゼロ復帰入力信号に応じて電流源トランジスタ１２０に接続されたノードの電圧が変化するように制御する。
【００２３】
この時、前記差動非ゼロ復帰入力信号は、トランジスタ対１１０中、第１トランジスタ側に印加される、１と０を意味する特定の２つの電圧の間を動く電圧と、第２トランジスタ側に印加される、前記２つの電圧の間を動くが、第１トランジスタに印加される電圧とは反対方向に動く電圧の対を意味する。
【００２４】
また、本発明では、前述したように、トランジスタ対１１０としてＮＭＯＳトランジスタを主に利用するが、ＮＭＯＳトランジスタに限定されるものではない。
【００２５】
図４は本発明の一実施形態に係るビット遷移点抽出回路の構成を示すブロック図であり、図５は本発明の一実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。
【００２６】
すなわち、トランジスタ対１１０は０から１に、１から０に遷移する差動非ゼロ復帰入力信号Ｖｉｎ＋、Ｖｉｎ−に応じてＮＭＯＳトランジスタのドレイン電流（ＩＤＳ＋、ＩＤＳ−）が変化することが分かる。理想的には２つのドレイン電流の和は一定でなければならない。しかし、ＮＭＯＳトランジスタがソースフォロアー（Ｓｏｕｒｃｅ  Ｆｏｌｌｏｗｅｒ）のような動作をし、ＶＸノードの電圧はＶｉｎ＋、Ｖｉｎ−のうちの高い電圧に従って動き、これは、電流源トランジスタの有限の出力抵抗（Ｏｕｔｐｕｔ  Ｒｅｓｉｓｔａｎｃｅ）に従ってバイアス電流（ＩＢＩＡＳ）を変調させる。
【００２７】
この時、ビット遷移点抽出回路装置１００は、入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路を意味する。
すなわち、トランジスタ対１１０のドレイン電流の和は電流源トランジスタ１２０のバイアス電流（ＩＢＩＡＳ）と等しいため、ビット遷移点抽出回路装置１００は結局２つの電流の和を求めると、入力として用いられた差動非ゼロ復帰信号が０から１に、あるいは１から０に遷移する地点を検出することができる。
【００２８】
図６は本発明の他の実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図である。
図１で説明した本発明の一実施形態に係るビット遷移点抽出回路装置１００は、２つのＮＭＯＳトランジスタがソースフォロアーの動作をして動くＶＸノードの電圧が電流を変調したが、この場合、２つのＮＭＯＳトランジスタは図３のグラフの線形区間において動作して変調される電流の量が小さい場合もある。
【００２９】
よって、本発明は、前記実施されたビット遷移点抽出回路装置１００だけによってもビットが遷移された地点を検出することができるが、ＶＸノードにキャパシタ（Ｃａｐａｃｉｔｏｒ）を追加して電圧を安定化し、トランジスタ対６１０を図３のグラフの非成形区間において動作するようにすることにより、バイアス電流の変調される量を極大化することもできる。
【００３０】
前述した内容に基づいて本発明の他の実施形態に係るビット遷移点抽出回路装置について各構成を駆動する方法に応じて順次説明する。
先ず、トランジスタ対６１０は電流源トランジスタ６３０とソース端子が共通に接続され、外部から差動非ゼロ復帰入力信号が印加される。
【００３１】
この時、前記差動非ゼロ復帰入力信号は、トランジスタ対６１０中、第１トランジスタ側に印加される一定数値のプラス電圧を意味し、第２トランジスタ側に印加される前記一定数値のマイナス電圧を意味する。
【００３２】
また、本発明では、前述したように、トランジスタ対６１０としてＮＭＯＳトランジスタを主に利用するが、ＮＭＯＳトランジスタに限定されたものではない。
【００３３】
図７は本発明の他の実施形態に係るビット遷移点抽出回路の構成を示すブロック図であり、図８は本発明の他の実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。
【００３４】
次に、キャパシタ６２０は電流源トランジスタ６３０とトランジスタ対６１０を接続するノードの電圧が一定になるようにトランジスタ対６１０および電流源トランジスタ６３０に接続される。
【００３５】
この時、キャパシタ６２０はトランジスタ対６１０のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有するように誘導する役割をする構成要素である。
【００３６】
次に、電流源トランジスタ６２０は前記ノードの一定電圧および予め設定された出力抵抗に応じて変調されたバイアス電流を出力する。
この時、ビット遷移点抽出回路装置１００は、入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路を意味する。
【００３７】
よって、本発明は、ＶＸノードの電圧が電流源トランジスタ６３０のバイアス電流を変調する代わりに、ＶＸノードにキャパシタ６２０を追加してＶＸノードの電圧を安定させ、その結果、トランジスタ対６１０を図３のグラフにおける非成形区間において動作するようにしてバイアス電流の変調する量を極大化することもできる。
【００３８】
図３と図８のグラフを比較してみると、変調された電流量が約２倍以上差が出ることを確認することができる。
すなわち、本発明の回路において電流パルスを発生させるものは入力信号のビットの遷移である。つまり、発生された電流パルスの幅は入力信号の遷移時間と等しくなる。
【００３９】
高速で動作する回路の場合、ビットの遷移時間が１ビットに該当する時間の半分以上を占める場合が多く、このような特性は別途の遅延素子を使わなくて注入同期に好適な回路を構成することができる。
【００４０】
図９は本発明の一実施形態に係るビット遷移点抽出回路を用いたクロック復元回路装置の構成を示すブロック図である。
本発明のクロックリカバリ回路は前述したビット遷移点抽出回路６００とＬＣ電圧制御発振器を結合して構成することができる。
【００４１】
図１０は本発明の一実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。
本発明は、トランジスタを用いて外部から印加される差動非ゼロ復帰入力信号を受信して初期のクロックを復元するために提供される前記信号のビット遷移点を抽出できるビット遷移点抽出回路装置に基づく。
【００４２】
前記のようなビット遷移点抽出回路装置６００の各構成とＬＣ電圧制御発振器９００の関係に留意して順次説明する。
本発明のクロックリカバリ回路はビット遷移点抽出回路装置６００を用いて駆動することができ、ビット遷移点抽出回路装置６００の詳細な構成内容は下記にて簡単に説明する。
【００４３】
本発明の一実施形態に係るビット遷移点抽出回路装置６００は、電流源トランジスタ６３０と、電流源トランジスタ６３０にバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対６１０と、電流源トランジスタ６３０の出力ノードの電圧が一定になるようにトランジスタ対６１０および電流源トランジスタ６２０に接続されたキャパシタとからなっている。
【００４４】
本発明のクロックリカバリ回路装置は、上記のように構成された遷移点抽出回路装置６００とトランジスタ対６１０によってビットが遷移された電流パルスを所定の差動出力端子に入力するＬＣ電圧制御発振器９００とを結合して構成する。
【００４５】
この時、ＬＣ電圧制御発振器９００は、発振する信号の周波数を調整する可変キャパシタ９１０を含む。
すなわち、ＬＣ電圧制御発振器９００は可変キャパシタ９１０を調整することによって発振する信号の周波数を調整することができ、これを調整して、発振器９００が入力信号のビット率と近接した周波数のクロックを発振するようにすれば、ＬＣ電圧制御発振器９００は電流パルスに注入同期して入力信号に同期したクロックを発生する。
【００４６】
図１１は本発明の一実施形態に係るクロックリカバリ回路の特定データ値をグラフで示す図である。
このような原理は注入同期クロックリカバリ回路で表すことができ、本発明のクロックリカバリ回路もビット０と１を各々低電圧と高電圧に対応させる非ゼロ復帰コードを用いて変調した後に送信する。前記信号はクロックリカバリ回路の入力信号として用いられる。
【００４７】
図１１に示すように、ビット遷移点抽出回路６００は、入力信号から再生されるクロックが同期しなければならない地点、すなわちビットが０から１に、あるいは１から０に変わる地点でパルスを発生させる。
【００４８】
この時、注入同期発振器であるＬＣ電圧制御発振器９００はクロックを発生させる発振器であり、発生したクロックの周波数に近接した周波数を有する信号が入力されて発生したクロックを前記入力信号に同期させる機能がある。
【００４９】
前記注入同期発振器を用いたクロックリカバリ回路では、入力信号のビット率と類似する周波数で発振する注入同期発振器にビット遷移点抽出回路から抽出されたパルス列を入力し、その結果、入力信号のビット列に同期したクロックを再生する。
【００５０】
すなわち、ＮＲＺ入力信号の他に、周期的にクロックを発生する入力信号が印加される場合、前記注入同期発振器を用いたクロックリカバリ回路は周波数逓倍器または周波数倍率器などとして用いることもできる。
【００５１】
また、本発明は、前述したビット遷移点抽出回路装置６００をＬＣ電圧制御発振器９００の差動出力の一側だけに接続することもできるが、ＬＣ電圧制御発振器９００の差動出力の両側に各々１つずつ接続して、一側は電流パルスを発生するビット遷移点抽出回路装置にし、他側は定電流バイアス回路の役割をするようにして、より安定したクロックリカバリ回路を構成することもできる。
【００５２】
図１２は本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示すブロック図である。
図示したように、本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成は次の通りである。
【００５３】
所定の第１電流源トランジスタと、前記第１電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続された第１トランジスタ対と、前記第１電流源トランジスタの出力ノードの電圧が一定になるように第１トランジスタ対および電流源トランジスタに接続された第１キャパシタとからなる第１ビット遷移点抽出回路装置１２１０と、所定の第２電流源トランジスタと、前記第２電流源トランジスタにバイアスされ、一方のゲート端子は電源電圧に接続され、他方のゲート端子は接地電圧に接続された第２トランジスタ対と、前記第２電流源トランジスタの出力ノードの電圧が一定になるように前記第２トランジスタ対および前記第２電流源トランジスタに接続された第２キャパシタとからなる第２ビット遷移点抽出回路装置１２３０、および前記第１トランジスタ対の出力と前記第２トランジスタ対の出力とが差動信号の形態で入力されるＬＣ電圧制御発振器１２２０からなっている。
【００５４】
また、前記クロックリカバリ回路装置も前述したビット遷移点抽出回路６００とＬＣ電圧制御発振器１２２０とからなっているため、各構成要素に対する詳細な説明は省略する。
【００５５】
図１３は本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。
図１３に示すように、第１ビット遷移点抽出回路装置１２１０は差動非ゼロ復帰信号が入力されてビットが遷移する地点で電流パルスを発生させてＬＣ電圧制御発振器１２２０の差動出力の一方に入力し、第２ビット遷移点抽出回路１２３０はＬＣ電圧制御発振器１２２０の他方の出力に接続して定電流バイアス回路の役割をする。
【００５６】
この時、ＬＣ電圧制御発振器１２２０はキャパシタ１２２１を調整することによって発振する信号の周波数を調整することができ、これを調整して、発振器が入力信号のビット率と近接した周波数のクロックを発振するようにすると、ＬＣ電圧制御発振器１２２０は電流パルスに注入同期して入力信号に同期したクロックを発生することができる。
【００５７】
図１４は本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。
図示したように、本発明のビット遷移点抽出回路を用いたクロックリカバリ回路装置１４００はＬＣ電圧制御発振器の一側にバイアス電圧によって一定に維持するクロックリカバリ回路を構成することもでき、前記構成は次の通りである。
【００５８】
ビット遷移点抽出回路を用いたクロックリカバリ回路装置１４００は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスがバイアス電流源トランジスタの出力端に入力されるＬＣ電圧制御発振器とからなっている。
【００５９】
図１５は本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。
図１５に示すように、本発明のビット遷移点抽出回路を用いたクロックリカバリ回路装置１４００はＬＣ電圧制御発振器に結合インダクタ（Ｃｏｕｐｌｅｄ  Ｉｎｄｕｃｔｏｒ）をさらに構成する形態で製作することができ、前記構成は次の通りである。
【００６０】
ビット遷移点抽出回路を用いたクロックリカバリ回路装置１５００は、所定の電流源トランジスタと、前記電流源トランジスタにバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースが接続されたトランジスタ対と、前記電流源トランジスタの出力ノードの電圧が一定になるように前記トランジスタ対および前記電流源トランジスタに接続されたキャパシタと、前記トランジスタ対によって発生した電流パルスが、結合インダクタを用いてインダクタに発生する誘導電流の形態で入力されるＬＣ電圧制御発振器とからなっている。
【００６１】
図１６は本発明の一実施形態に係るビット遷移点抽出回路装置を制御する方法を示すフローチャートである。
本発明のビット遷移点抽出回路装置を制御する方法はビット遷移点抽出回路装置６００を用いて行うことができ、これについてビット遷移点抽出回路装置６００の駆動方式に応じて順次説明する。
【００６２】
先ず、電流源トランジスタ６３０は外部から差動非ゼロ復帰入力信号が印加される（Ｓ１６１０）。
【００６３】
その次、トランジスタ対６１０は電流源トランジスタ６３０にバイアスされ、外部から差動非ゼロ復帰入力信号が印加されるソースに接続されて前記入力信号が印加される（Ｓ１６２０）。
【００６４】
この時、前記差動非ゼロ復帰入力信号は、トランジスタ対６１０中、第１トランジスタ側に印加される一定数値のプラス電圧を意味し、第２トランジスタ側に印加される前記一定数値のマイナス電圧を意味する。
【００６５】
また、トランジスタ対６１０としてＮＭＯＳトランジスタを主に利用するが、ＮＭＯＳトランジスタに限定されたものではない。
その次、キャパシタ６２０はトランジスタ対６１０および電流源トランジスタ６３０と接続して、電流源トランジスタ６３０の出力ノードの電圧が一定になるようにする（Ｓ１６３０）。
【００６６】
キャパシタ６２０は、トランジスタ対６１０のＶＧＳおよびＩＤＳグラフが非線形区間において動作する範囲の容量を有するようにする。
この時、ビット遷移点抽出回路装置６００は、入力信号から再生されたクロックが同期しなければならない地点でパルス信号を発生させる回路を意味する場合もある。
【００６７】
本発明に係る実施形態は様々なコンピュータ手段を介して行われ得るプログラム命令形態として実現され、コンピュータで読み取りできる媒体に記録され得る。前記コンピュータで読み取りできる媒体はプログラム命令、データファイル、データ構造などを単独でまたは組み合わせて含むことができる。前記媒体に記録されるプログラム命令は、特に本発明のために設計され構成されたものであるか、コンピュータソフトウェア当業者に公知の使用可能なものであってもよい。コンピュータで読み取りできる記録媒体の例にはハードディスク、フロッピーディスク、および磁気テープのような磁気媒体（ｍａｇｎｅｔｉｃ  ｍｅｄｉａ）、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体（ｏｐｔｉｃａｌ  ｍｅｄｉａ）、フロプティカルディスク（ｆｌｏｐｔｉｃａｌ  ｄｉｓｋ）のような磁気−光媒体（ｍａｇｎｅｔｏ−ｏｐｔｉｃａｌ  ｍｅｄｉａ）、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を格納して行うように特別に構成されたハードウェア装置が含まれる。プログラム命令の例にはコンパイラによって作られるもののような機械語コードだけでなく、インタープリタなどを使ってコンピュータによって実行できる高級言語コードが含まれる。上記のハードウェア装置は本発明の動作を行うために１つ以上のソフトウェアモジュールとして作動するように構成することができ、その逆も同様である。
【００６８】
以上のように、本発明について限定された実施形態と図面によって説明したが、本発明は前記実施形態に限定されるものではなく、本発明が属する分野で通常の知識を有する者であれば、本記載から様々に修正および変形することができる。よって、本発明の範囲は説明した実施形態に限定されるものではなく、特許請求の範囲のみならず、該特許請求の範囲と均等なものなどによって定められなければならない。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ構成図である。
【図３】本発明の一実施形態に係るビット遷移点抽出回路装置のトランジスタ電圧−電流特性グラフを示す図である。
【図４】本発明の一実施形態に係るビット遷移点抽出回路の構成を示すブロック図である。
【図５】本発明の一実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。
【図６】本発明の他の実施形態に係るビット遷移点抽出回路装置の構成を示すブロック図である。
【図７】本発明の他の実施形態に係るビット遷移点抽出回路の構成を示すブロック図である。
【図８】本発明の他の実施形態に係るビット遷移点抽出回路の特定データ値をグラフで示す図である。
【図９】本発明の一実施形態に係るビット遷移点抽出回路を用いたクロック復元回路装置の構成を示すブロック図である。
【図１０】本発明の一実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。
【図１１】本発明の一実施形態に係るクロックリカバリ回路の特定データ値をグラフで示す図である。
【図１２】本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示すブロック図である。
【図１３】本発明の他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路の構成を示す図である。
【図１４】本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。
【図１５】本発明のまた他の実施形態に係るビット遷移点抽出回路を用いたクロックリカバリ回路装置の構成を示す回路図である。
【図１６】本発明の一実施形態に係るビット遷移点抽出回路装置を制御する方法を示すフローチャートである。
【符号の説明】
【００７０】
６００：ビット遷移点抽出回路
６１０：トランジスタ対
６２０：キャパシタ
６３０：電流源トランジスタ
９００：ＬＣ電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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