(57)【要約】【課題】面積の増大を抑制しつつ、高速な動作が可能な不揮発性半導体記憶装置を構成する。【解決手段】半導体基板（２）と、半導体基板（２）上に形成された電荷蓄積層（８）と、電荷蓄積層（８）上に形成された第１ゲート（６）と、第１絶縁層（８）を介して第１ゲート（６）の一側方に形成された第２ゲート（５）とを備える不揮発性半導体記憶装置を構成する。この不揮発性半導体記憶装置は、第１ゲート（６）の他側方に、第２絶縁層（１４）を備えている。そして、第２絶縁層（１４）の側方に対応する位置の半導体基板（２）内に形成された拡散層（３）と、その拡散層（３）及び第１ゲート（６）を覆うように形成されたシリサイド（１１）とを備えている。【選択図】図１
2010016178.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と
前記半導体基板上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第１ゲートと、
第１絶縁層を介して前記第１ゲートの一側方に形成された第２ゲートと、
前記第１ゲートの他側方に形成された第２絶縁層と、
前記第２絶縁層の側方に対応する位置の前記半導体基板内に形成された拡散層と、
前記拡散層及び前記第１ゲートを覆うように形成されたシリサイドと
を備える
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記シリサイドは、
前記拡散層に接触している
不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置において、
前記シリサイドは、
前記拡散層を覆うシリサイド第１部分と、
前記第１ゲートの高さに対応して高さ方向に設けられたシリサイド第２部分と
を含み、
前記シリサイド第２部分は、
前記第２絶縁層を介して前記第１ゲートに接続する第１側面と、
前記第１側面の反対に位置する第２側面と
を有する
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置において、
前記シリサイド第２部分は、
前記第１ゲートの下部から上部までを連続的に覆っている
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
前記第１ゲートは、
傾斜部分を有するサイドウォール状に形成され、
前記第２絶縁層は、
前記傾斜部分に沿って傾斜し、
前記シリサイド第２部分は、
前記第２絶縁層の前記傾斜に沿って、前記第第２絶縁層の下部から上部までを連続的に覆うように設けられている
不揮発性半導体記憶装置。
【請求項６】
（ａ）半導体基板の上に構成されたゲート絶縁膜の上に、開口部を有する第１導電体膜を形成する工程と、
（ｂ）前記第１導電体膜と前記半導体基板の表面とを覆う電荷蓄積膜を形成し、前記電荷蓄積膜の上に、第２導電体膜を形成する工程と、
（ｃ）前記第２導電体膜をサイドウォール形状にエッチバックして、メモリゲートを形成し、前記メモリゲートを覆うサイドウォール絶縁膜を形成する工程と、
（ｄ）前記サイドウォール絶縁膜の上に第３導電体膜を形成し、前記第３導電体膜をサイドウォール形状にエッチバックして、サイドウォール導電体膜を形成する工程と、
（ｅ）前記サイドウォール導電体膜をシリサイド化する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｄ）の工程は、
前記メモリゲートの上を覆うように前記サイドウォール導電体膜を形成する工程を含む
不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｄ）の工程は、
前記サイドウォール絶縁膜に沿って、前記メモリゲートの下部から最上部までを連続的に覆うように前記サイドウォール導電体膜を形成する工程を含む
不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｄ）の工程は、
前記拡散層と前記サイドウォール絶縁膜とに接触する前記第３導電体膜を形成する工程を含む
不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｅ）の工程は、
前記拡散層と前記サイドウォール導電体膜とを同時にシリサイド化する工程を含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
情報処理装置の高機能化・高性能化に対応して、集積度の高い不揮発性半導体記憶装置が求められてきている。不揮発性半導体記憶装置の集積度を上げるため、不揮発性半導体記憶装置を構成する記憶素子を微細化する技術が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１（特開２００６−１１４９２１号公報）には、自己位置合わせ法で不揮発性メモリデバイスを形成する技術が記載されている。特許文献１に記載の技術では、電子トラップ誘電性材料を基板上に形成し、導電性材料を、その誘電性材料上に形成し、材料スペーサを、その導電性材料上に形成している。そして、その誘電性材料及びその導電性材料の一部を除去して、その材料スペーサの下に配置されたセグメントを形成し、基板の導電型とは異なる第２導電型を有する第１及び第２離間領域を基板内に形成している。
【０００４】
特許文献１に記載の技術では、チャネル領域を、その第１の領域と第２の領域との間に延ばし、その誘電性材料及び第１導電性材料のセグメントを、そのチャネル領域の第１部分上に配置し、その導電性を制御している。また、第２導電性材料をそのチャネル領域の第２部分の上に形成し、これから絶縁されるようにして、その導電性を制御することによって、メモリデバイスを形成している。
【０００５】
【特許文献１】特開２００６−１１４９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
情報処理技術の進歩に対応して、不揮発性半導体記憶装置の動作に対する高速化の要求が高まってきている。また、より集積度の高い不揮発性半導体記憶装置が求められている。そのため、記憶素子に対する更なる微細化が求められてきている。
【０００７】
特許文献１に記載のメモリデバイスは、自己位置あわせ法を用いて製造されている。そのメモリデバイスを、さらに縮小した場合、対称に配置される二つの素子の間が狭くなり、ソース拡散層の上に構成されるポリシリコン（ソースプラグ）の幅も小さくなる。
【０００８】
記憶素子の微細化に伴ってソースプラグの幅が小さくなると、抵抗が増大してしまう。ソースプラグの抵抗が大きいと、不揮発性半導体記憶装置を高速動作させるための電流（ＯＮ電流）を、十分に確保することができないことがある。
【０００９】
本発明が解決しようとする課題は、面積の増大を抑制しつつ高速な動作が可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
上記課題を解決するために、以下のような不揮発性半導体記憶装置を構成する。その不揮発性半導体記憶装置は、半導体基板（２）と、前記半導体基板（２）上に形成された電荷蓄積層（７）と、前記電荷蓄積層（７）上に形成された第１ゲート（６）と、第１絶縁層（７）を介して前記第１ゲート（６）の一側方に形成された第２ゲート（５）と、前記第１ゲート（６）の他側方に形成された第２絶縁層（１４）と、前記第２絶縁層（１４）の側方に対応する位置の前記半導体基板（２）内に形成された拡散層（３）と、前記拡散層（３）及び前記第１ゲート（６）を覆うように形成されたシリサイド（１１）とを備えることが好ましい。
【発明の効果】
【００１２】
本発明によると、面積の増大を抑制しつつ高速な動作が可能な不揮発性半導体記憶装置を構成することができる。
【発明を実施するための最良の形態】
【００１３】
［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明する。図１は、第１実施形態の半導体装置１０に備えられた記憶素子１の立体的な構成を例示する斜視図である。半導体装置１０は、複数の記憶素子１を含んでいる。複数の記憶素子１の各々は、第１ソース／ドレイン拡散層３と、第２ソース／ドレイン拡散層４とを含んでいる。第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４との各々は、半導体基板２に形成されている。また、記憶素子１は、電荷蓄積層（ＯＮＯ膜）７を挟んで隣り合うコントロールゲート５とメモリゲート６とを含んでいる。第１ソース／ドレイン拡散層３とメモリゲート６との間の半導体基板２には、ＬＤＤ領域９が設けられている。
【００１４】
コントロールゲート５と半導体基板２との間には、ゲート絶縁膜８が設けられている。メモリゲート６と半導体基板２との間には、電荷蓄積層（ＯＮＯ膜）７が設けられている。その電荷蓄積層７は、メモリゲート６とコントロールゲート５との間にも設けられている。コントロールゲート５の第２ソース／ドレイン拡散層４側の側面には、サイドウォール１５が設けられている。また、コントロールゲート５の上には、コントロールゲートシリサイド１３が設けられている。第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が設けられている。
【００１５】
メモリゲート６の第１ソース／ドレイン拡散層３側の側面から上面にかけてセルサイドウォール１４が設けられている。そして、セルサイドウォール１４に沿ってメモリゲート６の上面と側面とを覆うように第１拡散層側シリサイド１１が設けられている。
【００１６】
図２は、第１実施形態の半導体装置１０を上から見たときの構成を例示する平面図である。図２に記載の平面図は、本願発明に対する理解を容易にするために、配線及びビアコンタクトを省略している。図２を参照すると、半導体装置１０に備えられた複数の記憶素子１の各々は、二つのメモリセル（第１メモリセル１ａ、第２メモリセル１ｂ）を含んでいる。第１メモリセル１ａと第２メモリセル１ｂとは、同様な構造で対称的である。したがって、以下では、第１メモリセル１ａと第２メモリセル１ｂとで重複する部分についての説明は省略する。また、以下の実施形態においては、片方のメモリセルを特定する場合、第１メモリセル１ａに対応して、その構成・動作について記載する。
【００１７】
半導体装置１０は、上述の記憶素子１がアレイ状に配置される記憶素子領域と、メモリゲート６に接続するコンタクト（図示されず）が形成されるコンタクト領域２１とを含んでいる。記憶素子領域には、第１拡散層側シリサイド１１に接続される第１ソース／ドレインコンタクト１６（図示されず）と、第２拡散層側シリサイド１２に接続される第２ソース／ドレインコンタクト１７（図示されず）とが設けられている。図２に示されているように、半導体装置１０に配置される複数の記憶素子１は、第１方向に延伸する素子分離領域１９で分離されている。複数の記憶素子１のゲート（コントロールゲート５、メモリゲート６）は、その第１方向に直角な第２方向に沿って設けられている。また、コンタクト領域２１は、素子分離領域１９を含んで設けられている。図２に示されているように、コンタクト領域２１は、メモリゲートシリサイド２２を含んでいる。メモリゲートシリサイド２２は、その素子分離領域１９の上に構成される。メモリゲートシリサイド２２には、後述するメモリゲートコンタクト２３（図示されず）が接続される。
【００１８】
図３は、本実施形態の記憶素子１の断面の構成を例示する断面図であり、上述の図２に示される半導体装置１０を、Ａ１−Ａ１’で示される位置で切ったときの断面の構成を例示している。図３に示されているように、コントロールゲート５の第２ソース／ドレイン拡散層４側の側面には、サイドウォール１５が設けられている。そのサイドウォール１５の外側の第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が設けられている。第２ソース／ドレイン拡散層４は、その第２拡散層側シリサイド１２を介して第２ソース／ドレインコンタクト１７に接続されている。第１メモリセル１ａ（または第２メモリセル１ｂ）の第１ソース／ドレイン拡散層３は、第１拡散層側シリサイド１１を介して第１ソース／ドレインコンタクト１６に接続されている。図３に示されているように、本実施形態において、第１ソース／ドレインコンタクト１６は、第１拡散層側シリサイド１１に接続され、その第１拡散層側シリサイド１１はポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。
【００１９】
図４は、本実施形態の記憶素子１の断面の構成を例示する断面図であり、上述の図２に示される本実施形態の半導体装置１０を、Ａ２−Ａ２’で示される位置で切ったときの断面の構成を例示している。図４に示されているように、第１ソース／ドレイン拡散層３は、素子分離領域１９の間の半導体基板２に設けられている。第１拡散層側シリサイド１１も第１ソース／ドレイン拡散層３と同様に、素子分離領域１９の間に設けられている。第１ソース／ドレインコンタクト１６は、層間絶縁膜１８を貫通したコンタクトホールに設けられている。
【００２０】
図５は、コンタクト領域２１の断面の構成を例示する断面図であり、本実施形態のコンタクト領域２１を、上述の図２のＡ３−Ａ３’で示される位置で切ったときの構成を例示している。コンタクト領域２１は、上述の記憶素子と同様に、対称的な構造を有している。コンタクト領域２１は、半導体基板２に形成された素子分離領域１９の上に設けられている。コンタクト領域２１のメモリゲートシリサイド２２は、対向する二つのメモリゲート６に接続されている。一方のメモリゲート６は、上述の第１メモリセル１ａのメモリゲート６に接続されている。他方のメモリゲート６は、第２メモリセル１ｂのメモリゲート６に接続されている。
【００２１】
コンタクト領域２１に含まれるメモリゲート６の上面は、セルサイドウォール１４に覆われている。またメモリゲート６と素子分離領域１９との間には、電荷蓄積層（ＯＮＯ膜）７が構成され、その電荷蓄積層（ＯＮＯ膜）７は、メモリゲートシリサイド２２と素子分離領域１９との間にも設けられている。メモリゲートシリサイド２２に接続するメモリゲートコンタクト２３は、層間絶縁膜１８を貫通するコンタクトホールに設けられている。
【００２２】
図６は、コンタクト領域２１の断面の構成を例示する断面図であり、本実施形態のコンタクト領域２１を、上述の図２のＡ４−Ａ４’で示される位置で切ったときの構成を例示している。図６に示されているように、コンタクト領域２１におけるメモリゲートシリサイド２２の側面には、セルサイドウォール１４が設けられている。また、メモリゲートシリサイド２２は、第１拡散層側シリサイド１１の間に設けられている。
【００２３】
本実施形態の記憶素子１において、書込み時には、第１ソース／ドレイン拡散層３に正電圧（例えば、４．５Ｖ）を印加する。また、メモリゲート６に、正電圧（例えば、５．５Ｖ）を印加する。また、コントロールゲート５には、メモリゲート６よりも低い正電圧を印加する。そして、第２ソース／ドレイン拡散層４に接地電圧を印加する。このとき、第２ソース／ドレイン拡散層４から第１ソース／ドレイン拡散層３に流れる電子の一部が、メモリゲート６の下部のチャネルで加速される。加速された電子が、メモリゲート６の下の電荷蓄積層（ＯＮＯ膜）７に注入されることで、情報の書込みが行われる。
【００２４】
消去時には、第１ソース／ドレイン拡散層３に正電圧（例えば、４．５Ｖ）を印加する。また、メモリゲート６に負電圧（例えば、−３．０Ｖ）を印加する。このとき、メモリゲート６の下部の第１ソース／ドレイン拡散層３近傍で、バンド間トンネルによる電子正孔対を発生する。その正孔の一部が第１ソース／ドレイン拡散層３の電界で加速して電荷蓄積層（ＯＮＯ膜）７に注入されることによって消去が実行される。消去時にコントロールゲート５に印加する電圧は、０Ｖ〜−３Ｖ程度の電圧であることが好ましい。
【００２５】
読み出し時には、第１ソース／ドレイン拡散層３に接地電圧を印加する。また、メモリゲート６に正電圧（例えば、２．０Ｖ）を印加する。また、コントロールゲート５に、正電圧（例えば、２．０Ｖ）を印加する。そして、第２ソース／ドレイン拡散層４に正電圧（例えば、１．０Ｖ）を印加して、第２ソース／ドレイン拡散層４と第１ソース／ドレイン拡散層３との間に流れる電流を検出する。このとき、電荷蓄積層（ＯＮＯ膜）７に電子がトラップされている状態（書込み状態）のときは、流れる電流は小さい。また、電荷蓄積層（ＯＮＯ膜）７に正孔がトラップされている状態のとき、または、ほとんど電荷がトラップされていない状態（消去状態）のときには、流れる電流が大きい。
【００２６】
高速で読み出しを行うためには、書き込み状態で流れる電流と、と消去状態で流れる電流との差（または比率）が大きいことが好ましい。本実施形態の記憶素子１は、消去状態の電流（ＯＮ電流）を大きくすることが可能である。したがって、本実施形態では、面積を縮小しつつ、高速に動作するメモリセルを構成することができる。
【００２７】
また、上述のように、本実施形態において、第１ソース／ドレインコンタクト１６は、第１拡散層側シリサイド１１に接続され、その第１拡散層側シリサイド１１はポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。そのため、微細化に対応する第１ソース／ドレインコンタクト１６と第１ソース／ドレイン拡散層３との抵抗の増加を抑制することが可能である。また、第１拡散層側シリサイド１１は、セルサイドウォール１４に沿ってメモリゲート６の上面と側面とを覆っている。これによって、第１ソース／ドレインコンタクト１６を形成するためのコンタクトホールの製造段階で、そのコンタクトホールの位置が設計段階の位置とずれた場合であっても、メモリゲート６と第１ソース／ドレイン拡散層３とが短絡してしまうような不具合の発生を抑制することができる。
【００２８】
以下に、本実施形態の半導体装置１０を製造するための製造工程について説明を行う。本実施形態の半導体装置１０は、複数の記憶素子１がアレイ状に配置される記憶素子領域とコンタクト領域２１とを含んでいる。その記憶素子領域とコンタクト領域２１とは、同時的に形成される。また、その記憶素子領域の記憶素子１とそのコンタクト領域２１とは、離れた場所に配置される。以下では、記憶素子１が設けられる記憶素子領域とコンタクト領域２１との間を省略した図面を参照して、半導体装置１０の製造工程に関する説明を行っていく。
【００２９】
図７は、本実施形態の半導体装置１０を製造するための第１工程の状態を例示する図である。図７の（ａ）は、その第１工程の半導体材料を上から見た平面図である。図７の（ｂ）は、その半導体材料を、図７の（ａ）に示される位置Ｂ−Ｂ’で切ったときの断面（以下、Ｂ−Ｂ’断面と記載する）を例示する断面図である。図７の（ｃ）は、その半導体材料を、図７の（ａ）に示される位置Ｃ−Ｃ’で切ったときの断面（以下、Ｃ−Ｃ’断面と記載する）を例示する断面図である。図７の（ｄ）は、その半導体材料を、図７の（ａ）に示される位置Ｄ−Ｄ’で切ったときの断面（以下、Ｄ−Ｄ’断面と記載する）を例示する断面図である。図７の（ｅ）は、その半導体材料を、図７の（ａ）に示される位置Ｅ−Ｅ’で切ったときの断面（以下、Ｅ−Ｅ’断面と記載する）を例示する断面図である。
【００３０】
図７に示されているように、第１工程において、半導体基板２に素子分離領域１９を形成する。そして、その素子分離領域１９と半導体基板２とを覆うように酸化膜３１と窒化膜３２とを順に形成する。そして、その窒化膜３２の上に所定のパターンのレジストを形成した後、そのレジストをマスクにして、窒化膜３２と酸化膜３１とを除去する。
【００３１】
図７の（ｂ）に示されているように、第１工程では、記憶素子領域において、窒化膜３２の間に開口部が形成され、その開口部に対応する半導体基板２の表面が露出される。また、図７の（ｃ）に示されているように、第１工程では、記憶素子領域において、素子分離領域１９の間の半導体基板２の表面が露出される。このとき、コンタクト領域においては、素子分離領域１９が半導体基板２に形成される。図７の（ｄ）、（ｅ）に示されているように、コンタクト領域では、窒化膜３２の間の開口部において、素子分離領域１９の表面が露出する。
【００３２】
図８は、本実施形態の半導体装置１０を製造するための第２工程の状態を例示する図である。図８の（ａ）は、その第２工程の半導体材料を上から見た平面図である。図８の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図８の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図８の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図８の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００３３】
図８に示されているように、第２工程において、半導体基板２にゲート絶縁膜８となる酸化膜を形成し、その上に、コントロールゲート５となるポリシリコンを形成する。その後、そのポリシリコンをエッチバックしてサイドウォール状のコントロールゲート５を形成した後、余分な酸化膜を除去してゲート絶縁膜８を形成する。
【００３４】
図８の（ｂ）、（ｃ）に示されているように、記憶素子領域では、第２工程において、コントロールゲート５と、ゲート絶縁膜８とが形成され、対向するコントロールゲート５の間の半導体基板２が露出している。また、図８の（ｄ）、（ｅ）に示されているように、コンタクト領域では、第２工程において、コントロールゲート５と、ゲート絶縁膜８とが形成され、対向するコントロールゲート５の間の素子分離領域１９が露出している。
【００３５】
図９は、本実施形態の半導体装置１０を製造するための第３工程の状態を例示する図である。図９の（ａ）は、その第３工程の半導体材料を上から見た平面図である。図９の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図９の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図９の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図９の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００３６】
図９に示されているように、第３工程において、電荷蓄積層（ＯＮＯ層）７となる電荷蓄積膜（ＯＮＯ膜）３３を形成した後、その上に、メモリゲート６となるメモリゲートポリシリコン膜３４を形成する。図９（ａ）に示されているように、コンタクト領域では、第３工程において、メモリゲートポリシリコン膜３４の上に、さらに、第１保護酸化膜３５を形成する。
【００３７】
図９の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、露出していた半導体基板２の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。図９の（ｃ）に示されているように、Ｃ−Ｃ’断面において、電荷蓄積膜（ＯＮＯ膜）３３とメモリゲートポリシリコン膜３４とは、素子分離領域１９の上にも形成される。
【００３８】
図９の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、露出していた素子分離領域１９の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。メモリゲートポリシリコン膜３４は、開口部を有するように形成される。第１保護酸化膜３５は、その開口部の底面を覆うように形成される。図９の（ｅ）に示されているように、第１保護酸化膜３５は、後の工程でメモリゲートシリサイド２２が構成される部分に対応して形成される。
【００３９】
図１０は、本実施形態の半導体装置１０を製造するための第４工程の状態を例示する図である。図１０の（ａ）は、その第４工程の半導体材料を上から見た平面図である。図１０の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１０の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１０の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１０の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００４０】
図１０に示されているように、第４工程において、メモリゲートポリシリコン膜３４をエッチバックしてメモリゲート６を形成する。図１０の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面においては、メモリゲート６が形成されることで、対向するメモリゲート６の間の電荷蓄積膜（ＯＮＯ膜）３３が露出する。図１０の（ｃ）に示されているように、Ｃ−Ｃ’断面においては、素子分離領域１９と半導体基板２の表面を覆う電荷蓄積膜（ＯＮＯ膜）３３が残留している。
【００４１】
図１０の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、コントロールゲート５の側方および第１保護酸化膜３５の下のメモリゲートポリシリコン膜３４が残留することで、メモリゲートコンタクト領域６ａが構成される。図１０の（ｅ）に示されているように、Ｅ−Ｅ’断面において、第１保護酸化膜３５の下にメモリゲートコンタクト領域６ａが構成される。
【００４２】
図１１は、本実施形態の半導体装置１０を製造するための第５工程の状態を例示する図である。図１１の（ａ）は、その第５工程の半導体材料を上から見た平面図である。図１１の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１１の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１１の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１１の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００４３】
図１１に示されているように、第５工程において、対向するメモリゲート６の間に設けられている電荷蓄積膜（ＯＮＯ膜）３３を除去して、メモリゲート６の下に電荷蓄積層７を形成する。その後、露出した半導体基板２に不純物（例えば、１４／ｃｍ２程度のＡｓ）を注入してＬＤＤ領域９となる拡散層を形成する。このとき、コンタクト領域において、メモリゲートコンタクト領域６ａの上に構成されていた第１保護酸化膜３５を除去する。
【００４４】
図１１の（ｂ）に示されているように、第５工程において、Ｂ−Ｂ’断面において、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去する。またこのとき、コントロールゲート５とメモリゲート６の間に設けられている電荷蓄積膜（ＯＮＯ膜）３３は、残留してコントロールゲート５とメモリゲート６とを電気的に絶縁する。図１１の（ｃ）に示されているように、Ｃ−Ｃ’断面において、ＬＤＤ領域９は、素子分離領域１９の間に形成される。図１１の（ｄ）に示されているように、Ｄ−Ｄ’断面では、第１保護酸化膜３５を除去してメモリゲートコンタクト領域６ａの表面を露出する。また、メモリゲートコンタクト領域６ａの下の電荷蓄積膜（ＯＮＯ膜）３３を残したまま、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去することで、電荷蓄積層７を形成する。図１１の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第１保護酸化膜３５と電荷蓄積膜（ＯＮＯ膜）３３とが除去され、素子分離領域１９の表面が露出する。
【００４５】
図１２は、本実施形態の半導体装置１０を製造するための第６工程の状態を例示する図である。図１２の（ａ）は、その第６工程の半導体材料を上から見た平面図である。図１２の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１２の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１２の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１２の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００４６】
図１２に示されているように、第６工程において、半導体材料を全体的に覆う酸化膜を成膜した後、その酸化膜をエッチバックしてセルサイドウォール１４を形成する。このとき、コンタクト領域では、メモリゲートコンタクト領域６ａを覆う第２保護酸化膜３６を形成する。
【００４７】
図１２の（ｂ）に示されているように、Ｂ−Ｂ’断面では、第６工程において、メモリゲート６の側面と上面、およびコントロールゲート５の上面をセルサイドウォール１４で覆う。そのセルサイドウォール１４は、Ｂ−Ｂ’断面において、対向するように構成される。図１２の（ｃ）に示されているように、Ｃ−Ｃ’断面は、対向するセルサイドウォール１４の間の開口部分に対応し、素子分離領域１９の間のＬＤＤ領域９が露出している。
【００４８】
図１２の（ｄ）に示されているように、第６工程では、Ｄ−Ｄ’断面において、メモリゲートコンタクト領域６ａの一部とコントロールゲート５の上面とをセルサイドウォール１４で覆う。そのセルサイドウォール１４は、開口部を有し、対向するように構成される。コンタクト領域では、その対向するセルサイドウォール１４の開口部分に、第２保護酸化膜３６を形成する。図１２の（ｅ）に示されているように、第２保護酸化膜３６は、メモリゲートコンタクト領域６ａの上面と側面とを覆う。また、第２保護酸化膜３６は、電荷蓄積層７の側面を覆う。
【００４９】
なお、上述の第６工程では、セルサイドウォール１４を形成した後、新たに第２保護酸化膜３６を形成している。本実施形態の第６工程では、メモリゲートコンタクト領域６ａを保護する酸化膜が構成されていれば、上述の製造工程に制限されることは無い。例えば、セルサイドウォール１４を形成するときに、メモリゲートコンタクト領域６ａの上の酸化膜を除去せず、第２保護酸化膜３６と同じ作用の酸化膜を残留させても良い。
【００５０】
図１３は、本実施形態の半導体装置１０を製造するための第７工程の状態を例示する図である。図１３の（ａ）は、その第７工程の半導体材料を上から見た平面図である。図１３の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１３の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１３の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１３の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００５１】
図１３（ａ）〜（ｅ）に示されているように、第７工程において、半導体材料を全面的に覆うポリシリコン膜３７を形成する。そのポリシリコン膜３７は、露出しているＬＤＤ領域９を覆う。このとき、半導体装置１０がロジック部を備えている場合、記憶素子領域をポリシリコン膜３７で覆った後、そのロジック部が構成される領域（図示されず）に回路素子を形成する。回路素子の製造工程（例えば、ウェル形成〜ゲート形成〜エクステンション形成）を行った後、その回路素子の形成時に記憶素子領域にも形成されてしまった酸化膜やポリシリコン膜を除去する。
【００５２】
図１４は、本実施形態の半導体装置１０を製造するための第８工程の状態を例示する図である。図１４の（ａ）は、その第８工程の半導体材料を上から見た平面図である。図１４の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１４の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１４の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１４の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００５３】
第８工程において、全面に構成されていたポリシリコン膜３７をエッチバックして、ポリシリコンサイドウォール３７ａを形成する。図１４の（ｂ）に示されているように、Ｂ−Ｂ’断面において、ポリシリコンサイドウォール３７ａは、メモリゲート６の側面と上面とを覆うように構成される。また、ポリシリコンサイドウォール３７ａの間は、ＬＤＤ領域９の表面が露出している。図１４の（ｃ）に示されているように、Ｃ−Ｃ’断面において、素子分離領域１９の間のＬＤＤ領域９を露出する。図１４の（ｄ）に示されているように、全面に構成されていたポリシリコン膜３７をエッチバックして、ポリシリコンサイドウォール３７ａを形成する。Ｄ−Ｄ’断面において、ポリシリコンサイドウォール３７ａは、対向するように構成され、その二つのポリシリコンサイドウォール３７ａの間の第２保護酸化膜３６の表面が露出する。図１４の（ｅ）に示されているように、Ｅ−Ｅ’断面では、ポリシリコンサイドウォール３７ａが、メモリゲートコンタクト領域６ａの上の第２保護酸化膜３６を覆っている。
【００５４】
図１５は、本実施形態の半導体装置１０を製造するための第９工程の状態を例示する図である。図１５の（ａ）は、その第９工程の半導体材料を上から見た平面図である。図１５の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１５の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１５の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１５の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００５５】
第９工程において、レジストマスク（図示されず）を用いてコンタクト領域のポリシリコンサイドウォール３７ａを除去する。図１５の（ｂ）、（ｃ）に示されているように、記憶素子領域のポリシリコンサイドウォール３７ａは、第８工程と同じ状態を維持する。図１５の（ｄ）に示されているように、コンタクト領域において、Ｄ−Ｄ’断面では、ポリシリコンサイドウォール３７ａが除去される。図１５の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第２保護酸化膜３６を覆っていたポリシリコンサイドウォール３７ａが除去される。このとき、メモリゲートコンタクト領域６ａの側方に構成されていたポリシリコンサイドウォール３７ａは、レジストマスクによって保護される。コンタクト領域のポリシリコンサイドウォール３７ａを除去した後、そのレジストマスクを取り除く。
【００５６】
図１６は、本実施形態の半導体装置１０を製造するための第１０工程の状態を例示する図である。図１６の（ａ）は、その第１０工程の半導体材料を上から見た平面図である。図１６の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１６の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１６の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１６の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００５７】
第１０工程において、ＬＤＤ領域９の表面と、ポリシリコンサイドウォール３７ａの表面とを酸化膜（図示されず）で保護し、窒化膜３２を除去する。その後、その酸化膜とコントロールゲート５の上のセルサイドウォール１４を除去する。このとき、隣接するＬＤＤ領域９の間の素子分離領域１９が低くなることがある。図１６の（ａ）を参照すると、本実施形態において、隣接する記憶素子１のＬＤＤ領域９は、ポリシリコンサイドウォール３７ａで接続されている。このポリシリコンサイドウォール３７ａは、後の工程において、第１拡散層側シリサイド１１となり、隣り合う記憶素子１の第１ソース／ドレイン拡散層３を電気的に接続する。そのため、素子分離領域１９の高さに影響されること無く記憶素子１を構成することができる。
【００５８】
図１６の（ｂ）に示されているように、第１０工程において、Ｂ−Ｂ’断面では、コントロールゲート５の上面と、コントロールゲート５の外側の半導体基板２の表面とが露出する。図１６の（ｃ）に示されているように、Ｃ−Ｃ’断面では、一時的に酸化膜（図示されず）で覆われていたＬＤＤ領域９の表面が露出する。図１６の（ｄ）に示されているように、Ｄ−Ｄ’断面では、コントロールゲート５の上面と、メモリゲートコンタクト領域６ａの表面の一部と、コントロールゲート５の外側の素子分離領域１９の表面とが露出する。図１６の（ｅ）に示されているように、第１０工程において、Ｅ−Ｅ’断面では、メモリゲートコンタクト領域６ａの側面に、サイドウォール状にセルサイドウォール１４が形成される。
【００５９】
図１７は、本実施形態の半導体装置１０を製造するための第１１工程の状態を例示する図である。図１７の（ａ）は、その第１１工程の半導体材料を上から見た平面図である。図１７の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１７の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１７の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１７の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００６０】
図１７の（ｂ）、（ｃ）に示されているように、第１１工程において、メモリゲート６またはコントロールゲート５をマスクとして作用させ、第１ソース／ドレイン拡散層３および第２ソース／ドレイン拡散層４を形成するための不純物（例えば、Ａｓを２Ｅ１５／ｃｍ２）を注入する。その後、ポリシリコンサイドウォール３７ａとその間の第１ソース／ドレイン拡散層３とをシリサイド化して第１拡散層側シリサイド１１を形成する。このとき、同時に、第２拡散層側シリサイド１２と、コントロールゲートシリサイド１３とを形成する。図１７の（ｄ）、（ｅ）に示されているように、第１１工程では、コンタクト領域において、メモリゲートシリサイド２２が形成される。
【００６１】
その後、サイドウォール１５を形成した後、層間絶縁膜１８（図示されず）を構成し、第１ソース／ドレインコンタクト１６、第２ソース／ドレインコンタクト１７を形成するためのコンタクトホール（図示されず）を構成する。
【００６２】
［第２実施形態］
以下に、図面を参照して本発明を実施するための第２の形態について説明を行う。図１８は、第２実施形態の半導体装置１０に備えられた記憶素子１の立体的な構成を例示する斜視図である。半導体装置１０は、複数の記憶素子１を含んでいる。複数の記憶素子１の各々は、第１ソース／ドレイン拡散層３と、第２ソース／ドレイン拡散層４とを含んでいる。第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４との各々は、半導体基板２に形成されている。また、記憶素子１は、電荷蓄積層（ＯＮＯ膜）７を挟んで隣り合うコントロールゲート５とメモリゲート６とを含んでいる。第１ソース／ドレイン拡散層３とメモリゲート６との間の半導体基板２には、ＬＤＤ領域９が設けられている。
【００６３】
第２実施形態の記憶素子１のコントロールゲート５とメモリゲート６とは、半導体基板２に形成されたトレンチの内部に設けられている。また、第１ソース／ドレイン拡散層３は、そのトレンチ内部に設けられ、第２ソース／ドレイン拡散層４は、そのトレンチの外に設けられている。
【００６４】
コントロールゲート５と半導体基板２との間には、ゲート絶縁膜８が設けられている。メモリゲート６と半導体基板２との間には、電荷蓄積層７が設けられている。その電荷蓄積層７は、メモリゲート６とコントロールゲート５との間にも設けられている。コントロールゲート５の第２ソース／ドレイン拡散層４側の側面には、サイドウォール１５が設けられている。また、コントロールゲート５の上には、コントロールゲートシリサイド１３が設けられている。第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が設けられている。メモリゲート６の第１ソース／ドレイン拡散層３側の側面から上面にかけてセルサイドウォール１４が設けられている。そして、そのセルサイドウォール１４に沿ってメモリゲート６の上面と側面とを覆うように第１拡散層側シリサイド１１が設けられている。
【００６５】
図１９は、第２実施形態の半導体装置１０を上面から見たときの構成を例示する平面図である。図１９に記載の平面図は、本願発明に対する理解を容易にするために、配線及びビアコンタクトを省略している。図１９を参照すると、半導体装置１０に備えられた複数の記憶素子１の各々は、二つのメモリセル（第１メモリセル１ａ、第２メモリセル１ｂ）を含んでいる。第１メモリセル１ａと第２メモリセル１ｂとは、同様な構造で対称的に設けられている。したがって、以下では、第１メモリセル１ａと第２メモリセル１ｂとで重複する部分についての説明は省略する。また、以下の実施形態においては、片方のメモリセルを特定する場合、第１メモリセル１ａに対応して、その構成・動作について記載する。
【００６６】
半導体装置１０は、上述の記憶素子１がアレイ状に構成される記憶素子領域と、メモリゲート６に接続するコンタクト（図示されず）が形成されるコンタクト領域２１とを含んでいる。記憶素子領域には、第１拡散層側シリサイド１１に接続される第１ソース／ドレインコンタクト１６（図示されず）と、第２拡散層側シリサイド１２に接続される第２ソース／ドレインコンタクト１７（図示されず）とが設けられている。図１９に示されているように、半導体装置１０に配置される複数の記憶素子１は、第１方向に延伸する素子分離領域１９で分離されている。複数の記憶素子１のゲート（コントロールゲート５、メモリゲート６）は、その第１方向に直角な第２方向に沿って設けられている。また、コンタクト領域２１は、素子分離領域１９を含んで設けられている。図１９に示されているように、コンタクト領域２１は、メモリゲートシリサイド２２を含んでいる。メモリゲートシリサイド２２は、その素子分離領域１９の上に構成される。メモリゲートシリサイド２２には、後述するメモリゲートコンタクト２３（図示されず）が接続される。
【００６７】
図２０は、第２実施形態の記憶素子１の断面の構成を例示する断面図である。図２０は、上述の図１９に示される半導体装置１０を、Ａ１−Ａ１’で示される位置で切ったときの断面の構成を例示している。図２０に示されているように、本実施形態の記憶素子１は、トレンチ内部に構成された第１ソース／ドレイン拡散層３と、トレンチの外部に構成された第２ソース／ドレイン拡散層４とを含んでいる。トレンチ内部には、コントロールゲート５とメモリゲート６とが設けられている。
【００６８】
第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４との間には、メモリゲート６の下の第１チャネル領域４１と、コントロールゲート５の下の第２チャネル領域４２と、コントロールゲート５の側面の第３チャネル領域４３とが設けられている。コントロールゲート５の側面は、鉛直方向に沿って構成されたゲート絶縁膜８を介して、トレンチの側面と向かい合っている。第１ソース／ドレイン拡散層３は、第１拡散層側シリサイド１１を介して第１ソース／ドレインコンタクト１６に接続されている。その第１拡散層側シリサイド１１は、セルサイドウォール１４を介してメモリゲート６を側面と上面とを覆うように構成され、ポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。
【００６９】
また、コントロールゲートシリサイド１３の第２ソース／ドレイン拡散層４側の側面には、サイドウォールが設けられている。そのサイドウォールの外側の第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が設けられている。第２ソース／ドレイン拡散層４は、その第２拡散層側シリサイド１２を介して第２ソース／ドレインコンタクト１７に接続されている。
【００７０】
図２１は、第２実施形態の記憶素子１の断面の構成を例示する断面図である。図２１は、第２実施形態の半導体装置１０を、上述の図１９のＡ２−Ａ２’で示される位置で切ったときの断面の構成を例示している。図２１に示されているように、第１ソース／ドレイン拡散層３は、素子分離領域１９の間の半導体基板２に設けられている。第１拡散層側シリサイド１１も第１ソース／ドレイン拡散層３と同様に、素子分離領域１９の間に設けられている。第１ソース／ドレインコンタクト１６は、層間絶縁膜１８を貫通したコンタクトホールに設けられている。
【００７１】
図２２は、コンタクト領域２１の断面の構成を例示する断面図である。図２２は、第２実施形態のコンタクト領域２１を、上述の図１９のＡ３−Ａ３’で示される位置で切ったときの構成を例示している。図２２に示されているように、第２実施形態のコンタクト領域２１において、メモリゲートシリサイド２２は、トレンチの内部に設けられている。また、そのコンタクト領域２１は、第１実施形態と同様に、対称的な構造を有している。
【００７２】
コンタクト領域２１は、半導体基板２に形成された素子分離領域１９の上に設けられている。コンタクト領域２１のメモリゲートシリサイド２２は、対向する二つのメモリゲート６に接続されている。一方のメモリゲート６は、上述の第１メモリセル１ａのメモリゲート６に接続されている。他方のメモリゲート６は、第２メモリセル１ｂのメモリゲート６に接続されている。コンタクト領域２１に含まれるメモリゲート６の上面は、セルサイドウォール１４に覆われている。またメモリゲート６と素子分離領域１９との間には、電荷蓄積層７が構成され、その電荷蓄積層７は、メモリゲートシリサイド２２と素子分離領域１９との間にも設けられている。メモリゲートシリサイド２２に接続するメモリゲートコンタクト２３は、層間絶縁膜１８を貫通するコンタクトホールに設けられている。
【００７３】
図２３は、コンタクト領域２１の断面の構成を例示する断面図である。図２３は、第２実施形態のコンタクト領域２１を、上述の図１９のＡ４−Ａ４’で示される位置で切ったときの構成を例示している。図２３に示されているように、コンタクト領域２１におけるメモリゲートシリサイド２２の側面には、セルサイドウォール１４が設けられている。
【００７４】
上述のように、第２実施形態の記憶素子１は、半導体基板２に構成されたトレンチ内部のコントロールゲート５と、そのトレンチの外部に構成された第２ソース／ドレイン拡散層４とを備えている。コントロールゲート５と第２ソース／ドレイン拡散層４との間に段差を形成し、そのトレンチの側面をチャネル領域として作用させている。これによってコントロールゲート５の実質的な幅を細くした場合であっても、誤動作を抑制するのに十分なゲート長を構成している。
【００７５】
高速で読み出しを行うためには、書き込み状態で流れる電流と、消去状態で流れる電流との差（または比率）が大きいことが好ましい。上述のように、第２実施形態において、第１ソース／ドレインコンタクト１６は、第１拡散層側シリサイド１１に接続され、その第１拡散層側シリサイド１１はポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。そのため、微細化に対応する第１ソース／ドレインコンタクト１６と第１ソース／ドレイン拡散層３との抵抗の増加を抑制することが可能である。第２実施形態の記憶素子１は、消去状態の電流（ＯＮ電流）を大きくすることで、面積を縮小しつつ、高速に動作するメモリセルを構成することができる。
【００７６】
また、第２実施形態の記憶素子１において、トレンチの側面は、コントロールゲート５に対応したチャネル領域として設けられている。換言すると、そのトレンチの側面は、メモリゲート６の影響を受けないように設けられている。これによって、本実施形態の記憶素子１は、メモリゲート６の下のチャネル領域の長さを短くし、高いＯＮ電流を確保することが可能である。
【００７７】
また、第２実施形態の記憶素子１は、メモリゲート６と電荷蓄積層７とを、トレンチの内部に備えている。これによって、コントロールゲート５の下のチャネル領域を十分に反転させても、メモリゲート６のチャネルの深いところを介して第１ソース／ドレイン拡散層３とパンチスルーしないようにすることができる。そのため、本実施形態の記憶素子１は、メモリゲート６の実質的な幅を細くし、メモリセルに使用される面積を縮小することができる。
【００７８】
さらに、第１拡散層側シリサイド１１は、セルサイドウォール１４に沿ってメモリゲート６の上面と側面とを覆っている。これによって、第１実施形態の記憶素子１と同様に、第１ソース／ドレインコンタクト１６を形成するためのコンタクトホールの製造段階で、そのコンタクトホールの位置が設計段階の位置とずれた場合であっても、メモリゲート６と第１ソース／ドレイン拡散層３とが短絡してしまうような不具合の発生を抑制することができる。
【００７９】
以下に、第２実施形態の半導体装置１０を製造するための製造工程について説明を行う。第２実施形態の半導体装置１０は、複数の記憶素子１とコンタクト領域２１とを含んでいる。その複数の記憶素子１とコンタクト領域２１とは、同時的に形成される。また、その記憶素子１とそのコンタクト領域２１とは、離れた場所に構成される。以下では、記憶素子１が構成される場所（以下、記憶素子領域と記載する。）とコンタクト領域２１が構成される場所（以下、コンタクト領域と記載する。）との間を省略して、半導体装置１０の製造工程に関する説明を行っていく。
【００８０】
図２４は、第２実施形態の半導体装置１０を製造するための第１工程の状態を例示する図である。図２４の（ａ）は、その第１工程の半導体材料を上から見た平面図である。図２４の（ｂ）は、その半導体材料を、図２４の（ａ）に示される位置Ｂ−Ｂ’で切ったときの断面（以下、Ｂ−Ｂ’断面と記載する）を例示する断面図である。図２４の（ｃ）は、その半導体材料を、図２４の（ａ）に示される位置Ｃ−Ｃ’で切ったときの断面（以下、Ｃ−Ｃ’断面と記載する）を例示する断面図である。図２４の（ｄ）は、その半導体材料を、図２４の（ａ）に示される位置Ｄ−Ｄ’で切ったときの断面（以下、Ｄ−Ｄ’断面と記載する）を例示する断面図である。図２４の（ｅ）は、その半導体材料を、図２４の（ａ）に示される位置Ｅ−Ｅ’で切ったときの断面（以下、Ｅ−Ｅ’断面と記載する）を例示する断面図である。図２４（ａ）〜（ｅ）に示されているように、第１工程において、半導体基板２に素子分離領域１９を形成する。
【００８１】
図２５は、第２実施形態の半導体装置１０を製造するための第２工程の状態を例示する図である。図２５の（ａ）は、その第２工程の半導体材料を上から見た平面図である。図２５の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２５の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２５の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２５の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００８２】
図２５に示されているように、素子分離領域１９と半導体基板２とを覆うように酸化膜３１と窒化膜３２とを順に形成する。その窒化膜３２の上に所定のパターンのレジストを形成した後、そのレジストをマスクにして、窒化膜３２と酸化膜３１とを除去する。
【００８３】
図２５の（ｂ）に示されているように、第２工程では、記憶素子領域において、窒化膜３２の間に開口部が形成され、その開口部に対応する位置の半導体基板２に、トレンチを形成する。また、図２５の（ｃ）に示されているように、第２工程では、記憶素子領域において、露出している半導体基板２と同じ高さになるように、素子分離領域１９が削られる。このとき、コンタクト領域において、素子分離領域１９には、半導体基板２と同じようにトレンチが形成される。したがって、図２５の（ｄ）、（ｅ）に示されているように、コンタクト領域では、窒化膜３２の間の開口部において、トレンチを有する素子分離領域１９が構成される。
【００８４】
図２６は、第２実施形態の半導体装置１０を製造するための第３工程の状態を例示する図である。図２６の（ａ）は、その第３工程の半導体材料を上から見た平面図である。図２６の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２６の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２６の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２６の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００８５】
第３工程において、トレンチ内部の半導体基板２の表面と、窒化膜３２の表面に、ゲート絶縁膜８となる酸化膜を形成し、その上に、コントロールゲート５となるポリシリコン膜を形成する。その後、そのポリシリコンをエッチバックしてサイドウォール状のコントロールゲート５を形成した後、余分な酸化膜を除去してゲート絶縁膜８を形成する。
【００８６】
図２６の（ｂ）、（ｃ）に示されているように、記憶素子領域では、第３工程において、トレンチ内部に、コントロールゲート５とゲート絶縁膜８とが形成される。また、対向するコントロールゲート５の間の半導体基板２が露出している。また、図２６の（ｄ）、（ｅ）に示されているように、コンタクト領域では、第３工程において、トレンチ内部にコントロールゲート５とゲート絶縁膜８とが形成され、対向するコントロールゲート５の間の素子分離領域１９が露出している。
【００８７】
図２７は、第２実施形態の半導体装置１０を製造するための第４工程の状態を例示する図である。図２７の（ａ）は、その第４工程の半導体材料を上から見た平面図である。図２７の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２７の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２７の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２７の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００８８】
図２７に示されているように、第４工程において、電荷蓄積層７となる電荷蓄積膜（ＯＮＯ膜）３３を形成した後、その上に、メモリゲート６となるメモリゲートポリシリコン膜３４を形成する。図２７（ａ）に示されているように、コンタクト領域では、第４工程において、メモリゲートポリシリコン膜３４の上に、さらに、第１保護酸化膜３５を形成する。
【００８９】
図２７の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、トレンチ内部で露出していた半導体基板２の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。そのメモリゲートポリシリコン膜３４は、開口部を有するように形成される。図２７の（ｃ）に示されているように、Ｃ−Ｃ’断面において、電荷蓄積膜（ＯＮＯ膜）３３とメモリゲートポリシリコン膜３４とは、素子分離領域１９の上にも形成される。
【００９０】
図２７の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、トレンチ内部に露出していた素子分離領域１９の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。メモリゲートポリシリコン膜３４は、開口部を有するように形成される。第１保護酸化膜３５は、その開口部の底面を覆うように形成される。図２７の（ｅ）に示されているように、第１保護酸化膜３５は、後の工程でメモリゲートシリサイド２２が構成される部分に対応して形成される。
【００９１】
図２８は、第２実施形態の半導体装置１０を製造するための第５工程の状態を例示する図である。図２８の（ａ）は、その第５工程の半導体材料を上から見た平面図である。図２８の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２８の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２８の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２８の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００９２】
図２８に示されているように、第５工程において、メモリゲートポリシリコン膜３４をエッチバックしてメモリゲート６を形成する。図２８の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、トレンチの内部に、対向するようにメモリゲート６が形成される。その対向するメモリゲート６の間において、電荷蓄積膜（ＯＮＯ膜）３３が露出する。図２８の（ｃ）に示されているように、Ｃ−Ｃ’断面においては、素子分離領域１９と半導体基板２の表面を覆う電荷蓄積膜（ＯＮＯ膜）３３が残留している。
【００９３】
図２８の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、トレンチ内部のコントロールゲート５の側方および第１保護酸化膜３５の下に、メモリゲートコンタクト領域６ａとなるメモリゲートポリシリコン膜３４が残留する。また、そのメモリゲートポリシリコン膜３４は、コントロールゲート５の側方にも残留する。図２８の（ｅ）に示されているように、Ｅ−Ｅ’断面において、第１保護酸化膜３５の下にメモリゲートコンタクト領域６ａが構成される。
【００９４】
図２９は、第２実施形態の半導体装置１０を製造するための第６工程の状態を例示する図である。図２９の（ａ）は、その第６工程の半導体材料を上から見た平面図である。図２９の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２９の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２９の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２９の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００９５】
図２９に示されているように、第６工程において、トレンチ内部の対向するメモリゲート６の間に設けられている電荷蓄積膜（ＯＮＯ膜）３３を除去して、メモリゲート６の下に電荷蓄積層７を形成する。その後、露出した半導体基板２に不純物（例えば、１４／ｃｍ２程度のＡｓ）を注入してＬＤＤ領域９となる拡散層を、そのトレンチ底面に形成する。このとき、コンタクト領域において、メモリゲートコンタクト領域６ａの上に構成されていた第１保護酸化膜３５を除去する。
【００９６】
図２９の（ｂ）に示されているように、第６工程において、Ｂ−Ｂ’断面において、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去する。またこのとき、コントロールゲート５とメモリゲート６の間に設けられている電荷蓄積膜（ＯＮＯ膜）３３は、残留してコントロールゲート５とメモリゲート６とを電気的に絶縁する。図２９の（ｃ）に示されているように、Ｃ−Ｃ’断面において、ＬＤＤ領域９は、素子分離領域１９の間に形成される。図２９の（ｄ）に示されているように、Ｄ−Ｄ’断面では、第１保護酸化膜３５を除去してメモリゲートコンタクト領域６ａの表面を露出する。また、メモリゲートコンタクト領域６ａの下の電荷蓄積膜（ＯＮＯ膜）３３を残したまま、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去することで、電荷蓄積層７を形成する。図２９の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第１保護酸化膜３５と電荷蓄積膜（ＯＮＯ膜）３３とが除去され、素子分離領域１９の表面が露出する。
【００９７】
図３０は、第２実施形態の半導体装置１０を製造するための第７工程の状態を例示する図である。図３０の（ａ）は、その第７工程の半導体材料を上から見た平面図である。図３０の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３０の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３０の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３０の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【００９８】
図３０に示されているように、第７工程において、半導体材料を全体的に覆う酸化膜（図示されず）を成膜した後、その酸化膜をエッチバックしてセルサイドウォール１４を形成する。図３０の（ｂ）に示されているように、Ｂ−Ｂ’断面では、第７工程において、メモリゲート６の側面と上面、およびコントロールゲート５の上面をセルサイドウォール１４で覆う。そのセルサイドウォール１４は、Ｂ−Ｂ’断面において、対向するように構成される。図３０の（ｃ）に示されているように、Ｃ−Ｃ’断面は、対向するセルサイドウォール１４の間の開口部分に対応し、素子分離領域１９の間のＬＤＤ領域９が露出している。
【００９９】
図３０の（ｄ）に示されているように、第７工程では、Ｄ−Ｄ’断面において、メモリゲートコンタクト領域６ａの一部とコントロールゲート５の上面とをセルサイドウォール１４で覆う。そのセルサイドウォール１４は、開口部を有し、対向するように構成される。図３０の（ｅ）に示されているように、第７工程において、メモリゲートコンタクト領域６ａの上面が露出する。
【０１００】
図３１は、第２実施形態の半導体装置１０を製造するための第８工程の状態を例示する図である。図３１の（ａ）は、その第８工程の半導体材料を上から見た平面図である。図３１の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３１の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３１の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３１の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【０１０１】
第８工程において、コンタクト領域に、その対向するセルサイドウォール１４の間のメモリゲートコンタクト領域６ａを覆う第２保護酸化膜３６を形成する。図３１の（ｂ）に示されているように、第８工程において、Ｂ−Ｂ’断面では、コントロールゲート５の上面と、コントロールゲート５の外側のトレンチ外部の半導体基板２の表面とが露出する。図３１の（ｃ）に示されているように、Ｃ−Ｃ’断面では、ＬＤＤ領域９の表面が露出する。図３１の（ｄ）に示されているように、Ｄ−Ｄ’断面では、トレンチ内部のコントロールゲート５の上面と、メモリゲートコンタクト領域６ａの表面を覆う第２保護酸化膜３６を形成する。図３１の（ｅ）に示されているように、第８工程において、Ｅ−Ｅ’断面では、メモリゲートコンタクト領域６ａの表面と側面とを覆う第２保護酸化膜３６を形成する。また、第２保護酸化膜３６は、メモリゲートコンタクト領域６ａの下に構成されている電荷蓄積層７の側面を覆う。
【０１０２】
図３２は第２実施形態の半導体装置１０を製造するための第９工程の状態を例示する図である。図３２の（ａ）は、その第９工程の半導体材料を上から見た平面図である。図３２の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３２の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３２の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３２の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【０１０３】
図３２（ａ）〜（ｅ）に示されているように、第９工程において、半導体材料を全面的に覆うポリシリコン膜３７を形成する。そのポリシリコン膜３７は、露出しているＬＤＤ領域９を覆う。半導体装置１０がロジック部を備えている場合、記憶素子領域を保護しつつ、そのロジック部が構成される領域（図示されず）における、回路素子の製造工程（例えば、ウェル形成〜ゲート形成〜エクステンション形成）を行う。その後、ロジック部の形成時に記憶素子領域にも形成された酸化膜やポリシリコン膜を除去する。
【０１０４】
図３３は、第２実施形態の半導体装置１０を製造するための第１０工程の状態を例示する図である。図３３の（ａ）は、その第１０工程の半導体材料を上から見た平面図である。図３３の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３３の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３３の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３３の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【０１０５】
第１０工程において、全面に構成されていたポリシリコン膜３７をエッチバックして、ポリシリコンサイドウォール３７ａを形成する。図３３の（ｂ）に示されているように、Ｂ−Ｂ’断面において、ポリシリコンサイドウォール３７ａは、メモリゲート６の側面と上面とを覆うように構成される。また、ポリシリコンサイドウォール３７ａの間は、ＬＤＤ領域９の表面が露出している。図３３の（ｃ）に示されているように、Ｃ−Ｃ’断面において、素子分離領域１９の間のＬＤＤ領域９を露出する。図３３の（ｄ）に示されているように、全面に構成されていたポリシリコン膜３７をエッチバックして、ポリシリコンサイドウォール３７ａを形成する。Ｄ−Ｄ’断面において、ポリシリコンサイドウォール３７ａは、対向するように構成され、その二つのポリシリコンサイドウォール３７ａの間の第２保護酸化膜３６の表面が露出する。図３３の（ｅ）に示されているように、Ｅ−Ｅ’断面では、ポリシリコンサイドウォール３７ａが、メモリゲートコンタクト領域６ａの上の第２保護酸化膜３６を覆っている。
【０１０６】
図３４は、第２実施形態の半導体装置１０を製造するための第１１工程の状態を例示する図である。図３４の（ａ）は、その第１１工程の半導体材料を上から見た平面図である。図３４の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３４の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３４の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３４の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【０１０７】
第１１工程において、レジストマスク（図示されず）を用いてコンタクト領域のポリシリコンサイドウォール３７ａを除去する。図３４の（ｂ）、（ｃ）に示されているように、記憶素子領域のポリシリコンサイドウォール３７ａは、第８工程と同じ状態を維持する。図３４の（ｄ）に示されているように、コンタクト領域において、Ｄ−Ｄ’断面では、ポリシリコンサイドウォール３７ａが除去される。図３４の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第２保護酸化膜３６を覆っていたポリシリコンサイドウォール３７ａが除去される。このとき、メモリゲートコンタクト領域６ａの側方に構成されていたポリシリコンサイドウォール３７ａは、レジストマスクによって保護される。コンタクト領域のポリシリコンサイドウォール３７ａを除去した後、そのレジストマスクを取り除く。
【０１０８】
図３５は、第２実施形態の半導体装置１０を製造するための第１２工程の状態を例示する図である。図３５の（ａ）は、その第１２工程の半導体材料を上から見た平面図である。図３５の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３５の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３５の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３５の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【０１０９】
第１２工程において、ＬＤＤ領域９の表面と、ポリシリコンサイドウォール３７ａの表面とを酸化膜（図示されず）で保護し、窒化膜３２を除去する。その後、その酸化膜とコントロールゲート５の上のセルサイドウォール１４を除去する。このとき、隣接するＬＤＤ領域９の間の素子分離領域１９が低くなることがある。図３５の（ａ）を参照すると、第２実施形態において、隣接する記憶素子１のＬＤＤ領域９は、ポリシリコンサイドウォール３７ａで接続されている。このポリシリコンサイドウォール３７ａは、後の工程において、第１拡散層側シリサイド１１となり、隣り合う記憶素子１の第１ソース／ドレイン拡散層３を電気的に接続する。そのため、素子分離領域１９の高さに影響されること無く記憶素子１を構成することができる。
【０１１０】
図３５の（ｂ）に示されているように、第１２工程において、Ｂ−Ｂ’断面では、コントロールゲート５の上面と、コントロールゲート５の外側の半導体基板２の表面とが露出する。図３５の（ｃ）に示されているように、Ｃ−Ｃ’断面では、一時的に酸化膜（図示されず）で覆われていたＬＤＤ領域９の表面が露出する。図３５の（ｄ）に示されているように、Ｄ−Ｄ’断面では、コントロールゲート５の上面と、メモリゲートコンタクト領域６ａの表面の一部と、コントロールゲート５の外側の素子分離領域１９の表面とが露出する。図３５の（ｅ）に示されているように、第１２工程において、Ｅ−Ｅ’断面では、メモリゲートコンタクト領域６ａの側面に、サイドウォール状にセルサイドウォール１４が形成される。
【０１１１】
図３６は、第２実施形態の半導体装置１０を製造するための第１３工程の状態を例示する図である。図３６の（ａ）は、その第１３工程の半導体材料を上から見た平面図である。図３６の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３６の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３６の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３６の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
【０１１２】
図３６の（ｂ）、（ｃ）に示されているように、第１３工程において、メモリゲート６またはコントロールゲート５をマスクとして作用させ、第１ソース／ドレイン拡散層３および第２ソース／ドレイン拡散層４を形成するための不純物（例えば、Ａｓを２Ｅ１５／ｃｍ２）を注入する。その後、ポリシリコンサイドウォール３７ａとその間の第１ソース／ドレイン拡散層３とをシリサイド化して第１拡散層側シリサイド１１を形成する。このとき、同時に、第２拡散層側シリサイド１２と、コントロールゲートシリサイド１３とを形成する。図３６の（ｄ）、（ｅ）に示されているように、第１３工程では、コンタクト領域において、メモリゲートシリサイド２２が形成される。
【０１１３】
その後、サイドウォール１５を形成した後、層間絶縁膜１８（図示されず）を構成し、第１ソース／ドレインコンタクト１６、第２ソース／ドレインコンタクト１７を形成するためのコンタクトホール（図示されず）を構成する。
【図面の簡単な説明】
【０１１４】
【図１】図１は、本実施形態の記憶素子１の立体的な構成を例示する斜視図である。
【図２】図２は、本実施形態の半導体装置１０の構成を例示する平面図である。
【図３】図３は、本実施形態の半導体装置１０の断面の構成を例示する断面図である。
【図４】図４は、本実施形態の半導体装置１０の断面の構成を例示する断面図である。
【図５】図５は、コンタクト領域２１の断面の構成を例示する断面図である。
【図６】図６は、コンタクト領域２１の断面の構成を例示する断面図である。
【図７】図７は、本実施形態の半導体装置１０を製造するための第１工程の状態を例示する図である。
【図８】図８は、本実施形態の半導体装置１０を製造するための第２工程の状態を例示する図である。
【図９】図９は、本実施形態の半導体装置１０を製造するための第３工程の状態を例示する図である。
【図１０】図１０は、本実施形態の半導体装置１０を製造するための第４工程の状態を例示する図である。
【図１１】図１１は、本実施形態の半導体装置１０を製造するための第５工程の状態を例示する図である。
【図１２】図１２は、本実施形態の半導体装置１０を製造するための第６工程の状態を例示する図である。
【図１３】図１３は、本実施形態の半導体装置１０を製造するための第７工程の状態を例示する図である。
【図１４】図１４は、本実施形態の半導体装置１０を製造するための第８工程の状態を例示する図である。
【図１５】図１５は、本実施形態の半導体装置１０を製造するための第９工程の状態を例示する図である。
【図１６】図１６は、本実施形態の半導体装置１０を製造するための第１０工程の状態を例示する図である。
【図１７】図１７は、本実施形態の半導体装置１０を製造するための第１１工程の状態を例示する図である。
【図１８】図１８は、第２実施形態の記憶素子１の立体的な構成を例示する斜視図である。
【図１９】図１９は、第２実施形態の半導体装置１０を上面から見たときの構成を例示する平面図である。
【図２０】図２０は、第２実施形態の半導体装置１０の断面の構成を例示する断面図である。
【図２１】図２１は、第２実施形態の半導体装置１０の断面の構成を例示する断面図である。
【図２２】図２２は、第２実施形態の半導体装置１０における、コンタクト領域２１の断面の構成を例示する断面図である。
【図２３】図２３は、第２実施形態の半導体装置１０における、コンタクト領域２１の断面の構成を例示する断面図である。
【図２４】図２４は、第２実施形態の半導体装置１０を製造するための第１工程の状態を例示する図である。
【図２５】図２５は、第２実施形態の半導体装置１０を製造するための第２工程の状態を例示する図である。
【図２６】図２６は、第２実施形態の半導体装置１０を製造するための第３工程の状態を例示する図である。
【図２７】図２７は、第２実施形態の半導体装置１０を製造するための第４工程の状態を例示する図である。
【図２８】図２８は、第２実施形態の半導体装置１０を製造するための第５工程の状態を例示する図である。
【図２９】図２９は、第２実施形態の半導体装置１０を製造するための第６工程の状態を例示する図である。
【図３０】図３０は、第２実施形態の半導体装置１０を製造するための第７工程の状態を例示する図である。
【図３１】図３１は、第２実施形態の半導体装置１０を製造するための第８工程の状態を例示する図である。
【図３２】図３２は、第２実施形態の半導体装置１０を製造するための第９工程の状態を例示する図である。
【図３３】図３３は、第２実施形態の半導体装置１０を製造するための第１０工程の状態を例示する図である。
【図３４】図３４は、第２実施形態の半導体装置１０を製造するための第１１工程の状態を例示する図である。
【図３５】図３５は、第２実施形態の半導体装置１０を製造するための第１２工程の状態を例示する図である。
【図３６】図３６は、第２実施形態の半導体装置１０を製造するための第１３工程の状態を例示する図である。
【符号の説明】
【０１１５】
１０…半導体装置
１…記憶素子
１ａ…第１メモリセル
１ｂ…第２メモリセル
２…半導体基板
３…第１ソース／ドレイン拡散層
４…第２ソース／ドレイン拡散層
５…コントロールゲート
６…メモリゲート
６ａ…メモリゲートコンタクト領域
７…電荷蓄積層（ＯＮＯ膜）
８…ゲート絶縁膜
９…ＬＤＤ領域
１１…第１拡散層側シリサイド
１２…第２拡散層側シリサイド
１３…コントロールゲートシリサイド
１４…セルサイドウォール
１５…サイドウォール
１６…第１ソース／ドレインコンタクト
１７…第２ソース／ドレインコンタクト
１８…層間絶縁膜
１９…素子分離領域
２１…コンタクト領域
２２…メモリゲートシリサイド
２３…メモリゲートコンタクト
３１…酸化膜
３２…窒化膜
３３…電荷蓄積膜（ＯＮＯ膜）
３４…メモリゲートポリシリコン膜
３５…第１保護酸化膜
３６…第２保護酸化膜
３７…ポリシリコン膜
３７ａ…ポリシリコンサイドウォール
４１…第１チャネル領域
４２…第２チャネル領域
４３…第３チャネル領域
【図１】
2010016178.tif 000003
【図２】
2010016178.tif 000004
【図３】
2010016178.tif 000005
【図４】
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【図５】
2010016178.tif 000007
【図６】
2010016178.tif 000008
【図７】
2010016178.tif 000009
【図８】
2010016178.tif 000010
【図９】
2010016178.tif 000011
【図１０】
2010016178.tif 000012
【図１１】
2010016178.tif 000013
【図１２】
2010016178.tif 000014
【図１３】
2010016178.tif 000015
【図１４】
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【図１５】
2010016178.tif 000017
【図１６】
2010016178.tif 000018
【図１７】
2010016178.tif 000019
【図１８】
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【図１９】
2010016178.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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