(57)【要約】【課題】  本発明の課題は、電源のオン・オフのタイミングの異なる複数のセルアレイ領域を伝播する信号のタイミングを最適化することを目的とする。【解決手段】  上記課題は、異なる電源制御のタイミングを有する複数のパワードメインにおいて伝播する信号のタイミングエラーを検出するエラー検出手段と、前記信号が伝播する経路におけるエラーセルに対する隣接パワードメインと該エラーセルが配置されているパワードメインとの電源制御のタイミングに基づいて該隣接パワードメインに挿入するためのセル種別を決定するセル種別決定手段と、前記セル種別決定手段によって決定されたセル種別のセルを該隣接パワードメインに挿入配置するセル挿入配置手段とを有する回路設計装置により達成される。【選択図】  図４
2010015306.tif 000002
【特許請求の範囲】
【請求項１】
タイミング情報に基づいて、タイミングエラーが発生するセルを検出するエラー検出手段と、
結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出する信号経路検出手段と、
前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択するセル種別選択部とを有することを特徴とする回路設計装置。
【請求項２】
前記セル種別選択部は、前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と、前記信号経路に挿入されるセルを含む領域の電源制御の条件とが同じ場合に、前記信号経路に挿入されるセルとして、通常セルを選択することを特徴とする請求項１に記載の回路設計装置。
【請求項３】
コンピュータが、
タイミング情報に基づいて、タイミングエラーが発生するセルを検出し、
結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出し、
前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択することを特徴とする回路設計方法。
【請求項４】
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と、前記信号経路に挿入されるセルを含む領域の電源制御の条件とが同じ場合に、前記信号経路に挿入されるセルとして、通常セルを選択することを特徴とする請求項３に記載の回路設計方法。
【請求項５】
コンピュータに、
タイミング情報に基づいて、タイミングエラーが発生するセルを検出させ、
結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出させ、
前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択させることを特徴とする回路設計プログラム。
【請求項６】
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件が常時電源が供給される条件の場合に、前記信号経路に挿入されるセルとして、常時電源が供給されるセルを選択させることを特徴とする請求項５に記載の回路設計プログラム。
【請求項７】
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と、前記信号経路に挿入されるセルを含む領域の電源制御の条件とが同じ場合に、前記信号経路に挿入されるセルとして、前記信号経路に挿入されるセルを含む領域の電源制御の条件に基づいて動作するセルを選択させることを特徴とする請求項５に記載の回路設計プログラム。
【請求項８】
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件は選択的に電源がオン・オフされる条件であり、前記信号経路に挿入されるセルを含む領域の電源制御の条件は常時電源が供給される条件である場合に、前記信号経路に挿入されるセルとして、前記選択的に電源がオン・オフされるセルを選択させることを特徴とする請求項５に記載の回路設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
電源のオン・オフのタイミングが異なる複数の領域を有する半導体集積回路の回路設計装置、回路設計方法、及び回路設計プログラムに関する。
【背景技術】
【０００２】
従来より、半導体製造プロセスの高技術化による微細化は、ＬＳＩ（Large Scale Integration）の高性能化及び高機能化を実現してきた。更に、複数のプロセッサを搭載したＬＳＩが種々開発されるようになった。その一方で、消費電力や待機電力が増大してＬＳＩの構成回路の動作に影響を与えるなどの問題もあり、低電力化がＬＳＩの性能を維持する上でも重要な課題となってきた。
【０００３】
ＬＳＩの構成回路を機能別にブロック化し、それらブロックの電源系統を、電源が常時オンになっている非制御電源グループと、電源をオン・オフできる制御電源グループとに分けて、処理の必要とするブロックにのみ電源がオンとなるようにした技術が提案されている。また、ＬＳＩを構成するセル内に２種類の電源幹線を備え、いずれかに選択的に接続することによって選択に応じた電位をセル内の構成部に供給するようにした技術が提案されている。
【特許文献１】特開２００３−２０９６１６号公報
【特許文献２】特開２００３−２１８２１０号公報
【特許文献３】特開２００４−２２８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の回路設計には、電源のオン・オフの条件が異なる複数の領域を跨ぐ信号経路がある場合に、タイミングエラーを調整するセルが信号経路に無作為に挿入されると、挿入されたセルへ電源が供給されない期間が生じることにより、信号経路において信号が伝播しない期間が生じるという問題がある。
【課題を解決するための手段】
【０００５】
開示の回路設計装置は、タイミング情報に基づいて、タイミングエラーが発生するセルを検出するエラー検出手段と、結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出する信号経路検出手段と、前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択するセル種別選択部とを有する。
【発明の効果】
【０００６】
開示の回路設計装置では、タイミングエラーが生じた場合に信号経路に挿入されるセルが電源制御情報に基づいて選択されるので、挿入されるセルへの電源供給が適切に行われ、信号伝播の不具合が解消される。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００８】
図１は、回路設計装置の構成例を示す図である。図１において、回路設計装置１００は、コンピュータ装置であって、中央処理装置７ａとメインプログラム記憶部７ｂとを備えた制御部７と、一時記憶部７ｃと、入出力処理部８と、レイアウトデータを格納する第１の記憶部１０と、ライブラリデータを格納する第２の記憶部２０と、回路設計装置としての機能を実現するためのプログラムなどを格納する第３の記憶部３０とを有する。第１から第３の記憶部１０から３０は、１つの記憶装置に夫々の記憶領域が割り当てられてもよいし、別々の記憶装置として回路設計装置１００に備えられていてもよい。
【０００９】
制御部７は、中央処理装置７ａによって、メインプログラム記憶部７ｂに格納された基本オペレーティングシステムに係るプログラムを実行して回路設計装置１００全体を制御する。さらに、制御部７は、第１から第３の記憶部１０から３０と一時記憶部７ｃとを用いて回路設計装置１００としての機能を実行及び制御する。
【００１０】
第１の記憶部１０は、レイアウトデータを記憶するための記憶部であり、ＬＳＩ論理設計データ（ネットリスト）１１と、ＬＳＩ物理設計データ１２と、タイミング制約データ１３と、制御パラメータ１４と、物理レイアウトデータ１５とを記憶している。
【００１１】
ＬＳＩ論理設計データ（ネットリスト）１１は、機能モジュールを全て含むチップトップにおける結線情報などのネットリストを示すデータである。ＬＳＩ物理設計データ１２は、機能モジュール名のリストと機能モジュールの配置とを示すデータである。タイミング制約データ１３は、タイミングを考慮した配置処理時に参照されるデータであり、回路のクロック情報、マルチパス、フォールトパス等が記述されている。
【００１２】
制御パラメータ１４は、自動配置処理を制御するための種々のパラメータである。制御パラメータ１４には、低消費電力化となるような配置条件が記述されている。制御パラメータ１４に従って、複数の供給電源系統において、ＬＳＩに電源が投入されている期間において、電源が常時オンとなるセルアレイ領域と電源がオン・オフされて消費電力化されるセルアレイ領域とがＬＳＩのレイアウト領域内に生成される。以下、供給電源の制御状態の異なる電源系統毎のセルアレイ領域をパワードメイン（ＰＤ）と言う。また、制御パラメータ１４はモード情報１４ｍを含む。モード情報１４ｍは、階層化された複数のパワードメインにおいて低消費電力化のためになされるモード毎の各パワードメインのオン・オフ状態を示す電源制御情報である。
【００１３】
物理レイアウトデータ１５は、制御部７から出力された各セルの配置のデータである。
【００１４】
第２の記憶部２０は、ライブラリデータを記憶するための記憶部であり、セルタイミングライブラリ２１と、セル物理ライブラリ２２とを記憶している。
【００１５】
セルタイミングライブラリ２１は、ユニットセル、マクロセルなどのタイミングライブラリである。セル物理ライブラリ２２は、種々のユニットセル、マクロセルなどの情報を管理し、セル毎に属性が示される。例えば、セル物理ライブラリ２２には種々のバッファが管理されており、バッファセル毎にバッファの属性として端子、トランジション、負荷、パワータイプなどに係る情報が対応付けられている。例えば、パワータイプが常時オンであるのか又はオン・オフ制御されるのかが示されている。パワータイプは、常時オンであるバッファセルをＡＯＢセル、またオン・オフ制御されるバッファセルを通常バッファとし、以下の説明でバッファの種別として参照される。
【００１６】
第３の記憶部３０は、回路設計ツールプログラム３１を記憶するための記憶部であり、回路設計ツールプログラム３１は、制御部７の中央演算装置７ａによって実行され、後述される回路設計処理を実現する。回路設計ツールプログラム３１は、ＣＤ−ＲＯＭ等の記憶媒体又はプラグアンドプレイなどによって接続可能な外部記憶装置からインストーラによって第３の記憶部３０へロードしてもよい。また、回路設計装置１００がネットワークに接続可能な通信装置を備えている場合、ネットワークを介して回路設計ツールログラムをダウンロードしてもよい。
【００１７】
回路設計ツールプログラム３１による回路設計処理について図２で説明する。図２は、回路設計処理を説明するためのフローチャート図である。図２において、設計者は、ＬＳＩの機能仕様に基づいてデザイン入力し（ステップＳ４１）、機能毎に対応するマクロを配置する（ステップＳ４２）。回路設計ツールプログラム３１を実行する制御部７によって、設計者のデザイン入力及びマクロ配置に基づいてＬＳＩ論理設計データ１１が作成される。
【００１８】
制御部７は、制御パラメータ１４を参照してＬＳＩ論理設計データ１１を用いてセルを自動配置し（ステップＳ４３）、続けて各供給電源系統に従って電源配線を行う（ステップＳ４４）。複数の供給電源系統において、電源が常時オンとなるパワードメインと電源がオン・オフされて消費電力化されるパワードメインとがＬＳＩのレイアウト領域内に生成される。
【００１９】
更に、制御部７は、タイミング制約データ１３とセルタイミングライブラリ２１とを参照してタイミング最適化を行うと共に、複数のパワードメインを介して伝播される信号がある場合には、制御パラメータ１４のモード情報１４ｍを用いて挿入するバッファのセル種別を判断し、挿入の要否及び配置位置を決定する（ステップＳ４５）。この際、ＬＳＩに電源が投入されている期間において、電源が常時供給されるＡＯＢ（Always On Buffer）セルの挿入を決定した場合は、ＡＯＢセルに対して常時電源が供給されるようにグローバルな常時オン電源にＡＯＢバッファを接続する。
【００２０】
複数のパワードメインを介して伝播される信号とは、例えば、図３に例示されるように、電源が常時オンとなる規定値をもつＰＤ（パワードメイン）０に配置されるセル１から低消費電力化により電源がオン・オフ制御されるＰＤ１を経由して電源がオン・オフ制御されるＰＤ２に配置されるセル３へと供給されるような信号である。複数のパワードメインを介して伝播される信号の信号経路のレイアウトは、例えば、ＰＤ０、ＰＤ１及びＰＤ２に含まれるように配線されるレイアウトになる。制御パラメータ１４のモード情報１４ｍを用いて電源を常時オンとするＡＯＢセルの挿入を決定した場合は、例えば、図３に示すように、ＡＯＢセル９がＰＤ１に挿入・配置される。
【００２１】
その後、制御部７は、クロックツリー合成（ＣＴＳ：Clock Tree Synthesis）を行って、クロックバッファをツリー状に配置してクロック信号の位相を最適化する（ステップＳ４６）。そして、制御部７は、信号線などの配線を行い、物理レイアウトデータ１５を出力する（ステップＳ４７）。
【００２２】
図３は、ＬＳＩ設計の例を示す図である。図３に例示されるＬＳＩ８では、レイアウト領域に規定値となる常時オンで電源供給されるＰＤ０と、低消費電力化により異なるタイミングで供給電源がオン・オフ制御されるＰＤ１及びＰＤ２と、所定の電源制御されるＰＤ３などによる複数のセルアレイ領域が形成される。
【００２３】
常時オンのＰＤ０に配置されたセル１からオン・オフ制御されるＰＤ２に配置されたセル３へと、オン・オフ制御されるＰＤ１を介して信号が伝播される場合、タイミング解析でスルーエラー（slew error）が検出される。このような場合に、図２のステップＳ４５のタイミング最適化での処理において、グローバルな常時オン電源へと接続されるＡＯＢセル９を挿入することによってスルーエラーを解消することができる。
【００２４】
この設計例のように、ＰＤ０の領域内にＰＤ１が形成され、更にＰＤ１の領域内にＰＤ２が形成された場合には、ＰＤ０からセル３への信号はＰＤ１を経由するため、ＡＯＢセル９を挿入して信号伝播を継続させる。以上に述べたＡＯＢセル９の挿入判断によって、回路設計を効率的に行うことができる。また設計者の作業負担及び工数を軽減することができる。
【００２５】
このように階層化された複数のパワードメインにおいて、電源供給されるオン・オフのタイミングが隣接するパワードメインと異なる場合にＡＯＢセルを挿入するように処理される。
【００２６】
図２のステップＳ４５のタイミング最適化の処理について図４及び図５で説明する。図４は、図２のステップＳ４５におけるＡＯＢセル挿入を判断するタイミング最適化の処理を説明するためのフローチャート図である。図４において、ＡＯＢセル挿入を判断するタイミング最適化の処理を行う制御部７は、タイミング解析を行ってスルーエラーなどのタイミングエラーを検出すると（ステップＳ５１）、スルーエラーを発生したセルに対してリピータが挿入される経路と、信号が伝播する経路における隣接パワードメインとを特定する（ステップＳ５２）。
【００２７】
図３の設計例では、セル３にスルーエラーが発生し、ＰＤ１がセル３の隣接パワードメインとなる。図５（Ａ）に例示されるように、制御部７は、ＬＳＩ論理設計データ１１からスルーエラーが発生したセル３との結線情報からセル１を特定し、ＬＳＩ物理設計データ１２から取得したセル１及びセル３の配置位置と制御パラメータ１４からセル１が配置されるＰＤ０及びセル３が配置されるＰＤ２の情報、またセル３のＰＤ２の隣接パワードメインとなるＰＤ１の情報を取得する。このように隣接パワードメインが特定される他、スルーエラーが発生したセルのパワードメインと、そのセルへ信号の送信元のセルのパワードメインとが特定される。
【００２８】
そして、制御部７は、制御パラメータ１４のモード情報１４ｍを参照して、階層化された複数のパワードメインにて低消費電力化のためのモード毎に、挿入するバッファの種別を決定する（ステップＳ５３）。
【００２９】
例えば、図５（Ｂ）に例示されるように、モード情報１４ｍによって、図３の設計例におけるＰＤ０、ＰＤ１、ＰＤ２に対してモード１からモード３が定義されている。モード１では、ＰＤ０の電源状態はオン、ＰＤ１の電源状態はオン、ＰＤ２の電源状態はオンと制御される。モード２では、ＰＤ０の電源状態はオン、ＰＤ１の電源状態はオフ、ＰＤ２の電源状態はオンと制御される。モード３では、ＰＤ０の電源状態はオン、ＰＤ１の電源状態はオフ、ＰＤ２の電源状態はオフと制御される。
【００３０】
ＰＤ２の電源状態がオンのときに隣接パワードメインとなるＰＤ１の電源状態がオフとなるように電源制御されるモードではＡＯＢセルの挿入が選択される。従って、モード情報１４ｍの参照により、モード１では通常バッファセルの挿入で対応可能であり、モード２ではＡＯＢセルの挿入が選択されて通常バッファセルは選択されず、モード３では常バッファセルの挿入で対応可能であると判断できる。
【００３１】
挿入するバッファの種別がＡＯＢセルであると判断した時点で他モードの検証をすることなくバッファの種別が特定される。この場合、ＡＯＢセルとなる。一方、全モードにおいて通常バッファが挿入するバッファの種別であった場合、モード全てを検証した後に挿入するバッファの種別が特定される。この場合、通常バッファとなる。
【００３２】
なお、ＰＤ１にＡＯＢセルが挿入されても、ＰＤ１の他のセルは、レイアウトデータに基づいて設定されるタイミングで電源のオン・オフ制御がされる。従って、タイミングエラーが解消され、低消費電力のための制御が継続される。
【００３３】
図４に戻り、制御部７は、特定したバッファの種別に対応するセルをセル物理ライブラリ２２から検索し（ステップＳ５４）、取得したセルを隣接パワードメインに挿入・配置する（ステップＳ５５）。バッファの種別がＡＯＢセルであった場合、制御部７は、セル物理ライブラリ２２で管理さているセルのうちパワータイプが常時オンを示すＡＯＢセルを取得して、そのＡＯＢセルを隣接パワードメインに挿入・配置する。一方、バッファの種別が通常バッファであった場合、制御部７は、オン・オフ制御されるバッファセルを取得して、そのバッファセルを隣接パワードメインに挿入・配置する。
【００３４】
続けて、制御部７は、ステップＳ５３で特定したバッファの種別はＡＯＢセルであったか否かを判断する（ステップＳ５６）。バッファの種別がＡＯＢセルではなく通常バッファであった場合、制御部７はこの処理を終了する。一方、バッファの種別がＡＯＢセルの場合、制御部７は隣接パワードメインに配置したＡＯＢセルに電源ＶＤＤを接続して（ステップＳ５７）、この処理を終了する。
【００３５】
以上に述べたように、開示された実施形態によれば、タイミングエラーの発生によってセル（例えばバッファセル）を挿入する場合には、配置する隣接パワードメインを特定し、どの種別のセルを挿入するかが決定される。また、セルアレイ領域の電源制御に基づいて挿入すべきバッファの種別と挿入する配置位置とを選択して、電源のオン・オフのタイミングの異なる複数のセルアレイ領域を伝播する信号のタイミング調整が行われる。
【００３６】
なお、図３では信号経路がＰＤ０、ＰＤ１及びＰＤ２の３つのパワードメインに含まれる例を示したが、信号経路を含むパワードメインの数は３つに限定されない。
【００３７】
例えば、図４の処理により、タイミングエラーが発生するセル３に接続される信号経路を含むパワードメインが２つ、又は３つよりも多くても、図１の制御部７が信号経路に挿入するリピータの位置に基づいて、リピータが挿入されるパワードメインを検出してもよい。
【００３８】
次いで、図１の制御部７はタイミングエラーを検出したセル３を含むＰＤ２とリピータが挿入されるパワードメインとの電源制御の条件を示す電源制御情報を参照する。
【００３９】
図１の制御部７は、参照した電源制御情報に基づいて、ＰＤ２が常時電源が供給されるパワードメインの場合には、信号の伝播が妨げられないように、挿入するリピータをＡＯＢセルとする。
【００４０】
図１の制御部７は、参照した電源制御情報に基づいて、ＰＤ２の電源がオン・オフ制御される場合には、リピータが挿入されるパワードメインの電源制御の条件に応じて、リピータの種別をＡＯＢセル及び通常バッファから選択してよい。
【００４１】
すなわち、図１の制御部７は、タイミングエラーを修正する場合に挿入されるリピータを含むパワードメインの電源制御の条件だけでなく、リピータを含むパワードメインの電源制御の条件とタイミングエラーとなるセルを有するパワードメインの電源制御の条件との関係に基づいてリピータの種別を選択してもよい。
【００４２】
図１の制御部７は、例えば、参照した電源制御情報に基づいて、リピータが挿入されるパワードメインの電源のオン・オフのタイミングとＰＤ２の電源のオン・オフのタイミングとが同じ場合には、リピータが挿入されるパワードメインの電源制御によって信号伝播が妨げられないので、リピータを通常バッファとしてもよい。この場合には、リピータが挿入されるパワードメインの電源がオン・オフしても、リピータが挿入されるパワードメインに含まれる他のセルと同様の電源線にリピータが接続されるので、リピータと常時電源を供給する電源線との配線が不要になる。
【００４３】
常時電源を供給する電源線の配線数が少ない場合には、リピータと常時電源を供給する電源線との接続配線が長くなる場合があり、接続配線の領域を確保することや、再レイアウトの必要が生じる。以上に述べた実施形態によれば、リピータとして通常バッファを選択するので、接続配線の領域を確保することや再レイアウトが不要になり、設計工数が削減される。
【００４４】
一方で、図１の制御部７は、リピータが挿入されるパワードメインの電源のオン・オフのタイミングとＰＤ２の電源のオン・オフのタイミングとが異なる場合に、リピータが挿入されるパワードメインに対してＰＤ２のみ電源がオンになる期間がある場合には、信号の伝播を妨げられないように、リピータをＡＯＢセルとすればよい。
【００４５】
図５において、モード４として、ＰＯ０の電源状態がＯＮ、ＰＤ１の電源状態がＯＮ、ＰＤ２の電源状態がＯＦＦする場合も想定される。
【００４６】
電源制御情報（モード情報１４ｍ）においてモード２を含まずモード４を含む場合に、ＰＤ２でタイミングエラーが生じると、ＰＤ０及び／又はＰＤ１にリピータが挿入されることによりタイミングエラーの調整が行われる。
【００４７】
ＰＤ２に至る信号経路の伝播を途切れないようにするためには、ＰＤ２と同様のタイミングでリピータに電源が供給されればよい。すなわち、ＰＤ０及び／又はＰＤ１に常時電源が供給されている場合でも、挿入されるリピータとしてＡＯＢセル選択しなくてもよい。
【００４８】
従って、リピータがＰＤ２と同様の電源制御となるようにすれば、不要な電源供給が止められる。例えば、ＰＤ２と同様の電源配線をリピータに対して行うことにより、不要な電源供給が止められる。
【００４９】
半導体集積回路が高機能化する中で、タイミング調整のためのリピータの挿入は膨大な数になる場合がある。リピータが膨大な数になる場合に、信号経路に対して下流にあるパワードメインに対する電源のオン・オフのタイミングに基づいて、信号経路に対して上流にあるリピータの種別を選択してリピータへの電源供給を止めることで、消費電力が低減される。
【００５０】
セル物理ライブラリ２２に格納され管理されているＡＯＢセル９は、例えば、図６に示すような構造を示す。図６において、ＡＯＢセル９がセル枠２３に対してダブルハイトで構成される例が示されているが、シングルハイトであってもよい。
【００５１】
このＡＯＢセル９の構造例における各段（Ｒｏｗ）のＰチャネルウェル２７に形成されるメタル１層２４ａには略等間隔にウェルタップ２５が配置されＶＳＳ電位が与えられる。また、２段（Ｒｏｗ）の境界に形成されるメタル１層２４ｃに配置された２つのウェルタップ２５によって各Ｎチャネルウェル２６ｂはＶＤＤ電位を得る。このＶＤＤ電位は、ＡＯＢセル９が配置されたパワードメインの電源オン・オフの制御によって低消費電力化される電位である。一方、メタル１層２４ｂに配置されたウェルタップ２５によってＮチャネルウェル２６ａに常時オンでＶＹＹ電位が供給される。
【００５２】
例えばこのような構造を備えたＡＯＢセル９が図４に示すタイミング最適化での処理で選択され電源制御されるパワードメインに適宜自動的にレイアウトされる。図７は、ＡＯＢセル９がレイアウトされた場合のパターン概念図である。図７において、ＡＯＢセル９がＰＤ１に配置され常時オンとなるようにＶＤＤに電源接続された様子を示している。
【００５３】
上述より、異なる電源オン・オフのタイミングを有する複数のセルアレイ領域を伝播する信号において、その信号のタイミングを最適化する為に挿入するバッファ回路を各セルアレイ領域の電源のオン・オフ情報に基づき、挿入位置とそのバッファ回路の種別（通常バッファ又はオールウェイズオンバッファ）を選択し自動配置することができる。
【００５４】
なお、以上に述べた実施形態は、以上に述べた実施形態の機能を実行する装置、以上に述べた実施形態の機能をコンピュータに実行させるためのプログラム、又は、以上に述べた実施形態の機能をコンピュータが処理する方法に適用できる。
【００５５】
以上の説明に関し、更に以下の項を開示する。
（付記１）
異なる電源制御のタイミングを有する複数のパワードメインにおいて伝播する信号のタイミングエラーを検出するエラー検出手段と、
前記信号が伝播する経路におけるエラーセルに対する隣接パワードメインと該エラーセルが配置されているパワードメインとの電源制御のタイミングに基づいて該隣接パワードメインに挿入するためのセル種別を決定するセル種別決定手段と、
前記セル種別決定手段によって決定されたセル種別のセルを該隣接パワードメインに挿入配置するセル挿入配置手段とを有する回路設計装置。
（付記２）
前記セル種別決定手段は、少なくとも前記隣接パワードメインと前記エラーセルのパワードメインの前記電源制御のタイミングに基づいた電源オン・オフの状態の組み合わせを示すモード情報を参照して、少なくとも一のモードで電源を常時オンとするセルが必要であると判断した場合、前記隣接パワードメインに挿入するための前記セル種別に電源が常時オンとなるセルを指定するようにした付記１記載の回路設計装置。
（付記３）
前記セル挿入配置手段は、前記セル種別決定手段によって前記セル種別に電源が常時オンとなるセルが指定された場合、該セルを前記隣接パワードメインに挿入し常時オンとなうように電源接続するようにした付記２記載の回路設計装置。
（付記４）
前記セル種別決定手段は、少なくとも前記隣接パワードメインと前記エラーセルのパワードメインの前記電源制御のタイミングに基づいた電源オン・オフの状態の組み合わせを示すモード情報を参照して、全てのモードで通常セルを挿入すると判断した場合、前記隣接パワードメインに挿入するための前記セル種別に通常セルを指定するようにした付記１乃至３のいずれか一項記載の回路設計装置。
（付記５）
前記タイミングエラーを解消するために前記エラーセルに対してリピータを必要とする隣接パワードメインを特定する隣接パワードメイン特定手段を有するようにした付記１乃至４のいずれか一項記載の回路設計装置。
（付記６）
前記信号は電源が常時オンのパワードメインに配置されたセルから前記隣接パワードメインを介して伝播される付記１乃至５のいずれか一項記載の回路設計装置。
（付記７）
タイミング情報に基づいて、タイミングエラーが発生するセルを検出するエラー検出手段と、
結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出する信号経路検出手段と、
前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択するセル種別選択部とを有することを特徴とする回路設計装置。
（付記８）
前記セル種別選択部は、前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と、前記信号経路に挿入されるセルを含む領域の電源制御の条件とが同じ場合に、前記信号経路に挿入されるセルとして、通常セルを選択することを特徴とする付記７に記載の回路設計装置。
（付記９）
コンピュータが、
タイミング情報に基づいて、タイミングエラーが発生するセルを検出し、
結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出し、
前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択することを特徴とする回路設計方法。
（付記１０）
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と、前記信号経路に挿入されるセルを含む領域の電源制御の条件とが同じ場合に、前記信号経路に挿入されるセルとして、通常セルを選択することを特徴とする付記９に記載の回路設計方法。
（付記１１）
コンピュータに、
タイミング情報に基づいて、タイミングエラーが発生するセルを検出させ、
結線情報に基づいて、前記タイミングエラーが発生するセルに接続される信号経路を検出させ、
前記信号経路にセルを挿入する場合に、電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と前記信号経路に挿入されるセルを含む領域の電源制御の条件とに応じて、前記信号経路に挿入されるセルを選択させる
ことを特徴とする回路設計プログラム。
（付記１２）
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件が常時電源が供給される条件の場合に、前記信号経路に挿入されるセルとして、常時電源が供給されるセルを選択させることを特徴とする付記１１に記載の回路設計プログラム。
（付記１３）
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件と、前記信号経路に挿入されるセルを含む領域の電源制御の条件とが同じ場合に、前記信号経路に挿入されるセルとして、前記信号経路に挿入されるセルを含む領域の電源制御の条件に基づいて動作するセルを選択させることを特徴とする付記１１に記載の回路設計プログラム。
（付記１４）
前記電源制御情報に基づいて、前記タイミングエラーが発生するセルを含む領域の電源制御の条件は選択的に電源がオン・オフされる条件であり、前記信号経路に挿入されるセルを含む領域の電源制御の条件は常時電源が供給される条件である場合に、前記信号経路に挿入されるセルとして、前記選択的に電源がオン・オフされるセルを選択させることを特徴とする付記１１に記載の回路設計プログラム。
【００５６】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００５７】
【図１】回路設計装置の構成例を示す図である。
【図２】回路設計処理を説明するためのフローチャート図である。
【図３】ＬＳＩ設計の例を示す図である。
【図４】図２のステップＳ４５におけるＡＯＢセル挿入を判断するタイミング最適化の処理を説明するためのフローチャート図である。
【図５】異なるタイミングで電源制御される複数のパワードメインの例を示す図である。
【図６】ＡＯＢセルの構造例を示す図である。
【図７】ＡＯＢセルがレイアウトされた場合のパターン概念図である。
【符号の説明】
【００５８】
７            制御部
７ａ          中央演算装置
７ｂ          メインプログラム記憶部
７ｃ          一時記憶部
１０          第１の記憶部（レイアウトデータ）
１１          ＬＳＩ論理設計データ（ネットリスト）
１２          ＬＳＩ物理設計データ
１３          タイミング制約データ
１４          制御パラメータ
１４ｍ        モード情報
１５          物理レイアウトデータ
２０          第２の記憶部（ライブラリデータ）
２１          セルタイミングライブラリ（ライブラリデータ）
２２          セル物理ライブラリ
３０          第３の記憶部
３１          回路設計ツールプログラム
１００        回路設計装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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