(57)【要約】【課題】本発明は、負荷応答特性を改善し、入出力電圧差を低減したＤＣ−ＤＣコンバータの制御回路を提供する。【解決手段】入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、制御信号から第１の駆動信号と第２の駆動信号とを生成する制御ドライバ回路と、を備えた制御回路であって、タイミング生成回路は、第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、第１の駆動信号の状態を保持する第２の保持回路と、を有し、第１の保持回路は、発振出力の立ち上がりエッジで動作し、第２の駆動信号によってリセットし、第２の保持回路は、発振出力の立ち下がりエッジで動作し、ＰＷＭ比較信号を第１の駆動信号または第２の駆動信号でマスクした信号でリセットすることを特徴とする制御回路が提供される。【選択図】図１
2010093926.tif 000002
【特許請求の範囲】
【請求項１】
入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、
前記ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、
前記制御信号から第１の駆動信号と第２の駆動信号とを生成する制御ドライバ回路と、
を備えた制御回路であって、
前記タイミング生成回路は、
前記第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、
前記第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、
前記第１の駆動信号の状態を保持する第２の保持回路と、
を有し、
前記第１の保持回路は、前記発振出力の立ち上がりエッジで動作し、前記第２の駆動信号によってリセットし、
前記第２の保持回路は、前記発振出力の立ち下がりエッジで動作し、前記ＰＷＭ比較信号を前記第１の駆動信号または前記第２の駆動信号でマスクした信号でリセットすることを特徴とする制御回路。
【請求項２】
入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、
前記ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、
前記制御信号から第１の駆動信号と第２の駆動信号とを生成する制御ドライバ回路と、
を備えた制御回路であって、
前記タイミング生成回路は、
前記第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、
前記第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、
前記第１の駆動信号の状態を保持する第２の保持回路と、
前記発振出力の遅延信号を生成する遅延回路と、
を有し、
前記第１の保持回路は、前記発振出力の立ち上がりエッジで動作し、前記第２の駆動信号によってリセットし、
前記第２の保持回路は、前記遅延信号の立ち上がりエッジで動作し、前記ＰＷＭ比較信号を前記第１の駆動信号または前記第２の駆動信号でマスクした信号でリセットすることを特徴とする制御回路。
【請求項３】
入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、
前記ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、
前記制御信号から第１の駆動信号を生成する制御ドライバ回路と、
を備えた制御回路であって、
前記タイミング生成回路は、
前記第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、
前記第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、
前記第１の駆動信号の状態を保持する第２の保持回路と、
を有し、
前記第１の保持回路は、前記発振出力の立ち上がりエッジで動作し、前記第１の駆動信号によってリセットし、
前記第２の保持回路は、前記発振出力の立ち下がりエッジで動作し、前記ＰＷＭ比較信号を前記第１の駆動信号でマスクした信号でリセットすることを特徴とする制御回路。
【請求項４】
第１のスイッチ素子と、
前記第１のスイッチ素子に接続された接続端子と、
をさらに備え、
前記第１の駆動信号は、前記第１のスイッチ素子を駆動することを特徴とする請求項１〜３のいずれか１つに記載の制御回路。
【請求項５】
第１のスイッチ素子と、
前記第１のスイッチ素子と直列接続された第２のスイッチ素子と、
をさらに備え、
前記第１の駆動信号は、前記第１のスイッチ素子を駆動し、
前記第２の駆動信号は、前記第２のスイッチ素子を駆動することを特徴とする請求項１または２に記載の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路に関し、特に降圧型のＤＣ−ＤＣコンバータの制御回路に関する。
【背景技術】
【０００２】
半導体素子の電源電圧が低電圧化及び多様化するのに伴い、入出力電圧差の小さい高効率な電源の必要性が高まっている。このような電源として、同期整流式のＤＣ−ＤＣコンバータが知られている（例えば、特許文献１）。  
同期整流式のＤＣ−ＤＣコンバータは、入力端子とグランドとの間に直列接続した２つのスイッチ素子と、２つのスイッチ素子の接続点と出力端子との間に接続したインダクタと、そのインダクタの電流が所定値に達すると反転するＰＷＭコンパレータと、クロック信号とを有し、２つのスイッチ素子を交互にオン／オフすることで、一定の出力電圧を得るものである。
【０００３】
このような、ＤＣ−ＤＣコンバータは一定のクロックに同期して動作する。
１つのサイクルは、クロック信号の立ち上がりで、ハイサイド側のスイッチ素子をオンし、ロウサイド側のスイッチ素子をオフすることで始まる。そして、出力電圧の上昇に伴ってＰＷＭコンパレータが反転し、ハイサイド側のスイッチ素子をオフし、ロウサイド側のスイッチ素子をオンすることで終わる。  
次のサイクルは、クロック信号の立ち上がりで、ハイサイド側のスイッチ素子をオンし、ロウサイド側のスイッチ素子をオフすることで始まり、上記動作を繰り返す。
このようにして、一定の出力電圧を得ることができる。
【０００４】
しかし、入力電圧が急峻に低下した場合や負荷電流が急変した場合などに、１クロック内でＰＷＭコンパレータが反転しないと、次のクロックもハイサイド側のスイッチ素子がオンの状態となり、ＰＷＭコンパレータの反転後、ハイサイド側のスイッチ素子がオフして１サイクルが終わることになる。このように、１サイクルが２クロックで安定し、見かけ上の動作周波数が半分になる場合が起こりうる。
【０００５】
この場合、出力電圧のリップルが大きくなる等、特性に影響がでるという問題がある。
【０００６】
また、上記の現象に対する対策として、１周期内でハイサイド側のスイッチ素子が必ずオフになる期間を設けて、最大デューティー比（ハイサイド側スイッチ素子のオン期間／１周期）を規定する方法がある。
【０００７】
しかし、この方法では、１周期内で必ずオフ期間が入る為、最大デューティー比の制限から必要量の電力を供給できず、負荷応答特性が悪化するという欠点がある。また、デューティー比は、基本的に入出力電圧の割合で決まる為、最大デューティー比が規定されると入出力電圧差も制限されてしまう。さらに、上記オフ期間は、回路の応答速度を考慮して設定する為に固定値であり、動作周波数を高くする程最大デューティー比が小さくなり入力電圧範囲が狭くなることから、高周波化も難しい、という問題がある。
【特許文献１】特開２００７−２０９１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、負荷応答特性を改善し、入出力電圧差を低減したＤＣ−ＤＣコンバータの制御回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、前記ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、前記制御信号から第１の駆動信号と第２の駆動信号とを生成する制御ドライバ回路と、を備えた制御回路であって、前記タイミング生成回路は、前記第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、前記第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、前記第１の駆動信号の状態を保持する第２の保持回路と、を有し、前記第１の保持回路は、前記発振出力の立ち上がりエッジで動作し、前記第２の駆動信号によってリセットし、前記第２の保持回路は、前記発振出力の立ち下がりエッジで動作し、前記ＰＷＭ比較信号を前記第１の駆動信号または前記第２の駆動信号でマスクした信号でリセットすることを特徴とする制御回路が提供される。
【００１０】
また、本発明の他の一態様によれば、入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、前記ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、前記制御信号から第１の駆動信号と第２の駆動信号とを生成する制御ドライバ回路と、を備えた制御回路であって、前記タイミング生成回路は、前記第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、前記第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、前記第１の駆動信号の状態を保持する第２の保持回路と、前記発振出力の遅延信号を生成する遅延回路と、を有し、前記第１の保持回路は、前記発振出力の立ち上がりエッジで動作し、前記第２の駆動信号によってリセットし、前記第２の保持回路は、前記遅延信号の立ち上がりエッジで動作し、前記ＰＷＭ比較信号を前記第１の駆動信号または前記第２の駆動信号でマスクした信号でリセットすることを特徴とする制御回路が提供される。
【００１１】
また、本発明の他の一態様によれば、入力信号からＰＷＭ比較信号を生成するＰＷＭ比較出力回路と、前記ＰＷＭ比較信号から制御信号を生成するタイミング生成回路と、前記制御信号から第１の駆動信号を生成する制御ドライバ回路と、を備えた制御回路であって、前記タイミング生成回路は、前記第１の駆動信号のオン期間率が１００％になったことを検出し保持する第１の保持回路と、前記第１の保持回路により発振出力のオン／オフ制御が可能な発振回路と、前記第１の駆動信号の状態を保持する第２の保持回路と、を有し、前記第１の保持回路は、前記発振出力の立ち上がりエッジで動作し、前記第１の駆動信号によってリセットし、前記第２の保持回路は、前記発振出力の立ち下がりエッジで動作し、前記ＰＷＭ比較信号を前記第１の駆動信号でマスクした信号でリセットすることを特徴とする制御回路が提供される。
【発明の効果】
【００１２】
本発明によれば、負荷応答特性を改善し、入出力電圧差を低減したＤＣ−ＤＣコンバータの制御回路が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る制御回路（破線で囲んだ部分）を用いたＤＣ−ＤＣコンバータの構成を例示するブロック図である。
【００１６】
図１に表したＤＣ−ＤＣコンバータは、制御回路６０、インダクタＬ１、抵抗Ｒ１，Ｒ２を有する。  
図１に表したように、例示したＤＣ−ＤＣコンバータは、制御回路６０に入力ＶＩＮを入力する。制御回路６０に内蔵した２つのスイッチ素子Ｑ１とＱ２とを交互にオン／オフすることで、入力ＶＩＮよりも低い出力ＶＯＵＴを得る降圧型ＤＣ−ＤＣコンバータである。
【００１７】
２つのスイッチ素子Ｑ１とＱ２との接続点ＳＷ（接続端子）は、スイッチ素子Ｑ１のオンにより入力ＶＩＮに接続される。また、接続点ＳＷ（接続端子）は、スイッチ素子Ｑ２のオンによりグランドに接続される。接続点ＳＷ（接続端子）は、インダクタＬ１を介して出力ＶＯＵＴを出力する。出力ＶＯＵＴを２つの抵抗Ｒ１、Ｒ２で分圧した電圧を帰還電圧ＶＲＥＦとして制御回路６０に入力し、出力ＶＯＵＴを制御する。なお、図示しないコンデンサを出力ＶＯＵＴとグランド間に接続することにより、出力ＶＯＵＴを平滑化してもよい。
【００１８】
図１に表した制御回路６０は、スイッチ素子Ｑ１、Ｑ２、タイミング生成回路５０、ＰＷＭ比較出力回路２０、制御ドライバ回路４０を、同一半導体基板上に形成して１チップ化した構造を有する。
なお、抵抗Ｒ１，Ｒ２を制御回路６０に内蔵することも可能である。
【００１９】
図１に表したように、ＰＷＭ比較出力回路２０は、帰還電圧ＶＦＢと入力ＶＩＮとから出力信号ＰＷＭ＿ＯＵＴ（ＰＷＭ比較信号）を生成する。タイミング生成回路５０は、入力信号ＰＷＭ＿ＯＵＴ（ＰＷＭ比較信号）、Ｑ１＿ＧＡＴＥ（第１の駆動信号）、Ｑ２＿ＧＡＴＥ（第２の駆動信号）及びＴ＿ＩＮから出力信号Ｔ＿ＯＵＴを生成する。制御ドライバ回路４０は、入力信号Ｔ＿ＯＵＴから、出力信号Ｑ１＿ＧＡＴＥ（第１の駆動信号）、Ｑ２＿ＧＡＴＥ（第２の駆動信号）及びＴ＿ＩＮを生成する。入力ＶＩＮとグランドとの間に直列に接続された２つのスイッチ素子Ｑ１、Ｑ２は、スイッチ素子Ｑ１が第１の駆動信号Ｑ１＿ＧＡＴＥで、スイッチ素子Ｑ２が第２の駆動信号Ｑ２＿ＧＡＴＥで、それぞれスイッチされ、スイッチ素子Ｑ１とＱ２との接続点ＳＷ（接続端子）を駆動する。
【００２０】
図１に表した制御回路６０においては、スイッチ素子Ｑ１がＰ型ＭＯＳＦＥＴ、スイッチ素子Ｑ２がＮ型ＭＯＳＦＥＴの場合を例示している。したがって、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”のとき、スイッチ素子Ｑ１はオンであり、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”１”のとき、スイッチ素子Ｑ１はオフである。また、第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”のとき、スイッチ素子Ｑ２はオフであり、第２の駆動信号Ｑ２＿ＧＡＴＥ＝”１”のとき、スイッチ素子Ｑ２はオンである。なお、２つのスイッチ素子Ｑ１，Ｑ２は、本実施例に限定されるものではなく、他の素子、例えば共にＮ型ＭＯＳＦＥＴ，またはバイポーラトランジスタでもよい。
【００２１】
図２は、図１に表したタイミング生成回路５０の構成を例示するブロック図である。  
図２に表したように、タイミング生成回路５０は、オン／オフ制御可能な発信回路１０、Ｄフリッププロップ１１、１２、インバータ１３、ＮＯＲ１４を有する。  
発信回路１０は、Ｄフリップフロップ１１（第１の保持回路）のＱ−出力ＥＮＢによりオン／オフ制御可能である。信号ＥＮＢ＝”１”のときオン、つまり発振出力ＣＬＫ１を連続出力し、ＥＮＢ＝”０”のときオフ、つまり発振出力ＣＬＫ１を停止状態にする。以下、発振出力ＣＬＫ１及びその派生信号（後述するＣＬＫ２及びＣＬＫ３）をクロックという。
【００２２】
Ｄフリップフロップ１２（第２の保持回路）は、クロックＣＬＫ１をインバータ１３で反転したクロックＣＬＫ２の立ち上がりエッジで、Ｄ入力信号Ｔ＿ＩＮをラッチして信号Ｔ＿ＯＵＴを出力する。また、ＮＯＲ１４は、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴと第１の駆動信号Ｑ１＿ＧＡＴＥとのｎｏｒ（論理和の反転）信号Ｔ＿Ｒ（ＰＷＭ比較信号を第１の駆動信号でマスクした信号）を生成し、Ｄフリップフロップ１２をリセットする。
【００２３】
なお、タイミング生成回路５０では、Ｄフリップフロップ１２のクロックとして、ＣＬＫ１の反転クロックＣＬＫ２を用いる場合を示している。ただし、これに限定されず、Ｄフリップフロップ１２のクロックは、クロックＣＬＫ１を、例えば、遅延回路により遅らせたクロックでもよい。
【００２４】
また、本実施例では、ＮＯＲ１４は、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴと第１の駆動信号Ｑ１＿ＧＡＴＥとのｎｏｒ信号Ｔ＿Ｒを出力している。ただし、ＮＯＲ１４の入力信号の一方は、第１の駆動信号Ｑ１＿ＧＡＴＥに限定されず、第２の駆動信号Ｑ２＿ＧＡＴＥでもよい（ＰＷＭ比較信号を第２の駆動信号でマスクした信号）。
【００２５】
Ｄフリップフロップ１１（第１の保持回路）は、クロックＣＬＫ１の立ち上がりエッジで、Ｄ入力信号Ｔ＿ＯＵＴをラッチして（第１の駆動信号のオン期間率が１００％になったことを検出し保持する）、Ｑ−端子に信号ＥＮＢを出力する。また、第２の駆動信号Ｑ２＿ＧＡＴＥでＤフリップフロップ１１をリセットする。なお、Ｄフリップフロップ１１のリセット信号入力は、第２の駆動信号Ｑ２＿ＧＡＴＥに限定されず、第１の駆動信号Ｑ１＿ＧＡＴＥでもよい。
【００２６】
図３は、図１に表したＰＷＭ比較出力回路２０の構成を例示するブロック図である。  
図３に表したＰＷＭ比較出力回路２０は、電流モード制御の場合の構成を例示し、基準電圧ＶＲＥＦ、減算回路２１、位相補償２２、ＰＷＭコンパレータ２３、加算回路２４、電流検出２５、スロープ補償２６を有する。
【００２７】
減算回路２１は、帰還電圧ＶＦＢを基準電圧ＶＲＥＦから減算した信号を位相補償２２に入力し、位相補償出力ＶＣをＰＷＭコンパレータ２３の正入力端子に入力する。加算回路２４は、電流検出２５の出力とスロープ補償２６の出力とを加算し、加算信号ＶＩＬをＰＷＭコンパレータ２３の負入力端子に入力する。
ＰＷＭコンパレータ２３は、負入力端子の電圧ＶＩＬが正入力端子の電圧ＶＣより小さいとき、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴ＝”１”を出力し、負入力端子の電圧ＶＩＬが正入力端子の電圧ＶＣより大きいとき、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴ＝”０”を出力する。
【００２８】
つまり、帰還電圧ＶＦＢが基準電圧ＶＲＥＦより小さく、さらにスロープ補償後の電流検出出力（加算回路２４の出力）が位相補償２２の出力ＶＣより小さいときは、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴ＝”１”である。上記以外のときは、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴ＝”０”となる。
なお、ＰＷＭコンパレータ２３の正入力端子を、例えば、ツェナーダイオードでクランプすることにより過電流を制限することができる。
【００２９】
なお、図３に表したＰＷＭ比較出力回路２０は、電流モード制御の構成を例示している。
【００３０】
ここで、再び図１に戻り、図１に表した制御ドライバ回路４０について説明する。  
制御ドライバ回路４０は、入力信号Ｔ＿ＯＵＴから、後述するタイミングチャートに表した出力信号Ｑ１＿ＧＡＴＥ（第１の駆動信号），Ｑ２＿ＧＡＴＥ（第２の駆動信号）、Ｔ＿ＩＮを生成する論理回路である。
【００３１】
２つのスイッチ素子Ｑ１とＱ２とが同時にオンすることを禁止するために、第２の駆動信号Ｑ２＿ＧＡＴＥは、第１の駆動信号Ｑ１＿ＧＡＴＥの両エッジでパルス幅を狭くした波形を有する。第１の駆動信号Ｑ１＿ＧＡＴＥ＝”１”、かつ、第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”のときは、２つのスイッチ素子Ｑ１とＱ２とは同時にオフする（デッドタイム）。
【００３２】
なお、上記の２つのスイッチ素子Ｑ１とＱ２とが同時にオフすると、接続点ＳＷ（接続端子）がハイインピーダンスとなる。この場合、接続点ＳＷ（接続端子）に接続されたインダクタＬ１に高電圧を発生させる可能性があるため、図示しないダイオードが、スイッチ素子Ｑ２と並列に接続されインダクタＬ１に回生電流を流す。
【００３３】
制御ドライバ回路４０の出力信号Ｔ＿ＩＮは、同回路の出力信号Ｑ１＿ＧＡＴＥ（第１の駆動信号）に過電流保護機能を加えた信号である。
【００３４】
次に、タイミングチャートを用いて図１〜３に表した制御回路６０の動作について説明する。
【００３５】
図４は、図１〜３に表した制御回路６０における主要な信号ＣＬＫ１、ＣＬＫ２、Ｔ＿ＩＮ、Ｔ＿ＯＵＴ、ＰＷＭ＿ＯＵＴ、Ｔ＿Ｒ、Ｑ１＿ＧＡＴＥ、Ｑ２＿ＧＡＴＥ、ＳＷのタイミングチャートである。
【００３６】
図４は、図２に表した発信回路１０の入力ＥＮＢが”１”の場合、つまり連続発振状態の場合を表している。
【００３７】
図４に表したように、同図（ａ）に表したクロックＣＬＫ１の立ち上がり時に、同図（ｄ）に表した信号Ｔ＿ＯＵＴが”０”（スイッチ素子Ｑ１がオフの状態にあり、デューティー比が１００％以下）である。図示しない信号ＥＮＢは常に”１”である。
【００３８】
同図（ｇ）、（ｈ）、（ｉ）に表したように、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”かつ第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”のときは、スイッチ素子Ｑ１はオン状態、スイッチ素子Ｑ２はオフ状態である。このとき、接続点ＳＷ（接続端子）は、低抵抗状態のスイッチ素子Ｑ１を介して入力ＶＩＮに接続され、接続点ＳＷ（接続端子）に接続されたインダクタＬ１にエネルギーを蓄積すると共に出力に電荷を供給し、出力ＶＯＵＴを上昇させる。
【００３９】
出力ＶＯＵＴの上昇に伴い、帰還電圧ＶＦＢも上昇し、同図（ｅ）に表したように、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴが”１”から”０”に変化する。このＰＷＭ比較信号ＰＷＭ＿ＯＵＴと同図（ｇ）の第１の駆動信号Ｑ１＿ＧＡＴＥとのｎｏｒ信号Ｔ＿Ｒが、同図（ｆ）に表したように、”０”から”１”に立ち上がる。そして、同図（ｄ）に表したように、信号Ｔ＿ＯＵＴが”１”から”０”に変化する。
【００４０】
この信号Ｔ＿ＯＵＴの”１”から”０”への変化が、第１の駆動信号Ｑ１＿ＧＡＴＥを”０”から”１”へ変化させる。ＰＷＭ比較信号ＰＷＭ＿ＯＵＴと第１の駆動信号Ｑ１＿ＧＡＴＥとのｎｏｒ信号Ｔ＿Ｒは”１”から”０”に変化する。
【００４１】
また、信号Ｔ＿ＯＵＴの”１”から”０”への変化は、デッドタイム経過後に第２の駆動信号Ｑ２＿ＧＡＴＥを”０”から”１”に変化させる。スイッチ素子Ｑ１がオフ状態、スイッチ素子Ｑ２がオン状態になる。このとき接続点ＳＷ（接続端子）は、低抵抗状態のスイッチ素子Ｑ２を介してグランドに接続され、接続点ＳＷ（接続端子）に接続されたインダクタＬ１に蓄積されたエネルギーによる起電力で出力に回生電流を流し出力に電力を供給する。出力ＶＯＵＴは、インダクタＬ１に蓄積されたエネルギーの減少に伴い、低下していく。
【００４２】
なお、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”１”かつ第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”のときは、２つのスイッチ素子Ｑ１とＱ２とは共にオフ状態である。接続点ＳＷ（接続端子）はハイインピーダンス状態であるが、上記の通り、スイッチ素子Ｑ２と並列に接続されたダイオードにより、同図（ｉ）では、接続点ＳＷ（接続端子）はグランド電位として表している。
【００４３】
同図（ｂ）、（ｃ）に表したように、クロックＣＬＫ２（同図（ｂ）では、同図（ａ）ＣＬＫ１の反転信号）の立ち上がりで、信号Ｔ＿ＩＮが”１”のため、信号Ｔ＿ＯＵＴを”０”から”１”に変化させる。また、同図（ｇ）、（ｈ）に表したように、第２の駆動信号Ｑ２＿ＧＡＴＥを、”１”から”０”に変化させ、デッドタイム経過後第１の駆動信号Ｑ１＿ＧＡＴＥを”１”から”０”に変化させる。このようにして、同図（ｇ）、（ｈ）、（ｉ）に表したように、再び、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”かつ第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”の状態となる。スイッチ素子Ｑ１はオン状態、スイッチ素子Ｑ２はオフ状態に戻り、次サイクル以降、同様の動作が繰り返される。  
以上のように、本実施例の制御回路６０を用いたＤＣ−ＤＣコンバータは、デューティー比が規定値以下の場合は、従来例と同様な動作をする。
【００４４】
次に、本実施例の制御回路６０を用いたＤＣ−ＤＣコンバータの、デューティー比が規定値以上になった場合（以下、１００％モードという。）の動作について説明する。  
図５は、図１〜３に表した制御回路６０における主要な信号ＣＬＫ１，ＣＬＫ２、Ｔ＿ＩＮ、Ｔ＿ＯＵＴ、ＰＷＭ＿ＯＵＴ、Ｔ＿Ｒ、Ｑ１＿ＧＡＴＥ、Ｑ２＿ＧＡＴＥ、ＳＷ、ＥＮＢの他のタイミングチャートである。
【００４５】
図５は、１００％モード、つまり図２に表した発信回路１０の入力ＥＮＢが”０”になる（発振停止状態になる）場合を表している。  
図５に表したように、同図（ａ）に表したクロックＣＬＫ１の立ち上がり時に、同図（ｄ）に表した信号Ｔ＿ＯＵＴが”１”のとき、同図（ｊ）の信号ＥＮＢは”０”になる（１００％モード）。
【００４６】
１００％モードは、１サイクル内でスイッチ素子Ｑ１がオン、スイッチ素子Ｑ２がオフの状態のままで、同図（ｅ）のＰＷＭ比較信号ＰＷＭ＿ＯＵＴが”０”にならなかった場合である。
【００４７】
入力ＶＩＮの電圧低下、負荷変動等により、生じる可能性がある。  
この場合は、同図（ａ）、（ｅ）、（ｊ）に表したように、信号ＥＮＢ＝”０”で、クロックＣＬＫ１は停止する。ＰＷＭ比較信号ＰＷＭ＿ＯＵＴが”１”から”０”になるまで、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”かつ第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”（スイッチ素子Ｑ１がオン、スイッチ素子Ｑ２がオフの状態）の状態を保持する。
【００４８】
同図（ｅ）に表したように、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴが”１”から”０”に変化すると、上記図４で説明したのと同様の動作により図５（ｄ）の信号Ｔ＿ＯＵＴが”１”から”０”に変化する。また図５（ｈ）の第２の駆動信号Ｑ２＿ＧＡＴＥが”０”から”１”に変化する。
【００４９】
この第２の駆動信号Ｑ２＿ＧＡＴＥの”０”から”１”への変化により、同図（ｊ）の信号ＥＮＢが”０”から”１”に変化して、同図（ａ）のクロックＣＬＫ１の発振を再開させる。
【００５０】
なお、同図（ａ）、（ｊ）に表したように、信号ＥＮＢが”１”から”０”へ変化したときに、クロックＣＬＫ１は”１”で停止している。そのため、クロックＣＬＫ１の反転信号ＣＬＫ２は、所定のタイミングで立ち上がっている。クロックＣＬＫ２として、クロックＣＬＫ１の遅延信号を用いる場合は、信号ＥＮＢが”１”から”０”へ変化するときに、クロックＣＬＫ１が”０”で停止するようにする。さらに、信号ＥＮＢが”０”から”１”へ変化するときに、クロックＣＬＫ１が”０”から”１”へ変化するようにすればよい。
【００５１】
入力電圧が急峻に低下した場合や負荷電流が急変した場合などに、１クロック内でＰＷＭコンパレータが反転しない場合がある。本実施例の制御回路６０を用いたＤＣ−ＤＣコンバータによれば、このときクロックが停止することから、１サイクルが２クロックで安定しまうという欠点がない。また、最大デューティー比に制限を設けていないことから、入出力電圧差が制限され、必要量の電力を供給できず、負荷応答特性が悪化するという欠点もない。さらに、１周期内で必ずオフ期間が入るということもないため、オフ期間を入れることによる高周波化の制限もない。
したがって、本実施例の制御回路６０をＤＣ−ＤＣコンバータに用いれば、負荷応答特性を改善し、入出力電圧差を低減したＤＣ−ＤＣコンバータが提供される。
【００５２】
（比較例）
本発明の第１の実施形態に係る制御回路６０の構成は、以下に説明する比較例により新たに見いだされた問題点を解消すべく構築されたものである。  
発明者は、従来技術の問題点を解決すべく制御回路を構成し、その動作を詳細に調べた。
比較例の制御回路１６０は、図１に表した本実施例の制御回路６０のブロック図と同様な構成を有し、図１に表したタイミング生成回路５０を比較例のタイミング生成回路１５０に変更した構成を有する。
【００５３】
図６は、比較例のタイミング生成回路の構成を例示するブロック図である。  
図６に表したように、比較例のタイミング生成回路１５０は、オン／オフ制御可能な発信回路１０、Ｄフリッププロップ１１、ＳＲラッチ１７、ＡＮＤ１８を有する。  
発信回路１０及びＤフリップフロップ１１は、前記実施例のタイミング生成回路５０におけるものと同様であり、説明を省略する。
【００５４】
ＳＲラッチ１７は、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴでリセットされる。また、ＡＮＤ１８がクロックＣＬＫ１と第２の駆動信号Ｑ２＿ＧＡＴＥとのａｎｄ（論理積）信号ＣＬＫ３を出力し、ＳＲラッチをセットする。
【００５５】
次に、比較例の制御回路１６０を用いたＤＣ−ＤＣコンバータの動作について説明する。  
図７は、図６に表した比較例のタイミング生成回路６０を用いたＤＣ−ＤＣコンバータにおける主要な信号ＣＬＫ１，ＣＬＫ３、Ｔ＿ＩＮ、Ｔ＿ＯＵＴ、ＰＷＭ＿ＯＵＴ、Ｔ＿Ｒ、Ｑ１＿ＧＡＴＥ、Ｑ２＿ＧＡＴＥ、ＳＷ、ＥＮＢのタイミングチャートである。
【００５６】
入力電圧の低下等により、デューティー比が１００％付近まで広がり、同図（ｅ）のＰＷＭ比較信号ＰＷＭ＿ＯＵＴが同図（ｂ）のクロックＣＬＫ３をマスクして、次の周期でスイッチ素子Ｑ１がオンできない場合がある。図７は、そのような場合を同図の破線で囲んだ部分で表している。
【００５７】
同図（ｇ）、（ｈ）、（ｉ）に表したように、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”かつ第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”のときは、スイッチ素子Ｑ１はオン状態、スイッチ素子Ｑ２はオフ状態である。このとき、接続点ＳＷ（接続端子）は、低抵抗状態のスイッチ素子Ｑ１を介して入力ＶＩＮに接続され、接続点ＳＷ（接続端子）に接続されたインダクタＬ１にエネルギーを蓄積すると共に出力に電荷を供給し、出力ＶＯＵＴを上昇させる。
【００５８】
出力ＶＯＵＴの上昇に伴い、帰還電圧ＶＦＢも上昇し、同図（ｅ）に表したように、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴが”１”から”０”に変化する（同図の破線で囲んだ部分）。ＰＷＭ比較信号ＰＷＭ＿ＯＵＴの変化により、同図（ｄ）に表したように、信号Ｔ＿ＯＵＴが”１”から”０”に変化する。
【００５９】
同図（ｇ）、（ｈ）に表したように、信号Ｔ＿ＯＵＴの”１”から”０”への変化が、第１の駆動信号Ｑ１＿ＧＡＴＥを”０”から”１”へ変化させる。またデッドタイム経過後に第２の駆動信号Ｑ２＿ＧＡＴＥを”０”から”１”へ変化させる。
【００６０】
スイッチ素子Ｑ１はオフ、スイッチ素子Ｑ２はオンの状態となり、接続点ＳＷ（接続端子）は、低抵抗状態のスイッチ素子Ｑ２を介してグランドに接続される。インダクタＬ１に蓄積されたエネルギーによる起電力で出力に回生電流が流れ出力に電力を供給する。出力ＶＯＵＴは、インダクタＬ１に蓄積されたエネルギーの減少に伴い、低下する。
【００６１】
しかし、同図（ｃ）のクロックＣＬＫ３が、同図（ｅ）のＰＷＭ比較信号ＰＷＭ＿ＯＵＴによりマスクされているため、クロックＣＬＫ３＝”１”で信号Ｔ＿ＯＵＴ＝”１”に変化できない。次の周期まで信号Ｔ＿ＯＵＴ＝”０”のままである。この間、スイッチ素子Ｑ１はオフのままで、出力ＶＯＵＴは低下し続ける。
【００６２】
次の周期のクロックＣＬＫ３＝”１”で信号Ｔ＿ＯＵＴ＝”１”にセットされると、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”、第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”に変化する。スイッチ素子Ｑ１がオン、スイッチ素子Ｑ２がオフの状態になる。しかし、前の周期がオフのため、出力ＶＯＵＴ及び帰還電圧ＶＦＢが低下し、位相補償出力ＶＣが上昇するため、オン期間が長くなる。同図に表したように、次の周期もオン期間となる場合が起こり、出力電圧リップル、電流リップルが大きくなるという問題が生じる。
【００６３】
上記のように、比較例のタイミング生成回路１５０を用いたＤＣ−ＤＣコンバータは、ＰＷＭコンパレータの応答（回復）時間がクロックＣＬＫ３幅よりも遅い条件において、入力電圧低下等によりデューティー比が１００％付近まで広がりＰＷＭ比較信号ＰＷＭ＿ＯＵＴがクロックＣＬＫ３をマスクしてしまい、次周期がオンできない不具合が起こる場合がある。
【００６４】
この不具合は、ＰＷＭコンパレータの応答時間を速くすることで改善する。しかし、応答時間を速くする為にバイアス電流を増やすことは、消費電力の増加を伴い、ＤＣ−ＤＣコンバータの効率低下に繋がる弊害があり、必要以上にバイアス電流を増やすことができない。
【００６５】
またクロックＣＬＫ３の幅をＰＷＭコンパレータの応答時間よりも広げることで上記誤動作を回避することはできる。しかし、クロックＣＬＫ３の幅は接続点ＳＷ（接続端子）の最小オンパルス幅となる為、電流不連続モードの特性悪化に繋がることから、必要以上にクロックＣＬＫ３の幅を広げることができない。
【００６６】
このように、比較例のタイミング生成回路１５０を用いたＤＣ−ＤＣコンバータは、１００％モード動作にスムーズに移行できない場合がある。ＰＷＭコンパレータの応答特性及びクロックＣＬＫ３の幅に制約があるため、通常時に使用可能な最大デューティー比が、ＰＷＭコンパレータの応答時間により制限されてしまうためである。  
これに対して、実施例のタイミング生成回路５０を用いたＤＣ−ＤＣコンバータは、上記の問題が解決され、１００％モードにスムーズに移行できる。
【００６７】
再び図５を参照すると、上記比較例で問題となったタイミングは、図５において、破線で囲んだ部分に相当する。
【００６８】
図５に表したように、同図（ｆ）の信号Ｔ＿Ｒは、同図（ｅ）のＰＷＭ比較信号ＰＷＭ＿ＯＵＴを同図（ｇ）の第１の駆動信号Ｑ１＿ＧＡＴＥでマスクした信号である。したがって、同図（ｊ）の信号ＥＮＢ＝”０”の１００％モード時において、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”のときのみＰＷＭ比較信号ＰＷＭ＿ＯＵＴが通り、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴのパルス幅によらない幅の狭いパルスとなる。
【００６９】
信号Ｔ＿Ｒが”０”から”１”に変化することにより、同図（ｄ）の信号Ｔ＿ＯＵＴは”１”から”０”に変化する。同図（ｇ）の第１の駆動信号信号Ｑ１＿ＧＡＴＥは”０”から”１”に変化し、デッドタイム経過後に同図（ｈ）の第２の駆動信号Ｑ２＿ＧＡＴＥは”０”から”１”変化する。  
第２の駆動信号Ｑ２＿ＧＡＴＥが”０”から”１”に変化することにより、信号ＥＮＢが”１”にリセットされる。１００％モードが終了し、クロックＣＬＫ１が発振を再開する。
【００７０】
第１の駆動信号Ｑ１＿ＧＡＴＥが”０”から”１”に変化すると、信号Ｔ＿Ｒが”１”から”０”に戻り、信号Ｔ＿ＩＮが”１”になる。クロックＣＬＫ２の次の立ち上がりで、信号Ｔ＿ＯＵＴが”０”から”１”に変化する。第２の駆動信号Ｑ２＿ＧＡＴＥが”１”から”０”に変化し、デッドタイム経過後に第１の駆動信号Ｑ１＿ＧＡＴＥが”１”から”０”に変化する。
【００７１】
このように、クロックＣＬＫ２の立ち上がりで、第１の駆動信号Ｑ１＿ＧＡＴＥ＝”０”かつ第２の駆動信号Ｑ２＿ＧＡＴＥ＝”０”（スイッチ素子Ｑ１がオンでスイッチ素子Ｑ２がオフ）の状態に戻り、次周期以降、定常時動作に復帰する。また、信号Ｄ＿ＯＵＴは、クロックＣＬＫ２の立ち上がり（クロックＣＬＫ１の立ち下がり）エッジで状態をセットされるため、接続点ＳＷ（接続端子）の最小オンパルス幅はクロックＣＬＫ２（クロックＣＬＫ１）の幅と無関係になる。そのため、クロックＣＬＫ２（クロックＣＬＫ１）の幅は任意に設定可能となる。
【００７２】
従って、クロックＣＬＫ２の立ち上がりから、第２の駆動信号Ｑ２＿ＧＡＴＥが”１”から”０”へ変化し、さらに第１の駆動信号Ｑ１＿ＧＡＴＥが”１”から”０”へ変化するまでの時間を、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴの幅に対して、長く設定することにより、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴ＝”０”でリセットされることによるスイッチ素子Ｑ１が誤オフする現象は回避することができる。
【００７３】
第２の駆動信号Ｑ２＿ＧＡＴＥが”１”から”０”に変化してから、第１の駆動信号Ｑ１＿ＧＡＴＥが”１”から”０”に変化（スイッチ素子Ｑ２がオフしてからスイッチ素子Ｑ１がオン）するまでの時間は、貫通電流防止のため、デッドタイム（同時オフの時間）を設けており、通常ＰＷＭ比較信号ＰＷＭ＿ＯＵＴの幅より長めに設定される。
【００７４】
以上のように、本実施例のタイミング生成回路５０を用いた制御回路６０によれば、ＰＷＭコンパレータを特別に高速にすることなく、また、クロックＣＬＫ１の幅に関わらず
殆どの場合で上記誤動作を回避することができる。さらに、通常動作から１００％モード動作に移行する際に制限が無く、使用動作範囲・負荷応答特性で特性改善が期待でき、入出力電圧差を低減し、負荷応答の改善がされたＤＣ−ＤＣコンバータが提供される。
【００７５】
なお、比較例のＤＣ−ＤＣコンバータと比較して、１００％モードを検出するタイミングが、クロックＣＬＫ２の立ち上がりから見てクロックＣＬＫ１の幅だけ早くなるが、１００％モード自体が必要なパルス幅を制御する手段であることから、実使用上殆ど問題とならない。
【００７６】
また、本実施例のタイミング生成回路５０は、ＰＷＭ比較信号信号ＰＷＭ＿ＯＵＴを第１の駆動信号Ｑ１＿ＧＡＴＥでマスクしているが、ＰＷＭコンパレータの応答時間がクロックＣＬＫ１の立ち上がりからスイッチ素子Ｑ２がオフするまでの時間よりも短い場合、ＰＷＭ比較信号ＰＷＭ＿ＯＵＴを第２の駆動信号Ｑ２＿ＧＡＴＥでマスクしても同様の効果が得られる。
【００７７】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る制御回路（破線で囲んだ部分）をＤＣ−ＤＣコンバータに用いた場合の構成を例示するブロック図である。  
図８に表したＤＣ−ＤＣコンバータは、制御回路６１、スイッチ素子Ｑ２、インダクタＬ１、抵抗Ｒ１，Ｒ２を有する。  
図８に表したように、例示したＤＣ−ＤＣコンバータは、図１に例示したＤＣ−ＤＣコンバータと同様なので詳細な説明は省略する。
【００７８】
図８に表した制御回路６１は、スイッチ素子Ｑ１、タイミング生成回路５０、ＰＷＭ比較出力回路２０、制御ドライバ回路４０を、同一半導体基板上に形成して１チップ化した構造を有する。  
つまり、制御回路６１は、図１に表した制御回路６０から、スイッチ素子Ｑ２を除いたものである。  
各部の動作は、図１に表した制御回路６０と同様であり、詳細な説明は省略する。
【００７９】
本実施形態に係る制御回路を用いたＤＣ−ＤＣコンバータによれば、デューティー比１００％モードを許容したことにより、入出力電圧差を低減し、負荷応答の改善がされたＤＣ−ＤＣコンバータが提供される。  
また、スイッチ素子Ｑ２を制御回路から除いたことにより、選択の自由度が増え、Ｑ２としてダイオードを用いることもできる。
【００８０】
（第３の実施形態）
図９は、本発明の第３の実施形態に係る制御回路（破線で囲んだ部分）をＤＣ−ＤＣコンバータに用いた場合の構成を例示するブロック図である。  
図９に表したＤＣ−ＤＣコンバータは、制御回路６２、スイッチ素子Ｑ１，Ｑ２、インダクタＬ１、抵抗Ｒ１，Ｒ２、Ｒ３を有する。
【００８１】
図９に表したように、例示したＤＣ−ＤＣコンバータは、スイッチ素子Ｑ１の電流検出用に、抵抗Ｒ３を追加した以外は、図１に例示したＤＣ−ＤＣコンバータと同様なので詳細な説明は省略する。  
図９に表した制御回路６２は、タイミング生成回路５０、ＰＷＭ比較出力回路２０、制御ドライバ回路４０を、同一半導体基板上に形成して１チップ化した構造を有する。  
つまり、制御回路６２は、図１に表した制御回路６０から、スイッチ素子Ｑ１，Ｑ２を除いたものである。  
各部の動作は、図１に表した制御回路６０と同様であり、詳細な説明は省略する。
【００８２】
本実施形態に係る制御回路を用いたＤＣ−ＤＣコンバータによれば、デューティー比１００％モードを許容したことにより、入出力電圧差を低減し、負荷応答の改善がされたＤＣ−ＤＣコンバータが提供される。
【００８３】
また、２つのスイッチ素子Ｑ１、Ｑ２を制御回路から除いたことにより、制御回路の小型化及び低消費電力化が可能となる。また、選択の自由度がさらに増え、使用電圧及び電流に応じて、最適なスイッチ素子Ｑ１、Ｑ２を選択することができる。
【００８４】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る制御回路（破線で囲んだ部分）をＤＣ−ＤＣコンバータに用いた場合の構成を例示するブロック図である。  
図１０に表したＤＣ−ＤＣコンバータは、制御回路６３、スイッチ素子Ｑ１，ダイオードＤ１、インダクタＬ１、抵抗Ｒ１，Ｒ２を有する。
【００８５】
図１０に表したように、例示したＤＣ−ＤＣコンバータは、入力ＶＩＮを制御回路６３に入力する。制御回路６３に内蔵したスイッチ素子Ｑ１をオン／オフすることで、入力ＶＩＮよりも低い出力ＶＯＵＴを得る降圧型ＤＣ−ＤＣコンバータである。スイッチ素子Ｑ１とダイオードＤ１との接続点ＳＷ（接続端子）は、スイッチ素子Ｑ１のオンにより入力ＶＩＮに接続され、スイッチ素子Ｑ１のオフによりダイオードＤ１を介してグランドに接続される。接続点ＳＷ（接続端子）は、インダクタＬ１を介して出力ＶＯＵＴを出力する。また、出力ＶＯＵＴを２つの抵抗Ｒ１、Ｒ２で分圧した電圧を帰還電圧ＶＲＥＦとして制御回路６３に入力し、出力ＶＯＵＴを制御する。なお、図示しないコンデンサを出力ＶＯＵＴとグランド間に接続することにより、出力ＶＯＵＴを平滑化してもよい。
【００８６】
図１０に表した制御回路６３は、タイミング生成回路５０、ＰＷＭ比較出力回路２０、制御ドライバ回路４１を、同一半導体基板上に形成して１チップ化した構造を有する。  
ＰＷＭ比較出力回路２０は、図１に例示したＤＣ−ＤＣコンバータにおけるものと同様であり、説明を省略する。
【００８７】
図１０に表したタイミング生成回路５１は、入力信号ＰＷＭ＿ＯＵＴ（ＰＷＭ比較信号），Ｑ１＿ＧＡＴＥ（第１の駆動信号）及びＴ＿ＩＮから出力信号Ｔ＿ＯＵＴを生成する回路である。制御ドライバ４１は、入力信号Ｔ＿ＯＵＴから出力信号Ｑ１＿ＧＡＴＥ（第１の駆動信号）及びＴ＿ＩＮを生成する回路である。
【００８８】
図１０に表したタイミング生成回路５１は、図２に表したタイミング生成回路５０において、第２の駆動信号Ｑ２＿ＧＡＴＥを第１の駆動信号Ｑ１＿ＧＡＴＥで置き換えた構成を有する。また、制御ドライバ４１は、図１に表した制御ドライバ４０から第２の駆動信号Ｑ２＿ＧＡＴＥを除いた構成を有する。
【００８９】
次に、タイミングチャートを用いて図１０に表した制御回路６３の動作について説明する。  
図１１は、図１０に表した制御回路６３における主要な信号ＣＬＫ１、ＣＬＫ２、Ｔ＿ＩＮ、Ｔ＿ＯＵＴ、ＰＷＭ＿ＯＵＴ、Ｔ＿Ｒ、Ｑ１＿ＧＡＴＥ、ＳＷのタイミングチャートである。
【００９０】
図１１に表したように、同図（ｉ）の信号ＥＮＢ＝”０”の１００％モードからＥＮＢ＝”１”の定常状態への移行は、同図（ｇ）の信号第１の駆動信号Ｑ１＿ＧＡＴＥ＝”１”によるリセットにより行われる。第１の駆動信号Ｑ１＿ＧＡＴＥを用いるところが、図５に表した実施例の制御回路５０を用いたＤＣ−ＤＣコンバータとの相違点である。
【００９１】
制御回路６３を用いたＤＣ−ＤＣコンバータでは、ダイオードＤ１を使用することにより、ローサイド側のドライバ信号Ｑ２＿ＧＡＴＥ（第２の駆動信号）が不要となる。そこで、図１０に表したタイミング生成回路５１のＤフリップフロップ１１のリセット信号は、ハイサイド側のドライバ信号Ｑ１＿ＧＡＴＥ（第１の駆動信号）を使用する。これにより、図１に例示した制御回路６０を用いたＤＣ−ＤＣコンバータと同等の効果が得られる。
【００９２】
ただし、貫通電流防止用の遅れ時間（デッドタイム）の設定が不要となるため、図１１に表したように、クロックＣＬＫ１の立ち上がりからスイッチ素子Ｑ１のオンまでの時間が制御回路６０を用いた場合に比較して短くなる。必要に応じてクロックＣＬＫ１の幅を設定する必要がある。
【００９３】
図２に表したＤフリップフロップ１２は、クロックＣＬＫ２の立ち上がり（クロックＣＬＫ１の立ち下がり）エッジで状態をセットされるため、接続点ＳＷ（接続端子）の最小オンパルス幅はクロックＣＬＫ２（クロックＣＬＫ１）の幅と無関係になる。そのため、クロックＣＬＫ２（クロックＣＬＫ１）の幅は任意に設定可能となる。
【００９４】
本実施形態に係る制御回路６３を用いたＤＣ−ＤＣコンバータによれば、デューティー比１００％モードを許容したことにより、入出力電圧差を低減し、負荷応答の改善がされたＤＣ−ＤＣコンバータが提供される。
【００９５】
また、ローサイド側のスイッチ素子の駆動信号Ｑ２＿ＧＡＴＥ（第２の駆動信号）を制御回路から除いたことにより、制御回路の小型化が可能となる。
【００９６】
以上、実施例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの実施例に限定されるものではない。例えば、制御回路を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各実施例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００９７】
その他、本発明の実施の形態として上述した制御回路を基にして、当業者が適宜設計変更して実施し得る全ての素子及び装置も、本発明の要旨を包含する限り、本発明の範囲に属する。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係る制御回路を用いたＤＣ−ＤＣコンバータの構成を例示するブロック図である。
【図２】図１に表したタイミング生成回路の構成を例示するブロック図である。
【図３】図１に表したＰＷＭ比較出力回路の構成を例示するブロック図である。
【図４】図１〜３に例示したＤＣ−ＤＣコンバータのタイミングチャートである。
【図５】図１〜３に例示したＤＣ−ＤＣコンバータの他のタイミングチャートである。
【図６】比較例のタイミング生成回路の構成を示すブロック図である。
【図７】比較例のタイミングチャートである。
【図８】本発明の第２の実施形態に係る制御回路を用いたＤＣ−ＤＣコンバータの構成を例示するブロック図である。
【図９】本発明の第３の実施形態に係る制御回路を用いたＤＣ−ＤＣコンバータの構成を例示するブロック図である。
【図１０】本発明の第４の実施形態に係る制御回路を用いたＤＣ−ＤＣコンバータの構成を例示するブロック図である。
【図１１】図１０に例示したＤＣ−ＤＣコンバータのタイミングチャートである。
【符号の説明】
【００９９】
１０  発信器
１１  Ｄフリップフロップ（第１の保持回路）
１２  Ｄフリップフロップ（第２の保持回路）
１３  インバータ回路
１４  ＮＯＲ回路
１７  ＲＳラッチ
１８  ＡＮＤ回路
２０  ＰＷＭ比較出力回路
２１  減算回路
２２  位相補償
２３  ＰＷＭコンパレータ
２４  加算回路
２５  電流検出
２６  スロープ補償
４０、  ４１  制御ドライバ回路
５０、  ５１、  １５０  タイミング生成回路
６０、  ６１、  ６２、  ６３、  １６０  制御回路
Ｄ１  ダイオード
Ｌ１  インダクタ
Ｑ１  トランジスタ（第１のスイッチ素子）
Ｑ２  トランジスタ（第２のスイッチ素子）
Ｒ１，  Ｒ２、  Ｒ３  抵抗
ＳＷ  接続点（接続端子）
ＶＦＢ  帰還電圧
ＶＩＮ  入力電圧
ＶＯＵＴ  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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