(57)【要約】【課題】  シームを形成せず、トレンチ近傍に高い圧縮応力を生じさせることなく、トレンチ内に酸化シリコンを充填することができる半導体装置の製造方法を提供する。【解決手段】  トレンチ３０内に酸化シリコン２２が充填された構造を有する半導体装置の製造方法であって、半導体基板５０の表面にトレンチ３０を形成する工程と、トレンチ３０の中心部に隙間５８が形成されるようにトレンチ３０の内面に酸化シリコン層５６を形成する工程と、前記隙間５８にポリシリコン５９を充填する工程と、半導体基板５０を酸化雰囲気下で熱処理して、充填したポリシリコン５９の全体を酸化シリコンに変化させる工程、を有する。【選択図】図７
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【特許請求の範囲】
【請求項１】
トレンチ内に酸化シリコンが充填された構造を有する半導体装置の製造方法であって、
半導体基板の表面にトレンチを形成する工程と、
トレンチの中心部に隙間が形成されるように、トレンチの内面に酸化シリコン層を形成する工程と、
前記隙間に、ポリシリコンを充填する工程と、
半導体基板を酸化雰囲気下で熱処理して、充填したポリシリコンの全体を酸化シリコンに変化させる工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内に酸化シリコンが充填された構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、トレンチの下部に酸化シリコンが充填されており、トレンチの上部にゲート電極が充填されたゲート構造を有するＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、トレンチの下端近傍にＰ型フローティング領域が形成されている。Ｐ型フローティング領域を形成することによって、電界集中が抑制され、ＭＯＳＦＥＴの高耐圧化が図られている。
【０００３】
特許文献１の半導体装置では、以下のようにして、トレンチ内に酸化シリコンを充填する。Ｐ型フローティング領域の形成後に、トレンチの内面にＣＶＤ法によって酸化シリコンの堆積層を形成する。これによって、トレンチ内を堆積層（酸化シリコン）で充填する。このとき、トレンチの一方の壁面に堆積した堆積層と、トレンチの他方の壁面に堆積した堆積層とが接触する位置（すなわち、トレンチの中央部）では、ボイド（空隙）やシーム（堆積層同士が物理的に接触しているが、化学的に結合していない部分）が形成される。トレンチ内を堆積層で充填したら、半導体基板を酸化雰囲気下で熱処理（以下、酸化アニール処理という場合がある）を行う。すると、酸化種が堆積層とシリコン層（半導体基板）の界面まで拡散し、その界面でシリコン層が酸化する。これによって、堆積層とシリコン層の界面に酸化シリコンが成長し、堆積層がトレンチの中央部に向けて押し出される。これによって、ボイドが消滅し、トレンチ内に充填されている堆積層の緻密化が図られる。
【０００４】
【特許文献１】特開２００５−３４０５５２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、トレンチ内に堆積層を堆積させた後に、半導体基板を酸化アニール処理する。これによって、堆積層中のボイドを消滅させ、堆積層の緻密化を図る。
しかしながら、この方法では、堆積層内部のシームを消滅させることはできない。すなわち、この方法では、特許文献１に記載されているように、堆積層の表層部（半導体基板の上面に露出している表面の近傍）ではシームを消滅させることはできる。しかしながら、堆積層の内部に存在するシームを消滅させることはできない。堆積層の内部にシームが存在すると、以下の問題が生じる。すなわち、トレンチ内に堆積層を充填した後に、通常は、トレンチの上部の堆積層はエッチングにより除去される。そして、トレンチの壁面にゲート酸化膜を形成した後に、トレンチ内（堆積層の上部）にゲート電極が充填される。トレンチの上部の堆積層をエッチングする工程において、堆積層中にシームが存在していると、そのシーム近傍でエッチングが速く進行する。すなわち、トレンチの中央部でエッチングが速く進行する。このため、エッチング後の堆積層の表面の形状が、中央部にくさび状の溝が形成された形状となる。表面に溝が形成されている堆積層の上部にゲート電極を充填すると、ゲート電極がくさび状に突出した形状に形成され、半導体装置を意図した特性とすることが困難となる。
また、特許文献１の技術では、堆積層形成後の酸化アニール処理によって、堆積層とシリコン層の界面に酸化シリコンを成長させ、その体積膨張によってボイドを消滅させている。この方法では、物理的に堆積層を押し出してボイドを消滅させるため、トレンチ近傍で高い圧縮応力が生じる。高い圧縮応力が生じると、半導体装置の特性の劣化に繋がる。
【０００６】
本発明は、上述した実情に鑑みて創作されたものであり、シームを形成せず、トレンチ近傍に高い圧縮応力を生じさせることなく、トレンチ内に酸化シリコンを充填することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の製造方法では、トレンチ内に酸化シリコンが充填された構造を有する半導体装置を製造する。この製造方法は、半導体基板の表面にトレンチを形成する工程と、トレンチの中心部に隙間が形成されるように、トレンチの内面に酸化シリコン層を形成する工程と、前記隙間に、ポリシリコンを充填する工程と、半導体基板を酸化雰囲気下で熱処理して、充填したポリシリコンの全体を酸化シリコンに変化させる工程を有する。
この製造方法では、トレンチの中心部に隙間が形成されるようにトレンチの内面に酸化シリコン層を形成し、その後、その隙間にポリシリコンを充填する。ポリシリコンを充填したら、半導体基板を酸化雰囲気下で熱処理（酸化アニール処理）する。ポリシリコンは、酸化アニール処理によって酸化シリコンに変化する。ここでは、トレンチ内のポリシリコン全体を酸化シリコンに変化させる。このため、トレンチ内が酸化シリコンで充填される。ポリシリコンが酸化シリコンに変化する際には、予めトレンチの内面に形成しておいた酸化シリコン層と結合する。このため、トレンチ内の酸化シリコンの内部にシームが形成されない。また、この製造方法によれば、トレンチ内を酸化シリコン層とポリシリコンで充填した後に酸化アニール処理を行うので、酸素がポリシリコンの酸化に用いられ、酸化種が酸化シリコン層とシリコン層（半導体基板）の界面にまで拡散することが抑制される。したがって、その界面に酸化シリコンが成長することが抑制される。このため、トレンチ近傍に高い圧縮応力が生じることが抑制される。
【発明の効果】
【０００８】
以上に説明したように、本発明の半導体装置の製造方法によれば、シームを形成しないでトレンチ内を酸化シリコンで充填することができる。このため、その後に酸化シリコンをエッチングする際に、トレンチの中央部にくさび型の溝が形成されることが防止される。したがって、意図した特性の半導体装置を製造することが可能である。また、本発明の製造方法によれば、トレンチ近傍に高い圧縮応力が生じることを抑制できる。したがって、信頼性の高い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【０００９】
実施形態に係る半導体装置の製造方法について説明する。本実施形態では、図１に示すトレンチゲート構造を有するＭＯＳＦＥＴ１０の製造方法について説明する。ＭＯＳＦＥＴ１０は、半導体基板１２中に形成されているＮ型のソース領域１４、Ｐ型のボディ領域１６、Ｎ−型のドリフト領域１８、及び、Ｎ＋型のドレイン領域２０を有している。半導体基板１２には、その上面から、ソース領域１４とボディ領域１６を貫通してドリフト領域１８に達するトレンチ３０が形成されている。トレンチ３０の下端近傍のドリフト領域１８内には、Ｐ型のフローティング領域２１が形成されている。トレンチ３０の下部には、酸化シリコン層２２が充填されている。トレンチ３０の上部の壁面には、酸化シリコンからなるゲート絶縁膜２４が形成されている。トレンチ３０の上部には、ポリシリコンからなるゲート電極２６が充填されている。このＭＯＳＦＥＴ１０では、フローティング領域２１によって、ＭＯＳＦＥＴ１０のオフ時にボディ領域１６とドリフト領域１８の界面に電界が集中することが抑制されている。これによって、ＭＯＳＦＥＴ１０の耐圧が向上されている。
【００１０】
ＭＯＳＦＥＴ１０の製造方法について説明する。なお、本実施形態の製造方法は、トレンチゲート構造を形成する工程に特徴を有しているので、その他の工程については詳細な説明を省略する。
【００１１】
（トレンチ形成工程）
ＭＯＳＦＥＴ１０は、ドリフト領域１８と略同じＮ型不純物濃度を有する半導体ウエハ５０から製造される。半導体ウエハ５０の上面側に拡散層（ソース領域１４、ボディ領域１６）を形成した後に、図２に示すように、ＣＶＤ法によって半導体ウエハ５０の上面に酸化シリコンからなるマスク層５２を形成する。マスク層５２は、トレンチ３０に対応する範囲に開口を設けた形状に形成する。その後、上面側からＲＩＥ法によって半導体ウエハ５０をエッチングする。これによって、図２に示すように、トレンチ３０を形成する。本実施例では、深さが約２．０μｍ、幅が約０．５μｍのトレンチ３０を形成する。また、トレンチ３０は、その壁面の傾斜角度（図２の角度θ１）が８６．５°〜８９．０°となるテーパ形状に形成する。
【００１２】
（犠牲酸化膜形成工程）
トレンチ３０を形成したら、半導体ウエハ５０に対して酸化アニール処理を行う。これによって、図３に示すようにトレンチ３０の内面に犠牲酸化膜５４を形成する。この酸化アニール処理では、ガス種として、Ｏ２を用いる。なお、ガス種として、Ｈ２Ｏ、Ｎ２希釈Ｈ２Ｏ等を用いることもできる。また、この酸化アニール処理は、８００℃〜１１００℃で行う。犠牲酸化膜形成工程では、約２０ｎｍの厚さの犠牲酸化膜５４を形成する。
【００１３】
（フローティング領域形成工程）
犠牲酸化膜５４を形成したら、半導体ウエハ５０の上面側からＰ型不純物を注入する。本実施形態では、ボロン（Ｂ）イオンを、加速電圧２０ＫｅＶにて、約１×１０１３／ｃｍ２のドーズ量で注入する。ボロンイオンは、トレンチ３０の底面の犠牲酸化膜５４を貫通して半導体ウエハ５０内に注入される。これによって、図４に示すように、トレンチ３０の下端近傍にフローティング領域２１が形成される。なお、半導体ウエハ５０の上面では、マスク層５２によってボロンイオンが半導体ウエハ５０に注入されることが防止される。また、トレンチ３０の壁面では、犠牲酸化膜５４によってボロンイオンが半導体ウエハ５０に注入されることが防止される。フローティング領域２１を形成したら、図５に示すように、マスク層５２及び犠牲酸化膜５４をエッチングにより除去する。
【００１４】
（堆積層形成工程）
マスク層５２及び犠牲酸化膜５４を除去したら、減圧ＣＶＤ法によって、半導体ウエハ５０上に酸化シリコンを堆積させる。堆積層形成工程におけるＣＶＤ法は、ガス種としてＴＥＯＳ／Ｏ２を用い、約６５０℃の温度で実施する。トレンチ３０内では、トレンチ３０の内面上に酸化シリコンが堆積する。これによって、図６に示すように、半導体ウエハ５０上、及び、トレンチ３０内に、酸化シリコンの堆積層５６が形成される。図６に示すように、堆積層５６は、トレンチ３０の中央部に隙間５８が形成されるように（すなわち、トレンチ３０の一方の壁面に堆積した堆積層５６と他方の壁面に堆積した堆積層５６とが接触しないように）形成する。
【００１５】
（ポリシリコン充填工程）
堆積層５６を形成したら、減圧ＣＶＤ法によって、半導体ウエハ５０上にポリシリコン（埋め込み材）を堆積させる。このときのＣＶＤ法は、ガス種としてＳｉＨ４を用い、約６２０℃の温度で実施する。これによって、図７に示すように、半導体ウエハ５０上、及び、隙間５８内にポリシリコン層５９を形成する。この方法は埋め込み性が高いため、図７に示すように、隙間５８内にボイドを形成することなくポリシリコン層５９を充填することができる。
【００１６】
（ポリシリコン酸化工程）
ポリシリコン層５９を形成したら、半導体ウエハ５０を酸化アニール処理する。この酸化アニール処理は、ガス種としてＨ２Ｏを用い、８００℃〜１１００℃の温度で実施する。酸化アニール処理によって、ポリシリコン層５９の全体を酸化させて酸化シリコンに変化させる。酸化により酸化シリコンに変化する際に、ポリシリコン層５９は、隣接する堆積層５６と化学的に結合して一体化する。これによって、図８に示すように、トレンチ３０内が酸化シリコン層２２（すなわち、ポリシリコン層５９と堆積層５６が一体化した層）によって充填される。ポリシリコン層５９が酸化時に堆積層５６と結合するため、シームが存在しない酸化シリコン層２２がトレンチ３０内に形成される。また、ポリシリコン層酸化工程の開始時において、トレンチ３０内は堆積層５６とポリシリコン層５９で充填されている。したがって、ポリシリコン酸化工程において、ポリシリコン層５９を酸化するために酸素が消費されて、酸化種（酸化ガス）が堆積層５６とシリコン層（ソース領域１４、ボディ領域１６、及び、ボディ領域１６より下側の半導体領域（後にドリフト領域１８となる領域））の界面に拡散することが防止される。したがって、その界面に酸化シリコンが成長することが防止される。このため、酸化アニール工程を実施しても、トレンチ３０近傍に高い圧縮応力が生じることが防止される。
【００１７】
（酸化シリコン層エッチバック工程）
酸化シリコン層２２を形成したら、ＲＩＥ法によって、半導体ウエハ５０の上面側から酸化シリコン層２２をエッチバックする。これによって、図９に示すように、トレンチ３０内の上部の酸化シリコン層２２を除去するとともに、半導体ウエハ５０上の酸化シリコン層２２を除去する。上述したように、トレンチ３０内の酸化シリコン層２２中にボイド及びシームが存在していないので、トレンチ３０内の酸化シリコン層２２は略均一な速度でエッチングされる。したがって、トレンチ３０内に残存させる酸化シリコン層２２の上面２２ａを略平坦な形状に成形することができる。
【００１８】
（犠牲酸化膜形成・除去工程）
酸化シリコン層２２のエッチバックを実施したら、半導体ウエハ５０を酸化アニール処理することによって、半導体ウエハ５０の表面に犠牲酸化膜を形成する。このときの酸化アニール処理は、ガス種としてＯ２を用い、１０００℃〜１１００℃の温度で実施する。これによって、厚さが約５０ｎｍの犠牲酸化膜を形成する。犠牲酸化膜を形成したら、ウェットエッチングによって犠牲酸化膜を除去する。このときのウェットエッチングは、バッファードフッ酸を用いて、約１００ｎｍの酸化シリコンをエッチング可能な時間だけ実施する。
【００１９】
（酸化シリコン膜形成工程）
犠牲酸化膜を除去したら、半導体ウエハ５０を酸化アニール処理する。これによって、図１０に示すように、酸化シリコン層２２の上部のトレンチ３０の壁面、及び、半導体ウエハ５０の上面に酸化シリコン膜２４を形成する。このときの酸化アニール処理は、ガス種としてＯ２を用い、１０００℃〜１１００℃の温度で実施する。これによって、約１００ｎｍの厚さの酸化シリコン膜２４を形成する。
【００２０】
（ゲート電極形成工程）
酸化シリコン膜形成工程を実施したら、ＣＶＤ法によって、図１１に示すように、半導体ウエハ５０上にポリシリコン層２６を堆積させる。この際、図１１に示すように、トレンチ３０内（酸化シリコン層２２の上部）にポリシリコン層２６が充填される。このときのＣＶＤ法は、ガス種としてＳｉＨ４を用い、約６２０℃の温度で実施する。これによって、約７００ｎｍの厚さのポリシリコン層２６を形成する。ポリシリコン層２６を形成したら、ドライエッチングによって、図１２に示すように、トレンチ３０外のポリシリコン層２６を除去する。トレンチ３０内に残存したポリシリコン層２６が、ゲート電極２６となる。
【００２１】
以上の工程によって、トレンチゲート構造が完成する。トレンチゲート構造を形成したら、半導体ウエハ５０の下面側に拡散層（ドレイン層）を形成する。また、その他の必要な構造（電極、絶縁膜等）を形成する。その後、半導体ウエハ５０をダイシングにより分割する。これによって、図１に示すＭＯＳＦＥＴ１０が製造される。
【００２２】
以上に説明したように、この製造方法では、トレンチ３０の中心部に隙間５８が形成されるようにトレンチ３０の内面に酸化シリコンの堆積層５６を形成し（図６参照）、その後、その隙間５８にポリシリコン層５９を充填する（図７参照）。そして、半導体ウエハ５０を酸化アニール処理することによって、ポリシリコン層５９を酸化シリコンに変化させる。ポリシリコン層５９が酸化時に堆積層５６と結合するため、トレンチ３０内にシームが存在しない酸化シリコン層２２を形成することができる（図８参照）。したがって、その後の酸化シリコン層２２のエッチングにおいて、酸化シリコン層２２の上面に溝が形成されることが防止され、エッチング後の酸化シリコン層２２の上面を平坦な形状に成形することができる（図９参照）。このため、ゲート電極２６にくさび状の凸部が形成されず、安定した特性を有するＭＯＳＦＥＴ１０を製造することができる。
また、ポリシリコン層５９を酸化させる酸化アニール処理の開始時に、トレンチ３０内が堆積層５６とポリシリコン層５９によって充填されている。このため、その酸化アニール処理において、ポリシリコン層５９の酸化に酸素が消費され、酸化種が堆積層５６とシリコン層の界面にまで拡散することが防止される。これによって、その界面で酸化シリコンが成長し、トレンチ３０近傍で高い圧縮応力が生じることが防止される。したがって、信頼性の高いＭＯＳＦＥＴ１０を製造することができる。
【００２３】
なお、上述した実施形態では、ＭＯＳＦＥＴを例として説明した。しかしながら、本発明は、トレンチ内に酸化シリコンが充填されている種々の半導体装置の製造に適用することができる。また、上述した実施形態では、トレンチゲート電極の形成について説明した。しかしながら、本発明は、トレンチ内に酸化シリコンが充填されている種々の構造（例えば、トレンチ素子分離構造等）の形成に適用することができる。
【００２４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２５】
【図１】ＭＯＳＦＥＴ１０の断面図。
【図２】トレンチ３０形成後の半導体ウエハ５０の断面図。
【図３】犠牲酸化膜５４形成後の半導体ウエハ５０の断面図。
【図４】フローティング領域２１形成後の半導体ウエハ５０の断面図。
【図５】犠牲酸化膜５４除去後の半導体ウエハ５０の断面図。
【図６】堆積層５６形成後の半導体ウエハ５０の断面図。
【図７】ポリシリコン層５９形成後の半導体ウエハ５０の断面図。
【図８】ポリシリコン層５９酸化後の半導体ウエハ５０の断面図。
【図９】酸化シリコン層２２エッチバック後の半導体ウエハ５０の断面図。
【図１０】酸化シリコン膜２４形成後の半導体ウエハ５０の断面図。
【図１１】ポリシリコン層２６堆積後の半導体ウエハ５０の断面図。
【図１２】ポリシリコン層２６エッチング後の半導体ウエハ５０の断面図。
【符号の説明】
【００２６】
１０：ＭＯＳＦＥＴ
１２：半導体基板
１４：ソース領域
１６：ボディ領域
１８：ドリフト領域
２０：ドレイン領域
２１：フローティング領域
２２：酸化シリコン層
２４：ゲート絶縁膜
２６：ゲート電極
３０：トレンチ
５０：半導体ウエハ
５２：マスク層
５４：犠牲酸化膜
５６：堆積層
５８：隙間
５９：ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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