(57)【要約】【課題】小電流領域から大電流領域までの広範な負荷電流の電流値において、従来例に比較して、電力の変換効率を向上させることが可能なパワー半導体装置を提供する。【解決手段】本発明のパワー半導体素子は、第１ゲート電極によりスイッチングの制御が行われるパワー半導体素子であり、ＩＧＢＴ動作とＭＯＳトランジスタ動作との切替を行う第２ゲートを有し、第１ゲート電極により、スイッチング動作をさせる際、負荷に流れる負荷電流の電流値に応じて、第２ゲート電極に対して制御信号を印加し、ＭＯＳトランジスタにて動作させるか、またはバイポーラトランジスタとして動作させるかのいずれかを選択する。【選択図】図１
2010251517.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴにおけるバイポーラトランジスタのベース電流を流し、ＩＧＢＴにスイッチング動作を行わせる第１ＭＯＳトランジスタと、
オンオフ動作により、前記バイポーラトランジスタのベースの電位を制御するものであり、スイッチング動作を行う際、前記バイポーラトランジスタの前記ベースに前記ベース電流を流し、ＩＧＢＴとして動作させるか、あるいは第１ＭＯＳトランジスタのみ動作させてＭＯＳトランジスタとして動作させるかの制御を行う第２ＭＯＳトランジスタと
を有するパワー半導体素子であり、
第１の導電型のドリフト層と、
該ドリフト層の主表面側に形成された第２の導電型のベース領域と、
該ベース領域の表面において、該ベース領域内で終端するように形成された第１導電型のエミッタ領域と、
前記ドリフト層の裏面側に形成された第２の導電型の裏面拡散層と、
該裏面拡散層内において、当該裏面拡散層表面に形成された第１導電型のＭＯＳ拡散層と、
前記エミッタ領域及びドリフト層間における前記ベース領域を、前記第１ＭＯＳトランジスタの第１のチャネル領域とし、該第２のチャネル領域の表面に形成された第１のゲート絶縁膜と、
前記エミッタ領域及び前記ベース領域に接続されたエミッタ電極と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記裏面拡散層及びＭＯＳ拡散層上に形成されたコレクタ電極と、
前記ドリフト層及びＭＯＳ拡散層間における前記裏面拡散層表面を、前記第２ＭＯＳトランジスタの第２のチャネル領域とし、該第２のチャネル領域の表面に形成された第２のゲート絶縁膜と、
該第２のゲート絶縁膜上に形成された第２のゲート電極と
を有することを特徴とするパワー半導体素子。
【請求項２】
前記ドリフト層をドレインとし、前記エミッタ領域をソースとし、前記ベース領域表面をチャネル形成領域とする前記第１のゲート電極からなる第１ＭＯＳトランジスタが形成され、
前記ＭＯＳ拡散層をドレインとし、前記ドリフト層をソースとし、前記裏面拡散層をチャネル領域とする第２のゲート電極からなる第２ＭＯＳトランジスタが形成されており、
前記ＭＯＳトランジスタ動作を行わせる場合、前記第１ＭＯＳトランジスタをオン状態とする際、前記第２ＭＯＳトランジスタをオン状態とし、一方、前記バイポーラ動作を行わせる場合、前記第１ＭＯＳトランジスタをオン状態とする際、前記第２ＭＯＳトランジスタをオフ状態とすることを特徴とする請求項１記載のパワー半導体素子。
【請求項３】
前記裏面拡散層の裏面から、前記ＭＯＳ拡散層を貫通し、前記ドリフト層内に達する溝を形成し、該溝内面に前記第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に前記第２のゲート電極を設け、前記コレクタ層における前記溝内部の内周面を前記第２のチャネル領域とすることを特徴とする請求項１または請求項２記載のパワー半導体素子。
【請求項４】
前記第２ＭＯＳトランジスタが、前記ドリフト層及び前記ＭＯＳ拡散層間における前記裏面拡散層表面を前記第２のチャネル領域として形成され、前記第１ＭＯＳトランジスタに対して、電流の流れる方向に垂直な面を対称面として面対称の構造となっていることを特徴とする請求項１または請求項２に記載のパワー半導体素子。
【請求項５】
前記第１ＭＯＳトランジスタにおいて、
前記ベース領域の表面から、前記エミッタ領域を貫通し、前記ドリフト層内に達する第１の溝を形成し、当該第１の溝内に前記第１のゲート酸化膜を形成し、当該第１のゲート酸化膜状に前記第１のゲート電極を設け、前記エミッタ領域における前記第１の溝内部の内周面を前記第１のチャネル領域とし、
前記第２ＭＯＳトランジスタにおいて、
前記コレクタ層の裏面から前記ドリフト層内に達する溝を形成し、該溝内面に前記第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に前記第２のゲート電極を設け、前記コレクタ層における前記溝内部の内周面を前記第２のチャネル領域とする
ことを特徴とする請求項４に記載のパワー半導体素子。
【請求項６】
前記コレクタ電極から前記エミッタ電極に対して電流を流す順方向動作の際、バイポーラトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオン状態とし、第２ＭＯＳトランジスタをオフ状態とし、ＭＯＳトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオン状態とし、第２ＭＯＳトランジスタをオン状態し、
前記エミッタ電極から前記コレクタ電極に対して電流を流す逆方向動作の際、バイポーラトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオフ状態とし、第２ＭＯＳトランジスタをオン状態とし、ＭＯＳトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオン状態とし、第２ＭＯＳトランジスタをオン状態とする
ことを特徴とする請求項４に記載のパワー半導体素子。
【請求項７】
請求項１から請求項６のいずれかに記載のパワー半導体素子と、
当該パワー半導体素子に流れる電流を測定する電流センサと、
前記電流センサの測定した測定電流が予め設定された閾値を超えたか否かを判定し、閾値を超えた場合、前記パワー半導体素子をバイポーラトランジスタとして動作させ、閾値以下の場合、前記パワー半導体素子をＭＯＳトランジスタとして動作させるよう前記第１のゲート電極に制御信号を出力する制御回路と
を有することを特徴とするインテリジェントパワーモジュール。
【請求項８】
前記制御回路が、前記パワー半導体素子のスイッチング毎に、前記制御信号により前記パワー半導体素子をＭＯＳトランジスタとして動作させる電流範囲を増加あるいは減少させ、前記測定電流から求めたパワー半導体素子の消費電力がより小さくなるように、前記閾値の電流範囲を調整することを特徴とする請求項７に記載のインテリジェントパワーモジュール。
【請求項９】
請求項１から請求項６のいずれかに記載のパワー半導体素子から構成され、前記第２のゲート電極にＭＯＳトランジスタとして動作させる制御信号を常に印加させ、パワー半導体素子に流れる電流増加に伴いバイポーラトランジスタとして動作させることを特徴とするインテリジェントパワーモジュール。
【請求項１０】
請求項４から請求項６のいずれかに記載の双方向に電流を流すパワー半導体素子を複数備え、
電源が出力する電力を、前記パワー半導体素子における第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのスイッチング制御を行い、ＭＯＳトランジスタ動作あるいはＩＧＢＴ動作にて、順方向あるいは逆方向に電流を流し、負荷に対して可変周波数の交流電力を出力するマトリクスコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大容量の電力を取り扱う電力変換器等に用いられるパワー半導体装置に関する。
【背景技術】
【０００２】
従来からＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード、ＧＴＯ（Gate Turn Off）サイリスタ、パワートランジスタ等のパワー半導体素子は、耐圧や電流容量に応じて各種インバータ装置などに応用されている。
上記ＩＧＢＴは、特に、電圧を印加することにより容易にスイッチングすることが可能なため制御が容易であり、かつ電流容量が大きく、大電流の高周波動作が可能であるなど、他のパワー半導体装置に比較して有利な点を有している。
【０００３】
このＩＧＢＴは、図１６及び図１７に示すように、ＭＯＳトランジスタのドレイン電流がｐｎｐ型バイポーラトランジスタ（以下、ｐｎｐトランジスタ）のベース電流となり、ｎｐｎ型バイポーラトランジスタ（以下、ｎｐｎトランジスタ）がオン状態となって動作することでオン状態となる（例えば、特許文献１参照）。この図１６において、ｐｎｐトランジスタは、ＩＧＢＴにおけるコレクタ層がコレクタ、ドリフト層がベース、ベース領域がエミッタとして構成されている。
そして、ｐｎｐトランジスタのコレクタ電流が増加したとしても、ドリフト層へのキャリアが注入され、伝導度変調が起こり、素子の抵抗が低下するため、電流増加に伴うコレクタ−エミッタ間の電圧の上昇が抑制されるため、大電流のスイッチング素子として多用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５０４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コレクタ電流が少ない電流領域においては、接合電位によってコレクタ−エミッタ間電圧の下限値が制限され、エネルギー損失が発生することになる。
このため、メガソーラなどの再生可能なエネルギーを利用した発電システムにおいては、出力変動が激しいため、電力変換にＩＧＢＴを用いた場合、部分負荷時等の小電流領域における電力変換効率の低下が問題となる。
【０００６】
また、近年、マトリクスコンバータの実用化が進んでいる。このマトリクスコンバータは、交流入力及び交流出力からなり、交流入力の電源電圧を直接ＰＷＭ制御することにより、任意の電圧の交流出力を出力するものである。変換回路内にキャパシタなどの蓄積要素を構成として持たないため、キャパシタの劣化による寿命低下の問題が無く、コンバータの回路規模が小さくなりコンパクトとなる。
しかしながら、このマトリクスコンバータを構築する場合、入力から出力へ、また出力から入力に対して双方向に電流を流す処理を行うため、双方向デバイスを用いる必要がある。この双方向デバイスを構成するため、２つの汎用のＩＧＢＴと２つのダイオードとを双方向動作するように組み合わせたり、２つの逆阻止型ＩＧＢＴを相互の極性が逆向きとなるように並列接続して用いることになる。このため、従来のマトリクスコンバータは、期待されたほど、回路のコンパクト化を実現することができない。
【０００７】
本発明は、このような事情に鑑みてなされたもので、小電流領域から大電流領域までの広範な電流値において、従来例に比較して、電力の変換効率を向上させることが可能なパワー半導体装置を提供することを目的とする。
また、本発明は、小電流領域から大電流領域までの広範な電流値において、従来例に比較して、電力の変換効率を向上させ、かつ双方向に電流を流す動作を行うことが可能なパワー半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載の発明は、ＩＧＢＴにおけるバイポーラトランジスタ（例えば、実施形態におけるｐｎｐトランジスタ１０１，ｎｐｎトランジスタ１０２）のベース電流を流し、ＩＧＢＴにスイッチング動作を行わせる第１ＭＯＳトランジスタ（例えば、実施形態における第１ＭＯＳＦＥＴ１０４）と、オンオフ動作により、前記バイポーラトランジスタのベースの電位を制御するものであり、スイッチング動作を行う際、前記バイポーラトランジスタの前記ベースに前記ベース電流を流し、ＩＧＢＴとして動作させるか、あるいは第１ＭＯＳトランジスタのみ動作させてＭＯＳトランジスタとして動作させるかの制御を行う第２ＭＯＳトランジスタ（例えば、実施形態における第２ＭＯＳＦＥＴ５０）とを有するパワー半導体素子であり、第１の導電型のドリフト層（図１、図１０、図１３のドリフト層１０）と、該ドリフト層の主表面側に形成された第２の導電型のベース領域（図１、図１０、図１３のベース領域１１）と、該ベース領域の表面において、該ベース領域内で終端するように形成された第１導電型のエミッタ領域（図１、図１０、図１３のエミッタ領域１２）と、前記ドリフト層の裏面側に形成された第２の導電型の裏面拡散層（図１、図１０の裏面拡散層１５、図１３の裏面拡散領域５１）と、該裏面拡散層内において、当該裏面拡散層表面に形成された第１導電型のＭＯＳ拡散層（図１、図１０のＭＯＳ拡散層１５０、図１３のＭＯＳ拡散層５２）と、前記エミッタ領域及びドリフト層間における前記ベース領域を、前記第１ＭＯＳトランジスタの第１のチャネル領域とし、該第２のチャネル領域の表面に形成された第１のゲート絶縁膜（図１、図１０、図１３のゲート絶縁膜１３）と、前記エミッタ領域及び前記ベース領域に接続されたエミッタ電極（図１、図１０、図１３のエミッタ電極Ｅ）と、前記第１のゲート絶縁膜上に形成された第１のゲート電極（図１、図１０、図１３のゲート電極１４）と、前記裏面拡散層及びＭＯＳ拡散層上に形成されたコレクタ電極（図１、図１０のコレクタ電極１６、図１３のコレクタ電極５６）と、前記ドリフト層及びＭＯＳ拡散層間における前記裏面拡散層表面を、前記第２ＭＯＳトランジスタの第２のチャネル領域とし、該第２のチャネル領域の表面に形成された第２のゲート絶縁膜（図１、図１０のゲート絶縁膜１７、図１３のゲート絶縁膜５３）と
、該第２のゲート絶縁膜上に形成された第２のゲート電極（図１、図１０のゲート電極１８、図１３のゲート電極５４）とを有する。
本請求項の各構成要素は、上述したように、それぞれ図１、図２、図１０及び図１３の構成に対応して記載している。
【０００９】
請求項２記載の発明は、請求項２に記載のパワー半導体素子であり、前記ドリフト層（例えば、実施形態における図１及び図２のドリフト層１０）をドレインとし、前記エミッタ領域（例えば、実施形態における図１及び図２のエミッタ領域１２）をソースとし、前記ベース領域（例えば、実施形態における図１及び図２のベース領域１１）表面をチャネル形成領域とする前記第１のゲート電極（例えば、実施形態におけるゲート電極１４）からなる第１ＭＯＳトランジスタ（例えば、実施形態における図２の第１ＭＯＳＦＥＴ１０４）が形成され、前記ＭＯＳ拡散層をドレインとし、前記ドリフト層をソースとし、前記裏面拡散層をチャネル領域とする第２のゲート電極（例えば、実施形態における図１のゲート電極１８）からなる第２ＭＯＳトランジスタ（例えば、実施形態における第２ＭＯＳＦＥＴ５０）が形成されており、前記ＭＯＳトランジスタ動作を行わせる場合、前記第１ＭＯＳトランジスタをオン状態とする際、前記第２ＭＯＳトランジスタをオン状態とし、一方、前記バイポーラ動作を行わせる場合、前記第１ＭＯＳトランジスタをオン状態とする際、前記第２ＭＯＳトランジスタをオフ状態とすることを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１図２、図１０及び図１３の構成に対応して記載している。
【００１０】
請求項３記載の発明は、請求項１または請求項２に記載のパワー半導体素子であり、前記裏面拡散層の裏面から、前記ＭＯＳ拡散層を貫通し、前記ドリフト層内に達する溝を形成し、該溝内面に前記第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に前記第２のゲート電極を設け、前記コレクタ層における前記溝内部の内周面を前記第２のチャネル領域とすることを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１０の構成に対応して記載している。
【００１１】
請求項４記載の発明は、請求項１または請求項２に記載のパワー半導体素子であり、前記コレクタ領域の表面において、該コレクタ領域内において終端するよう形成された第１導電型の拡散層（実施形態における図１３のＭＯＳ拡散層５２）をさらに有し、前記第２ＭＯＳトランジスタが、前記ドリフト層及び前記拡散層間における前記ドリフト層表面を前記第２のチャネル領域として形成され、前記第１ＭＯＳトランジスタに対して、電流の流れる方向に垂直な面を対称面として面対称の構造となっていることを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１３の構成に対応して記載している。
【００１２】
請求項５記載の発明は、請求項４に記載のパワー半導体素子であり、前記第１ＭＯＳトランジスタにおいて、前記ベース領域の表面から、前記エミッタ領域を貫通し、前記ドリフト層内に達する第１の溝を形成し、当該第１の溝内に前記第１のゲート酸化膜を形成し、当該第１のゲート酸化膜状に前記第１のゲート電極を設け、前記エミッタ領域における前記第１の溝内部の内周面を前記第１のチャネル領域とし、前記第２ＭＯＳトランジスタにおいて、前記コレクタ層の裏面から前記ドリフト層内に達する溝を形成し、該溝内面に前記第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に前記第２のゲート電極を設け、前記コレクタ層における前記溝内部の内周面を前記第２のチャネル領域とすることを特徴とする。本請求項の各構成要素は、上述したように、それぞれ図１３の構成に対応して記載している。
【００１３】
請求項６記載の発明は、請求項４または請求項５に記載のパワー半導体素子であり、前記コレクタ電極から前記エミッタ電極に対して電流を流す順方向動作の際、バイポーラトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオン状態とし、第２ＭＯＳトランジスタをオフ状態とし、ＭＯＳトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオン状態とし、第２ＭＯＳトランジスタをオン状態し、前記エミッタ電極から前記コレクタ電極に対して電流を流す逆方向動作の際、バイポーラトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオフ状態とし、第２ＭＯＳトランジスタをオン状態とし、ＭＯＳトランジスタ動作の場合、前記第１ＭＯＳトランジスタをオン状態とし、第２ＭＯＳトランジスタをオン状態とすることを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１３の構成に対応して記載している。
【００１４】
請求項７の発明は、インテリジェントパワーモジュールであり、請求項１から請求項６のいずれかに記載のパワー半導体素子と、当該パワー半導体素子に流れる電流を測定する電流センサと、前記電流センサの測定した測定電流が予め設定された閾値を超えたか否かを判定し、閾値を超えた場合、前記パワー半導体素子をバイポーラトランジスタとして動作させ、閾値以下の場合、前記パワー半導体素子をＭＯＳトランジスタとして動作させるよう前記第１のゲート電極に制御信号を出力する制御回路とを有することを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１１の構成に対応して記載している。
【００１５】
請求項８の発明は、請求項７に記載のインテリジェントパワーモジュールであり、前記制御回路が、前記パワー半導体素子のスイッチング毎に、前記制御信号により前記パワー半導体素子をＭＯＳトランジスタとして動作させる電流範囲を増加あるいは減少させ、前記測定電流から求めたパワー半導体素子の消費電力がより小さくなるように、前記閾値の電流範囲を調整することを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１１の構成に対応して記載している。
【００１６】
請求項９の発明は、請求項１から請求項６のいずれかに記載のパワー半導体素子から構成されたインテリジェントパワーモジュールであり、前記第２のゲート電極にＭＯＳトランジスタとして動作させる制御信号を常に印加させ、パワー半導体素子に流れる電流増加に伴いバイポーラトランジスタとして動作させることを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１１の構成に対応して記載している。
【００１７】
請求項１０の発明は、請求項４から請求項６んこいずれかに記載の双方向に電流を流す（すなわち、電流が流れる方向を切り換える機能を有する）パワー半導体素子を複数備えたマトリクスコンバータであり、電源が出力する電力を、前記パワー半導体素子における第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのスイッチング制御を行い、ＭＯＳトランジスタ動作あるいはＩＧＢＴ動作にて、順方向あるいは逆方向に電流を流し、負荷に対して可変周波数の交流電力を出力することを特徴とする。
本請求項の各構成要素は、上述したように、それぞれ図１４の構成に対応して記載している。
【発明の効果】
【００１８】
以上説明したように、本発明のパワー半導体素子によれば、ＭＯＳトランジスタ動作またはバイポーラトランジスタ動作を第２のゲート電極に印加する制御信号により、任意に切り替える構成としたため、部分負荷時の小電流領域において、ＭＯＳトランジスタの動作を行わせて、バイポーラ動作を行わせる場合に比較して、パワー半導体素子の電力損失を低減させ、大電流領域において、バイポーラトランジスタの動作（以下、ＩＧＢＴ動作）を行わせて、ＭＯＳトランジスタ動作を行わせる場合に比較して、パワー半導体素子の電力損失を低減させることが可能となり、小電流領域及び大電流領域の広範囲において低い電力損失の特性とすることができる。
【００１９】
また、本発明のインテリジェントパワーモジュールによれば、制御回路が、電流センサの検出した電流値と、予め設定されている閾値とを比較し、ＭＯＳトランジスタ動作またはバイポーラトランジスタ動作とを、第２のゲート電極に印加する制御信号により切り替えるため、部分負荷時の小電流領域において、ＭＯＳトランジスタの動作を行わせて、バイポーラ動作を行わせる場合に比較して、パワー半導体素子の電力損失を低減させ、大電流領域において、ＩＧＢＴ動作を行わせて、ＭＯＳトランジスタ動作を行わせる場合に比較して、パワー半導体素子の電力損失を低減させることが可能となり、小電流領域及び大電流領域の広範囲において、従来に比較してより低い電力損失の特性とすることができる。
【００２０】
また、本発明のパワー半導体素子によれば、従来のように複数のパワー半導体素子（例えば、ＩＧＢＴ）を組み合わせて双方向に電流を流すパワー半導体素子を構成する必要がなく、従来に比較して小型化することができ、また複数のパワー半導体素子を用いないため、従来に比較して価格を低減させることができる。
また、本発明のマトリクスコンバータによれば、従来のように複数のパワー半導体素子を組み合わせた双方向のＩＧＢＴを用いて、電力変換部を構成することがないため、従来に比較して小型化することが可能であり、装置の価格も従来に比較して低減させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態によるパワー半導体素子３０の構成例の断面構造を示す概念図である。
【図２】図１のパワー半導体素子５０の等価回路を示す概念図である。
【図３】ＩＧＢＴのＩ−Ｖ特性を示すグラフである。
【図４】ＭＯＳトランジスタのＩ−Ｖ特性を示すグラフである。
【図５】印加電圧の領域（低い負荷電流の領域）におけるＭＯＳトランジスタとＩＧＢＴとのゲート電圧に対応して流れる電流値を示すグラフである。
【図６】エネルギー損失を測定した測定系を説明する概念図である。
【図７】測定において第１ＭＯＳトランジスタ１０４に印加する電圧の波形を示す波形図である。
【図８】測定において第１ＭＯＳトランジスタ１０４に印加する電圧の波形を示す波形図である。
【図９】ＭＯＳトランジスタ、ＩＧＢＴと、パワー半導体素子３０とのエネルギー損失の比較を行った結果を示すグラフである。
【図１０】本発明の一実施形態における他のパワー半導体素子３０の構成例の断面構造を示す概念図。
【図１１】本発明によるパワー半導体素子を用いたＩＰＭの構成例を示すブロック図である。
【図１２】パワー半導体素子３０のゲート電極１４に印加する駆動波形を示す波形図である。
【図１３】本発明の第２の実施形態によるパワー半導体素子３０の構成例の断面構造を示す概念図である。
【図１４】本発明によるパワー半導体素子３０を用いたマトリクスコンバータの構成例を示す概念図である。
【図１５】本発明の第４の実施形態によるパワー半導体素子３０の構成例の断面構造を示す概念図である。
【図１６】本発明に関連するＩＧＢＴの構成例の断面構造を示す概念図である。
【図１７】図１６のＩＧＢＴの等価回路を示す概念図である。
【発明を実施するための形態】
【００２２】
＜第１の実施形態＞
以下、本発明の第１の実施形態によるパワー半導体素子を図面を参照して説明する。図１は同実施形態によるパワー半導体素子の断面構造を示す概念図である。
裏面拡散層１５はｐ型の不純物が添加されたｐ型の拡散層であり、ｐｎｐ型バイポーラトランジスタのエミッタを形成している。この裏面拡散層１５の主表面側（図１における裏面拡散層１５の下側方向の面）にｎ型の不純物が添加された半導体層（あるいは半導体基板）としてドリフト層１０が形成されている。このドリフト層１０は、ｐｎｐ型バイポーラトランジスタのベースを形成している。また、裏面拡散層１５の主表面側と逆の面である裏面側（図１における裏面拡散層の上側方向の面）の表面に、裏面側表面の外周部に沿って所定の幅及び深さのｎ型のＭＯＳ拡散層１５０が形成されている。すなわち、裏面拡散層１５が裏面の表面に露出する幅にてｎ型のＭＯＳ拡散層１５０を形成する。
上記ドリフト層１０の主表面（図１におけるドリフト層１０の下側方向の面）に、ｐ型の不純物が添加されたベース領域１１が形成されている。このベース領域１１は、ｐｎｐ型バイポーラトランジスタのコレクタを形成している。
【００２３】
また、上記ベース領域１１の主表面（図１におけるドリフト層１０の下側方向の面）に、ｎ型のエミッタ領域１２がベース領域１１内にて終端するように、すなわち完全に含まれるように形成されている。すなわち、エミッタ領域１２は、厚さがベース領域１１より薄く、厚さ方向においてベース領域１１に含まれ、ベース領域１１の主表面に対して垂直方向から見た平面視においてベース領域１１内に含まれるよう形成されている。
コレクタ電極１６は、裏面拡散層１５の裏面（図１における裏面拡散層１５の上側方向の面）上に形成されている。ｎｐｎ型のバイポーラトランジスタは、コレクタがドリフト層１０で形成され、ベースがベース領域１１にて形成され、エミッタがエミッタ領域１２により形成されている。
【００２４】
第１ＭＯＳトランジスタ１０４は、ｎチャネル型ＭＯＳトランジスタであり、ドリフト層１０をドレイン、エミッタ領域１２をソース、ゲート電極１４として形成されている。すなわち、パワー半導体素子の主表面（図１の下側方向の面）において、エミッタ領域１２とドリフト層１０とに挟まれたベース領域１１の表面をチャネル領域とするため、ゲート絶縁膜１３は、ベース領域１１の主表面上において、エミッタ領域１２とベース領域１１とドリフト層１０との表面に形成され、ベース領域１１を介して対向するエミッタ領域１２及びドリフト層１０に対し、端部が重なりあう領域を有するように形成されている。
また、ゲート電極１４は、上記ゲート絶縁膜１３の上部に、当該ゲート絶縁膜１３と重なり合う、すなわち位置的に整合するように形成されている。
また、第２ＭＯＳトランジスタ５０は、ｎチャネル型のＭＯＳトランジスタであり、ＭＯＳ拡散層１５０をドレイン、ドリフト層１０をソースとし、ゲート電極１８として形成されている。すなわち、ゲート絶縁膜１７は、ドリフト層１０とＭＯＳ拡散層１５０とに挟まれた裏面拡散層１５の側面をチャネル領域とするため、パワー半導体素子の側面上において、ドリフト層１０と裏面拡散層１５とＭＯＳ拡散層１５０との側面の表面上に形成され、裏面拡散層１５を介して対向するドリフト層１０及びＭＯＳ拡散層１５０に対し、端部が重なりあう領域を有するように形成される。
ゲート電極１８は、パワー半導体装置の側面上において、上記ゲート絶縁膜１７と重なり合う、すなわち位置的に整合するように形成されている。
【００２５】
次に、図１及び図２を用いて、本実施形態によるパワー半導体素子の動作を説明する。
図２は、図１のパワー半導体素子の等価回路を示す概念図である。
図２において、ｐｎｐトランジスタ１０１は、ｐｎｐ型のバイポーラトランジスタであり、エミッタが裏面拡散層１５、ベースがドリフト層１０、エミッタがベース領域１１から構成されている。ｎｐｎトランジスタ１０２は、ｎｐｎ型のバイポーラトランジスタであり、コレクタがドリフト層１０、ベースがベース領域１１、エミッタがエミッタ領域１２から構成されている。
【００２６】
ここで、ｐｎｐ型のトランジスタ１０１のエミッタがコレクタ電極１６に接続され、ｐｎｐトランジスタ１０１のベースがｎｐｎトランジスタ１０２のコレクタと接続され、ｐｎｐトランジスタ１０１のコレクタがｎｐｎトランジスタ１０２のベースに接続されるとともに抵抗１０５を介して接地されており、ｎｐｎトランジスタ１０２のエミッタが接地されている。この構成において、第１ＭＯＳトランジスタ１０４をオン状態とすることにより、ｐｎｐトランジスタ１０１及びｎｐｎトランジスタ１０２が順次オン状態となり、コレクタ電極１６からエミッタ電極Ｅに電流が流れることになる。
【００２７】
また、第１ＭＯＳトランジスタ１０４は、ｎチャネル型ＭＯＳトランジスタであり、ドレインがドリフト層１０、ソースがベース領域１１、ゲートがゲート電極１４から構成されている。第２ＭＯＳトランジスタ５０は、上述したように、ｎチャネル型ＭＯＳトランジスタであり、ドレインがＭＯＳ拡散層１５０、ソースがドリフト層１０、ゲートがゲート電極１８から構成されている。ゲート電極１４あるいはゲート電極１８は、例えば、コバルトなどを用いたシリサイドで形成されている。また、このシリサイド上にアルミニウムを重ねた２層構造として、上記ゲート電極１８を構成しても良い。
【００２８】
また、図１に示すように、ＩＧＢＴは、第１ＭＯＳトランジスタ１０４の上部にドリフト層１０及び裏面電極層１５が重ねられた状態となっている。したがって、第２ＭＯＳトランジスタ５０をオン状態として、コレクタ電極１６とドリフト層１０とを短絡状態とすることにより、コレクタ電極１６とドリフト層１０とがオーミック接触した状態となり、ｐｎｐトランジスタ１０１におけるドリフト層１０での伝導度変調が起こりにくく、ＩＧＢＴの動作状態ではなく、ＭＯＳトランジスタの動作状態が支配的となる。
上述したように、本発明は、コレクタ電極１６とドリフト層１０とを短絡し、ＩＧＢＴをＭＯＳトランジスタとして機能させるため、この第２ＭＯＳトランジスタ５０を設けたことを特徴とする。
【００２９】
また、パワー半導体素子３０のコレクタ電極１６は端子Ｔｃに接続され、エミッタ電極Ｅは端子ＴEに接続され、電源として端子Ｔｃ及び端子ＴE間には電源２３が介挿されている。この電源２３は、例えば、大陽電池等により発電されたＤＣ電流が蓄積されるバッテリである。例えば、この電源２３のＤＣ（直流）電圧を、家庭用電気機器に供給する場合、ＩＧＢＴ等を用いたインバータにより、商用電源に対応するＡＣ（交流）電圧に変換する必要がある。本実施形態におけるパワー半導体素子３０は、上記インバータにおいて、ＤＣ電圧をＡＣ電圧に変換する（また電力変換を行う）ブリッジ回路を構成するスイッチング素子として使用される。
【００３０】
図２において、抵抗１０３は第１ＭＯＳトランジスタ１０４と第２ＭＯＳトランジスタ５０のオン抵抗であり、  抵抗１０５はｎｐｎトランジスタ１０２のベースと端子ＴE間の抵抗（ベース領域１１）である。
図１において、電源２２とゲート電極１４の端子ＴG1との間に介挿されたスイッチＳＷ１をオン状態（導通状態）とすることにより、電源２２から端子ＴG1を介してゲート電極１４に「Ｈ」レベルの電圧（＝ＶG1）が印加され、一方、スイッチＳＷ１をオフ状態（非導通状態）とすることにより、ゲート電極１８に「Ｌ」レベルの電圧（＝例えば、接地電位）が印加される。
また、電源２１とゲート電極１８との間に介挿されたスイッチＳＷ２をオン状態とすることにより、電源２１から端子ＴG2を介してゲート電極１８に「Ｈ」レベルの電圧（＝ＶG2）が印加され、一方スイッチＳＷ２をオフ状態とすることにより、ゲート電極１８に「Ｌ」レベル（＝接地電位）の電圧が印加される。
【００３１】
全負荷時等の大電流領域の動作状態において、本実施形態のパワー半導体素子３０にＩＧＢＴの動作を行わせる際、スイッチＳＷ２をオフ状態とすることにより、第２ＭＯＳトランジスタ５０がオフ状態となり、一般的なＩＧＢＴと同様な動作を行うことになる。
すなわち、スイッチＳＷ２をオフ状態、スイッチＳＷ１をオン状態とした場合、第１ＭＯＳトランジスタ１０４をオンとなり、第１ＭＯＳトランジスタ１０４において、ドレイン電流がドリフト層１０からエミッタ領域１２に流れるため、接続点Ａの電位が低下することで、ｐｎｐトランジスタ１０１にベース電流が流れ、ｐｎｐトランジスタ１０１がオンとなる。
【００３２】
ここで、ｐｎｐトランジスタ１０１において、バイポーラトランジスタが動作することによる伝導度変調が発生し、ドリフト層１０の抵抗値が減少する。これにより、ＩＧＢＴに流れるコレクタ電流が増加しても、ドリフト層１０にキャリアが注入され、伝導度変調が発生して、コレクタ電流増加によるコレクタ（コレクタ電極１６）−エミッタ（エミッタ電極Ｅ）間電圧の上昇が抑制される。
そして、抵抗１０５に電流が流れることにより、接続点Ｂの電位が上昇し、ｎｐｎトランジスタ１０２のベース−エミッタ間に電流が流れ、さらに接続点Ａの電圧が低下し、ｐｎｐトランジスタ１０１のコレクタ電流が増加することになる。
【００３３】
一方、部分負荷時等の小電流領域の動作状態において、本実施形態のパワー半導体素子３０にＭＯＳトランジスタの動作を行わせる際、スイッチＳＷ２をオン状態とすることにより、第２ＭＯＳトランジスタ５０がオン状態となり、一般的なＭＯＳトランジスタと同様な動作を行うことになる。
すなわち、スイッチＳＷ２をオン状態、スイッチＳＷ１をオン状態とした場合、第１ＭＯＳトランジスタ１０４をオンとなり、第１ＭＯＳトランジスタ１０４において、ドレイン電流がドリフト層１０からエミッタ領域１２に流れる。
ここで、この第１ＭＯＳトランジスタ１０４のドレイン電流は、第２ＭＯＳトランジスタ５０を介して流れるものであり、接続点Ａの電位が低下せず、ｐｎｐトランジスタ１０１にベース電流が流れず、ｐｎｐトランジスタ１０１はオン状態にはなりにくい。
【００３４】
しかしながら、負荷に流れる電流が増加し、第２ＭＯＳトランジスタ５０に流せる電流に比較し、第１ＭＯＳトランジスタ１０４が流せる電流が増加すると、接続点Ａの電位が低下し、ｐｎｐトランジスタ１０１のベース電流が流れ、ｐｎｐトランジスタ１０１がオンし、ＩＧＢＴの動作状態に移行することとなる。
したがって、ＭＯＳトランジスタの動作から、ＩＧＢＴの動作に移行する負荷電流は、第１ＭＯＳトランジスタ１０４と第２ＭＯＳトランジスタ５０とのオン抵抗の値により決定される。
本実施形態において、パワー半導体素子３０を動作させた場合に、小電流領域とはＩＧＢＴ動作における損失エネルギーがＭＯＳトランジスタにおける損失エネルギーを超える負荷電流以下の電流範囲を示し、一方、大電流領域とはＭＯＳトランジスタ動作における損失エネルギーがＩＧＢＴにおける損失エネルギーを超える負荷電流を超える電流範囲を示している。
【００３５】
上述したように、負荷に流れる電流量により、パワー半導体素子３０をＭＯＳトランジスタあるいはＩＧＢＴとして動作させることにより、以下に示すように、部分負荷時等の低容量の小電流領域におけるＩＧＢＴのエネルギー損失と、全負荷時などの大容量の大電流領域におけるＭＯＳトランジスタのエネルギー損失との双方を低減することができる。
すなわち、ＩＧＢＴのオン特性は、図３に示すように、負荷電流（コレクタ電流）が少ない小電流領域（部分負荷により流れる電流範囲）において、ｐｎ接合の接合電位によりコレクタ（コレクタ電極１６）−エミッタ（エミッタ電極Ｅ）間電圧の下限値（パワー半導体素子３０に電流が流れ始めるコレクタ−エミッタ間の接合電位における閾値の電圧）により制限され、この下限値以下の領域においてパワー半導体素子３０には電流が流れずにエネルギー損失となる。
一方、大電流領域においてはドリフト層１０に対して裏面拡散層１５からキャリアが注入され、ｐｎｐトランジスタ１０１及びｎｐｎトランジスタ１０２がオン状態となり、すなわち伝導度変調によってコレクタ（コレクタ電極１６）−エミッタ（エミッタ電極Ｅ）間電圧の上昇がなくなり、大電流のコレクタ電流をＩＧＢＴに流すことができる。図３は、横軸がパワー半導体素子３０におけるコレクタ電極１６とエミッタ電極Ｅとの間の電圧ＶCEの電圧値を示し、縦軸がパワー半導体素子３０におけるコレクタ電極１６とエミッタ電極Ｅとの間に流れるコレクタ電流の電流値を示している。
【００３６】
しかしながら、ＭＯＳトランジスタのオン特性は、上記ＩＧＢＴと異なり、ｐｎ接合がないために接合電位がなく、オン抵抗としてドリフト層１０のオーミック抵抗が支配的である。
このため、ＭＯＳトランジスタには、ｐｎ接合における接合電位が無いため、小電流領域においても電流が流れるため、図４に示すように、コレクタ−エミッタ（コレクタ電極１６−エミッタ電極Ｅ）間におけるエネルギー損失がない。
しかしながら、大電流領域においては、ドリフト層１０のオーミック抵抗の抵抗値に応じて、負荷電流が増加するとともに、ドリフト層１０が負荷となって電力が消費されることにより、エネルギー損失も増加することとなる。図４は、横軸がドリフト層１０とエミッタ電極Ｅとの間の電圧ＶDSの電圧値を示し、縦軸がドリフト層１０とエミッタ電極Ｅとの間の電流値を示している。
【００３７】
したがって、図５に示すように、負荷電流の電流値に対して予め閾値を設定しておき、その閾値以下における負荷電流の小電流領域においてエネルギー損失がＩＧＢＴに比較して少ないＭＯＳトランジスタとして動作させ、その閾値を超える負荷電流の大電流領域においてエネルギー損失がＭＯＳトランジスタに比較して少ないＩＧＢＴとして動作させるようにすることで、本実施形態は、負荷電流の低電力領域から大電流領域までの全範囲におけるエネルギー損失（導通損失）の少ないパワー半導体素子を実現している。図５は、ＩＧＢＴについては図３と同様であり、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）については図４と同様である。ここで、本実施形態において、負荷電流に対する上記閾値は、ＭＯＳトランジスタ動作におけるエネルギー損失がバイポーラ動作（ＩＧＢＴ動作）におけるエネルギー損失を超える電流値に設定する。
【００３８】
図６に示す構成のＩＰＭ（Intelligent Power Module）８１に対して交流電源８０からピーク電圧３００Ｖの交流電圧を印加し、抵抗負荷８２の抵抗値を変化させ、負荷電流の数値を制御し、ＭＯＳトランジスタによる動作と、ＩＧＢＴによる動作によるエネルギー損失を、シミュレーションにより求めた。このＩＰＭ８１の構成は、後述する図１１により詳細に説明する。
このシミュレーションにおいて、導通損失を「導通電圧×導通電流×導通時間」の式より求め、スイッチング損失を「印加電圧×導通電流×スイッチング時間／６」の式より求め、交流半サイクルの導通損失とスイッチング損失の総和からエネルギー損失を算出した。ここで、上記導通電圧はコレクタ（コレクタ電極１６）−エミッタ（エミッタ電極Ｅ）間電圧であり、上記導通電流は負荷電流であり、上記導通時間は素子がオン状態の時間であり、上記印加電圧はコレクタ電極１６に印加した電圧であり、スイッチング時間はスイッチング時にオン状態からオフ状態（電流値により測定）に切り替わる時間である。
図７の動作条件は抵抗負荷８２の抵抗値を３０Ωとして、５ｋＨｚの周波数にてデューティ５０％にてスイッチングを行わせ、一方、図８の動作条件は抵抗負荷８２の抵抗値を６Ωとして、５ｋＨｚの周波数にてデューティ５０％スイッチングを行わせるものである。図７及び図８において、横軸が時間であり、縦軸が抵抗負荷に流れる電流値である。
【００３９】
図９は上述した図７及び図８各々と同様に、５ｋＨｚの駆動周波数にてデューティ５０％にて、負荷電流のピークが２Ａ（アンペア）、５Ａ、１０Ａ、２０Ａ、３０Ａ、４０Ａ、５０Ａとなるように、抵抗負荷８２を変化させ、ＩＧＢＴ、ＭＯＳトランジスタ及び本実施形態におけるパワー半導体素子３０それぞれのエネルギー損失を計算し、各負荷電流値におけるＩＧＢＴのエネルギー損失を１として、エネルギー損失を規格化した図であり、横軸が負荷電流の電流値を示し、縦軸にＩＧＢＴのエネルギー損失により規格化したエネルギー損失を示す。
ここで、ＩＧＢＴとしてはＧＴ８０Ｊ１０１Ｂ（東芝製）、ＭＯＳトランジスタとしては２ＳＫ３９１１（東芝製）、本実施形態のエネルギー損失は、負荷電流が５Ａ以下の領域において２ＳＫ３９１１の特性を用い、負荷電流が５Ａを超える領域においてＧＴ８０Ｊ１０１Ｂの特性を用いた。
【００４０】
上記図９からわかるように、ＩＧＢＴは、５Ａ以下の負荷電流の小電流領域において、ＭＯＳトランジスタに比較してエネルギー損失が大きい。しかしながら、ＭＯＳトランジスタは、負荷電流が増加する毎にエネルギー損失も比例して増加していくため、５Ａを超える負荷電流の大電流領域において、ＩＧＢＴのエネルギー損失を超えることとなる。
一方、本実施形態によるパワー半導体素子は、５Ａ以下の負荷電流の小電流領域において、ＭＯＳトランジスタと同様な特性を示し、ＩＧＢＴよりもエネルギー損失が低く、５Ａを超える負荷電流の大電流領域において、ＩＧＢＴと同様な特定を示し、負荷電流の低電流領域から大電流領域までの全範囲におけるエネルギー損失（導通損失）の少ないパワー半導体素子を実現できることを示している。
【００４１】
また、図１０に本実施形態によるパワー半導体素子の他の構成例の断面構造を示す。図１における第２ＭＯＳトランジスタのゲートを、パワー半導体素子の外周部のみではなく、裏面拡散層１５の中央部近傍に第２ＭＯＳトランジスタ５０を形成する。
すなわち、裏面拡散層１５の裏面において、この裏面拡散層１５の中央部近傍表面にも、ＭＯＳ拡散層１５０を一つあるいは複数個形成し、このＭＯＳ拡散層１５０の中央部を貫通し、さらに裏面拡散層１５を貫通し、底部がドリフト層１０に達する深さの溝（トレンチ）３０を形成する。そして、この溝３５の内面全体にゲート絶縁膜１７を形成し、このゲート絶縁膜１７上にゲート電極１８を形成し、第２ＭＯＳトランジスタ５０のゲート幅を増加させるＭＯＳトランジスタのチャネル領域を、溝３５の側面（裏面拡散層１５）、すなわち溝３５の内周面に形成する。
これにより、コレクタ電極１６からドリフト層１０に流し込む電流量が増加するため、第２ＭＯＳトランジスタのオン抵抗を低減させることができ、パワー半導体素子３０をＭＯＳＭＯＳトランジスタとして動作させた場合、図１に比較してよりエネルギー損失を低減させることが可能となる。
【００４２】
次に、図１または図２に示すパワー半導体素子３０を用いたＩＰＭ８１の構成例を図１１に示す。端子Ｔｃ（コレクタ側）と端子ＴE（エミッタ）側との間に逆導通用ダイオード６０が設けられている。ここで、逆導通用ダイオード６０は、カソードが端子Ｔｃに接続され、アノードが端子ＴEに接続されている。
ゲートドライブ回路７３は、パワー半導体素子３０の端子ＴG1（第１ＭＯＳトランジスタ１０４のゲート電極１４）に対し、ＩＰＭ外部から端子ＴGを介して入力されるスイッチングに対する制御信号に対応した駆動信号を出力する。このとき、第１ＭＯＳトランジスタ１０４がｎチャネル型ＭＯＳトランジスタであるため、ゲートドライブ回路７３は、上記制御信号に対応し、制御信号パワー半導体素子３０をオンさせる場合、第１ＭＯＳトランジスタ１０４の閾値以上（「Ｈ」レベル）の駆動信号を出力し、一方、制御信号パワー半導体素子３０をオフさせる場合、第１ＭＯＳトランジスタ１０４の閾値未満（「Ｌ」レベル）の駆動信号を出力する。
【００４３】
ゲートドライブ回路７４は、パワー半導体素子３０の端子ＴG2（第２ＭＯＳトランジスタ５０のゲート電極１８）に対し、パワー半導体素子３０を、ＭＯＳトランジスタ動作させるか、あるいはＩＧＢＴ動作をさせるかを示す、制御回路７２から入力される切替制御信号に対応した駆動信号を出力する。このとき、第２ＭＯＳトランジスタ５０がｎチャネル型ＭＯＳトランジスタであるため、ゲートドライブ回路７４は、上記制御信号に対応し、第２ＭＯＳトランジスタ５０をオンさせる場合、第２ＭＯＳトランジスタ５０の閾値以上（「Ｈ」レベル）の駆動信号を出力し、一方、第２ＭＯＳトランジスタ５０をオフさせる場合、第２ＭＯＳトランジスタ５０の閾値未満（「Ｌ」レベル）の駆動信号を出力する。
【００４４】
上記制御回路７２は、パワー半導体素子３０に流れる負荷電流を電流センサ７１により計測し、この計測した計測電流値と、内部に設定されている閾値（負荷電流の電流値の閾値）を比較する。
ここで、制御回路７２は、上記計測電流値が上記閾値以下の場合、パワー半導体素子３０をＭＯＳトランジスタ動作させることを示す切替信号をゲートドライブ回路７４に対して出力し、一方、計測電流値が閾値を超える場合、パワー半導体素子３０をＩＧＢＴ動作させることを示す切替信号をゲートドライブ回路７４に対して出力する。
【００４５】
また、ＭＯＳトランジスタまたはＩＧＢＴの動作切替を判定する負荷電流の上記閾値を、パワー半導体素子３０を設計する段階において決定する。
すなわち、シミュレーション結果から得られたＩＧＢＴのＩ−Ｖ特性と、第２ＭＯＳトランジスタ５０のＩ−Ｖ特性とにより、すでに説明したエネルギー損失を求めるシミュレーションにより、ＭＯＳトランジスタ動作におけるエネルギー損失が、ＩＧＢＴ動作におけるエネルギー損失を超える負荷電流値を求め、第２ＭＯＳトランジスタ５０を駆動させる負荷信号の数値を閾値とし、予め制御回路７２に設定しておく。
【００４６】
また、上述したように、パワー半導体素子３０を設計する段階にて閾値を設定するのではなく、パワー半導体素子３０からなるＩＰＭを、例えばインバータなどとして組み立てた後に工場出荷する際に閾値を設定する。
すなわち、出荷検査において、上記閾値を調整しつつ、すなわち第２ＭＯＳトランジスタ５０のオン／オフするタイミング（負荷電流の電流値の変化におけるタイミング）を調整しつつ、インバータの動作試験を行い、パワー半導体素子３０によるエネルギー損失が最も低くなる閾値を抽出し、抽出した閾値を制御回路７２に設定するようにしても良い。
【００４７】
さらに、電流センサ７１のみではなく、端子Ｔｃ及び端子ＴE間に電圧センサを設け、制御回路７２は、この電流センサ７１により測定された電流値と、上記電圧センサにより測定された電圧値とにより、電力を算出するように構成しても良い。
この構成において、制御回路７２は、第１ＭＯＳトランジスタ１０４がオンされる周期毎、あるいは複数周期単位にて、閾値の数値を変化させ、電力が直前に求めた数値より低くなるように制御する。
【００４８】
すなわち、制御回路７２は、閾値の数値を増加させたとき、測定された電流値と電圧値とから求めた電力が、直前の測定において求めた電力より増加した場合、閾値を低減させ、一方、測定された電流値と電圧値とから求めた電力が、直前の測定において求めた電力より減少した場合、閾値を再度増加させる。
また、制御回路７２は、閾値の数値を減少させたとき、測定された電流値と電圧値とから求めた電力が、直前の測定において求めた電力より増加した場合、閾値を増加させ、一方、測定された電流値と電圧値とから求めた電力が、直前の測定において求めた電力より減少した場合、閾値を再度減少させる。
【００４９】
また、本実施形態によるパワー半導体素子３０を用いたインバータにおいて、各第１ＭＯＳトランジスタ１０４のスイッチングにおいて、図１２に示す電流半波波形を基にした制御信号を第１ＭＯＳトランジスタ１０４のゲート電極１４に供給することにより、容易にＭＯＳトランジスタ（ＭＯＳＦＥＴ）動作をさせる場合と、ＩＧＢＴ動作をさせる場合とに、パワー半導体素子３０を設定した閾値により効率的に切り替えることができる。
【００５０】
上述したように、パワー半導体素子３０に対し、ＭＯＳトランジスタ動作させるか、あるいはＩＧＢＴ動作させるかを制御するための閾値を、より少ないエネルギー損失となるように調整することにより、インバータなどに用いた場合、低い負荷電流の領域において、従来例に比較して高い効率にて電力変換を行うことが可能となる。
【００５１】
また、上述した説明においては、制御回路７２が内部に設定されている閾値と、負荷電流とを比較することにより、負荷電流に対応して、パワー半導体素子３０をＭＯＳトランジスタ動作あるいはＩＧＢＴ動作に切り替えるのではなく、予め第２ＭＯＳトランジスタ５０のゲート電極１８に対し、第２ＭＯＳトランジスタ５０をオンとする閾値より高い電圧を印加した状態にて固定するように構成しても良い。
この場合、図２において、低い負荷電流の領域においては、接続点Ａの電位が低下せずに、ｐｎｐトランジスタ１０１がオン状態とはならず、負荷電流が増加して接続点Ａの電位が低下することにより、ｐｎｐトランジスタ１０１にベース電流が流れて、ｐｎｐトランジスタ１０１がオン状態になることにより、ＭＯＳトランジスタ動作からＩＧＢＴ動作に移行する。
【００５２】
この構成においては、例えば、パワー半導体素子３０の設計段階において、第２ＭＯＳトランジスタ５０のオン抵抗と、ドリフト層１０の抵抗と、第１ＭＯＳトランジスタ１０４のオン抵抗となどの特性に基づいて、第２ＭＯＳトランジスタ５０のゲート電極１８に印加する電圧値を調整し、ＭＯＳトランジスタ動作またはＩＧＢＴ動作の切り替えが、互いの領域におけるエネルギー損失の少ない負荷電流の電流値で行われるように設定しておく必要がある。
【００５３】
＜第２の実施形態＞
次に、第２の実施形態によるパワー半導体素子を図面を参照して説明する。図１３は、第２の実施形態によるパワー半導体素子の断面構造を示す概念図であり、図１の第１の実施形態の構成に対応する。第１の実施形態と同様な構成については同一の符号を付し、その説明を省略する。図１の第１の実施形態と異なる構成を以下に説明する。
ドリフト層１０は、ｎ型の不純物が添加されたｎ型基板である。ドリフト層１０の主表面（図１３におけるドリフト層１０の下側方向の面）に、ｐ型の不純物が添加されたベース領域１１が形成されている。
また、上記ベース領域１１の主表面（図１３におけるドリフト層１０の下側方向の面）に、ｎ型のエミッタ領域１２がベース領域１１内にて終端するように、すなわち完全に含まれるように形成されている。すなわち、エミッタ領域１２は、厚さがベース領域１１より薄く、厚さ方向においてベース領域１１に含まれ、ベース領域１１の主表面に対して垂直方向から見た平面視においてベース領域１１内に含まれるよう形成されている。この第１ＭＯＳトランジスタ１０４の構成については、第１の実施形態と同様の構成である。
【００５４】
パワー半導体素子の主表面（図１３の下側方向の面）において、エミッタ領域１２とドリフト層１０とに挟まれたベース領域１１の表面をチャネル領域とするため、ゲート絶縁膜１３は、ベース領域１１の主表面上において、エミッタ領域１２とベース領域１１とドリフト層１０との表面に形成され、ベース領域１１を介して対向するエミッタ領域１２及びドリフト層１０に対し、端部が重なりあう領域を有するように形成されている。エミッタ電極Ｅがベース領域１１とエミッタ領域１２とに接続されている。
また、ゲート電極１４は、上記ゲート絶縁膜１３の上部に、当該ゲート絶縁膜１３と重なり合う、すなわち位置的に整合するように形成されている。
【００５５】
同様に、ドリフト層１０の裏面（図１３におけるドリフト層１０の上側方向の面）に、ｐ型の不純物が添加された裏面拡散領域５１（裏面拡散層１５に対応）が形成されている。
また、上記裏面拡散領域５１の主表面（図１３におけるドリフト層１０の上側方向の面）に、ｎ型のＭＯＳ拡散層５２が裏面拡散領域５１内にて終端するように、すなわち完全に含まれるように形成されている。すなわち、ＭＯＳ拡散層５２は、厚さ裏面拡散領域５１より薄く、厚さ方向において裏面拡散領域５１に含まれ、裏面拡散領域５１の主表面に対して垂直方向から見た平面視において裏面拡散領域５１内に含まれるよう形成されている。
ドリフト層１０の主表面および裏面の表面において、ドリフト層１０のｎ型の基板の表面が一部露出されている。
パワー半導体素子の裏面（図１３の上側方向の面）において、ＭＯＳ拡散層５２とドリフト層１０とに挟まれた裏面拡散領域５１の表面をチャネル領域とするため、ゲート絶縁膜５３は、裏面拡散領域５１の主表面上において、ＭＯＳ拡散層５２（ＭＯＳ拡散層１５０に対応）と裏面拡散領域５１とドリフト層１０との表面に形成され、裏面拡散領域５１を介して対向するＭＯＳ拡散層５２及びドリフト層１０に対し、端部が重なりあう領域を有するように形成されている。コレクタ電極５６（コレクタ電極１６に対応）が裏面拡散領域５１とＭＯＳ拡散層５２とに接続されている。
また、ゲート電極５４（ゲート電極１８に対応）は、上記ゲート絶縁膜５３（ゲート絶縁膜１７に対応）の上部に、当該ゲート絶縁膜５３と重なり合う、すなわち位置的に整合するように形成されている。
【００５６】
上述したように、本実施形態において、第２ＭＯＳトランジスタ５０は第１ＭＯＳトランジスタ１０４と同様の構成で形成されている。すなわち、ＩＧＢＴが電流の流れる方向（図１３におけるＩＧＢＴの長尺方向）に対し垂直な面を対称面とし面対称の構造となっている。
そして、ＩＧＢＴの動作モードにおいて、矢印Ｆの方向に電流が流れる順方向時には、図２に示すｐｎｐトランジスタ１０１の構成として、裏面拡散領域５１がコレクタ、ドリフト層１０がベース、ベース領域１１がエミッタとして動作し、またｎｐｎトランジスタ１０２構成として、ドリフト層１０がコレクタとして動作し、ベース領域１１がベースとして動作し、エミッタ領域１２がエミッタとして動作する。
一方、矢印Ｒの方向に電流が流れる逆方向には、ｐｎｐトランジスタ１０１の構成として、ベース領域１１がエミッタ、ドリフト層１０がベース、裏面拡散領域５１がコレクタとして動作し、またｎｐｎトランジスタ１０１の構成として、ドリフト層１０がコレクタ、裏面拡散領域５１がベース、ＭＯＳ拡散層５２がエミッタとして動作することになる。この逆方向に電流を流す際、第１ＭＯＳトランジスタ１０４と第２ＭＯＳトランジスタ５０との動作関係も、ｐｎｐトランジスタ１０１とｎｐｎトランジスタ１０２との動作関係と同様に逆になる。
【００５７】
上述した図１３の説明から判るように、ドリフト層１０の主表面に形成される第１ＭＯＳトランジスタ１０４と、ドリフト層１０の裏面に形成される第２ＭＯＳトランジスタ５０とは同様の構成となっている。この構成により、双方向に電流を流す双方向ＩＧＢＴとして動作することになる。本実施形態の場合、コレクタ電極５６とエミッタ電極Ｅとの間には、双方向に電流が流れる状態、すなわちコレクタ電極５６とエミッタ電極Ｅとの間の電位差の極性が逆転するような電圧が印加される状態にて使用されることになる。例えばＤＣ電源２３に代えて、コレクタ電極５６とエミッタ電極Ｅとの間に、交流電源２３０により交流電圧等が印加されることになる。そして、図示しない制御回路は、交流電源２３０からの交流波形が＋の極性の場合と、交流波形が−の場合とにより、コレクタ電極５６とエミッタ電極Ｅとにおいて、いずれから他方に電流を流すよう、電流を流す方向を切り換える制御をＩＧＢＴに対して行うことになる。
【００５８】
そのため、スイッチＳＷ１は、端子ＴG1が端子ＴG1P及び端子ＴG1Mのいずれか一方に接続される構成となっている。この端子ＴG1Pには電源２２Ｐ（＋電圧の電源）の出力が接続され、端子ＴG1Mには電源２２Ｍ（−電圧の電源）の出力が接続されている。ここで、例えば、電源２２Ｐは正電圧（１５Ｖ）であり、端子ＴG1と端子ＴG1Pとが導通状態となると、第１ＭＯＳトランジスタ１０４がオン状態となる。一方、電源２２Ｍは負電圧（０Ｖ以下、例えば−１５Ｖ）であり、端子ＴG1と端子ＴG1Mとが導通状態となると、第１ＭＯＳトランジスタ１０４がオフ状態となる。
【００５９】
同様に、スイッチＳＷ２は、端子ＴG2が端子ＴG2P及び端子ＴG2Mのいずれか一方に接続される構成となっている。この端子ＴG2Pには電源２１Ｐ（＋電圧の電源）の出力が接続され、端子ＴG2Mには電源２１Ｍ（−電圧の電源）の出力が接続されている。電源２１Ｐは正電圧（１５Ｖ）であり、端子ＴG2と端子ＴG2Pとが導通状態となると、第２ＭＯＳトランジスタ５０がオン状態となる。一方、電源２１Ｍは負電圧（−１５Ｖ）であり、端子ＴG2と端子ＴG2Mとが導通状態となると、第２ＭＯＳトランジスタ５０がオフ状態となる。
【００６０】
次に、、図１３を用いて、本実施形態によるパワー半導体素子の動作を説明する。以下、図１３において、矢印Ｆの方向（電流の流れる方向）を順方向とし、矢印Ｒの方向（電流の流れる方向）を逆方向として説明する。
Ａ、順方向（コレクタ電極５６の電圧＞エミッタ電極Ｅの電圧）
ａ．ＩＧＢＴモードでの動作
スイッチＳＷ１を端子ＴG1と端子ＴG1Pとが接続されて導通状態となるよう制御し、かつスイッチＳＷ２を端子ＴG2と端子ＴG2Mとが接続されて導通状態となるように制御する。
これにより、第１ＭＯＳトランジスタ１０４がオン状態となり、第２ＭＯＳトランジスタ５０がオフ状態となり、交流電源２３０からの電流がコレクタ電極５６を介して、裏面拡散領域５１、ドリフト層１０、エミッタ領域１２を流れ、エミッタ電極Ｅに流れこむ。
ｂ．ＭＯＳＦＥＴモードでの動作
スイッチＳＷ１を端子ＴG1と端子ＴG1Pとが接続されて導通状態となるよう制御し、かつスイッチＳＷ２を端子ＴG2と端子ＴG2Pとが接続されて導通状態となるように制御する。
これにより、第１ＭＯＳトランジスタ１０４及び第２ＭＯＳトランジスタ５０がオン状態となり、交流電源２３０からの電流がコレクタ電極５６を介して、第２ＭＯＳトランジスタ５０のチャネル領域、及びドリフト層１０を流れ、第１ＭＯＳトランジスタ１０４のチャネル領域を介して、エミッタ電極Ｅに流れ込む。
【００６１】
Ｂ、逆方向（コレクタ電極５６の電圧＜エミッタ電極Ｅの電圧）
ａ．ＩＧＢＴモードでの動作
スイッチＳＷ１を端子ＴG1と端子ＴG1Mとが接続されて導通状態となるよう制御し、かつスイッチＳＷ２を端子ＴG2と端子ＴG2Pとが接続されて導通状態となるように制御する。
これにより、第１ＭＯＳトランジスタ１０４がオフ状態となり、第２ＭＯＳトランジスタ５０がオン状態となり、交流電源２３０からの電流がエミッタ電極Ｅを介して、エミッタ領域１１、ドリフト層１０、裏面拡散領域５１を流れ、コレクタ電極５６に流れこむ。
ｂ．ＭＯＳＦＥＴモードでの動作
スイッチＳＷ１を端子ＴG1と端子ＴG1Pとが接続されて導通状態となるよう制御し、かつスイッチＳＷ２を端子ＴG2と端子ＴG2Pとが接続されて導通状態となるように制御する。
これにより、第１ＭＯＳトランジスタ１０４及び第２ＭＯＳトランジスタ５０がオン状態となり、交流電源２３０からの電流がエミッタ電極Ｅを介して、第１ＭＯＳトランジスタ１０４のチャネル領域、及びドリフト層１０を流れ、第２ＭＯＳトランジスタ５０のチャネル領域を介して、コレクタ電極５６に流れ込む。
【００６２】
＜第３の実施形態＞
次に、第２の実施形態の双方向パワー半導体素子を用いた第３の実施形態のマトリクスコンバータを図面を参照して説明する。図１４は、第３の実施形態によるマトリクスコンバータの構成例を示す概念図である。図１４において、パワーフロー（電力を供給する流れ）としては、三相交流電源２００から三相負荷２５０に対して行われる。
三相交流電源２００から、それぞれの交流の各相（Ｕ、Ｖ、Ｗ）の出力にコイル（２０１、２０２、２０３）の一端が接続され、各相の出力がコイルの他端から、コイルを介して出力される。
各相の出力の間、例えばＵ相とＶ相の出力に対応したコイル２０１の他端とコイル２０２の他端との間にコンデンサ２０６が接続され、Ｖ相とＷ相の出力に対応したコイル２０２の他端とコイル２０３の他端との間にコンデンサ２０７が接続され、Ｕ相とＷ相の出力に対応したコイル２０１の他端とコイル２０３の他端との間にコンデンサ２０５が接続される。
【００６３】
双方向ＩＧＢＴ２２１、２２２、２２３は、第３の実施形態におけるパワー半導体素子であり、各々の一端が共通に接続されて三相負荷２５０のＲ相の端子に接続おり、他端の各々がコイル２０１の他端、コイル２０２の他端、コイル２０３の他端に接続されている。
また、双方向ＩＧＢＴ２３１、２３２、２３３も、同様に、第３の実施形態におけるパワー半導体素子であり、各々の一端が共通に接続されて三相負荷２５０のＳ相の端子に接続おり、他端の各々がコイル２０１の他端、コイル２０２の他端、コイル２０３の他端に接続されている。
また、双方向ＩＧＢＴ２４１、２４２、２４３も、同様に、第３の実施形態におけるパワー半導体素子であり、各々の一端が共通に接続されて三相負荷２５０のＴ相の端子に接続されており、他端の各々がコイル２０１の他端、コイル２０２の他端、コイル２０３の他端に接続されている。
【００６４】
図示しない制御部は、三相交流電源２００から三相交流負荷に２５０に対し、三相交流電源２００の交流出力が予め設定されている周波数となるように、上記双方向ＩＧＢＴ２２１、２２２、２２３、２３１、２３２、２３３、２４１、２４２、２４３をスイッチング制御する。
これにより、各双方向ＩＧＢＴにおける第１ＭＯＳトランジスタ１０４及び第２ＭＯＳトランジスタ５０がオン／オフし、ＭＯＳトランジスタ動作あるいはＩＧＢＴ動作を行い、三相交流電源２００から、三相交流負荷２５０に対して順方向あるいは逆方向に電流を流し、この三相交流負荷２５０に対して可変周波数の交流電力を出力する。
【００６５】
＜第４の実施形態＞
次に、第４の実施形態によるパワー半導体素子を図面を参照して説明する。図１５は、第４の実施形態によるパワー半導体素子の断面構造を示す概念図であり、図１３の第２の実施形態の構成に対応する。また、第４の実施形態は、第１ＭＯＳトランジスタ１０４及び第２ＭＯＳトランジスタ５０の構成を、第１の実施形態における図１０に示す第２ＭＯＳトランジスタ５０の構成と同様としたものである。
すなわち、ｎ型の半導体層であるドリフト層１０の裏面側（図の上部）に裏面拡散層５１が形成されており、この裏面拡散層１５の裏面側（図１５における裏面拡散層１５の上面側）の表面に、この裏面側表面の外周部に沿って所定の幅、所定の深さのｎ型のＭＯＳ拡散層１５０が形成されている。
また、図１０に示す第２ＭＯＳトランジスタ５０と同様に、裏面拡散層１５の裏面側に、上記裏面側表面の外周部のみでなく、裏面側表面の内部領域にそれぞれが所定の距離離間している複数のＭＯＳ拡散層１５０を形成する。
この裏面側表面の内部領域に形成したＭＯＳ拡散層１５０の中央部に、この裏面拡散層１５０の裏面側から、ＭＯＳ拡散層１５０及び裏面拡散層１５を貫通し、ドリフト層１０に到達するトレンチ３５を形成する。
【００６６】
ここで、第２ＭＯＳトランジスタ５０は、ｎチャンネル型のＭＯＳトランジスタであり、ＭＯＳ拡散層１５０をドレインとし、ドリフト層１０をソースとし、パワー半導体素子３０の側壁およびトレンチ３５の外周面において、ＭＯＳ拡散層１５０とドリフト層１０との間に挟まれた裏面拡散層１５部分をチャネル領域としている。
このため、パワー半導体素子３０の側壁に対し、ドリフト層１０と裏面拡散層１５とＭＯＳ拡散層１５０とに対応する位置に、ゲート絶縁膜１７を形成する。このゲート酸化膜１７は、裏面拡散層１５を介して対向して形成されているＭＯＳ拡散層１５０とドリフト層１０との側面に対し、側面から見て端部が重なるように形成されている。また、上記トレンチ３５内面の全体にも上記ゲート絶縁膜３５が形成されている。
そして、ゲート電極１８が上記ゲート絶縁膜１７に重なり合う、すなわち位置的に整合するように形成されている。また、裏面拡散層１５の裏面側の表面に、ＭＯＳ拡散層１５０表面を含めた領域（トレンチ３５の開口部分を除く）にコレクタ電極１６が形成されている。裏面拡散層１５
【００６７】
また、同様に、ｎ型の半導体層であるドリフト層１０の主面側（図の下部）にベース領域１１が形成されており、このベース領域１１（ベース層）の主面側（図１５におけるベース領域１１の下面側）の表面に、この主面側表面の外周部に沿って所定の幅、所定の深さのｎ型のエミッタ領域１２が形成されている。
また、図１０に示す第２ＭＯＳトランジスタ５０と同様に、ベース領域１１の主面側に、上記主面側表面の外周部のみでなく、主面側表面の内部領域にそれぞれが所定の距離離間している複数のエミッタ領域１２を形成する。
この主面側表面の内部領域に形成したエミッタ領域１２の中央部に、このエミッタ領域１２の主面側から、エミッタ領域１２及びベース領域１１を貫通し、ドリフト層１０に到達するトレンチ５５を形成する。
【００６８】
また、同様に、ここで、第１ＭＯＳトランジスタ１０４は、ｎチャンネル型のＭＯＳトランジスタであり、エミッタ領域１２をドレインとし、ドリフト層１０をソースとし、パワー半導体素子３０の側壁およびトレンチ５５の外周面において、エミッタ領域１２とドリフト層１０との間に挟まれたベース領域１１部分をチャネル領域としている。
このため、パワー半導体素子３０の側壁において、ドリフト層１０とベース領域１１とエミッタ領域１２との面にゲート絶縁膜１３を形成する。このゲート酸化膜１３は、バース領域１１を介して対向して形成されているエミッタ領域１２とドリフト層１０との側面に対し、側面から見て端部が重なるように形成されている。また、上記トレンチ５５内面の全体にも上記ゲート絶縁膜１３が形成されている。
そして、ゲート電極１４が上記ゲート絶縁膜１３に重なり合う、すなわち位置的に整合するように形成されている。また、ベース領域１１の主面側の表面に、エミッタ領域１２表面を含めた領域（トレンチ５５の開口部分を除く）にエミッタ電極Ｅが形成されている。
また、第４の実施形態における第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのの動作は、第２の実施形態における第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタ動作と同様のため、動作の説明を省略する。本実施形態も第２の実施形態と同様に、第３の実施形態のマトリクスコンバータに用いることができる。
【符号の説明】
【００６９】
１０…ドリフト層
１１…ベース領域
１２…エミッタ領域
１３，１７，５３…ゲート絶縁膜
１４，１８，５４…ゲート電極
１５…裏面拡散層
１６，５６…コレクタ電極
２１，２２，２３，２１Ｍ，２２Ｐ，２２Ｍ，２２Ｐ…電源
３０…パワー半導体素子
３５，５５…トレンチ（溝）
５０…第２ＭＯＳトランジスタ
５１…裏面拡散領域
５２，１５０…ＭＯＳ拡散層
７１…電流センサ
７２…制御回路
７３，７４…ゲートドライブ回路
８０，２３０…交流電源
８１…ＩＰＭ
８２…抵抗負荷
１０１…ｐｎｐトランジスタ
１０２…ｎｐｎトランジスタ
１０３，１０５…抵抗
１０４…第１ＭＯＳトランジスタ
２００…三相交流電源
Ｅ…エミッタ電極
ＳＷ１，ＳＷ２…スイッチ
【図１】
2010251517.tif 000003
【図２】
2010251517.tif 000004
【図３】
2010251517.tif 000005
【図４】
2010251517.tif 000006
【図５】
2010251517.tif 000007
【図６】
2010251517.tif 000008
【図７】
2010251517.tif 000009
【図８】
2010251517.tif 000010
【図９】
2010251517.tif 000011
【図１０】
2010251517.tif 000012
【図１１】
2010251517.tif 000013
【図１２】
2010251517.tif 000014
【図１３】
2010251517.tif 000015
【図１４】
2010251517.tif 000016
【図１５】
2010251517.tif 000017
【図１６】
2010251517.tif 000018
【図１７】
2010251517.tif 000019