(57)【要約】【課題】直並列変換器、複数の並列レジスタ、並直列変換器を含む構成のレジスタ回路において、消費電力の低減に好適な数の並列シフトレジスタを備えるレジスタを提供する。【解決手段】本発明のシフトレジスタ回路は、ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路において、直列な入力データ信号を並列データに変換する直並列変換部と、並列データをシフトするデータシフト部と、データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、直並列変換部及び並直列変換部は、ｎ1段構成のシフトレジスタを含み、データシフト部はｎ1個の並列シフトレジスタを含み、ｎ1は√（ｎ／２）近傍の整数値に定められる、ことを特徴とする。【選択図】図２
2010093358.tif 000002
【特許請求の範囲】
【請求項１】
ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路であって、
直列な入力データ信号を並列データに変換する直並列変換部と、
前記並列データをシフトするデータシフト部と、
前記データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、
前記直並列変換部は、ｎ1段構成のシフトレジスタを含み、
前記データシフト部はｎ1個の並列シフトレジスタを含み、
ｎ1は√（ｎ／２）近傍の整数値に定められる、ことを特徴とするシフトレジスタ回路。
【請求項２】
ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路であって、
直列な入力データ信号を並列データに変換する直並列変換部と、
前記並列データをシフトするデータシフト部と、
前記データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、
前記直並列変換部は、ｎ1段構成のシフトレジスタを含み、
前記データシフト部はｎ1個の並列シフトレジスタを含み、
ｎ1は√（ｎ／２）の±１０％の範囲内にある整数値に設定される、ことを特徴とするシフトレジスタ回路。
【請求項３】
前記並列シフトレジスタはｎ2段のデータ保持部を有し、
前記段数ｎ、ｎ1、ｎ2が、ｎ＝ｎ1×ｎ2なる関係を有する請求項１又は２に記載のシフトレジスタ回路。
【請求項４】
前記段数ｎ、ｎ1が、ｎ≧３２、ｎ1＞３に選定される、請求項１又は２に記載のシフトレジスタ回路。
【請求項５】
ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路であって、
直列な入力データ信号を並列データに変換する直並列変換部と、
前記並列データをシフトするデータシフト部と、
前記データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、
前記直並列変換部は、ツリー状に分岐接続された複数の直並列変換器を含み、
前記並直列変換部は、同じくツリー状に接続された複数の並直列変換器を含む、シフトレジスタ回路。
【請求項６】
前記ツリーの各分岐点における直並列変換器の並列化出力数および、前記ツリー状に接続された各接続点における並直列変換器の並列入力数が、２、３及び４のいずれか、あるいは２、３及び４のいずれかの数の倍数である、請求項５に記載のシフトレジスタ回路。
【請求項７】
請求項１乃至６のいずれかに記載のシフトレジスタ回路を使用した移動平均フィルタ。
【請求項８】
請求項１乃至６のいずれかに記載のシフトレジスタ回路を使用した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明のいくつかの態様は、例えば、信号遅延回路などに使用されるシフトレジスタに関し、特に、動作速度が速く段数が大きいシフトレジスタの消費電力の改善等に関する。
【背景技術】
【０００２】
シフトレジスタは、データの記憶装置として使用される他、信号遅延回路等としても使用される。シフトレジスタの消費電力は、データの書き替えに電荷移動を伴うため、データ系列（「０」と「１」の並び方）に依存する。また、動作速度（動作クロック周波数）と段数（レジスタの段数）に比例する。そのため、動作速度が速く、段数が大きい場合で、「０」と「１」の入れ替わりが激しいデータ系列を入力する場合、シフトレジスタの消費電力の低減が課題となる。
【０００３】
そこで、例えば、特開平６−１７７７２２号公報に記載の発明は、シリアル信号を直並列変換部でパラレル信号に変換し、パラレル信号を複数の並列シフトレジスタで信号遅延させ、これ等シフトレジスタの各出力データを並直列変換部で元のシリアル信号へ復号する遅延回路構造とすることで、並列シフトレジスタの動作速度を下げ、低消費電力化を図ることを提案している。
【特許文献１】特開平６−１７７７２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、実施例に開示されているシフトレジスタの例は比較的に段数が少ない場合の例であり、非常に大きい段数のレジスタの場合、周辺回路（直並列変換部、並直列変換部等）が複雑になるため低消費電力化の効果は減少する。また、シリアルデータをパラレルデータに変換し、複数のレジスタでデータ信号を遅延させる際に、どの程度のデータ並列化を行った場合に、最適な低消費電力化を図ることができるかまでは検討されていない。
【０００５】
よって、本発明のいくつかの態様は、直並列変換部、複数の並列レジスタ部、並直列変換部を含むレジスタにおいて、消費電力の低減に好適な数の並列シフトレジスタを備えるレジスタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的等に対応するため本発明のシフトレジスタ回路は、ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路において、直列な入力データ信号を並列データに変換する直並列変換部と、上記並列データをシフトするデータシフト部と、上記データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、上記直並列変換部及び並直列変換部は、ｎ1段構成のシフトレジスタを含み、上記データシフト部はｎ1個の並列シフトレジスタを含み、ｎ1は√（ｎ／２）近傍の整数値に定められる、ことを特徴とする。
【０００７】
かかる構成及び条件において、データシフト部の並列度（直並列変換部の出力数あるいは並列シフトレジスタの数）ｎ1の値を選定することによって、消費電力がより少ないシフトレジスタ回路を得ることが可能となる。例えば、３２段構成以上の1つのシフトレジスタと比較した場合、５０％以上も消費電力を削減することができる。
【０００８】
また、本発明のシフトレジスタ回路は、ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路において、直列な入力データ信号を並列データに変換する直並列変換部と、上記並列データをシフトするデータシフト部と、上記データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、上記直並列変換部は、ｎ1段構成のシフトレジスタを含み、上記データシフト部はｎ1個の並列シフトレジスタを含み、ｎ1は√（ｎ／２）の±１０％の範囲内にある整数値に設定される、ことを特徴とする。
【０００９】
かかる構成及び条件においても（係る範囲内でも）電力消費の抑制効果が大きい。
【００１０】
上記並列シフトレジスタはｎ2段のデータ保持部を有し、上記ｎ、ｎ1、ｎ2が、ｎ＝ｎ1×ｎ2なる関係を有することが望ましい。それにより、当該シフトレジスタ回路は、ｎ段構成の１つのシフトレジスタに対応する。
【００１１】
上記ｎ、ｎ1が、ｎ≧３２、ｎ1＞３に選定される、ことが望ましい。この範囲において、消費電力の低減の効果が顕著である。
【００１２】
好ましくは、ｎ1は√（ｎ／２）の±１０％の範囲内にある整数値である。
【００１３】
また、本発明のシフトレジスタ回路は、ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路において、直列な入力データ信号を並列データに変換する直並列変換部と、上記並列データをシフトするデータシフト部と、上記データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、上記直並列変換部は、ツリー状に分岐接続された複数の直並列変換器を含み、該ツリーの各分岐点における直並列変換器の並列化出力数が２、３及び４のいずれか、あるいは２、３及び４のいずれかの数の倍数である、ことを特徴とする。それにより、複数分岐における消費電力の少ないシフトレジスタの回路構成が得られる。
【００１４】
上述したフトレジスタ回路は、例えば、移動平均フィルタに使用して好都合である。また、電子機器等に使用すれば、消費電力が低減されて具合がよい。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（実施例１）
【００１７】
図１は、例えば、データ信号の遅延回路として使用されるシフトレジスタ１の例を示している。２値（「０」、「１」）の入力データ信号を記憶する、直列に接続されたｎ個（ｎ段あるいはｎタップ）の単位レジスタ（あるいはデータラッチ）によって構成されている。各レジスタ（図示せず）は図示しないクロック信号に同期して動作し、データ信号を入力端から出力端に向かって移動する。このとき、図示しない他の信号系に対してシフトレジスタ1でのデータ移動時間分だけ時間遅延が生じ、信号遅延回路として機能する。
【００１８】
図２及び図３は、上記ｎ段構成のシフトレジスタ１を、直並列変換部１００、データシフト部２００、並直列変換部３００によって構成した例を示している。図２は全体構成、図３はシフトレジスタにデータが入っている状態で示している。なお、クロック信号など制御信号系は示されていない。
【００１９】
直並列変換部１００は、ｎ1段構成のＳ／Ｐ（シリアル入力／パラレル出力型）シフトレジスタ１１１によって構成され、直列なデータ配置の入力データ信号を並列データ信号に変換する。入力データ信号は、例えば、伝送クロックに同期してシフトレジスタ１１１に供給され、シフトレジスタ１１１は伝送クロックに対応したクロック信号ＣＫ１に同期して動作する。
【００２０】
データシフト部２００は、ｎ1個の並列に配置されたシフトレジスタ（並列シフトレジスタ）２１１〜２１８が直並列変換部１００のシフトレジスタ１１１のｎ1個の各出力端にそれぞれ接続されている。並列シフトレジスタ２１１〜２１８はそれぞれｎ2段構成のシフトレジスタで構成され、例えば、入力データ信号の伝送クロックＣＫ１を１／ｎ1に分周したクロック信号ＣＫ２に同期してデータを移動する。並直列変換部３００は、ｎ1段構成のＰ／Ｓ（パラレル／シリアル型）シフトレジスタ３１１によって構成されている。ｎ1個の並列シフトレジスタ２１１〜２１８の各出力データを直列データに変換し、クロック信号ＣＫ２のｎ1倍のクロック周波数のクロック信号ＣＫ１で伝送することにより、元のデータ信号と同じデータ列の出力データ信号を発生する。
【００２１】
なお、各部を正確に動作させるためにデータラッチの動作タイミングや信号の遅延調整などが行われるが、本願発明に特に関係がないのでそれらの説明は省略する。
【００２２】
図２の例では、各シフトレジスタの段数ｎ1、ｎ2＝８とし、並列シフトレジスタ２１１〜２１８からＰＳシフトレジスタ３１１にデータが取り込まれた状態を示している。
【００２３】
ここで、シフトレジスタ回路１の総段数ｎは、ｎ1×ｎ2として表される。
【００２４】
既述したように、かかる構成によれば、並列シフトレジスタ２１１〜２１８で動作周波数（クロック周波数）が低下することによって消費電力の低減を図ることができる。
【００２５】
本願の実施例では、更に、消費電力の低減を図るため、直並列変換部１００のシフトレジスタ１１１の段数ｎ1（並列シフトレジスタの数ｎ1）の最適化（並列度の最適化）を検討する。
【００２６】
（並列度の指標）
【００２７】
まず、シフトレジスタ回路において、シフトレジスタ回路の段数をｎ、並列度をｎ1、並列化したシフトレジスタの段数をｎ2とすると、ｎ＝ｎ1ｎ2を満たすときに一つのｎ段のシフトレジスタ（図１）と等価になる。
【００２８】
並列化したシフトレジスタの動作速度は１／ｎ1に低下する。基準クロックの周波数をｆとすると、シフトレジスタの消費電力は動作速度と段数にそれぞれ比例すると考えられるので、
並列化前消費電力：  Ｗs∝ｎｆ
並列化後消費電力：  Ｗp∝２ｎ1ｆ＋ｎ1ｎ2（ｆ/ｎ1）＝（２ｎ1＋ｎ2）ｆ
となる。ｎ＝ｎ1ｎ2の関係を代入すると、
【００２９】
Ｗｓ∝ｎｆ
Ｗp＝（２ｎ1＋（ｎ/ｎ1））ｆ
が得られる。ｎ1で微分することで、Ｗpの極小点を求めると、
【００３０】
ｎ1＝√（ｎ/２）  …式(1)
が導かれる。ｎ1は整数であるため、上式の値を参考に並列度を決定すればよい。
【００３１】
消費電力の比（従来の図１の方式に対する比）Ｗｐ/Ｗｓは、２√（２）/√（ｎ）で表される。これを図４に示す。
【００３２】
図４は、横軸にシフトレジスタ回路の段数ｎを、縦軸に、最適並列段数（√（ｎ/２））とした場合のシフトレジスタ回路の消費電力と、単純なｎ段構成のシフトレジスタ回路の消費電力の比（相対値）を示している。同図に示されるように、ｎが大きいほど、並列度の最適化による消費電力低減の効果が高まることが判る。
【００３３】
例えば、ｎ1×ｎ2≡ｎとおくと、式(1)より、ｎ≧３２、ｎ1＞３
この構成を用いない場合に比べ、消費電力を５０％以上削減できる。
【００３４】
また、ｎ1＝√（ｎ/２）の±１０％  程度の段数とした場合には、消費電力が極小化される点の近くなので、低消費電力化の効率が良い。
【００３５】
なお、図２に示すシフトレジスタ回路（総段数ｎは、ｎ1×ｎ2タップ）は単純なシフトレジスタ（段数ｎ1ｎ2）と等価である。回路面積が従来構成からｎ1タップ分だけ増えるが、全体の段数ｎに比べ軽微であるため同一チップ上に構成することができるので、製造コストが低く抑えられる。
【００３６】
また、ｎ1＝√（ｎ/２）  に近い、４の倍数とした場合には、ディスクリートＩＣを用いる際に設計がし易くなる。消費電力が極小化される点の近くなので、低消費電力化の効率がよい。
【００３７】
（実施例２）
【００３８】
実施例１では、直並列変換部１００は、1つのＳ／Ｐシフトレジスタ１１１によって構成され、分岐回数は１回である。しかし、直並列変換を実現する回路構成はこれに限られない。例えば、直並列変換部１００をＳ／Ｐシフトレジスタをツリー状に接続する構成（複数回分岐する構成）で実現することができる。同様に、並直列変換部３００もＰ／Ｓシフトレジスタをツリー状に接続する構成によって実現することができる。そこで、このような構成例における消費電力の低減条件を以下に検討する。
【００３９】
まず、図５は、直並列変換部１００及び並直列変換部３００をシフトレジスタをツリー状に接続して構成したシフトレジスタ回路の例を示している。同図において、図３と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００４０】
図５に示すように、この例では、直並列変換部１００は、図３のＳ/Ｐシフトレジスタ１１１（８出力）と同じ機能を、２段構成のＳ／Ｐシフトレジスタ１２１、１３１、１３２、１４１〜１４４をツリー状に３段分岐接続して構成している。ツリー状分岐接続構造の、１段目の第１の分岐点にＳ／Ｐシフトレジスタ１２１、２段目の第２及び第３の分岐点にＳ／Ｐシフトレジスタ１３１、１３２、３段目の第４乃至第７の分岐点にそれぞれＳ／Ｐシフトレジスタ１４１〜１４４が配置される。入力データ信号はＳ／Ｐシフトレジスタ１２１の入力端に供給され、Ｓ／Ｐシフトレジスタ１２１の各出力がそれぞれ後段のＳ／Ｐシフトレジスタ１３１、１３２の入力端に供給される。同様に、Ｓ／Ｐシフトレジスタ１３１、１３２の各出力がＳ／Ｐシフトレジスタ１４１〜１４４の入力端に供給される。Ｓ／Ｐシフトレジスタ１４１〜１４４のｎ1個（実施例では、８個）の出力データは直並列変換部１００の出力となり、後段のデータシフト部２００に与えられる。
【００４１】
なお、ツリー構造の第1段目のＳ／Ｐシフトレジスタ１２１には、データ伝送に同期するクロック信号ＣＫ１が供給される。第２段目のＳ／Ｐシフトレジスタ１３１、１３２には、クロック信号ＣＫ１を１／２分周したクロック信号ＣＫ２が供給される。第３段目のＳ／Ｐシフトレジスタ１４１〜１４４には、クロック信号ＣＫ２を１／２分周したクロック信号ＣＫ３が供給される。
【００４２】
図５には、直並列変換部１００の各Ｓ／Ｐレジスタ中に、入力データ信号の１−８の流れを模式的に示している。
【００４３】
データシフト部２００は、ｎ1個の並列に配置されたシフトレジスタ（並列シフトレジスタ）２１１〜２１８が直並列変換部１００のシフトレジスタ１４１〜１４４のｎ1個（実施例では８個）の各出力端にそれぞれ接続されている。並列シフトレジスタ２１１〜２１８はそれぞれｎ2段（例えば、４あるいは８段）構成のシフトレジスタで構成され、クロック信号ＣＫ１をｎ1分周したクロック信号ＣＫ４に同期して動作する。並列シフトレジスタ２１１〜２１８を伝送することによって遅延したデータは、並直列変換部３００に出力される。
【００４４】
並直列変換部３００は、例えば、直並列変換部１００と逆のツリー状の接続構造とされている。すなわち、２段構成の、Ｐ／Ｓシフトレジスタ３２１〜３２４（第1段目）、Ｐ／Ｓシフトレジスタ３３１及び３３２（第２段目）、Ｐ／Ｓシフトレジスタ３４１（第３段目）を逆ツリー状に接続して構成している。
【００４５】
データシフト部２００の、並列シフトレジスタ２１１及び２１２の各出力はＰ／Ｓシフトレジスタ３２１に供給される。並列シフトレジスタ２１３及び２１４の各出力はＰ／Ｓシフトレジスタ３２２に供給される。並列シフトレジスタ２１５及び２１６の各出力はＰ／Ｓシフトレジスタ３２３に供給される。並列シフトレジスタ２１７及び２１８の各出力はＰ／Ｓシフトレジスタ３２４に供給される。第1段目のＰ／Ｓシフトレジスタ３２１及び３２２の出力は第２段目のＰ／Ｓシフトレジスタ３３１に供給される。第１段目のＰ／Ｓシフトレジスタ３２３及び３２４の出力は第２段目のＰ／Ｓシフトレジスタ３３２に供給される。第２段目のＰ／Ｓシフトレジスタ３３１及び３３２の出力は第３段目のＰ／Ｓシフトレジスタ３４１に供給される。Ｐ／Ｓシフトレジスタ３４１の出力は出力データ信号となる。
【００４６】
なお、ツリー構造の第１段目のＰ／Ｓシフトレジスタ３２１〜３２４には、クロック信号ＣＫ３が供給される。第２段目のＰ／Ｓシフトレジスタ３３１、３３２には、クロック信号ＣＫ２が供給される。第３段目のＰ／Ｓシフトレジスタ３４１には、クロック信号ＣＫ１が供給される。
【００４７】
図５には、並直列変換部３００の各Ｐ／Ｓレジスタ中に、入力データ信号の１−８の流れを模式的に示している。
【００４８】
この実施例のツリー状分岐接続構造の第１段目の分岐点（Ｓ／Ｐシフトレジスタ１２１）における分岐数は２、第２段目の分岐点（Ｓ／Ｐシフトレジスタ１３１及び１３２）における分岐数は２、第３段目の分岐点（Ｓ／Ｐシフトレジスタ１４１〜１４４）における分岐数は２、となっている。
【００４９】
（実施例３）
【００５０】
図５は、直並列変換部１００及び並直列変換部３００をシフトレジスタをツリー状に接続して構成したシフトレジスタ回路の他の例を示している。同図において、図５と対応する部分には同一符号を付し、かかる部分の説明は省略する。
【００５１】
この実施例においては、図５に示される直並列変換部１００の２段構成のＳ／Ｐシフトレジスタ１３１、１４１、１４２を４段構成のＳ／Ｐシフトレジスタで１５１で構成している。また、既述２段構成のＳ／Ｐシフトレジスタ１３２、１４３、１４４を４段構成のＳ／Ｐシフトレジスタ１５２で構成している。Ｓ／Ｐシフトレジスタ１５１及び１５２はクロック信号ＣＫ２で動作する。
【００５２】
同様に、図５に示される並直列変換部３００の２段構成のＰ／Ｓシフトレジスタ３２１、３２２、３３１を４段構成のＰ／Ｓシフトレジスタ３５１で構成している。また、２段構成のＰ／Ｓシフトレジスタ３２３、３２４、３３２を４段構成のＰ／Ｓシフトレジスタ３５２で構成している。Ｐ／Ｓシフトレジスタ３５１及び３５２はクロック信号ＣＫ２で動作する。なお、各部を正確に動作させるためにデータラッチの動作タイミングや信号の遅延調整などが行われるが、本願発明に特に関係がないのでそれらの説明は省略する。他の構成は図５と同様である。
【００５３】
この実施例では、ツリー状分岐接続構造の第１段目の分岐点（Ｓ／Ｐシフトレジスタ１２１）における分岐数は２、第２段目の分岐点（Ｓ／Ｐシフトレジスタ１５１及び１５２）における分岐数は４となっている。
【００５４】
（複数回分岐する際の分岐数の最適値）
【００５５】
次に、上述した複数回の分岐構造を有するシフトレジスタ回路において、消費電力の低減の見地から複数回分岐する際の分岐数の最適値について検討する。
【００５６】
シフトレジスタは、ｍ回分岐する構成とし、ｋ番目の分岐点で各々ｎｋ分岐すると仮定すると、シフトレジスタ全体としての等価段数ｎは、ｎ＝ｎ1ｎ2ｎ3…ｎmで与えられる。また、回路の消費電力は素子数と駆動周波数のそれぞれに比例すると仮定すると、消費電力は、
【００５７】
２ｎ1＋（２ｎ1ｎ2/ｎ1）＋（２ｎ1ｎ2ｎ3/ｎ1ｎ2）＋…＋（２ｎ1ｎ2ｎ3…ｎm-1/ｎ1ｎ2…ｎm-2）＋（ｎ1ｎ2ｎ3…ｎm-1ｎm/ｎ1ｎ2…ｎm-2ｎm-1）
＝２ｎ1＋２ｎ2＋２ｎ3＋…＋２ｎm-1＋ｎm
に比例する。
【００５８】
ここで、ｆ＝２ｎ1＋２ｎ2＋２ｎ3＋…＋２ｎm-1＋ｎm
【００５９】
ｇ＝ｎ＝ｎ1ｎ2ｎ3…ｎm−ｎ
とおくと、ｇ＝０の拘束条件下でｆの極値を求める問題と考えることができる。これはラクランジュの未定乗数法を用いて解くことができる。
【００６０】
Φ≡ｆ−λｇ  と置くと、Φは、
Φ≡ｆ−λｇ＝（２ｎ1＋２ｎ2＋２ｎ3＋…＋２ｎm-1＋ｎm）−λ（ｎ1ｎ2ｎ3…ｎm−ｎ）となる。この式の偏微分を計算し、極値が満たす条件を求めることで、
【００６１】
（∂Φ/∂ｎ1）＝２−λｎ2ｎ3…ｎm＝０
（∂Φ/∂ｎ2）＝２−λｎ1ｎ3…ｎm＝０
（∂Φ/∂ｎ3）＝２−λｎ1ｎ2ｎ4…ｎm＝０
…
（∂Φ/∂ｎk）＝２−λｎ1ｎ2ｎ3…ｎk-1ｎk+1…ｎm＝０
…
（∂Φ/∂ｎm）＝１−λｎ1ｎ2ｎ3…ｎm-1＝０
（∂Φ/∂λ）＝ｎ1ｎ2ｎ3…ｎm＝０
が得られる。
【００６２】
（∂Φ/∂λ）＝０  より、λ＝１/ｎ1ｎ2ｎ3…ｎm-1  であるから、これを（∂Φ/∂ｎk）＝０に代入することで、各分岐点での各々の分岐数は、
【００６３】
ｎm＝２ｎ1＝２ｎ2＝…２ｎm-1≡２ｎx  の関係を満たせば良いことが判る。シフトレジスタ全体としての等価段数ｎは、ｎ＝２（ｎx）m  となるから、各々の分岐数は、ｎx＝m√（ｎ/２）を満たすときに、消費電力が最小となることが判る。このときｆは、ｆ＝ｍ×２ｎx＝２ｍｎx＝２ｍ・m√（ｎ/２）より、∂ｆ/∂ｍ＝０を解くと、ｎxの値が具体的に求まり、
∂ｆ/∂ｍ＝２（ｎ/２）1/m＋２ｍ・ｌｎ（ｎ/２）・（ｎ/２）1/m（−１/ｍ2）＝０
２・（ｎ/２）1/m・（１−（１/ｍ）・ｌｎ（ｎ/２））＝０
ｍ＝ｌｎ（ｎ/２）
ｍをｎxに代入することで、ｎx＝（ｎ/２）1/1n(n/2)＝ｅ＝２．７１８２８…（自然対数の底）が得られる。
【００６４】
実際の分岐数は整数であるため、自然対数の底に一番近い整数である分岐数「３」で分岐するときに消費電力の削減効果が高くなる。分岐後のシフトレジスタへのタイミングクロックの供給のし易さを考慮すると、「３」の周辺の整数である「２」もしくは「４」を採用しても良い。この場合、単純な分周回路を採用することで、消費電力の上昇を最小限に抑えつつ、回路設計側の負担を軽減することができる。
【００６５】
図７は、複数の分岐効果を説明するために、分岐点での並列度（分岐数１〜５、８）をパラメータとした場合のタップ数（段数）対消費電力特性のグラフを示している。
【００６６】
同図より、並列度３（分岐数３）のときに最も消費電力削減効果が大きいことが判る。
【００６７】
並列度２と並列度４では、略同じ効果である。並列度が大きくなると効果が低くなるが、たかだか２回分岐させる際の消費電力と比較すると、効果が優れており、段数が大きい領域で差が顕著になる。
【００６８】
並列度２、並列度４、並列度８のような並列度が２の階乗になる場合には、初段のクロック信号を分周すれば良くタイミングクロックを生成し易い。
【００６９】
このような、ある段数のシフトレジスタを実現する並列度の与え方には、自由度がある。そこで、上記見地からの分岐型シフトレジスタの設計について以下に検討する。
【００７０】
（設計法）
【００７１】
上記見地から、直並列変換部、データシフト部、並直列変換部の構成を備えるシフトレジスタ回路において、直並列変換部のツリー状分岐接続における各段の分岐点における並列度、データシフト部における並列シフトレジスタの段数、並直列変換部の逆ツリー状分岐接続における各段の分岐点における直列度を以下のようにして決定することができる。ツリー状接続構造部分においては、「２」、「３」、「４」の並列度（あるいは直列度）、あるいはこれ等の倍数を、をなるべく使用する。
【００７２】
（１）  導出した式に当てはまる理想的な場合
【００７３】
各分岐点での分岐数を３とし、最も遅く動作するシフトレジスタの段数を６とする。一般には、各分岐点での分岐数をｎとし、最も遅く動作するシフトレジスタの段数を２ｎとする。
【００７４】
（２）  （１）に当てはまらないが、素因数分解することができ、因数がそれほど大きくなく（例えば、１３以下）、並列度の積で表現できる場合
【００７５】
例：段数２４０
【００７６】
(2-1)  ２４０＝３×２×２×２×２×５
【００７７】
直並列変換部：  ３並列−２並列−２並列−２並列−２並列
データシフト部：  ５タップ（４８並列）
並直列変換部：  ２直列−２直列−２直列−２直列−３直列
【００７８】
(2-2)  ２４０＝３×４×４×５
【００７９】
直並列変換部：  ３並列−４並列−４並列
データシフト部：  ５タップ（４８並列）
並直列変換部：  ４直列−４直列−３直列
【００８０】
（３）  設計上の都合で並列度を一定にしたい場合
【００８１】
例：段数２４０＝４×４×１５
【００８２】
直並列変換部：  ４並列−４並列
データシフト部：  １５タップ（１６並列）
並直列変換部：  ４直列−４直列
【００８３】
（４）  並列度の積で表現的ないような一般的な段数の場合
【００８４】
方針：なるべく並列度の積が高くなるような組み合わせを探し、シフトレジスタを組み合わせる。
【００８５】
例：段数５３０
【００８６】
(4-1)  ５３０＝４×４×４×８＋１８
【００８７】
直並列変換部：  ４並列−４並列−４並列
データシフト部：→  ８タップ（６４並列）
並直列変換部：  ４直列−４直列−４直列、  更に、１８タップを追加する。
【００８８】
(4-2)  ５３０＝４×４×４×８＋３×６
【００８９】
直並列変換部：  ４並列−４並列−４並列
データシフト部：  ８タップ（６４並列）
並直列変換部：  ４直列−４直列−４直列
【００９０】
直並列変換部（追加）：  ３並列
データシフト部（追加）：  ６タップ（３並列）
並直列変換部（追加）：  ３直列
【００９１】
(4-3)  ５３０＝３4×６＋４×１１
【００９２】
直並列変換部：  ３並列−３並列−３並列−３並列
データシフト部：  ６タップ（８１並列）
並直列変換部：  ３直列−３直列−３直列−３直列
【００９３】
直並列変換部（追加）：  ４並列
データシフト部（追加）：  １１タップ（４並列）
並直列変換部（追加）：  ４直列
なお、分岐の仕方と復調の仕方とをそろえる必要はない。
【００９４】
例：１０８＝３×３×２×６＝６×６×３
【００９５】
直並列変換部：  ３並列−３並列−２並列
直並列変換部：  ６タップ（１８並列）
並直列変換部：  ６直列−３直列
【００９６】
以上説明したように、本発明の実施例によれば、直並列変換、データシフト、並直列変換を行うシフトレジスタ回路において、データシフト（データ遅延）を行う並列シフトレジスタの数や、直並列変換（あるいは並直列変換）を行うツリー状接続構造における分岐点の分岐数（並列度）が消費電力が少なくなるように設定されたシフトレジスタ回路が得られるので具合がよい。
【００９７】
図８は、本発明に係るシフトレジスタ回路を用いて移動平均フィルタ３０を構成した例を示している。
【００９８】
同図において、３１は加算器、３２は本願に係るシフトレジスタ、３３は減算器、３４はインバータ、３５は各部に動作タイミングクロックなどを供給する制御部、３６は割算器である。
【００９９】
入力データ信号が加算器３１とｎタップ相当の記憶領域を備えるシフトレジスタ３２の両方に与えられる。シフトレジスタ３２内を平均値計算の対象となるＮ個のデータが他と同期して順次移動する。加算器３１の他方には前回計算のトータル値が供給されており、加算器は新計数値と前回のトータル値とを加算する。この累積加算値からシフトレジスタ３２で先頭の（旧い）データの計数値を減算器３３で除き、これを新トータル値とする。新トータル値を前回トータル値として加算器に戻し、新トータル値を除算器３６で対象データ数Ｎで割り算する。このような計算を全データについて行うことによって移動平均値が求められる。
【０１００】
また、本発明に係るシフトレジスタ回路は、画像処理装置、データ記憶装置、信号遅延装置、ビデオカメラ、電子カメラ、コンピュータ装置などの電子機器にも使用することができ、内蔵されるシフトレジスタ回路の消費電力を軽減することが可能となる。
【図面の簡単な説明】
【０１０１】
【図１】ｎ段構成（ｎタップ）のシフトレジスタ回路を示すブロック図である。
【図２】ｎ段構成（ｎタップ）のシフトレジスタ回路を、ｎ1段構成のＰ／Ｓシフトレジスタ、ｎ1個の並列なｎ2段構成のシフトレジスタ、ｎ1段のＰ／Ｓシフトレジスタによって構成する例を説明する説明図である。
【図３】図２の構成のシフトレジスタ回路をより具体的に説明する説明図である。
【図４】図２の構成における並列度ｎ1を√（ｎ／２）近傍の整数値に設定した場合の消費電力低減の効果を説明するグラフである。
【図５】直並列変換部を、２分岐Ｐ／Ｓシフトレジスタ−２分岐Ｐ／Ｓシフトレジスタ−２分岐Ｐ／Ｓシフトレジスタで構成した例を示す説明図である。
【図６】直並列変換部を、２分岐Ｐ／Ｓシフトレジスタ−４分岐Ｐ／Ｓシフトレジスタで構成した例を示す説明図である。
【図７】シフトレジスタからの分岐数（並列度）をパラメータとした、タップ数対消費電力を示すグラフである。
【図８】本願のシフトレジスタ回路を使用した移動平均フィルタの例を示す回路ブロック図である。
【符号の説明】
【０１０２】
１  シフトレジスタ回路、１００  直並列変換部、２００  データシフト部、３００  並直列変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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