(57)【要約】【課題】インバータにより反転増幅回路を構成したスイッチトキャパシタフィルタ（ＳＣＦ）回路では、出力信号のオフセット電位が変動しやすい。【解決手段】ＳＣＦ回路２は、出力段にインバータ回路１４ａ，１４ｂを有した２つのＳＣＦ４，６を備え、差動形式の出力信号を生成する。差動出力端子間に接続した抵抗ＲＡ，ＲＢは差動信号を分圧し、中点電位ＶＣＭを生成する。比較器３０は、ＶＣＭと目標電位ＶＣＴとを比較する。インバータ回路１４ａ，１４ｂのＣＭＯＳインバータと接地電位との間に接続されたトランジスタは、比較器３０での比較結果に応じてチャネル抵抗を変化させ、ＣＭＯＳインバータの出力端のバイアス電位を変化させ、オフセット電位をＶＣＴへ向けてフィードバック制御する。【選択図】図１
2010251876.tif 000002
【特許請求の範囲】
【請求項１】
非反転出力信号と反転出力信号とからなる差動出力信号を出力するスイッチトキャパシタフィルタ回路であって、
入力信号から前記非反転出力信号を生成する第１のスイッチトキャパシタフィルタと、
前記入力信号から前記反転出力信号を生成する第２のスイッチトキャパシタフィルタと、
前記非反転出力信号及び前記反転出力信号それぞれのオフセット電位を目標電位にフィードバック制御するオフセット制御信号を生成するオフセット電位制御部と、
を有することを特徴とするスイッチトキャパシタフィルタ回路。
【請求項２】
請求項１に記載のスイッチトキャパシタフィルタ回路において、
前記第１のスイッチトキャパシタフィルタは、第１電源と第２電源との間に直列に接続された２つのスイッチング素子を含み、当該両スイッチング素子間に設けられる第１端子から前記非反転出力信号を出力する第１インバータ回路を有し、
前記第２のスイッチトキャパシタフィルタは、前記第１電源と前記第２電源との間に直列に接続された２つのスイッチング素子を含み、当該両スイッチング素子間に設けられる第２端子から前記反転出力信号を出力する第２インバータ回路を有し、
前記オフセット電位制御部は、
前記オフセット電位と前記目標電位とを比較する比較器と、
前記第１及び第２インバータ回路のそれぞれにて、前記スイッチング素子に直列に接続された可変抵抗回路と、を有し、
前記比較器での比較結果に応じて前記可変抵抗回路の抵抗値を制御すること、
を特徴とするスイッチトキャパシタフィルタ回路。
【請求項３】
請求項１又は請求項２に記載のスイッチトキャパシタフィルタ回路において、
前記第１及び第２端子それぞれと前記第１電源との間にチャネルを直列に接続された第１ＭＯＳトランジスタと、
前記第１及び第２端子それぞれと前記第２電源との間にチャネルを直列に接続された第２ＭＯＳトランジスタと、
を有し、
前記第１ＭＯＳトランジスタは、ゲート電圧を固定され、固定電流源として機能し、
前記第２ＭＯＳトランジスタは、前記比較結果に応じて変化するゲート電圧を印加され、前記可変抵抗回路として機能すること、
を特徴とするスイッチトキャパシタフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動形式の信号を出力するスイッチトキャパシタフィルタ（Switched Capacitor Filter：ＳＣＦ）回路に関する。
【背景技術】
【０００２】
従来、ＳＣＦ回路はスイッチトキャパシタと演算増幅器とを組み合わせて構成され、演算増幅器がＳＣＦ回路の出力段に用いられている。演算増幅器を用いることで、ＳＣＦ回路のダイナミックレンジを確保し、かつ寄生容量の影響を抑制することが可能となる。
【０００３】
しかし演算増幅器は一般に入力差動型であり、入力電圧に対応した電流値の差に呼応して出力電圧を生成する。そのため、演算増幅器内部にて比較的大きな電流が生じる。このため従来のＳＣＦ回路は、その省電力性に限界がある。
【０００４】
そこで、下記特許文献１に示されるように、演算増幅器に代えてインバータ回路を反転増幅部として用いたＳＣＦ回路が存在する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−５１２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
インバータは演算増幅器に比べると回路構成が簡単であるという利点の反面、温度等の変化に応じて、出力信号のオフセット電位が変動しやすいという問題があった。特に、一対のｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）とｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）とからなるＣＭＯＳインバータは、ＰＭＯＳとＮＭＯＳとの特性の違いに起因して、オフセット電位が変動しやすい。
【０００７】
本発明は上記問題点を解決するためになされたものであり、演算増幅器の代わりにインバータ回路を用いつつ、オフセット電位の変動が抑制されるスイッチトキャパシタフィルタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るスイッチトキャパシタフィルタ回路は、非反転出力信号と反転出力信号とからなる差動出力信号を出力するものであって、入力信号から前記非反転出力信号を生成する第１のスイッチトキャパシタフィルタと、前記入力信号から前記反転出力信号を生成する第２のスイッチトキャパシタフィルタと、前記非反転出力信号及び前記反転出力信号それぞれのオフセット電位を目標電位にフィードバック制御するオフセット制御信号を生成するオフセット電位制御部と、を有する。
【発明の効果】
【０００９】
本発明によれば、スイッチトキャパシタフィルタ回路から出力される非反転出力信号と反転出力信号とからオフセット電圧が抽出される。そのオフセット電圧の上下変化に応じて、インバータ回路に設けられた可変抵抗回路の抵抗値を制御することで、オフセット電圧を目標電圧へフィードバック制御することができ、オフセット電圧の変動が抑制される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るスイッチトキャパシタフィルタ回路の概略の回路構成図である。
【図２】オフセット電位制御部の構成を説明するための回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１２】
図１は、実施形態に係るＳＣＦ回路の概略の回路構成図である。当該ＳＣＦ回路２は、シングルエンドの入力端子ＶＩＮから入力される信号ＳＩＮから差動信号ＳＯＵＴ＋，ＳＯＵＴ−を生成し、出力端子ＶＯＵＴ＋，ＶＯＵＴ−から出力する。
【００１３】
ＳＣＦ回路２は、第１のＳＣＦ４、第２のＳＣＦ６、オフセット電位制御部８及び図示していない制御部を有する。ＳＣＦ４は、２つのスイッチトキャパシタ（Switched Capacitor：ＳＣ）回路１０ａ，１２ａと、インバータ回路１４ａとを有する。ＳＣ回路１０ａは、キャパシタＣＡ１と、当該キャパシタＣＡ１の両端に設けられキャパシタＣＡ１の充放電を切り換えるスイッチ回路１６ａ，１８ａとで構成される。同様に、ＳＣ回路１２ａは、キャパシタＣＡ２と、当該キャパシタＣＡ２の両端に設けられキャパシタＣＡ２の充放電を切り換えるスイッチ回路２０ａ，２２ａとで構成される。なお、キャパシタＣＡ１，ＣＡ２は同一の容量値に設定される。
【００１４】
スイッチ回路１６ａ，２０ａはそれぞれキャパシタＣＡ１，ＣＡ２の一方端を入力端子ＶＩＮとインバータ回路１４ａの出力端とのいずれに接続するかを切り換える。また、キャパシタＣＡ１，ＣＡ２の他方端はそれぞれ、スイッチ回路１８ａ，２２ａにより基準電位ＶＲＥＦとインバータ回路１４ａの入力端とのいずれに接続されるかを切り換えられる。ＶＲＥＦとして例えば接地電位ＧＮＤを用いることができる。ここで、各スイッチ回路１６ａ，１８ａ，２０ａ，２２ａの切換動作は、制御部からの周波数ｆＳＷの制御クロックにより制御される。ＳＣ回路１０ａ，１２ａはそれぞれ、キャパシタＣＡ１，ＣＡ２が入力端子ＶＩＮ及び基準電位ＶＲＥＦの間に接続される第１状態と、インバータ回路１４ａの出力端及び当該インバータ回路１４ａの入力端の間に接続される第２状態とに交互に設定される。インバータ回路１４ａの出力端はＳＣＦ回路２の非反転出力端子ＶＯＵＴ＋に接続される。
【００１５】
上述のスイッチ回路１６ａ，１８ａ，２０ａ，２２ａの切換動作により、各ＳＣ回路１０ａ，１２ａは、第１状態にて電圧（ＳＩＮ−ＶＲＥＦ）をサンプリングし、第２状態にて、そのサンプリング電圧に応じた電圧を出力端子ＶＯＵＴ＋から出力する。ここで、ＳＣ回路１０ａ，１２ａは互いに逆相で動作させる。すなわち、ＳＣ回路１０ａが第１状態のときＳＣ回路１２ａは第２状態に設定され、一方、ＳＣ回路１０ａが第２状態のときにはＳＣ回路１２ａは第１状態に設定される。これにより、制御クロックの周波数ｆＳＷの２倍のレートでサンプリングが行われる。
【００１６】
なお、各スイッチ回路１６ａ，１８ａ，２０ａ，２２ａは、ＭＯＳトランジスタを用いて構成することができる。
【００１７】
ＳＣＦ６は、上述のＳＣＦ４と概ね同じ構成を有するが、入力信号ＳＩＮに対しＳＣＦ４の出力信号ＳＯＵＴ＋とは逆相で変化する出力信号ＳＯＵＴ−を生成するように構成されている点が相違する。具体的には、ＳＣＦ６は、２つのＳＣ回路１０ｂ，１２ｂと、インバータ回路１４ｂとを有する。ＳＣ回路１０ｂは、キャパシタＣＢ１と、当該キャパシタＣＢ１の両端に設けられキャパシタＣＢ１の充放電を切り換えるスイッチ回路１６ｂ，１８ｂとで構成される。ＳＣ回路１２ｂは、キャパシタＣＢ２と、当該キャパシタＣＢ２の両端に設けられキャパシタＣＢ２の充放電を切り換えるスイッチ回路２０ｂ，２２ｂとで構成される。キャパシタＣＢ１，ＣＢ２はキャパシタＣＡ１，ＣＡ２と同一の容量値に設定される。
【００１８】
ＳＣＦ６とＳＣＦ４とは、各スイッチ回路１６ｂ，１８ｂ，２０ｂ，２２ｂが切り換える端子の一方が、各スイッチ回路１６ａ，１８ａ，２０ａ，２２ａとは異なる点を除けば基本的に同じ回路構成である。相違点を具体的に述べれば、キャパシタＣＢ１，ＣＢ２の一方端に設けられたスイッチ回路１６ｂ，２０ｂの１つの接続先はＳＣＦ４のスイッチ回路１６ａ，２０ａと同様、入力端子ＶＩＮであるが、もう１つの接続先はＳＣＦ４とは異なりインバータ回路１４ｂの入力端である。また、キャパシタＣＢ１，ＣＢ２の他方端に設けられたスイッチ回路１８ｂ，２２ｂの１つの接続先は基準電位ＶＲＥＦである点はＳＣＦ４と同様であるが、もう１つの接続先は、ＳＣＦ４とは異なりインバータ回路１４ｂの出力端である。
【００１９】
スイッチ回路１６ｂ，１８ｂ，２０ｂ，２２ｂそれぞれの切換動作は、ＳＣＦ４の対応するスイッチ回路の切換動作と同様に、かつそれらと同期して行われる。すなわち、第１状態、第２状態のいずれであるかについて、ＳＣ回路１０ｂはＳＣ回路１０ａと同じ状態に設定され、一方、ＳＣ回路１２ｂはＳＣ回路１２ａと同じ状態に設定される。
【００２０】
第１状態では、キャパシタＣＢ１，ＣＢ２はキャパシタＣＡ１，ＣＡ２と同じ極性で電圧（ＳＩＮ−ＶＲＥＦ）をサンプリングする。一方、第２状態では、インバータ回路１４ｂの入出力端間でのキャパシタＣＢ１，ＣＢ２の接続の向きは、キャパシタＣＡ１，ＣＡ２とは逆向きとなる。よって、インバータ回路１４ｂの出力端には、インバータ回路１４ａとは逆相の信号が得られ、これがＳＣＦ回路２の反転出力端子ＶＯＵＴ−から出力される。
【００２１】
オフセット電位制御部８は、出力端子ＶＯＵＴ＋，ＶＯＵＴ−の間に互いに直列接続された抵抗ＲＡ，ＲＢと、比較器３０とを備える。抵抗ＲＡ，ＲＢは、互いに同じ抵抗値を有し、差動出力信号ＳＯＵＴ＋，ＳＯＵＴ−を分圧し、抵抗ＲＡ，ＲＢの接続点に差動出力信号の中点の電位ＶＣＭを生成する。この中点電位ＶＣＭは、非反転出力信号ＳＯＵＴ＋及び反転出力信号ＳＯＵＴ−のオフセット電位を表す。中点電位ＶＣＭは比較器３０に入力される。比較器３０は中点電位ＶＣＭとオフセットの目標電位ＶＣＴとを入力され、それらの比較結果に基づいて、インバータ回路１４ａ，１４ｂに対するオフセット制御信号ＳＯＣを生成し出力する。
【００２２】
図２は、オフセット電位制御部８の構成を説明するための回路図である。図２において、ＮＭＯＳトランジスタは、記号“Ｎｋ”で表し、ＰＭＯＳトランジスタは、記号“Ｐｋ”で表す。ここで、添え字“ｋ”は複数のＰＭＯＳ相互、及び複数のＮＭＯＳ相互を区別するための識別子である。
【００２３】
図２には、オフセット電位制御部８のうち比較器３０とインバータ回路１４ａ，１４ｂに関する部分とが示されている。比較器３０は、ＭＯＳトランジスタＮＣ１，ＮＣ２からなる差動対を含む差動回路からなる。図１に示した抵抗ＲＡ，ＲＢにより生成される中点電位ＶＣＭはＮＣ１のゲートに入力される。一方、ＮＣ２のゲートはオフセットの目標電位ＶＣＴを印加される。例えば、ＶＣＴはＳＣＦ回路２に供給される正電圧電源ＶＣＣの１／２程度に設定することができる。
【００２４】
トランジスタＮＣ１に流れる電流は、トランジスタＰＣ１，ＰＣ２からなるカレントミラー回路により、トランジスタＮＣ１と電源ＶＣＣとの間に直列に挿入されたトランジスタＰＣ１側からトランジスタＰＣ３側の電流経路へ折り返される。トランジスタＰＣ３と接地電位ＧＮＤとの間にはトランジスタＮＣ３が直列に挿入される。
【００２５】
インバータ回路１４ａはトランジスタＰＡ１，ＮＡ１からなるＣＭＯＳインバータであり、トランジスタＰＡ１と電源ＶＣＣとの間の電流経路にトランジスタＰＡ２がチャネルを直列にして接続され、一方、トランジスタＮＡ１と接地電位ＧＮＤとの間の電流経路にトランジスタＮＡ２がチャネルを直列にして接続される。インバータ回路１４ａの入力端ＶＩＮ−に入力される信号はトランジスタＰＡ１，ＮＡ１のゲートに印加される。インバータ回路１４ａの出力端となるトランジスタＰＡ１，ＮＡ１のドレイン同士の接続点は、ＳＣＦ回路２の非反転出力端子ＶＯＵＴ＋に接続される。
【００２６】
インバータ回路１４ｂはトランジスタＰＢ１，ＮＢ１からなるＣＭＯＳインバータであり、トランジスタＰＢ１と電源ＶＣＣとの間の電流経路にトランジスタＰＢ２がチャネルを直列にして接続され、一方、トランジスタＮＢ１と接地電位ＧＮＤとの間の電流経路にトランジスタＮＢ２がチャネルを直列にして接続される。インバータ回路１４ｂはインバータ回路１４ａを構成するものと同じ特性のトランジスタを用いて対称に構成される。インバータ回路１４ｂの入力端ＶＩＮ＋に入力される信号はトランジスタＰＢ１，ＮＢ１のゲートに印加される。インバータ回路１４ｂの出力端となるトランジスタＰＢ１，ＮＢ１のドレイン同士の接続点は、ＳＣＦ回路２の反転出力端子ＶＯＵＴ−に接続される。
【００２７】
トランジスタＰＡ２，ＰＢ２はそれぞれ、ゲート電圧を固定され、固定電流源として機能する。具体的には、トランジスタＰＡ２，ＰＢ２はそれぞれトランジスタＰＣ４とカレントミラー回路を構成し、トランジスタＰＣ４に流れる定電流をそれぞれインバータ回路１４ａ，１４ｂの電流経路に折り返す。
【００２８】
トランジスタＮＡ２，ＮＢ２はそれぞれ、比較器３０での中点電位ＶＣＭと目標電位ＶＣＴとの比較結果に応じて変化するゲート電圧を印加され可変抵抗回路として機能する。具体的には、トランジスタＮＡ２，ＮＢ２とトランジスタＮＣ３とは形式上、カレントミラー回路を構成する。すなわち、トランジスタＮＡ２，ＮＢ２のゲートにはトランジスタＮＣ３のゲート電位が印加される。
【００２９】
トランジスタＮＣ３には上述のようにカレントミラー回路を介して、差動対の一方のトランジスタＮＣ１の電流が複製され、差動回路への差動入力ＶＣＭ，ＶＣＴ相互の大小関係に応じて変化するソース−ドレイン間電流が流れる。トランジスタＮＣ３はゲートとドレインとが接続され、そのソース−ドレイン間電流に応じてゲート電位が変化する。
【００３０】
トランジスタＮＡ２，ＮＢ２はこのトランジスタＮＣ３のゲート電位を受けて、チャネル抵抗を変化させ、可変抵抗として機能する。ここで、トランジスタＮＡ２，ＮＢ２のチャネル電流は、トランジスタＰＡ２，ＰＢ２がインバータ回路１４ａ，１４ｂの電流路に供給する定電流に基本的に固定される結果、トランジスタＮＡ２，ＮＢ２のソース−ドレイン間電圧がチャネル抵抗に応じて変化し、インバータ回路１４ａ，１４ｂそれぞれの出力端の電位がシフトする。これにより、ＳＣＦ回路２の出力端子ＶＯＵＴ＋、ＶＯＵＴ−から出力される信号ＳＯＵＴ＋，ＳＯＵＴ−のオフセット電位が調整される。
【００３１】
このオフセット電位の調整の動作を具体的に説明する。例えば、出力信号ＳＯＵＴ＋，ＳＯＵＴ−のオフセット電位が上昇すると、それに伴い中点電位ＶＣＭも上昇する。電位ＶＣＭが目標電位ＶＣＴより上昇すると、差動対を構成するトランジスタＮＣ１，ＮＣ２のうちゲートにＶＣＭを印加されるトランジスタＮＣ１に流れるソース−ドレイン間電流がトランジスタＮＣ２に流れる電流より大きくなる。その結果、トランジスタＮＣ３のソース−ドレイン間電流も増加し、ＮＭＯＳトランジスタＮＣ３のゲート電位は上昇する。すると、ＮＭＯＳトランジスタＮＡ２，ＮＢ２のゲート電位も上昇してそれらのチャネル抵抗が低下する。これにより、トランジスタＮＡ２，ＮＢ２のソース−ドレイン間電圧が低下し、出力信号ＳＯＵＴ＋，ＳＯＵＴ−のオフセット電位が低下する。一方、出力信号ＳＯＵＴ＋，ＳＯＵＴ−のオフセット電位が目標電位ＶＣＴより低くなると、逆の動作によりオフセット電位を上昇させるように制御が働く。すなわち、オフセット電位制御部８は、出力信号ＳＯＵＴ＋，ＳＯＵＴ−のオフセット電位を目標電位ＶＣＴに近づけるフィードバック制御を実現する。
【００３２】
上述の実施形態におけるＳＣＦ４，６は一例であり、本発明のＳＣＦ回路２は、ＳＣＦ４，６に設けられるＳＣ回路が上述の実施形態とは異なるものであっても適用可能である。
【符号の説明】
【００３３】
２  スイッチトキャパシタフィルタ回路（ＳＣＦ回路）、４，６  スイッチトキャパシタフィルタ（ＳＣＦ）、８  オフセット電位制御部、１０ａ，１０ｂ，１２ａ，１２ｂ  スイッチトキャパシタ回路（ＳＣ回路）、１４ａ，１４ｂ  インバータ回路、１６ａ，１６ｂ，１８ａ，１８ｂ，２０ａ，２０ｂ，２２ａ，２２ｂ  スイッチ回路、３０  比較器、ＣＡ１，ＣＡ２，ＣＢ１，ＣＢ２  キャパシタ、ＲＡ，ＲＢ  抵抗。
【図１】
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【図２】
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