(57)【要約】【課題】ゲート絶縁層の厚さを大きくすることが容易であり、ゲート絶縁層の影響によるチャネル層の半導体特性の劣化が防止された薄膜トランジスタ及びその製造方法を提供する。【解決手段】薄膜トランジスタ１０は、基板１の表面に、ゲート電極２、ゲート絶縁層３及びチャネル層４がこの順に形成され、該チャネル層４の表面にソース電極５及びドレイン電極６が形成された構成となっている。ゲート絶縁層３としては、アモルファスフッ素樹脂が用いられる。ゲート絶縁層３がアモルファスフッ素樹脂よりなるため、ゲート絶縁層が金属酸化物絶縁体よりなる場合と比べて、厚さを大きくすることが容易である。また、ゲート絶縁層がポリアミド等の他の有機材料よりなる場合と比べて、ゲート絶縁層の影響によるチャネル層の半導体特性の劣化が著しく少ない。【選択図】図１
2010016175.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極、ドレイン電極、ゲート電極、チャネル層及び該ゲート電極と該チャネル層との間に介在するゲート絶縁層を有する薄膜トランジスタにおいて、
該ゲート絶縁層がアモルファスフッ素樹脂よりなることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１において、前記チャネル層が酸化物半導体よりなることを特徴とする薄膜トランジスタ。
【請求項３】
請求項２において、前記酸化物半導体が、ＺｎＯ半導体、ＡｌをドープしたＺｎＯ半導体、Ｇａ、Ｚｎ、Ｓｎ及びＷのうち少なくとも１つ以上の金属をドープした酸化インジウム半導体、Ｃｕ２Ｏ半導体、ＮｉＯ半導体又はＡｌをドープしたＣｕ２Ｏ半導体よりなることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１ないし３のいずれか１項において、前記ゲート絶縁層の厚さは１０ｎｍ〜２μｍであることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１ないし４のいずれか１項において、前記ゲート絶縁層は、アモルファスフッ素樹脂を焼き付けることにより形成されたものであることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース電極、ドレイン電極、ゲート電極、チャネル層及び該ゲート電極と該チャネル層との間に介在するゲート絶縁層を有する薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、低温プロセスで安価に製造することができる酸化物トランジスタの開発が盛んに行われている。この酸化物トランジスタとしては、ＺｎＯやＩｎＧａＺｎＯをチャネル層として用いたものなどの開発が進んでおり、アモルファスシリコンをチャネル層として用いた薄膜トランジスタを凌駕するトランジスタ特性も得られている（Ｎａｔｕｒｅ，ｖｏｌ．４３２（２００４），Ｐ．４８８）。例えば、特開２０００−１５０９００号には、チャネル層としてＺｎＯを用いたトランジスタが開示されている。
【０００３】
Ｉ．  現在、これらの薄膜トランジスタのゲート絶縁膜としては、酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウムなどの金属酸化物絶縁体が主に用いられている。これら金属酸化物絶縁体をゲート絶縁膜として用いた場合、該ゲート絶縁膜と接するチャネル層を変質させることがなく、チャネル層の半導体特性が良好に維持される。
【０００４】
これら金属酸化物絶縁体よりなるゲート絶縁膜を工業的に形成する場合、スパッタ法が用いられることが多い。特に基板としてＰＥＴ等のフィルム基板を使用する場合には、主に無加熱でのスパッタ成膜法が用いられる。
【０００５】
しかしながら、これら金属酸化物絶縁体よりなるゲート絶縁膜をスパッタ法で形成する場合、成膜速度が非常に遅いために生産性が悪いという問題がある。また、低温で成膜した場合、十分な耐電圧特性や低リーク電流を得ることが難しいことが多く、特にＱＲ−ＬＰＤを始めとする高電圧駆動のデバイスに適用することは困難である。
II．  また、薄膜トランジスタのゲート絶縁膜として、ＰＶＰ、ポリイミド、アクリル樹脂などの有機材料が用いられることも多い。これら有機系ゲート絶縁膜はスピンコートやインクジェット法などの塗布プロセスで形成することが可能であり、ミクロンオーダーの厚膜を形成することが非常に容易である。
【０００６】
しかしながら、これらの有機系ゲート絶縁膜にあっては、絶縁膜中の有機物が不純物としてチャネル層へ侵入し、トランジスタ特性を劣化させるという問題がある。特に、チャネル層として酸化物半導体を用いた場合には、トランジスタ特性が著しく劣化する。
【特許文献１】特開２０００−１５０９００号
【非特許文献１】Ｎａｔｕｒｅ，ｖｏｌ．４３２（２００４），Ｐ．４８８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ゲート絶縁層の厚さを大きくすることが容易であり、ゲート絶縁層の影響によるチャネル層の半導体特性の劣化が防止された薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明（請求項１）の薄膜トランジスタは、ソース電極、ドレイン電極、ゲート電極、チャネル層及び該ゲート電極と該チャネル層との間に介在するゲート絶縁層を有する薄膜トランジスタにおいて、該ゲート絶縁層がアモルファスフッ素樹脂よりなることを特徴とするものである。
【０００９】
請求項２の薄膜トランジスタは、請求項１において、前記チャネル層が酸化物半導体よりなることを特徴とする。
【００１０】
請求項３の薄膜トランジスタは、請求項２において、前記酸化物半導体が、ＺｎＯ半導体、ＡｌをドープしたＺｎＯ半導体、Ｇａ、Ｚｎ、Ｓｎ及びＷのうち少なくとも１つ以上の金属をドープした酸化インジウム半導体、Ｃｕ２Ｏ半導体、ＮｉＯ半導体又はＡｌをドープしたＣｕ２Ｏ半導体よりなることを特徴とする。
【００１１】
請求項４の薄膜トランジスタは、請求項１ないし３のいずれか１項において、前記ゲート絶縁層の厚さは１０ｎｍ〜２μｍであることを特徴とする。
【００１２】
請求項５の薄膜トランジスタは、請求項１ないし４のいずれか１項において、前記ゲート絶縁層は、アモルファスフッ素樹脂を焼き付けることにより形成されたものであることを特徴とする。
【発明の効果】
【００１３】
本発明（請求項１）の薄膜トランジスタは、ゲート絶縁層がアモルファスフッ素樹脂よりなるため、ゲート絶縁層の厚さを大きくすることが容易であり、かつ、ゲート絶縁層によるチャネル層の半導体特性の劣化を良好に防止することができる。
【００１４】
請求項２の通り、チャネル層が酸化物半導体よりなる場合においても、ゲート絶縁層がアモルファスフッ素樹脂よりなるため、ゲート絶縁層の影響によるチャネル層の半導体特性の劣化を良好に防止することができる。
【００１５】
請求項３の通り、酸化物半導体は、ＺｎＯ半導体、ＡｌをドープしたＺｎＯ半導体、Ｇａ、Ｚｎ、Ｓｎ及びＷのうち少なくとも１つ以上の金属をドープした酸化インジウム半導体、Ｃｕ２Ｏ半導体、ＮｉＯ半導体又はＡｌをドープしたＣｕ２Ｏ半導体よりなっていてもよい。
【００１６】
ゲート絶縁層が厚さ０．１μｍ以上である場合、高い耐電圧特性と低いリーク電流を得ることができ、ＱＲ−ＬＰＤなどの高電圧駆動のデバイスに好適に適用することができる。
【００１７】
請求項５の通り、ゲート絶縁層をアモルファスフッ素樹脂の焼き付けによって形成すると、厚さの大きいゲート絶縁膜を容易かつ迅速に製造することが可能である。
【発明を実施するための最良の形態】
【００１８】
本発明の薄膜トランジスタは、ソース電極、ドレイン電極、ゲート電極、チャネル層及び該ゲート電極と該チャネル層との間に介在するゲート絶縁層を有する薄膜トランジスタにおいて、該ゲート絶縁層がアモルファスフッ素樹脂よりなることを特徴とするものである。
【００１９】
第１図は、本発明の薄膜トランジスタの一例を示す模式図である。
【００２０】
この薄膜トランジスタ１０は、基板１の表面に、ゲート電極２、ゲート絶縁層３及びチャネル層４がこの順に形成され、該チャネル層４の表面にソース電極５及びドレイン電極６が形成された構成となっている。
【００２１】
この基板１としては、例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラスを使用することができる。また、この薄膜トランジスタ１０をフレキシブルデバイスとして適用する場合には、この基板１としては、ＰＥＴ、アクリル、ポリイミド樹脂、ＰＥＮ等の種々の合成樹脂よりなる板状基板やフィルム基板等を使用することもできる。基板１の厚さは、０．０５〜１０ｍｍが一般的であり、０．２〜５ｍｍが好ましい。
【００２２】
このゲート電極２としては、ＩＴＯ（インジウム錫酸化物）やＡｌドープＺｎＯなどの透明導電膜、ＡｌやＡｕなどの金属膜、ＰＥＤＯＴ−ＰＳＳなどの導電性高分子膜等が用いられる。このゲート電極２の比抵抗は、例えば８×１０−５〜１×１０−２Ω・ｃｍ程度である。このゲート電極２の厚みは、例えば５ｎｍ〜２００μｍ程度である。
【００２３】
このゲート電極２は、ＤＣ反応性スパッタ法、ＲＦスパッタ法、パルスレーザー蒸着法などの物理的気相成長法によって成膜することができる。
【００２４】
このゲート絶縁層３としては、アモルファスフッ素樹脂が用いられる。
【００２５】
アモルファスフッ素樹脂としては、酸素原子を構成群として有するパーフルオロシクロポリマーが挙げられ、具体的には市販されている旭硝子（株）社製のサイトップ（ＣＹＴＯＰ）シリーズ（例えば、ＣＴＸ−８０９、８０３Ｍ、８０５Ｍ、８０７Ｍ、８０９Ｍ、８１１Ｍ、８１３Ｍ。）が好適に用いられる。また、ｄｕＰｏｎｔ製のテフロン（テフロンは登録商標）ＡＦシリーズ（例えば、テフロンＡＦ１６００、テフロンＡＦ２４００、テフロンＡＦ１６０１Ｓ等）も用いることができる。
【００２６】
このゲート絶縁層３の厚みは、デバイスに依存しますが、１０ｎｍ〜２μｍであることが好ましく、特にＱＲ−ＬＰＤ用の場合０．３μｍ〜１．０μｍがより好ましい。１０ｎｍ未満であると、ゲートリーク電流の抑制を十分に行うことができない。２μｍ超であると、ゲート電極２に印加するゲート電圧を過大にする必要がある。このゲート絶縁層３の比抵抗は、１×１０１１Ω・ｃｍ以上、例えば１×１０１１〜１０１５Ω・ｃｍ、特に１×１０１３〜１０１５Ω・ｃｍであることが好ましい。
【００２７】
このゲート絶縁層３は、アモルファスフッ素樹脂の焼き付けによって形成されることが好ましく、例えば、上記アモルファスフッ素樹脂を溶媒に溶解したアモルファスフッ素樹脂含有溶液をゲート電極２の表面に塗布し、焼成することによって製造されたものが好ましい。このアモルファスフッ素樹脂含有溶液の塗布厚を大きくすることにより、厚さの大きいゲート絶縁層３を容易に製造することができる。従って、従来例のようにスパッタ法によって金属酸化物絶縁体よりなるゲート絶縁層を製造する場合と比べて、厚さを大きくすることが容易である。
【００２８】
このアモルファスフッ素樹脂を溶解してアモルファスフッ素樹脂含有溶液とするためのフッ素系溶媒としては、旭硝子（株）社製のＣＴ−Ｓｏｌｖ．１００、ＣＴ−ｓｏｌｖ．１８０、ｄｕＰｏｎｔ製のＦＬＵＯＲＩＮＥＲＴ、ＦＣ−７５等が好適である。
【００２９】
この塗布法としては、スピンコーティング、スクリーン印刷、ジェット印刷、スタンプ印刷等を用いることができる。焼成温度は８０〜２００℃、焼成時間は３０分〜３時間程度が好ましい。このように焼成温度が低温であるので、基板１として、上記の通りＰＥＴなどの合成樹脂を用いることができる。
【００３０】
このゲート絶縁層３は、アモルファスフッ素樹脂よりなるため、従来例のようにポリアミドやアクリル樹脂等の有機材料よりなる場合と比べて、ゲート絶縁層の影響によるチャネル層の半導体特性の劣化を著しく低減することができる。
【００３１】
このチャネル層４としては、ＺｎＯ半導体、ＡＺＯ（Ａｌをドープした酸化亜鉛）半導体、Ｇａ、Ｚｎ、Ｓｎ及びＷを少なくとも１種以上ドープした酸化インジウム等の金属酸化物半導体、Ｃｕ２Ｏ半導体、ＮｉＯ半導体、ＡｌをドープしたＣｕ２Ｏ半導体等が用いられる。ＡＺＯ半導体である場合、原子数比Ａｌ／（Ｚｎ＋Ａｌ）は０．０１〜３０ａｔｍ％、特に０．１〜５ａｔｍ％であることが好ましい。
【００３２】
このチャネル層４の比抵抗は、１０−１〜１０７Ω・ｃｍ、特に１〜１０５Ω・ｃｍであることが好ましい。比抵抗がこの範囲であると、電界効果移動度及びオン／オフ比が十分に高い値となる。このチャネル層４の厚みは、例えば１０ｎｍ〜１００ｎｍ程度である。
【００３３】
このチャネル層４は、上記のゲート電極２と同様、各種の物理的気相成長法によって製造することができる。
【００３４】
このソース電極５及びドレイン電極６としては、ＡＺＯ導体、ＩＴＯ導体、ＡｌやＡｕなどの金属膜、ＰＥＤＯＴ−ＰＳＳなどの導電性高分子膜などが用いられる。ＡＺＯ導体である場合、原子数比Ａｌ／（Ｚｎ＋Ａｌ）が０．０１〜３０ａｔｍ％、特に０．１〜５ａｔｍ％であることが好ましい。また、これらソース電極５及びドレイン電極６の比抵抗は、１０−２Ω・ｃｍ以下、特に１０−３Ω・ｃｍ以下であることが好ましい。これらソース電極５及びドレイン電極６の比抵抗の制御も、成膜時の酸素導入量の制御によって行うことができる。これらソース電極５及びドレイン電極６の厚みは、例えば５〜２００ｎｍ程度である。また、これら電極５，６間の距離（チャネル長）は１μｍ〜２００μｍ程度である。各電極５，６の奥行き（チャネル幅）は要求される電流量に依存する。
【００３５】
これらソース電極５及びドレイン電極６は、上記のゲート電極２と同様、各種の物理的気相成長法によって製造することができる。
【実施例】
【００３６】
以下、実施例及び比較例を用いて本発明をより詳細に説明するが、本発明は実施例に限定されるものではない。
【００３７】
なお、まずガラス基板上に直接に又は各種の絶縁層を介して半導体薄膜を形成し、各々の半導体薄膜のシート抵抗を測定した試験例１〜１２について説明する。なお、ガラス基板としては、ｃｏｒｎｉｎｇ社製１７３７無アルカリガラス（縦５０ｍｍ×横８０ｍｍ×厚み１．０ｍｍ）を用いた。また、試験例１〜６ではＺｎＯ半導体薄膜を形成し、試験例７〜１２ではＩｎＧａＺｎＯ半導体薄膜を形成した。
【００３８】
［試験例１〜６］  
［試験例１］  
上記のガラス基板上に、アモルファスフッ素含有溶液を１９００ｒｐｍの条件で９０秒間スピンコートした後、１２０℃で１時間焼成し、厚さ０．５４μｍの絶縁膜を形成したものを、基板２とした。
【００３９】
なお、アモルファスフッ素含有溶液としては、アモルファスフッ素樹脂（旭硝子（株）社製「サイトップＣＴＸ−８０７Ｍ」）と溶媒（旭硝子（株）社製「ＣＴ−Ｓｏｌｖ．１８０」）を８０：２０（ｗｔ％）で混合したものを用いた。この薄膜上に無加熱スパッタ法によって厚さ４０ｎｍのＺｎＯ半導体薄膜を形成した。無加熱スパッタ法のスパッタ条件は、以下の通りとした。
【００４０】
ターゲット：７５ｍｍφ金属亜鉛ターゲット
成膜時の圧力：０．５Ｐａ  
印加電圧：ＤＣ１５０Ｗ  
成膜時のガス流量：Ａｒ／Ｏ２＝９６／４．０ｓｃｃｍ  
成膜時間：１０分  
【００４１】
［試験例２］  
ガラス基板上に、試験例１と同一条件にてＺｎＯ半導体薄膜を形成した。
【００４２】
［試験例３］  
ガラス基板上に、ポリイミド樹脂（京セラケミカル社製「ケミタイト」）を１９００ｒｐｍの条件で１８０秒間スピンコートし、２００℃で１時間焼成し、厚さ０．７８μｍの絶縁膜を形成した後、試験例１と同一条件にてＺｎＯ半導体薄膜を形成した。
【００４３】
［試験例４］  
ガラス基板上に、アクリル樹脂（三菱レイヨン社製「アクリライト」）をスクリーン印刷法で塗布し、ＵＶ光を照射して硬化させ、０．８９μｍの絶縁膜を形成した後、試験例１と同一条件にてＺｎＯ半導体薄膜を形成した。
【００４４】
［試験例５］  
ガラス基板上に、無加熱スパッタ法によって膜厚５０ｎｍのＡｌ２Ｏ３薄膜を形成した。無加熱スパッタ法のスパッタ条件は、以下の通りとした。
【００４５】
ターゲット：７５ｍｍφアルミナ焼結体
成膜時の圧力：０．５Ｐａ  
印加電圧：ＲＦ１５０Ｗ  
成膜時のガス流量：Ａｒ＝１００ｓｃｃｍ  
成膜時間：９０分  
【００４６】
この上に、試験例１と同一条件にてＺｎＯ半導体薄膜を形成した。
【００４７】
［試験例６］  
ガラス基板上に、無加熱スパッタ法によって膜厚３５ｎｍのＴａ２Ｏ５薄膜を形成した。無加熱スパッタ法のスパッタ条件は、以下の通りとした。
【００４８】
ターゲット：７５ｍｍφタンタル酸化物焼結体
成膜時の圧力：０．５Ｐａ  
印加電圧：ＲＦ１５０Ｗ  
成膜時のガス流量：Ａｒ＝１００ｓｃｃｍ  
成膜時間：９０分  
【００４９】
この上に、試験例１と同一条件にてＺｎＯ半導体薄膜を形成した。
【００５０】
【表１】
2010016175.tif 000003
【００５１】
［試験例７〜１２］  
試験例１〜６において、ＺｎＯ半導体薄膜の代わりに無加熱スパッタ法によって厚さ３５ｎｍのＩｎＧａＺｎＯ半導体薄膜を形成した。無加熱スパッタ法のスパッタ条件は、以下の通りとした。
【００５２】
ターゲット：７５ｍｍφＩｎＧａＺｎＯ焼結体
（Ｉｎ：Ｇａ：Ｚｎ（ｍｏｌ比）＝１：１：１）
成膜時の圧力：０．５Ｐａ  
印加電圧：ＤＣ１５０Ｗ  
成膜時のガス流量：Ａｒ／Ｏ２＝９８／２．０ｓｃｃｍ  
成膜時間：１０分  
【００５３】
【表２】
2010016175.tif 000004
【００５４】
＜シート抵抗の測定＞
上記試験例１〜１２の各試料を３０ｍｍ×７０ｍｍの大きさにしたものについて、三菱化学社製「Ｈｉｒｅｓｔｅｒ−ＵＰ」を用いてシート抵抗を測定した。その結果を表１及び表２に示す。
【００５５】
ガラス基板と半導体薄膜との間にアモルファスフッ素樹脂を介在させた試料（試験例１，７）は、ガラス基板に直接に半導体薄膜を形成した試料（試験例２，８）や、ガラス基板と半導体薄膜との間に酸化物薄膜（Ａｌ２Ｏ３，Ｔａ２Ｏ５）を介在させた試料（試験例５，６，１１，１２）とほぼ同等の抵抗率を示し、半導体特性が変化していないことが明らかとなった。
【００５６】
これに対し、ガラス基板と半導体薄膜との間にポリイミド樹脂を介在させた試料（試験例３，８）と、ガラス基板と半導体薄膜との間にアクリル樹脂を介在させた試料（試験例４，９）は、抵抗率が大幅に低下していることが明らかとなった。
【００５７】
［実施例１，２及び比較例１〜４］  
以下に説明する通り、３種類の基板上に、ＺｎＯ半導体薄膜又はＩｎＧａＺｎＯ半導体薄膜を成膜し、その上にソース電極及びドレイン電極を形成したトランジスタを製造し、特性を測定した。
【００５８】
＜実施例１＞
ガラス基板として、ｃｏｒｎｉｎｇ社製１７３７無アルカリガラス（縦５０ｍｍ×横８０ｍｍ×厚み１．０ｍｍ）の表面にＩＴＯ膜（厚み１００ｎｍ、Ｉｎ９０質量部、Ｓｎ１０質量部）が形成されたＩＴＯガラス基板を用いた。
【００５９】
このＩＴＯガラス基板上に、上記試験例１の場合と同一の手順及び条件でアモルファスフッ素樹脂絶縁膜を形成した。
【００６０】
この上に、試験例１〜６と同一手順及び条件にて厚さ４０ｎｍのＺｎＯ半導体薄膜を形成した。
【００６１】
次いで、シャドーマスクを用い、このＺｎＯ半導体薄膜上にＩＴＯのソース電極及びドレイン電極を成膜し、薄膜トランジスタを形成した。この薄膜トランジスタのチャネル長（ソース電極とドレイン電極の間隔）は０．１ｍｍとし、チャネル幅（ソース電極及びドレイン電極の奥行き）は６．４ｍｍとした。
【００６２】
なお、成膜条件は以下の通りとした。
【００６３】
ターゲット：７５ｍｍφＩＴＯターゲット（Ｉｎ：Ｓｎ（質量比）＝９０：１０）
成膜時の圧力：０．５Ｐａ  
印加電圧：ＤＣ１５０Ｗ  
成膜時のガス流量：Ａｒ／Ｏ２＝９９／１．０ｓｃｃｍ  
成膜時間：３分  
膜厚：４０ｎｍ  
【００６４】
［比較例１］  
実施例１において、アモルファスフッ素樹脂の代わりに試験例３と同一の方法で厚さが０．７８μｍのポリイミド樹脂絶縁膜を形成したこと以外は同一条件にて薄膜トランジスタを製造した。
【００６５】
［比較例２］  
実施例１において、アモルファスフッ素樹脂の代わりに試験例４と同一の方法で厚さ０．８９μｍのアクリル樹脂絶縁膜を形成したこと以外は同一条件にて薄膜トランジスタを製造した。
【００６６】
［実施例２、比較例３，４］
実施例１及び比較例１，２において、ＺｎＯ薄膜の代わりに試験例７〜１２と同一の方法によって厚さ３５ｎｍのＩｎＧａＺｎＯ半導体薄膜を形成したこと以外は同一条件にて薄膜トランジスタを製造した。
【００６７】
なお、表３にこれらの実施例１，２及び比較例１〜４の構成を示した。
【００６８】
【表３】
2010016175.tif 000005
【００６９】
＜トランジスタ特性の測定＞
トランジスタ特性として、ドレイン電圧が５０Ｖのときにおけるドレイン電流のゲート電圧依存性を測定した。測定装置として、Ａｇｉｌｅｎｔ社製半導体パレメーターアナライザー「４１５５Ｃ」を用いた。測定結果を図２に示す。
【００７０】
図２の通り、ゲート絶縁層をポリイミド樹脂又はアクリル樹脂にて構成した比較例１〜４では、ゲート電圧による変調が起こらずに常にオン状態になることが確認された。
【００７１】
これに対して、ゲート絶縁層をアモルファスフッ素樹脂で構成した実施例１，２では、ゲート電圧の変化によってチャネルが変調され、オフ状態からオン状態への明瞭な変化が確認された。これにより、良好なトランジスタ特性が得られていることがわかった。
【図面の簡単な説明】
【００７２】
【図１】薄膜トランジスタの一例を示す模式的な断面図である。
【図２】薄膜トランジスタのトランジスタ特性を示すグラフである。
【符号の説明】
【００７３】
１  基板
２  ゲート電極
３  ゲート絶縁層
４  チャネル層
５  ソース電極
６  ドレイン電極
１０  薄膜トランジスタ
【図１】
2010016175.tif 000006
【図２】
2010016175.tif 000007