(57)【要約】【課題】面積を大きく増加させることなく消費電力の低減を可能にした発振器を提供すること。【解決手段】本発明にかかる発振器は、水晶発振回路１の発振出力に応じたパルス信号ＳＰに基づいて基準電圧ＶＲＥＦを生成し、基準電圧に応じて水晶発振回路１への供給電圧を制御する発振器である。パルス信号ＳＰに基づいて制御信号ＳＰ２を生成する制御信号生成回路１５と、制御信号ＳＰ２に基づいて基準電圧が制御される基準電圧発生回路１６、１７を備える。制御信号生成回路１５は、パルス信号ＳＰがロウレベルの場合にロウレベルの制御信号を生成し、パルス信号ＳＰがハイレベルの場合にハイレベルの制御信号を生成するとともに、制御信号のハイレベルからロウレベルへの遷移を抑制することを特徴とする。それにより、水晶発振回路１への供給電圧が振幅しないので、面積を大きく増加させることなく消費電力を低減することが可能である。【選択図】図１
2010136001.tif 000002
【特許請求の範囲】
【請求項１】
発振回路の発振出力に応じたパルス信号に基づいて基準電圧を生成し、当該基準電圧に応じて前記発振回路の最大電圧レベルを制御する発振器であって、
前記パルス信号に基づいて、第１の基準電圧制御信号と第２の基準電圧制御信号を生成する制御信号生成回路と、
前記制御信号生成回路によって生成された第１の基準電圧制御信号が入力された場合には第１の基準電圧を生成し、前記第２の基準電圧制御信号が入力された場合には前記第１の基準電圧よりも低い第２の基準電圧を生成する基準電圧発生回路と、を備え、
前記制御信号生成回路は、前記パルス信号が第１の論理レベルの場合に前記第１の基準電圧制御信号を生成し、前記パルス信号が前記第１の論理レベルとは異なる第２の論理レベルの場合に前記第２の基準電圧制御信号を生成するとともに、前記パルス信号が前記第２の論理レベルから前記第１の論理レベルに遷移する場合に前記第２の基準電圧制御信号から前記第１の基準電圧制御信号への遷移を抑制する発振器。
【請求項２】
前記制御信号生成回路は、前記パルス信号が前記第２の論理レベルから前記第１の論理レベルに遷移する場合に前記第２の基準電圧制御信号から前記第１の基準電圧制御信号への遷移を遅延させることにより抑制する請求項１記載の発振器。
【請求項３】
前記制御信号生成回路は、
出力電流を制御する電流制御回路と、
第１の容量素子と、
前記パルス信号を入力し、前記電流制御回路及び前記第１の容量素子によって、連続的に増加または減少する出力電圧レベルの変化率が制御される第１のゲートと、
前記第１のゲートの出力信号に応じて、前記基準電圧制御信号を出力する第２のゲートを備えたことを特徴とする請求項１又は２記載の発振器。
【請求項４】
前記基準電圧発生回路は、
基準電圧端子と接地電圧端子間に並列して設けられた第１の基準電圧発生回路と、当該第１の基準電圧発生回路よりも低い抵抗成分を有する第２の基準電圧発生回路とを備え、
前記第１の基準電圧発生回路は、前記基準電圧端子に前記第１の基準電圧を生成し、
前記第２の基準電圧発生回路は、当該第１の基準電圧制御信号が入力された場合に前記基準電圧端子と前記接地電圧端子間を切断状態とし、当該第２の基準電圧制御信号が入力された場合に接続状態として前記基準電圧端子に前記第２の基準電圧を生成することを特徴とする請求項１〜３いずれかに記載の発振器。
【請求項５】
前記基準電圧発生回路は、
基準電圧端子と電源端子間に並列して設けられた第１の定電流源及び第２の定電流源と、
前記第１の基準電圧制御信号が入力された場合に前記第２の定電流源と基準電圧端子間を接続状態とし、当該第２の基準電圧制御信号が入力された場合に切断状態とするスイッチング素子とを備えたことを特徴とする請求項１〜３いずれかに記載の発振器。
【請求項６】
前記基準電圧発生回路は、
基準電圧端子と接地電圧端子との間に、並列接続された第１の抵抗成分と、前記第１の抵抗成分よりも抵抗が低いスイッチング素子とを有し、
前記スイッチング素子は、前記第１の基準電圧制御信号が入力された場合に前記基準電圧端子と接地電圧端子間を切断状態とし、当該第２の基準電圧制御信号が入力された場合に接続状態とすることを特徴とする請求項１〜３いずれかに記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、帰還型発振回路に関するものであり、特に低消費電力化に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される帰還型発振回路においては、消費電力の低減が課題となっている。しかし、一般的に、発振回路の起動時に出力される発振信号の振幅は小さいため、供給する電源電圧の電圧レベルを下げてしまうと、短期間で発振信号の振幅を成長させることができないという問題があった。
【０００３】
その解決策が特許文献１において提案されている。図５は、特許文献１に記載された低消費電力型発振回路を示す。図５に示す回路は、水晶発振回路１、レベル検出回路２、増幅回路４、及び基準電圧発生回路６を有している。また、基準電圧発生回路６は、ローパスフィルタ３、スイッチトキャパシタ回路５、定電流源７、ＰＭＯＳトランジスタＱＰ、及びＮＭＯＳトランジスタＱＮから構成される。さらに、スイッチトキャパシタ回路５は、インバータ１２、放電スイッチ１０、充電スイッチ１１、及び容量素子Ｃから構成される。
【０００４】
なお、基準電圧発生回路６に入力される信号ＳＰが、一定周期のパルス信号である場合と、一定の電圧レベルの固定信号が入力される場合がある。このとき、それぞれの場合において、基準電圧発生回路６から出力される信号の電圧レベルが異なる。したがって、便宜上、基準電圧発生回路６を、周波数−電圧変換回路６と称して説明する。また、図５に示す低消費電力型発振回路は、電源電圧端子ＶＤ、接地電圧端子ＶＳを有する。便宜上、記号「ＶＤ」、「ＶＳ」は、それぞれ端子名を示すと同時に、電源電圧、接地電圧、を示すものとする。
【０００５】
図５に示す回路の動作について説明する。水晶発振回路１から出力された発振信号ＳＯは、レベル検出回路２に入力される。ここで、レベル検出回路２は、入力された発振信号の振幅レベルを検出するシュミット回路を有している。レベル検出回路２から出力された信号ＳＰは、周波数−電圧変換回路６に入力される。そして、周波数−電圧変換回路６から、基準電圧ＶＲＥＦが出力される。基準電圧ＶＲＥＦは、増幅回路４の非反転入力端子に入力される。増幅回路４から出力された電圧は、自己の反転入力端子と水晶発振回路１の高電位側の電源電圧端子に入力される。なお、水晶発振回路１の低電位側の電源電圧端子には接地電圧ＶＳが入力される。
【０００６】
ここで、レベル検出回路２に備えられたシュミット回路の動作について説明する。レベル検出回路２には、水晶発振回路１から出力された発振信号ＳＯが入力される。この発振信号ＳＯの振幅が、シュミット回路によって制御されたヒステリシス幅ＶＳＭＴに達すると、レベル検出回路２からパルス信号ＳＰを出力する。
【０００７】
このとき、水晶発振回路１から出力された発振信号ＳＯの発振を維持させるために、シュミット回路のヒステリシス幅ＶＳＭＴを調整する必要がある。ここで、ＰＭＯＳトランジスタＱＰのしきい値電圧をＶＴＰ、ＮＭＯＳトランジスタＱＮのしきい値電圧をＶＴＮとする。この場合、レベル検出値ＶＳＭＴは、通常、｜ＶＴＰ｜＋ＶＴＮ程度の電圧レベルに調整される。
【０００８】
周波数−電圧変換回路６の構成、及び動作について説明する。レベル検出回路２から出力されたパルス信号ＳＰは、周波数−電圧変換回路６に備えられたスイッチトキャパシタ回路５に入力される。このパルス信号は、充電スイッチ１１に制御信号として入力される。また、このパルス信号は、インバータ１２にも入力される。インバータ１２から出力された信号（パルス信号ＳＰの反転信号）は、放電スイッチ１０に制御信号として入力される。つまり、放電スイッチ１０、充電スイッチ１１は、互いに異なる電圧レベルの制御信号に応じて、それぞれ接続のＯＮ／ＯＦＦを切り替える。
【０００９】
なお、放電スイッチ１０の一方の端子は、接地電圧端子ＶＳに接続される。また、放電スイッチ１０の他方の端子は、容量素子Ｃの一方の端子と、充電スイッチの一方の端子に接続される。容量素子Ｃの他方の端子は、接地電圧端子ＶＳに接続される。
【００１０】
定電流源７の入力端子に、電源電圧ＶＤが印加される。それにより、定電流源７の出力端子から定電流値ＩＳの信号が出力される。なお、定電流源７の出力端子は、ノードＤに接続される。その他、ノードＤは、充電スイッチ１１の他方の端子と、ＰＭＯＳトランジスタＱＰのソースと、ローパスフィルタ３の入力端子に接続される。ＰＭＯＳトランジスタＱＰのドレインとゲート、及びＮＭＯＳトランジスタＱＮのドレインとゲートの４端子がそれぞれ接続される。ＮＭＯＳトランジスタＱＮのソースは、接地電圧端子ＶＳに接続される。ローパスフィルタ３から、基準電圧ＶＲＥＦが出力される。
【００１１】
レベル検出回路２からロウレベルの固定信号ＳＰが出力された場合、スイッチトキャパシタ回路５に備えられた充電スイッチ１１の接続がＯＦＦになる。つまり、ノードＤには、定電流源７の出力端子、ＰＭＯＳトランジスタＱＰのソース、ローパスフィルタ３の入力端子のみが接続される。ここで、ノードＤの電位ＶＤＯ（以下、ドレイン電圧ＶＤＯとする）は第（１）式で示すことができる。
2010136001.tif 000003
ここでμｐ、μｎはそれぞれ正孔、電子の移動度を示す。また、（Ｗｐ／Ｌｐ）、（Ｗｎ／Ｌｎ）はそれぞれトランジスタＱＰ，ＱＮの「チャネル幅／チャネル長」の比を示す。Ｃｏｘは単位面積当たりのゲート酸化膜容量を示す。
【００１２】
低消費電力化のため、定電流源７から出力される定電流ＩＳを微小な値に調整する。一方、ローパスフィルタ３から出力される基準電圧ＶＲＥＦは、電圧値ＶＲＨを示す。また、ドレイン電圧ＶＤＯも電圧値ＶＲＨを示す。このとき、ドレイン電圧ＶＤＯを電源電圧ＶＤ程度の電圧レベルに調整する。このような条件を満たすためには、第（１）式において、右辺第２項、及び第４項の値を大きくする必要がある。つまり、トランジスタＱＰ、ＱＮの「チャネル幅／チャネル長」の比を小さくする必要がある。
【００１３】
次に、水晶発振回路１から出力される発振信号ＳＯの振幅が大きくなることによって、レベル検出回路２からパルス信号ＳＰが出力された場合、スイッチトキャパシタ回路５に備えられた充電スイッチ１１の接続がＯＮになる。また、放電スイッチ１０の接続がＯＦＦになる。つまり、ノードＤには、定電流源７の出力端子、ＰＭＯＳトランジスタＱＰのソース、ローパスフィルタ３の入力端子、容量素子Ｃの一方の端子が接続される。このとき、容量素子Ｃを流れる電流値をＩＣとすると、ＩＣ＝Ｃ・ＶＤＯ・ｆ（ｆはパルス信号ＳＰの周波数、Ｃは容量素子Ｃの容量値）の電流が流れる。つまり、定電流ＩＳのうち、電流ＩＣが接地電圧ＶＳに分流されるため、ドレイン電圧ＶＤＯの電圧値が下がる。
【００１４】
このとき、ローパスフィルタ３から出力される基準電圧ＶＲＥＦの電圧値ＶＲＬが｜ＶＴＰ｜＋ＶＴＮ程度になるように、定電流値ＩＳ及び容量値Ｃを調整する。ここで、ローパスフィルタ３は、スイッチングによって発生したリップル成分を積分して除去し、直流成分だけを基準電圧ＶＲＥＦとして出力する。
【００１５】
周波数−電圧変換回路６から出力された基準電圧ＶＲＥＦは、増幅回路４の非反転入力端子に入力される。そして、基準電圧ＶＲＥＦは、電圧利得１の増幅回路４によって増幅され、電源電圧ＥＤとして出力される。電源電圧ＥＤは、水晶発振回路１の高電位側の電源電圧端子に入力される。
【００１６】
次に、図６に示すタイミングチャートについて説明する。図６は、特許文献１に記載された低消費電力型発振回路のタイミングチャートを示す。
【００１７】
まず、時点ｔＯより前の場合、水晶発振回路１から出力される発振信号ＳＯの振幅は、レベル検出回路２のレベル検出値ＶＳＭＴ以下である。したがって、レベル検出回路２から、ロウレベルの固定信号ＳＰが出力される。
【００１８】
このとき、充電スイッチ１１の接続はＯＦＦになる。したがって、ローパスフィルタ３から出力される基準電圧ＶＲＥＦは、電源電圧ＶＤ程度の値を示す。つまり、水晶発振回路１の高電位側の電源電圧端子に入力された電源電圧ＥＤの値も電源電圧ＶＤ程度を示す。このように、発振回路の起動時において、電源電圧ＶＤ程度の電圧レベルを用いることにより、速やかに発振振幅を立ち上げることを可能にしている。
【００１９】
次に、時点ｔＯにおいて、水晶発振回路１から出力される発振信号ＳＯの振幅は、レベル検出回路２のレベル検出値ＶＳＭＴに達する。したがって、時点ｔＯ以降は、レベル検出回路２から、発振信号ＳＯの周波数と同じ周波数のパルス信号ＳＰが出力される。
【００２０】
このとき、充電スイッチ１１の接続は、パルス信号ＳＰの周波数に応じてＯＮ／ＯＦＦを繰り返す。そのため、周波数−電圧変換回路６から出力される基準電圧ＶＲＥＦは、しきい値電圧の和、｜ＶＴＰ｜＋ＶＴＮに降圧される。電圧値ＶＲＬに降圧された基準電圧ＶＲＥＦは、電圧利得１の増幅回路４によって増幅され、電源電圧ＥＤとして出力される。つまり、レベル検出回路２の高電位側の電源電圧端子に入力された電源電圧ＥＤも、電圧値ＶＲＬ（｜ＶＴＰ｜＋ＶＴＮ程度）を示す。このように、レベル検出回路２から一定周期のパルス信号ＳＰが出力されている場合は、電源電圧の供給を制限することにより、低消費電力化を可能にしている。
【００２１】
なお、基準電圧ＶＲＥＦが電圧値ＶＲＬまで降圧された場合において、レベル検出回路２からパルス信号ＳＰを出力し続けるためには、レベル検出値ＶＳＭＴを電圧値ＶＲＬよりも低く設定しておく必要がある。
【００２２】
しかし、特許文献１に記載された技術では、レベル検出回路２から出力されるパルス信号ＳＰに応じて、スイッチトキャパシタ回路５に備えられたスイッチ１０、１１のＯＮ／ＯＦＦが繰り返される。そのため、充電時（充電スイッチ１１がＯＮ）のドレイン電圧ＶＤＯと、放電時（充電スイッチ１１がＯＦＦ）のドレイン電圧ＶＤＯが異なり、ドレイン電圧ＶＤＯが振幅してしまう。
【００２３】
このような場合、ローパスフィルタ３を用いなければ、増幅回路４から出力される電源電圧ＥＤも同様に振幅してしまう。このとき、電源電圧ＥＤが、水晶発振回路１の発振維持電圧よりも下がってしまうと、水晶発振回路１から出力される発振信号ＳＯの発振が停止してしまう。この問題を回避するために、電源電圧ＥＤの下限電圧を、水晶発振回路１の発振維持電圧よりも高く調整する必要がある。しかし、単にドレイン電圧ＶＤＯの下限電圧を高く調整しても、消費電力の削減効果が低い。
【００２４】
そのため、従来技術ではローパスフィルタ３を用いている。ローパスフィルタ３を用いることにより、ドレイン電圧ＶＤＯの振幅を小さくして出力することができる。それにより、電源電圧ＥＤの下限電圧を、水晶発振回路１の発振維持電圧よりも高く調整することが可能である。しかし、ローパスフィルタを用いると、面積が増大するという問題が発生する。さらに、発振周波数が低い場合には、ローパスフィルタの面積増加が顕著になるという問題がある。
【特許文献１】特許第３１３６６００号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述のように、従来技術の発振回路では、発振回路に供給する電圧が振幅してしまうためローパスフィルタを用いる必要があり、面積が増大するという問題があった。
【課題を解決するための手段】
【００２６】
本発明にかかる発振器は、発振回路（例えば、本発明の実施の形態１における水晶発振回路１）の発振出力に応じたパルス信号（例えば、本発明の実施の形態１における信号ＳＰ）に基づいて基準電圧（例えば、本発明の実施の形態１におけるノードＶＲＥＦの電圧）を生成し、当該基準電圧に応じて前記発振回路の最大電圧レベル（例えば、本発明の実施の形態１における電圧ＥＤ）を制御する発振器であって、前記パルス信号に基づいて、第１の基準電圧制御信号（例えば、本発明の実施の形態１におけるロウレベルの信号ＳＰ２）と第２の基準電圧制御信号（例えば、本発明の実施の形態１におけるハイレベルの信号ＳＰ２）を生成する制御信号生成回路（例えば、本発明の実施の形態１における制御信号生成回路１５）と、前記制御信号生成回路によって生成された第１の基準電圧制御信号が入力された場合には第１の基準電圧（例えば、本発明の実施の形態１における電圧ＶＨ）を生成し、前記第２の基準電圧制御信号が入力された場合には前記第１の基準電圧よりも低い第２の基準電圧（例えば、本発明の実施の形態１における電圧ＶＬ）を生成する基準電圧発生回路（例えば、本発明の実施の形態１における基準電圧発生回路１６、１７）と、を備え、前記制御信号生成回路は、前記パルス信号が第１の論理レベル（例えば、本発明の実施の形態１におけるロウレベル）の場合に前記第１の基準電圧制御信号を生成し、前記パルス信号が前記第１の論理レベルとは異なる第２の論理レベル（例えば、本発明の実施の形態１におけるハイレベル）の場合に前記第２の基準電圧制御信号を生成するとともに、前記パルス信号が前記第２の論理レベルから前記第１の論理レベルに遷移する場合に前記第２の基準電圧制御信号から前記第１の基準電圧制御信号への遷移を抑制することを特徴とする。
【００２７】
上述のような特徴を有することにより、ローパスフィルタを用いなくても発振回路に供給する電圧が振幅しない。したがって、面積を大きく増加させることなく消費電力の低減が可能である。
【発明の効果】
【００２８】
本発明により、面積を大きく増加させることなく消費電力の低減が可能な発振器を提供することができる。
【発明を実施するための最良の形態】
【００２９】
発明の実施の形態１
図１に本発明の実施の形態１にかかる発振器を示す。まず、図１の示す回路の構成について説明する。図１に示す回路は、水晶発振回路１と、発振出力信号ＳＯの振幅レベルを検出するシュミット回路を有するレベル検出回路２と、制御信号生成回路１５と、基準電圧発生回路ａ（第１の基準電圧発生回路）１６と、基準電圧発生回路ｂ（第２の基準電圧発生回路）１７と、定電流源（第１の定電流源）７と、増幅回路４と、電源電圧端子ＶＤと、接地電圧端子ＶＳと、を有する。なお、便宜上、記号「ＶＤ」「ＶＳ」「Ｃ１」はそれぞれ端子名又は素子名を示すと同時に、電源電圧、接地電圧、容量値を示すものとする。
【００３０】
また、制御信号生成回路１５は、定電流源（電流制御回路）８と、インバータ（第１のゲート）１３と、インバータ（第２のゲート）１４と、容量素子（第１の容量素子）Ｃ１と、から構成されている。ここで、制御信号生成回路１５は、レベル検出回路２から出力される信号ＳＰに応じて、基準電圧発生回路ｂ１７に制御信号を出力する機能を有する。基準電圧発生回路ａ１６は、しきい値電圧ＶＴＰであるＰＭＯＳトランジスタＱＰと、しきい値電圧ＶＴＮであるＮＭＯＳトランジスタＱＮと、から構成されている。ここで、基準電圧発生回路ａ１６は、レベル検出回路２から出力される信号ＳＰが固定信号を出力する場合において、ノードＶＲＥＦ（基準電圧端子ＶＲＥＦ）の電圧（以下、基準電圧ＶＲＥＦとする）を制御する機能を有する。
【００３１】
基準電圧発生回路ｂ１７は、ＰＭＯＳトランジスタＱＰのチャネル長Ｌｐより短いチャネル長Ｌｐ１を備えたＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮのチャネル長Ｌｎより短いチャネル長Ｌｎ１を備えたＮＭＯＳトランジスタＱＮ１と、ＮＭＯＳトランジスタＱＮ２と、から構成されている。ここで、基準電圧発生回路ｂ１７は、レベル検出回路２から出力される信号ＳＰがパルス信号を出力する場合において、基準電圧ＶＲＥＦを制御する機能を有する。
【００３２】
まず、水晶発振回路１の出力端子がレベル検出回路２の入力端子に接続される。レベル検出回路２の出力端子は、外部出力端子ＳＰと、制御信号生成回路１５に備えられたインバータ１３の入力端子に接続される。インバータ１３の出力端子は、インバータ１４の入力端子と、容量素子Ｃ１の一方の端子に接続される。容量素子Ｃ１の他方の端子は、接地電圧端子ＶＳに接続される。定電流源８の入力端子は、電源電圧端子ＶＤに接続される。定電流源８の出力端子は、インバータ１３の高電位側の電源電圧端子に接続される。インバータ１４の出力端子は、基準電圧発生回路ｂ１７に備えられたＮＭＯＳトランジスタＱＮ２のゲートに接続される。
【００３３】
定電流源７の入力端子は、電源電圧端子ＶＤに接続される。定電流源７の出力端子は、ノードＶＲＥＦに接続される。その他、ノードＶＲＥＦは、基準電圧発生回路ａ１６に備えられたＰＭＯＳトランジスタＱＰのソースと、基準電圧発生回路ｂ１７に備えられたＰＭＯＳトランジスタＱＰ１のソースと、増幅回路４の非反転入力端子に接続される。基準電圧発生回路ａ１６において、ＰＭＯＳトランジスタＱＰのドレインとゲート、及びＮＭＯＳトランジスタＱＮのドレインとゲートの４端子がそれぞれ接続される。ＮＭＯＳトランジスタＱＮのソースは、接地電圧端子ＶＳに接続される。基準電圧発生回路ｂ１７において、ＰＭＯＳトランジスタＱＰ１のドレインとゲート、及びＮＭＯＳトランジスタＱＮ１のドレインとゲートの４端子が接続される。ＮＭＯＳトランジスタＱＮ１のソースは、ＮＭＯＳトランジスタＱＮ２のドレインに接続される。ＮＭＯＳトランジスタＱＮ２のソースは、接地電圧端子ＶＳに接続される。
【００３４】
増幅回路４の高電位側の電源電圧端子は、電源電圧端子ＶＤに接続される。増幅回路４の出力端子は、自己の増幅回路４の反転入力端子と、水晶発振回路１の高電位側の電源電圧端子に接続される。水晶発振回路１の低電位側の電源電圧端子は、接地電圧端子ＶＳに接続される。
【００３５】
次に、図１に示す回路の動作について説明する。まず、水晶発振回路１から出力された信号ＳＯは、レベル検出回路２の入力端子に入力される。レベル検出回路２から出力された信号ＳＰは、外部出力端子ＳＰ、制御信号生成回路１５に備えられたインバータ１３の入力端子に入力される。インバータ１３から出力された信号ＳＰ１は、インバータ１４の入力端子と、容量素子Ｃ１の一方の端子に入力される。定電流源８の入力端子に電源電圧ＶＤが印加される。そして、定電流源８の出力端子から定電流の信号が出力される。定電流源８から出力された信号は、インバータ１３の高電位側の電源電圧端子に入力される。インバータ１４から出力された信号ＳＰ２は、基準電圧発生回路ｂ１７に備えられたＮＭＯＳトランジスタＱＮ２のゲートに入力される。
【００３６】
定電流源７の入力端子に、電源電圧ＶＤが印加される。そして、定電流源７の出力端子から定電流ＩＳの信号が出力される。定電流源７から出力された信号は、ノードＶＲＥＦを経由して、基準電圧発生回路ａ１６に備えられたＰＭＯＳトランジスタＱＰのソースと、基準電圧発生回路ｂ１７に備えられたＰＭＯＳトランジスタＱＰ１のソースと、増幅回路４の非反転入力端子に入力される。増幅回路４の高電位側の電源電圧端子に、電源電圧ＶＤが印加される。そして、増幅回路４から出力された信号ＥＤは、自己の増幅回路４の反転入力端子と、水晶発振回路１の高電位側の電源電圧端子に入力される。
【００３７】
図２に、本発明の実施の形態１にかかる発振器のタイミングチャートを示す。まず、時点ｔＯより前の場合、水晶発振回路１から出力される発振信号ＳＯの振幅は、レベル検出回路２のレベル検出値ＶＳＭＴ以下である。したがって、レベル検出回路２から、ロウレベルの固定信号ＳＰが出力される。なお、便宜上、時点ｔＯより前にレベル検出回路２から出力された固定信号を、単に固定信号ＳＰとする。それにより、インバータ１３からハイレベルの信号ＳＰ１が出力され、インバータ１４からロウレベルの信号ＳＰ２が出力される。したがって、基準電圧発生回路ｂ１７に備えられたＮＭＯＳトランジスタＱＮ２はオフする。このとき、基準電圧ＶＲＥＦの電圧値をＶＨとすると、次式のように示すことができる。
2010136001.tif 000004
ここでμｐ、μｎはそれぞれ正孔、電子の移動度を示す。また、（Ｗｐ／Ｌｐ）、（Ｗｎ／Ｌｎ）はそれぞれトランジスタＱＰ、ＱＮの「チャネル幅／チャネル長」の比を示す。Ｃｏｘは単位面積当たりのゲート酸化膜容量を示す。
【００３８】
低消費電力化のため、定電流源７から出力される定電流ＩＳを微小な値に調整する。一方、基準電圧ＶＲＥＦの電圧値ＶＨを、電源電圧ＶＤ程度の電圧レベルに調整する。このような条件を満たすためには、第（２）式において、右辺第２項、及び第４項の値を大きくする必要がある。つまり、トランジスタＱＰ、ＱＮの「チャネル幅／チャネル長」の比を小さくする必要がある。
【００３９】
このとき、基準電圧ＶＲＥＦの電圧値ＶＨは、電源電圧ＶＤ程度の値を示す。つまり、水晶発振回路１の高電位側の電源電圧端子に入力された電源電圧ＥＤの値も電源電圧ＶＤ程度を示す。このように、発振回路の起動時において、電源電圧ＶＤ程度の高い電圧レベルを用いることにより、速やかに発振振幅を立ち上げることを可能にしている。
【００４０】
次に、時点ｔＯにおいて、水晶発振回路１から出力される発振信号ＳＯの振幅は、レベル検出回路２のレベル検出値ＶＳＭＴに達する。したがって、時点ｔＯ以降は、レベル検出回路２から、発振信号ＳＯの周波数と同じ周波数のパルス信号ＳＰが出力される。なお、便宜上、時点ｔＯ以降にレベル検出回路２から出力された一定周期のパルス信号を、単にパルス信号ＳＰと称する。
【００４１】
ここで、時点ｔＯにおいて、レベル検出回路２から、ハイレベルの信号ＳＰが出力された場合を考える。ハイレベルのパルス信号ＳＰが制御信号生成回路１５に供給されると、インバータ１３からロウレベルの信号ＳＰ１が出力され、インバータ１４からハイレベルの信号ＳＰ２が出力される。したがって、基準電圧発生回路ｂ１７に備えられたＮＭＯＳトランジスタＱＮ２がオンする。
【００４２】
次に、時点ｔＯ以降、レベル検出回路２から、パルス信号ＳＰ２が連続して出力された場合を考える。まず、パルス信号ＳＰがハイレベルのとき、インバータ１３からロウレベルの信号ＳＰ１が出力され、インバータ１４からハイレベルの信号ＳＰ２が出力される。したがって、基準電圧発生回路ｂ１７のＮＭＯＳトランジスタＱＮ２がオンする。他方、パルス信号ＳＰがロウレベルのとき、インバータ１３からハイレベルの信号ＳＰ１が出力される。このとき、インバータ１３から出力される信号ＳＰ１の電圧レベルは、定電流源８から供給される定電流値ＩＳ１と、容量値Ｃ１に応じて制御され、傾きＩＳ１／Ｃ１の割合で上昇する。
【００４３】
このとき、電流値ＩＳ１と容量値Ｃ１を調整することにより、パルス信号ＳＰ２がハイレベルを示している期間内に、インバータ１３から出力される信号ＳＰ１の電圧レベルがインバータ１４のしきい値電圧を超えないようにする。それにより、インバータ１４から常にハイレベルの信号ＳＰ２が出力され続ける。すなわち、基準電圧発生回路ｂ１７に備えられたＮＭＯＳトランジスタＱＮ２が常にオンした状態となる。
【００４４】
上述のように、レベル検出回路２からパルス信号ＳＰが連続して出力された場合でも、基準電圧発生回路ｂ１７に備えられたＮＭＯＳトランジスタＱＮがオンした状態を維持する。このとき、ＮＭＯＳトランジスタＱＮ２のゲート電圧は電源電圧ＶＤである。その場合、ＮＭＯＳトランジスタＱＮ２のチャネル幅を大きく、かつチャネル長を短くすることにより、ソースとドレインの間の電位差を無視することができる程度に小さくすることが可能である。それにより、ＮＭＯＳトランジスタＱＮ１のソース電圧を接地電圧ＶＳと等しくすることができる。
【００４５】
このとき、基準電圧発生回路ｂ１７は導通状態である。基準電圧ＶＲＥＦの電圧値をＶＬとすると、第（３）式のように示すことができる。
2010136001.tif 000005
ここでμｐ、μｎはそれぞれ正孔、電子の移動度を示す。また、（Ｗｐ／Ｌｐ１）、（Ｗｎ／Ｌｎ１）はそれぞれトランジスタＱＰ１、ＱＮ１の「チャネル幅／チャネル長」の比を示す。Ｃｏｘは単位面積当たりのゲート酸化膜容量を示す。
【００４６】
基準電圧発生回路ｂ１７において、ＰＭＯＳトランジスタＱＰ１のチャネル長Ｌｐ１とＮＭＯＳトランジスタＱＮ１のチャネル長Ｌｎ１は、それぞれ基準電圧発生回路ａ１６のＰＭＯＳトランジスタＱＰのチャネル長ＬｐとＮＭＯＳトランジスタＱＮのチャネル長Ｌｎより短く設定している。したがって、基準電圧発生回路ａ１６は実質的に非導通状態になるため、第（３）式が成立する。また、第（２）式及び第（３）式より、時点ｔＯより前の基準電圧ＶＲＥＦの電圧値ＶＨと、時点ｔＯ以降の基準電圧ＶＲＥＦの電圧値ＶＬを比較すると、ＶＨ＞ＶＬである。
【００４７】
基準電圧ＶＲＥＦの電圧値がＶＬまで降圧される。そのため、増幅回路４はＶＬと同じ電圧レベルの電圧ＥＤを、水晶発振回路１の高電位側の電源電圧端子に供給する。このように、レベル検出回路２から一定周期のパルス信号ＳＰが出力され始めると、水晶発振回路１への電源電圧の供給が制限される。そのため、低消費電力化が可能である。
【００４８】
なお、基準電圧ＶＲＥＦの電圧値がＶＬまで降圧された場合において、レベル検出回路２からパルス信号ＳＰを連続して出力させるためには、レベル検出値ＶＳＭＴを電圧値ＶＬよりも低く設定しておく必要がある。
【００４９】
このように、本発明にかかる発振器では、固定信号ＳＰ出力時に、基準電圧制御信号ＳＰ２が一定の電圧レベルに固定される。そして、パルス信号ＳＰ出力後に、制御信号生成回路１５から論理反転して出力された基準電圧制御信号ＳＰ２により、基準電圧発生回路ｂ１７が制御される。それにより、固定信号ＳＰ出力時に、基準電圧発生回路ａ１６によって制御されていた基準電圧ＶＲＥＦの電圧レベルを変更可能にしている。また、増幅回路４の非反転入力端子に入力される基準電圧は、振幅の無い基準電圧制御信号ＳＰ２によって制御される。つまり、レベル検出回路２から出力されたパルス信号ＳＰの電圧レベルに影響されることなく、安定した基準電圧を直接増幅回路４に入力することができる。したがって、図５に示す従来技術のスイッチトキャパシタ回路５から出力された信号のように電圧が振幅せず、ローパスフィルタが不要である。そのため、従来技術における面積が増大するという問題を解決することができる。
【００５０】
ここで、本発明の実施の形態１にかかる発振器のおける面積削減効果について考える。まず、図５に示す従来技術の回路で用いられるローパスフィルタ３は、次式のように示すことができる。
2010136001.tif 000006
ＶＯＵＴ：ローパスフィルタ３の出力振幅
ＶＩＮ  ：ローパスフィルタ３の入力振幅
ｆ      ：ローパスフィルタ３の入力周波数（水晶発振回路１の発振周波数）
ＣＬ    ：ローパスフィルタ３内の容量
ＲＬ    ：ローパスフィルタ３内の抵抗
発振周波数ｆが一定の場合、スイッチトキャパシタ回路５の動作で発生するドレイン電圧ＶＤＯの振幅を減衰させようとすればするほど、ローパスフィルタ３のＣＬ・ＲＬ積を大きくする必要があり、ローパスフィルタの面積が大きくなる。また、発振周波数ｆが低い場合にもＣＬ・ＲＬ積を大きくする必要があり、ローパスフィルタ面積が大きくなる。
【００５１】
例えば、発振周波数ｆ＝３３ＫＨｚ、ドレイン電圧ＶＤＯに対する基準電圧ＶＲＥＦの振幅を１／１００とすると、上記ローパスフィルタの式より、ＲＬ・ＣＬ＝４．８２×１０＾−１である。ここで、抵抗ＲＬのシート抵抗を１ＫΩ／□、抵抗ＲＬの配線幅を１ｕｍ、容量ＣＬの１ｕｍ＾２あたりの容量を１ｆＦと仮定すると、抵抗ＲＬと容量ＣＬの合計面積が最も小さくなるＲＬとＣＬの組み合わせは、ＲＬ＝１０００ＭΩ、ＣＬ＝４．８２×１０＾＋５ｆＦである。このとき、ＲＬ、ＣＬの面積合計は、１４８２０００ｕｍ＾２である。
【００５２】
また、定電流源７の電流値を１ｕＡと仮定し、固定信号ＳＰ出力時の基準電圧ＶＲＥＦの電圧値ＶＨを５Ｖ、パルス信号ＳＰ出力後の基準電圧ＶＲＥＦの電圧値ＶＬを２．５Ｖと仮定する。この場合、パルス信号ＳＰ出力後にスイッチトキャパシタ回路５で分流する電流ＩＣは、次式のように示すことができる。
2010136001.tif 000007
ＩＣ：スイッチトキャパシタ回路５で分流する電流
ｆ  ：発振周波数
Ｃ  ：スイッチトキャパシタ回路５に備えられた容量素子Ｃの容量値
ＶＣ：固定信号ＳＰ出力時の基準電圧ＶＲＥＦの電圧値ＶＨと、パルス信号ＳＰ出力後の基準電圧ＶＲＥＦの電圧値ＶＬの差分
ここで、ＩＣ＝０．５ｕＡ、ｆ＝３３ＫＨｚ、ＶＣ＝２．５Ｖであることから、Ｃ＝６．０６ｐＦである。容量素子Ｃの１ｕｍ＾２あたりの単位容量を１ｆＦと仮定すると、容量素子の面積は６０６０ｕｍ＾２である。
【００５３】
放電スイッチ１０、充電スイッチ１１、インバータ１２は、ＭＯＳトランジスタで構成され、これらの面積は無視出来る程度と仮定すると、ローパスフィルタ３の面積と、スイッチトキャパシタ回路５の容量Ｃの面積の合計は、１４８２０００＋６０６０＝１４８８０６０ｕｍ＾２である。
【００５４】
一方、図１に示す本発明の実施の形態１の回路について考える。制御信号生成回路１５は次式のように示すことができる。
2010136001.tif 000008
Ｉ  ：定電流源８の電流値
ｔ  ：発振周期の半周期
Ｃ１：制御信号生成回路１５に備えられた容量素子Ｃ１の容量値
ＶＴ：インバータ１４のしきい値
ここで、発振周波数３３ＫＨｚの半周期ｔ＝１５ｕｓの場合、Ｉ＝２０ｎＡ、ＶＴ＝０．５Ｖの場合、Ｃ１＝０．６ｐＦである。従来技術の例と同様に、容量素子Ｃ１の１ｕｍ＾２あたりの単位容量を１ｆＦと仮定すると、容量素子Ｃ１の面積は６００ｕｍ＾２である。
【００５５】
定電流源７から１ｕＡの定電流が流れるとき、定電流源７のチャネル幅Ｗとチャネル長ＬをそれぞれＷ＝１０ｕｍ、Ｌ＝１ｕｍと仮定する。また、定電流源８から２０ｎＡの定電流が流れるとき、定電流源７のチャネル長Ｌは５０倍のＬ＝５０ｕｍとなる。したがって、定電流源８の面積は５００ｕｍ＾２である。
【００５６】
また、ＰＭＯＳトランジスタＱＰ、及びＮＭＯＳトランジスタＱＮのチャネル幅Ｗとチャネル長ＬをそれぞれＷ＝１０ｕｍ、Ｌ＝１０ｕｍと仮定し、パルス信号ＳＰ出力後の基準電圧ＶＲＥＦを５Ｖから２．５Ｖに下げると仮定する。そのとき、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１のチャネル幅Ｗとチャネル長ＬはそれぞれＷ＝１０ｕｍ、Ｌ＝５ｕｍとなり、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１の面積は合わせて１０ｕｍ×５ｕｍ×２＝１００ｕｍ＾２である。
【００５７】
インバータ１３，１４、ＮＭＯＳトランジスタＱＮ２はＭＯＳトランジスタで構成され、この面積は無視出来る程度と仮定すると、定電流源８、容量素子Ｃ１、ＰＭＯＳトランジスタＱＰ１、ＮＭＯＳトランジスタＱＮ１の面積の合計は、６００＋５００＋１００＝１２００ｕｍ＾２である。従来技術の回路に備えられたローパスフィルタ３の面積と、スイッチトキャパシタ回路５の容量Ｃの面積の合計は１４８８０６０ｕｍ＾２であることから、約１４８００００ｕｍ＾２の面積削減効果を得ることができる。
【００５８】
発明の実施の形態２
図３に本発明の実施の形態２にかかる発振器を示す。図３に示す回路は、実施の形態１の発振器から、基準電圧発生回路ｂ１７が削除され、定電流源（第２の定電流源）９と、ＰＭＯＳトランジスタ（スイッチング素子）ＱＰ２が追加された回路構成を採用している。定電流源９の入力端子は電源電圧端子ＶＤに接続される。定電流源９の出力端子は、ＰＭＯＳトランジスタＱＰ２のソースに接続される。ＰＭＯＳトランジスタＱＰ２のドレインは、ノードＶＲＥＦに接続される。インバータ４の出力端子は、ＰＭＯＳトランジスタＱＰ２のゲートに接続される。その他の回路構成は、実施の形態１と同様である。
【００５９】
次に、図３に示す回路の動作について説明する。なお、水晶発振回路１の発振停止状態から発振開始、及びレベル検出回路２、制御信号生成回路１５の動作は実施の形態１と同様である。定電流源７の定電流値ＩＳ、定電流源９の定電流値ＩＳ２とする。
【００６０】
固定信号ＳＰ出力時、即ち、レベル検出回路２からロウレベルの固定信号ＳＰが出力された場合、制御信号生成回路１５からロウレベルの信号ＳＰ２が出力される。そのため、ＰＭＯＳトランジスタＱＰ２はオンする。このとき、ノードＶＲＥＦに流れ込む定電流値は定電流値ＩＳと定電流値ＩＳ２の和である。したがって、基準電圧ＶＲＥＦの電圧値ＶＨを次式のように示すことができる。
2010136001.tif 000009
ここでμｐ、μｎはそれぞれ正孔、電子の移動度を示す。また、（Ｗｐ／Ｌｐ）、（Ｗｎ／Ｌｎ）はそれぞれトランジスタＱＰ，ＱＮの「チャネル幅／チャネル長」の比を示す。Ｃｏｘは単位面積当たりのゲート酸化膜容量を示す。また、ＶＴＰはＰＭＯＳトランジスタＱＰのしきい値電圧、ＶＴＮはＮＭＯＳトランジスタＱＮのしきい値電圧を示す。
【００６１】
次にパルス信号ＳＰ出力後、レベル検出回路２からハイレベルの信号ＳＰが出力された場合、制御信号生成回路１５からハイレベルの信号ＳＰ２が出力される。そのため、ＰＭＯＳトランジスタＱＰ２はオフする。このとき、基準電圧ＶＲＥＦの電圧値ＶＬを次式のように示すことができる。
2010136001.tif 000010
第（７）、（８）式より、固定信号ＳＰ出力時の基準電圧ＶＲＥＦの電圧値ＶＨと、パルス信号ＳＰ出力後の基準電圧ＶＲＥＦの電圧値ＶＬを比較すると、ＶＨ＞ＶＬである。
【００６２】
パルス信号ＳＰ出力後、基準電圧ＶＲＥＦの電圧値がＶＬまで降圧される。そのため、増幅回路４は、ＶＬと同じ電圧レベルの電圧ＥＤを水晶発振回路１の高電位側の電源電圧端子に供給する。このように、レベル検出回路２から一定周期のパルス信号ＳＰが出力され始めると、水晶発振回路１への電源電圧の供給が制限される。そのため、低消費電力化が可能である。
【００６３】
このように、実施の形態２における発振器では、固定信号ＳＰ出力時に、基準電圧制御信号ＳＰ２が一定の電圧レベルに固定される。そして、パルス信号ＳＰ出力後に、制御信号生成回路１５から論理反転して出力された基準電圧制御信号ＳＰ２により、定電流ＩＳ２が制御される。それにより、固定信号ＳＰ出力時に、定電流源７と定電流源９の電流によって制御されていた基準電圧ＶＲＥＦの電圧レベルを変更可能にしている。その結果、本発明の実施の形態１と同等の効果を得ることができる。
【００６４】
発明の実施の形態３
図４に本発明の実施の形態３にかかる発振器を示す。図４に示す回路は、実施の形態１の発振器から、基準電圧発生回路ｂ１７が削除され、基準電圧発生回路ａ１６において、ＮＭＯＳトランジスタＱＮのソースに、ＮＭＯＳトランジスタＱＮ３と、ＮＭＯＳトランジスタ（スイッチング素子）ＱＮ４を新たに追加した回路構成を採用している（以下、基準電圧発生回路ｃ１８とする）。ＮＭＯＳトランジスタＱＮのソースは、ＮＭＯＳトランジスタＱＮ３のドレイン及びゲートと、ＮＭＯＳトランジスタＱＮ４のドレインに接続される。ＮＭＯＳトランジスタＱＮ３、ＱＮ４のソースは、接地電圧端子ＶＳに接続される。その他の回路構成は、実施の形態１と同様である。
【００６５】
次に、図４に示す回路の動作について説明する。なお、水晶発振回路１の発振停止状態から発振開始、及びレベル検出回路２、制御信号生成回路１５の動作は実施の形態１と同様である。定電流源７の定電流値ＩＳとする。
【００６６】
固定信号ＳＰ出力時、即ち、レベル検出回路２からロウレベルの固定信号ＳＰが出力された場合、制御信号生成回路１５からロウレベルの信号ＳＰ２が出力される。そのため、ＮＭＯＳトランジスタＱＮ４はオフする。このとき、基準電圧ＶＲＥＦの電圧値ＶＨは次式のように示すことができる。
2010136001.tif 000011
ここでμｐは正孔の移動度、μｎ、μｎ２は電子の移動度を示す。また、（Ｗｐ／Ｌｐ）、（Ｗｎ／Ｌｎ）、（Ｗｎ２／Ｌｎ２）はそれぞれトランジスタＱＰ、ＱＮ、ＱＮ３の「チャネル幅／チャネル長」の比を示す。また、ＶＴＰはＰＭＯＳトランジスタＱＰのしきい値電圧、ＶＴＮはＮＭＯＳトランジスタＱＮ、ＱＮ３のしきい値電圧を示す。
【００６７】
次にパルス信号ＳＰ出力後、レベル検出回路２からハイレベルの信号ＳＰが出力された場合、制御信号生成回路１５からハイレベルの信号ＳＰ２が出力される。そのため、ＮＭＯＳトランジスタＱＮ４はオンする。このとき、ＮＭＯＳトランジスタＱＮ４のチャネル幅を大きく、かつチャネル長を短くすることにより、ソースとドレインの間の電位差を無視できる程度に小さくすることが可能である。それにより、ＮＭＯＳトランジスタＱＮのソース電圧を接地電圧ＶＳと等しくすることができる。このとき、基準電圧ＶＲＥＦの電圧値ＶＬは次式のように示すことができる。
2010136001.tif 000012
ここでμｐ、μｎはそれぞれ正孔，電子の移動度を示す。また、（Ｗｐ／Ｌｐ）、（Ｗｎ／Ｌｎ）はそれぞれトランジスタＱＰ，ＱＮの「チャネル幅／チャネル長」の比を示す。また、ＶＴＰはＰＭＯＳトランジスタＱＰのしきい値電圧、ＶＴＮはＮＭＯＳトランジスタＱＮのしきい値電圧を示す。
【００６８】
第（９）、（１０）式より、パルス信号ＳＰ出力後の基準電圧ＶＲＥＦの電圧値ＶＬは、固定信号ＳＰ出力時の基準電圧ＶＲＥＦの電圧値ＶＨと比較すると、
2010136001.tif 000013
だけ低くなる。パルス信号ＳＰ出力後、基準電圧ＶＲＥＦの電圧値がＶＬまで降圧される。そのため、増幅回路４は、ＶＬと同じ電圧レベルの電圧ＥＤを水晶発振回路１の高電位側の電源電圧端子に供給する。このように、レベル検出回路２から一定周期のパルス信号ＳＰが出力され始めると、水晶発振回路１への電源電圧の供給が制限される。そのため、低消費電力化が可能である。
【００６９】
このように、実施の形態３における発振器では、固定信号ＳＰ出力時に、基準電圧制御信号ＳＰ２が一定の電圧レベルに固定される。そして、パルス信号ＳＰ出力後に、制御信号生成回路１５から論理反転して出力された基準電圧制御信号ＳＰ２により、基準電圧発生回路ｃ１８が制御される。つまり、基準電圧発生回路ｃ１８に備えられたＮＭＯＳトランジスタＱＮ４のＯＮ／ＯＦＦを制御することにより、基準電圧ＶＲＥＦの電圧レベルを変更可能にしている。その結果、本発明の実施の形態１と同等の効果を得ることができる。
【００７０】
なお、実施の形態１〜３では、基準電圧発生回路１６、１７、１８がＭＯＳトランジスタで構成された例について説明したが、これに限られず、バイポーラトランジスタ等の各種トランジスタや、抵抗素子等、抵抗成分を有する素子を用いてもよい。また、基準電圧制御信号ＳＰ２に応じて抵抗成分を制御可能であれば、基準電圧発生回路を構成する素子の数は増減しても良い。
【００７１】
また、実施の形態１〜３では、発振器が定電流源７、８で構成された例について説明し、実施の形態２ではさらに定電流源９で構成された例について説明したが、これに限られず、抵抗素子等、出力電流の調整が可能な素子を用いてもよい。
【００７２】
また、実施の形態１〜３では、発振器が水晶発振回路１で構成された例に説明したが、これに限られず、発振子を有する発振回路（ＲＣ発振回路、セラミック発振回路など）を用いてもよい。
【００７３】
また、実施の形態１〜３では、レベル検出回路２から一定周期のパルス信号ＳＰが出力される前に、ロウレベルの固定信号ＳＰが出力される例について説明したが、固定信号ＳＰがハイレベルの場合であっても、それに応じた論理構造を構成することにより、同様の効果を得ることができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１にかかる発振器を示す図である。
【図２】本発明の実施の形態１にかかる発振器のタイミングチャートを示す図である。
【図３】本発明の実施の形態２にかかる発振器を示す図である。
【図４】本発明の実施の形態３にかかる発振器を示す図である。
【図５】従来技術の低消費電力型発振回路を示す図である。
【図６】従来技術の低消費電力型発振回路のタイミングチャートを示す図である。
【符号の説明】
【００７５】
１：水晶発振回路
２：レベル検出回路
３：ローパスフィルタ
４：増幅回路
５：スイッチトキャパシタ回路
６：基準電圧発生回路
７、８、９：定電流源
１０：放電スイッチ
１１：充電スイッチ
１２、１３、１４：インバータ
１５：制御信号生成回路
１６：基準電圧発生回路ａ
１７：基準電圧発生回路ｂ
１８：基準電圧発生回路ｃ
ＱＰ、ＱＰ１、ＱＰ２：ＰＭＯＳトランジスタ
ＱＮ、ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４：ＮＭＯＳトランジスタ
Ｃ、Ｃ１：容量素子
Ｄ、ＶＲＥＦ：ノード
ＶＤ：電源電圧
ＶＳ：接地電圧
【図１】
2010136001.tif 000014
【図２】
2010136001.tif 000015
【図３】
2010136001.tif 000016
【図４】
2010136001.tif 000017
【図５】
2010136001.tif 000018
【図６】
2010136001.tif 000019