(57)【要約】      （修正有）【課題】積層型のパッケージ構造をとることによるリターン経路の面積増加に伴うノイズが増大するという課題がある。そこで、ＰｏＰパッケージのような積層型のパッケージ形態をとる半導体装置において、パッケージサイズを変えることなく低ノイズ化を実現するパッケージ構造を提供する。【解決手段】ＰｏＰ構造を有するパッケージの下ＰｏＰパッケージ３において、上ＰｏＰ-下ＰｏＰ間信号配線に並走する給電配線１２を新規に追加したことを特徴とするパッケージ。【選択図】図４
2010093149.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体集積回路を封止した第１の半導体パッケージと、
前記第１の半導体集積回路とその機能を異にする第２の半導体集積回路を封止した第２の半導体パッケージと、
前記第１の半導体パッケージを実装したプリント回路基板とを有し、
前記第１の半導体パッケージの上に前記第２の半導体パッケージが積層して実装され、
前記第１の半導体パッケージは、前記第１の半導体集積回路と前記プリント回路基板の給電経路を接続する第１の給電配線と、前記第２の半導体パッケージと前記プリント回路基板の給電経路を接続する第２の給電配線とを具備し、
前記第１の給電配線と前記第２の給電配線を接続する第３の給電配線をさらに有することを特徴とする半導体パッケージ。
【請求項２】
請求項１記載の半導体パッケージにおいて、
前記第１の半導体集積回路と前記第２の半導体集積回路との間でデータ信号を送受するために設けられた積層パッケージ内伝送信号配線が、前記第１の半導体パッケージに設けられた第１の信号配線と、前記第２の半導体パッケージに設けられ前記第１の信号配線に電気的に接続された第２の信号配線とで構成されていることを特徴とする半導体パッケージ。
【請求項３】
請求項１または２記載の半導体パッケージにおいて、
前記第３の給電配線は、前記第１の半導体パッケージ内に設けられていることを特徴とする半導体パッケージ。
【請求項４】
請求項１または２記載の半導体パッケージにおいて、
前記第３の給電配線は、前記第１の半導体パッケージの外部を経由する配線であることを特徴とする半導体パッケージ。
【請求項５】
請求項２記載の半導体パッケージにおいて、
前記第１の半導体パッケージは、複数の配線層を有し、
前記第３の給電配線が、前記第１の半導体パッケージ内の前記第１の信号配線と隣接する配線層に設けられ、前記第１の信号配線と対向するように配線されていることを特徴とする半導体パッケージ。
【請求項６】
請求項２記載の半導体パッケージにおいて、
前記第１の半導体パッケージは、複数の配線層を有し、
前記第３の給電配線が、前記第１の半導体パッケージ内の前記第１の信号配線と同一の配線層に設けられ、前記第１の信号配線と対向するように配線されていることを特徴とする半導体パッケージ。
【請求項７】
請求項２記載の半導体パッケージにおいて、
前記第１の半導体パッケージは、複数の配線層を有し、
前記第３の給電配線は、前記第１の半導体集積回路が実装された前記第１の半導体パッケージが有する配線層の最上層に設けられ、
前記第１の信号配線は、前記第３の給電配線の直上の空中をワイヤボンディングにより配線され、
前記第３の給電配線と前記第１の信号配線が対向して配線されていることを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低ノイズ半導体パッケージに係り、特に半導体集積回路装置の高密度実装を実現させるために半導体封止パッケージを積層させたパッケージ構造を有する半導体装置の低ノイズ実装技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、半導体装置においては、以下の技術が考えられる。
【０００３】
半導体装置では、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅｄ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の世代が進むにつれ、電源ノイズの設計が非常に困難となっている。この理由は、高速処理機能を期待される半導体素子の消費電流量増加と高速化に伴う電源ノイズの増大、半導体プロセス進化に伴う電源電圧低下によるノイズマージンの減少にある。
【０００４】
一方で、近年、携帯電話をはじめとして電子機器における小型化・高機能化が進んでおり、メモリやコントローラＬＳＩを一つのＰＫＧに封止した３次元配置の積層型半導体パッケージの需要が増加している。このようなパッケージ品の場合，プリント回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢと略す）とパッケージとの電気的接続の役割を担う半田ボール（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙボール：ＢＧＡボールと略す）の数がほとんど変わらないにも関わらず，給電すべき（あるいは電流を消費する）ＬＳＩが増えているため，電源ノイズの問題は従来よりも深刻になる。特にＰＣＢからの電気的距離が離れる積層の上層に位置するＬＳＩにおいて特に問題が顕在化する。
【０００５】
このような課題に対して，例えば特許文献１では、パッケージとパッケージを重ねて３次元積層させるＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）構造において、上側のＰｏＰ（以下に、上ＰｏＰと略す）パッケージの面積を下側のＰｏＰ（以下に、下ＰｏＰと略す）パッケージの面積よりも大きくし、この上ＰｏＰの外周にＰＣＢからの直接給電用ＢＧＡボールを配置することで、上ＰｏＰ上のＬＳＩへの給電性能向上を実現している。
【０００６】
【特許文献１】特開２００６−２９５１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、今問題としている電源ノイズの一つに、ＬＳＩのＩ／Ｏ回路が同時に多数切り替わることにより発生する同時切替ノイズ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ：ＳＳＮと略す）がある。このＳＳＮには、チップ間信号伝送のための電流が原因で電位変動が発生するオフチップＳＳＮがある。このオフチップＳＳＮは、ドライバとレシーバ間を繋ぐ電源（またはグランド）配線と信号配線のループを過渡的な電流が流れることにより発生し、このノイズ電圧値は電源（グランド）−信号配線の実効的なループインダクタンス（実効インダクタンス：Ｌｅｆｆ）と過渡電流成分di/dtの積で決まる。そのため、このノイズを抑える一般的な方法としては、ＬＳＩパッケージ（ＰＫＧ）やＰＣＢにおいて実効インダクタンスが最小になるように配線設計する。すなわち、ＰＫＧ及びＰＣＢ内部の信号配線と電源・グランド配線を極力近接させ、電流経路のループ面積が小さくなるように設計をしていた。
【０００８】
ところで、前記のような積層パッケージ半導体装置の場合、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
すなわち、上ＰｏＰパッケージに搭載されたＬＳＩへの給電配線と下ＰｏＰパッケージに搭載されたＬＳＩへの給電配線は、下ＰｏＰパッケージ内部で独立であるということである。この結果、上ＰｏＰと下ＰｏＰの間での信号伝達のための信号配線と給電配線が形成する電流経路のループ面積が大きくなり、上述したオフチップＳＳＮが極めて大きくなってしまう。
【００１０】
これの説明を、従来のＰｏＰシステムの断面図を使った図２を使って説明することとする。ＰｏＰでよく利用される形態としては、図中２に示す上ＰｏＰに図中５−１,２に示すメモリ（ＤＲＡＭ，フラッシュ）を搭載し、図中３に示す下ＰｏＰに図中６に示すメモリコントローラ機能を有するマイコンが搭載される。このため、メモリ−コントローラＬＳＩ間の信号伝送はＰｏＰパッケージ内部のみに配線されることとなる。このとき、信号配線は両ＬＳＩ間が最短経路で接続されるように上ＰｏＰ、下ＰｏＰ共に配線される。このときの電流経路は、信号については図中１３に示すような電流経路を取る。一方で，この信号電流のリターン経路となる給電系への電流経路は、上、下ＰｏＰの電流経路が独立にＰＣＢから給電されるため図中１４のような経路となる。結果、１３と１４で形成される経路のループ面積は大きくなり、実効インダクタンスの増加を招き、ひいてはノイズの増大を引き起こす。これを等価回路で表現した概略図を図３に示す。
【００１１】
そこで、本発明の目的は、このようなＰｏＰパッケージ構造の半導体装置においても、電源ノイズを小さくする技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、ＰｏＰ構造を有するパッケージの下ＰｏＰパッケージにおいて、上ＰｏＰ-下ＰｏＰ間信号配線に並走する給電配線を新規に追加したことを特徴とするパッケージを提供するものである。これを図４に示す。
【発明の効果】
【００１５】
本願において開示される実施例のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
（１）パッケージのコスト・サイズを変えることなく低ノイズ化。
【００１７】
（２）（１）による信号品質向上により、ＰｏＰ内信号伝送レート・処理性能向上。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
まず、本発明の特徴を分かりやすくするために、課題でもすでに述べたが、本発明の前提技術と比較して説明する。
＜本発明の前提技術＞
図２は、本発明の前提技術における、ＰｏＰパッケージを示したものである。図２において、１がプリント回路基板（ＰＣＢ）、２が上側のＰｏＰパッケージ（上ＰｏＰ）、３が下側のＰｏＰパッケージ（下ＰｏＰ）、４−１はＰＣＢと下ＰｏＰパッケージを電気的に接続するＢＧＡボール、４−２は上ＰｏＰと下ＰｏＰを電気的に接続するＢＧＡボール、５−１，２はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなメモリＬＳＩで、６がそのメモリＬＳＩの動作を制御するコントローラＬＳＩ、７がパッケージ内部において層をまたいで電気的に接続させるためのスルーホール（またはビアホール）、８はパッケージ内配線、９はワイヤボンディング、１０は電極、１１はモールド樹脂である。この例では２つのパッケージを積層したＰｏＰを示しているが、これよりも多いパッケージを積層したものでもよい。
【００２０】
この前提技術例のプリント基板の給電系を電気的な簡易等価回路で表現すると図３のように書くことができる。簡単のため、多数の信号配線、給電配線のうち、データ信号配線１本と電源・グランド配線をそれぞれ１本のみ表示している。
【００２１】
この場合メモリ５とコントローラＬＳＩ６間の信号伝送のための電流経路は、図２に示すように５のドライバ回路と６のレシーバ回路間を最短で繋ぐ信号配線に電流が流れ、それのリターン電流がコントローラＬＳＩ側からは一旦ＰＣＢに流れ、ＰＣＢから上ＰｏＰへと流れる電流経路となる。この結果、信号とリターン経路によるループ面積が大きくなり、信号−給電経路の実効インダクタンスＬｅｆｆが大きくなり、Ｌｅｆｆに比例するノイズであるオフチップＳＳＮ（Vssn）が大きくなってしまう。
＜実施例１＞
図４は、本発明の実施例１による半導体装置の構成を示す図である。
【００２２】
まず、図４により、本実施例１による半導体装置の構成の一例を説明する。本実施例１による半導体装置の構成は、先に図２で示した従来の構成とほとんど同じであるが、唯一の違いは、下ＰｏＰに１２で示す追加の配線があることである。この追加の配線とは、下ＰｏＰにおける２つの給電配線を接続する配線であり、この２つの給電配線とは、１つはＰＣＢから上ＰｏＰへの給電配線、もう１つはＰＣＢから下ＰｏＰ搭載のメモリコントローラＬＳＩへの給電配線である。この追加配線を上ＰｏＰ−下ＰｏＰ間の信号配線に隣接させることが本発明の特徴で、これにより従来の問題であったＬｅｆｆを1/10以下と小さくすることが出来る。この比率は、一般的なＰｏＰパッケージを想定したときのループ面積の比によるものである。これの等価回路は図５の通りである。
【００２３】
実施例１では、この追加配線１２が信号配線層に隣接する層に配線されている場合を示す。この場合、信号線と追加給電配線の間隔はパッケージ基板の誘電体厚さ程度となるため、100μｍ以下まで配線間隔を近づけることができる。
＜実施例２＞
図６は、本発明の実施例２によるパッケージ配線構造を示す図である。
【００２４】
図６は、上ＰｏＰ(a)及び下ＰｏＰ(b)の上面図を表したものである。
【００２５】
本実施例２による半導体装置全体の構成は、先の図４で示した構成とほとんど同じであるが、実施例１との違いは１２−１，２で示す追加の給電配線を上ＰｏＰ−下ＰｏＰ間の信号配線に同一層で隣接させて配線している点である。
この場合、配線はパッケージ基板のＬ／Ｓ（ライン・アンド・スペース）のルールの許す限り近接させることができる。この場合、５０μｍ／５０μｍなどといった間隔での配線も実現される。信号配線層に給電配線を追加できる実装面積のゆとりがある場合に有効な実装形態である。
＜実施例３＞
図７は、本発明の実施例３によるパッケージ配線構造を示す図である。
【００２６】
本実施例３による半導体装置全体の構成は、先の図４、図６で示した構成とほとんど同じであるが、違いは、追加の給電配線１２−１，２を下ＰｏＰのＴＯＰ層に配線し、さらに図中９−５，９−６で示すようなワイヤボンディングを使って、上ＰｏＰ−下ＰｏＰ間の信号配線を追加給電配線１２−１，２の直上で空中配線していることである。
【００２７】
これの詳細を、図１を使って説明する。図１は図７で示した実施例３について、その特徴部分を拡大した図面である。なお、説明に不要な配線などは全て省略して記述している。図中１０−１〜１０−４は、上ＰｏＰとの接続のためのＢＧＡボール用電極である。１０−５，６は下ＰｏＰパッケージの配線とＬＳＩの電極間を繋ぐワイヤボンディング９−１〜４のための電極である。この構成の特徴は、上ＰｏＰとの接続電極のうち給電系の電極１０−３，４と、チップ用ワイヤボンディング電極１０−５，６の間を幅広の配線１２−１，２で隣接配線させていること、そして信号配線の接続をワイヤボンディング９−１〜４で行っていることである。このとき、ワイヤボンディングは極力給電追加配線１２−１，２に近接させるのが良いので、ワイヤボンディング法としてはＬｏｗ  Ｌｏｏｐ  Ｂｏｎｄｉｎｇ技術による接続が良い。これによれば、５０μｍ以下の低背実装ができる。
この形態３を利用する利点は以下の通りである。
１．    高密度配線でも信号−給電経路間のループを最小化できる
２．    一般に信号配線と給電配線の比率は２：１程度なので、従来の信号配線の２倍以上の配線幅で給電配線を実装できる。このため、電源インダクタンス、Ｌｅｆｆ共に小さくできる。
３．    ワイヤボンディングは低コストな実装技術なので、コストインパクトは小さい。
【００２８】
以上、本発明者によってなされた発明をその実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施例１〜３をそれぞれ適宜組み合わせてもよい。また、本発明の説明はＰｏＰを前提としたが、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）など他のパッケージ形態で利用されても同様であることはいうまでもない。
【産業上の利用可能性】
【００２９】
本発明は、小面積と低電源ノイズの両立が必要な半導体装置及びそれを搭載したプリント回路基板等で利用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例３を示す説明図である。
【図２】従来のＰｏＰ構造を示す図である。
【図３】従来のＰｏＰ構造である図２の簡易等価回路を示す図である。
【図４】本発明の実施例１におけるＰｏＰ構造を示す図である。
【図５】本発明の実施例１におけるＰｏＰ構造の簡易等価回路を示す図である。
【図６】（ａ）は、本発明の実施例２における上ＰｏＰの上面図であり、(ｂ)は下ＰｏＰの上面図を示す図である。
【図７】（ａ）は、本発明の実施例３における上ＰｏＰの上面図であり、(ｂ)は下ＰｏＰの上面図を示す図である。
【符号の説明】
【００３１】
１…プリント回路基板、
２…上ＰｏＰパッケージ、
３…下ＰｏＰパッケージ、
４−１,４−２,４−３,４−４…ＢＧＡボール、
５−１，２…メモリ（ＤＲＡＭ、フラッシュ）、
６…メモリコントローラ、
７…ビア／スルーホール、
８…配線、
９−１,９−２,９−３,９−４,９−５,９−６…ワイヤボンディング、
１０−１, １０−２, １０−３, １０−４, １０−５, １０−６…電極、
１１…モールド樹脂、
１２…リターン経路用追加配線、
１３…信号電流経路、
１４…信号電流リターン経路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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