(57)【要約】【課題】簡単な構成で差動信号のオフセット電圧と差動電圧の評価を行うことができる差動バッファのテスト方法およびテスト回路を提供する。【解決手段】テスト回路は、差動バッファから出力される差動信号の各々とテスタの第１および第２のテストチャネルとの間にそれぞれ接続された第１および第２の抵抗素子と、第１の抵抗素子と第１のテストチャネルの間の第１のノードと、第２の抵抗素子と第２のテストチャネルの間の第２のノードと、の間に接続された容量素子とを備えている。このテスト回路を用いて、テスタにより、テストパターンに基づいて、差動バッファのオフセット電圧と差動電圧の評価を行う。【選択図】図１
2010151724.tif 000002
【特許請求の範囲】
【請求項１】
差動バッファから出力される差動信号の各々とテスタの第１および第２のテストチャネルとの間にそれぞれ接続された第１および第２の抵抗素子と、
前記第１の抵抗素子と前記第１のテストチャネルの間の第１のノードと、前記第２の抵抗素子と前記第２のテストチャネルの間の第２のノードと、の間に接続された容量素子とを備えていることを特徴とする差動バッファのテスト回路。
【請求項２】
請求項１に記載のテスト回路を用いて差動バッファのテストを行う方法であって、
前記テスタにより、テストパターンに基づいて、前記第１および第２のテストチャネルをドライブして、それぞれ、前記第１および第２のノードを同一の初期電圧とした後、前記第１および第２のテストチャネルの出力をハイインピーダンス状態とし、
続く第１の時刻において、前記第１および第２のノードの電圧と前記テストパターンの期待値とを比較し、前記差動バッファのオフセット電圧の良否判定を行うことを特徴とする差動バッファのテスト方法。
【請求項３】
請求項１に記載のテスト回路を用いて差動バッファのテストを行う方法であって、
前記テスタにより、テストパターンに基づいて、前記第１および第２のテストチャネルをドライブして、それぞれ、前記第１および第２のノードを同一の初期電圧とした後、前記第１および第２のテストチャネルの出力をハイインピーダンス状態とし、
続く第２の時刻において、前記第１および第２のテストチャネルの一方をドライブして、前記第１および第２のノードの一方を基準電圧とした後、前記第１および第２のノードの他方の電圧と前記テストパターンの期待値とを比較し、前記差動バッファの差動電圧の良否判定を行うことを特徴とする差動バッファのテスト方法。
【請求項４】
請求項１に記載のテスト回路を用いて差動バッファのテストを行う方法であって、
前記テスタにより、前記テストパターンに基づいて、前記第１および第２のテストチャネルをドライブして、それぞれ、前記第１および第２のノードを同一の初期電圧とした後、前記第１および第２のテストチャネルの出力をハイインピーダンス状態とし、
続く第１の時刻において、前記第１および第２のノードの電圧と前記テストパターンの期待値とを比較し、前記差動バッファのオフセット電圧の良否判定を行い、
続く第２の時刻において、前記第１および第２のテストチャネルの一方をドライブして、前記第１および第２のノードの一方を基準電圧とした後、前記第１および第２のノードの他方の電圧と前記テストパターンの期待値とを比較し、前記差動バッファの差動電圧の良否判定を行う差動バッファのテスト方法において、前記差動電圧のテストの時の期待値と、前記他方の電圧の前記オフセット電圧のテスト時の期待値とを一致させることを特徴とする差動バッファのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動バッファのコモンモード電圧（オフセット電圧）と差動電圧のテスト方法およびテスト回路に関するものである。
【背景技術】
【０００２】
差動バッファから出力される差動信号の出力電圧をテストする場合、相対的に高い電圧を有する正側の出力信号をハイレベル（Ｈ）、かつ、相対的に低い電圧を有する負側の出力信号をローレベル（Ｌ）とし、それぞれの出力信号の電圧をテスタで測定して、オフセット電圧と差動電圧の評価を行う。
【０００３】
オフセット電圧の評価は、正側の出力信号の電圧と負側の出力信号の電圧の平均電圧を求め、その電圧値が規定範囲内の電圧値であるかどうかをチェックすることによって行う。また、差動電圧の評価は、正側の出力信号の電圧から負側の出力信号の電圧を減算して両者の差電圧を求め、その電圧値が規定範囲内の電圧値であるかどうかをチェックすることによって行う。
【０００４】
従来、差動バッファのテスト方法として、以上のように、差動バッファから出力される差動信号の電圧値をテスタで測定し、その電圧値に基づいて差動信号のＤＣテストが行われている。しかし、このテスト方法ではテスト時間が長くなるという問題がある。そのため、差動バッファのテスト方法として、例えば、テストパターンを用いて、期待値との比較を行うファンクションテストでテストを行うことが望まれている。
【０００５】
ここで、本発明に関連性のあると思われる先行技術文献として、特許文献１がある。同文献には、差動出力バッファの差動電圧とオフセット電圧を評価する際、ペア出力のポジ／ネガの両出力がＨ／Ｌの時とＬ／Ｈの時の電圧を測定し、その差分を差動電圧、平均電圧をオフセット電圧とし、それらの規定値の範囲にあることを評価することが開示されている。
【０００６】
特許文献１は、差動増幅器により、差動電圧とオフセット電圧を発生することで評価を行うものである。この方法では、評価回路が比較的複雑であることから、複数の差動信号を評価する場合に評価回路が大きくなることが問題になる。
【０００７】
【特許文献１】特開２００７−３３３５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、簡単な構成で差動信号のオフセット電圧と差動電圧の評価を行うことができる差動バッファのテスト方法およびテスト回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、差動バッファから出力される差動信号の各々とテスタの第１および第２のテストチャネルとの間にそれぞれ接続された第１および第２の抵抗素子と、
前記第１の抵抗素子と前記第１のテストチャネルの間の第１のノードと、前記第２の抵抗素子と前記第２のテストチャネルの間の第２のノードと、の間に接続された容量素子とを備えていることを特徴とする差動バッファのテスト回路を提供するものである。
【００１０】
また、本発明は、上記に記載のテスト回路を用いて差動バッファのテストを行う方法であって、
前記テスタにより、テストパターンに基づいて、前記第１および第２のテストチャネルをドライブして、それぞれ、前記第１および第２のノードを同一の初期電圧とした後、前記第１および第２のテストチャネルの出力をハイインピーダンス状態とし、
続く第１の時刻において、前記第１および第２のノードの電圧と前記テストパターンの期待値とを比較し、前記差動バッファのオフセット電圧の良否判定を行うことを特徴とする差動バッファのテスト方法を提供する。
【００１１】
また、本発明は、上記に記載のテスト回路を用いて差動バッファのテストを行う方法であって、
前記テスタにより、テストパターンに基づいて、前記第１および第２のテストチャネルをドライブして、それぞれ、前記第１および第２のノードを同一の初期電圧とした後、前記第１および第２のテストチャネルの出力をハイインピーダンス状態とし、
続く第２の時刻において、前記第１および第２のテストチャネルの一方をドライブして、前記第１および第２のノードの一方を基準電圧とした後、前記第１および第２のノードの他方の電圧と前記テストパターンの期待値とを比較し、前記差動バッファの差動電圧の良否判定を行うことを特徴とする差動バッファのテスト方法を提供する。
【００１２】
また、本発明は、上記に記載のテスト回路を用いて差動バッファのテストを行う方法であって、
前記テスタにより、前記テストパターンに基づいて、前記第１および第２のテストチャネルをドライブして、それぞれ、前記第１および第２のノードを同一の初期電圧とした後、前記第１および第２のテストチャネルの出力をハイインピーダンス状態とし、
続く第１の時刻において、前記第１および第２のノードの電圧と前記テストパターンの期待値とを比較し、前記差動バッファのオフセット電圧の良否判定を行い、
続く第２の時刻において、前記第１および第２のテストチャネルの一方をドライブして、前記第１および第２のノードの一方を基準電圧とした後、前記第１および第２のノードの他方の電圧と前記テストパターンの期待値とを比較し、前記差動バッファの差動電圧の良否判定を行う差動バッファのテスト方法において、前記差動電圧のテストの時の期待値と、前記他方の電圧の前記オフセット電圧のテスト時の期待値とを一致させることを特徴とする差動バッファのテスト方法を提供する。
【発明の効果】
【００１３】
本発明によれば、テストパターンを使用して、テスタでファンクションテストを行うことにより、差動バッファのオフセット電圧と差動電圧のテストを行うことができる。このテスト方法は、従来のＤＣテストを行う方法と比べて、ＬＳＩテスタのファンクションテストで差動バッファから出力される差動信号のテストを行うため、テスト時間を短縮できるという効果がある。
【００１４】
また、差動バッファの差動電圧のテストの時の第１および第２のノードの他方の電圧の期待値と、他方の電圧のオフセット電圧のテスト時の期待値とを一致させることにより、ＬＳＩテスタの設定を変えずに１回のテストにより、差動バッファの差動信号の、オフセット電圧と差動電圧の良否判定を行うことができるので、さらに、テスト時間を短縮することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の差動バッファのテスト方法およびテスト回路を詳細に説明する。
【００１６】
図１は、本発明の差動バッファのテスト回路の構成を表す一実施形態の概念図である。同図に示す差動バッファのテスト回路１０は、差動バッファ１４から出力される差動信号Ｓ１，Ｓ２の出力電圧Ｖｐ，Ｖｎに基づいて、テスタ２０により、差動信号Ｓ１，Ｓ２のオフセット電圧（Ｖｐ＋Ｖｎ）／２および差動電圧Ｖｐ−Ｖｎのテスト（評価）を行うためのものである。
【００１７】
ここで、差動バッファ１４は、ＤＵＴ（被試験デバイス）１２に搭載されており、差動バッファ１４からは、相対的に高い電圧を有する正の信号Ｓ１と、これに対応する相対的に低い電圧を有する負の信号Ｓ２が出力される。信号Ｓ１，Ｓ２の出力電圧を、それぞれ、Ｖｐ，Ｖｎとする。
【００１８】
テスタ２０は、複数のテストチャネルを備えているが、図１では、２つのテストチャネル２２，２４だけを示している。各々のテストチャネル２２，２４は、入力バッファ（コンパレータ）２６と、出力バッファ（ドライバ）２８とによって構成されている。各々のテストチャネル２２，２４において、入力バッファ２６の入力端子と出力バッファ２８の出力端子とが接続され、その接続点がテストチャネル２２，２４の入出力端子となっている。
【００１９】
テスト回路１０は、２つの抵抗素子３０，３２と、容量素子３４とによって構成されている。ここで、抵抗素子３０，３２の抵抗値は同一の抵抗値Ｒ１，Ｒ１であり、容量素子３４の容量値はＣ２とする。
【００２０】
また、同図には、差動バッファ１４を使用する場合に、差動信号Ｓ１とＳ２の間に接続された終端抵抗３６が示されている。終端抵抗３６の抵抗値はＲ２とする。終端抵抗３６は、テスト回路１０の構成要素ではなく、実際に差動バッファ１４を使用する場合に用いられる負荷抵抗である。本実施形態では、実際に差動バッファ１４を使用する時の状況に合わせて、差動バッファ１４のテスト時にも終端抵抗３６を接続してテストを行う。
【００２１】
信号Ｓ１，Ｓ２は、それぞれ、抵抗素子３０，３２を介してテストチャネル２２，２４の入出力端子に接続されている。図中上側の抵抗素子３０とテストチャネル２２の入出力端子の間のノードＳ３と、同下側の抵抗素子３２とテストチャネル２４の入出力端子の間のノードＳ４と、の間に容量素子３４が接続されている。ノードＳ３，Ｓ４の電圧を、それぞれ、電圧Ｖｐｔ，Ｖｎｔとする。
【００２２】
なお、ノードＳ３，Ｓ４とグランドとの間に接続されている容量素子３８，４０は、それぞれ、テストチャネル２２，２４の入出力端子や、ノードＳ３，Ｓ４に相当する接続ケーブルの静電容量である。容量素子３８，４０の容量値は同一のＣ１，Ｃ１とする。
【００２３】
次に、差動バッファ１４のテスト方法を説明する。
まず、オフセット電圧Ｖｃのテスト方法について説明する。
【００２４】
テスタ２０により、テストパターンに基づいて、ノードＳ３，Ｓ４をテスト開始の時刻ｔ０までドライブして、それぞれ、ノードＳ３，Ｓ４の電圧を時刻ｔ１で測定（検出）して、これを期待値と比較することによりＶｃのテストを行う。
【００２５】
差動バッファ１４から差動信号Ｓ１，Ｓ２にＨ，Ｌが出力されている状態で、テストチャネル２２，２４の出力バッファ２８，２８をドライブして、それぞれ、ノードＳ３，Ｓ４を同一の電圧（初期電圧）Ｖ０，Ｖ０（本実施形態では約１．２Ｖ）とする。この時、容量素子３４の両端には同一の電圧Ｖ０が印加されるので、容量素子３４は放電された状態となり、ノードＳ３，Ｓ４は強制的に同一の電圧Ｖ０，Ｖ０となる。
【００２６】
その後、テストチャネル２２，２４の出力バッファ２８，２８の出力をハイインピーダンス状態とし、ノードＳ３，Ｓ４への電圧Ｖ０，Ｖ０のドライブを停止する。この時、差動バッファ１４の差動信号Ｓ１，Ｓ２の出力により、それぞれ、抵抗素子３０，３２を介してノードＳ３，Ｓ４に電流が流れ、容量素子Ｃ１，Ｃ１と容量素子Ｃ２が充電または放電される。
【００２７】
Ｖ０＝１．２Ｖ、Ｖｐ＝１．５３Ｖ、Ｖｎ＝１．０３Ｖ、Ｒ１＝３０ｋΩ、Ｒ２＝１００Ω、Ｃ１＝８０ｐＦ、Ｃ２＝３．３ｎＦの場合において、上記動作におけるノードＳ３，Ｓ４の波形を図２および図３に示す。
【００２８】
図２および図３は、それぞれ、オフセット電圧評価時および差動電圧評価時のノードＳ３，Ｓ４の電圧Ｖｐｔ，Ｖｎｔの波形を表すグラフである。図２は、図３における、経過時間ｔ＝０〜１００００ｎｓまでの波形を表す拡大図である。これらのグラフの縦軸は電圧［Ｖ］を表し、横軸は経過時間［ｎｓ］を表す。これらの図には、オフセット電圧Ｖｃに相当するＶｐｔとＶｎｔの１／２の電圧（Ｖｐｔ＋Ｖｎｔ）／２も示してある。
【００２９】
時刻ｔ０（テストの開始時刻、すなわち、図２および図３において経過時間＝０ｎｓのタイミング）でテストチャネル２２，２４の出力バッファ２８，２８の出力がハイインピーダンス状態になったとすると、時刻ｔにおけるノードＳ３，Ｓ４の電圧Ｖｐｔ，Ｖｎｔ、すなわち、テストチャネル２２，２４の入力バッファ２６，２６への入力電圧は次式（１）および（２）で与えられる。
【００３０】
【数１】
2010151724.tif 000003
【００３１】
【数２】
2010151724.tif 000004
【００３２】
ここで、Ｖｃはオフセット電圧であり、Ｖｃ＝（Ｖｐ＋Ｖｎ）／２で表される。また、Ｖｄは差動電圧であり、Ｖｄ＝Ｖｐ−Ｖｎで表される。ｅは自然対数の底である。抵抗素子３０，３２の抵抗値Ｒ１，Ｒ１と容量素子３４の容量値Ｃ２、容量素子３８，４０の容量値Ｃ１，Ｃ１とによってＣＲ回路が構成され、そのコモンモードの時定数τＣ＝Ｒ１Ｃ１、及び、ノーマルモードの時定数τＮ＝Ｒ１Ｃ１＋２Ｒ１Ｃ２によってノードＳ３，Ｓ４における電圧Ｖｐｔ，Ｖｎｔの変化の速度が決定される。
【００３３】
上記式（１）および（２）において、第１項目はノードＳ３，Ｓ４における初期電圧Ｖ０を表し、第２項目はオフセット電圧Ｖｃによる時間変化分を、第３項目は差動電圧Ｖｄによる時間変化分を表す。
【００３４】
Ｃ２≫Ｃ１である場合、式（１）および（２）の第２項目（オフセット電圧Ｖｃによる時間変化分）の値（電圧値）が指数関数的に急速にＶｃ−Ｖ０に近づく。この期間（ＶｐｔとＶｎｔがＶ０（時刻ｔ０）からほぼＶｃの規格値（本実施形態では約１．２８Ｖ）に到達するまでの間）、ＶｐｔとＶｎｔの電位は、図２のグラフに示すように、前述の時定数τＣに応じて、ほとんど離れずにＶｃの電位へ近づいていく。
【００３５】
Ｃ１の大きさ（すなわち、時定数τＣの大きさ）によって、ＶｐｔとＶｎｔがＶ０からほぼＶｃの規格値に到達するまでの時間が決定され、Ｃ１が小さいとＶｃに近づくタイミングが早くなる。一方、Ｃ２が小さいとＶｐｔとＶｎｔが互いに離れる（遠ざかる）方向に遷移するタイミングが早くなるので、オフセット電圧を評価する場合にはＣ２が大きい方が望ましい。しかし、本実施形態では、その分だけ差動電圧を評価するタイミングが遅くなる（テスト時間が長くなる）ので、例えば、Ｃ２はＣ１の１００倍程度とすることが望ましい。
【００３６】
ここで、オフセット電圧Ｖｃの規格値がＶ０±ΔＶ０の範囲にあるとする。このことは次式（３）と等価である。
【００３７】
【数３】
2010151724.tif 000005
【００３８】
すなわち、オフセット電圧Ｖｃを評価するタイミングである時刻ｔ１においては、下記式（４）および（５）を満足すればよい。
【００３９】
【数４】
2010151724.tif 000006
【００４０】
【数５】
2010151724.tif 000007
【００４１】
ここで、（Ｖｐｔ＋Ｖｎｔ）／２は、時定数τＣに応じて次第にオフセット電圧Ｖｃ＝（Ｖｐ＋Ｖｎ）／２に近づき、その時の波形（電圧変化の速度）は時定数τＣよってあらかじめ決定されている。前述の通り、オフセット電圧Ｖｃの規格値（の範囲）はあらかじめ決められているので、時刻ｔ１を決定すれば、その時刻ｔ１における、オフセット電圧Ｖｃの規格値（の範囲）に対応する電圧値（の範囲）を算出することができる。
【００４２】
また、式（４）および（５）から式（６）が導き出される。
【００４３】
【数６】
2010151724.tif 000008
【００４４】
図２のグラフにおいて、例えば、時刻ｔ１＝４０００ｎｓの時点においては下記式（７）の関係が成り立つことから、時刻ｔ１＝４０００ｎｓの時点における、（Ｖｐｔ＋Ｖｎｔ）／２は約Ｖ０±０．８１１１ΔＶ０の範囲内にあればよいことになる。ここで、Ｒ１＝３０ｋΩ、Ｃ１＝８０ｐＦである。
【００４５】
【数７】
2010151724.tif 000009
【００４６】
ここで、式（１）および（２）の第３項目（差動電圧Ｖｄによる時間変化分）の値（電圧値）が十分に小さく、許容誤差範囲であると言える場合には、（Ｖｐｔ＋Ｖｎｔ）／２≒Ｖｐｔ≒Ｖｎｔとなる。従って、ＶｐｔとＶｎｔをテスタ２０のコンパレータによりテストパターンの期待値と比較し、Ｖ０±０．８１１１ΔＶ０をテストのパス領域（合格範囲）とすることにより、オフセット電圧Ｖｃの良否判定を行うことができる。
【００４７】
次に、差動電圧Ｖｄのテスト方法について説明する。
【００４８】
続いて、テスタ２０により、テストパターンに基づいて、ノードＳ４を時刻ｔ２でドライブしてノードＳ３の電圧を測定（検出）し、これを期待値と比較することによりＶｄのテストを行う。
【００４９】
Ｃ２≫Ｃ１である場合、ＶｐｔとＶｎｔがほぼＶｃの規格値に到達した後、ＶｐｔとＶｎｔは、図３のグラフに示すように、時定数τＮに応じて、Ｖｃの規格値から次第に離れる方向に広がっていく。
【００５０】
Ｖｄ＝Ｖｐ−Ｖｎにつき、Ｖｄｍｉｎ≦Ｖｄ≦Ｖｄｍａｘ（例えば、０．３Ｖ≦Ｖｄ≦０．５Ｖ）が規格値として与えられているとする。Ｖｄｍｉｎ、Ｖｄｍａｘは、それぞれ、Ｖｄの最小値および最大値を表す。式（１）から式（２）を減算してＶｄ＝Ｖｐ−Ｖｎを算出すると、下記式（８）の関係が成立することから、差動電圧Ｖｄを評価するタイミングである時刻ｔ２（ｔ１＜ｔ２）においては下記式（９）を満足すればよいことになる。
【００５１】
【数８】
2010151724.tif 000010
【００５２】
【数９】
2010151724.tif 000011
【００５３】
ここで、Ｖｐｔ−Ｖｎｔは、時定数τＮに応じて次第に差動電圧Ｖｄ＝Ｖｐ−Ｖｎに近づき、その時の波形（電圧変化の速度）は時定数τＮよってあらかじめ決定されている。前述の通り、差動電圧Ｖｄの規格値はあらかじめ決められているので、時刻ｔ２を決定すれば、その時刻ｔ２における、差動電圧Ｖｄの規格値に対応する電圧値（の範囲）を算出することができる。
【００５４】
続いて、時刻ｔ２において、図３のグラフに示すように、図１に示すテスタチャネル２４の出力バッファ２８によりノードＳ４をドライブし、Ｖｎｔを強制的に基準電圧Ｖｄ０の電位に遷移させる。
【００５５】
この時、容量素子３４の電荷は抵抗素子３０，３２を介して充放電されるものの、急激には変化しないため、Ｖｐｔ−Ｖｎｔの電位を保持する。そのため、Ｖｎｔを強制的にＶｄ０とした直後には下記式（１０）の関係となる。なお、正確には容量素子３４と容量素子３８，４０の間で電荷の移動はあるものの、Ｃ２≧Ｃ１である場合には容量素子３４の電荷の増減比率が低いことから、容量素子３８，４０の充電電圧もほとんど変化しない。
【００５６】
【数１０】
2010151724.tif 000012
【００５７】
従って、Ｖｐｔの値（電圧値）をテスタ２０のコンパレータによりテストパターンの期待値と比較し、下記式（１１）の条件を満足するＶｐｔの値の範囲をテストのパス領域とすることにより、差動電圧Ｖｄの良否判定を行うことができる。
【００５８】
【数１１】
2010151724.tif 000013
【００５９】
上記のように、テストパターンを使用して、テスタ２０でファンクションテストを行うことにより、差動バッファ１４のオフセット電圧Ｖｃと差動電圧Ｖｄのテストを行うことができる。このテスト方法は、従来のＤＣテストを行う方法と比べて、ＬＳＩテスタのファンクションテストで差動バッファから出力される差動信号のテストを行うため、テスト時間を短縮できるという効果がある。
【００６０】
ところで、上記テスト方法では、オフセット電圧Ｖｃのテストと差動電圧Ｖｄのテストの時で同じテスタチャネル２２，２４を使用する。テスタチャネル２２，２４に対応するコンパレータの期待値はテストの途中で変更することはできない。そのため、差動バッファ１４のテストは、オフセット電圧Ｖｃのテストと差動電圧Ｖｄのテストを別々に、合計２回のテストを行うことになる。
【００６１】
これに対し、下記式（１２）および（１３）を満足するような、ｔ１、ｔ２、Ｖｄ０を選択することにより、オフセット電圧Ｖｃと差動電圧Ｖｄを評価するための比較値（電圧値）を共通にすることができる。
【００６２】
【数１２】
2010151724.tif 000014
【００６３】
【数１３】
2010151724.tif 000015
【００６４】
ここで、式（１２）の左辺は式（１１）におけるＶｐｔの最小値であり、右辺は式（６）における（Ｖｐｔ＋Ｖｎｔ）／２の最小値である。同様に、式（１３）の左辺は式（１１）におけるＶｐｔの最大値であり、右辺は式（６）における（Ｖｐｔ＋Ｖｎｔ）／２の最大値である。つまり、オフセット電圧Ｖｃのテストの時のＶｐｔの電圧と差動電圧Ｖｄのテスト時のＶｐｔの電圧を一致させる。
【００６５】
これにより、ＬＳＩテスタの設定を変えずに１回のテストにより、差動バッファの差動信号の、オフセット電圧と差動電圧の良否判定を行うことができるので、さらに、テスト時間を短縮することができる。
【００６６】
なお、抵抗素子３０，３２の抵抗値Ｒ１，Ｒ１、容量素子３４の容量値Ｃ２は何ら限定されず、テスト時間やテスタの性能等を考慮して適宜決定すればよい。また、差動電圧Ｖｄのテストにおいて、時刻ｔ２でノードＳ３をドライブし、ＶｐｔをＶｄ０としてもよい。この場合、ＶｐｔとＶｎｔの関係は上記実施形態の場合の逆になる。また、複数の差動バッファを並列に同時にテストすることも可能である。
【００６７】
初期電圧Ｖ０は、上記実施形態のように、オフセット電圧Ｖｃの規定値よりも低い電圧でも、オフセット電圧Ｖｃの規定値と同じ電圧でも、オフセット電圧Ｖｃの規定値より高い電圧のいずれであってもよい。また、基準電圧Ｖｄ０も何ら限定されず、適宜決定すればよい。基準電圧Ｖｄ０は、コンパレータによりテストパターンを用いて比較を行う時の基準電圧であり、その値はあらかじめテストパターンの比較値に反映されている。
【００６８】
また、オフセット電圧Ｖｃのテストを行うための時刻ｔ１と、差動電圧Ｖｄのテストを行うための時刻ｔ２は、何ら限定されない。ただし、テスタの測定精度にも依るが、時刻ｔ１は、測定誤差を小さくする目的から、テスタにより電圧の測定が可能な範囲で、かつノードＳ３とＳ４の電位差が小さい期間であることが望ましい。また、時刻ｔ２は、テスタにより電圧の測定が可能な範囲で、かつ、ノードＳ３とＳ４の電位差が大きい期間であることが望ましい。つまり、ｔ１＜ｔ２であることが望ましい。
【００６９】
さらに言えば、下記式（１４）に基づいて適切な時刻ｔ１，ｔ２を決定し、オフセット電圧Ｖｃと差動電圧Ｖｄのテストを行うことが望ましい。式（１４）の左辺の分母はオフセット電圧Ｖｃのテスト時のＶｐｔ≒Ｖｎｔの測定値（電圧値）の判定範囲の幅、同左辺の分子は、差動電圧Ｖｄのテスト時のＶｐｔの測定値（電圧値）の誤差幅であり、両者の比率が０．２以下であることが望ましい。
【００７０】
【数１４】
2010151724.tif 000016
【００７１】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００７２】
【図１】本発明の差動バッファのテスト回路の構成を表す一実施形態の概念図である。
【図２】オフセット電圧評価時のノードＳ３，Ｓ４の電圧Ｖｐｔ，Ｖｎｔの波形を表すグラフである。
【図３】差動電圧評価時のノードＳ３，Ｓ４の電圧Ｖｐｔ，Ｖｎｔの波形を表すグラフである。
【符号の説明】
【００７３】
１０  テスト回路
１２  ＤＵＴ（被試験デバイス）
１４  差動バッファ
２０  テスタ
２２，２４  テストチャネル
２６  入力バッファ
２８  出力バッファ
３０，３２  抵抗素子
３６  終端抵抗
３４，３８，４０  容量素子
Ｓ１，Ｓ２  差動信号
Ｓ３，Ｓ４  ノード
【図１】
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【図２】
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【図３】
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