(57)【要約】【課題】レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減する製造方法を提供する。【解決手段】半導体集積回路の製造方法は、コンピュータによって実行され、第１ゲート電極２１に接続する金属配線と、第１ゲート電極２１とのアンテナ比を検証するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更するステップとを具備する。レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。【選択図】図６
2010016164.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータを用いて、半導体集積回路を製造する方法であって、
レイアウト情報に基づいて、第１ゲート電極に接続する金属配線と、前記第１ゲート電極とのアンテナ比を検証し、前記第１ゲート電極に対するプラズマダメージを回避するために必要な不足ゲート面積を算出するステップと、
前記アンテナ比の検証結果に基づいて前記半導体集積回路のレイアウトを変更し、前記レイアウト情報を更新するステップと、
を具備し、
前記レイアウト情報を更新するステップは、
前記不足ゲート面積以上の第２ゲート電極を有する論理セルを、前記半導体集積回路の論理動作に寄与しない状態で空き領域に配置するステップと、
前記第２ゲート電極を前記金属配線に接続するステップと、
を備える
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記論理セルを配置するステップは、
前記論理セルが配置可能な空き領域を検索するステップと、
検索された複数の空き領域のうち、前記第１ゲート電極に最も近い空き領域を優先して前記論理セルを配置するステップと、
を備える
半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法において、
前記金属配線は、第１配線層に配置される第１金属配線と、第２配線層に配置される第２金属配線とを含み、
前記第２配線層は、前記第１ゲート電極と前記第１配線層との間に配置され、
前記論理セルを空き領域に配置するステップは、前記検索された複数の空き領域のうち、前記第１金属配線よりも前記第２金属配線に近い空き領域を優先して前記論理セルを配置するステップを備え、
前記第２ゲート電極と前記金属配線とを接続するステップは、前記第２ゲート電極と前記第２金属配線とを接続するステップを備える
半導体集積回路の設計方法。
【請求項４】
請求項３に記載の半導体集積隘路の設計方法において、
前記第２金属配線は、前記金属配線において前記第１ゲート電極に最も近い金属配線である
半導体集積回路の設計方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体集積回路の設計方法において、
前記論理セルを配置するステップは、
前記論理セル内の論理回路の出力端を開放して前記空き領域に配置するステップを備え、
前記第２ゲート電極を金属配線に接続するステップは、
前記論理回路の入力端を前記金属配線に接続するステップを備える
半導体集積回路の設計方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体集積回路の設計方法において、
複数の論理セルを用意するステップを更に具備し、
前記論理セルを配置するステップは、前記不足ゲート面積以上の第２ゲートを有する論理セルを、前記複数の論理セルから選択するステップを更に備える
半導体集積回路の設計方法。
【請求項７】
請求項６に記載の半導体集積回路の設計方法において、
前記複数の論理セルは、それぞれのゲート面積が異なる複数のプリミティブセルを含む
半導体集積回路の設計方法。
【請求項８】
請求項６又は７に記載の半導体集積回路の設計方法において、
前記複数の論理セルを、ゲート面積毎に分類したテーブルを用意するステップを更に具備し、
前記論理セルを選択するステップは、
前記テーブルを参照して、前記金属配線に接続するゲートの面積が前記不足量以上となるように、前記選択するセルの数及び種類を決定するステップを備える
半導体集積回路の設計方法。
【請求項９】
請求項１から８のいずれか１項に記載の半導体集積回路の設計方法によって更新されたレイアウト情報に基づいてマスクを形成するステップと、
前記マスクを利用して半導体集積回路を作製するステップと、
を具備する
半導体集積回路の製造方法。
【請求項１０】
請求項１から７のいずれか１項に記載の半導体集積回路の設計方法をコンピュータに実行させる回路設計プログラム。
【請求項１１】
第１論理セルと第２論理セルと第３論理セルとを具備する半導体集積回路であって、
前記第１論理セル内の第１ゲート電極と、前記第２論理セルと、前記第３論理セル内の第２ゲートとは金属配線を介して接続され、
前記第３論理セルは、前記半導体集積回路の論理動作に寄与しない
半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路において、
前記第１ゲート電極と前記金属配線とのアンテナ比は、予め設定されたアンテナ基準を満たさず、前記第１ゲート電極及び前記第２ゲート電極と、前記金属配線とのアンテナ比は前記アンテナ基準を満足する
半導体集積回路。
【請求項１３】
請求項１１又は１２に記載の半導体集積回路において、
前記金属配線は、第１配線層に配置される第１金属配線と、第２配線層に配置される第２金属配線とを含み、
前記第２配線層は、前記第１ゲート電極と前記第１配線層との間に配置され、
前記論理セルは前記第１金属配線よりも前記第２金属配線に近い領域に配置され、
前記第２ゲート電極は、前記第２金属配線に接続される
半導体集積回路。
【請求項１４】
請求項１３に記載の半導体集積隘路の製造方法において、
前記第２金属配線は、前記金属配線において前記第１ゲート電極に最も近い金属配線である
半導体集積回路。
【請求項１５】
請求項１１から１４のいずれか１項に記載の半導体集積回路において、
前記論理セルは、入力端が前記金属配線に接続され、出力端が開放された論理回路を含む
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナ比を改善することでゲート絶縁膜に対するプラズマダメージを回避する半導体集積回路の設計方法、製造方法、回路設計プログラム、及びこの方法によって製造された半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路などの薄膜デバイス製造には、エッチング、アッシング、イオン注入やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）など多くのプラズマプロセスが用いられている。こうしたプラズマプロセスでは、チャージアップ現象によるゲート絶縁膜の破壊や損傷（プラズマダメージ）が問題となっている。プラズマダメージは、プラズマ中に露出した導電体（例えば金属配線）によって、プラズマ中の荷電粒子が捕獲され、捕獲された電荷がトランジスタのゲート電極に達することで発生する。例えば、信号配線を形成するエッチングプロセスでは、信号配線がプラズマからの電荷を捕獲するアンテナとして作用する。信号配線で捕獲された電荷によるチャージ電流は、ゲート電極を介してゲート絶縁膜に集中し、ゲート絶縁膜を損傷する。
【０００３】
プラズマダメージの大きさは、ゲート絶縁膜を流れるチャージ電流の電流密度に応じて決まるため、アンテナとして機能する金属配線の面積や、ゲート電極の面積を制御することによって、製造プロセスにおけるプラズマダメージを軽減することが可能となる。詳細には、半導体集積回路を設計する際、アンテナ比が所定の閾値（アンテナ基準）以下となるようにレイアウトパタンが設計される。ここで、アンテナ比とは、トランジスタにおけるゲート電極の面積（ゲート面積）に対する当該ゲートに接続される信号配線（金属配線）の面積の比率を示す。通常、半導体集積回路のレイアウト設計後のパタン検証において、アンテナ比がアンテナ基準を満たすかどうかが検証される。この際、アンテナ比がアンテナ基準を超える場合（アンテナエラー）、アンテナ比がアンテナ基準を満足するようにレイアウトパタンが修正される。このようなパタン検証及びレイアウト修正により、製造プロセスにおけるプラズマダメージを受けにくい半導体集積回路を設計することができる。
【０００４】
プラズマダメージを軽減するために行われるレイアウト修正方法が、例えば、特開２０００−１０６４１９（特許文献１参照）、特開２００７−３１７８１４（特許文献２参照）、特開２００１−２２３２７５（特許文献３参照）、特開２００７−２９３８２２（特許文献４参照）に記載されている。
【０００５】
特許文献１には、ゲート電極に集中するチャージ電流をバイパスする保護ダイオードを有する保護ダイオードセルを予め用意し、アンテナエラーとして判定されたセルに保護ダイオードセルを接続することで、アンテナエラーを解消する半導体集積回路の設計方法が記載されている。
【０００６】
特許文献１の方法では、保護ダイオードセルを新たに挿入するため、スタンダードセルの敷き詰め率が高く空き領域がない場合、半導体集積回路の面積が増大してしまう。一方、特許文献２に記載の技術では、セル内の空き領域に保護ダイオードを挿入したスタンダードセルによって、アンテナエラーを回避している。このため、特許文献１のように面積を増大させることなくプラズマダメージが軽減された半導体集積装置を製造することができる。
【０００７】
又、保護ダイオードを用いず、配線面積やゲート面積を修正することでアンテナエラーを解消する技術がある。例えば、アンテナエラーに対する一般的な対策として、配線層のレイアウトを変更して配線面積を減少させることでアンテナ比を小さくする方法がある。しかし、近年の微細化されたプロセスではゲート面積が微小であるため、配線面積を変更してもアンテナ比はほとんど変化しない。このため、配線面積を減じてアンテナエラーを回避するためには大幅なレイアウトの修正が必要となる。従って、微細化されたプロセスでは、特許文献３及び特許文献４に記載されているような、ゲート面積を増大することでアンテナ比を小さくする方法が有効である。
【０００８】
特許文献３には、アンテナエラーと判定された配線上にバッファを挿入することで配線に接続するゲート面積を増大させてアンテナ比を小さくする方法が記載されている。図１（ａ）から図２（ｂ）を参照して、特許文献３に記載の半導体装置の設計方法について説明する。図１（ａ）は、パタン検証の対象となる回路の一例を示す平面図である。図１（ｂ）は、図１（ａ）に示す回路の等価回路図である。図１（ａ）及び図１（ｂ）を参照して、前段論理セル１０の出力端と後段論理セル２０の入力端は金属配線を介して接続されている。パタン検証では、後段論理セル２０におけるゲート電極と金属配線とのアンテナ比が、アンテナ基準を満たしているか否かが検証される。
【０００９】
図２（ａ）は、特許文献３に記載の方法でレイアウト修正された回路の一例を示す平面図である。図２（ｂ）は図２（ａ）の回路の等価回路図である。図２（ａ）、図２（ｂ）を参照して、図１（ａ）に示す回路がアンテナエラーと判定された場合、特許文献３に記載の方法では、前段論理セル１０と後段論理セル１０との間にバッファセル５０が挿入される。この場合、アンテナ比の計算に利用される配線面積は、前段論理セル１０の出力端からバッファセル５０の入力端からまでの配線の面積となる。又、アンテナ比の計算に利用されるゲート面積は、後段論理セル２０内のゲート面積とバッファセル５０内のゲート面積との和となる。すなわち、図１（ａ）に示す回路に比べて配線面積は減少し、ゲート面積は増加するため、アンテナ比は大きく減少する。
【００１０】
又、特許文献３、及び特許文献４には、アンテナエラーと判定されたセルを、ゲート面積の大きなセルに置換することで、アンテナエラーを回避する半導体装置の製造方法が記載されている。図１（ａ）、図１（ｂ）、図３（ａ）及び図３（ｂ）を参照して、特許文献４に記載の半導体装置の設計方法について説明する。
【００１１】
図３（ａ）は、特許文献４に記載の方法でレイアウト修正された回路の一例を示す平面図である。図３（ｂ）は図３（ａ）の回路の等価回路図である。図３（ａ）、図３（ｂ）を参照して、特許文献４に記載の方法では、図１（ａ）に示す回路がアンテナエラーと判定された場合、図１（ａ）に示す後段論理セル２０を、後段論理セル２０と同じ論理でゲート面積が大きい論理セル６０に置換する。この場合、配線面積は変わらないが、ゲート面積は大きくなるため、配線面積のみを減少させた場合よりも大きくアンテナ比を減少させることができる。
【００１２】
以上のように、ゲート面積を増大させるレイアウト修正によって、効果的にアンテナ比を減少させてプラズマダメージを軽減することができる。
【特許文献１】特開２０００−１０６４１９
【特許文献２】特開２００７−３１７８１４
【特許文献３】特開２００１−２２３２７５
【特許文献４】特開２００７−２９３８２２
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献３に記載の方法では、配線中にバッファセル５０を挿入しているため、他のセルの配置や配線長を変更する必要がある。このため、レイアウトの変更後の信号配線の遅延量を予測することが困難となるため、タイミング検証フェーズにおいてタイミングエラーとなる可能性が高まる。
【００１４】
又、論理セルを置換することでアンテナ比を改善する方法では、置換後の論理セルの配置場所が、元の後段論理セルの配置場所と同じである場合、元の論理セルに比べ、置換後の論理セルの負荷容量は変わらず、駆動能力は上がっている。このため、置換された論理セル以降における信号の遅延時間は短くなってしまう。又、図３（ａ）に示すように、置換後の論理セル６０のサイズが元の後段論理セル２０と異なる場合、セルの配置場所を変更する必要がある。この場合、上述と同様に、セルの配置や配線長が変更されるため、信号配線の遅延量を予測することが困難となりタイミングエラーの可能性が高まる。
【００１５】
タイミングエラーが生じた場合、リペア処理を行わなければならないため、作業工数やＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が増加する。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明による半導体集積回路の設計方法は、コンピュータによって実行され、第１ゲート電極（２１）に接続する金属配線と、第１ゲート電極（２１）とのアンテナ比を検証し、第１ゲート電極（２１）に対するプラズマダメージを回避するために必要な不足ゲート面積（２００）を算出するステップと、アンテナ比の検証結果に基づいて半導体集積回路のレイアウトを変更しレイアウト情報を更新するステップとを具備する。レイアウトを変更するステップは、不足ゲート面積（２００）以上の第２ゲート電極（４１）を有する論理セル（４０）を、半導体集積回路の論理動作に寄与しない状態で空き領域に配置するステップと、第２ゲート電極（４１）を金属配線に接続するステップとを備える。
【００１８】
このように、本発明による設計方法によれば、論理動作しない論理セルを空き領域に挿入し、ゲート面積を増大させているため、設計対象回路における他の要素（論理セル配置や配線）を変更することがなくアンテナ比を改善できる。
【００１９】
上述の設計方法は、コンピュータが実行する回路設計プログラムによって実現されることが好ましい。
【００２０】
本発明による半導体集積回路は、第１論理セル（２０）と第２論理セル（１０）と第３論理セル（４０）とを具備する。第１論理セル（２０）内の第１ゲート電極（２１）と、第２論理セル（１０）と、第３論理セル（４０）内の第２ゲート（４１）とは金属配線を介して接続され、第３論理セル（４０）は、半導体集積集積回路の論理動作に寄与しない。プラズマプロセスにおいてアンテナとして機能する金属配線に接続するゲート面積は、第２ゲート電極（４１）によって大きくなる。このため、第１ゲート電極（２１）と金属配線とのアンテナ比がアンテナ基準（２２０）以下となり、プラズマプロセスにおけるプラズマダメージが軽減された半導体集積回路となる。本発明では、論理動作しない第３論理セル（４０）の第２ゲート電極（４１）が、論理セル間の金属セルに接続されている。論理動作しない第３論理セル（４０）は、空き領域に配置できるため、レイアウトを大きく変更せずに、アンテナ比を改善する第３論理セル（４０）を配置することができる。
【発明の効果】
【００２１】
本発明による半導体集積回路の設計方法、製造方法、及び製造プログラムによれば、レイアウト修正による遅延変動を抑制しつつ半導体集積回路のプラズマダメージを軽減することができる。
【００２２】
又、回路面積を増加させずに半導体集積回路のプラズマダメージを抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して、本発明による半導体集積回路の製造方法、半導体集積回路設計支援装置（以下、設計支援装置１００と称す）、半導体集積回路の実施の形態を説明する。本実施の形態では、チップレイアウト（チップ内における論理セルの配置や配線）を行う設計支援装置１００を一例に説明する。
【００２４】
（本発明の概要）
本発明による設計支援装置１００は、レイアウトフェーズにおいて、チップレイアウト後の設計対象回路における各トランジスタのアンテナ比を検証し、検証結果に応じてレイアウトを修正する。アンテナ比検証においてアンテナエラーと判定した場合、設計支援装置１００は、アンテナ比が所定の基準値（アンテナ基準）を満たすために必要なゲート面積を算出し、このゲート面積を有する論理セルを設計対象回路に追加する。この際、設計支援装置１００は、追加する論理セルを論理動作しない状態（例えば出力端が開放状態）で、空き領域に挿入する。空き領域に挿入された論理セル内のトランジスタのゲート電極は、アンテナエラーと判定された配線に接続される。
【００２５】
このように、本発明による設計支援装置１００は、論理動作しない論理セルを空き領域に挿入しているため、設計対象回路における他の要素（論理セル配置や配線）を変更することなくアンテナ比を改善できる。このため、アンテナエラーを解消（プラズマダメージを軽減）するためのレイアウト修正によって、タイミングが大幅に変更されることがない。
【００２６】
（設計支援装置１００の構成）
図４から図６を参照して本発明による設計支援装置１００の実施の形態における構成を説明する。図４は、本発明による設計支援装置１００の構成を示す図である。図４を参照して、本発明による設計支援装置１００は、バス１６０を介して相互に接続されるＣＰＵ１１０と、ＲＡＭ１２０と、記憶装置１３０と、入力装置１４０と、出力装置１５０とを具備する。記憶装置１３０はハードディスクやメモリ等の外部記憶装置である。又、入力装置１４０は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１０や記憶装置１３０に出力する。出力装置１５０は、モニタやプリンタに例示され、ＣＰＵ１１０から出力される半導体集積回路のレイアウト結果や各種情報をユーザに対し視認可能に出力する。
【００２７】
記憶装置１３０は、セルライブラリ２１０、レイアウトデータ２２０、アンテナ基準２３０、ゲート面積テーブル２４０、設計プログラム２５０を格納している。
【００２８】
セルライブラリ２１０は、製品仕様等に基づいて事前にレイアウトされた論理セルに関する情報を含む。論理セルは、インバータやＡＮＤゲート等に例示される基本的な論理回路を有するプリミティブセル（スタンダードセル）や、カウンタ、加算器、ＲＡＭ等に例示される大規模回路を有するマクロセルを備える。セルライブラリ２１０は、論理セルのレイアウトや性能に関する情報（セルサイズ、トランジスタ数、ゲート面積等）を含む。
【００２９】
レイアウトデータ２２０は、レイアウト設計後のチップレイアウトに関する情報を含む。詳細には、レイアウトデータ２２０は、レイアウト後の半導体集積回路上における論理セルの配置情報、論理セル間における配線の接続情報、論理セルが配置されていない空き領域の位置や大きさに関する情報を含む。
【００３０】
アンテナ基準２３０は、半導体集積回路のパタン検証（アンテナ比検証）において、アンテナエラーか否かの判定基準として規定される閾値である。例えば、アンテナ比検証において算出されたアンテナ比がアンテナ基準２３０より大きい場合、製造工程においてプラズマダメージによるトランジスタの特性劣化やゲート破壊が生じる可能性が高い（アンテナエラー）と判定される。このため、製品仕様に対し許容可能なプラズマダメージの最大値に対応するアンテナ比が、アンテナ基準２３０として設定されることが好ましい。
【００３１】
ゲート面積テーブル２４０は、セルライブラリ２１０に含まれる論理セルを、内蔵するトランジスタのゲート面積毎に分類したテーブルである。図５は、ゲート面積テーブル２４０の一例を示す図である。図５を参照して、ゲート面積テーブル２４０には、論理セル内のゲート面積２４１と、セルサイズ２４２と、論理セル内の回路要素の種類（例えばインバータ）を示すセルファンクション２４３とが対応付けられて記録される。ゲート面積テーブル２４０を参照することで、不足しているゲート面積（不足量）を補うための論理セルの選択が容易となる。又、ゲート面積２４１とセルサイズ２４２が対応付けられているため、ゲート面積を確保するために必要な空き領域の大きさを容易に確認することができる。ゲート面積テーブル２４０に登録される論理セルは、セルライブラリ２１０に登録されている論理セルの全てでも一部でもどちらでも良い。
【００３２】
ＣＰＵ１１０は、入力装置１４０からの入力に応答して、記憶装置１３０内の設計プログラム２５０を実行し、設計対象回路のレイアウトパタンに対する検証（アンテナ比検証）、及びレイアウト修正を行う。この際、記憶装置１３０からの各種データやプログラムはＲＡＭ１２０に一時格納され、ＣＰＵ１１は、ＲＡＭ１２０内のデータを用いて各種処理を実行する。図６を参照して、設計プログラム２５０は、ＣＰＵ１１によって実行されることで、アンテナ比検証部２５１、及びレイアウト修正部２５２の各機能を実現する。
【００３３】
図６は、本発明による設計支援装置１００の実施の形態における機能ブロック図である。図６を参照して、アンテナ比検証部２５１は、アンテナ基準２３０とレイアウトデータ２２０とに基づいて、レイアウトされた設計対象回路内の各トランジスタに対してアンテナ比検証を行う。この際、アンテナエラーと判定した場合、アンテナ比検証部２５１は、アンテナ比がアンテナ基準２３０以下となるために必要なゲート面積を、ゲート面積不足量２００として算出する。
【００３４】
レイアウト修正部２５２は、アンテナ比検証の結果に応じて設計対象回路のレイアウトを修正する。レイアウト修正部２５２は、レイアウトデータ２２０から特定した空き領域の位置及び大きさと、ゲート面積不足量２００とを用いて、追加挿入する論理セル及び挿入位置を決定し、レイアウトを修正する。この際、レイアウト修正部２５２は、ゲート面積テーブル２４０を参照して、追加する論理セルを決定することが好ましい。
【００３５】
（設計支援装置１００の動作）
次に、図７から図１２を参照して、本発明による設計支援装置１００の実施の形態におけるアンテナ比検証動作、及びレイアウト修正動作を説明する。
【００３６】
設計支援装置１００は、レイアウト修正に先立って、チップレイアウト済みの設計対象回路のアンテナ比の検証を行う。アンテナ比の検証は、設計対象回路内のトランジスタ（ゲート）毎に行われる。以下では一例として、図７に示す後段論理セル２０（インバータセル）内のトランジスタに対するアンテナ比検証、及びアンテナ比検証結果に応じたレイアウト修正について説明する。
【００３７】
図７は、本発明に係るチップレイアウト済みの設計対象回路のレイアウトパタンの一部を示す平面図である。図８は、図７におけるＡ−Ａ’断面図である。図７を参照して、設計支援装置１００は、金属配線Ｍ１〜Ｍ５を介して接続される前段論理セル１０（第２論理セル）と後段論理セル２０（第１論理セル）を検証対象回路としてアンテナ比の検証を行う。ここで、検証対象回路の等価的回路は、図１（ｂ）と同様である。尚、図７には省略されているが、前段論理セル１０の入力端、後段論理セルの出力端に他の配線（論理セル）が接続されても良い。
【００３８】
図８を参照して、金属配線Ｍ１〜Ｍ５は、検証対象となる後段論理セル２０のゲート電極（以下、後段入力ゲート２１（第１ゲート電極）と称す）の上層の位置する第１配線層、第２配線層、及び第３配線層に形成される。ここで、第１配線層の上に第２配線層が形成され、第２配線層の上に第３配線層が形成されているものとする。後段入力ゲート２１から前段論理セル１０の出力端子（以下、前段出力端子１１と称す）の方向に金属配線Ｍ１〜Ｍ５の順で金属配線が接続されている。又、金属配線Ｍ３は第１配線層に形成され、金属配線Ｍ２、Ｍ４は第２配線層に形成され、金属配線Ｍ１、Ｍ５第３配線層に形成されている。このため、第１配線層が形成されるプロセルでは、後段入力ゲート２１に接続される金属配線Ｍ１が、プラズマから電荷を捕獲するアンテナとして機能し、第２配線層が形成されるプロセスでは、金属配線Ｍ２がアンテナとして機能し、第３配線層が形成されるプロセスでは金属配線Ｍ３がアンテナとして機能する。この場合、前段入力ゲート２１と金属配線Ｍ１〜Ｍ３のそれぞれとのアンテナ比が検証される。ただし、金属配線の配線長が著しく短い場合、その配線とのアンテナ比の検証は省略されても構わない。本実施の形態では、金属配線Ｍ１、Ｍ２は短く、前段入力ゲート２１と金属配線Ｍ１、Ｍ２のそれぞれとのアンテナ比の検証は省略されるものとする。
【００３９】
後段入力ゲート２１と金属配線Ｍ３とのアンテナ比は、金属配線Ｍ３の配線面積を後段入力ゲート２１のゲート面積で割ることで求められる。アンテナ比検証部２５１は、求めたアンテナ比がアンテナ基準２３０より大きい場合、アンテナエラーと判定する。アンテナ比検証部２５１は、アンテナエラーと判定すると、アンテナ比をアンテナ基準２３０以下にするために必要なゲート面積不足量２００を算出する。ゲート面積不足量２００は、金属配線Ｍ３の配線面積をアンテナ基準２３０で割った数量から後段入力ゲート２１のゲート面積を減じることで求められる。
【００４０】
レイアウト修正部２５２は、アンテナ比の検証結果に応じて設計対象回路のレイアウトを修正する。図９は、本発明における設計支援装置１００の実施の形態におけるレイアウト修正動作を示すフロー図である。
【００４１】
図９を参照して、レイアウト修正部２５２は、ゲート面積不足量２００以上のゲート面積を有する論理セルをセルライブラリ２１０から選択する（ステップＳ１１）。この際、ゲート面積テーブル２４０を参照して選択することが好ましい。ゲート面積テーブル２４０を参照することで、ゲート面積不足量２００以上のセル面積のうち、必要最小限のゲート面積を有する論理セルを容易に選択できるとともに、希望するセルサイズやファンクション（回路要素）の論理セルを容易に選択することができる。又、ゲート面積がゲート面積不足量２００以上であれば、セルサイズの小さな論理セルが優先的に選択されることが好ましい。
【００４２】
セルライブラリ２１０には、様々なゲート面積やセルサイズの論理セルが登録されている。例えば、図１３に示すように、駆動能力が異なる複数のインバータセルがプリミティブセルとしてセルライブラリ２１０に登録されている。インバータセルは駆動能力（セルサイズ）とゲート面積が概比例の関係にあり、様々なゲート面積のインバータセルが用意されている。このため、アンテナ比を改善するために挿入する論理セルを新たに用意しなくても、ゲート面積不足量２００を補う論理セルを選択することができる。
【００４３】
レイアウト修正部２５２は、レイアウトデータ２２０を参照して、選択した論理セルを配置可能な空き領域を検索する（ステップＳ１２）。先ず、設計対象回路内において、論理セルが配置されていない空き領域が検出される。図７を参照して、例えば、レイアウトデータ２２０には、論理セルが配置された論理セル配置領域３０と、空き領域Ｂ１〜Ｂ６の位置座標や大きさを特定する情報が含まれる。レイアウト修正部２５２は、空き領域Ｂ１〜Ｂ６の大きさと、選択された論理セルの大きさとを比較し、選択された論理セルが配置可能な空き領域を特定する。ここでは、ステップＳ１１においてインバータセルが選択され、当該インバータセルの配置可能な空き領域として、複数の空き領域Ｂ１〜Ｂ５が特定されたものとする。
【００４４】
次に、レイアウト修正部２５２は、特定された空き領域に、選択された論理セルを配置する（ステップＳ１３）。この際、論理セルは、論理動作しないフィルセル４０（第３論理セル）として空き領域に配置される。例えば、インバータセルを配置する場合、内蔵するインバータの出力端を開放状態にして空き領域に配置される。ステップＳ１２において特定された配置可能な領域が複数ある場合、金属配線に近い空き領域を優先して論理セルを配置する領域として決定されることが好ましい。
【００４５】
ここで、フィルセル４０を配置する領域として好ましい（優先度の高い）位置について説明する。フィルセル４０と金属配線とを接続する際、フィルセル４０内のトランジスタのゲート電極（フィルセル内ゲート４１（第２ゲート電極））と金属配線との間に新たな金属配線が設けられる。この金属配線は、プラズマプロセスにおいて、後段論理セル２０に接続するアンテナの一部として機能する。このため、追加する金属配線の面積が大きい場合、アンテナ比の改善効果が低下する恐れがある。このような配線面積の増加を抑制するため、フィルセル４０は、金属配線の近傍に配置する必要がある。このため、配線可能な金属配線との距離（配線経路）が短い空き領域が優先的にフィルセル４０の配置領域として選択されることが好ましい。
【００４６】
又、後段入力ゲート２１に接続する金属配線は、通常、後段入力ゲート２１近傍の下層側の配線層から順に形成される。このため、新たに配置する論理セルの位置を、下層側の配線層に設けられた金属配線の近傍とすることで、製造プロセスにおける早い段階からアンテナ比を小さくすることができる。図８に示す一例では、後段入力ゲート２１に近い配線層から、金属配線層Ｍ１、Ｍ２、Ｍ３の順で形成される。このため、金属配線Ｍ１の近傍領域は、金属配線Ｍ２の近傍領域より優先度が高く、金属配線Ｍ２の近傍領域は、金属配線Ｍ３の近傍領域よりも優先的に論理セルを配置する領域として選択されることが好ましい。
【００４７】
以上のことから、後段入力ゲート２１に近い配線層に設けられた金属配線に配線可能で、且つその配線経路が短い空き領域が、優先的にフィルセル４０の配置領域として選択される。具体例を図７を参照して説明する。例えば、ステップＳ１２において、金属配線Ｍ１との間に配線可能な空き領域は検出されず、金属配線Ｍ２に配線可能な空き領域として空き領域Ｂ１、Ｂ２が検出され、金属配線Ｍ３に配線可能な空き領域として空き領域Ｂ３〜Ｂ５が検出されたものとする。この場合、空き領域Ｂ３〜Ｂ５より、空き領域Ｂ１、Ｂ２が優先的にフィルセル４０の配置領域として選択される。又、空き領域Ｂ１の方が空き領域Ｂ２よりも金属配線Ｍ２に近い（配線経路が短い）ため、空き領域Ｂ１がフィルセル４０の配置領域として選択される。
【００４８】
レイアウト修正部２５２は、空き領域に配置されたフィルセル４０内のゲート４１と、金属配線とを接続する（ステップＳ１４）。図１０に示す一例では、フィルセル４０として空き領域Ｂ１に配置されたインバータセルの入力ゲート（フィルセル内ゲート４１）が、金属配線Ｍ２に接続される。入力ゲートと金属配線Ｍ２とは、新たに配置された金属配線Ｍ１０を介して接続される。ゲート面積不足量２００以上の面積を有するフィルセル内ゲート４１が金属配線に接続されることで、金属配線Ｍ３の形成時におけるアンテナ比がアンテナ基準２３０以下となりアンテナエラーが解消される。
【００４９】
図１１は、図１０におけるＡ−Ａ’断面及びＡ−Ｂ断面を示す図である。図１１を参照して、フィルセル４０内ゲート４１は、第１配線層に設けられた金属配線Ｍ１０を介して第２配線層の金属配線Ｍ２に接続される。フィルセル内ゲート４１が金属配線２に接続されるため、第２配線層が形成されるプロセス以降に対するアンテナ比は、フィルセル内ゲート４１のゲート面積を考慮した値となる。このため、後段入力ゲート２１に近い下層側の金属配線にフィルセル内ゲート４１を接続することで、配線プロセスにおける早い段階からアンテナ比を改善することができる。
【００５０】
レイアウト修正部２５２は、図１０及び図１１に示すように修正したレイアウトパタンに基づいて、レイアウトデータ２２０を更新する。図示しない解析ツールは更新されたレイアウトデータ２２０を用いて、レイアウトが修正された回路に対しタイミング検証を行う。図１２は、図１０に示す前段論理セル１０、後段論理セル２０、及びフィルセル４０の構成を示す等価回路図である。アンテナエラーとなる金属配線（例えば金属配線Ｍ３）は長配線であるため、非常に大きな配線容量を有している。一方、金属配線に接続するフィルセル４０は、図１２に示すように出力端が開放状態となっており、論理動作しない。このため、フィルセル４０への入力容量は、配線容量に比べて無視できる程小さい。又、本発明では、空き領域にフィルセルを挿入しているため、前段論理セル１０と後段論理セル１０との間の配線長や、論理セルの配置位置及び駆動能力等のレイアウトを変更せずにアンテナ比をアンテナ基準２３０以下にしている。以上のことから、金属配線に接続したフィルセル４０によって、後段論理セル２０への入力信号や後段論理セル２０からの出力信号のタイミング（遅延時間）に対する影響は非常に小さく、フィルセル４０の挿入前後におけるタイミング変動は非常に小さい。このように、本発明では、アンテナエラーを解消するためのレイアウト修正を行っても遅延変動が小さいため、レイアウト修正後のタイミング調整を容易に行うことができる。
【００５１】
又、アンテナエラーを解消するために挿入するフィルセル４０として、多様なゲート面積を有するプリミティブセル（スタンダードセル）を利用することができるため、従来技術のように、新たなセル（例えば保護ダイオードセル）を用意する必要がない。更に、従来技術のようなセルを挿入する方法やセルを置換する方法では、アンテナエラーが起きたセルのファンクション（回路要素）に応じたセルを選択する必要がある。このため、従来技術では、ファンクションやゲート面積の異なる様々なバリエーションの論理セルを用意する必要がある。一方、本願発明では、不足量以上のゲート面積を有していれば、どのような論理セルでもアンテナエラーを解消するフィルセル４０として使用できるため、回路設計に際して予め用意されたセルライブラリ２１０を利用することができる。
【００５２】
製造プロセスでは、更新されたレイアウトデータ２２０を用いてシリコン基板表面にマスクが形成され、エッチング等の処理を経て半導体集積回路が作製される。本発明では、空き領域にプラズマダメージを軽減するための論理セル（フィルセル４０）が挿入されている。このため、回路面積を増大するすることなくプラズマダメージが軽減された半導体集積回路を製造することができる。
【００５３】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、ゲート面積不足量２００以上のゲート面積を有する論理セルをフィルセル４０として選択していたが、ゲート面積の総和がゲート面積不足量以上となれば、追加するフィルセル４０は複数でも構わない。この場合、例えば、図１４に示すフローに従ってレイアウトが修正される。
【００５４】
図１４を参照して、レイアウト修正部２５２は、レイアウトデータ２２０からチップ上の空き領域を検索する（ステップＳ２１）。次に、検索された空き領域の配置優先度を決定する（ステップＳ２２）。配置優先度は、上述と同様に後段入力ゲート２１に最も近い空き領域から順に高く設定されることが好ましい。レイアウト修正部２５２は、ゲート面積テーブル２４０を参照して、ゲート面積の総和がゲート面積不足量２００以上となるまで、優先度高い空き領域から順に配置可能な論理セルを選択し、その数及び種類を決定する（ステップＳ２３）。レイアウト修正部２５２は、決定した論理セルを、論理動作を行わないフィルセルとして対応する空き領域に配置していく（ステップＳ２４）。最後に、レイアウト修正部２５２は、配置したフィルセル内のゲート電極と、最短経路内の金属配線とを接続する（ステップＳ２５）。このようにレイアウトを修正することで、金属配線から最短経路の空き領域を無駄なく使用してアンテナエラーを解消するためのフィルセルを配置することができる。
【図面の簡単な説明】
【００５５】
【図１】図１（ａ）は、パタン検証の対象となる回路の一例を示す平面図である。図１（ｂ）は、図１（ａ）に示す回路の等価回路図である。
【図２】図２（ａ）は、従来技術による方法でアンテナ比を改善するようにレイアウト修正された回路の一例を示す平面図である。図２（ｂ）は図２（ａ）の回路の等価回路図である。
【図３】図３（ａ）は、従来技術による方法でアンテナ比を改善するようにレイアウト修正された回路の一例を示す平面図である。図３（ｂ）は図３（ａ）の回路の等価回路図である。
【図４】図４は、本発明による設計支援装置の構成を示す図である。
【図５】図５は、ゲート面積テーブルの一例を示す図である。
【図６】図６は、本発明による設計支援装置の実施の形態における機能ブロック図である。
【図７】図７は、本発明に係るチップレイアウト済みの設計対象回路のレイアウトパタンの一部を示す平面図である。
【図８】図８は、図７におけるＡ−Ａ’断面図である。
【図９】図９は、本発明における設計支援装置の実施の形態におけるレイアウト修正動作を示すフロー図である。
【図１０】図１０は、本発明によるレイアウト修正後の設計対象回路のレイアウトパタンの一部を示す平面図である。
【図１１】図１１は、図１０におけるＡ−Ａ’及びＡ−Ｂ断面図である。
【図１２】図１２は、レイアウト修正後の等価回路を示す回路図である。
【図１３】図１３は、セルライブラリに登録されたインバータセルのレイアウトパタンの一例を示す図である。
【図１４】図１４は、本発明における設計支援装置の実施の形態におけるレイアウト修正動作をの一例を示すフロー図である。
【符号の説明】
【００５６】
１００：回路検証装置
１１０：ＣＰＵ
１２０：メモリ
１３０：記憶装置
１４０：入力装置
１５０：出力装置
１６０：バス
１０：前段論理セル
２０：後段論理セル
３０：論理セル配置領域
４０：フィルセル
５０：バッファセル
６０：論理セル
２００：ゲート面積不足量
２１０：セルライブラリ
２２０：レイアウトデータ
２３０：アンテナ基準
２４０：ゲート面積テーブル
２４１：ゲート面積
２４２：セルサイズ
２４３：セルファンクション
２５０：設計プログラム
２５１：アンテナ比検証部
２５２：レイアウト修正部
Ｍ１〜Ｍ５、Ｍ１０：金属配線
Ｂ１〜Ｂ６：空き領域
【図１】
2010016164.tif 000003
【図２】
2010016164.tif 000004
【図３】
2010016164.tif 000005
【図４】
2010016164.tif 000006
【図５】
2010016164.tif 000007
【図６】
2010016164.tif 000008
【図７】
2010016164.tif 000009
【図８】
2010016164.tif 000010
【図９】
2010016164.tif 000011
【図１０】
2010016164.tif 000012
【図１１】
2010016164.tif 000013
【図１２】
2010016164.tif 000014
【図１３】
2010016164.tif 000015
【図１４】
2010016164.tif 000016