(57)【要約】【課題】高速動作と低消費電力を実現可能な半導体記憶装置を提供する。【解決手段】例えば、ＤＲＡＭにおいて、メモリセルに接続されるセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂと、センスアンプに接続されるセンスアンプ内部ビット線ＢＩＴ，ＢＩＢと、ＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとをトランスファーゲート制御信号ＴＧ０に応じて接続・分離するトランスファーゲートとを設ける。ワード線ＷＬの活性化（ＡＣＴ）の際には、メモリセル情報がセンスアンプで増幅された後、ＴＧ０を非活性化することでＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとを分離し、センスアンプを非活性化する。読み出し（ＲＤ）の際には、ＴＧ０を活性化し、共通ソース線ＣＳＰ，ＣＳＮによってセンスアンプを活性化することでセンスアンプからの読み出しを行い、その後、再度ＴＧ０およびセンスアンプを非活性化する。【選択図】図３
2010061760.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
複数のビット線と、
記憶素子、および前記ワード線が活性状態の際に前記記憶素子を前記複数のビット線内の対応するビット線に接続するメモリセルトランジスタを含んだ複数のメモリセルと、
活性状態の際に前記複数のビット線の電圧の増幅ならびにラッチを行う複数のセンスアンプと、
活性状態の際に前記複数のビット線と前記複数のセンスアンプの間を導通させる複数のトランスファーゲートとを備え、
前記複数のトランスファーゲートおよび前記ワード線が活性状態にされ、前記複数のセンスアンプが活性状態にされた後、前記ワード線が活性状態のままで、前記複数のトランスファーゲートが非活性状態にされ、前記複数のビット線と前記複数のセンスアンプの間が非導通の状態で前記複数のセンスアンプが非活性状態にされることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
読み出し又は書き込み動作時には、前記ワード線が活性状態のままで、前記複数のトランスファーゲートが非活性状態から活性状態にされ、前記複数のビット線と前記複数のセンスアンプの間が導通の状態で前記複数のセンスアンプが非活性状態から活性状態にされることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記複数のセンスアンプのそれぞれは、
第１共通ノードにソースが接続された第１導電型の第１および第２ＭＩＳトランジスタと、
第２共通ノードにソースが接続された第２導電型の第３および第４ＭＩＳトランジスタとを備え、
前記第１および前記第３ＭＩＳトランジスタのゲートと前記第２および前記第４ＭＩＳトランジスタのドレインは、前記複数のビット線のいずれか１本に接続され、
前記第２および前記第４ＭＩＳトランジスタのゲートと前記第１および前記第３ＭＩＳトランジスタのドレインは、前記複数のビット線の他のいずれか１本に接続され、
前記複数のセンスアンプのそれぞれは、前記第１共通ノードが第１電圧に駆動され、前記第２共通ノードが前記第１電圧よりも低電圧となる第２電圧に駆動された際に活性状態にされることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
更に、活性状態の際に前記第１共通ノードに前記第１電圧を印加する前記第１導電型の第５ＭＩＳトランジスタを備え、
前記第１および前記第２ＭＩＳトランジスタのしきい値電圧は、前記第５ＭＩＳトランジスタのしきい値電圧よりも低いことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記第１電圧は、１．０Ｖ以下であり、
前記第１および前記第２ＭＩＳトランジスタのしきい値電圧は、０．３Ｖ未満であり、
前記第５ＭＩＳトランジスタのしきい値電圧は、０．３Ｖ以上であることを特徴とする半導体記憶装置。
【請求項６】
請求項３記載の半導体記憶装置において、
更に、活性状態の際に前記第２共通ノードに前記第２電圧を印加する前記第２導電型の第６ＭＩＳトランジスタを備え、
前記第３および前記第４ＭＩＳトランジスタのしきい値電圧は、前記第６ＭＩＳトランジスタのしきい値電圧よりも低いことを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記第１電圧は、１．０Ｖ以下であり、
前記第３および前記第４ＭＩＳトランジスタのしきい値電圧は、０．３Ｖ未満であり、
前記第６ＭＩＳトランジスタのしきい値電圧は、０．３Ｖ以上であることを特徴とする半導体記憶装置。
【請求項８】
請求項３記載の半導体記憶装置において、
前記複数のトランスファーゲートのそれぞれは、前記第２導電型の第７ＭＩＳトランジスタで構成され、
前記第７ＭＩＳトランジスタのしきい値電圧は、前記第３および前記第４ＭＩＳトランジスタのしきい値電圧よりも高いことを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記第１電圧は、１．０Ｖ以下であり、
前記第３および前記第４ＭＩＳトランジスタのしきい値電圧は、０．３Ｖ未満であり、
前記第７ＭＩＳトランジスタのしきい値電圧は、０．５Ｖ以上であることを特徴とする半導体記憶装置。
【請求項１０】
ワード線と、
複数のビット線と、
ローカルＩ／Ｏ線と、
記憶素子、および前記ワード線が活性状態の際に前記記憶素子を前記複数のビット線内の対応するビット線に接続するメモリセルトランジスタを含んだ複数のメモリセルと、
活性状態の際に前記複数のビット線の電圧の増幅ならびにラッチを行う複数のセンスアンプと、
活性状態の際に前記複数のセンスアンプの中から選択された１個のセンスアンプのラッチ情報を前記ローカルＩ／Ｏ線に結合させるカラムスイッチと、
活性状態の際に前記複数のビット線と前記複数のセンスアンプの間を導通させる複数のトランスファーゲートと、
第１起動パルス信号を順次遅延させて各種信号を生成する第１、第２、および第３遅延回路を含んだ第１タイミング生成回路とを備え、
前記第１タイミング生成回路は、
前記ワード線を活性状態にするワード線活性化信号と、
前記複数のトランスファーゲートを非活性状態にするトランスファーゲート非活性化信号と、
前記複数のセンスアンプを活性状態にするセンスアンプ活性化信号と、
前記複数のセンスアンプを非活性状態にするセンスアンプ非活性化信号とを生成し、
前記センスアンプ活性化信号は、前記ワード線活性化信号から前記第１遅延回路を経て生成され、
前記トランスファーゲート非活性化信号は、前記センスアンプ活性化信号から前記第２遅延回路を経て生成され、
前記センスアンプ非活性化信号は、前記トランスファーゲート非活性化信号から前記第３遅延回路を経て生成されることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記第２遅延回路は、前記センスアンプ活性化信号が前記第２遅延回路内を伝送中に再度前記センスアンプ活性化信号が入力された場合に、この伝送中のセンスアンプ活性化信号を消滅させる手段を有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１０記載の半導体記憶装置において、
さらに、第２起動パルス信号を順次遅延させて各種信号を生成する第４、第５、第６、第７および第８遅延回路を含んだ第２タイミング生成回路を備え、
前記第２タイミング生成回路は、前記トランスファーゲート非活性化信号、前記センスアンプ活性化信号および前記センスアンプ非活性化信号に加えて、前記複数のトランスファーゲートを活性状態にするトランスファーゲート活性化信号と、前記カラムスイッチを活性状態にするカラムスイッチ活性化信号と、前記カラムスイッチを非活性状態にするカラムスイッチ非活性化信号とを生成し、
前記センスアンプ活性化信号は、前記トランスファーゲート活性化信号から前記第４遅延回路を経て生成され、
前記カラムスイッチ活性化信号は、前記センスアンプ活性化信号から前記第５遅延回路を経て生成され、
前記カラムスイッチ非活性化信号は、前記カラムスイッチ活性化信号から前記第６遅延回路を経て生成され、
前記トランスファーゲート非活性化信号は、前記センスアンプ活性化信号から前記第７遅延回路を経て生成され、
前記センスアンプ非活性化信号は、前記トランスファーゲート非活性化信号から前記第８遅延回路を経て生成されることを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記第７遅延回路は、前記センスアンプ活性化信号が前記第７遅延回路内を伝送中に再度前記センスアンプ活性化信号が入力された場合に、この伝送中のセンスアンプ活性化信号を消滅させる手段を有することを特徴とする半導体記憶装置。
【請求項１４】
請求項１０記載の半導体記憶装置において、
さらに、第３起動パルス信号を遅延させて各種信号を生成する第９遅延回路を含んだ第３タイミング生成回路を備え、
前記第３タイミング生成回路は、
前記複数のトランスファーゲートを活性状態にするトランスファーゲート活性化信号と、
前記ワード線を非活性状態にするワード線非活性化信号とを生成し、
前記トランスファーゲート活性化信号は、前記ワード線非活性化信号から前記第９遅延回路を経て生成されることを特徴とする半導体記憶装置。
【請求項１５】
ワード線と、
複数のビット線と、
記憶素子、および前記ワード線が活性状態の際に前記記憶素子を前記複数のビット線内の対応するビット線に接続するメモリセルトランジスタを含んだ複数のメモリセルと、
活性状態の際に前記複数のビット線の電圧の増幅ならびにラッチを行う複数のセンスアンプと、
活性状態の際に前記複数のビット線と前記複数のセンスアンプの間を導通させる複数のトランスファーゲートと、
第１状態において前記複数のビット線をリフレッシュするリフレッシュ手段とを備え、
前記第１状態は、前記複数のトランスファーゲートおよび前記ワード線が活性状態にされ、前記複数のセンスアンプが活性状態にされた後、前記ワード線が活性状態のままで、前記複数のトランスファーゲートが非活性状態にされ、前記複数のビット線と前記複数のセンスアンプの間が非導通の状態で前記複数のセンスアンプが非活性状態にされた後の状態であり、
前記リフレッシュ手段は、前記複数のトランスファーゲートを非活性状態から活性状態に遷移させ、前記複数のセンスアンプを非活性状態から活性状態に遷移される第１動作を行うことを特徴とする半導体記憶装置。
【請求項１６】
請求項１５記載の半導体記憶装置において、
前記リフレッシュ手段は、前記第１動作の後、さらに、前記複数のトランスファーゲートを活性状態から非活性状態に遷移させ、前記複数のセンスアンプを活性状態から非活性状態に遷移させる第２動作を行うことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記第１動作および前記第２動作は、前記半導体記憶装置が外部からコマンドを受けた際に行われることを特徴とする半導体記憶装置。
【請求項１８】
請求項１６記載の半導体記憶装置において、
前記リフレッシュ手段は、さらに、前記ワード線が活性状態にされてからの時間を計測するタイマ回路を含み、
前記第１動作および前記第２動作は、前記タイマ回路の計測時間が予め設定した時間に達した際に行われることを特徴とする半導体記憶装置。
【請求項１９】
請求項１５記載の半導体記憶装置において、
前記リフレッシュ手段は、前記第１動作の後、さらに、前記ワード線を活性状態から非活性状態に遷移させ、その後、前記複数のセンスアンプを活性状態から非活性状態に遷移される第３動作を行い、
前記第１動作および前記第３動作は、前記ワード線を非活性化させるコマンドが入力された際に行われることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、低電源電圧、高速動作および低消費電力が求められる携帯機器用ＤＲＡＭ等の半導体記憶装置に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）においては、微細化が進むと共に内部の素子の信頼性を維持するために電源電圧を下げる必要がある。また特に携帯機器向けのＤＲＡＭにおいては電源電圧を下げて動作時およびセルフリフレッシュ状態での消費電力を低減する必要がある。
【０００３】
図１９は、本発明の前提として検討した従来技術の半導体記憶装置において、そのセンスアンプＳＡの構成例を示す回路図である。センスアンプＳＡ内には、プリチャージ回路ＰＣＣ、クロスカップルＣＣ、読み出し・書き込みポート（カラムスイッチ）ＩＯＰ、トランスファーゲートＴＧＣが含まれている。図２０は、図１９の動作例を示す動作波形図である。待機状態のメモリアレイでは、プリチャージ回路ＰＣＣにおいて、ビット線プリチャージ信号ＰＣが電源電圧ＶＣＣよりも高い昇圧レベルの電源電圧ＶＰＰに活性化されており、対となるビット線ＢＬ０Ｔ，ＢＬ０Ｂが、イコライズされると共にビット線プリチャージレベルにプリチャージされる。通常、ビット線電圧となる電源電圧ＶＤＬは、チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベルに設定される。ビット線プリチャージレベルは、この中点（ＶＤＬ／２）に設定される。このときトランスファーゲートＴＧＣは、トランスファーゲート制御信号ＴＧ０，ＴＧ１がともにＶＰＰレベルであるためオン状態となり、対となるセンスアンプ内部ビット線ＢＩＴ，ＢＩＢおよび対となるセンスアンプ外部ビット線（ＢＬ０Ｔ，ＢＬ０ＢおよびＢＬ１Ｔ，ＢＬ１Ｂ）がすべてＶＤＬ／２にプリチャージされている。
【０００４】
アクティベートコマンド（ＡＣＴ）がチップ外部から入力されると、ＰＣが０Ｖに非活性化され、プリチャージが解除されるとともに、ＴＧ１が非活性化され、図１９での上側のメモリアレイがセンスアンプから切り離される。また、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢがＶＤＬ／２レベルから周辺回路用電圧レベルの電源電圧ＶＣＬにプリチャージされる。その後ワード線ＷＬがＶＰＰレベルに活性化され、ビット線ＢＬ０Ｔ、およびセンスアンプ内部ビット線ＢＩＴに信号が発生する。続いてセンスアンプにおいて、Ｎ側共通ソース線ＣＳＮをＶＤＬ／２から０Ｖに駆動し、Ｐ側共通ソース線ＣＳＰをＶＤＬ／２からＶＤＬに駆動する。するとセンスアンプ内部ビット線ＢＩＴ，ＢＩＢ、センスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂの電位差が増幅され、図２０に示すようにＢＬ０ＴがＶＤＬ、ＢＬ０Ｂが０Ｖになる。
【０００５】
この後、リードコマンド（ＲＤ）が入力されると列選択線ＹＳがＶＣＬレベルに活性化され読み出し・書き込みポート（カラムスイッチ）ＩＯＰがオンすると、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢに電位差が生じる。これを図示しないメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢでメインアンプに伝え、ＶＣＬレベルの振幅まで増幅したあと、チップ外部に出力する。
【０００６】
このようなセンスアンプＳＡ周りの回路構成に関連して、例えば、特許文献１（特開２０００−２５１４７４号公報）においては、アクティブスタンバイ時にＶＤＬのメモリセルからＶＳＳのビット線へ流れるサブスレッショルドリークを低減する手法が示されている。具体的には、クロスカップルをトランスファーゲートの両側に２個用意し、アクティブスタンバイ時にトランスファーゲートを切って、ビット線側のクロスカップル（センスアンプ）を非活性化し、ビット線をＶＤＬ／２にプリチャージする。この際、メモリセル情報は、もう一方の活性化されているクロスカップル（ラッチ回路）で保持される。また、例えば、特許文献２（特開平８−２４１５９４号公報）においては、ＶＤＬよりも小さい電圧（ＶＤＬ／３程度）をメモリセルに高速に書き込むための手法が示されている。具体的には、ΦＴで制御されるトランスファーゲートをセンスアンプ内部ビット線とセンスアンプ外部ビット線の間に配置し、ΦＳで制御されるトランスファーゲートをセンスアンプ内部ビット線とクロスカップルのゲート端子の間に配置する。センス動作時には、ΦＴを切って一旦センスアンプ中をＶＤＬに増幅した後、ΦＳを切ってセンスアンプのゲート端子をＶＤＬにしたまま、ΦＴをつないでＶＤＬ／３にビット線を増幅する。
【特許文献１】特開２０００−２５１４７４号公報
【特許文献２】特開平８−２４１５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
例えば、ＤＲＡＭ等においては、メモリセルへの書き込み電圧、すなわちセンスアンプの電源電圧を下げると、センスアンプがメモリセルから読み出された微小信号を増幅する時間が長くなる問題がある。これを避けるためにはセンスアンプ中のクロスカップルを構成するＭＯＳトランジスタのしきい値を下げることが有効であるが、アクティブスタンバイ（センスアンプにデータが保持された状態）での消費電流が増加する問題がある。
【０００８】
具体的に説明すると、図１９において、クロスカップルＣＣ内のＮＭＯＳトランジスタＭ１、およびＭ２を流れる電流をＩＬ１、およびＩＬ２とする。チップ全体で活性化されるセンスアンプ全体（例えば１２８ｋ個）のＩＬ１とＩＬ２を足した合計をＩＬとして図２１を説明する。図２１において、リーク電流ＩＬＳは、ＡＣＴコマンドを受けた後、センス動作時にピーク電流が流れた後のアクティブスタンバイ状態（Ａｃｔｉｖｅ−Ｓｔａｎｄｂｙ）において流れるＩＬである。これはＭＯＳトランジスタのサブスレッショルド電流であるため、ＭＯＳトランジスタのしきい値ＶＴを下げると急激に増加する。ここでＭＯＳトランジスタのしきい値ＶＴは、２５℃においてドレイン−ソース間に０．８Ｖを加えたときにドレイン電流が１００ｎＡ／μｍ流れるゲート−ソース間電圧として定義する。
【０００９】
図２１では、電源電圧ＶＤＬを０．８Ｖに下げたときの、ＩＬＳとＭ１、Ｍ２のしきい値ＶＴの関係が示されている。ＶＴが０．４Ｖ以上のときは、ＮＭＯＳトランジスタＭ１，Ｍ２のリーク電流は小さく、ＰＭＯＳトランジスタＭ３，Ｍ４のリーク電流で全体のリーク電流が決まっている。一方、ＶＴを０．３Ｖまで下げるとリーク電流のチップ全体のトータルが３００μＡに達し、以降急激に増加する。携帯機器向けＤＲＡＭのようにアクティブスタンバイ時のリーク電流のスペックが厳しい場合には、３００μＡ程度がセンスアンプにおけるリーク電流の限界値と考えられるため、クロスカップルにおけるＮＭＯＳトランジスタのＶＴの下限値は０．３Ｖになる。
【００１０】
図２２にセンス時間ｔＳと、Ｍ１，Ｍ２のしきい値ＶＴの関係を示す。センス時間はセンス開始からビット線間の電位差がＶＤＬの６０％まで増幅される点で定義している。しきい値０．３Ｖにばらつきを０．０５Ｖを加えたＶＴ＝０．３５Ｖの点ではセンス時間が１０ｎｓを超えてしまう。通常のＤＲＡＭのスペックを満たすには、センス時間は３〜４ｎｓ以下である必要があるが、これを満たすことが出来なくなる。したがって、電源電圧を０．８Ｖまで下げたときに、高速動作と低いスタンバイ電流を両立するセンスアンプ方式を実現することが非常に重要である。こうした中、前述した特許文献１および特許文献２の手法は、アクティブスタンバイ状態のセンスアンプ（クロスカップル）のリーク電流を低減しようとするものではなく、省電力化が困難なものとなっている。
【００１１】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。ＤＲＡＭにおけるメモリアレイ電圧を例えば１Ｖ以下に下げ、センスアンプのクロスカップルを構成するＭＯＳトランジスタのしきい値電圧を例えば０．１Ｖ程度に下げることで高速化を実現すると共に、このしきい値電圧を下げたことによりセンスアンプでの消費電流が大幅に増加しないようにする。すなわち、ワード線の活性化時（アクティブスタンバイ時）のリーク電流を低減するため、信号をセンスし、ビット線を増幅した後、ビット線とセンスアンプ間に設けたトランスファーゲートをオフにして、ビット線をセンスアンプから分離した後、センスアンプを非活性化する。この際に、メモリセル情報は、ビット線で保持される。また、読み出し又は書き込みを行う際には、トランスファーゲートをオンにして、ビット線とセンスアンプを接続した後、センスアンプを活性化する。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、高速動作を維持した状態で、省電力化が可能な半導体記憶装置を実現できる。具体的には、例えば、１Ｖ以下のメモリアレイ電圧での動作時にリーク電流を３００μＡ以下に低減し、センス時間を３ｎｓ程度に抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。さらに、以下の実施の形態においては、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一例としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることとする。
【００１５】
図１は、本発明の一実施の形態による半導体記憶装置において、折り返しビット線アレイを用いた場合のセンスアンプの構成例を示す回路図である。図２は、本発明の一実施の形態による半導体記憶装置において、開放型ビット線アレイを用いた場合のセンスアンプの構成例を示す回路図である。図１に示すように、折り返しビット線アレイを用いた場合、そのセンスアンプＳＡは、図１９に示したセンスアンプと同様の回路構成となるが、クロスカップルＬＶＴＣＣを構成するＮＭＯＳトランジスタＭ１，Ｍ２およびＰＭＯＳトランジスタＭ３，Ｍ４のしきい値ＶＴを０．１Ｖ程度まで下げていることに特徴がある。ここで、ＭＯＳトランジスタのＶＴは、図１９等での説明と同様に２５℃においてドレイン−ソース間に０．８Ｖを加えたときにドレイン電流が１００ｎＡ／μｍ流れるゲート−ソース間電圧として定義する。センスアンプＳＡの下側のビット線ＢＬ０Ｔ，ＢＬ０Ｂが選択される場合には、上側のトランスファーゲートＴＧＣを非活性化するためにトランスファーゲート制御信号ＴＧ１が０Ｖに非活性化され、上側のビット線ＢＬ１Ｔ，ＢＬ１Ｂは分離される。信号はビット線ＢＬ０ＴまたはＢＬ０Ｂのどちらかのビット線に発生し、これらのビット線がペアとして増幅される。
【００１６】
一方、開放型ビット線アレイを用いた場合のセンスアンプＳＡも、図１と同様に、クロスカップルＬＶＴＣＣを構成するＮＭＯＳトランジスタＭ１，Ｍ２およびＰＭＯＳトランジスタＭ３，Ｍ４のしきい値ＶＴを０．１Ｖ程度まで下げていることに特徴がある。このセンスアンプＳＡでは、下側のビット線ＢＬ０Ｔか上側のビット線ＢＬ０Ｂに信号が発生する。一般的な開放型ビット線アレイのセンスアンプでは、これらのビット線とセンスアンプを分離するトランスファーゲートＴＧＣは不要であるが、本実施の形態ではこれらを設けていることにも特徴がある。上下のトランスファーゲートＴＧＣは、同時に活性化・非活性化されるため、両方ともトランスファーゲート制御信号ＴＧ０で制御する。
【００１７】
図３は、図１および図２のセンスアンプの動作例を示す波形図である。図１のセンスアンプも図２のセンスアンプもほとんど同じ動作を行うため、同じ図で説明する。ただし、図２の開放型ビット線アレイ用のセンスアンプではＴＧ１は存在しないため無視する。図３において、待機状態のメモリアレイでは、プリチャージ回路ＰＣＣにおいて、ビット線プリチャージ信号ＰＣが電源電圧ＶＣＣよりも高い昇圧レベルの電源電圧ＶＰＰに活性化されており、対となるビット線ＢＬ０Ｔ，ＢＬ０Ｂがイコライズされ、ビット線プリチャージレベルにプリチャージされる。通常、ビット線電圧となる電源電圧ＶＤＬは、チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベルに設定する。ビット線プリチャージレベルは、この中点（ＶＤＬ／２）に設定される。このときトランスファーゲートＴＧＣは、ＴＧ０，ＴＧ１ともにＶＰＰレベルであり、オン状態であるため、センスアンプ内部ビット線対ＢＩＴ，ＢＩＢおよびセンスアンプ外部ビット線対（ＢＬ０Ｔ，ＢＬ０ＢおよびＢＬ１Ｔ，ＢＬ１Ｂ）が、すべてＶＤＬ／２にプリチャージされている。
【００１８】
アクティベートコマンド（ＡＣＴ）がチップ外部から入力されると、ＰＣが０Ｖに非活性化され、プリチャージが解除されるとともに、ＴＧ１が非活性化され、図１で上側のメモリアレイがセンスアンプＳＡから切り離される。また、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢがＶＤＬ／２レベルから周辺回路用電圧レベルの電源電圧ＶＣＬにプリチャージされる。その後ワード線ＷＬがＶＰＰレベルに活性化され、センスアンプ外部ビット線ＢＬ０Ｔ、およびセンスアンプ内部ビット線ＢＩＴに信号が発生する。続いてセンスアンプＳＡにおいて、Ｎ側共通ソース線ＣＳＮをＶＤＬ／２から０Ｖに駆動し、Ｐ側共通ソース線ＣＳＰをＶＤＬ／２からＶＤＬに駆動する。するとセンスアンプ内部ビット線ＢＩＴ，ＢＩＢおよびセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂにおいて、相補のビット線間の電位差が増幅され、図３に示すようにＢＬ０ＴがＶＤＬ、ＢＬ０Ｂが０Ｖになる。
【００１９】
図１および図２のセンスアンプＳＡでは、クロスカップルＬＶＴＣＣを構成するＭＯＳトランジスタのしきい値ＶＴを０．１Ｖ程度に下げているため、図２２で示したようにＶＤＬを０．８Ｖまで下げても３ｎｓ程度の高速なセンスが可能であるという特徴がある。またクロスカップルＬＶＴＣＣを構成するＭＯＳトランジスタのしきい値ＶＴを低くできると、チャネル不純物量をその他の周辺回路よりも少なくできる。このため、不純物量のばらつきによるしきい値のばらつきも小さくできるという利点がある。しきい値のばらつきが小さければより一層、電源電圧を低減することができる。
【００２０】
続いて、図１および図２のセンスアンプＳＡでは、この後のアクティブスタンバイ状態（Ａｃｔｉｖｅ−Ｓｔａｎｄｂｙ）においてトランスファーゲート制御信号ＴＧ０を立ち下げ、センスアンプ内部ビット線ＢＩＴ，ＢＩＢとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂを分離する。これにより、センスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂおよびメモリセルの蓄積ノードにはダイナミックに情報（電源電圧ＶＤＬまたは接地電圧ＶＳＳ）が保持される。その後、ＣＳＮおよびＣＳＰの駆動を停止すると（例えば後述する図１４等のＣＳ線ドライバＣＳＤにおけるセンスアンプイネーブル信号ＳＡＰ１Ｂ，ＳＡＮを非活性化すると）、クロスカップルＬＶＴＣＣを構成する低しきい値のＭＯＳトランジスタのリーク電流により、ＣＳＮ，ＣＳＰおよびＢＩＴ，ＢＩＢは急速にＶＤＬ／２に近づく。ＣＳＮ，ＣＳＰおよびＢＩＴ，ＢＩＢがほぼＶＤＬ／２になると、リーク電流が流れず、アクティブスタンバイ状態でのリーク電流ＩＬＳは無視できるほど小さくなる。
【００２１】
なお、ＣＳＮ，ＣＳＰがＶＤＬ／２になると、後述する図１４等のＣＳ線ドライバＣＳＤにおけるリーク電流が懸念されるが、ＣＳＤを構成するＭＯＳトランジスタは、標準的なＶＴ（例えば０．３Ｖ以上）を備えているため、特に問題は生じない。また、例えば、後述する図１４等のＣＳ線プリチャージ回路ＳＥＱを用いてＣＳＮ，ＣＳＰをＶＤＬ／２に駆動してもよいが、制御が複雑化すると共にこのプリチャージに伴う余分な電流も消費されるため、センスアンプイネーブル信号ＳＡＰ１Ｂ，ＳＡＮを非活性化し、ＣＳＮ，ＣＳＰを開放状態とするのみで十分である。
【００２２】
このように、本実施の形態によるセンスアンプＳＡを用いると、電源電圧（ＶＤＬ）を低下させても高速なセンス動作を実現すると同時に、チップ全体で小さなアクティブスタンバイ電流を実現することが可能となる。また、ＣＳＮやＣＳＰを駆動するドライバを構成するＭＯＳトランジスタは、クロスカップルＬＶＴＣＣを構成するＭＯＳトランジスタよりしきい値を高めるためチャネル不純物の量を多くしている。そうすると、不純物量のばらつきによるしきい値ばらつきはクロスカップルＬＶＴＣＣよりも増加するが、ドライバではゲート電圧が電源電圧で駆動されているため、しきい値ばらつきが回路動作に与える影響は小さく、問題はない。
【００２３】
続いてリード動作時を説明する。リードコマンド（ＲＤ）が入力されるとトランスファーゲート制御信号ＴＧ０が再び活性化され、センスアンプ内部ビット線ＢＩＴ，ＢＩＢとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂが接続される。するとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂから流れ込む電荷により、センスアンプ内部ビット線ＢＩＴ，ＢＩＢに電位差が生ずる。センスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂは寄生容量が大きいため、この電位差はＶＤＬの半分以上になる。したがってＮ側共通ソース線ＣＳＮをＶＤＬ／２から０Ｖに駆動し、Ｐ側共通ソース線ＣＳＰをＶＤＬ／２からＶＤＬに駆動すると高速に電位差が増幅される。これに続いて列選択線ＹＳがＶＣＬレベルに活性化され読み出し・書き込みポート（カラムスイッチ）ＩＯＰがオンすると、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢに電位差が生じる。これを図示しないメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢでメインアンプに伝え、ＶＣＬ振幅まで増幅したあと、チップ外部に出力する。読み出し時にはクロスカップルＬＶＴＣＣを構成するＮＭＯＳトランジスタＭ１，Ｍ２によってＬＩＯＴ，ＬＩＯＢを駆動するが、これらのＭＯＳトランジスタのしきい値を低減して駆動力を高めているため、センスアンプ電源電圧（ＶＤＬ）が低くなっても、高速な読み出しが可能になる。
【００２４】
その後、列選択線ＹＳが非活性化された後、再びアクティブスタンバイ状態（Ａｃｔｉｖｅ−Ｓｔａｎｄｂｙ）においてトランスファーゲート制御信号ＴＧ０を立ち下げ、センスアンプ内部ビット線ＢＩＴ，ＢＩＢとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂを分離し、Ｎ側共通ソース線ＣＳＮを０ＶからＶＤＬ／２に戻し、Ｐ側共通ソース線ＣＳＰをＶＤＬからＶＤＬ／２に戻し、クロスカップルＬＶＴＣＣのリーク電流を遮断する。したがって、本実施の形態のセンスアンプでは、電源電圧を低減しても、高速なデータ読み出しを実現すると同時に、チップ全体で小さなアクティブスタンバイ電流を実現することが可能となる。
【００２５】
ライト動作時については、図示していないが、メモリアレイの制御は同様である。列選択線ＹＳが活性化される前にＴＧ０、ＣＳＮ、ＣＳＰが活性化され、その後、ＬＩＯＴ，ＬＩＯＢからセンスアンプ内部ビット線ＢＩＴ，ＢＩＢ、センスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂにデータの書込みが行われる。特に反転データを書き込む場合は、メモリセルの蓄積ノードが十分反転するのに十分な時間を待って、ＴＧ０、ＣＳＮ、ＣＳＰを非活性化する。
【００２６】
プリチャージコマンド（ＰＲＥ）が入力された後は、ワード線ＷＬを非活性化した後、プリチャージ信号ＰＣ、トランスファーゲート制御信号ＴＧ０，ＴＧ１を活性化して、センスアンプ外部ビット線（ＢＬ０Ｔ，ＢＬ０ＢおよびＢＬ１Ｔ，ＢＬ１Ｂ）をイコライズして、ＶＤＬ／２にプリチャージし直す。さらにローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢもＶＣＬからＶＤＬ／２に復帰させる。
【００２７】
上記の動作では、センスアンプ外部ビット線上の電荷によってダイナミックにメモリセル情報を保持しているため、このビット線にリーク電流のパスがあると、ビット線振幅が減少し、情報が破壊されてしまう恐れがある。図４は、本発明の一実施の形態による半導体記憶装置において、そのメモリセル周りの構成例を示す断面図であり、ビット線のリーク電流パスの一例を示すものである。
【００２８】
各ＤＲＡＭメモリセルは、図４に示すように、半導体基板（Ｐウェル）ＰＷ上に形成されたＮＭＯＳトランジスタ（メモリセルトランジスタ）と、ビット線ＢＬの上部に形成されたスタックキャパシタとを有するものとなっている。図４においては、絶縁膜ＳｉＯ２によって分離された半導体基板ＰＷ内の活性領域ＡＴ上に、２本のワード線ＷＬが配置され、この２本のワード線ＷＬをメモリセルトランジスタのゲートとして、そのソース／ドレインとなるＮ型拡散層領域Ｎが半導体基板ＰＷ内に形成されている。
【００２９】
この２本のワード線ＷＬの間のＮ型拡散層領域Ｎ上には、コンタクトＣＢが配置され、その上部にビット線コンタクトＢＣが配置される。ビット線コンタクトＢＣ上には、ワード線の延伸方向と直交する方向に形成されたビット線ＢＬが配置される。一方、この２本のワード線ＷＬの外側のＮ型拡散層領域Ｎ上には、それぞれ、コンタクトＣＢが配置され、その上部に蓄積ノードコンタクトＳＣが配置される。蓄積ノードコンタクトＳＣの上部には、層間絶縁膜（図示せず）の孔の内壁に形成された凹型（シリンダ形状）の蓄積ノードＳＮが配置され、蓄積ノードＳＮの内側にはプレート電極ＰＬが埋め込まれており、これらが容量絶縁膜ＣＩを挟んでキャパシタＣｓを構成する。図５は、図４のＤＲＡＭメモリアレイのレイアウト構成例を示す平面図である。ここでは、全てのビット線ＢＬとワード線ＷＬの交点にＤＲＡＭメモリセルが設けられる開放型ビット線アレイの例を示している。
【００３０】
図４（および図５）において、第一のパス（ＬＰ１）は、ビット線ＢＬとＭＯＳトランジスタとのコンタクトを行うＮ型拡散層領域Ｎのリーク電流である。これは、メモリセルのリフレッシュ特性から判断して、拡散層１個あたり最大で１００ｆＡ程度になる。ただし発生頻度から考えると、１本のビット線上で複数のリークパスが発生する確率は低い。第二のパス（ＬＰ２）は、セルフアラインプロセスによりビット線用のコンタクトＣＢを形成する際に、ワード線ＷＬの側壁が破れることによるワード線−ビット線間のショートである。第三のパス（ＬＰ３）は、セルフアラインプロセスで蓄積ノードコンタクトＳＣを形成する際にビット線ＢＬの側壁が破れることによる蓄積ノード−ビット線間のショートである。
【００３１】
第二、第三のパスのようなウェハプロセス時の不良は、量産化が進んだ段階では発生確率が小さいため、無視できる。また、量産初期において、このような欠陥が含まれる場合にはアレイ単位で不良のないアレイと置換を行うことでリークパスの影響を無視できる。一方、第一のパスはＳｉ結晶のランダムな欠陥に起因しており、量産化が進んでも完全に取り除くことは困難である。図６は、図４のＤＲＡＭメモリセルにおいて、アクティブスタンバイ時のビット線の電圧変化を示す説明図であり、図５における第一のパスの影響を示すものである。
【００３２】
図６において、縦軸はフローティング状態のビット線ＢＬの電圧、横軸にアクティブスタンバイの時間（ｔ）を示している。リークパスの電流をＩＬＰ、ビット線容量をＣＢとすると、ビット線の電圧減少分ΔＶはＩＬＰ×ｔ／ＣＢで表される。現状のＤＲＡＭにおいてはＩＬＰ＝１００ｆＡ程度、ＣＢ＝１００ｆＦ程度である。また汎用ＤＲＡＭにおいては、ＡＣＴコマンドを受けてセンスアンプが活性化されてからＰＲＥコマンドを受けて、ビット線がプリチャージされるまでの最長時間（ｔＲＡＳ（ｍａｘ））はスペックで決められており、７０μｓ程度である。したがって、この期間のビット線電圧減少分ΔＶは上の式から最大で７０μＶ程度であり、ビット線ＢＬの電圧（例えば０．８Ｖ等）に比べて無視できるほど小さい。確率は小さいが、１本のビット線ＢＬに１０個の欠陥があったとしても、電圧減少分は０．７ｍＶであり、無視できるほど小さいことがわかる。
【００３３】
また、ビット線（センスアンプ外部ビット線）ＢＬからセンスアンプに向けたトランスファーゲートＴＧＣを介するリークも問題である。これを防ぐためにはトランスファーゲートＴＧＣを構成するＮＭＯＳトランジスタのしきい値ＶＴを十分高くしておく必要がある。ＭＯＳトランジスタのＶＴを２５℃において１００ｎＡ／μｍ流すゲート電圧として定義すると、トランスファーゲートＴＧＣのチャネル幅は０．１μｍ、サブスレッショルドスイングは０．１Ｖ／ｄｅｃ、温度上昇によるＶＴの低下分は０．１Ｖ程度であるので、リーク電流を１ｐＡまで許容する場合、必要なしきい値は０．５Ｖとなる。したがって、トランスファーゲートＴＧＣのしきい値を０．５Ｖ以上とすることが望ましい。このときトランスファーゲートＴＧＣのしきい値を高めてもビット線に高レベル側の電圧を書き込めるようにするために、ＶＰＰの値はビット線電圧ＶＤＬ＋０．５Ｖよりも高く設定するとよい。
【００３４】
ところで、チップの使い方により、ｔＲＡＳ（ｍａｘ）を非常に長くする場合には、このビット線の電圧減少を回復する必要がある。このためには、定期的にビット線リフレッシュ動作を行うとよい。図７は、本発明の一実施の形態による半導体記憶装置において、そのビット線リフレッシュ動作の一例を示す波形図である。アクティベートコマンド（ＡＣＴ）を受けてビット線上の信号をセンスアンプで増幅した後、トランスファーゲート制御信号ＴＧ０とセンスアンプを非活性化すると、センスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂは、フローティング状態でメモリセル情報を保持する。
【００３５】
一定の時間が経過した後、例えばＤＲＡＭチップ内のタイマ回路や、あるいはチップ外からのコマンドに基づいて、ＴＧ０が再び活性化され、センスアンプ内部ビット線ＢＩＴ，ＢＩＢとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂが接続される。するとセンスアンプ外部ビット線から流れ込む電荷により、センスアンプ内部ビット線に電位差が生ずる。センスアンプ外部ビット線は寄生容量が大きいため、この電位差はＶＤＬの半分以上になる。したがってＮ側共通ソース線ＣＳＮをＶＤＬ／２から０Ｖに駆動し、Ｐ側共通ソース線ＣＳＰをＶＤＬ／２からＶＤＬに駆動すると高速に電位差が増幅され、ビット線がＶＤＬおよびＶＳＳに復帰する。その後、ＴＧ０を立ち下げ、センスアンプ内部ビット線ＢＩＴ，ＢＩＢとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂを分離し、Ｎ側共通ソース線ＣＳＮを０ＶからＶＤＬ／２に戻し、Ｐ側共通ソース線ＣＳＰをＶＤＬからＶＤＬ／２に戻し、クロスカップルＬＶＴＣＣのリーク電流を遮断する。
【００３６】
このような動作により、長時間ビット線がフローティング状態にされ、ビット線電圧が減少しても、ビット線およびメモリセルに書き込まれている電圧を回復することができる。なお、タイマ回路を用いる場合、この回路は、例えば、ワード線ＷＬが活性化されてからの時間などを計測する。
【００３７】
図８は、本発明の一実施の形態による半導体記憶装置において、その第二のプリチャージ動作の一例を示す波形図である。なお、図８の動作は、図７とは異なる第二のビット線リフレッシュ動作とも言えるものである。図８において、アクティベートコマンド（ＡＣＴ）を受けてビット線上の信号をセンスアンプで増幅した後、トランスファーゲート制御信号ＴＧ０とセンスアンプを非活性化すると、ビット線はフローティング状態でメモリセル情報を保持する。プリチャージコマンド（ＰＲＥ）が入力されると、ＴＧ０が再び活性化され、センスアンプ内部ビット線ＢＩＴ，ＢＩＢとセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂが接続される。するとセンスアンプ外部ビット線から流れ込む電荷により、センスアンプ内部ビット線に電位差が生ずる。センスアンプ外部ビット線は寄生容量が大きいため、この電位差はＶＤＬの半分以上になる。したがってＮ側共通ソース線ＣＳＮをＶＤＬ／２から０Ｖに駆動し、Ｐ側共通ソース線ＣＳＰをＶＤＬ／２からＶＤＬに駆動すると高速に電位差が増幅され、ビット線がＶＤＬおよびＶＳＳに復帰する。
【００３８】
その後、ワード線ＷＬを非活性化した後、プリチャージ信号ＰＣ、トランスファーゲート制御信号ＴＧ１を活性化し、センスアンプ外部ビット線（ＢＬ０Ｔ，ＢＬ０ＢおよびＢＬ１Ｔ，ＢＬ１Ｂ）をイコライズして、ＶＤＬ／２にプリチャージし直す。さらにローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢもＶＣＬからＶＤＬ／２に復帰させる。図８の動作を用いると、ワード線ＷＬを非活性化する直前にビット線をリフレッシュするため、当該ワード線上のメモリセルに十分な電圧レベルの情報を書き戻すことができる。したがって、長時間ビット線がフローティング状態にされ、ビット線電圧が減少しても、全体として見るとビット線およびメモリセルに書き込まれている電圧を十分に回復することができる。また、図８の動作は、プリチャージコマンド（ＰＲＥ）を利用して行っているため、図７の動作と比較すると、実現が容易と言える。
【００３９】
図９は、本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリブロックの構成例を示すものである。図９（ａ）に示すメモリチップＣＨＩＰは、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、メモリブロックＢＬＫとに大きく分けられる。制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路ＤＱＣは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
【００４０】
メモリブロックＢＬＫには、例えば図９（ｂ）に示すように、複数のアレイ状に配置されたメモリアレイＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。また、メモリブロックＢＬＫの外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣおよびメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣ並びにアレイ制御回路ＡＣＣが配置される。
【００４１】
図１０は、図９のメモリブロックにおいて、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。センスアンプ列ＳＡＡ内のセンスアンプＳＡは、メモリアレイＡＲＹに対して上下に交互配置され、上下のメモリアレイ内のビット線ＢＬに共通接続される。同様に、サブワードドライバ列ＳＷＤＡ内のサブワードドライバＳＷＤは、メモリアレイに対して左右に交互配置され、左右のメモリアレイ内のワード線ＷＬに共通接続される。このように配置することにより、センスアンプ列内において、センスアンプ間のピッチを、メモリアレイ内のビット線間のピッチの２倍に広げることができ、また、サブワードドライバ列内において、サブワードドライバ間のピッチを、メモリアレイ内のワード線間のピッチの２倍に広げることができるため、微細化が容易となる。またセンスアンプ列にはローカルＩ／Ｏ線ＬＩＯが配置され、ローカルＩ／Ｏ線はクロスエリアＸＰでスイッチＳＷを介して、メインＩ／Ｏ線ＭＩＯと接続される。
【００４２】
図１１、図１２は、図９のメモリブロックにおいて、そのメモリアレイ内の詳細な構成例を示す回路図である。図１１、図１２に示すように、メモリアレイＡＲＹは、複数のメモリセルＭＣから構成されている。各メモリセルＭＣは、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（メモリセルトランジスタ）および１個のキャパシタＣｓで構成される。図１１では、折返し型ビット線方式のアレイを用いており、全てのワード線とビット線の交点の半分にメモリセルＭＣが配置されている。また左右に隣接するビット線ＢＬｍＴおよびＢＬｍＢがビット線対としてセンスアンプＳＡに接続されている。メモリセルトランジスタのソース・ドレインの一方は、ＢＬｍＴ又はＢＬｍＢに接続され、ソース・ドレインの他方は、蓄積ノードＳＮに接続され、ゲートはワード線ＷＬに接続される。キャパシタＣｓの一方の端子は、蓄積ノードＳＮに接続され、他方の端子はプレート電極ＰＬに接続される。この場合のセンスアンプＳＡには、図１の構成例が適用される。
【００４３】
一方、図１２では、開放型ビット線方式のアレイを用いており、全てのワード線とビット線の交点にメモリセルＭＣが配置されている。このためメモリセルサイズを縮小できる効果がある。上下の別のアレイ内のビット線ＢＬｍＴおよびＢＬｍＢがビット線対としてセンスアンプＳＡに接続されている。この場合のセンスアンプＳＡには、図２の構成例が適用される。なお、メモリセルＭＣの構成は、図１１と同様である。また、メモリアレイＡＲＹ内の各ビット線ＢＬｍＴ，ＢＬｍＢは、交互に異なるセンスアンプ列ＳＡＡに接続され、各センスアンプＳＡは、両側に隣接するメモリアレイ内のビット線で共有される。これに伴い各センスアンプ列ＳＡＡ内では、隣接するセンスアンプＳＡがビット線１本分のスペースを挟んで配置されることになる。このような配置をとることにより、センスアンプＳＡ間のピッチが緩和されるためレイアウトが容易となり、微細化が可能となる。
【００４４】
図１３は、図９のメモリブロックにおけるサブワードドライバ列の構成の一例を示す回路図である。サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤによって構成される。図１０にも示したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹの周辺に配置され、一つのサブワードドライバＳＷＤは左右に配置されるメモリアレイ内のワード線ＷＬを駆動する。また、サブワードドライバ列はメモリアレイに対して交互配置されているため、メモリアレイ内のワード線は１本おきに左右のサブワードドライバに接続される。
【００４５】
サブワードドライバＳＷＤは、ＮＭＯＳトランジスタ２個とＰＭＯＳトランジスタ１個で構成される。一方のＮＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮＭＯＳトランジスタは、ゲートに相補サブワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。ここでＶＫＫは、待機時のワード線電圧であり接地電位よりも低い負電圧である。ＰＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。一つのサブワードドライバ列上に４組のサブワードドライバ選択線ＦＸ０〜ＦＸ３が配線され、ＦＸ０〜ＦＸ３のそれぞれは、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬを活性化させる。
【００４６】
図１４は、図９のメモリブロックにおけるクロスエリアの構成の一例を示す回路図である。クロスエリアＸＰは、第一ローカルＩ／Ｏ線プリチャージ回路ＬＥＱ１と、第二ローカルＩ／Ｏ線プリチャージ回路ＬＥＱ２と、リードライトゲートＲＧＣと、ＣＳ線ドライバＣＳＤと、ＣＳ線プリチャージ回路ＳＥＱと、ＢＬＥＱ信号ドライバＥＱＤと、ＦＸ線ドライバＦＸＤと、トランスファーゲート制御信号ドライバＴＧＤが配置される。
【００４７】
第一ローカルＩ／Ｏ線プリチャージ回路ＬＥＱ１は、プリチャージ信号ＰＣが活性状態（相補プリチャージ信号ＢＬＥＱＢが‘Ｌ’レベル）のときに、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢをＶＤＬ／２にプリチャージする。第二ローカルＩ／Ｏ線プリチャージ回路ＬＥＱ２は、リード用イコライズ信号（ＬＩＯＰＣ２）が活性状態（相補リード用イコライズ信号ＬＩＯＰＣ２Ｂが‘Ｌ’レベル）のときに、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢを周辺回路用の電源電圧ＶＣＬにプリチャージする。リードライトゲートＲＧＣは、ゲート信号ＩＯＳ，ＩＯＳＢが活性化されたときに、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢとを接続する。
【００４８】
ＣＳ線ドライバＣＳＤは、Ｎ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動し、Ｐ側センスアンプイネーブル信号ＳＡＰ１Ｂが活性状態のときに、Ｐ側共通ソース線ＣＳＰを電源電圧ＶＤＬに駆動する。アクティブスタンバイ状態とプリチャージ状態でのリーク電流を低減するために、図３等でも説明したように、このＣＳＤを構成するＭＯＳトランジスタのしきい値は０．３Ｖ以上に設定される。ＣＳ線プリチャージ回路ＳＥＱは、プリチャージ信号ＰＣが活性状態（相補プリチャージ信号ＢＬＥＱＢが‘Ｌ’レベル）のときにＰ側およびＮ側共通ソース線ＣＳＰ，ＣＳＮをＶＤＬ／２にプリチャージする回路である。ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＰＣの相補信号となる相補プリチャージ信号ＢＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、相補サブワードドライバ選択線ＦＸＢ０〜ＦＸＢ３からの信号が入力され、その反転信号をサブワードドライバ選択線ＦＸ０〜ＦＸ３に出力する。
【００４９】
図１５は、図９のメモリブロックにおけるクロスエリアの他の構成例を示す回路図である。図１５に示すクロスエリアＸＰは、図１４のリードライトゲートＲＧＣをサブアンプＳＵＢＡに変更している点のみが異なる。ライト時には読み出しイネーブル信号ＲＳＡＮがＶＳＳに非活性化され、ＩＯＳがＶＣＬ、ＩＯＳＢがＶＳＳに活性化されてローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢとが接続される。リード時にはＩＯＳがＶＳＳ、ＩＯＳＢがＶＣＬに非活性化され、ＲＳＡＮがＶＣＬに活性化されて、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢの電圧差が高速に増幅され、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに出力される。
【００５０】
図１６（ａ）〜（ｄ）は、本発明の一実施の形態による半導体記憶装置において、そのタイミング発生回路の構成例を示す回路図である。図１７（ａ）〜（ｃ）は、図１６の動作例を示す波形図である。図１６に示すタイミング発生回路は、例えば、図９の半導体記憶装置における制御回路ＣＮＴＬまたはアレイ制御回路ＡＣＣ内に配置される。図１６（ａ）は、行系信号発生回路であり、アクティベート信号ＲＡＣＴからの各種信号の生成方法を示している。図１７（ａ）にタイミングチャートを示す。ＲＡＣＴは１ショットパルスであり、これを遅延回路ＤＬＹで遅延させて、プリチャージ非活性化信号ＴＰＣＤが生成され、さらにそれを遅延させて、ワード線活性化信号ＴＷＬＥが生成され、更に遅延させてＮ側センスアンプ活性化信号ＴＳＡＮＥおよびＰ側センスアンプ活性化信号ＴＳＡＰＥが生成される。
【００５１】
これをさらに後述する遅延ｔＡＤを持つ追加遅延回路ＡＤで遅延させて、トランスファーゲート非活性化信号ＴＴＧ０Ｄが生成され、更に遅延させて、Ｎ側センスアンプ非活性化信号ＴＳＡＮＤ、Ｐ側センスアンプ非活性化信号ＴＳＡＰＤが生成される。これらの信号を図１６（ｄ）に示したセット・リセットフリップフロップに入力することで、トランスファーゲート起動信号ＴＴＧ０、プリチャージ起動信号ＴＰＣ、ワード線起動信号ＴＷＬ、Ｎ側センスアンプ起動信号ＴＳＡＮ、Ｐ側センスアンプ起動信号ＴＳＡＰ１Ｂが生成される。それぞれの信号が活性化されている間、トランスファーゲート制御信号ＴＧ０、プリチャージ信号ＰＣ、ワード線ＷＬ、Ｎ側センスアンプイネーブル信号ＳＡＮ、Ｐ側センスアンプイネーブル信号ＳＡＰ１Ｂが活性化される。
【００５２】
図１６（ｂ）は、列系信号発生回路であり、リード時、ライト時に生成される列クロックＣＣＬＫからの各種信号の生成方法を示している。図１７（ｂ）にタイミングチャートを示す。ＣＣＬＫは１ショットパルスであり、これを遅延回路ＤＬＹで遅延させてトランスファーゲート活性化信号ＴＴＧ０Ｅが生成され、これを遅延させて、Ｎ側センスアンプ活性化信号ＴＳＡＮＥ、Ｐ側センスアンプ活性化信号ＴＳＡＰＥが生成される。その後、更に遅延を介して、列選択線活性化信号ＴＹＳＥ、列選択線非活性化信号ＴＹＳＤが順次生成される。つづいて、後述する遅延ｔＡＤを持つ追加遅延回路ＡＤで遅延させて、トランスファーゲート非活性化信号ＴＴＧ０Ｄが生成され、これを遅延させて、Ｎ側センスアンプ非活性化信号ＴＳＡＮＤ、Ｐ側センスアンプ非活性化信号ＴＳＡＰＤが生成される。これらの信号を図１６（ｄ）に示したセット・リセットフリップフロップに入力することで、トランスファーゲート起動信号ＴＴＧ０、Ｎ側センスアンプ起動信号ＴＳＡＮ、Ｐ側センスアンプ起動信号ＴＳＡＰ１Ｂ、列選択線起動信号ＴＹＳが生成される。それぞれの信号が活性化されている間、トランスファーゲート制御信号ＴＧ０、Ｎ側センスアンプイネーブル信号ＳＡＮ、Ｐ側センスアンプイネーブル信号ＳＡＰ１Ｂ、列選択線ＹＳが活性化される。
【００５３】
図１６（ｃ）は、プリチャージ信号発生回路であり、プリチャージ制御信号ＲＰＲＥからの各種信号の生成方法を示している。図１７（ｃ）にタイミングチャートを示す。ＲＰＲＥは１ショットパルスであり、これを遅延回路ＤＬＹで遅延させてワード線非活性化信号ＴＷＬＤが生成され、これを遅延させて、プリチャージ活性化信号ＴＰＣＥおよびトランスファーゲート活性化信号ＴＴＧ０Ｅが生成される。これらの信号を図１６（ｄ）に示したセット・リセットフリップフロップに入力することでワード線起動信号ＴＷＬ、プリチャージ起動信号ＴＰＣ、トランスファーゲート起動信号ＴＴＧ０が生成される。それぞれの信号が活性化されている間、ワード線ＷＬ、プリチャージ信号ＰＣ、トランスファーゲート制御信号ＴＧ０が活性化される。
【００５４】
図１８は、図１６における追加遅延回路ＡＤを示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図１８（ａ）に示す追加遅延回路ＡＤは、例えば、入力端子ＩＮからの１ショットパルス信号からリセット信号ＲＳＴを生成する遅延回路ＤＬＹおよび論理ゲートＧＴ１と、このＲＳＴが２入力の一方に入力され、２入力の他方に前段の出力が入力される複数段の論理ゲート（アンド回路）ＧＴ２から構成される。ＩＮは、初段の論理ゲートＧＴ２における２入力の他方に接続され、最終段の論理ゲートＧＴ２の出力が出力端子ＯＵＴに接続される。
【００５５】
図１８（ｂ）に示すように、入力端子ＩＮに‘Ｈ’レベルの１ショットパルスが入力されると、遅延回路ＤＬＹの‘Ｌ’パルス幅を備えたＲＳＴが生成され、各論理ゲートＧＴ２の出力を‘Ｌ’レベルにリセットする。その後、ＲＳＴが‘Ｈ’レベルに戻ると、ＩＮからの‘Ｈ’レベルとのアンド論理により初段のＧＴ２の出力（Ｎ１）に１ショットの‘Ｈ’パルス信号が生成され、各段のＧＴ２を介してＯＵＴに向けて順次伝送される。一方、この伝送途中で、ＩＮより再度１ショットパルス信号が入力されると、ＲＳＴにより各論理ゲートＧＴ２の出力が‘Ｌ’レベルにリセットされ、この伝送途中の‘Ｈ’パルス信号が消滅すると共に、再度初段のＧＴ２より‘Ｈ’パルス信号の伝送が始まる。したがって、最後にＩＮに１ショットパルスが入力されてから複数段のＧＴ２の遅延時間ｔＡＤだけ経過した際にＯＵＴにパルスが出力されることになる。
【００５６】
このような回路を用いることにより、ｔＡＤよりも短い間隔でアクティベートコマンドやリードコマンド、ライトコマンドが続けて入力される場合には、最後のコマンドからｔＡＤだけ時間が経過した後、トランスファーゲートＴＧＣ、Ｎ側センスアンプイネーブル信号ＳＡＮ、Ｐ側センスアンプイネーブル信号ＳＡＰ１Ｂが非活性化されるため、不必要にこれらの信号線が充放電されず、消費電力を低減することが可能になる。また、このような短い時間間隔でアクティベートコマンド、リードコマンド、ライトコマンドが入力される場合には、動作電流が大きいために、平均電流におけるセンスアンプのリーク電流分は無視できる。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００５８】
以上の実施の形態では、メモリセルをトランジスタと容量からなるＤＲＡＭとして説明したが、本実施の形態のセンスアンプはそれ以外のメモリにも適用可能である。特に多数のデータをセンスアンプに保持し、センスアンプに対してリード動作やライト動作を行うページモード動作を行う大容量メモリに対して有効であり、メモリセルがＦｅＲＡＭ、相変化メモリ、ＭＲＡＭ、Ｒｅ−ＲＡＭ、固体電界質メモリなどであってもよい。
【産業上の利用可能性】
【００５９】
本実施の形態による半導体記憶装置は、特に、高速動作および低消費電力が求められる携帯機器用ＤＲＡＭ等に適用して有益なものであり、これに限らず、各種メモリ製品全般に対して広く適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施の形態による半導体記憶装置において、折り返しビット線アレイを用いた場合のセンスアンプの構成例を示す回路図である。
【図２】本発明の一実施の形態による半導体記憶装置において、開放型ビット線アレイを用いた場合のセンスアンプの構成例を示す回路図である。
【図３】図１および図２のセンスアンプの動作例を示す波形図である。
【図４】本発明の一実施の形態による半導体記憶装置において、そのメモリセル周りの構成例を示す断面図であり、ビット線のリーク電流パスの一例を示すものである。
【図５】図４のＤＲＡＭメモリアレイのレイアウト構成例を示す平面図である。
【図６】図４のＤＲＡＭメモリセルにおいて、アクティブスタンバイ時のビット線の電圧変化を示す説明図であり、図５における第一のパスの影響を示すものである。
【図７】本発明の一実施の形態による半導体記憶装置において、そのビット線リフレッシュ動作の一例を示す波形図である。
【図８】本発明の一実施の形態による半導体記憶装置において、その第二のプリチャージ動作の一例を示す波形図である。
【図９】本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリブロックの構成例を示すものである。
【図１０】図９のメモリブロックにおいて、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。
【図１１】図９のメモリブロックにおいて、そのメモリアレイ内の詳細な構成例を示す回路図である。
【図１２】図９のメモリブロックにおいて、そのメモリアレイ内の他の詳細な構成例を示す回路図である。
【図１３】図９のメモリブロックにおけるサブワードドライバ列の構成の一例を示す回路図である。
【図１４】図９のメモリブロックにおけるクロスエリアの構成の一例を示す回路図である。
【図１５】図９のメモリブロックにおけるクロスエリアの他の構成例を示す回路図である。
【図１６】（ａ）〜（ｄ）は、本発明の一実施の形態による半導体記憶装置において、そのタイミング発生回路の構成例を示す回路図である。
【図１７】（ａ）〜（ｃ）は、図１６の動作例を示す波形図である。
【図１８】図１６における追加遅延回路を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。
【図１９】本発明の前提として検討した従来技術の半導体記憶装置において、そのセンスアンプの構成例を示す回路図である。
【図２０】図１９の動作例を示す動作波形図である。
【図２１】アクティブスタンバイ時の電流とＭＯＳトランジスタのしきい値の関係を示す図である。
【図２２】センス時間とＭＯＳトランジスタのしきい値の関係を示す図である。
【符号の説明】
【００６１】
ＡＣＣ  アレイ制御回路
ＡＤ  追加遅延回路
ＡＲＹ  メモリアレイ
ＡＴ  活性領域
ＢＣ  ビット線コンタクト
ＢＩＴ，ＢＩＢ  センスアンプ内部ビット線
ＢＬ  ビット線
ＢＬＥＱＢ，ＰＣ  プリチャージ信号
ＢＬＫ  メモリブロック
ＢＬｍＴ，ＢＬｍＢ  センスアンプ外部ビット線
ＣＢ  コンタクト
ＣＣ，ＬＶＴＣＣ  クロスカップル
ＣＨＩＰ  メモリチップ
ＣＩ  容量絶縁膜
ＣＮＴＬ  制御回路
ＣＳＤ  ＣＳ線ドライバ
ＣＳＮ  Ｎ側共通ソース線
ＣＳＰ  Ｐ側共通ソース線
Ｃｓ  キャパシタ
ＤＬＹ  遅延回路
ＤＱＣ  入出力回路
ＥＱＤ  ＢＬＥＱ信号ドライバ
ＦＸ，ＦＸＢ  サブワードドライバ選択線
ＦＸＤ  ＦＸ線ドライバ
ＧＴ  論理ゲート
ＩＯＰ  読み出し・書き込みポート
ＩＯＳ，ＩＯＳＢ  ゲート信号
ＬＥＱ  ローカルＩ／Ｏ線プリチャージ回路
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ  ローカルＩ／Ｏ線
ＬＰ  リークパス
Ｍ  ＭＯＳトランジスタ
ＭＡＡ  メインアンプ列
ＭＣ  メモリセル
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ  メインＩ／Ｏ線
ＭＷＬＢ  メインワード線
Ｎ  Ｎ型拡散層領域
ＰＣＣ  プリチャージ回路
ＰＬ  プレート電極
ＰＷ  半導体基板
ＲＡＣＴ  アクティベート信号
ＲＧＣ  リードライトゲート
ＲＳＡＮ  読み出しイネーブル信号
ＳＡ  センスアンプ
ＳＡＡ  センスアンプ列
ＳＡＮ  Ｎ側センスアンプイネーブル信号
ＳＡＰ１Ｂ  Ｐ側センスアンプイネーブル信号
ＳＣ  蓄積ノードコンタクト
ＳＥＱ  ＣＳ線プリチャージ回路
ＳＮ  蓄積ノード
ＳＵＢＡ  サブアンプ
ＳＷ  スイッチ
ＳＷＤ  サブワードドライバ
ＳＷＤＡ  サブワードドライバ列
ＴＧ  トランスファーゲート制御信号
ＴＧＣ  トランスファーゲート
ＴＧＤ  トランスファーゲート制御信号ドライバ
ＷＬ  ワード線
ＸＤＥＣ  行デコーダ
ＸＰ  クロスエリア
ＹＤＥＣ  列デコーダ
ＹＳ  列選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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