(57)【要約】【課題】電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の電界効果トランジスタ、その製造方法、及び半導体装置を提供すること【解決手段】本発明にかかるＪ−ＦＥＴ５１は、半絶縁性ＧａＡｓ基板１上に形成された第１導電型のチャネル層（Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３、７、アンドープＡｌＧａＡｓスペーサ層４、６、アンドープＩｎＧａＡｓチャネル層５）と、第１導電型のチャネル層上に形成された少なくとも１層以上の半導体層からなる上層半導体層と、上層半導体層に設けられたリセス内、又は上層半導体層の上に形成された第２導電型の半導体層（Ｃドープｐ＋−ＧａＡｓ層１８）と、第２導電型の半導体層上に接触して設けられたゲート電極１９と、上層半導体層の上に接触して設けられた窒化膜１６と、窒化膜１６上に形成され、窒化膜１６よりも膜厚の厚い酸化膜１７とを含むゲート絶縁膜と、を備えるものである。【選択図】図１
2010016089.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型のチャネル層と、
前記第１導電型のチャネル層上に形成された、少なくとも１層以上の半導体層からなる上層半導体層と、
前記上層半導体層に設けられたリセス内、又は前記上層半導体層の上に形成された第２導電型の半導体層と、
前記第２導電型の半導体層上に接触して設けられたゲート電極と、
前記上層半導体層の上に接触して設けられた窒化膜と、前記窒化膜上に形成され、前記窒化膜よりも膜厚の厚い酸化膜とを含むゲート絶縁膜と、を備える電界効果トランジスタ。
【請求項２】
前記窒化膜の膜厚は、１００ｎｍ以下である請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ゲート絶縁膜の膜厚は、２００ｎｍ以上である請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記上層半導体層を構成する半導体層のうち、最上に位置する半導体層は、Ｇａを含むことを特徴とする請求項１乃至３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
請求項１乃至４のいずれか１項に記載の電界効果トランジスタが同一基板上に複数形成された半導体装置であって、
前記上層半導体層に設けられた第１リセス内に、前記第２導電型の半導体層が設けられている第１電界効果トランジスタと、
前記上層半導体層に設けられた前記第１リセスと異なる深さの第２リセス内に、前記第２導電型の半導体層が形成されている第２電界効果トランジスタと、を有する半導体装置。
【請求項６】
請求項１乃至４のいずれか１項に記載の電界効果トランジスタが第１電界効果トランジスタとして形成された半導体装置であって、
前記第１電界効果トランジスタと同一基板上に、前記上層半導体層に接触して設けられたショットキーゲート電極を有する第２電界効果トランジスタがさらに形成されている半導体装置。
【請求項７】
半導体基板上に、第１導電型のチャネル層を形成し、
前記第１導電型のチャネル層上に、Ｇａを含む上層半導体層を形成し、
前記Ｇａを含む上層半導体層上に、窒化膜と酸化膜とを形成してゲート絶縁膜を形成し、
前記ゲート絶縁膜をマスクとして、第２導電型の半導体層を選択再成長し、
前記第２導電型の半導体層上に、ゲート電極を形成する電界効果トランジスタの製造方法。
【請求項８】
前記第２導電型の半導体層を４００℃以上の温度で選択再成長することを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【請求項９】
前記窒化膜の膜厚は、１００ｎｍ以下である請求項７又は８に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記ゲート絶縁膜の膜厚は、２００ｎｍ以上である請求項７乃至９のいずれか１項に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、その製造方法、及び半導体装置に関し、特に詳しくはｐ型半導体層をゲートに適用したｐｎ接合ゲート電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ｐ型半導体層をゲートに適用した接合型電界効果トランジスタ（Junction Field Effect Transistor：Ｊ−ＦＥＴ）は、ショットキーゲート電極を有するＧａＡｓ電界効果トランジスタよりも高いゲート順方向立ち上がり電圧を有する。このため、Ｊ−ＦＥＴは、ゲート電圧を大きく正にバイアスでき、最大ドレイン電流(Ｉｍａｘ)が高いという特徴がある。特に、選択再成長技術を用いてゲート電極直下のみにｐ型半導体層が形成されたＪ−ＦＥＴは、熱拡散法で形成されたｐｎ接合ゲートを有するＪ−ＦＥＴと比較し、しきい値電圧のウェハ面内均一性が良好であり、有望な素子構造として知られている（例えば、特許文献１、２）。
【０００３】
特許文献１には、半絶縁性ＧａＡｓ基板上に作製された選択再成長ｐｎ接合ゲートを有するＪ−ＦＥＴの例が開示されている（従来技術１）。図２３に従来技術１に係るＪ−ＦＥＴ８１の断面図を示す。
【０００４】
図２３において、Ｊ−ＦＥＴ８１は、半絶縁性ＧａＡｓ基板１上に、バッファー層２、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３、アンドープＡｌＧａＡｓスペーサ層４、アンドープＩｎＧａＡｓチャネル層５、アンドープＡｌＧａＡｓスペーサ層６、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層７、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、アンドープＩｎＧａＰストッパー層１０、アンドープＧａＡｓゲート埋め込み層１１、Ｓｉドープｎ型ＡｌＧａＡｓストッパー層１２、及びＳｉドープｎ型ＧａＡｓキャップ層１３が、順次積層された多層半導体層からなる。
【０００５】
Ｓｉドープｎ型ＡｌＧａＡｓストッパー層１２とＳｉドープｎ型ＧａＡｓキャップ層１３とには、第１リセスが形成されている。そして、この第１リセス内に、膜厚４００ｎｍの酸化膜３０がゲート絶縁膜として埋め込まれている。
【０００６】
また、アンドープＩｎＧａＰストッパー層１０とアンドープＧａＡｓゲート埋め込み層１１とには、第２リセスが形成されている。そして、この第２リセス内に、Ｃドープｐ＋−ＧａＡｓ層１８が埋め込まれている。
【０００７】
Ｓｉドープｎ型ＧａＡｓキャップ層１３上には、ソース電極１４及びドレイン電極１５が形成されている。また、第２リセスに埋め込まれたＣドープｐ＋−ＧａＡｓ層１８の上には、ゲート電極１９が形成されている。このように、Ｃドープｐ＋−ＧａＡｓ層１８上にゲート電極１１７が接触することによって、ｐｎ接合ゲートが形成される。
【０００８】
従来技術１では、ゲート部分を開口させた酸化膜３０をマスクに用いて、アンドープＩｎＧａＰストッパー層１０及びアンドープＧａＡｓゲート埋め込み層１１を選択的にエッチング除去して第２リセスが形成されている。そして、この第２リセス部分にＣ不純物を高濃度に添加したＧａＡｓ層を選択再成長して、Ｃドープｐ＋−ＧａＡｓ層１８が形成される。
【０００９】
また、特許文献２には、Ｚｎ気相拡散で形成したｐｎ接合ゲートを有するＪ−ＦＥＴの例が開示されている（従来技術２）。図２４に従来技術２に係るＪ−ＦＥＴ８２の断面図を示す。
【００１０】
図２４において、Ｊ−ＦＥＴ８２は、半絶縁性ＧａＡｓ基板３１の上層に設けられたｎチャネル領域３６と、その両端に設けられたｎ＋ソース領域３４及びｎ＋ドレイン領域３５と、ｎチャネル領域３６の上層の中央領域に設けられたｐ＋領域３７と、ｐ＋領域３７上に設けられたゲート電極３８と、ｎ＋ソース領域３４及びｎ＋ドレイン領域３５上に設けられたオーミック性接続のソース電極３９及びドレイン電極４０とを備えている。また、ゲート電極３８、ソース電極３９、及びドレイン電極４０を除いて基板全面に、保護膜が設けられている。この保護膜は、第１の保護膜として成膜された膜厚２０ｎｍの窒化膜３２と、第２の保護膜として成膜された膜厚２０ｎｍの酸化膜３３との２層の積層構造として形成されている。
【００１１】
従来技術２では、窒化膜３２及び酸化膜３３からなる保護膜をエッチングしてゲート形成領域上に開口を形成し、この保護膜をマスクとして開口からゲート形成領域にＺｎイオン注入を行っている。そして、熱処理を行ってＺｎ不純物を拡散させ、ｐ＋領域３７を形成している。
【００１２】
また、特許文献１には、窒化膜をゲート絶縁膜に有する選択再成長ｐｎ接合ゲートを有するＪ−ＦＥＴの例がさらに開示されている（従来技術３）。図２５に従来技術３に係るＪ−ＦＥＴ８３の断面図を示す。図２５に示すように、第１リセス内に、膜厚４００ｎｍの窒化膜４３がゲート絶縁膜として埋め込まれている。
【００１３】
一方、半導体集積回路の高機能化に伴い、Ｊ−ＦＥＴがショットキーゲートＦＥＴとモノリシック化された半導体装置が従来から広く知られている。図２６は、従来技術１のＪ−ＦＥＴ８１と同様に酸化膜３０をゲート絶縁膜に有するＪ−ＦＥＴ８４がショットキーゲートＦＥＴ８４ｂと同一基板上に形成された従来の半導体装置９１を示す断面図である。図２６において、半導体装置９１の第１領域には、Ｃドープｐ＋−ＧａＡｓ層１８を選択再成長して形成したｐｎ接合ゲートを有するＪ−ＦＥＴ８４が形成されている。この第１領域とアイソレーション領域５０で電気的に分離された第２領域には、ショットキーゲート電極４７を有するショットキーゲートＦＥＴ８４ｂが形成されている。
【００１４】
なお、図２６に示す半導体装置９１では、アンドープＩｎＧａＰストッパー層１０とアンドープＧａＡｓゲート埋め込み層１１との間にアンドープＡｌＧａＡｓ層４５が設けられている。ショットキーゲートＦＥＴ８４ｂでは、このアンドープＡｌＧａＡｓ層４５上に接触してショットキー電極４７が形成される。Ｊ−ＦＥＴ８４では、アンドープＩｎＧａＰストッパー層１０、アンドープＡｌＧａＡｓ層４５、及びアンドープＧａＡｓゲート埋め込み層１１に第２リセスが設けられ、この第２リセス内にＣドープｐ＋−ＧａＡｓ層１８が埋め込まれている。このように、半導体装置９１では、各層がＪ−ＦＥＴ８４とショットキーゲートＦＥＴ８４ｂとで共用されており、Ｊ−ＦＥＴ８４と同じ酸化膜３０がショットキーゲートＦＥＴ８４ｂのゲート絶縁膜にも用いられている。
【特許文献１】特開２００７−２７５９４号公報
【特許文献２】特開２０００−３２３４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来技術１では、ゲート−ドレイン間に高電圧が加わると、しきい値電圧がプラス側にシフトするという問題が発生する。これは、次のような理由によるものと考えられる。
【００１６】
選択再成長工程では、結晶性の良いＣドープｐ＋−ＧａＡｓ層１８を再成長するために、４００℃以上、好ましくは４５０℃以上の温度が必要となる。酸化膜３０は、４００℃以上の高温下において、接触するアンドープＧａＡｓゲート埋め込み層１１からＧａを吸い出し易いという性質がある（以下参考：Appl. Phys. Lett. 54, pp.2559, 1989）。そのため、Ｃドープｐ＋−ＧａＡｓ層１８の側面部や、その横のアンドープＧａＡｓゲート埋め込み層１１の表面からＧａが吸い出され、Ｇａ空孔に起因したトラップ準位が多量に形成される。このトラップ準位に負電荷が注入されて表面ポテンシャルが持ち上がり、チャネル内キャリア濃度が減少する。これにより、ゲート−ドレイン間に高電圧が加えられたときにしきい値電圧がシフトしてしまうと考えられる。
【００１７】
一方、従来技術２では、ＧａＡｓ基板３１と接触する第１の保護膜に、Ｇａの取り込みが少ない窒化膜３２を用いているとともに、Ｚｎ拡散に必要な温度は再成長工程で必要な温度（４００℃以上）と比較して低いため、Ｇａ吸い出しはほとんど発生しない。しかしながら、プラズマＣＶＤで成膜した窒化膜は、その膜中に多量の残留水素を含有する特徴がある。この残留水素は窒化膜を構成するシリコンと結合しているが、高電界が加えられると結合が切断され、未結合手に起因したトラップ準位が発生してしまう。そのため、このトラップ準位に起因したしきい値電圧シフトが発生する。
【００１８】
さらに、従来技術２で用いられるＺｎ熱拡散法は、拡散深さの制御が困難であり、しきい値電圧均一性が悪いという問題がある。また、保護膜上にオーバーハングして配設されるゲート電極３８のゲート庇４１部分は、半導体との間にゲート寄生容量４２を形成してしまう。図２４に示す従来技術２では、ゲート庇４１下の絶縁膜が４０ｎｍと薄いため、ゲート寄生容量４２は大きい。特に窒化膜３２は酸化膜３３より比誘電率が高いので、ゲート寄生容量４２はさらに増大してしまう。ゲート寄生容量４２の増大は、電力利得の低下など素子の高周波特性を大きく劣化させてしまうという問題がある。
【００１９】
また、従来技術３では、膜応力の大きな窒化膜４３を厚い膜厚で形成しているため、再成長後の降温時に大きな応力が発生し、結晶欠陥などを引き起こしてしまう。このため、長期信頼性が低いという問題がある。
【００２０】
このように、従来技術１〜３では、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性のＪ−ＦＥＴを実現することが困難であった。
【００２１】
また、従来の半導体装置９１では、ショットキーゲートＦＥＴ８４ｂもショットキーゲート電極４７の横に酸化膜／半導体界面を有することとなる。この界面には、前述のように、トラップ準位密度が多量に存在する。このため、電圧ストレスを加えると、しきい値電圧シフトが発生してしまう。
【課題を解決するための手段】
【００２２】
本発明にかかる電界効果トランジスタは、半導体基板上に形成された第１導電型のチャネル層（本発明にかかるＳｉドープｎ型ＡｌＧａＡｓ電子供給層３、アンドープＡｌＧａＡｓスペーサ層４、アンドープＩｎＧａＡｓチャネル層５、アンドープＡｌＧａＡｓスペーサ層６、及びＳｉドープｎ型ＡｌＧａＡｓ電子供給層７）と、前記第１導電型のチャネル層上に形成された、少なくとも１層以上の半導体層からなる上層半導体層と、前記上層半導体層に設けられたリセス内、又は前記上層半導体層の上に形成された第２導電型の半導体層（本発明にかかるＣドープｐ＋−ＧａＡｓ層１８）と、前記第２導電型の半導体層上に接触して設けられたゲート電極と、前記上層半導体層の上に接触して設けられた窒化膜と、前記窒化膜上に形成され、前記窒化膜よりも膜厚の厚い酸化膜とを含むゲート絶縁膜と、を備えるものである。このような構成にすることにより、再成長工程におけるＧａ吸い出しが低減され、ゲート絶縁膜／半導体界面近傍トラップ準位密度を低くすることができる。また、再成長後の降温時に発生する応力が小さくなり、応力起因の結晶欠陥発生を抑制できる。
【００２３】
また、本発明にかかる電界効果トランジスタの製造方法は、半導体基板上に、第１導電型のチャネル層を形成し、前記第１導電型のチャネル層上に、Ｇａを含む上層半導体層を形成し、前記Ｇａを含む上層半導体層上に、窒化膜と酸化膜とを形成してゲート絶縁膜を形成し、前記ゲート絶縁膜をマスクとして、第２導電型の半導体層を選択再成長し、前記第２導電型の半導体層上に、ゲート電極を形成するものである。このような方法により、再成長工程におけるＧａ吸い出しが低減され、ゲート絶縁膜／半導体界面近傍トラップ準位密度を低くすることができる。また、窒化膜中の残留水素が再成長工程での熱処理により低減され、高電圧バイアスが加えられて発生するトラップ準位密度を低くすることができる。
【発明の効果】
【００２４】
本発明によれば、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の電界効果トランジスタ、その製造方法、及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２６】
実施の形態１．
初めに、本実施の形態に係るＪ−ＦＥＴ５１の構成について、図１を用いて説明する。図１は、本実施の形態１に係るＪ−ＦＥＴ５１の断面図である。図１において、Ｊ−ＦＥＴ５１は、半絶縁性ＧａＡｓ基板１上に、バッファー層２（例えば膜厚４００ｎｍ）、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３（例えば膜厚４ｎｍ）、アンドープＡｌＧａＡｓスペーサ層４（例えば膜厚２ｎｍ）、アンドープＩｎＧａＡｓチャネル層５（例えば膜厚１５ｎｍ）、アンドープＡｌＧａＡｓスペーサ層６（例えば膜厚２ｎｍ）、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層７（例えば膜厚１０ｎｍ）、アンドープＡｌＧａＡｓ層８（例えば膜厚５ｎｍ）、アンドープＧａＡｓ層９（例えば膜厚５ｎｍ）、アンドープＩｎＧａＰストッパー層１０（例えば膜厚５ｎｍ）、アンドープＧａＡｓゲート埋め込み層１１（例えば膜厚１５ｎｍ）、Ｓｉドープｎ型ＡｌＧａＡｓストッパー層１２（例えば膜厚１０ｎｍ）、及びＳｉドープｎ型ＧａＡｓキャップ層１３（例えば膜厚１００ｎｍ）が、順次積層されている。
【００２７】
バッファー層２は、半絶縁性ＧａＡｓ基板１と、半絶縁性ＧａＡｓ基板１上に積層されている半導体層との界面に蓄積する不純物の影響を低減するために設けられた層である。例えば、バッファー層２は、アンドープＡｌＧａＡｓによって形成されている。
【００２８】
Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３とＳｉドープｎ型ＡｌＧａＡｓ電子供給層７は、アンドープＩｎＧａＡｓチャネル層５に高い電子密度を供給するために設けられた層である。このため、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３とＳｉドープｎ型ＡｌＧａＡｓ電子供給層７とには、例えば２×１０１８ｃｍ−３のＳｉ不純物が添加されている。Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３とＳｉドープｎ型ＡｌＧａＡｓ電子供給層７との２つの層でアンドープＩｎＧａＡｓチャネル層５を挟み込むことによって、アンドープＩｎＧａＡｓチャネル層５に高い電子密度を供給することができる。すなわち、これらＳｉドープｎ型ＡｌＧａＡｓ電子供給層３、アンドープＡｌＧａＡｓスペーサ層４、アンドープＩｎＧａＡｓチャネル層５、アンドープＡｌＧａＡｓスペーサ層６、及びＳｉドープｎ型ＡｌＧａＡｓ電子供給層７が、Ｊ−ＦＥＴ５１のチャネル層として機能する。
【００２９】
Ｊ−ＦＥＴでは、ゲート電圧によってアンドープＩｎＧａＡｓチャネル層５に流れる電流を制御している。すなわち、アンドープＩｎＧａＡｓチャネル層５に広がる空乏層の大きさによって制御が行われる。アンドープＩｎＧａＡｓチャネル層５は、アンドープＩｎＧａＡｓ層の代わりにアンドープＧａＡｓ層を用いてもよい。
【００３０】
なお、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、アンドープＩｎＧａＰストッパー層１０、及びアンドープＧａＡｓゲート埋め込み層１１は、Ｊ−ＦＥＴ５１のチャネル層上に形成された上層半導体層と以下呼ぶこととする。
【００３１】
Ｓｉドープｎ型ＡｌＧａＡｓストッパー層１２とＳｉドープｎ型ＧａＡｓキャップ層１３とには、第１リセスが形成されている。Ｓｉドープｎ型ＡｌＧａＡｓストッパー層１２及びＳｉドープｎ型ＧａＡｓキャップ層１３は、例えば４×１０１８ｃｍ−３のＳｉ不純物が添加されている。
【００３２】
本実施の形態では、この第１リセス内に、窒化膜１６（例えば膜厚５０ｎｍ）と酸化膜１７（例えば膜厚３５０ｎｍ）とがゲート絶縁膜として埋め込まれている。窒化膜１６は、第１リセスの底面からＳｉドープｎ型ＧａＡｓキャップ層１３の表面にかけて連続的に形成されている。すなわち、窒化膜１６は、第１リセスの底面において上層半導体層を構成する半導体層のうち最上に位置するアンドープＧａＡｓゲート埋め込み層１１と接し、第１リセスの側面においてＳｉドープｎ型ＡｌＧａＡｓストッパー層１２とＳｉドープｎ型ＧａＡｓキャップ層１３とに接している。そして、第１リセスの外側において、Ｓｉドープｎ型ＧａＡｓキャップ層１３上に窒化膜１６が配設されている。酸化膜１７は、この窒化膜１６の上に形成されている。窒化膜１６と酸化膜１７の合計膜厚が２００ｎｍ以上であることが好ましい。また、窒化膜１６は、酸化膜１７より膜厚が薄く、１００ｎｍ以下であることが好ましい。これにより、後述するゲート電極１９のゲート庇下寄生容量の増加を抑制することができ、高い高周波電力利得を得ることができる。また、膜厚１００ｎｍ以下の窒化膜１６を用いることにより、応力起因の結晶欠陥発生を防止でき、良好な長期信頼性を得ることができる。
【００３３】
また、上層半導体層には、第２リセスが形成されている。具体的には、上層半導体層を構成する半導体層のうち、アンドープＩｎＧａＰストッパー層１０とアンドープＧａＡｓゲート埋め込み層１１とに、第２リセスが形成されている。そして、この第２リセス内に、Ｃドープｐ＋−ＧａＡｓ層１８（例えば膜厚８０ｎｍ）が埋め込まれている。Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＩｎＧａＰストッパー層１０とアンドープＧａＡｓゲート埋め込み層１１とに接している。また、第２リセスの底面においてアンドープＧａＡｓ層９に接している。Ｃドープｐ＋−ＧａＡｓ層１８には、例えば１×１０２０ｃｍ−３のＣ不純物が添加されている。Ｃドープｐ＋−ＧａＡｓ層１８のｐ型不純物濃度は、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層７のｎ型不純物濃度よりも高いことが望ましく、４×１０１９ｃｍ−３以上であることが好ましい。これ以下の濃度では、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層７側に広がる空乏層幅よりもＣドープｐ＋−ＧａＡｓ層１８内に広がる空乏層幅が大きくなってしまうので好ましくない。
【００３４】
第２リセスに埋め込まれたＣドープｐ＋−ＧａＡｓ層１８の上には、ゲート電極１９が形成されている。ゲート電極１９は、酸化膜１７に接している。ゲート電極１９は、例えばＷＳｉで形成されている。このように、Ｃドープｐ＋−ＧａＡｓ層１８に対してオーミック電極となるゲート電極１９が接触することによって、ｐｎ接合ゲートが形成されている。
【００３５】
また、Ｓｉドープｎ型ＧａＡｓキャップ層１３上には、ソース電極１４及びドレイン電極１５が形成されている。ソース電極１４及びドレイン電極１５は、例えばＡｕＧｅ−Ｎｉ−Ａｕ合金層によって形成されている。ソース電極１４及びドレイン電極１５は窒化膜１６と酸化膜１７とに接している。
【００３６】
このような構成のＪ−ＦＥＴ５１は、Ｓｉドープｎ型ＧａＡｓキャップ層１３とＳｉドープｎ型ＡｌＧａＡｓストッパー層１２をエッチング除去して第１リセスを形成する。その後、本実施の形態では、この上から窒化膜１６と酸化膜１７とを順次成膜する。そして、酸化膜１７上のゲート形成領域にフォトレジストをパターニングする。このフォトレジストパターンを用いて、酸化膜１７と窒化膜１６をエッチング除去し、ゲート部分を開口させる。このとき、窒化膜１６は酸化膜１７よりもドライエッチング速度が速いため、図１に示すように、窒化膜１６が酸化膜１７から後退してサイドエッチ２０が形成される。
【００３７】
次に、ゲート部分が開口したこれら窒化膜１６及び酸化膜１７をマスクに用いて、アンドープＧａＡｓゲート埋め込み層１１とアンドープＩｎＧａＰストッパー層１０をエッチング除去して第２リセスを形成する。その後、ゲート部分が開口した同じ窒化膜１６及び酸化膜１７をマスクに用いて、第２リセス内にＣドープｐ＋−ＧａＡｓ層１８を選択再成長（エピタキシャル成長）させる。このときの再成長温度は４５０℃とする。選択再成長後、Ｃドープｐ＋−ＧａＡｓ層１８に対してオーミック電極となるゲート電極１９を形成する。以上のような工程を経て、ｐｎ接合ゲートを有するＪ−ＦＥＴ５１が完成する。
【００３８】
このようにして形成されたＪ−ＦＥＴ５１は、ゲート−ドレイン間に高電圧を加えても、その前後におけるしきい値電圧シフトが小さい。これについて、図２を用いて説明する。図２は、バイアス印加前後におけるしきい値電圧シフトのゲート−ドレイン間逆方向電圧依存性を示すグラフである。図２に示すように、−２０Ｖのゲート−ドレイン間電圧を加えたときのしきい値電圧シフト量は、従来技術１に係るＪ−ＦＥＴ８１では３５ｍＶであるのに対して、本実施の形態に係るＪ−ＦＥＴ５１では３ｍＶと非常に小さい。これは、再成長工程でのＧａ吸い出しが少ない窒化膜１６を、ｐｎ接合ゲート横に配設されたアンドープＧａＡｓゲート埋め込み層１１の上に接触して形成しているとともに、この窒化膜１６中の残留水素が再成長工程での熱処理により低減されるためである。アンドープＧａＡｓゲート埋め込み層１１表面近傍や窒化膜１６中のトラップ準位密度が低いので、高電圧下での注入負電荷量が低減され、その結果、しきい値電圧シフトが抑制される。
【００３９】
また、Ｊ−ＦＥＴ５１は、ゲート障壁の高いｐｎ接合ゲートを有しているため、高いゲート電圧を印加することができ、４３０ｍＡ／ｍｍ程度の高いＩｍａｘが得られる。さらに、選択エッチングにて形成した第２リセス内にＣドープｐ＋−ＧａＡｓ層１８を選択的に再成長してｐｎ接合を形成するため、しきい値電圧ばらつきの標準偏差を１５ｍＶ以下と小さくすることができる。
【００４０】
以上のように、本実施の形態では、ゲート絶縁膜をアンドープＧａＡｓゲート埋め込み層１１と接する側から窒化膜１６と酸化膜１７とを順次積層した２層構造とし、選択再成長によりｐｎ接合ゲートを形成している。これにより、再成長工程におけるＧａ吸い出しが低減され、ゲート絶縁膜／半導体界面近傍トラップ準位密度を低くすることができる。また、窒化膜１６中の残留水素が再成長工程での熱処理により低減され、高電圧バイアスが加えられて発生するトラップ準位密度を低くすることができる。従って、しきい値電圧シフトを抑制できる。
【００４１】
また、本実施の形態では、ゲート庇下のゲート絶縁膜の膜厚を２００ｎｍ以上と厚く形成するとともに、誘電率の高い窒化膜１６を１００ｎｍ以下と薄く形成している。これにより、ゲート庇下寄生容量の増加を抑制することができ、従来技術１とほぼ同じ値の高周波電力利得を得ることができる。また、１００ｎｍ以下の窒化膜が用いられているため、応力起因の結晶欠陥発生がほとんどなく、良好な長期信頼性を得ることができる。
【００４２】
なお、上記説明では、窒化膜１６を第１リセスの底面からＳｉドープｎ型ＧａＡｓキャップ層１３の上側の表面にかけて連続的に形成したが、窒化膜１６の配設される領域はこれに限るものではない。
【００４３】
図３は、本実施の形態１の別の実施例に係るＪ−ＦＥＴ５２の断面図である。図３に示すように、窒化膜１６を第１リセスの底面から側面にかけて連続的に形成してもよい。よって、Ｊ−ＦＥＴ５２の窒化膜１６は、第１リセスの底面においてアンドープＧａＡｓゲート埋め込み層１１と接し、第１リセスの側面においてＳｉドープｎ型ＡｌＧａＡｓストッパー層１２とＳｉドープｎ型ＧａＡｓキャップ層１３とに接している。すなわち、Ｊ−ＦＥＴ５２では、第１リセスの外側のＳｉドープｎ型ＧａＡｓキャップ層１３上には、窒化膜１６が配設されていない。そして、酸化膜１７は、この窒化膜１６の上からＳｉドープｎ型ＧａＡｓキャップ層１３の上側の表面にかけて連続的に形成される。よって、Ｊ−ＦＥＴ５２では、窒化膜１６は、ソース電極１４とドレイン電極１５とに接していない。
【００４４】
また、図４は、本実施の形態１のさらに別の実施例に係るＪ−ＦＥＴ５３の断面図である。図４に示すように、窒化膜を第１リセスの底面のみに形成してもよい。よって、Ｊ−ＦＥＴ５３の窒化膜１６は、第１リセスの底面においてアンドープＧａＡｓゲート埋め込み層１１と接している。すなわち、Ｊ−ＦＥＴ５３では、第１リセスの側面と、第１リセスの外側のＳｉドープｎ型ＧａＡｓキャップ層１３上とには、窒化膜１６が配設されていない。そして、酸化膜１７は、この窒化膜１６の上から第１リセスの側面を経てＳｉドープｎ型ＧａＡｓキャップ層１３の上側の表面まで連続的に形成される。よって、Ｊ−ＦＥＴ５２では、窒化膜１６は、ソース電極１４とドレイン電極１５とに接していない。
【００４５】
このように、窒化膜１６は、少なくとも第１リセスの底面に形成されていれば、Ｊ−ＦＥＴ５１と同様の効果を奏することができる。
【００４６】
実施の形態２．
本実施の形態に係るＪ−ＦＥＴ５４の構成について、図５を用いて説明する。図５は、本実施の形態２に係るＪ−ＦＥＴ５４の断面図である。実施の形態１では、図１に示すように窒化膜１６にはサイドエッチ２０が形成されていたが、本実施の形態では、図５に示すようにサイドエッチ２０が形成されていない。それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００４７】
図５において、本実施の形態では、窒化膜１６が酸化膜１７から後退することなく、窒化膜１６のゲート電極１９側パターン端部と、酸化膜１７のゲート電極１９側パターン端部とが同じ位置となる。このような構成のＪ−ＦＥＴ５４は、酸化膜１７と窒化膜１６をエッチング除去する際、異方性を高めたドライエッチング条件を適用することによって、形成する。以上のように、本実施の形態では、窒化膜１６にサイドエッチ２０が形成されていなくても、実施の形態１と同様の効果を奏することができる。
【００４８】
実施の形態３．
本実施の形態に係るＪ−ＦＥＴ５５の構成について、図６を用いて説明する。図６は、本実施の形態３に係るＪ−ＦＥＴ５５の断面図である。
【００４９】
図６に示すように、本実施の形態では、実施の形態１に係るＪ−ＦＥＴ５１のＳｉドープｎ型ＡｌＧａＡｓストッパー層１２に代えて、Ｓｉ不純物を高濃度に添加したＳｉドープｎ型ＩｎＧａＰストッパー層２１が形成されている。それ以外の構成については実施の形態１と同様であるため説明を省略する。ＩｎＧａＰ層は、ＡｌＧａＡｓ層よりも電子に対するポテンシャルバリアが低いため、Ｃドープｐ＋−ＧａＡｓ層１８からアンドープＩｎＧａＡｓチャネル層５への接触抵抗が低減される。そのため、ＩｎＧａＰを用いたＪ−ＦＥＴ５５は、ＡｌＧａＡｓを用いた場合よりも低いオン抵抗が得られる。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００５０】
実施の形態４．
本実施の形態に係るＪ−ＦＥＴ５６の構成について、図７を用いて説明する。図７は、本実施の形態４に係るＪ−ＦＥＴ５６の断面図である。
【００５１】
実施の形態１では、ゲート電極１９にＷＳｉを用いたが、ゲート電極１９の材料はこれに限るものではない。例えば、図７に示すように、ゲート電極２２にＴｉＮ−Ｐｔ−Ａｕを用いたＪ−ＦＥＴ５６であってもよい。それ以外の構成については実施の形態１と同様であるため説明を省略する。なお、ゲート電極２２は、Ｔｉ、Ａｌ、Ｐｔなど他の電極材料を用いてもよい。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００５２】
実施の形態５．
本実施の形態に係るＪ−ＦＥＴ５７の構成について、図８を用いて説明する。図８は、本実施の形態５に係るＪ−ＦＥＴ５７の断面図である。本実施の形態では、上層半導体層を構成する半導体層のうち、第２リセスが形成される層の構成が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００５３】
図８に示すように、本実施の形態では、実施の形態１に係るＪ−ＦＥＴ５１のアンドープＩｎＧａＰストッパー層１０及びアンドープＧａＡｓゲート埋め込み層１１に代えて、アンドープＩｎＧａＰ層２３（例えば膜厚２０ｎｍ）が形成されている。よって、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、及びアンドープＩｎＧａＰ層２３が上層半導体層を構成する。そして、このアンドープＩｎＧａＰ層２３に第２リセスが設けられている。Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＩｎＧａＰ層２３に接している。このように、第２リセスは、アンドープＧａＡｓゲート埋め込み層１１及びアンドープＩｎＧａＰストッパー層１０をエッチング除去して形成した実施の形態１に限定されない。本実施の形態においても、実施の形態１と同様の効果を奏することができる。
【００５４】
実施の形態６．
本実施の形態に係るＪ−ＦＥＴ５８の構成について、図９を用いて説明する。図９は、本実施の形態６に係るＪ−ＦＥＴ５８の断面図である。本実施の形態では、上層半導体層の構成が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００５５】
図９に示すように、本実施の形態では、実施の形態１に係るＪ−ＦＥＴ５１のアンドープＧａＡｓ層９、アンドープＩｎＧａＰストッパー層１０、及びアンドープＧａＡｓゲート埋め込み層１１に代えて、アンドープＧａＡｓ層２４（例えば膜厚２０ｎｍ）が形成されている。よって、アンドープＡｌＧａＡｓ層８、及びアンドープＧａＡｓ層２４が上層半導体層を構成する。そして、このアンドープＧａＡｓ層２４に第２リセスが設けられている。そのため、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＧａＡｓ層２４に接し、第２リセスの底面においてアンドープＡｌＧａＡｓ層８に接している。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００５６】
実施の形態７．
本実施の形態に係るＪ−ＦＥＴ５９の構成について、図１０を用いて説明する。図１０は、本実施の形態７に係るＪ−ＦＥＴ５９の断面図である。本実施の形態では、上層半導体層の構成が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００５７】
実施の形態１では、上層半導体層に第２リセスを設けたが、図１０に示すように、第２リセスの設けられていないＪ−ＦＥＴ５９とすることも可能である。この場合、アンドープＩｎＧａＰストッパー層１０とアンドープＧａＡｓゲート埋め込み層１１は形成しなくてよい。よって、アンドープＡｌＧａＡｓ層８、及びアンドープＧａＡｓ層９が上層半導体層を構成する。このＪ−ＦＥＴ５９では、Ｃドープｐ＋−ＧａＡｓ層１８は、窒化膜１６と酸化膜１７からなるゲート絶縁膜のゲート形成領域に設けられた開口部内に形成される。すなわち、Ｃドープｐ＋−ＧａＡｓ層１８は、上層半導体層の上に形成され、アンドープＧａＡｓ層９に接している。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００５８】
実施の形態８．
本実施の形態に係るＪ−ＦＥＴ６０の構成について、図１１を用いて説明する。図１１は、本実施の形態８に係るＪ−ＦＥＴ６０の断面図である。
【００５９】
実施の形態１では、ｐｎ接合ゲートを形成するｐ＋層がＣドープｐ＋−ＧａＡｓ層１８である場合について例示的に説明をしたが、これに限定されるものではない。例えば、図１１に示すように、Ｃドープｐ＋−ＧａＡｓ層１８に代えて、Ｃドープｐ＋−ＡｌＧａＡｓ層２５を選択再成長して形成したＪ−ＦＥＴ６０であってもよい。それ以外の構成については実施の形態１と同様であるため説明を省略する。このように、Ｃドープｐ＋−ＧａＡｓ層１８をエンハンスメント型ＦＥＴのｐｎ接合ゲートに適用する場合に限定されず、別種のｐ型不純物を添加した半導体層でも実施の形態１と同様の効果を奏することができる。
【００６０】
実施の形態９．
本実施の形態に係るＪ−ＦＥＴ６１の構成について、図１２を用いて説明する。図１２は、本実施の形態９に係るＪ−ＦＥＴ６１の断面図である。本実施の形態では、上層半導体層の構成が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００６１】
図１２に示すように、本実施の形態では、実施の形態１に係るＪ−ＦＥＴ５１のアンドープＡｌＧａＡｓ層８及びアンドープＧａＡｓ層９に代えて、アンドープＡｌＧａＡｓ層２６（例えば、膜厚１０ｎｍ）が形成されている。よって、アンドープＡｌＧａＡｓ層２６、アンドープＩｎＧａＰストッパー層１０、及びアンドープＧａＡｓゲート埋め込み層１１が上層半導体層を構成する。Ｊ−ＦＥＴ６１では、このアンドープＡｌＧａＡｓ層２６の上に選択再成長ｐｎ接合ゲートが形成される。すなわち、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの底面においてアンドープＡｌＧａＡｓ層２６に接している。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００６２】
実施の形態１０．
本実施の形態に係るＪ−ＦＥＴ６２の構成について、図１３を用いて説明する。図１３は、本実施の形態１０に係るＪ−ＦＥＴ６２の断面図である。本実施の形態では、チャネル層の構成が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００６３】
実施の形態１では、アンドープＩｎＧａＡｓチャネル層５を形成したが、これに限るものではない。例えば図１３に示すように、Ｓｉを高濃度に添加したＳｉドープｎ型ＧａＡｓチャネル層２７を有するＪ−ＦＥＴ６２とすることも可能である。この場合、Ｊ−ＦＥＴ６２には、Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層３、７、及びアンドープＡｌＧａＡｓスペーサ層４、６は形成されない。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００６４】
実施の形態１１．
本実施の形態に係るＪ−ＦＥＴ６３の構成について、図１４を用いて説明する。図１４は、本実施の形態１１に係るＪ−ＦＥＴ６３の断面図である。
【００６５】
実施の形態１では、膜厚８０ｎｍのＣドープｐ＋−ＧａＡｓ層１８を形成し、窒化膜１６と酸化膜１７との境界よりも高い位置まで選択再成長させた場合について例示的に説明したが、それに限定されるものではない。例えば、図１４に示すように、膜厚４０ｎｍのＣドープｐ＋−ＧａＡｓ層１８を選択再成長させたＪ−ＦＥＴ６３であってもよい。それ以外の構成については実施の形態１と同様であるため説明を省略する。このように、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの深さ以上の膜厚を有していればよい。本実施の形態においても、実施の形態１と同様の効果を奏することができる。
【００６６】
実施の形態１２．
本実施の形態に係るＪ−ＦＥＴ６４の構成について、図１５を用いて説明する。図１５は、本実施の形態１２に係るＪ−ＦＥＴ６４の断面図である。本実施の形態では、上層半導体層を構成する半導体層のうち、第２リセスが形成される層の構成が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
【００６７】
図１５に示すように、本実施の形態では、実施の形態１に係るＪ−ＦＥＴ５１のアンドープＩｎＧａＰストッパー層１０に代えて、アンドープＡｌＧａＡｓストッパー層４４が形成されている。よって、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、アンドープＡｌＧａＡｓストッパー層４４、及びアンドープＧａＡｓゲート埋め込み層１１が上層半導体層を構成する。そして、アンドープＧａＡｓゲート埋め込み層１１とアンドープＡｌＧａＡｓストッパー層４４とに、第２リセスが設けられている。よって、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＡｌＧａＡｓストッパー層４４とアンドープＧａＡｓゲート埋め込み層１１とに接している。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００６８】
実施の形態１３．
本実施の形態に係るＪ−ＦＥＴ６５の構成について、図１６を用いて説明する。図１６は、本実施の形態１３に係るＪ−ＦＥＴ６５の断面図である。
【００６９】
図１５に示すように、本実施の形態では、アンドープＩｎＧａＰ層２３がアンドープＧａＡｓゲート埋め込み層１１の上に形成されている。そして、アンドープＩｎＧａＰ層２３、アンドープＧａＡｓゲート埋め込み層１１、及びアンドープＩｎＧａＰストッパー層１０に、第２リセスが設けられている。よって、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＩｎＧａＰストッパー層１０と、アンドープＧａＡｓゲート埋め込み層１１と、アンドープＩｎＧａＰ層２３とに接している。なお、この場合、アンドープＩｎＧａＰ層２３とＳｉドープｎ型ＧａＡｓキャップ層１３の間にＳｉドープｎ型ＡｌＧａＡｓストッパー層１２を設けなくてもよい。よって、Ｓｉドープｎ型ＧａＡｓキャップ層１３に第１リセスが形成されている。それ以外の構成については実施の形態１と同様であるため説明を省略する。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００７０】
実施の形態１４．
本実施の形態に係るＪ−ＦＥＴ６６の構成について、図１７を用いて説明する。図１７は、本実施の形態１４に係るＪ−ＦＥＴ６６の断面図である。本実施の形態では、上層半導体層を構成する半導体層のうち、第２リセスが形成される層の構成が実施の形態１３と異なっていて、それ以外の構成については実施の形態１３と同様であるため説明を省略する。
【００７１】
図１７に示すように、本実施の形態では、実施の形態１３に係るＪ−ＦＥＴ６５のアンドープＧａＡｓゲート埋め込み層１１に代えて、アンドープＡｌＧａＡｓ層４５が形成されている。そして、アンドープＩｎＧａＰ層２３、アンドープＡｌＧａＡｓ層４５、及びアンドープＩｎＧａＰストッパー層１０に、第２リセスが設けられている。よって、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＩｎＧａＰストッパー層１０と、アンドープＡｌＧａＡｓ層４５と、アンドープＩｎＧａＰ層２３とに接している。このような場合であっても、実施の形態１と同様の効果を奏することができる。
【００７２】
実施の形態１５．
本実施の形態に係る半導体装置７１の構成について、図１８を用いて説明する。図１８は、本実施の形態１５に係る半導体装置７１の断面図である。本実施の形態は、複数のＪ−ＦＥＴが同一基板上に形成された半導体装置に本発明のゲート絶縁膜を適用したものである。
【００７３】
図１８において、半導体装置７１の第１領域と第２領域とには、それぞれＪ−ＦＥＴが形成されている。半絶縁性ＧａＡｓ基板１上において、第１領域と第２領域は、アイソレーション領域５０で電気的に分離されている。ここでは、実施の形態１３のＪ−ＦＥＴ６５が半導体装置７１の第１領域に形成されている。そして、半導体装置７１の第２領域には、第２リセスの深さがＪ−ＦＥＴ６５と異なるＪ−ＦＥＴ６５ａが形成されている。
【００７４】
具体的には、Ｊ−ＦＥＴ６５ａでは、アンドープＩｎＧａＰ層２３に第２リセスが設けられている。よって、Ｊ−ＦＥＴ６５ａでは、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＩｎＧａＰ層２３に接し、第２リセスの底面においてアンドープＧａＡｓゲート埋め込み層１１に接している。一方、Ｊ−ＦＥＴ６５の第２リセスは、前述したように、アンドープＩｎＧａＰ層２３、アンドープＧａＡｓゲート埋め込み層１１、及びアンドープＩｎＧａＰストッパー層１０に設けられている。
【００７５】
以上のように、本実施の形態の半導体装置は、ゲート絶縁膜を上層半導体層と接する側から窒化膜１６と酸化膜１７とを順次積層した２層構造とした選択再成長ｐｎ接合ゲートを有するＪ−ＦＥＴが複数設けられている。従って、実施の形態１と同様の効果を奏し、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の半導体装置を得ることができる。
【００７６】
実施の形態１６．
本実施の形態に係る半導体装置７２の構成について、図１９を用いて説明する。図１９は、本実施の形態１６に係る半導体装置７２の断面図である。本実施の形態では、上層半導体層の構成が実施の形態１５と異なっていて、それ以外の構成については実施の形態１５と同様であるため説明を省略する。
【００７７】
図１９に示すように、本実施の形態では、実施の形態１５に係る半導体装置７１のアンドープＧａＡｓゲート埋め込み層１１に代えて、アンドープＡｌＧａＡｓ層４５が形成されている。すなわち、実施の形態１４のＪ−ＦＥＴ６６が半導体装置７２の第１領域に形成されている。そして、半導体装置７２の第２領域には、第２リセスの深さがＪ−ＦＥＴ６６と異なるＪ−ＦＥＴ６６ａが形成されている。Ｊ−ＦＥＴ６６ａは、実施の形態１５に係る半導体装置７１のＪ−ＦＥＴ６５ａと同様、アンドープＩｎＧａＰ層２３に第２リセスが設けられている。よって、Ｊ−ＦＥＴ６６ａでは、Ｃドープｐ＋−ＧａＡｓ層１８は、第２リセスの側面においてアンドープＩｎＧａＰ層２３に接し、第２リセスの底面においてアンドープＡｌＧａＡｓ層４５に接する。このような場合においても、実施の形態１と同様の効果を奏し、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の半導体装置を得ることができる。
【００７８】
実施の形態１７．
本実施の形態に係る半導体装置７３の構成について、図２０を用いて説明する。図２０は、本実施の形態１７に係る半導体装置７３の断面図である。
【００７９】
図２０において、本実施の形態では、実施の形態１５で示した半導体装置７１のアンドープＩｎＧａＰ層２３とＳｉドープｎ型ＧａＡｓキャップ層１３の間に、アンドープＧａＡｓ層４６とＳｉドープｎ型ＩｎＧａＰストッパー層２１がさらに形成されている。よって、上層半導体層は、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、アンドープＩｎＧａＰストッパー層１０、アンドープＧａＡｓゲート埋め込み層１１、アンドープＩｎＧａＰ層２３、及びアンドープＧａＡｓ層４６が順次積層された構成となっている。また、上層半導体層上において、Ｓｉドープｎ型ＧａＡｓキャップ層１３とＳｉドープｎ型ＩｎＧａＰストッパー層２１とに第１リセスが形成されている。
【００８０】
そして、半導体装置７３の第１領域には、第２リセスがアンドープＧａＡｓ層４６と、アンドープＩｎＧａＰ層２３と、アンドープＧａＡｓゲート埋め込み層１１と、アンドープＩｎＧａＰストッパー層１０とに設けられたＪ−ＦＥＴ６７が形成されている。また、第２領域には、第２リセスがアンドープＧａＡｓ層４６とアンドープＩｎＧａＰ層２３とのみに設けられたＪ−ＦＥＴ６７ａが形成されている。このような場合においても、実施の形態１と同様の効果を奏し、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の半導体装置を得ることができる。
【００８１】
実施の形態１８．
本実施の形態に係る半導体装置７４の構成について、図２１を用いて説明する。図２１は、本実施の形態１８に係る半導体装置７４の断面図である。本実施の形態は、Ｊ−ＦＥＴがショットキーゲートＦＥＴとモノリシック化された半導体装置に本発明のゲート絶縁膜を適用したものである。本実施の形態では、ゲート絶縁膜の構成が図２６に示す従来の半導体装置９１と異なっていて、それ以外の構成については従来の半導体装置９１と同様であるため説明を省略する。
【００８２】
図２１において、半導体装置７４の第１領域には、Ｃドープｐ＋−ＧａＡｓ層１８を選択再成長して形成したｐｎ接合ゲートを有するＪ−ＦＥＴ６８が形成されている。Ｊ−ＦＥＴ６８のゲート絶縁膜は、これまでの実施の形態と同様、上層半導体層と接する側から窒化膜１６と酸化膜１７とを順次積層した２層構造となっている。なお、上層半導体層は、従来の半導体装置９１と同様、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、アンドープＩｎＧａＰストッパー層１０、アンドープＡｌＧａＡｓ層４５、及びアンドープＧａＡｓゲート埋め込み層１１が順次積層された構成を有する。そして、Ｊ−ＦＥＴ６８では、アンドープＧａＡｓゲート埋め込み層１１、アンドープＡｌＧａＡｓ層４５、及びアンドープＩｎＧａＰストッパー層１０に第２リセスが設けられ、この第２リセス内にＣドープｐ＋−ＧａＡｓ層１８が埋め込まれている。
【００８３】
この第１領域とアイソレーション領域５０で電気的に分離された第２領域には、ショットキーゲート電極４７を有するショットキーゲートＦＥＴ６８ｂが形成されている。ショットキーゲート電極４７は、上層半導体層に接触して設けられている。具体的には、アンドープＧａＡｓゲート埋め込み層１１に第２リセスが設けられ、ショットキーゲート電極４７は、第２リセスの底面においてアンドープＡｌＧａＡｓ層４５と、第２リセスの側面においてアンドープＧａＡｓゲート埋め込み層１１とにそれぞれ接触している。ショットキーゲートＦＥＴ６８ｂでは、Ｊ−ＦＥＴ６８と同じゲート絶縁膜が用いられており、上層半導体層と接する側から窒化膜１６と酸化膜１７とを順次積層した２層構造となっている。
【００８４】
以上のように、本実施の形態の半導体装置は、ゲート絶縁膜を上層半導体層と接する側から窒化膜１６と酸化膜１７とを順次積層した２層構造とした選択再成長ｐｎ接合ゲートを有するＪ−ＦＥＴ６８と同一基板上に、ショットキーゲートＦＥＴ６８ｂがさらに形成されている。そして、ショットキーゲートＦＥＴ６８ｂのゲート絶縁膜もＪ−ＦＥＴ６８と同じ２層構造となっている。従って、実施の形態１と同様の効果を奏し、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の半導体装置を得ることができる。
【００８５】
実施の形態１９．
本実施の形態に係る半導体装置７５の構成について、図２２を用いて説明する。図２２は、本実施の形態１９に係る半導体装置７５の断面図である。本実施の形態では、上層半導体層の構成が実施の形態７４と異なっていて、それ以外の構成については実施の形態７４と同様であるため説明を省略する。
【００８６】
図２２に示すように、本実施の形態では、実施の形態１８に係る半導体装置７４のアンドープＧａＡｓゲート埋め込み層１１に代えて、アンドープＩｎＧａＰ層２３が形成されている。よって、上層半導体層は、アンドープＡｌＧａＡｓ層８、アンドープＧａＡｓ層９、アンドープＩｎＧａＰストッパー層１０、アンドープＡｌＧａＡｓ層４５、及びアンドープＩｎＧａＰ層２３が順次積層された構成を有する。
【００８７】
半導体装置７５の第１領域には、第２リセスがアンドープＩｎＧａＰ層２３、アンドープＡｌＧａＡｓ層４５、及びアンドープＩｎＧａＰストッパー層１０に形成されたＪ−ＦＥＴ６９が形成される。Ｊ−ＦＥＴ６９では、この第２リセス内にＣドープｐ＋−ＧａＡｓ層１８が埋め込まれている。一方、半導体装置７５の第２領域には、アンドープＩｎＧａＰ層２３に第２リセスが設けられたショットキーゲートＦＥＴ６９ｂが形成されている。ショットキーゲートＦＥＴ６９ｂでは、ショットキーゲート電極４７が、第２リセスの底面においてアンドープＡｌＧａＡｓ層４５と、第２リセスの側面においてアンドープＩｎＧａＰ層２３とにそれぞれ接触している。このような場合においても、実施の形態１と同様の効果を奏し、電圧ストレス前後でのしきい値電圧変動が少ない高信頼性の半導体装置を得ることができる。
【００８８】
なお、実施の形態１〜１９は、適宜組み合わせて用いることができる。また、上記説明では、半絶縁性ＧａＡｓ基板１上に格子整合するエピタキシャルウェハを用いて作成したＧａＡｓ系Ｊ−ＦＥＴの場合について例示的に説明をしたが、これに限定されるものではない。半導体基板上に形成された第１導電型のチャネル層と、第１導電型のチャネル層上に形成された、少なくとも１層以上の半導体層からなる上層半導体層と、上層半導体層に設けられたリセス内、又は上層半導体層の上に形成された第２導電型の半導体層と、第２導電型の半導体層上に接触して設けられたゲート電極と、上層半導体層の上に接触して設けられた窒化膜と、窒化膜上に形成され、窒化膜よりも膜厚の厚い酸化膜とを含むゲート絶縁膜と、を備えていればよい。例えば、Ｇａを含む半導体層を表面に露出させたＩｎＰ系ＦＥＴ、ＧａＮ系ＦＥＴにおいても同様の効果を奏する。
【００８９】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００９０】
【図１】本実施の形態１に係るＪ−ＦＥＴ５１の断面図である。
【図２】バイアス印加前後におけるしきい値電圧シフトのゲート−ドレイン間逆方向電圧依存性を示すグラフである。
【図３】本実施の形態１の別の実施例に係るＪ−ＦＥＴ５２の断面図である。
【図４】本実施の形態１のさらに別の実施例に係るＪ−ＦＥＴ５３の断面図である。
【図５】本実施の形態２に係るＪ−ＦＥＴ５４の断面図である。
【図６】本実施の形態３に係るＪ−ＦＥＴ５５の断面図である。
【図７】本実施の形態４に係るＪ−ＦＥＴ５６の断面図である。
【図８】本実施の形態５に係るＪ−ＦＥＴ５７の断面図である。
【図９】本実施の形態６に係るＪ−ＦＥＴ５８の断面図である。
【図１０】本実施の形態７に係るＪ−ＦＥＴ５９の断面図である。
【図１１】本実施の形態８に係るＪ−ＦＥＴ６０の断面図である。
【図１２】本実施の形態９に係るＪ−ＦＥＴ６１の断面図である。
【図１３】本実施の形態１０に係るＪ−ＦＥＴ６２の断面図である。
【図１４】本実施の形態１１に係るＪ−ＦＥＴ６３の断面図である。
【図１５】本実施の形態１２に係るＪ−ＦＥＴ６４の断面図である。
【図１６】本実施の形態１３に係るＪ−ＦＥＴ６５の断面図である。
【図１７】本実施の形態１４に係るＪ−ＦＥＴ６６の断面図である。
【図１８】本実施の形態１５に係る半導体装置７１の断面図である。
【図１９】本実施の形態１６に係る半導体装置７２の断面図である。
【図２０】本実施の形態１７に係る半導体装置７３の断面図である。
【図２１】本実施の形態１８に係る半導体装置７４の断面図である。
【図２２】本実施の形態１９に係る半導体装置７５の断面図である。
【図２３】従来技術１に係るＪ−ＦＥＴ８１の断面図である。
【図２４】従来技術２に係るＪ−ＦＥＴ８２の断面図である。
【図２５】従来技術３に係るＪ−ＦＥＴ８３の断面図である。
【図２６】従来の半導体装置９１を示す断面図である。
【符号の説明】
【００９１】
１  半絶縁性ＧａＡｓ基板、２  バッファー層、
３  Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層、
４  アンドープＡｌＧａＡｓスペーサ層、
５  アンドープＩｎＧａＡｓチャネル層、
６  アンドープＡｌＧａＡｓスペーサ層、
７  Ｓｉドープｎ型ＡｌＧａＡｓ電子供給層、
８  アンドープＡｌＧａＡｓ層、９  アンドープＧａＡｓ層、
１０  アンドープＩｎＧａＰストッパー層、
１１  アンドープＧａＡｓゲート埋め込み層、
１２  Ｓｉドープｎ型ＡｌＧａＡｓストッパー層、
１３  Ｓｉドープｎ型ＧａＡｓキャップ層、
１４  ソース電極、１５  ドレイン電極、
１６  窒化膜、１７  酸化膜、１８  Ｃドープｐ＋−ＧａＡｓ層、
１９  ゲート電極、２０  サイドエッチ、
２１  Ｓｉドープｎ型ＩｎＧａＰストッパー層、
２２  ゲート電極、２３  アンドープＩｎＧａＰ層、
２４  アンドープＧａＡｓ層、
２５  Ｃドープｐ＋−ＡｌＧａＡｓ層、
２６  アンドープＡｌＧａＡｓ層、
２７  Ｓｉドープｎ型ＧａＡｓチャネル層、
３０  酸化膜、３１  半絶縁性ＧａＡｓ基板、
３２  窒化膜、３３  酸化膜、
３４  ｎ＋ソース領域、３５  ｎ＋ドレイン領域、
３６  ｎチャネル領域、３７  ｐ＋領域、
３８  ゲート電極、３９  ソース電極、４０  ドレイン電極、
４１  ゲート庇、４２  ゲート寄生容量、４３  窒化膜、
４４  アンドープＡｌＧａＡｓストッパー層、
４５  アンドープＡｌＧａＡｓ層、４６  アンドープＧａＡｓ層、
４７  ショットキーゲート電極、
５０  アイソレーション領域、
５１〜６９、６５ａ、６６ａ、６７ａ、  Ｊ−ＦＥＴ、
６８ｂ、６９ｂ  ショットキーゲートＦＥＴ、
７１〜７５  半導体装置、
８１〜８４  Ｊ−ＦＥＴ、
８４ｂ  ショットキーゲートＦＥＴ、９１  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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