(57)【要約】【課題】遮光された画素からの出力の異常値の補正を、より簡素な構成で、且つ信号処理の早い段階で行うことができる固体撮像装置を提供する。【解決手段】有効領域2-13の画素2-6は、入射光を信号電荷に変換し蓄積する光電変換部を含む。OB領域2-12の画素2-6は、光電変換部を含み、入射光が光電変換部に入射しないように遮光されている。垂直信号線2-7は、画素2-6に電気的に接続され、画素2-6から出力される、信号電荷に応じた画素信号を伝送する。クリップ回路5-1は、OB領域2-12の画素2-6に接続された垂直信号線2-7のレベルが所定のレベル以上または以下とならないように垂直信号線2-7のレベルを固定する。【選択図】図１
2010093498.tif 000002
【特許請求の範囲】
【請求項１】
入射光を信号電荷に変換し蓄積する光電変換部を含む複数の第１の画素と、
前記光電変換部を含み、前記入射光が当該光電変換部に入射しないように遮光された複数の第２の画素と、
前記第１の画素または前記第２の画素に電気的に接続され、当該第１の画素または当該第２の画素から出力される、前記信号電荷に応じた画素信号を伝送する信号線と、
前記第２の画素に接続された前記信号線のレベルが所定のレベル以上または以下とならないように当該信号線のレベルを固定する固定部と、
を有することを特徴とする固体撮像装置。
【請求項２】
前記信号線に出力される前記画素信号からノイズを除去するノイズ除去部を更に有し、
前記固定部は、前記第１の画素または前記第２の画素が前記信号線に接続されている点と前記ノイズ除去部との間に配置される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記固定部は、前記第１の画素または前記第２の画素で構成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記固定部を構成する前記第１の画素または前記第２の画素は、当該第１の画素または当該第２の画素に蓄積された前記信号電荷をリセットするリセット部および当該第１の画素または当該第２の画素の出力を選択する選択部を含むことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記第１の画素および前記第２の画素のうち出力対象の画素を設定する設定部を更に有し、
前記固定部は、前記第２の画素のうち、前記出力対象の画素以外の画素で構成される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
温度に応じて、前記所定のレベルを決定する基準となる電圧のレベルを制御する制御部を更に有することを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記信号電荷を蓄積する時間に応じて、前記所定のレベルを決定する基準となる電圧のレベルを制御する制御部を更に有することを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオカメラやデジタルスチルカメラ等に用いられる固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像素子としてCMOS(Complementary Metal Oxide Semiconductor:相補型金属酸化膜半導体)型イメージセンサ(撮像素子)が注目され、実用化されている。MOS型撮像素子は、CCD(Charge Coupled Device:電荷結合素子)型イメージセンサ(撮像素子)に比べ、単一電源で駆動可能である。また、CCD型イメージセンサが専用のプロセスを必要とするのに対し、MOS型イメージセンサは他のLSIと同じ製造プロセスを使用することからSOC(System On Chip)が容易であり、多機能化が可能である。また、MOS型イメージセンサは画素毎に増幅回路を有し、画素内で信号電荷を増幅しているため、信号の伝達経路によるノイズの影響を受けにくくなっている。さらに、各画素の信号電荷を選択的に取り出すことが可能であり、原理上、信号の蓄積時間や読み出し順序を画素毎に自由に制御することができる。
【０００３】
MOS型イメージセンサの撮像領域は通常、光が入射しないように遮光された複数の画素で構成されるオプティカルブラック領域(OB領域)と、遮光されていない複数の画素で構成される有効画素領域との2領域で構成される。このOB領域は、遮光により常に黒(光がない状態)のレベルが出力される領域である。
【０００４】
図10は、MOS型イメージセンサの撮像領域の全面を遮光して撮影した暗時画像のイメージを示している。図10に示すように、一例として有効領域1000の左側および上側にOB領域1010が配置されているものとする。MOS型イメージセンサでは、温度や回路起因のノイズのために、図 10(a)のように筋状ノイズ1020や黒レベルの不均一性(シェーディング)が現れる。OB領域1010の画素出力は、センサ出力の黒レベルを決定する場合や、暗時における筋状ノイズの補正および黒レベルのシェーディングの補正を行う際に使用される。図10(b)は、OB領域1010の出力を使用して有効領域1000の画像を補正したイメージを示している。図10 (b)に示すように、有効領域1000の筋状ノイズおよびシェーディングが補正される。
【０００５】
図11は代表的なMOS型イメージセンサの構成を示している。図11に示すMOS型イメージセンサ2-0は、簡単のため6行6列の画素構造とする。MOS型イメージセンサ2-0は、垂直走査回路2-1、水平走査回路2-2、制御信号発生回路2-3、グランドライン2-4、電流源2-5、画素2-6、垂直信号線2-7、CDS回路2-8、列選択スイッチ2-9、水平信号線2-10、および出力アンプ2-11を有する。
【０００６】
画素2-6は、入射した光を信号電荷に変換して蓄積する光電変換部たるフォトダイオードを含む。垂直走査回路2-1は、画素2-6を制御する。垂直信号線2-7は、画素2-6の信号（画素信号）を出力する。定電流源2-5は、垂直信号線2-7をドライブする。グランドライン2-4は、定電流源2-5に繋がれている。CDS回路2-8は、画素信号のノイズ成分を除去する。列選択スイッチ2-9は、垂直信号線2-7を選択する。水平信号線2-10は、垂直信号線2-7の信号を出力する。出力アンプ2-11は、水平信号線2-10の信号を増幅する。また、光が光電変換部に入射しないように遮光されているOB領域2-12は画素2-6のうち1行目、2行目、1列目、2列目の画素で構成され、遮光されていない有効領域2-13はそれ以外の画素で構成されているものとする。
【０００７】
垂直走査回路2-1は、画素2-6を制御するための画素リセットパルスφRS、電荷転送パルスφTX、画素選択パルスφSEを画素2-6へ送る。水平走査回路2-2は、列選択スイッチ2-9を制御するための列選択パルスφHを列選択スイッチ2-9へ送る。制御信号発生回路2-3は、垂直走査回路2-1および水平走査回路2-2へそれぞれの制御に関する命令を送る。また、制御信号発生回路2-3は、CDS回路2-8を制御するためのクランプパルスφCL、サンプルホールドパルスφSHをCDS回路2-8へ送る。
【０００８】
図12は、図11中のある一列の画素に対応した回路に注目した回路構成を示している。図11と同一の構成要素には図11と同一の符号を付して示してある。定電流源2-5は、定電流源ゲート線3-1にゲートが接続された定電流源トランジスタM1を有する。画素2-6は、照射された光を電気信号に変換して垂直信号線2-7へ出力する。この画素2-6は、画素リセットトランジスタM2、電荷転送トランジスタM3、増幅トランジスタM4、画素選択トランジスタM5、フォトダイオードPD、およびフローティングディフュージョンFDを有する。画素2-6内の各トランジスタのゲートはそれぞれ画素リセットパルス線3-3、電荷転送パルス線3-4、フローティングディフュージョンFD、画素選択パルス線3-5に接続されている。また、全画素に繋がれた共通の画素電源線3-2が画素リセットトランジスタM2、増幅トランジスタM4のドレインに繋がれている。
【０００９】
CDS回路2-8は、画素毎に異なるノイズ成分を除去する役割を担う。CDS回路2-8は、クランプキャパシタC1、クランプトランジスタM6、サンプルホールドキャパシタC2、およびサンプルホールドトランジスタM7を有する。CDS回路2-8内の各トランジスタのゲートはクランプパルス線3-7、サンプルホールドパルス線3-8に接続される。列選択スイッチ2-9は、列選択パルス線3-9にゲートが接続された列選択トランジスタM8を有する。
【００１０】
図13は、白欠陥が存在するOB領域のデータを使用して有効領域を補正した場合の画像のイメージを示している。ここで、白欠陥とは、暗電流が他の画素より大きい場合などに生じ、画素出力が周辺の画素よりも大きなレベルとなってしまう現象を指す。図13 (a)は、OB領域1310のうち、右上に白欠陥1330がある場合の画像のイメージを示している。図13 (a)の画像は補正を行う前の画像であるため、筋ノイズ1320およびシェーディングは有効領域1300にも残ったままである。
【００１１】
図13 (b)は、OB領域1310の出力を使用して補正を行った後の画像のイメージを示している。有効領域1300においては、筋ノイズとシェーディングは補正されて軽減されている。しかし、白欠陥1330が存在していたOB領域1310の画素列に対応した画素列では、補正することによって逆に黒い筋状ノイズ1340が現れる。これは、補正のためのデータが白欠陥を含んでおり、例えば減算処理を施す際に白欠陥のレベル分だけ多く減算してしまうためである。さらに、欠陥の他にも、OB領域に光が漏れこみ、出力が増加してしまうことも想定される。このように、本来黒レベルを出力するはずのOB領域が、欠陥や光の漏れこみなどによって異常値を出力すると、OBクランプや、その他補正を行うことによって、逆に有効領域の画像を劣化させることになる。
【００１２】
OB領域の異常値対策として、例えば特許文献1では、OB領域から出力される信号が適正か否かの情報を記憶する記憶手段を設け、この記憶手段の信号出力を用いてクランプレベルを決定する提案がなされている。また、特許文献2では、OBレベルの信号レベルを検出する検出手段を設け、検出手段の出力に応じて、CDS回路にてリセットレベルと信号レベルを保持する回路をショートすることにより、OBレベルを一定値にする提案がなされている。
【特許文献１】特開2002-77738号公報
【特許文献２】特開2006-261932号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記の提案のように記憶手段や検出手段を設け、出力を補正することにより、OB領域からの出力の異常値による影響は軽減できる。しかし、これらの提案の技術では、OB領域からの異常値を記憶または検出する手段を設けなくてはならず、回路が複雑になってしまうという課題に対する十分な考慮がなされていない。また、これらの提案の技術では、OB領域からの異常値の補正を、信号処理のより早い段階で行うことに対する十分な考慮がなされていない。
【００１４】
本発明は、上述した課題に鑑みてなされたものであって、遮光された画素からの出力の異常値の補正を、より簡素な構成で、且つ信号処理の早い段階で行うことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、上記の課題を解決するためになされたもので、入射光を信号電荷に変換し蓄積する光電変換部(図2等のフォトダイオードFDに対応)を含む複数の第１の画素(図1等の有効領域2-13の画素2-6に対応)と、前記光電変換部を含み、前記入射光が当該光電変換部に入射しないように遮光された複数の第２の画素(図1等のOB領域2-12の画素2-6に対応)と、前記第１の画素または前記第２の画素に電気的に接続され、当該第１の画素または当該第２の画素から出力される、前記信号電荷に応じた画素信号を伝送する信号線(図1等の垂直信号線2-7に対応)と、前記第２の画素に接続された前記信号線のレベルが所定のレベル以上または以下とならないように当該信号線のレベルを固定する固定部(図1および図9のクランプ回路5-1、図4のOB領域2-12の非読出し画素、図7のクリップ電圧生成画素11-6に対応)と、を有することを特徴とする固体撮像装置である。
【００１６】
また、本発明の固体撮像装置は、前記信号線に出力される前記画素信号からノイズを除去するノイズ除去部(図1等のCDS回路2-8に対応)を更に有し、前記固定部は、前記第１の画素または前記第２の画素が前記信号線に接続されている点と前記ノイズ除去部との間に配置されることを特徴とする。
【００１７】
また、本発明の固体撮像装置において、前記固定部は、前記第１の画素または前記第２の画素で構成されることを特徴とする。
【００１８】
また、本発明の固体撮像装置において、前記固定部を構成する前記第１の画素または前記第２の画素は、当該第１の画素または当該第２の画素に蓄積された前記信号電荷をリセットするリセット部および当該第１の画素または当該第２の画素の出力を選択する選択部を含むことを特徴とする。
【００１９】
また、本発明の固体撮像装置は、前記第１の画素および前記第２の画素のうち出力対象の画素を設定する設定部(図4の垂直走査回路8-1に対応)を更に有し、前記固定部は、前記第２の画素のうち、前記出力対象の画素以外の画素で構成されることを特徴とする。
【００２０】
また、本発明の固体撮像装置は、温度に応じて、前記所定のレベルを決定する基準となる電圧のレベルを制御する制御部(図9の制御信号発生回路13-3に対応)を更に有することを特徴とする。
【００２１】
また、本発明の固体撮像装置は、前記信号電荷を蓄積する時間に応じて、前記所定のレベルを決定する基準となる電圧のレベルを制御する制御部(図9の制御信号発生回路13-3に対応)を更に有することを特徴とする。
【００２２】
上記において、括弧で括った部分の記述は、後述する本発明の実施形態と本発明の構成要素とを便宜的に対応付けるためのものであり、この記述によって本発明の内容が限定されるわけではない。
【発明の効果】
【００２３】
本発明によれば、遮光された画素からの出力の異常値を記憶または検出する手段が不要となり、異常値の補正を、より簡素な構成で行うことができる。また、本発明によれば、第２の画素に接続された信号線のレベルを固定することによって異常値の補正を行うので、例えばこの信号線に出力される画素信号からノイズを除去する段階よりも前の段階で異常値の補正を行うことも可能となり、異常値の補正を信号処理の早い段階で行うことができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照し、本発明の実施形態を説明する。
【００２５】
（第一実施形態）
まず、本発明の第一実施形態を説明する。第一実施形態は、画素内にあるクリップ回路で垂直信号線をクリップさせる方式を適用した固体撮像装置に関する。
【００２６】
図1は、第一実施形態によるMOS型イメージセンサ5-0（固体撮像装置)の構成を示している。図1に示すMOS型イメージセンサ5-0は簡単のため6行6列の画素構造とし、図11で示したMOS型イメージセンサ2-0と同一の構成要素には図11と同一の符号を付して示してある。図11で示したMOS型イメージセンサ2-0と同一の構成要素も含めて、以下、図1に示すMOS型イメージセンサ5-0の構成要素を説明する。以下の説明は、前述したMOS型イメージセンサ2-0の構成要素の説明とほぼ同様であるが、クリップ回路5-1および制御信号発生回路5-3に関する説明が異なる。
【００２７】
MOS型イメージセンサ5-0は、垂直走査回路2-1、水平走査回路2-2、グランドライン2-4、電流源2-5、画素2-6、垂直信号線2-7、CDS回路2-8、列選択スイッチ2-9、水平信号線2-10、出力アンプ2-11、クリップ回路5-1、および制御信号発生回路5-3を有する。
【００２８】
画素2-6は、入射した光を信号電荷に変換して蓄積する光電変換部たるフォトダイオードを含む。垂直走査回路2-1は、画素2-6を制御する。垂直信号線2-7は、画素2-6の信号（画素信号）を出力する。定電流源2-5は、垂直信号線2-7をドライブする。グランドライン2-4は、定電流源2-5に繋がれている。CDS回路2-8は、画素信号のノイズ成分を除去する。列選択スイッチ2-9は、垂直信号線2-7を選択する。水平信号線2-10は、垂直信号線2-7の信号を出力する。出力アンプ2-11は、水平信号線2-10の信号を増幅する。また、光が光電変換部に入射しないように遮光されているOB領域2-12は画素2-6のうち1行目、2行目、1列目、2列目の画素で構成され、遮光されていない有効領域2-13はそれ以外の画素で構成されているものとする。
【００２９】
垂直走査回路2-1は、画素2-6を制御するための画素リセットパルスφRS、電荷転送パルスφTX、画素選択パルスφSEを画素2-6へ送る。水平走査回路2-2は、列選択スイッチ2-9を制御するための列選択パルスφHを列選択スイッチ2-9へ送る。制御信号発生回路5-3は、垂直走査回路2-1、水平走査回路2-2、およびCDS回路2-8へそれぞれの制御に関する命令を送る。また、制御信号発生回路5-3は、CDS回路2-8を制御するためのクランプパルスφCL、サンプルホールドパルスφSHをCDS回路2-8へ送る。さらに、制御信号発生回路5-3は、クリップ回路5-1を制御する信号をクリップ回路5-1へと送る。
【００３０】
図2は、図1中のある一列の画素に対応した回路に注目した回路構成を示している。図1と同一の構成要素には図1と同一の符号を付して示してある。定電流源2-5は、定電流源ゲート線3-1にゲートが接続された定電流源トランジスタM1を有する。画素2-6は、照射された光を電気信号に変換して垂直信号線2-7へ出力する。この画素2-6は、画素リセットトランジスタM2、電荷転送トランジスタM3、増幅トランジスタM4、画素選択トランジスタM5、フォトダイオードPD、およびフローティングディフュージョンFDを有する。画素2-6内の各トランジスタのゲートはそれぞれ画素リセットパルス線3-3、電荷転送パルス線3-4、フローティングディフュージョンFD、画素選択パルス線3-5に接続されている。また、全画素に繋がれた共通の画素電源線3-2が画素リセットトランジスタM2、増幅トランジスタM4のドレインに繋がれている。
【００３１】
CDS回路2-8は、画素毎に異なるノイズ成分を除去する役割を担う。CDS回路2-8は、クランプキャパシタC1、クランプトランジスタM6、サンプルホールドキャパシタC2、およびサンプルホールドトランジスタM7を有する。CDS回路2-8内の各トランジスタのゲートはクランプパルス線3-7、サンプルホールドパルス線3-8に接続される。列選択スイッチ2-9は、列選択パルス線3-9にゲートが接続された列選択トランジスタM8を有する。
【００３２】
クリップ回路5-1は、クリップ電圧生成トランジスタM9およびクリップ電圧制御トランジスタM10を有している。クリップ回路5-1内の各トランジスタのゲートはそれぞれクリップ電圧生成パルス線6-1、クリップ電圧制御パルス線6-2に接続され、クリップ電圧生成トランジスタM9のドレインは画素電源線3-2に接続される。クリップ回路5-1は、制御信号発生回路5-3からのクリップ電圧生成パルスφVCRef、クリップ電圧制御パルスφClipによって制御され、クリップ電圧生成パルスφVCRef がVC且つクリップ電圧制御パルスφClipがHighのとき、垂直信号線2-7の電圧を所定の電圧でクリップする。
【００３３】
図3は、MOS型イメージセンサ5-0の動作を示している。ただし、図1および図2に示した構成要素において、例えば2行5列目の画素を画素2-6(25)と示す。また、同一行または同一列の画素に共通する構成については、共通する行または列の番号を*で示す。例えば、5列目の各画素に対応した定電流源を定電流源2-5(*5)などのように示す。以下では、一例としてOB領域2-12の画素2-6(25)が、製造不良などにより白欠陥であった場合の動作を説明する。図3において、VFDはフローティングディフュージョンFDの電圧を示し、VVLは垂直信号線2-7の電圧を示す。
【００３４】
時刻t1の時、画素リセットパルスφRS(2*)がHighとなり、画素電源線3-2に電圧VDが印加されているため、VFD(25)がVDにリセットされる。さらに、増幅トランジスタM4のゲートソース間電圧をVGS4とすると、VVL(*5)はVD-VGS4(25)のレベルにリセットされる。続いて、時刻t2の時、電荷転送パルスφTX(2*)がHighになり、フォトダイオードPD(25)に蓄積された電荷分の信号が全てフローティングディフュージョンFD(25)へ転送されると、VFD(25)がVdefectまで下がろうとするため、VVL(*5)はVdefect-VGS4(25)まで下がろうとする。ただし、Vdefectは、製造不良などにより、周りのOB領域2-12の画素よりも低い電圧（白欠陥時電圧）であり、画素出力としては大きいレベルとなる（白欠陥）。
【００３５】
しかし、同時に時刻t2にてクリップ電圧生成パルスφVCRefの出力電位がVC(VC < VD)となるため、クリップ電圧生成トランジスタM9のソースの電圧はVC-VGS9(*5)となる。ただし、VGS9(*5)はクリップ電圧生成トランジスタM9のゲートソース間電圧である。さらに、クリップ電圧制御パルスφClipがHighとなるため、VVL(*5)はVC-VGS9(*5)にクリップされる。垂直信号線2-7(*5)には画素2-6(25)からの電圧Vdefect-VGS4(25)も出力されているが、クランプキャパシタC1の作用により、VVL(*5)はVdefect-VGS4(25)よりも高いVC-VGS9(*5)にクリップされる。上記の動作により、クリップ回路5-1はVVL(*5)がVC-VGS9(*5)以下とならないようにVVL(*5)をクリップすることになる。
【００３６】
時刻t3にてサンプルホールドパルスφSHがLowになり、VD-VGS4(25)-(VC-VGS9(*5))が画像信号として水平信号線2-10へと出力される。ただし、VCは暗時のレベルとして異常でないレベルとしてあらかじめ設定されているレベルである。一例として、センサの検査時などにセンサ毎にVCレベルを決定し、制御信号発生回路5-3にVCレベルを記憶させておけばよい。以上の動作から、白欠陥画素の出力がVCに対応する電圧VC-VGS9(*5)にてクリップされることにより、OB領域2-12からの画素出力を常に異常でないレベルで出力することが可能となる。
【００３７】
上述したように、第一実施形態によれば、遮光されたOB領域からの画素出力の異常値を記憶または検出する手段が不要となり、異常値の補正を、より簡素な構成で行うことができる。また、クリップ回路5-1が画素2-6とCDS回路2-8の間に配置されているので、画素出力からノイズを除去する段階よりも前の段階で異常値の補正を行うことが可能となり、異常値の補正を信号処理の早い段階で行うことができる。このため、AD変換回路の前段やCDS回路の前段で信号処理(例えば列の信号電荷の平均処理)を行う場合も、OB領域からの異常値が補正された状態で信号処理を行うことができる。
【００３８】
（第二実施形態）
次に、本発明の第二実施形態を説明する。第二実施形態は、信号を読み出す対象となっている画素(読出し画素)以外の画素(非読出し画素)を利用して垂直信号線をクリップさせる方式を適用した固体撮像装置に関する。
【００３９】
図4は、第二実施形態によるMOS型イメージセンサ8-0の構成を示している。図4に示すMOS型イメージセンサ8-0は簡単のため6行6列の画素構造とし、図1で示したMOS型イメージセンサ5-0と同一の構成要素には図1と同一の符号を付して示してある。MOS型イメージセンサ5-0と異なる点は、垂直走査回路8-1および制御信号発生回路8-3である。垂直走査回路8-1は、画素2-6を制御するための画素リセットパルスφRS、電荷転送パルスφTX、画素選択パルスφSE、および電源電圧パルスφVDを画素2-6へ送る。電源電圧パルスφVDは、行毎に異なる独立した値として出力することができる。制御信号発生回路8-3は、垂直走査回路8-1、水平走査回路2-2、およびCDS回路2-8へそれぞれの制御に関する命令を送る。
【００４０】
図5は、図4中のある一列の画素に対応した回路に注目した回路構成を示している。図2と同一の構成要素には図2と同一の記号を付して示してある。図5において、図2と異なる点は画素電源パルス線9-2である。図2の画素電源線3-2が全画素に繋がれた共通の信号線であったのに対し、図5の画素電源パルス線9-2は行毎に独立した信号線であり、垂直走査回路8-1により、行毎に異なる電源電圧パルスφVDを印加することができる。
【００４１】
図6は、MOS型イメージセンサ8-0の動作を示している。図3と同一の構成要素には図3と同一の記号を付して示してある。図3と異なる点は、行毎に異なる電源電圧パルスφVDを利用し、読出し画素以外の非読出し画素を使用してクリップ電圧VCを生成している点である。読出し画素と非読出し画素は、垂直走査回路8-1によって設定される。以下では、クリップ電圧を生成している画素をクリップ電圧生成画素とする。また、画素2-6(15)をクリップ電圧生成画素とし、画素2-6(25)を読出し画素として説明する。
【００４２】
時刻t1の時、画素リセットパルスφRS(2*)がHighとなり、画素電源線3-2に電圧VRSが印加されているため、読出し画素2-6(25)のフローティングディフュージョンFDの電圧VFD(25)がVRSにリセットされる。さらに、増幅トランジスタM4のゲートソース間電圧をVGS4とすると、垂直信号線2-7(*5)の電圧VVL(*5)はVRS-VGS4(25)のレベルにリセットされる。続いて、時刻t2の時、電荷転送パルスφTX(2*)がHighになり、フォトダイオードPD(25)に蓄積された電荷分の信号が全てフローティングディフュージョンFD(25)へ転送されると、VFD(25)がVdefectまで下がろうとするため、VVL(*5)はVdefectまで下がろうとする。ただし、Vdefectは、製造不良などにより、周りのOB領域2-12の画素よりも低い電圧（白欠陥時電圧）であり、画素出力としては大きいレベルとなる（白欠陥）。
【００４３】
しかし、同時に時刻t2にて電源電圧パルスφVD(1*)がVC、画素リセットパルスφRS(1*)がHigh、電荷転送パルスφTX(1*)がLowとなるため、クリップ電圧生成画素2-6(15)のフローティングディフュージョンFDの電圧VFD(15)はVCとなる。この時、第一実施形態と同様の作用により、VVL(*5)はVdefect-VGS4(25)よりも高いVC-VGS4(15)にクリップされる。
【００４４】
時刻t3にてサンプルホールドパルスφSHがLowになり、VRS-VGS4(25)-（VC-VGS4(15)）が画像信号として水平信号線2-10へと出力される。クリップ電圧VCの設定方法は第一実施形態と同様である。以上の動作から、白欠陥画素の出力がVCに対応する電圧VC-VGS4(15)にてクリップされることにより、OB領域2-12からの画素出力を常に異常でないレベルで出力することが可能となる。
【００４５】
上述したように、第二実施形態によれば、第一実施形態と同様に、異常値の補正を、より簡素な構成で、且つ信号処理の早い段階で行うことができる。さらに、第二実施形態の場合、非読出し画素の出力により垂直信号線2-7の電圧をクリップするので、第一実施形態のようなクリップ回路を別途設ける必要がなく、チップ面積を第一実施形態よりも小さくすることができる。
【００４６】
また、クリップ電圧生成画素は、フォトダイオードFDの他に画素リセットトランジスタM2や画素選択トランジスタM5など、通常の画素が有する構成と同じ構成を有しているため、画素の構成を変更することなく、チップ面積を第一実施形態よりも小さくすることができる。
【００４７】
クリップ電圧生成画素は、同じ列の非読出し画素であればどの画素を使用しても良い。製造プロセス上、ウェハ内の距離が近いトランジスタ同士のVGSは近い値(例えばVGS4(25)≒VGS4(15))とみなすことができるため、クリップ電圧生成画素として読出し画素の近傍の画素を利用することにより、VGSのバラツキによる垂直信号線2-7のクリップ時の出力のバラツキを軽減することができる。
【００４８】
（第三実施形態）
次に、本発明の第三実施形態を説明する。第三実施形態は、クリップ専用に最適化された画素をOB領域に用意し、その画素を利用して垂直信号線をクリップさせる方式を適用した固体撮像装置に関する。
【００４９】
図7は、第三実施形態によるMOS型イメージセンサ11-0の構成を示している。図7に示すMOS型イメージセンサ11-0は簡単のため6行6列の画素構造とし、図11で示したMOS型イメージセンサ2-0と同一の構成要素には図11と同一の記号を付して示してある。ただし、説明のため、OB領域2-12が画素2-6のうち1〜3行目、1列目、2列目の画素で構成されている。MOS型イメージセンサ2-0と異なる点は、垂直走査回路11-1、制御信号発生回路11-3、および1行目の画素構造である。垂直走査回路11-1は、画素2-6を制御するための画素リセットパルスφRS、電荷転送パルスφTX、および画素選択パルスφSEを画素2-6へ送る。ただし、一行目の画素2-6(1*)へは他の画素とは異なる所定のタイミングでパルスを発生させる。制御信号発生回路11-3は、垂直走査回路11-1、水平走査回路2-2、およびCDS回路2-8へそれぞれの制御に関する命令を送る。
【００５０】
ある一列に注目した回路構成(図示せず)は図12の構成と同じである。ただし、第三実施形態では、画素2-6のうち1行目の画素のフローティングディフュージョンFDの容量値を2、3行目の画素のフローティングディフュージョンFDの容量値よりも小さくしている。これにより、同じ蓄積時間、温度によってフォトダイオードPDが同じ暗電流を発生しても、1行目の画素からの出力電圧は2、3行目の画素からの出力電圧よりも必ず低い値になる。
【００５１】
図8は、MOS型イメージセンサ11-0の動作を示している。図6と同一の構成要素には図6と同一の記号を付して示してある。図6と異なる点は、クリップ電圧生成用に設けた1行目のクリップ電圧生成画素11-6を常にオンさせておき、クリップ電圧VCを生成している点である。以下では、画素2-6(15)をクリップ電圧生成画素とし、画素2-6(25)を読出し画素として説明する。
【００５２】
時刻t1の時、画素リセットパルスφRS(2*)がHighとなり、画素電源線3-2に電圧VDが印加されているため、VFD(25)がVDにリセットされる。さらに、増幅トランジスタM4のゲートソース間電圧をVGS4とすると、垂直信号線2-7の電圧VVL(*5)はVD-VGS4(25)のレベルにリセットされる。続いて、時刻t2の時、電荷転送パルスφTX(2*)がHighになり、フォトダイオードPD(25)にて蓄積された電荷分の信号が全てフローティングディフュージョンFD(25)へ転送されると、VFD(25)がVdefectまで下がろうとするため、VVL(*5)はVdefect-VGS4(25)まで下がろうとする。ただし、Vdefectは、製造不良などにより、周りのOB領域2-12の画素よりも低い電圧（白欠陥時電圧）であり、画素出力としては大きいレベルとなる（白欠陥）。
【００５３】
一方、1行目のクリップ電圧生成画素11-6では、時刻t1にて画素リセットパルスφRS(1*)がHighとなり、時刻t2にて電荷転送パルスφTX(1*)がHighとなる。前述した通り、第三実施形態では1行目の画素のフローティングディフュージョンFDの容量値を2、3行目の画素のフローティングディフュージョンFDの容量値よりも小さくしている。これにより、同じ蓄積時間、温度によってフォトダイオードPDが同じ暗電流を発生させても、1行目の画素からの出力電圧は2、3行目の画素からの出力電圧よりも高い値(画素出力としては低い値)になる。したがって、VFD(15)は2、3行目の画素のVFDよりも高いVCとなり、第一実施形態と同様の作用により、VVL(*5)はVC-VGS4(15)でクリップされる。時刻t3にてサンプルホールドパルスφSHがLowになり、VD-VGS4(25)-（VC-VGS4(15)）が画像信号として水平信号線2-10へと出力される。クリップ電圧VCの設定方法は第一実施形態と同様である。
【００５４】
図8に示すように、OB領域2-12の3行目の画素2-6(35)も同様な動作を行う。この時、1行目のクリップ電圧生成画素11-6は常にオンさせておき、垂直信号線2-7を上記と同様にクリップさせる。1行目のクリップ電圧生成画素11-6は、OB領域2-12の他の画素の読出しの間、フローティングディフュージョンFDに電荷を蓄積しておくので、暗電流の影響で徐々に電圧が下がってしまう。しかし、実際の固体撮像装置ではOB領域の画素は有効領域の画素に比べると少なく、OB領域の画素の読出し時間が短いので、暗電流の影響はほとんど無視できる。第三実施形態では、一例としてフローティングディフュージョンFDの容量値のみをパラメータとし、クリップ電圧生成画素を作成しているが、これに限るものではない。以上の動作から、白欠陥画素の出力はVCに対応する電圧VC-VGS4(15)にてクリップされることにより、OB領域2-12からの画素出力を常に異常でないレベルで出力することが可能となる。さらに、第三実施形態の場合、温度や蓄積時間によって最適化されたクリップ電圧を自動的に生成することができる。
【００５５】
上述したように、第三実施形態によれば、第一実施形態と同様に、異常値の補正を、より簡素な構成で、且つ信号処理の早い段階で行うことができる。さらに、第三実施形態の場合、クリップ電圧生成画素11-6の出力により垂直信号線2-7の電圧をクリップするので、第一実施形態のようなクリップ回路を別途設ける必要がなく、チップ面積を第一実施形態よりも小さくすることができる。
【００５６】
また、クリップ電圧生成画素11-6は、フォトダイオードFDの他に画素リセットトランジスタM2や画素選択トランジスタM5など、通常の画素が有する構成と同じ構成を有しているため、画素の構成を変更することなく、チップ面積を第一実施形態よりも小さくすることができる。
【００５７】
（第四実施形態）
次に、本発明の第四実施形態を説明する。第四実施形態は、温度測定回路を設け、温度測定回路の出力によってクリップ電圧を変える方式を適用した固体撮像装置に関する。
【００５８】
図9は、第四実施形態によるMOS型イメージセンサ13-0の構成を示している。図9に示すMOS型イメージセンサ13-0は簡単のため6行6列の画素構造とし、図1で示したMOS型イメージセンサ5-0と同一の構成要素には図1と同一の記号を付して示してある。MOS型イメージセンサ5-0と異なる点は、制御信号発生回路13-3および温度測定回路13-14が加わった点である。
【００５９】
制御信号発生回路13-3は、垂直走査回路2-1、水平走査回路2-2、およびCDS回路2-8へそれぞれの制御に関する命令を送る。さらに、制御信号発生回路13-3は、温度測定回路13-14の出力を受け、各温度に応じて適切なクリップレベルφVCRefをクリップ回路5-1へ送る。一般に黒レベルは温度によって左右されるので、正しい値で垂直信号線をクリップさせるためには、クリップ回路5-1で発生させるクリップレベルを温度に応じて変更することが望ましい。
【００６０】
第四実施形態では、MOS型イメージセンサ13-0内に温度測定回路13-14を設け、温度測定回路13-14の出力に応じてクリップレベルφVCRefを変えることにより、適切にクリップされた黒レベルを常に出力することが可能である。さらに、黒レベルは、信号電荷を蓄積する時間を決定するシャッタ時間によっても左右される。制御信号発生回路13-3は、シャッタ時間にも応じて適切なクリップレベルφVCRefをクリップ回路5-1へ送る。
【００６１】
一般に温度が上がると熱電子の発生が増加することにより、OB領域2-12の画素出力は増加し、OB領域2-12の画素からの出力電圧は下がる。前述したように、クリップ回路5-1は垂直信号線2-7の電圧VVLが所定の電圧以下とならないようにVVLをクリップするため、OB領域2-12の画素からの出力電圧が下がると、読出し画素が白欠陥画素ではない場合でも、VVLが誤ってクリップされてしまう可能性がある。したがって、制御信号発生回路13-3は、温度が上がった場合にクリップレベルφVCRefを下げ、温度が下がった場合にクリップレベルφVCRefを上げるように動作する。
【００６２】
また、シャッタ時間が長くなった場合も、OB領域2-12の画素出力は増加し、OB領域2-12の画素からの出力電圧は下がる。したがって、上記と同様に、制御信号発生回路13-3は、シャッタ時間が長くなった場合にクリップレベルφVCRefを下げ、シャッタ時間が短くなった場合にクリップレベルφVCRefを上げるように動作する。
【００６３】
第四実施形態によれば、第一実施形態と同様に、異常値の補正を、より簡素な構成で、且つ信号処理の早い段階で行うことができる。さらに、第四実施形態の場合、温度やシャッタ時間に応じてOB領域2-12の画素からの出力電圧が変化した場合でも、適切にクリップされた黒レベルを常に出力することが可能である。
【００６４】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、画素構造を6行6列として説明を行ったが、必要に応じて行数、列数は変更してもかまわない。その他の構成要素に関しても、上記の各実施形態のみに限定されるものではない。
【００６５】
また、上記では、OB領域の画素が読出し画素である場合に、その読出し画素に対応した垂直信号線の電圧VVLが所定の電圧以下とならないように、垂直信号線の電圧VVLがクリップされることを説明したが、垂直信号線の電圧VVLの波形が、図3等に示した波形に対して反転した波形である場合には、読出し画素に対応した垂直信号線の電圧VVLが所定の電圧以上とならないように、垂直信号線の電圧VVLがクリップされるようにすればよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の第一実施形態による固体撮像装置の構成を示すブロック図である。
【図２】本発明の第一実施形態による固体撮像装置が有する一列の画素に対応した回路の構成を示す回路図である。
【図３】本発明の第一実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図４】本発明の第二実施形態による固体撮像装置の構成を示すブロック図である。
【図５】本発明の第二実施形態による固体撮像装置が有する一列の画素に対応した回路の構成を示す回路図である。
【図６】本発明の第二実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図７】本発明の第三実施形態による固体撮像装置の構成を示すブロック図である。
【図８】本発明の第三実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図９】本発明の第四実施形態による固体撮像装置の構成を示すブロック図である。
【図１０】OB領域の画素の出力を使用して画像を補正する様子を示す参考図である。
【図１１】従来の固体撮像装置の構成を示すブロック図である。
【図１２】従来の固体撮像装置が有する一列の画素に対応した回路の構成を示す回路図である。
【図１３】OB領域の画素の出力を使用して画像を補正する様子を示す参考図である。
【符号の説明】
【００６７】
2-0，5-0，8-0，11-0，13-0・・・MOS型イメージセンサ、2-1，8-1，11-1・・・垂直走査回路、2-2・・・水平走査回路、2-3，5-3，8-3，11-3，13-3・・・制御信号発生回路、2-4・・・グランドライン、2-5・・・電流源、2-6・・・画素、2-7・・・垂直信号線、2-8・・・ CDS回路、2-9・・・列選択スイッチ、2-10・・・水平信号線、2-11・・・出力アンプ、2-12・・・OB領域、2-13・・・有効領域、5-1・・・クリップ回路、11-6・・・クリップ電圧生成画素、13-14・・・温度測定回路
【図１】
2010093498.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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