(57)【要約】【課題】演算器利用率が改善された並列演算装置を提供する。【解決手段】並列処理を実行する複数の演算実行要素と、複数の演算実行要素の各々の間に配置され、複数の演算実行要素の間で送受信されるデータを伝送する伝送路とを具備する並列演算装置を構成する。ここで、複数の演算実行要素の少なくとも１つは、信号処理回路と、信号処理回路と伝送路との間に設けられ、信号入力端と信号出力端とを有する接続スイッチとを備えることが好ましい。そして、接続スイッチは、信号処理回路または伝送路の一方から信号入力端を介して特定のビット数の信号を受け取り、特定のビット数の信号に対応する異なるビット数の他の信号を生成して、信号出力端から信号処理回路または伝送路の他方に供給する。【選択図】図２
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【特許請求の範囲】
【請求項１】
並列処理を実行する複数の演算実行要素と、
前記複数の演算実行要素の間で送受信される信号を伝送する伝送路と
を具備し、
前記複数の演算実行要素の少なくとも１つは、
信号処理回路と、
前記信号処理回路と前記伝送路との間に設けられる接続スイッチと
を備え、
前記接続スイッチは、
前記信号処理回路または前記伝送路の一方から特定のビット数の信号を受け取り、前記特定のビット数の信号に基づいて異なるビット数の他の信号を生成して前記信号処理回路または前記伝送路の他方に供給する
並列演算装置。
【請求項２】
請求項１に記載の並列演算装置において、
前記接続スイッチは、信号入力端と信号出力端とを有し、
１ビットの信号に応答して、ビット拡張または符合拡張の一方を実行して複数ビットの他の信号を生成する機能を備え、
前記信号入力端を介して受け取った１ビットの信号を複数ビットの他の信号に拡張して、前記信号出力端から出力する
並列演算装置。
【請求項３】
請求項２に記載の並列演算装置において、
前記接続スイッチは、
前記信号処理回路から出力される１ビット出力信号を、前記信号入力端を介して受け取り、
前記１ビット出力信号に応答して、ビット拡張または符合拡張の一方を実行して得られた前記複数ビットの他の信号を、前記信号出力端から前記伝送路に供給する
並列演算装置。
【請求項４】
請求項２に記載の並列演算装置において、
前記接続スイッチは、
前記信号処理回路の前段に配置された１ビット配線から供給される１ビット入力信号を、前記信号入力端を介して受け取り、
前記１ビット入力信号に応答して、ビット拡張または符合拡張の一方を実行して得られた前記複数ビットの他の信号を、前記信号出力端から前記信号処理回路に供給する
並列演算装置。
【請求項５】
請求項１に記載の並列演算装置において、
前記接続スイッチは、信号入力端と信号出力端とを有し、
複数ビットの信号に応答して、ビット縮小または符合縮小の一方を実行して１ビットの他の信号を生成する機能を備え、
前記信号入力端を介して受け取った前記複数ビットの信号を、１ビットの他の信号に縮小して、前記信号出力端から出力する
並列演算装置。
【請求項６】
請求項５に記載の並列演算装置において、
前記接続スイッチは、
前記信号処理回路から出力される複数ビット出力信号を、前記信号入力端を介して受け取り、
前記複数ビット出力信号に応答して、ビット縮小または符合縮小の一方を実行して得られた前記１ビットの他の信号を、前記信号出力端を介して前記伝送路に供給する
並列演算装置。
【請求項７】
請求項５に記載の並列演算装置において、
前記接続スイッチは、
前記信号処理回路の前段に配置された複数ビット配線から供給される複数ビット入力信号を、前記信号入力端を介して受け取り、
前記複数ビット入力信号に応答して、ビット縮小または符合縮小の一方を実行して得られた前記１ビットの他の信号を、前記信号出力端から前記信号処理回路に供給する
並列演算装置。
【請求項８】
請求項１から７の何れか１項に記載の並列演算装置において、
前記信号処理回路は、
演算回路または記憶回路である
並列演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列演算装置に関する。
【背景技術】
【０００２】
近年、半導体回路の回路規模が増大しているため、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などの２次元アレイ構成のハードウェアにより並列演算を実現する技術が注目を集めている（例えば、特許文献１〜４参照）。また、ルックアップテーブルを使用しているＦＰＧＡとは異なり、８、１６、３２ビット程度のＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）などの演算装置を多数並べ並列演算装置を構成することもある。ここでは、並列に配置した各ルックアップテーブルやＡＬＵなどを含む演算装置をプロセッシングエレメントと呼ぶ。
【０００３】
多ビット演算器を使用している場合でも加減算などの桁上がりや比較演算などにより１ビット信号が生成される。この１ビット信号はキャリー入力などの演算器の１ビット入力に直接接続できることもあるが、多ビット信号に変換した上で演算器の多ビット入力に接続が必要なこともある。
【０００４】
図１は、ｕｎｓｉｇｎｅｄ  ８ビットの変数を３個加算する並列演算装置１０１を示すブロック図である。図１に示されているように、並列演算装置１０１は、加算器１０２と、加算器１０３と、加算器１０４と、多ビット演算器１０５とを備えている。多ビット演算器１０５は、加算器１０２から出力される１ビット信号を、多ビット信号へ変換する多ビット演算器である。多ビット演算器１０５は、その変換を、セレクタ命令で実現している。
【０００５】
【特許文献１】特開２００３−１６７７２８号公報
【特許文献２】特開平４−３３２８８２号公報
【特許文献３】特開平１１−１６１４６９号公報
【特許文献４】特許第２６７１１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の並列演算装置では、１ビット信号の多ビット信号への変換に通常の演算器を使用している。そのため、１ビット信号の多ビット信号への変換で消費される演算器が、本来の並列演算に使用できないことがある。
【０００７】
また、１ビット信号と多ビット信号という複数種類の信号線が存在するため、並列演算装置の設計時にそれぞれの信号の本数の割合を決定する必要がある。しかし、並列演算装置で実現したいアプリケーション・アルゴリズムにより、必要とされる１ビット信号と多ビット信号との比率は変動し、最適な比率の決定は困難である。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、並列処理を実行する複数の演算実行要素と、前記複数の演算実行要素の各々の間に配置され、前記複数の演算実行要素の間で送受信されるデータを伝送する伝送路とを具備する並列演算装置を構成する。ここで、前記複数の演算実行要素の少なくとも１つは、信号処理回路と、前記信号処理回路と前記伝送路との間に設けられ、信号入力端と信号出力端とを有する接続スイッチとを備えることが好ましい。そして、前記接続スイッチは、前記信号処理回路または前記伝送路の一方から前記信号入力端を介して特定のビット数の信号を受け取り、前記特定のビット数の信号に対応する異なるビット数の他の信号を生成して、前記信号出力端から前記信号処理回路または前記伝送路の他方に供給する。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、多ビット演算器を複数有する並列演算装置において、そのビット・符号拡張・縮小を実行することで、リソースの消費を抑制し、演算器利用率が改善された並列演算装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
［第１実施形態］
図２は、本発明の多ビット（ｎ（ｎは２以上の自然数）ビット）演算器構成の並列演算装置に設けられたプロセッシングエレメント１の第１実施形態の構成を例示するブロック図である。第１実施形態のプロセッシングエレメント１は、ｎビット演算器（ＡＬＵ）２と、第１接続スイッチ３と、第２接続スイッチ４とを含んでいる。第１接続スイッチ３は、ｎビット演算器（ＡＬＵ）２の１ビット出力線１１とｎビット配線１３との接続を制御する。第２接続スイッチ４は、その１ビット出力線１１と１ビット配線１２との接続を制御する。
プロセッシングエレメント１の第１接続スイッチ３は、１ビット出力線１１からｎビット配線１３へのビット拡張を行う。具体的には、第１接続スイッチ３は、１ビット出力線１１のデータが０の場合、ｎビット配線１３のデータが０になるように動作する。また、第１接続スイッチ３は、１ビット出力線１１のデータが１の場合、ｎビット配線１３のデータが１になるように動作する。
【００１１】
図３は、第１実施形態のプロセッシングエレメント１の他の構成を例示するブロック図である。第１実施形態における他の構成のプロセッシングエレメント１は、演算を行うｎビット演算器（ＡＬＵ）２と、第１接続スイッチ３と、第３接続スイッチ５とを含んでいる。第３接続スイッチ５は、演算器のｎビット入力線１４とｎビット配線１３との接続を制御する。第１接続スイッチ３は、演算器のｎビット入力線１４と１ビット配線１２との接続を制御する。
【００１２】
上述のように、第１接続スイッチ３は、１ビット配線１２からｎビット入力線１４へのビット拡張を行う。具体的には、１ビット配線１２のデータが０の場合、ｎビット入力線１４のデータが０に、１ビット配線１２のデータが１の場合、ｎビット入力線１４のデータが１になるように動作する。
【００１３】
以上説明したように、第１実施形態のプロセッシングエレメント１によれば、そのプロセッシングエレメント１を構成するｎビット演算器（ＡＬＵ）２を消費せずに１ビット信号の多ビット信号への変換を行うことができる。一般にプロセッシングエレメント１内の配線は、プロセッシングエレメント１間の配線遅延に比べ小さい。従って、回路の遅延も小さくすることができる。
【００１４】
なお、図２に例示したプロセッシングエレメント１において、第１接続スイッチ３が、１ビット出力線１１からｎビット配線１３へのビット拡張を行う場合を例示した。プロセッシングエレメント１は、この構成に制限されることは無く、例えば、１ビット出力線１１からｎビット配線１３への符号拡張を行うよう構成しても良い。この場合、第１接続スイッチ３は、１ビット出力線１１のデータが０の場合、ｎビット配線１３のデータが０になるように動作する。また、第１接続スイッチ３は、１ビット出力線１１のデータが１の場合、ｎビット配線１３のデータの全ビットが１になるように動作する。また、第１接続スイッチ３は、特定のｎビット定数を出力するよう構成することもできる。また、第１接続スイッチ３と第２接続スイッチ４は、プロセッシングエレメント１内にあるとして説明した。第１接続スイッチ３と第２接続スイッチ４が、プロセッシングエレメント１の外に存在しても良い。さらに、第１接続スイッチ３と第２接続スイッチ４が、ｎビット演算器（ＡＬＵ）２の一部に組み込まれていても良い。
【００１５】
図３には、第１接続スイッチ３が、１ビット配線１２からｎビット入力線１４へのビット拡張を行う場合のプロセッシングエレメント１を例示した。プロセッシングエレメント１は、この構成に制限されることは無く、例えば、１ビット配線１２からｎビット入力線１４への符号拡張を行うよう構成することもできる。この場合、１ビット配線１２のデータが０の場合、ｎビット入力線１４のデータが０に、１ビット配線１２のデータが１の場合ｎビット入力線１４のデータの全ビットが１になるように動作する。
【００１６】
また、第１接続スイッチ３は、特定のｎビット定数を出力するよう構成することもできる。第３接続スイッチ５と第１接続スイッチ３は、プロセッシングエレメント１内にあるとして説明したが、プロセッシングエレメント１の外部や、ｎビット演算器（ＡＬＵ）２の一部に構成されても良い。さらに、他の構成のプロセッシングエレメント１では、ｎビット演算器（ＡＬＵ）２の片側の入力にのみ、１ビット‐ｎビット変換を行う第１接続スイッチ３がある場合を例示している。すべて及び一部の演算器入力に存在しても良い。
【００１７】
図４は、第１実施形態のプロセッシングエレメント１を有する並列演算装置１０の構成を例示するブロック図である。並列演算装置１０は、第１加算器２ａ、第２加算器２ｂ、第３加算器２ｃとして機能する複数のｎビット演算器（ＡＬＵ）２を備えている。図４には、それらのｎビット演算器（ＡＬＵ）２（第１加算器２ａ、第２加算器２ｂ、第３加算器２ｃ）が８ビット演算器の場合の並列演算装置１０が例示されている。図４に示されているように、本実施形態の並列演算装置１０は、ｕｎｓｉｇｎｅｄ  ８ビット変数の３個の加算が、１ビット信号を８ビット信号に拡張するための演算器なしに実現されている。
【００１８】
図５は、第１実施形態のプロセッシングエレメント１を有する並列演算装置１０の他の構成を例示するブロック図である。他の構成の並列演算装置１０は、第１加算器２ａ、第２加算器２ｂ、第３加算器２ｃおよび第４加算器２ｄとして機能する複数のｎビット演算器（ＡＬＵ）２を備えている。図５には、それらのｎビット演算器（ＡＬＵ）２（第１加算器２ａ、第２加算器２ｂ、第３加算器２ｃ及び第４加算器２ｄ）が８ビット演算器の場合の並列演算装置１０が例示されている。
【００１９】
図５に示されているように、例えば８ビット演算器の場合、ｕｎｓｉｇｎｅｄ  ８ビット変数の４個の加算が、１ビット信号を８ビット信号に拡張するための演算器なしに実現されている。
【００２０】
［第２実施形態］
図６は、本発明の多ビット演算器構成の並列演算装置に設けられたプロセッシングエレメント１の第２実施形態の構成を例示するブロック図である。第２実施形態のプロセッシングエレメント１は、演算を行うｎビット演算器（ＡＬＵ）２と、第３接続スイッチ５と、第４接続スイッチ６とを含んでいる。第３接続スイッチ５は、演算器のｎビット出力線１５とｎビット配線１３との接続を制御する第４接続スイッチ６は、演算器のｎビット出力線１５と１ビット配線１２との接続を制御する。換言すると、第２実施形態のプロセッシングエレメント１の第４接続スイッチ６は、ｎビット配線から１ビット配線へのビット縮小を行う。
【００２１】
具体的には、第４接続スイッチ６は、ｎビット出力線１５のデータの下位０ビット目が０の場合、１ビット配線１２のデータが０になるように動作する。また第４接続スイッチ６は、ｎビット出力線１５のデータの下位０ビット目が１の場合、１ビット配線１２のデータが１になるように動作する。
【００２２】
なお、ここで第４接続スイッチ６は、リダクションオアなどのｎビット入力１ビット出力の特定の演算機能を備えるよう構成することもできる。
【００２３】
図７は、第２実施形態のプロセッシングエレメント１の他の構成を例示するブロック図である。他の構成のプロセッシングエレメント１は、演算を行うｎビット演算器（ＡＬＵ）２と、第４接続スイッチ６と、第２接続スイッチ４とを含んでいる。第４接続スイッチ６は、演算器の１ビット入力線１６とｎビット配線１３との接続を制御する。第２接続スイッチ４は、演算器の１ビット入力線１６と１ビット配線１２との接続を制御する。上述のように、第４接続スイッチ６は、ｎビット配線から１ビット配線へのビット縮小を行う。
【００２４】
具体的には、第４接続スイッチ６は、ｎビット配線１３のデータの下位０ビット目が０の場合、１ビット入力線１６のデータが０になるように動作する。また、第４接続スイッチ６は、ｎビット配線１３のデータの下位０ビット目が１の場合１ビット入力線１６のデータが１になるように動作する。
【００２５】
以上説明したように、第２実施形態のプロセッシングエレメント１は、ｎビット演算器（ＡＬＵ）２を消費せずにｎビット信号の１ビット信号への変換を行うことができる。一般にプロセッシングエレメント１内の配線は、プロセッシングエレメント１間の配線遅延に比べ小さいので、回路の遅延も小さくすることができる。
【００２６】
また、第４接続スイッチ６、第２接続スイッチ４は、プロセッシングエレメント１内にあるとして説明したが、プロセッシングエレメント１外に存在しても良い。さらに、ｎビット演算器（ＡＬＵ）２の一部に組み込まれていても良い。
【００２７】
図８は、第２実施形態のプロセッシングエレメント１を有する並列演算装置１０の構成を例示するブロック図である。図８は、８ビット演算を実行する複数のｎビット演算器（ＡＬＵ）２を備えている並列演算装置１０の構成を例示している。第２実施形態の並列演算装置１０は、加算結果に対するマスク演算を、８ビット信号を１ビット信号にマスクするための演算器なしに実現できる。
【００２８】
［第３実施形態］
図９は、本発明の多ビット演算器構成の並列演算装置に設けられたプロセッシングエレメント１の第３実施形態の構成を例示するブロック図である。第３実施形態のプロセッシングエレメント１は、演算を行うｎビット演算器（ＡＬＵ）２と、第１接続スイッチ３と、第４接続スイッチ６とを含んでいる。第１接続スイッチ３は、演算器の１ビット出力線１１とｎビット配線１３との接続を制御する。第４接続スイッチ６は、演算器の１ビット入力線１６とｎビット配線１３との接続を制御する。第４接続スイッチ６は、ｎビット配線から１ビット配線へのビット縮小を行う。第１接続スイッチ３は、１ビット配線からｎビット配線へのビット拡張を行う。
【００２９】
具体的には、第４接続スイッチ６は、ｎビット配線１３のデータの下位０ビット目が０の場合、１ビット入力線１６のデータが０になるように動作する。また、第４接続スイッチ６は、ｎビット配線１３のデータの下位０ビット目が１の場合、１ビット入力線１６のデータが１になるように動作する。
【００３０】
さらに、第１接続スイッチ３は、１ビット出力線１１のデータが０の場合、ｎビット配線１３のデータが０になるように動作する。また、１ビット出力線１１のデータが１の場合ｎビット配線１３のデータが１になるように動作する。
【００３１】
以上説明したように、第３実施形態のプロセッシングエレメント１は、演算器の１ビット配線をｎビット配線に接続することができる。これにより、１ビット、多ビット信号の配線本数の比率を考慮する必要のない柔軟な配線構造を持つことができる。
【００３２】
なお、ここでは第１接続スイッチ３は、１ビット配線からｎビット配線へのビット拡張を行うとしたが、１ビット配線からｎビット配線への符号拡張を行うよう構成することもできる。この場合、第１接続スイッチ３は、１ビット配線のデータが０の場合、ｎビット配線のデータが０になるように動作する。また、第１接続スイッチ３は、１ビット配線のデータが１の場合、ｎビット配線のデータの全ビットが１になるように動作する。
【００３３】
第４接続スイッチ６は、リダクションオアなどのｎビット入力１ビット出力の特定の演算機能を備えるよう、第１接続スイッチ３は、特定のｎビット定数を出力するよう構成することもできる。
【００３４】
第４接続スイッチ６と第１接続スイッチ３とが、プロセッシングエレメント１内にあるとして説明したが、プロセッシングエレメント１外に存在しても良い。さらに、ｎビット演算器の一部に組み込まれていても良い。
【００３５】
［第４実施形態］
図１０は、本発明の第４実施形態の構成を例示するブロック図である。第４実施形態の多ビット演算器構成の並列演算装置には、記憶領域１８が設けられている。その記憶領域１８は、データを格納するレジスタ、フリップフロップ、メモリなどの記憶装置１７と、ｎビット入出力線１９と、ｎビット配線１３と、１ビット配線１２と、記憶装置１７のｎビット入出力線１９とｎビット配線１３を接続する第２接続スイッチ４と、記憶装置１７のｎビット入出力線１９と１ビット配線１２を接続する第１接続スイッチ３から構成されている。第４実施形態の第１接続スイッチ３は、１ビット配線からｎビット配線へのビット拡張を行う。
【００３６】
具体的には、第１接続スイッチ３は、１ビット配線１２のデータが０の場合、ｎビット入出力線１９のデータが０になるように動作する。また、第１接続スイッチ３は、１ビット配線１２のデータが１の場合、ｎビット入出力線１９のデータが１になるように動作する。
【００３７】
図１１は、第４実施形態の記憶領域１８を含む並列演算装置１０の構成を例示するブロック図である。第４実施形態の並列演算装置１０は、８ビット演算器で構成された第１加算器２ａ、第２加算器２ｂおよび第３加算器２ｃを備えている。その並列演算装置１０は、ｕｎｓｉｇｎｅｄ  ８ビット変数の３個の加算を、サイクルをまたいで行う。具体的には、最初のサイクルで第１入力、第２入力の加算が行われ、次のサイクルでレジスタに格納されたデータとの加算が第２加算器２ｂ、第３加算器２ｃで行われる。
【００３８】
図１１に示されているように、並列演算装置１０は、記憶領域１８に供給される１ビット信号を８ビット信号に拡張する接続スイッチ（第１接続スイッチ３）を備えている。その第１接続スイッチ３の作用によって、１ビット信号を８ビット信号に拡張するための機能を、演算器なしに実現できる。
【００３９】
以上説明したように、本発明によれば、プロセッシングエレメント１を消費せずに１ビット信号のｎビット信号への変換を行うことができる。一般にプロセッシングエレメント１内の配線は、プロセッシングエレメント１間の配線遅延に比べ小さいので、回路の遅延も小さくすることができる。
【００４０】
なお、ここでは第１接続スイッチ３は、１ビット配線からｎビット配線へのビット拡張を行うとしたが、１ビット配線からｎビット配線への符号拡張を行うよう構成することもできる。この場合、１ビット配線のデータが０の場合ｎビット配線のデータが０になるように動作する。また、１ビット配線のデータが１の場合ｎビット配線のデータの全ビットが１になるように動作する。さらに、第１接続スイッチ３は、特定のｎビット定数を出力するよう構成することもできる。
【００４１】
［第５実施形態］
以下に、並列演算装置１０の第５実施形態について説明を行う。図１２は、第５実施形態の並列演算装置１０の構成を例示するブロック図である。第５実施形態の並列演算装置１０は、複数の多ビット演算器（第１加算器２ａ、第２加算器２ｂ）と１ビット加算器２３とを備えている。
【００４２】
図１３は、第５実施形態の並列演算装置１０の１ビット加算器２３に配置される真理値表２１を例示するテーブルである。図１３には、並列演算装置１０が８ビット演算を実行する場合の真理値表２１を例示している。並列演算装置１０は、１ビット加算器２３の真理値表２１にしたがって、３個の１ビット入力とｎビット出力と桁上がりを示す１ビット出力を生成する。このような命令を持つ演算器（１ビット加算器２３）があると、ｎビットｕｎｓｉｇｎｅｄ加算によって生じた桁上がりを計算するために必要な１ビット信号の多ビット信号への変換にｎビット演算器（ＡＬＵ）２が消費されることがなくなる。
【００４３】
図１４は、他の並列演算装置１０の１ビット加算器２３に配置される真理値表２１を例示するテーブルである。図１４には、３個の１ビット入力とｎビット出力と桁上がりを示す１ビット出力を持つ演算器の真理値表を例示している。なお、図１４は、並列演算装置１０が８ビット演算を実行する場合の真理値表２２を例示している。このような命令を持つ演算器（１ビット加算器２３）があると、ｎビットｓｉｇｎｅｄ加算によって生じた桁上がりを計算するために必要な１ビット信号の多ビット信号への符号拡張にｎビット演算器（ＡＬＵ）２が消費されることがなくなる。
【００４４】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施することが可能である。
【図面の簡単な説明】
【００４５】
【図１】図１は、ｕｎｓｉｇｎｅｄ  ８ビットの変数を３個加算する並列演算装置１０１を示すブロック図である。
【図２】図２は、プロセッシングエレメント１の第１実施形態の構成を例示するブロック図である。
【図３】図３は、第１実施形態のプロセッシングエレメント１の他の構成を例示するブロック図である。
【図４】図４は、第１実施形態のプロセッシングエレメント１を有する並列演算装置１０の構成を例示するブロック図である。
【図５】図５は、第１実施形態のプロセッシングエレメント１を有する並列演算装置１０の他の構成を例示するブロック図である。
【図６】図６は、プロセッシングエレメント１の第２実施形態の構成を例示するブロック図である。
【図７】図７は、第２実施形態のプロセッシングエレメント１の他の構成を例示するブロック図である。
【図８】図８は、第２実施形態のプロセッシングエレメント１を有する並列演算装置１０の構成を例示するブロック図である。
【図９】図９は、プロセッシングエレメント１の第３実施形態の構成を例示するブロック図である。
【図１０】図１０は、本発明の第４実施形態の構成を例示するブロック図である。
【図１１】図１１は、第４実施形態の記憶領域１８を含む並列演算装置１０の構成を例示するブロック図である。
【図１２】図１２は、第５実施形態の並列演算装置１０の構成を例示するブロック図である。
【図１３】図１３は、第５実施形態の並列演算装置１０の１ビット加算器２３に配置される真理値表２１を例示するテーブルである。
【図１４】図１４は、他の並列演算装置１０の１ビット加算器２３に配置される真理値表２１を例示するテーブルである。
【符号の説明】
【００４６】
１…プロセッシングエレメント
２…ｎビット演算器（ＡＬＵ）
２ａ…第１加算器
２ｂ…第２加算器
２ｃ…第３加算器
２ｄ…第４加算器
３…第１接続スイッチ
４…第２接続スイッチ
５…第３接続スイッチ
６…第４接続スイッチ
１０…並列演算装置
１１…１ビット出力線
１２…１ビット配線
１３…ｎビット配線
１４…ｎビット入力線
１５…ｎビット出力線
１６…１ビット入力線
１７…記憶装置
１８…記憶領域
１９…ｎビット入出力線
２１…真理値表
２２…真理値表
２３…１ビット加算器
１０１…並列演算装置
１０２…加算器
１０３…加算器
１０４…加算器
１０５…多ビット演算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010152714.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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