(57)【要約】【課題】複数のマスクの描画領域の境界が一致していることが種々の問題を改善する。【解決手段】半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドＦ１，Ｆ２，Ｆ３の境界の少なくとも一部の位置が、複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する。【選択図】図１
2010266643.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する
マスクパターンの設計方法。
【請求項２】
前記露光用マスクのマスクパターンを設計する際に、パターン描画時の前記描画フィールドの境界の少なくとも一部の位置が、同一の描画装置を使用する前記複数のフォトリソグラフィ工程において、互いに異なる位置となるように配置する
請求項１に記載のマスクパターンの設計方法。
【請求項３】
前記露光用マスクのマスクパターンを設計する際に、フォトリソグラフィ工程毎に前記描画フィールドの面積を変化させることにより、パターン描画時の前記描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置する
請求項１に記載のマスクパターンの設計方法。
【請求項４】
前記露光用マスクのマスクパターンを設計する際に、フォトリソグラフィ工程毎に正方形形状の前記描画フィールドの一辺の長さを変化させることにより、パターン描画時の前記描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置する
請求項３に記載のマスクパターンの設計方法。
【請求項５】
前記露光用マスクのマスクパターンを設計する際に、フォトリソグラフィ工程毎に前記描画フィールドの描画開始の原点を変化させることにより、パターン描画時の前記描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置する
請求項１に記載のマスクパターンの設計方法。
【請求項６】
有効画素領域に画素がマトリクス状に並べられてなる半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の前記露光用マスクのマスクパターンを設計する際に、前記有効画素領域外に、識別用マークを配置して、マスクパターンを設計する
請求項１に記載のマスクパターンの設計方法。
【請求項７】
前記識別用マークとして、画素を追加配置する
請求項６に記載のマスクパターンの設計方法。
【請求項８】
前記有効画素領域の外周に領域外画素を配置しておき、前記識別用マークとして、前記領域外画素を設けない部分を配置する
請求項６に記載のマスクパターンの設計方法。
【請求項９】
半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計して、前記複数の露光用マスクのセットを製造する
マスクセットの製造方法。
【請求項１０】
半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する工程を有し、
前記複数の露光用マスクを用いて複数のフォトリソグラフィ工程を行って繰り返しパターンを有する半導体装置を製造する
半導体装置の製造方法。
【請求項１１】
前記半導体装置が、表示素子、固体撮像素子または固体記憶素子である
請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマスクパターンの設計方法、マスクセットの製造方法、及び半導体装置の製造方法に関し、特に、繰り返しパターンを有する半導体装置の製造において用いられるマスクパターンの設計方法、マスクセットの製造方法、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造に用いるリソグラフィプロセスにおいては、製造プロセスに対して１組の露光用マスク（マスクセット）を用いる。ここで、半導体装置の製造において露光用マスクに起因した回路動作特性の不具合が生じることがある。不具合の具体的内容としては、表示素子や撮像素子において、露光用マスクに起因した固定パターンノイズが発生してしまうことが確認されている。例えば、特許文献１においては、表示素子にむら様のノイズが発生してしまうことが指摘されている。
【０００３】
上述のノイズが発生してしまう理由について説明する。一般に、露光用マスクのパターン描画にあたっては、電子線もしくはレーザ光などにより感光剤（レジスト）へのパターニングを行い、上記感光剤をマスクにエッチング加工を施すことで、回路パターンを形成する。
【０００４】
ここで、電子線もしくは、レーザ光の照射領域には、一定の上限が存在し、例えばマスク上換算寸法で、１ｍｍ程度の場合がある。これは、パターン精度と描画スループットの双方の観点から決定されるものであり、必要な精度を維持できる範囲として、偏向領域に上限が設けられている。領域の形状は、描画方法によって異なるが、例えば帯状の形状もしくは正方形の形状である。
【０００５】
しかしながら、上述したような領域ではマスク全面の描画が行えないことから、実際はステージを移動させながら描画を行う。よって、このような方法で描画されたマスクについては複数の単位描画領域が存在しており、おのずと領域の境界部が発生することとなる。
【０００６】
一般に、境界部はパターンの寸法もしくは位置精度の誤差が大きいことが知られている。これは、境界部はレーザ光もしくは電子線の偏向量がもっとも大きい箇所であり、例えば収差などの影響が最も大きいためである。
【０００７】
このため、マスク内には、局所的に誤差の大きい箇所が存在することとなる。さらに、描画領域は、一般にはランダムではなく、上述したように一定の形状規則性を有することから、上記の誤差についても規則的に分布することになる。
【０００８】
マスクパターンに寸法や位置の誤差がある場合、半導体素子に悪影響を与える理由について説明する。例えば、ゲート形成工程において用いる露光用マスクで寸法エラーが局所的に発生した場合、該当箇所のしきい値電圧やオン抵抗などのデバイス特性が変化することとなる。このため、例えば表示素子や撮像素子については正常部と該異常部との出力結果に差異が発生し、これがノイズとして評価者に認識されてしまう。
【０００９】
ところで、表示デバイスなどの視覚デバイスに関しては人間の認識するノイズを低減することが重要となる。非特許文献１によると、人間が検知可能なノイズに関しては、規則的なものの方がランダムなものに比べて８ｄＢ程度低いノイズレベルにおいても検知可能であることが報告されている。従って、上述したマスクに存在する規則的に分布した誤差がデバイス特性上のノイズとして表出する場合、この影響はきわめて大きいものとなる。このような不具合が発生した場合、要因となるマスクを特定し、描画境界部のエラーレベルを低減するなどの改善措置を施すことが必要である。
【００１０】
改善措置の一例として、特許文献１においては、同一パターンについて、描画開始位置を変化させながら複数回描画することで、描画境界の誤差を低減することが提唱されている。
【００１１】
また、特許文献２においては、１枚のマスクパターンを複数の領域に分割し、それぞれのパターンにて描画境界位置を設定した後に、分割後のパターンをそれぞれ描画することで、描画境界位置をランダム化することが提唱されている。
【００１２】
しかしながら、要因となるマスクを特定し、かつ、描画境界位置のエラーを低減することは、下記のような理由により困難であった。
【００１３】
描画領域は、一般的には、同一の描画装置を使用し、なおかつ、パターン描画領域が同一である場合は描画領域の位置は同一である。よって、複数工程で同一の描画装置を使用しており、なおかつ、同じ描画領域を設定する場合境界位置が複数のマスクで一致してしまうこととなる。
【００１４】
このため、デバイス特性結果より、不具合の発生箇所が特定できたとしても、該不具合箇所に描画境界を有する工程が複数ある場合には、どの工程が問題であるかの特定ができない。
【００１５】
この問題を解消するためには、描画装置を変更して、単位描画領域の大きさを変更するか、描画対象領域を変更するかの措置が有効である。しかしながら、マスク描画装置は、一般的に、該工程での必要なリソグラフィマージンや最小線幅などから決定されるものである。特に、クリティカル工程については、高精度なパターン形成が望まれることから、描画装置の変更が困難である。
【００１６】
また、マスク面内の描画領域の設定についても、アライメントマークやモニターマークなどの周辺パターンが存在するため、一般的には、描画可能な最大サイズを指定する。よって、従来は、工程毎に任意の描画領域を設定することは困難であった。
【００１７】
さらに、複数工程で同じ位置に境界が存在するということは、別の問題を引き起こす可能性がある。
【００１８】
この問題とは、パターン誤差の大きな箇所が複数工程で一致しているということであり、単一の工程としては、微小な量のエラーであっても、これが累積することにより、結果として、デバイス特性には大きな影響が出てしまう点である。
【００１９】
特許文献１の例では、多重描画を行うことで描画境界付近のエラーを低減することが示されていたが、実際にはこのような方法を行っても、描画境界部のエラーは残留してしまい、これがデバイス動作特性に悪影響を与えてしまうことがあった。
【００２０】
また、特許文献２の方法では、描画境界がマスク毎に異なることとなり、デバイス特性への悪影響の緩和という点では有利である。
しかしながら、特許文献２の方法は、回路パターンを繋ぎ合わせる描画が必須となり、繋ぎ合わせる箇所における、寸法もしくは、位置エラーが増大する危険がある。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２０００−４７３６３号公報
【特許文献２】特開平７−２０９８５４号公報
【非特許文献】
【００２２】
【非特許文献１】西田、他  テレビジョン学会報告 Vol. 14, No 21
【発明の概要】
【発明が解決しようとする課題】
【００２３】
解決しようとする問題点は、複数のマスクの描画領域の境界が一致していることが種々の問題を引き起こしていたことである。
【課題を解決するための手段】
【００２４】
本発明のマスクパターンの設計方法は、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する。
【００２５】
上記の本発明のマスクパターンの設計方法は、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する方法である。パターン描画時の描画フィールドの境界の少なくとも一部の位置が、複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する。
【００２６】
本発明のマスクセットの製造方法は、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計して、前記複数の露光用マスクのセットを製造する。
【００２７】
上記の本発明のマスクセットの製造方法は、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計して、複数の露光用マスクのセットを製造する方法である。
パターン描画時の描画フィールドの境界の少なくとも一部の位置が、複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計して、複数の露光用マスクのセットを製造する。
【００２８】
本発明の半導体装置の製造方法は、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する工程を有し、前記複数の露光用マスクを用いて複数のフォトリソグラフィ工程を行って繰り返しパターンを有する半導体装置を製造する。
【００２９】
上記の本発明の半導体装置の製造方法は、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計して、複数の露光用マスクを用いて複数のフォトリソグラフィ工程を行う。これにより、繰り返しパターンを有する半導体装置を製造する方法である。
パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する。得られる複数の露光用マスクを用いて複数のフォトリソグラフィ工程を行って、繰り返しパターンを有する半導体装置を製造する。
【発明の効果】
【００３０】
本発明のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００３１】
本発明のマスクセットの製造方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００３２】
本発明の半導体装置の製造方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【図面の簡単な説明】
【００３３】
【図１】図１（ａ）及び（ｂ）は本発明の第１実施形態に係る描画フィールドを示す平面図である。
【図２】図２は本発明の第２実施形態に係る描画フィールドを示す平面図である。
【図３】図３（ａ）及び（ｂ）は本発明の第３実施形態に係る描画フィールドを示す平面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第４実施形態に係る描画フィールドを示す平面図である。
【図５】図５は本発明の第４実施形態に係る描画フィールドを示す平面図である。
【図６】図６（ａ）は第４実施例に係る表示装置の平面図であり、図６（ｂ）及び（ｃ）はシミュレーションにより得られた表示装置のＹ−Ｙ’及びＸ−Ｘ’における断面に相当する信号ＳＹ，ＳＸである。
【図７】図７（ａ）は第５実施例に係る表示装置の平面図であり、図７（ｂ）はシミュレーションにより得られた表示装置のＹ−Ｙ’における断面に相当する信号ＳＹである。
【発明を実施するための形態】
【００３４】
以下に、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。
【００３５】
尚、説明は以下の順序で行う。
１．第１実施形態（マスクごとに描画フィールドの一辺を長くする方法）
２．第１実施例（表示装置）
３．第２実施例（固体撮像素）
４．第３実施例（半導体メモリ）
５．第２実施形態（半導体チップ用のマスク）
６．第３実施形態（描画開始原点をずらす方法）
７．第４実施形態（識別マークを用いる方法）
８．第４実施例（シミュレーション１）
９．第５実施例（シミュレーション２）
【００３６】
＜第１実施形態＞
［マスクごとに描画フィールドの一辺を長くする方法によるマスクパターンの設計方法の全体の説明］
本実施形態のマスクパターンの設計方法においては、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する方法である。
露光用マスクのマスクパターンは、例えば、露光用マスクのパターン描画にあたっては、電子線もしくはレーザ光などにより感光剤（レジスト）へのパターニングを行い、上記感光剤をマスクにエッチング加工を施すことで、回路パターンを形成する。
【００３７】
ここで、電子線もしくは、レーザ光の照射領域には、一定の上限が存在し、例えばマスク上換算寸法で、１ｍｍ程度の正方形形状である。
本実施形態では、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する。
【００３８】
ここで、好ましくは、同一の描画装置を使用する複数のフォトリソグラフィ工程において、露光用マスクのマスクパターンを設計する際に、パターン描画時の描画フィールドの境界の少なくとも一部の位置が互いに異なる位置となるように配置する。
異なる露光装置の場合、それだけである程度の合わせズレを含んでいる。同一の露光装置を用いる場合のほうが、描画フィールドの境界の少なくとも一部の位置が、複数のフォトリソグラフィ工程において互いに異なる位置となるように配置することの効果が大きくなる。
【００３９】
また、好ましくは、露光用マスクのマスクパターンを設計する際に、フォトリソグラフィ工程毎に描画フィールドの面積を変化させる。
具体的には、フォトリソグラフィ工程毎に正方形形状の描画フィールドの一辺の長さを変化させる。
これにより、パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置する。
【００４０】
図１（ａ）は、本実施形態に係る描画フィールドを示す平面図である。
ある描画フィールドＦ１に対して、他の描画フィールドＦ２，Ｆ３の一辺の長さを長く取っている。
例えば複数のフォトリソグラフィ工程において、それぞれの描画フィールドとしてＦ１，Ｆ２，Ｆ３で示される領域を用いることで、描画フィールドの境界の位置が複数のフォトリソグラフィ工程において互いに異なる位置となる。
【００４１】
図１（ｂ）は、本実施形態に係る描画フィールドを示す平面図であり、図１（ａ）の描画フィールドが複数集積した状態の平面図である。
ある描画フィールドＦ１ａ〜Ｆ１ｄに対して、他の描画フィールドＦ２ａ〜Ｆ２ｄ，Ｆ３ａ〜Ｆ３ｄの一辺の長さを長く取っている。
例えば複数のフォトリソグラフィ工程において、それぞれの描画フィールドとしてＦ１ａ〜Ｆ１ｄ，Ｆ２ａ〜Ｆ２ｄ，Ｆ３ａ〜Ｆ３ｄで示される領域を用いることで、描画フィールドの境界の位置が複数のフォトリソグラフィ工程において互いに異なる位置となる。
【００４２】
例えば、上記の描画フィールドの設定は、以下のように行う。
まず、各工程向けのマスクについて、描画可能な領域を参照する。ただし、前述したように、この領域は、工程毎に同一である。次に、該領域を含む領域で、付加的な変換領域を設定する。
【００４３】
ただし、付加領域は描画可能範囲外の領域となる場合、この領域には回路パターンが存在しないようにすればよい。
例えば、上記付加領域の幅は、図１（ａ）に示すように、ｘ：０．２ｍｍ，ｙ：０．２ｍｍとする。ただし、図１（ａ）に示すように、付加領域は、パターン配置領域のｘｙ方向それぞれ１辺とする。
【００４４】
同一描画装置を使用する複数のマスクにおいて、描画フィールドの境界領域をマスク毎に異なる位置に配置するよう、描画パターンデータを発生させる。このことで、マスクエラーが極大化する箇所を、工程間で分散することができることから、デバイス特性へ与える悪影響を軽減できる。
【００４５】
本実施形態のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００４６】
［マスクセットの製造方法の説明］
上記の本実施形態のマスクパターンの設計方法を用いてマスクセットを製造することができる。これは、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計して、複数の露光用マスクのセットを製造する方法である。
パターン描画時の描画フィールドの境界の少なくとも一部の位置が、複数のフォトリソグラフィ工程において互いに異なる位置となるように配置する。描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計して、複数の露光用マスクのセットを製造する。
【００４７】
本実施形態のマスクセットの製造方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００４８】
［半導体装置の製造方法の説明］
また、上記の本実施形態のマスクパターンの設計方法を用いて半導体装置を製造することができる。
半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計して、複数の露光用マスクを用いて複数のフォトリソグラフィ工程を行う。これにより、繰り返しパターンを有する半導体装置を製造する方法である。
パターン描画時の描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置して、描画すべき全体のパターンデータから各描画フィールドのマスクパターンを設計する。得られる複数の露光用マスクを用いて複数のフォトリソグラフィ工程を行って、繰り返しパターンを有する半導体装置を製造する。
【００４９】
本実施形態の半導体装置の製造方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００５０】
＜第１実施例：表示装置＞
第１実施例として、本発明を表示素子に適用した例を以下に示す。
表示素子を製造する工程は、例えば、素子分離工程、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程を含むものとする。
はじめに、デバイス作製に必要なマスクについて、同一描画装置が使用されているか否かを調べる。
この方法については、例えば、工程毎に使用されるマスクの一覧データベースを参照することで実施すればよい。今回の場合は、同一の描画装置を用いている工程は、上記の素子分離工程、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程である。
よって、これらの工程に関し、素子分離工程に対して、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程を対象に、描画境界を変更することとした。
【００５１】
次に、上記４工程の描画境界位置を変更する。描画境界位置は、マスクパターンデータを描画装置固有のデータに変換する際に決まるものであり、今回は、上記変換時における、変換領域を変更する。以降の工程についても、同様に付加領域を設定する。
上記のｘ及びｙで示す付加領域の幅の値として、素子分離工程に対して、ゲート電極形成工程を＋０．２ｍｍ、コンタクト形成工程を＋０．４ｍｍ、ＩＴＯ電極形成工程を＋０．６ｍｍとする。
【００５２】
設定に当たっては、付加領域を含むパターン領域について、付加領域の側の隅を原点とし、設定する。よって、領域の大きさが異なる、素子分離工程に対して、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程向けのマスクはそれぞれ、描画境界位置が異なることになる。
【００５３】
ついで、上記で定義された描画境界位置を有する露光用マスクを作製する。露光用マスクの作製については、従来と同様の方法にて作製すればよい。
【００５４】
続いて、これらのマスクを用いて、半導体デバイスを作製する。ここでも、従来と同じプロセスにて、作製を行う。
【００５５】
次に、このようにして作製した半導体デバイスについて、動作テストを実施する。従来の手法、すなわち、同一の描画装置を用いるマスクにおいて、描画境界位置を変更しない表示素子においては、表示結果の一部にスジ状のノイズが発生していた。一方、本発明においては、描画境界位置を分散することで、マスクパターンのエラーが集中する箇所が分散されたため、スジ状のノイズが解消された。
【００５６】
＜第２実施例：固体撮像素子＞
本発明の第２実施例として、撮像素子に適用した例を示す。
ただし、適用するデバイス種が異なっていても、第２実施例のフローは変わらないため、ここでは、要点に絞って記載する。
まず、工程毎の描画装置を特定する。ここでは、今回の場合は、同一の描画装置を用いている工程は、素子分離工程、イオン注入工程、ゲート電極形成工程、及び層内レンズ形成工程である。
よって、これらの工程に関し、素子分離工程に対して、イオン注入工程、ゲート電極形成工程、及び層内レンズ形成工程を対象に、描画境界を変更することとした。
【００５７】
上記のｘ及びｙで示す付加領域の幅の値として、素子分離工程に対して、イオン注入工程を＋０．２ｍｍ、ゲート電極形成工程を＋０．４ｍｍ、層内レンズ形成工程を＋０．６ｍｍとする。
【００５８】
これ以降の工程については、従来の撮像素子作製と同様のプロセスを実施すればよい。本例に則って作製した撮像素子についても、実施例１と同様にスジ状のノイズの発生を防止することができた。
【００５９】
＜第３実施例：半導体メモリ＞
本発明の第３実施例として、半導体メモリに適用した例を示す。従来手法では、マスク描画境界に一致する領域において、データ保持不良が確認されていた。これに対処するため、第１実施例および第２実施例と同等のフローで、デバイス特性の改善を図った。
【００６０】
まず、工程毎の描画装置を特定する。ここでは、今回の場合は、同一の描画装置を用いている工程は、素子分離工程、ゲート電極形成工程、キャパシタ形成工程、及び配線形成工程である。
よって、これらの工程に関し、素子分離工程に対して、ゲート電極形成工程、キャパシタ形成工程、及び配線形成工程を対象に、描画境界を変更することとした。
【００６１】
上記のｘ及びｙで示す付加領域の幅の値として、素子分離工程に対して、ゲート電極形成工程を＋０．２ｍｍ、キャパシタ形成工程を＋０．４ｍｍ、配線形成工程を＋０．６ｍｍとする。
【００６２】
これ以降のプロセスについては、従来と同一の手法を適用した。本例に則って作製した半導体メモリについては、特定の箇所にて発生していたデータ保持不良が解消された。
【００６３】
＜第２実施形態＞
［半導体チップに対するマスクパターンの設計方法の全体の説明］
図２は、本実施形態に係る描画フィールドを示す平面図である。
本実施形態は、半導体チップＣ１〜Ｃ４のパターンが形成されたマスクＭＫである。
マスクＭＫ内の半導体チップＣ１〜Ｃ４に対して、第１実施形態において幅がｘ及びｙで示される付加領域Ｄが付加されており、描画境界位置が変更されている。
【００６４】
まず、同一描画装置が使用されているマスクを特定する。特定の方法は、第１実施例などで示したものと同一でよい。次に、描画境界位置を変更する。この場合は、第１実施形態と異なり、マスク内の描画可能領域全面を対象とした境界位置の変更を行わない。その代わりに、マスク内に配置された複数の回路チップのそれぞれについて、描画境界の位置を変更するものである。
【００６５】
変更の方法は、第１実施形態で挙げた方法とする。まず、各チップにおけるパターン発生領域を参照する。次に、各領域に付加的にパターン発生領域を設定する。この場合は、描画領域のｘｙの一方の辺に対して、０．２ｍｍの付加領域を発生させる。
【００６６】
ここで、各チップの付加領域の大きさは、同じであってもよいし、異なっていてもよい。ただし、他の同一描画装置を用いる工程とは、一致していないことが必要である。これ以降は、第１実施形態と同様の手順で進めればよい。また、本実施形態は、第１実施例〜第３実施例に示されているような、撮像素子や、半導体メモリに適用することも可能である。
【００６７】
本実施形態のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００６８】
本実施形態のマスクパターンの設計方法を用いて、マスクセットを製造することができる。また、半導体装置の製造方法に適用できる。
【００６９】
＜第３実施形態＞
［描画開始原点をずらす方法によるマスクパターンの設計方法の全体の説明］
図３（ａ）は、本実施形態に係る描画フィールドを示す平面図である。
ある描画フィールドＦ１に対して、他の描画フィールドＦ２，Ｆ３の描画開始の原点の位置が変更されている。これにより、パターン描画時の前記描画フィールドの境界の少なくとも一部の位置が、前記複数のフォトリソグラフィ工程において互いに異なる位置となるように配置する。
具体的には、描画フィールドＦ１の描画開始の原点Ｐ１に対し、描画フィールドＦ２の描画開始の原点Ｐ２がｘ及びｙ方向に０．２ｍｍずつずらされており、また、描画フィールドＦ３の描画開始の原点Ｐ３はｘ及びｙ方向に０．４ｍｍずつずらされている。
例えば複数のフォトリソグラフィ工程において、それぞれの描画フィールドとしてＦ１，Ｆ２，Ｆ３で示される領域を用いることで、描画フィールドの境界の位置が複数のフォトリソグラフィ工程において互いに異なる位置となる。
【００７０】
図３（ｂ）は、本実施形態に係る描画フィールドを示す平面図である。
図３（ａ）の描画フィールドが複数集積した状態の平面図である。
ある描画フィールドＦ１ａ〜Ｆ１ｄに対して、他の描画フィールドＦ２ａ〜Ｆ２ｄ，Ｆ３ａ〜Ｆ３ｄは、描画開始の原点（Ｐ１〜Ｐ３など）の位置がｘ及びｙ方向にずらされている。
例えば複数のフォトリソグラフィ工程において、それぞれの描画フィールドとしてＦ１ａ〜Ｆ１ｄ，Ｆ２ａ〜Ｆ２ｄ，Ｆ３ａ〜Ｆ３ｄで示される領域を用いることで、描画フィールドの境界の位置が複数のフォトリソグラフィ工程において互いに異なる位置となる。
【００７１】
例えば、上記の描画フィールドの設定は、以下のように行う。
まず、同一描画装置が使用されているマスクを特定する。特定の方法は、第１実施例で示したものと同一でよい。次に、描画境界位置を変更する。この場合は、先の場合と異なり、工程毎に変化領域の変更をおこなわない。その代わりに、工程毎に、変換領域の原点を変化させる。
具体的には、第１実施例に示す表示装置に場合、素子分離工程、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程が同一の描画装置を用いているものとする。
ここで、これらの工程に関し、素子分離工程に対して、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程を対象に、描画境界を変更した。
具体的には、描画境界発生の原点（Ｐ１〜Ｐ３など）の位置をｘ方向及びｙ方向にずらすように設定する。
上記のｘ方向及びｙ方向にずらす幅の値として、素子分離工程に対して、ゲート電極形成工程を＋０．２ｍｍ、コンタクト形成工程を＋０．４ｍｍ、ＩＴＯ電極形成工程を＋０．６ｍｍとする。
これ以降のプロセスについては、第１実施例にて例示したものと同様である。また、本実施形態は、第２実施例ならびに第３実施例に示されているような、撮像素子や、半導体メモリに適用することも可能である。
【００７２】
本実施形態のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００７３】
本実施形態のマスクパターンの設計方法を用いて、マスクセットを製造することができる。また、半導体装置の製造方法に適用できる。
【００７４】
＜第４実施形態＞
［識別マークを用いる方法によるマスクパターンの第１の設計方法］
例えば、表示装置や固体撮像素子などに適用する場合、半導体装置が有効画素領域に画素がマトリクス状に並べられてなる。
本実施形態においては、半導体装置の製造方法の複数のフォトリソグラフィ工程に用いられる複数の露光用マスクのマスクパターンを設計する際に、有効画素領域外に、識別用の画素を配置して、マスクパターンを設計する。
【００７５】
図４（ａ）は、本実施形態に係る描画フィールドを示す平面図である。
有効画素領域Ｒ内に画素ＰＩＸがマトリクス状に配置されている。有効画素領域Ｒ外に描画境界原点から描画境界単位毎に識別用の画素が設けられている。識別用の画素は、識別用マークＭＣとなる。
本実施形態においては、露光用マスクごとに、識別用マークを配置する。例えば、１つの工程に対して１個の識別用マークを設ける。
【００７６】
従来技術において、問題となる箇所の特定についても、従来は表示素子にノイズが発生したとしても、この位置を特定することが困難であった。
このため、マスクに問題があったとしても、マスク上の不具合箇所と、デバイス上の不具合箇所を照らし合わせることは困難であった。
これは、表示素子の場合、一般にはマトリックス状に回路素子が配置されており、このマトリックス内は表示部であり、いかなる識別マークの配置も許されず、結果として上記マトリックス内に発生した欠陥の位置を正確に特定することができなかったことによる。
【００７７】
特許文献１では、描画境界の位置が工程間で同位置となっており、万が一、不具合が発生したとしても、問題工程の特定は困難であった。
また、特許文献２の方法においても、特許文献１と同様に、デバイス特性上の不具合が生じた場合においては、工程を識別する手立てが一切無いことから、要因工程の同定が困難である。
【００７８】
例えば、第１実施例と同様の表示装置を設ける場合、素子分離工程、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程が同一の露光装置を用いて露光処理がなされる。
例えば、上記の４つの工程に対応するように、４個の画素パターンを配する。
ただし、これらの画素パターンは、デバイスとして動作することが必要であるため、全マスクについて、同位置に付加パターンを配置する。
いま、描画領域の大きさが７３０μｍとすると、同一マークは７３０μｍおきに配置することになる。
【００７９】
電子デバイス製造の際のリソグラフィプロセスに用いられる複数工程のフォトマスク群について、プロセス工程毎に、パターン描画時の描画境界位置を、少なくとも複数枚以上は、互いに異なる位置に配する。また、この位置を記憶装置に保管しておき、デバイス動作結果を元に特定した不具合発生位置と、上記描画境界位置を比較し、問題工程の同定を行う。
【００８０】
また、領域境界位置が特定できるように、境界位置に該当し、なおかつ、デバイスとしての有効領域外に識別用に画素を追加もしくは、削除する。この識別用画素と、デバイス動作上の不具合箇所を比較することで、問題工程の特定を容易に行うことができる。
【００８１】
また、描画境界位置を外部記憶装置などにデータベース化しておき、デバイス動作テストにて発生した不具合箇所と、上記データベースを比較することで、不具合の要因となる工程を明らかにする。
【００８２】
本実施形態のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００８３】
本実施形態のマスクパターンの設計方法を用いて、マスクセットを製造することができる。また、半導体装置の製造方法に適用できる。
【００８４】
［識別マークを用いる方法によるマスクパターンの第２の設計方法］
図４（ｂ）は、本実施形態に係る描画フィールドを示す平面図である。
本実施形態の表示素子においては、有効画素領域の外周に領域外画素を配置しておき、識別用マークとして、領域外画素を設けない部分を配置するものである。
領域外画素は、不完全な画素として形成され、画素として機能はしないが、画素の位置を識別することは可能となっている。特定の方法は、上記と同一でよい。
次に、描画境界位置を変更する。
【００８５】
次に、識別用マークの設置に移行する。
識別用マークは、有効画素外の領域の素子パターンに関し、描画境界に一致する場所の素子を除去するというものである。具体的には、第１実施例のような表示装置の場合には、図４（ｂ）に示すように、１個の素子パターンを除去する。
以下、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程に対して、２，３ならびに４個のパターンを除外する。除外については、第１実施例と同様に、全工程の対応する素子パターンを対象とする。
【００８６】
このようにすることで、スジ状ノイズの発生位置を、デバイス動作結果より特定することができる。
この方法は、第１〜第３実施形態のいずれにも適用できる。
【００８７】
図５は本実施形態に係る描画フィールドを示す平面図である。
第１実施形態に示すように、マスクごとに描画フィールドの一辺を長くする方法によるマスクパターンの設計方法に対応する。
有効画素領域に、画素ＰＩＸがマトリクス状に配置されている。マスクごとに描画フィールドの一辺を長くする方法により、描画フィールドが例えばマスクに対応してＦ１，Ｆ２，Ｆ３として設定される。
ここで、各Ｆ１，Ｆ２，Ｆ３の端部位置に識別マークとなる画素を設けておく。このように、領域境界位置が特定できるように、境界位置に該当し、なおかつ、デバイスとしての有効領域外に識別用に画素を追加もしくは、削除する。この識別用画素と、デバイス動作上の不具合箇所を比較することで、問題工程の特定を容易に行うことができる。
【００８８】
本実施形態のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
【００８９】
本実施形態のマスクパターンの設計方法を用いて、マスクセットを製造することができる。また、半導体装置の製造方法に適用できる。
【００９０】
＜第４実施例：シミュレーション１＞
本発明を表示素子に適用した例を次に示す。この場合は、第１実施例と同じ方法により半導体デバイスを製造し、動作結果に不具合が生じた例である。
【００９１】
半導体デバイス作製までのフローは、第１実施例と同一である。即ち、半導体デバイスの製造工程が、素子分離工程、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程を含み、これらが同一の露光装置で処理されるものである。
図６（ａ）は、表示装置の平面図であり、図６（ｂ）はシミュレーションにより得られた表示装置のＹ−Ｙ’における断面に相当する信号ＳＹであり、図６（ｃ）は表示装置のＸ−Ｘ’における断面に相当する信号ＳＸである。
この場合、半導体デバイスの動作テストの結果は、図６に示すとおりで、チップ内のある箇所に、スジ状のノイズが発見された。よって、本ノイズの発生位置を特定することとした。
【００９２】
スジ状ノイズの特定方法については、先に示した、工程識別用のマークを参照する方法を採った。すなわち、スジが発生している箇所について、この箇所の近傍にある識別マークを特定する作業をおこなった。
【００９３】
具体的には、スジ状ノイズが発生しており、なおかつ、識別マーク近傍の箇所の表示出力を、スクリーン上で拡大表示することで、スジ状ノイズの発生箇所が識別マークのどの位置の近傍で発生しているかを調べた。
【００９４】
この結果、識別マークが２個の箇所でスジ状のノイズが発生していることが分かった。よって、ゲート電極形成工程がノイズ発生の主要因となることが分かった。そこで、このマスクについて、マスクエラーレベルを軽減させるもしくは、設計パターンを見直すなどの是正措置を採ることとした。
【００９５】
本実施例は、第１実施例にて行った、描画境界位置変更方法を適用したが、他の実施例あるいは実施形態に適用可能である。
【００９６】
＜第５実施例：シミュレーション２＞
本実施例は、描画境界位置の識別マークを用いないものである。この具体例を、表示素子向けデバイスを例に、以下に示す。まず、同一描画装置を用いる工程を参照する。この場合も、第１実施例と同様に、素子分離工程、ゲート電極形成工程、コンタクト形成工程、及びＩＴＯ電極形成工程の４工程が対象となった。
【００９７】
次に、描画境界位置の変更を、工程毎に実施する。この方法については、上記の各実施形態に記載の方法を用いればよい。ただし、変更後の描画境界位置は、あらかじめ、外部記憶装置などのデータベースに登録しておく。
【００９８】
この次に、該マスクを用いて、デバイス製造を行い、動作テストを行う。この動作テストにて、スジ状のノイズが発生したので、ノイズ発生位置の特定を行う。特定の方法は、スジ発生方向に出力信号を積算し、素子の位置とスジ発生位置の相対関係を調べる。
【００９９】
図７（ａ）は、表示装置の平面図であり、図７（ｂ）はシミュレーションにより得られた表示装置のＹ−Ｙ’における断面に相当する信号ＳＹである。
具体的には、図７のグラフにおいて、スジ状ノイズ発生位置に急峻なピークが認められている。そこで、該ピーク位置のＹ座標を取得する。本例の場合は、Ｙ座標がチップ右上隅を原点として、０．９３ｍｍ，１．６６ｍｍ，２．３９ｍｍといった箇所、すなわち、０．２＋０．７３ｎ（ｎは１以上の自然数）ｍｍの位置でスジ状ノイズが発生していた。
【０１００】
次に、スジ状ノイズの発生位置と、前述した、マスク描画境界位置のデータベースとを比較する。この際に、スジ状ノイズの発生位置と、描画境界位置が一致する工程が、要因工程となる。ここで、描画境界位置をデータベースより参照すると、ゲート電極形成工程描画境界位置が、スジ状ノイズ発生位置と一致していることが分かった。
【０１０１】
よって、このマスクについて、マスクエラーレベルを軽減させるもしくは、設計パターンを見直すなどの是正措置を採ることとした。
【０１０２】
本実施例は、第１実施例にて行った、描画境界位置変更方法を適用したが、他の実施例あるいは実施形態に適用可能である。
【０１０３】
本発明によれば、描画境界位置を工程毎に異なる位置に配置することによって、マスクエラーが極大化する箇所を、工程毎に分散することができる。このことで、高精度かつ高価なマスクプロセスを用いることなく、なおかつ、描画時間を長大化させることなく、デバイス特性へのマスク起因の不具合を未然防止することができる。
【０１０４】
また、仮に、デバイス特性へ不具合を与えることとなっても、画素有効エリア外に配した工程識別用マークと、不具合発生箇所を比較することによって、問題となる工程の抽出を容易におこなうことができる。よって、不具合を生じさせる工程のみの対処が可能となり、不具合発生時のコストや改善までの時間的メリットが生まれる。
【０１０５】
さらに、上述したような工程識別マークを用いなくとも、描画境界位置をデータベース化しておき、デバイス特性上の不具合発生箇所と比較することで、問題工程の特定を容易に行うことができる。
【０１０６】
本実施形態に係る半導体装置の製造方法によれば、以下の効果を享受できる。
本発明のマスクパターンの設計方法は、複数のマスクの描画領域の境界がマスクごとにずれるので、境界が一致していることが種々の問題を改善できる。
また、画素有効エリア外に配した工程識別用マークと、不具合発生箇所を比較することによって、問題となる工程の抽出を容易におこなうことができる。
【０１０７】
本発明は上記の説明に限定されない。
例えば、表示装置としては、液晶表示装置のほか、種々の表示装置に適用できる。固体撮像素子としては、ＣＭＯＳセンサとＣＣＤ素子のいずれにも適用できる。メモリとしては、ＤＲＡＭのほか、種々の半導体メモリに適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【０１０８】
Ｆ１〜Ｆ３，Ｆ１ａ〜Ｆ１ｄ，Ｆ２ａ〜Ｆ２ｄ，Ｆ３ａ〜Ｆ３ｄ…描画フィールド、Ｃ１〜Ｃ４…半導体チップ、ＭＫ…マスク、Ｄ…付加領域、ＭＣ，ＭＣ１〜ＭＣ３…識別マーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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