(57)【要約】【課題】半導体メモリを検査するメモリテスト装置において、書き込み単位に対応する１回のテストと次のテストとのインターバル時間を短縮してトータルのテスト所要時間を短縮する。【解決手段】メモリテスト装置においてＦＩＦＯメモリ（２１）からの読み出しをタイミング発生器（１２）により生成されたクロック信号に同期して行うとともに、パターン発生器（１１）からＦＩＦＯメモリ（２１）へのパターンデータの転送をタイミング発生器により生成されたクロック信号とは非同期で行い、ヘッド部（３０）において、前記制御パターンに基づいた処理を実行している間にパターン発生器からＦＩＦＯメモリへのテストパターンの転送を行えるように構成した。【選択図】図１
2010061777.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象の半導体メモリを検査するためのパターンデータを生成し外部へ出力するパターン発生器と、基準タイミングを与えるクロック信号を生成するタイミング発生器と、を備えたテスタ本体と、
前記パターン発生器により生成されたパターンデータを保持するＦＩＦＯメモリと、前記ＦＩＦＯメモリから読み出されたパターンデータに基づいてテスト対象の半導体メモリに印加する信号を生成するドライバ回路と、前記テスト対象の半導体メモリから出力された信号と期待値とを比較する比較手段と、前記比較手段の出力に基づいて前記テスト対象の半導体メモリの異常の有無を検出する検出回路と、を備えたヘッド部と、
を有するメモリテスト装置であって、
前記パターンデータには、前記半導体メモリへの印加信号を生成するためのテストパターンデータと、前記ヘッド部に対する指令を与えるための制御パターンデータとが含まれ、
前記ＦＩＦＯメモリからの読み出しを前記タイミング発生器により生成された前記クロック信号に同期して行うとともに、
前記パターン発生器から前記ＦＩＦＯメモリへのパターンデータの転送を前記タイミング発生器により生成された前記クロック信号とは非同期で行い、
前記ヘッド部において、前記制御パターンデータに基づいた処理を実行している間に前記パターン発生器から前記ＦＩＦＯメモリへの前記テストパターンデータの転送を行えるように構成したことを特徴とするメモリテスト装置。
【請求項２】
前記パターン発生器は、生成したパターンデータをシリアルデータに変換して出力するパラレル−シリアル変換手段を備え、前記ＦＩＦＯメモリは、前記パターン発生器から送信されて来るシリアルデータをパラレルデータに変換するシリアル−パラレル変換手段を備えることを特徴とする請求項１に記載のメモリテスト装置。
【請求項３】
前記ヘッド部は、前記ＦＩＦＯメモリの書込み、読出しを制御するＦＩＦＯ制御部を備え、前記ＦＩＦＯ制御部は、前記パターン発生器から送信されて来る前記パターンデータの前記ＦＩＦＯメモリへの格納と前記ＦＩＦＯメモリからの前記パターンデータの読み出しを制御することを特徴とする請求項１または２に記載のメモリテスト装置。
【請求項４】
前記パターンデータには、前記期待値を与える判定用パターンデータが含まれ、
前記ＦＩＦＯ制御部は、前記ドライバ回路による前記テストパターンデータに基づく一連の信号の印加に応じて前記テスト対象の半導体メモリから出力された信号に基づいて前記検出回路において前記期待値との一致がとれなかった場合に、前記ＦＩＦＯメモリ内に既に格納されている判定用パターンデータを再度読み出して前記比較手段に供給するように構成したことを特徴とする請求項３に記載のメモリテスト装置。
【請求項５】
前記検出回路において前記期待値との一致が規定回数とれなかった場合に、前記タイミング発生器は前記基準タイミングを与える前記クロック信号の生成を停止し、前記ＦＩＦＯ制御部は前記ＦＩＦＯメモリ内のテストパターンデータをクリアするとともに、前記パターン発生器は前記テスト対象の半導体メモリ内部をリセット状態にするためのパターンデータを生成して前記ＦＩＦＯメモリへ転送するように構成したことを特徴とする請求項３または４に記載のメモリテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリをテストするメモリテスト装置に関し、特にフラッシュメモリのような不揮発性半導体メモリ（以下、不揮発性メモリと略す）をテストするメモリテスト装置に適用して好適な技術に関するものである。
【背景技術】
【０００２】
半導体メモリのテストを行うメモリテストシステム（メモリテスタ）では、被試験対象のメモリの各メモリセルに対して書込み、読出しテストを行い、メモリセルの良否を判定する。不揮発性メモリのテスタでは、被試験対象のメモリの各記憶素子に対して書込み、読出しテストを行い、メモリから出力されるレディー／ビジー（Ready/Busy）信号を監視して良否を判定することができる（例えば特許文献１参照）。
【０００３】
従来の不揮発性メモリのテスタは、テストパターンデータ（以下、テストパターンと略す）を発生するパターン発生器およびタイミングクロックを生成するタイミング発生器を有するテスタ本体から、被テストデバイスである不揮発性メモリへテストパターンをパラレルに送ってテストするのが一般的であった。
【０００４】
また、メモリテスタでは、複数のデバイスを同時にテストする場合、テスタから出力されたテストパターンに応じた信号を被テストデバイスに印加するドライバ回路や被テストデバイスから出力された信号と期待値とを比較するコンパレータなどを搭載したピンエレクトロニクスと呼ばれるカードもしくはボードを介してテスタと被テストデバイスとを接続することが行われている。
【特許文献１】特開２００６−６５９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリテスタによる不良検出では、効率を高めるためできるだけ多くの被テストデバイスをテスタに接続して並行検査を行えることが望まれる。一方において、不揮発性メモリは記憶容量の増加とともに入出力ビット数が増加する傾向がある。そのため、従来のようなパラレル方式のテストパターンの転送では、同時にテストする被テストデバイスの数を増やそうとすればするほど伝送線の数が増加して物理的にシステムを構築できなくなるという課題がある。そこで、本発明者は、テストパターンをシリアルデータに変換して転送する方式を検討した。
【０００６】
その結果、テストパターンをシリアル転送しかつ転送レートをパラレル方式と同等にするには、ＦＩＦＯメモリ（バッファメモリ）が必要であることが分かった。図７に、本発明に先立って検討したテスタとピンエレクトロニクスからなるテストシステムの構成例を示す。
【０００７】
図７のテストシステムでは、テスタ本体１０にパターン発生器１１、タイミング発生器１２およびフェイルメモリ１３を設ける。一方、ピンエレクトロニクスカード（以下、ＰＥカードと称する）２０には、テストパターン受信用のＦＩＦＯメモリ（以下、ＦＩＦＯと略す）２１、ドライバ２２およびコンパレータ２３を設ける。さらに、このようなＰＥカードを複数枚用意し、各ＰＥカードのコンパレータ２３から出力される一致信号がすべて一致を示しているか否かを判定するＡＮＤ回路などからなるMATCH検出回路３１を設ける。
【０００８】
そして、上記パターン発生器１１の出力部にはパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路Ｐ／Ｓを、またＦＩＦＯメモリ２１の入力部にはシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路Ｓ／Ｐを設けてある。タイミング発生器１２は、パターン発生器１１により生成されたパターンをＰＥカード２０のＦＩＦＯ２１へ転送するタイミングを与える基準タイミングクロック１および該クロック１に同期して所定時間遅れてＦＩＦＯ２１から受信パターンを読み出す基準タイミングクロック２を生成するように構成してある。
【０００９】
本発明者が、図７のテストシステムを詳細に検討したところ、一連のパターンの送信による一回の書込み、読出しテスト（メモリの書込み単位である１セクタあるいは１ワードなどのライト＆リードを１回と数える）ですべての被テストメモリに不良がなかった場合（ＭＡＴＣＨ成立）に、次のテストシーケンスを開始するまでのインターバル（図８のＴ０の期間）に、MATCH検出回路３１の出力がタイミング発生器１２に届くのに要する伝送時間と、一致確認後パターン発生器１１が次のパターンを生成、出力するまでに要する処理時間、パターン発生器１１により生成されたパターンがＦＩＦＯ２１に届くのに要する伝送時間の合計分だけ要してしまう。しかも、通常、１つのメモリのテストは数千回にも及ぶため、トータルのテスト所要時間が長くなるという課題があることが明らかとなった。
【００１０】
この発明は上記のような課題に着目してなされたものでその目的とするところは、ＰＥカードにＦＩＦＯメモリを備えシリアル方式でテストパターンを転送して、被検査デバイスである半導体メモリを検査するメモリテスト装置において、書き込み単位に対応する１回のテストと次のテストとのインターバル時間を短縮してトータルのテスト所要時間を短縮することができるようにすることにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため請求項１に記載の発明は、テスト対象の半導体メモリを検査するためのパターンデータを生成し外部へ出力するパターン発生器と、基準タイミングを与えるクロック信号を生成するタイミング発生器と、を備えたテスタ本体と、前記パターン発生器により生成されたパターンデータを保持するＦＩＦＯメモリと、前記ＦＩＦＯメモリから読み出されたパターンデータに基づいてテスト対象の半導体メモリに印加する信号を生成するドライバ回路と、前記テスト対象の半導体メモリから出力された信号と期待値とを比較する比較手段と、前記比較手段の出力に基づいて前記テスト対象の半導体メモリの異常の有無を検出する検出回路と、を備えたヘッド部と、を有するメモリテスト装置であって、前記パターンデータには、前記半導体メモリへの印加信号を生成するためのテストパターンデータと、前記ヘッド部に対する指令を与えるための制御パターンデータとが含まれ、前記ＦＩＦＯメモリからの読み出しを前記タイミング発生器により生成された前記クロック信号に同期して行うとともに、前記パターン発生器から前記ＦＩＦＯメモリへのパターンデータの転送を前記タイミング発生器により生成された前記クロック信号とは非同期で行い、前記ヘッド部において、前記制御パターンデータに基づいた処理を実行している間に前記パターン発生器から前記ＦＩＦＯメモリへの前記テストパターンデータの転送を行えるように構成した。
【００１２】
これにより、ヘッド部でテスタ本体側からの制御パターンデータを受けてテストの準備の前処理を行なっている間、パターン発生器を停止させる必要がなくなるので、待機時間を短縮してトータルのテスト時間を短縮することができる。
【００１３】
請求項２に記載の発明は、請求項１に記載の発明において、前記パターン発生器は、生成したパターンデータをシリアルデータに変換して出力するパラレル−シリアル変換手段を備え、前記ＦＩＦＯメモリは、前記パターン発生器から送信されて来るシリアルデータをパラレルデータに変換するシリアル−パラレル変換手段を備えるようにした。これにより、テスタ本体とヘッド部とを接続する信号線の本数を減らし装置をコンパクトに構成することができる。
【００１４】
請求項３に記載の発明は、請求項１または２に記載の発明において、前記ヘッド部は、前記ＦＩＦＯメモリの書込み、読出しを制御するＦＩＦＯ制御部を備え、前記ＦＩＦＯ制御部は、前記パターン発生器から送信されて来る前記パターンデータの前記ＦＩＦＯメモリへの格納と前記ＦＩＦＯメモリからの前記パターンデータの読み出しを制御するように構成した。
【００１５】
これにより、ＦＩＦＯメモリに格納されたテストパターンデータによる一連の検査が終了する前に次の検査のためのパターンデータをＦＩＦＯメモリへ格納させる制御が容易かつ速やかに実行することができる。
【００１６】
請求項４に記載の発明は、請求項３に記載の発明において、前記パターンデータには、前記期待値を与える判定用パターンデータが含まれ、前記ＦＩＦＯ制御部は、前記ドライバ回路による前記テストパターンデータに基づく一連の信号の印加に応じて前記テスト対象の半導体メモリから出力された信号に基づいて前記検出回路において前記期待値との一致がとれなかった場合に、前記ＦＩＦＯメモリ内に既に格納されている判定用パターンデータを再度読み出して前記比較手段に供給するように構成した。これにより、検査ごとに判定用パターンデータをパターン発生器からＦＩＦＯメモリへ転送する処理を省略してテスト時間を短縮させることができる。
【００１７】
請求項５に記載の発明は、請求項３または４に記載の発明において、前記検出回路において前記期待値との一致が規定回数とれなかった場合に、前記タイミング発生器は前記基準タイミングを与える前記クロック信号の生成を停止し、前記ＦＩＦＯ制御部は前記ＦＩＦＯメモリ内のテストパターンデータをクリアするとともに、前記パターン発生器は前記テスト対象の半導体メモリ内部をリセット状態にするためのパターンデータを生成して前記ＦＩＦＯメモリへ転送するように構成した。これにより、メモリの異常が検出された場合の処理を円滑に行えるようになるとともに、次の検査開始タイミングを早めることができる。
【発明の効果】
【００１８】
本発明によれば、ＰＥカードにＦＩＦＯメモリを備えシリアル方式でテストパターンを転送して、被検査デバイスである不揮発性メモリを検査するテストシステムにおいて、書き込み単位に対応する１回のテストと次のテストとのインターバル時間を短縮してトータルのテスト所要時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００２０】
図１は、本発明を適用した不揮発性メモリのメモリテストシステムの一実施形態を示す。なお、この実施形態のメモリテストシステムのテスト対象は、外部から書込み指令などのコマンドを入力することが可能な状態にあるか否かを示すレディー／ビジー信号Ｒｅａｄｙ／Ｂｕｓｙのような状態信号がチップ外部へ出力されるように構成されているフラッシュメモリのような不揮発性メモリである。
【００２１】
この実施形態のメモリテストシステムは、図１に示すように、テスタ本体１０と、複数のピンエレクトロニクスカード（ＰＥカード）２０ａ，２０ｂ……およびMATCH検出回路３１を有するヘッダ部３０とからなる。このうち、テスタ本体１０は、テストパターンなどを発生するパターン発生器１１、基準タイミングクロックを生成するタイミング発生器１２およびフェイルメモリ１３などを備える。
【００２２】
パターン発生器１１により生成されるパターンには、ＰＥカード２０に対する制御パターン（制御コード）、被テストデバイス４０に対するテストパターン（コマンドおよびライトデータ）、被テストデバイス４０から出力される信号と比較される期待値（MATCH判定パターン）がある。いずれのパターンであるかは、各パターンと共にパターン発生器１１からＰＥカード２０へ送信されるパターン識別情報信号によって識別される。また、パターン発生器１１は、内部にパターンを記憶するメモリと該メモリのアドレスを演算若しくはカウントする回路を備え、該回路によってメモリからパターンが読み出される。また、パターン発生器１１の出力部（出口）にはパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路Ｐ／Ｓが設けられている。
【００２３】
一方、ＰＥカード２０は、パターン発生器１１から送信されるパターンデータを受信するＦＩＦＯ２１、受信したパターンデータに基づいて被テストデバイス４０に印加する信号を生成し出力するドライバ回路２２や被テストデバイス４０から出力された信号Ｒｅａｄｙ／ＢｕｓｙとＦＩＦＯ２１が受信した期待値パターンとを比較して一致しているか否かを示すMATCH信号を出力するコンパレータ２３、上記ＦＩＦＯ２１の動作を制御するＦＩＦＯ制御部２４、ＰＥカード２０全体を制御するＰＥ制御部２５などから構成されている。
【００２４】
ＰＥ制御部２５は、パターン発生器１１により送信されＦＩＦＯ２１によって受信された制御パターンに基づいてカード内部を制御する制御信号を生成する。ＦＩＦＯ２１は、パターン発生器から送信されて来るパターンデータを転送クロックに同期して取り込んで一時保存し、取り込んだパターンデータはＦＩＦＯ制御部２４から出力されるリードタイミングクロックに同期して読み出される。リードタイミングクロックは、タイミング発生器１２から供給される基準タイミングクロックに基づいて生成される。この実施形態では、転送クロックはリードタイミングクロックと非同期とされ、その周波数はリードタイミングクロックの周波数の１０倍以上に設定されている。
【００２５】
この実施形態におけるＦＩＦＯ２１は、テスト２回分以上のパターンを保持できるような記憶容量を有するように構成されるとともに、ＦＩＦＯのオーバーフローとアンダーフローを防ぐために、保持しているパターンの量があるしきい値を上回ったら送信を中止させるＦＩＦＯ制御信号をパターン発生器へ出力し、あるしきい値（前記しきい値とは異なる）を下回ったらＦＩＦＯ制御信号の出力を解除するように構成されている。また、ＦＩＦＯメモリ２１の入力部（入口）には、受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路Ｓ／Ｐを設けられている。ＦＩＦＯ２１のオーバーフローとアンダーフローを監視してＦＩＦＯ制御信号を生成する機能は、ＦＩＦＯ制御部２４が持つように構成してもよい。
【００２６】
ＦＩＦＯ制御部２４は、タイミング発生器１２から出力される基準タイミングに基づいてＦＩＦＯ２１から受信パターンを読み出す上記リードタイミングクロックを生成する。ＦＩＦＯ制御部２４に、基準タイミングクロックによって動作するリードアドレスカウンタと、転送クロックによって動作するライトアドレスカウンタとを設け、これらのカウンタによってＦＩＦＯのリード／ライトを制御するように構成してもよい。
【００２７】
また、ＦＩＦＯ制御部２４は、タイミング発生器１２からUNMATCH検出信号が入力されたときは、ＦＩＦＯ２１のライトアドレスとリードアドレスをクリアして、ＦＩＦＯ２１へのライトとリードの制御を停止する。ライトの再開はパターン発生器１１から出力されるＦＩＦＯライト再開信号により行う。リードの再開はタイミング発生器１２から出力される基準タイミングにより行う。
【００２８】
コンパレータ２３は、同一テストパターンによる被テストデバイスの同一アドレスに対するテストを規定回数行なってもレディー／ビジー信号が“Ｂｕｓｙ”を出力し“Ｒｅａｄｙ”を出力しない場合に、フェイル（不良）を示すフェイル信号を出力する。MATCH検出回路３１は、ＡＮＤ回路により構成され、各ＰＥカード２０のコンパレータ２３から出力される一致信号がすべて一致を示しているか否かを判定しMATCH結果信号をテスタ本体１０へ出力する。
【００２９】
上記タイミング発生器１２は、ユーザが作成したテストプログラムやMATCH検出回路３１からのMATCH結果信号に基づいてＰＥカード２０内のＦＩＦＯ２１が受信したパターンを、ＦＩＦＯ２１より読み出すための基準タイミングクロック信号を生成する。また、タイミング発生器１２は、MATCH検出回路３１からのMATCH結果信号に基づいてMATCH／UNMATCHの確認を行い、MATCHを検出したらMATCH検出信号をＰＥカード２０へ出力し、UNMATCHを規定回数検出したらUNMATCH検出信号をパターン発生器１１およびＰＥカード２０へ出力し、パターン発生器１１が生成したリセットパターンのＰＥカード２０への転送が終了するまでの間、基準タイミングクロックの発生を停止する。さらに、タイミング発生器１２は、パス／フェイル情報を保存するフェイルメモリ１３のアドレス（ＦＭアドレス）を生成するアドレス演算回路を備え、生成したＦＭアドレス信号をフェイルメモリ１３へ出力する。
【００３０】
上記フェイルメモリ１３は、ＦＭアドレス信号に基づいたアドレスに、コンパレータ２３から出力されたフェイル信号に基づいたフェイル情報を上書き保存する。フェイル信号は、各被テストデバイスごとに出力される。例えば、１枚のＰＥカード２０によって１０個のメモリを検査できる場合、コンパレータ２３からは１０個のフェイル信号が出力されるように構成される。
【００３１】
上記パターン発生器１１は、ユーザが作成したテストプログラムおよびタイミング発生器１２からのUNMATCH検出信号に基づいて、被テストデバイスへ印加するパターンやＰＥカード２０の機能を制御するための制御パターン（制御コード）を生成し、基準タイミングクロックとは非同期のタイミングでかつ基準タイミングクロックよりも高速でＰＥカード２０へ、転送クロックとともに出力する。ただし、ＰＥカード２０からＦＩＦＯ制御信号が出力されているときはパターンの出力を停止し、ＦＩＦＯ制御信号が解除されたときにパターンの出力を再開する。
【００３２】
また、パターン発生器１１は、MATCH検出回路３１からのMATCH結果信号に基づいてUNMATCHを検出した場合には、ＦＩＦＯライト再開信号とともにデバイスリセット用のリセットパターンを生成してＰＥカード２０へ出力する。ここで、リセットパターンとは、被テストデバイスが消去コマンドを有する場合には消去コマンド、消去コマンドを有していない場合には書込みコマンドとメモリ内部の記憶素子を消去状態にするデータである。さらに、パターン発生器１１は、タイミング発生器１２からのパターンアドレスの演算情報を基に、次の検査用のパターンのアドレスを演算し直して、テストパターンの生成を再開する。
【００３３】
次に、上記テストシステムの動作を、図２〜図４のフローチャートを用いて、図５および図６のタイミングチャートを参照しながら説明する。図２〜図４のうち、図２はパターン発生器１１の動作手順を示すフロー、図３はタイミング発生器１２の動作手順を示すフロー、図４はＰＥカード２０の動作手順を示すフローである。図５のタイミングチャートは通常動作時（UNMATCHが発生しない時）のもので、図６のタイミングチャートはUNMATCHが発生した時のものである。以下、図５および図６の各サイクルに付されている括弧付き数字に対応させて、各機能ブロックの動作を順に説明する。
＜パターン発生器の動作＞
［通常動作時］
「パターン発生器１１」は、図２に示すような流れに従って、以下の手順で動作する。
(1) 検査が開始されると、パターン発生器１１は、先ず被テストデバイス４０へ印加するパターン等をメモリから読み出すためのアドレスの初期化を行う。
(2) 次に、パターン発生器１１は、MATCH検査開始を指示する制御パターン（ＰＥ前処理制御パターン）をメモリから読み出し、その制御パターンをパターン転送用クロックに同期して該クロックと共にＰＥカード２０へ出力する（以下、パターン発生器の出力タイミングは、パターン転送用クロックに同期するものとする）。この転送パターンは、転送前後においてパラレル−シリアル変換、シリアル−パラレル変換などが行われる。そのため、遅延が発生する。
(4) 続いて、パターン発生器１１は、被テストデバイス２０へ印加するパターンをメモリから読み出し、ＰＥカード２０へ出力する。図７に示すテストシステムでは、ＦＩＦＯ２１のリードがパターンの転送用クロックに同期したタイミングで実行されるため、図８の(3)のように、ウェイト期間を設ける必要がある。ＰＥカード側において、受信した制御パターンに基づく検査開始の準備処理が完了するのを待つためである。
【００３４】
これに対し、本実施形態のテストシステムでは、転送用クロックはＦＩＦＯのリードタイミングクロックと非同期であり、かつＦＩＦＯの記憶容量が充分に大きい（２回分のテストパターンを記憶可能）ため、図５のように、図８のウェイト期間(3)に相当する期間が不要となり、その分パターン転送時間を短縮できる。なお、本実施形態でもＰＥカードから出力されるMATCH結果信号のタイミングによっては、ウェイト時間が必要になる場合もあるが、その時間は図７のシステムに比べると短くすることができる。
(5) パターン発生器１１にて、デバイスのReady／Busy状態を監視するMATCH判定パターンを生成し、MATCH判定パターンの開始位置と終了位置を確認できる制御信号とともにＰＥカード２０へ出力する。ＰＥカード２０では、ＦＩＦＯ制御部２４にてMATCH判定パターンの開始位置と終了位置のＦＩＦＯ２１のアドレスを保存する。
(8) パターン発生器１１にて、転送パターンが最終検査のパターンか否かを確認し、最終検査のパターンの場合にはパターン発生を停止し、最終検査のパターンでない場合には次の検査パターンの発生シーケンスへ移行する。
(9) パターン発生器１１にて、次の検査用パターンをメモリから読み出すための先頭アドレスを決定する。ただし、ＰＥカード２０内のＦＩＦＯ２１からオーバーフローを示すFIFO制御信号が出力されたときは、パターン発生のシーケンス位置に係わらずパターン発生とパターンの出力を停止し、FIFO制御信号が解除されたときはパターンの発生と出力を停止した位置から再開する。
［UNMATCH検出時の動作］
(1)〜(5)は上記の通常動作時と同様
(7)’タイミング発生器１２がMATCH検出回路３１からのMATCH結果信号を監視し、UNMATCHを検出してUNMATCH検出信号を出力すると、パターン発生器１１はパターン発生のシーケンス位置に係わらず通常のパターン発生を停止して、被テストデバイスをリセットするためのパターンをメモリから読み出してFIFOライト再開信号とともに出力する。
【００３５】
その後、パターン発生器１１は、次の検査用のパターンのアドレスをタイミング発生器１２で演算しているパターンアドレスに戻し、パターン（制御パターンとデバイス印加パターン）の発生と出力を再開するシーケンス(2)〜(9)へ移行する。
＜タイミング発生器とＰＥカードの動作＞
［通常動作時］
「タイミング発生器１２」は図３に示すような流れに従って、また「ＰＥカード２０」は図４に示すような流れに従って、それぞれ以下の手順で動作する。なお、タイミング発生器１２は、パターン発生器１１で生成される1発目のパターンがＰＥカード２０内のＦＩＦＯ２１に保存されるまで待った後に、図３の手順に従った基準タイミングクロックの発生を開始する。
(1) タイミング発生器１２は、先ずアドレスの初期化（基準タイミング発生用に演算のみ）を行う。ここで、タイミング発生器１２が演算するパターンのアドレスは、ライト用のアドレスであり、パターン発生器１１で演算するパターンリード用のアドレスとは異なる。
(2) 次に、タイミング発生器１２は、MATCH検査開始を示す制御パターン（ＰＥ前処理制御パターン）をＦＩＦＯ２１から読み出すための基準タイミングクロックを生成し、ＰＥカード２０へ出力する。ＰＥカード２０では、ＦＩＦＯ制御部２４がタイミング発生器１２からの基準タイミングクロックに基づいて、ＦＩＦＯ２１のリードクロックを生成してＦＩＦＯ２１からＰＥ前処埋制御パターンを読み出し、MATCH検査開始の準備を行う（以下、ＦＩＦＯからパターンを読み出すタイミングはすべて基準タイミングを基にＦＩＦＯ制御部２４で生成されるクロックに同期するものとする）。
(4) タイミング発生器１２は、被テストデバイス４０への印加パターンをＦＩＦＯ２１から読み出す基準タイミングクロックを生成し、ＰＥカード２０へ出力する。ＰＥカード２０では、ＦＩＦＯ２１からデバイスへの印加パターンを読み出し、ドライバ２２を介して被テストデバイス４０へ出力する。被テストデバイスとしての不揮発性メモリでは、ＰＥカード２０から入力されたパターンの書き込みを行い、書き込みを開始するときに状態を示す信号はReady→Busyに遷移し、書き込み（ベリファイを含む）が正常に完了するとBusy→Readyに遷移する。一方、デバイスで書き込み異常が発生すると状態を示す信号はBusyのままとなる。
(5) タイミング発生器１２は、MATCH判定パターンをＦＩＦＯ２１から読み出す基準タイミングクロックを生成し、ＰＥカード２０へ出力する。また、ＦＭアドレス信号をフェイルメモリ１３へ出力する。ＰＥカード２０では、ＦＩＦＯ２１からMATCH判定パターンを読み出してコンパレータ２３へ渡し、コンパレ一夕２３でデバイス４０からのReady／Busy状態と比較する。判定パターンがReadyであるにもかかわらずデバイスの出力がBusy状態の場合は、UNMATCH信号をMATCH検出回路３１へ出力し、Ready状態に遷移していたらMATCH信号をMATCH検出回路３１へ出力する。また、テストを規定回数実行してもBusy状態のままのときはフェイル信号をフェイルメモリ１３へ出力する。MATCH検出回路３１では、複数のＰＥカードから出力されるMATCH信号を監視し、すべてのＰＥカードのMATCH信号を検出したときにタイミング発生器１２へハイレベル（またはロウレベル）のMATCH結果信号を出力する。いずれか１つのＰＥカードからでもUNMATCH信号が出力されると、MATCH結果信号はロウレベル（またはハイレベル）となる。フェイルメモリ１３は、フェイル信号が出力されるとタイミング発生器１２から指定されるアドレスにフェイル情報を上書き保存する。
(6) タイミング発生器１２は、MATCH結果信号を監視し、MATCH（ハイレベル）を検出したときはMATCH検出信号をＰＥカード２０へ出力して次のMATCH検査用のパターン生成の準備に移行し、UNMATCH（ロウレベル）を検出したときはUNMATCHの回数確認のシーケンスへ移行する。
(7) タイミング発生器１２は、UNMATCHの検出回数を確認し、UNMATCHの確認し、検出回数が規定回数に達していない場合にはMATCH判定パターンを出力するシーケンスへ戻り、規定回数に達した場合にはUNMATCH検出信号をパターン発生器１１およびＰＥカード２０へ出力し、リセット処理のシーケンスへ移行する。なお、規定回数は任意に設定可能である。ＰＥカード２０では、ＦＩＦＯ制御部２４にUNMATCH検出信号が入力された場合はリセット処理のシーケンスへ移行し、MATCH検出信号が入力された場合は次のMATCH検査用のシーケンスに移行する。UNMATCH検出信号、MATCH検出信号がともに入力されていない場合は、ＦＩＦＯ制御部２４にてＦＩＦＯ２１の読み出しアドレスをMATCH判定パターンの先頭アドレスに戻す。このように、MATCH判定パターンをＦＩＦＯ２１から繰り返し読み出すことにより、パターン発生器１１からＦＩＦＯ２１へのパターン転送を省略することができ、トータルのテスト所要時間を短縮することができる。
(8) タイミング発生器１２とＰＥカード２０は、最終検査の最後のMATCH検出であった場合には検査のための動作を終了し、最終検査の最後のMATCH検出でない場合は次の検査へ移行する。
(9) タイミング発生器１２は、次の検査用パターンのアドレスを決定する。
［UNMATCH検出時の動作］
(1)〜(6)は通常動作時と同様
(7)’タイミング発生器１２は、パターン発生器１１からＰＥカード２０へデバイスをリセットするためのパターンが転送されるまで基準タイミングクロックの発生を停止し、その後、リセットパターン（制御パターン）をＦＩＦＯ２１から読み出すための基準タイミングクロックを生成しＰＥカード２０へ出力する。すると、ＰＥカード２０は、ＦＩＦＯ制御部２４にてＦＩＦＯライトアドレスとリードアドレスをクリアし、ＦＩＦＯ２１へのライトとリードの制御を停止する。その後、パターン発生器１１からＦＩＦＯライト再開信号が出力されるとＦＩＦＯ２１へのライト制御を再開する。次に、ＦＩＦＯ２１からリセットパターン（消去コマンド）を読み出し、ドライバ２２を介してデバイス４０へ出力する。デバイス４０では、リセットパターンが入力されるとリセット（記憶素子の消去）を行い、レディー／ビジー信号Ready／BusyはReady状態に戻る。
(8) 最終検査の場合は検査を終了し、最終検査でない場合は次の検査へ移行する。
(9) タイミング発生器１２にて、次の検査用パターンのアドレスを決定する。
【００３６】
以上のように、この実施形態のテストシステムにおいては、ＦＩＦＯ２１の容量を２回分以上のテストのパターンを格納できる大きさとするとともに、テスタ本体のパターン発生器１１からＰＥカードのＦＩＦＯ２１へのパターン転送を、タイミング発生器１２により生成されるＦＩＦＯからのパターンの読出し基準タイミングとは非同期で高速で行い、次の検査開始前に前もって次の検査のパターンをＦＩＦＯに転送するようにしたため、トータルのテスト時間を短縮することができる。
【００３７】
本発明者が具体的に試算したところ、パターンの転送クロックの周波数を２００ＭＨｚとした場合、MATCH検出から次の検査開始までの時間（図５と図８のＴ０）、図７のテストシステムでは約４．５μ秒要するのに対し、図１の実施形態のテストシステムでは約１．５μ秒と約１／３に短縮できることが分かった。両者の差は３μ秒と小さいものであるが、１つのデバイスに対して前述したシーケンスのテストが数千回実行される。また、UNMATCHが発生する頻度も非常に少ないので、例えばテスト回数を８０００回／個とすると、１デバイス当り約２４ｍ秒テスト時間が短縮される。そのため、例えば１デバイスのトータルのテスト時間を約１秒とすると、フル稼働した場合には数ヶ月で数日の短縮が可能となる。
【００３８】
また、上記実施形態のテストシステムにおいては、ＰＥカードで制御パターンを受けてテストの準備の前処理を行なっている間に、デバイスの印加パターンをＦＩＦＯに転送できるので、図７のシステムに比べて待機時間も短縮することができるという利点がある。
【００３９】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、UNMATCHを検出した場合には、被テストデバイスをリセットするためのパターンをＰＥカードへ転送するようにしているが、リセット以外の処理を行うUNMATCH処理用パターンを転送することも可能である。
【００４０】
また、前記実施形態では、被テストデバイスである不揮発性メモリから出力されるレディー／ビジー信号と期待値としての判定用パターンとを比較してメモリの異常を検出するようにしたものを説明したが、レディー／ビジー信号のような状態信号を出力しない半導体メモリを検査する場合にはテストパターンによって書き込んだデータを読み出して期待値と比較し判定するように構成しても良い。その場合、判定用パターン（期待値）はパターン発生器１１で生成せずに、ＰＥカード側でテストパターン（ライトデータ）から生成することができる。
【００４１】
さらに、前記実施形態では、MATCH検出回路３１から出力されるMATCH結果信号に基づいてUNMATCH信号やMATCH信号を生成してパターン発生器１１やＦＩＦＯ制御部２４へ供給する機能を、タイミング発生器１２に持たせているが、MATCH結果信号を直接パターン発生器１１やＦＩＦＯ制御部２４へ供給して認識させるように構成してもよい。
【産業上の利用可能性】
【００４２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である不揮発性メモリのテストシステムに適用した場合を説明したが、本発明はそれに限定されず、テストパターンの印加に応じて内部状態を示す信号を出力する機能を有する半導体メモリのテストシステムに広く利用することが可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明を適用した不揮発性メモリのメモリテストシステムの一実施形態を示すブロック図である。
【図２】実施形態のメモリテストシステムにおけるパターン発生器の動作手順を示すフローチャートである。
【図３】実施形態のメモリテストシステムにおけるタイミング発生器の動作手順を示すフローチャートである。
【図４】実施形態のメモリテストシステムにおけるＰＥカードの動作手順を示すフローチャートである。
【図５】実施形態のメモリテストシステムにおけるUNMATCHが発生しない場合のパターン発生器、タイミング発生器およびＰＥカードの動作タイミングを示すタイミングチャートである。
【図６】実施形態のメモリテストシステムにおけるUNMATCHが発生した場合のパターン発生器、タイミング発生器およびＰＥカードの動作タイミングを示すタイミングチャートである。
【図７】本発明に先立って検討したメモリテストシステムの構成例を示すブロック図である。
【図８】図７のメモリテストシステムにおけるUNMATCHが発生しない場合のパターン発生器およびＰＥカードの動作タイミングを示すタイミングチャートである。
【符号の説明】
【００４４】
１０  テスタ本体
１１  パターン発生器
１２  タイミング発生器
１３  フェイルメモリ
２０  ＰＥカード（ピンエレクトロニクスカード）
２１  ＦＩＦＯ
２２  ドライバ
２３  コンパレータ（比較手段）
２４  ＦＩＦＯ制御部
２５  ＰＥ制御部
３０  ヘッド部
３１  MATCH検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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