(57)【要約】【課題】小型化・高耐圧化に優れ高品質なパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供する。【解決手段】本発明に係る半導体装置は、半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、
前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、
前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記スクライブ領域分離帯が前記チップ領域を取り囲むように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記スクライブ領域分離帯が前記スクライブ領域を横断するように形成されていることを特徴とする半導体装置。
【請求項４】
請求項２または請求項３に記載の半導体装置において、
前記スクライブ領域分離帯が前記チップ領域の外周に沿って形成されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の半導体装置において、
前記チップ配列領域はチップ配列領域分離帯によって前記半導体基板のグランド領域に対して誘電体分離されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか１項に記載の半導体装置を用い、前記スクライブ領域において切断分割されていることを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に高耐圧集積回路であるパワー半導体装置における誘電体分離型の半導体装置に関するものである。
【背景技術】
【０００２】
パワー半導体装置は、モータ等の電気機器を制御するために用いられる大電力の半導体装置である。近年、省エネ・環境負荷低減の要求によりモータ制御におけるインバータ制御が普及し、パワー半導体装置の需要が急伸している。また、制御効率の向上を目的として、パワー半導体装置の使用環境は高電圧・大電流化（大電力化）がさらに進展し、要求される使用条件なども益々厳しくなってきている。
【０００３】
このような背景の下、半導体素子間の絶縁耐圧が数10〜数100 Vと高耐圧のパワー半導体装置においては、集積化する各半導体素子を誘電体で分離する方法がよく用いられる。誘電体分離の半導体装置は、誘電体膜(例えば、酸化絶縁膜：SiO2膜)で半導体素子間を分離することから、PN接合分離の場合と異なりラッチアップ現象がなく、論理回路とパワースイッチ部とをワンチップ化（すなわち小型化）することが可能であり、また高耐圧化に有利である。
【０００４】
従来技術として、特許文献１では誘電体分離型の半導体装置において、ボンディングパットを形成する領域とウエハスクライブ領域とを併用させることで、チップサイズの小型化が可能となる構造が開示されている。また、特許文献２では素子島分離領域の外郭近傍にチップ領域を取り囲むチップ分離領域を形成し、素子島の分離状態判定用の電極としてスクライブ領域に設けた第１の電極と素子島分離領域とチップ分離領域との間に設けた第２の電極とを有する誘電体分離型半導体装置が開示されている。特許文献２の半導体装置は、顕微鏡観察により行っていた素子島の分離判定検査を電気的かつ自動的に行えることから、ワークタイムの短縮や品質管理の向上に寄与するとされている。また、特許文献３では誘電体分離型の半導体装置における反り（湾曲）や歪みを抑制する構造とその製造方法について開示されている。
【０００５】
【特許文献１】特開昭６３−２９９３６０号公報
【特許文献２】特開平２−１６１７４７号公報
【特許文献３】特開平６−１５１５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２の記載にあるように、誘電体分離型の半導体装置（特にパワー半導体装置）では、その製造プロセスの途中で素子島の分離判定検査や絶縁耐圧試験がしばしば行われる。ここにおいて、例えばプローブ検査によって絶縁耐圧試験を行おうとした場合、従来の誘電体分離型の半導体装置はチップ領域に隣接するスクライブ領域がGND（接地）状態になっており、絶縁耐圧検査をする２点間（半導体素子とスクライブ領域）の距離が短い上に電位差が大きいことからアーク放電が発生し易く、検査すべき半導体素子を破壊してしまう問題があった。すなわち、品質管理を向上させるための検査に起因して、製品歩留まりを低下させてしまうという問題があった。
【０００７】
そのようなアーク放電を抑制するためには、高電圧側端子をスクライブ領域からできるだけ遠ざけることや、測定プローブを触針させた後に電圧を印加・検査し電圧を下げてからプローブを外して次の検査箇所に移動すること等の対策が考えられるが、それぞれチップサイズの大型化や検査時間の増大につながる等の不具合が生じる。また、半導体装置の更なる高耐圧化への対応が困難になるという問題がある。
【０００８】
従って、本発明の目的は、上述した問題を解決すべく、小型化・高耐圧化に優れ高品質なパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するため、半導体基板内のチップ配列領域において格子状のスクライブ領域によって区画された複数のチップ領域が整列配置され、前記複数のチップ領域の各々に半導体素子が形成された誘電体分離型の半導体装置であって、
前記半導体素子は前記チップ領域内で素子領域分離帯によって誘電体分離された素子領域内に形成され、前記スクライブ領域はスクライブ領域分離帯によって寸断されるように誘電体分離されていることを特徴とする半導体装置を提供する。
【００１０】
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置において、以下のような改良や変更を加えることができる。
（１）前記スクライブ領域分離帯が前記チップ領域を取り囲むように形成されている。
（２）前記スクライブ領域分離帯が前記スクライブ領域を横断するように形成されている。
（３）前記スクライブ領域分離帯が前記チップ領域の外周に沿って形成されている。
（４）前記チップ配列領域はチップ配列領域分離帯によって前記半導体基板のグランド領域に対して誘電体分離されている。
（５）前記半導体装置を用い、前記スクライブ領域において切断分割されている半導体チップである。
【発明の効果】
【００１１】
本発明によれば、小型化・高耐圧化に優れ高品質なパワー半導体装置を生産効率良くかつ高い製品歩留まりで製造できる誘電体分離型の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図を参照しながら本発明に係る実施形態を説明する。なお、本発明はここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で組合せや改良が適宜可能である。また、本明細書の図面中で同義の部分には同一の符号を付して重複する説明を省略する。
【００１３】
〔本発明の第１の実施形態〕
（半導体装置の構造）
図１は、本発明の第１の実施形態に係る半導体装置の１例を示す模式図であり、（ａ）は全体平面図、(ｂ)は部分拡大図である。図２は、図１(ｂ)のＡ−Ａ線に沿った断面模式図である。図１，図２に示すように、本実施形態に係る半導体装置10は、半導体基板10’内でチップ配列領域11の全体がチップ配列領域分離帯13によってグランド領域12に対して誘電体分離している。チップ配列領域11内では、格子状のスクライブ領域14によって区画された複数のチップ領域15が整列配置されている。半導体素子19は、チップ領域15内で素子領域分離帯17によって誘電体分離された素子領域16内に形成されている。スクライブ領域14は、スクライブ領域分離帯18によって寸断されるように誘電体分離されており、スクライブ領域分離帯18がチップ領域15を取り囲むように形成されている。なお、スクライブ領域分離帯18の配置は、スクライブ領域14の幅方向における中央に限定されるものではない。図２中の符号の説明は後述する。
【００１４】
本実施形態は、半導体素子が形成される素子領域の誘電体分離（「フローティング」とも称する）に加えて、チップ領域に隣接するスクライブ領域も誘電体分離させることに特徴がある。さらに、スクライブ領域のフローティングをより確実に担保するために、スクライブ領域分離帯によって該スクライブ領域を寸断するように誘電体分離することにポイントがある。これは、スクライブ領域が一体としてつながっている場合、周縁のごく一部にでも分離不良箇所が存在した時にスクライブ領域全体がGND状態になってしまうことを避けるためである。これらの特徴により、プローブ検査を行う半導体素子とスクライブ領域との電位差を実質的に無くすことができ、プローブ検査時のアーク放電を防止することができる。これは、半導体装置におけるチップの小型化・生産効率の向上・品質管理の向上につながる。
【００１５】
（半導体装置の製造方法）
次に半導体装置の製造方法について説明する。図３は、本発明の第１の実施形態に係る半導体装置の製造方法の１例を示す断面模式図である。
【００１６】
まず、図３(ａ)に示すように、シリコン単結晶基板１の表面を酸化してその全面に酸化膜２(例えばSiO2膜)を形成する。次に、酸化膜２を形成したシリコン単結晶基板１の一方の主表面に対して、ホトリソグラフ法等で各分離帯のパターンニングを行う。このとき、素子領域16をフローティングさせるための従来からある分離帯パターン（素子領域分離帯17）に加えて、スクライブ領域14を寸断しながらフローティングさせるための分離帯パターン（スクライブ領域分離帯18）と、チップ配列領域11の全体をフローティングさせるための分離帯パターン（チップ配列領域分離帯13）を形成する。その後、エッチング等の方法により予定の箇所の酸化膜２を除去する。
【００１７】
なお、スクライブ領域分離帯18がチップ配列領域11の最外周において閉じるように形成される場合は、チップ配列領域分離帯13を別途設けてもよいし、設けなくてもよい。また、これら分離帯のパターニング・誘電体膜除去は一括して行うことが好ましいが、必要に応じて分けて行ってもよい。
【００１８】
次に、図３(ｂ)に示すように、残された酸化膜２をマスクとして用い、例えば水酸化カリウムとイソプロピルアルコール混液を用いる異方性エッチングにて深さ約５〜80μmの分離溝３を形成する。前記マスクとして利用した酸化膜２をエッチングにより全て除去した後、シリコン単結晶基板１の表面を再び酸化して、全面に厚さ１〜５μmのフローティング用の誘電体膜４(例えば酸化膜：SiO2膜)を形成する。
【００１９】
次に、図３(ｃ)に示すように、分離溝３を形成した側の主表面に第１のシリコン多結晶膜５を高温（約1000〜1250℃）の気相成長法（CVD法）等により分離溝３が埋まる程度の厚さ(50〜300μm)堆積させる。その後、シリコン単結晶基板１の他方の主表面（分離溝３を形成した側の裏面）を基準として第１のシリコン多結晶膜５の大きな凹凸を研削等で除去し、化学機械研磨（CMP）等の方法によって表面の細かい凹凸部を研磨して平滑化する。次に、低温（約500〜800℃）のCVD法等により第１のシリコン多結晶膜５の平滑面上に第２のシリコン多結晶膜６を厚さ約２〜５μmで堆積させる。その後、形成した第２のシリコン多結晶膜６の表面をCMP等の方法によって研磨しウエハ接合が可能な７に仕上げる。
【００２０】
次に、図３(ｄ)に示すように、半導体基板10’の支持体となるシリコン単結晶基板８を第２のシリコン多結晶膜６の平滑面７に貼り合わせる。なお、シリコン単結晶基板８は、予め表面を酸化してその全面に酸化膜２(例えばSiO2膜)を形成しておく。また、これら２枚のウエハの貼り合わせは、例えば高温の熱処理により接合することができる。
【００２１】
次に、図３(ｅ)に示すように、シリコン単結晶基板１の他方の主表面（分離溝３を形成した側の裏面）からシリコン単結晶基板１を研削・研磨し、誘電体膜４が表面に現れるまで除去する。以上により、誘電体膜４によって分離された単結晶島１’を有する半導体基板10’が得られる。
【００２２】
上記のように作製した半導体基板10’に対し、通常のLSI製造プロセスと同様のプロセスを施すことで単結晶島１’上（素子領域16内）に半導体素子19が形成される。その後、パターンニングしたメタル薄膜配線により半導体素子19間を結線することで、図２のような断面構造を有する半導体装置10が製造される。さらに、半導体装置10を用い、スクライブ領域14において切断分割することで半導体チップが得られる。
【００２３】
〔本発明の第２の実施形態〕
（半導体装置の構造）
図４は、本発明の第２の実施形態に係る半導体装置の１例を示す模式図であり、（ａ）は全体平面図、(ｂ)は部分拡大図である。図４(ａ)に示すように、本実施形態に係る半導体装置20は、半導体基板20’内でチップ配列領域21の全体がチップ配列領域分離帯13によってグランド領域12に対して誘電体分離している。また、図４(ｂ)に示すように、チップ配列領域21内では、格子状のスクライブ領域14によって区画された複数のチップ領域15が整列配置されている。半導体素子19は、チップ領域15内で素子領域分離帯17によって誘電体分離された素子領域16内に形成されている。スクライブ領域14は、スクライブ領域分離帯18’によって寸断されるように誘電体分離されており、スクライブ領域分離帯18’がスクライブ領域14を横断するように形成されている。
【００２４】
図５は、図４(ｂ)のＢ−Ｂ線に沿った断面模式図である。図５および図４(ｂ)に示したように、本実施形態は、スクライブ領域分離帯18’がスクライブ領域14を横断し素子領域分離帯17と連結するように形成されている点で第１の実施形態と異なるが、その作用・効果は第１の実施形態のそれと同じである。
【００２５】
（半導体装置の製造方法）
第２の実施形態に係る半導体装置は、スクライブ領域分離帯18’のパターン以外は前述した第１の実施形態と同じ製造方法で製造することができる。なお、第２の実施形態に係る半導体装置においては、スクライブ領域14全体をフローティングさせるため、チップ配列領域分離帯13を形成することが望ましい。
【００２６】
〔本発明の第３の実施形態〕
（半導体装置の構造）
図６は、本発明の第３の実施形態に係る半導体装置の１例を示す模式図であり、（ａ）は全体平面図、(ｂ)は部分拡大図である。図６(ａ)に示すように、本実施形態に係る半導体装置30は、半導体基板30’内でチップ配列領域31の全体がチップ配列領域分離帯13’によってグランド領域12に対して誘電体分離している。また、図４(ｂ)に示すように、チップ配列領域31内では、格子状のスクライブ領域14によって区画された複数のチップ領域15が整列配置されている。半導体素子19は、チップ領域15内で素子領域分離帯17によって誘電体分離された素子領域16内に形成されている。スクライブ領域14は、スクライブ領域分離帯18”によって寸断されるように誘電体分離されており、スクライブ領域分離帯18”がスクライブ領域14を横断すると共にチップ領域15の外周に沿って形成されている。なお、本実施形態においては、チップ配列領域31における最外周のスクライブ領域分離帯18”がチップ配列領域分離帯13’を兼ねている構造になっている。
【００２７】
図７は、図６(ｂ)のＣ−Ｃ線に沿った断面模式図である。図７および図６(ｂ)に示したように、本実施形態は、スクライブ領域分離帯18”がスクライブ領域14を横断すると共にチップ領域15の外周に沿って形成されている点で第１の実施形態と異なるが、その作用・効果は第１の実施形態のそれと同じである。
【００２８】
（半導体装置の製造方法）
第３の実施形態に係る半導体装置は、スクライブ領域分離帯18”のパターン以外は前述した第１の実施形態と同じ製造方法で製造することができる。なお、第３の実施形態に係る半導体装置においては、第１の実施形態と同様にチップ配列領域分離帯13を別途設けてもよいし、設けなくてもよい。
【実施例】
【００２９】
実施例１として、第２の実施形態に係る半導体装置（図４，図５参照）を用意した。また、比較例１として、従来の半導体装置（第２の実施形態に係る半導体装置に比して、チップ配列領域分離帯13とスクライブ領域分離帯18’が無い構造）を用意した。なお、各半導体装置に形成されている半導体チップの数は同じとした。
【００３０】
実施例１および比較例１のそれぞれに対して、半導体チップの絶縁耐圧検査において、650 Vの電圧を印加した状態のプローブを用いて触針検査を行ったところ、実施例１の製品歩留まりがほぼ100％であったのに対し、比較例１の製品歩留まりは90％程度であった。この製品歩留まりの差異は、絶縁耐圧検査にあたってスクライブ領域がGND状態になっているか否かによる検査時のアーク放電の有無に起因するものと考えられた。なお、実施例１の半導体装置の絶縁耐圧検査に要する時間は、約10秒であった。
【００３１】
一方、別途用意した比較例１の半導体装置に対して、１つの半導体チップに測定プローブを触針させた後に電圧を印加・検査し電圧を下げてからプローブを外して次の半導体チップに移動する方法で全半導体チップの絶縁耐圧検査を行ったところ、検査に要する時間は、約20秒であった。これらの結果から、本発明に係る半導体装置は、生産効率良くかつ高い製品歩留まりでパワー半導体装置を製造できる誘電体分離型の半導体装置であると言うことができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態に係る半導体装置の１例を示す平面模式図と部分拡大模式図である。
【図２】図１(ｂ)のＡ−Ａ線に沿った断面模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の１例を示す断面模式図である。
【図４】本発明の第２の実施形態に係る半導体装置の１例を示す平面模式図と部分拡大模式図である。
【図５】図４(ｂ)のＢ−Ｂ線に沿った断面模式図である。
【図６】本発明の第３の実施形態に係る半導体装置の１例を示す平面模式図と部分拡大模式図である。
【図７】図６(ｂ)のＣ−Ｃ線に沿った断面模式図である。
【符号の説明】
【００３３】
１…シリコン単結晶基板、１’…単結晶島、２…酸化膜、３…分離溝、４…誘電体膜、
５…第１のシリコン多結晶膜、６…第２のシリコン多結晶膜、７…平滑面、
８…シリコン単結晶基板、
10，20，30…半導体装置、10’，20’，30’…半導体基板、
11，21，31…チップ配列領域、12…グランド領域、13，13’…チップ配列領域分離帯、
14…スクライブ領域、15…チップ領域、16…素子領域、17…素子領域分離帯、
18，18’，18”…スクライブ領域分離帯、19…半導体素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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