(57)【要約】【課題】抵抗素子の抵抗値について基準値に対するばらつきを検出する回路を提供する。【解決手段】第１の抵抗と、第２の抵抗と、第１の抵抗に電流を供給する第１の電流源回路と、第２の抵抗に電流を供給する第２の電流源回路と、電流の供給により第１の抵抗に生じる電位差と第２の抵抗に生じる電位差とを比較する電圧比較回路と、第１及び第２の電流源回路の少なくとも一方の電流供給量をディジタル的に調整する制御回路と、を備え、制御回路の調整値と電圧比較回路の比較結果から第１の抵抗と第２の抵抗の抵抗値の比率を検出できるようにした。【選択図】図１
2010251653.tif 000002
【特許請求の範囲】
【請求項１】
第１の抵抗と、
第２の抵抗と、
前記第１の抵抗に電流を供給する第１の電流源回路と、
前記第２の抵抗に電流を供給する第２の電流源回路と、
前記電流の供給により前記第１の抵抗に生じる電位差と第２の抵抗に生じる電位差とを比較する電圧比較回路と、
前記第１及び第２の電流源回路の少なくとも一方の電流供給量をディジタル的に調整する制御回路と、を備え、
前記制御回路の調整値と前記電圧比較回路の比較結果から前記第１の抵抗と第２の抵抗の抵抗値の比率を検出できるようにすることを特徴とする抵抗ばらつき検出回路。
【請求項２】
前記制御回路が前記電圧比較回路の比較結果を取り込み、比較結果に基づいて前記電流供給量の調整を行い、最終的な検出結果をディジタルデータとして出力することを特徴とする請求項１記載の抵抗ばらつき検出回路。
【請求項３】
温度特性補償素子をさらに備え、
前記電圧比較回路は、第１の入力端子と、第２の入力端子と、を有し、
前記第１の入力端子には、前記第１の抵抗に生じる電位差に前記温度特性補償素子に生じる電位差が加算された電位差を入力し、
前記第２の入力端子には、前記第２の抵抗に生じる電位差を入力するように構成されていることを特徴とする請求項１又は２記載の抵抗ばらつき検出回路。
【請求項４】
ダイオードをさらに備え、
前記電圧比較回路は、第１の入力端子と、第２の入力端子と、を有し、
前記第１の入力端子には、前記第１の抵抗に生じる電位差に前記ダイオードに生じる電位差が加算された電位差を入力し、
前記第２の入力端子には、前記第２の抵抗に生じる電位差を入力するように構成されていることを特徴とする請求項１又は２記載の抵抗ばらつき検出回路。
【請求項５】
前記ダイオードは、前記第１の抵抗と直列に接続されていることを特徴とする
請求項４記載の抵抗ばらつき検出回路。
【請求項６】
前記ダイオードの一端及び前記電圧比較回路の前記第１の入力端子に接続され、前記ダイオードに電流を供給する第３の電流源回路と、
入力が前記第１の抵抗の一端に接続され、出力が前記ダイオードの他端に接続された電圧フォロア回路と、をさらに備えることを特徴とする請求項４記載の抵抗ばらつき検出回路。
【請求項７】
前記ダイオードに電流を供給する第３の電流源回路と、
前記第１の抵抗に生じる電位差と、前記ダイオードに生じる電位差と、を加算する電圧加算回路と、
をさらに設け、
前記電圧加算回路の出力端子が前記電圧比較回路の第１の入力端子に接続されていることを特徴とする請求項４記載の抵抗ばらつき検出回路。
【請求項８】
前記第１及び第２の電流源回路が、前記第１又は第２の抵抗のうちいずれか１方の抵抗を電流源用基準抵抗とする電流源回路であることを特徴とする請求項１乃至７いずれか１項記載の抵抗ばらつき検出回路。
【請求項９】
前記第１又は第２の抵抗のうち、いずれか一方の抵抗を除く前記請求項１乃至８いずれか１項記載の抵抗ばらつき検出回路を半導体基板上に形成し、前記一方の抵抗を外部に接続できるようにした抵抗接続用端子を有することを特徴とする抵抗ばらつき検出機能を有する半導体装置。
【請求項１０】
第１の抵抗と、
第２の抵抗と、
前記第１の抵抗に電流を供給する第１の電流源回路と、
前記第２の抵抗に電流を供給する第２の電流源回路と、
前記電流の供給により前記第１の抵抗に生じる電位差と第２の抵抗に生じる電位差とを比較する電圧比較回路と、
前記第１及び第２の電流源回路の少なくとも一方の電流供給量をディジタル的に調整する複数のスイッチと、を備えた測定回路を用いた抵抗ばらつき検出方法であって、
前記複数のスイッチを切り換えて複数回前記電圧比較回路による比較をおこなうことにより、前記第１の抵抗と第２の抵抗の抵抗値の比率を検出できるようにすることを特徴とする抵抗ばらつき検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗ばらつき検出回路及び抵抗ばらつき検出回路を備えた半導体装置、並びに、抵抗ばらつき検出方法に関する。特に、半導体集積回路の半導体基板上（表面又は上方）に形成される抵抗について、基準となる抵抗値に対するばらつきを検出する抵抗ばらつき検出回路及び抵抗ばらつき検出回路を備えた半導体装置、並びに、抵抗ばらつき検出方法に関する。
【背景技術】
【０００２】
半導体集積回路におけるアナログ回路には、抵抗が用いられる。半導体集積回路における抵抗には、半導体基板の表面に設けられる拡散抵抗や半導体基板表面の上方に設けられるポリシリ抵抗など様々な種類があるが、いずれにしても、抵抗素子の抵抗値ばらつきは不可避的に発生する。従ってアナログ集積回路を設計する際には、ある程度の抵抗値のばらつきが存在することを前提におくことが必要である。この抵抗値のばらつきの問題を解決する一つの手法として、集積回路に、抵抗値のばらつきを検出する回路を集積する方法がある。この回路により各チップの抵抗ばらつきを各チップ自身が評価し、その結果をその他の要素回路へ供給することで、各要素回路毎に適切な補正を行う。その結果として、抵抗値のばらつきによる性能劣化や性能変動の抑制、或いは性能ワースト条件でも確実に動作させるための余分な消費電流の削減などを図ることができる。
【０００３】
特許文献１の図１には、温度変化に依存する抵抗回路網Ｒ（１）〜Ｒ（Ｎ）と、温度変化に依存しない基準抵抗１０５と、を設け、抵抗回路網の抵抗値を修正してその抵抗値が基準抵抗の抵抗値と同一値を維持するようにする回路が記載されている。具体的には、温度変化に依存する抵抗Ｒ（１）〜Ｒ（Ｎ）が直列接続され、そこからＮ箇所のタップが取り出されている。抵抗１０５の端子電圧と電位の釣り合うタップの位置を比較器１３５を用いて探すことで、抵抗ばらつき量を求めることが出来る。
【０００４】
また、特許文献２の図３には、ＩＣ内に形成された第１の抵抗素子（ＲＢ）、ＩＣの外部に設けられた基準抵抗（ＲＳ）に同一の電流を流す電流源（１１、１２）をＩＣ内に形成し、第１の抵抗素子（ＲＢ）、基準抵抗（ＲＳ）に流れる電圧の差をアナログ電圧として出力する差動回路１３を設けた抵抗誤差検出回路が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−２５６０３４号公報
【特許文献２】特許第２７３２３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。特許文献１、２に開示された技術には幾つかの問題がある。特許文献１に記載されている直列接続された抵抗から取り出すタップの位置を切り替える方法では、例えば３−ｂｉｔ相当のばらつき検出を行うためには、８個のスイッチ素子を用意する必要があり、それぞれに制御信号も必要になる。従ってばらつき検出のｂｉｔ数を増やすと、ｂｉｔ数のべき乗で回路規模が大きくなる欠点がある。またこの構成では、１ＬＳＢに相当する抵抗値の小さい抵抗が必要になる。この小さい抵抗だけに、物理的に短い抵抗素子を用いる場合、物理寸法の大きい抵抗素子と小さい抵抗素子がチップ内に混在することになるため、それ自身新たなるばらつき要因となる問題がある。
【０００７】
また全ての抵抗素子を一番短い抵抗素子の直列接続で実現する場合、同じ抵抗値を実現するにもより多くの抵抗コンタクト領域が必要となるため、回路面積が増加する。また個々の抵抗素子の面積が小さくなる分、抵抗値の相対精度、絶対精度が共に劣化する。相対精度の劣化は、抵抗値の補正精度の劣化に繋がる。絶対精度の劣化は、必要となる抵抗ばらつき補正の対応範囲の拡大に繋がり、ひいては回路面積の増加に繋がる。
【０００８】
また小さい抵抗を大きな抵抗値を持つ抵抗素子の並列接続で実現する場合、回路面積が増加する。特に１ＬＳＢに相当する抵抗値が小さくなると、必要となる抵抗素子の並列接続数が指数関数的に増加するため、回路面積に大きな影響を与える。
【０００９】
また、特許文献２記載の抵抗誤差検出回路では、得られるばらつき情報が電圧というアナログ情報なので、これをチップ内の他のブロックに伝送する際にノイズなどの影響を受け易いという欠点がある。電圧で得られるばらつき情報をＡＤ変換することも可能ではあるが、ばらつき情報は典型的には数ｍＶから数十ｍＶ程度の精度でＡＤ変換することが必要となるため、高精度・高分解能なＡＤ変換器が必要になるという欠点がある。
【課題を解決するための手段】
【００１０】
本発明の１つの側面による抵抗ばらつき検出回路は、第１の抵抗と、第２の抵抗と、前記第１の抵抗に電流を供給する第１の電流源回路と、前記第２の抵抗に電流を供給する第２の電流源回路と、前記電流の供給により前記第１の抵抗に生じる電位差と第２の抵抗に生じる電位差とを比較する電圧比較回路と、前記第１及び第２の電流源回路の少なくとも一方の電流供給量をディジタル的に調整する制御回路と、を備え、前記制御回路の調整値と前記電圧比較回路の比較結果から前記第１の抵抗と第２の抵抗の抵抗値の比率を検出できるようにする。
【００１１】
本発明の他の側面による半導体装置は、前記第１又は第２の抵抗のうち、いずれか一方の抵抗を除く上記抵抗ばらつき検出回路を半導体基板上に形成し、前記一方の抵抗を外部に接続できるようにした抵抗接続用端子を有する。
【００１２】
本発明のさらに他の側面による抵抗ばらつき検出方法は、第１の抵抗と、第２の抵抗と、前記第１の抵抗に電流を供給する第１の電流源回路と、前記第２の抵抗に電流を供給する第２の電流源回路と、前記電流の供給により前記第１の抵抗に生じる電位差と第２の抵抗に生じる電位差とを比較する電圧比較回路と、前記第１及び第２の電流源回路の少なくとも一方の電流供給量をディジタル的に調整する複数のスイッチと、を備えた測定回路を用いた抵抗ばらつき検出方法であって、前記複数のスイッチを切り換えて複数回前記電圧比較回路による比較をおこなうことにより、前記第１の抵抗と第２の抵抗の抵抗値の比率を検出できるようにする。
【発明の効果】
【００１３】
本発明によれば、少なくとも一方の電流供給量をディジタル的に調整し、その調整値と電圧比較回路の比較結果から第１の抵抗と第２の抵抗の抵抗値の比率を検出できるようにするので、より小さな回路面積で、抵抗素子のばらつき情報を検出することができる。
【図面の簡単な説明】
【００１４】
【図１】実施例１による抵抗ばらつき検出回路のブロック図である。
【図２】実施例１による抵抗ばらつき検出回路の動作タイミング図である。
【図３】実施例２による抵抗ばらつき検出回路のブロック図である。
【図４】実施例３による抵抗ばらつき検出回路の動作タイミング図である。
【図５】実施例４による抵抗ばらつき検出回路のブロック図である。
【図６】実施例４による抵抗ばらつき検出回路の動作タイミング図１である。（抵抗値のばらつき量が所定の範囲に収まっている場合）
【図７】実施例４による抵抗ばらつき検出回路の動作タイミング図２である。（抵抗値のばらつき量が所定の範囲より低くなっている場合）
【図８】実施例４による抵抗ばらつき検出回路の動作タイミング図２である。（抵抗値のばらつき量が所定の範囲より高くなっている場合）
【図９】実施例５による抵抗ばらつき検出回路のブロック図である。
【図１０】実施例６による抵抗ばらつき検出回路のブロック図である。
【図１１】実施例７による抵抗ばらつき検出回路のブロック図である。
【図１２】実施例８による抵抗ばらつき検出回路のブロック図である。
【図１３】実施例９による抵抗ばらつき検出回路のブロック図である。
【図１４】実施例１０による抵抗ばらつき検出回路のブロック図である。
【図１５】実施例７の変形例による抵抗ばらつき検出回路のブロック図である。
【図１６】実施例１１による抵抗ばらつき検出回路のブロック図である。
【図１７】実施例１２による抵抗ばらつき検出回路のブロック図である。
【図１８】実施例１３による抵抗ばらつき検出回路のブロック図である。
【図１９】実施例１４による抵抗ばらつき検出回路のブロック図である。
【図２０】実施例１５による抵抗ばらつき検出回路のブロック図である。
【図２１】実施例１６による抵抗ばらつき検出回路の電流源回路のブロック図である。
【図２２】実施例１７による抵抗ばらつき検出回路のブロック図である。
【図２３】実施例１８による抵抗ばらつき検出回路のブロック図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態の概要について、必要に応じて図面を参照して説明する。なお、実施形態の概要説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１６】
一実施形態の抵抗ばらつき検出回路１は、図１、３、５、９〜２０、２２、２３に示すように、第１の抵抗２と、第２の抵抗３と、第１の抵抗２に電流を供給する第１の電流源回路４と、第２の抵抗３に電流を供給する第２の電流源回路５と、電流の供給により第１の抵抗２に生じる電位差と第２の抵抗３に生じる電位差とを比較する電圧比較回路８と、第１及び第２の電流源回路（４、５）の少なくとも一方の電流供給量をディジタル的に調整する制御回路９と、を備え、制御回路９の調整値と電圧比較回路８の比較結果から第１の抵抗２と第２の抵抗３の抵抗値の比率を検出できるようにする。抵抗ばらつき検出回路１を半導体装置に内蔵しようとした場合、電流源回路（４、５）の相対的な精度は比較的容易に実現できるが、抵抗値の絶対的な精度を設計、製造で作りこむことは困難である。上記構成によれば、第１、第２の抵抗（２、３）のうち、一方を外付け抵抗など精度のよい抵抗を使用し、第１、第２の抵抗（２、３）に流す電流値をディジタル的に変化させることにより、基準抵抗に対する内蔵抵抗値の相対的な抵抗値の比率を検出することができる。
【００１７】
また、電流源の電流を制御しつつ、２個の抵抗素子に発生する電圧を大小比較することにより、２個の抵抗素子の抵抗値の比率を推定する。２個の抵抗素子のうち、１個の値が既知であれば、もう一方の抵抗値の絶対値を知ることができる。すなわち、ばらつきを検出することが出来る。
【００１８】
また、電流は加算が容易に行える。即ち、電流を可変する際の中心値を所望の値に設定するための電流源１個と、バイナリ的に重み付けした複数のｏｎ／ｏｆｆ出来る電流源を複数用意し、これらのｏｎ／ｏｆｆを適宜選択して加算することにより、電流値をバイナリデータで制御することが可能である。従ってｎ＋１個の電流源とスイッチにより、２のｎ乗の諧調で抵抗素子の抵抗ばらつきを検出し、これをディジタルデータとして取得・分配することができる。
【００１９】
さらに、特許文献１の方式、即ち抵抗値のばらつきを、抵抗ストリングを用いて検出する方式と比べると、回路規模が小さくて済むという利点がある。具体的には、例えば８階調のばらつきデータを得るためには、抵抗ストリングを用いる方式では８箇所の抵抗タップが必要になるため、スイッチ素子は８個、それを制御するディジタル信号ライン８本必要である。これに対して本発明では、３階調に重み付けされた電流源を制御するだけでよい。この差は諧調、即ちｂｉｔ数が大きくなるほど開いてゆく。
【００２０】
また抵抗ストリングを用いて検出する方式とは異なり、オンチップの基準抵抗が１個で済むのも利点である。１個だけでよいので、オンチップの基準抵抗は、集積回路で用いられる典型的なサイズの抵抗素子１個、もしくはその直並列で構成することができる。よって、抵抗ストリングを用いる方式において問題となる、抵抗値の精度や、回路面積の課題は発生しない。
【００２１】
また、一実施形態の抵抗ばらつき検出回路１は、図１〜２０、図２２、図２３（特に図１〜図８）に示すように、制御回路９が電圧比較回路８の比較結果を取り込み、比較結果に基づいて電流供給量の調整を行い、最終的な検出結果をディジタルデータとして出力する。検出結果として得られたディジタルデータは、ばらつき補正信号として、これをその他の要素回路へ供給することで、各要素回路毎の適切な動作状態補正に用いることができる。その結果として、抵抗値のばらつきによる性能劣化や性能変動の抑制、或いは性能最悪条件でも確実に動作させるための余分な消費電流の削減などを図ることができる。
【００２２】
比較対象として、特許文献２のようにばらつきデータをアナログ電圧として得る場合を考えると、他のブロックにはこのアナログ電圧を配る必要があり、ノイズ耐性の劣化や、アナログ電圧データに含まれる雑音の問題などが発生する。これに対し本構成では、抵抗値のばらつき補正信号をディジタルデータとして取得するので、このような問題は発生しない。
【００２３】
また、一実施形態の抵抗ばらつき検出回路１は、図１１〜２０、２２、２３に示すとおり、温度特性補償素子１０をさらに備え、電圧比較回路８は、第１の入力端子１３と、第２の入力端子１４と、を有し、第１の入力端子１３には、第１の抵抗２に生じる電位差に温度特性補償素子１０に生じる電位差が加算された電位差を入力し、第２の入力端子１４には、第２の抵抗３に生じる電位差を入力するように構成されている。上記構成により、第１の抵抗２と第２の抵抗３の温度特性の差を補償することができる。さらに、抵抗ばらつき検出回路１以外の抵抗が用いられる回路の温度特性を補償するために、温度特性補償素子１０により、抵抗ばらつき検出回路１自体に積極的に温度特性を持たせ、抵抗が用いられる回路の抵抗以外の素子の温度特性を補償することもできる。なお、温度特性補償素子１０は、ダイオード以外にもサーミスタ等特定の温度特性を有する素子を利用することができる。
【００２４】
また、一実施形態の抵抗ばらつき検出回路１は、図１１〜２０、２２、２３に示すとおり、ダイオード１０をさらに備え、電圧比較回路８は、第１の入力端子１３と、第２の入力端子１４と、を有し、第１の入力端子１３には、第１の抵抗２に生じる電位差にダイオード１０に生じる電位差が加算された電位差を入力し、第２の入力端子１４には、第２の抵抗３に生じる電位差を入力するように構成されている。
【００２５】
また、一実施形態の抵抗ばらつき検出回路１は、図１１〜１５に示すとおり、ダイオード１０は、第１の抵抗２と直列に接続されている。ダイオード１０が第１の抵抗２と直列に接続されていれば、第１の入力端子１３には、第１の抵抗２に生じる電位差にダイオード１０に生じる電位差が加算された電位差が入力されることになる。
【００２６】
また、一実施形態の抵抗ばらつき検出回路１は、図１６、図１７に示すように、ダイオード１０の一端及び電圧比較回路８の第１の入力端子１３に接続され、ダイオード１０に電流を供給する第３の電流源回路６と、入力が第１の抵抗２の一端に接続され、出力がダイオード１０の他端に接続された電圧フォロア回路１１と、をさらに備える。上記構成によれば、ダイオード１０に流れる電流を第１の抵抗２に流れる電流とは別な電流源から供給することもできる。
【００２７】
また、一実施形態の抵抗ばらつき検出回路１は、図１８〜２０に示すように、ダイオード１０に電流を供給する第３の電流源回路６と、第１の抵抗２に生じる電位差と、ダイオード１０に生じる電位差と、を加算する電圧加算回路１２と、をさらに設け、電圧加算回路１２の出力端子が電圧比較回路８の第１の入力端子１３に接続されている。
【００２８】
また、一実施形態の抵抗ばらつき検出回路１は、図２２、２３に示すように、第１及び第２の電流源回路（４，５又は７）が、第１又は第２の抵抗（２、３）のうちいずれか１方の抵抗を電流源用基準抵抗（図２２の２、図２３の３）とする電流源回路７である
【００２９】
さらに、一実施形態の抵抗ばらつき検出機能を有する半導体装置は、図１、３、５、９〜２０、２２、２３に示すように、第１又は第２の抵抗（２、３）のうち、いずれか一方の抵抗（各図中の外付け抵抗）を除く上記抵抗ばらつき検出回路１を半導体基板上に形成し、一方の抵抗（図中の外付け抵抗）を外部に接続できるようにした抵抗接続用端子１５を有する。上記構成によれば、外付け抵抗の抵抗値を基準に半導体装置に内蔵される抵抗のばらつきを検出することができる。
【００３０】
また、一実施形態の抵抗ばらつき検出方法は、第１の抵抗２と、第２の抵抗３と、第１の抵抗２に電流を供給する第１の電流源回路４と、第２の抵抗３に電流を供給する第２の電流源回路５と、電流の供給により第１の抵抗２に生じる電位差と第２の抵抗３に生じる電位差とを比較する電圧比較回路８と、第１及び第２の電流源回路（４、５）の少なくとも一方の電流供給量をディジタル的に調整する複数のスイッチ（２１〜２３、３２、３３）と、を備えた測定回路を用いた抵抗ばらつき検出方法であって、複数のスイッチ（２１〜２３、３２、３３）を切り換えて複数回電圧比較回路８による比較をおこなうことにより、第１の抵抗２と第２の抵抗３の抵抗値の比率を検出できるようにする。以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３１】
図１は、実施例１による抵抗ばらつき検出回路１のブロック図である。この抵抗ばらつき検出回路１は、外付けする第１の抵抗２を除いて単一の半導体基板の上に形成する。この構成は、既に説明した通り、外付けの第１の抵抗２、第１の基準電流Ｉｒｅｆを発生する第１の電流源回路４、集積回路に内蔵した第２の抵抗３、電流値がＩｒｅｆ１のＡ倍、Ｂ倍、Ｂ／２倍、Ｂ／４倍である電流源の集合体、Ｂ倍、Ｂ／２倍、Ｂ／４倍の電流をオンオフするスイッチトランジスタ（ＮＭＯＳトランジスタ）２１〜２３、電圧比較回路８、制御回路９からなる。第２の電流源回路５から出力される複数の電流源の集まりと、スイッチトランジスタ（ＮＭＯＳトランジスタ）２１〜２３をひとまとめにして、電流値を３−ｂｉｔのディジタルデータで制御可能な第２の電流源回路５と見なすことができる。
【００３２】
以下説明を具体化するために、Ｉｒｅｆ＝Ｉｒｅｆ１、Ａ＝０．８６、Ｂ＝０．１６とおく。この場合、第２の基準源回路５は、その出力電流を第１の基準電流Ｉｒｅｆの１±０．１４倍の範囲を、０．０４刻みで８段階に変化させることが出来る。
【００３３】
外付け抵抗である第１の抵抗２の抵抗値Ｒは、第２抵抗の抵抗値Ｒ１の値が製造ばらつきの中心値であるときに、Ｒ＝Ｒ１となるように選ばれている。
【００３４】
図１の回路の動作の一例を、図２を用いて説明する。本回路は、本回路の外部から与えられる開始トリガのアップエッジｔ０に同期して動作を開始する。そして、電圧比較回路８の出力がハイレベルからローレベル、又はローレベルからハイレベルに遷移するポイントを、バイナリサーチ的に確定してゆく。
【００３５】
バイナリサーチ動作の詳細は次の通りである。まず第２の電流源回路５を制御する３−ｂｉｔ信号を１００に設定する。このときの電圧比較回路８の出力としてはローレベルが得られるので、第１の基準抵抗２の電圧＜第２の基準抵抗３の電圧、であること、即ちＭＳＢの値はローレベルにすべきであることが分かる。この結果を受けて、次にタイミングｔ１で３−ｂｉｔ信号を０１０に設定する。このときの電圧比較回路８の出力としてはハイレベルが得られるので、第１の基準抵抗２の電圧＞第２の基準抵抗３の電圧、であること、即ち２番目のｂｉｔの値はｈｉｇｈにすべきであることが分かる。この結果を受けて、次にタイミングｔ２で３−ｂｉｔ信号を０１１に設定する。このときの電圧比較回路８の出力としてはハイレベルが得られるので、第１の基準抵抗２の電圧＞第２の基準抵抗３の電圧であること、即ちＬＳＢのｂｉｔの値はｈｉｇｈにすべきであることが分かる。以上の動作により、得られた３−ｂｉｔ信号０１１を、ばらつき補正信号として外部に出力する。
【００３６】
実施例１において、Ｉｒｅｆ１をＩｒｅｆと異なる値に選んだ場合も、またＡとＢを以上の説明で用いたのとは異なる値に選んだ場合も、第２の抵抗３の抵抗値Ｒ１のばらつき量と最終的に得られるばらつき補正信号の対応が変化するだけで、機能と効果としては同等のものを得ることができることは言うまでも無い。
【００３７】
また、上記実施例１では、第１の抵抗２、第２の抵抗３の電圧比較回路８に接続しないほうの端子をグランドに接地しているが、２つの抵抗素子をグランド以外の同じ電位の電源ノードに接続した構成としても、同様の機能と効果を得ることができることは言うまでも無い。さらに、実施例１において、２つの抵抗素子を同じ電位の正の電源ノードに接続し、電流源の電流の向きを反対に取った構成としても、同様の機能と効果を得ることができることは言うまでも無い。
【実施例２】
【００３８】
図３は、実施例２による抵抗ばらつき検出回路１のブロック図である。この構成は、図１に示した実施例１による抵抗ばらつき検出回路１に、静電保護回路３１が追加されているのが違いである。よって基本的な原理、動作には同一である。このような構成の回路も、第１の電流源回路４に接続されている静電保護回路３１を第１の電流源回路４の一部と見なし、電圧比較回路８に接続されている静電保護回路３１を電圧比較回路８の一部と見なせば、図１の回路と全く同一と見ることができる。
【実施例３】
【００３９】
実施例３は、ブロックの構成としては、図１の抵抗ばらつき検出回路１と同一である。ただし、制御回路９による電流制御信号によるスイッチトランジスタ２１〜２３の制御が異なっている。図４は、実施例３による抵抗ばらつき検出回路１の動作タイミング図である。実施例３では、タイミングｔ０に外部から与えられる開始トリガのアップエッジに同期して動作を開始する。次に電流制御信号を１１１から１ＬＳＢずつ順に減少させ、電圧比較回路８の出力をモニタする。電流制御信号が０１１になったところで電圧比較回路８の出力がローレベルからハイレベルになったので、この時の電流制御信号０１１をばらつき補正信号として出力する。
【実施例４】
【００４０】
図５は、実施例４による抵抗ばらつき検出回路１のブロック図である。この構成は、図１に示した実施例１による抵抗ばらつき検出回路１において、電流制御信号を３ビットから１ビットに減じたものとなっている。
【００４１】
実施例４の動作について図６、図７、図８を用いて説明する。実施例４では、タイミングｔ０に外部から与えられる開始トリガのアップエッジに同期して動作を開始する。次に電流源制御信号をタイミングｔ０からｔ１、ｔ１からｔ２のタイミングでハイレベル、ローレベルの順に変化させ、電圧比較回路８の出力をモニタする。図６は電圧比較回路８の出力が順にローレベル、ハイレベルとなった場合を示している。この場合は２ビットのばらつき補正信号は００となっており、これは抵抗素子のばらつきがある所定の範囲内に収まっていることを示している。
【００４２】
図７は電圧比較回路８の出力が順にローレベル、ローレベルとなった場合を示している。この場合は２ビットのばらつき補正信号は０１となっており、これは抵抗素子のばらつきが高抵抗側に所定の範囲を超えていることを示している。図８は電圧比較回路８の出力が順にハイレベル、ハイレベルとなった場合を示している。この場合は２ビットのばらつき補正信号は１０となっており、これは抵抗素子のばらつきが低抵抗側に所定の範囲を超えていることを示している。即ちばらつき検出信号のＭＳＢは、抵抗がＦａｓｔ側、即ち低抵抗側にずれていることを示すフラグであり、ＬＳＢは抵抗がＳｌｏｗ側、即ち高抵抗側にずれていることを示すフラグとなっている。
【００４３】
実施例４において、ばらつき検出信号をばらつき補正信号として用いることももちろん可能である。その場合、これまで述べてきた実施の形態におけるばらつき検出信号が３値になっていることだけが違いであり、得られる機能と効果は同様である。また、実施例４におけるばらつき検出信号を、デバイスの出来栄え不良を検出するための信号として活用することも可能である。なお本実施例において、２ビットのばらつき検出信号の論理オアをとることで、デバイスの出来栄えを、良、不良の２値判定にすることももちろん可能である。
【実施例５】
【００４４】
図９は、実施例５による抵抗ばらつき検出回路１のブロック図である。この構成は、図１に示した実施例１による抵抗ばらつき検出回路１では、内蔵抵抗である第２の抵抗３に流す電流を電流制御信号により制御していたのに代えて、外付け抵抗である第１の抵抗２に流れる電流を電流制御信号により制御している。基本的な動作は、実施例１と同一である。また、制御回路９による電流制御信号による第１の電流源回路４の電流の制御は、図２又は図４と同一の方法により制御することができる。実施例５によって得られる機能と効果は、実施例１によるものと同様である。
【実施例６】
【００４５】
図１０は、実施例６による抵抗ばらつき検出回路１のブロック図である。この構成は、図９に示した実施例５による抵抗ばらつき検出回路１において、電流制御信号を１ビットに減じたものとなっている。また、この構成は、実施例４による抵抗ばらつき検出回路１において、第２の電流源回路５から集積回路に内蔵した第２の抵抗３に流す電流量を電流制御信号により制御していたのに代えて、第１の電流源回路４から外付け抵抗である第１の抵抗２に流す電流を電流制御信号により制御するように代えた構成でもある。
【００４６】
電流制御信号の制御とばらつきの検出は、既に説明した図７、図８、図９の手順と同一の手順によってできる。得られる機能と効果は、実施例４によるものと同様である。
【実施例７】
【００４７】
図１１は、実施例７による抵抗ばらつき検出回路１のブロック図である。図１１の構成は、既に説明した図１の構成における外付けの第１の抵抗２（基準抵抗）を、外付けの第１の抵抗２とダイオード接続したバイポーラトランジスタ１０との直列接続回路で置き換えたものである。以下、このダイオード接続したバイポーラトランジスタのことを、単にダイオード１０と呼ぶことにする。
【００４８】
この実施例では、Ｉｒｅｆ＝Ｉｒｅｆ１、Ａ＝０．８６、Ｂ＝０．１６と置いている。即ち第２の電流源回路５から供給する第２の基準電流は、第１の電流源回路４から供給する第１の基準電流の１±０．１４倍の範囲を、０．０４刻みで８段階に変化させて出力することが出来る。
【００４９】
外付け抵抗である第１の抵抗２の抵抗値Ｒの値は次のように選ばれている。まず図１１の構成では、内蔵抵抗である第２の抵抗３の抵抗値Ｒ１の温度係数は負で、かつ、Ｒ１の温度係数＜Ｒの温度係数、という関係が成り立っている。ダイオード１０に電流Ｉｒｅｆを流した時の、ダイオード１０の端子間電圧をＶｆとおく。ダイオードの基本的性質として、Ｖｆは温度が上がるほど小さくなる。またＩｒｅｆが一定の場合、ダイオードのサイズを小さくして、ダイオードの電流密度を上げるほど、Ｖｆの温度依存性は小さくなる。以上の性質を利用して、ダイオード１０のサイズとＲの値を、Ｒ１の値が製造ばらつきの中心値であるときに、ある想定される温度範囲、例えば−２０℃から８５℃の範囲において、Ｉｒｅｆ×Ｒ１がＩｒｅｆ×Ｒ＋Ｖｆに対してある一定の誤差、例えば１％の範囲に収まるように選んでいる。即ちダイオード１０によりＲとＲ１の温度係数の違いが吸収されるように、Ｒの値とダイオード１０のサイズが選ばれている。
【００５０】
内蔵抵抗である第２の抵抗３の電流源側のノードの電位と、ダイオード１０の電流源側のノードの電位は、電圧比較回路８で比較される。図１１の制御回路９は、電圧比較回路８の出力がハイレベルからローレベルに遷移する時のディジタルデータをサーチする。具体的には既に説明した図２、或いは図４に示したようなフローに従い動作する。
【００５１】
以上述べた構成では、製造ばらつきがゼロの場合には、図１１の制御回路９からは、ばらつき補正信号として０１１という３ビットデータが、温度によらず出力される。これはダイオード１０によりＲとＲ１の温度係数の違いが吸収されているためである。また製造ばらつきが存在する場合には、温度によらず同じばらつき補正データが得られる。
【００５２】
即ち、ばらつきがゼロの場合のＲ１の値の温度依存性曲線に対して、実際のＲ１の温度依存性曲線が、製造ばらつきによりどれだけシフトしているかを検出することができる。
本実施例による抵抗ばらつき検出回路１は、ある一定の温度下で用いる場合には、実施例１によるそれと同様の機能と効果が得られる。これに加え、温度が変動する環境下においては、次のような機能と効果が得られる。
【００５３】
まず本実施例による抵抗ばらつき検出回路１を、集積回路に内蔵した第２の抵抗３の抵抗値Ｒ１の出来栄え評価に用いる場合で、かつ評価対象となる第２の抵抗３の抵抗値が、無視できない量の負の温度依存性を持つ場合を考える。この機能を、本明細書の図１の構成、或いは特許文献１、２に記載の従来技術を用いて実現するには、動作時の温度を厳密に管理するか、或いは動作時の温度を別途計測して得られたデータに補正を加えるか、或いは第１の抵抗２（外付け抵抗）の温度依存性を、判定対象となる第２の抵抗３（内蔵抵抗）のそれと揃えることが必要である。これに対し本実施の形態による抵抗ばらつき検出回路１を用いれば、動作時の温度を管理する必要はなく、かつ動作時の温度を測定する必要も無く、かつ第１の抵抗２（外付け抵抗）の温度依存性を、判定対象の第２の抵抗３（内蔵抵抗）のそれと揃える必要も無い。
【００５４】
本実施例が適する別の用途として、次のようなアナログ集積回路が考えられる。このアナログ集積回路は、本実施例による抵抗ばらつき検出回路１を搭載しており、かつ抵抗素子の製造ばらつきの補正を行うものである。このアナログ集積回路に用いる抵抗素子は、無視できない量の負の温度係数を持っている。またこのアナログ集積回路は、起動後の連続動作が要求され、連続動作中に温度が大きく変動する可能性があり、かつ連続動作中に抵抗ばらつき補正信号を切り替えることによる動作状態の不連続な変化が許されない。
このような場合、まず連続動作中に抵抗ばらつき補正信号を切り替えることが許されないことから、起動時に一回だけばらつき検出動作を行い、その時に得られたばらつき補正信号を保持し続ける構成が適している。またばらつき検出動作を行う温度は不定であること、及び起動後の温度変化も想定されることから、温度に依存しないばらつき検出結果が得られることが必要である。
【００５５】
本実施例による抵抗ばらつき検出回路１では、既に述べたとおり、ばらつきがゼロの場合の第２の抵抗３（内蔵抵抗）の抵抗値Ｒ１の温度依存性曲線に対して、実際の第２の抵抗３（内蔵抵抗）の温度依存性曲線が、製造ばらつきによりどれだけシフトしているかを検出することができる。よって、製造ばらつきにより引き起こされるシフトに対しては補正が可能になるので、後者の温度変動による第２の抵抗３（内蔵抵抗）の変動にのみ対応した設計とすればよくなる。
【００５６】
比較のために、何の補正も無い場合を考える。この場合、アナログ集積回路の各ブロックは、製造ばらつきにより引き起こされる抵抗値Ｒ１のシフトと、温度変動による抵抗値Ｒ１の変動の和に対応した設計が必要とされる。また図１に示す構成を用いる場合は、起動時に補正を行う際の温度に依存して、補正量が変動するという問題が生じる。その場合、温度変動による抵抗値Ｒ１の変動と、起動時の温度による補正量の変動の和に対応した設計が必要とされる。
【００５７】
なお本実施例において、抵抗値Ｒ１の温度係数が正であっても、抵抗値Ｒ１の温度係数＜抵抗値Ｒの温度係数、という関係が成り立っている場合には、抵抗値Ｒの値とダイオードのサイズを適切に選ぶことにより同様の動作と効果を得ることができるのは言うまでも無い。
【００５８】
なお、ある想定される温度範囲において、Ｉｒｅｆ×Ｒ１がＩｒｅｆ×Ｒ＋Ｖｆに対して、ある温度傾斜を持つように設計することも可能である。その場合の第１の抵抗２（外付け抵抗）の抵抗値Ｒの値とダイオードのサイズの選び方は、上記温度傾斜を調整するためのパラメタとして用いることになる。このように設計した抵抗ばらつき検出回路１の応用として、抵抗ばらつき検出信号にある特定の温度依存性を持たせることにより、アナログ回路特性の温度依存性を緩和することなどが挙げられる。
【００５９】
本実施例において、Ｉｒｅｆ１をＩｒｅｆと異なる値に選んだ場合も、またＡとＢを以上の説明で用いたのとは異なる値に選んだ場合も、抵抗値Ｒ１のばらつき量と最終的に得られるばらつき補正信号の対応が変化するだけで、機能と効果としては同等のものを得ることができることは言うまでも無い。
【００６０】
また、本実施例において、２つの抵抗素子の一端を接地ノードではなく、同じ電位の電源ノードに接続した構成としても、同様の機能と効果を得ることができることは言うまでも無い。さらに、本実施例において、２つの抵抗素子を同じ電位の正の電源ノードに接続し、電流源の電流の向きとダイオードの接続の向きを共に反対に取った構成としても、同様の機能と効果を得ることができることは言うまでも無い。
【実施例８】
【００６１】
図１２は、実施例８による抵抗ばらつき検出回路１のブロック図である。この構成は、図１１に示した実施例７による抵抗ばらつき検出回路１において、電流制御信号を１ビットに減じ、かつ、第２の電流源回路５から第２の抵抗３（内蔵抵抗）に流れる電流を電流制御信号により制御していたのに代えて、第１の電流源回路４から第１の抵抗２（外付け抵抗）とダイオード１０に流れる電流を電流制御信号により制御する構成となっている。制御回路９による制御の動作フローについては、既に説明した図６、図７、図８と同様な方法により制御することができる。
【００６２】
また、上記実施例において、制御回路９から出力されるばらつき検出信号をばらつき補正信号として用いることももちろん可能である。その場合、既に述べた実施例７におけるばらつき検出信号が３値になっていることだけが違いであり、得られる機能と効果は同様である。さらに、本実施例におけるばらつき検出信号を、デバイスの出来栄え不良を検出するための信号として活用することも可能である。なお本実施例において、２ビットのばらつき検出信号の論理オアをとることで、デバイスの出来栄えを、良、不良の２値判定にすることももちろん可能である。
【実施例９】
【００６３】
図１３は、実施例９による抵抗ばらつき検出回路１のブロック図である。この構成は、図１１に示した実施例７による抵抗ばらつき検出回路１において、ダイオード１０を第２の抵抗３である内蔵抵抗の側に移した構成になっている。このため、実施例９は、Ｒ１の温度係数＞Ｒの温度係数、という関係が成り立つ場合に、ＲとＲ１の温度係数の違いをダイオードで吸収することができる。
【００６４】
なおある想定される温度範囲において、Ｉｒｅｆ×ＲがＩｒｅｆ×Ｒ１＋Ｖｆに対して、ある温度傾斜を持つように設計することも可能である。その場合の外付け抵抗（第２の抵抗３）の抵抗値Ｒの値とダイオード１０のサイズの選び方は、温度傾斜を調整するためのパラメタとして用いることになる。このように設計した抵抗ばらつき検出回路１の応用として、抵抗ばらつき検出信号にある特定の温度依存性を持たせることにより、アナログ回路特性の温度依存性を緩和することなどが挙げられる。
【実施例１０】
【００６５】
図１４は、実施例１０による抵抗ばらつき検出回路１のブロック図である。この構成は、図１３に示した実施例９による抵抗ばらつき検出回路１の、電流制御信号を１ビットに減じたものとなっている。制御回路９による電流制御信号の制御によってばらつき検出信号を得る手順は、既に説明した図７、図８、図９の手順により行うことができる。得られる機能と効果は、実施例９によるものと同様である。
【実施例１１】
【００６６】
実施例７として説明した図１１の抵抗ばらつき検出回路１において、ダイオードをはじめとする集積回路の内部素子の定数によっては、外付け抵抗との間に静電保護回路３１が必要となる場合がある。具体的には図１５のような回路になる。この静電保護回路３１の直列抵抗が、抵抗ばらつき検出回路１の動作に影響を与えないほど小さい、或いは静電保護回路３１の直列抵抗のばらつきが充分小さく、この直列抵抗を考慮して全体を設計することで、抵抗ばらつき検出回路１の正常な動作を実現できる場合は、この図１５の構成をそのまま用いることができる。しかしながらこの直列抵抗の影響が無視できない場合は、これに対する対応が必要である。
【００６７】
図１６はこの問題を解決した実施例１１による抵抗ばらつき検出回路１のブロック図である。この構成は、図１１に示した第７の実施の形態による抵抗ばらつき検出回路１において、第１の電流源回路４からダイオード１０と第１の抵抗２（外付け抵抗）との直列接続を介してグランドに接続していた代わりに、第１の電流源回路４から静電保護回路３１と第１の抵抗２（外付け抵抗）を介してグランドに接続し、第１の抵抗２（外付け抵抗）の静電保護回路３１との接続点を別の静電保護回路３１を介して電圧フォロア回路１１の入力端子に接続し、電圧フォロア回路１１の出力端子をダイオード１０を介して第３の電流源回路６と電圧比較回路８の第１の入力端子１３に接続している。
【００６８】
分かり易い例としてＩｒｅｆ＝Ｉｒｅｆ２とおくと、電圧フォロワの入出力、即ちダイオード１０のカソード側には、抵抗接続用端子１５と同一の電圧、すなわち、Ｉｒｅｆ２×Ｒ＝Ｉｒｅｆ×Ｒという電圧が現れる。従ってダイオード１０のアノードの電位は、これにダイオード１０の順方向電圧Ｖｆを加算したＩｒｅｆ×Ｒ＋Ｖｆとなる。これは図１１の構成におけるダイオードのアノードの電位と同じである。従って本構成によっても、図１１に示した構成と同様の動作・効果を得ることができる。これに加え、図１６の構成では、外付け抵抗を接続する抵抗接続用端子１５についての静電保護対策が実現されている。
【００６９】
なお本構成において、ＩｒｅｆとＩｒｅｆ２を異なる値に設定した場合にも、Ｒの値を適宜調整することで、図１１の構成と同様の機能・効果を実現できることは言うまでも無い。また本構成において、外付け抵抗の位置とダイオードの位置を交換しても、同様の機能・効果を実現できることも言うまでも無い。
【実施例１２】
【００７０】
図１７は、実施例１２による抵抗ばらつき検出回路１のブロック図である。図１７の構成は、実施例１１で説明した図１６の抵抗ばらつき検出回路１に対して、内蔵抵抗である第２の抵抗３に第２の電流源回路５から流れる電流を電流制御信号で制御していたのに代えて、第１の電流源回路４から外付け抵抗である第１の抵抗２に流れる電流と、第３の電流源回路６からダイオード１０に流れる電流を電流制御信号により制御している点が異なる。すなわち、実施例１１として説明した図１６の抵抗ばらつき検出回路１では、ダイオードと外付け抵抗（第１の抵抗２）に流れる電流は固定値で、電流制御信号により内蔵抵抗（第２の抵抗３）に流れる電流が制御されていたのに対し、図１７の抵抗ばらつき検出回路１ではダイオード１０と外付け抵抗（第１の抵抗２）に流れる電流が制御され、抵抗Ｒ１に流れる電流が固定値になっている。従って第３の電流源回路６からダイオード１０に流れる電流の値と、第１の電流源回路４から外付け抵抗（第１の抵抗２）に流れる電流の値が、比例関係を保ちつつ、共通のｎビットの電流制御信号と電流値制御スイッチで制御される構成とすることで、実施例１１で説明したのと同等の機能と効果を得ることができる。また本構成において、外付け抵抗（第１の抵抗２）の位置とダイオード１０の位置を交換しても、同様の機能・効果を実現できることは言うまでも無い。
【実施例１３】
【００７１】
図１８は、実施例１３による抵抗ばらつき検出回路１のブロック図である。実施例１３の抵抗ばらつき検出回路１について、図１８を用いて説明する。本構成も、図１５の構成の問題点を解決した回路である。ダイオード１０には第３の電流源回路６が、外付け抵抗（第１の抵抗２）には第１の電流源回路４が接続され、それぞれの素子に発生する電圧を電圧加算回路１２で加算し、その出力が電圧比較回路８に接続されている。分かり易い例としてＩｒｅｆ＝Ｉｒｅｆ２とおくと、外付け抵抗（第１の抵抗２）にはＩｒｅｆ×Ｒという電圧が、ダイオード１０にはＶｆという電圧が現れるので、電圧加算回路１２の出力にはＩｒｅｆ×Ｒ＋Ｖｆという電圧が現れる。これは図１１の構成におけるダイオード１０のアノードの電位と同じである。従って本構成によっても、図１１に示した構成と同様の動作・効果を得ることができる。これに加え、図１８の構成では、外付け抵抗（第１の抵抗２）を接続する端子についての静電保護対策が実現されている。すなわち、図３、図１６、図１７と同様に、第１の電流源回路４と電圧加算回路１２との共通の接続点と第１の電流源回路４との間、上記共通の接続点と電圧加算回路１２との間にそれぞれ静電保護回路を設けることができる（図示省略）。
【００７２】
なお本構成において、ＩｒｅｆとＩｒｅｆ２を異なる値に設定した場合にも、外付け抵抗である第１の抵抗２の抵抗値Ｒの値を適宜調整することで、図１１の構成と同様の機能・効果を実現できることは言うまでも無い。
【００７３】
また電圧加算回路１２が１以外の利得を持っている場合にも、抵抗値Ｒの値とダイオード１０のサイズ、ＩｒｅｆとＩｒｅｆ２を適宜調整することで、図１１の構成と同様の機能・効果を実現できることも言うまでも無い。
【実施例１４】
【００７４】
図１９は、実施例１４による抵抗ばらつき検出回路１のブロック図である。図１９の構成は、図１８に示した実施例１３をより具体化したものである。具体的には、電圧加算回路１２として、オペアンプ５個と抵抗からなる回路網を用いている。この回路は、第１の抵抗２とダイオード１０のノード電位を、それぞれに接続された電圧フォロワ接続したオペアンプ（４１、４２）でバッファリングした後、オペアンプ（５０、５１）で反転増幅し、さらにもう一つのオペアンプ５２で加算・反転している。以上の動作により、それぞれの素子に発生する電圧の加算が実現されている。
【実施例１５】
【００７５】
図２０は、実施例１５による抵抗ばらつき検出回路１のブロック図である。この構成は、実施例１３として説明した図１８の抵抗ばらつき検出回路１において、内蔵抵抗である第２の抵抗３に電流を供給する第２の電流源回路５を固定にし、外付け抵抗である第１の抵抗２に対して電流を供給する第１の電流源回路４と、ダイオード１０に電流を供給する第３の電流源回路６を制御回路９が出力するｎビットの電流制御信号により電流量を制御している。
【００７６】
上記構成により、第１の電流源回路４から外付け抵抗（第１の抵抗２）に流れる電流の値と、第３の電流源回路６からダイオード１０に流れる電流の値が、比例関係を保ちつつ、共通のｎビットの電流制御信号と電流値制御スイッチ３２、３３で制御される構成とすることで、実施例１３で説明したのと同等の機能と効果を得ることができる。
【実施例１６】
【００７７】
図２１は、実施例１６による抵抗ばらつき検出回路１における電流源回路７のブロック図である。図２１の電流源回路７の構成は、図１、図３、図５、図９〜図１５に示した第１の電流源回路４及び第２の電流源回路５のより具体的な回路構成を示している。左側のバイポーラトランジスタ６１、６２とＰＭＯＳトランジスタ６５、６６、抵抗６３、６４を含むバンドギャップ回路により、バンドギャップ電圧ＶＢＧを発生させ、この電圧と電流源用基準抵抗６７に発生する電圧とが釣り合うように、ＰＭＯＳトランジスタ７４のゲート電圧を帰還制御する構成である。この電流源用基準抵抗６７に流れる電流を基準とするカレントミラー回路（ＰＭＯＳトランジスタ６９〜７４）により、第１の電流源回路４及び第２の電流源回路５の電流Ｉｒｅｆと電流Ｉｒｅｆ１×Ａ、Ｉｒｅｆ１×Ｂ、Ｉｒｅｆ１×Ｂ／２等必要な電流源を得ている。
【００７８】
この構成において、カレントミラー回路の電流出力トランジスタとなるＰＭＯＳトランジスタをさらに追加することにより、図１６〜図２０に含まれる第１乃至第３の電流源回路（４〜６）を実現することが可能であることは言うまでも無い。
【実施例１７】
【００７９】
図２２は、実施例１７による抵抗ばらつき検出回路１のブロック図である。この構成は、実施例７として説明した図１１の抵抗ばらつき検出回路１の第１及び第２の電流源回路４、５に、実施例１６として説明した図２１の電流源回路７を用い、更に図２１の電流源回路７の電流源用基準抵抗６７を、外付け抵抗である第１の抵抗２と兼用させた構成となっている。この構成によっても、実施例７で述べたのと同様の動作・利点が得られるのは言うまでも無い。
【実施例１８】
【００８０】
図２３は、実施例１８による抵抗ばらつき検出回路１のブロック図である。この構成は、実施例１７として説明した図２２の抵抗ばらつき検出回路１において、外付け抵抗（第１の抵抗２）とダイオード１０の直列接続回路網と、集積回路内部の抵抗Ｒ１の位置を入れ替えたものである。この構成によっても同様の動作・利点が得られるのは言うまでも無い。
【００８１】
上述した各実施例によれば、抵抗素子のばらつきをディジタルデータとして取得する抵抗ばらつき検出回路を構成できる。また、バイナリ的に重み付けした電流源を複数用意し、これをスイッチで選択して加算する構成を採用することにより、回路規模が小さく、かつ精度の高い抵抗ばらつき検出回路を構成できる。さらに、ばらつきがゼロの場合の抵抗素子の抵抗値の温度依存性曲線に対して、実際の抵抗素子の抵抗値の温度依存性曲線が、製造ばらつきによりどれだけシフトしているかを検出することができる。
【００８２】
なお、上述した実施例では、第１の電流源回路４、第２の電流源回路５の一方の電流源回路しか、電流供給量のディジタル的な調整を行っていないが、第１の電流源回路４と第２の電流源回路５の両方の電流供給量の制御を行い、その組み合わせにより抵抗ばらつきを求めてもよい。
【００８３】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００８４】
本発明は抵抗を用いた電子回路の分野において、広く用いることが可能である。特に抵抗素子を用いるアナログ回路を内蔵する半導体集積回路において、本発明による抵抗ばらつき検出回路を内蔵することにより、半導体集積回路自身に使用されている抵抗値のばらつきを自己判断できる。したがって、抵抗値のばらつきを補償するような動作を行うことが可能である。従って、半導体集積回路の性能や品質の向上や、歩留まりの向上を図ることも可能である。
【符号の説明】
【００８５】
１：抵抗ばらつき検出回路
２：第１の抵抗（第１の基準抵抗）
３：第２の抵抗（第２の基準抵抗）
４：第１の電流源回路
５：第２の電流源回路
６：第３の電流源回路
７：電流源回路
８：電圧比較回路（コンパレータ）
９：制御回路
１０：ダイオード（温度特性補償素子）
１１：電圧フォロア回路
１２：電圧加算回路
１３：第１の入力端子
１４：第２の入力端子
１５：抵抗接続用端子
２１〜２３：スイッチトランジスタ（ＮＭＯＳトランジスタ）
３１：静電保護回路
３２〜３３：電流値制御スイッチ
４１、４２：オペアンプ（電圧フォロア用）
４３〜４９、６３、６４：抵抗
５０、５１：オペアンプ（反転増幅用）
５２：オペアンプ（電圧加算用）
６１、６２：バイポーラトランジスタ（ＮＰＮトランジスタ）
６５、６６：ＰＭＯＳトランジスタ
６７：電流源用基準抵抗
６８：オペアンプ
６９〜７４：電流源トランジスタ（ＰＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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