(57)【要約】【課題】入力電圧が一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができるチャージポンプ回路を提供する。【解決手段】入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＨレベルからＬレベルに変化した場合に、リセット回路４４は、ノードｎ１１を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮになることを防ぐ。クロックＣＬＫ２がＨレベルからＬレベルに変化した場合に、リセット回路４５は、ノードｎ１２を接地電位にリセットし、ＮＭＯＳトランジスタ２２がＯＮになることを防ぐ。クロックＣＬＫ３がＨレベルからＬレベルに変化した場合に、リセット回路４６は、ノードｎ１３を接地電位にリセットし、ＮＭＯＳトランジスタ２３がＯＮになることを防ぐ。【選択図】図１
2010110032.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が与えられる入力端子と、前記入力電圧を昇圧した昇圧電圧を出力すべき出力端子との間に直列接続された電荷転送用の複数の電界効果トランジスタと、
前記電界効果トランジスタのゲートに接続されたポンピング用キャパシタと、
前記電界効果トランジスタのソースと、前記電界効果トランジスタのゲートとの間に順方向に接続された一方向性素子と、
前記入力電圧が一定値以下に低下したことを検出する入力電圧低下検出回路と、
前記入力電圧低下検出回路の検出結果に基づいて、前記電界効果トランジスタを非導通時に、前記電界効果トランジスタのゲートの電位を所定電位にリセットするリセット回路と、
を有することを特徴とするチャージポンプ回路。
【請求項２】
前記電界効果トランジスタは、Ｎチャネル電界効果トランジスタであり、
前記リセット回路は、
前記ポンピング用キャパシタに与えられるクロックの立ち下がりエッジを検出する立ち下がりエッジ検出回路と、
前記入力電圧低下検出回路が出力する入力電圧低下検出信号と、前記立ち下がりエッジ検出回路が出力する立ち下がりエッジ検出信号とを入力し、前記クロックの立ち下がり毎にアクティブレベルになるスイッチ制御信号を生成するスイッチ制御回路と、
前記スイッチ制御信号がアクティブレベルの場合、前記電界効果トランジスタのゲートを接地に接続するスイッチ回路と、
を有することを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記電界効果トランジスタは、Ｐチャネル電界効果トランジスタであり、
前記リセット回路は、
前記ポンピング用キャパシタに与えられるクロックの立ち上がりエッジを検出する立ち上がりエッジ検出回路と、
前記入力電圧低下検出回路が出力する入力電圧低下検出信号と、前記立ち上がりエッジ検出回路が出力する立ち上がりエッジ検出信号とを入力し、前記クロックの立ち上がり毎にアクティブレベルになるスイッチ制御信号を生成するスイッチ制御回路と、
前記スイッチ制御信号がアクティブレベルの場合、前記電界効果トランジスタのゲートを前記入力端子に接続するスイッチ回路と、
を有することを特徴とする請求項１に記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷転送素子（電流整流素子）として電界効果トランジスタを使用してなるチャージポンプ回路に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）においては、ロジック回路の電源電圧は低くなりつつある。これに対して、ＦｅＲＡＭ（強誘電体メモリ）などの不揮発性メモリでは、データの書き換えを行うために、ロジック回路よりも高い電源電圧が必要とされる。そこで、ロジック回路と不揮発性メモリとを混載してなるＬＳＩにおいては、外部から供給する電源電圧は高い電源電圧を必要とする不揮発性メモリに合わせ、低い電源電圧で足りるロジック回路には、外部から供給する電源電圧を降圧回路で降圧した降圧電圧を供給するか、あるいは、外部から供給する電源電圧は低い電源電圧で足りるロジック回路に合わせ、高い電源電圧を必要とする不揮発性メモリには、外部から供給する電源電圧をチャージポンプ回路で昇圧した昇圧電圧を供給するということが行われる。
【０００３】
チャージポンプ回路として、例えば、ディクソン（Dickson）型のチャージポンプ回路が知られている。このディクソン型のチャージポンプ回路において、電荷転送素子をなすＭＯＳトランジスタのドレイン・ゲート間にＮＭＯＳトランジスタをダイオード接続し、このダイオード接続したＮＭＯＳトランジスタを介して電荷転送素子をなすＭＯＳトランジスタのゲートに電位を与えるようにすることが考えられる。図２３は電荷転送素子をなすＭＯＳトランジスタのドレイン・ゲート間にＮＭＯＳトランジスタをダイオード接続したチャージポンプ回路の一例を示している。
【０００４】
図２３中、１は外部から供給される入力電圧ＶＩＮを入力するための電圧入力端子、２〜４は電荷転送素子をなすＮＭＯＳトランジスタ、５は昇圧電圧ＶＯＵＴが出力される昇圧電圧出力端子、６〜１０はポンピング用のキャパシタ、１２はＮＭＯＳトランジスタ２のゲートに電位を与えるＮＭＯＳトランジスタ、１３はＮＭＯＳトランジスタ３のゲートに電位を与えるＮＭＯＳトランジスタ、１４はＮＭＯＳトランジスタ４のゲートに電位を与えるＮＭＯＳトランジスタ、ＣＬＫ１〜ＣＬＫ３はポンピング用のクロックである。
【０００５】
このチャージポンプ回路においては、昇圧動作開始前に、入力電圧ＶＩＮを与えると、ノードｎ１１の電位＝「入力電圧ＶＩＮ−ＮＭＯＳトランジスタ１２のしきい値Vthn12」となり、ノードｎ０１の電位＝「入力電圧ＶＩＮ−ＮＭＯＳトランジスタ１２のしきい値Vthn12−ＮＭＯＳトランジスタ２のしきい値Vthn2」となる。この状態から昇圧動作を開始し、クロックＣＬＫ１がＬレベルからＨレベルに変化すると、キャパシタ６を通してノードｎ１１の電位が叩き上げられ、ノードｎ１１の電位＞「ノードｎ０１の電位＋ＮＭＯＳトランジスタ２のしきい値Vthn2」となると、ＮＭＯＳトランジスタ２がＯＮ状態となり、電圧入力端子１からＮＭＯＳトランジスタ２を通してノードｎ０１側へ電荷が転送され、キャパシタ７が充電される。
【０００６】
次に、クロックＣＬＫ１がＨレベルからＬレベルに変化すると、ノードｎ１１の電位は、キャパシタ６を通して引き下げられ、再び、「入力電圧ＶＩＮ−ＮＭＯＳトランジスタ１２のしきい値Vthn12」となり、ＮＭＯＳトランジスタ２はＯＦＦ状態となる。同じタイミングでクロックＣＬＫ２がＬレベルからＨレベルに立ち上がり、ノードｎ１２の電位もキャパシタ８を通して叩き上げられる。この結果、ＮＭＯＳトランジスタ３がＯＮ状態となり、ノードｎ０１側からＮＭＯＳトランジスタ３を通してノードｎ０２側に電荷が転送され、キャパシタ９が充電される。以下、同様の動作が繰り返されて、入力電圧ＶＩＮを昇圧した昇圧電圧ＶＯＵＴが生成される。
【特許文献１】特開２００２−３０５８７１号公報
【特許文献２】特開２００１−２８６１２５号公報
【特許文献３】特開２００１−１３６７３３号公報
【特許文献４】特開２００６−２６６０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図２３に示すチャージポンプ回路においては、ＮＭＯＳトランジスタ２のゲート電位は、入力電圧ＶＩＮの上昇に自動的に追随するが、入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＬレベルからＨレベルに変化してＮＭＯＳトランジスタ２がＯＮ状態とされ、電圧入力端子１からＮＭＯＳトランジスタ２を通してノードｎ０１側に電荷が転送され、キャパシタ７が充電された後、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２がＯＦＦ状態とされる場合に、ＮＭＯＳトランジスタ２がＯＮ状態となり、ノードｎ０１側から電圧入力端子１側に電流が流れてしまい、昇圧効率が悪化するという不具合があった。
【０００８】
商用の電源が入力電圧ＶＩＮの電源となっているシステムでは、チャージポンプ回路が稼働中に入力電圧ＶＩＮが低下するというケースは稀であったが、非接触型ＩＣカードのように、電力を電界、磁界等を通して受け取るシステムの場合には、周辺の環境の影響を受け易く、入力電圧ＶＩＮの電位が不安定になることが多いに考えられる。そこで、入力電圧ＶＩＮが不安定な挙動をしたとしても、チャージポンプが自動的に自己システムを初期化し、チャージポンプの能力が低下してしまうことがない仕組みが必要となる。
【０００９】
そこで、本発明は、入力電圧が一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができるチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
ここで開示するチャージポンプ回路は、電荷転送用の複数の電界効果トランジスタと、ポンピング用キャパシタと、一方向性素子と、入力電圧低下検出回路と、リセット回路とを有するものである。前記複数の電界効果トランジスタは、入力電圧が与えられる入力端子と、前記入力電圧を昇圧した昇圧電圧を出力すべき出力端子との間に直列接続されたものである。前記ポンピング用キャパシタは、前記電界効果トランジスタのゲートに接続されたものである。
【００１１】
前記一方向性素子は、前記電界効果トランジスタのドレインと、前記電界効果トランジスタのゲートとの間に順方向に接続されたものである。前記入力電圧低下検出回路は、前記入力電圧が一定値以下に低下したことを検出するものである。前記リセット回路は、前記入力電圧低下検出回路の検出結果に基づいて、前記電界効果トランジスタを非導通時に、前記電界効果トランジスタのゲート電位を所定電位にリセットするものである。
【発明の効果】
【００１２】
開示したチャージポンプ回路においては、前記電界効果トランジスタがＮチャネル電界効果トランジスタの場合、前記ポンピング用キャパシタに与えるクロックがＨレベルからＬレベルに変化した場合に、前記リセット回路は、前記電界効果トランジスタのゲート電位を接地電位にリセットするように構成する。このようにする場合には、前記入力電圧が一定値以下に低下した場合であっても、前記ポンピング用キャパシタに与えるクロックがＨレベルからＬレベルに変化して前記電界効果トランジスタがＯＦＦ状態とされる場合に、前記電界効果トランジスタがＯＮ状態になり、転送すべき電荷が前記電界効果トランジスタを逆流しないようにすることができる。
【００１３】
前記電界効果トランジスタがＰチャネル電界効果トランジスタの場合には、前記ポンピング用キャパシタに与えるクロックがＬレベルからＨレベルに変化した場合に、前記リセット回路は、前記電界効果トランジスタのゲート電位を前記入力電圧の電位にリセットするように構成する。このようにする場合には、前記ポンピング用キャパシタに与えるクロックがＬレベルからＨレベルに変化して前記電界効果トランジスタがＯＦＦ状態とされる場合に、前記入力電圧が一定値以下に低下したことにより発生する前記電界効果トランジスタのオーバブースト状態を解消することができる。この結果、次に、前記ポンピング用キャパシタに与えるクロックがＨレベルからＬレベルに変化し、前記電界効果トランジスタをＯＮ状態とする場合に、前記電界効果トランジスタがＯＦＦ状態となってしまうことを避けることができる。
【００１４】
したがって、開示したチャージポンプ回路によれば、前記入力電圧が一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、２０は外部から供給される入力電圧ＶＩＮを入力するための電圧入力端子、２１〜２３は電荷転送素子をなすＮＭＯＳトランジスタ、２４は入力電圧ＶＩＮを昇圧した昇圧電圧ＶＯＵＴを出力すべき昇圧電圧出力端子である。
【００１６】
ＮＭＯＳトランジスタ２１は、ドレインを電圧入力端子２０に接続し、ソースをノードｎ０１に接続し、ゲートをノードｎ１１に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ２２は、ドレインをノードｎ０１に接続し、ソースをノードｎ０２に接続し、ゲートをノードｎ１２に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ２３は、ドレインをノードｎ０２に接続し、ソースを昇圧電圧出力端子２４に接続し、ゲートをノードｎ１３に接続し、バックゲートを接地している。
【００１７】
２５〜２９はポンピング用のキャパシタである。キャパシタ２５の第１の電極はノードｎ１１に接続されている。キャパシタ２６の第１の電極はノードｎ０１に接続されている。キャパシタ２７の第１の電極はノードｎ１２に接続されている。キャパシタ２８の第１の電極はノードｎ０２に接続されている。キャパシタ２９の第１の電極はノードｎ１３に接続されている。
【００１８】
３１はＮＭＯＳトランジスタ２１のゲートに電位を与えるＮＭＯＳトランジスタ、３２はＮＭＯＳトランジスタ２２のゲートに電位を与えるＮＭＯＳトランジスタ、３３はＮＭＯＳトランジスタ２３のゲートに電位を与えるＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ３１は、ドレイン及びゲートを電圧入力端子２０に接続し、ソースをノードｎ１１に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ３２は、ドレイン及びゲートをノードｎ０１に接続し、ソースをノードｎ１２に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ３３は、ドレイン及びゲートをノードｎ０２に接続し、ソースをノードｎ１３に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ３１〜３３は一方向性素子として使用されているが、ＮＭＯＳトランジスタ３１〜３３の代わりに、ダイオードを使用することもできる。
【００１９】
３４はクロックＣＬＫを入力するためのクロック入力端子である。クロックＣＬＫは、最大値を入力電圧ＶＩＮの電圧値、最小値を接地電圧（０Ｖ）とするものである。３５は昇圧ストップ信号ＳＴＯＰを入力するための昇圧ストップ信号入力端子である。昇圧ストップ信号ＳＴＯＰは、昇圧動作を実行しない場合（キャパシタ２５〜２９の非駆動時）にはＨレベルとされ、昇圧動作を実行する場合（キャパシタ２５〜２９の駆動時）にはＬレベルとされる。
【００２０】
３６−１はキャパシタ２５〜２９を駆動するドライバ回路である。ドライバ回路３６−１は、ＮＯＲ回路３７と、インバータ３８〜４１とを有している。ＮＯＲ回路３７及びインバータ３８〜４１は、縦列接続され、高電位側の電源電圧として入力電圧ＶＩＮが印加され、低電位側の電源電圧として接地電圧が印加される。
【００２１】
ＮＯＲ回路３７の第１の入力端子はクロック入力端子３４に接続され、ＮＯＲ回路３７の第２の入力端子は昇圧ストップ信号入力端子３５に接続されている。キャパシタ２５の第２の電極はインバータ３９の出力端子に接続されている。キャパシタ２６の第２の電極及びキャパシタ２７の第２の電極はインバータ４０の出力端子に接続されている。キャパシタ２８の第２の電極及びキャパシタ２９の第２の電極はインバータ４１の出力端子に接続されている。
【００２２】
昇圧ストップ信号ＳＴＯＰがＨレベルのときは、ＮＯＲ回路３７の出力はＬレベルに固定される。この結果、インバータ３９の出力はＬレベル、インバータ４０の出力はＨレベル、インバータ４１の出力はＬレベルに固定される。したがって、この場合には、昇圧動作は実行されない。
【００２３】
昇圧ストップ信号ＳＴＯＰがＬレベルのときは、ＮＯＲ回路３７は、クロックＣＬＫに対してインバータとして機能する。この結果、インバータ３９からはクロックＣＬＫを反転遅延したクロックＣＬＫ１が出力され、インバータ４０からはクロックＣＬＫを遅延したクロックＣＬＫ２が出力され、インバータ４１からはクロックＣＬＫを反転遅延したクロックＣＬＫ３が出力される。したがって、この場合には、入力電圧ＶＩＮに対して昇圧動作が実行される。
【００２４】
４３は入力電圧低下検出回路である。入力電圧低下検出回路４３は、昇圧動作時に入力電圧ＶＩＮの一定値以下の低下を検出するものである。ＲＥＳＥＴＸは入力電圧低下検出回路４３が出力するリセット信号である。
【００２５】
４４、４５、４６はリセット回路である。リセット回路４４は、クロックＣＬＫ１及びリセット信号ＲＥＳＥＴＸに制御されてノードｎ１１の電位を接地電位にリセットするものである。リセット回路４５は、クロックＣＬＫ２及びリセット信号ＲＥＳＥＴＸに制御されてノードｎ１２の電位を接地電位にリセットするものである。リセット回路４６は、クロックＣＬＫ３及びリセット信号ＲＥＳＥＴＸに制御されてノードｎ１３の電位を接地電位にリセットするものである。
【００２６】
図２は入力電圧低下検出回路４３の第１構成例を示す回路図である。入力電圧低下検出回路４３は、入力電圧ＶＩＮが一定値以下に低下した場合、リセット信号ＲＥＳＥＴＸをアクティブレベル（Ｌレベル）にし、それ以外の場合には、リセット信号ＲＥＳＥＴＸのレベルを入力電圧ＶＩＮと同一にするものである。図２中、４９は入力電圧低下検出部、５０は入力電圧低下検出信号生成部をなすレベルコンバータである。
【００２７】
入力電圧低下検出部４９は、ＰＭＯＳトランジスタ５１と、ＮＭＯＳトランジスタ５２、５３と、キャパシタ５４とを有している。ＰＭＯＳトランジスタ５１は、ソース及びバックゲートを昇圧電圧出力端子２４に接続し、ゲート及びドレインをノードｎ２１に接続している。ＮＭＯＳトランジスタ５２は、ゲート及びドレインを電圧入力端子２０に接続し、ソースをノードｎ２２に接続し、バックゲートを接地している。ＮＭＯＳトランジスタ５３は、ドレインをノードｎ２１に接続し、ゲートをノードｎ２２に接続し、ソースを電圧入力端子２０に接続し、バックゲートを接地している。キャパシタ５４はノードｎ２２と接地との間に接続されている。
【００２８】
レベルコンバータ５０は、ＰＭＯＳトランジスタ５６と、ＮＭＯＳトランジスタ５７、ＰＭＯＳトランジスタ５８と、ＮＭＯＳトランジスタ５９とを有している。ＰＭＯＳトランジスタ５６は、ソース及びバックゲートを昇圧電圧出力端子２４に接続し、ゲートをノードｎ２１に接続し、ドレインをノードｎ２３に接続している。ＮＭＯＳトランジスタ５７は、ゲート及びドレインをノードｎ２３に接続し、ソース及びバックゲートを接地している。ＰＭＯＳトランジスタ５８は、ソース及びバックゲートを電圧入力端子２０に接続し、ゲートをノードｎ２３に接続し、ドレインをノードｎ２４に接続している。ＮＭＯＳトランジスタ５９は、ドレインをノードｎ２４に接続し、ゲートをノードｎ２３に接続し、ソース及びバックゲートを接地している。
【００２９】
図３は入力電圧低下検出回路４３の第１構成例の動作を示す波形図である。（Ａ）は入力電圧ＶＩＮ、（Ｂ）は昇圧電圧ＶＯＵＴ、（Ｃ）はノードｎ２２の電位、（Ｄ）はノードｎ２１の電位、（Ｅ）はノードｎ２４に得られるリセット信号ＲＥＳＥＴＸを示している。即ち、昇圧実行時に、入力電圧ＶＩＮの電位が上昇し始めると、昇圧電圧ＶＯＵＴも上昇し、入力電圧ＶＩＮが所定電圧Ｖ１に達して一定になると、昇圧電圧ＶＯＵＴも所望電圧Ｖ２に達して一定となる。このとき、ノードｎ２２も同様に立ち上がり、ノードｎ２２の電位＝「Ｖ１−ＮＭＯＳトランジスタ５２のしきい値Vthn52」となり、ＮＭＯＳトランジスタ５３はＯＦＦ状態となる。
【００３０】
また、ノードｎ２１の電位も立ち上がり、ノードｎ２１の電位＝「Ｖ２−ＰＭＯＳトランジスタ５１のしきい値の絶対値｜Vthp51｜」となる。この結果、ＰＭＯＳトランジスタ５６がＯＦＦ状態、ノードｎ２３の電位＝ＮＭＯＳトランジスタ５７のしきい値Vthn57となり、ＰＭＯＳトランジスタ５８がＯＮ状態、ＮＭＯＳトランジスタ５９がＯＦＦ状態となり、ノードｎ２４に得られるリセット信号ＲＥＳＥＴＸの電位は入力電圧ＶＩＮの電位と同一となる。
【００３１】
本例では、電圧入力端子２０とノードｎ２２との間にはＮＭＯＳトランジスタ５２がダイオード接続されており、ノードｎ２２と接地との間にはキャパシタ５４が接続されている。この結果、一度立ち上がったノードｎ２２の電位は、入力電圧ＶＩＮが低下したとしても、一定レベル（Ｖ１−Vthn52）を保持することになる。したがって、ＮＭＯＳトランジスタ５３のゲート・ソース間電圧Ｖgs＝ノードｎ２２の電位−入力電圧ＶＩＮ＝「Ｖ１−Vthn52−ＶＩＮ」となる。
【００３２】
ここで、入力電圧ＶＩＮが低下し、ＮＭＯＳトランジスタ５３のゲート・ソース間電圧Ｖgs＝「Ｖ１−Vthn52−ＶＩＮ」がＮＭＯＳトランジスタ５３のしきい値Vthn53を超えたとき、ＮＭＯＳトランジスタ５３がＯＮ状態となり、ＮＭＯＳトランジスタ５３のドレイン・ソース間に電流が流れ始める。この場合には、ノードｎ２１の電位が低下し、ＰＭＯＳトランジスタ５６がＯＮ状態となり、ノードｎ２３の電位が上昇する。この結果、ＰＭＯＳトランジスタ５８がＯＦＦ状態、ＮＭＯＳトランジスタ５９がＯＮ状態となり、リセット信号ＲＥＳＥＴＸはＨレベルからＬレベルに遷移し、ノードｎ１１、ｎ１２、ｎ１３の電位をリセットすることが可能な期間（リセットアクティブ期間）となる。
【００３３】
その後、入力電圧ＶＩＮの電位が復帰すると、ＮＭＯＳトランジスタ５３がＯＦＦ状態となり、ノードｎ２１の電位も高くなる。この場合、ＰＭＯＳトランジスタ５６がＯＦＦ状態となり、ノードｎ２３の電位が低下し、ＰＭＯＳトランジスタ５８がＯＮ状態、ＮＭＯＳトランジスタ５９がＯＦＦ状態となる。この結果、リセット信号ＲＥＳＥＴＸがＬレベルからＨレベルに遷移し、ノードｎ１１、ｎ１２、ｎ１３の電位をリセットすることが可能な状態から復帰する。
【００３４】
このように、入力電圧低下検出回路４３においては、入力電圧低下検出部４９は、入力電圧ＶＩＮが一定値以下に低下していないときは、ＮＭＯＳトランジスタ５３をＯＦＦ状態とし、ノードｎ２１の電位を高くし、入力電圧ＶＩＮが一定値以下に低下したときは、ＮＭＯＳトランジスタ５３をＯＮ状態とし、ノードｎ２１の電位を下げることにより、入力電圧ＶＩＮの低下を検出する。また、レベルコンバータ５０は、ノードｎ２１の電位を入力し、入力電圧ＶＩＮが一定値以下に低下していないときは、リセット信号ＲＥＳＥＴＸの電位を入力電圧ＶＩＮと同一にし、入力電圧ＶＩＮが一定値以下に低下しているときは、リセット信号ＲＥＳＥＴＸの電位をリセットアクティブレベル（Ｌレベル）にする。
【００３５】
図４は入力電圧低下検出回路４３の第２構成例を示す回路図である。入力電圧低下検出回路４３の第２構成例は、入力電圧低下検出回路４３の第１構成例が設ける入力電圧低下検出部４９と構成の異なる入力電圧低下検出部６３を設け、その他については、入力電圧低下検出回路４３の第１構成例と同様に構成したものである。入力電圧低下検出部６３は、ＰＭＯＳトランジスタ６４を設け、その他については、図３に示す入力電圧低下検出部４９と同様に構成したものである。
【００３６】
ＰＭＯＳトランジスタ６４は、ソース及びバックゲートをノードｎ２２に接続し、ドレイン及びゲートを電圧入力端子２０に接続している。このＰＭＯＳトランジスタ６４は、入力電圧ＶＩＮがシャットダウンしたとき、即ち、入力電圧ＶＩＮが接地電位まで低下したときに、ノードｎ２２の電位をＶＤＤ−Vthn52から下げ、ノードｎ２２の電位が高い状態に放置されないようにするものである。
【００３７】
ＰＭＯＳトランジスタ６４は、そのゲート長が相対的に大きく、そのしきい値の絶対値｜Vthp64｜が相対的に大きくなるように構成される。ＰＭＯＳトランジスタ６４のしきい値の絶対値｜Vthp64｜の目安としては、ＮＭＯＳトランジスタ５３のしきい値Vthn53に対して十分大きな値とする。その理由は、入力電圧ＶＩＮの電位が一時的に下がった程度でＰＭＯＳトランジスタ６４がＯＮしてしまうと、ノードｎ２２の電位がリセットされてしまい、入力電圧低下検出部６３が正常に動作しないからである。
【００３８】
図５は入力電圧低下検出回路４３の第３構成例を示す回路図である。入力電圧低下検出回路４３の第３構成例は、入力電圧低下検出回路４３の第２構成例が備える入力電圧低下検出部６３と構成の異なる入力電圧低下検出部６７を設け、その他については、入力電圧低下検出回路４３の第２構成例と同様に構成したものである。入力電圧低下検出部６７は、ＰＭＯＳトランジスタ６４のバックゲートに昇圧電圧ＶＯＵＴを与えるようにし、その他については、図４に示す入力電圧低下検出部６３と同様に構成したものである。
【００３９】
図６はリセット回路４４、４５、４６の構成を示す回路図である。リセット回路４４は、立ち下がりエッジ検出回路７０と、スイッチ制御回路７１と、スイッチ回路７２とを有している。立ち下がりエッジ検出回路７０は、クロックＣＬＫ１の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ１を生成するものである。スイッチ制御回路７１は、立ち下がりエッジ検出信号ＳＰＣＬＫ１と、リセット信号ＲＥＳＥＴＸとを入力し、クロックＣＬＫ１の立ち下がり毎にアクティブレベル（Ｈレベル）になるスイッチ制御信号ＲＥＳＥＴＣＴＬ１を生成するものである。スイッチ回路７２は、スイッチ制御信号ＲＥＳＥＴＸに制御されてノードｎ１１の電位を接地電位にリセットするものである。
【００４０】
リセット回路４５は、立ち下がりエッジ検出回路７３と、スイッチ制御回路７４と、スイッチ回路７５とを有している。立ち下がりエッジ検出回路７３は、クロックＣＬＫ２の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ２を生成するものである。スイッチ制御回路７４は、立ち下がりエッジ検出信号ＳＰＣＬＫ２と、リセット信号ＲＥＳＥＴＸとを入力し、クロックＣＬＫ２の立ち下がり毎にアクティブレベル（Ｈレベル）になるスイッチ制御信号ＲＥＳＥＴＣＴＬ２を生成するものである。スイッチ回路７５は、スイッチ制御信号ＲＥＳＥＴＸに制御されてノードｎ１２の電位を接地電位にリセットするものである。
【００４１】
リセット回路４６は、立ち下がりエッジ検出回路７６と、スイッチ制御回路７７と、スイッチ回路７８とを有している。立ち下がりエッジ検出回路７６は、クロックＣＬＫ３の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ３を生成するものである。スイッチ制御回路７７は、立ち下がりエッジ検出信号ＳＰＣＬＫ３と、リセット信号ＲＥＳＥＴＸとを入力し、クロックＣＬＫ３の立ち下がり毎にアクティブレベル（Ｈレベル）になるスイッチ制御信号ＲＥＳＥＴＣＴＬ３を生成するものである。スイッチ回路７８は、スイッチ制御信号ＲＥＳＥＴＸに制御されてノードｎ１３の電位を接地電位にリセットするものである。
【００４２】
図７は立ち下がりエッジ検出回路７０、７３、７６の構成を示す回路図である。立ち下がりエッジ検出回路７０は、インバータ８１〜８４と、排他的ＯＲ回路８５と、インバータ８６と、ＮＡＮＤ回路８７と、インバータ８８とを有している。インバータ８１〜８４は、クロックＣＬＫ１を遅延するものである。排他的ＯＲ回路８５は、クロックＣＬＫ１と、インバータ８４の出力信号ＤＣＬＫ１とを排他的ＯＲ処理するものである。インバータ８６は、クロックＣＬＫ１を反転するものである。ＮＡＮＤ回路８７は、排他的ＯＲ回路８５の出力信号ＰＣＬＫ１と、インバータ８６の出力信号とをＮＡＮＤ処理するものである。インバータ８８は、ＮＡＮＤ回路８７の出力信号を反転し、立ち下がりエッジ検出信号ＳＰＣＬＫ１を出力するものである。
【００４３】
立ち下がりエッジ検出回路７３は、インバータ８９〜９２と、排他的ＯＲ回路９３と、インバータ９４と、ＮＡＮＤ回路９５と、インバータ９６とを有している。インバータ８９〜９２は、クロックＣＬＫ２を遅延するものである。排他的ＯＲ回路９３は、クロックＣＬＫ２と、インバータ９２の出力信号ＤＣＬＫ２とを排他的ＯＲ処理するものである。インバータ９４は、クロックＣＬＫ２を反転するものである。ＮＡＮＤ回路９５は、排他的ＯＲ回路９３の出力信号ＰＣＬＫ２と、インバータ９４の出力信号とをＮＡＮＤ処理するものである。インバータ９６は、ＮＡＮＤ回路９５の出力信号を反転し、立ち下がりエッジ検出信号ＳＰＣＬＫ２を出力するものである。
【００４４】
立ち下がりエッジ検出回路７６は、インバータ９７〜１００と、排他的ＯＲ回路１０１と、インバータ１０２と、ＮＡＮＤ回路１０３と、インバータ１０４とを有している。インバータ９７〜１００は、クロックＣＬＫ３を遅延するものである。排他的ＯＲ回路１０１は、クロックＣＬＫ３と、インバータ１００の出力信号ＤＣＬＫ３とを排他的ＯＲ処理するものである。インバータ１０２は、クロックＣＬＫ３を反転するものである。ＮＡＮＤ回路１０３は、排他的ＯＲ回路１０１の出力信号ＰＣＬＫ３と、インバータ１０２の出力信号とをＮＡＮＤ処理するものである。インバータ１０４は、ＮＡＮＤ回路１０３の出力信号を反転し、立ち下がりエッジ検出信号ＳＰＣＬＫ３を出力するものである。
【００４５】
図８は立ち下がりエッジ検出回路７０、７３、７６の動作を示す波形図である。（Ａ１）はインバータ３９が出力するクロックＣＬＫ１、（Ａ２）はインバータ８４の出力信号ＤＣＬＫ１、（Ａ３）は排他的ＯＲ回路８５の出力信号ＰＣＬＫ１、（Ａ４）はインバータ８８が出力する立ち下がりエッジ検出信号ＳＰＣＬＫ１、（Ｂ１）はインバータ４０が出力するクロックＣＬＫ２、（Ｂ２）はインバータ９２の出力信号ＤＣＬＫ２、（Ｂ３）は排他的ＯＲ回路９３の出力信号ＰＣＬＫ２、（Ｂ４）はインバータ９６が出力する立ち下がりエッジ検出信号ＳＰＣＬＫ２、（Ｃ１）はインバータ４１が出力するクロックＣＬＫ３、（Ｃ２）はインバータ１００の出力信号ＤＣＬＫ３、（Ｃ３）は排他的ＯＲ回路１０１の出力信号ＰＣＬＫ３、（Ｃ４）はインバータ１０４が出力する立ち下がりエッジ検出信号ＳＰＣＬＫ３を示している。
【００４６】
図９はスイッチ制御回路７１、７４、７７及びスイッチ回路７２、７５、７８の構成を示す回路図である。スイッチ制御回路７１は、インバータ１０７と、ＮＡＮＤ回路１０８と、インバータ１０９とを有している。インバータ１０７は、リセット信号ＲＥＳＥＴＸを反転するものである。ＮＡＮＤ回路１０８は、インバータ１０７の出力信号と立ち下がりエッジ検出信号ＳＰＣＬＫ１とをＮＡＮＤ処理するものである。インバータ１０９は、ＮＡＮＤ回路１０８の出力信号を反転してスイッチ制御信号ＲＥＳＥＴＣＴＬ１を出力するものである。このように構成されたスイッチ制御回路７１は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ１を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ１を出力する。
【００４７】
スイッチ制御回路７４は、インバータ１１０と、ＮＡＮＤ回路１１１と、インバータ１１２とを有している。インバータ１１０は、リセット信号ＲＥＳＥＴＸを反転するものである。ＮＡＮＤ回路１１１は、インバータ１１０の出力信号と立ち下がりエッジ検出信号ＳＰＣＬＫ２とをＮＡＮＤ処理するものである。インバータ１１２は、ＮＡＮＤ回路１１１の出力信号を反転してスイッチ制御信号ＲＥＳＥＴＣＴＬ２を出力するものである。このように構成されたスイッチ制御回路７４は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ２を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ２を出力する。
【００４８】
スイッチ制御信号７７は、インバータ１１３と、ＮＡＮＤ回路１１４と、インバータ１１５とを有している。インバータ１１３は、リセット信号ＲＥＳＥＴＸを反転するものである。ＮＡＮＤ回路１１４は、インバータ１１３の出力信号と立ち下がりエッジ検出信号ＳＰＣＬＫ３とをＮＡＮＤ処理するものである。インバータ１１５は、ＮＡＮＤ回路１１４の出力信号を反転してスイッチ制御信号ＲＥＳＥＴＣＴＬ３を出力するものである。このように構成されたスイッチ制御回路７７は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ３を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ３を出力する。
【００４９】
スイッチ回路７２は、インバータ１１６と、アナログスイッチ１１７とを有している。インバータ１１６は、スイッチ制御信号ＲＥＳＥＴＣＴＬ１を反転するものである。アナログスイッチ１１７は、スイッチ制御信号ＲＥＳＥＴＣＴＬ１とインバータ１１６の出力信号にＯＮ、ＯＦＦが制御されるものであり、入力端子をノードｎ１１に接続し、出力端子を接地している。このアナログスイッチ１１７は、スイッチ制御信号ＲＥＳＥＴＣＴＬ１＝Ｌレベルの場合にはＯＦＦ状態、スイッチ制御信号ＲＥＳＥＴＣＴＬ１＝Ｈレベルの場合にはＯＮ状態となる。アナログスイッチ１１７の代わりに、ＮＭＯＳトランジスタを使用しても良い。この場合には、インバータ１１６は不要である。
【００５０】
スイッチ回路７５は、インバータ１１８と、アナログスイッチ１１９とを有している。インバータ１１８は、スイッチ制御信号ＲＥＳＥＴＣＴＬ２を反転するものである。アナログスイッチ１１９は、スイッチ制御信号ＲＥＳＥＴＣＴＬ２とインバータ１１８の出力信号にＯＮ、ＯＦＦが制御されるものであり、入力端子をノードｎ１２に接続し、出力端子を接地している。このアナログスイッチ１１９は、スイッチ制御信号ＲＥＳＥＴＣＴＬ２＝Ｌレベルの場合にはＯＦＦ状態、スイッチ制御信号ＲＥＳＥＴＣＴＬ２＝Ｈレベルの場合にはＯＮ状態となる。アナログスイッチ１１９の代わりに、ＮＭＯＳトランジスタを使用しても良い。この場合には、インバータ１１８は不要である。
【００５１】
スイッチ回路７８は、インバータ１２０と、アナログスイッチ１２１とを有している。インバータ１２０は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３を反転するものである。アナログスイッチ１２１は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３とインバータ１２０の出力信号にＯＮ、ＯＦＦが制御されるものであり、入力端子をノードｎ１３に接続し、出力端子を接地している。このアナログスイッチ１２１は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３＝Ｌレベルの場合にはＯＦＦ状態、スイッチ制御信号ＲＥＳＥＴＣＴＬ３＝Ｈレベルの場合にはＯＮ状態となる。アナログスイッチ１２１の代わりに、ＮＭＯＳトランジスタを使用しても良い。この場合には、インバータ１２０は不要である。
【００５２】
図１０は本発明の第１実施形態の動作例を示す波形図である。（Ａ）は入力電圧ＶＩＮ、（Ｂ）は昇圧電圧ＶＯＵＴ、（Ｃ）は入力電圧低下検出回路４３が出力するリセット信号ＲＥＳＥＴＸ、（Ｄ）はインバータ３９が出力するクロックＣＬＫ１、（Ｅ）はスイッチ制御回路７１が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ１、（Ｆ）はインバータ４０が出力するクロックＣＬＫ２、（Ｇ）はスイッチ制御回路７４が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ２、（Ｈ）はインバータ４１が出力するクロックＣＬＫ３、（Ｉ）はスイッチ制御回路７７が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ３を示している。
【００５３】
本発明の第１実施形態においては、入力電圧低下検出回路４３は、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、リセット信号ＲＥＳＥＴＸの電位をアクティブレベル（Ｌレベル）にし、それ以外の場合には、リセット信号ＲＥＳＥＴＸの電位を入力電圧ＶＩＮと同一にする。
【００５４】
立ち下がりエッジ検出回路７０は、クロックＣＬＫ１の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ１を生成する。立ち下がりエッジ検出回路７３は、クロックＣＬＫ２の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ２を生成する。立ち下がりエッジ検出回路７６は、クロックＣＬＫ３の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ３を生成する。
【００５５】
スイッチ制御回路７１は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ１を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ１を出力する。スイッチ制御回路７４は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ２を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ２を出力する。スイッチ制御回路７７は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ３を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ３を出力する。
【００５６】
また、スイッチ回路７２は、スイッチ制御信号ＲＥＳＥＴＣＴＬ１がＨレベルのとき、アナログスイッチ１１７をＯＮ状態とし、ノードｎ１１を接地し、ノードｎ１１の電位を接地電位にリセットする。スイッチ回路７５は、スイッチ制御信号ＲＥＳＥＴＣＴＬ２がＨレベルのとき、アナログスイッチ１１９をＯＮ状態とし、ノードｎ１２を接地し、ノードｎ１２の電位を接地電位にリセットする。スイッチ回路７８は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３がＨレベルのとき、アナログスイッチ１２１をＯＮ状態とし、ノードｎ１３を接地し、ノードｎ１３の電位を接地電位にリセットする。
【００５７】
以上のように、本発明の第１実施形態においては、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２１がＯＦＦ状態とされる場合に、リセット回路４４は、ノードｎ１１の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２１を逆流しないようにする。
【００５８】
また、クロックＣＬＫ２がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２２がＯＦＦ状態とされる場合に、リセット回路４５は、ノードｎ１２の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２２がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２２を逆流しないようにする。
【００５９】
また、クロックＣＬＫ３がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２３がＯＦＦ状態とされる場合に、リセット回路４６は、ノードｎ１３の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２３がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２３を逆流しないようにする。
【００６０】
したがって、本発明の第１実施形態によれば、１段目、２段目及び３段目の電荷転送素子をＮＭＯＳトランジスタ２１、２２、２３で構成する場合に、入力電圧ＶＩＮが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【００６１】
（第２実施形態）
図１１は本発明の第２実施形態を示す回路図である。本発明の第２実施形態では、２段目、３段目の電荷転送素子は、ＰＭＯＳトランジスタ１２４、１２５で構成されている。ドライバ回路として、図１に示すドライバ回路３６−１と回路構成の異なるドライバ回路３６−２が設けられている。ドライバ回路３６−２は、インバータ４１にインバータ４２を縦列接続し、その他については、図１に示すドライバ回路３６−１と同様に構成したものである。インバータ４２からはクロックＣＬＫ３を反転したクロックＣＬＫ４が出力される。キャパシタ２７の第２の電極はインバータ４１の出力端子に接続されている。キャパシタ２９の第２の電極はインバータ４２の出力端子に接続されている。
【００６２】
ＮＭＯＳトランジスタ３２は、ＰＭＯＳトランジスタ１２４のドレインとノードｎ１２との間にダイオード接続されている。ＮＭＯＳトランジスタ３３は、ＰＭＯＳトランジスタ１２５のドレインとノードｎ１３との間にダイオード接続されている。本発明の第１実施形態が設けるリセット回路４５、４６と構成の異なるリセット回路１２６、１２７が設けられている。その他については、本発明の第１実施形態と同様に構成されている。
【００６３】
図１２はリセット回路１２６、１２７の構成を示す回路図である。リセット回路１２６は、リセット回路４５が設ける立ち下がりエッジ検出回路７３及びスイッチ回路７５の代わりに、立ち上がりエッジ検出回路１２８及びスイッチ回路１２９を設け、その他については、リセット回路４５と同様に構成したものである。リセット回路１２７は、リセット回路４６が設ける立ち下がりエッジ検出回路７６及びスイッチ回路７８の代わりに、立ち上がりエッジ検出回路１３０及びスイッチ回路１３１を設け、その他については、リセット回路４６と同様に構成したものである。
【００６４】
立ち上がりエッジ検出回路１２８は、クロックＣＬＫ３の立ち上がりエッジを検出し、立ち上がりエッジ検出信号ＳＰＣＬＫ３Ｂを生成するものである。本発明の第２実施形態では、スイッチ制御回路７４は、立ち下がりエッジ検出信号ＳＰＣＬＫ２の代わりに、立ち上がりエッジ検出信号ＳＰＣＬＫ３Ｂを入力すると共に、リセット信号ＲＥＳＥＴＸを入力し、クロックＣＬＫ３の立ち上がり毎にアクティブレベルになるスイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂを生成する。スイッチ回路１２９は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂに制御されてノードｎ１２の電位を入力電圧ＶＩＮの電位にリセットするものである。
【００６５】
立ち上がりエッジ検出回路１３０は、クロックＣＬＫ４の立ち上がりエッジを検出し、立ち上がりエッジ検出信号ＳＰＣＬＫ４Ｂを生成するものである。本発明の第２実施形態では、スイッチ制御回路７７は、立ち下がりエッジ検出信号ＳＰＣＬＫ３の代わりに、立ち上がりエッジ検出信号ＳＰＣＬＫ４Ｂを入力すると共に、リセット信号ＲＥＳＥＴＸを入力し、クロックＣＬＫ４の立ち上がり毎にアクティブレベルになるスイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂを生成する。スイッチ回路１３１は、スイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂに制御されてノードｎ１３の電位を入力電圧ＶＩＮの電位にリセットするものである。
【００６６】
図１３は立ち上がりエッジ検出回路１２８、１３０の構成を示す回路図である。立ち上がりエッジ検出回路１２８は、図６及び図７に示す立ち下がりエッジ検出回路７３が設けるインバータ９４を設けず、クロックＣＬＫ３をＮＡＮＤ回路９５に与えるようにし、その他については、図６及び図７に示す立ち下がりエッジ検出回路７３と同様に構成したものである。立ち上がりエッジ検出回路１３０は、図６及び図７に示す立ち下がりエッジ検出回路７６が設けるインバータ１０２を設けず、クロックＣＬＫ４をＮＡＮＤ回路１０３に与えるようにし、その他については、図６及び図７に示す立ち下がりエッジ検出回路７６と同様に構成したものである。
【００６７】
図１４は立ち上がりエッジ検出回路１２８、１３０の動作を示す波形図である。（Ａ１）はインバータ４１が出力するクロックＣＬＫ３、（Ａ２）はインバータ９２の出力信号ＤＣＬＫ３、（Ａ３）は排他的ＯＲ回路９３の出力信号ＰＣＬＫ３、（Ａ４）はインバータ９６が出力する立ち上がりエッジ信号ＳＰＣＬＫ３Ｂ、（Ｂ１）はインバータ４２が出力するクロックＣＬＫ４、（Ｂ２）はインバータ１００の出力信号ＤＣＬＫ４、（Ｂ３）は排他的ＯＲ回路１０１の出力信号ＰＣＬＫ４、（Ｂ４）はインバータ１０４が出力する立ち上がりエッジ検出信号ＳＰＣＬＫ４Ｂを示している。
【００６８】
図１５はスイッチ回路１２９、１３１の構成を示す回路図である。スイッチ回路１２９は、インバータ１３４と、アナログスイッチ１３５とを有している。インバータ１３４は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂを反転するものである。アナログスイッチ１３５は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂとインバータ１３４の出力信号にＯＮ、ＯＦＦが制御されるものであり、入力端子をノードｎ１２に接続し、出力端子を電圧入力端子２０に接続している。このアナログスイッチ１３５は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂ＝Ｌレベルの場合にはＯＦＦ状態、スイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂ＝Ｈレベルの場合にはＯＮ状態となる。アナログスイッチ１３５の代わりに、ＰＭＯＳトランジスタを使用しても良い。この場合には、インバータ１３４は不要である。
【００６９】
スイッチ回路１３１は、インバータ１３６と、アナログスイッチ１３７とを有している。インバータ１３６は、スイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂを反転するものである。アナログスイッチ１３７は、スイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂとインバータ１３６の出力信号にＯＮ、ＯＦＦが制御されるものであり、入力端子をノードｎ１３に接続し、出力端子を電圧入力端子２０に接続している。このアナログスイッチ１３７は、スイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂ＝Ｌレベルの場合にはＯＦＦ状態、スイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂ＝Ｈレベルの場合にはＯＮ状態となる。アナログスイッチ１３７の代わりに、ＰＭＯＳトランジスタを使用しても良い。この場合には、インバータ１３６は不要である。
【００７０】
図１６は本発明の第２実施形態の動作例を示す波形図である。（Ａ）は入力電圧ＶＩＮ、（Ｂ）は昇圧電圧ＶＯＵＴ、（Ｃ）は入力電圧低下検出回路４３が出力するリセット信号ＲＥＳＥＴＸ、（Ｄ）はインバータ３９が出力するクロックＣＬＫ１、（Ｅ）はスイッチ制御回路７１が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ１、（Ｆ）はインバータ４１が出力するクロックＣＬＫ３、（Ｇ）はスイッチ制御回路７４が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂ、（Ｈ）はインバータ４２が出力するクロックＣＬＫ４、（Ｉ）はスイッチ制御回路７７が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂを示している。
【００７１】
本発明の第２実施形態においては、入力電圧低下検出回路４３は、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、リセット信号ＲＥＳＥＴＸの電位をアクティブレベル（Ｌレベル）にし、それ以外の場合には、リセット信号ＲＥＳＥＴＸの電位を入力電圧ＶＩＮと同一にする。
【００７２】
立ち下がりエッジ検出回路７０は、クロックＣＬＫ１の立ち下がりエッジを検出し、立ち下がりエッジ検出信号ＳＰＣＬＫ１を生成する。立ち上がりエッジ検出回路１２８は、クロックＣＬＫ３の立ち上がりエッジを検出し、立ち上がりエッジ検出信号ＳＰＣＬＫ３Ｂを生成する。立ち上がりエッジ検出回路１３０は、クロックＣＬＫ４の立ち上がりエッジを検出し、立ち上がりエッジ検出信号ＳＰＣＬＫ４Ｂを生成する。
【００７３】
スイッチ制御回路７１は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち下がりエッジ検出信号ＳＰＣＬＫ１を通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ１を出力する。スイッチ制御回路７４は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち上がりエッジ検出信号ＳＰＣＬＫ３Ｂを通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂを出力する。スイッチ制御回路７７は、リセット信号ＲＥＳＥＴＸがＬレベルの期間だけ、立ち上がりエッジ検出信号ＳＰＣＬＫ４Ｂを通過させてなるスイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂを出力する。
【００７４】
また、スイッチ回路７２は、スイッチ制御信号ＲＥＳＥＴＣＴＬ１がＨレベルのとき、アナログスイッチ１１７をＯＮ状態とし、ノードｎ１１を接地し、ノードｎ１１の電位を接地電位にリセットする。スイッチ回路１２９は、スイッチ制御信号ＲＥＳＥＴＣＴＬ３ＢがＨレベルのとき、アナログスイッチ１３５をＯＮ状態とし、ノードｎ１２を電圧入力端子２０に接続し、ノードｎ１２の電位を入力電圧ＶＩＮの電位にリセットする。スイッチ回路１３１は、スイッチ制御信号ＲＥＳＥＴＣＴＬ４ＢがＨレベルのとき、アナログスイッチ１３７をＯＮ状態とし、ノードｎ１３を電圧入力端子２０に接続し、ノードｎ１３の電位を入力電圧ＶＩＮの電位にリセットする。
【００７５】
以上のように、本発明の第２実施形態においては、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２１がＯＦＦ状態とされる場合に、リセット回路４４は、ノードｎ１１の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２１を逆流しないようにする。
【００７６】
また、クロックＣＬＫ３がＬレベルからＨレベルに変化してＰＭＯＳトランジスタ１２４がＯＦＦ状態とされる場合に、リセット回路１２６は、ノードｎ１２の電位を入力電圧ＶＩＮにリセットし、入力電圧ＶＩＮが一定値以下に低下することによりオーバブーストされたノードｎ１２の電位を引き下げ、次に、クロックＣＬＫ３がＨレベルからＬレベルに変化したときに、ＰＭＯＳトランジスタ１２４がＯＮ状態になるようにし、電荷がノードｎ０１側からノードｎ０２側に転送されるようにする。
【００７７】
また、クロックＣＬＫ４がＬレベルからＨレベルに変化してＰＭＯＳトランジスタ１２５がＯＦＦ状態とされる場合に、リセット回路１２７は、ノードｎ１３の電位を入力電圧ＶＩＮにリセットし、入力電圧ＶＩＮが一定値以下に低下することによりオーバブーストされたノードｎ１３の電位を引き下げ、次に、クロックＣＬＫ４がＨレベルからＬレベルに変化したときに、ＰＭＯＳトランジスタ１２５がＯＮ状態となるようにし、電荷がノードｎ０２側から昇圧電圧出力端子２４側に転送されるようにする。
【００７８】
したがって、本発明の第２実施形態によれば、１段目の電荷転送素子をＮＭＯＳトランジスタ２１で構成し、２段目、３段目の電荷転送素子をＰＭＯＳトランジスタ１２４、１２５で構成する場合に、入力電圧ＶＩＮが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【００７９】
（第３実施形態）
図１７は本発明の第３実施形態を示す回路図である。本発明の第３実施形態では、第２のドライバ回路１４０と、電源回路１４１とが設けられている。第２のドライバ回路１４０は、キャパシタ２７を駆動するものであり、１４２は第１の電源電圧入力端子、１４３は第２の電源電圧入力端子、１４４はクロック入力端子、１４５はクロック出力端子である。電源回路１４１は、第２のドライバ回路１４０用のものであり、１４６は電源電圧出力端子である。
【００８０】
第２のドライバ回路１４０は、第１の電源電圧入力端子１４２を電源回路１４１の電源電圧出力端子１４６に接続し、第２の電源電圧入力端子１４３を電圧入力端子２０に接続し、クロック入力端子１４４をインバータ４０の出力端子に接続し、クロック出力端子１４５をキャパシタ２７の第２の電極に接続している。この第２のドライバ回路１４０は、最大値を昇圧電圧ＶＯＵＴと同一電圧、最小値を接地電圧とし、位相をクロックＣＬＫ２と逆相とするクロックＣＬＫ３Ｂを生成するものである。その他については、本発明の第２実施形態と同様に構成されている。
【００８１】
図１８は電源回路１４１の構成を示す回路図である。電源回路１４１は、ＰＭＯＳトランジスタ１４９、１５０を有している。ＰＭＯＳトランジスタ１４９は、ソースを電圧入力端子２０に接続し、ゲート及びバックゲートを昇圧電圧出力端子２４に接続し、ドレインを電源電圧出力端子１４６に接続している。ＰＭＯＳトランジスタ１５０は、ソース及びバックゲートを昇圧電圧出力端子２４に接続し、ゲートをドレインに接続し、ドレインを電源電圧出力端子１４６に接続している。
【００８２】
このように構成された電源回路１４１においては、本発明の第３実施形態に入力電圧ＶＩＮが投入されると、電圧入力端子２０の電位は上昇するが、入力電圧ＶＩＮが投入された時点では、昇圧電圧ＶＯＵＴは立ち上がっていないので、ＰＭＯＳトランジスタ１４９、１５０のバックゲートは、ほぼ接地電位になっている。
【００８３】
この結果、ＰＭＯＳトランジスタ１４９のソース（Ｐ形領域）が接続しているＮウェルとの間のＰＮジャンクションが順方向となり、入力電圧ＶＩＮがＰＮジャンクションのビルトイン電圧（約０.７Ｖ）を超えると、このＰＮジャンクションを経由して、電圧入力端子２０から昇圧電圧出力端子２４に電流が流れ込む。
【００８４】
その後、電圧入力端子２０と昇圧電圧出力端子２４との差電位がＰＮジャンクションのビルトイン電圧まで縮むと、電圧入力端子２０から昇圧電圧出力端子２４への電流の流れ込みが停止する。なお、クロックＣＬＫが入力され、ポンピングが開始されると、入力電圧ＶＩＮ＜昇圧電圧ＶＯＵＴとなり、ＰＭＯＳトランジスタ１４９はカットオフし、昇圧電圧出力端子２４から電圧入力端子２０に電流が逆流することはない。
【００８５】
また、本例では、ＰＭＯＳトランジスタ１５０をダイオード接続し、電源電圧出力端子１４６に出力電圧として、「ＶＯＵＴ−｜Vthp150（ＰＭＯＳトランジスタ１５０のしきい値）｜」を得るようにしている。これは、第２のドライバ回路１４０に供給する電源電圧として昇圧電圧ＶＯＵＴまでの高電位が必要ないからである。したがって、昇圧動作を実現するだけであれば、ＰＭＯＳトランジスタ１５０は無くても良く、昇圧電圧出力端子２４を直接、電源電圧出力端子１４６に接続しても良い。
【００８６】
このように、本発明の第３実施形態では、第２のドライバ回路１４０用の電源回路１４１を設けているが、この電源回路１４０は、入力電圧ＶＩＮを投入すると、クロックＣＬＫの入力前に、即ち、キャパシタ２５〜２９を駆動してポンピング動作が開始される前に、予め、昇圧電圧ＶＯＵＴを入力電圧ＶＩＮよりは低いが、ある程度まで立ち上がらせることができる構成とされている。
【００８７】
図１９は第２のドライバ回路１４０の構成を示す回路図である。図１９中、１５４はレベルシフタ、１５５はインバータからなる反転バッファである。また、レベルシフタ１５４において、１５６はインバータであり、１５７は入力端子、１５８はＰＭＯＳトランジスタ、１５９はＮＭＯＳトランジスタ、１６０は出力端子である。
【００８８】
インバータ１５６は、入力端子１５７をクロック入力端子１４４に接続している。ＰＭＯＳトランジスタ１５８は、ソース及びバックゲートを第２の電源電圧入力端子１４３に接続し、ゲートをインバータ１５６の入力端子１５７に接続し、ドレインをインバータ１５６の出力端子１６０に接続している。ＮＭＯＳトランジスタ１５９は、ソース及びバックゲートを接地し、ゲートをインバータ１５６の入力端子１５７に接続し、ドレインをインバータ１５６の出力端子１６０に接続している。
【００８９】
１６１は差動アンプであり、１６２、１６３はＰＭＯＳトランジスタ、１６４、１６５はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１６２は、ソース及びバックゲートを第１の電源電圧入力端子１４２に接続し、ゲートをＰＭＯＳトランジスタ１６３のドレインに接続し、ドレインをＮＭＯＳトランジスタ１６４のドレインに接続している。ＰＭＯＳトランジスタ１６３は、ソース及びバックゲートを第１の電源電圧入力端子１４２に接続し、ゲートをＰＭＯＳトランジスタ１６２のドレインに接続し、ドレインを差動アンプ１６１の出力端子１６６に接続している。
【００９０】
ＮＭＯＳトランジスタ１６４は、ゲートを差動アンプ１６１の第２の入力端子としてインバータ１５６の出力端子１６０に接続し、ソース及びバックゲートを接地している。ＮＭＯＳトランジスタ１６５は、ドレインを差動アンプ１６１の出力端子１６６に接続し、ゲートを差動アンプ１６１の第１の入力端子としてクロック入力端子１４４に接続し、ソース及びバックゲートを接地している。
【００９１】
１６７はインバータであり、１６８は入力端子、１６９はＰＭＯＳトランジスタ、１７０はＮＭＯＳトランジスタ、１７１は出力端子である。インバータ１６７は、入力端子１６８を差動アンプ１６１の出力端子１６６に接続している。ＰＭＯＳトランジスタ１６９は、ソース及びバックゲートを第１の電源電圧入力端子１４２に接続し、ゲートをインバータ１６７の入力端子１６８に接続し、ドレインをインバータ１６７の出力端子１７１に接続している。ＮＭＯＳトランジスタ１７０は、ソース及びバックゲートを接地し、ゲートをインバータ１６７の入力端子１６８に接続し、ドレインをインバータ１６７の出力端子１７１に接続している。
【００９２】
反転バッファ１５５において、１７２は入力端子、１７３はＰＭＯＳトランジスタ、１７４はＮＭＯＳトランジスタ、１７５は出力端子である。反転バッファ１５５は、入力端子１７２をインバータ１６７の出力端子１７１に接続し、出力端子１７５をクロック出力端子１４５に接続している。
【００９３】
ＰＭＯＳトランジスタ１７３は、ソース及びバックゲートを第１の電源電圧入力端子１４２に接続し、ゲートを反転バッファ１５５の入力端子１７２に接続し、ドレインを反転バッファ１５５の出力端子１７５に接続している。ＮＭＯＳトランジスタ１７４は、ソース及びバックゲートを接地し、ゲートを反転バッファ１５５の入力端子１７２に接続し、ドレインを反転バッファ１５５の出力端子１７５に接続している。
【００９４】
本発明の第３実施形態においては、第２のドライバ回路１４０用の電源回路１４１を設け、その出力電圧（ＶＯＵＴ−｜Vthp150｜）を第２のドライバ回路１４０に供給するようにしているので、第２のドライバ回路１４０として、通常のレベルシフタを使用することができる。
【００９５】
また、本発明の第３実施形態においては、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２１がＯＦＦ状態とされる場合に、リセット回路４４は、ノードｎ１１の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２１を逆流しないようにする。
【００９６】
また、クロックＣＬＫ３ＢがＬレベルからＨレベルに変化してＰＭＯＳトランジスタ１２４がＯＦＦ状態とされる場合に、リセット回路１２６は、ノードｎ１２の電位を入力電圧ＶＩＮにリセットし、入力電圧ＶＩＮが一定値以下に低下することによりオーバブーストされたノードｎ１２の電位を引き下げ、次に、クロックＣＬＫ３ＢがＨレベルからＬレベルに変化したときに、ＰＭＯＳトランジスタ１２４がＯＮ状態になるようにし、電荷がノードｎ０１側からノードｎ０２側に転送されるようにする。
【００９７】
また、クロックＣＬＫ４がＬレベルからＨレベルに変化してＰＭＯＳトランジスタ１２５がＯＦＦ状態とされる場合に、リセット回路１２７は、ノードｎ１３の電位を入力電圧ＶＩＮにリセットし、入力電圧ＶＩＮが一定値以下に低下することによりオーバブーストされたノードｎ１３の電位を引き下げ、次に、クロックＣＬＫ４がＨレベルからＬレベルに変化したときに、ＰＭＯＳトランジスタ１２５がＯＮ状態となるようにし、電荷がノードｎ０２側から昇圧電圧出力端子２４側に転送されるようにする。
【００９８】
したがって、本発明の第３実施形態によれば、１段目の電荷転送素子をＮＭＯＳトランジスタ２１で構成し、２段目、３段目の電荷転送素子をＰＭＯＳトランジスタ１２４、１２５で構成する場合に、入力電圧ＶＩＮが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【００９９】
（第４実施形態）
図２０は本発明の第４実施形態の要部を示す回路図である。本発明の第４実施形態では、本発明の第１実施形態が設ける立ち下がりエッジ検出回路７３、スイッチ制御回路７４、立ち下がりエッジ検出回路７６及びスイッチ制御回路７７が設けられておらず、この代わりに、遅延回路１７７、１７８が設けられている。
【０１００】
本発明の第４実施形態では、スイッチ制御信号ＲＥＳＥＴＣＴＬ１が遅延回路１７７に与えられ、この遅延回路１７７の出力信号がスイッチ制御信号ＲＥＳＥＴＣＴＬ２として、スイッチ回路７５に与えられる。また、スイッチ制御信号ＲＥＳＥＴＣＴＬ１が遅延回路１７８に与えられ、この遅延回路１７８の出力信号がスイッチ制御信号ＲＥＳＥＴＣＴＬ３として、スイッチ回路７８に与えられる。
【０１０１】
遅延回路１７７の遅延時間は、本発明の第１実施形態の場合と同一タイミングのスイッチ制御信号ＲＥＳＥＴＣＴＬ２が得られる時間とされる。遅延回路１７８の遅延時間は、本発明の第１実施形態の場合と同一タイミングのスイッチ制御信号ＲＥＳＥＴＣＴＬ３が得られる時間とされる。
【０１０２】
本発明の第４実施形態では、立ち下がりエッジ検出回路７０と、スイッチ制御回路７１と、遅延回路１７７と、スイッチ回路７５とで、ノードｎ１２用のリセット回路が構成されている。また、立ち下がりエッジ検出回路７０と、スイッチ制御回路７１と、遅延回路１７８と、スイッチ回路７８とで、ノードｎ１３用のリセット回路が構成されている。
【０１０３】
本発明の第４実施形態においても、本発明の第１実施形態と同様に、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２１がＯＦＦ状態とされる場合に、リセット回路４４は、ノードｎ１１の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２１を逆流しないようにする。
【０１０４】
また、クロックＣＬＫ２がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２２がＯＦＦ状態とされる場合に、スイッチ回路７５は、ノードｎ１２の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２２がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２２を逆流しないようにする。
【０１０５】
また、クロックＣＬＫ３がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２３がＯＦＦ状態とされる場合に、スイッチ回路７８は、ノードｎ１３の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２３がＯＮ状態になることを防ぎ、ＮＭＯＳトランジスタ２３を電荷が逆流しないようにする。
【０１０６】
したがって、本発明の第４実施形態によれば、１段目、２段目及び３段目の電荷転送素子をＮＭＯＳトランジスタ２１、２２、２３で構成する場合に、入力電圧ＶＩＮが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【０１０７】
（第５実施形態）
図２１は本発明の第５実施形態の要部を示す回路図である。本発明の第５実施形態では、本発明の第１実施形態が設ける立ち下がりエッジ検出回路７３、スイッチ制御回路７４、立ち下がりエッジ検出回路７６及びスイッチ制御回路７７が設けられておらず、この代わりに、遅延回路１７９、１８０が設けられている。
【０１０８】
本発明の第５実施形態では、スイッチ制御信号ＲＥＳＥＴＣＴＬ１が遅延回路１７９に与えられ、この遅延回路１７９の出力信号がスイッチ制御信号ＲＥＳＥＴＣＴＬ２として、スイッチ回路７５に与えられる。また、遅延回路１７９が出力するスイッチ制御信号ＲＥＳＥＴＣＴＬ２が遅延回路１８０に与えられ、この遅延回路１８０の出力信号がスイッチ制御信号ＲＥＳＥＴＣＴＬ３として、スイッチ回路７８に与えられる。
【０１０９】
遅延回路１７９の遅延時間は、本発明の第１実施形態の場合と同一タイミングのスイッチ制御信号ＲＥＳＥＴＣＴＬ２が得られる時間とされる。遅延回路１８０の遅延時間は、本発明の第１実施形態の場合と同一タイミングのスイッチ制御信号ＲＥＳＥＴＣＴＬ２が得られる時間とされる。
【０１１０】
本発明の第５実施形態では、立ち下がりエッジ検出回路７０と、スイッチ制御回路７１と、遅延回路１７９と、スイッチ回路７５とで、ノードｎ１２用のリセット回路が構成されている。また、立ち下がりエッジ検出回路７０と、スイッチ制御回路７１と、遅延回路１７９、１８０と、スイッチ回路７８とで、ノードｎ１３用のリセット回路が構成されている。
【０１１１】
本発明の第５実施形態においても、本発明の第１実施形態と同様に、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２１がＯＦＦ状態とされる場合に、リセット回路４４は、ノードｎ１１の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２１を逆流しないようにする。
【０１１２】
また、クロックＣＬＫ２がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２２がＯＦＦ状態とされる場合に、スイッチ回路７５は、ノードｎ１２の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２２がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２２を逆流しないようにする。
【０１１３】
また、クロックＣＬＫ３がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２３がＯＦＦ状態とされる場合に、スイッチ回路７８は、ノードｎ１３の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２３がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２３を逆流しないようにする。
【０１１４】
したがって、本発明の第５実施形態によれば、１段目、２段目及び３段目の電荷転送素子をＮＭＯＳトランジスタ２１、２２、２３で構成する場合に、入力電圧ＶＩＮが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【０１１５】
（第６実施形態）
図２２は本発明の第６実施形態の要部を示す回路図である。本発明の第６実施形態では、本発明の第２実施形態が設ける立ち上がりエッジ検出回路１３０及びスイッチ制御回路７７が設けられておらず、この代わりに、遅延回路１８１が設けられている。
【０１１６】
本発明の第６実施形態では、スイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂが遅延回路１８１に与えられ、この遅延回路１８１の出力信号がスイッチ制御信号ＲＥＳＥＴＣＴＬ４Ｂとしてスイッチ回路１３１に与えられる。遅延回路１８１の遅延時間は、本発明の第２実施形態の場合と同一タイミングのスイッチ制御信号ＲＥＳＥＴＣＴＬ３Ｂが得られる時間とされる。また、立ち上がりエッジ検出回路１２８と、スイッチ制御回路７４と、遅延回路１８１と、スイッチ回路１３１とで、ノードｎ１３用のリセット回路が構成されている。
【０１１７】
本発明の第６実施形態においても、本発明の第２実施形態と同様に、入力電圧ＶＩＮが一定値以下に低下すると、入力電圧ＶＩＮが一定値以下に低下している期間、クロックＣＬＫ１がＨレベルからＬレベルに変化してＮＭＯＳトランジスタ２１がＯＦＦ状態とされる場合に、リセット回路４４は、ノードｎ１１の電位を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮ状態になることを防ぎ、電圧入力端子２０側から昇圧電圧出力端子２４側に転送すべき電荷がＮＭＯＳトランジスタ２１を逆流しないようにする。
【０１１８】
また、クロックＣＬＫ３がＬレベルからＨレベルに変化してＰＭＯＳトランジスタ１２４がＯＦＦ状態とされる場合に、リセット回路１２６は、ノードｎ１２の電位を入力電圧ＶＩＮにリセットし、入力電圧ＶＩＮが一定値以下に低下することによりオーバブーストされたノードｎ１２の電位を引き下げ、次に、クロックＣＬＫ３がＨレベルからＬレベルに変化したときに、ＰＭＯＳトランジスタ１２４がＯＮ状態になるようにし、電荷がノードｎ０１側からノードｎ０２側に転送されるようにする。
【０１１９】
また、クロックＣＬＫ４がＬレベルからＨレベルに変化してＰＭＯＳトランジスタ１２５がＯＦＦ状態とされる場合に、スイッチ回路１３１は、ノードｎ１３の電位を入力電圧ＶＩＮにリセットし、入力電圧ＶＩＮが一定値以下に低下することによりオーバブーストされたノードｎ１３の電位を引き下げ、次に、クロックＣＬＫ４がＨレベルからＬレベルに変化したときに、ＰＭＯＳトランジスタ１２５がＯＮ状態となるようにし、電荷がノードｎ０２側から昇圧電圧出力端子２４側に転送されるようにする。
【０１２０】
したがって、本発明の第６実施形態によれば、１段目の電荷転送素子をＮＭＯＳトランジスタ２１で構成し、２段目、３段目の電荷転送素子をＰＭＯＳトランジスタ１２４、１２５で構成する場合に、入力電圧ＶＩＮが一定値以下に低下した場合であっても、昇圧能力が低下せず、安定した昇圧効率を維持することができる。
【０１２１】
なお、本発明の第３実施形態においても、本発明の第３実施形態が設ける立ち上がりエッジ検出回路１３０及びスイッチ制御回路７７を設けず、この代わりに、本発明の第６実施形態と同様に、遅延回路１８１を設けるようにしても良い。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える入力電圧低下検出回路の第１構成例を示す回路図である。
【図３】本発明の第１実施形態が備える入力電圧低下検出回路の第１構成例の動作を示す波形図である。
【図４】本発明の第１実施形態が備える入力電圧低下検出回路の第２構成例を示す回路図である。
【図５】本発明の第１実施形態が備える入力電圧低下検出回路の第３構成例を示す回路図である。
【図６】本発明の第１実施形態が備えるリセット回路の構成を示す回路図である。
【図７】本発明の第１実施形態が備えるリセット回路内の立ち下がりエッジ検出回路の構成を示す回路図である。
【図８】本発明の第１実施形態が備えるリセット回路内の立ち下がりエッジ検出回路の動作を示す波形図である。
【図９】本発明の第１実施形態が備えるリセット回路内のスイッチ制御回路及びスイッチ回路の構成を示す回路図である。
【図１０】本発明の第１実施形態の動作例を示す波形図である。
【図１１】本発明の第２実施形態を示す回路図である。
【図１２】本発明の第２実施形態が備えるリセット回路の構成を示す回路図である。
【図１３】本発明の第２実施形態が備える立ち上がりエッジ検出回路の構成を示す回路図である。
【図１４】本発明の第２実施形態が備える立ち上がりエッジ検出回路の動作を示す波形図である。
【図１５】本発明の第２実施形態が備える２段目、３段目のＰＭＯＳトランジスタに対応して設けられているスイッチ回路の構成を示す回路図である。
【図１６】本発明の第２実施形態の動作例を示す波形図である。
【図１７】本発明の第３実施形態を示す回路図である。
【図１８】本発明の第３実施形態が備える電源回路の構成を示す回路図である。
【図１９】本発明の第３実施形態が備える第２のドライバ回路の構成を示す回路図である。
【図２０】本発明の第４実施形態の要部を示す回路図である。
【図２１】本発明の第５実施形態の要部を示す回路図である。
【図２２】本発明の第６実施形態の要部を示す回路図である。
【図２３】電荷転送素子をなすＭＯＳトランジスタのドレイン・ゲート間にＮＭＯＳトランジスタをダイオード接続したチャージポンプ回路の一例を示す回路図である。
【符号の説明】
【０１２３】
１…電圧入力端子
２〜４…ＮＭＯＳトランジスタ
５…昇圧電圧出力端子
６〜１１…キャパシタ
１２〜１４…ＮＭＯＳトランジスタ
２０…電圧入力端子
２１〜２３…ＮＭＯＳトランジスタ
２４…昇圧電圧出力端子
２５〜３０…キャパシタ
３１〜３３…ＮＭＯＳトランジスタ
３４…クロック入力端子
３５…昇圧ストップ信号入力端子
３６−１、３６−２…ドライバ回路
３７…ＮＯＲ回路
３８〜４２…インバータ
４３…入力電圧低下検出回路
４４〜４６…リセット回路
４９…入力電圧低下検出部
５０…レベルコンバータ
５１…ＰＭＯＳトランジスタ
５２、５３…ＮＭＯＳトランジスタ
５４…キャパシタ
５６…ＰＭＯＳトランジスタ
５７…ＮＭＯＳトランジスタ
５８…ＰＭＯＳトランジスタ
５９…ＮＭＯＳトランジスタ
６３…入力電圧低下検出部
６４…ＰＭＯＳトランジスタ
６７…入力電圧低下検出部
７０…立ち下がりエッジ検出回路
７１…スイッチ制御回路
７２…スイッチ回路
７３…立ち下がりエッジ検出回路
７４…スイッチ制御回路
７５…スイッチ回路
７６…立ち下がりエッジ検出回路
７７…スイッチ制御回路
７８…スイッチ回路
８１〜８４…インバータ
８５…排他的ＯＲ回路
８６…インバータ
８７…ＮＡＮＤ回路
８８…インバータ
８９〜９２…インバータ
９３…排他的ＯＲ回路
９４…インバータ
９５…ＮＡＮＤ回路
９６…インバータ
９７〜１００…インバータ
１０１…排他的ＯＲ回路
１０２…インバータ
１０３…ＮＡＮＤ回路
１０４、１０７…インバータ
１０８…ＮＡＮＤ回路
１０９、１１０…インバータ
１１１…ＮＡＮＤ回路
１１２、１１３…インバータ
１１４…ＮＡＮＤ回路
１１５、１１６…インバータ
１１７…アナログスイッチ
１１８…インバータ
１１９…アナログスイッチ
１２０…インバータ
１２１…アナログスイッチ
１２４、１２５…ＰＭＯＳトランジスタ
１２６、１２７…リセット回路
１２８…立ち上がりエッジ検出回路
１２９…スイッチ回路
１３０…立ち上がりエッジ検出回路
１３１…スイッチ回路
１３４…インバータ
１３５…アナログスイッチ
１３６…インバータ
１３７…アナログスイッチ
１４０…第２のドライバ回路
１４１…電源回路
１４２…第１の電源電圧入力端子
１４３…第２の電源電圧入力端子
１４４…クロック入力端子
１４５…クロック出力端子
１４６…電源電圧出力端子
１４９、１５０…ＰＭＯＳトランジスタ
１５４…レベルシフタ
１５５…反転バッファ
１５６…インバータ
１５８…ＰＭＯＳトランジスタ
１５９…ＮＭＯＳトランジスタ
１６１…差動アンプ
１６２、１６３…ＰＭＯＳトランジスタ
１６４、１６５…ＮＭＯＳトランジスタ
１６７…インバータ
１６９…ＰＭＯＳトランジスタ
１７０…ＮＭＯＳトランジスタ
１７３…ＰＭＯＳトランジスタ
１７４…ＮＭＯＳトランジスタ
１７７〜１８１…遅延回路
【図１】
2010110032.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010110032.tif 000009
【図８】
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【図９】
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【図１０】
2010110032.tif 000012
【図１１】
2010110032.tif 000013
【図１２】
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【図１３】
2010110032.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2010110032.tif 000019
【図１８】
2010110032.tif 000020
【図１９】
2010110032.tif 000021
【図２０】
2010110032.tif 000022
【図２１】
2010110032.tif 000023
【図２２】
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【図２３】
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