(57)【要約】【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。【選択図】図１
2010093012.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳトランジスタを含む半導体装置であって、
半導体基体と、
前記半導体基体上に形成され、構成材料としてＳｉＣを含む第１の半導体層とを備え、前記第１の半導体層の少なくとも上層部は所定方向に延在した一方向延在形状を呈し、
前記第１の半導体層の前記上層部上に形成され、構成材料としてＳｉを含む第２の半導体層とを備え、前記第２の半導体層は上面及び側面を有し、前記所定方向に延在した一方向延在形状を呈し、
前記第２の半導体層の少なくとも側面上に形成されるゲート絶縁膜と、
前記第２の半導体層の側面上に前記ゲート絶縁膜を介して形成されるゲート電極とを備え、
前記第２の半導体層は、前記ゲート絶縁膜下の前記第２の半導体層の表面であるチャネル領域を挟んで形成されるＰ型のソース・ドレイン領域を含み、
前記ＰＭＯＳトランジスタは、前記ゲート絶縁膜、前記ゲート電極、前記チャネル領域及び前記ソース・ドレイン領域を含む、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１の半導体層は全体が前記所定方向に沿った一方向延在形状で形成される、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記第２の半導体層は、
構成材料をＳｉとした第２の下部半導体層と、
前記第２の下部半導体層上に形成され、構成材料をＳｉＣとした第２の上部半導体層とを含む、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記ゲート絶縁膜は、
前記第２の半導体層の側面上のみに形成されるゲート絶縁膜を含む、
半導体装置。
【請求項５】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記ゲート絶縁膜は、
前記第２の半導体層の上面上及び側面上に形成されるゲート絶縁膜を含み、
前記ゲート電極は前記第２の半導体層の上面上に前記ゲート絶縁膜を介してさらに形成される、
半導体装置。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記ソース・ドレイン領域に隣接するように少なくとも前記第２の半導体層の側面に形成され、構成材料としてＳｉＧｅを含む第３の半導体層をさらに備える、
半導体装置。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
前記半導体基体はバルク基板を含む、
半導体装置。
【請求項８】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体装置であって、
前記半導体基体は最上層部であるシリコン層であるＳＯＩ基板を含む、
半導体装置。
【請求項９】
フィン型構造のＰＭＯＳトランジスタを含む半導体装置の製造方法であって、
(a) Ｓｉを構成材料として含む半導体基体を準備するステップと、
(b) エピタキシャル成長法を用いて前記半導体基板部上に構成材料としてＳｉＣを含む第１の半導体層を形成するステップと、
(c) エピタキシャル成長法を用いて前記第１の半導体層上に構成材料としてＳｉを含む第２の半導体層を形成するステップと、
(d) 前記第１及び第２の半導体層をパターニングして、少なくとも前記第１の半導体層の上層部及び前記第２の半導体層全体を、上面及び側面を有し所定方向に延在した一方向延在形状にするステップと、
(e) 前記第２の半導体層の少なくとも側面上にゲート絶縁膜を形成するステップと、
(f) 前記ゲート絶縁膜を介して前記第２の半導体層の側面上にゲート電極を形成するステップとえ、
(g) 前記ゲート絶縁膜下における前記第２の半導体層の表面であるチャネル領域を挟んでＰ型のソース・ドレイン領域を形成するステップとをさらに備え、
前記ゲート電極、前記ゲート絶縁膜、前記チャネル領域及び前記ソース・ドレイン領域により前記フィン型構造のＰＭＯＳトランジスタが構成される、
半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記ステップ(d) は、前記第１の半導体層全体を前記一方向延在形状に形成にするステップを含む、
半導体装置の製造方法。
【請求項１１】
請求項９あるいは請求項１０記載の半導体装置の製造方法であって、
前記ステップ(c) は、
(c-1) エピタキシャル成長法を用いて前記第１の半導体層上に構成材料としてＳｉを含む第２の下部半導体層を形成するステップと、
(c-2) エピタキシャル成長法を用いて前記第２の下部半導体層上に構成材料としてＳｉＣを含む第２の上部半導体層を形成するとを含み、
前記第２の半導体層は前記第２の下部半導体層及び前記第２の上部半導体層の積層構造を含む、
半導体装置の製造方法。
【請求項１２】
請求項９ないし請求項１１のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(e) は、前記第２の半導体層の側面上のみに前記ゲート絶縁膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１３】
請求項９ないし請求項１１のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(e) は、前記第２の半導体層の上面上及び側面上に前記ゲート絶縁膜を形成するステップを含み、
前記ステップ(f) は、前記ゲート絶縁膜を介して、前記第２の半導体層の上面上及び側面上に前記ゲート電極を形成するステップを含む、
半導体装置の製造方法。
【請求項１４】
請求項９ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(g) は、
前記ソース・ドレイン領域に隣接するように前記第２の半導体層の少なくとも側面に、構成材料としてＳｉＧｅを含む第３の半導体層を形成するステップをさらに含む、
半導体装置の製造方法。
【請求項１５】
請求項９ないし請求項１４のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記半導体基体はバルク基板を含む、
半導体装置の製造方法。
【請求項１６】
請求項９ないし請求項１４のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記半導体基体は最上層部がシリコン層であるＳＯＩ基板を含む、
半導体装置の製造方法。
【請求項１７】
請求項９ないし請求項１６のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記半導体基体は、プレーナ型トランジスタ形成領域及びフィン型トランジスタ形成領域を有し、前記プレーナ型トランジスタ形成領域は第１のＰＭＯＳトランジスタ形成部及び第１のＮＭＯＳトランジスタ形成部を含み、前記フィン型トランジスタ形成領域は第２のＰＭＯＳトランジスタ形成部及び第２のＮＭＯＳトランジスタ形成部を含み、
前記ステップ(d) は、前記第２のＰＭＯＳトランジスタ形成部において、少なくとも前記第１の半導体層の上層部及び前記第２の半導体層を、前記一方向延在形状にするとともに、前記プレーナ型トランジスタ形成領域全体及び前記フィン型トランジスタ形成領域における前記第２のＮＭＯＳトランジスタ形成部の前記第１及び第２の半導体層を除去するステップを含み、
前記ステップ(e) は、前記第２のＰＭＯＳトランジスタ形成部において、前記ゲート絶縁膜を介して前記第２の半導体層の側面上にゲート電極を形成するとともに、前記プレーナ型トランジスタ形成領域における前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタ形成部並びに前記フィン型トランジスタ形成領域における前記第２のＮＭＯＳトランジスタ形成部にそれぞれＭＯＳトランジスタ用のゲート電極を形成するステップを含む、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Ｆｉｎ型ＭＯＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
微細化に伴い、従来のプレーナー型ＭＯＳトランジスタではショートチャネル効果抑制が厳しいため、Ｆｉｎ型ＭＯＳトランジスタ（以下、「ＦｉｎＦＥＴ」と略記する場合あり）構造が注目されている。
【０００６】
一方、チャネルへの歪Ｓｉ技術として、ＭＯＳトランジスタの上方に形成されるライナー窒化膜によるストレス印加手法があるが、微細化に伴いゲート間スペース縮小によりライナー窒化膜を薄膜化しなければならず、十分なストレスをかけることができないことが問題となっている。以下、この点を詳述する。
【０００７】
微細化に伴い、ゲート長も縮小化されるが、ゲート-ゲート間のスペースも縮小化する（狭くなる）。そうすると、ゲート−ゲート間がライナー窒化膜で埋まり所望ストレスがかからなくなったり、ライナー窒化膜の膜厚が厚いとコンタクトの開口不良が起こってしまう。
【０００８】
そこで、ライナー窒化膜を薄膜化すべく、よりストレスが強いライナー窒化膜を使う対応が考えられる。しかし、この場合、ライナー窒化膜にクラックがはいり、ストレスがかからなくなり、微細化に伴うライナー窒化膜の適用も厳しくなる問題が生じる。
【０００９】
また、最近、ＭＯＳトランジスタの駆動能力向上のため、チャネルへの歪Ｓｉ技術も重要になってきており、特にＰ型（ＰＭＯＳ）トランジスタの駆動能力向上はデバイス性能に直結するため重要となっている。
【００１０】
次に、ＦｉｎＦＥＴにおいてＰＭＯＳトランジスタの駆動能力向上に関する最近の技術について説明する。
【００１１】
まず、非特許文献１にＰＭＯＳトランジスタに一軸圧縮歪ＳＧＯＩあるいはＧＯＩを用いた技術が開示されている。ＳＧＯＩとはＳＯＩ構造のＳＯＩ層に相当する領域をＳｉＧｅ層で形成した構造であり、このようなＳＧＯＩによって、一軸性圧縮歪とＳｉＧｅチャネル材料、及び（１１０）面方位のすべてがホール移動度に寄与することができる。
【００１２】
また、非特許文献２において、プレーナー型トランジスタと同じく、ソース・ドレイン領域をリセスさせ、ＳｉＧｅ層を埋め込み、チャネルに圧縮応力をかけることによりＰＭＯＳトランジスタの駆動能力向上を図った技術が開示されている。
【００１３】
しかし、ソースドレイン部を掘り下げＳｉＧｅ層を埋めるストレス印加手法は、ソース・ドレイン領域も縮小化にともない、十分に掘り下げエピ成長してＳｉＧｅ層を形成することが困難になり、この手法も十分なストレスをかけることができない。
【００１４】
一方、非特許文献３において、ソース・ドレイン領域のＦｉｎ部にＳｉＧｅ層をエピ成長させ、ＳｉとＳｉＧｅとの格子定数の違いにより、チャネルに圧縮応力をかけることによりＰＭＯＳトランジスタの駆動能力向上を図った技術が開示されている。
【００１５】
また、プレーナー型トランジスタにおいて、ＳｉＣ層上にＳｉ層をエピタキシャル成長させて２軸歪をいれたＰＭＯＳトランジスタが非特許文献４に開示されている。すなわち、プレーナー型のＭＯＳトランジスタのソースドレイン領域の掘り込みＳｉＧｅ構造に、チャネル下にＳｉＣ層を設けた構造が開示されている。ただし、ここで開示された構造はＳｉＣの２軸歪が基本となる。
【００１６】
また、バルク基板上に形成されるＦｉｎＦＥＴは例えば非特許文献５に開示されている。この場合、ＦｉｎＦＥＴはＳｉ基板を用いて形成され、ＦｉｎＦＥＴのチャネル材料がＳｉとなる。
【００１７】
【非特許文献１】Toshifumi Irisawa et al."High Performance Multi-Gate pMOSFET using Uniaxially-Strained SGOI channels",2005 IEDM Technical Digest
【非特許文献２】P.Verheyen et al."25% Drive Current improvement for p-type Multiple Gate FET(MuFET) Devices by the Introduction of Recessed Si0.8Ge0.2 in the Source and Drain Regions.",2005 Symposium on VLSI Techinology Digest of Technical papers
【非特許文献３】Jack Kabalieros et al."Tri-Gate Transistor Architecture with High-k Gate Dielectrics,Metal Gates and Strain Engineering",2006 Symposium on VLSI Techinology Digest of Technical papers
【非特許文献４】Kah-Wee et al."Beneath-The-Channel Strain-Structure(STS) and Embedded Source/Drain Stressors for Strain and Performance Enhancement of Nanoscale MOSFETs",2007 Symposium on VLSI Techinology Digest of Technical papers
【非特許文献５】H.Kawasaki al."Embedded Bulk FinFET SRAM Cell Technology with Planar FET Peripheral Circuit for hp32 nm node and beyond",2006 Symposium on VLSI Techinology Digest of Technical papers
【発明の開示】
【発明が解決しようとする課題】
【００１８】
非特許文献１〜非特許文献３で開示されているように、ショートチャネル効果を抑制するためＳＯＩウエハタイプのＦｉｎＦＥＴを用いるトランジスタ構造が主であり、主にＳｉＧｅを用いた歪技術を採用してＰＭＯＳトランジスタを製造していた。
【００１９】
しかし、ＳＯＩウエハはコストが高いだけでなく、ＳＯＩウエハを用いると、ＦＤ型ＳＯＩトランジスタ（ＦｉｎＦＥＴの場合も含む）はドレイン耐圧が低いため、通常のデバイスでもちいるＩ／Ｏ部（高電圧動作部）では厳しいことがわかっており、Ｉ／Ｏ部はバルク（Ｂｕｌｋ）トランジスタが必要になるため、デバイスを作る上で整合性が悪いという問題点があった。
【００２０】
ＦｉｎＦＥＴはＳＯＩウエハ用いるタイプと従来のバルク基板を用いるタイプの２種類があるが、ショートチャネル効果抑制には前者が有利ではあるが、コスト面や周辺回路との整合性を考慮すると後者が有利である。
【００２１】
この発明は上記問題点を解決するためになされたもので、バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２２】
この発明の一実施の形態によれば、Ｓｉ基板上にＳｉＣエピタキシャル層が形成される。ＳｉＣエピタキシャル層の少なくとも上層部は所定方向に延在した一方向延在形状を呈している。この上層部上にはＳｉエピタキシャル層が形成されており、Ｓｉエピタキシャル層は上記所定方向に延在した一方向延在形状を呈している。Ｓｉエピタキシャル層の側面上にゲート酸化膜が形成され、このゲート酸化膜を介して形成されるゲート電極が形成される。
【発明の効果】
【００２３】
この実施の形態によれば、ＳｉＣエピタキシャル層の上層部及びＳｉエピタキシャル層が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層の上層部よりＳｉエピタキシャル層に対して１方向のチャネル長方向の圧縮応力が他の方向軸より強く発生する。このため、本実施の形態１のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【００２４】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性によるリーク電流の発生も、Ｓｉ（Ｓｉエピタキシャル層３）とＳｉＣ（ＳｉＣエピタキシャル層２）とのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク電流の低減も図ることができる。
【発明を実施するための最良の形態】
【００２５】
＜実施の形態１＞
（第１の態様）
図１はこの発明の実施の形態１であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。図２は図１の断面Ｃ１における断面構造を示す断面図である。
【００２６】
これらの図に示すように、半導体基体であるＳｉ基板１上にＳｉＣエピタキシャル層２（第１の半導体層）が形成される。ＳｉＣエピタキシャル層２はその上層部である突出部２ｔを有している。この突出部２ｔは図１中斜め縦方向（第１の方向）に延びた略直方体状（以下、「一方向延在形状」と略記する場合あり）に形成されている。
【００２７】
そして、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３（第２の半導体層）が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた略直方体状（以下、「一方向延在形状」と略記する場合あり）に形成され、上面及び側面を有している。また、突出部２ｔを除くＳｉＣエピタキシャル層２の上面上には分離絶縁膜１１が突出部２ｔの上面と同程度の高さで形成される。
【００２８】
そして、図１に示すように、Ｓｉエピタキシャル層３の両側面上にはゲート酸化膜２０が形成されており、図１及び図２に示すように、Ｓｉエピタキシャル層３の上面上には酸化膜８及び窒化膜９が積層されている。さらに、これら酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。ゲート電極Ｇ２は図１中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ２上に窒化膜１９が形成される。
【００２９】
図２に示すように、Ｓｉエピタキシャル層３において、ゲート電極Ｇ２下の領域がＮ型のボディ領域３ｂとなり、このボディ領域３ｂを挟んでＰ型のソース領域３ｓ、及びドレイン領域３ｄがそれぞれ形成される。
【００３０】
なお、チャネル領域はゲート酸化膜２０下のＳｉエピタキシャル層３の両側面内の領域となる。すなわち、ゲート電極Ｇ２はダブルゲートとして機能する。
【００３１】
そして、ボディ領域３ｂ、ドレイン領域３ｄ、ソース領域３ｓ、ゲート酸化膜２０及びゲート電極Ｇ２によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【００３２】
なお、図２おいて、リーク電流Ｌ１はショートチャネル効果によるリーク電流を示し、リーク電流Ｌ２は接合リークによりリーク電流を示している。
【００３３】
上述したように、実施の形態１の第１の態様では、Ｓｉエピタキシャル層３の両側面内の領域をチャネル領域としている。したがって、Ｓｉエピタキシャル層３は下層の格子定数小さいＳｉＣエピタキシャル層２により圧縮応力がかかっている。
【００３４】
図３及び図４はＳｉＣエピタキシャル層２よるＳｉエピタキシャル層３への圧縮応力のかかり方を示す説明図である。
【００３５】
図３に示すように、ＳｉＣエピタキシャル層２上の全面にＳｉエピタキシャル層３が形成されている段階では２方向（第１及び第２の方向）の圧縮応力Ｆ１，Ｆ２がＳｉエピタキシャル層３に働く。
【００３６】
一方、図４に示すように、ＳｉＣエピタキシャル層２の突出部２ｔ及びＳｉエピタキシャル層３が一方向延在形状として加工された段階で、Ｓｉエピタキシャル層３は第１の方向（所定方向）に延在した形状となるため、ＳｉＣエピタキシャル層２より１軸方向の圧縮応力Ｆ１が他の方向軸より強くＳｉエピタキシャル層３に働くことになる。そして、この圧縮応力Ｆ１は完成後のＰＭＯＳトランジスタにおけるチャネル長方向となる。
【００３７】
このように、実施の形態１の第１の態様は、突出部２ｔ及びＳｉエピタキシャル層３が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２の突出部２ｔよりＳｉエピタキシャル層３に対して１方向のチャネル長方向の圧縮応力Ｆ１が他の方向軸より強く発生する。このため、実施の形態１のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【００３８】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性によるリーク電流Ｌ１の発生も、Ｓｉ（Ｓｉエピタキシャル層３）とＳｉＣ（ＳｉＣエピタキシャル層２）とのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク電流Ｌ２の低減も図ることができる。
【００３９】
また、ゲート電極Ｇ２はダブルゲート構造を呈しているため、トランジスタ特性が安定する効果を奏する。以下、この点を詳述する。
【００４０】
トライゲート（３面）構造の場合、Ｓｉエピタキシャル層３の上部の角部でゲート電極からの電界集中が発生し、耐圧が弱くなる傾向がある。また、また、トライゲート構造の場合、Ｓｉの結晶面をよく検討しないと、Ｓｉエピタキシャル層３の上面上と側面上とにおけるゲート酸化膜の膜厚が異なりトランジスタ特性に影響する。一方、ダブルゲート構造の場合、上述した懸念材料がない分、トランジスタ特性が安定する効果を奏する。
【００４１】
したがって、バルク基板を用いてＰ型のＦｉｎＦＥＴを形成することにより、コスト面や周辺回路の整合性を向上させることができる。
【００４２】
図５〜図２２は実施の形態１の第１の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。なお、これらの図ではＰlanarトランジスタ部Ｒ１及びＦinトランジスタ部Ｒ２それぞれにおいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造する工程として説明する。また、これらの図は図１のゲート電極Ｇ２の形成方向、Ｔ字状のＩ部分の方向（第２の方向）の断面構造を示している。
【００４３】
まず、図５に示すように、バルク基板（ウェハ）であるＳｉ基板１を準備する。Ｓｉ基板１にはＰlanarトランジスタ形成領域Ｒ１及びＦinトランジスタ形成領域Ｒ２を有している。
【００４４】
そして、図６に示すように、Ｓｉ基板１上にエピタキシャル成長法によりＳｉＣエピタキシャル層２を形成し、ＳｉＣエピタキシャル層２上にエピタキシャル成長法によりＳｉエピタキシャル層３を形成する。さらに、Ｓｉエピタキシャル層３上に酸化膜４を堆積する。なお、ＳｉＣエピタキシャル層２おいて、結晶欠陥を抑制するため、一般的にＳｉＣにおける結晶格子位置にはいっているＣは５％以内である。
【００４５】
次に、図７に示すように、写真製版技術を用いて、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐ上のみにパターニングされたレジスト５を設ける。そして、レジスト５から露出した領域のＳｉＣエピタキシャル層２、Ｓｉエピタキシャル層３及び酸化膜４に対しドライエッチング処理を行って選択的に除去し、ＰＭＯＳトランジスタ形成部Ｒ１ｐのみにＳｉＣエピタキシャル層２、Ｓｉエピタキシャル層３及び酸化膜４を残存させる。
【００４６】
その後、図８に示すように、レジスト５の除去後、ＰＭＯＳトランジスタ形成部Ｒ１ｐに残存したＳｉＣエピタキシャル層２及びＳｉエピタキシャル層３の側面上に酸化膜サイドウォール６を形成する。酸化膜サイドウォール６はＳｉＣエピタキシャル層２，Ｓｉエピタキシャル層３の側面からのエピタキシャル成長を阻止するために設けられる。なお、酸化膜サイドウォール６の一部が酸化膜４の側面に設けられても良い。
【００４７】
続いて、図９に示すように、Ｓｉ基板１から選択エピタキシャル成長させてＳｉエピタキシャル層７を形成する。この際、Ｓｉエピタキシャル層７の形成高さがＳｉエピタキシャル層３の形成高さとほぼ一致するように行う。
【００４８】
そして、図１０に示すように、Ｓｉエピタキシャル層７から露出した酸化膜４及び酸化膜サイドウォール６の一部を除去する。
【００４９】
次に、図１１に示すように、酸化膜８及び窒化膜９を順次全面に堆積し、写真製版技術を用いて窒化膜９上にレジスト１０を形成する。
【００５０】
その後、図１２に示すように、レジスト１０をマスクとして窒化膜９、酸化膜８、Ｓｉエピタキシャル層７、Ｓｉエピタキシャル層３、ＳｉＣエピタキシャル層２及び酸化膜サイドウォール６を選択的に第１のエッチング量でエッチングしてトレンチ（図示せず）を形成する。なお、上記第１のエッチング量は、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、少なくともＳｉＣエピタキシャル層２が全て除去されることなく、一部が必ず残存する量に設定される。
【００５１】
その結果、一方向延在形状のＳｉエピタキシャル層３及びＳｉＣエピタキシャル層２の突出部２ｔを得ることができる。
【００５２】
レジストを除去した後、さらに、図１２に示すように、上記トレンチ内に埋め込んで全面に酸化膜等の分離絶縁膜１１を形成した後、ＣＭＰ処理を用いて窒化膜９の高さまで分離絶縁膜１１を除去する。すなわち、窒化膜９がストッパー膜として機能する。
【００５３】
その結果、Ｐlanarトランジスタ形成領域Ｒ１，Ｆinトランジスタ形成領域Ｒ２間が分離絶縁膜１１によって絶縁分離される。さらに、Ｐlanarトランジスタ形成領域Ｒ１において、ＰＭＯＳトランジスタ形成部Ｒ１ｐ，ＮＭＯＳトランジスタ形成部Ｒ１ｎ間が分離絶縁膜１１によって絶縁分離され、Ｆinトランジスタ形成領域Ｒ２において、ＰＭＯＳトランジスタ形成部Ｒ２ｐ，ＮＭＯＳトランジスタ形成部Ｒ２ｎ間が分離絶縁膜１１によって絶縁分離される。
【００５４】
そして、図１３に示すように、Ｐlanarトランジスタ形成領域Ｒ１上に写真製版技術を用いてパターニングされたレジスト１２を形成し、Ｆinトランジスタ形成領域Ｒ２の分離絶縁膜１１に対しドライエッチング処理を行いエッチバックして一部除去する。このときのエッチングした分離絶縁膜１１の上面は、ＳｉＣエピタキシャル層２とＳｉエピタキシャル層３とのＳｉＣ/Ｓｉ界面と同等程度にするのが望ましい。
【００５５】
なお、Ｆinトランジスタ形成領域Ｒ２における分離絶縁膜１１の上面がＳｉＣ/Ｓｉ界面より下に位置する場合はショートチャネル抑制効果を強くなり、分離絶縁膜１１の上面がＳｉＣ/Ｓｉ界面より上に位置する場合は、チャネルとなるゲート酸化膜２０下の領域が確実にＳｉエピタキシャル層３のみとなるため、トランジスタ特性ばらつきが低減される。
【００５６】
次に、図１４に示すように、Ｆinトランジスタ形成領域Ｒ２において、分離絶縁膜１１から露出したＳｉエピタキシャル層３及び７の側面上にそれぞれゲート酸化膜２０を形成する。この際、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、ＳｉＣ/Ｓｉ界面より分離絶縁膜１１の上面が下に位置する場合はさらにＳｉＣエピタキシャル層２の一部の側面上にもゲート酸化膜２０が形成される。
【００５７】
その後、図１４に示すように、全面にポリシリコン層１３を堆積する。この例ではゲート材料としてポリシリコンを示している。なお、ゲート材料としては、ポリシリコンやＴｉＮなど、デバイスによって所望のトランジスタ閾値が得られる材料を選べば良い。
【００５８】
そして、図１５に示すように、ポリシリコン層１３に対してＣＭＰ処理を行い、Ｐlanarトランジスタ形成領域Ｒ１及びＦinトランジスタ形成領域Ｒ２の窒化膜９の形成高さまでポリシリコン層１３をエッチング除去する。すなわち、窒化膜９がストッパー膜として機能する。したがって、Ｐlanarトランジスタ形成領域Ｒ１上のポリシリコン層１３は全て除去される。
【００５９】
そして、図１６に示すように、Ｆinトランジスタ形成領域Ｒ２上にパターニングされたレジスト１４を形成し、レジスト１４から露出したＰlanarトランジスタ形成領域Ｒ１の窒化膜９を除去する。
【００６０】
さらに、図１７に示すように、レジスト１４を除去した後、Ｐlanarトランジスタ形成領域Ｒ１の酸化膜８を除去する。
【００６１】
そして、図１８に示すように、Ｐlanarトランジスタ形成領域Ｒ１のＳｉエピタキシャル層７の表面上、Ｆinトランジスタ形成領域Ｒ２のポリシリコン層１３の表面上に下敷き酸化膜２８を形成する。
【００６２】
続いて、Ｐlanarトランジスタ形成領域Ｒ１にトランジスタ形成に必要な種々処理（ウェル形成用不純物注入や閾値電圧Ｖｔｈ調整のためのチャネルへの不純物注入）をＮＭＯＳ／ＰＭＯＳで区別して、写真製版工程とイオン注入工程を用いて行なう（図示せず）。その後、下敷き酸化膜２８を除去する。
【００６３】
その後、図１９に示すように、全面にゲート酸化膜２３を形成後、続いてポリシリコン層１５を全面に堆積する。
【００６４】
そして、図２０に示すように、ポリシリコン層１５に対してＣＭＰ処理を行い、Ｆinトランジスタ形成領域Ｒ２の窒化膜９の高さまでポリシリコン層１５を除去する。すなわち、窒化膜９はストッパー膜として機能する。したがって、Ｐlanarトランジスタ形成領域Ｒ１におけるポリシリコン層１５が一部残存する。
【００６５】
次に、図２１に示すように、全面にポリシリコン層１６を堆積し、さらに、窒化膜１９を堆積した後、写真製版技術を用いてパターニングされたレジスト１８を形成する。
【００６６】
そして、図２２に示すように、レジスト１８をマスクとして、窒化膜１９、ポリシリコン層１６，１５，１３に対してドライエッチング処理を行う。その結果、Ｐlanarトランジスタ形成領域Ｒ１のＰＭＯＳトランジスタ形成部Ｒ１ｐ及びＮＭＯＳトランジスタ形成部Ｒ１ｎそれぞれにゲート電極Ｇ１が形成され、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐ及びＮＭＯＳトランジスタ形成部Ｒ２ｎそれぞれにゲート電極Ｇ２が形成される。
【００６７】
その後、ソース・ドレイン領域形成用の不純物導入処理等を行い、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいてゲート酸化膜２０下におけるＳｉエピタキシャル層３（ＳｉＣエピタキシャル層２）の表面であるチャネル領域を挟んでＰ型のソース・ドレイン領域を形成する。同様にして、ＰＭＯＳトランジスタ形成部Ｒ１ｐにおいてもＰ型のソース・ドレイン領域を形成し、ＮＭＯＳトランジスタ形成部Ｒ１ｎ及びＲ２ｎそれぞれにおいてＮ型のソース・ドレイン領域を形成する。
【００６８】
その結果、Ｐlanarトランジスタ形成領域Ｒ１にＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２を、Ｆinトランジスタ形成領域Ｒ２にＰＭＯＳトランジスタＱ２１，ＮＭＯＳトランジスタＱ２２をそれぞれ完成する。
【００６９】
このように、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐに形成されるＰ型のＦｉｎＦＥＴ（として図１及び図２で示した実施の形態１の第１の態様で示す構造を得ることができる。すなわち、図２２のゲート周辺領域Ａ１で示すＰＭＯＳトランジスタＱ２１が図１及び図２で示した実施の形態１の第１の態様のＰ型のＦｉｎＦＥＴとなる。なお、図２２ではゲート電極Ｇ２の形状を簡略化して示している。
【００７０】
このように、実施の形態１の第１の態様の製造方法は、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐのみにＳｉＣエピタキシャル層２及びＳｉエピタキシャル層３を選択的に形成している。そして、Ｐlanarトランジスタ形成領域Ｒ１におけるＰＭＯＳトランジスタＱ１１，Ｑ２１及びＦinトランジスタ形成領域Ｒ２におけるＮＭＯＳトランジスタＱ１２，Ｑ２２のゲート電極Ｇ１及びＧ２を同時に形成する等の効率化を図っている。
【００７１】
その結果、ＰlanarトランジスタとＦinトランジスタそれぞれの構造のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを同一の製造プロセスを用いて製造することができる。
【００７２】
（第２の態様）
図２３はこの発明の実施の形態１であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【００７３】
同図に示すように、Ｓｉ基板１は一部に突出部１ｔを有している。この突出部１ｔは図２３中斜め縦方向（第１の方向）に延びて形成されている。Ｓｉ基板１の突出部１ｔ上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２は全体として上記第１の方向に延びた略直方体状の一方向延在形状を呈している。
【００７４】
そして、ＳｉＣエピタキシャル層２上に選択的にＳｉエピタキシャル層３が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた略直方体状の一方向延在形状を呈しており、上面及び側面を有している。また、突出部１ｔを除くＳｉ基板１上には分離絶縁膜２１がＳｉＣエピタキシャル層２の上面と同程度の高さで形成される。
【００７５】
このように、ＳｉＣエピタキシャル層２の全体がＳｉエピタキシャル層３と平面視同一形状で形成され、ＳｉＣエピタキシャル層２及びＳｉエピタキシャル層３は共に一方向延在形状とされている。
【００７６】
そして、図２３に示すように、第１の態様と同様に、Ｓｉエピタキシャル層３の両側面上にはゲート酸化膜２０が形成されており、Ｓｉエピタキシャル層３の上面上には酸化膜８、及び窒化膜９が積層されている。さらに、第１の態様と同様に、これら酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。ゲート電極Ｇ２は図２３中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ２上に窒化膜１９が形成される。
【００７７】
なお、実施の形態１の第２の態様においても、図２で示した第１の態様と同様、Ｓｉエピタキシャル層３において、ゲート電極Ｇ２下の領域がＮ型のボディ領域となり、このボディ領域を挟んでＰ型のソース領域及びドレイン領域がそれぞれ形成される。
【００７８】
なお、チャネル領域はゲート酸化膜２０下のＳｉエピタキシャル層３の両側面内の領域となる。すなわち、ゲート電極Ｇ２はダブルゲートとして機能する。
【００７９】
そして、上述したボディ領域、ドレイン領域、ソース領域、ゲート酸化膜２０及びゲート電極Ｇ２によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【００８０】
実施の形態１の第２の態様は、第１の態様と同様、ＳｉＣエピタキシャル層２及びＳｉエピタキシャル層３が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２よりＳｉエピタキシャル層３に対して１軸方向のチャネル長方向の圧縮応力Ｆ１が他の方向軸より強く発生する。このため、第２の態様のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【００８１】
さらに、第２の態様では、ＳｉＣエピタキシャル層２全体が一方向延在形状とされる分、チャネル長方向（ゲート電極Ｇ２のゲート幅方向に対し垂直方向）により強く一軸ストレス（圧縮応力Ｆ１）をかけることができる分、第１の態様以上にトランジスタの駆動能力を向上させることができる効果を奏する。
【００８２】
また、ゲート電極Ｇ２はダブルゲート構造を呈しているため、トランジスタ特性が安定する効果を奏する。
【００８３】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【００８４】
図２４〜図３５は実施の形態１の第２の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。なお、これらの図ではＰlanarトランジスタ部Ｒ１及びＦinトランジスタ部Ｒ２それぞれにおいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造する工程として説明する。また、これらの図は図２３のゲート電極Ｇ２の形成方向、Ｔ字状のＩ部分の方向（第２の方向）の断面構造を示している。
【００８５】
まず、図５〜図１１で示した第１の態様の製造方法と同様な課程を経て図２４で示す構造を得る。
【００８６】
その後、レンチ１０をマスクとして窒化膜９、酸化膜８、Ｓｉエピタキシャル層７、Ｓｉエピタキシャル層３、ＳｉＣエピタキシャル層２及び酸化膜サイドウォール６を選択的に第２のエッチング量でエッチングしてトレンチ（図示せず）を形成する。なお、上記第２のエッチング量は、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、ＳｉＣエピタキシャル層２からＳｉ基板１の表面の一部まで除去される量に設定される。
【００８７】
その結果、図２５に示すように、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、ＳｉＣエピタキシャル層２及びＳｉエピタキシャル層３は共に全体が一方向延在形状に加工される。
【００８８】
さらに、図２５に示すように、このトレンチ内に埋め込んで全面に酸化膜等の分離絶縁膜２１を形成した後、ＣＭＰ処理を用いて窒化膜９の高さまで分離絶縁膜２１を除去する。
【００８９】
その結果、Ｐlanarトランジスタ形成領域Ｒ１，Ｆinトランジスタ形成領域Ｒ２間が分離絶縁膜２１によって絶縁分離される。さらに、Ｐlanarトランジスタ形成領域Ｒ１において、ＰＭＯＳトランジスタ形成部Ｒ１ｐ，ＮＭＯＳトランジスタ形成部Ｒ１ｎ間が分離絶縁膜２１によって絶縁分離され、Ｆinトランジスタ形成領域Ｒ２において、ＰＭＯＳトランジスタ形成部Ｒ２ｐ，ＮＭＯＳトランジスタ形成部Ｒ２ｎ間が分離絶縁膜２１によって絶縁分離される。
【００９０】
そして、図２６に示すように、Ｐlanarトランジスタ形成領域Ｒ１上に写真製版技術を用いてパターニングされたレジスト１２を形成し、Ｆinトランジスタ形成領域Ｒ２の分離絶縁膜２１に対しドライエッチング処理を行いエッチバックして一部除去する。このときのエッチングした分離絶縁膜２１の上面は、第１の態様と同様、ＳｉＣエピタキシャル層２とＳｉエピタキシャル層３とのＳｉＣ/Ｓｉ界面と同等程度にするのが望ましい。
【００９１】
次に、図２７に示すように、Ｆinトランジスタ形成領域Ｒ２において、分離絶縁膜２１から露出したＳｉエピタキシャル層３及び７それぞれの側面上にゲート酸化膜２０を形成する。この際、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、ＳｉＣ/Ｓｉ界面より分離絶縁膜２１の上面が下に位置する場合はさらにＳｉＣエピタキシャル層２の一部の側面上にもゲート酸化膜２０が形成される。その後、第１の態様と同様、全面にポリシリコン層１３を堆積する。
【００９２】
そして、図２８に示すように、ポリシリコン層１３に対してＣＭＰ処理を行い、Ｐlanarトランジスタ形成領域Ｒ１及びＦinトランジスタ形成領域Ｒ２の窒化膜９の形成高さまでポリシリコン層１３をエッチング除去する。したがって、Ｐlanarトランジスタ形成領域Ｒ１上のポリシリコン層１３は全て除去される。
【００９３】
そして、図２９に示すように、Ｆinトランジスタ形成領域Ｒ２上にパターニングされたレジスト１４を形成し、レジスト１４から露出したＰlanarトランジスタ形成領域Ｒ１の窒化膜９を除去する。
【００９４】
さらに、図３０に示すように、レジスト１４を除去した後、Ｐlanarトランジスタ形成領域Ｒ１の酸化膜８を除去する。
【００９５】
そして、図３１に示すように、Ｐlanarトランジスタ形成領域Ｒ１のＳｉエピタキシャル層７の表面上、Ｆinトランジスタ形成領域Ｒ２のポリシリコン層１３の表面上に下敷き酸化膜２８を形成する。
【００９６】
続いて、第１の態様と同様、Ｐlanarトランジスタ形成領域Ｒ１にトランジスタ形成に必要な種々処理をＮＭＯＳ／ＰＭＯＳで区別して、写真製版工程とイオン注入工程を用いて行なう（図示せず）。その後、下敷き酸化膜２８を除去する。
【００９７】
その後、図３２に示すように、全面にゲート酸化膜２３を形成後、続いてポリシリコン層１５を堆積する。
【００９８】
そして、図３３に示すように、ポリシリコン層１５に対してＣＭＰ処理を行い、Ｆinトランジスタ形成領域Ｒ２の窒化膜９の高さまでポリシリコン層１５を除去する。したがって、Ｆinトランジスタ形成領域Ｒ２におけるポリシリコン層１５及びゲート酸化膜２３は全て除去される。
【００９９】
次に、図３４に示すように、全面にポリシリコン層１６を堆積し、さらに、窒化膜１９を堆積した後、写真製版技術を用いてパターニングされたレジスト１８を形成する。
【０１００】
そして、図３５に示すように、レジスト１８をマスクとして、窒化膜１９、ポリシリコン層１６，１５，１３に対してドライエッチング処理を行う。その結果、Ｐlanarトランジスタ形成領域Ｒ１のＰＭＯＳトランジスタ形成部Ｒ１ｐ及びＮＭＯＳトランジスタ形成部Ｒ１ｎそれぞれにゲート電極Ｇ１が、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐ及びＮＭＯＳトランジスタ形成部Ｒ２ｎそれぞれにゲート電極Ｇ２が形成される。
【０１０１】
その後、第１の態様と同様、ソース・ドレイン領域形成用の不純物導入処理等を行い、Ｐlanarトランジスタ形成領域Ｒ１にＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２を、Ｆinトランジスタ形成領域Ｒ２にＰＭＯＳトランジスタＱ２１，ＮＭＯＳトランジスタＱ２２をそれぞれ完成する。
【０１０２】
その結果、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐに形成されるＰ型のＦｉｎＦＥＴとして図２３で示した実施の形態１の第２の態様で示す構造を得ることができる。すなわち、図３５のゲート周辺領域Ａ２で示すＰＭＯＳトランジスタＱ２１が図２３で示した実施の形態１の第２の態様となる。なお、図３５ではゲート電極Ｇ２の形状を簡略化して示している。
【０１０３】
＜実施の形態２＞
（第１の態様）
図３６はこの発明の実施の形態２であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。図３７は図３６の断面Ｃ２における断面構造を示す断面図である。
【０１０４】
これらの図に示すように、Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２はその上層部に突出部２ｔを有している。この突出部２ｔは図３６中斜め縦方向（第１の方向）に延びた略直方体状に形成され、一方向延在形状を呈している。
【０１０５】
そして、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３（第２の半導体層における第２の下部半導体層）が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。また、突出部２ｔを除くＳｉＣエピタキシャル層２上には分離絶縁膜１１が突出部２ｔの上面と同程度の高さで形成される。さらに、Ｓｉエピタキシャル層３上に上記第１の方向に延びてＳｉＣ層２２（第２の半導体層における第２の上部半導体層）が形成される。すなわち、ＳｉＣ層２２も一方向延在形状を呈している。
【０１０６】
そして、図３６に示すように、Ｓｉエピタキシャル層３及びＳｉＣ層２２の両側面上にはゲート酸化膜２０が形成されており、図３６及び図３７に示すように、ＳｉＣ層２２の上面上には酸化膜８、及び窒化膜９が積層されている。さらに、酸化膜８，窒化膜９及びゲート酸化膜２０を介して、ＳｉＣ層２２の上面上及びＳｉＣエピタキシャル層２及びＳｉＣ層２２の側面上にゲート電極Ｇ２が形成される。ゲート電極Ｇ２は図３６中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ２上に窒化膜１９が形成される。
【０１０７】
図３７に示すように、Ｓｉエピタキシャル層３及びＳｉＣ層２２において、ゲート電極Ｇ２下の領域がＮ型のボディ領域３ｂ及び２２ｂとなり、このボディ領域３ｂ及び２２ｂを挟んでＰ型のソース領域３ｓ及び２２ｓ並びにドレイン領域３ｄ及び２２ｄがそれぞれ形成される。
【０１０８】
なお、チャネル領域はゲート酸化膜２０下のＳｉエピタキシャル層３及びＳｉＣ層２２の両側面内の領域となる。すなわち、ゲート電極Ｇ２はダブルゲートとして機能する。
【０１０９】
そして、ボディ領域３ｂ及び２２ｂ、ドレイン領域３ｄ及び２２ｄ、ソース領域３ｓ及び２２ｄ、ゲート酸化膜２０並びにゲート電極Ｇ２によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０１１０】
上述したように、実施の形態２の第１の態様では、Ｓｉエピタキシャル層３の両側面内の領域をチャネル領域としている。したがって、Ｓｉエピタキシャル層３は下層及び上層の格子定数小さいＳｉＣエピタキシャル層２及びＳｉＣ層２２それぞれにより圧縮応力がかかっている。
【０１１１】
図３８及び図３９はＳｉＣエピタキシャル層２及びＳｉＣ層２２よるＳｉエピタキシャル層３への圧縮応力のかかり方を示す説明図である。
【０１１２】
図３８に示すように、ＳｉＣエピタキシャル層２上の全面にＳｉエピタキシャル層３が形成され、Ｓｉエピタキシャル層３上にＳｉＣ層２２が形成されている段階では２方向（第１及び第２の方向）の圧縮応力Ｆ１，Ｆ２がＳｉエピタキシャル層３に働く。
【０１１３】
一方、図３９に示すように、Ｓｉエピタキシャル層３及びＳｉＣ層２２並びに突出部２ｔが一方向延在形状として加工された段階で、Ｓｉエピタキシャル層３は第１の方向に延在した形状となるため、Ｓｉエピタキシャル層３及びＳｉＣ層２２それぞれから１軸方向の圧縮応力Ｆ１が他の軸方向より強くＳｉエピタキシャル層３に働くことになる。
【０１１４】
このように、実施の形態２の第１の態様は、Ｓｉエピタキシャル層３、ＳｉＣ層２２及び突出部２ｔが一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２の突出部２ｔ及び上方のＳｉＣ層２２よりＳｉエピタキシャル層３に対して１方向のチャネル長方向の圧縮応力Ｆ１が他の方向軸より強く発生する。このため、実施の形態２のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０１１５】
さらに、Ｓｉエピタキシャル層３下方のＳｉＣエピタキシャル層２に加え、Ｓｉエピタキシャル層３上方のＳｉＣ層２２からの圧縮応力Ｆ１が加わる分、更なるホール移動度向上によって実施の形態１以上にトランジスタの電流駆動能力を向上を図ることができる。
【０１１６】
また、ゲート電極Ｇ２はダブルゲート構造を呈しているため、トランジスタ特性が安定する効果を奏する。
【０１１７】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【０１１８】
なお、実施の形態２の第１の態様であるＰ型のＦｉｎＦＥＴの製造方法は、以下の点を除き、図５〜図２２で示した実施の形態１の第１の態様と同様な処理を経て行われる。以下、異なる点のみ述べる。
【０１１９】
実施の形態１の第１の態様の製造方法で、図６で示す工程において、Ｓｉエピタキシャル層３の形成後、Ｓｉエピタキシャル層３上にさらにエピタキシャル成長法によりＳｉＣ層２２を形成する。そして、このＳｉＣ層２２上に酸化膜４を堆積する。
【０１２０】
（第２の態様）
図４０はこの発明の実施の形態２であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【０１２１】
同図に示すように、Ｓｉ基板１は一部に突出部１ｔを有している。この突出部１ｔは図４０中斜め縦方向（第１の方向）に延びて形成されている。Ｓｉ基板１の突出部１ｔ上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２は全体が上記第１の方向に延びた略直方体状に形成されている。すなわち、ＳｉＣエピタキシャル層２は全体が一方向延在形状とされている。
【０１２２】
そして、ＳｉＣエピタキシャル層２上に選択的にＳｉエピタキシャル層３が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。また、突出部１ｔを除くＳｉ基板１上には分離絶縁膜２１がＳｉＣエピタキシャル層２の上面と同程度の高さで形成される。さらに、Ｓｉエピタキシャル層３上に上記第１の方向に延びてＳｉＣ層２２が形成される。すなわち、ＳｉＣ層２２も全体が一方向延在形状を呈している。
【０１２３】
そして、図４０に示すように、第１の態様と同様に、Ｓｉエピタキシャル層３及びＳｉＣ層２２の両側面上にはゲート酸化膜２０が形成されており、ＳｉＣ層２２の上面上には酸化膜８、及び窒化膜９が積層されている。さらに、第１の態様と同様に、酸化膜８，窒化膜９及びゲート酸化膜２０を介して、ＳｉＣ層２２の上面上及びＳｉエピタキシャル層３及びＳｉＣ層２２の側面上にゲート電極Ｇ２が形成される。ゲート電極Ｇ２は図４０中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ２上に窒化膜１９が形成される。
【０１２４】
なお、実施の形態２の第２の態様においても、図３７で示した第１の態様と同様、Ｓｉエピタキシャル層３及びＳｉＣ層２２において、ゲート電極Ｇ２下の領域がＮ型のボディ領域となり、このボディ領域を挟んでＰ型のソース領域及びドレイン領域がそれぞれ形成される。
【０１２５】
なお、チャネル領域はゲート酸化膜２０下のＳｉエピタキシャル層３及びＳｉＣ層２２の両側面内の領域となる。すなわち、ゲート電極Ｇ２はダブルゲートとして機能する。
【０１２６】
そして、上述したボディ領域、ドレイン領域、ソース領域、ゲート酸化膜２０及びゲート電極Ｇ２によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０１２７】
実施の形態２の第２の態様は、第１の態様と同様、ＳｉＣエピタキシャル層２、Ｓｉエピタキシャル層３及びＳｉＣ層２２が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２及び上方のＳｉＣ層２２それぞれよりＳｉエピタキシャル層３に対して１軸方向のチャネル長方向の圧縮応力Ｆ１が他の軸方向より強く発生する。このため、第２の態様のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０１２８】
さらに、ＳｉＣエピタキシャル層２に加え、ＳｉＣ層２２からの圧縮応力Ｆ１が加わる分、更なるホール移動度向上によって実施の形態１以上にトランジスタの電流駆動能力を向上を図ることができる。
【０１２９】
加えて、第２の態様では、ＳｉＣエピタキシャル層２全体が一方向延在形状とされる分、チャネル長方向により強く一軸ストレス（圧縮応力Ｆ１）をかけることができる分、第１の態様以上にトランジスタの駆動能力を向上させることができる効果を奏する。
【０１３０】
また、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【０１３１】
なお、実施の形態２の第２の態様であるＰ型のＦｉｎＦＥＴの製造方法は、以下の点を除き、図５〜図１１，図２４〜図３５で示した実施の形態１の第２の態様と同様な処理を経て行われる。以下、異なる点のみ述べる。
【０１３２】
実施の形態１の第２の態様の製造方法（第１の態様と同じ工程部分）で、図６で示す工程において、Ｓｉエピタキシャル層３の形成後、Ｓｉエピタキシャル層３上にさらにエピタキシャル成長法によりＳｉＣ層２２を形成する。そして、このＳｉＣ層２２上に酸化膜４を堆積する。
【０１３３】
＜変形例＞
実施の形態１（第１及び第２の態様）及び実施の形態２（第１及び第２の態様）の変形例として、ＰＭＯＳトランジスタ形成部Ｒ２ｐに形成されるＰ型のＦｉｎＦＥＴのソース・ドレイン領域上にさらにＳｉＧｅ層を形成した構造が考えられる。
【０１３４】
図４１〜図４８は実施の形態１及び実施の形態２の変形例の製造方法を斜視断面構造で模式的に示す説明図である。以下、これらの図を参照して、変形例の製造方法を説明する。なお、図４１〜図４８で示す製造方法は実施の形態１の第２の態様に適用した場合を、２つのＰＭＯＳトランジスタの並列接続された構造で示している。
【０１３５】
図４１は一方向延在形状形成直後の実施の形態１の第２の態様の構造を示している。すなわち、図２６で示す工程後に、レジスト１２を除去した段階の構造を示してる。
【０１３６】
図４２はゲート電極Ｇ２形成直後の実施の形態１の第２の態様の構造を示している。すなわち、図３５で示す工程でゲート電極Ｇ２が形成された直後の構造を示してる。なお、図２６及び図３５は図４１及び図４２の斜め縦方向に沿った断面構造となる。以下、図４３〜図４８を参照して、ゲート電極Ｇ２形成後の工程を説明する。
【０１３７】
まず、図４３に示すように、ゲート電極Ｇ２及び窒化膜１９の側面にオフセットスペーサ３１を形成した後、ＬＤＤ注入(斜め注入)を行なう。
【０１３８】
その後、図４４に示すように、酸化膜ドライエッチ処理により主として窒化膜９上に形成されたオフセットスペーサ３１を除去し、サイドウォール形成用のシリコン窒化膜３２を全面に堆積する。
【０１３９】
なお、ＬＤＤ注入を、上記酸化膜ドライエッチ処理前に行うのは、上記酸化膜ドライエッチ処理後に注入を行うと、ゲート電極Ｇ２側面におけるオフセットスペーサ３１の幅に関し、上記酸化膜ドライエッチ処理が挿入される分の加工ばらつきが生じ、ＬＤＤ注入プロファイルに影響するのを避けるためである。
【０１４０】
一方、ＬＤＤ注入後、シリコン窒化膜３２形成前に上記酸化膜ドライエッチ処理を行うのは、Ｓｉエピタキシャル層３上に形成される絶縁膜積層構造が、酸化膜８、窒化膜９、オフセットスペーサ３１（酸化膜）及びシリコン窒化膜３２からなる酸化膜と窒化膜との積層が２回ある構造になるからである。このような積層構造では、後工程の選択エピ成長やシリサイドプロセスにおいて、オフセットスペーサ３１の酸化膜が邪魔になるため、上記酸化膜ドライエッチ処理を行いプロセスが困難になることを避けている。
【０１４１】
そして、図４５に示すように、ドライエッチ処理によってシリコン窒化膜３２をエッチバックすることにより、ゲート電極Ｇ２及び窒化膜１９の上面及び側面に残存したオフセットスペーサ３１及びシリコン窒化膜３２よりなるサイドウォール３３を形成する。その後、必要に応じてソース・ドレイン領域形成用のイオン注入を行なう。この際、窒化膜９も除去される。
【０１４２】
次に、図４６に示すように、酸化膜８を除去した後、Ｓｉエピタキシャル層３の表面からのエピタキシャル成長法によって、ソース・ドレイン領域に隣接するようにＳｉエピタキシャル層３の上面及び側面上に選択ＳｉＧｅエピタキシャル層２５（第３の半導体層）を形成する。なお、酸化膜８の除去は、通常、フッ酸などのウェット（エッチング）処理によって行う。また、ウェット処理後、通常、自然酸化膜除去のため、選択ＳｉＧｅエピタキシャル層２５の形成前に６００℃〜１０００度程度の水素雰囲気でベーク処理を行う。
【０１４３】
そして、選択Ｓｉエピタキシャル成長を連続処理を行ない、選択ＳｉＧｅエピタキシャル層２５上にキャップ膜としてＳｉエピタキシャル層（図示せず）を形成する。キャップ膜はＧｅ汚染防止と後のシリサイドの安定化のために設けられる。なお、説明の都合上、Ｓｉ／ＳｉＧｅの積層構造を選択ＳｉＧｅエピタキシャル層２５として示している。
【０１４４】
その後、図４７に示すように、選択ＳｉＧｅエピタキシャル層２５（のキャップ膜）上に例えば、ＮｉＰｔＳｉからなるシリサイド領域２６を形成する。
【０１４５】
以降、図４８に示すように、通常のバックエンドプロセス（層間絶縁膜膜デポ、コンタクト開口後、配線プロセス）により、コンタクトホール２７等を形成する。
【０１４６】
このように、変形例は、ソース・ドレイン領域に隣接して少なくともＳｉエピタキシャル層３の側面上に選択ＳｉＧｅエピタキシャル層２５を形成することにより、選択ＳｉＧｅエピタキシャル層２５からのチャネル領域へのストレス印加による相乗効果が働き、さらにホール移動度を向上させトランジスタの駆動能力向上を図ることができる。
【０１４７】
＜実施の形態３＞
（第１の態様）
図４９はこの発明の実施の形態３であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。図５０は図４９の断面Ｃ３における断面構造を示す断面図である。
【０１４８】
これらの図に示すように、Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２はその一部に突出部２ｔを有している。この突出部２ｔは図４９中斜め縦方向（第１の方向）に延びた一方向延在形状を呈している。
【０１４９】
そして、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。また、突出部２ｔを除くＳｉＣエピタキシャル層２上には分離絶縁膜１１が突出部２ｔの上面と同程度の高さで形成される。
【０１５０】
そして、図４９及び図５０に示すように、Ｓｉエピタキシャル層３の上面及び両側面上にはゲート酸化膜２４が形成されている。さらに、これらゲート酸化膜２４を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ３が形成される。ゲート電極Ｇ３は図４９中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ３上に窒化膜３９が形成される。
【０１５１】
図５０に示すように、Ｓｉエピタキシャル層３において、ゲート電極Ｇ３下の領域がＮ型のボディ領域３ｂとなり、このボディ領域３ｂを挟んでＰ型のソース領域３ｓ、及びドレイン領域３ｄがそれぞれ形成される。
【０１５２】
なお、チャネル領域はゲート酸化膜２４下のＳｉエピタキシャル層３の上面内及び両側面内の領域となる。すなわち、ゲート電極Ｇ３はトライゲートとして機能する。
【０１５３】
そして、ボディ領域３ｂ、ドレイン領域３ｄ、ソース領域３ｓ、ゲート酸化膜２４及びゲート電極Ｇ３によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０１５４】
上述したように、実施の形態３の第１の態様では、Ｓｉエピタキシャル層３の上面内及び両側面内の領域をチャネル領域としている。したがって、Ｓｉエピタキシャル層３は下層の格子定数小さいＳｉＣエピタキシャル層２により圧縮応力がかかっている。
【０１５５】
このように、実施の形態３の第１の態様は、実施の形態１及び実施の形態２と同様、突出部２ｔ及びＳｉエピタキシャル層３が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２の突出部２ｔより１軸方向のチャネル長方向に他の軸方向より強く圧縮応力が発生する。このため、実施の形態３のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０１５６】
また、実施の形態３の第１の態様は、ゲート電極Ｇ３はトライゲート構造を呈しているため、ダブルゲート構造のゲート電極Ｇ２を採用した実施の形態１の第１の態様に比べ、Ｓｉエピタキシャル層３の上面をもチャネル領域とすることができる分、さらに電流駆動能力が向上する効果を奏する。
【０１５７】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【０１５８】
図５１〜図６２は実施の形態３の第１の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。なお、これらの図ではＰlanarトランジスタ部Ｒ１及びＦinトランジスタ部Ｒ２それぞれにおいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造する工程として説明する。また、これらの図は図４９のゲート電極Ｇ３の形成方向、Ｔ字状のＩ部分の方向（第２の方向）の断面構造を示している。
【０１５９】
まず、図５〜図１２で示した実施の形態１の第１の態様の製造方法と同様な過程を経て図５１で示す構造を得る。
【０１６０】
すなわち、図５１に示すように、Ｐlanarトランジスタ形成領域Ｒ１，Ｆinトランジスタ形成領域Ｒ２間が分離絶縁膜１１によって絶縁分離される。さらに、Ｐlanarトランジスタ形成領域Ｒ１において、ＰＭＯＳトランジスタ形成部Ｒ１ｐ，ＮＭＯＳトランジスタ形成部Ｒ１ｎ間が分離絶縁膜１１によって絶縁分離され、Ｆinトランジスタ形成領域Ｒ２において、ＰＭＯＳトランジスタ形成部Ｒ２ｐ，ＮＭＯＳトランジスタ形成部Ｒ２ｎ間が分離絶縁膜１１によって絶縁分離される構造を得る。
【０１６１】
そして、図５２に示すように、Ｐlanarトランジスタ形成領域Ｒ１上に写真製版技術を用いてパターニングされたレジスト１２を形成し、Ｆinトランジスタ形成領域Ｒ２の分離絶縁膜１１に対しドライエッチング処理を行いエッチバックして一部除去する。このときのエッチングした分離絶縁膜１１の上面は、実施の形態１及び実施の形態２と同様、ＳｉＣエピタキシャル層２とＳｉエピタキシャル層３とのＳｉＣ/Ｓｉ界面と同等程度にするのが望ましい。
【０１６２】
さらに、図５２に示すように、Ｆinトランジスタ形成領域Ｒ２における窒化膜９をドライエッチングよりに除去する。その後、ウエットエッチング処理によりＦinトランジスタ形成領域Ｒ２における酸化膜８も除去する。なお、ウエットエッチング処理で酸化膜８を除去するのは、Ｆinトランジスタ形成領域Ｒ２のＳｉエピタキシャル層３の上面にドライエッチングによるダメージを与えないためである。
【０１６３】
次に、図５３に示すように、Ｆinトランジスタ形成領域Ｒ２において、分離絶縁膜１１から露出したＳｉエピタキシャル層３及び７の上面上及び側面上にゲート酸化膜２４を形成する。この際、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、ＳｉＣ/Ｓｉ界面より分離絶縁膜１１の上面が下に位置する場合はさらにＳｉＣエピタキシャル層２の一部の側面上にもゲート酸化膜２４が形成される。その後、図５３に示すように、全面にポリシリコン層１３を堆積する。
【０１６４】
次に、図５４に示すように、ポリシリコン層１３に対してＣＭＰ処理を行い、Ｐlanarトランジスタ形成領域Ｒ１及びＦinトランジスタ形成領域Ｒ２の窒化膜９の形成高さまでポリシリコン層１３をエッチング除去する。したがって、Ｐlanarトランジスタ形成領域Ｒ１上のポリシリコン層１３は全て除去される。
【０１６５】
そして、図５５に示すように、全面に窒化膜３６を堆積した後、Ｆinトランジスタ形成領域Ｒ２上にパターニングされたレジスト１４を形成する。
【０１６６】
続いて、図５６に示すように、レジスト１４から露出したＰlanarトランジスタ形成領域Ｒ１の窒化膜３６及び窒化膜９を除去する。
【０１６７】
さらに、図５７に示すように、レジスト１４を除去した後、Ｐlanarトランジスタ形成領域Ｒ１の酸化膜８を除去する。
【０１６８】
そして、図５８に示すように、Ｐlanarトランジスタ形成領域Ｒ１のＳｉエピタキシャル層７の表面上に選択的に下敷き酸化膜２８を形成する。
【０１６９】
続いて、Ｐlanarトランジスタ形成領域Ｒ１にトランジスタ形成に必要な種々処理（ウェル形成用不純物注入や閾値電圧Ｖｔｈ調整のためのチャネルへの不純物注入）をＮＭＯＳ／ＰＭＯＳで区別して、写真製版工程とイオン注入工程を用いて行なう（図示せず）。その後、下敷き酸化膜２８を除去する。
【０１７０】
その後、図５９に示すように、Ｐlanarトランジスタ形成領域Ｒ１にゲート酸化膜２３を形成後、続いてポリシリコン層１５を全面に堆積する。
【０１７１】
そして、図６０に示すように、ポリシリコン層１５に対してＣＭＰ処理を行い、Ｆinトランジスタ形成領域Ｒ２の窒化膜３６の高さまでポリシリコン層１５を除去する。したがって、Ｐlanarトランジスタ形成領域Ｒ１におけるポリシリコン層１５の一部が残存する。
【０１７２】
次に、図６１に示すように、全面に窒化膜３７を堆積した後、写真製版技術を用いてパターニングされたレジスト１８を形成する。
【０１７３】
そして、図６２に示すように、レジスト１８をマスクとして、窒化膜３７，３６、ポリシリコン層１５，１３に対してドライエッチング処理を行う。その結果、Ｐlanarトランジスタ形成領域Ｒ１のＰＭＯＳトランジスタ形成部Ｒ１ｐ及びＮＭＯＳトランジスタ形成部Ｒ１ｎそれぞれにゲート電極Ｇ１が、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐ及びＮＭＯＳトランジスタ形成部Ｒ２ｎそれぞれにゲート電極Ｇ３が形成される。なお、窒化膜３６，３７の積層構造が図４９及び図５０で示した窒化膜３９に相当する。
【０１７４】
その後、ソース・ドレイン領域形成用の不純物導入処理等を行い、Ｐlanarトランジスタ形成領域Ｒ１にＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２をそれぞれ完成し、Ｆinトランジスタ形成領域Ｒ２にＰＭＯＳトランジスタＱ３１，ＮＭＯＳトランジスタＱ３２をそれぞれ完成する。
【０１７５】
その結果、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐに形成されるＰ型のＦｉｎＦＥＴとして図４９及び図５０で示した実施の形態３の第１の態様で示す構造を得ることができる。すなわち、図６２のゲート周辺領域Ａ３で示すＰＭＯＳトランジスタＱ２１が図４９及び図５０で示した実施の形態３の第１の態様となる。なお、図６２ではゲート電極Ｇ３の形状を簡略化して示している。
【０１７６】
（第２の態様）
図６３はこの発明の実施の形態３であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【０１７７】
同図に示すように、Ｓｉ基板１は一部に突出部１ｔを有している。この突出部１ｔは図６３中斜め縦方向（第１の方向）に延びて形成されている。Ｓｉ基板１の突出部１ｔ上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２は上記第１の方向に延びた一方向延在形状として形成されている。
【０１７８】
そして、ＳｉＣエピタキシャル層２上に選択的にＳｉエピタキシャル層３が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。また、突出部１ｔを除くＳｉ基板１上には分離絶縁膜２１がＳｉＣエピタキシャル層２の上面と同程度の高さで形成される。
【０１７９】
そして、図６３に示すように、第１の態様と同様に、Ｓｉエピタキシャル層３の上面及び両側面上にはゲート酸化膜２４が形成されいる。さらに、第１の態様と同様に、ゲート酸化膜２４を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ３が形成される。ゲート電極Ｇ３は図６３中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ３上に窒化膜３９が形成される。
【０１８０】
なお、実施の形態３の第２の態様においても、図５０で示した第１の態様と同様、Ｓｉエピタキシャル層３において、ゲート電極Ｇ３下の領域がＮ型のボディ領域となり、このボディ領域を挟んでＰ型のソース領域及びドレイン領域がそれぞれ形成される。
【０１８１】
なお、チャネル領域はゲート酸化膜２４下のＳｉエピタキシャル層３の上面内及び両側面内の領域となる。すなわち、ゲート電極Ｇ３はトライゲートとして機能する。
【０１８２】
そして、上述したボディ領域、ドレイン領域、ソース領域、ゲート酸化膜２４及びゲート電極Ｇ３によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０１８３】
実施の形態３の第２の態様は、第１の態様と同様、ＳｉＣエピタキシャル層２及びＳｉエピタキシャル層３が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２よりＳｉエピタキシャル層３に対して１軸方向のチャネル長方向に他の軸方向より強い圧縮応力Ｆ１が発生する。このため、第２の態様のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０１８４】
さらに、第２の態様では、ＳｉＣエピタキシャル層２全体が一方向延在形状とされる分、チャネル長方向により強く一軸ストレスをかけることができる分、第１の態様以上にトランジスタの駆動能力を向上させることができる効果を奏する。
【０１８５】
また、実施の形態３の第２の態様は、ゲート電極Ｇ３はトライゲート構造を呈しているため、ダブルゲート構造のゲート電極Ｇ２を採用した実施の形態１の第２の態様に比べ、さらに電流駆動能力が向上する。
【０１８６】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【０１８７】
図６４〜図７５は実施の形態３の第２の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。なお、これらの図ではＰlanarトランジスタ部Ｒ１及びＦinトランジスタ部Ｒ２それぞれにおいてＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを製造する工程として説明する。また、これらの図は図６３のゲート電極Ｇ３の形成方向、Ｔ字状のＩ部分の方向（第２の方向）の断面構造を示している。
【０１８８】
まず、図５〜図１１並びに図２４及び図２５で示した実施の形態１の第２の態様（図５〜図１１は実施の形態１の第１の態様と同じ処理）の製造方法と同様な課程を経て図６４で示す構造を得る。
【０１８９】
すなわち、図６４に示すように、Ｐlanarトランジスタ形成領域Ｒ１，Ｆinトランジスタ形成領域Ｒ２間が分離絶縁膜２１によって絶縁分離される。さらに、Ｐlanarトランジスタ形成領域Ｒ１において、ＰＭＯＳトランジスタ形成部Ｒ１ｐ，ＮＭＯＳトランジスタ形成部Ｒ１ｎ間が分離絶縁膜２１によって絶縁分離され、Ｆinトランジスタ形成領域Ｒ２において、ＰＭＯＳトランジスタ形成部Ｒ２ｐ，ＮＭＯＳトランジスタ形成部Ｒ２ｎ間が分離絶縁膜２１によって絶縁分離される構造を得る。
【０１９０】
そして、図６５に示すように、Ｐlanarトランジスタ形成領域Ｒ１上に写真製版技術を用いてパターニングされたレジスト１２を形成し、Ｆinトランジスタ形成領域Ｒ２の分離絶縁膜２１に対しドライエッチング処理を行いエッチバックして一部除去する。このときのエッチングした分離絶縁膜２１の上面は、実施の形態１及び実施の形態２と同様、ＳｉＣエピタキシャル層２とＳｉエピタキシャル層３とのＳｉＣ/Ｓｉ界面と同等程度にするのが望ましい。
【０１９１】
さらに、図６５に示すように、Ｆinトランジスタ形成領域Ｒ２における窒化膜９をドライエッチングよりに除去する。その後、ウエットエッチング処理によりＦinトランジスタ形成領域Ｒ２における酸化膜８も除去する。なお、ウエットエッチング処理で酸化膜８を除去するのは、Ｓｉエピタキシャル層３の上面にドライエッチングによるダメージを与えないためである。
【０１９２】
次に、図６６に示すように、Ｆinトランジスタ形成領域Ｒ２において、分離絶縁膜２１から露出したＳｉエピタキシャル層３及び７の上面上及び側面上にゲート酸化膜２４を形成する。この際、ＰＭＯＳトランジスタ形成部Ｒ２ｐにおいて、ＳｉＣ/Ｓｉ界面より分離絶縁膜２１の上面が下に位置する場合はさらにＳｉＣエピタキシャル層２の一部の側面上にもゲート酸化膜２４が形成される。その後、図６６に示すように、全面にポリシリコン層１３を堆積する。
【０１９３】
次に、図６７に示すように、ポリシリコン層１３に対してＣＭＰ処理を行い、Ｐlanarトランジスタ形成領域Ｒ１及びＦinトランジスタ形成領域Ｒ２の窒化膜９の形成高さまでポリシリコン層１３をエッチング除去する。したがって、Ｐlanarトランジスタ形成領域Ｒ１上のポリシリコン層１３は全て除去される。
【０１９４】
そして、図６８に示すように、全面に窒化膜３６を堆積した後、Ｆinトランジスタ形成領域Ｒ２上にパターニングされたレジスト１４を形成する。
【０１９５】
続いて、図６９に示すように、レジスト１４から露出したＰlanarトランジスタ形成領域Ｒ１の窒化膜３６及び窒化膜９を除去する。
【０１９６】
さらに、図７０に示すように、レジスト１４を除去した後、Ｐlanarトランジスタ形成領域Ｒ１の酸化膜８を除去する。
【０１９７】
そして、図７１に示すように、Ｐlanarトランジスタ形成領域Ｒ１のＳｉエピタキシャル層７の表面上に選択的に下敷き酸化膜２８を形成する。
【０１９８】
続いて、第１の態様と同様、Ｐlanarトランジスタ形成領域Ｒ１にトランジスタ形成に必要な種々処理をＮＭＯＳ／ＰＭＯＳで区別して、写真製版工程とイオン注入工程を用いて行なう（図示せず）。その後、下敷き酸化膜２８を除去する。
【０１９９】
その後、図７２に示すように、Ｐlanarトランジスタ形成領域Ｒ１にゲート酸化膜２３を形成後、続いてポリシリコン層１５を全面に堆積する。
【０２００】
そして、図７３に示すように、ポリシリコン層１５に対してＣＭＰ処理を行い、Ｆinトランジスタ形成領域Ｒ２の窒化膜３６の高さまでポリシリコン層１５を除去する。したがって、Ｐlanarトランジスタ形成領域Ｒ１におけるポリシリコン層１５の一部が残存する。
【０２０１】
次に、図７４に示すように、全面に窒化膜３７を堆積した後、写真製版技術を用いてパターニングされたレジスト１８を形成する。
【０２０２】
そして、図７５に示すように、レジスト１８をマスクとして、窒化膜３７，３６、ポリシリコン層１５，１３に対してドライエッチングを行う。その結果、Ｐlanarトランジスタ形成領域Ｒ１のＰＭＯＳトランジスタ形成部Ｒ１ｐ及びＮＭＯＳトランジスタ形成部Ｒ１ｎそれぞれにゲート電極Ｇ１が、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐ及びＮＭＯＳトランジスタ形成部Ｒ２ｎそれぞれにゲート電極Ｇ３が形成さる。なお、窒化膜３６，３７の積層構造が図６３で示した窒化膜３９に相当する。
【０２０３】
その後、ソース・ドレイン領域形成用の不純物導入処理等を行い、Ｐlanarトランジスタ形成領域Ｒ１にＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２を、Ｆinトランジスタ形成領域Ｒ２にそれぞれＰＭＯＳトランジスタＱ３１，ＮＭＯＳトランジスタＱ３２をそれぞれ完成する。
【０２０４】
その結果、Ｆinトランジスタ形成領域Ｒ２のＰＭＯＳトランジスタ形成部Ｒ２ｐに形成されるＰ型のＦｉｎＦＥＴとして図６３で示した実施の形態３の第２の態様で示す構造を得ることができる。すなわち、図７５のゲート周辺領域Ａ４で示すＰＭＯＳトランジスタＱ２１が図６３で示した実施の形態３の第２の態様となる。なお、図７５ではゲート電極Ｇ３の形状を簡略化して示している。
【０２０５】
＜実施の形態４＞
（第１の態様）
図７６はこの発明の実施の形態４であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。図７７は図７６の断面Ｃ４における断面構造を示す断面図である。
【０２０６】
これらの図に示すように、Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２はその一部に突出部２ｔを有している。この突出部２ｔは図７６中縦方向（第１の方向）に延びた一方向延在形状として形成されている。
【０２０７】
そして、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成されている。Ｓｉエピタキシャル層３も上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。また、突出部２ｔを除くＳｉＣエピタキシャル層２上には分離絶縁膜１１が突出部２ｔの上面と同程度の高さで形成される。さらに、Ｓｉエピタキシャル層３上に上記第１の方向に延びてＳｉＣ層２２が形成される。すなわち、ＳｉＣ層２２も一方向延在形状を呈している。
【０２０８】
そして、図７６及び図７７に示すように、ＳｉＣ層２２の上面上並びにＳｉＣ層２２及びＳｉエピタキシャル層３の両側面上にはゲート酸化膜２４が形成されている。さらに、これらゲート酸化膜２４を介して、ＳｉＣ層２２の上面上並びにＳｉＣエピタキシャル層２及びＳｉＣ層２２の側面上にゲート電極Ｇ３が形成される。ゲート電極Ｇ３は図７６中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ３上に窒化膜３９が形成される。
【０２０９】
図７７に示すように、Ｓｉエピタキシャル層３及びＳｉＣ層２２において、ゲート電極Ｇ２下の領域がＮ型のボディ領域３ｂ及び２２ｂとなり、このボディ領域３ｂを挟んでＰ型のソース領域３ｓ及び２２ｓ並びにドレイン領域３ｄ及び２２ｄがそれぞれ形成される。
【０２１０】
なお、ゲート酸化膜２４下において、ＳｉＣ層２２の上面内の領域、及びＳｉエピタキシャル層３及びＳｉＣ層２２の両側面内の領域がチャネル領域となる。すなわち、ゲート電極Ｇ３はトライゲートとして機能する。
【０２１１】
そして、ボディ領域３ｂ及び２２ｂ、ドレイン領域３ｄ及び２２ｄ、ソース領域３ｓ及び２２ｄ、ゲート酸化膜２４並びにゲート電極Ｇ３によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０２１２】
上述したように、実施の形態４の第１の態様では、ＳｉＣ層２２の上面内及びＳｉＣ層２２及びＳｉエピタキシャル層３の両側面内の領域をチャネル領域としている。したがって、Ｓｉエピタキシャル層３は下層及び上層の格子定数小さいＳｉＣエピタキシャル層２及びＳｉＣ層２２それぞれにより圧縮応力がかかっている。
【０２１３】
したがって、実施の形態４の第１の態様は、実施の形態２と同様、突出部２ｔ、Ｓｉエピタキシャル層３及びＳｉＣ層２２が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２の突出部２ｔ及び上方のＳｉＣ層２２よりＳｉエピタキシャル層３に対して１方向のチャネル長方向の圧縮応力Ｆ１が他の方向軸より強く発生する。このため、実施の形態４のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０２１４】
さらに、ＳｉＣエピタキシャル層２に加え、ＳｉＣ層２２からの圧縮応力Ｆ１が加わる分、更なるホール移動度向上によって実施の形態３以上にトランジスタの電流駆動能力を向上を図ることができる。
【０２１５】
また、実施の形態４の第１の態様は、ゲート電極Ｇ３はトライゲート構造を呈しているため、ダブルゲート構造のゲート電極Ｇ２を採用した実施の形態２の第１の態様に比べ、さらに電流駆動能力が向上する。
【０２１６】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【０２１７】
なお、実施の形態４の第１の態様であるＰ型のＦｉｎＦＥＴの製造方法は、以下の点を除き、図５〜図１２及び図５１〜図６２で示した実施の形態３の第１の態様と同様な処理を経て行われる。以下、異なる点のみ述べる。
【０２１８】
実施の形態３の第１の態様の製造方法で、図６で示す工程において、Ｓｉエピタキシャル層３の形成後、Ｓｉエピタキシャル層３上にさらにエピタキシャル成長法によりＳｉＣ層２２を形成する。そして、このＳｉＣ層２２上に酸化膜４を堆積する。
【０２１９】
（第２の態様）
図７８はこの発明の実施の形態４であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【０２２０】
同図に示すように、Ｓｉ基板１は一部に突出部１ｔを有している。この突出部１ｔは図７８中縦方向（第１の方向）に延びて形成されている。Ｓｉ基板１の突出部１ｔ上にＳｉＣエピタキシャル層２が形成される。ＳｉＣエピタキシャル層２は全体が上記第１の方向に延びた一方向延在形状として形成されている。
【０２２１】
そして、ＳｉＣエピタキシャル層２上に選択的にＳｉエピタキシャル層３が形成されている。Ｓｉエピタキシャル層３も全体が上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。また、突出部１ｔを除くＳｉ基板１上には分離絶縁膜２１がＳｉＣエピタキシャル層２の上面と同程度の高さで形成される。さらに、Ｓｉエピタキシャル層３上に上記第１の方向に延びて一方向延在形状のＳｉＣ層２２が形成される。
【０２２２】
そして、図７８に示すように、第１の態様と同様に、ＳｉＣ層２２の上面上Ｓｉエピタキシャル層３及びＳｉＣ層２２の両側面上にはゲート酸化膜２４が形成されている。さらに、第１の態様と同様に、ゲート酸化膜２４を介して、ＳｉＣ層２２の上面上並びにＳｉエピタキシャル層３及びＳｉＣ層２２の側面上にゲート電極Ｇ３が形成される。ゲート電極Ｇ３は図７８中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。このゲート電極Ｇ３上に窒化膜３９が形成される。
【０２２３】
なお、実施の形態４の第２の態様においても、図７７で示した第１の態様と同様、Ｓｉエピタキシャル層３及びＳｉＣ層２２において、ゲート電極Ｇ３下の領域がＮ型のボディ領域となり、このボディ領域を挟んでＰ型のソース領域及びドレイン領域がそれぞれ形成される。
【０２２４】
なお、チャネル領域はゲート酸化膜２４下のＳｉＣ層２２の上面内並びにＳｉエピタキシャル層３及びＳｉＣ層２２の両側面内の領域となる。すなわち、ゲート電極Ｇ３はトライゲートとして機能する。
【０２２５】
そして、上述したボディ領域、ドレイン領域、ソース領域、ゲート酸化膜２４及びゲート電極Ｇ３によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０２２６】
実施の形態４の第２の態様は、第１の態様と同様、ＳｉＣエピタキシャル層２、Ｓｉエピタキシャル層３及びＳｉＣ層２２が一方向延在形状として加工された際、下方のＳｉＣエピタキシャル層２及び上方のＳｉＣ層２２よりＳｉエピタキシャル層３に対して１方向のチャネル長方向の圧縮応力Ｆ１が他の方向軸より強く発生する。このため、第２の態様のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０２２７】
加えて、第２の態様では、ＳｉＣエピタキシャル層２全体が一方向延在形状とされる分、チャネル長方向により強く一軸ストレスをかけることができる分、第１の態様以上にトランジスタの駆動能力を向上させることができる効果を奏する。
【０２２８】
さらに、ＳｉＣエピタキシャル層２に加え、ＳｉＣ層２２からの圧縮応力Ｆ１が加わる分、更なるホール移動度向上によって実施の形態３以上にトランジスタの電流駆動能力を向上を図ることができる。
【０２２９】
また、実施の形態４の第２の態様は、ゲート電極Ｇ３はトライゲート構造を呈しているため、ダブルゲート構造のゲート電極Ｇ２を採用した実施の形態２の第２の態様に比べ、さらに電流駆動能力が向上する。
【０２３０】
加えて、バルク基板に形成されるＦｉｎＦＥＴで問題であったショートチャネル特性も、ＳｉとＳｉＣとのバンドギャップの違いからポテンシャルバリアがあるため抑制され、また、上記バンドギャップの違いに伴い接合リーク低減を図ることができる。
【０２３１】
なお、実施の形態４の第２の態様であるＰ型のＦｉｎＦＥＴの製造方法は、以下の点を除き、図５〜図１２及び図５４〜図７５で示した実施の形態３の第２の態様と同様な処理を経て行われる。以下、異なる点のみ述べる。
【０２３２】
実施の形態３の第２の態様の製造方法（第１の態様と同じ工程部分）で、図６で示す工程において、Ｓｉエピタキシャル層３の形成後、Ｓｉエピタキシャル層３上にさらにエピタキシャル成長法によりＳｉＣ層２２を形成する。そして、このＳｉＣ層２２上に酸化膜４を堆積する。
【０２３３】
＜変形例＞
実施の形態３（第１及び第２の態様）及び実施の形態４（第１及び第２の態様）の変形例として、ＰＭＯＳトランジスタ形成部Ｒ２ｐに形成されるＰ型のＦｉｎＦＥＴのソース・ドレイン領域に隣接して、少なくともＳｉエピタキシャル層３の側面上にＳｉＧｅ層を形成した構造が考えられる。なお、製造方法においては、図４１〜図４８で示した製造工程と同様に行われる。
【０２３４】
＜実施の形態５＞
図７９はこの発明の実施の形態５であるＰ型のＦｉｎＦＥＴの斜視断面構造を示す説明図である。図８０は図７９の断面Ｃ５における断面構造を示す断面図である。
【０２３５】
これらの図に示すように、支持基板４１上に埋め込み酸化膜４２が形成され、埋め込み酸化膜４２上にＳｉからなるＳＯＩ層４３（シリコン層）が形成される。すなわち、実施の形態５は支持基板４１、埋め込み酸化膜４２及びＳＯＩ層４３からなるＳＯＩ基板上にＰ型のＦｉｎＦＥＴを形成している。すなわち、半導体基体として最上部にＳＯＩ層４３を有するＳＯＩ基板を採用している。
【０２３６】
ＳＯＩ層４３は図７９中縦方向（第１の方向）に延びた一方向延在形状として形成されている。ＳＯＩ層４３上に第１の方向に沿ってエピタキシャルＳｉＣ層４４が一方向延在形状として形成される。
【０２３７】
そして、エピタキシャルＳｉＣ層４４上に選択的にエピタキシャルＳｉ層４５が形成されている。エピタキシャルＳｉ層４５も上記第１の方向に延びた一方向延在形状として形成され、上面及び側面を有している。
【０２３８】
そして、図７９及び図８０に示すように、エピタキシャルＳｉ層４５の上面上並びにＳＯＩ層４３、エピタキシャルＳｉＣ層４４及びエピタキシャルＳｉ層４５の両側面上にはゲート酸化膜２４が形成されている。さらに、ゲート酸化膜２４を介して、エピタキシャルＳｉ層４５の上面上及び側面上にゲート電極Ｇ３が形成される。ゲート電極Ｇ３は図７９中横方向（第２の方向）に延在して形成され、平面形状がＴ字状となっている。
【０２３９】
図８０に示すように、ＳＯＩ層４３、エピタキシャルＳｉＣ層４４及びエピタキシャルＳｉ層４５からなる積層構造において、ゲート電極Ｇ３下の領域がＮ型のボディ領域４６ｂとなり、このボディ領域４６ｂを挟んでＰ型のソース領域４６ｓ、及びドレイン領域４６ｄがそれぞれ形成される。
【０２４０】
なお、チャネル領域はゲート酸化膜２４下のエピタキシャルＳｉ層４５の上面内及び上記積層構造の両側面内の領域となる。すなわち、ゲート電極Ｇ３はトライゲートとして機能する。
【０２４１】
そして、ボディ領域４６ｂ、ドレイン領域４６ｄ、ソース領域４６ｓ、ゲート酸化膜２４及びゲート電極Ｇ３によりＰＭＯＳ構成のＦｉｎＦＥＴを構成する。
【０２４２】
上述したように、実施の形態５では、エピタキシャルＳｉ層４５の上面内及び上記積層構造の両側面内の領域をチャネル領域としている。したがって、エピタキシャルＳｉ層４５（ＳＯＩ層４３）は下層の格子定数小さいエピタキシャルＳｉＣ層４４により圧縮応力がかかっている。
【０２４３】
図８１及び図８２はエピタキシャルＳｉＣ層４４よるエピタキシャルＳｉ層４５への圧縮応力のかかり方を示す説明図である。
【０２４４】
図８１に示すように、エピタキシャルＳｉＣ層４４及びエピタキシャルＳｉ層４５が２方向に比較的広い平面領域を有する段階では２方向（第１及び第２の方向）の圧縮応力Ｆ１，Ｆ２がエピタキシャルＳｉ層４５に働く。
【０２４５】
一方、図８２に示すように、エピタキシャルＳｉＣ層４４及びエピタキシャルＳｉ層４５が一方向延在形状として加工された段階で、エピタキシャルＳｉ層４５は第１の方向に延在した形状となるため、エピタキシャルＳｉＣ層４４より１軸方向の圧縮応力Ｆ１が他の軸より強いエピタキシャルＳｉ層４５に働くことになる。
【０２４６】
このように、実施の形態５は、エピタキシャルＳｉＣ層４４及びエピタキシャルＳｉ層４５が一方向延在形状として加工された際、下方のエピタキシャルＳｉＣ層４４よりＳｉエピタキシャル層３に対して１軸方向のチャネル長方向の圧縮応力Ｆ１が他の軸より強く発生する。このため、実施の形態５のＦｉｎＦＥＴは、ホール移動度が向上し、トランジスタの駆動能力を向上させることができる。
【０２４７】
加えて、実施の形態５は、ＳＯＩ基板上にＦｉｎＦＥＴを形成することにより、バルク基板を用いた実施の形態１〜実施の形態４に比べ、一方向延在形状下には埋め込み酸化膜４２が存在するため、ショートチャネル特性や接合リークを激減することができる効果を奏する。
【０２４８】
（他の態様）
図７９及び図８０で示した構造は、基本的に実施の形態３の構造をＳＯＩ基板上に形成した構造であり、実施の形態３と同様な効果を奏する。同様にして、図８３に示すように、実施の形態１の構造をＳＯＩ基板上に形成したり、図８４に示すように、実施の形態２の構造をＳＯＩ基板上に形成したり、図８５に示すように、実施の形態４の構造をＳＯＩ基板上に形成することも可能である。これらの構造を採用しても、上述した実施の形態５の効果に加え、実施の形態１，実施の形態２及び実施の形態４で説明した効果も同様にそうする。
【０２４９】
なお、図８３〜図８５についての説明は同一符号を付して説明を省略する。また、図８４及び図８５で示すＳｉＣ層４７は実施の形態２及び実施の形態４のＳｉＣ層２２に相当する。
【０２５０】
また、上述した図面は、実施の形態１〜実施の形態４それぞれの第２の態様の構造として示したが、ＳＯＩ層４３の膜厚が十分厚ければ、実施の形態１〜実施の形態４それぞれの第１の態様の構造で形成することも勿論可能である。
【０２５１】
また、変形例としてソース・ドレイン領域上にＳｉＧｅ層を形成する構造も勿論考えられる。
【０２５２】
なお、実施の形態５の製造方法は、Ｓｉ基板１がＳＯＩ基板（支持基板４１，埋め込み酸化膜４２及びＳＯＩ層４３）に置き換わる点を除き、実施の形態１〜実施の形態４の製造方法と同様である。
【産業上の利用可能性】
【０２５３】
本発明はＦｉｎＦＥＴを用いたデバイス全般に適用可能である。
【図面の簡単な説明】
【０２５４】
【図１】この発明の実施の形態１であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。
【図２】図１の所定断面における断面構造を示す断面図である。
【図３】実施の形態１においてＳｉＣエピタキシャル層よるＳｉエピタキシャル層への圧縮応力のかかり方を示す説明図である。
【図４】実施の形態１においてＳｉＣエピタキシャル層よるＳｉエピタキシャル層への圧縮応力のかかり方を示す説明図である。
【図５】実施の形態１の第１の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。
【図６】実施の形態１の第１の態様の製造方法を示す断面図である。
【図７】実施の形態１の第１の態様の製造方法を示す断面図である。
【図８】実施の形態１の第１の態様の製造方法を示す断面図である。
【図９】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１０】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１１】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１２】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１３】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１４】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１５】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１６】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１７】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１８】実施の形態１の第１の態様の製造方法を示す断面図である。
【図１９】実施の形態１の第１の態様の製造方法を示す断面図である。
【図２０】実施の形態１の第１の態様の製造方法を示す断面図である。
【図２１】実施の形態１の第１の態様の製造方法を示す断面図である。
【図２２】実施の形態１の第１の態様の製造方法を示す断面図である。
【図２３】この発明の実施の形態１であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【図２４】実施の形態１の第２の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。
【図２５】実施の形態１の第２の態様の製造方法を示す断面図である。
【図２６】実施の形態１の第２の態様の製造方法を示す断面図である。
【図２７】実施の形態１の第２の態様の製造方法を示す断面図である。
【図２８】実施の形態１の第２の態様の製造方法を示す断面図である。
【図２９】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３０】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３１】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３２】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３３】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３４】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３５】実施の形態１の第２の態様の製造方法を示す断面図である。
【図３６】この発明の実施の形態２であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。
【図３７】図３６の所定断面における断面構造を示す断面図である。
【図３８】実施の形態２におけるＳｉＣエピタキシャル層よるＳｉエピタキシャル層への圧縮応力のかかり方を示す説明図である。
【図３９】実施の形態２におけるＳｉＣエピタキシャル層よるＳｉエピタキシャル層への圧縮応力のかかり方を示す説明図である。
【図４０】この発明の実施の形態２であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【図４１】実施の形態１及び実施の形態２の変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４２】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４３】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４４】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４５】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４６】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４７】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４８】変形例の製造方法を斜視断面構造で模式的に示す説明図である。
【図４９】この発明の実施の形態３であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。
【図５０】図４９の所定断面における断面構造を示す断面図である。
【図５１】実施の形態３の第１の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。
【図５２】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５３】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５４】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５５】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５６】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５７】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５８】実施の形態３の第１の態様の製造方法を示す断面図である。
【図５９】実施の形態３の第１の態様の製造方法を示す断面図である。
【図６０】実施の形態３の第１の態様の製造方法を示す断面図である。
【図６１】実施の形態３の第１の態様の製造方法を示す断面図である。
【図６２】実施の形態３の第１の態様の製造方法を示す断面図である。
【図６３】この発明の実施の形態３であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【図６４】実施の形態３の第２の態様であるＰ型のＦｉｎＦＥＴの製造方法を示す断面図である。
【図６５】実施の形態３の第２の態様の製造方法を示す断面図である。
【図６６】実施の形態３の第２の態様の製造方法を示す断面図である。
【図６７】実施の形態３の第２の態様の製造方法を示す断面図である。
【図６８】実施の形態３の第２の態様の製造方法を示す断面図である。
【図６９】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７０】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７１】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７２】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７３】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７４】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７５】実施の形態３の第２の態様の製造方法を示す断面図である。
【図７６】この発明の実施の形態４であるＰ型のＦｉｎＦＥＴの第１の態様の斜視断面構造を示す説明図である。
【図７７】図７６の所定断面における断面構造を示す断面図である。
【図７８】この発明の実施の形態４であるＰ型のＦｉｎＦＥＴの第２の態様の斜視断面構造を示す説明図である。
【図７９】この発明の実施の形態５であるＰ型のＦｉｎＦＥＴの斜視断面構造を示す説明図である。
【図８０】図７９の所定断面における断面構造を示す断面図である。
【図８１】実施の形態５においてエピタキシャルＳｉＣ層よるエピタキシャルＳｉ層への圧縮応力のかかり方を示す説明図である。
【図８２】実施の形態５においてエピタキシャルＳｉＣ層よるエピタキシャルＳｉ層への圧縮応力のかかり方を示す説明図である。
【図８３】実施の形態５の他の態様を示す説明図である。
【図８４】実施の形態５の他の態様を示す説明図である。
【図８５】実施の形態５の他の態様を示す説明図である。
【符号の説明】
【０２５５】
１  Ｓｉ基板、２  ＳｉＣエピタキシャル層、３  Ｓｉエピタキシャル層、３ｂ，２２ｂ  ボディ領域、３ｄ，２２ｄ，４６ｄ  ドレイン領域、３ｓ，２２ｓ，４６ｓ  ソース領域、８  酸化膜、９，１９，３９  窒化膜、１１  分離絶縁膜、２０  ゲート酸化膜、２１  分離絶縁膜、２２，４７  ＳｉＣ層、２４  ゲート絶縁膜、２５  選択ＳｉＧｅエピタキシャル層、４１  支持基板、４２  埋め込み酸化膜、４３  ＳＯＩ層、４４  エピタキシャルＳｉＣ層、４５  エピタキシャルＳｉ層、Ｇ１〜Ｇ３  ゲート電極。
【図１】
2010093012.tif 000003
【図２】
2010093012.tif 000004
【図３】
2010093012.tif 000005
【図４】
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【図５】
2010093012.tif 000007
【図６】
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【図７】
2010093012.tif 000009
【図８】
2010093012.tif 000010
【図９】
2010093012.tif 000011
【図１０】
2010093012.tif 000012
【図１１】
2010093012.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2010093012.tif 000020
【図１９】
2010093012.tif 000021
【図２０】
2010093012.tif 000022
【図２１】
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【図２２】
2010093012.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2010093012.tif 000028
【図２７】
2010093012.tif 000029
【図２８】
2010093012.tif 000030
【図２９】
2010093012.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2010093012.tif 000037
【図３６】
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【図３７】
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【図３８】
2010093012.tif 000040
【図３９】
2010093012.tif 000041
【図４０】
2010093012.tif 000042
【図４１】
2010093012.tif 000043
【図４２】
2010093012.tif 000044
【図４３】
2010093012.tif 000045
【図４４】
2010093012.tif 000046
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
2010093012.tif 000078
【図７７】
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【図７８】
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【図７９】
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【図８０】
2010093012.tif 000082
【図８１】
2010093012.tif 000083
【図８２】
2010093012.tif 000084
【図８３】
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【図８４】
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【図８５】
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