(57)【要約】【課題】L&Sパターンが解像限界に近付くと、幅広パターンに隣接した微細パターンが倒壊する現象が観測された。【解決手段】幅広パターンに隣接した微細パターンの光強度コントラストが低下することを考慮して、微細パターンに対する光強度コントラストの低下を軽減するパターン処理を施した半導体装置が得られる。具体的には、微細パターンを幅広パターンから離隔したり、微細パターンに付随した幅広パターンを形成する。更に、微細パターンと幅広パターンとの間のパターン明部領域を狭くするようなパターンを配置しても良い。【選択図】図１
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【特許請求の範囲】
【請求項１】
幅Lの複数のラインパターンが所定のピッチで配列されたL&S（ラインアンドスペース）パターンを有する半導体装置であって、幅Lよりも広い幅を有する第１の幅広パターンと近接対向する幅Lの第１のラインパターンを有し、少なくとも前記第１のラインパターンの一端は、前記第１のラインパターンが延在する方向に前記第１の幅広パターンに近接して配置され、前記幅Lよりも広い幅を有する第２の幅広パターンに接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、前記第２の幅広パターンは、前記第１の幅広パターンから所定の間隔だけ離隔して配置されており、前記所定の間隔は、前記第１の幅広パターンによる前記第１のラインパターンに対する光強度コントラストの低下を軽減できる間隔であることを特徴とする半導体装置。
【請求項３】
幅Lの複数のラインパターンが所定のピッチで配列されたL&Sパターンを有する半導体装置であって、幅Lよりも広い幅を有する第１の幅広パターンと近接対向する幅Lの第１のラインパターンを有し、第１の幅広パターンと前記第１のラインパターンを分離するパターン明部が接続されたパターン明部領域を狭くするように配置されたパターンを有することを特徴とする半導体装置。
【請求項４】
幅Lの複数のラインパターンが所定のピッチP1で配列されたL&Sパターンを有する半導体装置であって、前記L&Sパターンの近傍にLより広い幅を有する複数のパターンが他のピッチP2で配列されており、P2=ｎP1としたときにｎは２でないことを特徴とする半導体装置。
【請求項５】
請求項４において、前記ｎは３であることを特徴とする半導体装置。
【請求項６】
請求項４又は５において、前記ピッチＰ1で配列された前記ラインパターンは、前記広い幅を有する前記パターンよりも短いことを特徴とする半導体装置。
【請求項７】
光強度コントラストの低下が予測されるパターン位置を特定しておき、当該パターン位置に、前記光強度コントラストの低下を軽減する処理を施すことを特徴とするパターン形成方法。
【請求項８】
請求項７において、前記光強度コントラストの低下が予測されるパターン位置は、幅広パターンに挟まれた当該幅広パターンより幅の狭いラインパターンであり、当該幅の狭いラインパターンは、前記幅広パターンで挟まれた部分には配置しないように形成されていることを特徴とするパターン形成方法。
【請求項９】
請求項７において、前記光強度コントラストの低下が予測されるパターン位置は、幅広パターンに挟まれた当該幅広パターンより幅の狭いラインパターンであり、当該幅の狭いラインパターンは、前記幅広パターンで挟まれた部分を通過して当該幅の狭いラインパターンよりも幅広のパターンに接続するように形成されていることを特徴とするパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はDRAM等の半導体装置、及び半導体装置におけるパターン形成方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造技術の進歩、特に微細加工技術の分野の進歩はめざましくDRAM製品ではライン幅50nm前後のデバイスが量産されつつある。
【０００３】
微細化の先端技術の一つとして解像限界に近い線幅による微細なラインパターンが配列されたL&Sパターンのパターン転写技術があるが、線幅が微細になるにつれてレジストの形状の悪化がいちじるしくパターン倒壊やエッチング工程でのパターン欠陥が重大な問題となっている。
【０００４】
微細L&Sパターンにかかわるパターン倒壊の対策技術として特許文献１に記載された技術がある。
【０００５】
特許文献１では、微細L&Sパターンをパターン転写するために挿入したL&Sダミーパターンの端部におけるパターン倒壊防止のためにダミーパターンの端部と他のダミーパターンとを共有ダミーパターンで接続する技術が開示されている。
【０００６】
【特許文献１】特開２００６−２３５０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、微細化が進むにつれてラインパターンの端部におけるパターン倒壊よりもむしろラインパターンの他の部分でのパターン倒壊の問題が顕著になってきている。例えば、微細なラインパターンに幅広パターンが近接している場合、ラインパターンの先端部よりも幅広パターンに対向した部分でパターン倒壊が発生することがしばしば確認された。
【０００８】
このようなパターン倒壊は、リソグラフィ工程でのフォーカスマージンなど製造プロセスマージンを狭めているという問題がある。このように、微細なL&Sパターン自身よりもそれに付随するパターン配置、特に、微細ではあるものの解像限界に近いL&S（ラインアンドスペース）パターンの線幅よりは広い幅を有するような幅広パターン自身の配置や、そのパターンの周囲のパターン配置が製造プロセスマージンを左右する問題となってきている。
【０００９】
本発明者等の実験によれば、例えば、図７に示すように、幅広パターンによって挟まれた微細なラインパターンが存在するようなパターンについて、一般的な手法を用いてOPC処理を施し、露光後所望のパターン寸法になるようにマスクパターンを最適化した後、製造マージンを評価する目的でリソグラフィシミュレーションを実施すると、図８のような結果が得られた。即ち、幅広パターンに挟まれた微細なラインパターンが細くなるという結果が得られた。
【００１０】
この場合、L&Sパターン領域の微細なラインパターンのライン幅および間隔は50nmであり、シミュレーション条件は、輪帯照明、ポリゴン部の光の透過率が6%で、位相が180度反転するハーフトーンマスクであり、光の波長は193nmのArFを用いている。リソグラフィシミュレーションは、ウェハのイメージを光強度分布で表しており、ある閾値で定められた等高線をリソグラフィ後の形状としている。
【００１１】
倒れそうなパターンを見つけるため、露光量を上げた状態に閾値を設定し、シミュレーションを実施したのが、図８である。実際にパターン転写したところラインパターンは幅広パターンにはさまれた部分でパターン倒壊をおこした。
【課題を解決するための手段】
【００１２】
本発明者等の研究によれば、解像限界に近いパターン、特に、L&Sパターンを安定にパターン転写する条件を用いた場合、微細なラインパターンに幅の広いパターンに近接対向している領域ではL&Sパターン領域に比較して幅の広いパターンが近接対向しているラインパターン近傍は光強度コントラストが著しく低下するためにレジスト形状が悪化し、パターン倒壊やレジスト残膜厚の不足に起因するエッチング工程でのパターン欠陥が発生することが判明した。
【００１３】
この問題はArF 液浸露光など60nm以下の線幅のL&Sパターンを有するチップの製造プロセスで顕在化してきており、60nmを超える線幅のものではほとんど問題となることはなかった。
【００１４】
本発明によれば、光強度コントラストの低下が予測されるパターン、特に、ラインパターンに接続或いは近接して、光強度コントラストを維持するための処理を施した半導体装置が得られる。
【００１５】
具体的には、本発明の第１の態様によれば、幅Lの複数のラインパターンが所定のピッチで配列されたL&S（ラインアンドスペース）パターンを有する半導体装置であって、幅Lよりも広い幅を有する第１の幅広パターンと近接対向する幅Lの第１のラインパターンを有し、少なくとも前記第１のラインパターンの一端は前記第１のラインパターンが延在する方向に近接して配置された幅Lよりも広い幅を有する第２の幅広パターンに接続されていることを特徴とする半導体装置が得られる。
【００１６】
本発明の第２の態様によれば、幅Lの複数のラインパターンが所定のピッチで配列されたL&Sパターンを有する半導体装置であって、幅Lよりも広い幅を有する第１の幅広パターンと近接対向する幅Lの第１のラインパターンを有し、第１の幅広パターンと前記第１のラインパターンを分離するパターン明部が接続されたパターン明部領域を狭くするように配置されたパターンを有することを特徴とする半導体装置が得られる。
【００１７】
本発明の第３の態様によれば、幅Lの複数のラインパターンが所定のピッチP1で配列されたL&Sパターンを有する半導体装置であって、前記L&Sパターンの近傍にLより広い幅を有する複数のパターンが他のピッチP2で配列されており、P2=ｎP1としたときにｎは２でないことを特徴とする半導体装置が得られる。
【発明の効果】
【００１８】
本発明では、L&Sパターンにおける光強度コントラストを維持するためのパターン処理を施しているため、光強度コントラストの低下を防止することができ、幅広パターンに挟まれた微細なラインパターン等の倒壊を防止できる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図７に例示したパターンに対して、図１に示すようなパターンを用いると格段に製造プロセスマージンを改善することができた。実際、DOF=0nmであったものが、DOF=150nmへ改善した。
【００２０】
図１はDRAMチップのメモリセルアレイの端の部分を拡大した図でワード線を構成するゲート電極パターンを示している。５０nmのライン幅、５０nmの間隔で配列されたL&Sパターン領域が、メモリセルアレイ領域に配置されている。また、メモリセルアレイ領域に隣接する領域に他の金属配線層と接続するための幅150nmのパターン、すなわちライン幅５０nmよりも幅の広いパターンがピッチ３００nmで配列されている。幅の広いパターンのピッチはL&Sパターン領域のピッチ１００nmに対して３倍の値である。即ち、図４された例では、図７と比較しても明らかな通り、１００ｎｍのピッチで配列されたラインパターンの終端部は、幅広のパターンに挟まれた部分には、配置されていない。即ち、幅の広いパターンを有しない幅の狭いラインパターンは、幅の広いパターンを有するラインパターンに比較して短くなるように構成されている。このように、光強度コントラストの低下が予測される幅広のパターンに隣接した微細パターンを幅広のパターンから遠ざけるような回避処理を施すことによって、微細パターンにおける光強度コントラストの低下を軽減することができる。
【００２１】
上記したパターンをシリコン基板にパターン転写する場合には微細なL&Sパターンに有利な輪帯照明、ArF液浸を用いた。レジストはアクリル系レジストを含む多層レジストを用い、トップには液浸対応のコート層を用いている。
【００２２】
微細なL&Sパターンの近傍で幅広のパターンと微細なパターンとを混在させると微細なパターン近傍の光強度コントラストが低下するため幅広パターンについても繰り返しパターンとし、微細なパターンとの混在を回避することで充分な製造プロセスマージンを確保することができる。繰り返しL&Sパターンは、決まった方向にしか回折光が発生しないので、2光束干渉による効果が大きくフォーカスマージンは広い。
【００２３】
ただし、微細なL&Sパターンのピッチの２倍のピッチの配列は、マスク透過後の光の回折角が1/2になり、解像にあまり寄与しない余計な光である高次の回折光がレンズの縁から入射してしまうため、フォーカスマージンが極端に狭くなるので好ましくない。このため、図１では、幅Lの複数のラインパターンが所定のピッチP1で配列されたL&Sパターンが設けられており、前記L&Sパターンの近傍にLより広い幅を有する複数のパターンが他のピッチP2で配列されている場合、P2=ｎP1としたときにｎは２とはならないように、（即ち、図１ではｎ＝３となるように、）幅広パターンのピッチP2が選択されていることが分かる。
【００２４】
（第２の実施形態）
同様に図７に例示したパターンに対して図２に示すパターンにしても広い製造プロセスマージンが得られる。150nm幅の広い第１の幅広パターン１１にはさまれ、50nm間隔で隣接対向している幅50nmのラインパターン(第１のラインパターン)１３の一端を延長してその端部を幅の広い第２の幅広パターン１５と接続している。また、第１のラインパターン１３はL&Sパターンを構成するラインパターンを延長したパターンであって、ラインパターンの他端は微細なL&Sパターンに接続されている。このパターンのシミュレーション結果を図３に示す。幅の広いパターンにはさまれ隣接対向している部分の最小幅の値は格段に改善しているのがわかる。
【００２５】
第１の幅広パターン１１’にはさまれた微細なラインパターン１３’近傍領域の光強度コントラストが低下している主たる原因は、この領域に隣接するマスクパターン明部、すなわち、ここではパターン間隔の部分、を透過する光による微細パターン暗部、すなわちパターン部、の光強度の上昇であることがわかった。特に実施形態の場合は、当該ラインパターン１３’の延在する方向に隣接するパターン明部を透過する光が当該ラインパターン暗部の光強度上昇の原因であるため、当該ラインパターン１３’延在方向の位置にパターン１５’、すなわち暗部を設け、透過光を減少させていることが分かる。
【００２６】
すなわち、幅広パターンに隣接対向した微細なラインパターンの一端を延長し、その延長した端部のパターン幅を広げることで透過光を減少させるのが効果的である。このとき、透過光を減少させるパターン暗部は回路動作上必要なパターンであっても効果はあるが、通常、このようなパターンにはそれほど設計自由度がないのが普通であるから、図２に破線で示されたようなダミーパターン暗部をパターン１５’の代わりに設けてもよい。このダミーパターンは回路動作上必要なパターンと接続していてもよいし、分離していてもよい。図２は、ダミーパターン暗部を他のパターンと分離して配置した例を示している。ただし、分離した場合は最小限解像可能なパターン明部を要するため透過光削減効果は少々低下する。また、図２の実施例において透過光を削減する幅広パターンが例えば同一信号で駆動される配線であったり、電源線あるいは接地線であったりなど回路動作上可能であれば互いに接続してもよい。
【００２７】
図４には、透過光削減用幅広パターンを互いに接続した場合のシミュレーション結果が示されている。
【００２８】
図５は幅広パターンにはさまれた微細なラインパターンの延在方向に透過光を削減するパターン暗部を配置した他の実施例である。
【００２９】
別の見方をすれば、幅広パターン１１と、それに隣接対向した微細なラインパターン１３とを分離しているパターン明部に接続しているパターン明部領域１７を小さくするようにパターン１９を設定すれば幅広パターンに隣接対向した微細なラインパターン１３近傍のコントラストを低下させている透過光強度を低下させることができる。
【００３０】
図６はこのような考え方でパターン配置した例である。幅広パターン１１に隣接対向した微細なラインパターン１３の両側には微細なL&Sパターン（明部制限用微細パターン）２１がそれぞれ配置されている。この構成では、幅広パターン１１と、それに隣接対向した微細なラインパターン１３とを分離しているパターン明部が明部制限用微細パターン２１により制限されている。この結果、幅広パターン１１と微細なラインパターン１３との間のパターン明部領域は上下方向に最小パターン間隔で伸びており当該ラインパターン１３近傍では必要最小限のパターン明部が実現されている。
【産業上の利用可能性】
【００３１】
本発明は、DRAMだけでなく、他の半導体装置のパターン形成にも適用できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態に係るパターン配列を説明するための図である。
【図２】本発明の第２の実施形態に係るパターン配列を説明するための図である。
【図３】図２に示されたパターン配列を使用した場合におけるシミュレーション結果を示す図である。
【図４】図２に示されたパターン配列の変形例を使用した場合におけるシミュレーション結果を示す図である。
【図５】本発明の別の実施例に係るパターン配列を示す図である。
【図６】本発明の更に別の実施例に係るパターン配列を使用した場合のシミュレーション結果を示す図である。
【図７】一般的に使用されているパターン配列の一例を示す図である。
【図８】図７に示されたパターン配列を使用した場合のシミュレーション結果を示す図である。
【符号の説明】
【００３３】
１１        第１の幅広パターン
１３        第１のラインパターン
１５        第２の幅広パターン
１７        パターン明部領域
１９        パターン
２１        明部制限用微細パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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