(57)【要約】【課題】ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を防止可能な半導体集積回路のレイアウト構造を提供する。【解決手段】第１の方向に延びるように配置された電源配線ｍ１および接地配線ｍ２に挟まれた領域に、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する第１および第２のセルが、第１の方向において隣接するように配置されている。第１および第２のセルの境界部に、第１の方向と直交する第２の方向に延びるメタル配線ｄ２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。【選択図】図１
2010016258.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びるように配置された電源配線および接地配線と、
前記電源配線と前記接地配線とに挟まれた領域に、前記第１の方向において隣接するように配置されており、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する、第１および第２のセルとを備え、
前記第１および第２のセルの境界部に、前記第１の方向と直交する第２の方向に延びるメタル配線が、前記電源配線と前記接地配線とを短絡しないように、配置されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記メタル配線は、前記電源配線および接地配線のいずれにも接続されておらず、フローティング状態にあるダミー配線である
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記メタル配線は、前記電源配線から突出するように形成された第１の配線と、前記接地配線から突出するように形成され、前記第１の配線と接続されていない第２の配線とからなる
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記メタル配線は、前記電源配線から突出するように形成されており、前記接地配線に接続されていないものである
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記メタル配線は、前記接地配線から突出するように形成されており、前記電源配線に接続されていないものである
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記メタル配線は、複数の小部分から構成されている
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記複数の小部分のうちの１つは、前記電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項６記載の半導体集積回路装置において、
前記複数の小部分のうちの１つは、前記接地配線と接続されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線パターン寸法精度の向上に対して有効な半導体集積回路のレイアウト構造に関するものである。
【背景技術】
【０００２】
微細化により配線幅の縮小化が進むに従い、光近接効果によって生じる配線幅の変動が無視できなくなっている。光近接効果とは、配線幅の仕上がり値が、近接する配線までの距離によって変動する現象である。光近接効果は、配線寸法精度の低下を招く。このため、配線間隔によっては、光近接効果の影響に起因して配線幅が規定値よりも縮小されてしまい、場合によっては断線する可能性がある。
【０００３】
そこで、ＯＰＣ（Optical Proximity effect Correction）による光近接効果の影響に対する補正が不可欠になっている。ＯＰＣとは、配線間隔によって生ずる配線幅の変動量を予測し、その変動量を相殺するように補正し、配線の仕上がり幅を一定に保持する技術である。
【０００４】
例えばポリシリコン配線の対策については、特許文献１に開示された技術が知られている。
【特許文献１】特開平１０−３２２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路の設計では、通常、ライブラリに登録されたスタンダードセルを配置することによって、レイアウト設計を行っている。この場合、あるセルのセル境界線に最も近いメタル配線に関しては、近接する配線までの距離は、隣接配置されたセルのレイアウト構造によって、異なることになる。
【０００６】
したがって、セル境界線に最も近いメタル配線に関しては、セルを配置した後に、近接する配線までの距離を確定させてから、ＯＰＣ補正を行う必要がある。そうしないと、特に６５ｎｍ以細のプロセスにおいて、セル境界線に最も近いメタル配線に関して光近接効果に起因して細りが生じ、断線する可能性が高まる。一方、セル配置後にＯＰＣ補正を行う場合には、ＯＰＣ補正のデータ量が増大するとともに、ＯＰＣ補正処理時間も長くなってしまう、という問題が生じる。
【０００７】
前記の問題に鑑み、本発明は、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に近いメタル配線の細りや断線を未然に防ぐことを可能にする半導体集積回路のレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体集積回路装置として、第１の方向に延びるように配置された電源配線および接地配線と、前記電源配線と前記接地配線とに挟まれた領域に、前記第１の方向において隣接するように配置されており、回路機能を実現するトランジスタおよびセル内配線をそれぞれ有する、第１および第２のセルとを備え、前記第１および第２のセルの境界部に、前記第１の方向と直交する第２の方向に延びるメタル配線が、前記電源配線と前記接地配線とを短絡しないように、配置されているものである。
【０００９】
本発明によると、隣接する第１および第２のセルの境界部に、メタル配線が、電源配線と接地配線とを短絡しないように、配置されている。このため、境界部に最も近いセル内配線に関して、近接する配線までの距離が、セル配置前に、当該セル内で確定することになる。したがって、光近接効果による配線幅変動の大きさを予め予測することができ、スタンダードセルの状態でＯＰＣ補正をかけておくことができる。この結果、セル配置後のＯＰＣ補正が不要となり、ＯＰＣ補正のデータ量が削減できるとともに、ＯＰＣ補正処理時間を短縮することができ、開発工数を短縮することができる。
【発明の効果】
【００１０】
以上のように本発明によると、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面に基づいて詳細に説明する。
【００１２】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１では、電源配線ｍ１および接地配線ｍ２が、第１の方向（図では横方向）に延びるように配置されている。そして、電源配線ｍ１と接地配線ｍ２とに挟まれた領域に、第１の方向において隣接するように、第１のセルとしてのセルＡと第２のセルとしてのセルＢとが配置されている。
【００１３】
セルＡおよびセルＢは、それぞれ、回路機能を実現するトランジスタおよびセル内配線を有している。ここでは、セルＡは２入力ＮＡＮＤゲートを構成しており、セルＢはインバータを構成している。
【００１４】
すなわち、セルＡには、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２とが配置されている。ＰＭＯＳトランジスタＰ１，Ｐ２のソースは共有されており、電源配線ｍ１から引き出されたメタル配線ｍ３により電源電圧が供給される。一方、ＰＭＯＳトランジスタＰ１，Ｐ２のドレインはメタル配線ｍ４によって接続されており、さらにＮＭＯＳトランジスタＮ１のドレインと接続されている。このメタル配線ｍ４はセルＡの出力を形成する。そして、ＮＭＯＳトランジスタＮ２のソースは接地配線ｍ２から引き出されたメタル配線ｍ５により接地電圧に固定される。
【００１５】
また、セルＢには、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とが配置されている。ＰＭＯＳトランジスタＰ３のソースは、電源配線ｍ１から引き出されたメタル配線ｍ６により電源電圧が供給される。一方、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３のドレインはメタル配線ｍ８によって接続されている。このメタル配線ｍ８はセルＢの出力を形成する。そして、ＮＭＯＳトランジスタＮ３のソースは接地配線ｍ２から引き出された配線ｍ７により接地電圧に固定される。
【００１６】
電源配線ｍ１および接地配線ｍ２、並びに、セル内配線ｍ３〜ｍ８は、同一配線層に形成されている。
【００１７】
そして、図１の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。このメタル配線ｄ２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、このメタル配線ｄ２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８のいずれにも接続されておらず、フローティング状態にあるダミー配線である。また、メタル配線ｄ２の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
【００１８】
セルＡとセルＢとの境界部にメタル配線ｄ２が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく、定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
【００１９】
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ２を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内のメタル配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
【００２０】
また、図１の構成では、セルＡおよびセルＢについて、メタル配線ｄ２が配置された境界部とは反対側の境界部にも、メタル配線ｄ１，ｄ３がそれぞれ配置されている。このメタル配線ｄ１，ｄ３も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と同一配線層に形成されており、また、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８のいずれにも接続されておらず、フローティング状態にあるダミー配線である。また、メタル配線ｄ１，ｄ３の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
【００２１】
そして、セルＡでは、メタル配線ｄ１の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ３の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ２について上述したのと同様の効果が、メタル配線ｄ１，ｄ３によって得られる。
【００２２】
図２は図１のレイアウト構成を得るためのセルＡの構成を示す図である。図２に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ１，ｄ２が配置されている。図２のようなセルの場合、メタル配線ｄ１，ｄ２は、隣接するセルと共有されることになる。
【００２３】
図３は図１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図３に示すセルＡでは、図２におけるメタル配線ｄ１，ｄ２のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ４，ｄ５が配置されている。これらメタル配線ｄ４，ｄ５の配線幅はＷ／２である。図３のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
【００２４】
図４は図１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図４に示すセルＡでは、図２におけるメタル配線ｄ１が省かれており、メタル配線ｄ２のみが配置されている。図４のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
【００２５】
なお、セルの境界部に配置されたメタル配線は、一本の配線でなくてもよく、複数の小部分から構成されていてもかまわない。例えば、図５の例では、メタル配線ｄ１，ｄ２，ｄ３はそれぞれ、２つの部分から構成されている。また、図６の例では、メタル配線ｄ１，ｄ２，ｄ３はそれぞれ、３つの部分から構成されている。なお、各部分間の間隔は、光近接効果の面からみて実質的につながっているとみなすことができる程度に小さいことが好ましいが、それより大きくてもかまわない。また、図５および図６の例では、それぞれの境界部に配置されたメタル配線は、構成する小部分の個数は同じであり、隙間の位置もほぼ同じになっているが、これらは互いに異なっていてもかまわない。
【００２６】
（第２の実施形態）
図７は本発明の第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図７において、電源配線ｍ１および接地配線ｍ２、並びにセルＡおよびセルＢの構成については図１と同様であり、図１と共通の構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。
【００２７】
図７の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ８，ｄ９が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。すなわち、第１の配線としてのメタル配線ｄ８は、電源配線ｍ１から突出するように形成されており、また第２の配線としてのメタル配線ｄ９は、接地配線ｍ２から突出するように形成されている。そして、メタル配線ｄ８とメタル配線ｄ９とは接続されていない。このメタル配線ｄ８，ｄ９は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、メタル配線ｄ８，ｄ９の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
【００２８】
セルＡとセルＢとの境界部にメタル配線ｄ８，ｄ９が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく、定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
【００２９】
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ８，ｄ９を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内の配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、第１の実施形態と同様に、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
【００３０】
また、本実施形態では、セルの境界部に配置されたメタル配線ｄ８，ｄ９は電源配線ｍ１および接地配線ｍ２とそれぞれ接続されているため、その電位は固定されている。このため、メタル配線ｄ８，ｄ９はいわゆるシールドの役割を果たすことになり、これにより、隣接セルからのクロストークの影響を緩和することができる。
【００３１】
また、図７の構成では、セルＡおよびセルＢについて、メタル配線ｄ８，ｄ９が配置された境界部とは反対側の境界部にも、メタル配線ｄ６，ｄ７およびメタル配線ｄ１０，ｄ１１がそれぞれ配置されている。メタル配線ｄ６，ｄ１０は電源配線ｍ１から突出するように形成されており、メタル配線ｄ７，ｄ１１は接地配線ｍ２から突出するように形成されている。このメタル配線ｄ６，ｄ７，ｄ１０，ｄ１１も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、その配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
【００３２】
そして、セルＡでは、メタル配線ｄ６，ｄ７の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ１０，ｄ１１の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ８，ｄ９について上述したのと同様の効果が、メタル配線ｄ６，ｄ７およびメタル配線ｄ１０，ｄ１１によって得られる。
【００３３】
図８は図７のレイアウト構成を得るためのセルＡの構成を示す図である。図８に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ６，ｄ７およびメタル配線ｄ８，ｄ９が配置されている。図８のようなセルの場合、メタル配線ｄ６，ｄ７およびメタル配線ｄ８，ｄ９は、隣接するセルと共有されることになる。
【００３４】
図９は図７のレイアウト構成を得るためのセルＡの他の構成を示す図である。図９に示すセルＡでは、図８におけるメタル配線ｄ６，ｄ７およびメタル配線ｄ８，ｄ９のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ１２，ｄ１３およびメタル配線ｄ１４，ｄ１５が配置されている。これらメタル配線ｄ１２，ｄ１３，ｄ１４，ｄ１５の配線幅はＷ／２である。図９のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
【００３５】
図１０は図７のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１０に示すセルＡでは、図８におけるメタル配線ｄ６，ｄ７が省かれており、メタル配線ｄ８，ｄ９のみが配置されている。図１０のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
【００３６】
（第３の実施形態）
図１１は本発明の第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１１において、電源配線ｍ１および接地配線ｍ２、並びにセルＡおよびセルＢの構成については図１と同様であり、図１と共通の構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。
【００３７】
図１１の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ２２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。すなわち、メタル配線ｄ２２は、電源配線ｍ１から突出するように形成されており、接地配線ｍ２近傍まで延びているが、接地配線ｍ２には接続されていない。このメタル配線ｄ２２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、メタル配線ｄ２２の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
【００３８】
セルＡとセルＢとの境界部にメタル配線ｄ２２が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
【００３９】
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ２２を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内の配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、第１の実施形態と同様に、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
【００４０】
また、本実施形態では、セルの境界部に配置されたメタル配線ｄ２２は電源配線ｍ１と接続されているため、その電位は固定されている。このため、メタル配線ｄ２２はいわゆるシールドの役割を果たすことになり、これにより、隣接セルからのクロストークの影響を緩和することができる。
【００４１】
また、図１１の構成では、セルＡおよびセルＢについて、メタル配線ｄ２２が配置された境界部とは反対側の境界部にも、メタル配線ｄ２１およびメタル配線ｄ２３がそれぞれ配置されている。メタル配線ｄ２１，ｄ２３は電源配線ｍ１から突出するように形成されており、接地配線ｍ２近傍まで延びているが接地配線ｍ２とは接続されていない。このメタル配線ｄ２１，ｄ２３も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と同一配線層に形成されている。また、その配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
【００４２】
そして、セルＡでは、メタル配線ｄ２１の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ２３の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ２２について上述したのと同様の効果が、メタル配線ｄ２１，ｄ２３によって得られる。
【００４３】
図１２は図１１のレイアウト構成を得るためのセルＡの構成を示す図である。図１２に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ２１，ｄ２２が配置されている。図１２のようなセルの場合、メタル配線ｄ２１，ｄ２２は、隣接するセルと共有されることになる。
【００４４】
図１３は図１１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１３に示すセルＡでは、図１２におけるメタル配線ｄ２１，ｄ２２のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ２４，ｄ２５が配置されている。これらメタル配線ｄ２４，ｄ２５の配線幅はＷ／２である。図１３のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
【００４５】
図１４は図１１のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１４に示すセルＡでは、図１２におけるメタル配線ｄ２１が省かれており、メタル配線ｄ２２のみが配置されている。図１４のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
【００４６】
（第４の実施形態）
図１５は本発明の第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。図１５において、電源配線ｍ１および接地配線ｍ２、並びにセルＡおよびセルＢの構成については図１と同様であり、図１と共通の構成要素には図１と同一の符号を付しており、ここでは詳細な説明を省略する。
【００４７】
図１５の構成では、セルＡとセルＢとの境界部に、第１の方向と直交する第２の方向（図では縦方向）に延びるメタル配線ｄ３２が、電源配線ｍ１と接地配線ｍ２とを短絡しないように、配置されている。すなわち、メタル配線ｄ３２は、接地配線ｍ２から突出するように形成されており、電源配線ｍ１近傍まで延びているが、電源配線ｍ１には接続されていない。このメタル配線ｄ３２は、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と、同一配線層に形成されている。また、メタル配線ｄ３２の配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２に一致している。
【００４８】
セルＡとセルＢとの境界部にメタル配線ｄ３２が配置されていることによって、この境界部に最も近い配線領域、言い換えると、この境界部までの間の他の配線領域が存在しない配線領域について、近接する配線領域までの距離すなわち配線間隔が、隣接するセルの構造に関係なく定まることになる。すなわち、セルＡでは、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ２のドレインに接続された部分）について、配線間隔Ｓ３が定まり、メタル配線ｍ５について配線間隔Ｓ４が定まる。また、セルＢでは、メタル配線ｍ６について配線間隔Ｓ５が定まり、メタル配線ｍ７について配線間隔Ｓ６が定まる。
【００４９】
このように、セルＡとセルＢとを隣接配置した場合において、その境界部にメタル配線ｄ３２を配置することによって、境界部に最も近い配線領域について、隣接するセルの構造に関係なく配線間隔が定まる。言い換えると、セルＡ内のメタル配線ｍ４，ｍ５とセルＢ内の配線ｍ６，ｍ７とが、光近接効果の面で、相互に影響を及ぼし合うことがない。このため、第１の実施形態と同様に、配線幅を修正するためのＯＰＣ補正は各セル単体で行うだけでよく、セル配置後に隣接セルからの影響を補正するための再ＯＰＣを行うことは不要となる。したがって、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことができる。
【００５０】
また、本実施形態では、セルの境界部に配置されたメタル配線ｄ３２は接地配線ｍ２と接続されているため、その電位は固定されている。このため、メタル配線ｄ３２はいわゆるシールドの役割を果たすことになり、これにより、隣接セルからのクロストークの影響を緩和することができる。
【００５１】
また、図１５の構成では、セルＡおよびセルＢについて、メタル配線ｄ３２が配置された境界部とは反対側の境界部にも、メタル配線ｄ３１およびメタル配線ｄ３３がそれぞれ配置されている。メタル配線ｄ３１，ｄ３３は接地配線ｍ２から突出するように形成されており、電源配線ｍ１近傍まで延びているが電源配線ｍ１とは接続されていない。このメタル配線ｄ３１，ｄ３３も、電源配線ｍ１および接地配線ｍ２並びにセル内配線ｍ３〜ｍ８と同一配線層に形成されている。また、その配線幅はＷであり、その中心線は、セルＡのセル枠Ｆ１およびセルＢのセル枠Ｆ２にそれぞれ一致している。
【００５２】
そして、セルＡでは、メタル配線ｄ３１の存在により、メタル配線ｍ４の一部の配線領域（ＰＭＯＳトランジスタＰ１のドレインに接続された部分とＮＭＯＳトランジスタＮ１のドレインに接続された部分）について、配線間隔Ｓ１，Ｓ２が定まっている。また、セルＢでは、メタル配線ｄ３３の存在により、メタル配線ｍ８について配線間隔Ｓ７が定まっている。よって、メタル配線ｄ３２について上述したのと同様の効果が、メタル配線ｄ３１，ｄ３３によって得られる。
【００５３】
図１６は図１５のレイアウト構成を得るためのセルＡの構成を示す図である。図１６に示すセルＡでは、セル枠Ｆ１上にメタル配線ｄ３１，ｄ３２が配置されている。図１６のようなセルの場合、メタル配線ｄ３１，ｄ３２は、隣接するセルと共有されることになる。
【００５４】
図１７は図１５のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１７に示すセルＡでは、図１５におけるメタル配線ｄ３１，ｄ３２のうちセル枠Ｆ１外の部分を省いた形状の、メタル配線ｄ３４，ｄ３５が配置されている。これらメタル配線ｄ３４，ｄ３５の配線幅はＷ／２である。図１７のようなセルを、同様の構成を有するセルと隣接させることによって、配線幅Ｗのメタル配線がセル同士の境界部に配置されることになる。
【００５５】
図１８は図１５のレイアウト構成を得るためのセルＡの他の構成を示す図である。図１８に示すセルＡでは、図１６におけるメタル配線ｄ３１が省かれており、メタル配線ｄ３２のみが配置されている。図１８のようなセルを、同様の構成を有するセルと隣接させることによって、セルの両側の境界部にメタル配線が配置されることになる。
【００５６】
（変形例）
なお、第２〜第４の実施形態において、セルの境界部に配置されたメタル配線が、複数の小部分から構成されていてもかまわない。
【００５７】
例えば、図１９の例では、セルＡとセルＢとの境界部において、複数の小部分ｄ４１，ｄ４２，ｄ４３，ｄ４４から構成されているメタル配線が配置されている。小部分ｄ４１は電源配線ｍ１と接続されており、小部分ｄ４４は接地配線ｍ２と接続されている。小部分ｄ４２，ｄ４３はダミー配線である。
【００５８】
図２０の例では、セルＡとセルＢとの境界部において、複数の小部分ｄ４５，ｄ４６，ｄ４７，ｄ４８から構成されているメタル配線が配置されている。小部分ｄ４５は電源配線ｍ１と接続されている。小部分ｄ４６，ｄ４７，ｄ４８はダミー配線である。
【００５９】
図２１の例では、セルＡとセルＢとの境界部において、複数の小部分ｄ５１，ｄ５２，ｄ５３，ｄ５４から構成されているメタル配線が配置されている。小部分ｄ５４は接地配線ｍ２と接続されている。小部分ｄ５１，ｄ５２，ｄ５３はダミー配線である。
【００６０】
なお、各部分間の間隔は、光近接効果の面からみて実質的につながっているとみなすことができる程度に小さいことが好ましいが、それより大きくてもかまわない。また、図１９〜図２１の例では、それぞれの境界部に配置されたメタル配線は、構成する小部分の個数は同じであり、隙間の位置もほぼ同じになっているが、これらは互いに異なっていてもかまわない。
【産業上の利用可能性】
【００６１】
本発明では、ＯＰＣ補正のデータ量や処理時間の増大を伴うことなく、セル境界線に最も近いメタル配線の細りや断線を未然に防ぐことが可能になるので、例えば、各種電子機器に搭載される半導体集積回路の歩留まり向上やコストダウン、開発期間短縮に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。
【図２】図１のレイアウトを得るための標準セルの構成を示す図である。
【図３】図１のレイアウトを得るための標準セルの他の構成を示す図である。
【図４】図１のレイアウトを得るための標準セルの他の構成を示す図である。
【図５】本発明の第１の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。
【図６】本発明の第１の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。
【図７】本発明の第２の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。
【図８】図７のレイアウトを得るための標準セルの構成を示す図である。
【図９】図７のレイアウトを得るための標準セルの他の構成を示す図である。
【図１０】図７のレイアウトを得るための標準セルの他の構成を示す図である。
【図１１】本発明の第３の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。
【図１２】図１１のレイアウトを得るための標準セルの構成を示す図である。
【図１３】図１１のレイアウトを得るための標準セルの他の構成を示す図である。
【図１４】図１１のレイアウトを得るための標準セルの他の構成を示す図である。
【図１５】本発明の第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト平面図である。
【図１６】図１５のレイアウトを得るための標準セルの構成を示す図である。
【図１７】図１５のレイアウトを得るための標準セルの他の構成を示す図である。
【図１８】図１５のレイアウトを得るための標準セルの他の構成を示す図である。
【図１９】本発明の第２の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。
【図２０】本発明の第３の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。
【図２１】本発明の第４の実施形態に係る半導体集積回路装置の変形例を示すレイアウト平面図である。
【符号の説明】
【００６３】
ｍ１  電源配線
ｍ２  接地配線
ｍ３〜ｍ８  セル内配線
Ｐ１〜Ｐ３  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ３  ＮＭＯＳトランジスタ
ｄ２，ｄ２２，ｄ３２  メタル配線
ｄ８  メタル配線（第１の配線）
ｄ９  メタル配線（第２の配線）
ｄ４１〜ｄ４４  メタル配線を構成する複数の小部分
ｄ４５〜ｄ４８  メタル配線を構成する複数の小部分
ｄ５１〜ｄ５４  メタル配線を構成する複数の小部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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