(57)【要約】【課題】ビット線が低抵抗でビット線間が低容量となるように、できるだけ配線を厚く形成できるようにすること。【解決手段】第１コンタクト金属４が埋め込まれた第１層間膜８と、第１層間膜８上に形成されるとともに溝を有する第２層間膜１２と、溝に埋め込まれるとともに溝上で突出した金属配線２と、金属配線２上に形成されたハードマスク膜７と、第２層間膜１２上のハードマスク膜７及び金属配線２の側壁に形成されたサイドウォール３と、ハードマスク膜７及びサイドウォール３を含む第２層間膜１２上に形成された第３層間膜６と、第３層間膜６、第２層間膜１２、及び第１層間膜８に形成されるとともにサイドウォール３間にて第１コンタクト金属４に通ずる下穴と、下穴内に形成された第２コンタクト金属１と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１コンタクト金属が埋め込まれた第１層間膜上に溝を有する第２層間膜を形成する工程と、
前記溝を含む前記第２層間膜上に金属配線となるメタルを成膜する工程と、
前記メタル上にハードマスク膜を成膜する工程と、
前記ハードマスク膜及び前記メタルをエッチングすることにより、前記溝に埋め込まれるとともに前記溝上で突出した金属配線を形成する工程と、
前記第２層間膜上の前記ハードマスク膜及び前記金属配線の側壁にサイドウォールを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ハードマスク膜及び前記サイドウォールを含む前記第２層間膜上に第３層間膜を形成する工程と、
前記第３層間膜、前記第２層間膜、及び前記第１層間膜を選択的にエッチングすることにより、前記サイドウォール間にて前記第１コンタクト金属に通ずる下穴を形成する工程と、
前記下穴内に第２コンタクト金属を形成する工程と、
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２層間膜を形成する工程では、前記溝の幅が前記金属配線の前記溝上で突出した部分の幅よりも狭くなるように前記第２層間膜を形成することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記メタルを成膜する工程では、前記第２層間膜上の部分の前記メタルの厚さが前記溝の深さよりも薄くなるように前記メタルを成膜することを特徴とする請求項１乃至３のいずれか一に記載の半導体装置の製造方法。
【請求項５】
前記金属配線は、ＤＲＡＭのビット線であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
【請求項６】
第１コンタクト金属が埋め込まれた第１層間膜と、
前記第１層間膜上に形成されるとともに溝を有する第２層間膜と、
前記溝に埋め込まれるとともに前記溝上で突出した金属配線と、
前記金属配線上に形成されたハードマスク膜と、
前記第２層間膜上の前記ハードマスク膜及び前記金属配線の側壁に形成されたサイドウォールと、
を備えることを特徴とする半導体装置。
【請求項７】
前記ハードマスク膜及び前記サイドウォールを含む前記第２層間膜上に形成された第３層間膜と、
前記第３層間膜、前記第２層間膜、及び前記第１層間膜に形成されるとともに前記サイドウォール間にて前記第１コンタクト金属に通ずる下穴と、
前記下穴内に形成された第２コンタクト金属と、
を備えることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記金属配線は、前記溝内の幅が前記溝上で突出した部分の幅よりも狭くなるように形成されていることを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
前記金属配線は、前記溝上で突出した部分の厚さが前記溝の深さよりも薄くなるように形成されていることを特徴とする請求項６乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記サイドウォールは、前記第１層間膜、前記第２層間膜、及び前記第３層間膜とエッチング選択比が異なる絶縁体よりなることを特徴とする請求項７乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記サイドウォールは、前記第１層間膜、前記第２層間膜、及び前記第３層間膜よりも誘電率の高い絶縁膜であることを特徴とする請求項７乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記金属配線は、ＤＲＡＭのビット線であることを特徴とする請求項６乃至１１のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭのビット線を有する半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
現在、ＤＲＡＭ（Dynamic Random Access Memory）セルのビット線は、主にタングステンなどが用いられているが、このビット線の抵抗を下げることは微細化に大きく影響する。ビット線の抵抗を下げるためには、できるだけ配線を太くする、または厚くすることが必要である。配線の太さを増やす手段の一つとして、コンタクトとの目ズレマージンを考慮せずに配線を太くすることのできるＳＡＣ（Self-Aligned Contacts）構造がある。
【０００３】
特許文献１に示されているＤＲＡＭのビット線に係るＳＡＣの製造方法を図７、図８に示す。
【０００４】
まず、セルコンタクト金属４を形成し、その上にビットコンタクト金属（図示せず）を形成し、その後、セルコンタクト金属４等を覆うようにしてコンタクト金属層間絶縁膜（以下、「コンタクト層間膜」と記す）８を成膜する（図７（Ａ）参照）。次に、コンタクト層間膜８上に、ビット線となるポリシリコン膜と、低抵抗な高融点金属との積層膜１１を成膜し、その上にシリコン窒化膜よりなるハードマスク膜７を成膜する（図７（Ｂ）参照）。次に、ハードマスク膜７及び積層膜（図７（Ｂ）の１１）をパターニングして、ビット線２を形成する（図７（Ｃ）参照）。
【０００５】
次に、ビット線２を含むコンタクト層間膜８上の全面にシリコン窒化膜を成膜し、このシリコン窒化膜をエッチバックすることでビット線２の側面にサイドウォール３を形成する（図８（Ａ）参照）。次に、容量コンタクト金属（図８（Ｃ）の１）を形成するための容量コンタクト金属層間絶縁膜（以下、「容量コンタクト層間膜」と記す）６を成膜し、その後、アニール、エッチバックあるいは、ＣＭＰを用いて表面の平坦化処理を行う（図８（Ｂ）参照）。その後、パターニングしてセルコンタクト金属４が露出するまで自己整合的に容量コンタクト層間膜６及びコンタクト層間膜８を除去した下穴を形成し、当該下穴内に容量コンタクト金属１を形成する（図８（Ｃ）参照）。
【０００６】
また、特許文献２では、ビット線上に情報蓄積用容量素子を有するＤＲＡＭにおいて、ＤＲＡＭのワード線として機能するゲート電極上に形成された配線形成用の絶縁膜に配線溝を形成し、配線溝の側壁にサイドウォールスペーサを形成し、サイドウォールスペーサでその間隔が狭められた配線溝内に、たとえばタングステン膜からなるビット線を形成する半導体集積回路装置の製造方法が開示されている。ここでは、ビット線が接続プラグを介して半導体基板に接続され、ビット線と接続プラグとが配線溝の底部で接続されている。
【０００７】
【特許文献１】特開２００２−２３１９０６号公報
【特許文献２】特開２００５−２５２２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、セルの縮小化を考慮したときに配線幅を太くすることはできない。そのため、配線の低抵抗化には配線の厚膜化が必要となるが、単純な成長膜厚の厚膜化ではリソグラフィー技術の関係から困難である。例えば、特許文献１のようなビット線（図８（Ｃ）の２）では、リソグラフィーの関係上、厚膜化が難しく、配線の高さＨ３／配線幅Ｌの比が約２程度が限界であり、低抵抗化が難しい。
【０００９】
また、今後さらにセルの縮小化が進み、ビット線幅（タングステン幅）が狭くなると、ビット線として使用することが困難になってくる。例えば、特許文献２のようなビット線では、セルの縮小化によりビット線が細くなることで、ビット線間の低容量化は可能であるもののビット線が高抵抗になる。
【００１０】
本発明の主な課題は、ビット線が低抵抗でビット線間が低容量となるように、できるだけ配線を厚く形成できるようにすることである。
【課題を解決するための手段】
【００１１】
本発明の第１の視点においては、ＤＲＡＭのビット線を有する半導体装置の製造方法において、第１コンタクト金属が埋め込まれた第１層間膜上に溝を有する第２層間膜を形成する工程と、前記溝を含む前記第２層間膜上に金属配線となるメタルを成膜する工程と、前記メタル上にハードマスク膜を成膜する工程と、前記ハードマスク膜及び前記メタルをエッチングすることにより、前記溝に埋め込まれるとともに前記溝上で突出した金属配線を形成する工程と、前記第２層間膜上の前記ハードマスク膜及び前記金属配線の側壁にサイドウォールを形成する工程と、を含むことを特徴とする。
【００１２】
本発明の第２の視点においては、ＤＲＡＭのビット線を有する半導体装置において、第１コンタクト金属が埋め込まれた第１層間膜と、前記第１層間膜上に形成されるとともに溝を有する第２層間膜と、前記溝に埋め込まれるとともに前記溝上で突出した金属配線と、前記金属配線上に形成されたハードマスク膜と、前記第２層間膜上の前記ハードマスク膜及び前記金属配線の側壁に形成されたサイドウォールと、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、従来よりもさらにビット線（金属配線）の膜厚を十分に厚くすることが可能となり、ビット線の低抵抗化を図ることができる。また、ビット線の膜厚が厚くなっても、サイドウォールの高さは変わらないため、ビット線層間の低容量化を図ることができ、さらなるＤＲＡＭチップの微細化が可能になる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る半導体装置の製造方法では、第１コンタクト金属（図３の４）が埋め込まれた第１層間膜（図３の８）上に溝（図３の１０）を有する第２層間膜（図３の１２）を形成する工程（図３（Ｃ））と、前記溝（図３の１０）を含む前記第２層間膜（図３の１２）上に金属配線となるメタル（図３の１１）を成膜する工程（図３（Ｄ））と、前記メタル（図３の１１）上にハードマスク膜（図３の７）を成膜する工程（図３（Ｄ））と、前記ハードマスク膜（図３の７）及び前記メタル（図３の１１）をエッチングすることにより、前記溝（図３の１０）に埋め込まれるとともに前記溝（図３の１０）上で突出した金属配線（図４の２）を形成する工程（図４（Ａ））と、前記第２層間膜（図４の１２）上の前記ハードマスク膜（図４の７）及び前記金属配線（図４の２）の側壁にサイドウォール（図４の３）を形成する工程（図４（Ｂ））と、を含む。
【００１５】
本発明の実施形態に係る半導体装置では、第１コンタクト金属（図２の４）が埋め込まれた第１層間膜（図２の８）と、前記第１層間膜（図２の８）上に形成されるとともに溝（図２のビット線溝配線部３０を埋め込むための溝）を有する第２層間膜（図２の１２）と、前記溝に埋め込まれるとともに前記溝上で突出した金属配線（図２の２）と、前記金属配線（図２の２）上に形成されたハードマスク膜（図２の７）と、前記第２層間膜（図２の１２）上の前記ハードマスク膜（図２の７）及び前記金属配線（図２の２）の側壁に形成されたサイドウォール（図２の３）と、を備える。
【実施例１】
【００１６】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の配線構造を模式的に示した部分平面図である。図２は、本発明の実施例１に係る半導体装置の配線構造を模式的に示した図１のＸ−Ｘ´間、Ｙ−Ｙ´間、Ｚ−Ｚ´間の部分断面図である。
【００１７】
図１を参照すると、半導体装置には、メモリアレイにおいて、半導体基板（図示せず）に形成されたトランジスタ（図示せず）上に多層配線層が形成されている。多層配線層では、図１の縦方向に複数のワード線５が形成され、図１の横方向にビット線２が形成されている。図１において、点線楕円で囲まれた領域は、ＤＲＡＭメモリセルの２ビット領域４０を模式的に表したものである。点線楕円はＭＯＳＦＥＴの拡散層を示したものではないが、拡散層もおおよそこのような形になっている。
【００１８】
ワード線５は、絶縁体よりなるコンタクト層間膜８で覆われている（図２参照）。ワード線５は、メモリセルのゲート電極（図示せず）となる。
【００１９】
ビット線２は、ワード線５よりも上で、ワード線５と立体交差するように配置された金属配線である（図１、図２参照）。ビット線２は、容量コンタクト層間膜６と溝配線層間絶縁膜（以下、「溝配線層間膜」と記す）１２の界面よりも下側の部分にて、溝配線層間膜１２に形成された溝に埋め込まれたビット線溝配線部３０を有する。ビット線２は、容量コンタクト層間膜６と溝配線層間膜１２の界面よりも上側の部分にて、上面がハードマスク膜７で覆われ、かつ、側壁面がサイドウォール３で覆われたビット線上層配線部２０を有する。ビット線２は、ビットコンタクト金属９及びセルコンタクト金属４を介してメモリセルのソース／ドレイン電極（図示せず）と電気的に接続されている。
【００２０】
容量コンタクト金属１は、キャパシタ（図示せず）と電気的に接続される。容量コンタクト金属１は、ワード線５及びビット線２が形成されていない空白領域にて、容量コンタクト層間膜６に形成された穴、サイドウォール３間に形成された穴、溝配線層間膜１２に形成された穴、及び、コンタクト層間膜８に形成された穴に埋め込まれている。容量コンタクト金属１は、コンタクト層間膜８に埋め込まれたセルコンタクト金属４と電気的に接続されている。
【００２１】
サイドウォール３は、溝配線層間膜１２上にて、ビット線２及びハードマスク膜７の側壁面を覆う絶縁体である。サイドウォール３は、ハードマスク膜７と同種の絶縁体であって、容量コンタクト層間膜６及び溝配線層間膜１２とエッチング選択比が異なる絶縁体よりなり、例えば、シリコン窒化膜を用いることができる。サイドウォール３は、容量コンタクト層間膜６及び溝配線層間膜１２（シリコン酸化膜）よりも誘電率の高い絶縁膜である。サイドウォール３は、容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８に容量コンタクト金属１用の穴を形成する際のマスクとなる。サイドウォール３は、ハードマスク膜７とともに容量コンタクト層間膜６で覆われている。
【００２２】
セルコンタクト金属４は、メモリセルのソース／ドレイン電極（図示せず）と電気的に接続される。セルコンタクト金属４は、コンタクト層間膜８に形成された穴に埋め込まれている。セルコンタクト金属４は２種類あり、第１のセルコンタクト金属４は容量コンタクト金属１と電気的に接続され（図２のＸ−Ｘ´間断面図参照）、第２のセルコンタクト金属４はビットコンタクト金属９を介してビット線２と電気的に接続されている（図２のＹ−Ｙ´間断面図参照）。
【００２３】
容量コンタクト層間膜６は、容量コンタクト金属１を埋め込むための穴を有する層間絶縁膜である。容量コンタクト層間膜６は、溝配線層間膜１２及びコンタクト層間膜８と同種の絶縁体であって、サイドウォール３及びハードマスク膜７と選択比が異なる絶縁体よりなり、例えば、シリコン酸化膜を用いることができる。容量コンタクト層間膜６は、溝配線層間膜１２上に形成されており、ハードマスク膜７及びサイドウォール３を覆っている。容量コンタクト層間膜６は、ワード線５及びビット線２が形成されていない空白領域にて、サイドウォール３間を通じて、溝配線層間膜１２に形成された穴、及び、コンタクト層間膜８に形成された穴に通ずる穴が形成されており、当該穴に容量コンタクト金属１が埋め込まれている。
【００２４】
ハードマスク膜７は、ビット線２上に形成された絶縁膜である。ハードマスク膜７は、サイドウォール３と同種の絶縁体であって、容量コンタクト層間膜６及び溝配線層間膜１２とエッチング選択比が異なる絶縁体よりなり、例えば、シリコン窒化膜を用いることができる。ハードマスク膜７は、容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８に容量コンタクト金属１用の穴を形成する際のマスクとなる。ハードマスク膜７の側壁面は、ビット線２の側壁面とともにサイドウォール３で覆われている。ハードマスク膜７は、サイドウォール３とともに容量コンタクト層間膜６で覆われている。
【００２５】
コンタクト層間膜８は、セルコンタクト金属４を埋め込むための層間絶縁膜である。コンタクト層間膜８は、容量コンタクト層間膜６及び溝配線層間膜１２と同種の絶縁体であって、サイドウォール３及びハードマスク膜７と選択比が異なる絶縁体よりなり、例えば、シリコン酸化膜を用いることができる。コンタクト層間膜８は、半導体基板（図示せず）に形成されたトランジスタ（図示せず）上に形成されており、ワード線５を覆っている。コンタクト層間膜８には、ビット線２の下の所定の位置に、セルコンタクト金属４及びビットコンタクト金属９を埋め込むための穴が形成されている。コンタクト層間膜８には、容量コンタクト金属１の一部と、セルコンタクト金属４とを埋め込むための穴が形成されている。
【００２６】
ビットコンタクト金属９は、ビット線２とセルコンタクト金属４を電気的に接続する。ビットコンタクト金属９は、ビット線２の下のコンタクト層間膜８に形成された穴内にて、セルコンタクト金属４上に形成されている。
【００２７】
溝配線層間膜１２は、ビット線２のビット線溝配線部３０を埋め込むための穴が形成された層間絶縁膜である。溝配線層間膜１２は、容量コンタクト層間膜６及びコンタクト層間膜８と同種の絶縁体であって、サイドウォール３及びハードマスク膜７と選択比が異なる絶縁体よりなり、例えば、シリコン酸化膜を用いることができる。溝配線層間膜１２は、コンタクト層間膜８と容量コンタクト層間膜６の間に形成されている。溝配線層間膜１２は、サイドウォール３間の所定の位置に容量コンタクト金属１の一部を埋め込むための穴を有する。
【００２８】
次に、本発明の実施例１に係る半導体装置について図面を用いて説明する。図３〜図５は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図（図１のＸ−Ｘ´間に相当する工程断面図）である。
【００２９】
まず、コンタクト層間膜８にセルコンタクト金属４とビットコンタクト金属（図２の９）が形成された状態の基板を作製する（ステップＡ１；図３（Ａ）参照）。
【００３０】
次に、ビット線（図２の２）のビット線溝配線部（図２の３０）を形成するために溝配線層間膜１２を成膜する（ステップＡ２；図３（Ｂ）参照）。
【００３１】
次に、溝配線層間膜１２上に所定パターンのレジストを形成し、その後、当該レジストをマスクとして溝配線層間膜１２をエッチングすることにより、ビット線（図２の２）のビット線溝配線部（図２の３０）を埋め込むための溝を形成する（ステップＡ３；図３（Ｃ）参照）。ここで、溝は、例えば、溝配線層間膜１２上にパターニング用のポジ形レジストを塗布し所要パターンに露光・現像し、当該レジストをマスクとして溝配線層間膜１２をエッチングすることにより形成することができる。溝は、ビットコンタクト金属（図２の９）が露出（コンタクト層間膜８と溝配線層間膜１２の界面）する深さである。なお、エッチング後は、レジストを除去する。
【００３２】
次に、溝配線層間膜１２上にビット線となるメタル１１を成膜し、その後、メタル１１上にハードマスク膜７を成膜する（ステップＡ４；図３（Ｄ）参照）。なお、ハードマスク膜７は、容量コンタクト層間膜６及び溝配線層間膜１２と選択比が異なる絶縁体（例えば、シリコン窒化膜）を用いる。
【００３３】
次に、ハードマスク膜７上に所定パターンのレジストを形成し、その後、当該レジストをマスクとしてハードマスク膜７及びメタル１１をエッチングすることにより、ビット線２を形成する（ステップＡ５；図４（Ａ）参照）。ここで、ビット線２は、例えば、ハードマスク膜７上にパターニング用のポジ形レジストを塗布し所要パターンに露光し現像し、当該レジストをマスクとしてハードマスク膜７及びメタル１１をエッチングすることにより形成することができる。なお、エッチング後は、レジストを除去する。
【００３４】
次に、ビット線２を含む溝配線層間膜１２上にシリコン窒化膜を成膜し、その後、シリコン窒化膜をエッチバックすることで、ビット線２及びハードマスク膜７の側面にサイドウォール３を形成する（ステップＡ６；図４（Ｂ）参照）。なお、サイドウォール３は、シリコン窒化膜だけでなく、容量コンタクト層間膜６及び溝配線層間膜１２と選択比が異なる絶縁体を用いてもよい。
【００３５】
次に、ハードマスク膜７及びサイドウォール３を含む溝配線層間膜１２上に容量コンタクト層間膜６を成膜する（ステップＡ７；図５（Ａ）参照）。
【００３６】
次に、容量コンタクト層間膜６上に所定パターンのレジストを形成し、その後、当該レジストをマスクとして、セルコンタクト金属４が現れるまで自己整合的に容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８をエッチングすることにより、容量コンタクト金属１を埋め込むための下穴を形成する（ステップＡ８；図５（Ｂ）参照）。ここで、下穴は、例えば、容量コンタクト層間膜６上にパターニング用のポジ形レジストを塗布して所要パターン用に露光・現像し、当該レジストをマスクとして、セルコンタクト金属４が現れるまで自己整合的に容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８をエッチングすることにより形成することができる。このとき、容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８は、サイドウォール３及びハードマスク膜７とエッチング選択性が十分に取れているので、自己整合的に容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８をエッチングすることができる。
【００３７】
その後、容量コンタクト層間膜６、溝配線層間膜１２及びコンタクト層間膜８に形成された下穴内にメタルを埋め込んだ後、ＣＭＰを行うことで、容量コンタクト金属１を形成する（ステップＡ９；図５（Ｂ）参照）。これにより、ビット線ＳＡＣ構造の半導体装置を得ることができる。
【００３８】
実施例１によれば、ＳＡＣ構造のビット線２を形成する前に溝（図３の１０）を形成することで、従来例（図８（Ｃ）参照）よりもさらにビット線２の膜厚を十分に厚くすることが可能となり、従来例のビット線（図８の２）よりも低抵抗なビット線を形成することが可能となる。また、ビット線２の膜厚の増えた部分（図４（Ａ）のＨ２）の側壁にはサイドウォール３がないため、ビット線間の容量を低減させることができる。また、ビット線溝配線部（図２の３０）の深さ（図４（Ａ）のＨ２）をビット線上層配線部（図２の２０）の高さ（図４（Ａ）のＨ１）よりも大きくすることで、従来例（図８（Ｃ）参照）のビット線抵抗の１／２以下にすることが可能である。さらに、一般的に層間絶縁膜として用いられるシリコン酸化膜よりも誘電率の高い絶縁膜（例えば、シリコン窒化膜）でできているサイドウォール３がビット線上層配線部（図２の２０）にしかないため（つまり、ビット線２の膜厚が厚くなっても、サイドウォール３の高さが増大しないため）、ビット線間の容量の低減につながり、さらなるＤＲＡＭチップの微細化が可能になる。
【実施例２】
【００３９】
本発明の実施例２に係る半導体装置について図面を用いて説明する。図６は、本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。なお、図６は、図１のＸ−Ｘ´間の断面に相当する。
【００４０】
実施例１（図２参照）ではビット線（図２の２）のビット線溝配線部（図２の３０）及びビット線上層配線部（図２の２０）の幅が同じであるが、実施例２ではビット線２のビット線溝配線部３０の幅を、ビット線上層配線部２０の幅よりも片側で幅Ｍだけ狭くしている。これは、溝配線層間膜１２に溝（図３（Ｃ）の１０に相当）を形成するためにリソグラフィー工程が従来例と比べて１工程増えることになり、ビット線溝配線部３０とビット線上層配線部２０の目ズレが発生するおそれがあるが、あらかじめビット線溝配線部３０の幅をビット線上層配線部２０の幅より片側で目ズレ量分Ｍだけ狭くしている。これにより、ビット線溝配線部３０とビット線上層配線部２０の目ズレが発生するのを改善することができる。
【００４１】
なお、実施例２に係る半導体装置の製造方法は、実施例１における溝配線層間膜（図２の１２）にビット線（図２の２）のビット線溝配線部（図２の３０）を埋め込むための溝（図３（Ｃ）の１０）を形成する工程（ステップＡ３）で、溝（図３（Ｃ）の１０）の幅を狭くする点以外は、実施例１に係る半導体装置の製造方法と同様である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１に係る半導体装置の配線構造を模式的に示した部分平面図である。
【図２】本発明の実施例１に係る半導体装置の配線構造を模式的に示した図１のＸ−Ｘ´間、Ｙ−Ｙ´間、Ｚ−Ｚ´間の部分断面図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第１の工程断面図（図１のＸ−Ｘ´間に相当する工程断面図）である。
【図４】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第２の工程断面図（図１のＸ−Ｘ´間に相当する工程断面図）である。
【図５】本発明の実施例１に係る半導体装置の製造方法を模式的に示した第３の工程断面図（図１のＸ−Ｘ´間に相当する工程断面図）である。
【図６】本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
【図７】従来例に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。
【図８】従来例に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。
【符号の説明】
【００４３】
１  容量コンタクト金属（第２コンタクト金属）
２  ビット線
３  サイドウォール（シリコン窒化膜）
４  セルコンタクト金属（第１コンタクト金属）
５  ワード線（ゲート電極）
６  容量コンタクト層間膜（第３層間膜、容量コンタクト金属層間絶縁膜）
７  ハードマスク膜（シリコン窒化膜）
８  コンタクト層間膜（第１層間膜、コンタクト金属層間絶縁膜）
９  ビットコンタクト金属
１０  ビット線用溝
１１  メタル（積層膜）
１２  溝配線層間膜（第２層間膜、溝配線層間絶縁膜）
２０  ビット線上層配線部
３０  ビット線溝配線部
４０  ２ビット領域
４１  １ビット領域
４２  チャネル長
【図１】
2010016249.tif 000003
【図２】
2010016249.tif 000004
【図３】
2010016249.tif 000005
【図４】
2010016249.tif 000006
【図５】
2010016249.tif 000007
【図６】
2010016249.tif 000008
【図７】
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【図８】
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