(57)【要約】【課題】相補のＭＯＳＦＥＴが同時導通する貫通電流を低減する。【解決手段】相補のＭＯＳＦＥＴスイッチング回路において、相補のＭＯＳＦＥＴのゲート電極に直列に挿入した導通終了方向のダイオードと並列にスイッチング周波数のインピーダンスが上記ゲート電極インピーダンスの１／２より低く、ＭＯＳＦＥＴが同時導通する時間がスイッチング周期の１／４より短く、スイッチング周期の１／４の周波数のインピーダンスがＭＯＳＦＥＴのゲート電極インピーダンスの２倍より高いインピーダンスのフェライトビーズを接続し、相補のＭＯＳＦＥＴのドレイン電極に直列にスイッチング周波数のインピーダンスがスイッチング周波数の容量性負荷のインピーダンスの１／２より低く、スイッチング周期の１／４の周波数のインピーダンスが容量性負荷のインピーダンスの２倍より高いフェライトビーズを接続する。【選択図】図１
2010011451.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列にスイッチング基本波周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を接続することを特徴とするスイッチング回路。
【請求項２】
電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路。
【請求項３】
請求項２のスイッチング回路において、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列にスイッチング基本波周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を接続することを特徴とするスイッチング回路。
【請求項４】
電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列にスイッチング基本波周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を接続することを特徴とするスイッチング回路と、電荷転送型撮像素子とを有し、前記スイッチング回路の出力を、容量性負荷の前記電荷転送型撮像素子の水平転送電極に接続し、前記スイッチング回路で前記電荷転送型撮像素子の水平転送電極を駆動することを特徴とする撮像装置。
【請求項５】
電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路と、電荷転送型撮像素子とを有し、前記スイッチング回路の出力を、容量性負荷の前記電荷転送型撮像素子の水平転送電極に接続し、前記スイッチング回路で前記電荷転送型撮像素子の水平転送電極を駆動することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷のスイッチング回路、特に電子増倍電荷転送型撮像素子の水平転送電極の駆動回路の改良に関するものである。
【背景技術】
【０００２】
電荷転送型（Charge Coupled Device以下ＣＣＤと略す）撮像素子の水平転送電極駆動回路も、駆動対象の撮像素子の電圧振幅が５V以下であれば、ＣＣＤ撮像素子の駆動用論理集積回路が使用でき、電圧振幅が６V以下であれば、汎用ＣＭＯＳ論理集積回路が使用できる（非特許文献１参照）。
しかし、電子増倍ＣＣＤ撮像素子（Electron Multiplying-ＣＣＤ以下ＥＭ−ＣＣＤと略す）は、電子冷却と組み合わせて感度を高くできるが、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極（Charge Multiplication Gate以下ＣＭＧと略す）は、例えば、TEXAS INSTRUMENTS（以下ＴＩと略す）製の３３万画素で、容量負荷約25ｐFで12.5MHzでのインピーダンスは約５０９Ωと重い負荷となり、電圧振幅が18 Vp-pから24Vp-pと大きくかつ可変な上に、ＣＭＧ電圧振幅が高い高電子増倍時は、ＣＭＧ電圧振幅の可変０．１Ｖで１．４倍感度が変化し、１１℃の温度変化で１．８倍感度が変化するので、駆動波形の電圧振幅確保と高安定性と発熱つまり消費電力の低減が求められる。例えば、e2V Technology（以下ｅ２Ｖと略す）製の１４万画素では、ＣＭＧ電圧振幅が35Vp-pから45Vp-pとさらに大きい。したがって、ＣＣＤ撮像素子の他の電極駆動の様に耐圧１８Ｖ程度の汎用集積回路を利用することが困難である。そこで、ＥＭ−ＣＣＤの電子増倍を行う水平転送電極に、電源電圧可変の相補のエンハンスメント型金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）のドレインでパルス波形を供給し、ＭＯＳＦＥＴのゲートを容量結合したＣＭＯＳ論理集積回路で駆動することが一般的である。また読み出しの水平転送電極は、例えば、ＴＩ製の３３万画素で、容量負荷約85ｐFと約55pFで12.5MHzでのインピーダンスは約１５０Ωと約２３１Ωと重い負荷となり、電圧振幅が８Vp-pで耐圧１８Ｖ程度のピンドライバと呼ばれる集積回路が使用される（非特許文献２、非特許文献３参照）。ＣＭＧ電圧振幅が高い高電子増倍時は水平解像度が低下するので、ＥＭ−ＣＣＤを冷却してＣＭＧ電圧振幅を最小限にする（非特許文献４参照）。水平解像度が低下するのはＣＭＧ電圧振幅が高い高電子増倍時にＣＭＧの矩形波特性が劣化し、水平転送が不完全になるためと推定される。また、過大光量により垂直転送路へ漏れこんだ電荷が、蓄積部転送路、水平転送路へ次々と溢れだして行くブルーミングと称される状態も起こる。
【０００３】
また、小型自動車や放送用カメラの電圧１０．５Ｖ〜１７Ｖの公称１２Ｖバッテリ入力のスイッチング電源や非増倍の水平転送電極Hφ駆動用に、導通時間と非導通時間をほぼ等しくする従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７のような各種の回路も実用化されている（特許文献１参照）。図８に従来の相補のＭＯＳＦＥＴ駆動回路の入出力電圧動作の模式図を示す。
【０００４】
図７と図８において、ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が０Ｖになる際は、ダイオードＤ６が導通し抵抗５で駆動されてＰｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧は比較的長い時間でスレッショルド電圧を越えてＰｃｈ−ＭＯＳＦＥＴのＱ１は導通開始（ターンオン）する。ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が５Ｖになる際は、ダイオードＤ７が導通し抵抗６で駆動されて、Ｐｃｈ−ＭＯＳＦＥＴのＱ１のゲート電圧は、スレッショルド電圧までは短い時間で上昇し、チャージ電荷が引き抜かれるまでスレッショルド電圧に止まり、比較的長い時間でＰｃｈ−ＭＯＳＦＥＴのＱ１は導通終了（ターンオフ）する。
【０００５】
同様に、ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が０Ｖになる際は、ダイオードＤ８が導通し抵抗７で駆動されて、Ｎｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧は、スレッショルド電圧までは短い時間で下降し、チャージ電荷が引き抜かれるまでスレッショルド電圧に止まり、比較的長い時間でＮｃｈ−ＭＯＳＦＥＴのＱ２はターンオフする。ＭＯＳＦＥＴのゲートを駆動するＩＣ４の出力電圧Vout4が５Ｖになる際は、ダイオードＤ９が導通し抵抗８で駆動されて、Ｎｃｈ−ＭＯＳＦＥＴのＱ２のゲート電圧は比較的長い時間でスレッショルド電圧を越え、Ｎｃｈ−ＭＯＳＦＥＴのＱ２はターンオンする。
【０００６】
ＭＯＳＦＥＴのゲートソース間容量（以下Ｃｇｓと略す）はドレインソース耐圧（以下耐圧と略す）とドレイン電流容量（以下電流容量と略す）との積に比例し、加工の細かさ（デザインルール）にもほぼ比例する。２００６年量産の、例えば三洋製のMCH3335とMCH3435等耐圧３０ＶのＭＯＳＦＥＴではＰｃｈピーク電流容量１．６Ａで約４０ｐＦ、Ｎｃｈピーク電流容量２．８Ａで約３０ｐＦである。また、ＭＯＳＦＥＴの電流をカットオフさせるゲートチャージ電荷（以下Ｑｇと略す）は耐圧と電流容量との積やドレイン電流に比例し、加工の細かさにもほぼ比例する。前記三洋製のMCH3335とMCH3435等２００６年量産の耐圧３０ＶのＭＯＳＦＥＴではＱｇはＰｃｈ電流１Ａ当たり約２１００ｐＣ、Ｎｃｈ電流１Ａ当たり約１４００ｐＣであり、Ｐｃｈはターンオフが遅くなる。
また、水平転送の約６００倍と遅い周期の水平同期周期でＣＣＤ撮像素子の基盤電極をバイポーラトランジスタで定電流駆動する回路も実用化されている（特許文献２参照）。
ところで、最近不要輻射低減用に、低い周波数では、低いインピーダンスで、特定周波数からインピーダンスが急激に高くなり、抵抗成分が大きいフェライトビーズが多様な種類で量産されている（非特許文献５参照）。フェライトビーズの近似の等価回路はインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものである（非特許文献６参照）。
【０００７】
逆方向もれ電流ＩＲを低減したまま、順方向降下電圧ＶＦを0.13Vと低減したショットキバリアダイオードもある。
【０００８】
上記の導通時間と非導通時間をほぼ等しくする従来技術では、従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７において、ＭＯＳＦＥＴのゲートに接続された抵抗と直列に接続された抵抗直列ダイオードＤ６〜Ｄ９で、ゲート駆動振幅がダイオード順方向降下電圧０．６Ｖの２倍の１．２Ｖ減少し３．８Ｖと、従来の相補のＭＯＳＦＥＴ駆動回路の動作の入出力波形をしめす模式図の図８の様になる。この図８において、抵抗Ｒ３，Ｒ４のインピーダンスが低いために電流Ｒ３，Ｒ４は大きい。またＱｇ１の値が大きいために、Ｖｃｍｇはアンバランスとなっている。
【０００９】
ＥＭ−ＣＣＤの電子増倍を行う水平転送電極（ＣＭＧ）を駆動するスイッチング回路では、例えば18 Vp-pから24Vp-pや35Vp-pから45Vp-pと振幅が大きく、バッテリ入力のスイッッチング電源や非増倍の水平転送電極Hφ駆動用の低耐圧で導通抵抗がほぼ飽和するゲートソース間（制御）電圧も低いＭＯＳＦＥＴは使用できない。ＣＭＧ駆動のＰｃｈＭＯＳＦＥＴのオン抵抗が下がるゲート電圧は例えば４．５Ｖと高い。したがって、上記の導通時間と非導通時間をほぼ等しくする従来技術をＣＭＧ駆動に適用できない。そのため、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する同時導通時間が発生し、無効電力が消費される。無効電力による損失が大きい分発熱量が増加し温度が上昇しＥＭ−ＣＣＤの感度が低下することが予想される。そのため、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとのドレイン間に許容損失の大きい約３３オームの抵抗を挿入し、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する電流を低減させる代わりに、ＣＭＧの容量は約25ｐFで12.5MHzでのインピーダンスは約５０９Ωであり、ＣＭＧ電圧振幅例えば24Vp-pの減衰を（24Vx509/(509+33+2)）=22.5Vと図７のR3とR4とCMGとによる電圧降下を１．５Ｖも許容していた。これは例えば、ＴＩ製TC246の最高感度動作では、ＣＭＧ電圧振幅の可変０．１Ｖで１．４倍感度が変化することからおおよそ１／１６０の感度低下に相当する。
【００１０】
また、背景技術のＤｅｓｅｒｔ  Ｓｔａｒ  Ｓｙｓｔｅｍ製品のようにＣＭＧ電圧振幅が高い高電子増倍時は水平解像度が低下する。さらに、水平転送のブルーミングが劣化する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−２９８９４３号公報
【特許文献２】特開２００１−４５３８４号公報
【非特許文献】
【００１２】
【非特許文献１】ソニー製ICX422AL対角11mm（2／3型）EIA白黒用固体撮像素子  Ｊ０１Ｘ２２Ａ４１
【非特許文献２】ＴＩ製TC246RGB-B0 680 x 500 PIXEL IMPACTRONTM PRIMARY COLOR CCD IMAGE SENSOR  SOCS087 - DECEMBER 2004 - REVISED MARCH 2005
【非特許文献３】ｅ２Ｖ製 A1A-CCD65_Series_Ceramic Issue 7, June 2004
【非特許文献４】Desert Star Systems製 Night and Low-Light Imaging withFrogEyeTM and SharkEyeTM Digital Cameras  Application Note 2nd Edition 28OCT05
【非特許文献５】ＴＤＫ製006-01 / 20071025 / j9412_mmz2012.fm
【非特許文献６】ＴＤＫ製mmz2012Equivalent Circuit
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとの相互が同時導通する貫通電流を低減しながら、負荷容量の振幅の減衰を防ぎ、矩形波特性を改善する事を目的とする。
【課題を解決するための手段】
【００１４】
本発明によれば、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列にスイッチング基本波周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を接続することを特徴とするスイッチング回路が提供される。
【００１５】
また本発明によれば、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路が提供される。
【００１６】
すなわち、本発明は、反転スイッチング回路において、負荷駆動パルス周波数での半導体素子の電極直列インピーダンスを低くし貫通電流周波数での半導体素子の電極直列インピーダンスを高くする、または導通開始（ターンオン）方向の半導体素子の電極直列インピーダンスを低くし導通終了（ターンオフ）方向の半導体素子の電極直列インピーダンスを高くすることにより、貫通電流の主成分の高周波数電流を制限する事を特徴とするスイッチング回路を提供する。
【００１７】
さらに、上記のスイッチング回路と電子増倍電荷転送型撮像素子とを有し、前記スイッチング回路を、前記電子増倍電荷転送型撮像素子の水平転送電極の駆動に用いることを特徴とする撮像装置を提供する。
【００１８】
具体的には上記のスイッチング回路において、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路を提供する。
【００１９】
さらに、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであることを特徴とするスイッチング回路を提供する。
【００２０】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであることを特徴とするスイッチング回路を提供する。
【００２１】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであり、前記負荷が容量性負荷であり、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間がスイッチング基本波周期の１／４より短く、前記基本波周期の１／４の周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ２倍より高いフェライトビーズを接続することを特徴とするスイッチング回路を提供する。
【００２２】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであり、前記負荷が容量性負荷であり、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間がスイッチング基本波周期の１／４より短く、前記基本波周期の１／４の周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ２倍より高いフェライトビーズを接続することを特徴とするスイッチング回路を提供する。
【００２３】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであり、前記負荷が容量性負荷であり、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低く、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間を半周期とする同時導通周波数におけるインピーダンスが同時導通周波数における前記容量性負荷のインピーダンスのおおよそ２倍より高いフェライトビーズを前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路を提供する。
【００２４】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであり、前記負荷が容量性負荷であり、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低く、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間を半周期とする同時導通周波数におけるインピーダンスが同時導通周波数における前記容量性負荷のインピーダンスのおおよそ２倍より高いフェライトビーズを前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路を提供する。
【００２５】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであり、前記負荷が容量性負荷であり、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間がスイッチング基本波周期の１／４より短く、前記基本波周期の１／４の周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ２倍より高いフェライトビーズを接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低く、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間を半周期とする同時導通周波数におけるインピーダンスが同時導通周波数における前記容量性負荷のインピーダンスのおおよそ２倍より高いフェライトビーズを前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路を提供する。
【００２６】
また、上記のスイッチング回路において、前記スイッチング素子が金属酸化膜形電界効果トランジスタ（ＭＯＳＦＥＴ）であり、前記インピーダンス体がフェライトビーズであり、前記負荷が容量性負荷であり、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間がスイッチング基本波周期の１／４より短く、前記基本波周期の１／４の周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ２倍より高いフェライトビーズを接続し、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低く、前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子とが同時導通する時間を半周期とする同時導通周波数におけるインピーダンスが同時導通周波数における前記容量性負荷のインピーダンスのおおよそ２倍より高いフェライトビーズを前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路を提供する。
【００２７】
また、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列にスイッチング基本波周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を接続することを特徴とするスイッチング回路と、電荷転送型撮像素子とを有し、前記スイッチング回路の出力を、容量性負荷の前記電荷転送型撮像素子の水平転送電極に接続し、前記スイッチング回路で前記電荷転送型撮像素子の水平転送電極を駆動することを特徴とする撮像装置を提供する。
【００２８】
また、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路と、電荷転送型撮像素子とを有し、前記スイッチング回路の出力を、容量性負荷の前記電荷転送型撮像素子の水平転送電極に接続し、前記スイッチング回路で前記電荷転送型撮像素子の水平転送電極を駆動することを特徴とする撮像装置を提供する。
【００２９】
また、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、前記論理バッファ出力と前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極との間に直列に挿入された導通終了方向のダイオードに並列にスイッチング基本波周波数におけるインピーダンスが前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子のゲート電極インピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を接続することを特徴とするスイッチング回路と、前記スイッチング回路の電圧ＶＨを可変供給する回路と電子増倍電荷転送型撮像素子とを有し、前記スイッチング回路の出力を、容量性負荷の前記電子増倍電荷転送型撮像素子の電子増倍水平転送電極に接続し、前記スイッチング回路で前記電子増倍電荷転送型撮像素子の電子増倍水平転送電極を駆動し、前記スイッチング回路の電圧ＶＨを可変して電子増倍率を可変することを特徴とする撮像装置を提供する。
【００３０】
また、電源電圧が６Vを超え、負荷を駆動し、Ｐｃｈスイッチング素子とＮｃｈスイッチング素子と論理バッファとを用いるスイッチング回路において、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスのおおよそ１／２より低いインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したもので近似の等価回路として表せるインピーダンス体またはインダクタと容量と抵抗との並列接続したものと抵抗との直列接続したものの少なくとも一方を前記Ｐｃｈスイッチング素子と前記Ｎｃｈスイッチング素子との少なくとも一つのドレイン電極に挿入することを特徴とするスイッチング回路前記スイッチング回路の電圧ＶＨを可変供給する回路と電子増倍電荷転送型撮像素子とを有し、前記スイッチング回路の出力を、容量性負荷の前記電子増倍電荷転送型撮像素子の電子増倍水平転送電極に接続し、前記スイッチング回路で前記電子増倍電荷転送型撮像素子の電子増倍水平転送電極を駆動し、前記スイッチング回路の電圧ＶＨを可変して電子増倍率を可変することを特徴とする撮像装置を提供する。
【発明の効果】
【００３１】
以上説明したように本発明によれば、電圧振幅が例えば18 Vp-pから24Vp-pや35Vp-pから45Vp-pと大きくかつ可変な上に、電圧振幅が高い高電子増倍時は振幅可変０．１Ｖで１．４倍感度が変化するＥＭ−ＣＣＤのＣＭＧを駆動する場合には、負荷駆動パルス周波数でのＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとの電極直列インピーダンスを低くして、ＣＭＧの電圧振幅減衰を減少し、感度低下を減少して、従来例の図７のR3とR4とCMGとによる電圧降下１．５Ｖは振幅可変０．１Ｖで１．４倍感度が変化することからおおよそ１／１６０の感度低下に比較し数十倍の感度向上になる。
【００３２】
また、本発明は、ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとが同時導通する貫通電流の主成分の高周波数電流を低減し、電力損失を低減させ、電力損失分の発熱と温度上昇とが低減し、１１℃で１．８倍感度が変化するＥＭ−ＣＣＤの感度がより向上する。
【００３３】
さらに、前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極に直列に挿入された導通終了（ターンオフ）方向のダイオードに並列に高いインピーダンス体を挿入することにより、前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極に直列に挿入された導通開始（ターンオン）方向のダイオードを短絡し、導通開始（ターンオン）方向のダイオードの順方向降下電圧をなくし前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴの導通時のゲートーソース電圧を大きく確保し導通時の前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのオン抵抗が下がりＣＭＧ電圧の矩形波特性を改善しＥＭ−ＣＣＤの感度がさらに向上する。ＣＭＧ電圧の矩形波特性を改善すれば、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度の低下と、過大光量により垂直転送路へ漏れこんだ電荷が蓄積部転送路から水平転送路へ次々と溢れだして行くブルーミングが起きにくくなる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ゲート直列にフェライトビーズ挿入）
【図２】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ゲート直列とドレイン直列とにフェライトビーズ挿入）
【図３】本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図（ドレイン直列にフェライトビーズ挿入）
【図４】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の出力波形動作をしめす模式図（ゲート直列にフェライトビーズ挿入）
【図５】本発明の一実施例の相補のＭＯＳＦＥＴ駆動回路の出力波形動作をしめす模式図（ゲート直列とドレイン直列とにフェライトビーズ挿入）
【図６】本発明の他の一実施例の相補のＭＯＳＦＥＴ駆動回路の出力波形動作をしめす模式図（ドレイン直列にフェライトビーズ挿入）
【図７】従来例の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図
【図８】従来例の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図
【図９】ＥＭ−ＣＣＤ撮像素子を用いた撮像装置の構成を示すブロック図
【発明を実施するための形態】
【実施例】
【００３５】
本発明の一実施例のスイッチング回路を、電子増倍ＣＣＤ撮像素子（ＥＭ−ＣＣＤ）の水平転送電極の駆動に用いた撮像装置をブロック図の図９を用いて説明する。それから、本発明の１実施例のスイッチング回路をブロック図の図１、図２，図３と、波形模式図の図４、図５、図６を用いて説明する。
【００３６】
図９は、ＥＭ−ＣＣＤを用いた撮像装置の構成を示すブロック図であり、図９において、１は撮像装置、２はレンズである。撮像装置１内で、３はＥＭ−ＣＣＤ、４は雑音を除去するＣＤＳ（Correlated Double Sampling）と暗電流補正と利得可変増幅回路（Automatic Gain Control以下ＡＧＣ）とデジタル映像信号Ｖｉに変換するＡＤＣ（Analog Digital Converter）とを内蔵したＦＥＰ（Front End Processor）であり、５は映像信号処理部、６はＣＰＵ、７はタイミング発生部（Timing Generator：以下ＴＧ）であり、映像信号処理部５とＣＰＵ６とＴＧ７とはＦＰＧＡ（Field Programable Gate Array）等の集積回路に集積されることもある。８は垂直転送駆動部、９は水平転送駆動部、１０は電子増倍を行う水平転送電極（ＣＭＧ）駆動部である。
【００３７】
ＣＭＧ電圧振幅が例えば18 Vp-pから24Vp-pや35Vp-pから45Vp-pと大きくかつ可変なＥＭ−ＣＣＤを用いた撮像装置の構成を示すブロック図の図９のＣＭＧ駆動部１０に本発明の１実施例のスイッチング回路を用いた動作を説明する。
【００３８】
従来の相補のＭＯＳＦＥＴ駆動回路の構成を示すブロック図の図７では、従来の相補のＭＯＳＦＥＴ駆動回路の入出力波形動作をしめす模式図の図８のように、貫通電流低減制限抵抗Ｒ３＋Ｒ４の３３ΩによりＣＭＧ電圧振幅を（24Vx509/(509+33+2)）=22.5Vと図７のR3とR4とCMGとによる電圧降下で１．５Ｖも減衰し、ＴＩ製TC246の最高感度動作では電圧振幅が０．１Ｖで１．４倍感度が変化するので、従来はおおよそ１／１６０の感度低下に相当していた。この例示では、２４Ｖは減衰されない場合のパルス振幅つまり電源電圧値で、ＣＭＧの容量は約２５ｐＦで１２．５ＭＨｚでのインピーダンスは約５０９Ωに対し、Ｒ３とＲ４が３３ΩでＭＯＳＦＥＴの導通抵抗を２Ωとした時のパルス振幅を減衰させる場合のインピーダンス分割比が５０９/（５０９+３３+２）とした。
【００３９】
本発明の実施例によれば、ＣＭＧの電圧振幅０．１Ｖで１．４倍感度が変化するＥＭ−ＣＣＤのＣＭＧを駆動する場合には、負荷駆動パルス周波数でのＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとの電極直列インピーダンスを低くして、ＣＭＧの電圧振幅減衰を減少し、感度低下を減少して、従来の感度低下に比較し数十倍の感度向上になる。
【００４０】
また、本発明の実施例では、ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとが同時導通する貫通電流の主成分の高周波数電流を低減し、電力損失を低減させ、電力損失分の発熱と温度上昇とが低減し、１１℃で１．８倍感度が変化するＥＭ−ＣＣＤの感度がさらに向上する。
【００４１】
以下、本発明の１実施例のスイッチング回路をブロック図の図１、図２，図３と、タイミング波形模式図の図４、図５、図６を用いて説明する。図１は、ゲート電極容量のインピーダンスやＣＭＧ容量のインピーダンスに対し、フェライトビーズのインピーダンスが、スイッチング基本周波数において、１０分の１以下と充分低く、スイッチングのターンオフ時間を周期とする周波数において、インピーダンスが１０倍以上と十分高い、ゲート駆動のフェライトビーズＬ５，Ｌ６の特性の適合が好適な状態で、Ｑ1とＱ２とが同時導通しない場合の構成例である。図２はゲート駆動のフェライトビーズＬ５，Ｌ６の特性の適合が必ずしも望ましいレベルでないとしても、フェライトビーズ直列接続のショットキーバリアダイオード（Shottoky Barrier Diode 以下ＳＢＤ）でフェライトビーズ導通をゲートとターンオン時に限定し、さらにＱ1とＱ２とが同時導通する時間が少し残存しても双方のドレインＧ、Ｇ間に接続したフェライトビーズＬ１，Ｌ２で貫通電流を減少させる他の構成例で、図３はドレインに接続したフェライトビーズで貫通電流を減少させる構成例である。
【００４２】
図１と図２はＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の１実施例を示したブロック図であり、図３はＭＯＳＦＥＴの比較的早いターンオン時の貫通電流の主成分の高周波数成分を低減する本発明の他の一実施例を示したブロック図であり、図４と図５はＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の一実施例の動作の入出力電圧を示す模式図であり、図６はＭＯＳＦＥＴの比較的早いターンオン時の貫通電流の主成分の高周波数成分を低減する本発明の他の一実施例の動作の入出力電圧を示す模式図である。上記図５、６においてターン・オフ周波数でのＬ１，Ｌ２のインピーダンスが高いため、電流Ｌ１，Ｌ２はきわめて小さい。本発明の実施例に用いるインピーダンス体Ｌ１，Ｌ２，Ｌ５，Ｌ６は、フェライトビーズまたは同様な周波数特性例をしめすインダクタと容量の並列接続と抵抗との並列接続したものと抵抗との直列接続したものである。
【００４３】
図１、図２、図３、図４、図５、図６において、ＶccHとＶccLと５Vとは論理電源、ＶＨとＶＬとはスイッチング回路電源であり、ＩＣ１とＩＣ２はＣＭＯＳインバータ論理集積回路（ＩｎｖＩＣ）であり、ＩＣ３  １/６〜６/６は図１では一般的な６個入りＩｎｖＩＣを１入力５出力に直列接続してあるがＩＣ３は駆動電流が大きい1ゲート／1パッケージＣＭＯＳバッファ論理集積回路（ＢｕｆＩＣ）が１個でも良い。
【００４４】
Ｑ１はＰｃｈＭＯＳＦＥＴ、Ｑ２はＮｃｈＭＯＳＦＥＴ、Ｄ１〜Ｄ５は直流再生ダイオード、Ｄ１０〜Ｄ１３は逆流防止のＳＢＤである。また、ＣＭＧはＥＭ−ＣＣＤの電子増倍水平転送電極、Ｃ１、Ｃ２は交流結合容量であり、Ｒ１およびＲ２はゲート駆動抵抗であり、Ｌ１、Ｌ２、Ｌ５、Ｌ６はフェライトビーズであり、クロック基本波周波数におけるインピーダンスがクロック基本波周波数における容量性負荷のインピーダンスより低く、スイッチング回路の同時導通時間を半周期とする周波数におけるインピーダンス成分は高い。
【００４５】
図１、図２、図３、図４、図５、図６において、Viは論理回路１、論理回路２、論理回路３の入力波形であり、Vout1は論理回路１  ＩＣ１の出力波形であり、Vout2は論理回路２  ＩＣ２の出力波形であり、Vout3は論理回路３  ＩＣ３  ２/６〜６/６  の出力波形であり、Vg1はＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧波形であり、Vg2はＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧波形であり、Vd1はＰｃｈＭＯＳＦＥＴのＱ１のドレイン電圧波形であり、Vｄ2はＮｃｈＭＯＳＦＥＴのＱ２のドレイン電圧波形であり、Ｖｃｍｇは負荷容量ＣＭＧに印加される出力電圧波形である。
【００４６】
本発明の一実施例を示したブロック図の図１と図２と図３と従来技術のブロック図の図７との相異は、図７の様に論理集積回路ＩＣ４  ２/６〜６/６の出力Ｖｏｕｔ４にダイオードＤ6,7,8と抵抗Ｒ5,6,7,8の組合せを複数用いて出力インピーダンスを制御するだけではなく、クロック基本波周波数におけるインピーダンスがクロック基本波周波数における容量性負荷のインピーダンスより低く、スイッチング回路（Ｑ１，Ｑ２他）の同時導通時間を半周期とする周波数におけるインピーダンス分は高いフェライトビーズを用いて、貫通電流の主成分の高周波数電流を制限し、負荷駆動パルス周波数でのＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとの電極直列インピーダンスを低くして、ＣＭＧの電圧振幅減衰を減少することである。さらに、前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極Ｇ，ゲート電極Ｇに直列に挿入された導通終了（ターンオフ）方向のダイオードＤ１１，１２に並列にフェライトビーズＬ５，Ｌ６を挿入することにより、前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴのゲート電極Ｇ，ゲート電極Ｇに直列に挿入された導通開始（ターンオン）方向のダイオードＤ１０，Ｄ１３を短絡したことである。
【００４７】
以下図１と図２と図４と図５を用いて、本発明の一実施例を説明する。
【００４８】
図１と図２において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、ＶccHはＩＣ１の推奨最大電圧以下に設定する。つまりＩＣ３  １/６〜６/６の品種がＴＴＬ論理ＩＣ７４ＬＳとピン配置が同一で、高速で駆動電流も大きく耐圧も比較的高い７４ＡＣならＶccH＝６Ｖ以下、ＩＣ３の品種が高速ではあるが耐圧が中くらいの７４ＬＶＣならＶccH＝５．５Ｖ以下にする。
【００４９】
図１において、Ｑ１のゲートＧもＱ２のゲートＧもコンデンサＣ１とＣ２を介して、ターンオフ時にはＳＢＤのＤ１１とＤ１２とでＩＣ３  ２/６〜６/６からチャージ電荷Ｑｇが駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはフェライトビーズＬ５，Ｌ６とで高周波数成分の駆動は制限され、ターンオンは遅延し、Ｑ１とＱ２との間で導通期間と非導通期間とが相互にほぼ等しくＱ１とＱ２との間で同時オン期間がなくなり、フェライトビーズの特性の適合が好適であればＱ1とＱ２とが同時導通しなく貫通電流が流れなくなる。
【００５０】
図２において、Ｑ１のゲートもＱ２のゲートもコンデンサＣ１とＣ２を介して、ターンオフ時にはＳＢＤのＤ１１とＤ１２とでＩＣ３からチャージ電荷Ｑｇで駆動され、ターンオフ遅延はほとんどなくなる。ターンオン時にはＳＢＤのＤ１０とＤ１３とフェライトビーズＬ５，Ｌ６とで高周波数成分の駆動は制限され、ターンオンは遅延し、ゲート電極容量のインピーダンスやＣＭＧ容量のインピーダンスに対し、フェライトビーズのインピーダンスが、スイッチング基本周波数において、約２分の１以上と下がりきらず、スイッチングのターンオフ時間を周期とする周波数において、インピーダンスが約２倍以下と上がらなず、フェライトビーズの特性の適合が必ずしも最適でない場合でも、Ｑ１とＱ２との間で導通期間と非導通期間とが相互にほぼ等しくＱ１とＱ２との同時オン期間が減少し、さらにフェライトビーズＬ１，Ｌ２が貫通電流を減少させ、貫通電流が非常に少なくなる。
【００５１】
その結果、高感度動作のためにＣＭＧの電圧振幅を大きくしてＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、Ｑ１とＱ２との同時オン期間の貫通電流が少なくなり、ＣＭＧの電圧振幅と矩形波形が確保され、感度低下がなくなり、実効感度が改善される。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
【００５２】
本発明の一実施例の図１と図２と図４と図５とを従来技術の図７と図８と比較すると、ＭＯＳＦＥＴＱ１とＱ２とのゲートをturn-offさせる従来技術の直列抵抗Ｒ６とＲ７が短絡され（削除されて）Ｑ１とＱ２のturn-off がより高速化している（turn-off期間が短い）。
【００５３】
また、Ｑ１とＱ２とのゲートをturn-onさせる直列抵抗Ｒ５とＲ８がフェライトビーズＬ５，Ｌ６とに置き換えて高周波数成分の駆動は制限され、ターンオンはさらに遅延している。さらに、従来技術のダイオードＤ６〜Ｄ９が、本実施例ではＳＢＤのＤ１０〜Ｄ１３となり小電流領域の順方向降下電圧が０．６Ｖから０．２Ｖと１／３化が可能となり、論理電源電圧が少なくできる分、電源電圧が低くより高速なＣＭＯＳ論理集積回路の使用が可能となる。
【００５４】
具体的には、図１と図２と図４と図５において、Ｑ１のＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、直流再生ダイオードＤ３を順方向降下電圧０．３ＶのＳＢＤにしてオン時のＰｃｈＭＯＳＦＥＴのＱ１ゲート電圧Ｖgs＝−５．４Ｖ〜−４．７Ｖを確保する。また、ゲート電圧が確保される一方、ＭＯＳＦＥＴのゲートのスレッショルド電圧で電荷引き抜きを駆動する際の論理ＣＭＯＳ集積回路の電源電圧と論理ＣＭＯＳ集積回路の出力電圧との差が低減するが、駆動電流２４ｍAを保証するＬＶＣシリーズ等の高速論理ＣＭＯＳ集積回路ＩＣ３を例えば３個等複数個を並列接続すれば、ＶccH＝５Ｖにしても良い。ＩＣ１をさらに駆動能力の高い品種にするか並列個数を増加すれば、直流再生ダイオードＤ３を順方向降下電圧０．２ＶのＳＢＤにしても良い。
【００５５】
その結果、本発明の一実施例の図１と図２の回路は、ＭＯＳＦＥＴ駆動回路がゲートとをターンオン時に比較的遅く駆動しターンオフ時に比較的早く駆動する本発明の一実施例の動作の入出力電圧を示す模式図の図４と図５の動作（Ｖｇ１波形）になり、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴとが同時導通する期間が短くなり、負荷ＣＭＧの電圧振幅減衰がおおよそ０．２Ｖに減少する。振幅可変０．１Ｖで１．４倍感度が変化するため、本発明の一実施例の図１と図２の回路は、振幅可変０．２Ｖで２倍の感度変化になり、感度低下をおよそ１／２にして、従来の感度低下に比較しおおよそ８０倍の感度向上になる。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
【００５６】
さらに、図１において、フェライトビーズＬ５，Ｌ６とで導通開始（ターンオン）方向の高周波数成分のインピーダンスは高く維持され、Ｑ１のＰｃｈＭＯＳＦＥＴとＱ２のＮｃｈＭＯＳＦＥＴとのターンオンの遅延は維持される。さらに、図５の導通開始（ターンオン）方向のダイオードＤ１０とＤ１３の順方向降下電圧がなくなり、導通時のＭＯＳＦＥＴゲートーソース電圧を大きく確保し導通時のＭＯＳＦＥＴのＱ１とＱ２のオン抵抗が下がり、ＣＭＧ電圧の矩形波特性を改善しＥＭ−ＣＣＤがさらに感度が向上する。ＣＭＧ電圧の矩形波特性を改善すれば、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度の低下と、過大光量により垂直転送路へ漏れこんだ電荷が蓄積部転送路から水平転送路へ次々と溢れだして行くブルーミングが起きにくくなる。
また、発明の一実施例は、ＥＭ−ＣＣＤの読み出しの水平転送電極の容量負荷は約85ｐFと約55pFで、電圧振幅が８ Vp-pのＥＭ−ＣＣＤの読み出しの水平転送電極の駆動にも適用できる。ＥＭ−ＣＣＤ撮像素子を用いた撮像装置の構成を示すブロック図の図９のＣＭＧ駆動部１０だけではなく、水平転送駆動部９にも適用し、図１または図２の回路を二組設けて、入力Ｖｉを正相と逆相とし、出力Ｖｏを水平転送路のＳＲＧ１，ＳＲＧ２に接続すれば良い。
【００５７】
図８のＶｃｍｇの立ち上がり波形の傾斜が急で立ち下がり波形の傾斜が緩やかなのに対し、図４のＶｃｍｇの立ち上がりも立ち下がりも波形の傾斜が急となり、水平転送電極の電圧振幅の矩形波特性と対称性が改善され、転送できる最大電荷量が増加し、過大光量により垂直転送路へ漏れこんだ電荷が蓄積部転送路から水平転送路へ次々と溢れだして行くブルーミングが起きにくくなる。
【００５８】
以下図３と図６を用いて、本発明の他の一実施例を説明する。
【００５９】
図３と図６において、ＰｃｈＭＯＳＦＥＴＱ１のｏｎ抵抗が下がるゲート電圧は例えば４．５Ｖと高いので、ＶccHはＩＣ１の推奨最大電圧以下とする。つまり、例えばＩＣ１の品種が高速で駆動電流も大きく耐圧も比較的高い７４ＡＣならＶccH＝６Ｖ以下、ＩＣ１の品種が高速だが耐圧が中くらいの７４ＬＶＣならＶccH＝５．５Ｖ以下で可変する。
【００６０】
ＮｃｈＭＯＳＦＥＴＱ２のチャージ電荷Ｑｇとターンオフ遅延はＰｃｈＭＯＳＦＥＴＱ１より小さく、かつＱ２のｏｎ抵抗が下がるゲート電圧は例えば２．５Ｖと低いので、ＶccLはＩＣ２の品種が十分高速で駆動能力が大きく電源電圧より高い入力電圧を許容する７４ＬＶＣならＶccL＝４．５Ｖとする。
【００６１】
１２．５ＭＨｚまたは３７．５ＭＨｚのインピーダンスが容量性負荷のインピーダンスより低く、スイッチング回路の同時導通時間を半周期とする周波数の１００ＭＨｚまたは３００ＭＨｚのインピーダンス分は高いフェライトビーズを用いて、図６の下のVd1-Vd2の様にＰｃｈＭＯＳＦＥＴＱ１のドレインとＮｃｈＭＯＳＦＥＴＱ２のドレインとの間に高い周波数成分の電位差が生じても貫通電流の主成分の高周波数電流を制限する。
【００６２】
その結果、高感度動作のためにＣＭＧの電圧振幅が大きくなりＭＯＳＦＥＴのドレイン電流が増加し、よりＱｇが増加しても、貫通電流が少なく、ＣＭＧの電圧振幅と矩形波形が確保され、ＣＭＧの電圧振幅の振幅減衰がおおよそ０．８Ｖに減少し、感度低下をおよそ１／１５にして、従来の感度低下に比較しおよそ１０倍の感度向上になる。また、貫通電流が少ない分電力損失が低減し、発熱と温度上昇とが低減し、さらに感度が向上する。
【００６３】
また、本発明の一実施例の図３と図６とを従来技術の図７、図８と比較すると、ＰｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧Ｖｇ１が高い分論理IC電源電圧ＶｃｃＨを高く、ＮｃｈＭＯＳＦＥＴのｏｎ抵抗が下がるゲート電圧Ｖｇ２が低い分論理IC電源電圧ＶｃｃＬを低くして、ＰｃｈＭＯＳＦＥＴＱ１のｏｎ抵抗とＮｃｈＭＯＳＦＥＴＱ２ののｏｎ抵抗とを均一化し、図８のＶｃｍｇの立ち上がり波形の傾斜が急で立ち下がり波形の傾斜が緩やかなのに対し、図４のＶｃｍｇの立ち上がりも立ち下がりも波形の傾斜が急となり、ＣＭＧの電圧振幅の対称性が改善される。
【００６４】
さらに、フェライトビーズＬ１，Ｌ２を用いて、貫通電流の主成分の高周波数電流を制限していることにより、ゲート駆動回路の部品点数を簡略化している。貫通電流を制限する大きな許容損失の従来技術の抵抗Ｒ３とＲ４が、本願の実施例ではチップサイズのフェライトビーズＬ１，Ｌ２になり、回路が小型化する。さらに、図７での導通開始（ターンオン）方向のダイオードＤ６とＤ８の順方向降下電圧がなくなり、導通時のＭＯＳＦＥＴゲートーソース電圧を大きく確保し導通時のＭＯＳＦＥＴのＱ１とＱ２のオン抵抗が下がりＣＭＧ電圧の矩形波特性を改善しＥＭ−ＣＣＤがさらに感度が向上する。ＣＭＧ電圧の矩形波特性を改善すれば、ＣＭＧ電圧振幅が高い高電子増倍時の水平解像度の低下と、過大光量により垂直転送路へ漏れこんだ電荷が蓄積部転送路から水平転送路へ次々と溢れだして行くブルーミングが起きにくくなる。
【符号の説明】
【００６５】
１：撮像装置、２：レンズ、３：ＥＭ−ＣＣＤ、４：ＦＥＰ、
５：映像信号処理部、６：ＣＰＵ、７：タイミング発生部（ＴＧ）、
８：垂直転送駆動部、９：水平転送駆動部、１０：ＣＭＧ駆動部
ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４：反転論理ＣＭＯＳ集積回路（Inv IC）、 
Ｑ１：ＰｃｈＭＯＳＦＥＴ、 Ｑ２：ＮｃｈＭＯＳＦＥＴ、 
Ｄ１〜Ｄ９：ダイオード、Ｄ１０〜Ｄ１３：ショットキダイオード、
Ｃ１，Ｃ２：容量、ＣＭＧ：ＥＭ−ＣＣＤの電子増倍水平転送電極、
Ｚ１〜Ｚ６：フェライトビーズ、Ｒ１〜Ｒ８：抵抗、
６Ｖ，５．５Ｖ，５V：論理電源、ＶＨ，ＶＬ：電源、
Ｖi：ＩＣ１、ＩＣ２、ＩＣ３、の入力波形、
Vout1：ＩＣ１の出力波形、Vout2：ＩＣ２の出力波形、
Vout3：ＩＣ３の２/６〜６/６の出力波形、
Vg1：ＰｃｈＭＯＳＦＥＴのＱ１のゲート電圧波形、
Vg2：ＮｃｈＭＯＳＦＥＴのＱ２のゲート電圧波形、
Vd1：ＰｃｈＭＯＳＦＥＴのＱ１のドレイン電圧波形、
Vd2：ＮｃｈＭＯＳＦＥＴのＱ２のドレイン電圧波形、
Ｖcmg：負荷容量ＣＭＧに印加される出力電圧波形、
【図１】
2010011451.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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