(57)【要約】【課題】磁気センサ等の微少な検出対象信号を入力信号とする信号増幅装置において、入力信号のオフセットが大きいため、ダイナミックレンジを確保できない。【解決手段】差動入力信号の一方を入力される増幅部３０と、他方を入力される増幅部３２と、増幅部３０，３２から得られる差動出力信号の中点電位を検出して当該差動出力信号のオフセット電位をフィードバック制御するコモンモード検出回路２８とを備える。増幅部３０，３２は差動増幅回路３４ａ，３４ｂから出力される中間差動信号をドライバ回路３８ａ，３８ｂに印加するバイアス信号に変換するバイアス回路３６ａ，３６ｂを有する。バイアス回路３６ａ，３６ｂは、コモンモード検出回路２８からの制御信号に応じて抵抗値が変化する抵抗可変素子を有し、分圧比を調節してバイアス信号を調節する。【選択図】図２
2010136039.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力信号からなる差動信号を入力され、第１及び第２の出力信号からなる差動信号を出力する全差動型の信号増幅装置であって、
前記第１の入力信号を入力され前記第１の出力信号を出力する第１の増幅部と、
前記第２の入力信号を入力され前記第２の出力信号を出力する第２の増幅部と、
前記第１の出力信号と前記第２の出力信号との中点電位を求め、当該中点電位に基づき、前記第１の出力信号及び前記第２の出力信号それぞれのオフセット電位をフィードバック制御するオフセット制御信号を生成するフィードバック制御部と、
を有し、
前記各増幅部は、
それぞれの前記入力信号と、それぞれの前記出力信号に基づく帰還信号とからなる差動信号を入力され、中間差動信号を出力する差動増幅回路と、
入力されるバイアス信号に応じてプッシュプル動作を行い前記出力信号を生成するプッシュプル回路を備えたドライバ回路と、
前記中間差動信号に基づき前記バイアス信号を生成するバイアス回路と、
を有し、
前記バイアス回路は、
第１信号点と第２信号点との間に接続され、当該両信号点間に印加される電圧を分圧して分圧点の電位を前記バイアス信号として出力する分圧回路と、
前記第１信号点及び前記第２信号点それぞれの電位を、前記中間差動信号の強度に応じ互いに同相で変化させる信号点電位生成回路と、
を有し、
前記分圧回路は、
前記第１信号点又は前記第２信号点と前記分圧点との間に直列に接続され、前記オフセット制御信号に応じて抵抗値が変化する抵抗可変素子を有すること、
を特徴とする信号増幅装置。
【請求項２】
請求項１に記載の信号増幅装置において、
前記差動増幅回路は、演算増幅器を用いた非反転増幅回路であること、を特徴とする信号増幅装置。
【請求項３】
請求項１又は請求項２に記載の信号増幅装置において、
前記差動増幅回路は、
それぞれｎチャネルＭＯＳトランジスタである第１トランジスタ及び第２トランジスタからなり、互いのソースを共通の定電流源を介して第１基準電圧源に接続される差動対を備え、前記入力信号及び前記帰還信号からなる差動信号を入力され、第１の中間差動信号を出力する第１差動増幅器と、
それぞれｐチャネルＭＯＳトランジスタである第３トランジスタ及び第４トランジスタからなり、互いのソースを共通の定電流源を介して前記第１基準電圧源より高い電圧の第２基準電圧源に接続される差動対を備え、前記入力信号及び前記帰還信号からなる差動信号を入力され、第２の中間差動信号を出力する第１差動増幅器と、
を有し、
前記信号点電位生成回路は、
前記第１の中間差動信号の強度に応じた電位変化を前記第１信号点に発生させ、前記第２の中間差動信号の強度に応じた電位変化を前記第２信号点に発生させること、
を特徴とする信号増幅装置。
【請求項４】
請求項３に記載の信号増幅装置において、
前記第１の増幅部の前記第１トランジスタと前記第２の増幅部の前記第２トランジスタとは、それぞれのドレインを互いに接続され、
前記第１の増幅部の前記第２トランジスタと前記第２の増幅部の前記第１トランジスタとは、それぞれのドレインを互いに接続され、
前記第１の増幅部の前記第３トランジスタと前記第２の増幅部の前記第４トランジスタとは、それぞれのドレインを互いに接続され、
前記第１の増幅部の前記第４トランジスタと前記第２の増幅部の前記第３トランジスタとは、それぞれのドレインを互いに接続されること、
を特徴とする信号増幅装置。
【請求項５】
請求項１から請求項４のいずれか１つに記載の信号増幅装置において、
前記分圧回路は、
前記第１信号点と前記分圧点との間に接続された第１の前記抵抗可変素子と、
前記第２信号点と前記分圧点との間に接続された第２の前記抵抗可変素子と、
を有し、
前記第１の抵抗可変素子と前記第２の抵抗可変素子とは、前記オフセット制御信号に応じた抵抗値の増減が互いに逆方向であること、
を特徴とする信号増幅装置。
【請求項６】
請求項５に記載の信号増幅装置において、
前記分圧回路は、前記第１の抵抗可変素子と前記第２の抵抗可変素子との間に直列に接続され、両端子間に電位差を生じる中間素子を有し、
前記第１の抵抗可変素子と前記中間素子とが接続された第１の前記分圧点から出力された前記バイアス信号は、前記プッシュプル回路を構成する一方の出力トランジスタに印加され、
前記第２の抵抗可変素子と前記中間素子とが接続された第２の前記分圧点から出力された前記バイアス信号は、前記プッシュプル回路を構成する他方の出力トランジスタに印加されること、
を特徴とする信号増幅装置。
【請求項７】
請求項１から請求項６のいずれか１つに記載の信号増幅装置と、
前記差動信号を出力する磁気センサと、
を有することを特徴とする磁気センサ装置。
【請求項８】
請求項７に記載の磁気センサ装置において、
前記磁気センサは、磁気抵抗素子を用いたホイートストンブリッジ型の磁気センサであること、を特徴とする磁気センサ装置。
【請求項９】
請求項８に記載の磁気センサ装置において、
前記磁気抵抗素子は、ＧＩＧ素子であること、を特徴とする磁気センサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を増幅する信号増幅装置、及び当該信号増幅装置を用いた磁気センサ装置に関する。
【背景技術】
【０００２】
磁気センサには磁気抵抗素子を用いたホイートストン型のブリッジ回路の構造を有するものがある。このようなホイートストンブリッジ型センサなどの微弱な出力電圧を高い入力インピーダンスで検出し、増幅する回路として、インスツルメンテーションアンプが知られている。図４は、このインスツルメンテーションアンプである増幅回路４を用いて構成された従来のセンサ出力回路の回路図である。ホイートストン型のセンサ２は差動信号を出力し、この差動信号が増幅回路４への入力信号ＶＩＮとなる。
【０００３】
増幅回路４は、３つのオペアンプ（演算増幅器）８，１０，１２を用いて構成される。オペアンプ８は、差動信号である入力信号ＶＩＮの一方極の信号を増幅する非反転増幅回路を構成し、オペアンプ１０は他方極の信号を増幅する非反転増幅回路を構成する。オペアンプ８，１０の出力は差動信号を構成し、それぞれオペアンプ１２の反転入力端子、非反転入力端子に入力される。オペアンプ１２は反転増幅回路を構成し、非反転入力端子はオフセット調整電源ＶＡＤＪに接続される。
【０００４】
増幅回路４は、電源から正電圧ＶＤＤの供給を受けて、ＶＤＤと接地電位ＧＮＤ（＝０Ｖ）との間で動作する。増幅回路４を構成する各オペアンプ８，１０，１２の出力電圧の変動範囲も正電圧ＶＤＤと接地電位ＧＮＤとの間に包含される所定の動作範囲に制限される。
【０００５】
低消費電力化の点から、ＶＤＤは比較的小さな電圧に設定される。例えば、ＶＤＤは３Ｖ程度に設定される。
【０００６】
ちなみに、増幅回路４は、オフセット調整電源ＶＡＤＪにより出力信号ＶＯＵＴのＤＣレベルを調整することができる。
【特許文献１】特開２００６−１７４１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
センサ２は、基準状態において原理的には０Ｖを出力するように設計されたものであっても、実際には、センサ２の製造ばらつきや使用条件等に起因するオフセット電圧を有し得る。すなわち、増幅回路４への入力信号ＶＩＮを構成する差動形式の２つ信号にはそれぞれオフセット電圧ＶＯＦＳがコモンモードで重畳し得る。特に、ＧＩＧ（Granular In Gap）素子は高感度である一方、オフセットばらつきが比較的大きい。
【０００８】
オフセット電圧ＶＯＦＳは、入力バッファであるオペアンプ８，１０にて増幅され、その出力信号に現れる。そのため、オペアンプ８，１０のゲインを大きくすると、オフセット電圧ＶＯＦＳに重畳した本来の検出対象信号が、正電圧ＶＤＤと接地電位ＧＮＤとの間に包含される上記動作範囲による制限を受けてクリップされ、信号波形に歪みが生じ得るという問題があった。すなわち、増幅回路４のダイナミックレンジが小さくなるという問題があった。
【０００９】
ちなみに、オフセット調整電圧ＶＡＤＪは、オペアンプ１２の出力信号ＶＯＵＴにおけるオフセットを除去可能することはできても、オペアンプ８，１０からオペアンプ１２へ入力される信号のオフセットを除去することはできない。
【００１０】
ここで、検出対象信号のクリップを避けようとして、オペアンプ８，１０のゲインを下げ、後段のオペアンプ１２のゲインを上げると、ＳＮ比が低下するという問題が生じ得る。
【００１１】
また、磁気センサには、ＧＩＧ素子を用いた磁気センサのように出力インピーダンスが高いものがある。そのような高出力インピーダンスの磁気センサに対しては、入力インピーダンスが低いアンプの使用は適さない。また、インスツルメンテーションアンプは、シングルエンド出力であり、コモンモードノイズに対して弱いという問題もあった。
【００１２】
本発明は上記問題点を解決するためになされたものであり、入力信号に重畳したオフセット電圧に起因した検出対象信号のクリップを生じにくくして、ＳＮ比の確保と共にダイナミックレンジの拡大を可能とする全差動型の信号増幅装置、及びそれを用いた磁気センサ装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る信号増幅装置、及び磁気センサ装置は、第１及び第２の入力信号からなる差動信号を入力され、第１及び第２の出力信号からなる差動信号を出力するものであって、前記第１の入力信号を入力され前記第１の出力信号を出力する第１の増幅部と、前記第２の入力信号を入力され前記第２の出力信号を出力する第２の増幅部と、前記第１の出力信号と前記第２の出力信号との中点電位を求め、当該中点電位に基づき、前記第１の出力信号及び前記第２の出力信号それぞれのオフセット電位をフィードバック制御するオフセット制御信号を生成するフィードバック制御部と、を有し、前記各増幅部は、それぞれの前記入力信号と、それぞれの前記出力信号に基づく帰還信号とからなる差動信号を入力され、中間差動信号を出力する差動増幅回路と、入力されるバイアス信号に応じてプッシュプル動作を行い前記出力信号を生成するプッシュプル回路を備えたドライバ回路と、前記中間差動信号に基づき前記バイアス信号を生成するバイアス回路と、を有し、前記バイアス回路は、第１信号点と第２信号点との間に接続され、当該両信号点間に印加される電圧を分圧して分圧点の電位を前記バイアス信号として出力する分圧回路と、前記第１信号点及び前記第２信号点それぞれの電位を、前記中間差動信号の強度に応じ互いに同相で変化させる信号点電位生成回路と、を有し、前記分圧回路は、前記第１信号点又は前記第２信号点と前記分圧点との間に直列に接続され、前記オフセット制御信号に応じて抵抗値が変化する抵抗可変素子を有する。
【発明の効果】
【００１４】
本発明によれば、信号増幅装置から出力される差動信号の中点電位に基づいてコモンモードのオフセット電位が検出され、オフセット電位を低減するフィードバック制御が行われる。オフセット電位を低減する補正は、差動増幅回路の入力段である差動増幅回路の出力信号に対して行われるので、出力段であるプッシュプル回路での信号のクリップが起こりにくい。これにより、ＳＮ比の確保と共にダイナミックレンジの拡大を図ることができる。また、差動増幅回路を、演算増幅器を用いた非反転増幅回路とすることで高入力インピーダンスとし、高出力インピーダンスの磁気センサからの出力信号を好適に増幅することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１６】
図１は、実施形態に係る磁気センサ装置２０の概略の回路構成図である。磁気センサ装置２０は、磁気センサ２２とセンサ出力回路２４とからなる。センサ出力回路２４は本発明に係る信号増幅装置である。
【００１７】
磁気センサ２２は、抵抗Ｒa，Ｒb，Ｒc，Ｒdからなるホイートストンブリッジ回路である。抵抗Ｒa，Ｒdは端子ＶＡ１，ＶＡ２の間に直列接続され、また、抵抗Ｒb，Ｒcも端子ＶＡ１，ＶＡ２の間に直列接続される。そして、抵抗Ｒa，Ｒdの接続点が出力端子ＶＢ１であり、抵抗Ｒb，Ｒcの接続点が出力端子ＶＢ２である。抵抗Ｒa，Ｒb，Ｒc，Ｒdのうち、磁気抵抗変化を示すＧＩＧ素子はＲa，Ｒcである。一方、Ｒb，Ｒdは固定抵抗である。このブリッジ回路の一対の入力端子ＶＡ１，ＶＡ２に電圧を印加すると、抵抗Ｒa，Ｒdで分圧された電圧が出力端子ＶＢ１に得られ、抵抗Ｒb，Ｒcで分圧された電圧が出力端子ＶＢ２に得られる。抵抗Ｒa，Ｒcは外部磁界により抵抗が変化するので、外部磁界に応じた電圧信号が、出力端子ＶＢ１，ＶＢ２から差動形式で出力される。
【００１８】
上述のように磁気センサ２２ではＧＩＧ素子を抵抗Ｒa，Ｒcに用いる。ＧＩＧ素子は高感度である一方、オフセットばらつきが比較的大きく、また出力インピーダンスが大きい。本発明の信号増幅装置であるセンサ出力回路２４は、後述するように、オフセットの影響を軽減・除去することができる。また、磁気センサ２２の大きな出力インピーダンスに対しては、高入力抵抗のプリアンプでの増幅が必要となる。この点については、センサ出力回路２４は磁気センサ２２からの差動信号を構成する２つの信号それぞれに対して非反転増幅回路となり、入力インピーダンスを大きく設定することができる。これらの点から、センサ出力回路２４はＧＩＧ素子を用いた磁気センサ２２に適用できる。
【００１９】
なお、センサ出力回路２４は、ＭＲ（Magneto Resistance）素子を磁気抵抗素子として用いた磁気センサ２２や、その他のセンサからの検出信号の増幅に用いることもできる。
【００２０】
センサ出力回路２４は、全差動増幅回路２６及びコモンモード検出回路２８を有する。全差動増幅回路２６は、２対の差動入力端子と１対の差動出力端子を有する。一方対の差動入力端子ＶＩＮ１＋，ＶＩＮ１−のうち非反転入力端子ＶＩＮ１＋は、磁気センサ２２の出力端子ＶＢ２に接続される。一方、反転入力端子ＶＩＮ１−は抵抗Ｒｆ１を介して差動出力端子ＶＯＵＴ＋，ＶＯＵＴ−のうち非反転出力端子ＶＯＵＴ＋に接続される。入力端子ＶＩＮ１−には、ＶＯＵＴ＋からの出力電位を抵抗Ｒｆ１，Ｒｅ１で分圧した電位が印加される。後述するように、ＶＩＮ１＋，ＶＩＮ１−，ＶＯＵＴ＋は第１の増幅部に対応する入出力端子であり、上述の接続により、当該増幅部は非反転増幅回路として動作する。
【００２１】
もう一つの対の差動入力端子ＶＩＮ２＋，ＶＩＮ２−と反転出力端子ＶＯＵＴ−とは第２の増幅部に対応する入出力端子である。第２の増幅部は上述の第１の増幅部とは極性は逆であるが、同様の非反転増幅回路として動作する。具体的には、反転入力端子ＶＩＮ２−は磁気センサ２２の出力端子ＶＢ１に接続される。非反転入力端子ＶＩＮ２＋は抵抗Ｒｆ２を介して反転出力端子ＶＯＵＴ−に接続され、抵抗Ｒｅ２を介して接地電位ＧＮＤに接続される。
【００２２】
差動出力端子ＶＯＵＴ＋，ＶＯＵＴ−の間には抵抗Ｒｇ１，Ｒｇ２が直列接続される。抵抗Ｒｇ１，Ｒｇ２は、全差動増幅回路２６の差動出力を分圧し、それらの接続点に差動出力の中点電位ＶＣＭを生成する。この中点電位ＶＣＭはコモンモード検出回路２８に入力される。
【００２３】
コモンモード検出回路２８は、入力された中点電位ＶＣＭに基づき、第１の増幅部の出力信号ＶＯＵＴ＋及び第２の増幅部の出力信号ＶＯＵＴ−それぞれのオフセット電位をフィードバック制御するオフセット制御信号ＳＯＣを生成する。
【００２４】
図２は、センサ出力回路２４の概略の回路構成図である。図２では、全差動増幅回路２６の構成が図１より詳しく示されている。全差動増幅回路２６は第１の増幅部３０と第２の増幅部３２とを有する。
【００２５】
第１の増幅部３０は、差動増幅回路３４ａ、バイアス回路３６ａ、ドライバ回路３８ａ及びバッファ回路４０ａを有する。差動増幅回路３４ａの入力端子は上述の差動入力端子ＶＩＮ１＋，ＶＩＮ１−である。差動増幅回路３４ａはその差動対を構成する各ＭＯＳトランジスタのドレイン電流を中間差動信号としてバイアス回路３６ａへ出力する。差動増幅回路３４ａは１つの差動対で構成することもできるが、本センサ出力回路２４では後述する理由により、差動増幅回路３４ａは２つの差動対を備え、それら４つのＭＯＳトランジスタのドレイン電流をバイアス回路３６ａへ出力する。
【００２６】
バイアス回路３６ａは、差動増幅回路３４ａから入力された中間差動信号に基づき、ドライバ回路３８ａへのバイアス信号を生成する。ドライバ回路３８ａは、出力ＭＯＳトランジスタ４２ｕ，４２ｄからなるプッシュプル回路を有する。バイアス回路３６ａは、差動増幅回路３４ａが生じる４つのドレイン電流に基づいてバイアス信号を生成して、ドライバ回路３８ａの出力ＭＯＳトランジスタ４２ｕ，４２ｄのゲートに印加する。バイアス信号は、ドライバ回路３８ａのプッシュプル動作が適切に行われる電位にレベル調整される。本実施形態ではバイアス回路３６ａは、上側のＭＯＳトランジスタ４２ｕと下側のＭＯＳトランジスタ４２ｄとに対して、別々の電位のバイアス信号を供給する。
【００２７】
ドライバ回路３８ａは、バイアス回路３６ａからのバイアス信号に応じてプッシュプル回路にて増幅を行い、出力信号を生成する。この出力信号はバッファ回路４０ａを介して、出力端子ＶＯＵＴ＋から出力される。
【００２８】
第２の増幅部３２も第１の増幅部３０と同様の構成であり、差動増幅回路３４ｂ、バイアス回路３６ｂ、ドライバ回路３８ｂ及びバッファ回路４０ｂを有する。ちなみに、差動増幅回路３４ｂの入力端子は上述の差動入力端子ＶＩＮ２＋，ＶＩＮ２−である。また、バッファ回路４０ｂの出力端子が上述の差動出力端子の一方であるＶＯＵＴ−となる。
【００２９】
なお、後述するように、差動増幅回路３４ａ，３４ｂの出力の間には接続線が存在するが、図２では省略している。
【００３０】
図３は、センサ出力回路２４の具体的な構成例を示す回路図である。以下、ｎチャネルのＭＯＳトランジスタは、記号“ＮＡｋ”，“ＮＢｋ”，“ＮＣｋ”で表し、ｐチャネルのＭＯＳトランジスタは、記号“ＰＡｋ”，“ＰＢｋ”，“ＰＣｋ”で表す。ここで、添え字の“Ａ”，“Ｂ”，“Ｃ”はそれぞれ第１の増幅部３０の構成素子、第２の増幅部３２の構成素子、コモンモード検出回路２８の構成素子であることを意味し、添え字“ｋ”は増幅部３０，３２及びコモンモード検出回路２８にそれぞれ複数存在するＭＯＳトランジスタを区別するために付した識別番号である。
【００３１】
差動増幅回路３４ａは、トランジスタＮＡ１，ＮＡ２からなる差動対（以下、ｎチャネル差動対と称する）とトランジスタＰＡ１，ＰＡ２からなる差動対（以下、ｐチャネル差動対と称する）とを有する。ｎチャネル差動対はＮＡ１，ＮＡ２のソースと接地電位ＧＮＤとの間に定電流源ＩＡ１を接続される。ｐチャネル差動対はＰＡ１，ＰＡ２のソースと正電圧ＶＤＤとの間に定電流源ＩＡ２を接続される。これら２つの差動対はそれぞれ、ＶＩＮ１＋とＶＩＮ１−との間に互いに並列に配置され、ＮＡ１，ＰＡ１のゲートにＶＩＮ１＋からの入力信号が印加され、ＮＡ２，ＰＡ２のゲートにＶＯＵＴ＋からの帰還信号が印加される。
【００３２】
差動増幅回路３４ａをｎチャネル差動対とｐチャネル差動対との並列構成とすることで、ＶＤＤを低電圧とする動作においても、入力信号に対するダイナミックレンジを確保することができる。すなわち、ｎチャネル差動対は入力信号が低電圧では動作しなかったり線形性が低下し得ることから、好適に動作する入力信号の範囲が、ＧＮＤからＶＤＤまでの電圧範囲のうちＶＤＤ寄りに位置し得る。逆に、ｐチャネル差動対は入力信号が高電圧では動作しなかったり線形性が低下し得ることから、好適に動作する入力信号の範囲が、ＧＮＤからＶＤＤまでの電圧範囲のうちＧＮＤ寄りに位置し得る。そこで、これらｎチャネル差動対とｐチャネル差動対とを並列に用いることで、それらの一方が動作しない入力電圧領域を他方の動作で補うことができ、いずれか一方のみを用いる場合より入力信号に対し動作し得る電圧範囲を拡大することができる。
【００３３】
図２に示したバイアス回路３６ａは、図３において信号点ＸＡ１，ＸＡ２間に接続され、当該信号点間に印加される電圧を分圧して分圧点ＸＡ３，ＸＡ４の電位をバイアス信号として出力する分圧回路と、信号点ＸＡ１，ＸＡ２それぞれの電位を中間差動信号の強度に応じ互いに同相で変化させる信号点電位生成回路とを有する。
【００３４】
分圧回路は、トランジスタＰＡ７，ＰＡ８，ＮＡ７，ＮＡ８からなる。ＰＡ７，ＮＡ７はそれぞれソースを点ＸＡ１，ＸＡ２に接続され、ドレインを分圧点ＸＡ３，ＸＡ４に接続される。ＰＡ７，ＮＡ７はそれぞれゲートに、コモンモード検出回路２８からオフセット制御信号ＳＯＣを印加され、オフセット制御信号ＳＯＣに応じてチャネル抵抗の抵抗値が変化する抵抗可変素子として機能する。一方、ＰＡ８，ＮＡ８は分圧点ＸＡ３，ＸＡ４間に互いに並列に接続される。ＰＡ８，ＮＡ８はそれぞれゲートを一定の電位にバイアスされ、分圧点ＸＡ３，ＸＡ４間にて基本的に一定の抵抗値を有する素子として機能する。
【００３５】
信号点電位生成回路は、トランジスタＰＡ３〜ＰＡ６，ＮＡ３〜ＮＡ６からなる。このうち、トランジスタＰＡ４，ＰＡ５，ＮＡ４，ＮＡ５は、上述の分圧回路と同様の回路を構成し、信号点ＸＡ５，ＸＡ６間を分圧する。信号点電位生成回路の残りのトランジスタのうちＰＡ３，ＰＡ６はそれぞれ信号点ＸＡ５，ＸＡ１とＶＤＤとの間に接続され、ＮＡ３，ＮＡ６はそれぞれ信号点ＸＡ６，ＸＡ２とＧＮＤとの間に接続される。これらＰＡ３，ＰＡ６，ＮＡ３，ＮＡ６は分圧回路を構成するトランジスタと同様に基本的に抵抗素子として機能する。ＰＡ３，ＰＡ６のゲートは信号点ＸＡ５，ＸＡ６間の分圧点ＸＡ７に接続され、ＰＡ３，ＰＡ６のチャネル間の抵抗値は分圧点ＸＡ７の電位に応じて変化する。また、ＮＡ３，ＮＡ６のゲートは信号点ＸＡ５，ＸＡ６間の分圧点ＸＡ８に接続され、ＮＡ３，ＮＡ６のチャネル間の抵抗値は分圧点ＸＡ８の電位に応じて変化する。
【００３６】
図２に示したドライバ回路３８ａは、図３に示すように、出力ＭＯＳトランジスタ４２ｕであるトランジスタＰＡ１１と、出力ＭＯＳトランジスタ４２ｄであるトランジスタＮＡ１１とを有する。ＰＡ１１はＶＤＤと信号点ＸＡ９との間にチャネルを接続され、ゲートに分圧点ＸＡ３の電位をバイアス信号として印加される。ＮＡ１１はＧＮＤと信号点ＸＡ９との間にチャネルを接続され、ゲートに分圧点ＸＡ４の電位をバイアス信号として印加される。
【００３７】
プッシュプル回路の出力端子である信号点ＸＡ９はバッファ回路４０ａの入力端子に接続される。
【００３８】
以上、第１の増幅部３０の各部の構成を説明したが、第２の増幅部３２は第１の増幅部３０と同様であるので、図３に示した第２の増幅部３２についての説明は省略する。ちなみに、第２の増幅部３２において、第１の増幅部３０と同様の構成要素については、第１の増幅部３０における記号の添え字“Ａ”を“Ｂ”に置き換えた記号で表している。
【００３９】
第１の増幅部３０の差動増幅回路３４ａ及び第２の増幅部３２の差動増幅回路３４ｂを構成する差動対のトランジスタのうち、ＶＩＮ１＋，ＶＩＮ２−に入力される差動信号に対して同相のドレイン電流を生じるもの同士が互いのドレインを接続される。すなわち、ＮＡ１とＮＢ２とが互いのドレインを接続され、同様に、ＮＡ２とＮＢ１、ＰＡ１とＰＢ２、ＰＡ２とＰＢ１が互いのドレインを接続される。
【００４０】
バッファ回路４０ａ，４０ｂの中点電位ＶＣＭはコモンモード検出回路２８に入力される。コモンモード検出回路２８は、トランジスタＮＣ１，ＮＣ２からなる差動対を含む差動増幅回路を有する。中点電位ＶＣＭはＮＣ１のゲートに入力される。一方、ＮＣ２のゲートは定電圧源ＶＣＲに接続される。ＶＣＲの出力電位は、ＶＯＵＴ＋及びＶＯＵＴ−のオフセット電位の目標レベルに応じて設定される。例えば、ＶＣＲはＶＤＤの１／２程度に設定される。
【００４１】
トランジスタＮＣ１に流れる電流は、カレントミラー回路で折り返されて、一方端をＶＤＤに接続された抵抗ＲＣ１の他方端に伝達される。また、トランジスタＮＣ２に流れる電流は、カレントミラー回路で折り返されて、一方端をＧＮＤに接続された抵抗ＲＣ２の他方端に伝達される。
【００４２】
次に、図３に示す回路の動作を説明する。差動増幅回路３４ａのトランジスタＮＡ１，ＮＡ２，ＰＡ１，ＰＡ２のドレイン電流をそれぞれｉＮＡ１，ｉＮＡ２，ｉＰＡ１，ｉＰＡ２と表す。ちなみにｉＮＡ１，ｉＮＡ２はＮＡ１，ＮＡ２のドレインに流れ込む方向を有し、ｉＰＡ１，ｉＰＡ２はＰＡ１，ＰＡ２のドレインから流れ出る方向を有する。
【００４３】
入力端子ＶＩＮ１＋の電圧変化に対して、ｉＮＡ１及びｉＰＡ２の大きさの変化は基本的に互いに同相であり、またｉＰＡ１及びｉＮＡ２も互いに同相の変化を示す。一方、ｉＮＡ１とｉＰＡ１とは互いに逆相の変化を示す。
【００４４】
例えば、ＶＩＮ１＋の電圧上昇によりｉＮＡ１が増加し、またｉＰＡ１が減少する場合を説明する。この場合、ｉＮＡ２は減少する一方、ｉＰＡ２は増加する。これらｉＮＡ２，ｉＰＡ２の変化に対して、ＰＡ３がチャネル電流を減少させると共に、ＮＡ３がチャネル電流を増加させ、その結果、信号点ＸＡ５，ＸＡ６の電位は共に上昇する。信号点ＸＡ５，ＸＡ６の電位のシフトに連動して分圧点ＸＡ７，ＸＡ８の電位も同じ方向にシフトする。すなわち、ここで述べているｉＮＡ１の増加時には、ＰＡ３，ＰＡ６，ＮＡ３，ＮＡ６のゲート電位が上昇し、ＰＡ３，ＰＡ６のチャネル抵抗は増加し、ＮＡ３，ＮＡ６のチャネル抵抗は減少する。信号点ＸＡ１の電位は、ｉＮＡ１の増加に対応したＰＡ６の電流増加によって低下すると共に、ｉＮＡ２の減少に起因するＰＡ６の抵抗増加の影響によっても低下する。一方、信号点ＸＡ２の電位はｉＰＡ１の減少に対応したＰＡ６の電流減少によって低下すると共に、ｉＰＡ２の増加に起因するＮＡ６の抵抗減少の影響によっても低下する。すなわち、ＰＡ３〜ＰＡ６，ＮＡ３〜ＮＡ６からなる信号点電位生成回路は、差動増幅回路３４ａの差動対ＮＡ１，ＮＡ２を備えた第１差動増幅器が出力する第１の中間差動信号の強度に応じた大きさの電位低下を信号点ＸＡ１に生じる。同様に、信号点電位生成回路は、信号点ＸＡ２には、差動増幅回路３４ａの差動対ＰＡ１，ＰＡ２を備えた第２差動増幅器が出力する第２の中間差動信号の強度に応じた大きさの電位低下を生じる。
【００４５】
信号点ＸＡ１，ＸＡ２の電位のシフトに連動して分圧点ＸＡ３，ＸＡ４の電位も同じ方向にシフトする。すなわち、ここで述べているｉＮＡ１の増加時には、分圧点ＸＡ３，ＸＡ４からドライバ回路３８ａのＰＡ１１，ＮＡ１１のゲートへ供給されるバイアス信号の電位は低下する。その結果、信号点ＸＡ９の電位は上昇し、ＶＩＮ１＋への入力電圧と同相の変化を示す。
【００４６】
以上、第１の増幅部３０の基本的な動作をＶＩＮ１＋の電圧上昇時を例に説明したが、これとＶＩＮ１＋の電圧低下時の動作とは対称である。また、第２の増幅部３２も第１の増幅部３０と同様に動作する。
【００４７】
次にコモンモード検出回路２８による制御を説明する。例えば、第１の増幅部３０、第２の増幅部３２からの差動出力信号のオフセット電位が上昇すると、抵抗Ｒｇ１，Ｒｇ２の中点の電位ＶＣＭが上がる。すると、ＮＣ１のチャネル電流が増加し、ＲＣ１の電流が増加する結果、一対のオフセット制御信号ＳＯＣのうちの一方として取り出されるＲＣ１の一方端の電位ＶＯＣ１は低下する。一方、ＮＣ１と差動対を構成するＮＣ２のチャネル電流は減少し、ＲＣ２の電流が減少する結果、一対のオフセット制御信号ＳＯＣのうちの他方として取り出されるＲＣ２の一方端の電位ＶＯＣ２も低下する。ＶＯＣ１の低下により、これをゲートに印加されるＰＡ４，ＰＡ７，ＰＢ４，ＰＢ７は抵抗が減少する。一方、ＶＯＣ２の低下により、これをゲートに印加されるＮＡ４，ＮＡ７，ＮＢ４，ＮＢ７は抵抗が増加する。その結果、分圧点ＸＡ３，ＸＡ４，ＸＢ３，ＸＢ４の電位が上昇して、信号点ＸＡ９，ＸＢ９の電位は低下する。すなわち、第１の増幅部３０、第２の増幅部３２からの差動出力信号のオフセット電位が低下する方向に制御され、オフセット電位を目標レベルに保つようにフィードバック制御が行われる。
【００４８】
さて、ＶＩＮ１＋の電圧増加時を例とした第１の増幅部３０についての上述の動作説明では、差動増幅回路３４ａの各トランジスタと差動増幅回路３４ｂの各トランジスタとが互いにドレインを接続されていることについては触れなかった。この点について説明する。
【００４９】
仮に、差動増幅回路３４ａと差動増幅回路３４ｂとの間にてトランジスタのドレイン同士が接続されていなければ、第１の増幅部３０と第２の増幅部３２とは基本的に同じ回路構成であるので、ＶＩＮ１＋，ＶＩＮ２−への差動入力に重畳するコモンモードの電圧変化に対して、第１の増幅部３０と第２の増幅部３２との互いに対応する点の電位は同相で変化する。その結果、差動入力端子ＶＩＮ１＋，ＶＩＮ２−から差動出力端子ＶＯＵＴ＋，ＶＯＵＴ−へコモンモードの電圧変化が伝達されてしまう。
【００５０】
これに対して、図３に示す本センサ出力回路２４のように、差動増幅回路３４ａと差動増幅回路３４ｂとの間にてトランジスタのドレイン同士を接続すると、差動入力端子ＶＩＮ１＋，ＶＩＮ２−から差動出力端子ＶＯＵＴ＋，ＶＯＵＴ−へのコモンモードの電圧変化の伝達を阻止又は軽減できる。
【００５１】
例えば、ＶＩＮ１＋，ＶＩＮ２−への入力電圧が両方とも増加すると、ＮＡ１のドレイン電流が増加する一方、ＮＢ２のドレイン電流は減少する。このドレイン電流の増減の違いは、もし、ＮＡ１のドレインとＮＢ２のドレインとを接続していなければ、信号点ＸＡ１では電位低下を生じ、信号点ＸＢ５では電位上昇を生じる。しかし、センサ出力回路２４では、ＮＡ１のドレインとＮＢ２のドレインとが接続されているので、コモンモードの電圧変化が生じても、信号点ＸＡ１と信号点ＸＢ５とは同電位に維持される。同様に、センサ出力回路２４では他の信号点ＸＡ２，ＸＡ５，ＸＡ６，ＸＢ１，ＸＢ２，ＸＢ６の電位も、コモンモードの電圧変化が生じても一定に維持される。
【００５２】
その結果、差動入力端子ＶＩＮ１＋，ＶＩＮ２−への差動入力信号に重畳するコモンモードの電圧の変化に対して、バイアス回路３６ａ，３６ｂ以降の回路の各点の電位は基本的に変化せず、差動出力端子ＶＯＵＴ＋，ＶＯＵＴ−へのコモンモードの電圧変化の伝達が阻止又は軽減される。
【００５３】
なお、上述の実施形態では、磁気センサ２２として、ＧＩＧ素子を抵抗Ｒa，Ｒcに用いた例を説明した。しかし、磁気センサ２２に用いる磁気抵抗素子がインピーダンスが大きく、オフセットばらつきが比較的大きければ、ＧＩＧ素子以外であっても本発明の信号増幅装置及び磁気センサ装置は有益である。さらに、本発明の信号増幅装置は、磁気センサ以外の装置の出力信号の処理に用いることができ、当該装置が、高出力インピーダンスであったり、オフセットのばらつきが大きかったりする場合に、本発明の効果が発揮される。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施形態に係る磁気センサ装置の概略の回路構成図である。
【図２】実施形態に係るセンサ出力回路の概略の回路構成図である。
【図３】図２に示すセンサ出力回路の具体的な構成例を示す回路図である。
【図４】インスツルメンテーションアンプである増幅回路を用いて構成された従来のセンサ出力回路の回路図である。
【符号の説明】
【００５５】
２０  磁気センサ装置、２２  磁気センサ、２４  センサ出力回路、２６  全差動増幅回路、２８  コモンモード検出回路、３０  第１の増幅部、３２  第２の増幅部、３４ａ，３４ｂ  差動増幅回路、３６ａ，３６ｂ  バイアス回路、３８ａ，３８ｂ  ドライバ回路、４０ａ，４０ｂ  バッファ回路、４２ｕ，４２ｄ  出力ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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