(57)【要約】【課題】ＳｏＣとメモリの接続試験を容易に行う半導体装置、電子機器及び半導体装置の接続試験方法を提供する。【解決手段】伸張回路２５は、制御信号Ｓｃに応じて、第１及び第２設定データＤｓ１，Ｄｓ２に対する第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンを、各ビットに対して第１及び第２設定データＤｓ１，Ｄｓ２のいずれか１つのビットを選択して生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
処理データの各ビットデータを、それぞれ対応する伝送路を介してメモリ回路に記憶する論理回路と、
前記処理データより少ないビット数の設定データを入力し、その設定データを前記処理データのビット数と同じビット数のビットパターンの伸張データに伸張し、その伸張データをそれぞれ対応する前記伝送路を介して前記メモリ回路に記憶する伸張回路と
を備える半導体装置であって、
前記伸張回路は、制御信号に応じて、前記設定データに対する前記伸張データのビットパターンを、各ビットに対して前記設定データのいずれか１つのビットを選択して生成することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記伸張回路は、
試験モードにおいて、試験装置から前記設定データが入力され、前記伸張データを前記メモリ回路に記憶することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記伸張回路は、入力される前記設定データが２ビットで構成され、
出力する前記伸張データのうち１つの前記伸張データが一方の前記設定データにて構成され、残りの前記伸張データが他方の前記設定データにて構成されることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つに記載の半導体装置を搭載したことを特徴とする電子機器。
【請求項５】
処理データの各ビットデータを、それぞれ対応する伝送路を介してメモリ回路に記憶する論理回路と、
前記処理データより少ないビット数の設定データを入力し、その設定データを前記処理データのビット数と同じビット数のビットパターンの伸張データに伸張し、その伸張データをそれぞれ対応する前記伝送路を介して前記メモリ回路に記憶する伸張回路と
を備える半導体装置において、前記論理回路と前記メモリ回路との接続を試験する半導体装置の接続試験方法であって、
前記伸張回路は、制御信号に応じて、前記設定データに対する前記伸張データのビットパターンを、各ビットに対して前記設定データのいずれか１つのビットを選択して生成することを特徴とする半導体装置の接続試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置、電子機器、半導体装置の接続試験方法に関するものである。
【背景技術】
【０００２】
従来、様々な機能を１つの半導体デバイスに集積したシステムオンチップ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ；ＳｏＣ）は、各種設定値のデータ（以下、設定データという）を記憶するための半導体記憶装置（メモリ）に伝送路を介して接続されている。そして、ＳｏＣは、メモリに設定データを書き込み、又はメモリから設定データを読み出している。
【０００３】
上記のＳｏＣとメモリを備えるシステムは、出荷に先立ってＳｏＣとメモリの接続試験（以下、接続試験という）が行われる。接続試験とは、ＳｏＣとメモリ間を正常に接続されているか、つまり、伝送路間における短絡や伝送路の断線がないか判定する試験をいう。この種の接続試験として、ＳｏＣ中の信号処理を行う論理回路を迂回して、試験装置からメモリに直接書き込み及び読み出しを行う試験方法がある。ここではこの試験方法を便宜的にダイレクトアクセス（Ｄｉｒｅｃｔ  Ａｃｃｅｓｓ）試験という。
【０００４】
ダイレクトアクセス試験（以下、ＤＡ試験という）は、論理回路の動作にかかわらず、任意のパターンで試験装置からメモリにアクセス（書き込みまたは読み出し）することができる。
【０００５】
ところで、近年、論理回路の機能の多様化によりメモリに記憶される設定データが増大化し、つまりメモリの容量が増大化している。これに伴い、書き込み及び読み出す設定データのデータ量が増大するため、ＳｏＣとメモリを接続する伝送路は本数を増やして設定データの転送時間の遅延を防いでいる。ＳｏＣとメモリを接続する伝送路の本数の増加より、ＳｏＣと試験装置を接続する伝送路の本数は相対的に少なくなってきている。
【０００６】
このため、ＳｏＣは、試験装置から入力される１ビットの設定データを複数ビットの設定データに伸張してメモリに出力している。
図８に示すように、ＳｏＣ１００は、内部に備える伸張回路１０１によって、試験装置１０２からの２ビットの第１及び第２設定データＤｓ１，Ｄｓ２を４ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４に伸張して、第１〜第４伝送路Ｒ１〜Ｒ４を介してメモリ１０３にそれぞれ出力していた。
【０００７】
伸張回路１０１は、図９に示すように、第１設定データＤｓ１を第１及び第３伸張データＤｅ１，Ｄｅ３として出力する。一方、伸張回路１０１は、第２設定データＤｓ２を第２及び第４伸張データＤｅ２，Ｄｅ４として出力する。
【０００８】
しかしながら、上記の伸張回路１０１では、第１及び第３伸張データＤｅ１，Ｄｅ３は同じ第１設定データＤｓ１から生成され、第２及び第４伸張データＤｅ２，Ｄｅ４は同じ第２設定データＤｓ２から生成されている。このため、ＤＡ試験では、第１及び第３伝送路Ｒ１，Ｒ３の短絡と、第２及び第４伝送路Ｒ２，Ｒ４の短絡を検出することができないという問題があった。
【０００９】
従来、上記問題の対策として、図１０に示すように、伸張回路１０１ａは、第１及び第２設定データＤｓ１，Ｄｓ２を反転・非反転して第１〜第４伸張データＤｅ１〜Ｄｅ４として出力している（特許文献１参照）。伸張回路１０１ａは、図９に示す伸張回路１０１に対して、第１〜第４マルチプレクサ１１１〜１１４を備えた構成になっている。第１〜第４マルチプレクサ１１１〜１１４は、試験装置１０２から４ビットの設定コードとして第１〜第４制御信号Ｓｃ１〜Ｓｃ４をそれぞれ入力されている。第１制御信号Ｓｃ１が最下位ビットであり、第４制御信号Ｓｃ４が最上位ビットである。
【００１０】
第１〜第４マルチプレクサ１１１〜１１４は、論理値「０」（Ｌレベル）の第１〜第４制御信号Ｓｃ１〜Ｓｃ４を入力するとき、入力される第１及び第２設定データＤｓ１，Ｄｓ２を非反転する。反対に、第１〜第４マルチプレクサ１１１〜１１４は、論理値「１」（Ｈレベル）の第１〜第４制御信号Ｓｃ１〜Ｓｃ４を入力するとき、入力される第１又は第２設定データＤｓ１，Ｄｓ２を反転する。
【００１１】
伸張回路１０１ａは、入力された第１〜第４制御信号Ｓｃ１〜Ｓｃ４に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を反転・非反転して第１〜第４伸張データＤｅ１〜Ｄｅ４として出力する。
【００１２】
これにより、上記の伸張回路１０１を用いたＤＡ試験では、短絡を検出できなかった第１及び第３伝送路Ｒ１，Ｒ３間は、設定コード「０００１」が入力されて第１マルチプレクサ１１１が第１設定データＤｓ１を反転して第１伸張データＤｅ１として出力する。このため、第１伸張データＤｅ１と第３伸張データは異なる論理値になり、その論理値が異なることで第１及び第３伝送路Ｒ１，Ｒ３の短絡を検出することができる。
【００１３】
また、第２及び第４伝送路Ｒ２，Ｒ４間は、設定コード「００１０」が入力されて第２マルチプレクサ１１２が第２設定データＤｓ２を反転して第２伸張データＤｅ２として出力する。このため、第２伸張データＤｅ２と第４伸張データＤｅ４は異なる論理値になり、その論理値が異なることで第２及び第４伝送路Ｒ２，Ｒ４の短絡を検出することができる。
【００１４】
従って、ＤＡ試験を行うことにより、第１〜第４伝送路Ｒ１〜Ｒ４における全ての伝送路間の短絡を検出している。
【特許文献１】特開平１１−６６８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記の伸張回路１０１ａを備えたＳｏＣ１００とメモリ１０３のＤＡ試験において、第１〜第４制御信号Ｓｃ１〜Ｓｃ４と、第１〜第４伝送路Ｒ１〜Ｒ４における短絡検出の可否との関係は、図１１の表１２０に示すようになる。
【００１６】
図１１の表１２０において、「コード」の欄は４ビットの設定コード、つまり第１〜第４制御信号Ｓｃ１〜Ｓｃ４の論理値を示している。また、「伝送路間における短絡検出」の欄は、ＤＡ試験を行った際に、各伝送路間における短絡を検出できるか否かを示している。
【００１７】
例えば、［１］−[２]の欄は第１伝送路Ｒ１と第２伝送路Ｒ２との短絡を検出できるか否かを示している。なお、「○」は、各伝送路Ｒ１〜Ｒ４間の短絡を検出できることを示し、反対に、「×」は、各伝送路Ｒ１〜Ｒ４間の短絡を検出できないことを示している。
【００１８】
上記の伸張回路１０１ａを備えたＳｏＣ１００とメモリ１０３のＤＡ試験は、図１１の表１２０に示すように、第１〜第４伝送路Ｒ１〜Ｒ４における全ての伝送路間の短絡を検出するために、３種類の設定コード、つまり、設定コード「００００」、「０００１」、「００１０」を入力してＤＡ試験を行われなければならない。
【００１９】
このため、上記の伸張回路１０１ａを備えたＳｏＣ１００とメモリ１０３のＤＡ試験では、第１〜第４伝送路Ｒ１〜Ｒ４における短絡を検出するための試験回数が増大して、試験時間が長くなってしまう。
【００２０】
この半導体装置、電子機器、半導体装置の接続試験方法は、ＳｏＣ１００とメモリ１０３の接続試験の試験時間を短縮することができることを目的とする。
【課題を解決するための手段】
【００２１】
この半導体装置は、処理データの各ビットデータを、それぞれ対応する伝送路を介してメモリ回路に記憶する論理回路と、前記処理データより少ないビット数の設定データを入力し、その設定データを前記処理データのビット数と同じビット数のビットパターンの伸張データに伸張し、その伸張データをそれぞれ対応する前記伝送路を介して前記メモリ回路に記憶する伸張回路とを備える半導体装置であって、前記伸張回路は、制御信号に応じて、前記設定データに対する前記伸張データのビットパターンを、各ビットに対して前記設定データのいずれか１つのビットを選択して生成するようにした。
【００２２】
この半導体装置によれば、伸張回路が、制御信号に応じて、設定データに対する伸張データのビットパターンを、各ビットに対して設定データのいずれか１つのビットを選択して生成している。これにより、伝送路間の短絡を検出するためのビットパターンの種類が少なくなるため、試験回数が少なくなり、試験時間を短縮することができる。
【発明の効果】
【００２３】
開示された半導体装置、電子機器、半導体装置の接続試験方法は、ＳｏＣとメモリの接続試験の試験時間を短縮することができる。
【発明を実施するための最良の形態】
【００２４】
（第１実施形態）
以下、第１実施形態を図１〜図３に従って説明する。
図１は、接続試験回路の構成を示す。図１において、ＤＡ試験回路１２は、試験装置１３、ＳｏＣ１０とメモリ１１を備えている。
【００２５】
ＳｏＣ１０とメモリ１１のＤＡ試験回路１２では、ＳｏＣ１０は、試験装置１３から入力される互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２を各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンに伸張している。ＳｏＣ１０は、第１〜第４伸張データＤｅ１〜Ｄｅ４を、メモリ１１が備える第１〜第４メモリセル（図示せず）に第１〜第４伝送路Ｒ１〜Ｒ４を介してそれぞれ第１〜第４メモリデータＤｍ１〜Ｄｍ４として書き込んでいる。
【００２６】
なお、試験装置１３から出力される第１設定データＤｓ１と第２設定データＤｓ２は、異なる論理値のビットデータである。つまり、第１設定データＤｓ１のビットデータが論理値「１」ならば、第２設定データＤｓ２のビットデータが論理値「０」となる。反対に、第１設定データＤｓ１のビットデータが論理値「０」ならば、第２設定データＤｓ２のビットデータが論理値「１」となる。
【００２７】
また、ＳｏＣ１０は、メモリ１１に記憶された各１ビットの第１〜第４メモリデータＤｍ１〜Ｄｍ４を第１〜第４伝送路Ｒ１〜Ｒ４を介してそれぞれ読み出して第１〜第４帰還伸張データＤｅｋ１〜Ｄｅｋ４としている。そして、ＳｏＣ１０は、各１ビットの第１〜第４帰還伸張データＤｅｋ１〜Ｄｅｋ４を各１ビットの第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２に圧縮して試験装置１３に出力している。
【００２８】
なお、メモリ１１の図示しない前記第１及び第２メモリセルから第１及び第２メモリデータＤｍ１，Ｄｍ２は、第１及び第２伝送路Ｒ１，Ｒ２を介してＳｏＣ１０に読み出されて第１，第２帰還伸張データＤｅｋ１，Ｄｅｋ２とする。そして、ＳｏＣ１０において、第１，第２帰還伸張データＤｅｋ１，Ｄｅｋ２は、それぞれ第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２として試験装置１３に出力される。
【００２９】
次に、メモリ１１の図示しない前記第３及び第４メモリセルから第３及び第４メモリデータＤｍ３，Ｄｍ４は、第３及び第４伝送路Ｒ３，Ｒ４を介してＳｏＣ１０に読み出されて第３及び第４帰還伸張データＤｅｋ３，Ｄｅｋ４とする。そして、ＳｏＣ１０において、第３及び第４帰還伸張データＤｅｋ３，Ｄｅｋ４は、それぞれ第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２として試験装置１３に出力される。
【００３０】
圧縮回路２６（図示せず）は、第１〜第４帰還伸張データＤｅｋ１〜Ｄｅｋ４のうち、第１及び第３帰還伸張データＤｅｋ１，Ｄｅｋ３は同時に読み出されず、同様に、第２及び第４帰還伸張データＤｅｋ２，Ｄｅｋ４は同時に読み出されないようになっている。
【００３１】
試験装置１３は、ＳｏＣ１０に対して第１及び第２設定データＤｓ１，Ｄｓ２を出力する。これに応答してＳｏＣ１０は、試験装置１３に対して第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２を出力する。そして、試験装置１３は、入力された第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２が期待値と等しいか否かを判定して、ＳｏＣ１０とメモリ１１のＤＡ試験を行っている。
【００３２】
ここで、期待値とは、第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２として、第１〜第４メモリセルから読み出した第１〜第４メモリデータＤｍ１〜Ｄｍ４であって、第１〜第４メモリセルに書き込まれる前の第１〜第４伸張データＤｅ１〜Ｄｅ４の論理値をいう。つまり、第１〜第４伝送路Ｒ１〜Ｒ４において短絡や断線などにより、第１〜第４伸張データＤｅ１〜Ｄｅ４と第１〜第４メモリデータＤｍ１〜Ｄｍ４の論理値が異なる場合があるため、期待値としては第１〜第４伸張データＤｅ１〜Ｄｅ４としている。
【００３３】
また、試験装置１３は、モード信号Ｓｍと制御信号ＳｃをＳｏＣ１０に出力している。ここで、モード信号Ｓｍは、ＤＡ試験を行うモード（ＤＡ試験モード）と通常動作を行なうモード（通常動作モード）を切替えるための信号をいう。ＤＡ試験モードにおいて、試験装置１３は、Ｈレベルのモード信号Ｓｍを出力する。反対に、通常動作モードにおいて、試験装置１３は、Ｌレベルのモード信号Ｓｍを出力する。
【００３４】
一方、制御信号Ｓｃは、第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンを制御する信号をいう。
なお、試験装置１３は、ＳｏＣ１０に対して第１〜第４伸張データＤｅ１〜Ｄｅ４をメモリ１１に書き込み又は読み出しを行うために、クロック信号、コマンド信号、アドレス信号をメモリ１１に適宜出力している。
【００３５】
ＳｏＣ１０は、第１及び第２入出力部１６ａ，１６ｂ、ＤＡ試験回路１７と、論理回路１８を備えている。
第１入出力部１６ａは、第１及び第２入出力回路２１，２２を備えている。第１及び第２入出力回路２１，２２は、試験装置１３から入力された第１及び第２設定データＤｓ１，Ｄｓ２をＤＡ試験回路１７に出力する。反対に、第１及び第２入出力回路２１，２２は、ＤＡ試験回路１７から入力された第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２を試験装置１３に出力する。
【００３６】
ＤＡ試験回路１７は、第１及び第２選択回路２４ａ，２４ｂ、伸張回路２５と、圧縮回路２６を備えている。
第１選択回路２４ａは、第１及び第２デマルチプレクサ２９ａ，２９ｂと、第１及び第２マルチプレクサ３０ａ，３０ｂを備えている。
【００３７】
第１デマルチプレクサ２９ａは、第１入出力回路２１から第１設定データＤｓ１と、試験装置１３からモード信号Ｓｍが入力される。第１デマルチプレクサ２９ａは、入力された第１設定データＤｓ１をモード信号Ｓｍに応じて論理回路１８又は伸張回路２５に出力する。
【００３８】
つまり、第１デマルチプレクサ２９ａは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第１設定データＤｓ１を伸張回路２５に出力する。反対に、第１デマルチプレクサ２９ａは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第１設定データＤｓ１を論理回路１８に出力する。
【００３９】
第１マルチプレクサ３０ａは、圧縮回路２６から第１帰還設定データＤｓｋ１、論理回路１８から処理された第１処理データＤｄ１、及び、試験装置１３からモード信号Ｓｍが入力される。第１マルチプレクサ３０ａは、入力されたモード信号Ｓｍに応じて第１帰還設定データＤｓｋ１と第１処理データＤｄ１のうち、いずれかを選択して第１入出力部１６ａに出力する。
【００４０】
つまり、第１マルチプレクサ３０ａは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第１帰還設定データＤｓｋ１を選択して出力する。反対に、第１マルチプレクサ３０ａは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第１処理データＤｄ１を選択して出力する。
【００４１】
第２デマルチプレクサ２９ｂは、第２入出力回路２２から第２設定データＤｓ２と、試験装置１３からモード信号Ｓｍが入力される。第２デマルチプレクサ２９ｂは、入力された第２設定データＤｓ２をモード信号Ｓｍに応じて論理回路１８又は伸張回路２５に出力する。
【００４２】
つまり、第２デマルチプレクサ２９ｂは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第２設定データＤｓ２を伸張回路２５に出力する。反対に、第２デマルチプレクサ２９ｂは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第２設定データＤｓ２を論理回路１８に出力する。
【００４３】
第２マルチプレクサ３０ｂは、圧縮回路２６から第２帰還設定データＤｓｋ２、論理回路１８から処理された第２処理データＤｄ２と、試験装置１３からモード信号Ｓｍが入力される。第２マルチプレクサ３０ｂは、入力されたモード信号Ｓｍに応じて第２帰還設定データＤｓｋ２と第２処理データＤｄ２のうち、いずれかを選択して第１入出力部１６ａに出力する。
【００４４】
つまり、第２マルチプレクサ３０ｂは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第２帰還設定データＤｓｋ２を選択して出力する。反対に、第２マルチプレクサ３０ｂは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第２処理データＤｄ２を選択して出力する。
【００４５】
即ち、第１選択回路２４ａは、ＤＡ試験モードの時には、伸張回路２５に第１及び第２設定データＤｓ１，Ｄｓ２を出力し、圧縮回路２６からの第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２を入力するようになっている。一方、第１選択回路２４ａは、通常動作モードの時には、論理回路１８に第１及び第２設定データＤｓ１，Ｄｓ２を出力し、論理回路１８から第１及び第２処理データＤｄ１，Ｄｄ２を入力するようになっている。
【００４６】
図２に示すように、伸張回路２５は、第１及び第２マルチプレクサ３３ａ，３３ｂを備えている。なお、伸張回路２５は、第１設定データＤｓ１を第１伸張データＤｅ１として出力し、また、第２設定データＤｓ２を第４伸張データＤｅ４として出力する。
【００４７】
第１マルチプレクサ３３ａは、試験装置１３が出力する第１及び第２設定データＤｓ１，Ｄｓ２と、制御信号Ｓｃが入力される。第１マルチプレクサ３３ａは、入力された制御信号Ｓｃに応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第２伸張データＤｅ２として第２選択回路２４ｂに出力する。
【００４８】
つまり、第１マルチプレクサ３３ａは、論理値「０」（Ｌレベル）の制御信号Ｓｃが入力されると、第１設定データＤｓ１を第２伸張データＤｅ２として出力する。反対に、第１マルチプレクサ３３ａは、論理値「１」（Ｈレベル）の制御信号Ｓｃが入力されると、第２設定データＤｓ２を第２伸張データＤｅ２として出力する。
【００４９】
第２マルチプレクサ３３ｂは、入力された制御信号Ｓｃに応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第３伸張データＤｅ３として第２選択回路２４ｂに出力する。つまり、第２マルチプレクサ３３ｂは、論理値「０」（Ｌレベル）の制御信号Ｓｃが入力されると、第２設定データＤｓ２を第３伸張データＤｅ３として出力する。反対に、第２マルチプレクサ３３ｂは、論理値「１」（Ｈレベル）の制御信号Ｓｃが入力されると、第１設定データＤｓ１を第３伸張データＤｅ３として出力する。
【００５０】
つまり、伸張回路２５は、論理値「０」「１」の制御信号Ｓｃに応じて、２種類の各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンを生成する。
【００５１】
詳述すると、伸張回路２５は、論理値「０」の制御信号Ｓｃが入力されると、第１設定データＤｓ１を第１及び第２伸張データＤｅ１，Ｄｅ２として出力し、第２設定データＤｓ２を第３及び第４伸張データＤｅ３，Ｄｅ４として出力する。そして、第１伸張データＤｅ１（第１設定データＤｓ１）は第１伝送路Ｒ１を介して、また、第２伸張データＤｅ２（第１設定データＤｓ１）は第２伝送路Ｒ２を介して、さらに、第３伸張データＤｅ３（第２設定データＤｓ２）は第３伝送路Ｒ３を介して、さらにまた、第４伸張データＤｅ４（第２設定データＤｓ２）は、第４伝送路を介して、それぞれメモリ１１に出力される。
【００５２】
反対に、伸張回路２５は、論理値「１」の制御信号Ｓｃが入力されると、第１設定データＤｓ１を第１及び第３伸張データＤｅ１，Ｄｅ３として出力し、第２設定データＤｓ２を第２及び第４伸張データＤｅ２，Ｄｅ４として出力する。そして、第１伸張データＤｅ１（第１設定データＤｓ１）は第１伝送路Ｒ１を介して、また、第２伸張データＤｅ２（第２設定データＤｓ２）は第２伝送路Ｒ２を介して、さらに、第３伸張データＤｅ３（第１設定データＤｓ１）は第３伝送路Ｒ３を介して、さらにまた、第４伸張データＤｅ４（第２設定データＤｓ２）は、第４伝送路を介して、それぞれメモリ１１に出力される。
【００５３】
従って、第１設定データＤｓ１が「１」、第２設定データＤｓ２が「０」の場合であって、制御信号Ｓｃが「０」、「１」のときには、第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンは、以下のようになる。
【００５４】
制御信号Ｓｃが「０」の場合は、第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンは、「１，１，０，０」となる。
制御信号Ｓｃが「１」の場合は、第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンは、「１，０，１，０」となる。
【００５５】
図３の表３４は、制御信号Ｓｃと、第１〜第４伝送路Ｒ１〜Ｒ４における短絡検出の可否との関係を示している。図３の表３４において、「制御信号」の欄は制御信号Ｓｃの論理値を示している。また、「伝送路間における短絡検出」の欄は、ＤＡ試験を行った際に、各伝送路間における短絡を検出できるか否かを示している。例えば、［１］〜［２］の欄は第１伝送路Ｒ１と第２伝送路Ｒ２との短絡を検出できるか否かを示している。なお、「○」は、伝送路間の短絡を検出できることを示し、反対に、「×」は、伝送路間の短絡を検出できないことを示している。
【００５６】
図３の表３４に示すように、ＳｏＣ１０が論理値「０」の制御信号Ｓｃを入力される場合、第１及び第２伝送路Ｒ１，Ｒ２間は、第１及び第２伸張データＤｅ１，Ｄｅ２として同じ第１設定データＤｓ１を出力しているので、短絡を検出することができない。
【００５７】
また、第３及び第４伝送路Ｒ３，Ｒ４間は、第３及び第４伸張データＤｅ３，Ｄｅ４として同じ第２設定データＤｓ２を出力しているので、短絡を検出することができない。
従って、このことから、ＳｏＣ１０が論理値「０」の制御信号Ｓｃを入力する場合、第１及び第２伝送路Ｒ１，Ｒ２間と、第３及び第４伝送路Ｒ３，Ｒ４間を除く伝送路間の短絡を検出することができることがわかる。
【００５８】
反対に、ＳｏＣ１０が論理値「１」の制御信号Ｓｃを入力する場合、第１及び第３伝送路Ｒ１，Ｒ３間は、第１及び第３伸張データＤｅ１，Ｄｅ３として同じ第１設定データＤｓ１を出力しているので、短絡を検出することができない。また、第２及び第４伝送路Ｒ２，Ｒ４間は、第２及び第４伸張データＤｅ２，Ｄｅ４として同じ第２設定データＤｓ２を出力しているので、短絡を検出することができない。
【００５９】
従って、このことから、ＳｏＣ１０が論理値「１」の制御信号Ｓｃを入力する場合、第１及び第３伝送路Ｒ１，Ｒ３間と、第２及び第４伝送路Ｒ２，Ｒ４間を除く伝送路間の短絡を検出することができることがわかる。
【００６０】
即ち、伸張回路２５は、２通りの第１〜第４伸張データＤｅ１〜Ｄｅ４を生成することで、第１〜第４伝送路Ｒ１〜Ｒ４における全ての伝送路間の短絡を検出できるようにしている。
【００６１】
圧縮回路２６は、後述する第２選択回路２４ｂから第１〜第４帰還伸張データＤｅｋ１〜Ｄｅｋ４が入力される。圧縮回路２６は、入力された第１及び第３帰還伸張データＤｅｋ１，Ｄｅｋ３を第１帰還設定データＤｓｋ１として第１選択回路２４ａ（第１マルチプレクサ３０ａ）に出力する。一方、圧縮回路２６は、入力された第２及び第４帰還伸張データＤｅｋ２，Ｄｅｋ４を第２帰還設定データＤｓｋ２として第１選択回路２４ａ（第２マルチプレクサ３０ｂ）に出力する。
【００６２】
このとき、圧縮回路２６は、上記したように、第１及び第３帰還伸張データＤｅｋ１，Ｄｅｋ３は同時に読み出されず、同様に、第２及び第４帰還伸張データＤｅｋ２，Ｄｅｋ４は同時に読み出されないようになっている。これにより、圧縮回路２６は、第１〜第４帰還伸張データＤｅｋ１〜Ｄｅｋ４を消失せずに、各１ビットの第１〜第４帰還伸張データＤｅｋ１〜Ｄｅｋ４を各１ビットの第１及び第２帰還設定データＤｓｋ１，Ｄｓｋ２に圧縮している。
【００６３】
第２選択回路２４ｂは、第１〜第４マルチプレクサ４０ａ〜４０ｄと第１〜第４デマルチプレクサ４１ａ〜４１ｄを備えている。
第１マルチプレクサ４０ａは、伸張回路２５から第１伸張データＤｅ１、論理回路１８から処理された第３処理データＤｄ３、及び、試験装置１３からモード信号Ｓｍが入力される。第１マルチプレクサ４０ａは、入力されたモード信号Ｓｍに応じて第１伸張データＤｅ１と第３処理データＤｄ３のうち、いずれかを選択して第１選択データＤｃ１として第２入出力部１６ｂに出力する。
【００６４】
つまり、第１マルチプレクサ４０ａは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第１伸張データＤｅ１を選択する。反対に、第１マルチプレクサ４０ａは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第３処理データＤｄ３を選択する。
【００６５】
第１デマルチプレクサ４１ａは、第２入出力部１６ｂから第１メモリデータＤｍ１、及び、試験装置１３からモード信号Ｓｍが入力される。第１デマルチプレクサ４１ａは、入力された第１メモリデータＤｍ１をモード信号Ｓｍに応じて論理回路１８又は圧縮回路２６に出力する。
【００６６】
つまり、第１デマルチプレクサ４１ａは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第１メモリデータＤｍ１を圧縮回路２６に出力する。反対に、第１デマルチプレクサ４１ａは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第１メモリデータＤｍ１を論理回路１８に出力する。
【００６７】
第２マルチプレクサ４０ｂは、伸張回路２５から第２伸張データＤｅ２、論理回路１８から処理された第４処理データＤｄ４、及び、試験装置１３からモード信号Ｓｍが入力される。第２マルチプレクサ４０ｂは、入力されたモード信号Ｓｍに応じて第２伸張データＤｅ２と第４処理データＤｄ４のうち、いずれかを選択して第２選択データＤｃ２として第２入出力部１６ｂに出力する。
【００６８】
つまり、第２マルチプレクサ４０ｂは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第２伸張データＤｅ２を選択する。反対に、第２マルチプレクサ４０ｂは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第４処理データＤｄ４を選択する。
【００６９】
第２デマルチプレクサ４１ｂは、第２入出力部１６ｂから第２メモリデータＤｍ２、及び、試験装置１３からモード信号Ｓｍが入力される。第２デマルチプレクサ４１ｂは、入力された第２メモリデータＤｍ２をモード信号Ｓｍに応じて論理回路１８又は圧縮回路２６に出力する。
【００７０】
つまり、第２デマルチプレクサ４１ｂは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第２メモリデータＤｍ２を圧縮回路２６に出力する。反対に、第２デマルチプレクサ４１ｂは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第２メモリデータＤｍ２を論理回路１８に出力する。
【００７１】
第３マルチプレクサ４０ｃは、伸張回路２５から第３伸張データＤｅ３、論理回路１８から処理された第５処理データＤｄ５、及び、試験装置１３からモード信号Ｓｍが入力される。第３マルチプレクサ４０ｃは、入力されたモード信号Ｓｍに応じて第３伸張データＤｅ３と第５処理データＤｄ５のうち、いずれかを選択して第３選択データＤｃ３として第２入出力部１６ｂに出力する。
【００７２】
つまり、第３マルチプレクサ４０ｃは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第３伸張データＤｅ３を選択する。反対に、第３マルチプレクサ４０ｃは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第５処理データＤｄ５を選択する。
【００７３】
第３デマルチプレクサ４１ｃは、第２入出力部１６ｂから第３メモリデータＤｍ３、及び、試験装置１３からモード信号Ｓｍが入力される。第３デマルチプレクサ４１ｃは、入力された第３メモリデータＤｍ３をモード信号Ｓｍに応じて論理回路１８又は圧縮回路２６に出力する。
【００７４】
つまり、第３デマルチプレクサ４１ｃは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第３メモリデータＤｍ３を圧縮回路２６に出力する。反対に、第３デマルチプレクサ４１ｃは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第３メモリデータＤｍ３を論理回路１８に出力する。
【００７５】
第４マルチプレクサ４０ｄは、伸張回路２５から第４伸張データＤｅ４、論理回路１８から処理された第６処理データＤｄ６、及び、試験装置１３からモード信号Ｓｍが入力される。第４マルチプレクサ４０ｄは、入力されたモード信号Ｓｍに応じて第４伸張データＤｅ４と第６処理データＤｄ６のうち、いずれかを選択して第４選択データＤｃ４として第２入出力部１６ｂに出力する。
【００７６】
つまり、第４マルチプレクサ４０ｄは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第４伸張データＤｅ４を選択する。反対に、第４マルチプレクサ４０ｄは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第６処理データＤｄ６を選択する。
【００７７】
第４デマルチプレクサ４１ｄは、第２入出力部１６ｂから第４メモリデータＤｍ４、及び、試験装置１３からモード信号Ｓｍが入力される。第４デマルチプレクサ４１ｄは、入力された第４メモリデータＤｍ４をモード信号Ｓｍに応じて論理回路１８又は圧縮回路２６に出力する。
【００７８】
つまり、第４デマルチプレクサ４１ｄは、Ｈレベルのモード信号Ｓｍを入力するとき（ＤＡ試験モード）、第４メモリデータＤｍ４を圧縮回路２６に出力する。反対に、第４デマルチプレクサ４１ｄは、Ｌレベルのモード信号Ｓｍを入力するとき（通常動作モード）、第４メモリデータＤｍ４を論理回路１８に出力する。
【００７９】
即ち、第２選択回路２４ｂは、ＤＡ試験モードにおいて、伸張回路２５から第１〜第４伸張データＤｅ１〜Ｄｅ４が入力され、圧縮回路２６に対して第１〜第４メモリデータＤｍ１〜Ｄｍ４を出力する。一方。第２選択回路２４ｂは、通常動作モードにおいて、論理回路１８から第３〜第６処理データＤｄ３〜Ｄｄ６が入力され、論理回路１８に対して第１〜第４メモリデータＤｍ１〜Ｄｍ４を出力する。
【００８０】
第２入出力部１６ｂは、第１〜第４入出力回路５１〜５４を備えている。第２入出力部１６ｂは、ＤＡ試験回路１７（第２選択回路２４ｂ）から入力された第１〜第４選択データＤｃ１〜Ｄｃ４をメモリ１１にそれぞれの第１〜第４伝送路Ｒ１〜Ｒ４を介して出力する。第１〜第４入出力回路５１〜５４は、メモリ１１からそれぞれの第１〜第４伝送路Ｒ１〜Ｒ４を介して入力された第１〜第４メモリデータＤｍ１〜Ｄｍ４をＤＡ試験回路１７（第２選択回路２４ｂ）に出力する。
【００８１】
メモリ１１は、第２入出力部１６ｂから第１〜第４選択データＤｃ１〜Ｄｃ４が入力され、メモリ１１に備えられたメモリセル（図示せず）に第１〜第４メモリデータＤｍ１〜Ｄｍ４としてそれぞれ書き込む。反対に、メモリ１１は、第１〜第４メモリデータＤｍ１〜Ｄｍ４を読み出して第２入出力部１６ｂに出力する。
【００８２】
即ち、上記構成により、ＳｏＣ１０とメモリ１１のＤＡ試験において、試験装置１３は、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２をＳｏＣ１０に出力する。
【００８３】
ＳｏＣ１０は、試験装置１３から互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２が入力されると、入力された第１及び第２設定データＤｓ１，Ｄｓ２を、試験装置１３からの制御信号Ｓｃに応じて前記した２種類の各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンに伸張する。
【００８４】
そして、まず、試験装置１３は、論理値「０」の制御信号Ｓｃに基づいて生成された第１〜第４伸張データＤｅ１〜Ｄｅ４をメモリ１１に書き込み、そして、再び読み出して期待値と比較することによって、第１及び第２伝送路Ｒ１，Ｒ２間と、第３及び第４伝送路Ｒ３，Ｒ４間を除く伝送路間の短絡の有無を検出する。
【００８５】
次に、試験装置１３は、論理値「１」の制御信号Ｓｃに基づいて生成された第１〜第４伸張データＤｅ１〜Ｄｅ４をメモリ１１に書き込み、そして、再び読み出して期待値と比較することによって、第１及び第３伝送路Ｒ１，Ｒ３間と、第２及び第４伝送路Ｒ２，Ｒ４間を除く伝送路間の短絡の有無を検出する。
【００８６】
これによって、第１〜第４伝送路Ｒ１〜Ｒ４における全伝送路間の短絡の検出をすることができる。
以上記述したように、本実施の形態によれば、以下の効果を奏する。
【００８７】
（１）伸張回路２５は、制御信号Ｓｃに応じて、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２を２種類の各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンを生成して、隣接する第１〜第４伝送路Ｒ１〜Ｒ４にそれぞれ出力される第１〜第４伸張データＤｅ１〜Ｄｅ４を異なる論理値になるようにしている。つまり、一方の各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンにおいて、隣接する第１〜第４伝送路Ｒ１〜Ｒ４にそれぞれ出力される第１〜第４伸張データＤｅ１〜Ｄｅ４が同じ論理値の箇所は、他方の各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンにおいて、論理値を異なるようにしている。そして、その生成した２種類の各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンにて短絡検出を行ったので、第１〜第４伝送路Ｒ１〜Ｒ４における全ての伝送路間の短絡を検出することができる。
【００８８】
（第２実施形態）
以下、第二実施形態を図４及び図５に従って説明する。上記の第１実施形態では、伸張回路２５は、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２を、各１ビットの第１〜第４伸張データＤｅ１〜Ｄｅ４からなる４ビットのビットパターンに伸張していた。第２実施形態では、伸張回路２５ａは、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２を、各１ビットの第１〜第８伸張データＤｅ１〜Ｄｅ８からなる８ビットのビットパターンに伸張している。
【００８９】
メモリ１１、第２入出力部１６ｂ、論理回路１８、第２選択回路２４ｂは、４ビットを処理する構成を、同様な構成にて、８ビットを処理する構成にしている。このため、メモリ１１、第２入出力部１６ｂ、論理回路１８、第２選択回路２４ｂは、説明の便宜上省略する。なお、４ビットから８ビットになることに伴い、第１〜第４伝送路Ｒ１〜Ｒ４は、第１〜第８伝送路Ｒ１〜Ｒ８になっている。
【００９０】
図４は、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２を、各１ビットの８ビットの第１〜第８伸張データＤｅ１〜Ｄｅ８からなる８ビットのビットパターンに伸張する伸張回路２５ａである。
【００９１】
伸張回路２５ａは、第１〜第６マルチプレクサ５８ａ〜５８ｆと、第１及び第２オア回路６１，６２を備えている。伸張回路２５ａは、試験装置１３からそれぞれ１ビットの第１及び第２制御信号Ｓｃ１，Ｓｃ２が２ビットの設定コードとして入力される。なお、第１制御信号Ｓｃ１はその設定コードの最下位ビット、第２制御信号Ｓｃ２は設定コードの最上位ビットとしている。
【００９２】
伸張回路２５ａは、第１及び第２制御信号Ｓｃ１，Ｓｃ２の論理値に関係なく、第１設定データＤｓ１を第１伸張データＤｅ１として出力し、第２設定データＤｓ２を第６伸張データＤｅ６として出力する。
【００９３】
第１オア回路６１は、試験装置１３から第１及び第２制御信号Ｓｃ１，Ｓｃ２が入力される。第１オア回路６１は、入力された第１及び第２制御信号Ｓｃ１，Ｓｃ２が共にＬレベルのとき、Ｌレベルの第１論理信号Ｓｌ１を第１マルチプレクサ５８ａに出力する。
【００９４】
第２オア回路６２は、試験装置１３から第１及び第２制御信号Ｓｃ１，Ｓｃ２が入力される。第２オア回路６２は、入力された第１及び第２制御信号Ｓｃ１，Ｓｃ２が共にＬレベルのとき、Ｌレベルの第２論理信号Ｓｌ２を第４マルチプレクサ５８ｄに出力する。
【００９５】
第１マルチプレクサ５８ａは、試験装置１３から第１及び第２設定データＤｓ１，Ｄｓ２、及び、第１オア回路６１から第１論理信号Ｓｌ１が入力される。第１マルチプレクサ５８ａは、入力された第１論理信号Ｓｌ１に応じて、第１及び第２設定データＤｓ１，Ｄｓ２のうち、いずれかを選択して第２伸張データＤｅ２として第２選択回路２４ｂに出力する。
【００９６】
つまり、第１マルチプレクサ５８ａは、論理値「０」（Ｌレベル）の第１論理信号Ｓｌ１が入力されると、第１設定データＤｓ１を第２伸張データＤｅ２として出力する。反対に、第１マルチプレクサ５８ａは、論理値「１」（Ｈレベル）の第１論理信号Ｓｌ１が入力されると、第２設定データＤｓ２を第２伸張データＤｅ２として出力する。
【００９７】
第２マルチプレクサ５８ｂは、試験装置１３から第１及び第２設定データＤｓ１，Ｄｓ２、及び、第２制御信号Ｓｃ２が入力される。第２マルチプレクサ５８ｂは、入力された第２制御信号Ｓｃ２に応じて、第１及び第２設定データＤｓ１，Ｄｓ２のうち、いずれかを選択して第３伸張データＤｅ３として第２選択回路２４ｂに出力する。
【００９８】
つまり、第２マルチプレクサ５８ｂは、論理値「０」（Ｌレベル）の第２制御信号Ｓｃ２が入力されると、第１設定データＤｓ１を第３伸張データＤｅ３として出力する。反対に、第２マルチプレクサ５８ｂは、論理値「１」（Ｈレベル）の第２制御信号Ｓｃ２が入力されると、第２設定データＤｓ２を第３伸張データＤｅ３として出力する。
【００９９】
第３マルチプレクサ５８ｃは、試験装置１３から第１及び第２設定データＤｓ１，Ｄｓ２、及び、第１制御信号Ｓｃ１が入力される。第３マルチプレクサ５８ｃは、入力された第１制御信号Ｓｃ１に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第４伸張データＤｅ４として第２選択回路２４ｂに出力する。
【０１００】
つまり、第３マルチプレクサ５８ｃは、論理値「０」（Ｌレベル）の第１制御信号Ｓｃ１が入力されると、第１設定データＤｓ１を第４伸張データＤｅ４として出力する。反対に、第３マルチプレクサ５８ｃは、論理値「１」（Ｈレベル）の第２制御信号Ｓｃ２が入力されると、第２設定データＤｓ２を第４伸張データＤｅ４として出力する。
【０１０１】
第４マルチプレクサ５８ｄは、試験装置１３から第１及び第２設定データＤｓ１，Ｄｓ２、及び、第２論理信号Ｓｌ２が入力される。第４マルチプレクサ５８ｄは、入力された第２論理信号Ｓｌ２に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第５伸張データＤｅ５として第２選択回路２４ｂに出力する。
【０１０２】
つまり、第４マルチプレクサ５８ｄは、論理値「０」（Ｌレベル）の第２論理信号Ｓｌ２が入力されると、第２設定データＤｓ２を第５伸張データＤｅ５として出力する。反対に、第４マルチプレクサ５８ｄは、論理値「１」（Ｈレベル）の第２論理信号Ｓｌ２が入力されると、第１設定データＤｓ１を第５伸張データＤｅ５として出力する。
【０１０３】
第５マルチプレクサ５８ｅは、試験装置１３から第１及び第２設定データＤｓ１，Ｄｓ２、及び、第１制御信号Ｓｃ１が入力される。第５マルチプレクサ５８ｅは、入力された第１制御信号Ｓｃ１に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第７伸張データＤｅ７として第２選択回路２４ｂに出力する。
【０１０４】
つまり、第５マルチプレクサ５８ｅは、論理値「０」（Ｌレベル）の第１制御信号Ｓｃ１が入力されると、第２設定データＤｓ２を第７伸張データＤｅ７として出力する。反対に、第５マルチプレクサ５８ｅは、論理値「１」（Ｈレベル）の第１制御信号Ｓｃ１が入力されると、第１設定データＤｓ１を第７伸張データＤｅ７として出力する。
【０１０５】
第６マルチプレクサ５８ｆは、試験装置１３から第１及び第２設定データＤｓ１，Ｄｓ２、及び、第２制御信号Ｓｃ２が入力される。第６マルチプレクサ５８ｆは、入力された第２制御信号Ｓｃ２に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第８伸張データＤｅ８として第２選択回路２４ｂに出力する。
【０１０６】
つまり、第６マルチプレクサ５８ｆは、論理値「０」（Ｌレベル）の第２制御信号Ｓｃ２が入力されると、第２設定データＤｓ２を選択して第８伸張データＤｅ８として出力する。反対に、第６マルチプレクサ５８ｆは、論理値「１」（Ｈレベル）の第２制御信号Ｓｃ２が入力されると、第１設定データＤｓ１を選択して第８伸張データＤｅ８として出力する。
【０１０７】
従って、第１設定データＤｓ１が「１」、第２設定データＤｓ２が「０」の場合であって、下位ビットの第１制御信号Ｓｃ１と上位ビットの第２制御信号Ｓｃ２が、すなわち設定コードが、それぞれ「０，０」、「０，１」、「１，０」のときには、第１〜第８伸張データＤｅ１〜Ｄｅ８のビットパターンは、以下のようになる。
【０１０８】
設定コードが「０，０」の場合は、第１〜第８伸張データＤｅ１〜Ｄｅ８のビットパターンは、「０，０，０，０，１，１，１，１」となる。
設定コードが「０，１」の場合は、第１〜第８伸張データＤｅ１〜Ｄｅ８のビットパターンは、「０，１，０，１，０，１，０，１」となる。
【０１０９】
さらに、設定コードが「１，０」の場合は、第１〜第８伸張データＤｅ１〜Ｄｅ８のビットパターンは、「１，０，０，１，１，０，０，１」となる。
上記の構成により、第１及び第２制御信号Ｓｃ１，Ｓｃ２と、第１〜第８伝送路Ｒ１〜Ｒ８における短絡検出の可否との関係は、図５の表６０に示すようになる。
【０１１０】
図５の表６０において、「コード」の欄は２ビットの設定コード、つまり第１及び第２制御信号Ｓｃ１，Ｓｃ２の論理値を示している。また、「伝送路間における短絡検出」の欄は、ＤＡ試験を行った際に、各伝送路間における短絡を検出できるか否かを示している。例えば、［１］〜［２］は第１伝送路Ｒ１と第２伝送路Ｒ２との短絡を検出できるか否かを示している。なお、「○」は、伝送路間の短絡を検出できることを示し、反対に、「×」は、伝送路間の短絡を検出できないことを示している。
【０１１１】
図５の表６０に示すように、伸張回路２５ａは、２ビットの設定コード「００」、「０１」、「１０」によって、第１〜第８伸張データＤｅ１〜Ｄｅ８による８ビットのビットパターンが３通り生成される。そして、３通りの８ビットのビットパターンの第１〜第８伸張データＤｅ１〜Ｄｅ８を生成することにより、第１〜第８伝送路Ｒ１〜Ｒ８における全ての伝送線路間の短絡を検出することできる。
【０１１２】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）伸張回路２５ａは、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２を、各１ビットの第１〜第８伸張データＤｅ１〜Ｄｅ８からなる８ビットのビットパターンに伸張した。そして、第１及び第２制御信号Ｓｃ１，Ｓｃ２に応じて、第１〜第８伸張データのビットパターンを３通り生成した。３通りの８ビットのビットパターンの第１〜第８伸張データＤｅ１〜Ｄｅ８にて、第１〜第８伝送路Ｒ１〜Ｒ８における全ての伝送路間の短絡を検出することができるようにした。
【０１１３】
従って、第１実施形態に比べて、ＳｏＣ１０は、第１入出力部１６ａと第１選択回路２４ａの回路規模を小さくすることができ、また、試験装置１３と接続する伝送路の数を削減することができる。
（第３実施形態）
以下、第３実施形態を図６及び図７に従って説明する。第２実施形態では、第１及び第２制御信号Ｓｃ１，Ｓｃ２に応じて、第１〜第８伸張データのビットパターンを３通り生成した。この３通りの第１〜第８伸張データＤｅ１〜Ｄｅ８のビットパターンは、論理値「０」「１」がそれぞれ複数で構成されている。このため、同じ論理値の第１〜第８伸張データＤｅ１〜Ｄｅ８が出力される第１〜第８伝送路Ｒ１〜Ｒ８が複数あり、短絡している伝送路間を特定することができなかった。
【０１１４】
第３実施形態では、ＳｏＣ１０とメモリ１１のＤＡ試験において短絡している伝送路間を特定している。
図６は、短絡している伝送路間を特定可能な伸張回路２５ｂである。
【０１１５】
伸張回路２５ｂは、第１〜第３インバータ回路６５ａ〜６５ｃ、第１〜第８オア回路６６ａ〜６６ｈ、第１〜第８マルチプレクサ６７ａ〜６７ｈを備えている。第１インバータ回路６５ａは、試験装置１３から第１制御信号Ｓｃ１が入力される。第１インバータ回路６５ａは、入力された第１制御信号Ｓｃ１を論理反転して第１反転信号ＢＳｃ１として第２オア回路６６ｂに出力する。第２インバータ回路６５ｂは、試験装置１３から第２制御信号Ｓｃ２が入力される。第２インバータ回路６５ｂは、入力された第２制御信号Ｓｃ２を論理反転して第２反転信号ＢＳｃ２として第３オア回路６６ｃに出力する。第３インバータ回路６５ｃは、試験装置１３から第３制御信号Ｓｃ３が入力される。第３インバータ回路６５ｃは、入力された第３制御信号Ｓｃ３を論理反転して第３反転信号ＢＳｃ３として第５オア回路６６ｅに出力する。
【０１１６】
第１オア回路６６ａは、試験装置１３から第１〜第３制御信号Ｓｃ１〜Ｓｃ３が入力される。第１オア回路６６ａは、入力された第１〜第３制御信号Ｓｃ１〜Ｓｃ３が共にＬレベルのとき、Ｌレベルの第１論理信号Ｓｌ１を出力する。
【０１１７】
第２オア回路６６ｂは、試験装置１３から第２及び第３制御信号Ｓｃ２，Ｓｃ３と、第１インバータ回路６５ａから第１反転信号ＢＳｃ１が入力される。第２オア回路６６ｂは、入力された第２及び第３制御信号Ｓｃ２，Ｓｃ３と、第１反転信号ＢＳｃ１が共にＬレベルのとき、Ｌレベルの第２論理信号Ｓｌ２に出力する。
【０１１８】
第３オア回路６６ｃは、試験装置１３から第１及び第３制御信号Ｓｃ１，Ｓｃ３と、第２インバータ回路６５ｂから第２反転信号ＢＳｃ２が入力される。第３オア回路６６ｃは、入力された第１及び第３制御信号Ｓｃ１，Ｓｃ３と、第２反転信号ＢＳｃ２が共にＬレベルのとき、Ｌレベルの第３論理信号Ｓｌ３を出力する。
【０１１９】
第４オア回路６６ｄは、試験装置１３から第３制御信号Ｓｃ３と、第１及び第２インバータ回路６５ａ，６５ｂから第１及び第２反転信号ＢＳｃ１，ＢＳｃ２が入力される。第４オア回路６６ｄは、入力された第３制御信号Ｓｃ３と、第１及び第２反転信号ＢＳｃ１，ＢＳｃ２が共にＬレベルのとき、Ｌレベルの第４論理信号Ｓｌ４を出力する。
【０１２０】
第５オア回路６６ｅは、試験装置１３から第１及び第２制御信号Ｓｃ１，Ｓｃ２と、第３インバータ回路６５ｃから第３反転信号ＢＳｃ３が入力される。第５オア回路６６ｅは、入力された第１及び第２制御信号Ｓｃ１，Ｓｃ２と、第３反転信号ＢＳｃ３が共にＬレベルのとき、Ｌレベルの第５論理信号Ｓｌ５を出力する。
【０１２１】
第６オア回路６６ｆは、試験装置１３から第２制御信号Ｓｃ２と、第１及び第３インバータ回路６５ａ，６５ｃから第１及び第３反転信号ＢＳｃ１，ＢＳｃ３が入力される。第６オア回路６６ｆは、入力された第２制御信号Ｓｃ２と、第１及び第３反転信号ＢＳｃ１，ＢＳｃ３が共にＬレベルのとき、Ｌレベルの第６論理信号Ｓｌ６を出力する。
【０１２２】
第７オア回路６６ｇは、試験装置１３から第１制御信号Ｓｃ１と、第２及び第３インバータ回路６５ｂ，６５ｃから第２及び第３反転信号ＢＳｃ２，ＢＳｃ３が入力される。第７オア回路６６ｇは、入力された第１制御信号Ｓｃ１と、第２及び第３反転信号ＢＳｃ２，ＢＳｃ３が共にＬレベルのとき、Ｌレベルの第７論理信号Ｓｌ７を出力する。
【０１２３】
第８オア回路６６ｈは、第１〜第３インバータ回路６５ａ〜６５ｃから第１〜第３反転信号ＢＳｃ１〜ＢＳｃ３が入力される。第８オア回路６６ｈは、入力された第１〜第３反転信号ＢＳｃ１〜ＢＳｃ３が共にＬレベルのとき、Ｌレベルの第８論理信号Ｓｌ８を出力する。
【０１２４】
第１マルチプレクサ６７ａは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第１オア回路６６ａから第１論理信号Ｓｌ１が入力される。第１マルチプレクサ６７ａは、入力された第１論理信号Ｓｌ１に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第１伸張データＤｅ１として第２選択回路２４ｂに出力する。
【０１２５】
つまり、第１マルチプレクサ６７ａは、論理値「０」（Ｌレベル）の第１論理信号Ｓｌ１が入力されると、第１設定データＤｓ１を第１伸張データＤｅ１として出力する。反対に、第１マルチプレクサ６７ａは、論理値「１」（Ｈレベル）の第１論理信号Ｓｌ１が入力されると、第２設定データＤｓ２を第１伸張データＤｅ１として出力する。
【０１２６】
第２マルチプレクサ６７ｂは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第２オア回路６６ｂから第２論理信号Ｓｌ２が入力される。第２マルチプレクサ６７ｂは、入力された第２論理信号Ｓｌ２に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第２伸張データＤｅ２として第２選択回路２４ｂに出力する。
【０１２７】
つまり、第２マルチプレクサ６７ｂは、論理値「０」（Ｌレベル）の第２論理信号Ｓｌ２が入力されると、第１設定データＤｓ１を第２伸張データＤｅ２として出力する。反対に、第２マルチプレクサ６７ｂは、論理値「１」（Ｈレベル）の第２論理信号Ｓｌ２が入力されると、第２設定データＤｓ２を第２伸張データＤｅ２として出力する。
【０１２８】
第３マルチプレクサ６７ｃは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第３オア回路６６ｃから第３論理信号Ｓｌ３が入力される。第３マルチプレクサ６７ｃは、入力された第３論理信号Ｓｌ３に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第３伸張データＤｅ３として第２選択回路２４ｂに出力する。
【０１２９】
つまり、第３マルチプレクサ６７ｃは、論理値「０」（Ｌレベル）の第３論理信号Ｓｌ３が入力されると、第１設定データＤｓ１を第３伸張データＤｅ３として出力する。反対に、第３マルチプレクサ６７ｃは、論理値「１」（Ｈレベル）の第３論理信号Ｓｌ３が入力されると、第２設定データＤｓ２を第３伸張データＤｅ３として出力する。
【０１３０】
第４マルチプレクサ６７ｄは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第４オア回路６６ｄから第４論理信号Ｓｌ４が入力される。第４マルチプレクサ６７ｄは、入力された第４論理信号Ｓｌ４に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第４伸張データＤｅ４として第２選択回路２４ｂに出力する。
【０１３１】
つまり、第４マルチプレクサ６７ｄは、論理値「０」（Ｌレベル）の第４論理信号Ｓｌ４が入力されると、第１設定データＤｓ１を第４伸張データＤｅ４として出力する。反対に、第４マルチプレクサ６７ｄは、論理値「１」（Ｈレベル）の第４論理信号Ｓｌ４が入力されると、第２設定データＤｓ２を第４伸張データＤｅ４として出力する。
【０１３２】
第５マルチプレクサ６７ｅは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第５オア回路６６ｅから第５論理信号Ｓｌ５が入力される。第５マルチプレクサ６７ｅは、入力された第５論理信号Ｓｌ５に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第５伸張データＤｅ５として第２選択回路２４ｂに出力する。
【０１３３】
つまり、第５マルチプレクサ６７ｅは、論理値「０」（Ｌレベル）の第５論理信号Ｓｌ５が入力されると、第１設定データＤｓ１を第５伸張データＤｅ５として出力する。反対に、第５マルチプレクサ６７ｅは、論理値「１」（Ｈレベル）の第５論理信号Ｓｌ５が入力されると、第２設定データＤｓ２を第５伸張データＤｅ５として出力する。
【０１３４】
第６マルチプレクサ６７ｆは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第６オア回路６６ｆから第６論理信号Ｓｌ６が入力される。第６マルチプレクサ６７ｆは、入力された第６論理信号Ｓｌ６に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第６伸張データＤｅ６として第２選択回路２４ｂに出力する。
【０１３５】
つまり、第６マルチプレクサ６７ｆは、論理値「０」（Ｌレベル）の第６論理信号Ｓｌ６が入力されると、第１設定データＤｓ１を第６伸張データＤｅ６として出力する。反対に、第６マルチプレクサ６７ｆは、論理値「１」（Ｈレベル）の第６論理信号Ｓｌ６が入力されると、第２設定データＤｓ２を第６伸張データＤｅ６として出力する。
【０１３６】
第７マルチプレクサ６７ｇは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第７オア回路６６ｇから第７論理信号Ｓｌ７が入力される。第７マルチプレクサ６７ｇは、入力された第７論理信号Ｓｌ７に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第７伸張データＤｅ７として第２選択回路２４ｂに出力する。
【０１３７】
つまり、第７マルチプレクサ６７ｇは、論理値「０」（Ｌレベル）の第７論理信号Ｓｌ７が入力されると、第１設定データＤｓ１を第７伸張データＤｅ７として出力する。反対に、第７マルチプレクサ６７ｇは、論理値「１」（Ｈレベル）の第７論理信号Ｓｌ７が入力されると、第２設定データＤｓ２を第７伸張データＤｅ７として出力する。
【０１３８】
第８マルチプレクサ６７ｈは、第１選択回路２４ａから第１及び第２設定データＤｓ１，Ｄｓ２、及び、第８オア回路６６ｈから第８論理信号Ｓｌ８が入力される。第８マルチプレクサ６７ｈは、入力された第８論理信号Ｓｌ８に応じて、第１及び第２設定データＤｓ１，Ｄｓ２を選択して第８伸張データＤｅ８として第２選択回路２４ｂに出力する。
【０１３９】
つまり、第８マルチプレクサ６７ｈは、論理値「０」（Ｌレベル）の第８論理信号Ｓｌ８が入力されると、第１設定データＤｓ１を第８伸張データＤｅ８として出力する。反対に、第８マルチプレクサ６７ｈは、論理値「１」（Ｈレベル）の第８論理信号Ｓｌ８が入力されると、第２設定データＤｓ２を第８伸張データＤｅ８として出力する。
【０１４０】
因みに、下位ビットの第１制御信号Ｓｃ１、中位ビットの第２制御信号Ｓｃ２及び上位ビットの第３制御信号Ｓｃ３が、すなわち設定コードが、それぞれ「０，０，０」、「０，０，１」、「０，１，０」、「０，１，１」、「１，０，０」、「１，０，１」、「１，１，１」のときには、互いに異なる１ビットの論理値の第１設定データＤｓ１と第２設定データＤｓ２に対する第１〜第８伸張データＤｅ１〜Ｄｅ８の各ビットパターンは、図７の表７０に示すようになる。
【０１４１】
図７の表７０において、「コード」の欄は、３ビットの設定コードとしての第１〜第３制御信号Ｓｃ１〜Ｓｃ３の論理値を示している。また、「Ｄｅ８」〜「Ｄｅ１」の欄は、第１〜第８伸張データＤｅ１〜Ｄｅ８が第１及び第２設定データＤｓ１，Ｄｓ２のうち、どちらの設定データとして出力されているかを示している。ここで、「Ｄｓ１」は第１設定データＤｓ１を示し、「Ｄｓ２」は第２設定データＤｓ２を示している。
【０１４２】
つまり、伸張回路２５ｂは、図７の表７０に示すように、設定コード「０００」〜「１１１」毎に、第１設定データＤｓ１として第１〜第８伸張データＤｅ１〜Ｄｅ８のうち１つを出力し、反対に、第２設定データＤｓ２として第１〜第８伸張データＤｅ１〜Ｄｅ８のうち残りの７つを出力する。
【０１４３】
これにより、第１〜第８伝送路Ｒ１〜Ｒ８において短絡がある場合、短絡している伝送路に第１設定データＤｓ１としての第１〜第８伸張データＤｅ１〜Ｄｅ８が出力されると、短絡している伝送路に出力される第１〜第８伸張データＤｅ１〜Ｄｅ８の論理値が不定値となる。つまり、例えば、２つの伝送路間で短絡して、第１設定データＤｓ１が論理値「１」、第２設定データＤｓ２が論理値「０」とすると、第１及び第２設定データＤｓ１，Ｄｓ２の駆動能力が同じ場合、２つの伝送路の電位は、電源電圧レベルとグランドレベルとの中間の電位になり、論理値は不定値となる。
【０１４４】
従って、伸張回路２５ｂは、８通りの設定コード「０００」〜「１１１」を入力するので、第１〜第８伝送路Ｒ１〜Ｒ８における全ての伝送路の短絡を検出することができ、短絡している伝送路を特定することができる。
【０１４５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）伸張回路２５ｂは、第１〜第３制御信号Ｓｃ１〜Ｓｃ３に応じて、第１設定データＤｓ１として１つの第１〜第８伸張データＤｅ１〜Ｄｅ８を割り当て、第２設定データＤｓ２として残りの７つの第１〜第８伸張データＤｅ１〜Ｄｅ８を割り当てる。伸張回路２５ｂは、第１〜第８伸張データＤｅ１〜Ｄｅ８にそれぞれ第１設定データＤｓ１を割り当てるため、８通りの第１〜第８伸張データＤｅ１〜Ｄｅ８を生成する。これにより、ＤＡ試験によって、第１〜第８伝送路Ｒ１〜Ｒ８においてどの伝送路間が短絡しているかを特定することができる。
【図面の簡単な説明】
【０１４６】
【図１】接続試験回路の構成図である。
【図２】第１実施形態の伸張回路の電気回路図である。
【図３】第１実施形態の伸張回路の動作を示す説明図である。
【図４】第２実施形態の伸張回路の電気回路図である。
【図５】第２実施形態の伸張回路の動作を示す説明図である。
【図６】第３実施形態の伸張回路の電気回路図である。
【図７】第３実施形態の伸張回路の動作を示す説明図である。
【図８】接続試験回路の概略構成図である。
【図９】従来の伸張回路の電気回路図である。
【図１０】従来の伸張回路の電気回路図である。
【図１１】従来の伸張回路の動作を示す説明図である。
【符号の説明】
【０１４７】
１１  メモリ回路
１３  試験装置
１８  論理回路
２５  伸張回路
Ｓｃ  制御信号
Ｄｅ１〜Ｄｅ４  伸張データ
Ｄｓ１〜Ｄｓ２  設定データ
【図１】
2010151689.tif 000003
【図２】
2010151689.tif 000004
【図３】
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【図４】
2010151689.tif 000006
【図５】
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【図６】
2010151689.tif 000008
【図７】
2010151689.tif 000009
【図８】
2010151689.tif 000010
【図９】
2010151689.tif 000011
【図１０】
2010151689.tif 000012
【図１１】
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