(57)【要約】【課題】クロック整列トレーニング動作に費やされる時間を低減する半導体メモリ装置を提供すること。【解決手段】システムクロック及びデータクロックを受信するクロック入力部３００と、データ分周クロックがシステムクロックと同じ周波数を有するように、データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて前記データ分周クロックの位相を反転するクロック分周部３２０と、データ分周クロックに応答して、各々所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割部３３０と、オートモードで複数の多重位相データ分周クロックより選択された、データ分周クロックと位相が同じでもなく、相反することもない選択クロックの位相を基準としてシステムクロックの位相を検出して、分周制御信号を生成する第２の位相検出部３５０とを備える。【選択図】図３
2010061780.tif 000002
【特許請求の範囲】
【請求項１】
システムクロックとデータクロックとを各々受信するクロック入力手段と、
前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて前記データ分周クロックの位相を決定するクロック分周手段と、
前記データ分周クロックに応答して、各々所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割手段と、
複数の前記多重位相データ分周クロックより選択された、所定の選択クロックの位相を基準として前記システムクロックの位相を検出し、その検出結果に応じて前記分周制御信号を生成する第１の位相検出手段と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記クロック入力手段が、
アドレス信号及びコマンド信号の入力タイミングを同期させるためのクロックを外部から受信して、前記システムクロックとして出力するシステムクロック生成部と、
データ信号の入力タイミングを同期させるためのクロックを外部から受信して、前記データクロックとして出力するデータクロック生成部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記クロック分周手段が、
前記分周制御信号が活性化状態のとき、前記データ分周クロックの位相を反転し、前記分周制御信号が非活性化状態のとき、前記データ分周クロックの位相を反転しないことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記位相分割手段が、
前記データ分周クロックに応答して各々４５度または各々９０度の位相差を有する複数の前記多重位相データ分周クロックを生成することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記選択クロックが、
複数の前記多重位相データ分周クロックのうち、前記データ分周クロックと位相が同じでもなく、反転していることもない多重位相データ分周クロックであることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
複数の前記多重位相データ分周クロックが各々９０度の位相差を有するとき、
前記選択クロックが、前記データ分周クロックと９０度または２７０度の位相差を有することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
複数の前記多重位相データ分周クロックが各々４５度の位相差を有するとき、
前記選択クロックが、前記データ分周クロックと４５度、９０度、１３５度、２２５度、２７０度、または３１５度の位相差を有することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第１の位相検出手段が、
前記選択クロックと前記システムクロックとの位相を比較する位相比較部と、
該位相比較部の出力信号を所定の回数だけ繰り返して受信し、その結果に応じて前記分周制御信号の論理レベルを変更する論理レベル変更部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記位相比較部が、
前記選択クロックのエッジで前記システムクロックの活性化状態を判断して、出力される信号の活性化状態を決定することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記論理レベル変更部が、
前記位相比較部の出力信号が所定の時間の間、同じ論理レベルを維持するとき、該論理レベルに応じて前記分周制御信号の論理レベルを変更し、
前記所定の時間が、前記選択クロックの周期が前記所定の回数だけ繰り返される時間であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記論理レベル変更部が、
前記所定の時間内で比較期間信号に応答して前記選択クロックに同期したカウントクロックを生成するカウントクロック生成部と、
前記カウントクロックごとに入力される前記位相比較部の出力信号に応答して、論理レベルが順次決定される複数の比較情報信号を生成する比較情報信号生成部と、
複数の前記比較情報信号に応答して、前記比較期間信号及び前記分周制御信号の論理レベルを決定する論理レベル決定部と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記カウントクロック生成部が、
前記所定の時間に対応する期間では、前記比較期間信号が活性化状態のとき、前記選択クロックに同期して前記カウントクロックをトグルさせ、前記比較期間信号が非活性化状態のとき、前記選択クロックとは関係なく前記カウントクロックをトグルさせず、
前記所定の時間に対応する期間以外では、前記比較期間信号及び前記選択クロックとは関係なく前記カウントクロックをトグルさせないことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記比較情報信号生成部が、
直列のチェーン形態で接続された複数のフリップフロップを備え、前記カウントクロックと共に前記位相比較部の出力信号を第１番目のフリップフロップに入力させることにより、前記カウントクロックのトグルに応答して各々のフリップフロップで順次各々の比較情報信号が生成されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記論理レベル決定部が、複数の前記比較情報信号の論理レベルがすべて決定された時点で、
前記複数の比較情報信号がすべて活性状態のとき、前記比較期間信号を活性化させ、かつ、前記分周制御信号を非活性化させ、
前記複数の比較情報信号がすべて非活性状態のとき、前記比較期間信号を非活性化させ、かつ、前記分周制御信号を活性化させることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記論理レベル決定部が、
前記所定の時間に対応する期間が開始するタイミングで前記比較期間信号を活性状態に初期化させ、かつ、前記分周制御信号を非活性状態に初期化させることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記データ分周クロックと前記システムクロックとの位相差を検出し、その検出結果に応じてトレーニング情報信号を生成する第２の位相検出手段と、
前記トレーニング情報信号を外部に伝送する信号伝送手段と
をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１７】
前記第１の位相検出手段が、オートトレーニングモードのみで動作し、ノーマルトレーニングモードでは動作せず、
前記第２の位相検出手段が、ノーマルトレーニングモードのみで動作し、オートトレーニングモードでは動作しないことを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記オートトレーニングモードの動作期間及び前記ノーマルトレーニングモードの動作期間が、モードレジスタセットに定義されていることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
システムクロック及びデータクロックを受信するステップと、
前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて前記データ分周クロックの位相を決定するステップと、
ノーマルトレーニングモード進入またはオートトレーニングモード進入を感知するステップと、
感知する前記ステップの結果に従ってオートトレーニングモードに入っている場合、前記データ分周クロックに応答して各々所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成するステップと、
複数の前記多重位相データ分周クロックより選択された、所定の選択クロックと前記システムクロックとの位相を検出し、その検出結果に応じて前記分周制御信号の論理レベルを決定するステップと
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項２０】
受信する前記ステップが、
アドレス信号及びコマンド信号の入力タイミングを同期させるためのクロックを外部から受信して、前記システムクロックとして出力するステップと、
データ信号の入力タイミングを同期させるためのクロックを外部から受信して、前記データクロックとして出力するステップと
を含むことを特徴とする請求項１９に記載の半導体メモリ装置の動作方法。
【請求項２１】
前記データ分周クロックを生成する前記ステップが、
前記ノーマルトレーニングモードで前記分周制御信号とは関係なく前記データクロックの周波数を分周して前記データ分周クロックを生成するステップと、
前記オートトレーニングモードで前記分周制御信号が活性状態のとき、前記データ分周クロックの位相を反転するステップと、
前記オートトレーニングモードで前記分周制御信号が非活性状態のとき、前記データ分周クロックの位相を反転しないステップと
を含むことを特徴とする請求項１９に記載の半導体メモリ装置の動作方法。
【請求項２２】
複数の前記多重位相データ分周クロックを生成する前記ステップが、
前記データ分周クロックに応答して各々４５度または各々９０度の位相差を有する複数の前記多重位相データ分周クロックを生成することを特徴とする請求項１９に記載の半導体メモリ装置の動作方法。
【請求項２３】
前記選択クロックが、
複数の前記多重位相データ分周クロックのうち、前記データ分周クロックと位相が同一でもなく、反転していることもない多重位相データ分周クロックであることを特徴とする請求項２２に記載の半導体メモリ装置の動作方法。
【請求項２４】
複数の前記多重位相データ分周クロックを生成する前記ステップにおいて、
複数の前記多重位相データ分周クロックが各々９０度の位相差を有する状態で生成されるとき、それらの多重位相データ分周クロックのうち、前記データ分周クロックと９０度または２７０度の位相差を有するクロックを前記選択クロックとして用いることを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
【請求項２５】
複数の前記多重位相データ分周クロックを生成する前記ステップにおいて、
複数の前記多重位相データ分周クロックが各々４５度の位相差を有する状態で生成されるとき、それらの多重位相データ分周クロックのうち、前記データ分周クロックと４５度、９０度、１３５度、２２５度、２７０度、または３１５度の位相差を有するクロックを前記選択クロックとして用いるステップを含むことを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
【請求項２６】
前記分周制御信号の論理レベルを決定する前記ステップが、
前記選択クロックと前記システムクロックとの位相を比較するステップと、
前記位相を比較する前記ステップの出力信号を所定の回数だけ繰り返して受信し、その結果に応じて前記分周制御信号の論理レベルを変更するステップと
を含むことを特徴とする請求項１９に記載の半導体メモリ装置の動作方法。
【請求項２７】
前記選択クロックと前記システムクロックとの位相を比較する前記ステップが、
前記選択クロックのエッジで前記システムクロックの活性状態を判断して、出力される信号の活性状態を決定することを特徴とする請求項２６に記載の半導体メモリ装置の動作方法。
【請求項２８】
前記分周制御信号の論理レベルを変更する前記ステップが、
前記所定の回数だけ繰り返して受信する前記位相を比較する前記ステップの出力信号が同じレベルを維持するとき、前記分周制御信号の論理レベルを変更し、
前記所定の回数だけ繰り返して受信する前記位相を比較する前記ステップの出力信号が同じレベルを維持しないとき、前記分周制御信号の論理レベルを変更しないことを特徴とする請求項２６に記載の半導体メモリ装置の動作方法。
【請求項２９】
前記分周制御信号の論理レベルを変更する前記ステップが、
前記オートトレーニングモードの動作期間に対応する比較期間信号に応答して前記選択クロックに同期したカウントクロックを生成するステップと、
前記カウントクロックごとに前記位相を比較する前記ステップの出力信号を繰り返して受信し、受信した信号に応じて、論理レベルが順次決定される複数の比較情報信号を生成するステップと、
複数の前記比較情報信号に応答して前記比較期間信号及び前記分周制御信号の論理レベルを決定するステップと
を含むことを特徴とする請求項２６に記載の半導体メモリ装置の動作方法。
【請求項３０】
前記カウントクロックを生成する前記ステップが、
前記比較期間信号が活性状態のとき、前記選択クロックに同期して前記カウントクロックをトグルさせるステップと、
前記比較期間信号が非活性状態のとき、前記選択クロックとは関係なく前記カウントクロックをトグルさせないステップと
を含むことを特徴とする請求項２９に記載の半導体メモリ装置の動作方法。
【請求項３１】
複数の前記比較情報信号を生成する前記ステップが、
前記カウントクロックのエッジごとに前記位相を比較する前記ステップの出力信号を繰り返して受信するステップと、
受信する前記ステップを介して順次印加される前記位相を比較する前記ステップの出力信号に応答して、各々の比較情報信号の論理レベルを順次決定するステップと
を含むことを特徴とする請求項２９に記載の半導体メモリ装置の動作方法。
【請求項３２】
前記比較期間信号及び前記分周制御信号の論理レベルを決定する前記ステップが、
複数の前記比較情報信号の論理レベルがすべて決定されたタイミングで、複数の前記比較情報信号がすべて活性状態のとき、前記比較期間信号を活性化させ、かつ、前記分周制御信号を非活性化させることを特徴とする請求項２９に記載の半導体メモリ装置の動作方法。
【請求項３３】
前記比較期間信号及び前記分周制御信号の論理レベルを決定する前記ステップが、
複数の前記比較情報信号の論理レベルがすべて決定されたタイミングで、複数の前記比較情報信号がすべて非活性状態のとき、前記比較期間信号を非活性化させ、かつ、前記分周制御信号を活性化させることを特徴とする請求項２９に記載の半導体メモリ装置の動作方法。
【請求項３４】
前記比較期間信号及び前記分周制御信号の論理レベルを決定する前記ステップが、
前記オートトレーニングモードへの進入するタイミングで前記比較期間信号を活性状態に初期化させ、かつ、前記分周制御信号を非活性状態に初期化させることを特徴とする請求項２９に記載の半導体メモリ装置の動作方法。
【請求項３５】
感知する前記ステップの結果に従ってノーマルトレーニングモードに入っている場合、前記データ分周クロックと前記システムクロックとの位相差を検出し、その検出結果に応じてトレーニング情報信号の論理レベルを決定するステップと、
前記トレーニング情報信号を外部に伝送するステップと
をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特に、高速で動作する半導体メモリ装置において要求されるクロック整列トレーニング動作に関する。より詳細には、半導体メモリ装置においてクロック整列トレーニング動作に費やされる時間を低減する回路に関する。
【背景技術】
【０００２】
複数の半導体メモリ装置で構成されたシステムにおいて、半導体メモリ装置はデータを格納するためのものである。データ処理装置、例えば、メモリコントローラＭＣＵ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）等でデータを要求すれば、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力するか、または、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
【０００３】
このために、近年開発されている、高速で動作するメモリ装置では、外部から印加されるシステムクロックの立上りエッジと立下りエッジとの間で２つのデータを入出力し、立下りエッジと次の立上りエッジとの間で２つのデータを入出力するように設計される。すなわち、システムクロックの１周期に４個のデータを入出力するように設計されている。
【０００４】
しかし、システムクロックは、２つの状態（ロジック「ハイ」（ｈｉｇｈ）またはロジック「ロー」（ｌｏｗ））しか表現できないため、１周期に４個のデータが入出力されるためには、システムクロックより２倍高い周波数を有するデータクロックが必要となる。すなわち、データ入出力のための専用クロックがなければならない。
【０００５】
したがって、高速で動作する半導体メモリ装置は、アドレス及びコマンドを送受信するときに、システムクロックを基準クロックとして用い、データを入出力するときに、データクロックを基準クロックとして用いてデータクロックがシステムクロックより２倍の周波数を有するように制御する。
【０００６】
すなわち、システムクロックの１周期でデータクロックが２周期繰り返されるようにし、データ入出力は、データクロックの立上りエッジ及び立下りエッジで各々発生できるようにすることによって、システムクロックの１周期で４個のデータが入出力され得るようにする。
【０００７】
このように、読み出しまたは書き込み動作を行うために１つのシステムクロックを基準として用いていた従来のＤＤＲ同期式メモリ装置とは異なり、高速で動作する半導体メモリ装置は、読み出しまたは書き込み動作を行うために、互いに異なる周波数を有する２つのクロックを用いてデータをやりとりする。
【０００８】
しかし、もし、システムクロックとデータクロックとの位相が整列して（そろって）いなければ、動作コマンド及びアドレスが伝達される基準とデータが伝達される基準とが整列されていないことを意味し、これは、つまり、高速で動作する半導体メモリ装置が正常に動作できないことを意味する。
【０００９】
したがって、高速で動作する半導体メモリ装置が正常に動作するためには、動作の初期に必ず半導体メモリ装置とデータ処理装置との間のインターフェーストレーニング（ｉｎｔｅｒｆａｃｅ  ｔｒａｉｎｉｎｇ）という動作が行われなければならない。
【００１０】
ここで、インターフェーストレーニングは、半導体メモリ装置とデータ処理装置との間で正常動作が行われる前に、命令、住所、データを伝達するためのインターフェースが最適化した時点で動作するようトレーニングすることを意味する。  このようなインターフェーストレーニングは、アドレストレーニング（ａｄｄｒｅｓｓ  ｔｒａｉｎｉｎｇ）、クロック整列トレーニング（ｃｌｏｃｋ  ａｌｉｇｎｍｅｎｔ   ｔｒａｉｎｉｎｇ 、ＷＣＫ２ＣＫ  ｔｒａｉｎｉｎｇ）、読み出しトレーニング（ｒｅａｄ  ｔｒａｉｎｉｎｇ）、及び書き込みトレーニング（ｗｒｉｔｅ  ｔｒａｉｎｉｎｇ ）などに分けられる。このうち、クロック整列トレーニングにおいては、データクロックとシステムクロックとを整列させる動作を行う。
【００１１】
図１は、従来の技術に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【００１２】
まず、クロック整列トレーニングの基本的な原理を説明すると、高速で動作する半導体メモリ装置は、前述したように、システムクロックＨＣＫを基準としてアドレス信号とコマンド信号とを外部のコントローラから受信し、データクロックＷＣＫを基準として半導体メモリ装置の内部に格納されていたデータを外部のコントローラに出力する。
【００１３】
したがって、システムクロックＨＣＫとデータクロックＷＣＫとの間に位相差があれば、それに対応する時間の分だけ半導体メモリ装置の内部に格納されていたデータがより遅く、又はより早く外部コントローラに到着する。
【００１４】
そのため、高速で動作する半導体メモリ装置の動作の初期に、外部のコントローラから印加されるシステムクロックＨＣＫとデータクロックＷＣＫとの位相差を検出し、検出結果を外部のコントローラに伝送することにより、システムクロックＨＣＫとデータクロックＷＣＫとの位相差を低減するための動作を行う。それがクロック整列トレーニングである。
【００１５】
すなわち、図１に示された従来の技術に係るクロック整列トレーニングを行う回路は、外部のコントローラからシステムクロックＨＣＫとデータクロックＷＣＫとを受信し、その位相差を検出し、検出結果を外部のコントローラに伝送する動作を行う回路である。
【００１６】
図１に示すように、アドレス信号とコマンド信号との入力タイミングを同期させるシステムクロックＨＣＫ、及びデータ信号の入力タイミングを同期させるデータクロックＷＣＫ（システムクロックＨＣＫより高い周波数を有する）を外部のコントローラから受信するクロック入力部１００と、データ分周クロックＤＩＶ＿ＷＣＫがシステムクロックＨＣＫと同じ周波数を有するように、データクロックＷＣＫの周波数を分周してデータ分周クロックＤＩＶ＿ＷＣＫを生成するクロック分周部１２０と、システムクロックＨＣＫとデータ分周クロックＤＩＶ＿ＷＣＫとの位相差を検出し、その検出結果に対応する検出信号ＤＥＴ＿ＳＩＧを生成する位相検出部１４０と、検出信号ＤＥＴ＿ＳＩＧをトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして外部のコントローラに伝送する信号伝送部１６０とを備える。
【００１７】
図２は、図１に示された従来の技術に係るクロック整列トレーニングを行う回路の動作波形を示すタイミング図である。
【００１８】
図２に示すように、外部のコントローラから、クロック整列トレーニングを行う回路に入力されるデータクロックＷＣＫの周波数がシステムクロックＨＣＫの周波数より高い状態にあるが、クロック分周部１２０でデータクロックＷＣＫの周波数を変換し、システムクロックＨＣＫの周波数と同一になるようにするため、クロック分周部１２０から出力されるデータ分周クロックＤＩＶ＿ＷＣＫの周波数は、システムクロックＨＣＫの周波数と同じ状態にあることがわかる。
【００１９】
また、クロック整列トレーニング動作が開始される前のタイミング（１）では、クロックエッジが互いに同期していないことがわかる。すなわち、クロック整列トレーニング動作が開始される前のタイミング（１）では、データクロックＷＣＫ、データ分周クロックＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相が同期していないことがわかる。
【００２０】
そして、クロック整列トレーニング動作が開始された以後（タイミング２、３、４、５、６で）、データクロックＷＣＫ、データ分周クロックＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相を同期させるための方法として、システムクロックＨＣＫの位相を固定した状態でデータクロックＷＣＫ、ＤＩＶ＿ＷＣＫの位相を変化させる。
【００２１】
このとき、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫは、信号伝送部１６０により外部のコントローラに伝送されるトレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルに応じて、その位相が変更される。すなわち、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルがロジック「ロー」状態が続いているため、外部のコントローラでは、データクロックＷＣＫの位相を少しずつ変更させてクロック整列トレーニングを行う回路に印加させる。
【００２２】
そして、データクロックＷＣＫ及びデータ分周クロックＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相が同期した時点（タイミング６）で、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルがロジック「ロー」状態からロジック「ハイ」状態に変化し、このような状態が維持され続ける期間（７）ではデータクロックＷＣＫ、データ分周クロックＤＩＶ＿ＷＣＫの位相はそれ以上変化しない。すなわち、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルがロジック「ハイ」に変化したため、外部のコントローラではデータクロックＷＣＫ位相を固定してクロック整列トレーニングを行う回路に印加する。
【００２３】
結論的に、クロック整列トレーニングを行う回路は、クロック整列トレーニング動作を介して外部のコントローラから入力されるデータクロックＷＣＫとシステムクロックＨＣＫとの位相が同期するまで位相検出部１４０でデータクロックＷＣＫとシステムクロックＨＣＫとの位相を比較し続け、比較結果、すなわち、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）を外部のコントローラに伝達する役割を果たす。
【００２４】
前述したようなクロック整列トレーニングを行う回路が半導体メモリ装置に備えられる理由は、半導体メモリ装置に始めて電源が供給されるタイミング（パワーアップ（ｐｏｗｅｒ  ｕｐ）タイミング）でクロック整列トレーニング動作を行ない、データクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させるためである。
【００２５】
しかし、半導体メモリ装置の消費電力を低減するパワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）などのような動作モードから脱出（ｅｘｉｔ）するタイミングでも、クロック整列トレーニング動作を行ってデータクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させなければならない。この理由は以下のとおりである。パワーダウンモードなどのような動作モードに入った（ｅｎｔｒｙ）状態では、半導体メモリ装置でデータを入出力する動作がない状態になり、システムクロックＨＣＫのみが入力され、データクロックＷＣＫは入力されない状態になるため、パワーダウンモードのような動作モードから脱出して、さらにデータクロックＷＣＫが入力される状態になるときは、データクロックＷＣＫの位相が変化してデータクロックＷＣＫとシステムクロックＨＣＫとの位相が同期していない状態になり得るためである。
【００２６】
このとき、パワーダウンモードなどのような動作モードへの進入・脱出（ｅｎｔｒｙ／ｅｘｉｔ）過程において、ノイズによるジッタ（ｊｉｔｔｅｒ）成分がデータクロックＷＣＫに発生して、データクロックＷＣＫの位相が変化するという問題が発生し得る。しかし、このような問題は、その発生確率が非常に小さいだけでなく、発生してもクロック整列トレーニング動作を介して再度データクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させるのに必要な時間が極めて短いため、半導体メモリ装置の全体的な動作に大きな影響を及ぼさない。
【００２７】
それより、図１に示されたクロック整列トレーニング動作を行う回路の構成のうち、クロック分周部１２０がパワーダウンモードなどのような動作モードへの進入・脱出の過程でオン・オフ（ｏｎ／ｏｆｆ）されながら、クロック分周タイミングが変更されるために、データクロックＷＣＫの位相が反転してしまうという問題が発生し得る。このような問題が発生すると、クロック整列トレーニング動作を介して再度データクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させるために、データクロックＷＣＫの位相を１／２周期（１／２ｔｃｋ）以上変化させなければならないため、その変化時間が非常に長く、結果的に、半導体メモリ装置の全体的な動作がさらに遅延してしまうという問題がある。
【００２８】
このような問題は、システムクロックＨＣＫ及びデータクロックＷＣＫの周波数が低ければ低いほど、一層深刻な問題になり得る。
【発明の概要】
【発明が解決しようとする課題】
【００２９】
本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、半導体メモリ装置のパワーアップ動作時に用いられるノーマルクロック整列トレーニングモードとは別に、半導体メモリ装置のパワーダウンモードなどのような動作モードへの進入・脱出動作時に用いられるオートクロック整列トレーニングモードを備えることにより、クロック整列トレーニング動作に費やされる時間を低減することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００３０】
そこで、上記の目的を達成するために、本発明による半導体メモリ装置は、システムクロックとデータクロックとを各々受信するクロック入力手段と、前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて前記データ分周クロックの位相を決定するクロック分周手段と、前記データ分周クロックに応答して、各々所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割手段と、複数の前記多重位相データ分周クロックより選択された、所定の選択クロックの位相を基準として前記システムクロックの位相を検出し、その検出結果に応じて前記分周制御信号を生成する第１の位相検出手段とを備えることを特徴とする。
【００３１】
また、上記の目的を達成するために、本発明による別の半導体メモリ装置は、アドレス信号及びコマンド信号の入力タイミングを同期させるシステムクロック及びデータ信号の入力タイミングを同期させるデータクロック（前記システムクロックより高い周波数を有する）を外部から各々受信するクロック入力手段と、データ分周クロックが前記システムクロックと同じ周波数を有するように、前記データクロックの周波数を分周して前記データ分周クロックを生成し、分周制御信号に応じて前記データ分周クロックの位相を決定するクロック分周手段と、ノーマルトレーニングモードで前記データ分周クロックと前記システムクロックとの位相差を検出し、その検出結果に対応するトレーニング情報信号を生成する第１の位相検出手段と、前記トレーニング情報信号を外部に伝送する信号伝送手段と、前記データ分周クロックに応答して、各々所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割手段と、オートトレーニングモードで複数の前記多重位相データ分周クロックより選択された、前記データ分周クロックと位相が同じでもなく、反転していることもない選択クロックの位相を基準として前記システムクロックの位相を検出し、その結果に対応する前記分周制御信号を生成する第２の位相検出手段とを備えることを特徴とする。
【００３２】
上記の目的を達成するために、本発明による半導体メモリ装置の動作方法は、ノーマルトレーニングモード及びオートトレーニングモードでアドレス信号及びコマンド信号の入力タイミングを同期させるシステムクロック及びデータ信号の入力タイミングを同期させるデータクロック（前記システムクロックより高い周波数を有する）を外部から各々受信するステップと、前記ノーマルトレーニングモード及びオートトレーニングモードでデータ分周クロックが前記システムクロックと同じ周波数を有するように、前記データクロックの周波数を分周して前記データ分周クロックを生成し、前記オートトレーニングモードで分周制御信号に応じて前記データ分周クロックの位相を反転するステップと、前記ノーマルトレーニングモードで前記データ分周クロックと前記システムクロックとの位相差を検出し、その検出結果に対応するトレーニング情報信号を生成するステップと、前記ノーマルトレーニングモードで前記トレーニング情報信号を外部に伝送するステップと、パワーダウンモードで前記システムクロックを受信し、前記データクロックを受信しないステップと、前記オートトレーニングモードで前記データ分周クロックに応答して、各々所定の大きさの位相差を有する複数の多重位相データ分周クロックを生成するステップと、前記オートトレーニングモードで複数の前記多重位相データ分周クロックのうち、前記データ分周クロックとその位相が同じでもなく、反転していることもない選択クロックの位相を基準として前記システムクロックの位相を検出し、その検出結果に対応する前記分周制御信号を生成するステップとを含むことを特徴とする。
【発明の効果】
【００３３】
本発明によれば、半導体メモリ装置において、パワーダウンモードなどのような動作モードへの進入・脱出動作時にオートクロック整列トレーニングを行うようにすれば、そのような動作モードから脱出した後、データクロックの反転可否を判断して動作することにより、極めて速い速度でシステムクロックとデータクロックとの位相を同期させることができるという効果が得られる。
【図面の簡単な説明】
【００３４】
【図１】従来の技術に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【図２】図１に示された従来の技術に係るクロック整列トレーニングを行う回路の動作波形を示すタイミング図である。
【図３】本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【図４】図３に示した本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部に備えられた位相比較部の構成を詳細に示す回路図である。
【図５】図３に示した本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、モード制御部の構成を詳細に示す回路図である。
【図６Ａ】図３に示された本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部に備えられた論理レベル変更部の構成を詳細に示す回路図である。
【図６Ｂ】図３に示された本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部に備えられた論理レベル変更部の構成を詳細に示す回路図である。
【図６Ｃ】図３に示された本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部に備えられた論理レベル変更部の構成を詳細に示す回路図である。
【図７】本発明の実施の形態に係るクロック整列トレーニングを行う回路の非反転（ｎｏｎ  ｉｎｖｅｒｓｉｏｎ）動作を説明するために示した入出力信号のタイミング図である。
【図８】本発明の実施の形態に係るクロック整列トレーニングを行う回路の反転（ｉｎｖｅｒｓｉｏｎ）動作を説明するために示した入出力信号のタイミング図である。
【発明を実施するための形態】
【００３５】
以下、添付された図面を参照して本発明の好ましい実施の形態を説明する。しかし、本発明は、以下に開示される実施の形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。本実施の形態は、本発明の開示が完全となり、且つ、当業者に本発明の範囲を完全に知らせるために提供されるものである。
【００３６】
図３は、本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【００３７】
図３に示すように、本発明の実施の形態に係るクロック整列トレーニングを行う回路は、
アドレス信号及びコマンド信号の入力タイミングを同期させるシステムクロックＨＣＫ、並びにデータ信号の入力タイミングを同期させるデータクロックＷＣＫ（システムクロックＨＣＫより高い周波数を有する）を外部のコントローラから各々受信するクロック入力部３００と、
データ分周クロックＤＩＶ＿ＷＣＫがシステムクロックＨＣＫと同じ周波数を有するように、データクロックＷＣＫの周波数を分周してデータ分周クロックＤＩＶ＿ＷＣＫを生成し、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥに応じてデータ分周クロックＤＩＶ＿ＷＣＫの位相を反転するクロック分周部３２０と、
ノーマルトレーニングモード（ｎｏｒｍａｌ  ｔｒａｉｎｉｎｇ  ｍｏｄｅ：ノーマルトレーニング動作信号ＮＯＲＭＡＬ＿ＷＣＫ２ＣＫが活性化されることを意味する）のとき、データ分周クロックＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相差を検出し、その検出結果に対応する検出信号ＤＥＴ＿ＳＩＧを生成する第１の位相検出部３４０と、
検出信号ＤＥＴ＿ＳＩＧをトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして外部のコントローラに伝送する信号伝送部３６０と、
データ分周クロックＤＩＶ＿ＷＣＫに応答して各々所定の大きさの位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０を生成する位相分割部３３０と、
オートトレーニングモード（ａｕｔｏ  ｔｒａｉｎｉｎｇ  ｍｏｄｅ：オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されることを意味する）のとき、複数の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫと位相が同一でもなく、相反することもない選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の位相を基準としてシステムクロックＨＣＫの位相を検出し、その検出結果に対応する分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥを生成する第２の位相検出部３５０と
を備える。
【００３８】
また、本発明の実施の形態に係るクロック整列トレーニングを行う回路は、
、クロック整列トレーニング動作への進入を制御するクロック整列トレーニング動作進入信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ、及びクロック整列トレーニング動作への進入時、どのようなクロック整列トレーニング動作を行うかを制御するオートシンク動作進入信号ＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹが予め定義されて入力されているモードレジスタセット（ＭＲＳ）３７０と、
ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹに応答して、ノーマルトレーニングモードの動作を制御するノーマルトレーニング動作信号ＮＯＲＭＡＬ＿ＷＣＫ２ＣＫ、及びオートトレーニングモードの動作を制御するオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫを活性化または非活性化するモード制御部３８０
をさらに備える。
【００３９】
ここで、第２の位相検出部３５０は、オートトレーニングモード動作期間で選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較する位相比較部３５２と、オートトレーニングモード動作期間で位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０に応答して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルを変更する論理レベル変更部３５４とを備える。
【００４０】
そして、クロック入力部３００は、
外部のコントローラから印加される外部システムクロックＯＵＴ＿ＨＣＫを受信するシステムクロックＨＣＫ入力パッド３０２と、
システムクロックＨＣＫ入力パッド３０２を介して伝達された外部システムクロックＯＵＴ＿ＨＣＫをバッファリングしてシステムクロックＨＣＫを出力するシステムクロックＨＣＫ入力バッファ３０４と、
外部のコントローラから印加される外部データクロックＯＵＴ＿ＷＣＫ（外部のコントローラから印加される外部システムクロックＯＵＴ＿ＨＣＫより高い周波数を有する）を受信するデータクロックＷＣＫ入力パッド３０６と、
データクロックＷＣＫ入力パッド３０６を介して伝達された外部データクロックＯＵＴ＿ＷＣＫをバッファリングしてデータクロックＷＣＫを出力するデータクロックＷＣＫ入力バッファ３０８と
を備える。
【００４１】
また、信号伝送部３６０は、
検出信号ＤＥＴ＿ＳＩＧをバッファリングしてトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを出力するトレーニング情報信号出力バッファ３６２と、
トレーニング情報信号出力バッファ３６２でバッファリングされたトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを外部のコントローラに伝送するトレーニング情報信号出力パッド３６４と
を備える。
【００４２】
図４は、図３に示した本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部に備えられた位相比較部の構成を詳細に示した回路図である。
【００４３】
まず、本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部３５０に備えられた位相比較部３５２は、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０とシステムクロックＨＣＫとの位相を比較する第１の位相比較部３５２２と、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較する第２の位相比較部３５２４とを備える。
【００４４】
すなわち、第１の位相比較部３５２２及び第２の位相比較部３５２４に入力される信号ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０とＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とは、また、出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０とＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０とは互いに異なり得るが、第１の位相比較部３５２２と第２の位相比較部３５２４との全体的な動作は同じであるため、内部の詳細な回路は、図４に示したように互いに同じである。
【００４５】
また、参考に、図３及び図４に示した本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部３５０に備えられた位相比較部３５２は、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０とシステムクロックＨＣＫとの位相を比較する第１の位相比較部３５２２と、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較する第２の位相比較部３５２４を備えている。これは、説明の便宜のために提示した１つの実施の形態にすぎず、実際の設計ではデータ分周クロックＤＩＶ＿ＷＣＫと異なる大きさｘの位相差を有する選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿ｘとシステムクロックＨＣＫとの位相を比較する位相比較部が備えられてもよい。
【００４６】
図４に示すように、第１の位相比較部３５２２又は第２の位相比較部３５２４は、
オートトレーニングモードの動作期間のみで位相比較部３５２を動作させるために、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫに応答して選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０またはＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０をオート選択クロックＡＵＴＯ＿IＷＣＫ＿９０またはＡＵＴＯ＿IＷＣＫ＿２７０に転換させる信号転換部３５２２ｃまたは３５２４ｃと、
オート選択クロックＡＵＴＯ＿IＷＣＫ＿９０またはＡＵＴＯ＿IＷＣＫ＿２７０の位相を基準としてシステムクロックＨＣＫの位相を比較する、感知増幅形態で構成された比較増幅部３５２２Ａまたは３５２４Ａと、
比較増幅部３５２２Ａまたは３５２４Ａの出力信号ＣＯＭＰ＿ＯＵＴ、ＣＯＭＰ＿ＯＵＴｂに応答して出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０またはＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０の論理レベルを決定する論理レベル決定部３５２２Ｂまたは３５２４Ｂと
を備える。
【００４７】
また、図４に示した位相比較部３５２の詳細回路は本発明の理解を助けるために提示された１つの実施の形態にすぎず、実際には異なるように構成され得る。すなわち、以後に説明される位相比較部３５２の動作をに行える回路であれば、その回路は、図４に示した位相比較部３５２の詳細回路の代わりに、本発明の実施の形態に備えられて用いられることができる。
【００４８】
図５は、図３に示した本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、モード制御部の構成を詳細に示した回路図である。
【００４９】
図５に示すように、本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、モード制御部３８０は、
モードレジスタセット（ＭＲＳ）３７０に予め定義されたクロック整列トレーニング動作進入信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及びオートシンク動作進入信号ＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹを受信し否定論理積して出力する第１のＮＡＮＤゲートＮＡＮＤ１と、
オートシンク動作進入信号ＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹを受信し、その位相を反転して出力する第１のインバータＩＮＶ１と、
クロック整列トレーニング動作進入信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹ及び第１のインバータＩＮＶ１の出力信号を受信し否定論理積して出力する第２のＮＡＮＤゲートＮＡＮＤ２と、
第１のＮＡＮＤゲートＮＡＮＤ１の出力信号を受信し、その位相を反転してオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫとして出力する第２のインバータＩＮＶ２と、
第２のＮＡＮＤゲートＮＡＮＤ２の出力信号を受信し、その位相を反転してノーマルトレーニング動作信号ＮＯＲＭＡＬ＿ＷＣＫ２ＣＫとして出力する第３のインバータＩＮＶ３と
を備える。
【００５０】
図６Ａ、図６Ｂ、及び図６Ｃは、図３に示した本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部に備えられた論理レベル変更部の構成を詳細に示した回路図である。
【００５１】
まず、図３には直接示されていないが、本発明の実施の形態に係るクロック整列トレーニングを行う回路の構成要素のうち、第２の位相検出部３５０に備えられた論理レベル変更部３５４は、
オートトレーニングモードの動作期間内で比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧに応答して選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、またはＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に同期したカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫを生成するカウントクロック生成部３５４２と、
カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫに対応するタイミングごとに入力される位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０に応答して、その論理レベルが順次決定される複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｓ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃを生成する比較情報信号生成部３５４４と、
複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｓ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃに応答して比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧ及び分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルを決定する論理レベル決定部３５４６と
を備える。
【００５２】
図６Ａは、論理レベル変更部３５４の構成要素のうち、カウントクロック生成部３５４２の構成を詳細に示した回路図である。図示されているように、カウントクロック生成部３５４２は、電源電圧ＶＤＤ端と接地電圧ＶＳＳ端との間に直列に接続され、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫの非活性化期間でロックノードＬＫ＿ＮＯＤＥを電源電圧ＶＤＤで充電させるＰＭＯＳトランジスタＰ１と、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧの活性化期間でロックノードＬＫ＿ＮＯＤＥを接地電圧ＶＳＳに接続させるＮＭＯＳトランジスタＮ１と、ロックノードＬＫ＿ＮＯＤＥの電位レベルがフローティングされることを防止して、プリクロックロック信号ＰＲＥ＿ＣＬＫ＿ＬＯＣＫｂとして出力するラッチＬＡＴＣＨと、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫとプリクロックロック信号ＰＲＥ＿ＣＬＫ＿ＬＯＣＫｂとを受信し否定論理積を行って出力する第１のＮＡＮＤゲートＮＡＮＤ１と、第１のＮＡＮＤゲートＮＡＮＤ１の出力信号を受信し、その位相を反転してクロックロック信号ＣＬＫ＿ＬＯＣＫｂとして出力する第１のインバータＩＮＶ１と、選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０とクロックロック信号ＣＬＫ＿ＬＯＣＫｂとを受信し否定論理積を行って出力する第２のＮＡＮＤゲートＮＡＮＤ２と、第２のＮＡＮＤゲートＮＡＮＤ２の出力信号を受信し、その位相を反転してカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫとして出力する第２のインバータＩＮＶ２とを備える。
【００５３】
そして、図６Ｂは、論理レベル変更部３５４の構成要素のうち、比較情報信号生成部３５４４の構成を詳細に示した回路図である。該比較情報信号生成部３５４４は、位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０の各々に対応する直列のチェーン形態で接続された複数のフリップフロップ３５４４Ａ〜３５４４Ｃ及び３５４４Ｄ〜３５４４Ｆを備え、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫと共に位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０が、各々直列のチェーン形態で接続された複数のフリップフロップ３５４４Ａ〜３５４４Ｃ及び３５４４Ｄ〜３５４４Ｆのうち、各々の第１番目のフリップフロップ３５４４Ａ、３５４４Ｄに入力されることにより、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫのトグルに応答して各々のフリップフロップ３５４４Ａ〜３５４４Ｃ及び３５４４Ｄ〜３５４４Ｆから順次各々の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃが生成される。
【００５４】
また、位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０のうちのいずれか一方は、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する信号であり、残りの他方は、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する信号であるため、その論理レベルが遷移するタイミングが互いに異なる。
【００５５】
したがって、それに対応して各々生成される複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃも、その論理レベルが遷移するタイミングが互いに異なり、これを解決するために、同期フリップフロップ３５４４Ｓがさらに備えられている。
【００５６】
図６Ｂでは、同期フリップフロップ３５４４Ｓは、位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の論理レベルが遷移するタイミングに同期して複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃを生成させるために、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０を第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に同期させる動作をする。
【００５７】
そして、図６Ｃは、論理レベル変更部３５４の構成要素のうち、論理レベル決定部３５４６の構成を詳細に示した回路図である。この論理レベル決定部３５４６は、
複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃの論理レベルがすべて決定されたタイミングで、すなわち、第２の位相検出部３５０に備えられた位相比較部３５２で第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０及び第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較する動作が所定の回数だけ繰り返された時点で、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃに応答して比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧの論理レベルを決定する第１の論理レベル決定部３５４６Ａと、
オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫに応答してオートトレーニングモードＡＵＴＯ＿ＷＣＫ２ＣＫの進入タイミングで比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧ及び分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥを初期化させるリセット信号ＲＥＳＥＴｂの論理レベルを決定する第２の論理レベル決定部３５４６Ｂと、
比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧ及びリセット信号ＲＥＳＥＴｂに応答して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルを決定する第３の論理レベル決定部３５４６Ｃと
を備える。
【００５８】
ここで、第１の論理レベル決定部３５４６Ａは、
複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃと電源電圧ＶＤＤとを受信して排他的論理和演算を行ない、その論理レベルが同じであるか否かを検出する複数のエクスクルーシブノアＥＸ＿ＮＯＲ１、ＥＸ＿ＮＯＲ３、ＥＸ＿ＮＯＲ５及び複数のインバータＩＮＶ１、ＩＮＶ３、ＩＮＶ５と、
複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃ及び接地電圧ＶＳＳを受信して排他的論理和演算を行い、その論理レベルが同じであるか否かを検出する複数のエクスクルーシブノアＥＸ＿ＮＯＲ２、ＥＸ＿ＮＯＲ４、ＥＸ＿ＮＯＲ６及び複数のインバータＩＮＶ２、ＩＮＶ４、ＩＮＶ６と、
複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、その論理レベルの遷移タイミングが同期した比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、並びにＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃに対応する各エクスクルーシブノアＥＸ＿ＮＯＲ１及びＥＸ＿ＮＯＲ２、ＥＸ＿ＮＯＲ３及びＥＸ＿ＮＯＲ４、並びにＥＸ＿ＮＯＲ５及びＥＸ＿ＮＯＲ６、そして、各インバータＩＮＶ１及びＩＮＶ２、ＩＮＶ３及びＩＮＶ４、並びにＩＮＶ５及びＩＮＶ６の出力信号を各々受信して論理積演算を行い、複数の同期中間比較信号ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ａ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｂ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｃを生成する複数のＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３及び複数のインバータＩＮＶ７、ＩＮＶ８、ＩＮＶ９と、
複数の同期中間比較信号ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ａ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｂ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｃをすべて同時に受信して論理積演算を行い、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧとして出力する第４のＮＡＮＤゲートＮＡＮＤ４及び第１０のインバータＩＮＶ１０とを備える。
【００５９】
そして、第２の論理レベル決定部３５４６Ｂは、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫを所定の時間だけ遅延させ、遅延させた信号の位相を反転して出力する遅延素子ＤＥＬＡＹ及び第１１のインバータＩＮＶ１１と、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫ及び第１１のインバータＩＮＶ１１の出力信号を受信して否定論理積演算を行ない、リセット信号ＲＥＳＥＴｂとして出力する第５のＮＡＮＤゲートＮＡＮＤ５とを備える。
【００６０】
また、第３の論理レベル決定部３５４６Ｃは、電源電圧ＶＤＤ端と接地電圧ＶＳＳ端との間に直列に接続されて、リセット信号ＲＥＳＥＴｂの活性化期間で分周制御ノードＤＲ＿ＮＯＤＥを電源電圧ＶＤＤに接続させるＰＭＯＳトランジスタＰ１と、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧの活性化期間で分周制御ノードＤＲ＿ＮＯＤＥを接地電圧ＶＳＳに接続させるＮＭＯＳトランジスタＮ１と、分周制御ノードＤＲ＿ＮＯＤＥの電位レベルがフローティングされることを防止し、その位相を反転して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥとして出力するラッチＬＡＴＣＨとを備える。
【００６１】
参考に、図６Ａ、図６Ｂ、図６Ｃに示された論理レベル変更部３５４の詳細回路は、本発明の理解を助けるために提示された１つの実施の形態にすぎず、実際には異なるように構成されることもできる。すなわち、以後に説明される論理レベル変更部３５４の動作をに行える回路であれば、その回路は、図４に示された論理レベル変更部３５４の詳細回路の代わりに、本発明の実施の形態に備えられて用いられ得る。
【００６２】
上述した構成に基づいて、本発明の実施の形態に係るクロック整列トレーニングを行う回路の動作を説明すると、次のとおりである。
【００６３】
まず、システムクロックＨＣＫの周波数よりデータクロックＷＣＫの周波数が高いため、クロック分周部３２０は、データクロックＷＣＫの周波数を適正水準に分周し、その結果、生成されたデータ分周クロックＤＩＶ＿ＷＣＫがシステムクロックＨＣＫと同じ周波数を有する。
【００６４】
このとき、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ハイ」に活性化された状態であれば、現在生成されているデータ分周クロックＤＩＶ＿ＷＣＫの位相を反転させて出力させ、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ロー」に非活性化された状態であれば、現在生成されているデータ分周クロックＤＩＶ＿ＷＣＫの位相を反転せずに、そのまま出力させる。
【００６５】
すなわち、クロック分周部３２０は、データクロックＷＣＫに応答してシステムクロックＨＣＫと同じ周波数を有するデータ分周クロックＤＩＶ＿ＷＣＫを生成する動作を行い、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥに応じて生成されるデータ分周クロックＤＩＶ＿ＷＣＫの位相反転の可否を決めることができる。
【００６６】
そして、第１の位相検出部３４０は、ノーマルトレーニング動作信号ＮＯＲＭＡＬ＿ＷＣＫ２ＣＫの活性化期間に対応するノーマルトレーニングモード でシステムクロックＨＣＫの位相を基準としてデータ分周クロックＤＩＶ＿ＷＣＫの位相差を検出する動作を行う。
【００６７】
すなわち、システムクロックＨＣＫの立上りエッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）でデータ分周クロックＤＩＶ＿ＷＣＫがロジック「ハイ」状態であるか、ロジック「ロー」状態であるかを検出して、ロジック「ハイ」状態であれば、ロジック「ハイ」に活性化された検出信号ＤＥＴ＿ＳＩＧを生成し、ロジック「ロー」状態であれば、ロジック「ロー」に非活性化された検出信号ＤＥＴ＿ＳＩＧを生成する。
【００６８】
逆に、システムクロックＨＣＫの立下りエッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）でデータ分周クロックＤＩＶ＿ＷＣＫがロジック「ハイ」状態であるか、ロジック「ロー」状態であるかを検出して、ロジック「ハイ」状態であれば、ロジック「ロー」に非活性化された検出信号ＤＥＴ＿ＳＩＧを生成し、ロジック「ロー」状態であれば、ロジック「ハイ」に活性化された検出信号ＤＥＴ＿ＳＩＧを生成する。
【００６９】
このように生成された検出信号ＤＥＴ＿ＳＩＧは、信号伝送部３６０を介してトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして外部のコントローラに伝送される。外部のコントローラでは、それに対応してデータクロックＷＣＫの位相を変化させてノーマルトレーニングモードにおけるクロック整列トレーニング動作のサイクルを完成させる。
【００７０】
そして、位相分割部３３０は、データ分周クロックＤＩＶ＿ＷＣＫに応答して、各々４５度の位相差を有する８個の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿４５、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１３５、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２２５、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿３１５、または各々９０度の位相差を有する４個の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０、または各々１８０度の位相差を有する２個の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０を生成する。
【００７１】
参考に、設計者の意図によってデータ分周クロックＤＩＶ＿ＷＣＫに応答して生成される多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿ｘの数は変わり得る。すなわち、上記で例示したように、データ分周クロックＤＩＶ＿ＷＣＫに応答して生成される複数の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿ｘの数が２個、４個、８個の場合だけでなく、１６個、３２個にもなり得るし、さらに大きい数からなる複数の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿ｘも生成されることができる。本発明の実施の形態では、データ分周クロックＤＩＶ＿ＷＣＫに応答して各々９０度の位相差を有する４個の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０が生成される場合を例に挙げて説明する。
【００７２】
そして、第２の位相検出部３５０の構成要素のうち、位相比較部３５２は、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫの活性化期間に対応するオートトレーニングモードで４個の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫとその位相が同じでもなく、反転していることもない２個の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の位相を基準としてシステムクロックＨＣＫの位相差を検出する。
【００７３】
すなわち、２個の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の各々の立上りエッジでシステムクロックＨＣＫがロジック「ハイ」状態であるか、ロジック「ロー」状態であるかを検出して、ロジック「ハイ」状態であれば、ロジック「ハイ」に活性化された出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０を生成し、ロジック「ロー」状態であれば、ロジック「ロー」に非活性化された出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０を生成する。
【００７４】
また、２個の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の各々の立下りエッジでシステムクロックＨＣＫがロジック「ハイ」状態であるか、ロジック「ロー」状態であるかを検出して、ロジック「ハイ」状態であれば、ロジック「ロー」に非活性化された出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０を生成し、ロジック「ロー」状態であれば、ロジック「ハイ」に活性化された出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０を生成する。
【００７５】
そして、第２の位相検出部３５０の構成要素のうち、論理レベル変更部３５４は、位相比較部３５２から出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０がオートトレーニングモードの動作期間の間、同じ論理レベルを維持するとき、それに対応して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルを変更させる。
【００７６】
このとき、オートトレーニングモードの動作期間が持続される時間は、２個の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０のうちのいずれか１つの選択クロックの周期が所定の回数だけ繰り返されるのに対応する時間である。
【００７７】
すなわち、位相比較部３５２は、オートトレーニングモードの動作期間が持続される時間の間、所定の回数だけ繰り返して２個の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較し、その結果として出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０が、所定の回数だけ繰り返して同じ論理レベルを有するとき、それに対応して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルが変更される。
【００７８】
例えば、オートトレーニングモードの動作期間の間、位相比較部３５２から出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０がロジック「ハイ」状態を維持し続け、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０がロジック「ロー」状態を維持し続けると、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルは現在どのような状態にあっても関係なく、無条件にロジック「ロー」に非活性化される。
【００７９】
また、オートトレーニングモードの動作期間の間、位相比較部３５２から出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０がロジック「ロー」状態を維持し続け、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０がロジック「ハイ」状態を維持し続けると、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルは、現在どのような状態にあっても関係なく、無条件にロジック「ハイ」に活性化される。
【００８０】
もし、オートトレーニングモードの動作期間の間、位相比較部３５２から出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０が同じ論理レベルを維持できなければ、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルは、現在の状態から変更しない。
【００８１】
そして、上記の実施形態では、位相比較部３５２で２個の信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０が出力され、それに応答して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルが決定されることを説明したが、これは、説明の便宜のためのものであって、設計者によっていくらでも変更可能な事項である。
【００８２】
すなわち、オートトレーニングモードの動作期間が持続される時間の間、位相比較部３５２で所定の回数だけ繰り返してデータ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０とシステムクロックＨＣＫとの位相を比較し、その結果、出力される信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０が所定の回数だけ繰り返して同じ論理レベルを有するとき、それに対応して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルを変更させる動作も可能である。
【００８３】
もちろん、位相比較部３５２で２個の信号だけでなく、４個の信号またはそれより多い個数の信号が出力され、それに応答して分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルが決定される動作も可能である。
【００８４】
参考に、上記の実施形態のように、位相比較部３５２が何度も繰り返して動作した後、それに応答して論理レベル変更部３５４が結果を出した理由は、ただ一度のみ比較した結果を用いて論理レベル変更部３５４が動作すれば、予期しないエラーやノイズのため、誤った結果を出す恐れがあるためである。すなわち、本実施形態の上記のような動作は、誤った結果が全体の回路の動作に影響を及ぼすことを防止するためのものにすぎず、設計者によっていくらでも変更可能なオプション事項である。
【００８５】
また、論理レベル変更部３５４に備えられた構成要素の具体的な動作を説明すると、次のとおりである。
【００８６】
まず、カウントクロック生成部３５４２の動作を説明すると、オートトレーニングモードの動作期間に入る前に、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ロー」に非活性化されているとき、ロックノードＬＫ＿ＮＯＤＥに電源電圧ＶＤＤを接続させることにより、プリクロックロック信号ＰＲＥ＿ＣＬＫ＿ＬＯＣＫｂがロジック「ハイ」状態になるようにする。
【００８７】
このように、ロジック「ハイ」に活性化されたプリクロックロック信号ＰＲＥ＿ＣＬＫ＿ＬＯＣＫｂは、オートトレーニングモードの動作期間に入りながら、ロジック「ハイ」に活性化されるオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫとともにクロックロック信号ＣＬＫ＿ＬＯＣＫｂをロジック「ハイ」に活性化させる。
【００８８】
このように、ロジック「ハイ」に活性化されたクロックロック信号ＣＬＫ＿ＬＯＣＫｂは、選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、又はＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とともにカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫをトグルさせる。図６Ａに示された実施の形態では、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０が用いられるものとして示されたが、これは、説明の便宜のために示された一例にすぎず、設計者によって第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０が使用されることもできる。もちろん、カウントクロック生成部３５４２に入力される他のクロックがあれば、そのクロックを用いることも可能である。
【００８９】
その後、オートトレーニングモードの動作期間から脱出しながら、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ロー」に非活性化されると、それに応答してクロックロック信号ＣＬＫ＿ＬＯＣＫｂもロジック「ロー」に非活性化されてカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫのトグルが止まる。
【００９０】
さらに、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫの論理レベルとは別に、すなわち、オートトレーニングモードの動作期間内でも比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ハイ」に活性化されると、プリクロックロック信号ＰＲＥ＿ＣＬＫ＿ＬＯＣＫｂがロジック「ロー」に非活性化されて、クロックロック信号ＣＬＫ＿ＬＯＣＫｂもロジック「ロー」に非活性化され、それに応答してカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫのトグルが止まる。
【００９１】
すなわち、カウントクロック生成部３５４２は、オートトレーニングモードの動作期間内で選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、又はＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に同期したカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫをトグルさせることが目的である。
【００９２】
同時に、オートトレーニングモードの動作期間内で比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ロー」に非活性化されるとき、選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、又はＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に同期したカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫはトグルされる。オートトレーニングモードの動作期間内であっても、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ハイ」に活性化されると、選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とは関係なくカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫはトグルされない。
【００９３】
そして、比較情報信号生成部３５４４の動作を説明すると、次のとおりである。位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０が、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０より先に活性化または非活性化が決定される信号であるため、まず、同期フリップフロップ３５４４Ｓは、第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の立上りエッジまたは立下りエッジを基準として、信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０に応答して第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する開始信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｓを生成する。
【００９４】
そして、直列のチェーン形態で接続された複数の第１のフリップフロップ３５４４Ａ、３５４４Ｂ、３５４４Ｃでは、各々カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジを基準として、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する開始信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｓに応答して活性化または非活性化される第１のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａを生成し、
その次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジを基準として第１のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａに応答して活性化または非活性化される第１のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂを生成し、
また、その次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジを基準として第１のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂに応答して活性化または非活性化される第１のＣ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃを生成する。
【００９５】
例えば、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０がロジック「ハイ」に活性化されている状態であれば、同期フリップフロップ３５４４Ｓは、第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０の立上りエッジまたは立下りエッジで第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する開始信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｓをロジック「ハイ」に活性化させる。
【００９６】
このように、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する開始信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｓがロジック「ハイ」に活性化されると、直列のチェーン形態で接続された複数の第１のフリップフロップ３５４４Ａ、３５４４Ｂ、３５４４Ｃのうち、第１番目のフリップフロップ３５４４Ａは、同期フリップフロップ３５４４Ｓに入力されるＣＯＵＮＴＩＮＧ＿ＣＬＫの次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジで第１のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａをロジック「ハイ」に活性化させる。
【００９７】
そして、第１のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａがロジック「ハイ」に活性化されると、第２番目のフリップフロップ３５４４Ｂは、またその次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジで第１のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂをロジック「ハイ」に活性化させる。
【００９８】
同様に、第１のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂがロジック「ハイ」に活性化されると、第３番目のフリップフロップ３５４４Ｃは、さらにその次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジで第１のＣ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃをロジック「ハイ」に活性化させる。
【００９９】
また、直列のチェーン形態で接続された複数の第２のフリップフロップ３５４４Ｄ、３５４４Ｅ、３５４４Ｆのうち、第２のフリップフロップ３５４４Ｄは、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジを基準として第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０に応答して活性化または非活性化される第２のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａを生成し、
第２のフリップフロップ３５４４Ｅは、またその次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジを基準として第２のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａに応答して活性化または非活性化される第２のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂを生成し、
第２のフリップフロップ３５４４Ｆは、さらにその次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジを基準として第２のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂに応答して活性化または非活性化される第２のＣ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃを生成する。
【０１００】
例えば、第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０がロジック「ハイ」に活性化されている状態であれば、直列のチェーン形態で接続された複数の第２のフリップフロップ３５４４Ｄ、３５４４Ｅ、３５４４Ｆのうち、第１番目のフリップフロップ３５４４Ｄは、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジで第２のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａをロジック「ハイ」に活性化させる。
【０１０１】
そして、第２のＡ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａがロジック「ハイ」に活性化されると、第２番目のフリップフロップ３５４４Ｅは、その次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジで第２のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂをロジック「ハイ」に活性化させる。
【０１０２】
同様に、第２のＢ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂがロジック「ハイ」に活性化されると、第３番目のフリップフロップ３５４４Ｆは、その次のカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫの立上りエッジまたは立下りエッジで第２のＣ比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃをロジック「ハイ」に活性化させる。
【０１０３】
そして、論理レベル決定部３５４６の構成要素のうち、第１の論理レベル決定部３５４６Ａの動作を説明すると、次のとおりである。
【０１０４】
比較情報信号生成部３５４４の動作がすべて終了して複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃの論理レベルがすべて決定されたタイミングで、すなわち、第２の位相検出部３５０に備えられた位相比較部３５２で第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０及び第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較する動作が所定の回数だけ繰り返された後、第１の論理レベル決定部３５４６Ａは、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃが所定の論理レベルを有するか否かを検出し、それによって、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧの論理レベルを決定する。
【０１０５】
例えば、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃがすべてロジック「ハイ」に活性化されると、それに対応する各エクスクルーシブノアＥＸ＿ＮＯＲ１、ＥＸ＿ＮＯＲ３、ＥＸ＿ＮＯＲ５及び各インバータＩＮＶ１、ＩＮＶ３、ＩＮＶ５の出力信号は、すべてロジック「ロー」となる。
【０１０６】
同様に、第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃがすべてロジック「ロー」に非活性化されると、それに対応する各エクスクルーシブノアＥＸ＿ＮＯＲ２、ＥＸ＿ＮＯＲ４、ＥＸ＿ＮＯＲ６及び各インバータＩＮＶ２、ＩＮＶ４、ＩＮＶ６の出力信号は、すべてロジック「ロー」となる。
【０１０７】
このように、各エクスクルーシブノアＥＸ＿ＮＯＲ１〜６及び各インバータＩＮＶ１〜６の出力信号がすべてロジック「ロー」になるため、複数の同期中間比較信号ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ａ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｂ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｃもすべてロジック「ロー」になり、それに対応して比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ロー」に非活性化される。
【０１０８】
逆に、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃがすべてロジック「ロー」に非活性化されると、それに対応する各エクスクルーシブノアＥＸ＿ＮＯＲ１、ＥＸ＿ＮＯＲ３、ＥＸ＿ＮＯＲ５及び各インバータＩＮＶ１、ＩＮＶ３、ＩＮＶ５の出力信号は、すべてロジック「ハイ」となる。
【０１０９】
同様に、第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃがすべてロジック「ハイ」に活性化されると、それに対応する各エクスクルーシブノアＥＸ＿ＮＯＲ２、ＥＸ＿ＮＯＲ４、ＥＸ＿ＮＯＲ６及び各インバータＩＮＶ２、ＩＮＶ４、ＩＮＶ６の出力信号は、すべてロジック「ハイ」となる。
【０１１０】
このように、各エクスクルーシブノアＥＸ＿ＮＯＲ１〜６及び各インバータＩＮＶ１〜６の出力信号がすべてロジック「ハイ」になるため、複数の同期中間比較信号ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ａ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｂ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｃもすべてロジック「ハイ」になり、それに対応して比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ハイ」に活性化される。
【０１１１】
そして、論理レベル決定部３５４６の構成要素のうち、第２の論理レベル決定部３５４６Ｂは、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ハイ」に活性化されてオートトレーニングモードに入る瞬間、遅延素子ＤＥＬＡＹの遅延時間に対応する所定の時間の間、ロジック「ロー」に非活性化されるリセット信号ＲＥＳＥＴｂを生成する。
【０１１２】
そして、論理レベル決定部３５４６の構成要素のうち、第３の論理レベル決定部３５４６Ｃは、オートトレーニングモードの動作期間に入ってリセット信号ＲＥＳＥＴｂがロジック「ロー」に活性化されるとき、分周制御ノードＤＲ＿ＮＯＤＥに電源電圧ＶＤＤで充電させることにより、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥをロジック「ロー」に非活性化する。
【０１１３】
その後、オートトレーニングモードの動作期間内で比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ハイ」に活性化されると、第３の論理レベル決定部３５４６Ｃは、それに応答して分周制御ノードＤＲ＿ＮＯＤＥを接地電圧ＶＳＳに接続させることにより、ロジック「ロー」の非活性化状態であった分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥをロジック「ハイ」の活性化状態に変更させる。
【０１１４】
逆に、オートトレーニングモードの動作期間内で比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧが続けてロジック「ロー」に非活性化されていると、それに応答して分周制御ノードＤＲ＿ＮＯＤＥは、電源電圧ＶＤＤで電位レベルがフローティングされることを防止することにより、ロジック「ロー」の非活性化状態であった分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥを続けてロジック「ロー」の非活性化状態に維持させる。
【０１１５】
図７は、本発明の実施の形態に係るクロック整列トレーニングを行う回路の非反転（ｎｏｎ  ｉｎｖｅｒｓｉｏｎ）動作を説明するために示した入出力信号のタイミング図である。
【０１１６】
図７に示すように、本発明の実施の形態に係るクロック整列トレーニングを行う回路の非反転動作では、パワーダウンモードに入ってから脱出した後も、システムクロックＨＣＫとデータ分周クロックＤＩＶ＿ＷＣＫとの位相が互いに同期している状態であることがわかる。したがって、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥは、開始から終了までロジック「ロー」に非活性化され続けていることがわかる。
【０１１７】
参考に、図面において、データクロックＷＣＫ及びデータ分周クロックＤＩＶ＿ＷＣＫが直接示されてはいないが、複数の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０のうち、第１の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０がデータ分周クロックＤＩＶ＿ＷＣＫと同じ位相を有する。また、データ分周クロックＤＩＶ＿ＷＣＫは、データクロックＷＣＫと周波数が異なるだけであり、その位相は同じである。
【０１１８】
具体的に説明すると、パワーダウンモードに入る前に、オートシンク動作進入信号ＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹが先にロジック「ハイ」に活性化されることがわかるが、これは、パワーダウンモードに入る前に、ノーマルトレーニングモードが終了してデータクロックＷＣＫ及びデータ分周クロックＤＩＶ＿ＷＣＫと、システムクロックＨＣＫとが互いに同期している状態であるということを意味する。
【０１１９】
したがって、パワーダウンモードから脱出した後、クロック整列トレーニング動作進入信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹが活性化されてクロック整列トレーニング動作に入るときは、無条件にオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されてオートトレーニングモードに入るようになることがわかる。
【０１２０】
そして、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されてオートトレーニングモードに入ると、それに応答してクロックロック信号ＣＬＫ＿ＬＯＣＫｂが活性化され、それにより、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫがトグルされることがわかる。
【０１２１】
また、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されてオートトレーニングモードに入る瞬間、リセット信号ＲＥＳＥＴbが所定の時間の間、ロジック「ロー」に活性化されることがわかる。
【０１２２】
このように、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫがトグルされることにより、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃの論理レベルが各々決定されることがわかる。
【０１２３】
このとき、システムクロックＨＣＫとデータ分周クロックＤＩＶ＿ＷＣＫとの位相が互いに同期しているため、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する第１の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃは、すべてロジック「ハイ」に活性化され、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する第２の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃは、すべてロジック「ロー」に非活性化されることがわかる。
【０１２４】
したがって、複数の同期中間比較信号ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ａ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｂ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｃは、すべてロジック「ロー」状態になり、それによって、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧ及び分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ロー」状態を維持することがわかる。
【０１２５】
図８は、本発明の実施形態に係るクロック整列トレーニングを行う回路の反転動作を説明するために示した入出力信号のタイミング図である。
【０１２６】
図８に示すように、本発明の実施形態に係るクロック整列トレーニングを行う回路の反転動作では、パワーダウンモードに入ってから脱出した後、システムクロックＨＣＫとデータ分周クロックＤＩＶ＿ＷＣＫとの位相が互いに同期していない状態であることがわかる。したがって、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥは、始めはロジック「ロー」に非活性化されていたが、後でロジック「ハイ」に活性化されながら、データ分周クロックＤＩＶ＿ＷＣＫの位相を反転させることがわかる。
【０１２７】
参考に、図８において、データクロックＷＣＫ及びデータ分周クロックＤＩＶ＿ＷＣＫが直接示されてはいないが、複数の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０のうち、第１の多重位相データ分周クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿０がデータ分周クロックＤＩＶ＿ＷＣＫと同じ位相を有する。また、データ分周クロックＤＩＶ＿ＷＣＫは、データクロックＷＣＫと周波数は異なるが、位相は同じである。
【０１２８】
具体的に説明すると、パワーダウンモードに進入する前に、オートシンク動作進入信号ＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹが先にロジック「ハイ」に活性化されることがわかるが、これは、パワーダウンモードに進入する前に、ノーマルトレーニングモードが終了して、データクロックＷＣＫ及びデータ分周クロックＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとが互いに同期した状態であることを意味する。
【０１２９】
したがって、パワーダウンモードから脱出した後、クロック整列トレーニング動作進入信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹが活性化されてクロック整列トレーニング動作に入るときは、無条件にオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されてオートトレーニングモードに入ることがわかる。
【０１３０】
そして、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されてオートトレーニングモードに入ると、それに応答してクロックロック信号ＣＬＫ＿ＬＯＣＫｂが活性化され、それによって、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫがトグルされることがわかる。
【０１３１】
また、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫが活性化されてオートトレーニングモードに入る瞬間、リセット信号ＲＥＳＥＴｂが所定の時間の間、ロジック「ロー」に活性化されることがわかる。
【０１３２】
このように、カウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫがトグルされることにより、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃの論理レベルが各々決定されることがわかる。
【０１３３】
このとき、システムクロックＨＣＫとデータ分周クロックＤＩＶ＿ＷＣＫとの位相が互いに同期していないため、複数の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃ及びＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ〜ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃのうち、データ分周クロックＤＩＶ＿ＷＣＫと９０度の位相差を有する第１の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿９０に対応する第１の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０Ｃは、すべてロジック「ロー」に非活性化され、データ分周クロックＤＩＶ＿ＷＣＫと２７０度の位相差を有する第２の選択クロックＭＵＬＴＩ＿ＤＩＶ＿ＷＣＫ＿２７０に対応する第２の比較情報信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ａ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｂ、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０Ｃは、すべてロジック「ハイ」に活性化されることがわかる。
【０１３４】
したがって、複数の同期中間比較信号ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ａ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｂ、ＣＯＭＰＡＲＥ＿ＯＵＴ＿Ｃは、すべてロジック「ハイ」状態になり、それにより、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧ及び分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ロー」状態からロジック「ハイ」状態に変化することがわかる。
【０１３５】
このように、比較期間信号ＣＯＭＰ＿ＳＥＬ＿ＳＩＧがロジック「ハイ」に変化すると、それによって、クロックロック信号ＣＬＫ＿ＬＯＣＫｂが非活性化され、それに応答してカウントクロックＣＯＵＮＴＩＮＧ＿ＣＬＫのトグルが止まることがわかる。
【０１３６】
また、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ハイ」に変化すると、それに応じて、データ分周クロックＤＩＶ＿ＷＣＫの位相が反転され、それにより、データ分周クロックＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相が同期することがわかる。
【０１３７】
以上で説明したように、本発明の実施の形態では、既にノーマルクロック整列トレーニング動作を介してシステムクロックＨＣＫとデータクロックＷＣＫとの位相が同期した状態で入るパワーダウンモードなどのような動作モードへの進入・脱出動作で適用され得るオートクロック整列トレーニングモードを追加し、パワーダウンモードなどのような動作モードから脱出した後、データクロックＷＣＫがシステムクロックＨＣＫに比べてその位相が反転されているか否かを判断して動作することにより、パワーダウンモードなどのような動作モードから脱出した後は、極めて速い速度でシステムクロックＨＣＫとデータクロックＷＣＫとの位相を同期させることができる。
【０１３８】
以上で説明した本発明は、前述した実施の形態及び添付された図面により限定されるものではなく、本発明の技術的範囲を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが、本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【０１３９】
例えば、前述した実施の形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によってその位置及び種類が異なるように実現されることができる。
【符号の説明】
【０１４０】
１００、３００      クロック入力部
１２０、３２０      クロック分周部
１４０              位相検出部
１６０、３６０      信号伝送部
３３０              位相分割部
３４０              第１の位相検出部
３５０              第２の位相検出部
３５２              位相比較部
３５４              論理レベル変更部
３７０              モードレジスタセット（ＭＲＳ）
３８０              モード制御部
３５２２Ａ、３５２４Ａ  比較増幅部
３５２２Ｂ、３５２４Ｂ  論理レベル決定部
３５２２Ｃ、３５２４Ｃ  信号転換部
３５４２  カウントクロック生成部
３５４４  比較情報信号生成部
３５４６  論理レベル決定部
【図１】
2010061780.tif 000003
【図２】
2010061780.tif 000004
【図３】
2010061780.tif 000005
【図４】
2010061780.tif 000006
【図５】
2010061780.tif 000007
【図６Ａ】
2010061780.tif 000008
【図６Ｂ】
2010061780.tif 000009
【図６Ｃ】
2010061780.tif 000010
【図７】
2010061780.tif 000011
【図８】
2010061780.tif 000012