(57)【要約】【課題】画像転送中にフレームレートの変更があった場合、出力クロックにハザードのないパルスで、正規の周期、クロックデューティを実現でき、表示画像のゆがみをなくすことが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】画素部１１０と、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部１２０，１５０と、読み出した画像データを少なくとも一つのマスタクロックに応じて選択される周波数に応じた動作クロック用いて転送するように制御するクロック制御部１７０と、を有し、クロック制御部１７０は、フレームレートの切り替わりでマスタクロックを停止し、マスタクロックの停止中に、動作クロックを選択した後、マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで動作クロックを出力する。【選択図】図６
2010011056.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、
読み出した画像データを少なくとも一つのマスタクロックに応じて選択される周波数に応じた動作クロック用いて転送するように制御するクロック制御部と、を有し、
上記クロック制御部は、
フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記動作クロックを選択した後、マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する
固体撮像素子。
【請求項２】
上記クロック制御部は、
周波数の異なるマスタクロックを複数使用して画像データを転送する場合、フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記新しいマスタクロックおよび動作クロックを選択した後、選択した新しいマスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する
請求項１記載の固体撮像素子。
【請求項３】
上記クロック制御部は、
１つのマスタクロックを使用して画像データを転送する場合、フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記動作クロックを選択した後、再度マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する
請求項１記載の固体撮像素子。
【請求項４】
上記画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
上記送信信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、
上記第２のリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含む
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路を有し、
上記画素信号読み出し回路は、
上記動作クロックが供給され、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、
上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、
上記カウンタの出力をラッチするラッチと、を含む
請求項４記載の固体撮像素子。
【請求項６】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、
読み出した画像データを少なくとも一つのマスタクロックに応じて選択される周波数に応じた動作クロック用いて転送するように制御するクロック制御部と、を有し、
上記クロック制御部は、
フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記動作クロックを選択した後、マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
そして、ＣＭＯＳイメージセンサでは一般に画素をリセットする際に、行ごとに遂次画素をリセットしていく方式が取られることが多い。
この方式をローリングシャッターと呼ぶ。
【０００６】
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【０００７】
この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
【０００８】
光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に送信信号（駆動信号）ＴＧが与えられる。
これにより、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【０００９】
リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００１０】
フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。
選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
【００１１】
この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
【００１２】
一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１３をオフにして、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
【００１３】
図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【００１４】
図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素アレイ部２１、画素駆動回路（垂直走査回路）２２、およびカラム回路（列処理回路）２３により構成されている。
【００１５】
画素駆動回路２２は、各行の画素の転送トランジスタ１２リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
【００１６】
カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
【００１７】
このような構成を有するＣＭＯＳイメージセンサにおいては、複数の駆動モードを有する。
以下にＣＭＯＳイメージセンサの駆動モードの例を示す。
ＣＭＯＳイメージセンサの駆動モードとしては、全画素読み出しモード、可変ウィンドウ（Window）切り出しモード、水平垂直2x2ライン加算読み出しモード、垂直1/2間引き読み出しモードが知られている。
【００１８】
全画素読み出しモードにおいては、画素を全て読み出す。
可変ウィンドウ切り出しモードにおいては、全画素の中で、任意の水平、垂直領域を切り出し、そのウィンドウ領域を読み出す。
【００１９】
水平垂直2x2ライン加算読み出しモードにおいては、画素を水平方向に２画素、垂直方向に２画素、ＲＧＢの同色で加算後に読み出す。このモードは、低照度で使用する。画素の密度は、１／４になる。
【００２０】
垂直１／２間引き読み出しモードにおいては、画素の垂直方向を１／２に間引いて読み出す。このモードでは、縦方向の領域が半分になる。
【００２１】
図３（Ａ）〜（Ｃ）は、ＣＭＯＳイメージセンサの出力フォーマットを示す図である。
【００２２】
ＣＭＯＳイメージセンサの出力フォーマット（Format）には、図３（Ａ）〜（Ｃ）に示すように、１ＤＤＲ、１ＳＤＲ、２ＳＤＲがある。
ＣＭＯＳイメージセンサから出力される画像データを取り込む回路（ＤＳＰ等）は、出力フォーマットに応じたデータ取り込みを行う。
【００２３】
１ＤＤＲ出力フォーマットの場合、図３（Ａ）に示すように、１ポートで、出力データＭＵＸＤＡＴＡ０を1/2周期の出力クロックＭＵＸＤＣＫで取り込む。
【００２４】
１ＳＤＲ出力フォーマットの場合、図３（Ｂ）に示しように、１ポートで、出力データＭＵＸＤＡＴＡ０を同じ周期の出力クロックＭＵＸＤＣＫで取り込む。
【００２５】
２ＳＤＲ出力フォーマットの場合、図３（Ｃ）に示すように、２ポートで、出力データＭＵＸＤＡＴＡ０，ＭＵＸＤＡＴＡ１を同じ周期の出力クロックＭＵＸＤＣＫで取り込む。
【００２６】
ＣＭＯＳイメージセンサにおいて、駆動モードと出力フォーマットと画像転送用のマスタクロック（Master Clock）の組合せより、フレームレート（Frame_Rate：N_Frame/Sec)が選択され、１フレームの画素領域(H x V)より、出力クロックの周期が決まる。
【００２７】
たとえば、仕様がマスタクロックの周波数が１００ＭＨｚ、フレームレートが３０フレーム／秒、出力フォーマットが１ＳＤＲ、１フレームの画素領域が水平方向（Ｈ）で１６００画素、垂直方向（Ｖ）で１０００画素の場合、出力クロックの周期は次にようになる。
演算により、１フレームの画素数が１，６００，０００、１秒間の画素数が４８，０００，０００（＝４８Ｍ）であることから、出力クロック周期は、１／４８Ｍ、すなわち、２０．８ｎ秒（Ｓｅｃ）となる。
【特許文献１】特開２００４‐１６６２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
ところで、ＣＭＯＳイメージセンサにおいて、画像データの転送のためのマスタクロックＭＣＫを、非同期の高転送レート用と低転送レート用の２個用いる場合と、１個用いる場合がある。
【００２９】
図４は、画像転送のマスタクロックに、非同期の高転送レート用と低転送レート用の２個を使用している場合のタイミングチャートである。
【００３０】
図４において、Clock切替Case1では、クロックClock１の負のパルス幅が消滅する。
Clock切替Case2では、クロックClock２の正のパルス幅が狭くなる。
Clock切替Case3では、クロックClock２の正のパルス幅が狭くなる。
Clock切替Case4では、クロックClock１の負のパルス幅が広くなる。
【００３１】
そして、図４の場合、非同期のマスタクロックＭＣＫ１、ＭＣＫ２において、フレームレートの切り替わりで、下記の問題があった。
【００３２】
画像データ転送中のマスタクロックＭＣＫの切り替わりで、ハザードが発生する。
出力クロックの生成開始で、正規のパルス幅、周期、クロックデューティ（Clock_Duty）を補償できない。その結果、表示画像にゆがみを生じるおそれがある。
画像データの受け側の回路（DSP等）で、動作モードの切り替わりトリガを検出できない。
不正規の出力クロックを使用して、たとえば１Ｈラインまたは１ラインで誤動作が発生するおそれがある。
【００３３】
図５は、画像転送のマスタクロックが、１個を使用している場合のタイミングチャートである。
【００３４】
図５において、Clock切替Case1では、４分周の正のパルス幅が広くなる。
Clock切替Case2では、２分周の負のパルス幅が消滅する。
Clock切替Case3では、４分周の負のパルス幅が消滅する。
Clock切替Case4では、８分周の負のパルス幅が狭くなる。
【００３５】
そして、図５の場合、１個のマスタクロックＭＣＫ１において、フレームレート切り替わりで、下記の問題あった。
【００３６】
出力クロックの生成開始で、正規のパルス幅、周期、クロックデューティを補償できない。その結果、表示画像にゆがみを生じるおそれがある。
画像データの受け側の回路（DSP等）で、動作モードの切り替わりトリガを検出できない。
不正規の出力クロックを使用して、たとえば１Ｈラインまたは１ラインで誤動作が発生するおそれがある。
【００３７】
本発明は、画像転送中にフレームレートの変更があった場合、出力クロックにハザードのないパルスで、正規の周期、クロックデューティを実現でき、表示画像のゆがみをなくすことが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００３８】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、読み出した画像データを少なくとも一つのマスタクロックに応じて選択される周波数に応じた動作クロック用いて転送するように制御するクロック制御部と、を有し、上記クロック制御部は、フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記動作クロックを選択した後、マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する。
【００３９】
好適には、上記クロック制御部は、周波数の異なるマスタクロックを複数使用して画像データを転送する場合、フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記新しいマスタクロックおよび動作クロックを選択した後、選択した新しいマスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する。
【００４０】
好適には、上記クロック制御部は、１つのマスタクロックを使用して画像データを転送する場合、フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記動作クロックを選択した後、再度マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する。
【００４１】
好適には、上記画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、上記送信信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、上記第２のリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含む。
【００４２】
好適には、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路を有し、上記画素信号読み出し回路は、上記動作クロックが供給され、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、上記カウンタの出力をラッチするラッチと、を含む。
【００４３】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部の画像データの読み出しを行うように駆動可能な画素駆動部と、読み出した画像データを少なくとも一つのマスタクロックに応じて選択される周波数に応じた動作クロック用いて転送するように制御するクロック制御部と、を有し、上記クロック制御部は、フレームレートの切り替わりで上記マスタクロックを停止し、当該マスタクロックの停止中に、上記動作クロックを選択した後、マスタクロックの供給を行い、変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで上記動作クロックを出力する。
【００４４】
本発明によれば、クロック制御部において、フレームレートの切り替わりでマスタクロックが停止される。
そして、クロック制御部において、マスタクロックの停止中に、動作クロックを選択した後、マスタクロックの供給を行う。次いで、クロック制御部において変更後のフレームレートに適応した正規のパルス幅、周期、クロックデューティで動作クロックが出力される。
【発明の効果】
【００４５】
本発明によれば、画像転送中にフレームレートの変更があった場合、出力クロックにハザードのないパルスで、正規の周期、クロックデューティを実現でき、表示画像のゆがみをなくすことが可能となる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００４７】
図６は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【００４８】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての垂直走査回路１２０、および水平走査回路１３０、カラム読み出し回路１４０、制御部１５０、データ処理部１６０、およびクロック制御部１７０を有する。
【００４９】
画素アレイ部１１０は、複数の画素回路１１０Ａが２次元状（マトリクス状）に配列されている。
また、固体撮像素子１００においては、画素アレイ部１１０の信号を順次読み出すための制御系としての構成部を有する。
すなわち、固体撮像素子１００は、内部クロックやクロック制御部１７０を含む制御部１５０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平走査回路１３０、およびカラム読み出し回路１４０が配置されている。
制御部１５０に配置されたクロック制御部１７０については後で詳述する。
【００５０】
図７は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００５１】
この画素回路１１０Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００５２】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００５３】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００５４】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００５５】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１２０により駆動される。
【００５６】
垂直走査回路１２０は、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を行う機能を有する。
【００５７】
カラム読み出し回路１４０は、垂直走査回路１２０により読み出し制御された画素行のデータを受け取り、この読み出しデータは水平走査回路１３０を介して後段のデータ処理部１６０に転送する。
カラム読み出し回路１４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）などの信号処理を施す機能を有する。
【００５８】
以下、本実施形態に係るクロック制御部１７０の具体的な構成および機能について説明する。
【００５９】
ＣＭＯＳイメージセンサの駆動モードとしては、たとえば全画素読み出しモード、可変ウィンドウ（Window）切り出しモード、水平垂直2x2ライン加算読み出しモード、垂直1/2間引き読み出しモードを有する。
ＣＭＯＳイメージセンサの出力フォーマット（Format）には、図３（Ａ）〜（Ｃ）に示すように、１ＤＤＲ、１ＳＤＲ、２ＳＤＲがある。
ＣＭＯＳイメージセンサから出力される画像データを取り込む回路（ＤＳＰ等）は、出力フォーマットに応じたデータ取り込みを行う。
【００６０】
ＣＭＯＳイメージセンサにおいて、駆動モードと出力フォーマットと画像転送用のマスタクロック（Master Clock）の組合せより、フレームレート（Frame_Rate：N_Frame/Sec)が選択され、１フレームの画素領域(H x V)より、出力クロックの周期が決まる。
【００６１】
クロック制御部１７０は、画像転送中にフレームレートの変更があった場合、出力クロックにハザードのないパルスで、正規の周期、クロックデューティを実現でき、表示画像のゆがみをなくすことが可能に構成されている。
【００６２】
具体的には、クロック制御部１７０は、以下に示す特徴的な処理を行うように構成される。
【００６３】
＜マスタクロックＭＣＫを２個以上使用して画像データを転送する場合の処理＞
(1)．フレームレートの切替わりで、マスタクロックＭＣＫを停止する。
(2).受け側の回路（DSP等）は、マスタクロックＭＣＫの停止期間を、使用クロックでサンプリングすることにより、フレームレート変更のトリガとして、検知できる。
(3)．マスタクロックＭＣＫ停止中に、新しいマスタクロックと動作クロックの選択をする。
(4).その後、新しいマスタクロックＭＣＫに切り替え、変更後のフレームレートに適応した、正規のパルス幅、周期、クロックデューティで動作クロックＣＬＫを出力する。
【００６４】
＜マスタクロックＭＣＫが１個で画像データを転送する場合の処理＞
(1)．フレームレートの切り替わりで、マスタクロックＭＣＫを停止する。
(2).受け側の回路（DSP等）は、マスタクロックＭＣＫの停止期間を、使用クロックでサンプリングすることにより、フレームレート変更のトリガとして、検知できる。
(3)．マスタクロックＭＣＫ停止中に、動作クロックの選択をする。
(4).その後、再度、マスタクロックＭＣＫを供給し、変更後のフレームレートに適応した、正規のパルス幅、周期、クロックデューティで動作クロックＣＬＫを出力する。
【００６５】
以下、クロック制御部１７０におけるクロック切替タイミングの制御内容を、図８〜図１１に関連付けて、さらに詳細に説明する。
【００６６】
図８は、本実施形態に係るクロック制御部におけるマスタクロック切替回路の構成例を示す図である。
図９は、本実施形態に係るクロック制御部における動作クロック生成回路の構成例を示す図である。
図１０は、図８の回路のタイミングチャートである。
また、図１１は、クロック制御部全体のタイミングチャートである。
【００６７】
図８のマスタクロック切替回路１８０は、マスタクロック選択レジスタ（MCLOCK_SEL_reg[6:0]）１８１、第１マスタクロック選択部（Master_Clock１_Sel）１８２、および第２マスタクロック選択部（Master_Clock２_Sel）１８３を有する。
マスタクロック切替回路１８０は、さらに、ラッチ１８４，１８５、ＡＮＤゲート１８６，１８７、およびＯＲゲート１８８を有する。
【００６８】
マスタクロック選択レジスタ１８１は、たとえば７個のレジスタＲＥＧ０〜６が縦続接続されている。
このレジスタＲＥＧ０〜６、ラッチ１８４，１８５は、Ｄ型フリップフロップにより形成されている。
レジスタＲＥＧ０〜７およびラッチ１８４は、第１マスタクロックＭＣＫ１をクロックとしてクロック端子に供給される。ラッチ１８５は、第２マスタクロックＭＣＫ２をクロックとしてクロック端子に供給される。
ラッチ１８４のＤ入力は第１マスタクロック選択部（Master_Clock１_Sel）１８２の出力に接続され、ラッチ１８５のＤ入力は第２マスタクロック選択部（Master_Clock２_Sel）１８３の出力に接続されている。
ＡＮＤゲート１８６の一方の入力がラッチ１８４のＱ出力に接続され、他方の入力が第１マスタクロックＭＣＫ１の供給ラインに接続されている。
ＡＮＤゲート１８７の一方の入力がラッチ１８５のＱ出力に接続され、他方の入力が第２マスタクロックＭＣＫ２の供給ラインに接続されている。
そして、ＡＮＤゲート１８６，１８７の出力がＯＲゲート１８８の入力にそれぞれ接続されている。このＯＲゲート１８８から選択されたマスタクロックが出力Master_Clock_out1 または、Master_Clock_out２として図９の動作クロック生成回路１９０に出力される。
【００６９】
動作クロック生成回路１９０は、動作クロックＭＵＸＤＣＫを出力するためのレジスタ（muxdckreg）１９１、同期式６４進カウンタ１９２、クロック分周比選択デコーダ１９３、ＡＮＤゲート１９４〜１９９、およびＯＲゲート２００を有する。
また、図９には、３ビットのクロック選択信号ＭＵＸＳＥＬとデコード結果の対応表２１０を示している。
レジスタ１９１は、Ｄ型フリップフロップにより形成されている。
レジスタ１９１のＤ入力がＯＲゲート２００の出力に接続され、クロック端子に図８のＯＲゲート１８８からMaster_Clock_out1 または、Master_Clock_out２として出力されたマスタクロックＭＣＫが供給される。
また、同期式６４進カウンタ１９２のクロック端子にも図８のＯＲゲート１８８からMaster_Clock_out1 または、Master_Clock_out２として出力されたマスタクロックＭＣＫが供給される。
【００７０】
レジスタ１９１と同期式６４進カウンタ１９２のクリア端子にはクリア信号xclrが供給される。
デコーダ１９３は、クロックの分周比をデコードし、その結果を対応するＡＮＤゲート１９４〜１９９に出力する。
本実施形態においては、マスタクロックＭＣＫの周波数として２５６ＭＨｚを使用している。そして、１２８ＭＨｚ、６４ＭＨｚ、３２ＭＨｚ、１６ＭＨｚ、８ＭＨｚ、および４ＭＨｚに分周する。
【００７１】
ＡＮＤゲート１９４〜１９９の一方の入力には同期式６４進カウンタ１９２の対応する結果が供給され、他方の入力にはデコーダ１９３の対応するデコード結果が供給される。
ＡＮＤゲート１９４〜１９９の出力がＯＲゲート２００の各入力に接続されている。
【００７２】
次に、上記構成によるクロック切替動作を説明する。
【００７３】
画像データ転送中にフレームレートの変更が発生したら、図１１に示すように、レジスタ（muxdckreg）１９１のＤ入力（Din）を０にし、マスタクロックＭＣＫにより、レジスタ（muxdckreg）１９１のＱ出力を０にする。すなわち、出力クロックを０に固定にする。
次に、レジスタ（muxdckreg）１９１のＱ出力を０にした後に、マスタクロックＭＣＫの供給を停止する。
このマスタクロックＭＣＫの停止期間中に、変更されたフレームレートに対応する新しいマスタクロックＭＣＫを選択する。
【００７４】
マスタクロックＭＣＫの選択は以下に示すように行われる（図１０）。
マスタクロック選択信号MCLOCK_SELで、マスタクロックＭＣＫ１、ＭＣＫ２の選択を行う。
マスタクロック選択信号MCLOCK_SELは、高速の第１マスタクロックＭＣＫ１でスキャンされ、マスタクロック選択レジスタ（MCLOCK_SEL_reg[6:0]）１８１に連続して保持する。
【００７５】
マスタクロックレジスタ（MCLOCK_SEL_reg[6:0]）１８１の値が７Ｆｈで、第１マスタクロック選択部（Master_Clock１_Sel）１８２において第１マスタクロックＭＣＫ１の選択を行う。
マスタクロックレジスタ（MCLOCK_SEL_reg[6:0]）１８１の値が００ｈで、第２マスタクロック選択部（Master_Clock２_Sel）１８３において第２マスタクロックＭＣＫ２の選択を行う。
【００７６】
第１マスタクロック選択部（Master_Clock１_Sel）１８２の出力信号は第１マスタクロックＭＣＫ１の立下りのタイミングでラッチ１８４に取り込まれる。
そして、マスタクロック出力Master_Clock_out1 は、第１マスタクロックＭＣＫ１とラッチ１８４とのＡＮＤで出力され、正のパルス幅の縮小は発生しない。
第２マスタクロック選択部（Master_Clock２_Sel）１８３の出力信号は第２マスタクロックＭＣＫ２の立下りのタイミングでラッチ１８５に取り込まれる。
そして、マスタクロック出力Master_Clock_out2 は、第２マスタクロックＭＣＫ２とラッチ１８５とのＡＮＤで出力され、正のパルス幅の縮小は発生しない。
【００７７】
マスタクロックレジスタ（MCLOCK_SEL_reg[6:0]）１８１は、７ビット構成のため、第１マスタクロック選択部（Master_Clock１_Sel）１８２の出力信号と第２マスタクロック選択部（Master_Clock２_Sel）１８３の出力信号が同時に有効にはならない。
そして、ＯＲゲート１８８の出力Master_Clock_out は、Master_Clock_out1またはMaster_Clock_out２ のいずれかとして出力される。
【００７８】
また、マスタクロックＭＣＫの供給を停止期間中に、変更されたフレームレートに対応する出力クロックＭＵＸＤＣＫをマスタクロックの分周比1/２〜1/６４のデコーダ１９３選択を行う。
出力クロックＭＵＸＤＣＫの選択は、クロック選択信号MUXSEL=0,1,2,3,4,5 で行い、ｍｕｘ4,8,16,32,64,128 に対応している。
この例では、マスタクロックＭＣＫの周波数=２５６ＭＨｚより同期式64進カウンタ１９２は 128, 64, 32, 16, 8, 4MHz に分周している。
mux4,8,16,32,64,128 と 128, 64, 32, 16, 8, 4MHz のそれぞれのＡＮＤで出力クロックＭＵＸＤＣＫが選択される。
【００７９】
マスタクロックＭＣＫの供給開始より出力クロックＭＵＸＤＣＫがレジスタ１９１から出力され、ハザートのない正規のパルス幅、周期、クロックデューティになる。
そして、出力クロックのパルス幅縮小、パルスの瞬断は発生せず、最初のフレームで表示画像のゆがみが無くなる。
【００８０】
以上説明したように、本実施形態によれば、ＣＭＯＳイメージセンサから出力される画像データの取り込む回路構成において、以下の効果を得ることができる。
受け取り回路で使用しているクロックで、出力クロックをサンプリングすることにより、フレームレートの切り替わりトリガを生成できる。
フレームレートの切り替わりで出力クロックのパルス幅の拡大、縮小、パルスの瞬断は発生しないので、画像データを正常に取り込むことができる。
【００８１】
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
【００８２】
図１２は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【００８３】
この固体撮像素子３００は、図１２に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての垂直走査回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０を有する。
【００８４】
画素部アレイ３１０は、フォトダイオードと画素内アンプとを含む、たとえば図７に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する垂直走査回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
【００８５】
そして、タイミング制御回路３４０が、図６〜図１１に関連付けて説明した、クロック制御部１７０を含む制御部３４０が配置されている。
【００８６】
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
【００８７】
ＡＤＣ群３５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同様に列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
【００８８】
そして、クロック制御部１７０を有するＣＭＯＳイメージセンサ３００において、カラムＡＤＣ用のクロックは、基本クロックは周波数２１８ＭＨｚを使用し、ＡＤ変換を行い、メモリ(ラッチ)に記憶させる。
画像データ転送のマスタクロックＭＣＫ１，２として、非同期の周波数２１８ＭＨｚあるいは５４ＭＨｚを使用し、フレームレート変更により選択された動作クロックで、ＡＤ変換後のメモリ(ラッチ)された画像データを取り込んでいる。
【００８９】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９０】
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９１】
本カメラシステム４００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０と、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０と、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００９２】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００９３】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９４】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【図面の簡単な説明】
【００９５】
【図１】４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
【図２】図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
【図３】ＣＭＯＳイメージセンサの出力フォーマットを示す図である。
【図４】画像転送のマスタクロックに、非同期の高転送レート用と低転送レート用の２個を使用している場合のタイミングチャートである。
【図５】画像転送のマスタクロックが、１個を使用している場合のタイミングチャートである。
【図６】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図７】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図８】本実施形態に係るクロック制御部におけるマスタクロック切替回路の構成例を示す図である。
【図９】本実施形態に係るクロック制御部における動作クロック生成回路の構成例を示す図である。
【図１０】図８の回路のタイミングチャートである。
【図１１】クロック制御部全体のタイミングチャートである。
【図１２】本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１３】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【００９６】
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・垂直走査回路（画素駆動部）、１３０・・・水平走査回路、１４０・・・カラム読み出し回路、１５０・・・制御部、１６０・・・データ処理部、１７０・・・クロック制御部、１７１・・・シリアル／パラレル変換部、１７２・・・データ保持部、１７３・・・１フレーム遅延更新タイミング生成部、１７４・・・反映制御部、１７５・・・ゲイン保持部、１７６・・・切替部、１８０・・・マスタクロック切替回路、１８１・・・マスタクロック選択レジスタ（MCLOCK_SEL_reg[6:0]）、１８２・・・第１マスタクロック選択部（Master_Clock１_Sel）、１８３・・・第２マスタクロック選択部（Master_Clock２_Sel）、１８４，１８５・・・ラッチ、１８６，１８７・・・ＡＮＤゲート、１８８・・・ＯＲゲート、１９０・・・動作クロック生成回路、１９１・・・レジスタ（muxdckreg）、１９２・・・同期式６４進カウンタ、１９３・・・クロック分周比選択デコーダ、１９４〜１９９・・・ＡＮＤゲート、２００・・・ＯＲゲート、３００・・・固体撮像素子、３１０・・・画素アレイ部、３２０・・・垂直走査回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【図１】
2010011056.tif 000003
【図２】
2010011056.tif 000004
【図３】
2010011056.tif 000005
【図４】
2010011056.tif 000006
【図５】
2010011056.tif 000007
【図６】
2010011056.tif 000008
【図７】
2010011056.tif 000009
【図８】
2010011056.tif 000010
【図９】
2010011056.tif 000011
【図１０】
2010011056.tif 000012
【図１１】
2010011056.tif 000013
【図１２】
2010011056.tif 000014
【図１３】
2010011056.tif 000015