(57)【要約】【課題】半導体装置を製造する際に行う封止工程を各半導体装置に対して同時に行えるようにする。【解決手段】信号処理回路部２３が複数形成された回路チップ用ウェハ５０を用意し、物理量センサ１０を用意する。次に、物理量センサ１０と信号処理回路部２３とが電気的に接続されるように回路チップ用ウェハ５０の表面５１に物理量センサ１０を複数実装する（図４（ａ））。この後、回路チップ用ウェハ５０の表面５１にモールド樹脂３０を形成することにより、ウェハレベルで物理量センサ１０それぞれをモールド樹脂３０により封止する（図４（ｃ））。さらに、回路チップ用ウェハ５０およびモールド樹脂３０を回路チップ２０ごとにダイシングカットする（図４（ｄ））。これにより、複数の物理量センサ１０に対してモールド樹脂３０の形成を同時に行うことができる。【選択図】図４
2010251365.tif 000002
【特許請求の範囲】
【請求項１】
変位部（１４、１９ａ）を有し、この変位部（１４、１９ａ）に物理量が印加されたとき、前記変位部（１４、１９ａ）の変位量に基づいて前記物理量を検出する物理量センサ（１０）と、
前記物理量センサ（１０）よりもサイズが大きいと共に前記物理量センサ（１０）が実装された一面（２１）を有し、前記物理量センサ（１０）に電気的に接続された信号処理回路部（２３）を備えた回路チップ（２０）と、
前記物理量センサ（１０）を封止するように前記回路チップ（２０）の一面（２１）に形成されたモールド樹脂（３０）とを備えた半導体装置の製造方法であって、
前記信号処理回路部（２３）が複数形成された第１ウェハ（５０）を用意する工程と、
前記物理量センサ（１０）を用意する工程と、
前記物理量センサ（１０）と前記信号処理回路部（２３）とが電気的に接続されるように、前記第１ウェハ（５０）の表面（５１）に前記物理量センサ（１０）を複数実装する実装工程と、
前記実装工程後、前記第１ウェハ（５０）の表面（５１）に前記モールド樹脂（３０）を形成することにより、前記物理量センサ（１０）それぞれを前記回路チップ（２０）のウェハレベルで前記モールド樹脂（３０）により封止する封止工程と、
前記封止工程後、前記第１ウェハ（５０）および前記モールド樹脂（３０）を前記回路チップ（２０）ごとにダイシングカットするカット工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記実装工程では、前記第１ウェハ（５０）のダイシングライン（５３）に沿って前記第１ウェハ（５０）に溝（２６）を形成し、
前記封止工程では、前記第１ウェハ（５０）の表面（５１）および前記溝（２６）内に前記モールド樹脂（３０）を形成し、
前記カット工程では、前記溝（２６）の壁面に前記モールド樹脂（３０）が残されるように前記ダイシングライン（５３）に沿って前記第１ウェハ（５０）および前記モールド樹脂（３０）をダイシングカットすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記回路チップ（２０）の一面（２１）とは反対側の他面（２２）には、前記信号処理回路部（２３）に電気的に接続された配線部を有する下部チップ（７０）が積層されており、
前記実装工程は、
前記配線部が複数形成された第２ウェハを用意する工程と、
前記第２ウェハを前記第１ウェハ（５０）の裏面（５２）に積層することにより、前記信号処理回路部（２３）と前記配線部とをそれぞれ電気的に接続する工程とを含んでおり、
前記カット工程では、前記第２ウェハ、前記第１ウェハ（５０）、および前記モールド樹脂（３０）を前記回路チップ（２０）および前記下部チップ（７０）ごとにダイシングカットすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
一面（１０ａ）および変位部（１４、１９ａ）を有し、前記変位部（１４、１９ａ）に物理量が印加されたとき、前記変位部（１４、１９ａ）の変位量に基づいて前記物理量を検出する物理量センサ（１０）と、
前記物理量センサ（１０）よりもサイズが小さいと共に前記物理量センサ（１０）の一面（１０ａ）に実装され、前記物理量センサ（１０）に電気的に接続された信号処理回路部（２３）を備えた回路チップ（２０）と、
前記回路チップ（２０）を封止するように前記物理量センサ（１０）の一面（１０ａ）に形成されたモールド樹脂（３０）とを備えた半導体装置の製造方法であって、
前記物理量センサ（１０）が複数形成された第１ウェハを用意する工程と、
前記回路チップ（２０）を用意する工程と、
前記物理量センサ（１０）と前記信号処理回路部（２３）とが電気的に接続されるように、前記第１ウェハの表面に前記回路チップ（２０）を複数実装する実装工程と、
前記実装工程後、前記第１ウェハの表面に前記モールド樹脂（３０）を形成することにより、前記回路チップ（２０）それぞれを前記物理量センサ（１０）のウェハレベルで前記モールド樹脂（３０）により封止する封止工程と、
前記封止工程後、前記第１ウェハおよび前記モールド樹脂（３０）を前記物理量センサ（１０）ごとにダイシングカットするカット工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項５】
前記実装工程では、前記第１ウェハのダイシングラインに沿って前記第１ウェハに溝（１８）を形成し、
前記封止工程では、前記第１ウェハの表面および前記溝（１８）内に前記モールド樹脂（３０）を形成し、
前記カット工程では、前記溝（１８）の壁面に前記モールド樹脂（３０）が残されるように前記ダイシングラインに沿って前記第１ウェハおよび前記モールド樹脂（３０）をダイシングカットすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記物理量センサ（１０）の一面（１０ａ）とは反対側の他面（１０ｂ）には、前記物理量センサ（１０）に電気的に接続された配線部を有する下部チップ（７０）が積層されており、
前記実装工程は、
前記配線部が複数形成された第２ウェハを用意する工程と、
前記第２ウェハを前記第１ウェハの裏面に積層することにより、前記物理量センサ（１０）と前記配線部とをそれぞれ電気的に接続する工程とを含んでおり、
前記カット工程では、前記第２ウェハ、前記第１ウェハ、および前記モールド樹脂（３０）を前記物理量センサ（１０）および前記下部チップ（７０）ごとにダイシングカットすることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
変位部（１４、１９ａ）を有し、この変位部（１４、１９ａ）に物理量が印加されたとき、前記変位部（１４、１９ａ）の変位量に基づいて前記物理量を検出する物理量センサ（１０）と、
前記物理量センサ（１０）よりもサイズが大きいと共に前記物理量センサ（１０）が実装された一面（２１）を有し、前記物理量センサ（１０）に電気的に接続された信号処理回路部（２３）を備えた回路チップ（２０）と、
前記物理量センサ（１０）を封止するように前記回路チップ（２０）の一面（２１）に形成されたモールド樹脂（３０）とを備えた半導体装置であって、
前記信号処理回路部（２３）が複数形成された第１ウェハ（５０）を用意し、前記物理量センサ（１０）を用意し、前記物理量センサ（１０）と前記信号処理回路部（２３）とが電気的に接続されるように前記第１ウェハ（５０）の表面（５１）に前記物理量センサ（１０）を複数実装し、この後、前記第１ウェハ（５０）の表面（５１）に前記モールド樹脂（３０）を形成することにより、前記物理量センサ（１０）それぞれを前記回路チップ（２０）のウェハレベルで前記モールド樹脂（３０）により封止し、さらに、前記第１ウェハ（５０）および前記モールド樹脂（３０）を前記回路チップ（２０）ごとにダイシングカットしたことにより得られたものであることを特徴とする半導体装置。
【請求項８】
一面（１０ａ）および変位部（１４、１９ａ）を有し、前記変位部（１４、１９ａ）に物理量が印加されたとき、前記変位部（１４、１９ａ）の変位量に基づいて前記物理量を検出する物理量センサ（１０）と、
前記物理量センサ（１０）よりもサイズが小さいと共に前記物理量センサ（１０）の一面（１０ａ）に実装され、前記物理量センサ（１０）に電気的に接続された信号処理回路部（２３）を備えた回路チップ（２０）と、
前記回路チップ（２０）を封止するように前記物理量センサ（１０）の一面（１０ａ）に形成されたモールド樹脂（３０）とを備えた半導体装置であって、
前記物理量センサ（１０）が複数形成された第１ウェハを用意し、前記回路チップ（２０）を用意し、前記物理量センサ（１０）と前記信号処理回路部（２３）とが電気的に接続されるように、前記第１ウェハの表面に前記回路チップ（２０）を複数実装し、この後、前記第１ウェハの表面に前記モールド樹脂（３０）を形成することにより、前記回路チップ（２０）それぞれを前記物理量センサ（１０）のウェハレベルで前記モールド樹脂（３０）により封止し、さらに、前記第１ウェハおよび前記モールド樹脂（３０）を前記物理量センサ（１０）ごとにダイシングカットしたことにより得られたものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変位部に物理量が印加されたときに該変位部の変位量に基づいて物理量を検出する物理量センサを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、樹脂で構成されたシート状接着体により半導体部材を封止した半導体複合装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、回路基板に半導体部材が搭載され、シート状接着体が回路基板に貼り付けられることにより、半導体部材がシート状接着体に封止された構造が示されている。
【０００３】
このような半導体複合装置は、ウェハレベルで半導体部材を製造して個々に分割することにより半導体部材を用意し、これとは別に所定のサイズの回路基板を用意し、半導体部材を回路基板に実装した後、回路基板にシート状接着体を貼り付けることにより半導体部材を封止することで得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１１７９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、回路基板ごとにシート状接着体を貼り付けて半導体部材を封止しているので、各回路基板に対してシート状接着体を貼り付ける封止工程を同時に行うバッチ処理ができないという問題がある。
【０００６】
本発明は上記点に鑑み、半導体装置を製造する際に行う封止工程を各半導体装置に対して同時に行えるようにする製造方法を提供する。また、その製造方法により得られる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、信号処理回路部（２３）が複数形成された第１ウェハ（５０）を用意する工程と、物理量センサ（１０）を用意する工程と、物理量センサ（１０）と信号処理回路部（２３）とが電気的に接続されるように、第１ウェハ（５０）の表面（５１）に物理量センサ（１０）を複数実装する実装工程と、実装工程後、第１ウェハ（５０）の表面（５１）にモールド樹脂（３０）を形成することにより、物理量センサ（１０）それぞれを回路チップ（２０）のウェハレベルでモールド樹脂（３０）により封止する封止工程と、封止工程後、第１ウェハ（５０）およびモールド樹脂（３０）を回路チップ（２０）ごとにダイシングカットするカット工程とを含んでいることを特徴とする。
【０００８】
これによると、モールド樹脂（３０）による物理量センサ（１０）の封止を回路チップ（２０）のウェハレベルで行っているので、複数の物理量センサ（１０）に対してモールド樹脂（３０）の形成を同時に行うことができる。また、物理量センサ（１０）ごとにモールド樹脂（３０）を形成しなくて済むため、半導体装置の製造の低コスト化を図ることができる。
【０００９】
請求項２に記載の発明では、実装工程では、第１ウェハ（５０）のダイシングライン（５３）に沿って第１ウェハ（５０）に溝（２６）を形成し、封止工程では、第１ウェハ（５０）の表面（５１）および溝（２６）内にモールド樹脂（３０）を形成し、カット工程では、溝（２６）の壁面にモールド樹脂（３０）が残されるようにダイシングライン（５３）に沿って第１ウェハ（５０）およびモールド樹脂（３０）をダイシングカットすることを特徴とする。
【００１０】
これによると、半導体装置の側面に露出する回路チップ（２０）の一面（２１）とモールド樹脂（３０）との境界部をモールド樹脂（３０）により覆うので、該境界部をモールド樹脂（３０）により保護することができる。
【００１１】
請求項３に記載の発明では、回路チップ（２０）の一面（２１）とは反対側の他面（２２）には、信号処理回路部（２３）に電気的に接続された配線部を有する下部チップ（７０）が積層されており、実装工程は、配線部が複数形成された第２ウェハを用意する工程と、第２ウェハを第１ウェハ（５０）の裏面（５２）に積層することにより、信号処理回路部（２３）と配線部とをそれぞれ電気的に接続する工程とを含んでおり、カット工程では、第２ウェハ、第１ウェハ（５０）、およびモールド樹脂（３０）を回路チップ（２０）および下部チップ（７０）ごとにダイシングカットすることを特徴とする。
【００１２】
これによると、回路チップ（２０）を物理量センサ（１０）と下部チップ（７０）とのインターポーザとすることができ、外部に対する半導体装置の接続信頼性を向上させることができる。
【００１３】
請求項４に記載の発明では、物理量センサ（１０）が複数形成された第１ウェハを用意する工程と、回路チップ（２０）を用意する工程と、物理量センサ（１０）と信号処理回路部（２３）とが電気的に接続されるように、第１ウェハの表面に回路チップ（２０）を複数実装する実装工程と、実装工程後、第１ウェハの表面にモールド樹脂（３０）を形成することにより、回路チップ（２０）それぞれを物理量センサ（１０）のウェハレベルでモールド樹脂（３０）により封止する封止工程と、封止工程後、第１ウェハおよびモールド樹脂（３０）を物理量センサ（１０）ごとにダイシングカットするカット工程とを含んでいることを特徴とする。
【００１４】
これによると、モールド樹脂（３０）による回路チップ（２０）の封止を物理量センサ（１０）のウェハレベルで行っているので、複数の回路チップ（２０）に対してモールド樹脂（３０）の形成を同時に行うことができる。また、回路チップ（２０）ごとにモールド樹脂（３０）を形成しなくて済むため、半導体装置の製造の低コスト化を図ることができる。
【００１５】
請求項５に記載の発明では、実装工程では、第１ウェハのダイシングラインに沿って第１ウェハに溝（１８）を形成し、封止工程では、第１ウェハの表面および溝（１８）内にモールド樹脂（３０）を形成し、カット工程では、溝（１８）の壁面にモールド樹脂（３０）が残されるようにダイシングラインに沿って第１ウェハおよびモールド樹脂（３０）をダイシングカットすることを特徴とする。
【００１６】
これによると、半導体装置の側面に露出する物理量センサ（１０）とモールド樹脂（３０）との境界部をモールド樹脂（３０）により覆うので、該境界部をモールド樹脂（３０）により保護することができる。
【００１７】
請求項６に記載の発明では、物理量センサ（１０）の一面（１０ａ）とは反対側の他面（１０ｂ）には、物理量センサ（１０）に電気的に接続された配線部を有する下部チップ（７０）が積層されており、実装工程は、配線部が複数形成された第２ウェハを用意する工程と、第２ウェハを第１ウェハの裏面に積層することにより、物理量センサ（１０）と配線部とをそれぞれ電気的に接続する工程とを含んでおり、カット工程では、第２ウェハ、第１ウェハ、およびモールド樹脂（３０）を物理量センサ（１０）および下部チップ（７０）ごとにダイシングカットすることを特徴とする。
【００１８】
これによると、物理量センサ（１０）を回路チップ（２０）と下部チップ（７０）とのインターポーザとすることができ、外部に対する半導体装置の接続信頼性を向上させることができる。
【００１９】
請求項７に記載の発明では、信号処理回路部（２３）が複数形成された第１ウェハ（５０）を用意し、物理量センサ（１０）を用意し、物理量センサ（１０）と信号処理回路部（２３）とが電気的に接続されるように第１ウェハ（５０）の表面（５１）に物理量センサ（１０）を複数実装し、この後、第１ウェハ（５０）の表面（５１）にモールド樹脂（３０）を形成することにより、物理量センサ（１０）それぞれを回路チップ（２０）のウェハレベルでモールド樹脂（３０）により封止し、さらに、第１ウェハ（５０）およびモールド樹脂（３０）を回路チップ（２０）ごとにダイシングカットしたことにより得られたものであることを特徴とする。
【００２０】
これによると、モールド樹脂（３０）による物理量センサ（１０）の封止が回路チップ（２０）のウェハレベルで行われているため、物理量センサ（１０）ごとにモールド樹脂（３０）の形成を行わなくても良い。したがって、半導体装置の低コスト化を図ることができる。
【００２１】
請求項８に記載の発明では、物理量センサ（１０）が複数形成された第１ウェハを用意し、回路チップ（２０）を用意し、物理量センサ（１０）と信号処理回路部（２３）とが電気的に接続されるように、第１ウェハの表面に回路チップ（２０）を複数実装し、この後、第１ウェハの表面にモールド樹脂（３０）を形成することにより、回路チップ（２０）それぞれを物理量センサ（１０）のウェハレベルでモールド樹脂（３０）により封止し、さらに、第１ウェハおよびモールド樹脂（３０）を物理量センサ（１０）ごとにダイシングカットしたことにより得られたものであることを特徴とする。
【００２２】
これによると、モールド樹脂（３０）による回路チップ（２０）の封止が物理量センサ（１０）のウェハレベルで行われているため、回路チップ（２０）ごとにモールド樹脂（３０）の形成を行わなくても良い。したがって、半導体装置の低コスト化を図ることができる。
【００２３】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】（ａ）はセンサ部の平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図である。
【図３】加速度センサの等価回路を示した図である。
【図４】半導体装置の製造工程を示した図である。
【図５】本発明の第２実施形態に係る半導体装置の断面図である。
【図６】本発明の第３実施形態に係る半導体装置の断面図である。
【図７】本発明の第４実施形態に係る半導体装置の断面図である。
【図８】他の実施形態における半導体装置の断面図である。
【図９】他の実施形態における半導体装置の断面図である。
【図１０】他の実施形態における半導体装置の断面図である。
【図１１】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２６】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、物理量センサ１０と、回路チップ２０と、モールド樹脂３０とを備えて構成されている。
【００２７】
物理量センサ１０は、物理量を検出するセンサであり、例えばＭＥＭＳ技術によって形成されたものである。本実施形態では、物理量センサ１０は、加速度を検出するように構成されている。
【００２８】
具体的に、物理量センサ１０は、センサ部１１とキャップ部１２とが積層されて構成されている。センサ部１１は、加速度を検出するセンシング部を備えたものであり、支持基板１３ａと半導体層１３ｂとにより犠牲層１３ｃが挟み込まれたＳＯＩ基板１３により構成されたものである。また、キャップ部１２は、シリコン基板１２ａと絶縁膜１２ｂとにより構成されている。そして、キャップ部１２の絶縁膜１２ｂがセンサ部１１の半導体層１３ｂに接合され、センサ部１１とキャップ部１２とが一体化されている。
【００２９】
支持基板１３ａおよび半導体層１３ｂとして、例えばＮ型の単結晶シリコンが採用される。また、犠牲層１３ｃとして例えばＳｉＯ２が採用される。
【００３０】
図２（ａ）はセンサ部１１の平面図、図２（ｂ）は図２（ａ）のＡ−Ａ断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ断面図である。以下、図２を参照して、センサ部１１の構造について説明する。
【００３１】
半導体層１３ｂは、可動部１４と、固定部１５と、および周辺部１６とを有するものである。これら可動部１４、固定部１５、および周辺部１６は、半導体層１３ｂを貫通した開口部１７により構成されている。つまり、半導体層１３ｂは開口部１７が形成されていることにより、可動部１４、固定部１５、および周辺部１６にそれぞれ画定されている。そして、可動部１４および固定部１５により加速度を検出するためのセンシング部が構成されている。
【００３２】
可動部１４は、アンカー部１４ａ、錘部１４ｂ、可動電極１４ｃ、および梁部１４ｄを備えて構成されている。
【００３３】
アンカー部１４ａは、支持基板１３ａに対して錘部１４ｂを浮かせて支持するためのものである。このアンカー部１４ａはブロック状をなしており、犠牲層１３ｃの上に２箇所設けられている。
【００３４】
錘部１４ｂは、半導体装置に加速度が印加されたときに各アンカー部１４ａに対して可動電極１４ｃを移動させる錘として機能するものであり、細長状をなしている。
【００３５】
可動電極１４ｃは、錘部１４ｂの長手方向に対して直角方向に延設され、複数本が設けられることで櫛歯状に配置されている。各可動電極１４ｃの間隔は、一定間隔とされており、各可動電極１４ｃの幅、長さも一定とされている。
【００３６】
梁部１４ｄは、アンカー部１４ａと錘部１４ｂとを連結するものである。この梁部１４ｄは、平行な２本の梁がその両端で連結された矩形枠状をなしており、２本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部１４ｄにより、錘部１４ｂがアンカー部１４ａに一体に連結されて支持されている。本実施形態では、２つの梁部１４ｄがアンカー部１４ａと錘部１４ｂとをそれぞれ連結している。
【００３７】
そして、梁部１４ｄ、錘部１４ｂ、および可動電極１４ｃの下部の犠牲層１３ｃ、すなわち図２（ａ）に示される破線で囲まれた領域１４ｅの犠牲層１３ｃが部分的に除去され、梁部１４ｄ、錘部１４ｂ、および可動電極１４ｃは支持基板１３ａの上に一定の間隔で浮遊した状態になっている。
【００３８】
一方、固定部１５は、可動部１４を構成する細長状の錘部１４ｂの長辺と対向するように配置されている。したがって、２つの固定部１５が錘部１４ｂを挟むように配置されている。このような固定部１５は、配線部１５ａと固定電極１５ｂとを備えて構成されている。
【００３９】
配線部１５ａは、固定電極１５ｂと外部とを電気的に接続するための配線として機能する部位である。また、固定電極１５ｂは、配線部１５ａのうちの錘部１４ｂと対向する辺から直角方向に延設され、配線部１５ａに複数本ずつ備えられることで櫛歯状に配置されている。各固定電極１５ｂの間隔は、一定間隔とされており、各固定電極１５ｂの幅、長さも一定とされている。
【００４０】
上述のように、図２（ａ）に示された領域１４ｅの犠牲層１３ｃが取り除かれているので、配線部１５ａは犠牲層１３ｃを介して支持基板１３ａに固定されている一方、固定電極１５ｂは支持基板１３ａに対して浮いた状態になっている。
【００４１】
そして、各固定電極１５ｂが各可動電極１４ｃに対向配置され、各固定電極１５ｂと各可動電極１４ｃとの間にコンデンサが形成されている。つまり、可動部１４および固定部１５は、可動電極１４ｃと固定電極１５ｂとの間に形成される容量に基づいて物理量を検出するように構成されている。このため、支持基板１３ａの平面方向であって錘部１４ｂの長手方向に加速度が印加されたときに、該コンデンサの容量値の変化に基づいてその加速度を検出することが可能になっている。
【００４２】
周辺部１６は、可動部１４や固定部１５の周囲に配置されたものである。本実施形態では、可動部１４および固定部１５を一周して囲むように形成されている。
【００４３】
上記の半導体装置の構成において、２つのアンカー部１４ａのうちの一方には可動部用パッド１４ｆが設けられている。また、各固定部１５の各配線部１５ａには固定部用パッド１５ｃがそれぞれ設けられている。例えば、アンカー部１４ａや配線部１５ａには所定電位が印加される。このようなパッド１４ｆ、１５ｃとしては、例えばＡｌが採用される。
【００４４】
次に、キャップ部１２について説明する。キャップ部１２は、開口部１７への水や異物の混入等を防止するものである。また、キャップ部１２は、センサ部１１との間に密閉した空間を形成する役割も果たす。
【００４５】
このため、シリコン基板１２ａは、図１に示されるように、該シリコン基板１２ａのうちセンサ部１１の可動電極１４ｃや固定電極１５ｂ等と対向する位置に凹部１２ｃを有している。この凹部１２ｃは、キャップ部１２がセンサ部１１に貼り合わされたときに、可動電極１４ｃや固定電極１５ｂ等がキャップ部１２に接触しないようにするためのものである。
【００４６】
絶縁膜１２ｂは、シリコン基板１２ａにおいてセンサ部１１と対向する面に形成されている。この絶縁膜１２ｂはセンサ部１１とシリコン基板１２ａとを絶縁するためのものである。
【００４７】
また、キャップ部１２は、該キャップ部１２をセンサ部１１とキャップ部１２との積層方向に貫通する複数の貫通電極部１２ｄを有している。各貫通電極部１２ｄは、シリコン基板１２ａおよび絶縁膜１２ｂを貫通する孔部と、この孔部の壁面に形成された絶縁膜と、この絶縁膜の上に埋め込まれた貫通電極とにより構成されている。各貫通電極部１２ｄはキャップ部１２においてセンサ部１１の各パッド１４ｆ、１５ｃの位置に対応して設けられている。
【００４８】
そして、シリコン基板１２ａのうち絶縁膜１２ｂが形成された面とは反対側の面に位置する貫通電極部１２ｄの上にバンプ１２ｅがそれぞれ形成されている。このバンプ１２ｅを介して物理量センサ１０と外部とが電気的に接続される。なお、図１では物理量センサ１０を模式的に示しているが、実際にはシリコン基板１２ａのうち絶縁膜１２ｂが形成された面とは反対側の面にも図示しない絶縁膜が形成されており、バンプ１２ｅはこの絶縁膜から露出した貫通電極部１２ｄの上に形成されている。
【００４９】
回路チップ２０は、物理量センサ１０から入力した信号を処理する板状のであり、物理量センサ１０よりも大きい一面２１とこの一面２１の反対側の他面２２を有している。このような回路チップ２０の材料として、シリコン基板、ＳｉＣ基板、化合物半導体により構成された基板等が用いられる。
【００５０】
また、回路チップ２０は、物理量センサ１０に電気的に接続された信号処理回路部２３を備えている。信号処理回路部２３は、出力補正回路、スイッチドキャパシタ回路、通信回路、ＥＥＰＲＯＭ等の回路により構成された信号処理回路群である。これら各回路等により、加速度に相当する信号が処理される。
【００５１】
さらに、回路チップ２０は、該回路チップ２０の一面２１と他面２２とを貫通する貫通電極部２４を複数備えている。各貫通電極部２４は、回路チップ２０を貫通する孔部と、孔部の壁面に形成された絶縁膜と、この絶縁膜の上に埋め込まれた貫通電極とにより構成されている。回路チップ２０に形成された貫通電極部１２ｄは、回路チップ２０の内部で信号処理回路部２３に電気的に接続されている。
【００５２】
回路チップ２０の一面２１には図示しない配線パターンやパッドが形成されている。そして、回路チップ２０の一面２１の図示しないパッドに物理量センサ１０が実装されている。つまり、物理量センサ１０のバンプ１２ｅが回路チップ２０の一面２１の図示しないパッドに接合されている。これにより、物理量センサ１０が図示しない配線パターンや貫通電極部２４を介して信号処理回路部２３に電気的に接続されている。
【００５３】
回路チップ２０の他面２２に位置する各貫通電極部２４の上にバンプ２５がそれぞれ形成されている。このバンプ２５を介して信号処理回路部２３と外部とが電気的に接続される。
【００５４】
また、センサ部１１とキャップ部１２とが積層されたことにより、凹部１２ｃとセンサ部１１との間にキャビティが構成されている。このキャビティに可動部１４等のセンシング部が気密封止されている。キャビティは、例えば真空または所定の気圧に設定されている。
【００５５】
上記のように物理量センサ１０と回路チップ２０とが電気的に接続されたことにより、加速度センサの回路が構成される。図３は、加速度センサの等価回路を示した図である。
【００５６】
図３に示されるように、可動電極１４ｃと固定電極１５ｂとが対向配置された第１コンデンサ４０および第２コンデンサ４１が直列に接続され、各コンデンサ４０、４１における差動容量の変化が出力されるようになっている。ここで、第１コンデンサ４０の容量をＣＳ１、第２コンデンサ４１の容量をＣＳ２とすると、各コンデンサ４０、４１の差動容量の変化（ＣＳ１−ＣＳ２）が、スイッチドキャパシタ回路４２に入力される。
【００５７】
スイッチドキャパシタ回路４２は、上述のように信号処理回路部２３に備えられた回路であり、各コンデンサ４０、４１の出力、すなわち差動容量の変化を電圧に変換するものである。このようなスイッチドキャパシタ回路４２は、オペアンプ４３と、容量がＣｆであるコンデンサ４４と、スイッチ４５とを有している。
【００５８】
オペアンプ４３の反転入力端子には各コンデンサ４０、４１に共通の可動電極１４ｃが接続されており、オペアンプ４３の反転入力端子と出力端子との間にコンデンサ４４およびスイッチ４５が並列に接続されている。
【００５９】
各コンデンサ４０、４１の各固定電極１５ｂに位相差が１８０°の矩形波電圧Ｖｃｃがそれぞれ周期的に印加され、スイッチドキャパシタ回路４２の非反転入力端子に基準電圧（Ｖｃｃ／２）が入力され、スイッチ４５が所定のタイミングで開閉される。そして、物理量センサ１０において錘部１４ｂの長手方向に加速度が加わり、各コンデンサ４０、４１の可動電極１４ｃの変位に応じた差動容量変化ＣＳ１−ＣＳ２がスイッチドキャパシタ回路４２に入力されると、スイッチドキャパシタ回路４２から（ＣＳ１−ＣＳ２）・Ｖｃｃ／Ｃｆに相当する信号が出力される。
【００６０】
なお、図３では、信号処理回路部２３のうちのスイッチドキャパシタ回路４２のみを示している。したがって、スイッチドキャパシタ回路４２の出力は他の回路にて処理されるようになっている。
【００６１】
図１に示されるモールド樹脂３０は、回路チップ２０の一面２１に実装された物理量センサ１０を封止するものである。本実施形態では、モールド樹脂３０は、物理量センサ１０全体を包み込むように回路チップ２０の一面２１に形成されている。モールド樹脂３０の材料として、例えばエポキシ系樹脂が用いられる。
【００６２】
また、上記の回路チップ２０には、該回路チップ２０の一面２１と側面とにより構成された角部が他面２２側に凹んだ溝２６が形成されている。したがって、この溝２６内にもモールド樹脂３０が埋められている。
【００６３】
これにより、半導体装置の側面に露出する回路チップ２０の一面２１とモールド樹脂３０との境界部がモールド樹脂３０により覆われるので、該境界部がモールド樹脂３０により保護される。以上が、本実施形態に係る半導体装置の全体構成である。
【００６４】
次に、図１に示される半導体装置の製造方法について、図４を参照して説明する。図４は、半導体装置の製造工程図を示したものである。
【００６５】
半導体装置を製造するべく、まず、物理量センサ１０を用意する。具体的には、まず、支持基板１３ａと半導体層１３ｂとで犠牲層１３ｃを挟み込んだウェハ状のＳＯＩ基板１３を用意する。そして、半導体層１３ｂの上にマスクを形成し、該マスクのうち可動部１４等の構造に対応させてマスクをパターニングする。この後、マスクから露出した半導体層１３ｂを例えばＲＩＥ方式によりエッチングし、マスクを除去する。これにより、半導体層１３ｂに各センシング部に対応した複数の開口部１７を形成する。
【００６６】
続いて、開口部１７を介して所定の領域１４ｅ内の犠牲層１３ｃを犠牲層エッチング等により除去する。これにより、支持基板１３ａから錘部１４ｂ等をリリースし、センシング部を形成する。このようして、ＳＯＩ基板１３に複数のセンサ部１１を形成する。
【００６７】
一方、ウェハ状のシリコン基板１２ａを用意し、シリコン基板１２ａのうちセンサ部１１と対向する面にキャビティ形成用のマスクを形成する。そして、ドライエッチングやウェットエッチングにより、シリコン基板１２ａに複数の凹部１２ｃを形成する。この後、シリコン基板１２ａのうちセンサ部１１に接合される面にＣＶＤ法等により絶縁膜１２ｂを形成する。
【００６８】
そして、ウェハ状のＳＯＩ基板１３と、絶縁膜１２ｂが形成されたシリコン基板１２ａとを接合した積層体を形成し、各センシング部をキャビティにそれぞれ気密封止する。この後、シリコン基板１２ａおよび絶縁膜１２ｂにこれらを貫通する孔部を設け、該孔部の壁面に絶縁膜を形成し、該絶縁膜の上に貫通電極を埋め込むことにより貫通電極部１２ｄを形成する。また、貫通電極部１２ｄの上にバンプ１２ｅを形成する。そして、積層体を物理量センサ１０ごとに切断する。こうして、物理量センサ１０が完成する。
【００６９】
また、例えばシリコンで形成された回路チップ用ウェハ５０を用意し、半導体プロセスにより回路チップ用ウェハ５０の表面５１側に複数の信号処理回路部２３を形成する。さらに、回路チップ用ウェハ５０の表面５１と裏面５２とを貫通する孔部を設け、この孔部の壁面に絶縁膜を形成し、さらに絶縁膜の上に貫通電極を形成することにより各信号処理回路部２３に電気的に接続される貫通電極部２４を形成する。そして、回路チップ用ウェハ５０の表面５１に貫通電極部２４に接続される配線パターンやパッドを形成し、回路チップ用ウェハ５０の裏面５２において貫通電極部２４の上にバンプ２５を形成する。
【００７０】
続いて、図４（ａ）に示す工程では、実装工程を行う。具体的には、物理量センサ１０と信号処理回路部２３とが電気的に接続されるように、回路チップ用ウェハ５０の表面５１に物理量センサ１０を複数実装する。この場合、物理量センサ１０のバンプ１２ｅを回路チップ用ウェハ５０の表面５１のパッドに接合することにより、物理量センサ１０と信号処理回路部２３とを電気的に接続する。
【００７１】
図４（ｂ）に示す工程では、回路チップ用ウェハ５０に対して、太めのダイシングブレード６０を用いて回路チップ用ウェハ５０のダイシングライン５３に沿って回路チップ用ウェハ５０に溝２６を形成する。
【００７２】
図４（ｃ）に示す工程では、封止工程を行う。すなわち、回路チップ用ウェハ５０の表面５１にモールド樹脂３０を形成することにより、物理量センサ１０それぞれを回路チップ２０のウェハレベルでモールド樹脂３０により封止する。本工程では、回路チップ用ウェハ５０の表面５１および溝２６内にモールド樹脂３０を形成する。この場合、溝２６内に空間が残されるように溝２６の壁面のみにモールド樹脂３０を形成しても良いし、モールド樹脂３０で溝２６を埋めても良い。
【００７３】
図４（ｄ）に示す工程では、カット工程を行う。図４（ｃ）に示す工程で用いられたダイシングブレード６０よりも細いダイシングブレード６１を用いて、回路チップ用ウェハ５０のダイシングライン５３に沿って回路チップ用ウェハ５０およびモールド樹脂３０を回路チップ２０ごとにダイシングカットする。ここで、溝２６の壁面にモールド樹脂３０が残されるようにダイシングライン５３に沿って回路チップ用ウェハ５０およびモールド樹脂３０をダイシングカットする。こうして、図１に示される半導体装置が完成する。
【００７４】
以上説明したように、本実施形態では、信号処理回路部２３が複数形成された回路チップ用ウェハ５０に複数の物理量センサ１０を実装し、回路チップ２０のウェハレベルで各物理量センサ１０をモールド樹脂３０で封止することが特徴となっている。
【００７５】
このように、モールド樹脂３０による物理量センサ１０の封止を回路チップ２０のウェハレベルで行っているので、回路チップ用ウェハ５０をダイシングカットした後に、個々の回路チップ２０ごとにモールド樹脂３０の成形を行う必要が無くなる。つまり、複数の物理量センサ１０に対してモールド樹脂３０の形成を同時に行うことができる。
【００７６】
また、１枚の回路チップ用ウェハ５０でまとめて封止工程を行うことができ、物理量センサ１０ごとにモールド樹脂３０を形成しなくて済むため、半導体装置を製造するための工程数が減る。したがって、半導体装置の製造の低コスト化を図ることができる。
【００７７】
そして、物理量センサ１０が実装された回路チップ２０を１つ１つ成形型に設置してモールド樹脂３０を形成するという方法では無くなるので、成形型に設置する際に必要な回路チップ２０のサイズよりも回路チップ２０のサイズを小さくすることができる。したがって、半導体装置の平面サイズを小さくすることができ、半導体装置の小型化を図ることができる。
【００７８】
さらに、本実施形態では、回路チップ用ウェハ５０に溝２６を形成し、この溝２６内にもモールド樹脂３０を形成していることが特徴となっている。これにより、半導体装置の側面に露出する回路チップ２０の一面２１とモールド樹脂３０との境界部がモールド樹脂３０により覆われる。このように、該境界部をモールド樹脂３０により保護することができるので、モールド樹脂３０が回路チップ２０の一面２１から剥がれにくくなるようにすることができる。
【００７９】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、可動部１４が特許請求の範囲の変位部に対応し、回路チップ用ウェハ５０が特許請求の範囲の第１ウェハに対応する。 
【００８０】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図５は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、回路チップ２０の他面２２側に積層された下部チップ７０を備えている。
【００８１】
下部チップ７０は、内部に図示しない配線部を備えている。この配線部は、回路チップ２０のバンプ２５を介して信号処理回路部２３に電気的に接続されている。また、下部チップ７０は、回路チップ２０に接合された面とは反対側の面にバンプ７１を有している。このバンプ７１を介して半導体装置と外部とが電気的に接続される。下部チップ７０の材料としては、例えばセラミック基板やシリコン基板等が採用される。
【００８２】
このように回路チップ２０の他面２２に下部チップ７０を積層したことにより、回路チップ２０をインターポーザとする構造とすることができる。したがって、外部に対する半導体装置の接続信頼性を向上させることができる。特に、下部チップ７０としてセラミック基板を用いた場合には、回路チップ２０よりも下部チップ７０の線膨張係数が小さいため、外部に対する電気接続の信頼性がさらに向上する。
【００８３】
上記の構造は、図４（ａ）に示す実装工程において、配線部およびバンプ７１が複数形成された下部チップ用ウェハを用意し、この下部チップ用ウェハを回路チップ用ウェハ５０の裏面５２に積層することにより、信号処理回路部２３と配線部とをそれぞれ電気的に接続する。なお、回路チップ用ウェハ５０に下部チップ用ウェハを積層する工程は、物理量センサ１０を回路チップ用ウェハ５０に実装する前でも後でもどちらも良い。
【００８４】
また、図４（ｄ）に示すカット工程において、下部チップ用ウェハ、回路チップ用ウェハ５０、およびモールド樹脂３０を回路チップ２０および下部チップ７０ごとにダイシングカットする。これにより、図５に示された半導体装置が得られる。
【００８５】
以上のように、回路チップ２０に下部チップ７０を積層した構造を得る場合にも、回路チップ用ウェハ５０に下部チップ用ウェハを積層し、回路チップ２０および下部チップ７０のウェハレベルで物理量センサ１０を封止することができる。
【００８６】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、下部チップ用ウェハが特許請求の範囲の第２ウェハに対応する。
【００８７】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。上記各実施形態では、回路チップ２０の平面サイズが物理量センサ１０の平面サイズよりも大きいものについて説明したが、本実施形態では回路チップ２０の平面サイズが物理量センサ１０の平面サイズよりも小さい構造になっていることが特徴となっている。
【００８８】
図６は、本実施形態に係る半導体装置の断面図である。この図に示されるように、物理量センサ１０の平面サイズが回路チップ２０の平面サイズよりも大きくなっている。
【００８９】
物理量センサ１０の構成および回路チップ２０の構成は第１実施形態で示されたものと同じである。なお、本実施形態では回路チップ２０に溝２６は形成されていない。
【００９０】
物理量センサ１０において、支持基板１３ａのうちキャップ部１２側の面とは反対側の面を物理量センサ１０の一面１０ａとすると、該一面１０ａには図示しない配線パターンやパッドが形成されている。そして、回路チップ２０が物理量センサ１０の一面１０ａに実装されている。すなわち、回路チップ２０のバンプ２５が物理量センサ１０の一面１０ａのパッドに接合されている。
【００９１】
なお、物理量センサ１０には支持基板１３ａおよび犠牲層１３ｃを貫通した図示しない貫通電極が設けられており、該貫通電極を介して物理量センサ１０と信号処理回路部２３とが電気的に接続されている。
【００９２】
また、モールド樹脂３０が回路チップ２０を封止するように物理量センサ１０の一面１０ａに形成されている。そして、支持基板１３ａには、該支持基板１３ａのうち犠牲層１３ｃが形成された面とは反対側の面が犠牲層１３ｃ側に凹んだ溝１８が形成されており、この溝２６内にもモールド樹脂３０が埋められている。これにより、半導体装置の側面に露出する物理量センサ１０とモールド樹脂３０との境界部がモールド樹脂３０により覆われ、該境界部がモールド樹脂３０により保護されている。
【００９３】
上記構造を有する半導体装置は、以下のように製造することができる。まず、物理量センサ１０が複数形成されたセンサ用ウェハを用意する。すなわち、第１実施形態では積層体を切断して個々の物理量センサ１０を用意したが、本実施形態ではセンサ用ウェハの状態としておく。
【００９４】
一方、第１実施形態と同様に回路チップ用ウェハ５０に複数の信号処理回路部２３を形成し、この回路チップ用ウェハ５０を切断することにより個々の回路チップ２０を用意する。
【００９５】
次に、図４（ａ）に示す工程と同様に、実装工程を行う。すなわち、物理量センサ１０と回路チップ２０の信号処理回路部２３とが電気的に接続されるように、センサ用ウェハの表面つまり物理量センサ１０の一面１０ａに回路チップ２０を複数実装する。
【００９６】
続いて、図４（ｂ）に示す工程と同様に、センサ用ウェハに対して、ダイシングブレード６０を用いてセンサ用ウェハのダイシングラインに沿ってセンサ用ウェハに溝１８を形成する。
【００９７】
この後、図４（ｃ）に示す工程と同様に、センサ用ウェハの表面にモールド樹脂３０を形成することにより、回路チップ２０それぞれを物理量センサ１０のウェハレベルでモールド樹脂３０により封止する封止工程を行う。この場合、溝１８内にもモールド樹脂３０を形成する。
【００９８】
そして、図４（ｄ）に示す工程と同様に、ダイシングブレード６１を用いて、センサ用ウェハのダイシングラインに沿ってセンサ用ウェハおよびモールド樹脂３０を物理量センサ１０ごとにダイシングカットするカット工程を行う。この場合、溝１８の壁面にモールド樹脂３０が残されるようにダイシングカットする。こうして、図６に示される半導体装置が完成する。
【００９９】
以上説明したように、物理量センサ１０と回路チップ２０との平面サイズの大小関係が第１実施形態の場合と逆転していても、物理量センサ１０のウェハレベルでモールド樹脂３０による回路チップ２０の封止を行うことができる。これにより、複数の回路チップ２０に対してモールド樹脂３０の形成を同時に行うことができる。
【０１００】
また、回路チップ２０ごとにモールド樹脂３０を形成しなくて済むため、半導体装置を製造するための工程数が減るので、半導体装置の製造の低コスト化を図ることができる。
【０１０１】
さらに、回路チップ２０が実装された物理量センサ１０を１つ１つ成形型に設置する必要がなくなるので、成形型に設置する際に必要な物理量センサ１０の平面サイズよりも物理量センサ１０の平面サイズを小さくすることができ、ひいては半導体装置の小型化を図ることができる。
【０１０２】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、センサ用ウェハが特許請求の範囲の第１ウェハに対応する。
【０１０３】
（第４実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。図７は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、物理量センサ１０の一面１０ａとは反対側の他面１０ｂに積層された下部チップ７０を備えている。下部チップ７０は、第２実施形態で示されたものと同じものである。
【０１０４】
本実施形態では、物理量センサ１０のバンプ１２ｅが下部チップ７０に接合されている。これにより、物理量センサ１０や信号処理回路部２３が下部チップ７０の配線部およびバンプ７１を介して外部と電気的に接続される。
【０１０５】
上記の構造は、実装工程において下部チップ用ウェハを用意し、この下部チップ用ウェハをセンサ用ウェハの裏面に積層することにより、物理量センサ１０と配線部とをそれぞれ電気的に接続する。
【０１０６】
また、図４（ｄ）に示すカット工程において、下部チップ用ウェハ、センサ用ウェハ、およびモールド樹脂３０を物理量センサ１０および下部チップ７０ごとにダイシングカットする。これにより、図７に示された半導体装置が得られる。
【０１０７】
以上説明したように、物理量センサ１０の他面２２に下部チップ７０を積層した構造とすることもできる。これにより、物理量センサ１０をインターポーザとした構造を実現できると共に、下部チップ７０による外部に対する半導体装置の接続信頼性を向上させることができる。
【０１０８】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、下部チップ用ウェハが特許請求の範囲の第２ウェハに対応する。
【０１０９】
（他の実施形態）
上記各実施形態で示された物理量センサ１０や回路チップ２０の構成は一例であり、他の構成であっても良い。
【０１１０】
上記各実施形態では、回路チップ用ウェハ５０やセンサ用ウェハに対して溝１８、２６を形成し、この後、カット工程で切断するという２段階の切断を行っていた。しかしながら、回路チップ用ウェハ５０やセンサ用ウェハに溝１８、２６を形成せずに、１回の切断により半導体装置を製造する方法でも良い。
【０１１１】
このように、回路チップ用ウェハ５０やセンサ用ウェハに溝１８、２６を形成しない場合には、例えば図８に示された断面構造となる。図８（ａ）は回路チップ２０よりも物理量センサ１０の平面サイズが小さい構造を示しており、図８（ｂ）は物理量センサ１０よりも回路チップ２０の平面サイズが小さい構造を示している。
【０１１２】
また、図９に示されるように、複数の回路チップ２０を積層することもできる。この場合、積層する回路チップ２０の数は図９に示されるように２つに限定されるわけではなく、３つ以上が積層されていても良い。もちろん、物理量センサ１０の平面サイズが回路チップ２０よりも小さい場合には、物理量センサ１０を複数積層した構造とすることもできる。なお、図９では物理量センサ１０に溝１８が形成されていない構造が示されているが、該溝１８が形成された構造においても回路チップ２０を複数積層することができる。このことは、物理量センサ１０の平面サイズが回路チップ２０よりも小さい構造についても言える。
【０１１３】
上記各実施形態で示された物理量センサ１０や回路チップ２０の構造は一例を示すものであって、他の構造でも構わない。例えば、図１０（ａ）に示されるように、回路チップ２０に貫通電極部２４を設けずに図示しない配線構造およびバンプ２５を介して信号処理回路部２３と物理量センサ１０とを電気的に接続する構造でも良い。
【０１１４】
また、図１０（ｂ）に示されるように、回路チップ２０の一面２１が露出するように回路チップ２０をモールド樹脂３０で封止しても良い。この場合、物理量センサ１０には支持基板１３ａ側に貫通電極部１２ｄを設け、この貫通電極部１２ｄを物理量センサ１０の一面１０ａに形成した図示しない配線パターンを介して回路チップ２０の貫通電極部２４や信号処理回路部２３に電気的に接続することもできる。さらに、半導体装置において回路チップ２０の一面２１が露出した面に図示しない配線パターンおよびバンプ２７を形成し、このバンプ２７を介して物理量センサ１０と外部とを電気的に接続することもできる。なお、図１０では物理量センサ１０に溝１８が形成されていない構造が示されているが、図１０に示された構造は物理量センサ１０に溝１８が形成された構造にも適用することができる。
【０１１５】
上記各実施形態では、物理量センサ１０は、該物理量センサ１０の平面方向（Ｘ軸方向）に平行な方向の加速度を検出するように構成されているが、該平面方向に垂直な方向（Ｚ軸方向）の加速度を検出するように構成されていても良い。
【０１１６】
また、物理量センサ１０は加速度の他、角速度や圧力等の異なる物理量を検出するものでも良い。
【０１１７】
図１１は、物理量センサ１０を圧力センサとして構成したものを備えた半導体装置の断面図である。物理量センサ１０はダイヤフラム１９ａを有し、該ダイヤフラム１９ａが凹部１９ｂを有する支持基板１９ｃに接合されている。凹部１９ｂによって形成された空間１９ｄは例えば真空室になっている。ダイヤフラム１９ａは、圧力印加に応じて抵抗値が変化するゲージ１９ｅを備えている。また、支持基板１９ｃにはゲージ１９ｅに電気的に接続された貫通電極部１９ｆが形成されている。貫通電極部１９ｆはバンプ１９ｇを介して回路チップ２０の一面２１に接合されている。そして、ダイヤフラム１９ａのうち圧力受圧面がモールド樹脂３０から露出するようにモールド樹脂３０により封止されている。このような構造により、物理量センサ１０により圧力媒体の圧力を検出することができる。なお、ダイヤフラム１９ａが特許請求の範囲の変位部に対応する。すなわち、物理量センサ１０はダイヤフラム１９ａに物理量である圧力が印加されたとき、ダイヤフラム１９ａの変位量に基づいて圧力を検出する構成となっている。
【０１１８】
また、物理量センサ１０としてＣＭＯＳイメージセンサ等の光学デバイスを備えた構造とすることもできる。この場合、モールド樹脂３０として、光学デバイスで用いられる所定の波長を透過するものを用いる。したがって、エポキシ系樹脂等の透明なモールド樹脂３０が用いられることもある。
【０１１９】
上記各実施形態では、回路チップ２０に形成された信号処理回路部２３は物理量センサ１０から入力した信号を処理するように構成されたものであるが、信号処理回路部２３は単なる配線構造でも良い。
【符号の説明】
【０１２０】
１０    物理量センサ
１０ａ  物理量センサの一面
１０ｂ  物理量センサの他面
１４    可動部
１８    物理量センサの溝
１９ａ  ダイヤフラム
２０    回路チップ
２１    回路チップの一面
２２    回路チップの他面
２３    信号処理回路部
２６    回路チップの溝
３０    モールド樹脂
５０    回路チップ用ウェハ
５１    回路チップ用ウェハの表面
５２    回路チップ用ウェハの裏面
５３    ダイシングライン
７０    下部チップ
【図１】
2010251365.tif 000003
【図２】
2010251365.tif 000004
【図３】
2010251365.tif 000005
【図４】
2010251365.tif 000006
【図５】
2010251365.tif 000007
【図６】
2010251365.tif 000008
【図７】
2010251365.tif 000009
【図８】
2010251365.tif 000010
【図９】
2010251365.tif 000011
【図１０】
2010251365.tif 000012
【図１１】
2010251365.tif 000013