(57)【要約】【課題】撮像装置において、画質の劣化を招いたり、シャッタチャンスを逃すなどの副作用を伴わないで、先幕電子シャッタの走査タイミングを幕シャッタの走行特性に合わせることができる撮像装置、固体撮像素子を提供する。【解決手段】本発明の撮像装置、または撮像装置が備える固体撮像素子では、画素配列の画素リセットを制御する垂直走査制御部２２０が１水平走査期間に隣接する複数行の画素のリセット走査を行う幕シャッタ同期モードを有しており、このモードにおいて、画素配列２１０のＭ行を、複数の隣接する行からなるＫ組（ＫはＭより小さい自然数）に分け、各組に分かれた複数行の画素リセット走査をそれぞれ１水平走査期間で行えるようにするとともに、画素リセット走査を後幕シャッタの走行特性に合わせるように、各組の行数を任意に選択できる手段を備える。【選択図】図４
2010011392.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像素子と、前記固体撮像素子の露光終了を制御するメカニカルシャッタとを有する撮像装置であって、
前記固体撮像素子は、複数の画素がＭ行Ｎ列（ＭとＮは自然数）に配置された画素配列と、前記画素配列の画素リセットと画素読み出しを制御する垂直走査制御部とを含み、
前記垂直走査制御部は、１水平走査期間に隣接する複数行の画素のリセット走査を行う幕シャッタ同期モードを有し、当該幕シャッタ同期モードでは、画素の露光期間の完了を、前記メカニカルシャッタの後幕動作での遮光により実質的に行い、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）に分けた場合に、各組に分かれた複数行の画素リセット走査をそれぞれ１水平走査期間で行い、画素リセット走査を後幕シャッタの走行特性に合わせるように、各組の行数を任意に選択することを特徴とした撮像装置。
【請求項２】
前記固体撮像素子は、前記幕シャッタ同期モードにおいて、隣接する複数行ごとに同時に画素リセットを行う前記各組の行数、及び同時リセット行数が変わる行アドレスを保持するレジスタを備え、当該レジスタに書き込まれたレジスタ値に対応するタイミングで、画素のリセット走査を行うことを特徴とした請求項１記載の撮像装置。
【請求項３】
複数の画素がＭ行Ｎ列（ＭとＮは自然数）に配置された画素配列と、前記画素配列の画素リセットと画素読み出しを制御する垂直走査制御部とを含む固体撮像素子であって、
前記垂直走査制御部は、１水平走査期間に隣接する複数行の画素のリセット走査を行う幕シャッタ同期モードを有し、前記幕シャッタ同期モードでは、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）に分けた場合に、画素リセット走査をそれぞれ１水平走査期間で行う各組の行数を任意に選択することを特徴とした固体撮像素子。
【請求項４】
前記固体撮像素子は、前記幕シャッタ同期モードにおいて、隣接する複数行ごとに同時に画素リセットを行う前記各組の行数、及び同時リセット行数が変わる行アドレスを保持するレジスタを備え、当該レジスタに書き込まれたレジスタ値に対応するタイミングで、画素のリセット走査を行うことを特徴とした請求項３記載の固体撮像素子。
【請求項５】
前記垂直走査制御部は、前記幕シャッタ同期モードにおいて、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）に分けた同一組内のすべての行について、画素リセット走査の立ち上がりタイミングと立ち下がりタイミングを一致させて、画素をリセット走査することを特徴とした請求項３記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型等の固体撮像素子、またはＭＯＳ型等の固体撮像素子を使用した撮像装置に関するものであり、特に、撮像装置として一眼レフカメラに好適な技術に関するものである。
【背景技術】
【０００２】
銀塩カメラのフィルムを固体撮像素子に置き換えたデジタルカメラが、カメラ市場の主流になって久しい。デジタル化の恩恵により、「カメラ」と呼ばれる専用機だけでなく、携帯電話やパソコンにもカメラ機能が追加され、誰もが使える商品になった一方で、ハイエンドカメラとしての一眼レフカメラが、さらなる画質や機能の向上、及びそれに逆行するように進む低価格化に支えられて、その市場を近年急速に拡大している。
【０００３】
一眼レフカメラは、同じ光学設計を前提として一連の交換レンズを使用できることなどが特徴で、カメラによる画作りを楽しむことを追求した製品仕様になっているが、一方で、そのサイズや重量が大きいことがさらなる市場拡大の足枷になっている。例えば、一眼レフカメラでは幕シャッタが特徴の一つであるが、先幕と後幕の両方のシャッタを備えると、メカが大きくなるなど欠点があるので、固体撮像素子の露光開始タイミングを決定する先幕シャッタを使用せず、固体撮像素子自体の画素リセット走査タイミングによりこれを代替する先幕電子シャッタ機能を搭載した固体撮像素子、ないしはこれを使用したカメラの提案がある（例えば、特許文献１）。
【特許文献１】特開平１１−４１５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１によると、固体撮像素子の画素リセット走査を行うためのクロック周波数を、画素リセット走査期間だけ高くすることで、固体撮像素子全行の画素リセット走査にかかる時間を幕シャッタの走行時間に合わせるという技術が開示されている（特許文献１の図２（ｂ）。本明細書で図１１として再掲。）。
【０００５】
また、幕シャッタの走行速度が一定でない場合についても、固体撮像素子の画素リセット走査を行うためのクロック周波数の変調を行うことで、固体撮像素子全行の画素リセット走査にかかる時間を幕シャッタの走行時間に合わせるという技術が開示されている（特許文献１の図３（ｂ）。本明細書で図１２として再掲。）。
【０００６】
ここで開示されている技術に含まれる課題を明確化するために、幕シャッタの使用有無による画素リセット走査期間の違いについて説明する。
【０００７】
幕シャッタを使用しない場合は、固体撮像素子の画素リセット走査は、画素読み出し走査と同じく、一水平走査期間（以下、１Ｈ）を１サイクルとして、１行ずつ行うことで各行の露光時間を均一にしている（図１３（ａ））。したがって、固体撮像素子の１画面分を走査するのにかかる時間は、画素の読み出しレートで決まる。画素読み出しの高速化も進んできたが、画素数の増加も続いているため、一眼レフに使われるような大型の固体撮像素子での全画素読み出しの出力レートはあまり変わらないと考えられる。例えば、そのレートが毎秒５フレーム、つまり１画面分の画素読み出し走査期間が２００ｍｓの固体撮像素子では、幕シャッタ不使用時の画素リセット走査期間も、同じく２００ｍｓである。
【０００８】
これに対し、幕シャッタが撮像面全体を横切る走行時間は、例えば４ｍｓであり、そのオーダーが大きく異なることがわかる（図１３（ｂ））。
【０００９】
さて、市販カメラの画素数を見ると、コンパクトカメラでもすでに１０００万画素を超えており、本発明の適用対象と想定している一眼レフカメラでは近い将来、２０００万画素を超えていく見込みである。そこで、たとえば縦横４対３で、５２００（Ｖ）×３９００（Ｖ）で有効画素が２０００万以上ある固体撮像素子をモデルケースとして、以下の説明を行う。
【００１０】
前記モデルケースの１フレームサイクルには、垂直ブランキング期間を含めて、ざっと４０００行分の水平走査サイクルが必要である。
【００１１】
２００ｍｓ  ÷  ４０００行  ＝  ５０μｓ
４ｍｓ  ÷  ４０００行  ＝    １μｓ
【００１２】
つまり、幕シャッタ不使用時の画素リセット走査に使える時間として、１行あたり最大５０μｓあるのに対して、幕シャッタ使用時の画素リセット走査には、平均で１行あたり１μｓしかないことがわかる。しかも、幕シャッタの機械的応答による非線形性から、シャッタ動作の前半のリセット走査が長くなる反面、後半の各行では画素リセット走査期間が１μｓよりも大幅に短くなる。画素のリセットには通常、１μｓ程度は必要なので、画素のリセット不足による電荷残りのため、残像という画質上の課題が生じる。
【００１３】
特許文献１では、その段落００７７や段落００８８で図１０（本明細書で図１４として再掲）を用いて説明しているように、画素リセットパルスは１行ずつ、順次加える仕様となっているが、リセット走査から見た水平走査期間が短く、かつ、行が進むとともに、さらに短くなることについての対策などの記載はない。
【００１４】
これを解決するには、図１５のように複数のリセット走査が重なることを許して、１行のリセット期間を延ばせばよい。しかしながら、リセット走査を幕シャッタの走行特性に合わせるには、画素リセットパルスの立ち上がりと立ち下がりのタイミングそれぞれにクロック周波数の変調が必要になるという駆動上の課題が生じる。また、各行の特性を揃えるため画素リセットパルス幅を一定にして、クロック変調によるリセット走査を行おうとすると、全行の立ち上がりが完了するまで、立ち下がりの駆動に入ることができなくなる。このため、最初の行のリセット開始（リセットパルス立ち上がり）から最後の行のリセット終了（リセットパルス立ち下がり）までが、幕シャッタ走行時間の倍である８ｍｓ以上になってしまう。この場合、数μｓあれば十分の画素リセットパルス幅が４ｍｓにもなってしまう（幕シャッタのスピードが遅ければ、この時間はさらに長くなる。）。これはカメラシステムから見た場合、カメラのレリーズボタン押下から画像取り込みまでのレスポンスが遅くなることに繋がり、シャッタチャンスを逃すことを意味している。
【００１５】
そこで、本発明は、画質の劣化を招いたり、シャッタチャンスを逃すなどの副作用を伴わないで、先幕電子シャッタの走査タイミングを幕シャッタの走行特性に合わせることができる撮像装置及び固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係る撮像装置は、固体撮像素子と、前記固体撮像素子の露光終了を制御するメカニカルシャッタとを有する撮像装置であって、前記固体撮像素子は、複数の画素がＭ行Ｎ列（ＭとＮは自然数）に配置された画素配列と、前記画素配列の画素リセットと画素読み出しを制御する垂直走査制御部とを含み、前記垂直走査制御部は、１水平走査期間に隣接する複数行の画素のリセット走査を行う幕シャッタ同期モードを有し、当該幕シャッタ同期モードでは、画素の露光期間の完了を、前記メカニカルシャッタの後幕動作での遮光により実質的に行い、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）に分けた場合に、各組に分かれた複数行の画素リセット走査をそれぞれ１水平走査期間で行い、画素リセット走査を後幕シャッタの走行特性に合わせるように、各組の行数を任意に選択することを特徴する。
【００１７】
また、上記目的を達成するために、本発明に係る固体撮像素子は、複数の画素がＭ行Ｎ列（ＭとＮは自然数）に配置された画素配列と、前記画素配列の画素リセットと画素読み出しを制御する垂直走査制御部とを含む固体撮像素子であって、前記垂直走査制御部は、１水平走査期間に隣接する複数行の画素のリセット走査を行う幕シャッタ同期モードを有し、前記幕シャッタ同期モードでは、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）に分けた場合に、画素リセット走査をそれぞれ１水平走査期間で行う各組の行数を任意に選択できることを特徴とする。
【００１８】
これにより、幕シャッタ同期モードでは、画素の露光期間の完了を、メカニカルシャッタの後幕動作での遮光により実質的に行い、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）とした場合に、各組に分かれた複数行の画素リセット走査をそれぞれ１水平走査期間で行い、画素リセット走査を後幕シャッタの走行特性に合わせるように、各組の行数を任意に選択できるので、画質の劣化を招いたり、シャッタチャンスを逃すなどの副作用を伴わないで、先幕電子シャッタの走査タイミングを幕シャッタの走行特性に合わせることができる。
【発明の効果】
【００１９】
本発明は、幕シャッタ走行特性に合わせた高速な画素リセット走査を実現する固体撮像素子において、画質に必要なリセットパルス幅が不足するという不具合を避けることができる。また、クロック周波数の変調という手法を使わず、幕シャッタ同期モードでも、ネイティブモードと同様の画素リセット走査タイミングを使うことができるため、２つのモードを兼ね備えた固体撮像素子の設計が容易となる。また、同じくクロック周波数の変調を行わないため、画素リセットパルスの立ち上がりと立ち下がりのタイミング関係に余分な制約が生じず、最初の行の画素リセット開始から最後の行の画素リセット終了までの時間を、幕シャッタ走行時間と同程度に抑えることができる固体撮像素子を実現できるため、シャッタチャンスを逃しにくいカメラシステムを提供できる。
【００２０】
よって、デジタル一眼レフカメラ等のデジタルカメラが普及してきた今日における本発明の実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態に係る撮像装置の構成を図１に示す。
図に示すように、撮像装置（カメラ）は、一眼レフカメラ等であり、大きく分けて、光学系１００、固体撮像素子（イメージセンサ）２００、画像信号処理部３００、および制御部４００から構成されている。
【００２２】
光学系１００は、被写体からの光を集光して固体撮像素子２００の画素配列上に画像イメージを形成するレンズ１０１と、レンズ１０１と固体撮像素子２００の間の光路上に位置し、画素配列上に導かれる光量を制御するメカニカルシャッタ１０２（以後、幕シャッタと称す）を備えている。
【００２３】
固体撮像素子２００は、フォトダイオードなどの光感応素子やＭＯＳトランジスタ等を含む単位画素を２次元配列上に並べた画素配列２１０と、画素配列２１０の画素を行単位で選択し、画素のリセットや読み出しを制御する垂直走査制御部２２０と、画素配列２１０から読み出された画素信号をＡ／Ｄ変換するＡ／Ｄ変換回路２３０、Ａ／Ｄ変換された画素信号を保持するカラムデジタルメモリ２４０、カラムデジタルメモリ２４０の各列を選択して、保持されているデジタル画素信号の読み出しを駆動する水平走査部２５０を備える。
【００２４】
画像信号処理部３００は、固体撮像素子２００から出力されたデジタル画素信号を受けて、カメラ信号処理として必要な、ガンマ補正、色補間処理や空間補間処理、オートホワイトバランスなどの処理を行うＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等である。また、ＪＰＥＧなどの圧縮フォーマットへの変換やメモリへの記録、カメラが備える液晶画面への表示用信号処理などを行う場合もある。
【００２５】
制御部４００は、ユーザＩ／Ｆ（図示せず）で指定された各種の設定に従って、光学系や固体撮像素子、画像信号処理部の制御を行い、撮像装置の全体動作を統合するマイクロコンピュータ等である。ユーザＩ／Ｆとしては、例えば、ズーム倍率の変更やレリーズボタンなどのリアルタイム指示も入力として受け、レンズ１０１のズーム倍率変更や幕シャッタ１０２の走行や固体撮像素子２００のリセット走査の制御を行う。特に本発明の観点では、カメラシステムの設計者が幕シャッタの走行特性に合わせたリセット走査に係る制御パラメータを、ユーザＩ／Ｆを介して、後述のリセット走査レジスタに書き込むことを想定している。
【００２６】
固体撮像素子２００のうち、垂直走査制御部２２０のリセット走査に係る部位について、画素配列２１０との接続を含めて、図２を用いて説明する。なお、垂直走査制御部２２０が含む画素読み出し走査回路、およびこれに接続し、画素読み出しにのみ係る回路は、本図では省略している。
【００２７】
垂直走査制御部２２０は、１行分の画素を読み出すサイクル時間である１水平走査期間（１Ｈ）毎に、画素のリセットトランジスタのＯｎ／Ｏｆｆを制御するＲＳｉ信号や、画素の転送トランジスタのＯｎ／Ｏｆｆを制御するＴＸｉ信号の各行共通の原信号となるＲＳｇ信号やＴＸｇ信号を生成する水平同期信号発生回路２２１と、画素配列２１０の各行の画素のリセットのための選択走査を行う画素リセット走査回路２２２、および画素リセット走査回路の制御パラメータを指定するリセット走査レジスタ２２３を備える。
【００２８】
以下では図３を用いて、幕シャッタを使わない場合について、画素のリセット走査タイミングを説明する。
【００２９】
水平同期信号発生回路２２１から出力される原信号ＲＳｇやＴＸｇは、１水平走査期間に１回、アクティブとなる信号である。画素リセット走査回路からＳＥＬ１、ＳＥＬ２、．．．と順次出力される行選択信号ＳＥＬｉは、基本的に１水平走査期間アクティブとなる信号で、上述の原信号ＲＳｇやＴＸｇとの論理積を取ったあと、波形整形用バッファ（または、信号振幅変換のためのレベルシフタ）を介して、ＲＳｉやＴＸｉとして、同じく順次出力される。
【００３０】
画素に対して、リセットが有効となるのはＲＳｉとＴＸｉが同時に“Ｈ”の期間であるが、「発明が解決しようとする課題」で説明したように、想定しているカメラシステムでは、１水平走査期間が、たとえば５０μｓであり、ＲＳｉやＴＸｉの“Ｈ”に必要な期間は１μｓ程度であるので、十分余裕があることがわかる。
【００３１】
ここで、図３を用いて説明したように、１水平走査期間に１行分のみの画素のリセット走査を行うモードを、本明細書において、「ネイティブモード」と呼ぶことにする。これに対して、幕シャッタを使用するため、画素リセット走査を、幕シャッタの走査タイミングと同期を取るモードを「幕シャッタ同期モード」と呼ぶことにする。
【００３２】
次に、図４を用いて、この幕シャッタ同期モードでの画素のリセット走査タイミングを説明する。同じく、水平同期信号発生回路２２１から出力される原信号ＲＳｇやＴＸｇは、１水平走査期間に１回、アクティブとなる信号であって、基本的に１水平走査期間が同じであり、これらのパルス幅やタイミングも同じとする。但し、幕シャッタ同期モードでは、後述するようにリセット走査レジスタの設定にしたがって、複数行を同時にリセットすることができ、かつ、その行数を行アドレスによって変えることができる。その様子をタイミング波形として示したのが図４であり、画素リセット走査回路から出力される行選択信号ＳＥＬｉのうち、ＳＥＬ１、ＳＥＬ２と１行ずつリセットをした後、ＳＥＬ３とＳＥＬ４が同時にアクティブとなり、３行目と４行目が同時にリセットされることがわかる。
【００３３】
つまり、本発明の垂直走査制御部２２０の画素配列Ｍ行全行に対する動作を考えると、画素配列Ｍ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）に分けて、各組の複数行の画素リセット走査をそれぞれ１水平走査期間で行い、Ｋ組すべての画素リセット走査をＫ水平走査期間で行うことで、Ｍ行全行の画素リセット走査期間をＫ／Ｍに短縮し、画素リセット走査を後幕シャッタの走行特性に合わせるように、各組の行数を任意に選択できる機能を有する。
【００３４】
なお、図３と図４では、ＲＳｉをＴＸｉと同じく、行ごとに制御する波形で示しているが、ＲＳｉについては、全行分すべてを画素リセット期間中にアクティブにして、ＴＸｉのみ、垂直走査を行うなどの制御を行うことも可能である。
【００３５】
また、図２において、画素配列の理解を容易とするために、入射光を電荷に変換するフォトダイオード（以後、ＰＤと称す）と、フォトダイオードの電荷のフローティングディフュージョン（以後、ＦＤと称す）への転送を信号ＴＸｉにより制御する転送トランジスタ、信号ＲＳｉによりＦＤ及びＰＤをリセットするためのリセットトランジスタ、およびＦＤの電位を画素出力線Ｐｊに読み出すＳＦトランジスタを含むｉ行ｊ列の１画素の構成を図中に示したが、さらに、出力の選択を行う選択トランジスタを備えた画素構成や、複数画素で１個のＦＤや１個のリセットトランジスタを共有する画素構成であったとしても、本発明は適用可能である。
【００３６】
また、図３と図４に記載したＶＲは画素の電源であり、図２に示した画素構成の場合、読み出し時に電圧制御を行うことがあるため、念のために記載しているが、画素リセット走査時は電源電位を保ったままでよいため、本発明には直接関係しない。
【００３７】
次に、図５を用いて、リセット走査レジスタ２２３の詳細について説明する。
図に示すように、リセット走査レジスタ２２３は、レジスタファイルであり、「同時リセット行数変化点１」〜「同時リセット行数変化点Ｋ−１」までのＫ−１個のレジスタと、「同時画素リセット行数１」〜「同時画素リセット行数Ｋ」までのＫ個のレジスタを備えている。
【００３８】
「同時リセット行数変化点ｉ」は、画素リセット走査を折れ線グラフと見た場合の折れ点に当たる行を指定するレジスタである。「同時画素リセット行数ｉ」は、１水平走査期間に同時にリセットする行数を指定するレジスタである。同じく、折れ線グラフへの対応としては、各折れ線の傾きに相当するパラメータである。
【００３９】
以下、折れ線近似のフローチャートである図６を用いて、垂直走査制御部２２０による具体的な動作を説明する。
【００４０】
まず、垂直走査開始時に、画素のリセット行を示すカウンタ値を初期化（ゼロに）する（図６のステップａ０。以下同様）。次に、（カウンタ値  ≦「同時リセット行数変化点１」）の条件判定（ステップａ１）を満たしていれば、カウンタ値を「同時画素リセット行数１」分インクリメントし（ステップａ２）、（カウンタ値＋１−「同時画素リセット行数１」）行目から（カウンタ値）行目までについて同時にリセット信号を出力する（ステップａ３）。
【００４１】
また、ａ１の条件を満たしていない時、かつ、（カウンタ値  ≦「同時リセット行数変化点２」）の条件判定（ステップａ４）を満たしていれば、カウンタ値を「同時画素リセット行数２」分インクリメントし（ステップａ５）、（カウンタ値＋１−「同時画素リセット行数２」）行目から（カウンタ値）行目までについて同時にリセット信号を出力する（ステップａ６）。
【００４２】
また、（カウンタ値≦「同時リセット行数変化点Ｋ−２」）の条件を満たしていない時、かつ、（カウンタ値  ≦「同時リセット行数変化点Ｋ−１」）の条件判定（ステップａ７）を満たしていれば、カウンタ値を「同時画素リセット行数Ｋ−１」分インクリメントし（ステップａ８）、（カウンタ値＋１−「同時画素リセット行数Ｋ−１」）行目から（カウンタ値）行目までについて同時にリセット信号を出力する（ステップａ９）。
【００４３】
また、「同時リセット行数変化点Ｋ−１」より大きいカウンタ値であれば、カウンタ値を（同時画素リセット行数Ｋ）分インクリメントし（ステップａ１０）、（カウンタ値＋１−「同時画素リセット行数Ｋ」）行目から（カウンタ値）行目までリセット信号を出力する（ステップａ１１）。
【００４４】
最後に、水平走査開始タイミングまで待った後に（ステップａ１２）、垂直走査が完了しているかどうかを判定し、完了していなければ、水平走査サイクルとして繰り返しを行う（ステップｂ１〜ｂ２）。垂直走査が完了していれば、先幕電子シャッタとしての画素リセット走査の完了となる。
【００４５】
以下では、図７（ａ）及び図７（ｂ）を使い、さらに具体的なレジスタ設定値を仮定して、幕シャッタ同期モードでの垂直走査制御部２２０の動作を説明する。
【００４６】
図７（ａ）は、縦軸が画素配列の各行に対応し、横軸が時間に対応し、各行の横長の箱の左端が各行の画素リセット終了タイミングｃ１を示しており、右端が各行の読み出しタイミングｃ３を示している。固体撮像素子の露光時間ｃ４は前記各行の画素リセット終了タイミングｃ１から始まり、図の中央を横断する後幕シャッタタイミングｃ２で終了する。
【００４７】
たとえば図７（ｂ）に示したように、同時リセット行数変化点１、２、３の設定値をそれぞれ４、１２、２７とし、同時画素リセット行数１、２、３の設定値を１、２、５と設定した場合、カウンタ値が１行目から４行目までは、ステップａ１の条件を満たすので、同時画素リセット行数１（＝１）に従って、各行単独にリセットを行う（ステップａ２、ａ３）。
【００４８】
カウンタ値が５行目から１２行目までは、ステップａ４の条件を満たすので、同時画素リセット行数２（＝２）に従って、２行ずつ同時にリセットを行う（ステップａ５、ａ６）。
【００４９】
カウンタ値が１３行目から２７行目までは、ステップａ７の条件を満たすので、同時画素リセット行数３（＝５）に従って、５行ずつ同時にリセットを行う（ステップａ８、ａ９）。
【００５０】
このように画素リセットを行うサイクルを一定（１水平走査期間）にしつつ、同時画素リセット行数を１行、２行、５行と増加していくことで、画素リセットによる先幕電子シャッタのタイミングを、後幕シャッタの非線形な走行特性に近似することができる。
【００５１】
なお、「同時画素リセット行数１」レジスタの値を１とし、「同時リセット行数変化点１」レジスタの値をＭ（固体撮像素子の最大行数）にすると、ほかのリセット走査レジスタ設定値に拠らず、「ネイティブモード」での動作となる。また、「同時リセット行数変化点１」レジスタの値はＭのままで、「同時画素リセット行数１」レジスタの値を４とすると、画素リセット走査の最初から最後まで４行ずつリセットを行う（折れ点がなく、傾き一定）ことになる。
【００５２】
以下では、図８と図９を用いて、リセット走査レジスタ２２３の情報に従って、画素リセット走査回路２２２が同時に選択する行数を変えながら、リセット走査を行う方法を説明する。
【００５３】
まず画素リセット走査開始時に、制御部４００から貰うｒｓｔ＿ｖ信号により、行アドレスカウンタ６１を初期化（ゼロに）する。図６の制御フローでも示したように、この段階ではデコーダはマスクされている。
【００５４】
次に、アドレス範囲判定回路６２が、行アドレスカウンタ６１のデータ（ｃｏｕｎｔ）と、「同時リセット行数変化点」レジスタに設定された値との比較を行い、（どのアドレス範囲にいるかを判定した結果であるところの）１〜Ｋのいずれかの値であるｓｅｌｅｃｔ＿ｎｕｍを出力、セレクタ６３はｓｅｌｅｃｔ＿ｎｕｍに該当する「同時画素リセット行数」レジスタの値をｓｅｌｅｃｔ＿ｄａｔａとして出力する。
【００５５】
同時行数クロックパルス発生回路６４は、ｃｌｋ＿ｓを、入力された同時画素リセット行数（ｓｅｌｅｃｔ＿ｄａｔａ）分のクロックパルスｃｏｕｎｔ＿ｃｌｋとして出力する。例えば、図９でも示したように、ｓｅｌｅｃｔ＿ｄａｔａが１の場合はパルスを１個、２の場合はパルスを２個、ｃｏｕｎｔ＿ｃｌｋとして出力する。
【００５６】
行アドレスカウンタ６１は、ｃｏｕｎｔ＿ｃｌｋパルスが入力されるたびにその値をインクリメントし、カウンタ値（ｃｏｕｎｔ）として出力する。
【００５７】
アドレスデコーダ６５は、ｃｏｕｎｔ値が入力されるたびに、入力されたｃｏｕｎｔ値を行アドレスとしてデコードし、該当するｌｉｎｅ＿ｓｅｌ１〜ｌｉｎｅ＿ｓｅｌＭのいずれかをアクティブ（“Ｈ”レベル）にし、リセット行選択回路６６内の該当ラッチに“Ｈ”が書き込まれる。このラッチをリセット選択ラッチと呼ぶ。
【００５８】
このリセット選択ラッチのデータ入力端子には、Ｈｉレベルが固定的に接続されており、また、クロック入力端子には、アドレスデコーダ６５の出力であるｌｉｎｅ＿ｓｅｌ１〜ｌｉｎｅ＿ｓｅｌＭのいずれかが接続されていて、これらの信号がアクティブになることで、“Ｈ”レベルが書き込まれる。
【００５９】
１水平走査期間に同時リセットしたい行数分の行アドレスが順次、すべてデコードされ、リセット行選択回路６６の該当行のリセット選択ラッチすべてに１が書き込まれることになる。このラッチの値と水平同期信号発生回路２２１（図２参照）から生成されるＴＸｇやＲＳｇとの論理積を採ることで、リセット行選択回路６６は、リセット選択ラッチに１を保持したすべての選択行の画素リセットを実行する。最後に、制御部４００から貰うｒｓｔ＿ｈ信号により、リセット選択ラッチのリセット（“Ｌ”レベル書込み）を行うことで、１水平走査期間分のリセット走査は完了する。次に、図６の制御フローにも示すように、１フレーム分の処理が終わるまで、上述のアドレス範囲判定回路６２によるアドレス比較からの処理を繰り返すことになる。
【００６０】
以上の手順を踏むことで、画素リセット走査回路２２２が同時に選択する行数を変えながら、リセット走査を行うことができる。
【００６１】
なお、同時にリセットする各行アドレスのデコードを逐次的に行うため、リセット行選択回路（リセット選択ラッチ）への１の書込みタイミングが行によって異なり、図９のＳＥＬ５、ＳＥＬ６の波形で示したように、行の選択信号自体は同時ではない。しかしながら、同時行数クロックパルス発生回路６４が入力とするｃｌｋ＿ｓとして、たとえば４０ＭＨｚ程度のクロックを使うことができるので、同時行数がたとえば１００行であった場合、
２５ｎｓ  ×  １００行  ＝  ２．５μｓ
であり、前述のように１水平走査期間が５０μｓであった場合、十分短いと云える。仮に１水平走査期間がこれより短い場合でも、ＲＳｇとＴＸｇのアクティブタイミングに余裕を持たせることで、行間でリセットタイミングがばらつくことを避けることができる。
【００６２】
またさらに、図８に示した画素リセット走査回路のリセット行選択回路６６の構成を変更することで、このばらつきを根本的になくすこともできる。画素リセット走査回路のリセット行選択回路のみ変更した回路構成（変形例）を図１０に示す。リセット行選択回路６７では、ラッチを１段増やして２段構成とし、前段のラッチにすべてのデコード信号をセット後に、１水平走査期間に１回、ｌａｔ＿ｃｐ＿ｈ信号の制御により、後段のラッチにその値をコピーすることで、後段ラッチの出力である行選択信号ＳＥＬｉがアクティブになるタイミングを揃えることができる。
【００６３】
ここで、前段のラッチをリセットしてからｌａｔ＿ｃｐ＿ｈ信号の制御でその値を後段のラッチにコピーすれば後段のラッチをリセットできるので、後段のラッチには必ずしもリセット端子は必要がない。
【００６４】
以上のように、本実施の形態及び変形例における撮像装置によれば、幕シャッタ同期モードでは、画素の露光期間の完了を、メカニカルシャッタの後幕動作での遮光により実質的に行い、画素配列のＭ行を、１または複数の互いに隣接する行からなるＫ組（ＫはＭより小さい自然数）とした場合に、各組に分かれた複数行の画素リセット走査をそれぞれ１水平走査期間で行い、画素リセット走査を後幕シャッタの走行特性に合わせるように、各組の行数を任意に選択できるので、画質の劣化を招いたり、シャッタチャンスを逃すなどの副作用を伴わないで、先幕電子シャッタの走査タイミングを幕シャッタの走行特性に合わせることができる。
【００６５】
なお、本発明は画素の詳細構成に依らず、適用可能である。たとえば、上記実施の形態に対して、本発明の趣旨を逸脱しない範囲で、当業者が思いつく各種変形を施して得られる変形例も本発明に含まれる。また、Ａ／Ｄ変換の有無を始め、画素からの信号出力経路の回路方式にも依存することなく、適用可能である。
【００６６】
また、本実施の形態では、リセット走査レジスタ２２３を垂直走査制御部２２０に含むとしたが、本実施の形態の固体撮像素子２００の中であれば、他のブロックに含むとしてもよい。また、たとえば、本実施の形態の固体撮像素子２００と同一シリコン基板上に画像信号処理部３００や制御部４００を搭載する場合、リセット走査レジスタ２２３を画像信号処理部３００や制御部４００に含むとしても良い。
【００６７】
また、本実施の形態では、リセット走査パラメータとして、同時リセット行数と、それが変化する行アドレスを指定する場合について説明したが、たとえば、同時リセット行数そのものではなく、同時リセット行数の増分をパラメータとすることでも本発明の効果は何ら変わらない。
【００６８】
また、汎用的には、幕シャッタ走行特性を現す関数
Ｌｉｎｅ  ＝  ＳＨＵＴ（ｔ）
を制御部４００に持たせ、入力としてのｔに水平走査サイクル毎の時間として、１Ｈ、２Ｈ、…に相当する値として、１、２、…を入れていくことで、順次、Ｌｉｎｅ１、Ｌｉｎｅ２、…を、ＳＨＵＴ（１）、ＳＨＵＴ（２）、…として計算し、Ｌｉｎｅｉ＋１  ―  Ｌｉｎｅｉから同時行数を計算する手順を踏んでもよい。これは必ずしも演算器で実現する必要はなく、ルックアップテーブルを参照することで、値を出してもよい。
【００６９】
なお、本発明を適用した場合、図７に示したように、同時にリセットされる一組の複数行に着目すると、露光開始は同じタイミングであるのに対して、厳密には幕シャッタによる露光終了タイミングは行間で異なるため、行間の露光時間に差が生じることがわかる。
【００７０】
但し、これも図７を見ればわかるように、その差は１Ｈ以内に収まる。先に記載したように、たとえば、有効画素数が１０００万〜２０００万の固体撮像素子の走査行数は３０００〜４０００行程度であり、露光時間が１Ｖ（１フレーム相当）の場合、各行の露光量の誤差の最大値は、１／３０００〜１／４０００、すなわち０．０３％程度であり無視できるレベルである。露光時間が１／３０・Ｖ（３フレーム／秒のカメラの場合で１／１００秒程度）の場合には、これが１％程度となり無視できなくなるが、各行の露光時間の誤差はリセット走査レジスタ２２３の設定値としてわかっているので、後段の画像信号処理部３００とその値を共有し、画像信号処理部３００で各行の信号出力に対する補正ゲインを求め、これを乗じることで簡単に補正が可能であり、かつ、補正ゲイン値はユニティゲインに近いため、補正による誤差はほとんど生じない。
【産業上の利用可能性】
【００７１】
本発明は、撮像装置及び固体撮像素子として、特に、画質の劣化を招いたり、シャッタチャンスを逃すなどの副作用を伴わないで、先幕電子シャッタの走査タイミングを幕シャッタの走行特性に合わせることができるＭＯＳ型撮像装置及びＭＯＳ型固体撮像素子として、具体的には、一眼レフカメラ等のデジタルカメラとして、利用できる。
【図面の簡単な説明】
【００７２】
【図１】本発明の撮像装置のシステム構成図である。
【図２】本発明の固体撮像素子内の垂直走査制御部と画素配列の詳細な構成図である。
【図３】ネイティブモードの画素リセット走査タイミングを示す図である。
【図４】本発明の幕シャッタ同期モードの画素リセット走査タイミングを示す図である。
【図５】本発明のリセット走査に係るパラメータ設定を行うリセット走査レジスタを示す図である。
【図６】本発明の折れ線近似での画素リセット走査の制御フローを示す図である。
【図７】本発明のリセット走査レジスタの設定例とそれによるリセット走査タイミングを示す図である。
【図８】本発明のリセット走査に係る画素リセット走査回路の構成を示す図である。
【図９】本発明の画素リセット走査回路による走査波形の一例である。
【図１０】本発明のリセット走査に係る画素リセット走査回路の異なる構成を示す図である。
【図１１】従来のクロック変調による画素リセット走査方法を示す図であり、画素リセット期間のみクロック周波数を高める方法である。
【図１２】従来のクロック変調による画素リセット走査方法を示す図であり、画素リセット期間内に周波数を変化させる方法である。
【図１３】幕シャッタ使用有無による走査タイミングの違いの一例を示す図である。
【図１４】従来における、画素配列のｋ行目とｉ行目のリセット走査、及びそれに関わるパルス波形の詳細を示す図である。
【図１５】従来技術として、クロック変調により、複数行の画素リセットパルスを重ねて生成する場合の課題を説明するための図である。
【符号の説明】
【００７３】
６１  行アドレスカウンタ
６２  アドレス範囲判定回路
６３  セレクタ
６４  同時行数クロックパルス発生回路
６５  アドレスデコーダ
６６、６７  リセット行選択回路    １００  光学系
１０１  レンズ
１０２  メカニカルシャッタ（幕シャッタ）
２００  固体撮像素子
２１０  画素配列
２２０  垂直走査制御部
２２１  水平同期信号発生回路
２２２  画素リセット走査回路
２２３  リセット走査レジスタ
２２３−ａ  同期リセット行数変化点を指定するレジスタ群
２２３−ｂ  同期画素リセット行数を指定するレジスタ群
２３０  Ａ／Ｄ変換回路
２４０  カラムデジタルメモリ
２５０  水平走査部
３００  画像信号処理部
４００  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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