(57)【要約】【課題】不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することにより、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる技術を提供する。【解決手段】メモリセルＭＣ１とメモリセルＭＣ２の間に自己整合的にソース配線ＳＬを形成する。具体的には、メモリゲート電極ＭＧ１の側壁に形成されているサイドウォールＳＷと、メモリゲート電極ＭＧ２の側壁に形成されているサイドウォールＳＷの両方に自己整合的に接触するようにソース配線ＳＬを形成する。さらに、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧだけでなく、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧもサイドウォール形状にする。【選択図】図３
2010093154.tif 000002
【特許請求の範囲】
【請求項１】
隣接する第１メモリセルと第２メモリセルとを備え、
前記第１メモリセルは、
（ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ１）前記第１ゲート絶縁膜上に形成された第１コントロールゲート電極と、
（ｃ１）前記第１コントロールゲート電極の片側の側壁に形成された第１メモリゲート電極と、
（ｄ１）前記第１コントロールゲート電極と前記第１メモリゲート電極の間、および、前記第１メモリゲート電極と前記半導体基板の間に形成された第１積層絶縁膜と、
（ｅ１）前記第１メモリゲート電極の側壁に形成された第１サイドウォール絶縁膜と、
（ｆ１）前記半導体基板内に形成され、前記第１コントロールゲート電極の前記第１メモリゲート電極が形成されていない側壁側に整合して形成された第１ドレイン領域と、
（ｇ１）前記半導体基板内に形成され、前記第１メモリゲート電極の前記第１サイドウォール絶縁膜が形成されている側壁側に整合して形成された第１ソース領域とを有し、
前記第２メモリセルは、
（ａ２）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成された第２コントロールゲート電極と、
（ｃ２）前記第２コントロールゲート電極の片側の側壁に形成された第２メモリゲート電極と、
（ｄ２）前記第２コントロールゲート電極と前記第２メモリゲート電極の間、および、前記第２メモリゲート電極と前記半導体基板の間に形成された第２積層絶縁膜と、
（ｅ２）前記第２メモリゲート電極の側壁に形成された第２サイドウォール絶縁膜と、
（ｆ２）前記半導体基板内に形成され、前記第２コントロールゲート電極の前記第２メモリゲート電極が形成されていない側壁側に整合して形成された第２ドレイン領域と、
（ｇ２）前記半導体基板内に形成され、前記第２メモリゲート電極の前記第２サイドウォール絶縁膜が形成されている側壁側に整合して形成された第２ソース領域とを有し、
前記第１ソース領域と前記第２ソース領域は共通ソース領域となっている不揮発性半導体記憶装置であって、
前記共通ソース領域と電気的に接続するように前記半導体基板上に形成され、かつ、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜に接するように形成されたソース配線とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、
前記ソース配線は、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜に整合するように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１メモリゲート電極および前記第２メモリゲート電極は、サイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１コントロールゲート電極、前記第１メモリゲート電極、前記第２コントロールゲート電極、前記第２メモリゲート電極および前記ソース配線の表面には、シリサイド膜が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１コントロールゲート電極および前記第２コントロールゲート電極は、サイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１積層絶縁膜および前記第２積層絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６記載の不揮発性半導体記憶装置であって、
前記第１メモリセルあるいは前記第２メモリセルは、ソースサイドインジェクション方式で発生したホットエレクトロンを前記電荷蓄積膜に注入することで書き込み動作を行なうことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項６記載の不揮発性半導体記憶装置であって、
前記第１メモリセルあるいは前記第２メモリセルは、バンド間トンネリング現象で発生したホットホールを前記電荷蓄積膜に注入することで消去動作を行なうことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項６記載の不揮発性半導体記憶装置であって、
前記第１電位障壁膜と前記第２電位障壁膜は酸化シリコン膜から形成され、前記電荷蓄積膜は窒化シリコン膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１記載の不揮発性半導体記憶装置であって、
前記ソース配線はポリシリコン膜を含んでいることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置であって、
前記第１コントロールゲート電極、前記第１メモリゲート電極、前記第２コントロールゲート電極および前記第２メモリゲート電極はポリシリコン膜を含んでいることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１記載の不揮発性半導体記憶装置であって、
前記半導体基板内には前記第１ドレイン領域、前記第２ドレイン領域および前記共通ソース領域が形成されるアクティブ領域と、
前記半導体基板内に形成される素子分離領域が形成されており、
前記アクティブ領域と前記素子分離領域とは互いに隣り合う状態で並行して第１方向に延在していることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置であって、
前記第１コントロールゲート電極、前記第１メモリゲート電極、前記第２コントロールゲート電極、前記第２メモリゲート電極および前記ソース配線は、前記第１方向と交差する第２方向に延在していることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１３記載の不揮発性半導体記憶装置であって、
前記アクティブ領域と前記素子分離領域は複数存在し、
複数の前記アクティブ領域と複数の前記素子分離領域は、前記半導体基板内にストライプ状に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１４記載の不揮発性半導体記憶装置であって、
前記素子分離領域は、前記半導体基板に形成された溝に絶縁膜を埋め込むことにより形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
（ａ）半導体基板に素子分離領域を形成する工程と、
（ｂ）前記半導体基板内にウェルを形成する工程と、
（ｃ）前記半導体基板上に第１ダミー絶縁膜および第２ダミー絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１ダミー絶縁膜の側壁において前記ゲート絶縁膜からなる第１ゲート絶縁膜を介した前記半導体基板上に第１コントロールゲート電極を形成し、前記第２ダミー絶縁膜の側壁において前記ゲート絶縁膜からなる第２ゲート絶縁膜を介した前記半導体基板上に第２コントロールゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１ダミー絶縁膜および前記第２ダミー絶縁膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記半導体基板上に積層絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記第１コントロールゲート電極の側壁および前記半導体基板上において前記積層絶縁膜からなる第１積層絶縁膜を介して第１メモリゲート電極を形成し、前記第２コントロールゲート電極の側壁および前記半導体基板上において前記積層絶縁膜からなる第２積層絶縁膜を介して第２メモリゲート電極を形成する工程と、
（ｉ）前記（ｈ）工程後、前記第１メモリゲート電極と前記第２メモリゲート電極で挟まれた前記半導体基板内に浅い第１半導体領域を形成する工程と、
（ｊ）前記（ｉ）工程後、前記第１メモリゲート電極の側壁に第１サイドウォール絶縁膜を形成し、前記第２メモリゲート電極の側壁に第２サイドウォール絶縁膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜で挟まれた前記半導体基板内に深い第１半導体領域を形成し、前記浅い第１半導体領域と前記深い第１半導体領域からなる共通ソース領域を形成する工程と、
（ｌ）前記（ｋ）工程後、前記共通ソース領域と電気的に接続するように前記半導体基板上であって、かつ、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜に接するようにソース配線を形成する工程と、
（ｍ）前記（ｌ）工程後、前記第１コントロールゲート電極の側壁に整合して前記半導体基板内に第１ドレイン領域を形成し、かつ、前記第２コントロールゲート電極の側壁に整合して前記半導体基板内に第２ドレイン領域を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項１６記載の不揮発性半導体記憶装置の製造方法であって、
前記第１コントロールゲート電極および前記第２コントロールゲート電極はサイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項１７記載の不揮発性半導体記憶装置の製造方法であって、
前記第１メモリゲート電極および前記第２メモリゲート電極はサイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１９】
請求項１６記載の不揮発性半導体記憶装置の製造方法であって、
前記積層絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された第２酸化シリコン膜からなることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２０】
（ａ）半導体基板に素子分離領域を形成する工程と、
（ｂ）前記半導体基板内にウェルを形成する工程と、
（ｃ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記半導体基板上に前記ゲート絶縁膜からなる第１ゲート絶縁膜を介して第１コントロールゲート電極を形成し、前記半導体基板上に前記ゲート絶縁膜からなる第２ゲート絶縁膜を介して第２コントロールゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板上に積層絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１コントロールゲート電極の側壁および前記半導体基板上において前記積層絶縁膜からなる第１積層絶縁膜を介して第１メモリゲート電極を形成し、前記第２コントロールゲート電極の側壁および前記半導体基板上において前記積層絶縁膜からなる第２積層絶縁膜を介して第２メモリゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第１メモリゲート電極と前記第２メモリゲート電極で挟まれた前記半導体基板内に浅い第１半導体領域を形成する工程と、
（ｈ）前記（ｇ）工程後、前記第１メモリゲート電極の側壁に第１サイドウォール絶縁膜を形成し、前記第２メモリゲート電極の側壁に第２サイドウォール絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程後、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜で挟まれた前記半導体基板内に深い第１半導体領域を形成し、前記浅い第１半導体領域と前記深い第１半導体領域からなる共通ソース領域を形成する工程と、
（ｊ）前記（ｉ）工程後、前記共通ソース領域と電気的に接続するように前記半導体基板上であって、かつ、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜に接するようにソース配線を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第１コントロールゲート電極の側壁に整合して前記半導体基板内に第１ドレイン領域を形成し、かつ、前記第２コントロールゲート電極の側壁に整合して前記半導体基板内に第２ドレイン領域を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２１】
請求項２０記載の不揮発性半導体記憶装置の製造方法であって、
前記第１メモリゲート電極および前記第２メモリゲート電極はサイドウォール形状をしていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２２】
請求項２０記載の不揮発性半導体記憶装置の製造方法であって、
前記積層絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された第２酸化シリコン膜からなることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、セル面積を小さくして高集積化する必要のある不揮発性半導体記憶装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００２−２８９７１４号公報（特許文献１）には、セルの寸法を最小化し、かつプログラム動作時に低電力消費とすることができる不揮発性半導体メモリ装置およびその製造方法が記載されている。具体的には、半導体基板上に電荷保存領域が形成されている。この電荷保存領域は、浮遊ゲート誘電膜と浮遊ゲートおよびインタポリ誘電膜を含むように形成されている。そして、電荷保存領域上に制御ゲートとゲートマスクが積層して形成されている。このとき、一対の制御ゲートの側壁にソース側スペーサが配置され、一対のソース側スペーサに挟まれた半導体基板上にソース電極が形成されている。
【特許文献１】特開２００２−２８９７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００４】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００５】
このように構成されている不揮発性半導体記憶装置では、メモリの小型化が要求されており、それに伴ってセルサイズの縮小およびセルの高密度化が追及されている。
【０００６】
本発明の目的は、不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することにより、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
代表的な実施の形態における不揮発性半導体記憶装置は、隣接する第１メモリセルと第２メモリセルとを備える。前記第１メモリセルは、（ａ１）半導体基板上に形成された第１ゲート絶縁膜と、（ｂ１）前記第１ゲート絶縁膜上に形成された第１コントロールゲート電極と、（ｃ１）前記第１コントロールゲート電極の片側の側壁に形成された第１メモリゲート電極とを有する。さらに、（ｄ１）前記第１コントロールゲート電極と前記第１メモリゲート電極の間、および、前記第１メモリゲート電極と前記半導体基板の間に形成された第１積層絶縁膜と、（ｅ１）前記第１メモリゲート電極の側壁に形成された第１サイドウォール絶縁膜とを有する。そして、（ｆ１）前記半導体基板内に形成され、前記第１コントロールゲート電極の前記第１メモリゲート電極が形成されていない側壁側に整合して形成された第１ドレイン領域と、（ｇ１）前記半導体基板内に形成され、前記第１メモリゲート電極の前記第１サイドウォール絶縁膜が形成されている側壁側に整合して形成された第１ソース領域とを有する。前記第２メモリセルは、（ａ２）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｂ２）前記第２ゲート絶縁膜上に形成された第２コントロールゲート電極と、（ｃ２）前記第２コントロールゲート電極の片側の側壁に形成された第２メモリゲート電極とを有する。さらに、（ｄ２）前記第２コントロールゲート電極と前記第２メモリゲート電極の間、および、前記第２メモリゲート電極と前記半導体基板の間に形成された第２積層絶縁膜と、（ｅ２）前記第２メモリゲート電極の側壁に形成された第２サイドウォール絶縁膜とを有する。そして、（ｆ２）前記半導体基板内に形成され、前記第２コントロールゲート電極の前記第２メモリゲート電極が形成されていない側壁側に整合して形成された第２ドレイン領域と、（ｇ２）前記半導体基板内に形成され、前記第２メモリゲート電極の前記第２サイドウォール絶縁膜が形成されている側壁側に整合して形成された第２ソース領域とを有する。このとき、前記第１ソース領域と前記第２ソース領域は共通ソース領域となっている。ここで、前記共通ソース領域と電気的に接続するように前記半導体基板上に形成され、かつ、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜に接するように形成されたソース配線とを備えることを特徴とするものである。
【００１０】
また、代表的な実施の形態による不揮発性半導体記憶装置の製造方法は、（ａ）半導体基板に素子分離領域を形成する工程と、（ｂ）前記半導体基板内にウェルを形成する工程と、（ｃ）前記半導体基板上に第１ダミー絶縁膜および第２ダミー絶縁膜を形成する工程と、（ｄ）前記（ｃ）工程後、前記半導体基板上にゲート絶縁膜を形成する工程とを備える。次に、（ｅ）前記（ｄ）工程後、前記第１ダミー絶縁膜の側壁において前記ゲート絶縁膜からなる第１ゲート絶縁膜を介した前記半導体基板上に第１コントロールゲート電極を形成し、前記第２ダミー絶縁膜の側壁において前記ゲート絶縁膜からなる第２ゲート絶縁膜を介した前記半導体基板上に第２コントロールゲート電極を形成する工程と、（ｆ）前記（ｅ）工程後、前記第１ダミー絶縁膜および前記第２ダミー絶縁膜を除去する工程とを備える。続いて、（ｇ）前記（ｆ）工程後、前記半導体基板上に積層絶縁膜を形成する工程と、（ｈ）前記（ｇ）工程後、前記第１コントロールゲート電極の側壁および前記半導体基板上において前記積層絶縁膜からなる第１積層絶縁膜を介して第１メモリゲート電極を形成し、前記第２コントロールゲート電極の側壁および前記半導体基板上において前記積層絶縁膜からなる第２積層絶縁膜を介して第２メモリゲート電極を形成する工程とを備える。さらに、（ｉ）前記（ｈ）工程後、前記第１メモリゲート電極と前記第２メモリゲート電極で挟まれた前記半導体基板内に浅い第１半導体領域を形成する工程と、（ｊ）前記（ｉ）工程後、前記第１メモリゲート電極の側壁に第１サイドウォール絶縁膜を形成し、前記第２メモリゲート電極の側壁に第２サイドウォール絶縁膜を形成する工程とを備える。その後、（ｋ）前記（ｊ）工程後、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜で挟まれた前記半導体基板内に深い第１半導体領域を形成し、前記浅い第１半導体領域と前記深い第１半導体領域からなる共通ソース領域を形成する工程とを備える。そして、（ｌ）前記（ｋ）工程後、前記共通ソース領域と電気的に接続するように前記半導体基板上であって、かつ、前記第１サイドウォール絶縁膜と前記第２サイドウォール絶縁膜に接するようにソース配線を形成する工程とを備える。最後に、（ｍ）前記（ｌ）工程後、前記第１コントロールゲート電極の側壁に整合して前記半導体基板内に第１ドレイン領域を形成し、かつ、前記第２コントロールゲート電極の側壁に整合して前記半導体基板内に第２ドレイン領域を形成する工程とを備えることを特徴とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することにより、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
まず、本実施の形態１における不揮発性半導体記憶装置を説明する前に、本発明者が検討した技術における不揮発性半導体記憶装置（比較例）について説明する。図１は、比較例における不揮発性半導体記憶装置のレイアウト構成を示す図である。図１では、主に隣接する２つのメモリセルが形成されている領域を示している。
【００１９】
図１において、半導体基板にはアクティブ領域（活性領域）Ａｃｔと素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４が形成されている。素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４はそれぞれ矩形形状をしており、例えば、素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ２、あるいは、素子分離領域ＳＴＩ３と素子分離領域ＳＴＩ４は、ｘ軸方向に互いに離間して一直線状に配置されている。そして、素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ３、あるいは、素子分離領域ＳＴＩ２と素子分離領域ＳＴＩ４は、ｙ軸方向に互いに離間して配置されている。つまり、素子分離領域ＳＴＩ１に着目すると、ｘ軸方向に離間して素子分離領域ＳＴＩ２が配置され、かつ、ｙ軸方向に離間して素子分離領域ＳＴＩ３が配置されていることになる。このように互いに離間して配置されている素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４の間は半導体領域となっており、この半導体領域がアクティブ領域Ａｃｔとなる。
【００２０】
図１に示すように、ｙ軸方向に並んでいる素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ３の間に形成されるアクティブ領域ＡｃｔにメモリセルＭＣ１が形成される。同様に、ｙ軸方向に並んでいる素子分離領域ＳＴＩ２と素子分離領域ＳＴＩ４の間に形成されるアクティブ領域ＡｃｔにメモリセルＭＣ２が形成される。
【００２１】
以下に、メモリセルＭＣ１の構成について説明する。ｙ軸方向に並んで配置されている素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ３の間にあるアクティブ領域Ａｃｔ上にわたってコントロールゲート電極ＣＧ１が延在している。そして、このコントロールゲート電極ＣＧ１の側壁に積層絶縁膜ＭＩＦ１が形成されており、この積層絶縁膜ＭＩＦ１を介してコントロールゲート電極ＣＧ１の側壁にメモリゲート電極ＭＧ１が形成されている。メモリセルＭＣ１では、コントロールゲート電極ＣＧ１の左側にあるアクティブ領域Ａｃｔがドレイン領域となり、このドレイン領域にはプラグＰＬＧ１が電気的に接続されている。一方、コントロールゲート電極ＣＧ１の右側にあるアクティブ領域Ａｃｔがメモリセルのソース領域となる。
【００２２】
同様に、メモリセルＭＣ２の構成について説明する。ｙ軸方向に並んで配置されている素子分離領域ＳＴＩ２と素子分離領域ＳＴＩ４の間にあるアクティブ領域Ａｃｔ上にわたってコントロールゲート電極ＣＧ２が延在している。そして、このコントロールゲート電極ＣＧ２の側壁に積層絶縁膜ＭＩＦ２が形成されており、この積層絶縁膜ＭＩＦ２を介してコントロールゲート電極ＣＧ２の側壁にメモリゲート電極ＭＧ２が形成されている。メモリセルＭＣ２では、コントロールゲート電極ＣＧ２の右側にあるアクティブ領域Ａｃｔがドレイン領域となり、このドレイン領域にはプラグＰＬＧ２が電気的に接続されている。一方、コントロールゲート電極ＣＧ２の左側にあるアクティブ領域Ａｃｔがメモリセルのソース領域となる。
【００２３】
したがって、メモリセルＭＣ１のソース領域とメモリセルＭＣ２のソース領域とは共通するアクティブ領域Ａｃｔから形成されることになる。すなわち、ｘ軸方向に隣接するメモリセルＭＣ１とメモリセルＭＣ２とはソース領域を共通することになる。この共通するソース領域は、図１に示すメモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２で挟まれたアクティブ領域Ａｃｔから構成される。そして、この共通するソース領域はｙ軸方向に延在しており、メモリセルＭＣ１とコントロールゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を共通するメモリセル（メモリセルＭＣ１に対してｙ軸方向に並んでいるメモリセル）や、メモリセルＭＣ２とコントロールゲート電極ＣＧ２およびメモリゲート電極ＭＧ２を共通するメモリセル（メモリセルＭＣ２に対してｙ軸方向に並んでいるメモリセル）で共有されている。つまり、比較例では、隣接するメモリセル間で共有するようにソース領域が形成されていることになる。このため、半導体基板では、例えば、素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ２との間を離間させて、ｙ軸方向にソース領域となるアクティブ領域Ａｃｔが延在できるようにしている。したがって、このように構成されている比較例では、共有するソース領域をｙ軸方向に延在するため、ソース領域の幅だけ素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ２の間を離間させる必要がある。このことから、例えば、メモリセルＭＣ１とメモリセルＭＣ２との間を一定距離離間させる必要がありメモリセルアレイの縮小化を阻む要因となっている。
【００２４】
さらに、上述したようにｙ軸方向にソース領域を延在する必要があることから、素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４を矩形形状にしている。このことは、素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４には終端部が存在することを意味する。素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４に終端部が存在するということは、素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４上をｙ軸方向に跨って延在するコントロールゲート電極ＣＧ１、ＣＧ２とメモリゲート電極ＭＧ１、ＭＧ２を素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４の終端部からはみ出さないようにする必要があることを意味している。すなわち、メモリセルＭＣ１やメモリセルＭＣ２を正常に形成するためには、コントロールゲート電極ＣＧ１、ＣＧ２やメモリゲート電極ＭＧ１、ＭＧ２が素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４の終端部からはみ出ないことが必要となるのである。
【００２５】
したがって、比較例の構造では、素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４と、コントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２との位置合わせが重要になってくる。素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４のパターニングと、コントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２のパターニングにはフォトリソグラフィ技術が使用されるので、これらのパターニングにおける位置ずれを考慮する必要があり、比較例のレイアウト構成では、ある程度のマージン（合わせ余裕）をとる必要がある。このことは、不揮発性半導体記憶装置のメモリセルアレイの縮小化を妨げる要因となる。
【００２６】
以上のように、比較例のレイアウト構成は、メモリセル間で共有するソース領域を半導体基板内に形成される拡散層で形成する結果、共有するソース領域は半導体基板内を延在する拡散層で確保する必要がある（第１構成点）。そして、この第１構成点を実現するために、素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４に終端部を設ける必要があり、この結果、素子分離領域ＳＴＩ１〜素子分離領域ＳＴＩ４と、コントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２との合わせ余裕（マージン）を確保する必要がある（第２構成点）。したがって、これらの第１構成点と第２構成点を考慮すると、比較例でのレイアウト構成ではメモリセルアレイの縮小化に限界があり、効率よく不揮発性半導体記憶装置の縮小化を実現できにくい問題点がある。
【００２７】
そこで、本実施の形態１では、不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することにより、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる技術を提供することを目的としている。そして、本実施の形態１では、この目的を実現すために、メモリセルアレイの構成を工夫している。以下では、このような本実施の形態１における不揮発性半導体記憶装置について説明する。
【００２８】
図２は、本実施の形態１における不揮発性半導体記憶装置のレイアウト構成を示す図である。図２では、主に隣接する２つのメモリセルが形成されている領域を示している。図２において、半導体基板にはアクティブ領域（活性領域）Ａｃｔ１〜Ａｃｔ３と素子分離領域ＳＴＩ１、ＳＴＩ２が形成されている。具体的には、アクティブ領域Ａｃｔ１〜Ａｃｔ３と素子分離領域ＳＴＩ１、ＳＴＩ２は、それぞれｘ方向に延在するライン形状をしており、ライン形状のアクティブ領域Ａｃｔ１〜Ａｃｔ３とライン形状の素子分離領域ＳＴＩ１、ＳＴＩ２がｙ軸方向へ交互に配置されている。例えば、素子分離領域ＳＴＩ１と素子分離領域ＳＴＩ２に挟まれるようにアクティブ領域Ａｃｔ１が形成されており、アクティブ領域Ａｃｔ１と素子分離領域ＳＴＩ１、ＳＴＩ２はストライプ状に配置されている。
【００２９】
次に、ｘ軸方向に延在している素子分離領域ＳＴＩ１、ＳＴＩ２およびアクティブ領域Ａｃｔ１〜Ａｃｔ３と交差するようにコントロールゲート電極ＣＧ１とコントロールゲート電極ＣＧ２が形成されている。すなわち、コントロールゲート電極ＣＧ１、ＣＧ２は、素子分離領域ＳＴＩ１、ＳＴＩ２およびアクティブ領域Ａｃｔ１〜Ａｃｔ３を跨るようにｙ軸方向へ延在している。そして、コントロールゲート電極ＣＧ１の右側側壁には積層絶縁膜ＭＩＦ１が形成されており、この積層絶縁膜ＭＩＦ１を介してコントロールゲート電極ＣＧ１の右側側壁にメモリゲート電極ＭＧ１が形成されている。同様に、コントロールゲート電極ＣＧ２の左側側壁には積層絶縁膜ＭＩＦ２が形成されており、この積層絶縁膜ＭＩＦ２を介してコントロールゲート電極ＣＧ２の左側側壁にメモリゲート電極ＭＧ２が形成されている。
【００３０】
メモリゲート電極ＭＧ１の右側側壁には絶縁膜からなるサイドウォールＳＷが形成されており、同様に、メモリゲート電極ＭＧ２の左側側壁には絶縁膜からなるサイドウォールＳＷが形成されている。そして、両方のサイドウォールＳＷに挟まれるようにソース配線ＳＬが形成されている。
【００３１】
このとき、ｘ軸方向に延在するアクティブ領域Ａｃｔ１と、ｙ軸方向に延在するコントロールゲート電極ＣＧ１、積層絶縁膜ＭＩＦ１およびメモリゲート電極ＭＧ１の交差領域にメモリセルＭＣ１が形成されることになる。同様に、ｘ軸方向に延在するアクティブ領域Ａｃｔ１と、ｙ軸方向に延在するコントロールゲート電極ＣＧ２、積層絶縁膜ＭＩＦ２およびメモリゲート電極ＭＧ２の交差領域にメモリセルＭＣ２が形成される。
【００３２】
メモリセルＭＣ１では、コントロールゲート電極ＣＧ１の左側にあるアクティブ領域Ａｃｔ１がドレイン領域となり、このドレイン領域にはプラグＰＬＧ１が電気的に接続されている。一方、メモリゲート電極ＭＧ１の右側にあるアクティブ領域Ａｃｔ１がメモリセルのソース領域となり、このソース領域はソース領域上に配置されるソース配線ＳＬと電気的に接続されている。メモリセルＭＣ２では、コントロールゲート電極ＣＧ２の右側にあるアクティブ領域Ａｃｔ１がドレイン領域となり、このドレイン領域にはプラグＰＬＧ２が電気的に接続されている。一方、メモリゲート電極ＭＧ２の左側にあるアクティブ領域Ａｃｔ１がメモリセルのソース領域となり、このソース領域はソース領域上に配置されるソース配線ＳＬと電気的に接続されている。
【００３３】
つまり、メモリセルＭＣ１とメモリセルＭＣ２とは、ｘ軸方向に延在するアクティブ領域Ａｃｔ１においてｘ軸方向に並んで配置されており、メモリセルＭＣ１のソース領域とメモリセルＭＣ２のソース領域は共通する領域となっている。そして、この共通するソース領域上にソース配線ＳＬが配置されており、このソース配線ＳＬはｙ軸方向に延在している。
【００３４】
本実施の形態１における不揮発性半導体記憶装置のレイアウトは図２に示すように構成されており、以下にその特徴点について説明する。まず、第１特徴点は、メモリセルＭＣ１とメモリセルＭＣ２の間にソース配線ＳＬが形成されている点である。このソース配線ＳＬは、メモリセルＭＣ１とコントロールゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を共通するメモリセル（例えば、アクティブ領域Ａｃｔ２やアクティブ領域Ａｃｔ３に形成されているメモリセル）や、メモリセルＭＣ２とコントロールゲート電極ＣＧ２およびメモリゲート電極ＭＧ２を共通するメモリセル（例えば、アクティブ領域Ａｃｔ２やアクティブ領域Ａｃｔ３に形成されているメモリセル）との間のソース領域を電気的に接続している。
【００３５】
図１に示す比較例では、メモリセルＭＣ１とコントロールゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を共通するメモリセル（メモリセルＭＣ１に対してｙ軸方向に並んでいるメモリセル）や、メモリセルＭＣ２とコントロールゲート電極ＣＧ２およびメモリゲート電極ＭＧ２を共通するメモリセル（メモリセルＭＣ２に対してｙ軸方向に並んでいるメモリセル）は、アクティブ領域Ａｃｔに形成されているソース領域がｙ軸方向に延在して互いのメモリセルにおけるソース領域を共有している。
【００３６】
これに対し、図２に示す本実施の形態１では、メモリセルＭＣ１とコントロールゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を共通するメモリセル（例えば、アクティブ領域Ａｃｔ２やアクティブ領域Ａｃｔ３に形成されているメモリセル）や、メモリセルＭＣ２とコントロールゲート電極ＣＧ２およびメモリゲート電極ＭＧ２を共通するメモリセル（例えば、アクティブ領域Ａｃｔ２やアクティブ領域Ａｃｔ３に形成されているメモリセル）は、アクティブ領域Ａｃｔ１〜Ａｃｔ３内に形成されるメモリセル同士間（例えばメモリセルＭＣ１やメモリセルＭＣ２）でソース領域を共有していない。つまり、図２に示すように、ｘ軸方向に延在するアクティブ領域Ａｃｔ１〜Ａｃｔ３は、素子分離領域ＳＴＩ１、ＳＴＩ２によって互いに分離されているのである。この状態で、本実施の形態１では、ｙ軸方向に並んで配置されているメモリセルのソース領域をアクティブ領域Ａｃｔ１〜Ａｃｔ３と素子分離領域ＳＴＩ１、ＳＴＩ２上に跨るようにソース配線ＳＬを形成しているのである。このソース配線ＳＬは、素子分離領域ＳＴＩ１、ＳＴＩ２で互いに分離されているアクティブ領域Ａｃｔ１〜Ａｃｔ３と電気的に接続されているので、アクティブ領域Ａｃｔ１〜Ａｃｔ３に形成されているメモリセルのソース領域は電気的に接続されることになる。
【００３７】
このように本実施の形態１では、ｙ軸方向に並んでいるメモリセル（例えば、アクティブ領域Ａｃｔ１〜Ａｃｔ３に形成されているメモリセル）のソース領域を半導体基板に形成した拡散層として共有するのではなく、アクティブ領域Ａｃｔ１〜Ａｃｔ３や素子分離領域ＳＴＩ１、ＳＴＩ２上に配置され、かつ、ｙ軸方向に延在するソース配線ＳＬによって電気的に接続している。この結果、本実施の形態１では、半導体基板内にｙ軸方向に延在する共有ソース領域を設ける必要がないので、図２に示すように、アクティブ領域Ａｃｔ１のｘ軸方向に隣接して配置されているメモリセルＭＣ１とメモリセルＭＣ２との間の距離を小さくすることができる。つまり、本実施の形態１では、ｘ軸方向に隣接するメモリセルＭＣ１とメモリセルＭＣ２との間を狭めることができるので、不揮発性半導体記憶装置の小型化を実現できるのである。
【００３８】
特に、本実施の形態１では、図２に示すように、メモリセルＭＣ１を構成するメモリゲート電極ＭＧ１と、メモリセルＭＣ２を構成するメモリゲート電極ＭＧ２の間に、サイドウォールＳＷを挟んでソース配線ＳＬを形成している。つまり、メモリセルＭＣ１とメモリセルＭＣ２に挟むように形成されるソース配線ＳＬは、サイドウォールＳＷを介して自己整合的に形成されている。このため、メモリセルＭＣ１とメモリセルＭＣ２との間の距離を最小限にすることができるのである。すなわち、本実施の形態１では、ｙ軸方向に並ぶメモリセルのソース領域間を電気的に接続する方法として、半導体基板内に形成された拡散層を使用するのではなく、半導体基板上に形成されたソース配線ＳＬを使用することにより、メモリセルアレイサイズの縮小を実現できる。さらに、半導体基板上に形成されるソース配線ＳＬをｘ軸方向に隣接するメモリセルＭＣ１とメモリセルＭＣ２に対して自己整合的に形成することにより、メモリセルアレイサイズの小型化を推進することができるのである。特に、ソース配線ＳＬをメモリセルＭＣ１とメモリセルＭＣ２の両方に対して自己整合的に形成することにより、メモリセルＭＣ１、メモリセルＭＣ２およびソース配線ＳＬ間の位置合わせが不必要となる。このことは、メモリセルＭＣ１、ＭＣ２とソース配線ＳＬ間の位置合わせ余裕を確保する必要がなくなることを意味しているので、不揮発性半導体記憶装置のさらなる小型化を達成できるのである。
【００３９】
続いて、ｙ軸方向に並ぶメモリセルのソース領域間を電気的に接続する方法として、半導体基板内に形成された拡散層を使用するのではなく、半導体基板上に形成されたソース配線ＳＬを使用することによる別の効果について説明する。本実施の形態１では、図２に示すように、ｙ軸方向に並ぶメモリセル（例えば、アクティブ領域Ａｃｔ１〜Ａｃｔ３に形成されるメモリセル）のソース領域を接続するために拡散層を使用せずに、半導体基板上に形成されているソース配線ＳＬを使用している。このため、半導体基板内では、アクティブ領域Ａｃｔ１〜Ａｃｔ３および素子分離領域ＳＴＩ１、ＳＴＩ２がそれぞれライン形状をしたストライプ形状にすることができる。
【００４０】
つまり、比較例では、ｙ軸方向に並ぶメモリセル（例えば、アクティブ領域Ａｃｔに形成されるメモリセル）のソース領域を接続するために半導体基板内の拡散層を使用しており、この拡散層の形成領域を確保するために、素子分離領域ＳＴＩ１〜ＳＴＩ４を必然的に矩形形状にする必要がある（図１参照）。このことは、比較例では、素子分離領域ＳＴＩ１〜ＳＴＩ４のそれぞれに終端部が存在することを意味する。この結果、比較例では、素子分離領域ＳＴＩ１〜ＳＴＩ４の終端部からコントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２がはみ出さないように位置合わせする必要がある。このため、比較例では、位置合わせ精度を考慮してある程度、素子分離領域ＳＴＩ１〜ＳＴＩ４の終端部とコントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２との間に合わせ余裕（マージン）を確保する必要がある（図１参照）。
【００４１】
これに対し、本実施の形態１では、ｙ軸方向に並ぶメモリセル（例えば、アクティブ領域Ａｃｔ１〜Ａｃｔ３に形成されるメモリセル）のソース領域を接続するために拡散層を使用していない。このことから、図２に示すように、半導体基板内に形成される素子分離領域ＳＴＩ１〜ＳＴＩ２をｘ軸方向に延在するライン形状とすることができる。この結果、素子分離領域ＳＴＩ１〜ＳＴＩ２には終端部が存在しないことになる。このことは、素子分離領域ＳＴＩ１〜ＳＴＩ２の終端部とコントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２との位置合わせが不要となることを意味している。言い換えれば、素子分離領域ＳＴＩ１〜ＳＴＩ２がｘ軸方向にライン状に配置されていることから、コントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２の形成位置がｘ軸方向に多少ずれても問題とならないのである。したがって、本実施の形態１によれば、素子分離領域ＳＴＩ１〜ＳＴＩ２と、コントロールゲート電極ＣＧ１、ＣＧ２およびメモリゲート電極ＭＧ１、ＭＧ２との合わせ余裕を確保する必要がないので、メモリセルアレイの小型化をさらに推進できる顕著な効果を奏するのである。
【００４２】
次に、本実施の形態１における不揮発性半導体記憶装置の断面構造について説明する。図３は、図２のＡ−Ａ’線で切断した断面を含む不揮発性半導体記憶装置の断面を示す図である。図３では、メモリセルアレイ領域と周辺回路領域が図示されており、メモリセルアレイ領域には、図２のＡ−Ａ’線の断面（４つのメモリセルのうち左側の２つ）とそれ以外の断面（４つのメモリセルのうち右側の２つ）が示されている。一方、周辺回路領域には、周辺回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の１つが図示されている。メモリセルアレイ領域と周辺回路領域の間にはダミー・ゲート領域が形成されている。
【００４３】
図３に示すように、半導体基板１Ｓにはウェル分離層ＮＩＳＯが形成されており、メモリセルアレイ領域と周辺回路領域とは素子分離領域ＳＴＩで分離されている。この素子分離領域ＳＴＩは、半導体基板１Ｓに形成した溝に酸化シリコン膜などの絶縁膜を埋め込むことにより形成されている。
【００４４】
まず、素子分離領域ＳＴＩで区画された周辺回路領域に形成されているＭＩＳＦＥＴの構成について説明する。周辺回路領域とは周辺回路が形成されている領域を示している。具体的には、不揮発性半導体記憶装置は、メモリセルがアレイ状（行列状）に形成されたメモリセルアレイ領域と、このメモリセルアレイ領域に形成されているメモリセルを制御する周辺回路から構成されている。そして、この周辺回路は、メモリセルのコントロールゲート電極などに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路などから構成されている。したがって、図３に示す周辺回路領域には、例えば、ワードドライバ、センスアンプあるいは制御回路などを構成するＭＩＳＦＥＴの１つが図示されている。以下に、この周辺回路を構成するｎチャネル型ＭＩＳＦＥＴについて説明する。
【００４５】
図３に示すように、周辺回路領域では、半導体基板１Ｓ上にウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ２が形成されている。ウェル分離層ＮＩＳＯは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓに導入したｎ型半導体領域から形成され、ｐ型ウェルＰＷＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００４６】
次に、ｐ型ウェルＰＷＬ２（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇは、例えば、ポリシリコン膜とこのポリシリコン膜の表面に形成されたコバルトシリサイド膜から形成されている。ゲート電極Ｇを構成するポリシリコン膜には、ＭＩＳＦＥＴのしきい値電圧を調整するために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極の一部を構成するコバルトシリサイド膜はゲート電極Ｇの低抵抗化のために形成されている。
【００４７】
ゲート電極Ｇの両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ２）内には浅い低濃度不純物拡散領域ＥＸ３が形成されている。この浅い低濃度不純物拡散領域ＥＸ３はｎ型半導体領域であり、ゲート電極Ｇに整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ３の外側には深い高濃度不純物拡散領域Ｓ１、Ｄ１が形成されている。この深い高濃度不純物拡散領域Ｓ１、Ｄ１もｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域Ｓ１、Ｄ１の表面には低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ３と深い高濃度不純物拡散領域Ｓ１によりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ３と深い高濃度不純物拡散領域Ｄ１によりドレイン領域が形成される。このようにして、周辺回路領域にＭＩＳＦＥＴが形成されている。
【００４８】
次に、メモリセルアレイ領域に形成されているメモリセルの構成について説明する。図３において、メモリセルＭＣ１とメモリセルＭＣ２とは同様の構成をしているため、ここでは、メモリセルＭＣ１を例に挙げてメモリセルの構成を説明する。
【００４９】
図３に示すように、メモリセルアレイ領域において、半導体基板１Ｓ上にｎ型半導体領域からなるウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルＭＣ１が形成されている。このメモリセルＭＣ１は、メモリセルＭＣ１を選択する選択部と情報を記憶する記憶部から構成されている。始めに、メモリセルＭＣ１を選択する選択部の構成について説明する。メモリセルＭＣ１は、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極（制御電極）ＣＧ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧ１は、例えば、ポリシリコン膜とポリシリコン膜上に形成されているコバルトシリサイド膜から形成されている。コバルトシリサイド膜は、コントロールゲート電極ＣＧの低抵抗化のために形成されている。このコントロールゲート電極ＣＧ１は、メモリセルＭＣ１を選択する機能を有している。つまり、コントロールゲート電極ＣＧ１によって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００５０】
次に、メモリセルＭＣ１の記憶部の構成について説明する。コントロールゲート電極ＣＧ１の片側の側壁には絶縁膜からなる積層絶縁膜ＭＩＦ１を介してメモリゲート電極ＭＧ１が形成されている。メモリゲート電極ＭＧ１は、コントロールゲート電極ＣＧ１の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているコバルトシリサイド膜から形成されている。コバルトシリサイド膜は、メモリゲート電極ＭＧの低抵抗化のために形成されている。
【００５１】
コントロールゲート電極ＣＧ１とメモリゲート電極ＭＧ１の間およびメモリゲート電極ＭＧ１と半導体基板１Ｓとの間には、積層絶縁膜ＭＩＦ１が形成されている。この積層絶縁膜ＭＩＦ１は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＶ１と、電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＶ２から構成されている。電位障壁膜ＥＶ１は、例えば、酸化シリコン膜ＩＦ１から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜ＩＦ１からなる電位障壁膜ＥＶ１は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＶ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＶ１は、トンネル絶縁膜として機能する。
【００５２】
そして、この電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜ＩＦ２から形成している。本実施の形態１におけるメモリセルＭＣ１の記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ１下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ１下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００５３】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜ＩＦ２が挙げられるが、窒化シリコン膜ＩＦ２に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００５４】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＶ１あるいは電位障壁膜ＥＶ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００５５】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜ＩＦ２が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜ＩＦ２中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＶ１や電位障壁膜ＥＶ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００５６】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜ＩＦ２に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜ＩＦ２を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＶ１および電位障壁膜ＥＶ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００５７】
次に、コントロールゲート電極ＣＧ１の側壁のうち、一方の片側にはメモリゲート電極ＭＧ１が形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧ１の側壁のうち、一方の片側にはコントロールゲート電極ＣＧ１が形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００５８】
半導体基板１Ｓ内には、コントロールゲート電極ＣＧ１に整合して、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２に接する外側の領域に一対の深い高濃度不純物拡散領域ＭＳ、ＭＤが形成されている。この深い高濃度不純物拡散領域ＭＳ、ＭＤもｎ型半導体領域であり、深い高濃度不純物拡散領域ＭＤの表面にはコバルトシリサイド膜ＣＳが形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２と一対の深い高濃度不純物拡散領域ＭＳ、ＭＤによって、メモリセルのソース領域あるいはドレイン領域が形成される。具体的に、浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳによってソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＭＤによってドレイン領域が形成されている。
【００５９】
ソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１、ＥＸ２と深い高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸおよびゲート絶縁膜ＧＯＸ上に形成されたコントロールゲート電極ＣＧ１および上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２からなる積層絶縁膜ＭＩＦ１とこの積層絶縁膜ＭＩＦ１上に形成されているメモリゲート電極ＭＧ１、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルＭＣ１の選択部は選択トランジスタから構成され、メモリセルＭＣ１の記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルＭＣ１が構成されている。
【００６０】
続いて、メモリセルＭＣ１と接続する配線構造について説明する。メモリセルＭＣ１上には、メモリセルＭＣ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、層間絶縁膜ＩＬを貫通してドレイン領域を構成するコバルトシリサイド膜ＣＳに達するコンタクトホールが形成されている。コンタクトホールの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧ１が形成されている。そして、層間絶縁膜ＩＬ上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧ１が電気的に接続されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されている。
【００６１】
次に、本実施の形態１の特徴であるソース配線ＳＬについて説明する。図３に示すように、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）内にはメモリゲート電極ＭＧ１の側壁に形成されたサイドウォールＳＷに接触するようにソース配線ＳＬが形成されている。このソース配線ＳＬは、半導体基板１Ｓ内に形成されたソース領域（浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳ）と電気的に接続するように半導体基板１Ｓ上に形成されている。ソース領域は、メモリセルＭＣ１だけでなくメモリセルＭＣ２のソース領域としても機能する。つまり、浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳで構成されるソース領域は、メモリセルＭＣ１とメモリセルＭＣ２で共有化されている。したがって、このソース領域はメモリセルＭＣ１に整合して形成されているだけでなく、メモリセルＭＣ２にも整合して形成されている。例えば、図３に示すように、メモリセルＭＣ２のメモリゲート電極ＭＧ２に整合して浅い低濃度不純物拡散領域ＥＸ１が形成され、このメモリゲート電極ＭＧ２の側壁に形成されているサイドウォールＳＷに整合して深い高濃度不純物拡散領域ＭＳが形成されている。
【００６２】
このため、ソース領域上に形成されているソース配線ＳＬは、メモリゲート電極ＭＧ１の側壁に形成されているサイドウォールＳＷと、メモリゲート電極ＭＧ２の側壁に形成されているサイドウォールＳＷの両方に接触するように形成されている。つまり、ソース配線ＳＬは、メモリセルＭＣ１を構成するメモリゲート電極ＭＧ１と、メモリセルＭＣ２を構成するメモリゲート電極ＭＧ２の間に、サイドウォールＳＷを挟んで形成されている。このことは、メモリセルＭＣ１とメモリセルＭＣ２に挟むように形成されるソース配線ＳＬがサイドウォールＳＷを介して自己整合的に形成されていることを意味している。このため、メモリセルＭＣ１とメモリセルＭＣ２との間の距離を最小限にすることができるのである。このことから、本実施の形態１によれば、上述したようにソース配線ＳＬを形成することにより、メモリセルアレイの小型化を推進することができる。ソース配線ＳＬは、例えば、ポリシリコン膜とこのポリシリコン膜の表面に形成されたコバルトシリサイド膜から形成されている。コバルトシリサイド膜はソース配線ＳＬの低抵抗化のために形成されている。
【００６３】
さらに、本実施の形態１の特徴について説明する。図３に示すように、本実施の形態１では、コントロールゲート電極ＣＧ１の形状をサイドウォール形状にしている。これにより、コントロールゲート電極ＣＧ１の幅を充分に狭くできるので、メモリセルＭＣ１のセルサイズを縮小することができ、この結果、メモリセルアレイの小型化を実現することができるのである。通常のスプリットゲート型のメモリセルでは、コントロールゲート電極は矩形形状をしており、この矩形形状をしたコントロールゲート電極の側壁にサイドウォール形状のメモリゲート電極を形成している。これに対し、本実施の形態１では、図３に示すように、メモリゲート電極ＭＧ１だけでなく、コントロールゲート電極ＣＧ１もサイドウォール形状としている。これにより、矩形形状のコントロールゲート電極のサイズに比べて、サイドウォール形状のコントロールゲート電極ＣＧ１のサイズを小さくできるので、メモリセルＭＣ１のサイズを縮小化することができるのである。
【００６４】
特に、矩形形状のコントロールゲート電極は、フォトリソグラフィ技術の最小加工寸法でそのサイズが決定されてしまうが、サイドウォール形状のコントロールゲート電極ＣＧ１はフォトリソグラフィ技術の最小加工寸法よりも小さいサイズで形成することができる利点がある。すなわち、サイドウォール形状のコントロールゲート電極ＣＧ１は、以下に示すようにして形成することができる。例えば、フォトリソグラフィ技術によって、矩形形状のダミー絶縁膜(例えば、窒化シリコン膜)を形成し、このダミー絶縁膜を覆うようにポリシリコン膜を形成する。その後、このポリシリコン膜に対して異方性エッチングを施すことにより、ダミー絶縁膜の側壁にサイドウォール形状のコントロールゲート電極ＣＧ１を形成するのである。そして、ダミー絶縁膜を除去すれば、サイドウォール形状のコントロールゲート電極ＣＧ１を形成することができる。このとき、ダミー絶縁膜はフォトリソグラフィ技術の寸法精度で規定されるが、このダミー絶縁膜の側壁に形成されるサイドウォールは、フォトリソグラフィ技術ではなくエッチング技術を使用するので、フォトリソグラフィ技術による最小加工寸法よりも小さく形成することができるのである。したがって、本実施の形態１によれば、メモリゲート電極ＭＧ１だけでなく、コントロールゲート電極ＣＧ１もサイドウォール形状にすることにより、不揮発性半導体記憶装置の小型化を推進することができる。
【００６５】
本実施の形態１におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、図４に示すように、コントロールゲート電極に印加する電圧をＶｃｇ、メモリゲート電極に印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板（ｐ型ウェル）に印加する電圧をＶｓｕｂとしている。電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００６６】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを６Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを１２Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを１．５Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極を有する選択トランジスタのしきい値電圧によって決まり、例えば、１Ｖ程度となる。ｐ型ウェルＰＷＬ（半導体基板１Ｓ）に印加される電圧Ｖｓｕｂは０Ｖである。
【００６７】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（Ｖｍｇ＝１２Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の窒化シリコン膜（電荷蓄積膜ＥＣ）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００６８】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極に印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域はオープンとする。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極に印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００６９】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１．５Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極に印加する電圧Ｖｍｇを０Ｖとし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書き込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００７０】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００７１】
本実施の形態１における不揮発性半導体記憶装置は上記のように構成されており、以下にその製造方法について、図面を参照しながら説明する。不揮発性半導体記憶装置の製造方法を説明する図５〜図２１では、メモリセルアレイ領域と周辺回路領域とを同時に図示しながら説明する。
【００７２】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓのメモリセルアレイ領域と周辺回路領域とを分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００７３】
続いて、メモリセルアレイ領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。具体的に、メモリセルアレイ領域にｐ型ウェルＰＷＬ１を形成し、周辺回路領域にｐ型ウェルＰＷＬ２を形成する。
【００７４】
次に、図６に示すように、半導体基板１Ｓ上に窒化シリコン膜を形成する。窒化シリコン膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法で形成することができる。そして、この窒化シリコン膜上にレジスト膜ＦＲ１を塗布する。その後、塗布したレジスト膜ＦＲ１に対して露光・現像処理を実施することにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ダミー絶縁膜を形成する領域にだけレジスト膜ＦＲ１が残るように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたエッチングにより、窒化シリコン膜を加工してメモリセルアレイ領域にダミー絶縁膜ＤＩを形成する。
【００７５】
続いて、図７に示すように、パターニングしたレジスト膜ＦＲ１を除去した後、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、後述するメモリセルのゲート絶縁膜、周辺回路領域に形成されるＭＩＳＦＥＴのゲート絶縁膜となる膜である。したがって、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００７６】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００７７】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００７８】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００７９】
次に、半導体基板１Ｓ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法により形成することができる。ポリシリコン膜ＰＦ１にリンなどのｎ型不純物を導入した後、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成し、このレジスト膜ＦＲ２に対して露光・現像処理を施すことによりパターニングする。パターニングは、メモリセルアレイ領域を開口し、周辺回路領域を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ２をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１を加工する。このとき、メモリセルアレイ領域では、ポリシリコン膜ＰＦ１が異方性エッチングされ、ダミー絶縁膜ＤＩの側壁にだけポリシリコン膜ＰＦ１が残る。このダミー絶縁膜ＤＩの側壁に形成されたポリシリコン膜ＰＦ１がサイドウォール形状のコントロールゲート電極となる。これにより、フォトリソグラフィ技術による最小加工寸法に規定されることなくサイドウォール形状のコントロールゲート電極を形成することができる。したがって、メモリセルの小型化を推進することができる。なお、周辺回路領域はレジスト膜ＦＲ２に覆われているため、ポリシリコン膜ＰＦ１はエッチングされずに残存したままである。
【００８０】
ここで、コントロールゲート電極を構成するポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、コントロールゲート電極の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
【００８１】
次に、図８に示すように、パターニングしたレジスト膜ＦＲ２および窒化シリコン膜よりなるダミー絶縁膜ＤＩを除去した後、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧ上を覆う半導体基板１Ｓ上に積層絶縁膜ＭＩＦを形成する。積層絶縁膜ＭＩＦは、例えば、酸化シリコン膜と、この酸化シリコン膜上に形成される窒化シリコン膜と、窒化シリコン膜上に形成される酸化シリコン膜から形成される（ＯＮＯ膜）。これらの積層絶縁膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、下層の酸化シリコン膜の膜厚は５ｎｍ、窒化シリコン膜の膜厚は１０ｎｍ、上層の酸化シリコン膜の膜厚は５ｎｍである。
【００８２】
この積層絶縁膜ＭＩＦのうち窒化シリコン膜は、メモリセルアレイ領域において、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態１では、電荷蓄積膜として窒化シリコン膜を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）を使用することもできる。
【００８３】
続いて、半導体基板１Ｓ上にポリシリコン膜ＰＦ２を形成する。さらに、このポリシリコン膜ＰＦ２にリンなどのｎ型不純物を導入する。そして、ポリシリコン膜ＰＦ２に対して異方性エッチングを施す。これにより、メモリセルアレイ領域では、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの側壁にサイドウォール形状のポリシリコン膜ＰＦ２が形成される。一方、周辺回路領域ではポリシリコン膜ＰＦ２がすべて除去されて積層絶縁膜ＭＩＦが露出している。
【００８４】
その後、図９に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ３を形成し、このレジスト膜ＦＲ３に対して露光・現像処理を施すことによりパターニングする。パターニングは、メモリセルアレイ領域に形成されているコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの片側の側壁を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ３をマスクにしたエッチングにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧのレジスト膜ＦＲ３で覆われていないサイドウォール状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの片側の側壁にだけサイドウォール形状のメモリゲート電極ＭＧ１、ＭＧ２、ＭＧを形成することができる。このメモリゲート電極ＭＧ１、ＭＧ２、ＭＧは、ポリシリコン膜ＰＦ２から形成されていることになる。
【００８５】
次に、図１０に示すように、パターニングしたレジスト膜ＦＲ３を除去した後、半導体基板１Ｓ上にレジスト膜ＦＲ４を形成し、このレジスト膜ＦＲ４に対して露光・現像処理を施すことによりパターニングする。パターニングは、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧに挟まれた領域を露出するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ４をマスクにして露出している積層絶縁膜ＭＩＦを除去して半導体基板１Ｓの表面を露出する。その後、イオン注入法を使用することにより、レジスト膜ＦＲ４によるマスクから露出している半導体基板１Ｓ内に浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、ｎ型半導体領域であり、半導体基板１Ｓ内にリンなどのｎ型不純物を導入することにより形成される。
【００８６】
続いて、図１１に示すように、パターニングしたレジスト膜ＦＲ４を除去した後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。そして、この酸化シリコン膜に対して異方性エッチングを施すことにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧおよびメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁にサイドウォール（サイドウォール絶縁膜）ＳＷを形成する。その後、半導体基板１Ｓ上にレジスト膜ＦＲ５を形成し、このレジスト膜ＦＲ５に対して露光・現像処理を施すことによりパターニングする。パターニングは、互いに対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧで挟まれる領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ５をマスクにしたイオン注入法により、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁に形成されたサイドウォールＳＷに整合して半導体基板１Ｓ内に深い高濃度不純物拡散領域ＭＳを形成する。深い高濃度不純物拡散領域ＭＳはｎ型半導体領域であり、浅い低濃度不純物拡散領域ＥＸ１よりも高濃度にｎ型不純物が導入されている領域である。この深い高濃度不純物拡散領域ＭＳと浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域が形成される。
【００８７】
次に、図１２に示すように、パターニングしたレジスト膜ＦＲ５を除去した後、半導体基板１Ｓ上に再びレジスト膜ＦＲ６を形成する。そして、このレジスト膜ＦＲ６に対して露光・現像処理を施すことによりパターニングする。パターニングは、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧを覆うように行なわれる。このパターニングしたレジスト膜ＦＲ６をマスクにしたエッチングにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの側壁に形成されているサイドウォールＳＷを除去する。
【００８８】
続いて、図１３に示すように、パターニングしたレジスト膜ＦＲ６を除去した後、半導体基板１Ｓ上にポリシリコン膜ＰＦ３を形成する。その後、このポリシリコン膜ＰＦ３を途中までエッチングする。これにより、ポリシリコン膜ＰＦ３の高さをメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁に形成されているサイドウォールＳＷの高さよりも低くする。
【００８９】
次に、図１４に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ７を形成し、このレジスト膜ＦＲ７に対して露光・現像処理を施すことによりパターニングする。パターニングは、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧ間を覆うように実施される。このパターニングしたレジスト膜ＦＲ７をマスクにしてポリシリコン膜ＰＦ３をエッチングする。これにより、レジスト膜ＦＲ７で覆われているメモリゲート電極ＭＧ１、ＭＧ２、ＭＧ間に形成されているポリシリコン膜ＰＦ３だけが残存し、このポリシリコン膜ＰＦ３からなるソース配線ＳＬが形成される。つまり、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁に形成されているサイドウォールＳＷに整合してソース配線ＳＬを形成することができる。このソース配線ＳＬは下層にあるソース領域（浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳ）と電気的に接続されている。
【００９０】
続いて、図１５に示すように、パターニングしたレジスト膜ＦＲ７を除去した後、半導体基板１Ｓ上に露出している積層絶縁膜ＭＩＦを除去する。このとき、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧとメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの間、および、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと半導体基板１Ｓの間に形成されている積層絶縁膜ＭＩＦは露出していないため残存することになる。
【００９１】
次に、図１６に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ８を形成する。そして、このレジスト膜ＦＲ８に対して露光・現像処理を施すことによりパターニングする。パターニングは、メモリセルアレイ領域を覆うとともに、周辺回路領域のゲート電極形成領域にレジスト膜ＦＲ８が残るように行なわれる。その後、図１７に示すように、このパターニングしたレジスト膜ＦＲ８をマスクにしたエッチングにより、周辺回路領域にポリシリコン膜ＰＦ１よりなるゲート電極Ｇを形成する。この後、パターニングしたレジスト膜ＦＲ８を除去しておく。
【００９２】
続いて、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセルアレイ領域の半導体基板１Ｓ内に浅い低濃度不純物拡散領域ＥＸ２を形成し、周辺回路領域の半導体基板１Ｓ内に浅い低濃度不純物拡散領域ＥＸ３を形成する。具体的には、メモリセルアレイ領域において、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧに整合してｎ型半導体領域である浅い低濃度不純物拡散領域ＥＸ２を形成する。一方、周辺回路領域においては、ゲート電極Ｇに整合してｎ型半導体領域である浅い低濃度不純物拡散領域ＥＸ３を形成する。
【００９３】
次に、図１９に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォールＳＷを形成する。具体的には、メモリセルアレイ領域において、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの片側の側壁にサイドウォールＳＷを形成する。一方、周辺回路領域においては、ゲート電極Ｇの両側の側壁にサイドウォールＳＷを形成する。
【００９４】
その後、イオン注入法を使用することにより、半導体基板１Ｓ内に深い高濃度不純物拡散領域ＭＤおよび深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。具体的には、メモリセルアレイ領域においては、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの側壁に形成されたサイドウォールＳＷに整合して深い高濃度不純物拡散領域ＭＤを形成する。一方、周辺回路領域においては、ゲート電極Ｇの側壁に形成されたサイドウォールＳＷに整合して深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。メモリセルアレイ領域では、この深い高濃度不純物拡散領域ＭＤと浅い低濃度不純物拡散領域ＥＸ２によってメモリセルのドレイン領域が形成される。同様に、周辺回路領域では、深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＥＸ３によってＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにして、深い高濃度不純物拡散領域ＭＤ、Ｓ１、Ｄ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００９５】
次に、シリサイド工程について図２０を参照しながら説明する。半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセルアレイ領域では、露出しているコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧと、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと、ソース配線ＳＬに直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域ＭＤにもコバルト膜が直接接する。一方、周辺回路領域でも、ゲート電極Ｇおよび深い高濃度不純物拡散領域Ｓ１、Ｄ１にコバルト膜が接触する。
【００９６】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、メモリセルアレイ領域においては、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧと、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと、ソース配線ＳＬを構成するポリシリコン膜ＰＦ１、ＰＦ２、ＰＦ３とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧと、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと、ソース配線ＳＬはそれぞれポリシリコン膜ＰＦ１、ＰＦ２、ＰＦ３とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧやメモリゲート電極ＭＧ１、ＭＧ２、ＭＧやソース配線ＳＬの低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度不純物拡散領域ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため深い高濃度不純物拡散領域ＭＤにおいても低抵抗化を図ることができる。
【００９７】
同様に、周辺回路領域においても、ゲート電極Ｇを構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇはそれぞれポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇの低抵抗化のために形成される。上述した熱処理により、深い高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深い高濃度不純物拡散領域Ｓ１、Ｄ１においても低抵抗化を図ることができる。
【００９８】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓのメモリセルアレイ領域に複数のメモリセルを形成し、周辺回路領域にＭＩＳＦＥＴを形成することができる。
【００９９】
次に、配線工程についても図２０を参照しながら説明する。図２０に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１００】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬにコンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴはメモリセルアレイ領域や周辺回路領域に複数形成される。そして、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０１】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＬＧ１、ＰＬＧ２、ＰＬＧを形成することができる。
【０１０２】
次に、図２１に示すように、プラグＰＬＧ１、ＰＬＧ２、ＰＬＧを形成した層間絶縁膜ＩＬ上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における不揮発性半導体記憶装置を形成することができる。
【０１０３】
（実施の形態２）
図２２は、本実施の形態２における不揮発性半導体記憶装置の断面構造を示す断面図である。本実施の形態２における不揮発性半導体記憶装置と前記実施の形態１における不揮発性半導体記憶装置はほぼ同様の構成をしており、その相違点はコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの形状にある。具体的に、前記実施の形態１では、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧをサイドウォール形状にしていたのに対し、本実施の形態２では、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧを矩形形状にしている点が相違する。ただし、本実施の形態２でも、図２２に示すように、メモリセルＭＣ１を構成するメモリゲート電極ＭＧ１と、メモリセルＭＣ２を構成するメモリゲート電極ＭＧ２の間に、サイドウォールＳＷを挟んでソース配線ＳＬを形成している。つまり、メモリセルＭＣ１とメモリセルＭＣ２に挟むように形成されるソース配線ＳＬは、サイドウォールＳＷを介して自己整合的に形成されている。このため、メモリセルＭＣ１とメモリセルＭＣ２との間の距離を最小限にすることができるのである。したがって、本実施の形態２でも前記実施の形態１と同様に、不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することができ、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる顕著な効果を得ることができる。
【０１０４】
本実施の形態２における不揮発性半導体記憶装置は上記のように構成されており、以下に、図２３〜図３７を参照しながら、本実施の形態２における不揮発性半導体記憶装置の製造方法について説明する。
【０１０５】
まず、前記実施の形態１と同様にして、半導体基板１Ｓに素子分離領域ＳＴＩを形成し、その後、メモリセルアレイ領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入してｐ型ウェルＰＷＬ１〜ＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１〜ＰＷＬ２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。具体的に、メモリセルアレイ領域にｐ型ウェルＰＷＬ１を形成し、周辺回路領域にｐ型ウェルＰＷＬ２を形成する。
【０１０６】
次に、図２３に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成し、その後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法により形成することができる。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、前記実施の形態１と同様に、酸窒化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を使用してもよい。ポリシリコン膜ＰＦ１にリンなどのｎ型不純物を導入した後、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１０を形成する。そして、このレジスト膜ＦＲ１０に対して、露光・現像処理を施すことによりパターニングする。パターニングは、周辺回路領域を覆うとともに、メモリセルアレイ領域では、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧを形成する領域にレジスト膜ＦＲ１０が残るように行なわれる。
【０１０７】
続いて、パターニングしたレジスト膜ＦＲ１０をマスクにしたエッチングによりポリシリコン膜ＰＦ１とゲート絶縁膜ＧＯＸを加工する。これにより、メモリセルアレイ領域において、ポリシリコン膜ＰＦ１よりなるコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧを形成することができる。このとき形成されるコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧは、通常のフォトリソグラフィ技術を使用して形成されるので、矩形形状に加工される。
【０１０８】
ここで、コントロールゲート電極を構成するポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、コントロールゲート電極の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである選択トランジスタのしきい値電圧を低減することができる。
【０１０９】
続いて、図２４に示すように、パターニングしたレジスト膜ＦＲ１０を除去した後、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧ上を覆う半導体基板１Ｓ上に積層絶縁膜ＭＩＦを形成する。積層絶縁膜ＭＩＦは、例えば、酸化シリコン膜と、この酸化シリコン膜上に形成される窒化シリコン膜と、窒化シリコン膜上に形成される酸化シリコン膜から形成される（ＯＮＯ膜）。これらの積層絶縁膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、例えば、下層の酸化シリコン膜の膜厚は５ｎｍ、窒化シリコン膜の膜厚は１０ｎｍ、上層の酸化シリコン膜の膜厚は５ｎｍである。
【０１１０】
この積層絶縁膜ＭＩＦのうち窒化シリコン膜は、メモリセルアレイ領域において、メモリトランジスタの電荷蓄積膜となる膜である。本実施の形態２では、電荷蓄積膜として窒化シリコン膜を使用しているが、電荷蓄積膜としてトラップ準位を有する他の絶縁膜から形成してもよい。例えば、電荷蓄積膜として酸化アルミニウム膜（アルミナ膜）を使用することもできる。
【０１１１】
次に、半導体基板１Ｓ上にポリシリコン膜ＰＦ２を形成する。さらに、このポリシリコン膜ＰＦ２にリンなどのｎ型不純物を導入する。そして、ポリシリコン膜ＰＦ２に対して異方性エッチングを施す。これにより、メモリセルアレイ領域では、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの側壁にサイドウォール形状のポリシリコン膜ＰＦ２が形成される。一方、周辺回路領域ではポリシリコン膜ＰＦ２がすべて除去されて積層絶縁膜ＭＩＦが露出している。
【０１１２】
その後、図２５に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１１を形成し、このレジスト膜ＦＲ１１に対して露光・現像処理を施すことによりパターニングする。パターニングは、メモリセルアレイ領域に形成されているコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの片側の側壁を覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ１１をマスクにしたエッチングにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧのレジスト膜ＦＲ１１で覆われていないサイドウォール状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの片側の側壁にだけサイドウォール形状のメモリゲート電極ＭＧ１、ＭＧ２、ＭＧを形成することができる。このメモリゲート電極ＭＧ１、ＭＧ２、ＭＧは、ポリシリコン膜ＰＦ２から形成されていることになる。
【０１１３】
次に、図２６に示すように、パターニングしたレジスト膜ＦＲ１１を除去した後、半導体基板１Ｓ上にレジスト膜ＦＲ１２を形成し、このレジスト膜ＦＲ１２に対して露光・現像処理を施すことによりパターニングする。パターニングは、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧに挟まれた領域を露出するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ１２をマスクにして露出している積層絶縁膜ＭＩＦを除去して半導体基板１Ｓの表面を露出する。その後、イオン注入法を使用することにより、レジスト膜ＦＲ１２によるマスクから露出している半導体基板１Ｓ内に浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、ｎ型半導体領域であり、半導体基板１Ｓ内にリンなどのｎ型不純物を導入することにより形成される。
【０１１４】
続いて、図２７に示すように、パターニングしたレジスト膜ＦＲ１２を除去した後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。そして、この酸化シリコン膜に対して異方性エッチングを施すことにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧおよびメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁にサイドウォール（サイドウォール絶縁膜）ＳＷを形成する。その後、半導体基板１Ｓ上にレジスト膜ＦＲ１３を形成し、このレジスト膜ＦＲ１３に対して露光・現像処理を施すことによりパターニングする。パターニングは、互いに対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧで挟まれる領域を開口するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１３をマスクにしたイオン注入法により、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁に形成されたサイドウォールＳＷに整合して半導体基板１Ｓ内に深い高濃度不純物拡散領域ＭＳを形成する。深い高濃度不純物拡散領域ＭＳはｎ型半導体領域であり、浅い低濃度不純物拡散領域ＥＸ１よりも高濃度にｎ型不純物が導入されている領域である。この深い高濃度不純物拡散領域ＭＳと浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域が形成される。
【０１１５】
次に、図２８に示すように、パターニングしたレジスト膜ＦＲ１３を除去した後、半導体基板１Ｓ上に再びレジスト膜ＦＲ１４を形成する。そして、このレジスト膜ＦＲ１４に対して露光・現像処理を施すことによりパターニングする。パターニングは、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧを覆うように行なわれる。このパターニングしたレジスト膜ＦＲ１４をマスクにしたエッチングにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの側壁に形成されているサイドウォールＳＷを除去する。
【０１１６】
続いて、図２９に示すように、パターニングしたレジスト膜ＦＲ１４を除去した後、半導体基板１Ｓ上にポリシリコン膜ＰＦ３を形成する。その後、このポリシリコン膜ＰＦ３を途中までエッチングする。これにより、ポリシリコン膜ＰＦ３の高さをメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁に形成されているサイドウォールＳＷの高さよりも低くする。
【０１１７】
次に、図３０に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１５を形成し、このレジスト膜ＦＲ１５に対して露光・現像処理を施すことによりパターニングする。パターニングは、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧ間を覆うように実施される。このパターニングしたレジスト膜ＦＲ１５をマスクにしてポリシリコン膜ＰＦ３をエッチングする。これにより、レジスト膜ＦＲ１５で覆われているメモリゲート電極ＭＧ１、ＭＧ２、ＭＧ間に形成されているポリシリコン膜ＰＦ３だけが残存し、このポリシリコン膜ＰＦ３からなるソース配線ＳＬが形成される。つまり、対向するメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの側壁に形成されているサイドウォールＳＷに整合してソース配線ＳＬを形成することができる。このソース配線ＳＬは下層にあるソース領域（浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳ）と電気的に接続されている。
【０１１８】
続いて、図３１に示すように、パターニングしたレジスト膜ＦＲ１５を除去した後、半導体基板１Ｓ上に露出している積層絶縁膜ＭＩＦを除去する。このとき、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧとメモリゲート電極ＭＧ１、ＭＧ２、ＭＧの間、および、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと半導体基板１Ｓの間に形成されている積層絶縁膜ＭＩＦは露出していないため残存することになる。
【０１１９】
次に、図３２に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１６を形成する。そして、このレジスト膜ＦＲ１６に対して露光・現像処理を施すことによりパターニングする。パターニングは、メモリセルアレイ領域を覆うとともに、周辺回路領域のゲート電極形成領域にレジスト膜ＦＲ１６が残るように行なわれる。その後、図３３に示すように、このパターニングしたレジスト膜ＦＲ１６をマスクにしたエッチングにより、周辺回路領域にポリシリコン膜ＰＦ１よりなるゲート電極Ｇを形成する。その後、パターニングしたレジスト膜ＦＲ１６を除去しておく。
【０１２０】
続いて、図３４に示すように、イオン注入法を使用することにより、メモリセルアレイ領域の半導体基板１Ｓ内に浅い低濃度不純物拡散領域ＥＸ２を形成し、周辺回路領域の半導体基板１Ｓ内に浅い低濃度不純物拡散領域ＥＸ３を形成する。具体的には、メモリセルアレイ領域において、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧに整合してｎ型半導体領域である浅い低濃度不純物拡散領域ＥＸ２を形成する。一方、周辺回路領域においては、ゲート電極Ｇに整合してｎ型半導体領域である浅い低濃度不純物拡散領域ＥＸ３を形成する。
【０１２１】
次に、図３５に示すように、半導体基板１Ｓ上に、例えば、ＣＶＤ法を使用して酸化シリコン膜を形成した後、この酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォールＳＷを形成する。具体的には、メモリセルアレイ領域において、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの片側の側壁にサイドウォールＳＷを形成する。一方、周辺回路領域においては、ゲート電極Ｇの両側の側壁にサイドウォールＳＷを形成する。
【０１２２】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内に深い高濃度不純物拡散領域ＭＤおよび深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。具体的には、メモリセルアレイ領域においては、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧの側壁に形成されたサイドウォールＳＷに整合して深い高濃度不純物拡散領域ＭＤを形成する。一方、周辺回路領域においては、ゲート電極Ｇの側壁に形成されたサイドウォールＳＷに整合して深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。メモリセルアレイ領域では、この深い高濃度不純物拡散領域ＭＤと浅い低濃度不純物拡散領域ＥＸ２によってメモリセルのドレイン領域が形成される。同様に、周辺回路領域では、深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＥＸ３によってＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにして、深い高濃度不純物拡散領域ＭＤ、Ｓ１、Ｄ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１２３】
次に、シリサイド工程について図３６を参照しながら説明する。半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセルアレイ領域では、露出しているコントロールゲート電極ＣＧ１、ＣＧ２、ＣＧと、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと、ソース配線ＳＬに直接接するようにコバルト膜が形成される。同様に、深い高濃度不純物拡散領域ＭＤにもコバルト膜が直接接する。一方、周辺回路領域でも、ゲート電極Ｇおよび深い高濃度不純物拡散領域Ｓ１、Ｄ１にコバルト膜が接触する。
【０１２４】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、図３６に示すように、メモリセルアレイ領域においては、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧと、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと、ソース配線ＳＬを構成するポリシリコン膜ＰＦ１、ＰＦ２、ＰＦ３とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧと、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧと、ソース配線ＳＬはそれぞれポリシリコン膜ＰＦ１、ＰＦ２、ＰＦ３とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧやメモリゲート電極ＭＧ１、ＭＧ２、ＭＧやソース配線ＳＬの低抵抗化のために形成される。同様に、上述した熱処理により、深い高濃度不純物拡散領域ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため深い高濃度不純物拡散領域ＭＤにおいても低抵抗化を図ることができる。
【０１２５】
同様に、周辺回路領域においても、ゲート電極Ｇを構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇはそれぞれポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇの低抵抗化のために形成される。上述した熱処理により、深い高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深い高濃度不純物拡散領域Ｓ１、Ｄ１においても低抵抗化を図ることができる。
【０１２６】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態２では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓのメモリセルアレイ領域に複数のメモリセルを形成し、周辺回路領域にＭＩＳＦＥＴを形成することができる。
【０１２７】
次に、配線工程について図３６を参照しながら説明する。図３６に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１２８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬにコンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴはメモリセルアレイ領域や周辺回路領域に複数形成される。そして、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜ＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２９】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＬＧ１、ＰＬＧ２、ＰＬＧを形成することができる。
【０１３０】
次に、図３７に示すように、プラグＰＬＧ１、ＰＬＧ２、ＰＬＧを形成した層間絶縁膜ＩＬ上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態２における不揮発性半導体記憶装置を形成することができる。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３２】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明者が検討した比較例における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置のレイアウト構成を示す図である。
【図３】実施の形態１における不揮発性半導体記憶装置の断面構造を示す断面図である。
【図４】実施の形態１における不揮発性半導体記憶装置の動作条件を示す図である。
【図５】実施の形態１における不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】図５に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７】図６に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】図７に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】図８に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】図９に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】図１０に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】図１１に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】図１２に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】図１４に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】図１５に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】図１６に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１８】図１７に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１９】図１８に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】図１９に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２１】図２０に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２２】実施の形態２における不揮発性半導体記憶装置の断面構造を示す断面図である。
【図２３】実施の形態２における不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２４】図２３に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２５】図２４に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２６】図２５に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２７】図２６に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２８】図２７に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２９】図２８に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３０】図２９に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３１】図３０に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３２】図３１に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３３】図３２に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３４】図３３に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３５】図３４に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３６】図３５に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３７】図３６に続く不揮発性半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
【０１３４】
１Ｓ  半導体基板
Ａｃｔ  アクティブ領域
Ａｃｔ１  アクティブ領域
Ａｃｔ２  アクティブ領域
Ａｃｔ３  アクティブ領域
ＣＧ  コントロールゲート電極
ＣＧ１  コントロールゲート電極
ＣＧ２  コントロールゲート電極
ＣＮＴ  コンタクトホール
ＣＳ  コバルトシリサイド膜
Ｄ１  深い高濃度不純物拡散領域
ＤＩ  ダミー絶縁膜
ＥＣ  電荷蓄積膜
ＥＶ１  電位障壁膜
ＥＶ２  電位障壁膜
ＥＸ１  浅い低濃度不純物拡散領域
ＥＸ２  浅い低濃度不純物拡散領域
ＥＸ３  浅い低濃度不純物拡散領域
ＦＲ１〜ＦＲ１６  レジスト膜
Ｇ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＦ１  酸化シリコン膜
ＩＦ２  窒化シリコン膜
ＩＦ３  酸化シリコン膜
ＩＬ  層間絶縁膜
ＩＬ２  層間絶縁膜
Ｌ１  配線
ＭＣ１  メモリセル
ＭＣ２  メモリセル
ＭＤ  深い高濃度不純物拡散領域
ＭＩＦ  積層絶縁膜
ＭＩＦ１  積層絶縁膜
ＭＩＦ２  積層絶縁膜
ＭＧ  メモリゲート電極
ＭＧ１  メモリゲート電極
ＭＧ２  メモリゲート電極
ＭＳ  深い高濃度不純物拡散領域
ＮＩＳＯ  ウェル分離層
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＦ３  ポリシリコン膜
ＰＬＧ  プラグ
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
Ｓ１  深い高濃度不純物拡散領域
ＳＬ  ソース配線
ＳＴＩ  素子分離領域
ＳＴＩ１  素子分離領域
ＳＴＩ２  素子分離領域
ＳＴＩ３  素子分離領域
ＳＴＩ４  素子分離領域
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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