(57)【要約】【課題】電源電圧や外部制御信号により記憶容量を切り換えることで動作マージンを向上させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のワード線、この複数のワード線に交差する複数のビット線、これらワード線及びビット線の各交差部に配置された２値のデータを保持する複数のメモリセルからなるメモリセルアレイと、制御信号に基づいて前記メモリセルアレイの記憶容量を切り換えるとともに、前記メモリセルのアクセスに必要なアドレス空間の切り替えを行う制御回路とを備えたことを特徴とする。【選択図】図５
2010152962.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線、この複数のワード線に交差する複数のビット線、これらワード線及びビット線の各交差部に配置された２値のデータを保持する複数のメモリセルからなるメモリセルアレイと、制御信号に基づいて前記メモリセルアレイの記憶容量を切り換えるとともに、前記メモリセルのアクセスに必要なアドレス空間の切り替えを行う制御回路とを備えた
ことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、１ビットの記憶に用いる前記メモリセル数を調整して記憶容量の切り替えをする
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、記憶容量の切り替え時、所定の前記メモリセルのデータを他の前記メモリセルにコピーする
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
複数の前記メモリセルアレイからなるバンクを備え、
前記制御回路は、記憶容量の切り替え時、所定の前記バンクのデータを他の前記バンクにコピーする
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセル間のデータのコピーの際、コピー元の前記メモリセルを選択する前記ワード線を活性化した後、コピー先の前記メモリセルを選択する前記ワード線を活性化させる
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記メモリセルアレイの記憶容量を小さくした後、データ記憶に使用されない前記メモリセルに、データ記憶に使用される他の前記メモリセルのリダンダンシ情報を記憶する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
電子機器の小型化や高性能化に伴い、システムＬＳＩの低消費電力は重要な設計要件となっている。低消費電力化を図ることにより電池で電源が供給されるシステムの連続稼働時間を延ばすことができる。また高性能なシステムでは冷却や廃熱を簡便化することができる。
【０００３】
システムＬＳＩの低消費電力化の手段として一般に電源電圧の低減がある。実際に動作時に求められる計算能力に応じて電源電圧と動作周波数を変動させるシステムＬＳＩが開発されている。このようなシステムＬＳＩを実現するに当たってメモリ回路の低電源電圧での動作特性は大きな問題となる。一般にメモリ回路はロジック回路に比べ電源電圧の低下による性能の劣化が大きく、また動作する電源電圧の下限もロジック回路と比べると高い。
【０００４】
また、ＤＲＡＭのようにリフレッシュ動作を要するメモリ回路の場合、待機状態におけるリフレッシュ動作の間隔を長くすることで低消費電力化を図ることができる。しかし、リフレッシュ動作の間隔を長くすることは、当然にデータ消失のリスク増大につながる。そこで、この問題を解決すべく、メモリセルのデータをＥＣＣによって救済する手段が提案されている（非特許文献１）。つまり、メモリ回路が待機状態に入る際にＥＣＣによるパリティデータ生成を行い、待機状態から抜ける際に、このパリティデータを用いてエラー検出・訂正を行うものである。これにより、メモリ回路の信頼性は向上するものの、パリティデータ生成やエラー検知・訂正を行うための消費電力及び処理時間が大きくなる。また、ＥＣＣ搭載によりチップ面積の増大を招くことになる。
【非特許文献１】T.Nagai et.al., "A 65nm Low-Power Embedded DRAM with Extended Data-Retention Sleep Mode", 2006 IEEE International Solid-State Circuits Conference
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電源電圧や外部制御信号により記憶容量を切り換えることで動作マージンを向上させた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体記憶装置は、複数のワード線、この複数のワード線に交差する複数のビット線、これらワード線及びビット線の各交差部に配置された２値のデータを保持する複数のメモリセルからなるメモリセルアレイと、制御信号に基づいて前記メモリセルアレイの記憶容量を切り換えるとともに、前記メモリセルのアクセスに必要なアドレス空間の切り替えを行う制御回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電源電圧や外部制御信号により記憶容量を切り換えることで動作マージンを向上させた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
［第１の実施形態］
［システム概要］
図１Ａ〜１Ｄは、本発明の実施形態に係るメモリ装置のブロック図である。
【００１０】
図１Ａのメモリ装置は、図示されない外部の制御手段から送信される容量切替信号に応じて、記憶容量が切り替わるメモリ部１を備える。
【００１１】
例えば、メモリ装置を定格より低い電源電圧で動作させたい場合、制御手段から容量切替信号を送り、メモリセルアレイの記憶容量を小さくする。これにより、低電源電圧の環境下においてもメモリ装置を安定的に動作させることができる。
【００１２】
また、電源電圧が十分に供給される場合であっても、記憶容量を小さくすることで、動作速度をより高速にすることができる。
【００１３】
さらに、温度変化に応じてメモリ装置の記憶容量を変化させても良い。ＤＲＡＭ等のリフレッシュ動作が必要なメモリ装置では、温度が高くなることによりリフレッシュ間隔が短くなるが、記憶容量を小さくすることで、これを防止することができる。一方、温度が低くなった場合、メモリ装置内のトランジスタの閾値が上昇することにより周辺回路の動作が困難になるが、この場合もメモリ装置の記憶容量を小さくすることで動作マージンを確保することができる。
【００１４】
図１Ｂに示すメモリ装置は、図１Ａに示すメモリ装置に、さらに、電源電圧を測定し、その結果に応じてメモリ部１に容量切替信号を送信する電圧測定回路２を備える。
【００１５】
このメモリ装置の場合、電源電圧の変動に伴い自動的に記憶容量を変化させることができる。したがって、供給される電源電圧が一定値以下になった場合、自動的に記憶容量を小さくできるため、動作マージンを確保することができる。
【００１６】
図１Ｃに示すメモリ装置は、図１Ａに示すメモリ装置に、さらに、温度を測定し、その結果に応じてメモリ部１に容量切替信号を送信する温度測定回路３を備える。
【００１７】
このメモリ装置の場合、温度の変動に伴い自動的に記憶容量を変化させることができる。したがって、図１Ｂのメモリ装置の場合と同様、環境変化に対し一定の動作マージンを確保することができる。
【００１８】
図１Ｄに示すメモリ装置は、メモリ部１と、メモリ部１に容量切替信号を送信し、さらに、メモリ部１を動作させるための電圧を生成・供給する電圧生成回路４とを備える。この電圧生成回路４は、図示されない外部の制御手段から与えられる制御信号により制御される。
【００１９】
このメモリ装置では、制御信号を受けると、電圧生成回路４により記憶容量を切り換えられた上で、さらに供給電圧が調整される。したがって、制御信号により記憶容量を小さくした後、供給電圧を低くすることで、動作マージンの確保、高速動作とともに、消費電力の削減を実現することができる。
【００２０】
また、図１Ａ〜図１Ｄに示すメモリ装置の構成を組み合わせることもできる。その例の一つが図１Ｅに示すメモリ装置である。
【００２１】
このメモリ装置は、メモリ部１、電圧測定回路２、及び温度測定回路３を備え、さらに、電圧測定回路２から送信される電圧測定結果及び温度測定回路３から送信される温度測定結果に基づいてメモリ部１に容量切替信号を送信する制御回路５を備える。
【００２２】
この場合、電源電圧及び温度の変化に応じ、記憶容量を調整することができるため、図１Ａ〜図１Ｄに示すメモリ装置に対し、より一層、環境変化に柔軟に対応することができる。
【００２３】
なお、以下の説明において、通常の動作の状態を「通常動作モード」、低電源電圧で記憶容量が小さくなった状態を「低容量低電圧動作モード」と呼ぶことにする。
【００２４】
［メモリ部の使用領域］
図１Ａ〜１Ｅを用いて記憶容量の切り替えが可能なメモリ装置の概要を説明したが、ここでは、メモリ部１の使用領域に制限を加えることで記憶容量を小さくする場合について触れる。
【００２５】
図２Ａ〜２Ｄは、本実施形態に係るメモリ装置のメモリ部１のメモリ使用領域を示す概念図である。各図の斜線で示された部分は、低容量低電圧動作モードにおけるメモリ使用領域を示す。
【００２６】
図２Ａに示すメモリ部１は、複数のメモリセルがマトリクス状に配置された複数のメモリセルからなるメモリセルアレイ１０１ａ及び１０１ｂと、これらメモリセルアレイ１０１ａ、１０１ｂ及び外部のデータ送受を制御するＩ／Ｏ部１０２とを備える。メモリセルアレイ１０１ｂの一端は、メモリセルアレイ１０１ａと隣接しており、他の一端は、Ｉ／Ｏ部１０２と隣接している。したがって、Ｉ／Ｏ部１０２に対して、メモリセルアレイ１０１ａよりメモリセルアレイ１０１ｂの方が近くに配置されていることになる。
【００２７】
データを送受する時間はデータ経路の距離と相関するため、図２Ａのメモリ部１の場合、Ｉ／Ｏ部１０２に近いメモリセルほどデータの送受を速くすることができる。
【００２８】
したがって、電源電圧が所定の閾値以下になった場合であっても、Ｉ／Ｏ部１０２から遠いメモリセルアレイ１０１ａを使用せず、Ｉ／Ｏ部１０２から近いメモリセルアレイ１０１ｂのみを使用することで、電源電圧の低下に伴う速度低下を抑えることができる。
【００２９】
通常動作モードから低容量低電圧モードへ切り替える電源電圧の閾値はシステム要求により適切に設定すればよく、切り替えは１段階でも複数段階でも良い。また、切り替える記憶容量もシステム要求により適切に設定すればよく、切り替えは１段階であっても複数段階でも良い。
【００３０】
なお、電源電圧が低い場合、要求性能も低い場合がある。例えば、画像処理で解像度が低い場合、符号化アルゴリズムが簡便な場合、動画像処理で動画のフレームレートが低い場合などである。また、マルチメディア端末などであれば画像処理せずに音声処理のみを行う場合などもある。このように、処理すべき画像の解像度が低い場合、必要なフレームバッファのサイズが小さいため、記憶容量を小さくしても問題にならない。また、メモリ装置がプロセッサのキャッシュとして用いられている場合には、例えば、キャッシュのウェイ数といった構成パラメタを変えれば良く、要求性能が低い状況では使用するデータ量が一般的に少なくキャッシュが小さくても問題とならない。
【００３１】
図２Ｂに示すメモリ部１は、図２Ａに示すメモリセルアレイ１０１ａ及び１０１ｂ間に、メモリセル及びＩ／Ｏ部１０２とのデータ経路の途中に読み出し書き込みデータ制御回路１０３を備える。
【００３２】
このメモリ部１の場合、低容量低電圧動作モードでは、読み出し書き込みデータ制御回路１０３よりもＩ／Ｏ部１０２に近いメモリセルアレイ１０１ｂのみを使用する。この場合、Ｉ／Ｏ部１０２から見て読み出し書き込みデータ制御回路１０３より遠いメモリセルアレイ１０１ａのデータ線を駆動する必要がなくなるため、メモリ部１の動作を高速化させることができ、さらに消費電力を削減することができる。
【００３３】
なお、読み出し書き込みデータ制御回路が多段に用いられた構成、つまり、３つ以上のメモリセルアレイと、それらメモリセルアレイ間それぞれに読み出し書き込みデータ制御回路が配置されたている構成の場合であって、徐々に電源電圧が低くなる場合などには、段階的にＩ／Ｏ部から遠いメモリセルアレイをアクセスしないようにすることで、より効率的に記憶容量や電源電圧を調整することが可能である。
【００３４】
図２Ｃに示すメモリ部１は、メモリセルアレイ１０１ａ及び１０１ｂの構成として階層ワード線構造が用いられている場合であり、メモリセルアレイ１０１ａ及び１０１ｂの図示しないワード線の一端にそれぞれワード線を駆動するロウデコーダ１０４ａ及び１０４ｂが設けられている。
【００３５】
このメモリ部１の場合、低容量低電圧動作モード時にメモリセルアレイ１０１ａ及び１０１ｂのうちロウデコーダ１０４ａ及び１０４ｂから近い領域（図中、斜線で示す領域）のみを使用し高速化を図っている。この場合、階層化されているワード線の一部のみを駆動すればよいので電力をさらに削減できる。一般に、ワード線は電源電圧より高い昇圧電圧で駆動される場合が多いため、電力削減効果はさらに大きくなる。
【００３６】
また、ワード線が昇圧電圧で駆動される場合であって、書き込まれるデータが電源電圧レベルである場合、低容量低電圧動作モード時に、ワード線の昇圧電圧も電源電圧に合わせて下げることで、さらに消費電力削減を図ることができる。
【００３７】
図２Ｄは、図２Ａ及び図２Ｃを組み合わせたもので、低容量低電圧動作モード時では、メモリセルアレイ１０１ａ及び１０１ｂのうち、Ｉ／Ｏ部１０２とロウデコーダ１０４ａ及び１０４ｂに近い領域（図中、斜線で示す領域）のみを使用する。
【００３８】
この場合、図２Ａ及び図２Ｃに示す場合より、さらにメモリ部１の高速化及び省電力化を図ることができる。
【００３９】
［メモリセルアレイに対するクロックの供給］
図３は、本実施形態に係るメモリ装置のクロックツリー周辺のブロック図である。
【００４０】
クロックツリーは、メモリセルアレイに対するクロックの供給経路であり、通常、メモリセルアレイの周辺部に設けられ、メモリ部の縦方向又は横方向の中心位置にルートを置き、枝分かれしながら各メモリセルアレイに延びている。
【００４１】
しかし、一部のメモリセルアレイを使用する場合などには、クロックツリーの全経路にわたりクロックを供給させる必要はない。
【００４２】
そこで、本実施形態のクロックツリーは、使用するメモリセルアレイにのみクロックが供給されるよう低容量低電圧動作モード時には、経路の一部をショートカットできるよう構成されている。
【００４３】
具体的には、図３に示すように、クロックツリーは、メモリセルアレイ１０１ａ及び１０１ｂの周辺に設けられ、そのルート１０５ａの縦方向の位置は、メモリセルアレイ１０１ａ及び１０１ｂの中間にある。クロックツリーは、ルート１０５ａで２分され、その一方は、ノード１０５ｂを経てメモリセルアレイ１０１ａに延び、他の一方は、ノード１０５ｃを経てメモリセルアレイ１０１ｂに延びる。また、ルート１０５ａ及びノード１０５ｃの間には、経路切替スイッチ１０６が設けられている。この経路切替スイッチ１０６は２入力、１出力の構成となっており、第１の入力にはルート１０５ａが接続され、第２の入力には外部及びルート１０５ａ間に設けられたショートカット用のノード１０５ｄが接続されており、出力は、ノード１０５ｃに接続されている。この経路切替スイッチ１０６は外部から与えれる制御信号により制御され、ルート１０５ａからノード１０５ｃに延びる経路、又はルート１０５ａを介さずにノード１０５ｄから直接ノード１０５ｃに延びる経路のいずれかを択一的に形成するものである。
【００４４】
このクロックツリーによれば、メモリセルアレイ１０１ａ及び１０１ｂの全ての領域を使用する通常動作モード時、クロックは、メモリセルアレイ１０１ａに対しては、ルート１０５ａ、ノード１０５ｂを介して供給され、メモリセルアレイ１０１ｂに対しては、ルート１０５ａ、ノード１０５ｃを介して供給される。
【００４５】
一方、メモリセルアレイ１０１ｂのみを使用する低容量低電圧動作モード時においては、メモリセルアレイ１０１ｂに対してのみ、ノード１０５ｄ、１０５ｃを介してクロックが供給される。この場合、ルート１０５ａを介してクロックが供給される場合に比べ、経路が短くなるため、遅延が少なくなる。また、メモリセルアレイ１０１ａに対してクロックが供給されないため、消費電力を削減することができる。
【００４６】
［リダンダンシ回路の切り替え］
記憶容量が小さく切り替えられた場合、不使用領域にある不良を救済するためのリダンダンシ回路は不要になる。そこで本実施形態では、このリダンダンシ回路を、低容量低電圧動作モード時における使用領域の救済に用いる。
【００４７】
図４は、本実施形態に係るメモリ装置のリダンダンシ回路周辺のブロック図である。
【００４８】
このメモリ装置は、図２Ａ等と同様、メモリセルアレイ１０１ａ及び１０２ｂと、メモリセルアレイ１０１のリダンダンシ情報を保持するリダンダンシ回路１０６ａ及び１０６ｂとを備える。また、外部から与えられる制御信号で制御され、リダンダンシ回路１０６ａ及び１０６ｂを選択的にメモリセルアレイ１０１に接続するリダンダンシ回路切替スイッチ１０７を備える。
【００４９】
通常動作モード時、これらリダンダンシ回路１０６ａ及び１０６ｂは、それぞれメモリセルブロック１０１ａ及び１０１ａに用いられる。一方、低容量低電圧動作モード時、例えば、メモリセル１０１ａが不使用になる場合には、外部から与えられる制御信号に応じてリダンダンシ回路選択スイッチ１０７が切り替えられ、正常動作時にメモリセルアレイ１０１ａの救済に用いられていたリダンダンシ回路１０６ａが、メモリセルアレイ１０１ｂの救済に用いられる。
【００５０】
この場合、リダンダンシ回路１０１ａは、例えば、電源電圧を下げ、あるいは動作速度を向上させたことに起因して生じるメモリセルアレイ１０１ｂの不良の救済に用いることができる。これにより、電源電圧をさらに下げ、あるいは動作速度をさらに向上させることも可能となる。
【００５１】
なお、このように不要となったリダンダンシ回路を別の領域の救済に用いるためには、リダンダンシ回路を分散させず固めて配置すると良い。
【００５２】
また、新たに発生する不良箇所については、事前にメモリ装置をテストし、通常動作モード時のリダンダンシ情報と同様にフューズ等にプログラムしておけば良い。
【００５３】
さらに、低容量低電圧動作モード時に使用されるメモリセルアレイは、動作モード切り替え時に伴い発生する不良箇所が最小になるように選択すれば良い。
【００５４】
以上、動作モード切り替え時のリダンダンシ回路の救済対象領域の切り替えについて説明したが、記憶容量切り替え後に不使用となったメモリセルアレイ自体をリダンダンシ回路として利用することもできる。
【００５５】
この場合のリダンダンシ置き換え動作の概要を図５に示す。ここで、図５に示すメモリセルアレイ１０１ａ及び１０１ｂは、それぞれＮ本（Ｎは自然数）のワード線ＷＬを備える。また、図中の×印は不良メモリセルの箇所を示す。
【００５６】
図５の場合、低容量低電圧動作モード時に使用されるメモリセルアレイ１０１ｂのワード線ＷＬのうち不良メモリセルが接続されたワード線ＷＬ＜Ｎ＞、ＷＬ＜Ｎ＋３＞、ＷＬ＜Ｎ＋４＞、ＷＬ＜２Ｎ−２＞に接続されたメモリセルを、不使用となるメモリセルアレイ１０１ａのうち、メモリセルアレイ１０１ｂの不良メモリセルに対応するワード線ＷＬ＜０＞、ＷＬ＜３＞、ＷＬ＜４＞、ＷＬ＜Ｎ−２＞に接続されたメモリセルに置き換えれば良い。
【００５７】
以上のように、本実施形態によれば、メモリの使用領域を制限することで、低消費電力化を図ることができる。これにより、低電源電圧環境化においても、動作可能な半導体記憶装置を提供することができる。
【００５８】
［第２の実施形態］
［データコピー機能の概要］
第１の実施形態では、一部のメモリセルアレイのみを使用、あるいはメモリセルアレイの一部のみを使用することで、記憶容量を削減し、動作マージンを確保しつつ低消費電力化及び速度向上を図る方法について説明した。
【００５９】
これに対し、本発明の第２の実施形態に係るメモリ装置では、通常動作モード時、１ビットのデータを１個のメモリセルで記憶する１セル／ビット動作させ、一方、低容量低電圧動作モード時、１ビットのデータを複数のメモリセルで記憶する多セル／ビット動作させる。その結果、動作モード切り替えの前後にわたり、使用領域は変わらないが、低容量低電圧動作モードでは、記憶容量は小さくなるが、複数のメモリセルでデータが記憶されるため、データの保持特性が向上する。したがって、低電源電圧環境下であっても、データ破壊のおそれが低減され、安定した動作を確保することができる。
【００６０】
しかし、従来、通常動作モードから低容量低電圧動作モードへの切り替え時に、メモリ部に記憶されていたデータが失われていた。そのため、動作モード切り替え後に再び動作させる前にデータを復旧させる必要があり問題であった。
【００６１】
そこで、本実施形態では、通常動作モードから低容量低電圧動作モードに切り替える際、一旦、低容量低電圧動作モード後でも使用されるメモリセルのデータを、使用されないメモリセルにコピーすることで、データの喪失を回避する。
【００６２】
図６は、本発明の第２の実施形態に係るメモリ装置のデータコピーの概要図である。
【００６３】
低容量低電圧動作モードにおいて、メモリセルアレイ１０１ａが使用され、メモリセルアレイ１０１ｂが使用されない場合、データコピーは、次のように実行される。まず、メモリセルアレイ１０１ａから読み出されたデータは、読み出し回路２０１を介して書き込み回路２０２に送信される。その後、このデータは、読み出し回路２０１から書き込み回路２０２に送信され、この書き込み回路２０２によって、メモリセルアレイ１０１ｂのメモリセルに書き込まれる。この一連の動作は複数のメモリセルアレイ１０１からなるマクロ毎に行われる。
【００６４】
図７〜図９に本実施形態に係るメモリ装置における動作モード切り替え前後のメモリセルアレイ１０１を示す。これらは、ＤＲＡＭの例を示すが、図７及び図８は、特に、フォルデッドビットライン構造のＤＲＡＭの例となっている。
【００６５】
図７は、通常動作モード時は、１セル／ビット動作を行い、低容量低電圧動作モード時は、２セル／ビット動作を行う例であり、図７Ａ及び図７Ｂは、それぞれ、通常動作モード時及び低容量低電圧動作モード時の各メモリセルが記憶するデータを示す図である。
【００６６】
メモリセルアレイ１０１は、複数のワード線ＷＬ＜０＞、ＷＬ＜１＞、・・・と、これらワード線ＷＬと交差する複数のビット線ＢＬｔ＜０＞、ＢＬｃ＜０＞、ＢＬｔ＜１＞、ＢＬｃ＜１＞、・・・とを備える。また、これらワード線ＷＬ＜ｉ＞（ｉは偶数）及びビット線ＢＬｔ＜ｊ＞（ｊは整数）の各交差部とワード線ＷＬ＜ｉ´＞（ｉ´＝ｉ＋１）及びビット線ＢＬｃ＜ｊ＞の各交差部には、それぞれメモリセルＭＣ＜ｉ、ｊ＞とＭＣ＜ｉ´、ｊ＞が設けられている。各メモリセルＭＣは、ドレインがビット線ＢＬ、ゲートがワード線ＷＬに接続されたトランジスタと、このトランジスタのソース及び接地線間に接続されたキャパシタからなる。
【００６７】
通常動作モード時、各メモリセルＭＣには、図７Ａ中に示されたように“０”又は“１”のデータが記憶されている。例えば、メモリセルＭＣ＜０、０＞、ＭＣ＜１、０＞、ＭＣ＜２、０＞、及びＭＣ＜３、０＞には、“０”が記憶されており、メモリセルＭＣ＜４、０＞、ＭＣ＜５、０＞、ＭＣ＜６、０＞、及びＭＣ＜７、０＞には、それぞれ“１”が記憶されている。
【００６８】
ここで、メモリ装置を低容量低電圧動作モードに切り替え、２セル／ビット動作させた場合、動作モード切り替え後の各メモリセルＭＣが保持するデータは図７Ｂの通りである。
【００６９】
つまり、ワード線ＷＬ＜ｉ＞及びビット線ＢＬｔ＜ｊ＞に接続されているメモリセルＭＣ＜ｉ、ｊ＞のデータを反転させたデータが、ワード線ＷＬ＜ｉ´＞及びビット線ＢＬｃ＜ｊ＞に接続されているメモリセルＭＣ＜ｉ´、ｊ＞にコピーされる。
【００７０】
具体的には、メモリセルＭＣ＜０、０＞及びＭＣ＜０、１＞の反転データである“１”が、それぞれメモリセルＭＣ＜１、０＞及びメモリセルＭＣ＜１、１＞にコピーされる。
【００７１】
このように、反転させたデータをコピーすることで、ビット線ＢＬｔ及びＢＬｃには逆論理のデータが現れることになるため、データ読み出しに差動のセンスアンプ回路を利用することができる。したがって、電源電圧の低下により損なわれるデータ読み出し動作の安定性を補うことができる。
【００７２】
図８は、通常動作モード時は、１セル／ビット動作を行い、低容量低電圧動作モード時は、４セル／ビット動作を行う例であり、図８Ａ及び図８Ｂは、それぞれ、通常動作モード時及び低容量低電圧動作モード時の各メモリセルが記憶するデータを示す図である。
【００７３】
この場合、メモリセルＭＣ＜２ｉ、ｊ＞のデータが、メモリセルＭＣ＜２ｉ＋２、ｊ＞にコピーされる。また、これらメモリセルＭＣ＜２ｉ、ｊ＞、ＭＣ＜２ｉ＋２、ｊ＞のデータを反転させたデータがそれぞれメモリセルＭＣ＜２ｉ＋１、ｊ＞、ＭＣ＜２ｉ＋３、ｊ＞にコピーされる。
【００７４】
この場合、図７の場合と同様、ビット線ＢＬｔ及びＢＬｃを用いて差動でデータを読み出すことができることに加え、図７の場合と比べて、メモリセルＭＣの保持できる電荷量がおよそ２倍になると考えられるため、さらに、メモリセルのリテンションを向上させることができる。
【００７５】
図９は、通常動作モード時は、１セル／ビット動作を行い、低容量低電圧動作モード時は、２セル／ビット動作を行う例であり、図９Ａ及び図９Ｂは、それぞれ、通常動作モード時及び低容量低電圧動作モード時の各メモリセルが記憶するデータを示す図である。
【００７６】
図９の場合、メモリセルＭＣ＜２ｉ、ｊ＞及びＭＣ＜２ｉ＋１、ｊ＞のデータがそのままメモリセルＭＣ＜２ｉ＋２、ｊ＞及びＭＣ＜２ｉ＋３、ｊ＞にコピーされる。
【００７７】
この場合、１セル／ビット動作時に比べ、メモリセルＭＣの保持できる電荷量がおよそ２倍になると考えられるため、メモリセルのリテンションを向上させることができる。
【００７８】
図１０は、本実施形態に係るメモリ装置における多セル／ビット動作切り替え前後のワード線活性状況を示す概要図である。
【００７９】
このメモリ装置は、外部から与えられるマルチセル動作信号ＭＣＣが活性されている場合、ロウデコーダ１０４は、Ｎ本（Ｎは２以上の自然数）あるワード線ＷＬのうち、Ｍ本（Ｍは２以上の自然数）のワード線ＷＬを同時ないし異なったタイミングで活性化させる。一方、マルチセル動作信号ＭＣＣが活性されていない場合、メモリセルアレイ１０１は、１本のワード線ＷＬのみを活性化させる。一連の動作はロウデコーダ１０４で制御される。
【００８０】
このように、所定数のワード線ＷＬを同時ないし異なったタイミングで活性化させることにより、多セル／ビット動作を実現することができる。
【００８１】
例えば、図７のメモリ装置の場合は、ワード線ＷＬ＜ｉ＞、ＷＬ＜ｉ＋１＞の計２本、図８のメモリ装置の場合は、ワード線ＷＬ＜ｉ＞〜ＷＬ＜ｉ＋３＞の計４本、図９のメモリ装置の場合は、ワード線ＷＬ＜ｉ＞、ＷＬ＜ｉ＋２＞の計２本を同時あるいは異なったタイミングで活性化させてやれば良い。
【００８２】
このように、ワード線ＷＬを活性化させる本数によって、１ビット当たりに使用されるメモリセルＭＣの数を調整することができる。
【００８３】
［アドレス割り付け］
次に、本実施形態に係るメモリ装置のメモリセルのアドレス割り付けについて説明する。
【００８４】
図１１Ａは、ワード線ＷＬに対する外部から与えられるロウアドレスＲＡの割り付けを示す図である。
【００８５】
図１１Ａの例は、通常動作モード時において、１本のワード線ＷＬを選択し、低容量低電圧動作モード時において、２本のワード線ＷＬを選択する場合のアドレス割り付けである。
【００８６】
メモリセルアレイ１０１は、８つのセグメントＳＥＧ＜８＞に分割されており、それぞれがＮ本（Ｎは自然数）のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ−１＞を備えている。
【００８７】
この場合、Ｚビット（Ｚは自然数）のロウアドレスＲＡのうち、ＲＡ＜Ｚ−１＞〜ＲＡ＜Ｚ−３＞の３ビットは、セグメントＳＥＧの指定、ＲＡ＜Ｚ−４＞〜ＲＡ＜０＞は、ワード線ＷＬの指定に使われる。また、同じＲＡ＜Ｚ−１＞〜ＲＡ＜０＞を持つ２本のワード線ＷＬは、隣接していると考えられるため、ＲＡ＜Ｚ＞によって、コピーデータが記憶されるメモリセルが接続されたワード線ＷＬか否かを識別することができる。
【００８８】
以上のようなアドレス割り付けをすることで、通常動作モードから低容量低電圧動作モードに切り替わった際に、ロウアドレスＲＡ＜Ｚ＞に“０”が割り当てられているか否かによって、このアドレスのデータが保持されるか否かを認識することができるため、メモリ装置の制御を簡便にすることができる。
【００８９】
図１１Ｂは、低容量低電圧動作モードで、２本のワード線を選択するメモリ装置の場合であり、ワード線ＷＬに対するロウアドレスＲＡ、及び内部リフレッシュロウアドレスＲＥＦＲＡの割り付けを示している。ここで内部リフレッシュロウアドレスＲＥＦＲＡは、リフレッシュ対象となるメモリセルＭＣが接続されたワード線ＷＬの選択に用いられるものである。
【００９０】
したがって、内部ロウアドレスＲＡＩＮ、ロウアドレスＲＡ、内部リフレッシュロウアドレスの関係は、ＲＡ＜ｚ−１＞＝ＲＥＦＲＡ＜ｚ＞（但し、ｚ＝１〜Ｚ）、ＲＡ＜Ｚ＞＝ＲＥＦＲＡ＜０＞となる。
【００９１】
図１１Ｃは、低容量低電圧動作モードで、４本のワード線を選択するメモリ装置の場合である。この場合、低容量低電圧動作モードでは、ワード線ＷＬの選択に用いられるロウアドレスＲＡのビット数が、通常動作モード時よりも２ビット少なくなる。
【００９２】
したがって、ロウアドレスＲＡ、内部リフレッシュロウアドレスの関係は、ＲＡ＜ｚ−２＞ＲＥＦＲＡ＜ｚ＞（但し、ｚ＝２〜Ｚ）、ＲＡ＜Ｚ−１＞＝ＲＥＦＲＡ＜０＞、ＲＡ＜Ｚ＞＝ＲＥＦＲＡ＜１＞となる。
【００９３】
［ワード線の活性化方法］
図１２は、本実施形態に係るメモリ装置のデータコピー機能に関連した一部を示すブロック図である。
【００９４】
このメモリ装置は、互いに交差する複数のワード線ＷＬ及び複数のビット線ＢＬｔ、ＢＬｃと、これらワード線ＷＬ及びビット線ＢＬｔ、ＢＬｃの交差部に設けられた複数のメモリセルＭＣからなるメモリセルアレイ１０１を備える。
【００９５】
また、ロウアドレスＲＡ、低容量低電圧動作モード信号ＬＯＷＭＯＤＥ信号、及びデータコピーモード信号ＣＰＭＯＤＥに応じてワード線ＷＬを選択するとともにそのタイミングを外部に通知するためのワード線モニタ信号ＷＬＭＯＮを送信するローカルデコーダ／ラッチ回路２１１を備える。ここで、低容量低電圧動作モード信号ＬＯＷＭＯＤＥは、メモリ装置が低容量低電圧動作モードに移行する場合に活性化される信号である。また、データコピーモードとは、メモリ装置が、通常動作モードから低容量低電圧動作モードに移行する際に、低容量低電圧動作モードでの使用データを、不使用データを記憶するメモリセルに対しコピーしている状態をいい、データコピーモード信号ＣＰＭＯＤＥは、メモリ装置をデータコピーモードに移行させる場合に活性化させる信号である。
【００９６】
さらに、図１２に示すメモリ装置は、相補対のビット線ＢＬｔ、ＢＬｃからなるビット線対毎に、ビット線ＢＬに現れたデータを検知・増幅する複数のセンスアンプ２１２を備える。また、ローカルデコーダ／ラッチ回路２１１から送信されるワード線モニタ信号ＷＬＭＯＮを受け、この信号を所定時間遅延させた、センスアンプ２１２を活性化させるセンスアンプ活性化信号ＳＡＥを生成する遅延回路２１３と、このセンスアンプ活性化信号ＳＡＥから、コピーモード時のコピー先のワード線ＷＬの活性化タイミングであるコピー先ワード線活性化信号ＮＥＸＷＬＡＣＴを生成し、ローカルデコーダ／ラッチ回路２１１に送信する追加遅延回路とを備える。この追加遅延回路２１４は、データコピーモード信号ＣＰＭＯＤＥが活性化されている場合、センスアンプイネーブル信号ＳＡＥを所定時間遅延させたコピー先ワード線活性化信号ＮＥＸＷＬＡＣＴを生成する。
【００９７】
図１３は、このメモリ装置におけるデータコピーモード時の動作波形を示す図である。
【００９８】
通常動作モードのメモリ装置において、低容量低電圧動作モード信号ＬＯＷＭＯＤＥ及びコピーモード信号ＣＰＭＯＤＥを活性化（“Ｈ”）させると、まず、時刻ｔ１において、使用データを記憶するメモリセルＭＣに接続しているワード線ＷＬ＜ｍ＞が活性化される。その結果、このメモリセルＭＣが記憶するデータが相補対のビット線ＢＬｔ及びＢＬｃに徐々に現れる。その際、メモリセルＭＣのストレージノードＳＮＤは、ビット線ＢＬｔあるいはＢＬｃの電圧によって、一瞬引き下げられる。
【００９９】
続いて、時刻ｔ２において、ビット線ＢＬｔ及びＢＬｃにある程度データが現れるタイミングで、センスアンプ活性化信号ＳＡＥを活性化（“Ｈ”）させる。これによりセンスアンプ２１２が活性化される。
【０１００】
続いて、時刻ｔ３において、追加遅延回路２１４により、センスアンプ活性化信号ＳＡＥの活性化タイミングから所定の遅延を持ってコピー先ワード線活性化信号ＮＥＸＷＬＡＣＴが活性化（“Ｈ”）される。
【０１０１】
続いて、時刻ｔ４において、コピー先ワード線活性化信号ＮＥＸＷＬＡＣＴを受けたローカルデコーダ／ラッチ回路２１１により、コピー先のワード線ＷＬ＜ｍ＋１＞、・・・が選択される。これによって、コピー先のメモリセルＭＣのストレージノードＳＮＤは、コピー元のメモリセルＭＣが保持していたデータ“１”と逆の“０”のレベルに引き下げられる。
【０１０２】
その後、時刻ｔ５において、全てのワード線ＷＬが非選択の状態となる。
【０１０３】
以上により、データコピーが実行される。
【０１０４】
図１４は、このメモリ装置における低容量低電圧動作モード時の動作波形を示す図である。
【０１０５】
メモリ装置がデータコピーモード終了後に低容量低電圧動作モードに移行すると、低容量低電圧動作モード信号ＬＯＷＭＯＤＥが“Ｈ”、データコピーモード信号ＣＰＭＯＤＥが“Ｌ”となる。この場合、時刻ｔ１において、ローカルデータ／ラッチ回路２１１により、ワード線ＷＬ＜ｍ＞、ＷＬ＜ｍ＋１＞が同時に選択される。
その結果、選択されたメモリセルのデータがビット線ＢＬｔ、ＢＬｃに徐々に現れる。
【０１０６】
続いて、時刻ｔ２において、ビット線ＢＬｔ及びＢＬｃにある程度データが現れるタイミングで、センスアンプ活性化信号ＳＡＥを活性化（“Ｈ”）させる。これによりセンスアンプ２１２が活性化される。
【０１０７】
続いて、ライト動作が行われたとすると、時刻ｔ３において、カラムセレクト信号ＣＳＬが“Ｈ”になる。今、ワード線ＷＬ＜ｍ＞にセルトランジスタを介して接続しているメモリセルＭＣのストレージノードＳＮＤに対して０データの書き込みが行われると仮定する。すると、まず、ビット線ＢＬｔおよびＢＬｃにデータが書き込まれて反転する。ビット線ＢＬｔおよびＢＬｃの反転を受けて、ワード線ＷＬ＜ｍ＞にセルトランジスタを介して接続しているメモリセルＭＣのストレージノードＳＮＤには０データが書き込まれる。ワード線ＷＬ＜ｍ＋１＞にセルトランジスタを介して接続しているメモリセルＭＣのストレージノードＳＮＤには１データが書き込まれる。
【０１０８】
その後、時刻ｔ５において、全てのワード線ＷＬが非選択の状態となる。
【０１０９】
［ロウアドレスマスク］
図１５Ａ及び図１５Ｂは、本実施形態に係るメモリ装置のローカルロウデコーダ／ラッチ回路２１１に含まれるロウアドレスマスク回路の回路図である。このロウアドレスマスク回路２２０を用いて、ロウアドレスＲＡをマスクすることで、コピー元のメモリセルＭＣに接続されたワード線ＷＬ＜ｍ＞及びコピー先のメモリセルＭＣに接続されたワード線ＷＬ＜ｍ＋１＞、・・・を同時に活性化させることができる。
【０１１０】
ロウアドレスマスク回路２２０は、ロウアドレスＲＡ＜ｘ＞及び動作モードを切り換えるモード信号ＭＯＤＥを入力とするＮＡＮＤゲートＧ２２１と、このＮＡＮＤゲートＧ２２１の出力及びモード信号ＭＯＤＥを入力とするＮＡＮＤゲートＧ２２２とを備える。ＮＡＮＤゲートＧ２２１の出力が、コピー元のメモリセルＭＣに接続されたワード線ＷＬを選択するコピー元ロウアドレスＲＡｃ＜ｘ＞となり、ＮＡＮＤゲートＧ２２２の出力が、コピー先のメモリセルＭＣに接続されたワード線ＷＬを選択するコピー先ロウアドレスＲＡｔ＜ｘ＞となる。
【０１１１】
この回路構成によれば、モード信号ＭＯＤＥ＝“Ｌ”にすると、ＲＡｔ＜ｘ＞＝ＲＡｃ＜ｘ＞＝“Ｈ”となり、ワード線ＷＬ＜ｍ＞、ＷＬ＜ｍ＋１＞、・・・を同時に活性化させることができる。
【０１１２】
図１５Ｂは、データコピーを可能とする回路であり、ロウアドレスマスク回路２２０のモード信号ＭＯＤＥを生成するモード信号生成回路２２１を付加したものである。
【０１１３】
このモード信号生成回路２２１は、データコピーモード信号ＣＰＭＯＤＥ＝“Ｌ”の場合に活性化され、低容量低電圧動作モード信号ＬＯＷＭＯＤＥを入力とするゲーテッドインバータＧＩＶ２２１と、データコピーモード信号ＣＰＭＯＤＥ＝“Ｈ”の場合に活性化され、コピー先ワード線活性化信号ＮＥＸＷＬＡＣＴを入力とするゲーテッドインバータＧＩＶ２２２からなる。これらゲーテッドインバータの出力がモード信号ＭＯＤＥとなる。
【０１１４】
データコピーモードでは、まず、データコピーモード信号ＣＰＭＯＤＥ＝“Ｈ”、コピー先ワード線活性化信号ＮＥＸＷＬＡＣＴ＝“Ｌ”としてコピー元のワード線ＷＬを活性化する。次に、データコピーモード信号ＣＰＭＯＤＥ＝“Ｈ”、コピー先ワード線活性化信号ＮＥＸＷＬＡＣＴ＝“Ｈ”とすると、モード信号ＭＯＤＥ＝“Ｌ”となる。その結果、コピー先となるメモリセルＭＣが接続しているワード線ＷＬも活性化される。
【０１１５】
一方、低容量低電圧動作モードでは、データコピーモード信号ＣＰＭＯＤＥ＝“Ｌ”、低容量低電圧動作モード信号ＬＯＷＭＯＤＥ＝“Ｈ”とすることで、モード信号ＭＯＤＥ＝“Ｌ”となる。その結果、ワード線ＷＬ＜ｍ＞、ＷＬ＜ｍ＋１＞、・・・が同時に活性化される。
【０１１６】
［動作モード切り替え］
図１６〜図１８は、通常動作モード及び低容量低電圧動作モード間のモード切り替え手順を示す図である。この手順により、メモリ装置内の必要なデータを失うことなくモード切り替えすることができる。
【０１１７】
図１６Ａは、通常動作モードから低容量低電圧動作モードへの切り替え手順を示す。
【０１１８】
メモリマクロは、通常動作モードになっている（Ｓ２０１）。
【０１１９】
ここで、低容量低電圧動作モード信号ＬＯＷＭＯＤＥを活性化させる（Ｓ２０２）。その結果、メモリマクロはデータコピーモードに移行し（Ｓ２０３）、データコピーが行われる（Ｓ２０４）。
【０１２０】
その後、メモリマクロは低容量低電圧動作モードに移行する（Ｓ２０５）。
【０１２１】
図１６Ｂは、低容量低電圧動作モードから通常動作モードへの切り替え手順を示す。
【０１２２】
メモリマクロは、低容量低電圧動作モードになっている（Ｓ２０６）。
【０１２３】
ここで、低容量低電圧動作モード信号ＬＯＷＭＯＤＥを非活性化させる（Ｓ２０７）。このとき、メモリマクロは低容量低電圧動作モードのままである（Ｓ２０８）。
【０１２４】
その後、各メモリセルに対するリフレッシュが行われ（Ｓ２０９）、メモリマクロは通常動作モードに移行する（Ｓ２１０）。
【０１２５】
図１７及び図１８は、図１６の手順に対し、電源電圧の下降と上昇のタイミングを表したものである。
【０１２６】
通常動作モードから低容量低電圧動作モードへの移行に際し、電源電圧の降下（Ｓ２１１）は、データコピーが終了した後であれば問題とならない。したがって、図１７Ａに示すように、メモリマクロが低容量低電圧動作モードに入る直前（Ｓ２０４とＳ２０５の間）であっても、あるいは、図１８Ａに示すように、低容量低電圧動作モードに移行した後（Ｓ２０５の後）であっても良い。
【０１２７】
一方、低容量低電圧動作モードから通常動作モードへの移行に際し、電源電圧の上昇（Ｓ２１２）は、メモリマクロが通常動作モードに入る前、つまり、低容量低電圧動作モード中であれば動作上問題とならない。したがって、図１７Ａに示すように、通常動作モードへの移行指示を与えた直後（Ｓ２０７の後）、あるいは、図１８Ａに示すように、通常動作モードへの移行指示を与える前（Ｓ２０７の前）であっても良い。
【０１２８】
図１７及び図１８は、電圧の下降及び上昇のタイミングが異なっているが、これはアプリケーションなどに応じて選択すればよい。  ［リフレッシュカウンタ］
図１９は、本実施形態に係るメモリ装置の通常動作モード、データコピーモード、及び低容量低電圧動作モードに対応したリフレッシュカウンタ２３０を示す。なお、このリフレッシュカウンタ２３０は、内部リフレッシュロウアドレスＲＥＦＲＡがＺ＋１ビット（Ｚは整数）の場合の構成となっている。
【０１２９】
リフレッシュカウンタ２３０は、１ビットの内部リフレッシュロウアドレスＲＥＦＲＡ毎に、以下のような回路ユニットを持つ。
【０１３０】
つまり、４つのゲーテッドインバータＧＩＶ２３１〜ＧＩＶ２３４と、ゲーテッドインバータＧＩＶ２３１及びＧＩＶ２３２の出力を第１の入力とするＮＡＮＤゲートＧ２３１と、ゲーテッドインバータＧＩＶ２３３及びＧＩＶ２３４の出力を第１の入力とするＮＡＮＤゲートＧ２３２とを備える。これらＮＡＮＤゲートＧ２３１及びＧ２３２の出力は、それぞれゲーテッドインバータＧＩＶ２３２及びＧＩＶ２３４の入力となる。また、ＮＡＮＤゲートＧ２３２の出力を入力とするインバータＩＶ２３１を備える。このインバータＩＶ２３１の出力は、ゲーテッドインバータＧＩＶ２３１の入力になる。
【０１３１】
この回路ユニットのＮＡＮＤゲートＧ２３２及びインバータＩＶ２３１の出力が内部リフレッシュロウアドレスＲＥＦＲＡｃ及びＲＥＦＲＡｔとなる。
【０１３２】
リフレッシュカウンタ２３０は、以上の回路ユニットをビット数分備える。各回路ユニットのＮＡＮＤゲートＧ２３２及びインバータＩＶ２３１の出力は、次の回路ユニットのゲーテッドインバータＧ２３１及びＧ２３４とゲーテッドインバータＧ２３２及びＧ２３３とを交互に活性化させる信号として用いられる。
【０１３３】
但し、内部リフレッシュロウアドレスＲＥＦＲＡの最上位ビットＲＥＦＲＡｃ＜Ｚ＞とＲＥＦＲＡｔ＜Ｚ＞を出力する回路ユニットのゲーテッドインバータＧＩＶ２３１〜ＧＩＶ２３４については、外部から与えられるリフレッシュ活性化信号ＲＥＦＡＣＴにより制御される。このリフレッシュ活性化信号ＲＥＦＡＣＴは、パルス信号で、１回のリフレッシュで１回発行されるものである。リフレッシュ活性化信号ＲＥＦＡＣＴ＝“Ｌ”の場合にゲーテッドインバータＧＩＶ２３１及びＧＩＶ２３４が活性化され、リフレッシュ活性化信号ＲＥＦＡＣＴ＝“Ｌ”の場合にゲーテッドインバータＧＩＶ２３２及びＧＩＶ２３３が活性化される。このリフレッシュ活性化信号ＲＥＦＡＣＴの入力毎に、内部リフレッシュロウアドレスＲＥＦＲＡが更新される。
【０１３４】
また、内部リフレッシュロウアドレスＲＥＦＲＡ＜０＞〜＜ｚ−１＞を出力する回路ユニットのＮＡＮＤゲートＧ２３１及びＧ２３２の第２の入力には、外部から与えられる低容量低電圧動作モード信号ＬＯＷＭＯＤＥがインバータを介して入力される。一方、内部リフレッシュロウアドレスＲＥＦＲＡ＜ｚ＞〜＜Ｚ＞を出力する回路ユニットのＮＡＮＤゲートＧ２３１及びＧ２３２の第２の入力は、電源電圧ＶＤＤで固定されている。
【０１３５】
通常動作モードでは、低容量低電圧動作モード信号ＬＯＷＭＯＤＥ＝“Ｌ”とし、データコピーモードおよび低容量低電圧動作モードでは、低容量低電圧動作モード信号ＬＯＷＭＯＤＥ＝“Ｈ”とする。これにより、内部リフレッシュロウアドレスＲＥＦＲＡの下位ビットがマスクされる。つまり、内部リフレッシュロウアドレスＲＥＦＲＡｔ＜０＞〜ＲＥＦＲＡｔ＜ｚ−１＞とＲＥＦＲＡｃ＜０＞〜ＲＥＦＲＡｃ＜ｚ−１＞が固定され、ＲＥＦＲＡｔ＜ｚ＞〜ＲＥＦＲＡｔ＜Ｚ＞とＲＥＦＲＡｃ＜ｚ＞〜ＲＥＦＲＡｃ＜Ｚ＞のみがリフレッシュのたびに更新されることになる。
【０１３６】
［モード切替制御回路］
次に、図２０及び図２１を用いて、モード切り替えの制御方法を説明する。
【０１３７】
図２０は、動作モード切り替えで用いられる低容量低電圧動作モード信号ＬＯＷＭＯＤＥ、データコピーモード信号ＣＰＭＯＤＥ、及び全ビットリフレッシュ信号ＡＬＬＲＥＦを出力するモード切替制御回路２４０である。ここで、全ビットリフレッシュ信号ＡＬＬＲＥＦは、低容量低電圧動作モードから通常動作モードに移行する直前に行われるリフレッシュ動作（図１６ＢのＳ２０９）をさせるための信号であり、データコピーモード時にコピー動作をさせるための信号である。また、図２１は、モード切替制御回路２４０を用いた動作モード切り替え時の信号パターンを示す。
【０１３８】
モード切替制御回路２４０は、大別して、全ビットリフレッシュ信号ＡＬＬＲＥＦを生成する部分、低電圧低容量動作モード信号ＬＯＷＭＯＤＥを生成する部分、コピーモード信号ＣＰＭＯＤＥを生成する部分の３つの部分からなる。
【０１３９】
全ビットリフレッシュ信号ＡＬＬＲＥＦを生成する部分は、低容量低電圧動作モードへの切り替えを指示する低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮを第１の入力とし、３個のインバータＩＶ２４２〜ＩＶ２４４を介して低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮを遅延させ反転させた信号を第２の入力とするＮＡＮＤゲートＧ２４１と、低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮをインバータＩＶ２４１で反転させた信号を第１の入力とし、３個のインバータＩＶ２４５〜ＩＶ２４７を介して低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮを遅延させた信号を第２の入力とするＮＡＮＤゲートＧ２４２とを備える。また、これらＮＡＮＤゲートＧ２４１及びＧ２４２の出力を第１及び第２の入力とするＮＡＮＤゲートＧ２４３を備える。さらに、インバータＩＶ２４８を介して与えられるＮＡＮＤゲートＧ２４３の出力を第１の入力とするＮＡＮＤゲートＧ２４４を備える。一方、リフレッシュ活性化信号ＲＥＦＡＣＴを入力とするリフレッシュカウンタ２４１を備える。このリフレッシュカウンタ２４１は、図１９に示すリフレッシュカウンタ２３０を備え、さらに、全ビットのリフレッシュが完了するタイミングを通知するリフレッシュ終了パルス信号ＲＥＦＡＣＴＦＩＮを生成し出力する。また、インバータＩＶ２４９を介して与えられるリフレッシュ終了パルス信号ＲＥＦＡＣＴＦＩＮを第２の入力とするＮＡＮＤゲートＧ２４５を備える。このＮＡＮＤゲートＧ２４５の出力がＮＡＮＤゲートＧ２４４の第２の入力となり、ＮＡＮＤゲートＧ２４４の出力がＮＡＮＤゲートＧ２４５の第１の入力となっている。この構成により、ＮＡＮＤゲートＧ２４４の出力が全ビットリフレッシュ信号ＡＬＬＲＥＦとなる。
【０１４０】
次に、低容量低電圧動作モード信号ＬＯＷＭＯＤＥを生成する部分は、インバータＩＶ２４１を介して与えられる低電圧低容量動作モード移行信号ＬＯＷＭＯＤＥＩＮ、リフレッシュ終了信号ＲＥＦＡＣＴＦＩＮ、及び全ビットリフレッシュ信号ＡＬＬＲＥＦを入力とする３入力のＮＡＮＤゲートＧ２４６を備える。また、２個のインバータＩＶ２４１及びＩＶ２５０を介して与えられる低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮを第１の入力とするＮＡＮＤゲートＧ２４７と、ＮＡＮＤゲートＧ２４６の出力を第２の入力とするＮＡＮＤゲートＧ２４８とを備える。ＮＡＮＤゲートＧ２４７の出力は、ＮＡＮＤゲートＧ２４８の第１の入力となり、ＮＡＮＤゲートＧ２４８の出力は、ＮＡＮＤゲートＧ２４７の第２の入力となる。この構成により、ＮＡＮＤゲートＧ２４７の出力が低容量低電圧動作モード信号ＬＯＷＭＯＤＥとなる。
【０１４１】
次に、コピーモード信号ＣＰＭＯＤＥを生成する部分は、低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮ及び全ビットリフレッシュ信号ＡＬＬＲＥＦを入力とするＮＡＮＤゲートＧ２４９を備える。このＮＡＮＤゲートＧ２４９の出力をインバータＩＶ２５１で反転させた信号がコピーモード信号ＣＰＭＯＤＥとなる。
【０１４２】
以上の構成によるモード切替制御回路２４０を用いた通常動作モードから低容量低電圧動作モードへの移行について図２１を用いて説明する。
【０１４３】
まず、低容量低電圧動作モード移行信号ＬＯＷＭＯＤＥＩＮを“Ｈ”にすると、全ビットリフレッシュ信号ＡＬＬＲＥＦが“Ｌ”から“Ｈ”に立ち上がる（Ｓ２３１）。この全ビットリフレッシュ信号ＡＬＬＲＥＦが“Ｈ”の間、リフレッシュ活性化信号ＲＥＦＡＣＴのパルスが連続発振される（Ｓ２３２）。なお、この時、低容量低電圧動作モード信号ＬＯＷＭＯＤＥ及びデータコピーモード信号ＣＰＭＯＤＥは、“Ｌ”から“Ｈ”に立ち上がる（Ｓ２３３、Ｓ２３４）。その後、全ビットのリフレッシュが完了すると、リフレッシュ終了パルス信号ＲＥＦＡＣＴＦＩＮが“Ｌ”から“Ｈ”になり、再び“Ｌ”に立ち下がるのを受けて、全ビットリフレッシュ信号ＡＬＬＲＥＦは“Ｌ”に立ち下がる（Ｓ２３６）。この全ビットリフレッシュ信号ＡＬＬＲＥＦの立ち下がりを受けてデータコピーモード信号ＣＰＭＯＤＥは“Ｌ”に立ち下がる（Ｓ２３７）。その結果、メモリ装置はデータコピーモードを抜け、低容量低電圧動作モードに移行する。
【０１４４】
次に、低容量低電圧動作モードから通常動作モードへの移行について説明する。
【０１４５】
まず、低容量低電圧動作移行モード信号ＬＯＷＭＯＤＥＩＮを“Ｈ”から“Ｌ”に立ち下げる。これにより、全ビットリフレッシュ信号ＡＬＬＲＥＦは“Ｌ”から“Ｈ”に立ち上がり（Ｓ２３８）、リフレッシュ活性化信号ＲＥＦＡＣＴのパルスが連続発振される（Ｓ２３９）。その後、全ビットのリフレッシュが終了すると、リフレッシュ終了パルス信号ＲＥＦＡＣＴＦＩＮが“Ｌ”から“Ｈ”に立ち上がり（Ｓ２４０）、再び“Ｌ”に立ち下がるのを受けて全ビットリフレッシュ信号ＡＬＬＲＥＦが“Ｌ”に立ち下がる（Ｓ２４１）。この全ビットリフレッシュ信号ＡＬＬＲＥＬの立ち下がりを受けて、低容量低電圧動作モード信号ＬＯＷＭＯＤＥが“Ｌ”に立ち下がる（Ｓ２４２）。その結果、メモリ装置は低容量低電圧動作モードから通常動作モードに移行する。
【０１４６】
［センスアンプ活性化タイミングの生成］
図２２は、センスアンプ活性化信号ＳＡＥを生成するセンスアンプ活性化タイミング切替回路２６０を示す。この回路２６０は、マルチセル動作信号ＭＣＣに応じて、センスアンプ活性化信号ＳＡＥの活性化タイミングを切り換えることができる。
【０１４７】
この回路は、ワード線モニタ信号ＷＬＭＯＮ及びインバータＩＶ２６１を介して与えられるマルチセル動作信号ＭＣＣを入力とするＮＡＮＤゲートＧ２６１と、インバータＩＶ２６１を介して与えられるワード線モニタ信号ＷＬＭＯＮ及びマルチセル動作信号ＭＣＣを入力とするＮＡＮＤゲートＧ２６２とを備える。また、これらＮＡＮＤゲートＧ２６１及びＧ２６２の出力を入力とする遅延回路２６１及び２６２を備える。このうち遅延回路２６１は、メモリセル  動作信号ＭＣＣが“Ｌ”の場合に、ワード線モニタ信号ＷＬＭＯＮを反転させ所定時間遅延させた信号／ＳＡＥａを生成し出力する。一方、遅延回路２６２は、メモリセル動作信号ＭＣＣが“Ｈ”の場合に、ワード線モニタ信号ＷＬＭＯＮを反転させ所定時間遅延させた信号／ＳＡＥｂを生成し出力する。さらに、これら遅延回路２６１の出力／ＳＡＥａ及び遅延回路２６２の出力／ＳＡＥｂを入力とするＮＡＮＤゲートＧ２６３を備える。
【０１４８】
この回路２６０によれば、マルチセル動作信号ＭＣＣ＝“Ｌ”の場合、遅延回路２６１の出力／ＳＡＥａの反転信号がセンスアンプ活性化信号ＳＡＥとなる。一方、マルチセル動作信号ＭＣＣ＝“Ｈ”の場合、遅延回路２６２の出力／ＳＡＥｂの反転信号がセンスアンプ活性化信号ＳＡＥとなる。これにより、マルチセル動作信号ＭＣＣに応じて、異なるタイミングで活性化されたセンスアンプ活性化信号ＳＡＥを出力することができる。
【０１４９】
［リフレッシュ信号発行タイミング］
次に、動作モード毎のリフレッシュのタイミングを図２３Ａ及び図２３Ｂを用いて説明する。
【０１５０】
図２３Ａ及び図２３Ｂに示すように、通常動作モードでは、所定の時間ｔＲＥＦの間隔でリフレッシュする。一方、低容量低電圧動作モードでは、所定の時間ｔＲＥＦ＿Ｍの間隔でリフレッシュする。このように、通常動作モードと低容量低電圧動作モードでリフレッシュを行う間隔を変えることで、低容量低電圧動作モードのリフレッシュ電力が通常動作モードよりも減少する効果が期待できる。
【０１５１】
なお、図２３Ａの場合、ｔＲＥＦ＜ｔＲＥＦ＿Ｍとなっており、一方、図２３Ｂの場合、ｔＲＥＦ＞ｔＲＥＦ＿Ｍとなっているが、どちらの場合に省電力効果がより大きく期待できるかは、低容量低電圧動作モード時の電圧の下げ幅に依存する。
【０１５２】
［リダンダンシ利用方法］
次に、低容量低電圧動作モード時に不使用となる領域を使用領域のリダンダンシとして用いる場合のワード線の置き換えについて説明する。
【０１５３】
ここで、メモリ装置は、２セル／ビット動作しているものとする。したがって、図２４Ａ及び図２４Ｂの場合、ワード線ＷＬ＜ｍ＞とＷＬ＜ｍ＋１＞、あるいはワード線ＷＬ＜ｍ＋２＞とＷＬ＜ｍ＋３＞のように、隣接する２本のワード線ＷＬからなるワード対はセットで取り扱われる。なお、説明のため、メモリセルアレイ１０１が有する複数のワード線ＷＬのうち、低容量低電圧動作モードにおける不使用領域にあるワード線ＷＬをスペアワード信号ＳＷＬとする。
【０１５４】
図２４Ａの場合は、あるワード線ＷＬに不良がある場合、常にそのワード線ＷＬを含むセット単位で、対応する２本のスペアワード線ＳＷＬのセットと置き換えられる。例えば、図２４Ａの×印で示されるように、ワード線ＷＬ＜ｍ＞及びＷＬ＜ｍ＋３＞に不良があったとする。この場合、ワード線ＷＬ＜ｍ＋１＞に不良がない場合であっても、ワード線ＷＬ＜ｍ＞及びＷＬ＜ｍ＋１＞からなるセットは、対応するスペアワード線ＳＷＬ＜ｍ＞及びＳＷＬ＜ｍ＋１＞のセットと置き換えられる。同様にワード線ＷＬ＜ｍ＋２＞に不良がない場合であっても、ワード線ＷＬ＜ｍ＋２＞及びＷＬ＜ｍ＋３＞からなるセットは、対応するスペアワード線ＳＷＬ＜ｍ＋２＞及びＳＷＬ＜ｍ＋３＞のセットと置き換えられる。
【０１５５】
これにより、フォルデッドビットライン構造のＤＲＡＭにおいて、ワード線ＷＬとメモリセルＭＣとビット線ＢＬの関係をリダンダンシ置き換え後も維持することができる。
【０１５６】
一方、図２４Ｂに場合は、あるワード線ＷＬに不良がある場合、そのワード線ＷＬのみ、対応するスペアワード線ＳＷＬと置き換えられる。例えば、図２４Ｂの×印で示されるように、ワード線ＷＬ＜ｍ＞、ＷＬ＜ｍ＋１＞、ＷＬ＜ｍ＋３＞に不良があったとする。この場合、それらワード線ＷＬ＜ｍ＞、ＷＬ＜ｍ＋１＞、ＷＬ＜ｍ＋３＞は、それぞれ対応するスペアワード線ＳＷＬ＜ｍ＞、ＳＷＬ＜ｍ＋１＞、ＳＷＬ＜ｍ＋３＞で置き換えられる。
【０１５７】
これにより、フォルデッドビットライン構造のＤＲＡＭにおいて、ビット線ＢＬに接続されたメモリセルＭＣとワード線ＷＬとの関係をリダンダンシ置き換え後も維持することができる。
【０１５８】
以上、本実施形態によれば、低電圧時であっても、動作の安定化を図ることができるため、通常時及び低電圧時においても利用可能な半導体記憶装置を、簡便な回路構成により実現することができる。
【０１５９】
［第３の実施形態］
ＤＲＡＭのメモリセルは、リフレッシュ動作を要するが、このリフレッシュ動作は、待機電流の大きな割合を占めている。
【０１６０】
このリフレッシュ電流を削減する技術として、例えば、パーシャルリフレッシュ方式がある。パーシャルリフレッシュ方式ではメモリ装置が待機状態の時、必要なデータを特定のバンクにのみ記憶させ、このバンクのみをリフレッシュさせるものである。この場合、メモリセルのリフレッシュ間隔はリーク耐性の最も弱いメモリセルによって決定されるため、待機状態でも通常動作時と同様のリフレッシュ間隔を維持する必要がある。
【０１６１】
ここで、さらに、リフレッシュ電流を削減するためには、待機状態におけるリフレッシュ間隔を伸ばすことを要するが、この場合、長いリフレッシュ間隔によりデータが保持されなくなる。そこで、リーク耐性の弱いメモリセルのデータをＥＣＣ（Error Check and Correct）によって救済する方法が考えられる。これは、待機状態に入るときにパリティデータを生成した上で、待機モードから抜けるときにエラー検出及び訂正をし、正しいデータをメモリセルに書き戻す。しかし、この場合、ＥＣＣ機能を搭載することによるチップ面積の増加が問題となる。また、パリティデータ生成や、エラー検出及び訂正の際、ローカルセンスアンプによるデータ読み出し、ローカルセンスアンプからＥＣＣ回路へのデータ転送、ＥＣＣ回路から書き込みドライバへのデータ転送、書き込みドライバによるデータ書き込みという一連の動作を「ページ長×２（読み出し及び書き込み）×ロウアドレス」回行う必要があり、かなりの電流を消費する。また待機状態と通常状態との遷移の時間も「（ページ長×２（読み出し及び書き込み）＋ロウアドレス）×サイクルタイム」分の時間を要する。
【０１６２】
そこで、本発明の第３の実施形態に係るメモリ装置では、上記問題を解消すべく、第２の実施形態における低容量低電圧動作モード時の多セル／ビット動作によるリフレッシュ方式を拡張し、これにバンクコピー機能を付加することで、バンクパーシャルリフレッシュ方法を実現する。
【０１６３】
［メモリ装置の動作概要］
図２５は、本実施形態に係るメモリ装置の動作の概要図である。
【０１６４】
通常動作モード時、メモリ装置は、全てのバンクのメモリセルに対し、所定のリフレッシュ間隔ｔＲＥＦによりリフレッシュされる。
【０１６５】
次に、通常動作モードから低容量低電圧動作モードへの移行の際、一旦、データコピーモードに入る。ここでは、低容量低電圧動作モード時に使用されるバンクのデータが他のバンクにコピーされる。
【０１６６】
次に、バンクコピーが完了すると、メモリ装置は、低容量低電圧動作モードに移行する。この低容量低電圧動作モードでは、多セル／ビット動作により、リテンションが向上しているため、通常動作モード時のリフレッシュ間隔ｔＲＥＦよりも長いリフレッシュ間隔ｔＲＥＦ＿Ｍ＿ＰＲによりリフレッシュされる。
【０１６７】
次に、低容量低電圧動作モードから通常動作モードへの移行の際、データコピーモード時にコピーされたバンクのデータをコピー元のバンクに復元させる。
【０１６８】
以上のように、本実施形態では、ＥＣＣを用いることなく低容量低電圧動作モード時のリフレッシュ間隔を長くすることができ、これにより、リフレッシュ電流を削減させることができる。
【０１６９】
［バンクコピー機能］
次に、図２６及び図２７を用いてバンクコピー機能について説明する。
【０１７０】
図２６は、本実施形態に係るメモリ装置のブロック図である。
【０１７１】
このメモリ装置は、２つのバンク３０１ａ（以下、バンク＜０＞）及び３０１ｂ（以下、バンク＜１＞）と、データ入力ＰＩＮであるＤＩＮ及びデータ出力ＰＩＮであるＤＯＵＴを介して外部とのデータの送受を行うＩ／Ｏ部３０２とを備える。また、バンク＜０＞及びバンク＜１＞間には、読み出し書き込みデータ制御回路３０３が設けられていて、書き込みデータ線ＷＤ及び読み出しデータ線ＲＤを介して、Ｉ／Ｏ部３０２とデータのやり取りを行う。各バンク３０１は、１つ以上のメモリセルアレイ及びセンスアンプ回路からなる。各センスアンプ回路は、それぞれリローカルデータ線ＬＤを介して読み出し書き込みデータ制御回路３０３に接続され、これによって、センスアンプ回路に対するデータ送受が行われる。
【０１７２】
図２７は、図２６に示すメモリ装置におけるバンクコピー時の信号のタイミングを示す図である。
【０１７３】
バンクコピー機能は、まず、時刻ｔ０において、コピー元のバンク（図２７の場合、バンク＜０＞）のワード線ＷＬ＜ｍ＞、コピー先のバンク（図２７の場合、バンク＜１＞）のワード線ＷＬ＜ｍ＞を選択し、それらワード線ＷＬに接続された全てのメモリセルＭＣのデータが対応するセンスアンプ回路にキャッシュされる。
【０１７４】
続いて、時刻ｔ１において、バンク＜０＞のカラムアドレス０のデータは、ローカルデータ線ＬＤを介してバンク＜０＞のセンスアンプ回路にキャッシュされたデータが読み出され、読み出し書き込みデータ制御回路３０３に送信される。
【０１７５】
続いて、時刻ｔ２において、読み出し書き込みデータ制御回路３０３に送信されたバンク＜０＞のカラムアドレス０のデータは、ローカルデータ線ＬＤを介してバンク＜１＞のセンスアンプ回路のカラムアドレス０に書き込まれ、キャッシュデータが上書きされる。一方、バンク＜０＞では、カラムアドレス０に続く、カラムアドレス１のデータが、読み出し書き込みデータ制御回路３０３に送られる。
【０１７６】
この時刻ｔ１、ｔ２にかけて行われるバンク＜０＞からデータ読み出しと、バンク＜１＞へのデータ書き込みを繰り返すことで、１ページ分のコピーが完了する＜時刻ｔｘ＞。
【０１７７】
その後、時刻ｔｘ＋２、ｔｘ＋３にかけ、バンク＜１＞において、第２の実施形態と同様に、隣接ワード線ＷＬ＜ｍ＋１＞が選択され、ワード線ＷＬ＜ｍ＞に接続されたメモリセルのデータが、ワード線ＷＬ＜ｍ＋１＞に接続されたメモリセルに書き込まれる。
【０１７８】
この一連の動作を繰り返し行うことで、バンク＜０＞からバンクコピーが完了する。
【０１７９】
この場合、バンクコピーの際に書き込みデータ線ＷＤ、読み出しデータ線ＲＤといった容量の大きなデータ線を駆動する必要がなく、また、バンク＜０＞からのデータ読み出しとバンク＜１＞へのデータ書き込みを同時に行うことができるため、多セル／ビット動作移行に伴う処理は、「（ページ長＋隣接ワード線ＷＬへの書き込時間×１／４ロウアドレス）×サイクルタイム」分の時間で処理することができる。
【０１８０】
［読み出し書き込みデータ制御回路］
図２８は、本実施形態に係るメモリ装置のバンクコピー機能を実現する読み出し書き込みデータ制御回路のブロック図である。
【０１８１】
この読み出し書き込みデータ制御回路３０３は、書き込みデータを保持する書き込みデータラッチ回路３１１と、この書き込みデータラッチ回路３１１に保持されたデータを受けてバンク＜０＞及びバンク＜１＞のセンスアンプ回路にローカルデータ線ＬＤを介して送信する書き込み回路３１３ａ及び３１３ｂとを備える。これら書き込み回路３１３ａ及び３１３ｂは、それぞれ、外部から与えられる書き込みイネーブル信号ＷＥＮＢ＜０＞及びＷＥＮＢ＜１＞によって活性化される。また、この読み出し書き込みデータ制御回路３０３は、バンク＜０＞及びバンク＜１＞のデータを検知・増幅するセカンダリアンプ３１４を備える。セカンダリアンプ３１４とバンク＜０＞及びバンク＜１＞とは、それぞれ読み出しイネーブル信号ＲＥＮＢ＜０＞及びＲＥＮＢ＜１＞で制御されるトランジスタＴ３１１及びＴ３１２が挿入されたローカルデータ線ＬＤで接続される。また、セカンダリアンプ３１４からのデータを読み出しデータ線ＲＤを介して外部に送信する読み出し回路３１５を備える。さらに、セカンダリアンプ３１４の出力と書き込みデータ線ＷＤを介して与えられる書き込みデータとを選択的に書き込みデータラッチ回路３１１に送信する書き込みデータ選択スイッチ３１２を備える。この書き込みデータ選択スイッチ３１２で、セカンダリアンプ３１４からのデータ及び書き込みデータ線ＷＤからのデータのうちいずれが選択されるかは、バンクコピー中活性化される信号であるバンクコピーエントリ信号ＢＡＣＰＹＥＮＴに基づいて決定される。
【０１８２】
次に、図２８の回路図に基づいてバンク＜０＞からバンク＜１＞へのコピー動作を説明する。
【０１８３】
まず、バンク＜０＞から読み出されたデータは、読み出しイネーブル信号ＲＥＮＢ＜０＞によってオン状態にあるトランジスタＴ３１１を介して、セカンダリアンプ３１４に送信される。続いて、このデータは、セカンダリアンプ３１４にて検知・増幅された後、書き込みデータ選択スイッチ３１２に送信される。このときバンクコピーエントリ信号ＢＡＣＰＹＥＮＴは活性化されており、これによって、書き込みデータ選択スイッチ３１２は、セカンダリアンプ３１４から送信されたデータを書き込みデータラッチ回路３１１に選択的に送信する。続いて、この書き込みデータラッチ回路３１１のデータが、書き込み回路３１３ａ及び３１３ｂに送信される。ここで、書き込みイネーブル信号ＷＥＮＢ＜１＞が活性化されると、化書き込みデータラッチ回路３１１から送信されたデータが、ローカルデータ線ＬＤを介してバンク＜１＞に書き込まれる。
【０１８４】
一方、バンクコピー以外の場合、例えば、バンク＜０＞へのデータ書き込みでは、バンクコピーエントリ信号ＢＡＣＰＹＥＮＴが活性状態で、かつ、書き込みイネーブル信号ＷＥＮＢ＜０＞が活性された状態にある。この場合、まず、書き込みデータ線ＷＤを介して与えられる書き込みデータは、書き込みデータ選択スイッチ３１２を介して書き込みデータラッチ回路３１１に送信される。その後、このデータが書き込み回路３１３ａに送信され、ローカルデータ線ＬＤを介してバンク＜０＞に書き込まれる。
【０１８５】
また、バンク＜０＞からの読み出しでは、読み出しイネーブル信号ＲＥＮＢ＜０＞が活性された状態でありトランジスタＴ３１１がオン状態となっている。この場合、まず、バンク＜０＞から読み出されたデータはローカルデータ線ＬＤを介してセカンダリアンプ３１４に送信され検知・増幅される。その後、このデータは、読み出し回路３１５に送信された後、読み出しデータ線ＲＤを介して外部に読み出される。
【０１８６】
第２の実施形態では、低容量低電圧動作モード時に所定のワード線ＷＬのメモリセルＭＣのデータを隣接ワード線ＷＬのメモリセルＭＣにコピーし、２セル／ビットとした。この場合、メモリセルのリーク耐性が向上し、リテンション間隔を大きくすることができるが、低容量低電圧動作モード時に使用されるデータをワード線ＷＬ一本置きに書き込んでおく必要があった。ところが、パーシャルリフレッシュ方式では、バンク毎にリフレッシュ領域を切り替えることが一般的で、アドレス割り付け上、煩雑さが生じてしまう。
【０１８７】
その点、本実施形態によれば、低容量低電圧動作モード（待機状態）及び通常動作モード（通常状態）間の遷移を簡略化することができる。また、メモリセルのリテンション向上により、リフレッシュ間隔を長くすることができる。さらに、ＥＣＣ搭載によるチップ面積の増加という問題が生じない。
【図面の簡単な説明】
【０１８８】
【図１Ａ】本発明の第１の実施形態に係るメモリ装置のブロック図である。
【図１Ｂ】本発明の第１の実施形態に係るメモリ装置のブロック図である。
【図１Ｃ】本発明の第１の実施形態に係るメモリ装置のブロック図である。
【図１Ｄ】本発明の第１の実施形態に係るメモリ装置のブロック図である。
【図１Ｅ】本発明の第１の実施形態に係るメモリ装置のブロック図である。
【図２Ａ】本実施形態に係るメモリ装置におけるメモリ使用領域を示す概要図である。
【図２Ｂ】本実施形態に係るメモリ装置におけるメモリ使用領域を示す概要図である。
【図２Ｃ】本実施形態に係るメモリ装置におけるメモリ使用領域を示す概要図である。
【図２Ｄ】本実施形態に係るメモリ装置におけるメモリ使用領域を示す概要図である。
【図３】本実施形態に係るメモリ装置のクロックツリー周辺のブロック図である。
【図４】本実施形態に係るメモリ装置のリダンダンシ回路周辺のブロック図である。
【図５】本実施形態に係るメモリ装置におけるリダンダンシ置き換え動作の概要図である。
【図６】本発明の第２の実施形態に係るメモリ装置におけるデータコピーの概要図である。
【図７Ａ】本実施形態に係るメモリ装置における２セル／ビット動作切替前のメモリセルアレイを示す図である。
【図７Ｂ】本実施形態に係るメモリ装置における２セル／ビット動作切替後のメモリセルアレイを示す図である。
【図８Ａ】本実施形態に係るメモリ装置における４セル／ビット動作切替前のメモリセルアレイを示す図である。
【図８Ｂ】本実施形態に係るメモリ装置における４セル／ビット動作切替後のメモリセルアレイを示す図である。
【図９Ａ】本実施形態に係るメモリ装置における２セル／ビット動作切替前のメモリセルアレイを示す図である。
【図９Ｂ】本実施形態に係るメモリ装置における２セル／ビット動作切替後のメモリセルアレイを示す図である。
【図１０】本実施形態に係るメモリ装置における多セル／ビット動作切替前後のワード線活性状況を示す概要図である。
【図１１Ａ】本実施形態に係るメモリ装置のアドレス割り付けを示す図である。
【図１１Ｂ】本実施形態に係るメモリ装置のアドレス割り付けを示す図である。
【図１１Ｃ】本実施形態に係るメモリ装置のアドレス割り付けを示す図である。
【図１２】本実施形態に係るメモリ装置のデータコピー機能に関連した一部を示すブロック図ある。
【図１３】本実施形態に係るメモリ装置におけるデータコピー時の動作波形を示す図である。
【図１４】本実施形態に係るメモリ装置における多セル／ビット動作時の動作波形を示す図である。
【図１５Ａ】本実施形態に係るメモリ装置のロウアドレスマスク回路を示す回路図である。
【図１５Ｂ】本実施形態に係るメモリ装置のロウアドレスマスク回路を示す回路図である。
【図１６Ａ】本実施形態に係るメモリ装置におけるモード切り替え手順を示す図である。
【図１６Ｂ】本実施形態に係るメモリ装置におけるモード切り替え手順を示す図である。
【図１７Ａ】本実施形態に係るメモリ装置におけるモード切り替え手順を示す図である。
【図１７Ｂ】本実施形態に係るメモリ装置におけるモード切り替え手順を示す図である。
【図１８Ａ】本実施形態に係るメモリ装置におけるモード切り替え手順を示す図である。
【図１８Ｂ】本実施形態に係るメモリ装置におけるモード切り替え手順を示す図である。
【図１９】本実施形態に係るメモリ装置のリフレッシュカウンタを示す回路図である。
【図２０】本実施形態に係るメモリ装置のモード切替制御回路を示す回路図である。
【図２１】本実施形態に係るメモリ装置におけるモード切り替え時の動作波形を示す図である。
【図２２】本実施形態に係るメモリ装置におけるセンスアンプイネーブル活性化タイミング切替回路を示すブロック図である。
【図２３Ａ】本実施形態に係るメモリ装置におけるリフレッシュのタイミングを示す図である。
【図２３Ｂ】本実施形態に係るメモリ装置におけるリフレッシュのタイミングを示す図である。
【図２４Ａ】本実施形態に係るメモリ装置におけるリダンダンシ利用方法を示す概要図である。
【図２４Ｂ】本実施形態に係るメモリ装置におけるリダンダンシ利用方法を示す概要図である。
【図２５】本発明の第３の実施形態に係るメモリ装置におけるリフレッシュのタイミングを示す図である。
【図２６】本実施形態に係るメモリ装置を示すブロック図である。
【図２７】本実施形態に係るメモリ装置におけるバンクコピー時の信号を示す図である。
【図２８】本実施形態の係るメモリ装置の読み出し書き込みデータ制御回路を示すブロック図である。
【符号の説明】
【０１８９】
１・・・メモリ部、２・・・電圧測定回路、３・・・温度測定回路、４・・・電圧生成回路、５・・・制御回路、１０１・・・メモリセルアレイ、１０２・・・Ｉ／Ｏ部、１０３・・・読み出し書き込みデータ制御回路、１０４・・・ロウデコーダ、１０５・・・クロックツリーのノード（ルート）、１０６・・・経路切替スイッチ、１０７・・・リダンダンシ回路切替スイッチ、２０１・・・読み出し回路、２０２・・・書き込み回路、２０５・・・マスク回路、２０６・・・モード信号生成回路、２１１・・・ローカルデコーダ／ラッチ回路、２１２・・・センスアンプ、２１３・・・遅延回路、２１４・・・追加遅延回路、２２０・・・ロウアドレスマスク回路、２２１・・・モード信号生成回路、２３０・・・リフレッシュカウンタ、２４０・・・モード切替制御回路、２４１・・・リフレッシュカウンタ、２５１、２５２・・・遅延回路、２６０・・・センスアンプ活性化タイミング切替回路、２６１、２６２・・・遅延回路、３０１・・・バンク、３０２・・・Ｉ／Ｏ部、３０３・・・読み出し書き込みデータ制御回路、３１１・・・書き込みデータラッチ回路、３１２・・・書き込みデータ選択スイッチ、３１３・・・書き込み回路、３１４・・・セカンダリアンプ、３１５・・・読み出し回路、ＡＬＬＲＥＦ・・・全ビットリフレッシュ信号、ＢＡＣＰＹＥＮＴ・・・バンクコピーエントリ信号、ＢＬ・・・ビット線、ＣＰＭＯＤＥ・・・データコピーモード信号、ＣＳＬ・・・カラム選択信号、Ｇ・・・ＮＡＮＤゲート、ＧＩＶ・・・ゲーテッドインバータ、ＩＶ・・・インバータ、ＬＤ・・・ローカルデータ線、ＬＯＷＭＯＤＥ・・・低容量低電圧動作モード信号、ＬＯＷＭＯＤＥＩＮ・・・低容量低電圧動作モード移行信号、ＭＣ・・・メモリセル、ＭＣＣ・・・マルチセル動作信号、ＭＯＤＥ・・・モード信号、ＮＥＸＷＬＡＣＴ・・・コピー先ワード線活性化信号、ＲＡ・・・ロウアドレス、ＲＡＩＮ・・・内部ロウアドレス、ＲＤ・・・読み出しデータ線、ＲＥＦＡＣＴ・・・リフレッシュ活性化信号、ＲＥＦＡＣＴＦＩＮ・・・リフレッシュ終了パルス信号、ＲＥＦＲＡ・・・内部リフレッシュロウアドレス、ＲＥＮＢ・・・読み出しイネーブル信号、Ｓ／Ａ・・・センスアンプ、ＳＡＥ・・・センスアンプ活性化信号、ＳＮＤ・・・メモリセルのストレージノード、ＳＷＬ・・・スペアワード線、Ｔ・・・トランジスタ、ＷＤ・・・書き込みデータ線、ＷＥＮＢ・・・書き込みイネーブル信号、ＷＬ・・・ワード線、ＷＬＭＯＮ・・・ワード線モニタ信号。
【図１Ａ】
2010152962.tif 000003
【図１Ｂ】
2010152962.tif 000004
【図１Ｃ】
2010152962.tif 000005
【図１Ｄ】
2010152962.tif 000006
【図１Ｅ】
2010152962.tif 000007
【図２Ａ】
2010152962.tif 000008
【図２Ｂ】
2010152962.tif 000009
【図２Ｃ】
2010152962.tif 000010
【図２Ｄ】
2010152962.tif 000011
【図３】
2010152962.tif 000012
【図４】
2010152962.tif 000013
【図５】
2010152962.tif 000014
【図６】
2010152962.tif 000015
【図７Ａ】
2010152962.tif 000016
【図７Ｂ】
2010152962.tif 000017
【図８Ａ】
2010152962.tif 000018
【図８Ｂ】
2010152962.tif 000019
【図９Ａ】
2010152962.tif 000020
【図９Ｂ】
2010152962.tif 000021
【図１０】
2010152962.tif 000022
【図１１Ａ】
2010152962.tif 000023
【図１１Ｂ】
2010152962.tif 000024
【図１１Ｃ】
2010152962.tif 000025
【図１２】
2010152962.tif 000026
【図１３】
2010152962.tif 000027
【図１４】
2010152962.tif 000028
【図１５Ａ】
2010152962.tif 000029
【図１５Ｂ】
2010152962.tif 000030
【図１６Ａ】
2010152962.tif 000031
【図１６Ｂ】
2010152962.tif 000032
【図１７Ａ】
2010152962.tif 000033
【図１７Ｂ】
2010152962.tif 000034
【図１８Ａ】
2010152962.tif 000035
【図１８Ｂ】
2010152962.tif 000036
【図１９】
2010152962.tif 000037
【図２０】
2010152962.tif 000038
【図２１】
2010152962.tif 000039
【図２２】
2010152962.tif 000040
【図２３Ａ】
2010152962.tif 000041
【図２３Ｂ】
2010152962.tif 000042
【図２４Ａ】
2010152962.tif 000043
【図２４Ｂ】
2010152962.tif 000044
【図２５】
2010152962.tif 000045
【図２６】
2010152962.tif 000046
【図２７】
2010152962.tif 000047
【図２８】
2010152962.tif 000048