(57)【要約】【課題】良品率の向上が可能なＳＪ構造を有する半導体装置を提供する。【解決手段】ＳＪ構造を有する素子領域６と、素子領域６を囲み、ｎ＋型ドレイン層１０上に配置され、ｎ型ピラー層１１及びｐ型ピラー層２１に対して並行且つ導電型が交互に配置されたｎ型ピラー層１５及びｎ型ピラー層１５より多い不純物量を有するｐ型ピラー層２５を有し、領域内且つｎ型ピラー層１５及びｐ型ピラー層２５のｎ＋型ドレイン層１０と対向する側に層間絶縁膜５３を介して配置されるフィールドプレート電極４４を有する第１の素子周囲領域７と、第１の素子周囲領域７を囲み、ｎ＋型ドレイン層１０上に配置され、ｎ型ピラー層１５及びｐ型ピラー層２５に対して並行且つ導電型が交互に配置されたｎ型ピラー層１７及びｎ型ピラー層１７より少ない不純物量を有するｐ型ピラー層２７を有する第２の素子周囲領域８とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、前記第１半導体層上に配置され、第１導電型の第２半導体層及び第２導電型の第３半導体層が前記第１半導体層の表面に平行な方向に沿って交互に配列されたピラー構造のドリフト層とにより構成されるトランジスタが配列された素子領域と、
前記素子領域を囲み、前記第１半導体層上に配置され、前記ドリフト層に対して並行且つ導電型が交互に配置された第１導電型の第４半導体層及び前記第４半導体層より多い不純物量を有する第２導電型の第５半導体層を有し、領域内且つ前記第４及び第５半導体層の前記第１半導体層と対向する側に絶縁膜を介して配置される電極層を有する第１の素子周囲領域と、
前記第１の素子周囲領域を囲み、前記第１半導体層上に配置され、前記第４及び第５半導体層に対して並行且つ導電型が交互に配置された第１導電型の第６半導体層及び前記第６型半導体層より少ない不純物量を有する第２導電型の第７型半導体層を有する第２の素子周囲領域と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記素子領域は、前記第１半導体層と、前記ドリフト層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第２及び第３半導体層の表面に選択的に形成された第２導電型の第８半導体層と、前記第８半導体層の表面に選択的に形成された第１導電型の第９半導体層と、前記第８及び第９半導体層に接続された第２の主電極と、前記第８、第９、及び第２半導体層に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜により前記第８、第９、及び第２半導体層から絶縁された制御電極とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４及び第５半導体層の配列方向のピッチ及び前記第６及び第７半導体層の配列方向のピッチは、前記第２及び第３半導体層の配列方向のピッチと同じであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２、第４、第６、第３、第５、及び第７半導体層は、導電型が異なっても、同じ不純物濃度を有していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
第１導電型の第２半導体層及び第２導電型の第３半導体層は不純物量が同じであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有する電力用の半導体装置に関する。
【背景技術】
【０００２】
電力制御用のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置は、例えば、半導体基板の表面にゲートを有し、表面に垂直な方向に電流を流す構造（縦型）をとることが多く、スイッチング素子等として用いられる。
【０００３】
縦型のＭＯＳＦＥＴにおいて、オン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存するが、耐圧が必要なために、ドリフト層の不純物濃度を上げることに制限がある。つまり、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフの関係を改善するＭＯＳＦＥＴの一例として、ドリフト層を交互に配列したｎ型ピラー層とｐ型ピラー層で構成するスーパージャンクション構造（以下、ＳＪ構造ともいう）とする技術が知られている。
【０００４】
ＳＪ構造は、ｎ型ピラー層とｐ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現することが可能である。
【０００５】
半導体装置のＳＪ構造は、トランジスタが形成される素子領域、及びその周囲を取り囲むトランジスタの形成されていない終端領域（素子周囲領域）に形成されていることが多い。素子周囲領域が素子領域のｎ型ピラー層と同程度の不純物（ドナー）濃度となる製造プロセスにおいて、終端耐圧が低下してしまうことを避けるために、素子周囲領域にＳＪ構造が形成される。素子周囲領域にＳＪ構造が形成されても、素子領域よりも素子周囲領域の耐圧が低下し、半導体装置全体を破壊または信頼性の低下を起こすという問題があった。具体的には、素子周囲領域での局所的な電界集中によるリーク電流に起因した耐圧低下や、局所的な電界集中によるホットキャリアが素子周囲領域の絶縁膜中にトラップされたことによる耐圧変動等が発生することにある。
【０００６】
そこで、例えば、非活性領域（素子周囲領域）のｎ型ピラー層のストライプに平行な部分を、活性領域（素子領域）のｎ型ピラー層よりも幅を狭くして、非活性領域のｐ型ピラー層のストライプに平行な部分を、活性領域のｐ型ピラー層よりも幅を広くした並列構成とし、しかも、非活性領域において、ｎ型ピラー層よりｐ型ピラー層の総不純物量を多くして、総不純物量をアンバランスな構造とする半導体装置が開示されている（例えば、特許文献１参照。）。
【０００７】
開示された半導体装置は、素子周囲領域にあるソース電極側の電界集中を避けられるので、ソース電極側で発生する耐圧低下を抑制できる。しかしながら、この半導体装置は、素子周囲領域の素子領域とは反対側に電界の集中を引き起こす可能性が高くなる。半導体装置は、良品率を上げるためには、製造プロセスがばらついても、ｎ型ピラー層とｐ型ピラー層の並列配置された方向の幅及び不純物濃度等により決まる不純物量を許容範囲に収めて耐圧を確保することが必要であるが、素子周囲領域のｐ型ピラー層の幅を広くしただけでは、良品率は十分でないという問題を有している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２６０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、良品率の向上が可能なスーパージャンクション構造を有する半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に配置され、第１導電型の第２半導体層及び第２導電型の第３半導体層が前記第１半導体層の表面に平行な方向に沿って交互に配列されたピラー構造のドリフト層とにより構成されるトランジスタが配列された素子領域と、前記素子領域を囲み、前記第１半導体層上に配置され、前記ドリフト層（第２及び第３半導体層）に対して並行且つ導電型が交互に配置された第１導電型の第４半導体層及び前記第４半導体層より多い不純物量を有する第２導電型の第５半導体層を有し、領域内且つ前記第４及び第５半導体層の前記第１半導体層と対向する側に絶縁膜を介して配置される電極層を有する第１の素子周囲領域と、前記第１の素子周囲領域を囲み、前記第１半導体層上に配置され、前記第４及び第５半導体層に対して並行且つ導電型が交互に配置された第１導電型の第６半導体層及び前記第６型半導体層より少ない不純物量を有する第２導電型の第７型半導体層を有する第２の素子周囲領域とを備えていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、良品率の向上が可能なスーパージャンクション構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の比較例１に係る半導体装置の周辺部の構造を模式的に示す断面図。
【図２】本発明の実施例に係る半導体装置の周辺角部を含む構造を模式的に示す平面図。
【図３】本発明の実施例に係る半導体装置の周辺部の構造を模式的に示す図で、図３（ａ）は図２のＡ−Ａ線に沿った断面図、図３（ｂ）は図２のＢ−Ｂ線に沿った断面図。
【図４】本発明の実施例に係る半導体装置の周辺部の構造を模式的に示し、ｐ型不純物が過剰にドープされた状態を示す断面図。
【図５】本発明の実施例に係る半導体装置の周辺部の構造を模式的に示し、ｎ型不純物が過剰にドープされた状態を示す断面図。
【図６】本発明の実施例に係る半導体装置の耐圧を確保可能なｎ型ピラー層及びｐ型ピラー層の不純物量比の許容範囲を、比較例と共に模式的に示す図。
【図７】本発明の実施例の変形例１に係る半導体装置のピラー層の形態を模式的に示す断面図。
【図８】本発明の実施例の変形例２に係る半導体装置の素子領域の構造を模式的に示す断面図。
【発明を実施するための形態】
【００１３】
発明者等は、スーパージャンクション（ＳＪ）構造のＭＯＳＦＥＴである半導体装置が、製造プロセスにおける変動を受けて耐圧が下がるため、ｎ型ピラー層及びｐ型ピラー層の不純物量の変動に対して、耐圧への影響を受けにくい構造を検討した。
【００１４】
図１に示すように、比較例１としての半導体装置１０１は、ｎ＋型ドレイン層１０、ｎ＋型ドレイン層１０上に配置され、ｎ＋型ドレイン層１０の表面に平行な方向に沿って交互に配列されたｎ型ピラー層１１及びｐ型ピラー層２１、ｎ＋型ドレイン層１０に電気的に接続されたドレイン電極４７、ｎ型ピラー層１１の表面及びｐ型ピラー層２１の表面に選択的に形成されたｐ型ベース層３１、ｐ型ベース層３１の表面に選択的に形成されたｎ＋型ソース層３３、ｐ型ベース層３１及びｎ＋型ソース層３３に接続されたソース電極４１、並びにｐ型ベース層３１、ｎ＋型ソース層３３及びｎ型ピラー層１１上にゲート絶縁膜５１を介して形成されたゲート電極４３を有する素子領域６と、素子領域６を囲み、ｎ＋型ドレイン層１０上に配置され、ｎ型ピラー層１１及びｐ型ピラー層２１に対して並行且つ導電型が交互に配置されたｎ型ピラー層１３及びｐ型ピラー層２３を有し、素子領域６寄りの領域内且つｎ型ピラー層１３及びｐ型ピラー層２３のｎ＋型ドレイン層１０と対向する側に層間絶縁膜５３を介して配置されるフィールドプレート電極４４を有する素子周囲領域１０７とを備えている。
【００１５】
半導体装置１０１は、更に、交互に配置されたｎ型ピラー層１３及びｐ型ピラー層２３外側（素子領域６とは反対側）にｎ型半導体層１２、ｎ型半導体層１２の表面の外周端部の層間絶縁膜５３側にｎ＋型チャネルストッパ層３５、及び、その上に等電位リング４５が配置されている。ｎ型半導体層１２は、ｎ型ピラー層１１、１３と同様な不純物濃度を有している。素子周囲領域１０７のｎ型ピラー層１３及びｐ型ピラー層２３は、フィールドプレート電極４４の等電位リング４５側の端部の平面位置を超えて、等電位リング４５側に張り出して配列されている。
【００１６】
ｎ型ピラー層１１及びｐ型ピラー層２１は、不純物量が実質的に同じ、つまり、それぞれの幅と不純物濃度が同じとなるように形成されている。ｎ型ピラー層１３の幅は、ｎ型ピラー層１１の幅と同じで、両者の不純物濃度は同じに形成されている。ｐ型ピラー層２３の幅は、ｐ型ピラー層２１の幅と同じで、両者の不純物濃度は同じに形成されている。ｎ型ピラー層１３及びｐ型ピラー層２３の配列方向のピッチは、ｎ型ピラー層１１及びｐ型ピラー層２１の配列方向のピッチと同じである。つまり、素子周囲領域１０７のｎ型ピラー層１３の不純物量は、素子領域６のｎ型ピラー層１１と同じで、素子周囲領域１０７のｐ型ピラー層２３の不純物量は、素子領域６のｐ型ピラー層２１と同じである。なお、ピラー層の幅とは、ピラー層の配列方向に沿った断面を矩形で近似したときの配列方向の寸法を指し、高さが一定の場合、断面積に対応する値である。ピラー層用のトレンチ（溝）の場合は、開口寸法が埋め込み後の幅に相当する。また、配列方向のピッチとは、最近接の２つのｎ型ピラー層間の距離、または、最近接の２つのｐ型ピラー層間の距離をいう。
【００１７】
ｎ型ピラー層１１、１３及びｐ型ピラー層２１、２３は、図示を省略するが、ほぼ均一な幅の短冊状をなして、図１の紙面に垂直な方向に伸びている。
【００１８】
半導体装置１０１の作製は幾つかの方法の内から選択できる。例えば、トレンチ埋込法で作製するとき、ｎ型ピラー層１１、１３に対して、ばらつきなくｐ型ピラー層２１、２３用のトレンチを所望の開口寸法に加工することは難しい。また、ｎ型ピラー層１１、１３とｐ型ピラー層２１、２３とは、別々のエピタキシャル成長工程により作製されるので、全く同じ不純物濃度とすることは難しい。一方、例えば、イオン注入と埋め込み成長を繰り返す方法で作製しようとしても、ドーズ量ばらつきや寸法ばらつきを避けることは難しい。発明者等は、ばらつきと耐圧との関係を詳細に検討した。
【００１９】
半導体装置１０１において、ｎ型ピラー層１３の不純物量が多くなると、すなわち、ｎ型ピラー層１３の幅が相対的に大きくなるようなばらつきが発生すると、フィールドプレート電極４４の等電位リング４５側の端部に近く、ｎ型及びｐ型ピラー層１３、２３と層間絶縁膜５３との界面付近（破壊領域６１）で、局所的な電界集中によるリーク電流に起因した耐圧低下や、ホットキャリアによる信頼性低下が発生することを見出した。
【００２０】
また、ｐ型ピラー層２３の不純物量が多くなると、すなわち、ｐ型ピラー層２３の幅が相対的に大きくなるようなばらつきが発生すると、等電位リング４５側に最も近いｐ型ピラー層２３と層間絶縁膜５３との界面付近（破壊領域６３）で、局所的な電界集中によるリーク電流に起因した耐圧低下や、ホットキャリアによる信頼性低下が発生することを見出した。
【００２１】
これらの結果から、発明者等は、フィールドプレート電極４４の等電位リング４５側の端部のｎ型及びｐ型ピラー層１３、２３と層間絶縁膜５３との界面近くで起こる電界集中と、等電位リング４５側に最も近いｐ型ピラー層２３の層間絶縁膜５３との界面近くで起こる電界集中とを追究し、本発明に至っている。
【００２２】
なお、図示を省略するが、半導体装置１０１を変形した別の比較例２も検討した。比較例２は、特許文献１に類するように、素子領域６のｎ型ピラー層１１及びｐ型ピラー層２１の不純物量が実質的に同じ、素子周囲領域１０７のｐ型ピラー層２３の不純物量が、素子周囲領域１０７のｎ型ピラー層１３より多くなる構造を標準の構造（設計構造）としている。
【００２３】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。以下の説明では、構造においてはゲート電極、ソース電極が形成された半導体装置の表面側を上とする。
【実施例】
【００２４】
本発明の実施例に係る半導体装置について、図２乃至図６を参照しながら説明する。
【００２５】
図２に示すように、半導体装置１は、平面視で矩形の外形をなし、その左上の周辺角部が示されている。半導体装置１は、全体的に見ると、外形の内側にほぼ同心状の２つの矩形からなる境界を有し、その境界によって、ピラー層の幅の異なる３つの領域に区分される。最も内側、すなわち図２の紙面右下部、が素子領域６（横軸方向の６ａ、縦軸方向の６ｂ）、素子領域６の外側が第１の素子周囲領域７（横軸方向の７ａ、縦軸方向の７ｂ）、第１の素子周囲領域７の外側が第２の素子周囲領域８（横軸方向の８ａ、縦軸方向の８ｂ）である。ここで、横軸と縦軸とを区別する必要がない場合は、それぞれ、素子領域６、第１の素子周囲領域７、第２の素子周囲領域８と記述する。
【００２６】
図２及び図３に示すように、半導体装置１は、素子領域６に、半導体装置１０１と同様なＳＪ構造を有する縦形のＭＯＳＦＥＴを有する。素子領域６の外縁及び第１の素子周囲領域７の外縁すなわち、素子領域６及び第１の素子周囲領域７の周辺部側の境界は、半導体装置１の外縁とほぼ平行に形成されている。第２の主電極であるソース電極４１の外縁が、角に丸みを有して、半導体装置１の上面且つ素子領域６の外縁に沿ってその外側に設けられている。電極層であるフィールドプレート電極４４は、角に丸みを有して、半導体装置１の上面にあり、ソース電極４１の外側且つ第１の素子周囲領域７の外縁に沿ってその内側に設けられている。
【００２７】
図３に示すように、半導体装置１は、半導体装置１０１と同様に、第１導電型の第１半導体層であるｎ＋型ドレイン層１０、ｎ＋型ドレイン層１０上に形成され、ｎ＋型ドレイン層１０の表面に平行な方向に沿って交互に配列された第２半導体層であるｎ型ピラー層１１及び第２導電型の第３半導体層であるｐ型ピラー層２１、ｎ＋型ドレイン層１０に電気的に接続された第１の主電極であるドレイン電極４７、ｎ型ピラー層１１の表面及びｐ型ピラー層２１の表面に選択的に形成された第８半導体層であるｐ型ベース層３１、ｐ型ベース層３１の表面に選択的に形成された第９半導体層であるｎ＋型ソース層３３、ｐ型ベース層３１及びｎ＋型ソース層３３に接続されたソース電極４１、並びに、ｐ型ベース層３１、ｎ＋型ソース層３３及びｎ型ピラー層１１上にゲート絶縁膜５１を介して形成された制御電極であるゲート電極４３を有する素子領域６を備えている。
【００２８】
半導体装置１は、更に、素子領域６を囲み、ｎ＋型ドレイン層１０上に配置され、ｎ型ピラー層１１及びｐ型ピラー層２１に対して並行且つ導電型が交互に配置された第４半導体層であるｎ型ピラー層１５及びｎ型ピラー層１５より多い不純物量を有する第５半導体層であるｐ型ピラー層２５を有し、領域内且つｎ型ピラー層１５及びｐ型ピラー層２５のｎ＋型ドレイン層１０と対向する側に絶縁膜である層間絶縁膜５３を介して配置されるフィールドプレート電極４４を有する第１の素子周囲領域７と、第１の素子周囲領域７を囲み、ｎ＋型ドレイン層１０上に配置され、ｎ型ピラー層１５及びｐ型ピラー層２５に対して並行且つ導電型が交互に配置された第６半導体層であるｎ型ピラー層１７及びｎ型ピラー層１７より少ない不純物量を有する第７半導体層であるｐ型ピラー層２７を有する第２の素子周囲領域８とを備えている。
【００２９】
半導体装置１は、また、交互に配置されたｎ型ピラー層１７及びｐ型ピラー層２７の外側（第１の素子周囲領域７とは反対側）にｎ型半導体層１２、ｎ型半導体層１２の表面の外周端部の層間絶縁膜５３側にｎ＋型チャネルストッパ層３５、及び、その上に等電位リング４５が配置されている。
【００３０】
素子領域６は、トランジスタを有する領域である。縦方向に電流が流れるドリフト層は、短冊状をなして並列配置されたｎ型ピラー層１１及びｐ型ピラー層２１で構成され、図３（ａ）の紙面垂直方向（図２の縦軸方向、つまりＢ−Ｂ線に沿った方向）に伸びている。図３（ａ）のｎ型ピラー層１１及びｐ型ピラー層２１は、ｎ型及びｐ型の不純物量はほとんど同じになるようにバランスが取れている。なお、ｎ＋型ドレイン層１０の上面とｐ型ピラー層２１の下面との間に、ｎ型ピラー層１１と同様な不純物濃度のｎ型半導体層（ｎ型半導体層１２に相当）を配置することは可能であり、第１及び第２の素子周囲領域７、８においても同様の構成が可能である。
【００３１】
第１の素子周囲領域７のｎ型ピラー層１５及びｐ型ピラー層２５は、素子領域６側から第２の素子周囲領域８に接する位置まで、ｎ型ピラー層１１及びｐ型ピラー層２１に並行に、ｎ型ピラー層１１及びｐ型ピラー層２１と交互に整合するように配列されている。
【００３２】
図２及び図３(a)に示すように、ｎ型ピラー層１５及びｐ型ピラー層２５の配列方向（紙面左右方向）のピッチは、ｎ型ピラー層１１及びｐ型ピラー層２１の配列方向のピッチと同じである。ｐ型ピラー層２５の幅は、ｐ型ピラー層２１の幅より大きいが、ｐ型ピラー層２５の幅は、ｐ型ピラー層２１より大きくても小さくても良い。ｎ型ピラー層１５の幅は、ｐ型ピラー層２５の幅より小さい。ｎ型ピラー層１５及びｐ型ピラー層２５で構成されたＳＪ構造では、ｐ型の不純物量が多い。なお、第１の素子周囲領域７の耐圧を向上するため、ｎ型ピラー層１５及びｐ型ピラー層２５の配列方向のピッチは、ｎ型ピラー層１１及びｐ型ピラー層２１の配列方向のピッチより小さく設定することは可能である。
【００３３】
フィールドプレート電極４４は、層間絶縁膜５３に埋設された電極に接続され、層間絶縁膜５３の上に、ｎ型ピラー層１５及びｐ型ピラー層２５の上面に沿って配置されている。フィールドプレート電極４４は、図示を省略するが、層間絶縁膜５３の上で、ゲート電極４３と接続されている。なお、フィールドプレート電極４４は、ゲート電極４３に代えて、ソース電極４１と接続することは可能である。また、層間絶縁膜５３に埋設された電極は省くことが可能である。
【００３４】
フィールドプレート電極４４の第２の素子周囲領域８側の端部の平面位置は、第１の素子周囲領域７を超えることはなく、第２の素子周囲領域８との境界の素子領域６側にある。フィールドプレート電極４４は、素子領域６側の層間絶縁膜５３の上または中に、一部、張り出して配置されることがある。
【００３５】
第２の素子周囲領域８のｎ型ピラー層１７及びｐ型ピラー層２７は、第１の素子周囲領域７側から反対端面側のｎ＋型チャネルストッパ層３５から離間した位置まで、ｎ型ピラー層１５及びｐ型ピラー層２５に並行に、ｎ型ピラー層１５及びｐ型ピラー層２５と交互に整合するように配列されている。なお、ｎ型ピラー層１７及びｐ型ピラー層２７は、ｎ＋型チャネルストッパ層３５に近接する位置にまで配列されることは可能である。
【００３６】
ｎ型ピラー層１７及びｐ型ピラー層２７の配列方向のピッチは、ｎ型ピラー層１１、１５及びｐ型ピラー層２１、２５の配列方向のピッチと同じである。ｐ型ピラー層２７の幅は、ｐ型ピラー層２５の幅より小さい。ｎ型ピラー層１７の幅は、ｎ型ピラー層１５より大きい。例えば、本実施例は、ｐ型ピラー層２７の幅が、ｎ型ピラー層１７の幅より小さい場合の例であり、従って、本実施例のｎ型ピラー層１７及びｐ型ピラー層２７で構成されたドリフト層では、ｎ型の不純物量が多い。なお、第２の素子周囲領域８の耐圧を向上するため、ｎ型ピラー層１７及びｐ型ピラー層２７の配列方向のピッチは、ｎ型ピラー層１１及びｐ型ピラー層２１の配列方向のピッチより小さく設定することは可能である。
【００３７】
第２の素子周囲領域８のｎ型ピラー層１７及びｐ型ピラー層２７の上面は、層間絶縁膜５３で被われている。等電位リング４５は、例えば、ドレイン電極４７と接続される。
【００３８】
ピラー層はＢ−Ｂ線に沿って、次のような形状を有する。図２及び図３（ｂ）に示すように、素子領域６を通るｐ型ピラー層２１、２５、２７は、素子領域６ｂ、第１及び第２の素子周囲領域７ｂ、８ｂを通って、Ｂ−Ｂ線に沿った方向に直線状に伸長している。また、第１及び第２の素子周囲領域７、８を通るピラー層２５、２７は、第１及び第２の素子周囲領域７a、７ｂ、８ｂを通って、直線状に伸長し、第２の素子周囲領域８のみを通るピラー層２７は、第２の素子周囲領域８a、８ｂを通って、直線状に伸長している。
【００３９】
ｐ型ピラー層２１、２５、２７の幅は、上述のような関係にある。つまり、ｐ型ピラー層２５の幅がｐ型ピラー層２７の幅より大きいことである。そして、ｐ型ピラー層２１の幅は、ｐ型ピラー層２５の幅より大きくてもよいし、ｐ型ピラー層２７の幅より小さくてもよいし、両者の中間であってもよい。
【００４０】
ｐ型ピラー層２１、２５、２７の間を、それぞれ、ｎ型ピラー層１１、１５、１７が埋める関係にあるので、ｎ型ピラー層１１、１５、１７の幅は、ｐ型ピラー層２１、２５、２７の関係の裏返しである。つまり、ｎ型ピラー層１５の幅がｐ型ピラー層１７の幅より小さいことである。そして、ｎ型ピラー層１１の幅は、ｎ型ピラー層１５の幅より小さてもよいし、ｎ型ピラー層１７の幅より大きくてもよいし、両者の中間であってもよい。また、ｎ型ピラー層１５の幅に対してｐ型ピラー層２５の幅が大きいこと、また、ｎ型ピラー層１７の幅に対してｐ型ピラー層２７の幅が小さいことも重要である。
【００４１】
ｎ＋型ドレイン層１０、ｎ型ピラー層１１、１５、１７、ｎ型半導体層１２、ｐ型ピラー層２１、２５、２７、ｐ型ベース層３１、ｎ＋型ソース層３３、及びｎ＋型チャネルストッパ層３５は、例えば、単結晶のシリコンにより形成されている。また、ゲート絶縁膜５１は、シリコン酸化物により形成され、ゲート電極４３は、多結晶シリコンにより形成され、ソース電極４１、フィールドプレート電極４４、等電位リング４５、及びドレイン電極４７は、金属により形成されている。
【００４２】
次に、半導体装置１の製造時、ｎ型ピラー層１１、１５、１７及びｐ型ピラー層２１、２５、２７に発生するばらつきについて説明する。半導体装置１のＳＪ構造は、例えば、ｎ型ピラー層１１、１５、１７となる半導体層を形成した後、ｐ型ピラー層２１、２５、２７となるトレンチを形成し、そのトレンチにｐ型不純物がドープされた半導体層を埋込んで作製される。トレンチは、リソグラフィ法により、所望の開口寸法を有するマスクを形成し、そのマスクを用いて、例えば、ＲＩＥ（Reactive Ion Etching）法により加工される。なお、ｐ型ピラー層２１、２５、２７は、断面が矩形で図示されているが、後述の変形例に示すように、加工条件によっては、上側の寸法と下（底）側の寸法が異なる場合があるし、中央部の寸法が異なる等の変形が起こる場合がある。
【００４３】
図３（ａ）に示すように、加工ばらつきが抑えられた場合、つまり、設計構造とほとんど同じ寸法及び形状を有し、更に、埋込ばらつきが抑えられると、設計値とほとんど同じ不純物量を有するｐ型ピラー層２１、２５、２７が形成される。
【００４４】
図４に示すように、ばらつきが生じｐ型不純物量の多い方に振れた場合、例えば、設計構造に対してトレンチの開口寸法が大きくなり、設計値とほとんど同じ不純物濃度で埋め込むと、不純物量が全体的に増加したｐ型ピラー層２１ａ、２５ａ、２７ａが形成される。配列方向のピッチは同じなので、ｎ型ピラー層１１ａ、１５ａ、１７ａの不純物量が相対的に減少する。ここで、第２の素子周囲領域８のｎ＋型チャネルストッパ層３５寄りのｐ型ピラー層２７ａは、電界集中を引き起こすほどの不純物量増加に至ってない。
【００４５】
一方、図５に示すように、ばらつきが生じｐ型不純物量の少ない方に振れた場合、例えば、設計構造に対してトレンチの開口寸法が小さくなり、設計値とほとんど同じ不純物濃度で埋め込むと、不純物量が全体的に減少したｐ型ピラー層２１ｂ、２５ｂ、２７ｂが形成される。配列方向のピッチは同じなので、ｎ型ピラー層１１ｂ、１５ｂ、１７ｂの不純物量が相対的に増加する。ここで、第１の素子周囲領域７のフィールドプレート電極４４下方のｐ型ピラー層２５ｂは、電界集中を引き起こすほどの不純物量減少に至ってない。
【００４６】
次に、耐圧が確保された良品数の増加が可能となる点について説明する。図６では、横軸を、ｎ型ピラー層１３、１５、１７の不純物量（Ｎｄ）に対するｐ型ピラー層２３、２５、２７の不純物量（Ｎａ）とｎ型ピラー層１３、１５、１７の不純物量（Ｎｄ）の差（Ｎａ−Ｎｄ）の比（不純物量比）としている。
【００４７】
図６に示すように、耐圧の基準値ＶＢとするとき、半導体装置１の耐圧を確保可能な不純物量比の許容範囲は、ｐ型ピラー層２５、２７の不純物量（Ｎａ）が少ない側の不純物量比Ｌと、多い側の不純物量比Ｈとの間にある。
【００４８】
比較例１の半導体装置１０１は、設計構造では、不純物量のバランスが取れた状態、すなわち不純物量比ゼロである。製造プロセスのばらつきを想定し、不純物量比を振ると、素子周囲領域１０７の素子領域６側、すなわち破壊領域６１での耐圧不良、及び等電位リング４５側、すなわち破壊領域６３での耐圧不良が顕著となる。つまり、図６の上段に示すｐ型ピラー層２３の不純物量が少ない側及び多い側の両側で耐圧不良が顕著になる。
【００４９】
また、比較例２の半導体装置の設計構造では、製造プロセスのばらつきを想定し、不純物量比を振ると、素子周囲領域１０７のｎ＋型チャネルストッパ層３５側、すなわち破壊領域６３での耐圧不良が相対的に増える。つまり、図６の中段に示すｐ型ピラー層２３の不純物量が多い側で耐圧不良が顕著になる。逆に見ると、ｐ型ピラー層２３の不純物量が少ない側に許容範囲が拡大（破線の矢印）されている。
【００５０】
一方、半導体装置１は、上述のように、第１の素子周囲領域７では、ｐ型ピラー層２５の不純物量をｎ型ピラー層１５より相対的に多くする構成とし、第２の素子周囲領域８では、ｐ型ピラー層２７の不純物量をｎ型ピラー層１７より相対的に少なくする構成としている。その結果、図６の下段に示す許容範囲は、比較例１、２と同様の製造プロセスのばらつきにおいては、ｐ型ピラー層２５の不純物量が少ない側に許容範囲を拡大でき、ｐ型ピラー層２７の不純物量が多い側に許容範囲を拡大でき、不純物量比Ｌと不純物量比Ｈで規定される許容範囲は変わらないものの、耐圧の基準値ＶＢを超える良品がより多く確保できるように構成されている。
【００５１】
また、耐圧が確保された良品数の増加は、次のように説明される。比較例１の半導体装置１０１では、ｐ型の不純物量比が増加すると、ｐ型ピラー層２３の不純物量が多くなって、等電位リング４５側に最も近いｐ型ピラー層２３と層間絶縁膜５３との界面付近（破壊領域６３）で、局所的な電界集中が起こることになるが、実施例の半導体装置１では、破壊領域６３のｐ型ピラー層２７の幅を予め狭めてあるので、つまり、ｎ型の不純物量を多い状態に構成してあるので、ｐ型の不純物量比が増加しても、空乏層の延びが抑えられ、局所的な電界集中が起こりにくくなる。
【００５２】
逆に、ｎ型の不純物量比が増加すると、半導体装置１０１では、ｎ型ピラー層１３の不純物量が多くなって、フィールドプレート電極４４の等電位リング４５側の端部に近く、ｎ型及びｐ型ピラー層１３、２３と層間絶縁膜５３との界面付近（破壊領域６１）で、局所的な電界集中が起こることになるが、実施例の半導体装置１では、破壊領域６３のｎ型ピラー層１５の幅を予め狭めてあるので、つまり、ｐ型の不純物量を多い状態に構成してあるので、ｎ型の不純物量比が増加しても、空乏層が外側に延びようとするため、局所的な電界集中が起こりにくくなる。
【００５３】
その結果、半導体装置１は、ｎ型ピラー層１５、１７及びｐ型ピラー層２５、２７の不純物量が比較例１、２と同程度変化しても、一定の耐圧を有する良品をより多く確保することが可能となる。また、不純物量がより大きく変化しても、一定の耐圧を有する良品率の低下を抑制することが可能となる。つまり、半導体装置１は、製造工程で発生するｎ型ピラー層１５、１７及びｐ型ピラー層２５、２７の幅及び不純物濃度等のばらつきが、比較例１、２と同程度であっても、耐圧基準を満たす良品をより多く得ることができる。半導体装置１は、製造工程ばらつきに強い構造を有するということができる。
【００５４】
次に、上記実施例の変形例１について、図７を参照しながら説明する。実施例の半導体装置１との違いは、ピラー層の断面形状が矩形以外の形状有する点である。なお、実施例と同一構成部分には同一の符号を付して、その説明は省略する。
【００５５】
図７に示すように、本変形例１の半導体装置のｐ型ピラー層の断面形状は、実施例の半導体装置１の矩形のｐ型ピラー層２１、２５、２７（図３（ａ）参照）を置き換えて、ｐ型ピラー層７２が、ソース電極側の幅が広く、ドレイン電極側の幅が狭い台形形状、または、ｐ型ピラー層７４が、ドレイン電極側の底面がドレイン電極側に凸の曲面を有する形状、または、ｐ型ピラー層７６が、ソース電極側からドレイン電極側へ向かう壁面が櫛団子状に波を打った形状を有している。ここで、図７（ａ）、（ｂ）は、ｐ型ピラー層７２、７４がトレンチ埋込法で作製されるときに出現する構造を模式化した例であり、図７（ｃ）は、ｐ型ピラー層７６がイオン注入と埋め込み成長を繰り返す方法で作製されるときに出現する構造を模式化した例である。
【００５６】
本変形例１のｐ型ピラー層７２、７４、７６と交互に配置されるｎ型ピラー層７１、７３、７５は、ｐ型ピラー層を埋めるように構成される。本変形例１のｐ型ピラー層７２、７４、７６のドレイン電極側には、ｎ型ピラー層７１、７３、７５と同様の不純物濃度を有するｎ型半導体層１２が挟まれている。なお、このｎ型半導体層１２は、実施例の半導体装置１と同様に省くことが可能である。本変形例１の半導体装置は、ｐ型ピラー層７２、７４、７６及びｎ型ピラー層７１、７３、７５の断面形状が異なる他は、実施例の半導体装置１と同様の構成を有する。
【００５７】
本変形例１の半導体装置は、不純物量の関係が実施例の半導体装置１と同様であるので、半導体装置１と同様の効果を有している。
【００５８】
次に、上記実施例の変形例２について、図８を参照しながら説明する。実施例の半導体装置１との違いは、ゲート電極がトレンチ構造を有する点である。なお、実施例と同一構成部分には同一の符号を付して、その説明は省略する。
【００５９】
図８に示すように、半導体装置２は、素子領域６において、半導体装置１のｎ型ピラー層１１、ｐ型ピラー層２１を、それぞれ、ｎ型ピラー層８１、ｐ型ピラー層８２で置き換えて、ｐ型ピラー層８２のｎ＋型ドレイン層１０側に、ｎ型ピラー層８１と同様のｎ型半導体層１２を有している。ｎ型ピラー層８１、ｐ型ピラー層８２の上には、ｐ型ベース層８３が配され、ｐ型ベース層８３に選択的にｎ＋型ソース層８４が配されている。ｎ＋型ソース層８４及びｐ型ベース層８３を貫通し、ｎ型ピラー層８１に達するゲート絶縁膜８６に被われたゲート電極８７が配されている。ｐ型ベース層８３及びｎ＋型ソース層８４は、ソース電極８９に接続されている。半導体装置２は、半導体装置１と同様の裏面（ドレイン電極）側の構造を有し、図示を省略するが、素子領域６の外側は、半導体装置１と同様のＳＪ構造を有する第１及び第２の素子周囲領域７、８を有している。
【００６０】
半導体装置２は、トレンチ構造のゲート電極を有する縦型ＭＯＳＦＥＴが有する効果を同様に有する上に、上記実施例の半導体装置１が有する効果、すなわち、不純物量が大きく変化しても、一定の耐圧を有する良品率の低下を抑制することが可能となる効果を有する。
【００６１】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００６２】
例えば、実施例では、第１の素子周囲領域（終端領域）にフィールドプレート電極が形成される終端構造の例を説明したが、フィールドプレート電極に加えて、第１の素子周囲領域のｎ型ピラー層及びｐ型ピラー層と層間絶縁膜との間に、ｐ型リサーフ（RESURF、Reduced Surface Field）層またはｐ型ガードリング層の少なくとも一方からなる終端構造が形成されてもよい。
【００６３】
また、実施例では、不純物量がｎ型ピラー層及びｐ型ピラー層の幅によって変化される例を説明したが、不純物量が、不純物濃度によって変化されてもよいし、配列方向のピッチによって変化されてもよいし、幅と配列方向のピッチと不純物濃度を組み合わせて変化されることは可能である。
【００６４】
また、実施例では、ｎ型ピラー層及びｐ型ピラー層は短冊状をなして並列配置されている例を説明したが、短冊状の他に、平面視において、格子状、ドット状等の様々なパターンで実施可能である。
【００６５】
また、実施例では、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
【００６６】
また、実施例では、第１及び第２の素子周囲領域がスーパージャンクション構造を有する縦型のＭＯＳＦＥＴに適用される例を説明したが、スーパージャンクション構造を有する他の半導体装置、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等に適用されることは可能である。
【００６７】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１導電型の第１半導体層と、前記第１半導体層上に配置され、第１導電型の第２半導体層及び第２導電型の第３半導体層が前記第１半導体層の表面に平行な方向に沿って交互に配列されたピラー構造のドリフト層とにより構成されるトランジスタが配列された素子領域と、前記素子領域を囲み、前記第１半導体層上に配置され、前記ドリフト層に対して並行且つ導電型が交互に配置された第１導電型の第４半導体層及び前記第４半導体層より多い不純物量を有する第２導電型の第５半導体層を有し、領域内且つ前記第４及び第５半導体層の前記第１半導体層と対向する側に絶縁膜を介して配置される電極層を有する第１の素子周囲領域と、前記第１の素子周囲領域を囲み、前記第１半導体層上に配置され、前記第４及び第５半導体層に対して並行且つ導電型が交互に配置された第１導電型の第６半導体層及び前記第６型半導体層より少ない不純物量を有する第２導電型の第７型半導体層を有する第２の素子周囲領域とを備えている半導体装置。
【００６８】
（付記２）  前記第６半導体層は、前記第４半導体層より高い不純物濃度及び同じ配列方向の幅を有し、前記第７半導体層は、前記第５型半導体層より低い不純物濃度及び同じ配列方向の幅を有する付記１に記載の半導体装置。
【００６９】
（付記３）  前記第４及び第５半導体層の不純物濃度及び前記第６及び第７半導体層の不純物濃度は、前記第２及び第３半導体層の不純物濃度より小さい付記１に記載の半導体装置。
【００７０】
（付記４）  前記第１の素子周囲領域は、前記第４及び第５半導体層と前記絶縁膜との間に、第１導電型のリサーフ層または第１導電型のガードリング層の少なくとも一方を有している付記１に記載の半導体装置。
【００７１】
（付記５）  前記第２の素子周囲領域は、前記第１の素子周囲領域に対する反対側に、前記第２半導体層より不純物濃度の高い第１導電型のチャネルストッパ領域が配されている付記１に記載の半導体装置。
【符号の説明】
【００７２】
１、１０１  半導体装置
６、６ａ、６ｂ  素子領域
７、７ａ、７ｂ  第１の素子周囲領域
８、８ａ、８ｂ  第２の素子周囲領域
１０  ｎ＋型ドレイン層
１１、１１ａ、１１ｂ、１３、１５、１５ａ、１５ｂ、１７、１７ａ、１７ｂ、７１、７３、７５、８１  ｎ型ピラー層
１２  ｎ型半導体層
２１、２１ａ、２１ｂ、２３、２５、２５ａ、２５ｂ、２７、２７ａ、２７ｂ、７２、７４、７６、８２  ｐ型ピラー層
３１、８３  ｐ型ベース層
３３、８４  ｎ＋型ソース層
３５  ｎ＋型チャネルストッパ層
４１、８９  ソース電極
４３、８７  ゲート電極
４４  フィールドプレート電極
４５  等電位リング
４７  ドレイン電極
５１、８６  ゲート絶縁膜
５３  層間絶縁膜
６１、６３  破壊領域
１０７  素子周囲領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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