(57)【要約】【課題】ゲート電極のチャージアップによるＭＯＳＦＥＴの閾値電圧Ｖｔシフトの防止を図ることである。【解決手段】キャパシタ下部電極３をゲート電極６ａと結線し、またキャパシタ上部電極６ｂをＰ型接地層１２と結線する事により、ゲート電極６ａとゲート絶縁膜４から成るゲートに並列にキャパシタを形成する。この場合、キャパシタ絶縁膜５をゲート絶縁膜４に比べ薄く形成する事によりゲート電極６ａ上にチャージアップした電荷を、キャパシタを経由してＰ型接地層１２に放電させる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の１の表面にキャパシタの下部電極を形成する工程と、
前記素子分離絶縁膜で素子分離された１の素子形成領域及び前記下部電極の表面に絶縁膜を形成する工程と、
前記絶縁膜の表面にゲート電極及びキャパシタの上部電極を形成する工程と、
前記素子分離絶縁膜で素子分離された他の素子形成領域に第１導電型の接地層を形成する工程と、を備え、
前記ゲート電極と前記下部電極及び前記上部電極と前記接地層がそれぞれ電気的に接続されていることを特徴とする半導体装置の製造方法。
【請求項２】
前記下部電極表面に形成した前記絶縁膜の膜厚が局所的に薄いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記上部電極と前記接地層との間に抵抗層を形成したことを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法。
【請求項４】
第１導電型の半導体基板の表面に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の１の表面に形成されたキャパシタの下部電極と、
前記素子分離絶縁膜で素子分離された１の素子形成領域及び前記下部電極の表面に形成された絶縁膜と、
前記絶縁膜の表面に形成されたゲート電極及びキャパシタの上部電極と、
前記素子分離絶縁膜で素子分離された他の素子形成領域に形成された第１導電型の接地層と、を備え、
前記ゲート電極と前記下部電極及び前記上部電極と前記接地層がそれぞれ電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハプロセス途中におけるチャージアップによる閾値電圧Ｖｔのシフト防止を図ることが可能な、半導体装置及びその製造方法を提供するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴの製造工程においては、ドライエッチングプロセス等プラズマ雰囲気で加工処理が為される場合が多い。このためＭＯＳＦＥＴのゲート電極がチャージアップして極端な場合はゲート絶縁膜が破壊されてしまうことがある。また、そこまで行かなくてもゲート絶縁膜がストレスを受けて界面準位が発生したり、ゲート絶縁膜中に電子がトラップされたりして、ＭＯＳＦＥＴの閾値電圧Ｖｔがシフトしてしまうという弊害を生ずる場合がある。このため、ゲート配線に並列にダイオードを接続し、過大な電圧がゲート絶縁膜に印加されるのを防止し、ゲート酸化膜が受けるストレスの緩和を図っている。
【０００３】
なお、このようなゲート絶縁膜保護用のダイオードを有するＭＯＳＦＥＴについては以下の特許文献１，２等に記載されている。
【特許文献１】特開２００５−２９４５８１
【特許文献２】特開平７−２０２１８１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のゲート酸化膜保護用ダイオードは、ゲート酸化膜が厚い時代はゲート絶縁膜が破壊する絶縁耐量である約１×１０７ｖ/ｍに比し低い電界強度で絶縁破壊し、その保護機能を充分に発揮していた。しかし、微細化の進展とともにゲート絶縁膜も薄膜化し、より低い電圧で絶縁膜中の電界が絶縁破壊耐量に達するため、保護ダイオードもより低い電界で絶縁破壊するように半導体基板の不純物濃度を設定することが必要となる。しかしソース・ドレイン間の耐圧を確保するためや閾値電圧Ｖｔ調整などの点から半導体基板の不純物濃度の調整も充分に行うことが出来ず、結果的に保護ダイオードの絶縁耐圧を低くすることが出来ない場合も生ずる。これに対して、半導体装置の製造プロセスを工夫することによりプラズマダメージを抑制する技術等が提供（特開２０００−３２３５８２）されている。
【０００５】
しかし、そのような工夫がなされていない場合には、結果的に保護ダイオードの絶縁耐圧がゲート酸化膜の絶縁破壊耐量より高くなる場合が生じ、保護ダイオードが作動する前にゲート酸化膜はストレスにさらされることになる。また、ゲート絶縁膜はその絶縁破壊耐量より小さな電界が印加された場合でも、エッチング時間中を含め比較的長い時間、ストレスを受けることになり、破壊に至らなくとも界面準位の発生や電子の絶縁膜中への注入により閾値電圧Ｖｔがシフトするという問題に直面する。
【０００６】
この結果、特に図６に示すカレントミラー回路のような差動回路を構成する一方のＭＯＳＦＥＴ、例えばＭ３の閾値電圧Ｖｔが他方のＭＯＳＦＥＴであるＭ４の閾値電圧Ｖｔから多少でもシフトした場合、Ｍ３とＭ４に同じ電流を流すことが出来ず、マッチングがとれないことから正常な動作が行われないことになる。そこで、このような問題の発生を防ぐため、本発明は、閾値電圧Ｖｔシフトを防止することが可能なＭＯＳＦＥＴを提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、第１導電型の半導体基板の表面に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の１の表面にキャパシタの下部電極を形成する工程と、前記素子分離絶縁膜で素子分離された１の素子形成領域及び前記下部電極の表面に絶縁膜を形成する工程と、前記絶縁膜の表面にゲート電極及びキャパシタの上部電極を形成する工程と、前記素子分離絶縁膜で素子分離された他の素子形成領域に第１導電型の接地層を形成する工程と、を備え、前記ゲート電極と前記下部電極及び前記上部電極と前記接地層がそれぞれ電気的に接続されていることを特徴とする。
【０００８】
また、本発明の半導体装置は、第１導電型の半導体基板の表面に形成された素子分離絶縁膜と、前記素子分離絶縁膜の１の表面に形成されたキャパシタの下部電極と、前記素子分離絶縁膜で素子分離された１の素子形成領域及び前記下部電極の表面に形成された絶縁膜と、前記絶縁膜の表面に形成されたゲート電極及びキャパシタの上部電極と、前記素子分離絶縁膜で素子分離された他の素子形成領域に形成された第１導電型の接地層と、を備え、前記ゲート電極と前記下部電極及び前記上部電極と前記接地層がそれぞれ電気的に接続されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ウエハプロセス途中において、ＭＯＳＦＥＴのゲート絶縁膜がチャージアップによるストレスを受けることが無いので、閾値電圧Ｖｔシフトを防止することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態について以下に図面に従って説明する。なお、本発明の実施形態については代表的な例としてＮチャネル型ＭＯＳＦＥＴであるＮＭＯＳＦＥＴを採用し説明を進める。はじめに、図１に示すように、Ｐ型半導体基板１の表面に所定の方法により素子分離絶縁膜２を形成する。次にＬＰＣＶＤ法によりポリシリコン膜を素子分離絶縁膜２上を含む全面に生成し、所定のフォトリソグラフィ工程等を経て１の素子分離絶縁膜２上にキャパシタ下部電極３を形成する。
【００１１】
キャパシタ下部電極３は図７に示すように、沢山の角張った端面を有する形状にするのが望ましい。また高温で生成することにより結晶粒界を明確にしたり、ポリシリコン膜の表面をエッチングやサンドブラストで荒らすことも考慮する。また、キャパシタ下部電極３の上面から下面にかけて逆テーパー形状にすることも望ましい。それらの効果については後述する。次に犠牲酸化処理等を行い、清浄なＰ型ウエル層１の表面にゲート絶縁膜４を、キャパシタ下部電極３の表面にキャパシタ絶縁膜５を形成する。キャパシタ絶縁膜５はゲート絶縁膜４とは別に、ゲート絶縁膜４より薄く形成しても良い。この場合、熱酸化に限定することなくＣＶＤ法により薄い絶縁膜を形成してもよい。
【００１２】
次に図２に示すように、ゲート絶縁膜４，キャパシタ絶縁膜５を含む半導体基板全面にポリシリコン等の導電膜６をＬＰＣＶＤ法等により堆積する。その後、抵抗層を形成する予定の部分をシリコン窒化膜パターン等からなるバリア層７で被覆してから所定の方法で導電膜６の表面からリン拡散を行い導電膜６の低抵抗化を図る。次に図３に示すように、所定のフォトリソグラフィ工程を経ることにより、ゲート電極６ａ及びキャパシタ上部電極６ｂを形成する。バリア層７の下にはリンが拡散されない抵抗層６ｃが形成される。この抵抗層６ｃは必ずしも形成する必要がなく、この工程は省略することも可能である。
【００１３】
次に図４に示すように、ゲート電極６ａをマスクに低濃度ドレイン層等となるＬＤＤ層８を形成し、更にＬＰＣＶＤ法により酸化膜を半導体基板の表面全体に堆積後、所定の異方性ドライエッチングによりゲート電極６ａの側面にサイドウォール９を形成する。その後砒素等の不純物をイオン注入することによりＮ型ソース層１０、Ｎ型ドレイン層１１を形成し、更にボロン等のイオン注入によりＰ型接地層１２を形成する。また、必要に応じて、抵抗層６ｃの抵抗値調整のため抵抗層６ｃに不純物をイオン注入する。
【００１４】
次に図５に示すように、半導体基板の表面全体をＬＰＣＶＤ法により層間絶縁膜１３で被覆した後、所定のフォトリソグラフィ工程等を経ることによりコンタクトホール１４を形成する。その後、スパッタ等によりコンタクトホール１４内を含め層間絶縁膜１３の表面全体にアルミ膜等を堆積し、所定の異方性ドライエッチングにより配線電極を形成する。図５においては、本発明の理解に必要なゲート電極６ａとキャパシタ下部電極３をつなぐ配線電極１５とキャパシタ上部電極６ｂとＰ型接地層１２とをつなぐ配線電極１６のみを表示し、Ｎ型ソース層１０、Ｎ型ドレイン層１１に関する配線層は記載を省略している。
【００１５】
配線電極形成のための、アルミ膜等のドライエッチングにおいてはエッチングが他の膜に比して困難なため塩素系ガスを使用したり、また高密度プラズマ雰囲気で高電圧印加状態で行われる。またエッチング最中には活性なアルミ膜表面に種々のイオンが付着しやすい。その結果ゲート電極６ａ上が係るプラズマ中の種々のイオンによりチャージアップすることになる。ゲート絶縁膜４の絶縁破壊強度はＥｍａｘ＝１×１０９ｖ/ｍ強であり、ゲート電極６ａのチャージアップによりゲート絶縁膜４内に生ずる電界強度ＥがＥｍａｘ以上になれば、ゲート絶縁膜４が絶縁破壊を起こすことになる。
【００１６】
ちなみに、ゲート絶縁膜４内に生ずる電界強度Ｅはチャージアップしたときのゲート電極６ａの単位面積あたりの電荷量をｑ、酸化膜の誘電率をεとしたとき、Ｅ＝ｑ/εとなる。従って、電界強度Ｅがゲート絶縁膜４の絶縁破壊時の電界強度Ｅｍａｘになるときの電荷量をｑｍａｘとすると、ｑｍａｘ＝εＥｍａｘとなる。チャージアップによる帯電量がｑｍａｘになった場合、ゲート絶縁膜４は絶縁破壊を起こすことになる。
【００１７】
しかしチャージアップ量がｑｍａｘに達する前の段階であっても、ゲート絶縁膜４内にはチャージアップにより電界が発生し、エッチング時間が長いほど、その電界強度は徐々に強くなっていく。この段階ではゲート絶縁膜４は絶縁破壊を起こすことは無い。しかし、ゲート絶縁膜４内に生じた徐々に強くなる電界によるストレスがゲート絶縁膜４とＰ型ウエル層１との界面に新たな界面準位を形成したり、また強い電界によりゲート絶縁膜４中に電子等が注入されたりしてゲート閾値電圧Ｖｔが変動する。
【００１８】
本発明においては、ゲート絶縁膜４上のゲート電極６ａの面積に比して大きな面積を有するキャパシタがゲート電極６ａと並列にアルミ層等の導電性膜で連結されている。従って、配線電極を形成するときに、ドライエッチング雰囲気に含まれる各種イオンによるチャージアップが有ったとしても、ゲート電極６ａ部分とキャパシタ部分でチャージアップしたチャージを分担することになり、ゲート電極６ａ部分のチャージアップ量が少なくなる。一般にキャパシタ部分の面積はゲート部分の面積に比して大きいためその効果は大きい。この結果、ゲート絶縁膜４内の電界強度が弱まり、ゲート絶縁膜の受けるストレスが小さくなりチャージアップによる閾値電圧Ｖｔのシフトを防止することが出来る。
【００１９】
しかし、チャージアップ量が更に増加し、キャパシタで分担しきれない場合が生ずる。本発明はこのような場合も想定して、キャパシタ絶縁膜５に局所的に膜厚の薄い部分を形成している。図８（ａ）乃至図８（ｃ）に示すように、キャパシタ下部電極３の形状を沢山の角張った形状としたり、キャパシタ下部電極３となるポリシリコン表面を荒らしたり、その上面から下面にかけて逆テーパーの形状にしたり等して、その表面に局所的にゲート絶縁膜に比べ、膜厚の薄い部分を形成することができる。
【００２０】
キャパシタがチャージアップしキャパシタ絶縁膜５内の電界強度が大きくなってきた場合、ドライエッチング時間の経過とともに増大するチャージアップ量をキャパシタ絶縁膜５の薄い部分を通してトンネリング現象により徐々にＰ＋型接地層に放電し減少させることが出来る。これにより、上記同様ゲート絶縁膜４内の電界強度を弱めて、閾値電圧Ｖｔシフト等を防止することが出来る。ただし、キャパシタ絶縁膜５の絶縁破壊を考慮する場合には、キャパシタ上部電極６ｂとＰ型接地層１２の間に図３に示すような抵抗層６ｃを設けてゲートリーク電流の防止を図る必要がある。
【００２１】
本発明の他の実施形態として、ゲート電極６ａとキャパシタ下部電極３を一体として、また、合わせてキャパシタ上部電極６ｂとＰ型接地層１２とのコンタクト用電極も一体として形成する方法がある。この場合、ゲート電極６ａとキャパシタ下部電極３は一体として形成されていることから、配線電極はゲート電極６ａと接続する部分のみ形成すれば良いので第１の実施形態での配線電極１５に比して小さな面積になる。従って、全体としてのチャージアップ量は減少し、キャパシタ部分と分担するゲート絶縁膜４上の電荷量が少なくなり、ゲート絶縁膜４の受けるストレスを低減することが出来る。
【００２２】
また、配線電極が形成される前のコンタクトホール１４形成時における、異方性ドライエッチング中のプラズマ雰囲気からゲート電極６ａの受けるチャージアップについても、キャパシタと分担することが出来るので、ゲート絶縁膜４の受けるストレスを併せて低減することが出来る。なお、本発明の実施形態においては横型ＮＭＯＳＦＥＴを例として説明をしたが、横型ＰＭＯＳＦＥＴ，横型ＣＭＯＳＦＥＴの場合ものみならず、トレンチ型ＭＯＳＦＥＴの場合にも発明思想が同じである限り、本発明を適用できることは言うまでもない。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置及びその製造方法を示す断面図である。
【図２】本発明の半導体装置及びその製造方法を示す断面図である。
【図３】本発明の半導体装置及びその製造方法を示す断面図である。
【図４】本発明の半導体装置及びその製造方法を示す断面図である。
【図５】本発明の半導体装置及びその製造方法を示す断面図である。
【図６】カレントミラー回路を含む基本的なオペアンプ回路である。
【図７】本発明のキャパシタ下部電極の形状の一例を示す平面図である。
【図８】本発明のキャパシタ下部電極とキャパシタ絶縁膜を示す断面図である。
【符号の説明】
【００２４】
１  Ｐ型ウエル層またはＰ型半導体基板    ２  素子分離絶縁膜
３  キャパシタ下部電極    ４  ゲート絶縁膜    ５  キャパシタ絶縁膜
６  導電膜    ６ａ  ゲート電極    ６ｂ  キャパシタ上部電極    ６ｃ  抵抗層
７  バリア層    ８  ＬＤＤ層    ９  サイドウォール    １０  Ｎ型ソース層
１１  Ｎ型ドレイン層    １２  Ｐ型接地層    １３  層間絶縁膜
１４  コンタクトホール    １５  配線電極    １６  配線電極    １７  薄い酸化膜部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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