(57)【要約】【課題】クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現することが可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供する。【解決手段】カラム処理回路１５０は、ランプ波形である第１の参照信号Ｖｓｌｏｐ１と入力信号ＶＳＬとを比較し、一致すると出力信号を反転する第１の比較器１５２−１と、第１の参照信号と極性の異なるランプ波形である第２の参照信号Ｖｓｌｏｐ２と入力信号ＶＳＬとを比較し、一致すると出力信号を反転する第２の比較器１５２−２と、第１の比較器１５２−１および第２の比較器１５２−２の比較時間をカウント可能なカウンタ１５３と、を有し、カウンタ１５３は、第１の比較器１５２−１の出力信号と第２の比較器１５２−２の出力信号のいずれかが先に反転するとカウント動作を停止する。【選択図】図４
2010251957.tif 000002
【特許請求の範囲】
【請求項１】
所定の極性を有するランプ波形である第１の参照信号と入力信号とを比較し、第１の参照信号と入力信号が一致すると出力信号を反転する第１の比較器と、
第１の参照信号と極性の異なるランプ波形である第２の参照信号と入力信号とを比較し、第２の参照信号と入力信号が一致すると出力信号を反転する第２の比較器と、
上記第１の比較器および第２の比較器の比較時間をカウント可能なカウンタと、を有し、
上記カウンタは、
上記第１の比較器の出力信号と上記第２の比較器の出力信号のいずれかが先に反転するとカウント動作を停止する
ＡＤ変換装置。
【請求項２】
上記第２の参照電圧は、
ランプ波である第１の参照電圧の基準電圧に対して、傾きが上下反対のランプ波として形成される
請求項１記載のＡＤ変換装置。
【請求項３】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応してそれぞれ、
当該列の画素の読み出し信号電位と、所定の極性を有するランプ波形である第１の参照信号と入力信号とを比較し、第１の参照信号と入力信号が一致すると出力信号を反転する第１の比較器と、
当該列の画素の読み出し信号電位と、第１の参照信号と極性の異なるランプ波形である第２の参照信号と入力信号とを比較し、第２の参照信号と入力信号が一致すると出力信号を反転する第２の比較器と、
上記第１の比較器および第２の比較器の比較時間をカウント可能なカウンタと、を有し、
上記カウンタは、
上記第１の比較器の出力信号と上記第２の比較器の出力信号のいずれかが先に反転するとカウント動作を停止する
固体撮像素子。
【請求項４】
ランプ波である第１の参照電圧の基準電圧に対して、傾きが上下反対の第２の参照電圧を第１の参照電圧と共に生成可能な参照電圧生成部を有する
請求項３記載の固体撮像素子。
【請求項５】
上記参照電圧生成部は、
画素のリセットレベルを読み出すＰ相処理時には、上記第１の参照電圧を生成し、
光電変換後のレベルを読み出すＤ相処理時には、上記第１の参照電圧および第２の参照電圧を生成する
請求項４記載の固体撮像素子。
【請求項６】
上記画素は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
駆動信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードに転送する転送素子と、
リセット信号により上記出力ノードをリセットするリセット素子と、を含む
請求項３から５のいずれか一に記載の固体撮像素子。
【請求項７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応してそれぞれ、
当該列の画素の読み出し信号電位と、所定の極性を有するランプ波形である第１の参照信号と入力信号とを比較し、第１の参照信号と入力信号が一致すると出力信号を反転する第１の比較器と、
当該列の画素の読み出し信号電位と、第１の参照信号と極性の異なるランプ波形である第２の参照信号と入力信号とを比較し、第２の参照信号と入力信号が一致すると出力信号を反転する第２の比較器と、
上記第１の比較器および第２の比較器の比較時間をカウント可能なカウンタと、を有し、
上記カウンタは、
上記第１の比較器の出力信号と上記第２の比較器の出力信号のいずれかが先に反転するとカウント動作を停止する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なＡＤ変換装置、固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００３】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００５】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００６】
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０００７】
この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像素子１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。
【０００８】
画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリックス状（行列状）に配置されて構成される。
【０００９】
カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１−１を有する。
さらに、各カラム処理回路５１は、比較器５１−１の比較時間をカウントするカウンタ５１−２、およびカウント結果を保持するラッチ（メモリ）５１−３を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各メモリ５１−３の出力は、たとえば２ｎビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応した２ｎ個のアンプ回路７が配置される。
【００１０】
図２は、図１の回路のタイミングチャートを示す図である。
【００１１】
各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、アナログ電位Ｖｓｌと参照電圧Ｖｓｌｏｐのレベルが交差し比較器５１−１の出力が反転するまで、カウンタ５１−２でカウントが行われ、垂直信号線の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はメモリ５１−３に記録され、水平（列）走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２７８１３５号公報
【非特許文献】
【００１３】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところが、上記構成を有する固体撮像素子では、ＡＤ変換処理に時間が費やされ、読出しに時間がかかるという不利益がある。
たとえば、１０ビットカウンタの場合、２１０（1024クロック）のクロック数が必要で、さらにＡＤの解像度を１ビット増加させると２１１（2048クロック）の倍のクロック数が必要になり、クロック数は指数関数的に増加する。
そのため、限られたフレーム時間において、画素数が増えるに従い、ＡＤ解像度の向上が困難である。
また、カウンタにおける消費電力の削減も課題になっている。
【００１５】
本発明は、クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現することが可能なＡＤ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
【００１６】
本発明の第１の観点のＡＤ変換装置は、所定の極性を有するランプ波形である第１の参照信号と入力信号とを比較し、第１の参照信号と入力信号が一致すると出力信号を反転する第１の比較器と、第１の参照信号と極性の異なるランプ波形である第２の参照信号と入力信号とを比較し、第２の参照信号と入力信号が一致すると出力信号を反転する第２の比較器と、上記第１の比較器および第２の比較器の比較時間をカウント可能なカウンタと、を有し、上記カウンタは、上記第１の比較器の出力信号と上記第２の比較器の出力信号のいずれかが先に反転するとカウント動作を停止する。
【００１７】
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応してそれぞれ、当該列の画素の読み出し信号電位と、所定の極性を有するランプ波形である第１の参照信号と入力信号とを比較し、第１の参照信号と入力信号が一致すると出力信号を反転する第１の比較器と、当該列の画素の読み出し信号電位と、第１の参照信号と極性の異なるランプ波形である第２の参照信号と入力信号とを比較し、第２の参照信号と入力信号が一致すると出力信号を反転する第２の比較器と、上記第１の比較器および第２の比較器の比較時間をカウント可能なカウンタと、を有し、上記カウンタは、上記第１の比較器の出力信号と上記第２の比較器の出力信号のいずれかが先に反転するとカウント動作を停止する。
【００１８】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応してそれぞれ、当該列の画素の読み出し信号電位と、所定の極性を有するランプ波形である第１の参照信号と入力信号とを比較し、第１の参照信号と入力信号が一致すると出力信号を反転する第１の比較器と、当該列の画素の読み出し信号電位と、第１の参照信号と極性の異なるランプ波形である第２の参照信号と入力信号とを比較し、第２の参照信号と入力信号が一致すると出力信号を反転する第２の比較器と、上記第１の比較器および第２の比較器の比較時間をカウント可能なカウンタと、を有し、上記カウンタは、上記第１の比較器の出力信号と上記第２の比較器の出力信号のいずれかが先に反転するとカウント動作を停止する。
【００１９】
本発明によれば、第１および第２の比較器で第１の参照電圧、第２の参照電圧と比較される。このとき、アナログ入力信号と第１の参照電圧、第２の参照電圧のレベルが交差し第１の比較器および第２の比較器のいずれかの出力が反転するまで、カウンタでカウントが行われる。そして、先に反転した比較器の出力を使用してアナログ入力信号がデジタル信号に変換される（ＡＤ変換される）。
【発明の効果】
【００２０】
本発明によれば、クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現することができる。
また、高出力時における反転時間の短縮につながるため、通常の構成に比べて高速にＡＤ変換を行うことができる。
すなわち、ＡＤ変換に対する実行時間が短縮されるため、消費電力の削減が実現できる。
【図面の簡単な説明】
【００２１】
【図１】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２】図１の回路のタイミングチャートを示す図である。
【図３】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図５】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図６】本実施形態に係るＤＡＣの参照電圧生成部の構成例を示す図である。
【図７】本実施形態に係るＤＡＣの参照電圧生成部の構成例を示す図である。
【図８】本発明の実施形態に係る固体撮像素子の動作を説明するためのタイミングチャートである。
【図９】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．ＤＡＣの構成例
４．カメラシステムの構成例
【００２３】
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００２４】
＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し回路としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００２５】
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
【００２６】
［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２７】
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００２８】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００２９】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００３０】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出カする。信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理回路１５０に出カされる。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００３１】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００３２】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００３３】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００３４】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路１５１に出力する。
【００３５】
＜２．カラムＡＤＣの構成例＞
カラム処理回路群１５０では、ＡＤＣブロックであるカラム処理回路１５１が複数列配列されている。
すなわち、カラム処理回路群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各カラム処理回路１５１は、画素から垂直信号線１１６を経由し得られる１つのアナログ信号（電位ＶＳＬ）と、極性が異なる２つの第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２とを比較する第１および第２の比較器１５２−１，１５２−２を有する。
第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２は、ＤＡＣ１６１により生成される極性が異なるある傾きを持った線形に変化するスロープ波形として生成される。
さらに、各カラム処理回路１５１は、第１または第２の比較器１５２−１，１５２−２の比較時間をカウントするカウンタ１５３、およびカウンタ１５３のカウント結果を保持するラッチ（メモリ）１５４を有する。
【００３６】
第１の比較器１５２−１は、アナログ電位ＶＳＬと第１の参照電圧Ｖｓｌｏｐ１のレベルが交差すると出力信号ＳＣＭＰ１を反転させる。
第２の比較器１５２−２は、アナログ電位ＶＳＬと第２の参照電圧Ｖｓｌｏｐ２のレベルが交差すると出力信号ＳＣＭＰ２を反転させる。
カウンタ１５３は、たとえばクロックＣＬＫに同期してカウント動作を行い、第１の比較器１５２−１の出力ＳＣＭＰ１または第２の比較器１５２−２の出力信号ＳＣＭＰ２のいずれかが先にレベルが反転するとカウント動作を停止する。
【００３７】
第１および第２の参照電圧Ｖｓｌｏｐ１，２の変化は電圧の変化を時間の変化に変換するものであり、カラム処理回路１５１は、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そしてアナログ信号ＶＳＬと参照電圧Ｖｓｌｏｐ１またはＶｓｌｐｏ２が交わったとき、いずれかの比較器の出力が先に反転し、カウンタ１５３の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５３に入力し、ＡＤ変換を完了させる。
各ラッチ１５４の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００３８】
このように、本実施形態のカラムＡＤＣにおいては、画素から出力された１つのアナログ信号ＶＳＬに対して２種類の参照電圧Ｖｓｏｐ１，２を使用し、２つの比較器１５２−１，２のうちいずれか先に反転した時点でカウント動作を終了しＡＤ変換を実行する。
このようにすることで、本実施形態のカラムＡＤＣにおいては、高出力時における反転時間の短縮につながるため、通常の構成に比べて高速にＡＤ変換を行うことができる。
ＡＤ変換に対する実行時間が短縮されるため、消費電力の削減が実現できる。
また、クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現できる。
【００３９】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４０】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【００４１】
なお、ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
【００４２】
これを除去する手法として、相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）が採用される。
これは一度信号電荷をサンプリングする直前の状態（リセットレベル）読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
【００４３】
＜３．ＤＡＣの構成例＞
次に、２種類の極性が異なる第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２を生成するＤＡＣ１６１の構成例について説明する。
【００４４】
図６および図７は、本実施形態に係るＤＡＣの参照電圧生成部の構成例を示す図である。
【００４５】
図６および図７の参照電圧生成部２００は、複数（ｎ個）の単位ブロック２１０−１〜２１０−ｎ、第１ノードＮＤ２０１、第２ノードＮＤ２０２、第１スロープ出力端子ＴＯ１、および第２スロープ出力端子ＴＯ２を有する。
さらに、参照電圧生成部２００は、第１スロープ抵抗素子Ｒ２０１、第２スロープ抵抗素子Ｒ２０２、およびスイッチＳＷ２０１〜ＳＷ２０４を有する。
【００４６】
参照電圧生成部２００は、極性が異なる第１の参照電圧Ｖｓｌｐｏ１および第２の参照電圧Ｖｓｌｏｐ２を生成することが可能な回路である。
第１の参照電圧Ｖｓｌｐｏ１および第２の参照電圧Ｖｓｌｏｐ２は、ある傾きを持った線形に変化するスロープ波形である。
ここで、極性が異なるとは、ランプ波である第１の参照電圧Ｖｓｌｐｏ１および第２の参照電圧Ｖｓｌｏｐ２のスロープの傾きが＋，−と反転（逆）となって（上下反対となって）、略対称性を有していることをいう。
換言すれば、参照電圧生成部２００において、ランプ波である第１の参照電圧Ｖｓｌｐｏ１の基準電圧に対して、傾きが上下反対の第２の参照電圧Ｖｓｌｐｏ２が第１の参照電圧Ｖｓｌｏｐ１と共に生成される。
この参照電圧生成部２００は、Ｐ相時には、第１の参照電圧Ｖｓｌｏｐ１のみを生成し、Ｄ相時に第１の参照電圧Ｖｓｌｐｏ１および第２の参照電圧Ｖｓｌｏｐ２を生成する。
【００４７】
参照電圧生成部２００は、第１ノードＮＤ２０１および第２ノードＮＤ２０２に対して単位ブロックが必要ビット数だけ並列に配置されている。
各単位ブロック２１０−１〜２１０−ｎは、同様の構成を有する。
単位ブロック２１０は、電源ＶＤＤに接続された電流源２１１、およびスロープ選択スイッチ２１２を有する。
スロープ選択スイッチ２１２は、第１スロープスイッチ２１３および第２スロープスイッチ２１４により構成されている。
第１スロープスイッチ２１３の端子ａが電流源２１１に接続され、端子ｂが第１ノードＮＤ２０１に接続されている。
第２スロープスイッチ２１４の端子ａが電流源２１１に接続され、端子ｂが第２ノードＮＤ２０２に接続されている。
【００４８】
スイッチＳＷ２０１は、端子ａが第１スロープ抵抗素子Ｒ２０１の一端に接続され、端子ｂが第１ノードＮＤ２０１に接続されている。第１スロープ抵抗素子Ｒ２０１の他端は接地されている。
スイッチＳＷ２０２は、端子ａが第２スロープ抵抗素子Ｒ２０２の一端に接続され、端子ｂが第２ノードＮＤ２０２に接続されている。第２スロープ抵抗素子Ｒ２０２の他端は接地されている。
スイッチＳＷ２０３は、端子ａが接地され、端子ｂが第１ノードＮＤ２０１に接続されている。
スイッチＳＷ２０４は、端子ａが接地され、端子ｂが第１ノードＮＤ２０２に接続されている。
そして、第１ノードＮＤ２０１が第１スロープ出力端子ＴＯ１に接続され、第２ノードＮＤ２０２が第２スロープ出力端子ＴＯ２に接続されている。
【００４９】
参照電圧生成部２００において、第１の参照電圧Ｖｓｌｏｐ１を出力する場合、まず、図６に示すように、単位ブロック２１０−１〜２１０−ｎの第１スロープスイッチ２１３をオンさせておく。
そして、単位ブロック２１０−１〜２１０−ｎをカウンタクロックに同期して、たとえば単位ブロック２１０−１側から順に、第１スロープスイッチ２１３をオフに切り替えていくことで、第１スロープ抵抗素子２０１に流れる電流を徐々に減らしていく。
これにより、たとえば電源電位レベルから接地電位側に略線形に減少するスロープ波形（ランプ波形）の第１の参照電圧Ｖｓｌｏｐ１が形成される。
【００５０】
参照電圧生成部２００において、第２の参照電圧Ｖｓｌｏｐ２を出力する場合、まず、図６に示すように、単位ブロック２１０−１〜２１０−ｎの第２スロープスイッチ２１４をオフさせておく。
そして、単位ブロック２１０−１〜２１０−ｎをカウンタクロックに同期して、たとえば単位ブロック２１０−１側から順に、第２スロープスイッチ２１４をオンに切り替えていくことで、第２スロープ抵抗素子２０２に流れる電流を徐々に増やしていく。
これにより、たとえ接地電位レベルから電源電位レベル側に略線形に上昇するスロープ波形（ランプ波形）の第２の参照電圧Ｖｓｌｏｐ２が形成される。
【００５１】
また、Ｐ相時に、第１の参照電圧Ｖｓｌｐｏ１のみを生成する場合には、図７に示すように、スイッチＳＷ２０１，ＳＷ２０４がオンに、ＳＷ２０２、ＳＷ２０３がオフにされる。
【００５２】
また、第１の参照電圧Ｖｓｌｐｏ１および第２の参照電圧Ｖｓｌｏｐ２をリセットする場合には、スイッチＳＷ２０１，ＳＷ２０２がオフに、ＳＷ２０３、ＳＷ２０４がオンにされる。
【００５３】
このように、反転のＤＡＣスロープを準備する必要があるが、ＤＡＣの回路構造的には容易に実現できる。
【００５４】
次に、上記構成による動作を、図８のタイミングチャートに関連付けて説明する。
【００５５】
ＤＡＣ１６１の参照電圧生成部２００において、Ｐ相時には、第１の参照電圧Ｖｓｌｐｏ１のみが生成される。
各カラム処理回路（ＡＤＣ）１５１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された第１の比較器１５２−１で第１の参照電圧Ｖｓｌｏｐ１（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、アナログ電位ＶＳＬと第１の参照電圧Ｖｓｌｏｐ１のレベルが交差し比較器１５２−１の出力が反転するまで、カウンタ１５３でカウントが行われ、垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は，１度の読出しで２回行われる。
１回目は単位画素１１０Ａのリセットレベル（Ｐ相）が垂直信号線１１６（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
【００５６】
Ｄ相時には、参照電圧生成部２００において、ランプ波である第１の参照電圧Ｖｓｌｐｏ１の基準電圧に対して、傾きが上下反対の第２の参照電圧Ｖｓｌｐｏ２が第１の参照電圧Ｖｓｌｏｐ１と共に生成される。
各カラム処理回路（ＡＤＣ）１５１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された第１および第２の比較器１５２−１，１５２−２で第１の参照電圧Ｖｓｌｏｐ１，第２の参照電圧Ｖｓｌｏｐ２と比較される。
このとき、アナログ電位ＶＳＬと第１の参照電圧Ｖｓｌｏｐ１、第２の参照電圧Ｖｓｌｏｐ２のレベルが交差し第１の比較器１５２−１および第２の比較器１５２−１のいずれかの出力が反転するまで、カウンタ１５３でカウントが行われる。
Ｄ相においては、先に反転した比較器の出力を使用して垂直信号線１１６の電位（アナログ信号）ＶＳＬがデジタル信号に変換される（ＡＤ変換される）。
【００５７】
たとえば、垂直信号線１１６のアナログ信号電位ＶＳＬが低出力の場合（Ｐ相からの変動が小さい場合）、第１の参照電圧Ｖｓｌｏｐ１が入力される第１の比較器１５２−１の出力信号を使用して、ＡＤ変換が実行される。
また、高出力の場合（Ｐ相からの変動が大きい場合）、第２の参照電圧Ｖｓｌｏｐ２が入力される第２の比較器１５２−２の出力信号を使用して、ＡＤ変換が実行される。
以上の動作により、第２の参照電圧Ｖｓｏｐ２を使用した場合は、フルカウントからの差分としてカウント数を換算することで、通常の回路構成と比較し、大幅な反転時間の短縮が実現できる。
このＰ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関２重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はラッチ（メモリ）１５４に記録され、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【００５８】
以上説明したように、本実施形態の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（カラム処理回路群、ＡＤＣ群）１５０と、を有する。
また、固体撮像素子１００は、極性が異なる第１の参照電圧Ｖｓｌｐｏ１および第２の参照電圧Ｖｓｌｏｐ２を生成することが可能な回路である参照電圧生成部２００を有する。
カラム処理回路群１５０は、画素から垂直信号線１１６を経由し得られる１つのアナログ信号（電位ＶＳＬ）と、極性が異なる２つの第１および第２の参照電圧Ｖｓｌｏｐ１，Ｖｓｌｏｐ２とを比較する第１および第２の比較器１５２−１，１５２−２を有する。
さらに、各カラム処理回路１５１は、第１または第２の比較器１５２−１，１５２−２の比較時間をカウントするカウンタ１５３、およびカウンタ１５３のカウント結果を保持するラッチ（メモリ）１５４を有する。
したがって、本実施形態によれば、以下の効果を得ることができる。
【００５９】
本実施形態によれば、高出力時における反転時間の短縮につながるため、通常の構成に比べて高速にＡＤ変換を行うことができる。
すなわち、ＡＤ変換に対する実行時間が短縮されるため、消費電力の削減が実現できる。
また、クロック周波数を上げるもしくは読み出し時間を増加させることなく、高ビット精度のＡＤ変換を実現できる。
なお、反転のＤＡＣスロープを準備する必要があるが、ＤＡＣの回路構造的には容易に実現できる。
【００６０】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００６１】
＜４．カメラシステムの構成例＞
図９は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００６２】
本カメラシステム３００は、図９に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００６３】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００６４】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００６５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００６６】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・カラム処理回路、１５２−１・・・第１の比較器、１５２−２・・・第２の比較器、１５３・・・カウンタ、１５４・・・ラッチ（メモリ）、１６１・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・参照電圧生成部、２１０−１〜２１０−ｎ・・・単位ブロック、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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