(57)【要約】      （修正有）【課題】レジスタに提供されるポンピング電圧を制御し低電圧で安定したプログラマブルレジスタを駆動するようにする不揮発性強誘電体メモリ制御装置を提供する。【解決手段】複数のサブデータ入／出力ピンで分けられた複数のデータ入／出力ピンにおいて、前記複数のサブデータ入／出力ピンの活性化の可否を設けるための入／出力設定制御部５０、入／出力設定制御部の制御に伴い選択的に活性化されるレジスタアレイ６０、レジスタアレイから印加されるデータを解析し、入／出力ピンの設定のための制御信号を出力するデータ入／出力制御部７０を備え、前記レジスタアレイはポンピング電圧制御信号と、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従いそれぞれの単位レジスタの出力信号をブースティングして出力する。【選択図】図１６
2010061787.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数のサブデータ入／出力ピンで分けられた複数のデータ入／出力ピンにおいて、前記複数のサブデータ入／出力ピンの活性化の可否を設けるための入／出力設定制御部、
不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備え、前記入／出力設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、
前記レジスタアレイから印加されるデータを解析し、入／出力ピンの設定のための制御信号を出力するデータ入／出力制御部、及び
前記データ入／出力制御部から印加される制御信号に応じ、前記複数のサブデータ入／出力ピンの個数を選択的に活性化させる入／出力バッファ
を備えてなる不揮発性強誘電体メモリの制御装置。
【請求項２】
前記レジスタアレイは、
電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かに従いその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、
セルプレート制御信号の印加の際、前記電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及び
ライトイネーブル制御信号の印加の際、前記電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、
前記ポンピング電圧制御信号、前記セルプレートポンピング電圧制御信号及び前記ライトイネーブルポンピング電圧制御信号の電圧レベルに従い、前記不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力する
ことを特徴とする請求項１に記載の不揮発性強誘電体メモリの制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性強誘電体メモリ制御装置に関し、特に、低電圧領域で電源電圧の昇圧時に安定的にプログラマブルレジスタを駆動するようにする技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、すなわち、ＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ（Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため、次世代記憶素子として注目されている。
【０００３】
このようなＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。
【０００４】
図１は、一般的な強誘電体の特性であるヒステリシスループ（Hysteresis loop）を示す図である。
【０００５】
ヒステリシスループは、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在により消滅せず、一定量（ｄ、ａ状態）を保持していることが分かる。不揮発性強誘電体メモリセルは、前記ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００６】
図２は、従来の不揮発性強誘電体メモリの単位セル素子の構成を示す図である。
【０００７】
不揮発性強誘電体メモリの単位セルは、一方向にビットラインＢＬが形成され、ビットラインＢＬと交差する方向にワードラインＷＬが形成される。そして、不揮発性強誘電体メモリの単位セルはワードラインＷＬに一定の間隔を置いてワードラインＷＬと同一の方向にプレートラインＰＬが形成される。
【０００８】
そして、トランジスタＴ１はゲート端子がワードラインＷＬに連結され、ソース端子はビットラインＢＬに連結され、ドレイン端子は強誘電体キャパシタＦＣ０の一端と連結される。さらに、強誘電体キャパシタＦＣ０の他の一端はプレートラインＰＬに連結される。
【０００９】
このような構成を有する従来の不揮発性強誘電体メモリのデータ入／出力動作を、図３ａ及び図３ｂを参照して説明すると次の通りである。
【００１０】
図３ａは、従来の不揮発性強誘電体メモリのライトモード（write mode）時の動作タイミング図である。
【００１１】
先ず、ライトモード時にアクティブ区間に進入すると、外部から印加されるチップイネーブル信号ＣＥＢがハイからローに活性化される。これと同時に、ライトイネーブル信号ＷＥＢがハイからローに遷移するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインＷＬに印加されるパルスがローからハイに遷移してセルが選択される。
【００１２】
このように、ワードラインＷＬがハイ状態を保持している区間で、該当プレートラインＰＬには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値１又は０を書き込むため、該当ビットラインＢＬにライトイネーブル信号に同期されるハイ又はロー信号を印加する。このとき、センスアンプイネーブル信号ＳＥＮはハイ状態を保持する。
【００１３】
すなわち、ビットラインＢＬにハイ信号が印加されてプレートラインＰＬに印加される信号がローであれば、強誘電体キャパシタＦＣ０には入力データの値がロジック「１」で書き込まれる。そして、ビットラインＢＬにロー信号が印加されてプレートラインＰＬに印加される信号がハイであれば、強誘電体キャパシタＦＣ０には入力データの値がロジック「０」で書き込まれる。
【００１４】
図３ｂは、従来の不揮発性強誘電体メモリのリードモード（read mode）時の動作タイミング図である。
【００１５】
先ず、リードモード時にアクティブ区間に進入すると外部でチップイネーブル信号ＣＥＢをハイからローに活性化させ、該当ワードラインＷＬが選択される前に全てのビットラインＢＬはイコライズ（equalize）信号に応じてロー電圧に等電位化される。
【００１６】
そして、各ビットラインＢＬを活性化させた後アドレスをディコーティングすると、ディコーディングされたアドレスにより該当ワードラインＷＬはハイに遷移されて該当セルを選択する。選択されたセルのプレートラインＰＬにハイ信号を印加し、強誘電体メモリに貯蔵されたロジック値１に相応するデータＱｓを破壊させる。
【００１７】
若し、強誘電体メモリにロジック値０が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。このように、破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになる。
【００１８】
すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更される場合であり、データが破壊されない場合はａからｆに変更される場合である。したがって、一定時間が経過した後センスアンプイネーブル信号ＳＥＮによりセンスアンプがイネーブルされる。センスアンプは、データが破壊された場合はデータを増幅して出力データの値にロジック「１」を出力する。一方、センスアンプはデータが破壊されない場合はデータを増幅して出力データの値にロジック「０」を出力する。
【００１９】
このように、センスアンプはデータを増幅した後は元のデータに復元しなければならない。したがって、該当ワードラインＷＬにハイ信号を印加した状態でプレートラインＰＬをハイからローに非活性化させる。
【００２０】
このような従来の不揮発性強誘電体メモリは、ライト動作時にヒステリシスループの特性変更を補償してリード動作時にメモリセルの信頼性を向上させることができるようにする技術が、米国特許No．5,815,430号に開示されている。
【００２１】
ところが、このような従来の不揮発性強誘電体メモリでリダンダンシー（Redundancy）を行う場合はメタル／ポリシリコン（Poly-Si）配線等を利用することになる。したがって、このような従来のリダンダンシー方法はレーザーカッティング等の手段を利用するため、カッティング処理のエラー時に誤った配線を元の状態に復旧することができなくなるという問題点がある。さらに、ＦｅＲＡＭチップのセルデータを制御するための基準電圧レベルを正確に調節するのが不可能であり、チップの信頼性が低下するという問題点がある。
【００２２】
前述の問題点を克服するため、プログラマブル単位レジスタを利用しソフトウェア的にメモリセルのリダンダンシー及び基準電圧レベルを調整するようにする方法が既に開示されている。しかし、従来のプログラマブル単位レジスタはポンピング電圧ＶＰＰでなく外部電源電圧ＶＣＣをそのまま用いてレジスタを制御する。
【００２３】
したがって、高電圧領域の１.０Ｖ以上では正常に動作することになるが、低電圧領域の１.０Ｖ以下では動作マージンを確保するため電源電圧ブースティング（Boosting）方法が求められる。ところが、このような従来のプログラマブル単位レジスタを常にポンピング電圧ＶＰＰで動作させる場合、ポンピング電圧ＶＰＰの発生過程で多量の電力消耗が発生することになるという問題点がある。したがって、本発明は最小限の電力消耗でＶＰＰを利用することができる回路の構成及び動作説明に関する。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】米国特許第５８１５４３０号
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明は、前述のような問題点を解決するためなされたもので、低電圧領域で電源電圧の昇圧時に安定的にプログラマブルレジスタを駆動させることにより電力消耗を最小化させ、チップの信頼性を向上させるようにすることに目的がある。
【課題を解決するための手段】
【００２６】
本発明に係る不揮発性強誘電体メモリ制御装置の構成によると、ポンピング電圧制御部は電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かに従いその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力する。セルプレート電圧制御部はセルプレート制御信号の印加の際、電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を選択的に出力する。ライトイネーブル電圧制御部はライトイネーブル制御信号の印加の際、電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を選択的に出力する。レジスタアレイはそれぞれがポンピング電圧制御信号、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧レベルをブースティングして出力する複数の単位レジスタを含む。
【００２７】
前述のポンピング電圧制御部は、低電圧領域では前記電源電圧をポンピングしてポンピング電圧制御信号をポンピング電圧レベルで出力し、高電圧領域ではポンピング電圧制御信号を電源電圧レベルで出力する。
【００２８】
さらに、ポンピング電圧制御部は電源電圧制御信号及び電源制御信号を論理演算する第１の論理素子、第１の論理素子の出力を反転・遅延する第１の遅延部、第１の遅延部の出力状態に従いポンピング電圧制御信号の電圧レベルを選択的にポンピングする第１のＭＯＳキャパシタ、第１のＭＯＳキャパシタの出力端と接地電圧端との間に連結され、第１の論理素子の出力に従い第１の駆動信号を選択的に出力する第１の駆動部、及び第１のＭＯＳキャパシタの出力端と電源電圧印加端との間に連結され、第１の駆動信号の状態に従い第１のＭＯＳキャパシタの出力端を選択的にプリチャージさせる第１の駆動素子を備えることを特徴とする。
【００２９】
さらに、セルプレート電圧制御部はセルプレート制御信号を一定時間のあいだ遅延し第１の遅延信号を出力する第２の遅延部、電源電圧制御信号の印加の際、第１の遅延信号に応じて電源電圧ポンピングしポンピング電圧レベルの第１のポンピング信号を出力する第１のポンピング部、及び第１のポンピング信号及びセルプレート制御信号をレベルシフティングし、セルプレートポンピング電圧制御信号を出力する第１のレベル制御部を備えることを特徴とする。
【００３０】
前述のセルプレート電圧制御部は、低電圧領域でセルプレート制御信号がハイレベルで入力される場合、第２の遅延部の遅延時間のあいだセルプレートポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはセルプレートポンピング電圧制御信号をポンピング電圧レベルで出力する。
【００３１】
さらに、第１のポンピング部は電源電圧制御信号及び第１の遅延信号を論理演算する第２の論理素子、第２の論理素子の出力を反転・遅延する第３の遅延部、第３の遅延部の出力状態に従い第１のポンピング信号の電圧レベルを選択的にポンピングする第２のＭＯＳキャパシタ、第２のＭＯＳキャパシタの出力端と接地電圧端との間に連結され、第２の論理素子の出力に従い第２の駆動信号を選択的に出力する第２の駆動部、及び第２のＭＯＳキャパシタの出力端と電源電圧印加端との間に連結され、第２の駆動信号の状態に従い第２のＭＯＳキャパシタの出力端を選択的にプリチャージさせる第２の駆動素子を備えることを特徴とする。
【００３２】
さらに、第１のレベル制御部はセルプレート制御信号を反転する第１のインバータ、第１のインバータの出力信号を反転する第２のインバータ、第１のインバータ及び第２のインバータの出力状態に従い第１のポンピング信号の電圧レベルをレベルシフティングする第１のレベルシフター、及び第１のレベルシフターの出力信号に応じ第１のポンピング信号を駆動し、セルプレートポンピング電圧制御信号の電圧レベルを制御する第３の駆動部を備えることを特徴とする。
【００３３】
さらに、ライトイネーブル電圧制御部はライトイネーブル制御信号を一定時間のあいだ遅延し第２の遅延信号を出力する第４の遅延部、電源電圧制御信号の印加の際、第２の遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルの第２のポンピング信号を出力する第２のポンピング部、及び第２のポンピング信号及びライトイネーブル制御信号をレベルシフティングし、ライトイネーブルポンピング電圧制御信号を出力する第２のレベル制御部を備えることを特徴とする。
【００３４】
さらに、ライトイネーブル電圧制御部は低電圧領域でライトイネーブル制御信号がハイレベルで入力される場合、第４の遅延部の遅延時間のあいだライトイネーブルポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはライトイネーブルポンピング電圧制御信号をポンピング電圧レベルで出力することを特徴とする。
【００３５】
さらに、第２のポンピング部は電源電圧制御信号及び第２の遅延信号を論理演算する第３の論理素子、第３の論理素子の出力を反転・遅延する第５の遅延部、第５の遅延部の出力状態に従い第２のポンピング信号の電圧レベルを選択的にポンピングする第３のＭＯＳキャパシタ、第３のＭＯＳキャパシタの出力端と接地電圧端との間に連結され、第３の論理素子の出力に従い第３の駆動信号を選択的に出力する第４の駆動部、及び第３のＭＯＳキャパシタの出力端と電源電圧印加端との間に連結され、第３の駆動信号の状態に従い第３のＭＯＳキャパシタの出力端を選択的にプリチャージさせる第３の駆動素子を備えることを特徴とする。
【００３６】
さらに、第２のレベル制御部はライトイネーブル制御信号を反転する第３のインバータ、第３のインバータの出力信号を反転する第４のインバータ、第３のインバータ及び第４のインバータの出力信号に応じ第２のポンピング信号の電圧レベルをレベルシフティングする第２のレベルシフター、及び第２のレベルシフターの出力信号に応じ第２のポンピング信号を駆動し、ライトイネーブルポンピング電圧制御信号の電圧レベルを制御する第５の駆動部を備えることを特徴とする。
【００３７】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のＮウェル領域と独立的に分離された１つのＮウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第１のポンピング電圧駆動部、イコライジング信号により単位レジスタの両端ノードをイコライジングさせるイコライジング部、ライトイネーブルポンピング電圧制御信号に応じ単位レジスタの両端ノードにビットラインの電圧を出力する第１のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第１の強誘電体キャパシタ部、単位レジスタの両端ノードをプルダウン駆動させる第１の電圧駆動部、プルダウンイネーブル信号に応じ第１の電圧駆動部に接地電圧を印加させる第１のプルダウン駆動素子、及び単位レジスタの両端ノードと接地電圧印加端との間にそれぞれ連結され、両端ノードのキャパシタロードを調整する複数の第２の強誘電体キャパシタ等を備えることを特徴とする。
【００３８】
さらに、第１のポンピング電圧駆動部はプルアップイネーブル信号に応じてポンピング電圧制御信号を選択的に印加させるためのプルアップ駆動素子、及びプルアップ駆動素子とソース端子が共通に連結され、それぞれのゲートがドレイン端子とクロスカップルド連結されたラッチ構造のＰＭＯＳトランジスタ対を備え、プルアップ駆動素子及びＰＭＯＳトランジスタ対は独立した１つのＮウェル領域に連結されることを特徴とする。
【００３９】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のＮウェル領域と独立的に分離された１つのＮウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第２のポンピング電圧駆動部、ライトイネーブルポンピング電圧制御信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第２のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第２の強誘電体キャパシタ部、単位レジスタの両端ノードをプルダウン駆動させる第２の電圧駆動部、及びプルダウンイネーブル信号に応じて第２の電圧駆動部に接地電圧を印加させる第２のプルダウン駆動素子を備えることを特徴とする。
【００４０】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のＮウェル領域と独立的に分離された１つのＮウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第３のポンピング電圧駆動部、ライトイネーブルポンピング電圧制御信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第３のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第３の強誘電体キャパシタ部、及び単位レジスタの両端ノードをプルダウン駆動させる第３の電圧駆動部を備えることを特徴とする。
【００４１】
さらに、複数の単位レジスタのそれぞれは他の周辺回路のＮウェル領域と独立的に分離された１つのＮウェル領域に形成され、ポンピング電圧制御信号及びプルアップイネーブル信号が印加されて単位レジスタの両端ノードを増幅及びプルアップさせる第４のポンピング電圧駆動部、ライトイネーブルポンピング電圧制御信号のイネーブル時にライトイネーブル信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第４のライトイネーブルポンピング駆動部、単位レジスタの両端ノード及びセルプレートの間に連結されてセルプレートポンピング電圧制御信号が印加される第４の強誘電体キャパシタ部、及び単位レジスタの両端ノードをプルダウン駆動させる第４の電圧駆動部を備えることを特徴とする。
【００４２】
さらに、第４のライトイネーブルポンピング駆動部はゲートを介して印加されるライトイネーブルポンピング電圧制御信号に応じライトイネーブル信号をそれぞれ出力する第６のＮＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタ、及び第６のＮＭＯＳトランジスタ及び第７のＮＭＯＳトランジスタを介して印加されるライトイネーブル信号に応じて単位レジスタの両端ノードにビットラインの電圧を出力する第８のＮＭＯＳトランジスタ及び第９のＮＭＯＳトランジスタを備えることを特徴とする。
【００４３】
さらに、複数の単位レジスタのそれぞれはパワーアップモード時にセルプレートポンピング電圧制御信号がポンピング電圧レベルであり、ポンピング電圧制御信号が電源電圧レベルの場合第１のデータを不揮発性強誘電体キャパシタに再び貯蔵し、セルプレートポンピング電圧制御信号が接地電圧レベルであり、ポンピング電圧制御信号がポンピング電圧レベルの場合第２のデータを不揮発性強誘電体キャパシタに再び貯蔵することを特徴とする。
【００４４】
さらに、複数の単位レジスタのそれぞれはライトプログラムモード時にセルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号がポンピング電圧レベルであり、ポンピング電圧制御信号が電源電圧レベルの場合第３のデータを不揮発性強誘電体キャパシタに書き込み、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号が接地電圧レベルであり、ポンピング電圧制御信号がポンピング電圧レベルの場合第４のデータを不揮発性強誘電体キャパシタに書き込むことを特徴とする。
【００４５】
さらに、本発明は低電圧領域で電源電圧制御信号と互いに異なるタイミングで入力されるポンピング電圧制御信号に応じ不揮発性強誘電体キャパシタを含む単位レジスタの両端ノードを増幅及びプルアップさせるポンピング電圧駆動部を備え、ポンピング電圧駆動部は他の周辺回路のＮウェル領域と独立的に分離された１つのＮウェル領域に形成され、ポンピング電圧制御信号が印加されることを特徴とする。
【００４６】
前述のポンピング電圧駆動部は、プルアップイネーブル信号に応じポンピング電圧制御信号を選択的に出力するプルアップ駆動素子、プルアップ駆動素子とソース端子が共通に連結され、それぞれのゲートがドレイン端子とクロスカップルド連結されたＰＭＯＳトランジスタ対を備え、プルアップ駆動素子及びＰＭＯＳトランジスタ対は独立した１つのＮウェル領域に連結されることを特徴とする。
【００４７】
さらに、本発明は電源制御信号に応じて電源電圧をポンピングし、不揮発性強誘電体キャパシタを含む単位レジスタの出力信号をブースティングするためのポンピング電圧制御信号を出力するポンピング電圧制御部を備え、ポンピング電圧制御部はポンピング電圧発生の可否を決定する電源電圧制御信号の状態に従い、低電圧領域では電源電圧をポンピングしてポンピング電圧制御信号をポンピング電圧レベルで出力し、高電圧領域ではポンピング電圧制御信号を電源電圧レベルで出力することを特徴とする。
【００４８】
前述のポンピング電圧制御部は、電源電圧制御信号及び電源制御信号を論理演算する論理素子、論理素子の出力を反転・遅延する遅延部、遅延部の出力端に連結されたＭＯＳキャパシタ、ＭＯＳキャパシタの出力端と接地電圧端との間に連結され共通ゲートが論理素子の出力と連結された駆動部、及びＭＯＳキャパシタと電源電圧印加端との間に連結され、ゲートに駆動部の出力信号が印加される駆動素子を備えることを特徴とする。
【００４９】
さらに、本発明はセルプレート制御信号の印加の際、電源電圧制御信号の状態に従い単位レジスタに備えられた不揮発性強誘電体キャパシタのセルプレートにポンピング電圧制御信号を出力するセルプレート電圧制御部を備え、セルプレート電圧制御部は電源電圧制御信号がハイレベルの低電圧領域でセルプレート制御信号がハイレベルで入力される場合、一定の遅延時間のあいだセルプレートポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはセルプレートポンピング電圧制御信号をポンピング電圧レベルで出力することを特徴とする。
【００５０】
前述のセルプレート電圧制御部は、セルプレート制御信号を一定時間のあいだ遅延して遅延信号を出力する遅延部、電源電圧制御信号の印加の際遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルのポンピング信号を出力するポンピング部、及びポンピング信号及びセルプレート制御信号をレベルシフティングし、セルプレートポンピング電圧制御信号の電圧レベルを制御するレベル制御部を備えることを特徴とする。
【００５１】
さらに、本発明はライトイネーブル制御信号の印加の際、電源電圧制御信号の状態に従い不揮発性強誘電体キャパシタを含む単位レジスタの両端ノードにライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部を備え、ライトイネーブル電圧制御部は電源電圧制御信号がハイレベルの低電圧領域でライトイネーブル制御信号がハイレベルで入力される場合、一定の遅延時間のあいだライトイネーブルポンピング電圧制御信号を電源電圧レベルで出力し、遅延時間以後にはライトイネーブルポンピング電圧制御信号をポンピング電圧レベルで出力することを特徴とする。
【００５２】
前述のライトイネーブル電圧制御部は、ライトイネーブル制御信号を一定時間のあいだ遅延して遅延信号を出力する遅延部、電源電圧制御信号の印加の際遅延信号に応じて電源電圧をポンピングしポンピング電圧レベルのポンピング信号を出力するポンピング部、及びポンピング信号及びライトイネーブル制御信号をレベルシフティングし、ライトイネーブルポンピング電圧制御信号の電圧レベルを制御するレベル制御部を備えることを特徴とする。
【００５３】
さらに、本発明はそれぞれ複数のサブデータ入／出力ピンで分けられた複数のデータ入／出力ピンにおいて、複数のサブデータ入／出力ピンの活性化の可否を設けるための入／出力設定制御部、不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備えて入／出力設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、レジスタアレイから印加されるデータを解析して入／出力ピンの設定のための制御信号を出力するデータ入／出力制御部、及びデータ入／出力制御部から印加される制御信号に応じて複数のサブデータ入／出力ピンの個数を選択的に活性化させる入／出力バッファを備えることを特徴とする。
【００５４】
さらに、レジスタアレイは電源制御信号の印加の際、電源電圧が低電圧領域か高電圧領域かによりその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、セルプレート制御信号の印加の際電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及びライトイネーブル制御信号の印加の際電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、ポンピング電圧制御信号、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力することを特徴とする。
【００５５】
さらに、本発明は複数のセクター領域で構成されているメモリアレイ領域に書き込まれるデータを保存するためのセクター保護領域を設けるセクター保護設定制御部、不揮発性強誘電体キャパシタを含む複数の単位レジスタ等を備え、セクター保護設定制御部の制御に伴い選択的に活性化されるレジスタアレイ、及びレジスタアレイから印加されるセクター保護情報を解析し、メモリアレイ領域の該当セクターを制御するメモリセクター制御部を備えることを特徴とする。
【００５６】
前述のレジスタアレイは、電源制御信号の印加の際電源電圧が低電圧領域か高電圧領域かによりその出力レベルを異にする電源電圧制御信号を受信し、ポンピング電圧制御信号を出力するポンピング電圧制御部、セルプレート制御信号の印加の際電源電圧制御信号の状態に従いセルプレートポンピング電圧制御信号を出力するセルプレート電圧制御部、及びライトイネーブル制御信号の印加の際電源電圧制御信号の状態に従いライトイネーブルポンピング電圧制御信号を出力するライトイネーブル電圧制御部をさらに備え、ポンピング電圧制御信号、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従い、不揮発性強誘電体キャパシタに貯蔵されたデータの電圧をブースティングして出力することを特徴とする。
【発明の効果】
【００５７】
前述のように、本発明は低電圧領域において最小限の電力消耗でポンピング動作を行い、安定したリダンダンシー及び基準電圧レベルを提供することにより、チップの信頼性を向上させることができるようにするという効果がある。
【図面の簡単な説明】
【００５８】
【図１】一般的な強誘電体のヒステリシス特性図である。
【図２】従来の不揮発性強誘電体メモリのセル素子の構成を示す図である。
【図３ａ】従来の不揮発性強誘電体メモリのライトモードの動作タイミング図である。
【図３ｂ】従来の不揮発性強誘電体メモリのリードモードの動作タイミング図である。
【図４】本発明に係る不揮発性強誘電体メモリ制御装置の構成を示す図である。
【図５】図４に示した単位レジスタに関する詳細な回路図である。
【図６】図４に示した単位レジスタに関する他の実施の形態である。
【図７】図４に示した単位レジスタに関する他の実施の形態である。
【図８】図４に示した単位レジスタに関する他の実施の形態である。
【図９】図４に示した単位レジスタに関する他の実施の形態である。
【図１０】図４に示したポンピング電圧制御部に関する詳細な回路図である。
【図１１】図４に示したセルプレート電圧制御部及びライトイネーブル電圧制御部に関し詳細な構成を示す図である。
【図１２】図４に示したセルプレート電圧制御部及びライトイネーブル電圧制御部に関する詳細な回路図である。
【図１３】図１２に示したセルプレート電圧制御部及びライトイネーブル電圧制御部に関する動作タイミング図である。
【図１４】本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【図１５】本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【図１６】本発明に係る他の実施の形態等の構成を示す図である。
【図１７】本発明に係る他の実施の形態等の構成を示す図である。
【発明を実施するための形態】
【００５９】
図４は、本発明に係る不揮発性強誘電体メモリ制御装置の構成を示す図である。
【００６０】
本発明はポンピング電圧制御部１０、セルプレート電圧制御部２０、ライトイネーブル電圧制御部３０及びレジスタアレイ４０を備える。
【００６１】
ここで、ポンピング電圧制御部１０は電源電圧制御信号ＶＣＣ＿ＣＯＮ及び電源制御信号ＰＷＲ＿ＶＰＰ＿ＣＯＮに応じてポンピング電圧制御信号ＰＷＲ＿ＶＰＰを出力する。
【００６２】
セルプレート電圧制御部２０は、電源電圧制御信号ＶＣＣ＿ＣＯＮ及びセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮに応じてセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰを出力する。
【００６３】
ライトイネーブル電圧制御部３０は、電源電圧制御信号ＶＣＣ＿ＣＯＮ及びライトイネーブル制御信号ＥＮＷ＿ＶＰＰ＿ＣＯＮに応じてライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰを出力する。
【００６４】
レジスタアレイ４０は、複数の単位レジスタＵＲを備える。
【００６５】
それぞれの単位レジスタＵＲはプルアップイネーブル信号ＥＮＰ、イコライジング信号ＥＱＮ、プルダウンイネーブル信号ＥＮＮ、ポンピング電圧制御信号ＰＷＲ＿ＶＰＰ、セルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰ及びライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰの状態に従い電源電圧ＶＣＣを選択的にブースティングさせて出力信号ＯＵＴ、／ＯＵＴを出力する。
【００６６】
図５は、図４に示したレジスタアレイ４０で単位レジスタＵＲの詳細な回路図である。
【００６７】
単位レジスタＵＲはポンピング電圧駆動部４１、イコライジング部４２、ライトイネーブルポンピング駆動部４３、強誘電体キャパシタ部４４、電圧駆動部４５及びプルダウン駆動素子Ｎ７を備える。
【００６８】
その詳細な構成を説明すると、ポンピング電圧駆動部４１は他の回路ブロックと独立的に分離されたＮウェル領域で構成される。そして、ポンピング電圧駆動部４１はＰＭＯＳトランジスタＰ１〜Ｐ３を備える。
【００６９】
ここで、ＰＭＯＳトランジスタＰ１は単位レジスタＵＲに供給される電源の活性化の可否を決定する。ＰＭＯＳトランジスタＰ１は、ポンピング電圧制御信号ＰＷＲ＿ＶＰＰ印加端とＰＭＯＳトランジスタＰ２、Ｐ３の共通ソース端子との間に連結され、ゲート端子を介してプルアップイネーブル信号ＥＮＰを受信する。
【００７０】
ラッチ構造のＰＭＯＳトランジスタＰ２、Ｐ３は、単位レジスタＵＲの内部ノードＣＮ１、ＣＮ２の増幅を制御する。ＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ３のドレイン端子と連結され、ＰＭＯＳトランジスタＰ３のゲートはＰＭＯＳトランジスタＰ２のドレイン端子と連結される。
【００７１】
ここで、ＰＭＯＳトランジスタＰ１〜Ｐ３は他の回路のブロックと独立的に分離された１つのＮウェル領域に形成され、このＮウェル領域にポンピング電圧制御信号ＰＷＲ＿ＶＰＰが印加される。
【００７２】
イコライジング部４２は、パワーオン初期時にノードＣＮ１、ＣＮ２をプルダウン駆動するためのＮＭＯＳトランジスタＮ１、Ｎ２を備える。
【００７３】
ＮＭＯＳトランジスタＮ１、Ｎ２はソース端子を介して接地電圧が印加され、ドレイン端子はノードＣＮ１、ＣＮ２とそれぞれ連結される。そして、ＮＭＯＳトランジスタＮ１、Ｎ２は共通ゲート端子を介してイコライジング信号ＥＱＮを受信し、単位レジスタＵＲの両端ノードＣＮ１、ＣＮ２をイコライジングさせる。
【００７４】
ライトイネーブルポンピング駆動部４３はＮＭＯＳトランジスタＮ３、Ｎ４を備える。ＮＭＯＳトランジスタＮ３、Ｎ４は、共通ゲート端子を介して受信されるライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰの状態に従い、両端ノードＣＮ１、ＣＮ２とビットラインＢＩＴ、／ＢＩＴの選択的な連結を制御する。
【００７５】
強誘電体キャパシタ部４４は、強誘電体キャパシタＦＣ１〜ＦＣ４を備える。強誘電体キャパシタＦＣ１、ＦＣ２はその一端がノードＣＮ１、ＣＮ２にそれぞれ連結され、他の一端を介してセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰを受信する。さらに、強誘電体キャパシタＦＣ３、ＦＣ４はその一端がノードＣＮ１、ＣＮ２にそれぞれ連結され、他の一端を介して接地電圧ＶＳＳが印加される。強誘電体キャパシタＦＣ３、ＦＣ４は、単位レジスタＵＲの両端ノードＣＮ１、ＣＮ２のキャパシタロードを調整する。
【００７６】
電圧駆動部４５は、ラッチ構造のＮＭＯＳトランジスタＮ５、Ｎ６を備える。ＮＭＯＳトランジスタＮ５のゲート端子はＮＭＯＳトランジスタＮ６のドレイン端子と連結され、ＮＭＯＳトランジスタＮ６のゲート端子はＮＭＯＳトランジスタＮ５のドレイン端子と連結されてノードＣＮ１、ＣＮ２をプルダウン増幅する。
【００７７】
プルダウン駆動素子のＮＭＯＳトランジスタＮ７は、ＮＭＯＳトランジスタＮ５、Ｎ６の共通ソース端子と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介してプルダウンイネーブル信号ＥＮＮを受信する。ここで、プルダウンイネーブル信号ＥＮＮは単位レジスタＵＲのプルダウン増幅活性化の可否を制御する信号である。
【００７８】
図６は、本発明に係る単位レジスタＵＲの他の実施の形態である。
【００７９】
図６に示した単位レジスタＵＲは、図５の構成に比べ初期のパワーオン時の出力信号ＯＵＴ、／ＯＵＴのプルダウンを制御するためのイコライジング部４２が省かれた構造である。初期電源のパワーオン時に電源電圧が供給されない場合、レジスタ内部の出力信号ＯＵＴと出力信号／ＯＵＴの電圧レベルが同様になればプルダウン動作を省略することが可能である。これ以外の残りの構成は図５と同様であるので、その詳細な説明を省略する。
【００８０】
図７は、本発明に係る単位レジスタＵＲのさらに他の実施の形態である。
【００８１】
図７に示した単位レジスタＵＲは、図６の構成に比べ単位レジスタＵＲのプルダウン増幅活性化の可否を制御するためのＮＭＯＳトランジスタＮ７が省かれた構造である。出力信号ＯＵＴ、／ＯＵＴのセンシング電圧レベルに従い順方向フィードバック型で出力ノードＣＮ１、ＣＮ２が増幅される場合、ＮＭＯＳトランジスタＮ７無くともプルダウン増幅活性化動作が可能になる。これ以外の残りの構成は図６と同様であるので、その詳細な説明を省略する。
【００８２】
図８は、本発明に係る単位レジスタＵＲのさらに他の実施例である。
【００８３】
図８に示した単位レジスタＵＲは、図７の構成に比べ強誘電体キャパシタ部４６の構成が相違する。図８の実施の形態に係る強誘電体キャパシタ部４６は、レジスタ両端ノードＣＮ１、ＣＮ２のキャパシタロードを調整するための強誘電体キャパシタ素子ＦＣ３、ＦＣ４が省かれた構造である。
【００８４】
すなわち、レジスタ両端ノードＣＮ１、ＣＮ２自体に連結されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャパシタンス（Capacitance）値をセンシングキャパシタに利用する。したがって、データを貯蔵するための強誘電体キャパシタＦＣ１、ＦＣ２のキャパシタサイズが非常に小さいとき活用性がさらに良好になる。このような場合、強誘電体キャパシタ素子ＦＣ３、ＦＣ４を省くのが可能である。これ以外の残りの構成は図７と同様であるので、その詳細な説明を省略する。
【００８５】
図９は、本発明に係る単位レジスタＵＲのさらに他の実施の形態である。
【００８６】
図９に示した単位レジスタＵＲは、図８の構成に比べライトイネーブルポンピング駆動部４７の構成が相違する。このような図９に示した単位レジスタＵＲは、ビットラインＢＩＴ、／ＢＩＴを介して入力される低電圧レベルのライトデータを電圧の損失なく正確に伝達することができるようにする。
【００８７】
ライトイネーブルポンピング駆動部４７は、図８の構成に比べＮＭＯＳトランジスタＮ８、Ｎ９をさらに備える。ＮＭＯＳトランジスタＮ８は、ＮＭＯＳトランジスタＮ３のゲート端子とライトイネーブル信号ＥＮＷ印加端との間に連結され、ゲート端子を介してライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰを受信する。ＮＭＯＳトランジスタＮ９は、ＮＭＯＳトランジスタＮ４のゲート端子とライトイネーブル信号ＥＮＷ印加端との間に連結され、ゲート端子を介してライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰを受信する。
【００８８】
ここで、ＮＭＯＳトランジスタＮ３、Ｎ４はライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰの活性化の際、ライトイネーブル信号ＥＮＷの状態に従いスイッチングされてビットラインＢＩＴ、／ＢＩＴとノードＣＮ１、ＣＮ２を選択的に連結する。これ以外の残りの構成は図８と同様であるので、その詳細な説明を省略する。
【００８９】
一方、図１０は図４に示したポンピング電圧制御部１０に関する詳細な回路図である。
【００９０】
ポンピング電圧制御部１０はＮＡＮＤゲートＮＤ１、遅延部１１、ＭＯＳキャパシタＣ１、駆動部１２及びプルアップ駆動素子のＰＭＯＳトランジスタＰ４を備える。
【００９１】
ここで、ＮＡＮＤゲートＮＤ１は電源電圧制御信号ＶＣＣ＿ＣＯＮと電源制御信号ＰＷＲ＿ＶＰＰ＿ＣＯＮをＮＡＮＤ演算する。遅延部１１は、インバータチェーンで連結されてＮＡＮＤゲートＮＤ１の出力を反転・遅延するインバータＩＶ１〜ＩＶ３を備える。
【００９２】
ＭＯＳキャパシタＣ１は、ＰＭＯＳトランジスタＰ４の活性化に伴い電源電圧ＶＣＣレベルにプリチャージされたポンピング電圧制御信号ＰＷＲ＿ＶＰＰの電圧レベルをポンピングする。ＰＭＯＳトランジスタＰ４は、電源電圧ＶＣＣ印加端とＭＯＳキャパシタＣ１の出力端との間に連結され、ゲート端子を介して駆動部１２の出力信号を受信する。
【００９３】
ここで、駆動部１２はＰＭＯＳトランジスタＰ４のドレイン端子と接地電圧ＶＳＳ印加端との間に直列連結され、共通ゲート端子を介してＮＡＮＤゲートＮＤ１の出力信号を受信するＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ８を備える。
【００９４】
このような構成を有するポンピング電圧制御部１０の動作過程を説明すると、次の通りである。
【００９５】
先ず、低電圧領域で電源電圧ＶＣＣをポンピングするため電源電圧制御信号ＶＣＣ＿ＣＯＮと電源制御信号ＰＷＲ＿ＶＰＰ＿ＣＯＮが全てハイレベルで入力される場合、ＮＡＮＤゲートＮＤ１はローレベルを出力する。
【００９６】
ＮＡＮＤゲートＮＤ１の出力により駆動部１２のＰＭＯＳトランジスタＰ５がターンオンされ、ＰＭＯＳトランジスタＰ４がターンオフされる。したがって、ＭＯＳキャパシタＣ１の出力により電源電圧ＶＣＣがポンピングされ、ポンピング電圧制御信号ＰＷＲ＿ＶＰＰがポンピング電圧ＶＰＰレベルで出力される。
【００９７】
一方、高電圧領域で電源電圧限界検出信号の電源電圧制御信号ＶＣＣ＿ＣＯＮがローレベルで入力される場合、ＮＡＮＤゲートＮＤ１はハイレベルを出力する。
【００９８】
ＮＡＮＤゲートＮＤ１の出力により駆動部１２のＮＭＯＳトランジスタＮ８がターンオンし、ＰＭＯＳトランジスタＰ４がターンオフされる。したがって、ＭＯＳキャパシタＣ１の出力がローとなり、ポンピング電圧制御信号ＰＷＲ＿ＶＰＰが電源電圧ＶＣＣレベルで出力される。
【００９９】
図１１は、図４に示したセルプレート電圧制御部２０及びライトイネーブル電圧制御部３０に関し詳細な構成を示す図である。ここで、セルプレート電圧制御部２０及びライトイネーブル電圧制御部３０の構成及び動作は相互同様であるので、本発明ではセルプレート電圧制御部２０の構成をその実施の形態で説明する。
【０１００】
セルプレート電圧制御部２０は遅延部２１、ポンピング部２２及びレベル制御部２５を備える。
【０１０１】
遅延部２１は、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮを一定時間のあいだ遅延し遅延信号ＤＬＹを出力する。ポンピング部２２は、電源電圧制御信号ＶＣＣ＿ＣＯＮ及び遅延信号ＤＬＹに応じ電源電圧ポンピングしてポンピング信号ＶＰＰ＿ＳＩＧを出力する。レベル制御部２５は、ポンピング信号ＶＰＰ＿ＳＩＧ及びセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮをレベルシフティングし、セルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰを出力する。
【０１０２】
図１２は、図１１に示したセルプレート電圧制御部２０に関する詳細な回路図である。
【０１０３】
遅延部２１は、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮを非反転・遅延し遅延信号ＤＬＹを出力するインバータチェーンＩＶ４〜ＩＶ７を備える。
【０１０４】
ポンピング部２２はＮＡＮＤゲートＮＤ２、遅延部２３、ＭＯＳキャパシタＣ２、駆動部２４及びプルアップ駆動素子のＰＭＯＳトランジスタＰ６を備える。ここで、ＮＡＮＤゲートＮＤ２は電源電圧制御信号ＶＣＣ＿ＣＯＮ及び遅延信号ＤＬＹをＮＡＮＤ演算する。ここで、遅延部２３はインバータチェーンで連結されＮＡＮＤゲートＮＤ２の出力を反転・遅延するインバータＩＶ８〜ＩＶ１０を備える。
【０１０５】
ＭＯＳキャパシタＣ２は、ＰＭＯＳトランジスタＰ６の活性化に伴い電源電圧ＶＣＣレベルにプリチャージされたポンピング信号ＶＰＰ＿ＳＩＧの電圧レベルをポンピングする。ＰＭＯＳトランジスタＰ６は、電源電圧ＶＣＣ印加端とＭＯＳキャパシタＣ１の出力端との間に連結され、ゲート端子を介して駆動部２４の出力信号を受信する。
【０１０６】
ここで、駆動部２４はＰＭＯＳトランジスタＰ６のドレイン端子と接地電圧ＶＳＳ印加端との間に直列連結され、共通ゲート端子を介してＮＡＮＤゲートＮＤ２の出力信号を受信するＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ９を備える。
【０１０７】
さらに、レベル制御部２５はインバータＩＶ１１、ＩＶ１２、レベルシフター２６及び駆動部２７を備える。インバータＩＶ１１は、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮを反転する。インバータＩＶ１２は、インバータＩＶ１１の出力信号を反転する。
【０１０８】
レベルシフター２６は、ラッチ構造のＰＭＯＳトランジスタＰ８、Ｐ９及びＮＭＯＳトランジスタＮ１０、Ｎ１１を備え、インバータＩＶ１１、ＩＶ１２の出力状態に従いポンピング信号ＶＰＰ＿ＳＩＧをレベルシフティングする。
【０１０９】
ＰＭＯＳトランジスタＰ８、Ｐ９は、共通ソース端子を介してポンピング信号ＶＰＰ＿ＳＩＧが印加され、ゲート端子が相互のドレイン端子とクロスカップルド連結される。ＮＭＯＳトランジスタＮ１０は、ＰＭＯＳトランジスタＰ８のドレイン端子と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介してインバータＩＶ１１の出力信号を受信する。ＮＭＯＳトランジスタＮ１１は、ＰＭＯＳトランジスタＰ９のドレイン端子と接地電圧ＶＳＳ印加端との間に連結され、ゲート端子を介してインバータＩＶ１２の出力信号を受信する。
【０１１０】
さらに、駆動部２７はレベルシフター２６の出力信号に応じてポンピング信号ＶＰＰ＿ＳＩＧを駆動し、セルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰを出力する。駆動部２７は、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１２を備える。
【０１１１】
ここで、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１２はポンピング信号ＶＰＰ＿ＳＩＧ印加端と接地電圧ＶＳＳ印加端との間に直列連結され、共通ゲート端子を介してレベルシフター２６の出力を受信する。ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ１２は、共通ドレイン端子を介してセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰを出力する。
【０１１２】
このような構成を有するセルプレート電圧制御部２０（ライトイネーブル電圧制御部３０）の動作過程を、図１３に示した波形図を参照しながら説明する。
【０１１３】
先ず、低電圧領域で電源電圧ＶＣＣをポンピングするため電源電圧制御信号ＶＣＣ＿ＣＯＮ及びセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮがハイレベルで入力される。このような場合、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮは遅延部２１により遅延時間Ｄのあいだ遅延し遅延信号ＤＬＹを出力する。
【０１１４】
したがって、遅延時間Ｄの間には電源電圧制御信号ＶＣＣ＿ＣＯＮはハイレベルとなり、遅延信号ＤＬＹはローレベルを維持することになりＮＡＮＤゲートＮＤ２の出力がハイレベルとなる。
【０１１５】
その後、ＮＡＮＤゲートＮＤ２の出力により駆動部２４のＮＭＯＳトランジスタＮ９がターンオンされる。そして、ＰＭＯＳトランジスタＰ６のターンオンに伴いＭＯＳキャパシタＣ２の出力端が電源電圧ＶＣＣにプリチャージされる。これに従い、ＭＯＳキャパシタＣ２の出力によりポンピング信号ＶＰＰ＿ＳＩＧが電源電圧ＶＣＣレベルを維持することになる。
【０１１６】
そして、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮがハイレベルの場合、レベルシフター２６はＮＭＯＳトランジスタＮ１１のターンオンによりローレベルを出力する。したがって、駆動部２７のＰＭＯＳトランジスタＰ１０がターンオンされ、セルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰが電源電圧ＶＣＣレベルで出力される。
【０１１７】
次に、遅延部２１の遅延時間Ｄが経過した以後はセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮの遅延信号ＤＬＹがハイにイネーブルされ、ＮＡＮＤゲートＮＤ２の出力がローレベルとなる。
【０１１８】
そして、駆動部２４のＰＭＯＳトランジスタＰ７がターンオンされ、ＰＭＯＳトランジスタＰ６がターンオフされる。これに伴い、ＭＯＳキャパシタＣ２の出力により電源電圧ＶＣＣがポンピングされ、ポンピング信号ＶＰＰ＿ＳＩＧがポンピング電圧ＶＰＰレベルで出力される。
【０１１９】
次に、レベルシフター２６の出力がローレベルの状態で駆動部２７のＰＭＯＳトランジスタＰ１０がターンオンされる。したがって、ハイレベルのポンピング信号ＶＰＰ＿ＳＩＧによりセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰがポンピング電圧ＶＰＰレベルで出力される。
【０１２０】
一方、高電圧領域で電源電圧限界検出信号の電源電圧制御信号ＶＣＣ＿ＣＯＮがローレベルで入力される場合、ＮＡＮＤゲートＮＤ２はハイレベルを出力する。
【０１２１】
ＮＡＮＤゲートＮＤ２の出力により駆動部２４のＮＭＯＳトランジスタＮ９がターンオンし、ＰＭＯＳトランジスタＰ６がターンオンされる。したがって、ＭＯＳキャパシタＣ２の出力がローとなり、ポンピング信号ＶＰＰ＿ＳＩＧが電源電圧ＶＣＣレベルで出力される。
【０１２２】
次に、レベルシフター２６の出力がローレベルとなり駆動部２７のＰＭＯＳトランジスタＰ１０がターンオンし、ポンピング信号ＶＰＰ＿ＳＩＧの電圧レベルによりセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰが電源電圧ＶＣＣレベルで出力される。
【０１２３】
以上でのように、遅延部２１はセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮを遅延時間Ｄほど遅延してポンピング部２２を活性化させることにより、安定したポンピング電圧制御信号ＣＰＬ＿ＶＰＰを出力する。
【０１２４】
すなわち、図１３に示されているようにポンピング電圧制御信号ＣＰＬ＿ＶＰＰが０Ｖのレベルから電源電圧レベルＶＣＣにレベルシフティングされる場合、レベルシフター２６のスイッチング過程で多少の漏洩電流が発生することになる。
【０１２５】
しかし、レベル制御部２５は遅延部２１の遅延時間Ｄ以後に安定した状態を維持する電源電圧ＶＣＣの電圧レベルをポンピング電圧ＶＰＰにレベルシフティングする。したがって、ポンピング電圧ＶＰＰのポンピング過程で電流の損失が発生しないので、安定したポンピング電圧制御信号ＣＰＬ＿ＶＰＰを出力することができるようになる。
【０１２６】
一方、図１４は本発明に係る不揮発性強誘電体メモリ制御装置のパワーアップモード時の動作タイミング図である。
【０１２７】
先ず、パワーアップモード時にＴ０区間では電源電圧ＶＣＣ及びリセット信号の電圧レベルが徐々に上昇する。そして、Ｔ１区間が開始すると安定した電源電圧ＶＣＣレベルを維持することになる。
【０１２８】
Ｔ１区間では、リセット信号ＲＥＳＥＴ及びイコライジング信号ＥＱＮがローレベルに遷移する。そして、単位レジスタＵＲのプルアップ駆動素子であるＰＭＯＳトランジスタＰ１を制御するプルアップイネーブル信号ＥＮＰがハイでイネーブルされる。
【０１２９】
さらに、セルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰはＴ１区間の進入時からポンピング電圧制御信号ＰＷＲ＿ＶＰＰがポンピング電圧ＶＰＰレベルになる前のＴ２区間の間にポンピング電圧ＶＰＰ電圧レベルを維持する。
【０１３０】
次に、Ｔ２区間ではセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰがポンピング電圧ＶＰＰレベルを維持し、ポンピング電圧制御信号ＰＷＲ＿ＶＰｐは電源電圧ＶＣＣレベルを維持することになる。
【０１３１】
そして、プルダウンイネーブル信号ＥＮＮがハイにイネーブルされ、プルアップイネーブル信号ＥＮＰがローにイネーブルされると、単位レジスタＵＲの両端ノードＣＮ１、ＣＮ２はＣＭＯＳレベルに増幅される。したがって、出力信号ＯＵＴ、／ＯＵＴのうちデータ「０」を有するノードはポンピング電圧ＶＰＰレベルでデータ「０」を再び貯蔵（Restore）する。このとき、出力信号ＯＵＴ、／ＯＵＴは電源電圧ＶＣＣレベルとなる。
【０１３２】
その後、Ｔ３区間ではセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰが接地電圧ＶＳＳレベルに遷移し、ポンピング電圧制御信号ＰＷＲ＿ＶＰＰはポンピング電圧ＶＰＰレベルに遷移する。
【０１３３】
したがって、単位レジスタＵＲの両端ノードＣＮ１、ＣＮ２のうちデータ「１」を有するノードは、ポンピング電圧ＶＰＰレベルに昇圧してデータ「１」を再び貯蔵する。このとき、出力信号ＯＵＴ、／ＯＵＴはポンピング電圧ＶＰＰレベルとなる。
【０１３４】
次に、Ｔ４区間ではポンピング電圧制御信号ＰＷＲ＿ＶＰＰが電源電圧ＶＣＣレベルに遷移し全ての動作が安定した状態を維持する。これに伴い、出力信号ＯＵＴ、／ＯＵＴは電源電圧ＶＣＣレベルを維持する。このとき、ライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰはパワーアップ区間の間には動作しないため非活性化状態を維持する。
【０１３５】
一方、図１５は本発明に係る不揮発性強誘電体メモリ制御装置において単位レジスタＵＲに新しいデータをライトする場合の動作タイミング図である。
【０１３６】
先ず、Ｔ１区間ではライトイネーブル信号ＥＮＷがハイに活性化される。そして、Ｔ２区間の間にはライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰ及びセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰが接地電圧ＶＳＳレベルからポンピング電圧ＶＰＰレベルに遷移する。
【０１３７】
したがって、ビットラインＢＩＴ、／ＢＩＴのデータが単位レジスタＵＲの両端ノードＣＮ１、ＣＮ２に出力され、以前のデータ（Ａ）でない新しい書込みデータ（Ｂ）が出力信号ＯＵＴ、／ＯＵＴで出力される。
【０１３８】
ここで、新しい書込みデータ（Ｂ）のうちポンピング電圧ＶＰＰレベルを有するセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰによりデータ「０」がライトされる。このとき、新しい書込みデータ（Ｂ）は電源電圧ＶＣＣレベルを維持する。
【０１３９】
次に、Ｔ３区間ではポンピング電圧制御信号ＰＷＲ＿ＶＰＰが電源電圧ＶＣＣレベルからポンピング電圧ＶＰＰレベルに遷移する。そして、ライトイネーブルポンピング電圧制御信号ＥＮＷ＿ＶＰＰ及びセルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰがポンピング電圧ＶＰＰレベルから接地電圧ＶＳＳレベルに遷移する。
【０１４０】
したがって、出力信号ＯＵＴ、／ＯＵＴのデータ「１」がポンピング電圧ＶＰＰレベルに昇圧し、セルプレートポンピング電圧制御信号ＣＰＬ＿ＶＰＰに応じてデータ「１」がライトされる。
【０１４１】
その後、Ｔ４区間では全ての動作は安定した状態を維持することになり、ポンピング電圧制御信号ＰＷＲ＿ＶＰＰがポンピング電圧ＶＰＰレベルから電源電圧ＶＣＣレベルに遷移することになる。したがって、出力信号ＯＵＴ、／ＯＵＴが電源電圧ＶＣＣレベルを維持することになる。
【０１４２】
一方、図１６は本発明に係る単位レジスタＵＲが適用される不揮発性強誘電体メモリ制御装置の他の実施の形態である。
【０１４３】
図１６に示した実施の形態は、入／出力設定制御部５０、複数の単位レジスタで構成されているレジスタアレイ６０、データ入／出力制御部７０及び入／出力バッファ８０を備える。
【０１４４】
ここで、入／出力設定制御部５０はそれぞれ複数のサブデータ入／出力ピンで分けられた複数のデータ入／出力ピンの活性化の可否を既設定する。このとき、入／出力設定制御部５０は活性化の可否の既設定時に８ビットのデータを処理するためのバイト（Byte）単位と、１６ビットのデータを処理するためのワード（Word）単位で設けることができる。
【０１４５】
そして、レジスタアレイ６０は前述の本発明の図４〜図１５で示した強誘電体キャパシタを含む複数の単位レジスタ等を備える。単位レジスタ１は、４個の入／出力ピンＩ／Ｏを活性化するためのデータを貯蔵する。単位レジスタ２は、８個の入／出力ピンＩ／Ｏを活性化するためのデータを貯蔵する。単位レジスタ３は、１６個の入／出力ピンＩ／Ｏを活性化するためのデータを貯蔵する。
【０１４６】
本発明では使用を図る単位レジスタの個数をレジスタ１〜レジスタ３で説明するが、これは本発明に限定されず処理を図る単位に従い別に設けることもできる。
【０１４７】
データ入／出力制御部７０は、レジスタアレイ６０から印加されるデータを解析してエンコーディングし、設けられた該当入／出力バッファ８０を活性化させるための制御信号を出力する。
【０１４８】
入／出力バッファ８０は、該当サブ入／出力ピンＩ／Ｏ０〜Ｉ／Ｏ７、Ｉ／Ｏ８〜Ｉ／Ｏ１５を選択的に用いてサブ入／出力ピンの個数を最終的に制御する。
【０１４９】
若し、単位レジスタ１を用いる場合、入／出力ピンＩ／Ｏ０〜Ｉ／Ｏ７のうち４個の入／出力ピンＩ／Ｏ０〜Ｉ／Ｏ３を用いてデータを出力する。そして、単位レジスタ２を用いる場合、８個の入／出力ピンＩ／Ｏ０〜Ｉ／Ｏ７を用いてデータを出力する。さらに、単位レジスタ３を用いる場合、１６個の入／出力ピンＩ／Ｏ０〜Ｉ／Ｏ１５を全て用いてデータを出力する。
【０１５０】
一方、図１７は本発明に係る単位レジスタＵＲが適用される不揮発性強誘電体メモリ制御装置のさらに他の実施の形態である。
【０１５１】
図１７に示した実施の形態は、セクター保護設定制御部９０、複数の単位レジスタで構成されたレジスタアレイ１００及びメモリセクター制御部１１０を備える。
【０１５２】
ここで、セクター保護設定制御部９０は複数のセクター領域で構成されたメモリアレイ領域１２０に保護を図るセクター保護領域を設ける。したがって、メモリアレイ領域１２０に意図しなかった条件により書き込まれたデータが変更されることを防止することができるようになる。
【０１５３】
そして、レジスタアレイ１００は前述の本発明の図４〜図１５で示した強誘電体キャパシタを含む複数の単位レジスタを備える。レジスタアレイ１００は、メモリアレイ領域１２０でそれぞれのセクターアレイに対応する個数の単位レジスタ等を備える。
【０１５４】
メモリセクター制御部１１０は、レジスタアレイ１００から保護を図る該当セクター情報が印加されると、印加されたセクター情報を解析しメモリアレイ領域１２０の該当セクターにこれ以上データが書き込まれないよう制御する。
【符号の説明】
【０１５５】
１０  …  ポンピング電圧制御部
１１、２１、２３  …  遅延部
１２、２４、２７  …  駆動部
２０  …  セルプレート電圧制御部
２２  …  ポンピング部
２５  …  レベル制御部
２６  …  レベルシフター部
３０  …ライトイネーブル電圧制御部
４０、６０、１００  …  レジスタアレイ
４１  …  ポンピング電圧駆動部
４２  …  イコライジング部
４３、４７  …  ライトイネーブルポンピング駆動部
４４、４６  …  強誘電体キャパシタ部
４５  …  電圧駆動部
５０  …  入／出力設定制御部
７０  …  データ入／出力制御部
８０  …  入／出力バッファ
９０  …  セクター保護設定制御部
１１０  …  メモリセクター制御部
１２０  …  メモリアレイ領域
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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