(57)【要約】【課題】ＣＭＯＳ論理回路を小さいスイッチで高速動作させることができ、サブスレッショルドリーク電流を効果的に低減可能な半導体集積回路及びＬＳＩシステムを提供すること。【解決手段】半導体集積回路は、ＣＭＯＳ論理回路と、ＣＭＯＳ論理回路の電圧供給源とＣＭＯＳ論理回路の電源端の間に設けられた、第１のＭＯＳＦＥＴを有するスイッチ回路と、第１のＭＯＳＦＥＴと逆チャネルの第２のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗と、第１の抵抗及び第１のＭＯＳＦＥＴのソースに接続された第２の抵抗と、を有するデジタルアナログ変換回路とを備える。第１のＭＯＳＦＥＴのバックゲートと、第１の抵抗と第２の抵抗の接続点が接続される。また、第１のＭＯＳＦＥＴのゲートに供給される制御信号と第２のＭＯＳＦＥＴのゲートに供給される制御信号が共通である。【選択図】図１
2010093318.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ論理回路と、
前記ＣＭＯＳ論理回路の電圧供給源と前記ＣＭＯＳ論理回路の電源端の間に設けられた、第１のＭＯＳＦＥＴを有するスイッチ回路と、
前記第１のＭＯＳＦＥＴと逆チャネルの第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗と、前記第１の抵抗及び前記第１のＭＯＳＦＥＴのソースに接続された第２の抵抗と、を有するデジタルアナログ変換回路と、を備え、
前記第１のＭＯＳＦＥＴのバックゲートと、前記第１の抵抗と前記第２の抵抗の接続点が接続され、
前記第１のＭＯＳＦＥＴのゲートに供給される制御信号と前記第２のＭＯＳＦＥＴのゲートに供給される制御信号が共通である半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第１のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであり、
前記ＮチャネルＭＯＳＦＥＴは、前記ＣＭＯＳ論理回路の低電圧側の電圧供給源と電源端に接続された半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記第１のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、
前記ＰチャネルＭＯＳＦＥＴは、前記ＣＭＯＳ論理回路の高電圧側の電圧供給源と電源端に接続された半導体集積回路。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体集積回路であって、
前記第１の抵抗及び前記第２の抵抗の少なくとも一方は可変抵抗である半導体集積回路。
【請求項５】
請求項１〜３のいずれか一項に記載の半導体集積回路であって、
前記第１の抵抗及び前記第２の抵抗は、前記第１のＭＯＳＦＥＴと同種類のＭＯＳＦＥＴである半導体集積回路。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体集積回路であって、
前記デジタルアナログ変換回路は、バンドギャップリファレンス回路を含む半導体集積回路。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体集積回路であって、
前記第２の抵抗は、前記第１のＭＯＳＦＥＴとの抵抗値の比率が整数の関係を有する単位トランジスタ構成のＭＯＳＦＥＴである半導体集積回路。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路であって、
前記デジタルアナログ変換回路は、前記ＣＭＯＳ論理回路及び前記スイッチ回路の電源と異なる電源に接続されている半導体集積回路。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体集積回路であって、
前記スイッチ回路は、複数のＭＯＳＦＥＴから構成され、
前記複数のＭＯＳＦＥＴの各ゲートが個別に制御され、かつ、前記第２のＭＯＳＦＥＴのゲートの論理が前記複数のＭＯＳＦＥＴの各ゲートにそれぞれ印加される信号と共通である半導体集積回路。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体集積回路からなるＬＳＩシステムであって、
電源遮断制御レジスタ、周波数設定レジスタ、電源電圧設定レジスタ及び温度センサ判定結果保存レジスタを含むレジスタ群と、
前記レジスタ群の出力に基づいて、前記スイッチ回路及び前記デジタルアナログ変換回路のオン／オフ、並びに、前記第２の抵抗の値を調節するデコーダと、
を備えたＬＳＩシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ論理回路を有する半導体集積回路及びＬＳＩシステムに関する。
【背景技術】
【０００２】
高集積化、並びに、動作時の高速化及び停止時の低消費電力化のために、ＣＭＯＳ論理回路の電源を遮断する機能を備えた半導体集積論理回路が広く用いられている。図９は、従来の半導体集積回路の構成を示す概略図である。
【０００３】
図９（ａ）に示すように、半導体集積回路９は、ＣＭＯＳ論理回路９１の電源遮断用として挿入されたスイッチ（ＭＯＳＦＥＴ（Ｍｎ１１））の基板に、ＭＯＳＦＥＴ（Ｍｎ１１）を順方向のダイオード構成（Ｄ１１）となるように接続されている。さらに、ダイオードＤ１１のカソード側が、ＭＯＳＦＥＴ（Ｍｎ１２）のゲート電極に接続されている。図９（ｂ）及び図９（ｃ）は、それぞれＭＯＳＦＥＴ（Ｍｎ１１）のオン、オフ時における等価回路を示す図である。
【０００４】
図９（ｂ）に示すように、ＭＯＳＦＥＴ（Ｍｎ１１）のゲートにＣＭＯＳ論理回路９１の供給電圧を印加してオンすると、ダイオードＤ１１は逆方向、ＭＯＳＦＥＴ（Ｍｎ１１）の基板とソース間の寄生ダイオードＤ１２は順方向となる。このとき、ダイオードＤ１１、Ｄ１２に流れる電流は、ダイオードＤ１１の暗電流で決定され、基板電位ＶｂはダイオードＤ１２の閾値電圧付近となり、ＭＯＳＦＥＴ（Ｍｎ１１）のバックゲート電極は正電圧にバイアスされる。このため、ＭＯＳＦＥＴ（Ｍｎ１１）の見かけ上の閾値が低くなってオン抵抗が下がる。この結果、ＣＭＯＳ論理回路９１は大電流を駆動できるようになる。
【０００５】
一方、図９（ｃ）に示すように、ゲート電圧Ｖｇが０Ｖになると、基板電圧Ｖｂが０Ｖに収束するまでダイオードＤ１１、Ｄ１２に順方向電流が流れる。そして、基板電圧Ｖｂが０Ｖに収束すると、ＭＯＳＦＥＴ（Ｍｎ１１）への基板バイアス効果がなくなるため、ＭＯＳＦＥＴ（Ｍｎ１１）の見かけ上の閾値は元の高い状態に変化し、スイッチとしての抵抗が高くなる。これにより、ＣＭＯＳ論理回路９１に流れるサブスレッショルドリーク電流が抑えられる。
【０００６】
このように、図９に示した半導体集積回路９は、最小限の素子を追加するのみで、サブスレッショルドリーク電流を効果的に抑制することができる（例えば、特許文献１参照）。
【０００７】
ＬＳＩ（Large Scale Integration）における低消費電力設計は、ＣＭＯＳ論理回路の電源を遮断するスイッチによってサブスレッショルドリーク電流を低減すること、及び回路の動作モードによって動作周波数と電源電圧を動的に制御する等の電力制御技術が主流である。
【０００８】
ＬＳＩでは、電源電圧を区切られた機能ブロック（以下、「電源ドメイン」という）毎に個別に設定できることが最も望ましいが、電源ドメイン毎に多種の電源を用意することは実質的に不可能である。一般に、一つのＬＳＩには電源が共通である複数の電源ドメインが存在する。このように、電源が共通である複数の電源ドメインにおいて、その中の一部の電源ドメインが低速動作や待機状態であった場合、当該電源ドメインの電源遮断用スイッチの抵抗を高くし、ＣＭＯＳ論理回路へ印加される見かけ上の電源電圧をＣＭＯＳ論理回路が動作する最低限の電圧まで下げることにより、ＣＭＯＳ論理回路に流れるサブスレッショルドリークを低減することができる。
【０００９】
しかし、図９に示した半導体集積回路９の場合、電源遮断用のスイッチであるＭＯＳＦＥＴ（Ｍｎ１１）のオン時に基板にバイアスされる電圧は、自動的に基板バイアスがかかり、ＭＯＳＦＥＴ（Ｍｎ１１）のオン抵抗が強制的に下げられてしまう。さらに、ＭＯＳＦＥＴ（Ｍｎ１１）にバイアスされる電圧も、ダイオード構成Ｄ１１の閾値に固定されるため、ダイナミックな調節ができない。
【００１０】
【特許文献１】特開平９−１２１１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、ＣＭＯＳ論理回路を小さいスイッチで高速動作させることができ、サブスレッショルドリーク電流を効果的に低減可能な半導体集積回路及びＬＳＩシステムを提供することである。
【課題を解決するための手段】
【００１２】
本発明は、ＣＭＯＳ論理回路と、前記ＣＭＯＳ論理回路の電圧供給源と前記ＣＭＯＳ論理回路の電源端の間に設けられた、第１のＭＯＳＦＥＴを有するスイッチ回路と、前記第１のＭＯＳＦＥＴと逆チャネルの第２のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのドレインに接続された第１の抵抗と、前記第１の抵抗及び前記第１のＭＯＳＦＥＴのソースに接続された第２の抵抗と、を有するデジタルアナログ変換回路と、を備え、前記第１のＭＯＳＦＥＴのバックゲートと、前記第１の抵抗と前記第２の抵抗の接続点が接続され、前記第１のＭＯＳＦＥＴのゲートに供給される制御信号と前記第２のＭＯＳＦＥＴのゲートに供給される制御信号が共通である半導体集積回路を提供する。
【００１３】
この構成により、スイッチ回路のオン時に基板電位をフォアード方向へバイアスしてオン抵抗を低くし、オフ時にバイアスを解除して抵抗を高くすることで、従来よりも小さいスイッチでＣＭＯＳ論理回路を大電流で駆動して高速動作させることができる。また、デジタルアナログ変換回路の抵抗値をＣＭＯＳ論理回路の動作状態に応じて動的に制御することにより、ＣＭＯＳ論理回路のサブスレッショルドリーク電流を効果的に低減し、半導体集積回の低消費電力化を図ることが可能となる。
【００１４】
また、上記半導体集積回路では、前記第１のＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであり、前記ＮチャネルＭＯＳＦＥＴは、前記ＣＭＯＳ論理回路の低電圧側の電圧供給源と電源端に接続されている。
【００１５】
この構成により、スイッチ回路のＮチャネルＭＯＳＦＥＴがオンした際に、基板電位をフォアード方向へバイアスしてオン抵抗を低くし、オフ時にバイアスを解除して抵抗を高くすることにより、ＣＭＯＳ論理回路を高速動作させることができる。また、デジタルアナログ変換回路の抵抗値をＣＭＯＳ論理回路の動作状態に応じて動的に制御することにより、サブスレッショルドリーク電流を効果的に低減し、低消費電力化を図ることができる。
【００１６】
また、上記半導体集積回路では、前記第１のＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、前記ＰチャネルＭＯＳＦＥＴは、前記ＣＭＯＳ論理回路の高電圧側の電圧供給源と電源端に接続されている。
【００１７】
この構成により、スイッチ回路のＮチャネルＭＯＳＦＥＴがオンした際に、基板電位をフォアード方向へバイアスしてオン抵抗を低くし、オフ時にバイアスを解除して抵抗を高くすることにより、ＣＭＯＳ論理回路を高速動作させることができる。また、デジタルアナログ変換回路の抵抗値をＣＭＯＳ論理回路の動作状態に応じて動的に制御することにより、サブスレッショルドリーク電流を効果的に低減し、低消費電力化を図ることができる。
【００１８】
また、上記半導体集積回路では、前記第１の抵抗及び前記第２の抵抗の少なくとも一方は、可変抵抗である。
【００１９】
この構成により、デジタルアナログ変換回路の抵抗値をＣＭＯＳ論理回路の動作状態に応じて動的に制御することができ、サブスレッショルドリーク電流を効果的に低減し、低消費電力化を図ることが可能となる。
【００２０】
また、上記半導体集積回路では、前記第１の抵抗及び前記第２の抵抗は、前記第１のＭＯＳＦＥＴと同種類のＭＯＳＦＥＴである。
【００２１】
この構成により、抵抗素子とＭＯＳ領域の分離レイヤをなくすことができ、高密度にレイアウト設計することが可能になるとともに、抵抗素子を作成するためのマスクレイヤが不要となるのでコストを低減することができる。
【００２２】
また、上記半導体集積回路では、前記デジタルアナログ変換回路は、バンドギャップリファレンス回路を含む。
【００２３】
この構成により、ダイナミックな電源電圧変動の影響を受けない安定したバイアス電圧Ｖｂを得ることができ、サブスレッショルドリーク電流を効果的に低減して、低消費電力化を図ることが可能となる。
【００２４】
また、上記半導体集積回路では、前記第２の抵抗は、前記第１のＭＯＳＦＥＴとの抵抗値の比率が整数の関係を有する単位トランジスタ構成のＭＯＳＦＥＴである。
【００２５】
この構成により、スイッチ回路のソース電極側の抵抗をＭＯＳ抵抗に置き換えることで、閾値のバラツキを自動的に補正することができ、従来必要としていた閾値バラツキを補正するためのトリミングが不要となり、コスト低減が可能となる。
【００２６】
また、上記半導体集積回路では、前記デジタルアナログ変換回路は、前記ＣＭＯＳ論理回路及び前記スイッチ回路の電源と異なる電源に接続されている。
【００２７】
この構成により、従来よりも小さいスイッチでＣＭＯＳ論理回路を高速動作させることができるとともに、サブスレッショルドリーク電流をさらに低減して一層の低消費電力化を図ることが可能となる。
【００２８】
また、上記半導体集積回路では、前記スイッチ回路は、複数のＭＯＳＦＥＴから構成され、前記複数のＭＯＳＦＥＴの各ゲートが個別に制御され、かつ、前記第２のＭＯＳＦＥＴのゲートの論理が前記複数のＭＯＳＦＥＴの各ゲートにそれぞれ印加される信号と共通である。
【００２９】
この構成により、ＣＭＯＳ論理回路についてより広範囲の電流能力の調整ができるとともに、サブスレッショルドリーク電流を低減し、半導体集積回の低消費電力化を図ることが可能となる。
【００３０】
本発明は、上記半導体集積回路からなるＬＳＩシステムであって、電源遮断制御レジスタ、周波数設定レジスタ、電源電圧設定レジスタ及び温度センサ判定結果保存レジスタを含むレジスタ群と、前記レジスタ群の出力に基づいて、前記スイッチ回路及び前記デジタルアナログ変換回路のオン／オフ、並びに、前記第２の抵抗の値を調節するデコーダと、を備えたＬＳＩシステムを提供する。
【００３１】
この構成により、ＣＭＯＳ論理回路についてより広範囲の電流能力の調整ができるとともに、半導体集積回路のサブスレッショルドリーク電流を低減し、ＬＳＩシステムの低消費電力化を図ることが可能となる。
【発明の効果】
【００３２】
本発明に係る半導体集積回路及びＬＳＩシステムによれば、ＣＭＯＳ論理回路を小さいスイッチで高速動作させることができ、サブスレッショルドリーク電流を効果的に低減することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について、図面を参照して説明する。
【００３４】
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路の構成を示す概略図である。図１に示すように、第１の実施形態の半導体集積回路１は、ＣＭＯＳ論理回路１１と、電源遮断スイッチ１２と、抵抗分圧型のデジタルアナログ変換器（以下「ＤＡＣ」という）１３とを備える。
【００３５】
電源遮断スイッチ１２は、ＣＭＯＳ論理回路１１のＶｓｓ側電源端に接続された２個のＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）から構成され、それぞれのバックゲート電極にＤＡＣ１３の出力電圧Ｖｂが印加される。
【００３６】
ＤＡＣ１３は、ＣＭＯＳ論理回路１１のＶｄｄ側電源端に接続されたＰチャネルＭＯＳＦＥＴ（Ｍｐ１）と、そのドレイン端に接続された抵抗Ｒ１と、抵抗Ｒ１と電源遮断スイッチ１２のＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）のソース側に接続された可変抵抗Ｒ２とを有する。抵抗Ｒ１と可変抵抗Ｒ２の接続点にＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）のバックゲート電極が接続されている。このため、ＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）のバックゲート電極には、抵抗Ｒ１と可変抵抗Ｒ２によって分圧された電圧Ｖｂが印加される。
【００３７】
また、電源遮断スイッチ１２のＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）のゲート電極は共通に接続され、インバータを介してＤＡＣ１３のＰチャネルＭＯＳＦＥＴ（Ｍｐ１）のゲート電極に接続されている。このため、ＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）のゲート電極に共通に印加される制御信号Ｓａに応じて電源遮断スイッチ１２がオフすると、ＤＡＣ１３もオフとなり、電圧ＶｂはＶｓｓ電位となる。
【００３８】
以下、本実施形態の半導体集積回路１の動作について説明する。まず、電源遮断スイッチ１２がオンした際の動作について説明する。
【００３９】
一般に、ＭＯＳＦＥＴの動作電流Ｉｄｓは、以下の式（１）で表される。なお、式（１）において、ｋは定数、Ｗはチャネル幅、Ｌはチャネル長、Ｖｇｓはゲートソース間電圧、Ｖｔｈは閾値である。
【００４０】
Ｉｄｓ＝ｋ（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）２  …（１）
【００４１】
式（１）によれば、閾値Ｖｔｈが高いほどＩｄｓが大きくなり、ＭＯＳＦＥＴとしての駆動能力が高くなる。
【００４２】
一方、閾値Ｖｔｈは、以下の式（２）で表される。なお、式（２）において、Ｖｔｈ０はＶｓｂ＝０である時の閾値電圧、Ｖｓｂはソース−基板間電位（Ｖｓ−Ｖｂ）、γは定数、ΦＦは定数である。
【００４３】
Ｖｔｈ＝Ｖｔｈ０＋γ｛√（２ΦＦ＋Ｖｓｂ）−√（２ΦＦ）｝  …（２）
【００４４】
仮に、ＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴとし、そのソース電位Ｖｓ＝０Ｖとする。この場合、電位Ｖｂがマイナス方向に大きくなると、閾値Ｖｔｈが高くなる。逆に、電位Ｖｂがプラス方向に大きくなると、閾値Ｖｔｈが低くなる。したがって、小さなスイッチで大電流を駆動するためには、電圧Ｖｂをプラス方向に大きくして閾値Ｖｔｈを下げることで対応できる。
【００４５】
図１に示した半導体集積回路１の場合、電源遮断スイッチ１２がオンすると同時にＤＡＣ１３がオンするため、抵抗Ｒ１と可変抵抗Ｒ２で分圧された電圧Ｖｂは電源遮断スイッチ１２のソース電位（Ｖｓｓ）よりも高くなる。したがって、電源遮断スイッチ１２の閾値Ｖｔｈが下がり、ＣＭＯＳ論理回路１１を大電流で駆動できる。このバイアス効果を考慮して電源遮断スイッチ１２のサイズを設計すれば、回路面積を小さくすることが可能となる。
【００４６】
次に、電源遮断スイッチ１２がオフした際の動作について説明する。電源遮断スイッチ１２がオフした場合は、ＣＭＯＳ論理回路１１の電流駆動能力は必要ないが、サブスレッショルドリーク電流Ｉｌｅａｋが流れる。電源遮断スイッチ１２に流れるサブスレッショルドリーク電流Ｉｌｅａｋは、ＣＭＯＳ論理回路１１に流れるサブスレッショルドリーク電流よりも十分小さいため、電源遮断スイッチ１２がないときよりもリーク電流を低減できる。しかし、電源遮断スイッチ１２のリーク電流自体が半導体集積回路１の消費電力を決定することとなる。
【００４７】
電源遮断スイッチ１２のサブスレッショルドリーク電流Ｉｌｅａｋは、以下の式（３）で表される。なお、式（３）において、Ｖｔｈは閾値、Ｓは係数、λは０．１〜１の定数、Ｗはチャネル幅、Ｌはチャネル長である。
【００４８】
Ｉｌｅａｋ＝λ（Ｗ／Ｌ）１０（（Ｖｇｓ−Ｖｔｈ）／Ｓ）  …（３）
【００４９】
式（３）より、サブスレッショルドリーク電流ｌｅａｋを低減するには、チャネル幅Ｗを小さくし、かつ、閾値Ｖｔｈを高くすればよいことがわかる。
【００５０】
図１に示した半導体集積回路１の場合、電源遮断スイッチ１２がオフすると同時にＤＡＣ１３がオフとなり、電圧ＶｂはＶｓｓ電位となる。すなわち、電圧Ｖｂが電源遮断スイッチ１２のソース電位（Ｖｓｓ）と等しくなるため、電源遮断スイッチ１２のオン時より閾値Ｖｔｈが高くなり、サブスレッショルドリーク電流ｌｅａｋを低減できる。また、電源遮断スイッチ１２のオン時における閾値Ｖｔｈのシフト分を予め考慮して電源遮断スイッチ１２のサイズを決定し、チャネル幅Ｗを小さく設計することによってさらにサブスレッショルドリーク電流ｌｅａｋを低減できる。
【００５１】
次に、第１の実施形態の半導体集積回路１において、電源遮断スイッチ１２がオンの状態であり、かつ、ＣＭＯＳ論理回路１１が低速で動作する場合又は待機状態における動作について説明する。
【００５２】
ＣＭＯＳ論理回路１１が低速で動作する場合又は待機状態におけるＣＭＯＳ論理回路１１の電流駆動能力は、電源遮断スイッチ１２の動作電流Ｉｄｓを示す上式（１）によって表される。しかし、ＣＭＯＳ論理回路１１の動作速度が許容できるならば、式（１）中の「Ｖｇｓ−Ｖｔ」を下げて電流駆動能力を下げてもよい。
【００５３】
「Ｖｇｓ−Ｖｔ」を下げるには、電源遮断スイッチ１２のオン抵抗を高くするとともに、ＣＭＯＳ論理回路１１の電源端電圧Ｖｓｓａを高くすればよい。電源端電圧Ｖｓｓａを高くすると、式（３）よりＶｇｓが小さくなり、サブスレッショルドリーク電流Ｉｌｅａｋが減少する。
【００５４】
電源遮断スイッチ１２のオン抵抗は、ＤＡＣ１３の出力電圧Ｖｂが高くなる方向にバイアスしている。このため、ＤＡＣ１３から印加される電圧Ｖｂを下げてバイアスを解除し、電源遮断スイッチ１２の見かけ上の閾値Ｖｔｈを下げればよい。
【００５５】
このように、ＣＭＯＳ論理回路１１の低速動作を考慮しながら、動的に電源遮断スイッチ１２のオン抵抗を制御することにより、半導体集積回路１の低消費電力化が可能となる。
【００５６】
以上説明したように、第１の実施形態の半導体集積回路１によれば、電源遮断スイッチ１２と、基板バイアス用の抵抗分圧型ＤＡＣ１３を備える。半導体集積回路１において、電源遮断スイッチ１２のオン時に電位Ｖｂをフォアード方向へバイアスしてオン抵抗を低くし、電源遮断スイッチ１２のオフ時にバイアスを解除してオン抵抗を高くすることで、従来よりも小さいスイッチでＣＭＯＳ論理回路１１を大電流で駆動し、高速動作させることができる。
【００５７】
また、ＤＡＣ１３の可変抵抗Ｒ２の抵抗値をＣＭＯＳ論理回路１１の動作状態に応じて動的に制御することにより、ＣＭＯＳ論理回路１１のサブスレッショルドリーク電流Ｉｌｅａｋを効果的に低減し、半導体集積回路１の低消費電力化を図ることができる。
【００５８】
なお、図１に示した半導体集積回路１では、電源遮断スイッチ１２が２つのＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）から構成されているが、例えば、図２に示す半導体集積回路２のように、２つのＰチャネルＭＯＳＦＥＴ（Ｍｐ２、Ｍｐ３）から構成される電源遮断スイッチ２２であってもよい。
【００５９】
この場合、電源遮断スイッチ２２はＣＭＯＳ論理回路１１のＶｄｄ側電源端に接続され、ＮチャネルＭＯＳＦＥＴ（Ｍｎ３）、抵抗Ｒ１及び可変抵抗Ｒ２を有するＤＡＣ２３が電源遮断スイッチ２２に接続される。そして、ＤＡＣ２３がオフのとき、電圧Ｖｂは電源電圧Ｖｄｄに等しくなる。
【００６０】
図３は、電源遮断スイッチをＣＭＯＳ論理回路１１のＶｄｄ側電源端及びＶｓｓ側電源端の双方に接続した場合の半導体集積回路３の構成を示す概略図である。
【００６１】
Ｖｄｄ側電源端に接続される電源遮断スイッチは、ＰチャネルＭＯＳＦＥＴ（Ｍｐ４）から構成され、Ｖｓｓ側電源端に接続される電源遮断スイッチは、ＮチャネルＭＯＳＦＥＴ（Ｍｎ４）から構成される。
【００６２】
ＤＡＣ３３は、相補接続されたＮチャネルＭＯＳＦＥＴ（Ｍｎ５）及びＰチャネルＭＯＳＦＥＴ（Ｍｐ５）と、ＣＭＯＳ論理回路１１のＶｄｄ側及びＶｓｓ側の各電源端にそれぞれ接続された分圧抵抗Ｒ１１、Ｒ１２と、分圧抵抗Ｒ２１、Ｒ２２とを有する。この構成によれば、ＤＡＣ３３がオフのときは、Ｖｓｓ側の電圧Ｖｂ１＝Ｖｓｓとなり、Ｖｄｄ側の電圧はＶｂ２＝Ｖｄｄとなる。
【００６３】
図２に示した半導体集積回路２及び図３に示した半導体集積回路３の各動作は、前述した図１の半導体集積回路１の動作と同様であるため説明を省略する。
【００６４】
（第２の実施形態）
図４は、第２の実施形態の半導体集積回路の構成を示す概略図である。なお、図１に示した第１の実施形態の半導体集積回路１が有する構成要素と同じ構成要素については、同一符号を付して説明を省略する。
【００６５】
図４に示すように、第２の実施形態の半導体集積回路４は、ＣＭＯＳ論理回路１１と、電源遮断スイッチ１２と、デジタルアナログ変換器（ＤＡＣ）４３とを備える。ＤＡＣ４３は、ＣＭＯＳ論理回路１１のＶｄｄ側電源端に接続されたＰチャネルＭＯＳＦＥＴ（Ｍｐ１）と、２個のＮチャネルＭＯＳＦＥＴ（Ｍｎ６、Ｍｎ７）とを有する。ＮチャネルＭＯＳＦＥＴ（Ｍｎ６、Ｍｎ７）は、第１の実施形態のＤＡＣ１３が有する抵抗Ｒ１、Ｒ２の代わりに設けられている。
【００６６】
ＤＡＣ４３の抵抗素子をＭＯＳ抵抗とすることにより、ＭＯＳ領域との分離レイヤをなくせるため、半導体集積回路４を高密度にレイアウト設計できる。
【００６７】
また、半導体集積回路において抵抗素子を拡散する場合は、一般に、ＭＯＳＦＥＴの作成とは別のマスクレイヤが必要となる。また、ＬＳＩによってはアナログ回路を一切含まず、抵抗素子のマスクレイヤを搭載しないプロセスを使用することがある。このような用途のＬＳＩにおいて、本実施形態は余分なコストを発生することがなく、かつ低消費電力化が可能となる。
【００６８】
なお、本実施形態では、２個のＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）から電源遮断スイッチ１２を構成したが、第１の実施形態で説明した図２と同様に、ＰチャネルＭＯＳＦＥＴ（Ｍｐ２、Ｍｐ３）から構成してもよい。
【００６９】
以上説明したように、第２の実施形態の半導体集積回路４によれば、第１の実施形態と同様に、従来よりも小さいスイッチでＣＭＯＳ論理回路１１を大電流で駆動し、高速動作させることができる。また、第１の実施形態と同様に、サブスレッショルドリーク電流Ｉｌｅａｋを効果的に低減し、半導体集積回路４の低消費電力化を図ることができる。また、本実施形態では、ＤＡＣ４３の抵抗素子をＭＯＳＦＥＴで構成したため、抵抗素子を作成するためのマスクレイヤが不要となる。したがって、コストを低減できる。
【００７０】
（第３の実施形態）
図５は、第３の実施形態の半導体集積回路の構成を示す概略図である。なお、図１に示した第１の実施形態の半導体集積回路１が有する構成要素と同じ構成要素については同一符号を付して説明を省略する。
【００７１】
図５に示すように、第３の実施形態の半導体集積回路５は、ＣＭＯＳ論理回路１１と、電源遮断スイッチ１２と、バンドギャップリファレンス回路を含むＤＡＣ５３とを備える。
【００７２】
図１に示した第１の実施形態の半導体集積回路１の場合、パワー制御用のＭＯＳＦＥＴのオン抵抗を無視すると、ＤＡＣ１３の抵抗Ｒ１、Ｒ２に流れる電流Ｉ１は、以下の式（４）で表される。
Ｉ１＝Ｖｄｄ／（Ｒ１＋Ｒ２）  …（４）
【００７３】
また、ＤＡＣ１３の抵抗Ｒ１と可変抵抗Ｒ２によって分圧された電圧Ｖｂは、以下の式（５）で表される。
Ｖｂ＝Ｉ１（Ｒ１／（Ｒ１＋Ｒ２））  …（５）
【００７４】
式（４）及び式（５）より、第１の実施形態のようにＤＡＣ１３を用いた場合、電源電圧Ｖｄｄが変動すると電流Ｉ１も変動して、電圧Ｖｂも変動する。
【００７５】
一方、バンドギャップリファレンス回路を含むＤＡＣ５３を備えた本実施形態の半導体集積回路５の場合、抵抗Ｒ１、Ｒ２を流れる電流Ｉ１は以下の式（６）及び式（７）で表される。また、ＤＡＣ５３に設けられたＭＯＳＦＥＴ（Ｍａ）のゲートソース間電圧Ｖｇｓａは、以下の式（８）で表される。式（７）及び式（８）において、α、ｋは定数であり、Ｉ２はミラー電流である。
【００７６】
Ｉ１＝Ｖｇｓａ／（Ｒ１＋Ｒ２）  …（６）
Ｉ１＝αＩ２  …（７）
Ｖｇｓａ＝√（Ｉ２／ｋ）＋Ｖｔｈ  …（８）
【００７７】
式（６）〜（８）に示されるように、抵抗Ｒ１、Ｒ２に流れる電流Ｉ１を決定する要因に電源電圧Ｖｄｄが関係しないため、電流Ｉ１及び電圧Ｖｂは電源電圧Ｖｄｄの変動の影響を受けない。このように、ＤＡＣにバンドギャップリファレンス回路を搭載することにより、電源電圧Ｖｄｄの変動の影響を受けない安定した電圧ＶｂをＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）のバックゲート電極に印加することができる。
【００７８】
なお、図５に示した半導体集積回路５では、電源遮断スイッチ１２が２つのＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）から構成されているが、例えば、図２に示す半導体集積回路２のように、２つのＰチャネルＭＯＳＦＥＴ（Ｍｐ２、Ｍｐ３）から構成される電源遮断スイッチ２２であってもよい。
【００７９】
以上説明したように、第３の実施形態の半導体集積回路５によれば、第１の実施形態と同様に、従来よりも小さいスイッチでＣＭＯＳ論理回路１１を大電流で駆動し、高速動作させることができる。また、第１の実施形態と同様に、サブスレッショルドリーク電流Ｉｌｅａｋを効果的に低減し、半導体集積回路５の低消費電力化を図ることができる。また、本実施形態では、電源電圧Ｖｄｄの変動を受けることなく安定した電圧Ｖｂが得られる。
【００８０】
（第４の実施形態）
図６は、第４の実施形態の半導体集積回路の構成を示す概略図である。なお、図１に示した第１の実施形態の半導体集積回路１が有する構成要素と同じ構成要素については同一符号を付して説明を省略する。
【００８１】
図６に示すように、第４の実施形態の半導体集積回路６は、ＣＭＯＳ論理回路１１と、電源遮断スイッチ１２と、ＤＡＣ６３とを備える。ＤＡＣ６３では、第１の実施形態に示した電源遮断スイッチ１２のソース電極側の可変抵抗Ｒ２を、ＮチャネルＭＯＳＦＥＴ（Ｍｎ７）であるＭＯＳ抵抗に替え、かつ、電源遮断スイッチ１２とＭＯＳ抵抗の抵抗値の比率が整数の関係を有する単位トランジスタ構成で設計されている。
【００８２】
ＮチャネルＭＯＳＦＥＴ（Ｍｎ７）のオン抵抗Ｒｏｎは、次の式（９）で表される。
Ｒｏｎ＝｛ｋ（Ｗ／Ｌ）（Ｖｇｓ−Ｖｔｈ）２｝−１  …（９）
【００８３】
本実施形態では、ＮチャネルＭＯＳＦＥＴ（Ｍｎ７）は、電源遮断スイッチ１２のＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）と同種類のＭＯＳＦＥＴである。このため、例えば、電源遮断スイッチ１２の閾値Ｖｔｈが製造バラツキによって高い方にΔＶｔｈシフトすると、ＮチャネルＭＯＳＦＥＴ（Ｍｎ７）も同様にΔＶｔｈシフトする。
【００８４】
式（９）に示されているように、閾値Ｖｔｈが高くなるとオン抵抗Ｒｏｎも高くなるため、ＤＡＣ６３の出力電圧Ｖｂも、ΔＶｔｈに相当して補正するように高くなる。同様に、低い方にΔＶｔｈシフトした場合も閾値の製造バラツキを補正する効果がある。このように、ＤＡＣに設けられた電源遮断スイッチ１２のソース電極側の抵抗をＭＯＳ抵抗に置き換えることによって、閾値Ｖｔｈのバラツキを自動的に補正できる。その結果、従来必要とされた閾値バラツキを補正するためのトリミングが不要となるため、コスト低減が可能となる。
【００８５】
なお、図６に示した半導体集積回路６では、電源遮断スイッチ１２が２つのＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）から構成されているが、例えば、図２に示す半導体集積回路２のように、２つのＰチャネルＭＯＳＦＥＴ（Ｍｐ２、Ｍｐ３）から構成される電源遮断スイッチ２２であってもよい。
【００８６】
以上説明したように、第４の実施形態の半導体集積回路６によれば、電源遮断スイッチ１２のソース電極側の抵抗をＭＯＳ抵抗に置き換えることによって、閾値Ｖｔｈのバラツキを自動的に補正することができる。その結果、従来必要とされた閾値バラツキを補正するためのトリミングが不要となるため、コスト低減が可能となる。
【００８７】
（第５の実施形態）
図７は、第５の実施形態の半導体集積回路の構成を示す概略図である。なお、図１に示した第１の実施形態の半導体集積回路１が有する構成要素と同じ構成要素については同一符号を付して説明を省略する。
【００８８】
図７に示すように、第５の実施形態の半導体集積回路７では、第１の実施形態で示した抵抗分圧型のＤＡＣ１３が有するＰチャネルＭＯＳＦＥＴ（Ｍｐ１）のゲート電極に供給するパワー制御用の信号を削除し、かつ、ＤＡＣ７３に使用する電源がＣＭＯＳ論理回路１１や電源遮断スイッチ１２の電源と異なる。
【００８９】
第１の実施形態で説明した式（２）に示したように、電圧Ｖｂがマイナス方向に大きくなると閾値Ｖｔｈが高くなり、逆に、プラス方向に大きくなると閾値Ｖｔｈが低くなる。第１の実施形態では、電圧Ｖｂをプラス方向にバイアスして閾値Ｖｔｈを下げることで、電源遮断スイッチ１２の駆動能力を向上する。本実施形態では、ＤＡＣ７３の電源として、電源遮断スイッチ１２のソース電位（Ｖｓｓ）よりαＶだけ低い電圧源を使用しているため、電圧Ｖｂをマイナス方向により低く変更することができる。
【００９０】
当該構成によれば、電源遮断スイッチ１２のオフ時に電圧Ｖｂをマイナス方向へシフトすると、式（３）に示されるように、サブスレッショルドリーク電流Ｉｌｅａｋをさらに低減できる。
【００９１】
なお、図７に示した半導体集積回路７では、電源遮断スイッチ１２が２つのＮチャネルＭＯＳＦＥＴ（Ｍｎ１、Ｍｎ２）から構成されているが、例えば、図２に示す半導体集積回路２のように、２つのＰチャネルＭＯＳＦＥＴ（Ｍｐ２、Ｍｐ３）から構成される電源遮断スイッチ２２であってもよい。
【００９２】
以上説明したように、第５の実施形態の半導体集積回路７によれば、第１の実施形態と同様に、従来よりも小さいスイッチでＣＭＯＳ論理回路１１を大電流で駆動し、高速動作させることができる。また、第１の実施形態と同様に、サブスレッショルドリーク電流Ｉｌｅａｋをさらに効果的に低減し、半導体集積回路７の低消費電力化を図ることができる。
【００９３】
（第６の実施形態）
図８は、第６の実施形態に係るＬＳＩシステムの概略構成を示す図である。図８に示すＬＳＩシステム８は、電源制御レジスタ８３と、温度センサ判定結果保存レジスタ８４と、周波数設定レジスタ８５と、電源電圧設定レジスタ８６と、デコーダ８７とを備える。当該ＬＳＩシステムによれば、レジスタ８３〜８６の各出力をデコーダ８７でデコードすることによって、第１の実施形態の半導体集積回路１と同様の複数の半導体集積回路Ｄ１〜Ｄ４の各電源ドメインに搭載された電源遮断スイッチ８２とＤＡＣ８３の出力電圧Ｖｂを動的に制御する。
【００９４】
第１の実施形態で説明したように、ＤＡＣ１３が有する可変抵抗Ｒ２の抵抗値を変えることにより電圧Ｖｂを変化させ、ＣＭＯＳ論理回路１１の電源端電圧Ｖｓｓａを変化させることができる。但し、この可変範囲は式（１）の閾値Ｖｔｈの変化分に限定される。
【００９５】
一方、電源遮断スイッチ８２の制御信号Ｓ１〜Ｓ４を個別にオン／オフさせると、式（１）に示したチャネル幅Ｗの変更と同様なことが可能である。チャネル幅Ｗは最大でスイッチの搭載個数分分割することが可能であり、閾値Ｖｔｈによる電源端電圧Ｖｓｓａの変更より精度は粗いが広い範囲を調節ができる。
【００９６】
このように、ＬＳＩシステム８では、ＤＡＣ８３の電圧Ｖｂによる電源端電圧Ｖｓｓａの調整は微調整で、電源遮断スイッチ８２のオン個数の調整は電源端電圧Ｖｓｓａの粗調整として使用することで、より広範囲の電流能力の調整が可能となる。
【００９７】
なお、本実施形態では、電源遮断スイッチ８２がＮチャネルＭＯＳＦＥＴから構成されているが、例えば、図２に示すようにＰチャネルＭＯＳＦＥＴから構成してもよい。
【産業上の利用可能性】
【００９８】
本発明に係る半導体集積回路は、ＣＭＯＳ論理回路を小さいスイッチで高速動作させ、サブスレッショルドリーク電流を低減可能なＬＳＩシステム等に有用である。
【図面の簡単な説明】
【００９９】
【図１】第１の実施形態の半導体集積回路の構成を示す概略図
【図２】第１の実施形態の半導体集積回路の変形例の構成を示す概略図
【図３】第１の実施形態の半導体集積回路の他の変形例の構成を示す概略図
【図４】第２の実施形態の半導体集積回路の構成を示す概略図
【図５】第３の実施形態の半導体集積回路の構成を示す概略図
【図６】第４の実施形態の半導体集積回路の構成を示す概略図
【図７】第５の実施形態の半導体集積回路の構成を示す概略図
【図８】第６の実施形態のシステムＬＳＩの構成を示す概略図
【図９】（ａ）従来の半導体集積回路の構成を示す概略図、（ｂ）従来の半導体集積回路において、Ｖｇ＝Ｖｄｄである時の等価回路を示す図、（ｃ）従来の半導体集積回路において、Ｖｇ＝０Ｖである時の等価回路を示す図
【符号の説明】
【０１００】
１〜７  半導体集積回路
８  システムＬＳＩ
１１  ＣＭＯＳ論理回路
１２、２２、８２  電源遮断スイッチ
１３、２３、３３、４３、６３、７３、８３  ＤＡＣ
５３  バンドギャップリファレンス回路
８１  電源制御レジスタ
８２  温度センサ判定結果保存レジスタ
８３  周波数設定レジスタ
８４  電源電圧設定レジスタ
８５  デコーダ
Ｄ１〜Ｄ４  電源ドメイン
Ｒ１、Ｒ３、Ｒ１１、Ｒ２１  抵抗
Ｒ２、Ｒ１２、Ｒ２２  可変抵抗
Ｍｎ１〜Ｍｎ８  ＮチャネルＭＯＳＦＥＴ
Ｍｐ１〜Ｍｐ５  ＰチャネルＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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