(57)【要約】【課題】ＭＯＳトランジスタのしきい値を調整するために基板電圧を制御しつつも、基板電圧を適切な範囲内に維持することを可能にする。【解決手段】半導体装置１は、半導体基板に形成されたしきい値調整対象のＭＯＳトランジスタと、該ＭＯＳトランジスタのレプリカトランジスタと、レプリカトランジスタが所与の設計値の電流を流すのに要するゲート−ソース間電圧をモニタするモニタ回路１０と、モニタ回路１０の出力に基づいて上記ＭＯＳトランジスタの基板電圧ＶＢＢを生成する負電圧ポンプ回路２０と、基板電圧ＶＢＢが所定値を超えたことに応答して、モニタ回路１０のモニタ結果にかかわらず負電圧ポンプ回路２０の動作を規定するリミッタ回路３０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのレプリカトランジスタと、
前記レプリカトランジスタが所与の設計値の電流を流すのに要するゲート−ソース間電圧をモニタするモニタ回路と、
前記モニタ回路の出力に基づいて前記第１のＭＯＳトランジスタの基板電圧を生成する電圧生成回路と、
前記基板電圧が所定値を超えたことに応答して、前記モニタ回路のモニタ結果にかかわらず前記電圧生成回路の動作を規定するリミッタ回路とを備えることを特徴とする半導体装置。
【請求項２】
前記リミッタ回路は、前記基板電圧が第１のレベルより高い場合に、前記モニタ回路のモニタ結果にかかわらず前記電圧生成回路を活性化させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記リミッタ回路は、前記基板電圧が第２のレベルより低い場合に、前記モニタ回路のモニタ結果にかかわらず前記電圧生成回路を非活性化させることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記モニタ回路は、前記レプリカトランジスタに前記所与の設計値の電流を供給する定電流回路と、前記レプリカトランジスタのソース−ドレイン間電圧を一定に保つオペアンプとを含んでいることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記所与の設計値は、前記第１のＭＯＳトランジスタがオフ状態である場合の、該第１のＭＯＳトランジスタのドレイン電流の設計値であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記所与の設計値は、前記第１のＭＯＳトランジスタがオン状態である場合の、該第１のＭＯＳトランジスタのドレイン電流の設計値であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
複数の前記レプリカトランジスタを備え、
前記モニタ回路は、前記複数のレプリカトランジスタそれぞれが前記所与の設計値の電流を流すのに要するゲート−ソース間電圧の平均値をモニタすることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体基板に形成され、前記電圧生成回路によって生成される電圧が基板に供給される第２のＭＯＳトランジスタをさらに備え、
前記第１及び第２のＭＯＳトランジスタは、互いに異なる回路ブロックに形成された異なる機能を持つ回路をそれぞれ構成していることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１及び第２のＭＯＳトランジスタは前記半導体基板に形成された同じウェル内に形成されており、前記電圧生成回路によって生成される電圧が前記ウェルに供給されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のＭＯＳトランジスタはセンスアンプを構成するトランジスタであり、前記第２のＭＯＳトランジスタはメモリセルを構成するトランジスタであり、前記センスアンプと前記メモリセルはビット線を介して接続されていることを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、基板電圧を調整可能なＭＯＳトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置においては、スイッチング速度の高速化や低消費電力化を目的として、ＭＯＳトランジスタのしきい値の低電圧化が進んでいる。例えば、代表的な半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）においては、動作電圧が１Ｖ程度まで低電圧化されており、これによりＭＯＳトランジスタのしきい値も０Ｖ近傍まで低電圧化されている。
【０００３】
ところで、ＭＯＳトランジスタのしきい値は、プロセス条件やウェハ上における位置などによって不可避的にばらつくことが知られている。上記のようにしきい値が低電圧化されている場合、このようなしきい値のばらつきは、高感度な動作が必要な回路、例えば、微弱な電位差を増幅するセンスアンプなどにおいて特に大きな問題となる。特許文献１には、ＭＯＳトランジスタの基板電圧を制御することによってしきい値のばらつきを補償する方法が記載されている。
【特許文献１】特開２００８−５９６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年における微細なトランジスタではＭＯＳトランジスタの基板効果係数が小さいことから、基板電圧によるしきい値の調整可能量は僅かである。このため、しきい値が設計値通りとなるよう基板電圧を変化させ続けると、基板電位の変動幅が非常に大きくなってしまう。これは、しきい値の調整対象外である他のトランジスタの特性をも変化させてしまう。
【０００５】
例えば、しきい値の調整対象となるＭＯＳトランジスタがセンスアンプを構成するＮチャンネルＭＯＳトランジスタである場合、メモリセルを構成するＭＯＳトランジスタの特性が悪化することがある。具体的には、基板電圧を上げすぎればサブスレッショルドリークによりメモリセルキャパシタの電荷が失われ、逆に基板電位を下げすぎれば拡散層対基板のジャンクションリークによりメモリセルキャパシタの電荷が失われる。従って、これらリークがそれぞれ大きくならない上限下限の範囲で、基板電圧を調整する必要がある。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、半導体基板に形成された第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのレプリカトランジスタと、レプリカトランジスタが所定の電流を流すのに要するゲート−ソース間電圧をモニタするモニタ回路と、モニタ回路の出力に基づいて第１のＭＯＳトランジスタの基板電圧を生成する電圧生成回路とを備え、モニタ回路は、基板電圧が所定値を超えたことに応答して、ゲート−ソース間電圧のモニタ結果にかかわらず電圧生成回路の動作を規定するリミッタ回路を含んでいることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＭＯＳトランジスタのしきい値を調整するために基板電圧を制御しつつも、基板電圧を適切な範囲内に維持することが可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【０００９】
図１は、本発明の好ましい第１の実施の形態による半導体装置１の回路図である。
【００１０】
本実施の形態による半導体装置１は、図１に示すように、モニタ回路１０、負電圧ポンプ回路（電圧生成回路）２０、及びリミッタ回路３０とを備え、センスアンプを構成するＮチャンネルＭＯＳトランジスタのしきい値調整を行う。
【００１１】
ここで、各回路の説明を行う前に、センスアンプ及びメモリセルの構造について説明しておくことにする。
【００１２】
図２は、メモリセル及びセンスアンプの回路図を示す図である。同図には一対のビット線ＢＬ，／ＢＬにそれぞれ接続されるメモリセルＭＣ１，ＭＣ２と、センスアンプＳＡとを示している。
【００１３】
まず、メモリセルＭＣ１は、ビット線ＢＬとプレート配線ＰＬとの間に直列接続されたＮチャンネルＭＯＳトランジスタ（セルトランジスタ）Ｔｒ１及びセルキャパシタＣ１によって構成され、セルトランジスタＴｒ１のゲート電極は対応するワード線ＷＬ１に接続されている。これにより、ワード線ＷＬ１がハイレベルになると、セルトランジスタＴｒ１がオンし、セルキャパシタＣ１がビット線ＢＬに接続されることになる。
【００１４】
メモリセルＭＣ１にデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣ１に高位側書き込み電位ＶＡＲＹ（例えば１．０Ｖ）又は低位側書き込み電位ＶＳＳＡ（例えば０Ｖ）を供給する。
【００１５】
一方、メモリセルＭＣ１からデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２にプリチャージした後、セルトランジスタＴｒ１をオンさせる。これにより、セルキャパシタＣ１に高位側書き込み電位ＶＡＲＹが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに上昇し、セルキャパシタＣ１に低位側書き込み電位ＶＳＳＡが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに低下する。
【００１６】
メモリセルＭＣ２は、ビット線／ＢＬとプレート配線ＰＬとの間に直列接続されたＮチャンネルＭＯＳトランジスタ（セルトランジスタ）Ｔｒ２及びセルキャパシタＣ２によって構成され、セルトランジスタＴｒ２のゲート電極は対応するワード線ＷＬ２に接続されている。メモリセルＭＣ２の動作はメモリセルＭＣ１と同様であるので、説明を省略する。
【００１７】
センスアンプＳＡは、メモリセルＭＣ１，ＭＣ２に対してデータの書き込みや読み出しを行う際、ビット線ＢＬ，／ＢＬの駆動制御を行う回路である。図２に示すように、センスアンプＳＡは４つのノード、すなわち、一対の電源ノードａ，ｂと、一対の信号ノードｃ，ｄとを有している。電源ノードａは高位側駆動配線ＳＡＰに接続されており、電源ノードｂは低位側駆動配線ＳＡＮに接続されている。また、信号ノードｃ，ｄは、対応するビット線対ＢＬ，／ＢＬにそれぞれ接続されている。センスアンプＳＡの活性化は、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに、それぞれ上述した高位側書き込み電位ＶＡＲＹ及び低位側書き込み電位ＶＳＳＡを供給することにより行う。
【００１８】
また、センスアンプＳＡはＰチャンネルＭＯＳトランジスタＴｒ３，Ｔｒ４と、ＮチャンネルＭＯＳトランジスタＴｒ５，Ｔｒ６とを有している。なお、本実施の形態では、ＮチャンネルＭＯＳトランジスタＴｒ５がしきい値の調整対象である。
【００１９】
トランジスタＴｒ３とトランジスタＴｒ５とは、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、トランジスタＴｒ４とトランジスタＴｒ６とは、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。
【００２０】
メモリセルＭＣ１又はメモリセルＭＣ２に対して書き込みや読み出しを行う際には、ビット線対ＢＬ，／ＢＬに電位差が生ずる。ビット線ＢＬの電位がバービット線／ＢＬの電位より高くなった場合には、トランジスタＴｒ３，Ｔｒ６がオン状態となり、トランジスタＴｒ４，Ｔｒ５がオフ状態となる。したがって、電源ノードａと信号ノードｃとが接続され、ビット線ＢＬに高位側書き込み電位ＶＡＲＹが供給される。また、電源ノードｂと信号ノードｄとが接続され、バービット線／ＢＬに低位側書き込み電位ＶＳＳＡが供給される。
【００２１】
一方、ビット線ＢＬの電位がバービット線／ＢＬの電位より低くなった場合には、トランジスタＴｒ４，Ｔｒ５がオン状態となり、トランジスタＴｒ３，Ｔｒ６がオフ状態となる。したがって、電源ノードａと信号ノードｄとが接続され、バービット線／ＢＬに高位側書き込み電位ＶＡＲＹが供給される。また、電源ノードｂと信号ノードｃとが接続され、ビット線ＢＬに低位側書き込み電位ＶＳＳＡが供給される。
【００２２】
図３は、メモリセル及びセンスアンプの断面の模式図である。同図にはセルトランジスタＴｒ１、ＰチャンネルＭＯＳトランジスタＴｒ３、ＮチャンネルＭＯＳトランジスタＴｒ５を含む断面を示している。
【００２３】
同図に示すように、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５は、Ｐ型シリコン基板である基板Ｓ１上に形成される。基板Ｓ１の表面付近にはＮ型の領域ＤＮＷＥＬＬ（ＤｅｅｐＮＷＥＬＬ）が形成されており、領域ＤＮＷＥＬＬ内の基板Ｓ１表面に近い部分には、さらにＰ型の領域ＰＷＥＬＬが形成される。また、領域ＰＷＥＬＬの両側にはＮ型の領域ＮＷＥＬＬが形成される。
【００２４】
領域ＰＷＥＬＬ内の基板Ｓ１表面に近い部分には、さらにｎ＋拡散層１０１〜１０４とｐ＋拡散層１０５が設けられる。また、領域ＮＷＥＬＬ内の基板Ｓ１表面に近い部分には、さらにｎ＋拡散層１０６とｐ＋拡散層１０７〜１０８が設けられる。
【００２５】
ｎ＋拡散層１０１とｎ＋拡散層１０２の間の基板Ｓ１表面には、ニ酸化シリコン（ＳｉＯ２）などからなるゲート絶縁膜１１１と、ポリシリコンやポリサイド（ポリシリコンと金属の化合物）あるいは金属などからなるゲート電極１１２とがこの順で積層されており、ｎ＋拡散層１０１，１０２をソース・ドレイン領域とするセルトランジスタＴｒ１を構成している。ゲート電極１１２はワード線ＷＬ１に接続される。また、ｎ＋拡散層１０１及びｎ＋拡散層１０２はそれぞれ、ビット線ＢＬ及びセルキャパシタＣ１に接続される。
【００２６】
また、ｎ＋拡散層１０３とｎ＋拡散層１０４の間の基板Ｓ１表面には、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１１３と、ポリシリコンからなるゲート電極１１４とがこの順で積層されており、ｎ＋拡散層１０３，１０４をソース・ドレイン領域とするＮチャンネルＭＯＳトランジスタＴｒ５を構成している。ゲート電極１１４はビット線ＢＬに接続される。また、ｎ＋拡散層１０３及びｎ＋拡散層１０４はそれぞれ、低位側駆動配線ＳＡＮ及びｐ＋拡散層１０７に接続される。
【００２７】
また、ｐ＋拡散層１０７とｐ＋拡散層１０８の間の基板Ｓ１表面には、酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１１５と、ポリシリコンからなるゲート電極１１６とがこの順で積層されており、ｐ＋拡散層１０７，１０８をソース・ドレイン領域とするＰチャンネルＭＯＳトランジスタＴｒ３を構成している。ゲート電極１１６はバービット線／ＢＬに接続される。また、ｐ＋拡散層１０７及びｐ＋拡散層１０８はそれぞれ、高位側駆動配線ＳＡＰ及びｎ＋拡散層１０４に接続される。
【００２８】
ｐ＋拡散層１０５には、基板電圧ＶＢＢが供給される。この基板電圧ＶＢＢは、セルトランジスタＴｒ１とＮチャンネルＭＯＳトランジスタＴｒ５とに共通な基板電圧となっている。同様に、ｎ＋拡散層１０６には、基板電圧ＶＮＷが供給される。
【００２９】
ここで、基板電圧ＶＢＢが高すぎると、ｎ＋拡散層とＰＷＥＬＬとの接合電界が強まり、セルトランジスタＴｒ１においてＰＮジャンクション起因のリークが増大する。逆に、基板電圧ＶＢＢが低すぎると、セルトランジスタＴｒ１のサブスレッショルドリークが増大する。本実施の形態によるリミッタ回路３０（図１）はこのような事情に鑑みて設けられているもので、基板電圧ＶＢＢを適切な範囲内に維持する回路である。
【００３０】
図４は、ＮチャンネルＭＯＳトランジスタＴｒ５のドレイン電流Ｉｄａ（図２）の対ゲート−ソース間電圧ＶＲａ（図２）特性を示す図である。なお、縦軸は対数軸としている。同図に示す「弱反転領域」は、トランジスタＴｒ５がオフ状態となっているゲート−ソース間電圧ＶＲａの値域を示し、「強反転領域」は、トランジスタＴｒ５がオン状態となっているゲート−ソース間電圧ＶＲａの値域を示している。図４に示すように、トランジスタＴｒ５では、オフ状態であっても微弱なドレイン電流Ｉｄａが流れている。これは、いわゆるサブスレッショールドリーク電流である。
【００３１】
ドレイン電流Ｉｄａの対ゲート−ソース間電圧ＶＲａ特性は、温度によって異なる。図４には３つの温度Ｔ１，Ｔ２，Ｔ３（Ｔ１＜Ｔ２＜Ｔ３）にそれぞれ対応する特性を示しており、これらから理解されるように、「弱反転領域」では温度が高いほどドレイン電流Ｉｄａが大きくなり、逆に「強反転領域」では温度が高いほどドレイン電流Ｉｄａが小さくなる。つまり、「弱反転領域」ではドレイン電流Ｉｄａは正の温度特性を有し、「強反転領域」ではドレイン電流Ｉｄａは負の温度特性を有している。モニタ回路１０は、このようなドレイン電流Ｉｄａの対ゲート−ソース間電圧ＶＲａ特性の温度依存を補償し、温度によらずほぼ一定な対ゲート−ソース間電圧ＶＲａ特性が得られるようにするものである。
【００３２】
さて、図１に戻って半導体装置１を構成する各回路の説明を続ける。
【００３３】
モニタ回路１０は、ＮチャンネルＭＯＳトランジスタＭ０、オペアンプＡ１，コンパレータＡ２、定電流源１１を有し、トランジスタＭ０が所与の設計値の電流ＩＭａを流すのに要するゲート−ソース間電圧ＶＧＳをモニタする。なお、トランジスタＭ０は、本実施の形態においてしきい値の調整対象としているＮチャンネルＭＯＳトランジスタＴｒ５のレプリカトランジスタである。レプリカとは、不純物プロファイル、Ｗ／Ｌ比、ゲート絶縁膜の膜厚が等しく、かつ同一基板上あるいは同一不純物濃度の基板上に形成されていることをいう。
【００３４】
トランジスタＭ０のドレインは定電流源１１及びオペアンプＡ１の非反転入力端子に接続されており、定電流源１１から電流ＩＭａが供給されている。また、トランジスタＭ０のソースは接地され、ゲートはオペアンプＡ１の出力端子及びコンパレータＡ２の反転入力端子に接続される。オペアンプＡ１の反転入力端子には電圧ＶＸａが供給され、コンパレータＡ２の非反転入力端子には電圧ＶＹａが供給される。
【００３５】
電圧ＶＸａとしては、高位側書き込み電位ＶＡＲＹを用いる。以下、詳しく説明する。
【００３６】
まず、ゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合のモニタは、センスアンプＳＡの動作が完了した後にセンスアンプＳＡに流れるリーク電流のチップ間のバラツキを低減することを目的とするものである。このリーク電流の大きさはソース−ドレイン間電圧に大きく依存するため、トランジスタＭ０のソース−ドレイン間電圧をトランジスタＴｒ５のソース−ドレイン間電圧ＶＤＬａ（図２）に等しくする必要がある。
【００３７】
ここで、ゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合、トランジスタＴｒ５のソース−ドレイン間電圧ＶＤＬａは高位側書き込み電位ＶＡＲＹに等しくなっている。トランジスタＴｒ５がオフ状態である場合にはトランジスタＴｒ３がオン状態となり、図２から明らかなように、トランジスタＴｒ５のドレインが高位側駆動配線ＳＡＰに接続されるからである。したがって、電圧ＶＸａとして高位側書き込み電位ＶＡＲＹを用いることで、オペアンプＡ１の仮想短絡により、トランジスタＭ０のソース−ドレイン間電圧はトランジスタＴｒ５のソース−ドレイン間電圧ＶＤＬａに等しくなる。
【００３８】
一方、ゲート−ソース間電圧ＶＲａが「強反転領域」にある場合のモニタは、動作速度のチップ間のバラツキを低減することを目的とするものである。つまり、オン状態になる瞬間の最大電流を揃えることを目的としており、ドレイン電流がほぼ飽和している状態でのモニタとなるため、ドレイン電流はソース−ドレイン間電圧に依存しない。したがって、トランジスタＭ０のソース−ドレイン間電圧をトランジスタＴｒ５のソース−ドレイン間電圧ＶＤＬａに等しくする必要は必ずしもない。一方で、トランジスタＭ０のソース−ドレイン間電圧が０Ｖになってしまうと、最早ドレイン電流が流れなくなる。したがって、大電流のドレイン電流が流れている状態をモニタするために、上記のように、電圧ＶＸａを高位側書き込み電位ＶＡＲＹとしている。
【００３９】
なお、ゲート−ソース間電圧ＶＲａが「強反転領域」にある場合、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａは高位側書き込み電位ＶＡＲＹに等しくなっている。トランジスタＴｒ５がオン状態である場合にはトランジスタＴｒ４もオン状態となり、図２から明らかなように、トランジスタＴｒ５のゲートが高位側駆動配線ＳＡＰに接続されるからである。
【００４０】
電圧ＶＹａとしては、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａを用いるが、必ずしも電圧ＶＲａそのものを用いる必要はなく、具体的な電圧ＶＹａの値は、ゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合と「強反転領域」にある場合とで１つずつ決めておけばよい。
【００４１】
なお、モニタ回路１０は、ゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合と「強反転領域」にある場合との両方についてモニタを行うこととしてもよいし、一方だけについてモニタを行うこととしてもよい。両方についてモニタを行う場合には、上述した電圧ＶＹａの他、電流源１１の出力電流ＩＭａ（後述）についても切り替え可能にする必要がある。具体的には、ゲート−ソース間電圧ＶＲａに応じてこれらの値を切り替えるスイッチを設けておけばよい。あるいは、「弱反転領域」用の電圧ＶＹａ及び出力電流ＩＭａが予めセットされた第１のモニタ回路１０と、「強反転領域」用の電圧ＶＹａ及び出力電流ＩＭａが予めセットされた第２のモニタ回路１０とを予め用意しておき、ゲート−ソース間電圧ＶＲａに応じてこれらのモニタ回路１０とリミット回路３０との接続を切り替えるようにしてもよい。
【００４２】
図５は、定電流源１１の内部回路図である。同図に示すように、定電流源１１は、オペアンプ１２０，ＰチャンネルＭＯＳトランジスタ１２１，１２３、抵抗値ＲＦの抵抗１２２を有する。トランジスタ１２１のソースには電源電圧ＶＤＤＲが供給され、ドレインには抵抗１２２及びオペアンプ１２０の非反転入力端子が接続される。また、トランジスタ１２１と１２３のゲートには、オペアンプ１２０の出力端子が接続される。オペアンプ１２０の反転入力端子には電圧ＶＲＲが供給される。
【００４３】
このような構成により、抵抗ＲＦに流れる電流ＩＦは、ＩＦ＝ＶＲＲ／ＲＦで表わされることになる。したがって、この電流ＩＦは、電圧ＶＲＲ及び抵抗値ＲＦを調節することによって調節できる。トランジスタ１２１と１２３のサイズを等しくすれば、出力電流ＩＭａは電流ＩＦに等しくなる。
【００４４】
図６は、オペアンプＡ１の内部回路図である。図６に示すように、オペアンプＡ１は差動増幅回路１３０及び出力回路１３１からなり、これらが縦続接続された構成を有している。つまり、反転入力端子の入力ＶＩＮ−及び非反転入力端子の入力ＶＩＮ＋はまず差動増幅回路１３０に供給され、さらに差動増幅回路１３０の出力が出力回路１３１に供給される。そして、出力回路１３１の出力が出力端子の出力ＶＯＵＴとなる。
【００４５】
差動増幅回路１３０は、カレントミラー接続されたＮチャンネルＭＯＳトランジスタ１３２，１３３と、トランジスタ１３２，１３３にそれぞれ直列接続されたＰチャンネルＭＯＳトランジスタ１３４，１３５と、トランジスタ１３４，１３５のソースに接続されたＰチャンネルＭＯＳトランジスタ１３６とによって構成されている。トランジスタ１３２，１３３のソースは接地されている。また、トランジスタ１３６のソースには電源電圧ＶＤＤが供給され、ゲートには電圧ＶＧＰが供給される。トランジスタ１３４のゲートには反転入力端子の入力ＶＩＮ−が入力され、トランジスタ１３５のゲートには非反転入力端子の入力ＶＩＮ＋が入力される。差動増幅回路１３０の出力は、トランジスタ１３５とトランジスタ１３３の接続点から取り出される。
【００４６】
出力回路１３１は、差動増幅回路１３０の出力がゲートに供給されるＮチャンネルＭＯＳトランジスタ１３９と、トランジスタ１３９のドレインに接続されたＰチャンネルＭＯＳトランジスタ１４０と、トランジスタ１３９のゲート−ドレイン間に直列接続された位相補償用のキャパシタ１３８及び抵抗１３７とによって構成されている。トランジスタ１３９のソースは接地されている。トランジスタ１４０のソースには電源電圧ＶＤＤが供給され、ゲートには電圧ＶＧＰが供給される。出力回路１３１の出力はトランジスタ１３９のドレインから取り出され、オペアンプＡ１の出力ＶＯＵＴとなる。
【００４７】
なお、図６の例では、トランジスタ１３４，１３５をＰチャンネルＭＯＳトランジスタとした、いわゆるｐＭＯＳ入力型の差動増幅回路を用いているが、差動増幅回路１３０として、トランジスタ１３４，１３５をＮチャンネルＭＯＳトランジスタとした、いわゆるｎＭＯＳ入力型の差動増幅回路を用いることも可能である。差動増幅回路１３０としていずれを用いるかについては、ＶＩＮ＋の大きさに応じて決定すればよい。すなわち、ＶＤＤ／２＞ＶＩＮ＋＞ＶＳＳである場合には、差動増幅回路１３０としてｐＭＯＳ入力型のオペアンプを用いることが好ましい。一方、ＶＤＤ＞ＶＩＮ＋＞ＶＤＤ／２である場合には、差動増幅回路１３０としてｎＭＯＳ入力型のオペアンプを用いることが好ましい。
【００４８】
図７は、コンパレータＡ２の内部回路図である。図６に示すように、コンパレータＡ２は差動増幅回路１４１、増幅回路１４２、及び出力回路１４３からなり、これらが従属接続された構成を有している。つまり、反転入力端子の入力ＶＩＮ−及び非反転入力端子の入力ＶＩＮ＋はまず差動増幅回路１４１に供給され、さらに差動増幅回路１４１の出力が増幅回路１４２に供給される。増幅回路１４２の出力は出力回路１４３に供給され、出力回路１４３の出力が出力端子の出力ＶＯＵＴとなる。
【００４９】
差動増幅回路１４１は、それぞれカレントミラー接続されたＮチャンネルＭＯＳトランジスタ１４４，１４５、ＮチャンネルＭＯＳトランジスタ１４６，１４７、及びＰチャンネルＭＯＳトランジスタ１４８，１４９と、トランジスタ１４５，１４６にそれぞれ直列接続されたＰチャンネルＭＯＳトランジスタ１５０，１５１と、トランジスタ１５０，１５１のソースに接続されたＰチャンネルＭＯＳトランジスタ１５２とによって構成されている。トランジスタ１４４のドレインとトランジスタ１４８のドレイン、トランジスタ１４７のドレインとトランジスタ１４９のドレインはそれぞれ互いに接続され、トランジスタ１４４〜１４７のソースは接地される。また、トランジスタ１４８，１４９のソースには電源電圧ＶＤＤが供給される。トランジスタ１４８のソースにも電源電圧ＶＤＤが供給され、ゲートには電圧ＶＧＰが供給される。トランジスタ１５０のゲートには反転入力端子の入力ＶＩＮ−が入力され、トランジスタ１５１のゲートには非反転入力端子の入力ＶＩＮ＋が入力される。差動増幅回路１４１の出力は、トランジスタ１４７とトランジスタ１４９の接続点から取り出される。
【００５０】
増幅回路１４２は、差動増幅回路１４１の出力がゲートに供給されるＰチャンネルＭＯＳトランジスタ１５３と、トランジスタ１５３のドレインに接続されたＮチャンネルＭＯＳトランジスタ１５４とによって構成されている。トランジスタ１５３のソースには電源電圧ＶＤＤが供給される。トランジスタ１５４のソースは接地されており、ゲートには電圧ＶＧＮが供給される。増幅回路１４２の出力はトランジスタ１５３のドレインから取り出される。
【００５１】
出力回路１４３は、増幅回路１４２の出力がゲートに供給されるＮチャンネルＭＯＳトランジスタ１５５と、トランジスタ１５５のドレインに接続されたＰチャンネルＭＯＳトランジスタ１５６とによって構成されている。トランジスタ１５５のソースは接地されている。トランジスタ１５６のソースには電源電圧ＶＤＤが供給され、ゲートには電圧ＶＧＰが供給される。出力回路１４３の出力はトランジスタ１５６のドレインから取り出され、コンパレータＡ２の出力ＶＯＵＴとなる。
【００５２】
なお、図７の例では、トランジスタ１５０，１５１をＰチャンネルＭＯＳトランジスタとした、いわゆるｐＭＯＳ入力型の差動増幅回路を用いているが、差動増幅回路１４１として、トランジスタ１５０，１５１をＮチャンネルＭＯＳトランジスタとした、いわゆるｎＭＯＳ入力型の差動増幅回路を用いることも可能である。差動増幅回路１４１としていずれを用いるかについては、ＶＩＮ＋の大きさに応じて決定すればよい。すなわち、ＶＤＤ／２＞ＶＩＮ＋＞ＶＳＳである場合には、差動増幅回路１４１としてｐＭＯＳ入力型の差動増幅回路を用いることが好ましい。一方、ＶＤＤ＞ＶＩＮ＋＞ＶＤＤ／２である場合には、差動増幅回路１４１としてｎＭＯＳ入力型の差動増幅回路を用いることが好ましい。
【００５３】
図１に戻り、モニタ回路１０の動作について説明する。オペアンプＡ１の非反転入力端子には、トランジスタＭ０のソース−ドレイン間電圧ＶＳＤが入力される。したがって、オペアンプＡ１の仮想短絡により、トランジスタＭ０のソース−ドレイン間電圧ＶＳＤは、オペアンプＡ１の反転入力端子に入力されている電圧ＶＸａに等しくなる。
【００５４】
また、トランジスタＭ０のドレインには、定電流源１１から電流ＩＭａが供給されている。電流ＩＭａはトランジスタＴｒ５のドレイン電流Ｉｄａの設計値であり、定電流源１１の電圧ＶＲＲ及び抵抗値ＲＦ（図５）を調節することにより、予め定電流源１１が出力する電流ＩＦの値を電流ＩＭａとしておく。電流ＩＭａの具体的な値は、ゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合と「強反転領域」にある場合とで１つずつ決めておけばよい。
【００５５】
以上のように、トランジスタＭ０のソース−ドレイン間電圧ＶＳＤとドレイン電流とが与えられることから、トランジスタＭ０のゲート−ソース間電圧ＶＧＳが決まる。ただし、こうして決まる電圧ＶＧＳの値は、トランジスタＭ０の基板電圧ＶＢＢの値によって異なる。これは基板バイアス効果によるものである。つまり、ＮチャンネルＭＯＳトランジスタのしきい値電圧と基板電位との間には、基板電位が低いほどしきい値電圧が高くなるという関係があるため、基板電圧ＶＢＢが低いほど、電流ＩＭａに等しいドレイン電流を流すために必要なゲート−ソース間電圧ＶＧＳが大きくなるのである。
【００５６】
コンパレータＡ２の反転入力端子には電圧ＶＧＳが入力される。また、上述したように、コンパレータＡ２の非反転入力端子にはトランジスタＴｒ５のゲート−ソース間電圧ＶＲａが供給されている。したがって、コンパレータＡ２は、トランジスタＭ０のゲート−ソース間電圧ＶＧＳと、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａとを比較し、電圧ＶＧＳが電圧ＶＲａより低い場合にハイレベルを、そうでない場合にローレベルを出力することになる。
【００５７】
次に、負電圧ポンプ回路２０は、−ＶＤＤ程度の電圧を生成可能な回路であり、生成した電圧は基板電圧ＶＢＢとなる。負電圧ポンプ回路２０は、入力電圧ＶＢＢＳＷがハイレベルとなった場合に基板電圧ＶＢＢの生成を開始する。負電圧ポンプ回路２０が基板電圧ＶＢＢを生成しているとき、基板電圧ＶＢＢは徐々に低下し、最終的には所定の値となる。一方、入力電圧ＶＢＢＳＷがローレベルとなった場合には基板電圧ＶＢＢの生成を停止する。負電圧ポンプ回路２０が基板電圧ＶＢＢの生成を停止しているとき、ジャンクションリーク等の基板電流により基板電圧ＶＢＢは徐々に上昇し、最終的にはグランドレベルとなる。
【００５８】
リミッタ回路３０は、基板電圧ＶＢＢが所定値を超えたことに応答して、トランジスタＭ０のゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず負電圧ポンプ回路２０の動作を規定する回路であり、これによって、基板電圧ＶＢＢを適切な範囲内に維持することが可能になる。
【００５９】
図１に示すように、リミッタ回路３０は、コンパレータＡ３，Ａ４と、ＯＲ回路Ｉ１と、ＡＮＤ回路Ｉ２とを有する。コンパレータＡ３，Ａ４の各非反転入力端子には基板電圧ＶＢＢが入力される。一方、コンパレータＡ３の反転入力端子には基板電圧ＶＢＢの上限値である電圧ＶＲａ１が入力され、コンパレータＡ４の反転入力端子には基板電圧ＶＢＢの下限値である電圧ＶＲａ２が入力される。コンパレータＡ３，Ａ４の内部回路は図７に示したコンパレータＡ２の内部回路と同様であり、非反転入力端子の入力電圧が反転入力端子の入力電圧より高い場合にハイレベルを、そうでない場合にローレベルを出力する。
【００６０】
ＯＲ回路Ｉ１はコンパレータＡ２，Ａ３の各出力端子に接続されており、これらがともにローレベルである場合にローレベルを出力し、それ以外の場合にハイレベルを出力する。また、ＡＮＤ回路Ｉ２はＯＲ回路Ｉ１の出力端子とコンパレータＡ４の出力端子に接続されており、これらがともにハイレベルである場合にハイレベルを出力し、それ以外の場合にローレベルを出力する。ＡＮＤ回路Ｉ２の出力は、入力電圧ＶＢＢＳＷとして負電圧ポンプ回路２０に入力される。
【００６１】
表１は、コンパレータＡ２〜Ａ４、ＯＲ回路Ｉ１、ＡＮＤ回路Ｉ２の各出力と、基板電圧ＶＢＢの制御方向並びにトランジスタＴｒ５のしきい値電圧の変化方向との対応関係を示している。
【００６２】
【表１】
2010152995.tif 000003
【００６３】
表１から理解されるように、コンパレータＡ３の出力がハイレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ１より高い場合、コンパレータＡ２の出力によらず、入力電圧ＶＢＢＳＷはハイレベルになる（表１中の１番目と４番目のパターン。なお、灰色で網掛けした２番目と６番目のパターンは実際には実現しない。）。つまり、リミッタ回路３０は、基板電圧ＶＢＢが電圧ＶＲａ１より高い場合に、ゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず負電圧ポンプ回路２０を活性化させている。したがって、基板電圧ＶＢＢがそれ以上上がることはない。
【００６４】
また、コンパレータＡ４の出力がローレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ２より低い場合、コンパレータＡ２の出力によらず、入力電圧ＶＢＢＳＷはローレベルになる（表１中の４番目と８番目のパターン。）。つまり、リミッタ回路３０は、基板電圧ＶＢＢが電圧ＶＲａ２より低い場合に、ゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず負電圧ポンプ回路２０を非活性化させている。したがって、基板電圧ＶＢＢがそれ以上下がることはない。
【００６５】
一方、コンパレータＡ３の出力がローレベルであり、コンパレータＡ４の出力がハイレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ１と電圧ＶＲａ２の間にある場合、入力電圧ＶＢＢＳＷはコンパレータＡ２の出力に等しくなる（表１中の３番目と７番目のパターン。）。したがって、トランジスタＭ０のゲート−ソース間電圧ＶＧＳがトランジスタＴｒ５のゲート−ソース間電圧ＶＲａより低い場合（コンパレータＡ２の出力がハイレベルである場合）に、負電圧ポンプ回路２０は活性化され、トランジスタＴｒ５のしきい値電圧が上がり、ドレイン電流Ｉｄａは小さくなる。一方、電圧ＶＧＳが電圧ＶＲａより高い場合（コンパレータＡ２の出力がローレベルである場合）に、負電圧ポンプ回路２０は非活性化され、トランジスタＴｒ５のしきい値電圧が下がり、ドレイン電流Ｉｄａは大きくなる。
【００６６】
図８（ａ）は、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合に、モニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。同図に示すように、「弱反転領域」では、基板電圧ＶＢＢが電圧ＶＲａ１と電圧ＶＲａ２の間にある場合、温度が上がると基板電圧ＶＢＢは下がる。これは、図４に示したように、「弱反転領域」では温度が高いほどドレイン電流Ｉｄａが大きくなる（ドレイン電流Ｉｄａが正の温度特性を有する）ことに対応している。つまり、温度が高いほどドレイン電流Ｉｄａが大きくなるので、モニタ回路１０は、トランジスタＴｒ５のしきい値を上げて、つまり基板電圧ＶＢＢを下げて、ドレイン電流Ｉｄａを小さくしようとするのである。
【００６７】
また、図８（ｂ）は、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「強反転領域」にある場合に、モニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。同図に示すように、「強反転領域」では、基板電圧ＶＢＢが電圧ＶＲａ１と電圧ＶＲａ２の間にある場合、温度が上がると基板電圧ＶＢＢも上がる。これは、図４に示したように、「強反転領域」では温度が高いほどドレイン電流Ｉｄａが小さくなる（ドレイン電流Ｉｄａが負の温度特性を有する）ことに対応している。つまり、温度が高いほどドレイン電流Ｉｄａが小さくなるので、モニタ回路１０は、トランジスタＴｒ５のしきい値を下げて、つまり基板電圧ＶＢＢを上げて、ドレイン電流Ｉｄａを大きくしようとするのである。
【００６８】
一方、図８（ａ）（ｂ）に示すように、基板電圧ＶＢＢは電圧ＶＲａ１以上又は電圧ＶＲａ２以下となることはない。これはリミッタ回路３０の働きによるものであり、これによって基板電圧ＶＢＢを適切な範囲内に維持することが可能になっている。すなわち、トランジスタＴｒ５と同じＰＷＥＬＬ領域内にある他のトランジスタ（セルトランジスタＴｒ１など。図３を参照。）の特性が、モニタ回路１０の処理に起因して悪化してしまうことが防止されている。具体的には、セルトランジスタＴｒ１のリーク電流が大きくなりすぎてサブスレッショルドリークによりセルキャパシタＣ１の電荷が失われたり、逆にセルトランジスタＴｒ１内の拡散層対基板の境界部分で発生するジャンクションリークによりセルキャパシタＣ１の電荷が失われたりすることが防止される。
【００６９】
以上説明したように、半導体装置１によれば、トランジスタＴｒ５のしきい値を調整するために基板電圧ＶＢＢを制御しつつも、基板電圧ＶＢＢを適切な範囲内に維持することが可能になる。
【００７０】
ここで、第１の実施の形態には種々の変形例が考えられる。以下、第１の実施の形態の第１〜第４の変形例について説明していくが、各変形例の具体的な説明を始める前に、各変形例の概要を説明しておくことにする。
【００７１】
第１及び第２の変形例はそれぞれ、基板電圧ＶＢＢに上限値のみ及び下限値のみを設ける例である。セルトランジスタＴｒ１等の仕様によっては、必ずしも基板電圧ＶＢＢに上限値と下限値の両方を設けなくてもよい場合もある。第１及び第２の変形例はこのような場合に対応するものである。
【００７２】
第３及び第４の変形例は、トランジスタＴｒ５のしきい値調節の結果のバラツキを抑制する例である。すなわち、第１の実施の形態では、しきい値調節の対象であるトランジスタＴｒ５のチャネル幅Ｗとチャネル長Ｌは、通常周辺回路で用いるものよりかなり小さい。例えばＷ＝１ｕｍ、Ｌ＝０．１ｕｍ程度である。このように小さいと、しきい値調節の対象であるトランジスタＴｒ５とレプリカトランジスタＭ０との間の不純物打ち込み時の濃度の統計的揺らぎにより、しきい電圧のミスマッチが大きくなる。すなわち、基板電圧ＶＢＢのバラツキが大きくなり最適な値からずれてしまう確率が高くなる。第３及び第４の変形例では、このバラツキを抑制できるようにしている。
【００７３】
さて、第１の変形例から順に説明していく。まず、図９は、第１の変形例による半導体装置１の回路図である。本変形例ではリミッタ回路３０の内部構成が図１の回路図と異なっているので、以下リミッタ回路３０の相違点を中心に説明する。
【００７４】
図９に示すように、本変形例によるリミッタ回路３０は、コンパレータＡ３と、ＯＲ回路Ｉ１とを有し、コンパレータＡ４とＡＮＤ回路Ｉ２は有しない。ＯＲ回路Ｉ１の出力は、直接、入力電圧ＶＢＢＳＷとして負電圧ポンプ回路２０に入力される。
【００７５】
表２は、コンパレータＡ２及びＡ３、ＡＮＤ回路Ｉ２の各出力と、基板電圧ＶＢＢの制御方向並びにトランジスタＴｒ５のしきい値電圧の変化方向との対応関係を示している。
【００７６】
【表２】
2010152995.tif 000004
【００７７】
表３から理解されるように、コンパレータＡ３の出力がハイレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ１より高い場合、コンパレータＡ２の出力によらず、入力電圧ＶＢＢＳＷはハイレベルになる（表２中の１番目と３番目のパターン。）。つまり、リミッタ回路３０は、基板電圧ＶＢＢが電圧ＶＲａ１より高い場合に、ゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず負電圧ポンプ回路２０を活性化させている。したがって、基板電圧ＶＢＢがそれ以上上がることはない。
【００７８】
一方、コンパレータＡ３の出力がローレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ１以下である場合、入力電圧ＶＢＢＳＷはコンパレータＡ２の出力に等しくなる（表３中の２番目と４番目のパターン。）。したがって、トランジスタＭ０のゲート−ソース間電圧ＶＧＳがトランジスタＴｒ５のゲート−ソース間電圧ＶＲａより低い場合（コンパレータＡ２の出力がハイレベルである場合）に、負電圧ポンプ回路２０は活性化され、トランジスタＴｒ５のしきい値電圧が上がり、ドレイン電流Ｉｄａは小さくなる。一方、電圧ＶＧＳが電圧ＶＲａより高い場合（コンパレータＡ２の出力がローレベルである場合）に、負電圧ポンプ回路２０は非活性化され、トランジスタＴｒ５のしきい値電圧が下がり、ドレイン電流Ｉｄａは大きくなる。
【００７９】
図１０（ａ）は、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合に、本変形例によるモニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。同図に示すように、「弱反転領域」では、基板電圧ＶＢＢが電圧ＶＲａ１以下である場合、温度が上がると基板電圧ＶＢＢは下がる。
【００８０】
また、図１０（ｂ）は、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「強反転領域」にある場合に、本変形例によるモニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。同図に示すように、「強反転領域」では、基板電圧ＶＢＢが電圧ＶＲａ１以下である場合、温度が上がると基板電圧ＶＢＢも上がる。
【００８１】
一方、図１０（ａ）（ｂ）に示すように、基板電圧ＶＢＢは電圧ＶＲａ１以上となることはない。これは本変形例によるリミッタ回路３０の働きによるものであり、これによって基板電圧ＶＢＢを適切な範囲内に維持することが可能になっている。なお、基板電圧ＶＢＢの下限値は設けていないので、基板電圧ＶＢＢは負電圧ポンプ回路２０の性能限界まで下がり得る。
【００８２】
次に、図１１は、第２の変形例による半導体装置１の回路図である。本変形例ではリミッタ回路３０の内部構成が図１の回路図と異なっているので、以下リミッタ回路３０の相違点を中心に説明する。
【００８３】
図１１に示すように、本変形例によるリミッタ回路３０は、コンパレータＡ４と、ＡＮＤ回路Ｉ２とを有し、コンパレータＡ３とＯＲ回路Ｉ１は有しない。コンパレータＡ２の出力端子は、ＡＮＤ回路Ｉ２に接続されている。ＡＮＤ回路Ｉ２の出力は、入力電圧ＶＢＢＳＷとして負電圧ポンプ回路２０に入力される。
【００８４】
表３は、コンパレータＡ２及びＡ４、ＡＮＤ回路Ｉ２の各出力と、基板電圧ＶＢＢの制御方向並びにトランジスタＴｒ５のしきい値電圧の変化方向との対応関係を示している。
【００８５】
【表３】
2010152995.tif 000005
【００８６】
表３から理解されるように、コンパレータＡ４の出力がローレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ２より低い場合、コンパレータＡ２の出力によらず、入力電圧ＶＢＢＳＷはローレベルになる（表３中の２番目と４番目のパターン。）。つまり、リミッタ回路３０は、基板電圧ＶＢＢが電圧ＶＲａ２より低い場合に、ゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず負電圧ポンプ回路２０を非活性化させている。したがって、基板電圧ＶＢＢがそれ以上下がることはない。
【００８７】
一方、コンパレータＡ４の出力がハイレベルである場合、すなわち基板電圧ＶＢＢが電圧ＶＲａ２以上である場合、入力電圧ＶＢＢＳＷはコンパレータＡ２の出力に等しくなる（表３中の１番目と３番目のパターン。）。したがって、トランジスタＭ０のゲート−ソース間電圧ＶＧＳがトランジスタＴｒ５のゲート−ソース間電圧ＶＲａより低い場合（コンパレータＡ２の出力がハイレベルである場合）に、負電圧ポンプ回路２０は活性化され、トランジスタＴｒ５のしきい値電圧が上がり、ドレイン電流Ｉｄａは小さくなる。一方、電圧ＶＧＳが電圧ＶＲａより高い場合（コンパレータＡ２の出力がローレベルである場合）に、負電圧ポンプ回路２０は非活性化され、トランジスタＴｒ５のしきい値電圧が下がり、ドレイン電流Ｉｄａは大きくなる。
【００８８】
図１２（ａ）は、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合に、本変形例によるモニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。同図に示すように、「弱反転領域」では、基板電圧ＶＢＢが電圧ＶＲａ２以上である場合、温度が上がると基板電圧ＶＢＢは下がる。
【００８９】
また、図１２（ｂ）は、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「強反転領域」にある場合に、本変形例によるモニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。同図に示すように、「強反転領域」では、基板電圧ＶＢＢが電圧ＶＲａ２以上である場合、温度が上がると基板電圧ＶＢＢも上がる。
【００９０】
一方、図１２（ａ）（ｂ）に示すように、基板電圧ＶＢＢは電圧ＶＲａ２以下となることはない。これは本変形例によるリミッタ回路３０の働きによるものであり、これによって基板電圧ＶＢＢを適切な範囲内に維持することが可能になっている。なお、基板電圧ＶＢＢの上限値は設けていないので、基板電圧ＶＢＢはグランドレベルまで上がり得る。
【００９１】
次に、図１３は、第３の変形例による半導体装置１の回路図である。本変形例ではモニタ回路１０の内部構成が図１の回路図と異なっているので、以下モニタ回路１０の相違点を中心に説明する。なお、図１３ではリミッタ回路３０の内部構成の記載を省略しているが、図１と同様である。また、本変形例によるモニタ回路１０は、しきい値の調節対象であるトランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合に用いられるものである。
【００９２】
図１３に示すように、本変形例によるモニタ回路１０ではＮ１個（Ｎ１≧２）のトランジスタＭ０を用いる。なお、各トランジスタＭ０の大きさは図１のトランジスタＭ０と同じである。
【００９３】
各トランジスタＭ０は、定電流源１１と接地端との間に並列に設置されている。また、各トランジスタＭ０のドレインは、オペアンプＡ１の非反転入力端子と接続されている。したがって、オペアンプＡ１の仮想短絡により、各トランジスタＭ０のソース−ドレイン間電圧はいずれも、オペアンプＡ１の反転入力端子に供給されている電圧ＶＸａ、すなわちトランジスタＴｒ５のソース−ドレイン間電圧ＶＤＬａに等しくなる。
【００９４】
以上の構成により、各トランジスタのドレイン電流は等しくなる。各トランジスタＭ０をレプリカトランジスタとして機能させるためには、各トランジスタＭ０のドレインにトランジスタＴｒ５のドレイン電流Ｉｄａの設計値ＩＭａに等しい電流を供給する必要があるので、定電流源１１が供給する電流の値は、電流ＩＭａのＮ１倍の値ＩＭａ×Ｎ１とする必要がある。
【００９５】
各トランジスタＭ０のゲートは、オペアンプＡ１の出力端子及びコンパレータＡ２の反転入力端子に並列に接続されている。したがって、コンパレータＡ２の反転入力端子に入力される電圧は、多数のトランジスタＭ０のゲート−ソース間電圧ＶＧＳの平均値となる。したがって、個々のトランジスタＭ０のドレイン電流が比較的小さいことによって各トランジスタＭ０のゲート−ソース間電圧ＶＧＳの誤差が比較的大きいとしても、その誤差によってトランジスタＴｒ５のしきい値の調節結果にバラツキが出ることを抑制可能になる。
【００９６】
次に、図１４は、第４の変形例による半導体装置１の回路図である。本変形例でもモニタ回路１０の内部構成が図１の回路図と異なっているので、以下モニタ回路１０の相違点を中心に説明する。なお、図１４でもリミッタ回路３０の内部構成の記載を省略しているが、図１と同様である。また、本変形例によるモニタ回路１０は、しきい値の調節対象であるトランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「強反転領域」にある場合に用いられるものである。
【００９７】
図１４に示すように、本変形例によるモニタ回路１０ではＮ２個（Ｎ２≧２）のトランジスタＭ０を用いる。なお、各トランジスタＭ０の大きさは図１のトランジスタＭ０と同じである。
【００９８】
各トランジスタＭ０は、定電流源１１と接地端との間に直列に設置されている。これはＮ２個の並列接続にすると消費電流がＮ２倍になりチップ全体の消費電流が増加するためである。最も定電流源１１寄りにあるトランジスタＭ０のドレインは、オペアンプＡ１の非反転入力端子と接続されている。したがって、このドレインの電圧は、オペアンプＡ１の反転入力端子に供給されている電圧ＶＸａ、すなわち高位側書き込み電位ＶＡＲＹとなる。
【００９９】
各トランジスタＭ０のゲートは、オペアンプＡ１の出力端子及びコンパレータＡ２の反転入力端子に並列に接続されている。したがって、コンパレータＡ２の反転入力端子に入力される電圧は、多数のトランジスタＭ０のゲート−ソース間電圧ＶＧＳの平均値となる。したがって、各トランジスタＭ０のゲート−ソース間電圧ＶＧＳの誤差が比較的大きいとしても、その誤差によってトランジスタＴｒ５のしきい値の調節結果にバラツキが出ることを抑制可能になる。
【０１００】
以上、第１の実施の形態の変形例について説明してきたが、その他にも、種々の応用例や変形例が考えられる。応用例をひとつ挙げるならば、例えば上記実施の形態ではセンスアンプ内のＮチャンネルＭＯＳトランジスタＴｒ５のしきい値を調整する場合を例にとって説明したが、ＮチャンネルＭＯＳトランジスタＴｒ６のしきい値についても同様に調整可能であることは勿論である。トランジスタＴｒ５とトランジスタＴｒ６の大きさは同じであるので、上記第１の実施の形態で生成した基板電圧ＶＢＢをトランジスタＴｒ６の基板電圧としても使用することで、トランジスタＴｒ６のしきい値を適切に調整できる。
【０１０１】
また、上記実施の形態ではコンパレータＡ３，Ａ４を用いたが、これらに代えて図１５に示す回路Ａ５を用いることも可能である。回路Ａ５は、図１５に示すように、ＮチャンネルＭＯＳトランジスタ１５７〜１５９と、ＰチャンネルＭＯＳトランジスタ１６０〜１６２を有する。トランジスタ１５７及び１５９はともにダイオード接続されており、ソースには基板電圧ＶＢＢが供給される。また、トランジスタ１５７及び１５９のゲートには、それぞれ電圧ＶＲａ１'及びＶＲａ２'が供給される。なお、ＶＲａ１'＝ＶＲａ１＋ＶＲ'、ＶＲａ２'＝ＶＲａ２＋ＶＲ'である。電圧ＶＲ'は定電流源のバイアス電圧として用いているものである。また、トランジスタ１５７及び１５９のドレインはそれぞれ、トランジスタ１６０及び１６２のドレインと接続される。
【０１０２】
最後に、第１の実施の形態による半導体装置１で用いる各パラメータの具体的な数値例を挙げておくことにする。まず、トランジスタＴｒ５のＷ／Ｌ比は１．０μｍ／０．１μｍであり、電圧ＶＤＬａは１．０Ｖである。また、基板電圧ＶＢＢの上限値ＶＲａ１は−０．１Ｖとし、下限値ＶＲａ２は−０．７Ｖとすることが好適である。この場合、図１５に示した回路で用いる電圧ＶＲ'は０．７Ｖとすることが好適である。また、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「弱反転領域」にある場合、ＶＲａ＝１１０ｍＶ、ＩＭ＝１μＡとすることが好適である。一方、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａが「強反転領域」にある場合には、ＶＲａ＝１．０Ｖ、ＩＭ＝２４μＡとすることが好適である。また、第３の変形例で用いるトランジスタＭ０の個数Ｎ１は８とし、第４のの変形例で用いるトランジスタＭ０の個数Ｎ２は１６とすることが好適である。
【０１０３】
図１６は、本発明の好ましい第２の実施の形態による半導体装置１の回路図である。
【０１０４】
本実施の形態による半導体装置１は、図２に示したセンスアンプＳＡ内のＰチャンネルＭＯＳトランジスタＴｒ３のしきい値調整を行う点が第１の実施の形態による半導体装置１と異なっている。
【０１０５】
本実施の形態による半導体装置１は、負電圧ポンプ回路２０に代えて正電圧ポンプ回路４０を備える。正電圧ポンプ回路４０は、ＶＤＤの２倍以上の電圧を生成可能な昇圧回路であり、生成した電圧は基板電圧ＶＮＷとなる。正電圧ポンプ回路４０は、入力電圧ＶＮＷＳＷがハイレベルとなった場合に基板電圧ＶＮＷの生成を開始する。正電圧ポンプ回路４０が基板電圧ＶＮＷを生成しているとき、基板電圧ＶＮＷは徐々に上昇し、最終的には所定の値となる。一方、入力電圧ＶＮＷＳＷがローレベルとなった場合には基板電圧ＶＮＷの生成を停止する。正電圧ポンプ回路４０が基板電圧ＶＮＷの生成を停止しているとき、ジャンクションリークにより基板電圧ＶＮＷは徐々に下降し、回路構成により異なるが、最終的にはグランドレベル〜ＶＤＤ−Ｖｔｈの間のレベルとなる。ここでＶｔｈはＶＤＤにプルアップするために用いられているトランジスタのしきい電圧である。
【０１０６】
また、本実施の形態によるモニタ回路１０は、ＮチャンネルＭＯＳトランジスタＭ０に代えてＰチャンネルＭＯＳトランジスタＭ１を有する。トランジスタＭ１はＰチャンネルＭＯＳトランジスタＴｒ３のレプリカトランジスタである。モニタ回路１０は、トランジスタＭ１が所与の設計値の電流ＩＭｂを流すのに要するゲート−ソース間電圧ＶＧＳをモニタする。なお、定電流源１１から供給される電流ＩＭｂは、トランジスタＴｒ３のドレイン電流Ｉｄｂ（図２）の設計値である。
【０１０７】
オペアンプＡ１の非反転入力端子には電圧ＶＸｂが供給され、反転入力端子にはトランジスタＭ１のソース−ドレイン間電圧ＶＳＤが入力される。また、コンパレータＡ２の反転入力端子には、電圧ＶＸｂと電圧ＶＹｂとの差分電圧ＶＸｂ−ＶＹｂが入力され、非反転入力端子には、オペアンプＡ１の出力電圧すなわち電圧ＶＳＤとゲート−ソース間電圧ＶＧＳとの差分電圧ＶＳＤ−ＶＧＳが入力される。
【０１０８】
電圧ＶＸｂは、第１の実施の形態と同様、ゲート−ソース間電圧ＶＲｂが「強反転領域」にある場合にトランジスタＴｒ３のソース−ドレイン間電圧ＶＤＬｂとし、ゲート−ソース間電圧ＶＲｂが「弱反転領域」にある場合に高位側書き込み電位ＶＡＲＹとする。
【０１０９】
電圧ＶＹｂは、第１の実施の形態と同様、トランジスタＴｒ５のゲート−ソース間電圧ＶＲａであるが、具体的な電圧ＶＹｂの値は、ゲート−ソース間電圧ＶＲｂが「弱反転領域」にある場合と「強反転領域」にある場合とで１つずつ決めておけばよい。
【０１１０】
第１の実施の形態と同様に、トランジスタＭ１のソース−ドレイン間電圧ＶＳＤは、オペアンプＡ１の仮想短絡により電圧ＶＸｂに等しくなる。また、トランジスタＭ０のドレインに定電流源１１から電流ＩＭｂが供給されていることから、トランジスタＭ０のゲート−ソース間電圧ＶＧＳが決まる。ただし、この電圧ＶＧＳは、第１の実施の形態で説明したトランジスタＭ０のゲート−ソース間電圧ＶＧＳと同様に、基板電圧ＶＮＷの値によって異なる。
【０１１１】
コンパレータＡ２は、電圧ＶＳＤ−ＶＧＳと、電圧ＶＸｂ−ＶＹｂとを比較し、電圧ＶＳＤ−ＶＧＳが電圧ＶＸｂ−ＶＹｂより高い場合にハイレベルを、そうでない場合にローレベルを出力する。
【０１１２】
リミッタ回路３０は、基板電圧ＶＮＷが所定値を超えたことに応答して、トランジスタＭ１のゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず正電圧ポンプ回路４０の動作を規定する回路であり、これによって、基板電圧ＶＮＷを適切な範囲内に維持することが可能になる。
【０１１３】
リミッタ回路３０内のコンパレータＡ３，Ａ４の各非反転入力端子には、基板電圧ＶＮＷが入力される。一方、コンパレータＡ３の反転入力端子には基板電圧ＶＮＷの上限値である電圧ＶＲｂ２が入力され、コンパレータＡ４の反転入力端子には基板電圧ＶＮＷの下限値である電圧ＶＲｂ１が入力される。
【０１１４】
ＡＮＤ回路Ｉ２の出力は、入力電圧ＶＮＷＳＷとして正電圧ポンプ回路４０に入力される。
【０１１５】
表４は、コンパレータＡ２〜Ａ４、ＯＲ回路Ｉ１、ＡＮＤ回路Ｉ２の各出力と、基板電圧ＶＮＷの制御方向並びにトランジスタＴｒ３のしきい値電圧の変化方向との対応関係を示している。
【０１１６】
【表４】
2010152995.tif 000006
【０１１７】
表４から理解されるように、コンパレータＡ３の出力がハイレベルである場合、すなわち基板電圧ＶＮＷが電圧ＶＲｂ１より低い場合、コンパレータＡ２の出力によらず、入力電圧ＶＮＷＳＷはハイレベルになる（表４中の１番目と４番目のパターン。なお、灰色で網掛けした２番目と６番目のパターンは実際には実現しない。）。つまり、リミッタ回路３０は、基板電圧ＶＮＷが電圧ＶＲｂ１より低い場合に、ゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず正電圧ポンプ回路４０を活性化させている。したがって、基板電圧ＶＮＷがそれ以上下がることはない。
【０１１８】
また、コンパレータＡ４の出力がローレベルである場合、すなわち基板電圧ＶＮＷが電圧ＶＲｂ２より高い場合、コンパレータＡ２の出力によらず、入力電圧ＶＮＷＳＷはローレベルになる（表４中の４番目と８番目のパターン。）。つまり、リミッタ回路３０は、基板電圧ＶＮＷが電圧ＶＲｂ２より高い場合に、ゲート−ソース間電圧ＶＧＳのモニタ結果にかかわらず正電圧ポンプ回路４０を非活性化させている。したがって、基板電圧ＶＮＷがそれ以上上がることはない。
【０１１９】
一方、コンパレータＡ３の出力がローレベルであり、コンパレータＡ４の出力がハイレベルである場合、すなわち基板電圧ＶＮＷが電圧ＶＲｂ１と電圧ＶＲｂ２の間にある場合、入力電圧ＶＮＷＳＷはコンパレータＡ２の出力に等しくなる（表４中の３番目と７番目のパターン。）。したがって、トランジスタＭ０のゲート−ソース間電圧ＶＧＳがトランジスタＴｒ３のゲート−ソース間電圧ＶＲｂより低い場合（コンパレータＡ２の出力がハイレベルである場合）に、正電圧ポンプ回路４０は活性化され、トランジスタＴｒ３のしきい値電圧が上がり、ドレイン電流Ｉｄｂは小さくなる。一方、電圧ＶＧＳが電圧ＶＲｂより高い場合（コンパレータＡ２の出力がローレベルである場合）に、正電圧ポンプ回路４０は非活性化され、トランジスタＴｒ３のしきい値電圧が下がり、ドレイン電流Ｉｄｂは大きくなる。
【０１２０】
図１７（ａ）は、トランジスタＴｒ３のゲート−ソース間電圧ＶＲｂが「弱反転領域」にある場合に、モニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＮＷの温度変化を示すグラフである。同図に示すように、「弱反転領域」では、基板電圧ＶＮＷが電圧ＶＲｂ１と電圧ＶＲｂ２の間にある場合、温度が上がると基板電圧ＶＮＷは上がる。これは、「弱反転領域」では温度が高いほどドレイン電流Ｉｄａが大きくなる（ドレイン電流Ｉｄｂが正の温度特性を有する）ことに対応している。つまり、温度が高いほどドレイン電流Ｉｄｂが大きくなるので、モニタ回路１０は、トランジスタＴｒ３のしきい値を上げて、つまり基板電圧ＶＮＷを上げて、ドレイン電流Ｉｄｂを小さくしようとするのである。
【０１２１】
また、図１７（ｂ）は、トランジスタＴｒ３のゲート−ソース間電圧ＶＲｂが「強反転領域」にある場合に、モニタ回路１０及びリミッタ回路３０の処理によって実現される基板電圧ＶＮＷの温度変化を示すグラフである。同図に示すように、「強反転領域」では、基板電圧ＶＮＷが電圧ＶＲｂ１と電圧ＶＲｂ２の間にある場合、温度が上がると基板電圧ＶＮＷも上がる。これは、「強反転領域」では温度が高いほどドレイン電流Ｉｄｂが小さくなる（ドレイン電流Ｉｄｂが負の温度特性を有する）ことに対応している。つまり、温度が高いほどドレイン電流Ｉｄｂが小さくなるので、モニタ回路１０は、トランジスタＴｒ３のしきい値を下げて、つまり基板電圧ＶＮＷを下げて、ドレイン電流Ｉｄｂを大きくしようとするのである。
【０１２２】
一方、図１７（ａ）（ｂ）に示すように、基板電圧ＶＮＷは電圧ＶＲｂ１以下又は電圧ＶＲｂ２以上となることはない。これはリミッタ回路３０の働きによるものであり、これによって基板電圧ＶＮＷを適切な範囲内に維持することが可能になっている。すなわち、図３に示した領域ＮＷＥＬＬ内において、各ｐ＋拡散層との境界部分の耐圧や順バイアスを適切に保つことが可能になる。
【０１２３】
以上説明したように、半導体装置１によれば、トランジスタＴｒ３のしきい値を調整するために基板電圧ＶＮＷを制御しつつも、基板電圧ＶＮＷを適切な範囲内に維持することが可能になる。
【０１２４】
第２の実施の形態にも種々の変形例が考えられる。以下、第２の実施の形態の変形例を１つ説明する。この変形例は、トランジスタＴｒ３のしきい値調節の結果のバラツキを抑制する例である。すなわち、第１の実施の形態と同様、第２の実施の形態でも、しきい値調節の対象であるトランジスタＴｒ３のとトランジスタＭ１のチャネル幅Ｗとチャネル長Ｌのサイズが小さいのでしきい電圧のミスマッチが大きくなり、調節結果のバラツキの原因となる。本変形例では、このバラツキを抑制できるようにしている。
【０１２５】
図１８は、本変形例による半導体装置１の回路図である。本変形例ではモニタ回路１０の内部構成が図１６の回路図と異なっているので、以下モニタ回路１０の相違点を中心に説明する。なお、図１８ではリミッタ回路３０の内部構成の記載を省略しているが、図１６と同様である。また、本変形例によるモニタ回路１０は、しきい値の調節対象であるトランジスタＴｒ５のゲート−ソース間電圧ＶＲｂが「弱反転領域」にある場合に用いられるものである。
【０１２６】
図１８に示すように、本変形例によるモニタ回路１０ではＮ３個（Ｎ３≧２）のトランジスタＭ１を用いる。なお、各トランジスタＭ１の大きさは図１６のトランジスタＭ１と同じである。
【０１２７】
各トランジスタＭ１は、定電流源１１と接地端との間に並列に設置されている。また、各トランジスタＭ１のドレインは、オペアンプＡ１の非反転入力端子と接続されている。したがって、オペアンプＡ１の仮想短絡により、各トランジスタＭ１のソース−ドレイン間電圧はいずれも、オペアンプＡ１の反転入力端子に供給されている電圧ＶＸｂ、すなわちトランジスタＴｒ３のソース−ドレイン間電圧ＶＤＬｂに等しくなる。
【０１２８】
以上の構成により、各トランジスタのドレイン電流は等しくなる。各トランジスタＭ１をレプリカトランジスタとして機能させるためには、各トランジスタＭ１のドレインにトランジスタＴｒ３のドレイン電流Ｉｄｂの設計値ＩＭｂに等しい電流を供給する必要があるので、定電流源１１が供給する電流の値は、電流ＩＭｂのＮ３倍の値ＩＭｂ×Ｎ３とする必要がある。
【０１２９】
各トランジスタＭ１のゲートは、オペアンプＡ１の出力端子及びコンパレータＡ２の反転入力端子に並列に接続されている。したがって、コンパレータＡ２の非反転入力端子に入力される電圧は、多数のトランジスタＭ１の差分電圧ＶＳＤ−ＶＧＳの平均値となる。したがって、個々のトランジスタＭ１のドレイン電流が比較的小さいことによって各トランジスタＭ１の差分電圧ＶＳＤ−ＶＧＳの誤差が比較的大きいとしても、その誤差によってトランジスタＴｒ３のしきい値の調節結果にバラツキが出ることを抑制可能になる。
【０１３０】
最後に、第２の実施の形態による半導体装置１で用いる各パラメータの具体的な数値例を挙げておくことにする。まず、トランジスタＴｒ３のＷ／Ｌ比は１．０μｍ／０．１μｍであり、電圧ＶＤＬｂは１．０Ｖである。また、基板電圧ＶＮＷの下限値ＶＲｂ１はＶＤＬであり、上限値ＶＲｂ２はＶＤＬ＋１．５Ｖとすることが好適である。トランジスタＴｒ３のゲート−ソース間電圧ＶＲｂが「弱反転領域」にある場合、ＶＲｂ＝２００ｍＶであり、ＩＭ＝１μＡとすることが好適である。また、上記変形例で用いるトランジスタＭ１の個数Ｎ３は８とすることが好適である。
【０１３１】
なお、上限値ＶＲｂ２をＶＤＬ＋１．５Ｖとする場合、コンパレータＡ４にはＶＤＤより高い電圧が入力されることになる。したがって、ＶＤＬ＋１．５Ｖ以上の電源電圧が必要となる。
【０１３２】
以上、本発明の好ましい第１及び第２の実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【図面の簡単な説明】
【０１３３】
【図１】本発明の好ましい第１の実施の形態による半導体装置の回路図である。
【図２】本発明の好ましい実施の形態によるメモリセル及びセンスアンプの回路図を示す図である。
【図３】本発明の好ましい実施の形態によるメモリセル及びセンスアンプの断面の模式図である。
【図４】本発明の好ましい実施の形態によるＮチャンネルＭＯＳトランジスタのドレイン電流Ｉｄａの対ゲート−ソース間電圧ＶＲａ特性を示す図である。
【図５】本発明の好ましい実施の形態による定電流源の内部回路図である。
【図６】本発明の好ましい実施の形態によるオペアンプの内部回路図である。
【図７】本発明の好ましい実施の形態によるコンパレータの内部回路図である。
【図８】（ａ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「弱反転領域」にある場合に、本発明の好ましい第１の実施の形態によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。（ｂ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「強反転領域」にある場合に、本発明の好ましい第１の実施の形態によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。
【図９】本発明の好ましい第１の実施の形態の第１の変形例による半導体装置の回路図である。
【図１０】（ａ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「弱反転領域」にある場合に、本発明の好ましい第１の実施の形態の第１の変形例によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。（ｂ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「強反転領域」にある場合に、本発明の好ましい第１の実施の形態の第１の変形例によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。
【図１１】本発明の好ましい第１の実施の形態の第２の変形例による半導体装置の回路図である。
【図１２】（ａ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「弱反転領域」にある場合に、本発明の好ましい第１の実施の形態の第２の変形例によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。（ｂ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「強反転領域」にある場合に、本発明の好ましい第１の実施の形態の第２の変形例によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＢＢの温度変化を示すグラフである。
【図１３】本発明の好ましい第１の実施の形態の第３の変形例による半導体装置の回路図である。
【図１４】本発明の好ましい第１の実施の形態の第４の変形例による半導体装置の回路図である。
【図１５】本発明の好ましい第１の実施の形態によるコンパレータの代替回路の回路図である。
【図１６】本発明の好ましい第２の実施の形態による半導体装置の回路図である。
【図１７】（ａ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「弱反転領域」にある場合に、本発明の好ましい第２の実施の形態によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＮＷの温度変化を示すグラフである。（ｂ）は、しきい値調整対象のトランジスタのゲート−ソース間電圧が「強反転領域」にある場合に、本発明の好ましい第２の実施の形態によるモニタ回路及びリミッタ回路の処理によって実現される基板電圧ＶＮＷの温度変化を示すグラフである。
【図１８】本発明の好ましい第２の実施の形態の変形例による半導体装置の回路図である。
【符号の説明】
【０１３４】
Ａ１，１２０  オペアンプ
Ａ２〜Ａ４  コンパレータ
ＢＬ，／ＢＬ  ビット線
Ｃ１，Ｃ２  キャパシタ
Ｉ１    ＯＲ回路
Ｉ２    ＡＮＤ回路
ＩＭａ    ドレイン電流Ｉｄａの設計値
ＩＭｂ    ドレイン電流Ｉｄｂの設計値
Ｉｄａ    ＮチャンネルＭＯＳトランジスタＴｒ５のドレイン電流
Ｉｄｂ    ＰチャンネルＭＯＳトランジスタＴｒ３のドレイン電流
Ｍ０    ＮチャンネルＭＯＳトランジスタＴｒ５のレプリカトランジスタ
Ｍ１    ＰチャンネルＭＯＳトランジスタＴｒ３のレプリカトランジスタ
ＭＣ１，ＭＣ２  メモリセル
ＰＬ    プレート配線
Ｓ１    基板
ＳＡ    センスアンプ
ＳＡＮ  低位側駆動配線
ＳＡＰ  高位側駆動配線
Ｔｒ１，Ｔｒ２  セルトランジスタ
Ｔｒ３，Ｔｒ４，１２１，１２３，１３４〜１３６，１４０，１４８〜１４９，１５３，１５６，１６０〜１６２  ＰチャンネルＭＯＳトランジスタ
Ｔｒ５，Ｔｒ６，１３２，１３３，１３９，１４４〜１４７，１５４，１５５，１５７〜１５９  ＮチャンネルＭＯＳトランジスタ
ＶＢＢ  基板電圧
ＶＤＬａ  ＮチャンネルＭＯＳトランジスタＴｒ５のソース−ドレイン間電圧
ＶＤＬｂ  ＰチャンネルＭＯＳトランジスタＴｒ３のソース−ドレイン間電圧
ＶＲａ  ＮチャンネルＭＯＳトランジスタＴｒ５のゲート−ソース間電圧
ＶＲａ１  基板電圧ＶＢＢの上限値
ＶＲａ２  基板電圧ＶＢＢの下限値
ＶＲｂ  ＰチャンネルＭＯＳトランジスタＴｒ３のゲート−ソース間電圧
ＶＲｂ１  基板電圧ＶＮＷの下限値
ＶＲｂ２  基板電圧ＶＮＷの上限値
ＷＬ１，ＷＬ２  ワード線
１      半導体装置
１０    モニタ回路
１１    定電流源
２０    負電圧ポンプ回路
３０    リミッタ回路
４０    正電圧ポンプ回路
１０１〜１０４  ｎ＋拡散層
１０５〜１０８  ｐ＋拡散層
１１１，１１３，１１５  ゲート絶縁膜
１１２，１１４，１１６  ゲート電極
１２２，１３７  抵抗
１３０，１４１  差動増幅回路
１３１，１４３  出力回路
１３８  キャパシタ
１４２  増幅回路
【図１】
2010152995.tif 000007
【図２】
2010152995.tif 000008
【図３】
2010152995.tif 000009
【図４】
2010152995.tif 000010
【図５】
2010152995.tif 000011
【図６】
2010152995.tif 000012
【図７】
2010152995.tif 000013
【図８】
2010152995.tif 000014
【図９】
2010152995.tif 000015
【図１０】
2010152995.tif 000016
【図１１】
2010152995.tif 000017
【図１２】
2010152995.tif 000018
【図１３】
2010152995.tif 000019
【図１４】
2010152995.tif 000020
【図１５】
2010152995.tif 000021
【図１６】
2010152995.tif 000022
【図１７】
2010152995.tif 000023
【図１８】
2010152995.tif 000024