(57)【要約】【課題】本発明は、安定して画像データを送信でき、且つ消費電力を低減できる固体撮像装置及び差動インタフェースを提供することを目的とする。【解決手段】本発明の１つの実施形態は、撮影した画像をアナログ信号として出力するイメージセンサ部１と、イメージセンサ部１の列方向に対して複数設けられ、アナログ信号をデジタル信号に変換するＡＤ変換部２と、イメージセンサ部１及びＡＤ変換部２を制御する駆動回路部３，４と、ＡＤ変換部２で変換したデジタル信号を差動出力信号として外部装置へ伝送する複数の差動インタフェース部５とを備える固体撮像装置である。そして、本発明の１つの実施形態は、差動インタフェース部５が、複数の動作モードに応じて差動インタフェース部に流す定電流値を切り換える電流値切り換え部６と、動作モードが変化しても、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持部８とを備えている。【選択図】図１
2010011432.tif 000002
【特許請求の範囲】
【請求項１】
撮影した画像をアナログ信号として出力するイメージセンサ部と、
前記イメージセンサ部の列方向に対して複数設けられ、前記アナログ信号をデジタル信号に変換するＡＤ変換部と、
前記イメージセンサ部及び前記ＡＤ変換部を制御する駆動回路部と、
前記ＡＤ変換部で変換した前記デジタル信号を差動出力信号として外部装置へ伝送する複数の差動インタフェース部とを備える固体撮像装置であって、
前記差動インタフェース部は、複数の動作モードに応じて前記差動インタフェース部に流す定電流値を切り換える電流値切り換え部と、
前記動作モードが変化しても、前記差動出力信号のオフセット電圧を一定に保つオフセット電圧保持部とを備えることを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置であって、
前記オフセット電圧保持部は、前記動作モード毎に前記オフセット電圧を一定にできる電圧をゲートに印加した複数のＮＭＯＳを備え、
前記複数のＮＭＯＳを前記動作モードに応じて切り換えることを特徴とする固体撮像装置。
【請求項３】
請求項１に記載の固体撮像装置であって、
前記オフセット電圧保持部は、前記動作モード毎に前記オフセット電圧を一定にできる抵抗素子を備え、
前記抵抗素子を前記動作モードに応じて切り換えることを特徴とする固体撮像装置。
【請求項４】
請求項３に記載の固体撮像装置であって、
前記オフセット電圧保持部の前記抵抗素子は、前記動作モードのそれぞれに対して複数個設けられ、
それぞれの前記動作モードにおける前記オフセット電圧を調整するために、複数の前記抵抗素子が切り換えられることを特徴とする固体撮像装置。
【請求項５】
請求項１乃至請求項４のいずれか１つに記載の固体撮像装置であって、
前記差動インタフェース部は、前記デジタル信号を転送する前記差動インタフェース部と、クロックを転送する前記差動インタフェース部とを有し、前記クロックを転送する前記差動インタフェース部は、前記デジタル信号を転送する前記差動インタフェース部に比べて流す前記定電流値が大きいことを特徴とする固体撮像装置。
【請求項６】
請求項１乃至請求項５のいずれか１つに記載の固体撮像装置であって、
前記差動インタフェース部は、前記差動出力信号を伝送する伝送線の中間電位をモニタリングして、伝送の可否を判断する伝送監視部をさらに備え、
前記電流値切り換え部は、前記定電流値を遮断する前記動作モードを備えることを特徴とする固体撮像装置。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載の固体撮像装置であって、
前記差動インタフェース部を所定の基準に基づきグルーピングし、各グループに含まれる前記差動インタフェース部のそれぞれにアナログバッファを介して調整されたバイアス電圧が供給されることを特徴とする固体撮像装置。
【請求項８】
請求項１乃至請求項７のいずれか１つに記載の固体撮像装置であって、
少なくとも前記差動インタフェース部の一部を、前記固体撮像装置の隣接する入出力領域の間に配置することを特徴とする固体撮像装置。
【請求項９】
撮影した画像をアナログ信号として出力するイメージセンサ部と、
前記イメージセンサ部の列方向に対して複数設けられ、前記アナログ信号をデジタル信号に変換するＡＤ変換部と、
前記イメージセンサ部及び前記ＡＤ変換部を制御する駆動回路部と、
前記ＡＤ変換部で変換した前記デジタル信号を差動出力信号として外部装置へ伝送する複数の差動インタフェース部とを備える固体撮像装置であって、
前記複数の差動インタフェース部を所定の基準に基づきグルーピングし、各グループに含まれる前記複数の差動インタフェース部のそれぞれにアナログバッファを介して調整されたバイアス電圧が供給されることを特徴とする固体撮像装置。
【請求項１０】
撮影した画像をアナログ信号として出力するイメージセンサ部と、
前記イメージセンサ部の列方向に対して複数設けられ、前記アナログ信号をデジタル信号に変換するＡＤ変換部と、
前記イメージセンサ部及び前記ＡＤ変換部を制御する駆動回路部と、
前記ＡＤ変換部で変換した前記デジタル信号を差動出力信号として外部装置へ伝送する複数の差動インタフェース部とを備える固体撮像装置であって、
少なくとも前記複数の差動インタフェース部の一部を、前記固体撮像装置の隣接する入出力領域の間に配置することを特徴とする固体撮像装置。
【請求項１１】
デジタル信号を差動出力信号として外部装置へ伝送する差動インタフェースであって、
複数の動作モードに応じて前記差動インタフェース部に流す定電流値を切り換える電流値切り換え部と、
前記動作モードが変化しても、前記差動出力信号のオフセット電圧を一定に保つオフセット電圧保持部とを備えることを特徴とする差動インタフェース。
【請求項１２】
デジタル信号を差動出力信号として外部装置へ伝送する差動インタフェース部を備える固体撮像装置であって、
前記差動出力信号を前記外部装置に対して伝送するためのパッドを含む複数の入出力領域を有し、
前記差動インタフェース部は、前記複数の入出力領域の内、隣り合う第１と第２の入出力領域の間に配置される固体撮像装置。
【請求項１３】
請求項１２に記載の固体撮像装置において、
前記第１の入出力領域、前記差動インタフェース部および第２の入出力領域は第１の方向に沿って順に配置され、
前記第１の入出力領域に含まれる第１のパッドと前記第２の入出力領域に含まれる第２のパッドとのパッド配置間隔は、前記第１の入出力領域の前記第１の方向の幅と前記第２の入出力領域の前記第１の幅の和よりも大きいことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び差動インタフェースに係る発明である。
【背景技術】
【０００２】
従来、カメラといえばフィルム型が主流であったが、近年、デジタル技術の進展に伴いデジタル型のカメラ（以下、単にデジタルカメラという）が主流となっている。そして、このデジタルカメラは、画質の向上が著しく、最新型ではフィルムカメラを凌ぐ性能になってきている。また、デジタルカメラに使用される固体撮像装置には、主にＣＣＤ（Charge Coupled Devices）方式のイメージセンサとＣＭＯＳ（Complementary Metal Oxide Semiconductor）方式のイメージセンサ（以下、単にＣＭＯＳイメージセンサという）とがある。
【０００３】
このうち、デジタルカメラの高機能化の観点から、ＣＭＯＳイメージセンサに注目が集まっており、特に、大量の画像データを高速出力できるデジタル出力型のＣＭＯＳイメージセンサの研究開発が盛んに行われている。大量の画像データを高速出力できるイメージセンサをデジタルカメラに用いることができれば、動画撮影が可能となるだけでなく、画像処理と組み合わせた様々な応用が可能となる。例えば、テニスラケットにボールが当たる瞬間や、運動会でゴールする子供の顔写真のアップを、その方向にデジタルカメラを向けておくだけで、自動的にシャッタチャンスを判定して撮影を行うことも可能となる。
【０００４】
デジタル出力型のＣＭＯＳイメージセンサは、撮影した大量の画像データを高速に画像処理の回路ブロックへ転送する必要があるため、イメージセンサのコラムに対して列状に配置されたＡＤＣと、高フレームレートに対応して、高速に画素データを出力できるＬＶＤＳ（Low Voltage Differential Signaling）のような小振幅の差動インタフェースとを採用している。デジタル出力型のＣＭＯＳイメージセンサの具体的な構成については、特許文献１，特許文献２及び非特許文献１に記載されている。
【０００５】
また、非特許文献２に説明されているように、デジタル出力型のＣＭＯＳイメージセンサに採用されるＬＶＤＳインタフェースは、数百Ｍｂｐｓ以上のデータ転送を、低消費電力、低ＥＭＩ（Electro-Magnetic Interference：電磁妨害ノイズ）等の低いノイズ発生、高いノイズ除去性能、信頼性の高いデータ伝送で実現できる。
【０００６】
【特許文献１】特開２０００−３３３０８１号公報
【特許文献２】特開２００５−８６２２４号公報
【非特許文献１】S. Yoshihara, et al, "A 1/8-inch 6.4M pixel. 60 Frames/s ＣＭＯＳ image Sensor with Seamless Mode Change," IEEE JSSCC 41（12）, 2006
【非特許文献２】ナショナルセミコンダクターコーポレーション、"ＬＶＤＳオーナーズ・マニュアル（第３版）  第１章  ＬＶＤＳ入門"、[online]、２００４年１２月、インターネット<URL:http://www.national.com/JPN/appinfo/lvds/files/lvds_ch1.pdf>
【発明の開示】
【発明が解決しようとする課題】
【０００７】
デジタルカメラでは、常に画素データを高速出力する動作モードが要求される訳ではなく、シャッタを押す前のライブビューモード等の場合、低フレームレートで低速の画像データ出力で良い。しかし、特許文献１等に開示されているデジタル出力型のＣＭＯＳイメージセンサでは、採用されているＬＶＤＳが一定の出力電流を差動ペアの伝送線に流すため、画素データを低速出力する動作モードで動作できず、消費電力を低減できない問題があった。
【０００８】
また、従来の固体撮像装置では、動作モードを変更して、差動出力信号のオフセット信号が変化した場合、レシーバが安定して画像データを受信できるように送信することができない問題もあった。
【０００９】
そこで、本発明は、安定して画像データを送信でき、且つ消費電力を低減できる固体撮像装置及び差動インタフェースを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の１つの実施形態は、撮影した画像をアナログ信号として出力するイメージセンサ部と、イメージセンサ部の列方向に対して複数設けられ、アナログ信号をデジタル信号に変換するＡＤ変換部と、イメージセンサ部及びＡＤ変換部を制御する駆動回路部と、ＡＤ変換部で変換したデジタル信号を差動出力信号として外部装置へ伝送する複数の差動インタフェース部とを備える固体撮像装置である。そして、本発明の１つの実施形態は、差動インタフェース部が、複数の動作モードに応じて差動インタフェース部に流す定電流値を切り換える電流値切り換え部と、動作モードが変化しても、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持部とを備えている。
【発明の効果】
【００１１】
本発明の１つの実施形態に記載の固体撮像装置は、差動インタフェース部が、複数の動作モードに応じて差動インタフェース部に流す定電流値を切り換える電流値切り換え部と、動作モードが変化しても、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持部とを備えているので、安定して画像データを送信でき、且つ消費電力を低減できる固体撮像装置である。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１に、本実施の形態に係る固体撮像装置のブロック図である。図１に示す固体撮像装置は、画素エリア１と、カラムＡＤＣ２と、垂直走査駆動回路３と、水平走査駆動回路４と、ＬＶＤＳインタフェース５とを備えている。画素エリア１は、例えば基本画素２８７万画素（１９６８×１４６０）が、１層ポリシリコン、３層メタルで構成されたＣＭＯＳイメージセンサである。そして、カラムＡＤＣ２は、画素エリア１のＣＭＯＳイメージセンサから出力される撮影情報であるアナログ信号を画像処理情報であるデジタル信号に変換する回路で、ＣＭＯＳイメージセンサの列毎に設けられ並列処理が可能である。
【００１３】
垂直走査駆動回路３及び水平走査駆動回路４は、画素エリア１及びカラムＡＤＣ２を制御するための回路である。ＬＶＤＳインタフェース５は、カラムＡＤＣ２で変換したデジタル信号を外部にある画像処理の回路ブロック（図示せず）に転送する。このＬＶＤＳインタフェース５は、例えば、カラムＡＤＣ２の出力するデジタルデータの各ビットに対応して複数設けられており、固体撮像装置の高速データ出力を可能にしている。また、ＬＶＤＳインタフェース５は、差動インタフェースであり、数百Ｍｂｐｓ以上のデータ転送を、低消費電力、低ＥＭＩ等で実現できる。
【００１４】
次に、本実施の形態に係るＬＶＤＳインタフェース５について詳しく説明する。まず、図２に本実施の形態に係るＬＶＤＳインタフェース５の回路図を示す。図５に示すＬＶＤＳインタフェース５は、定電流ｉ１，ｉ２（ｉ１＞ｉ２）を切り換える電流値切り換え回路６と、デジタル信号を差動出力信号として外部装置である画像処理の回路ブロックへ伝送する転送回路７と、動作モードが変化しても、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持回路８とを備えている。
【００１５】
図２に示す電流値切り換え回路６は、定電流ｉ１の電流源６１と、定電流ｉ２の電流源６２と、／ＭＯＤＥ１信号に基づき定電流ｉ１の流れを制御する制御素子（例えばスイッチＰＭＯＳ）６３と、／ＭＯＤＥ２信号に基づき定電流ｉ２の流れを制御する制御素子（例えばスイッチＰＭＯＳ）６４とを備えている。ここで、定電流ｉ１は、高速にデータを転送する高速動作モード時に流す電流で、定電流ｉ２は、消費電力を抑えるために低速でデータを転送する低速動作モード時に流す電流である。電流値切り換え回路６の動作は、高速動作モード時、／ＭＯＤＥ１信号が"Ｌ"レベルにアサートされ制御素子６３が開いて、定電流ｉ１を転送回路７に流す。一方、低速動作モード時は、／ＭＯＤＥ２信号が"Ｌ"レベルにアサートされ制御素子６４が開いて、定電流ｉ２を転送回路７に流す。
【００１６】
転送回路７は、カラムＡＤＣ２で変換したデジタル信号である入力信号ＩＮがゲートに入力される能動素子７１，７２と、入力信号ＩＮを反転させた反転入力信号ＩＮＢがゲートに入力される能動素子７３，７４とを備えている。そして、転送回路７は、入力信号ＩＮ及び反転入力信号ＩＮＢを差動出力信号として、外部装置である画像処理の回路ブロックに設けられてレシーバ９に転送する。なお、本実施の形態に係るＬＶＤＳインタフェース５は電源電圧がＶｄｄ１で、レシーバ９の電源電圧はＶｄｄ２としている。
【００１７】
転送回路７から転送される差動出力信号についてさらに詳しく説明する。レシーバ９近傍にある抵抗１０（例えば１００Ω）の上から下向きに電流Ｉｏｕｔが流れる場合の電圧構成を図３（ａ）に、抵抗１０の下から上向きに電流Ｉｏｕｔが流れる場合の電圧構成を図３（ｂ）にそれぞれ示す。図３（ａ）では、ＧＮＤから上側の配線までの電圧がＶＯＨ、ＧＮＤから下側の配線までの電圧がＶＯＬ、両電圧差のＶＯＤである。また、ＧＮＤからＶＯＨとＶＯＬの中心までの電圧がＶＯＳである。図３（ｂ）では、ＧＮＤから上側の配線までの電圧がＶＯＬ、ＧＮＤから下側の配線までの電圧がＶＯＨとなる以外は図３（ａ）と同じである。図３（ａ）及び図３（ｂ）に示した電圧構成となる差動出力信号波形を図３（ｃ）に示す。図３（ｃ）では、ＶＯＤが差動出力信号の振幅、ＶＯＳが差動出力信号のオフセット電圧である。
【００１８】
本実施の形態に係るＬＶＤＳインタフェース５は、上述したように高速動作モード時と、低速動作モード時とを切り換える構成であるが、動作モードの切り換えに伴ってＶＯＳ（オフセット電圧）が大きく変動することは、レシーバ９側にとって望ましくない。そこで、本実施の形態に係るＬＶＤＳインタフェース５は、動作モードが変化しても、差動出力信号のオフセット電圧を一定に保つオフセット電圧保持回路８を備えている。
【００１９】
オフセット電圧保持回路８は、ＮＭＯＳ８１のゲート端子にバイアス電圧ＢｉａｓＮ１を印加することで、転送回路７に定電流ｉ１が流れる場合のＶＯＳ（オフセット電圧）をレシーバ９にとって最適となるレベルに設定する。一方、オフセット電圧保持回路８は、ＮＭＯＳ８２のゲート端子にバイアス電圧ＢｉａｓＮ２を印加することで、転送回路７に定電流ｉ２が流れる場合のＶＯＳ（オフセット電圧）をレシーバ９にとって最適となるレベルに設定する。つまり、オフセット電圧保持回路８は、高速動作モード時と、低速動作モード時とを切り換えても、ＶＯＳ（オフセット電圧）が大きく変動しないように一定に保っている。
【００２０】
なお、オフセット電圧保持回路８は、ＭＯＤＥ１信号により制御される制御素子８３とＭＯＤＥ２信号により制御される制御素子８４とを備え、ＶＯＳ（オフセット電圧）のレベル設定を行うバイアス電圧ＢｉａｓＮ１とバイアス電圧ＢｉａｓＮ２とを切り換えている。また、バイアス電圧ＢｉａｓＮ１及びバイアス電圧ＢｉａｓＮ２は、チューニング可能なバイアス電圧であり、それぞれの動作モードにおいてＶＯＳ（オフセット電圧）がレシーバ９にとって最適なレベルとなる電圧に設定する。
【００２１】
高速動作モード時のオフセット電圧保持回路８の動作は、ＭＯＤＥ１信号が"Ｈ"レベルにアサートし、ＮＭＯＳ８１を転送回路７（特にレシーバ９に接続される差動伝送線）に接続して、バイアス電圧ＢｉａｓＮ１に基づきＶＯＳ（オフセット電圧）を設定する。一方、低速動作モード時のオフセット電圧保持回路８の動作は、ＭＯＤＥ２信号が"Ｈ"レベルにアサートし、ＮＭＯＳ８２を転送回路７（特にレシーバ９に接続される差動伝送線）に接続して、バイアス電圧ＢｉａｓＮ２に基づきＶＯＳ（オフセット電圧）を設定する。従って、本実施の形態に係るＬＶＤＳインタフェース５は、高速動作モード時及び低速動作モード時にＶＯＳをほぼ一定のレベルに設定することができる。
【００２２】
（変形例）
図４に、本実施の形態の変形例に係るＬＶＤＳインタフェース５の回路図を示す。図４に示すＬＶＤＳインタフェース５は、基本的に図２に示すＬＶＤＳインタフェース５と同じであるが、オフセット電圧保持回路８の構成が異なる。そのため、図４に示すＬＶＤＳインタフェース５では、図２に示すＬＶＤＳインタフェースとは同じ要素については同じ符号を付して詳細な説明は省略する。
【００２３】
図４に示すオフセット電圧保持回路８は、ゲートにバイアス電圧ＢｉａｓＮ１を印加するＮＭＯＳ８１の代わりにプログラム可能な可変抵抗素子８５を設け、転送回路７に定電流ｉ１が流れる場合のＶＯＳ（オフセット電圧）をレシーバ９にとって最適となるレベルに設定する。同様に、図４に示すオフセット電圧保持回路８は、ゲートにバイアス電圧ＢｉａｓＮ２を印加するＮＭＯＳ８２の代わりにプログラム可能な可変抵抗素子８６を設け、転送回路７に定電流ｉ２が流れる場合のＶＯＳ（オフセット電圧）をレシーバ９にとって最適となるレベルに設定する。
【００２４】
これにより、本実施の形態の変形例に係るＬＶＤＳインタフェース５は、高速動作モード時及び低速動作モード時にＶＯＳをほぼ一定のレベルに設定することができる。
【００２５】
なお、図２及び図４に示すＬＶＤＳインタフェース５の回路構成は一例であり、本発明に係るＬＶＤＳインタフェース５にこれに限定されず、同様の機能を有する回路構成であっても良い。
【００２６】
（実施の形態２）
図１に示す固体撮像装置のように、ＣＭＯＳイメージセンサからの信号を変換するカラムＡＤＣ２に接続されるＬＶＤＳインタフェース５は複数存在する、多チャンネルの構成になる。これは、カラムＡＤＣ２から出力されるデジタル信号（画素信号）の諧調が増大化していることに伴い、デジタル信号がより多ビット化していることに対応するためである。
【００２７】
しかし、図１に示すように複数のＬＶＤＳインタフェース５を配置する場合、配置する領域が大きくなるため、個々のＬＶＤＳインタフェース５の出力電流がバラツキも大きくなる傾向があった。
【００２８】
そこで、本実施の形態に係る固体撮像装置は、図５に示すように複数のチャンネルのＬＶＤＳインタフェース５をグルーピングし、グループ毎にＬＶＤＳインタフェース５に供給するバイアス電圧を調整している。なお、グルーピングする基準は、隣接するＬＶＤＳインタフェース５をｍチャンネル単位で行うなどの基準がある。
【００２９】
具体的に説明すると、各ＬＶＤＳインタフェース５に対して設けたアナログバッファ１２をグループ単位でチューニングして、バイアス電圧発生回路１１から供給されるバイアス電圧を調整してＬＶＤＳインタフェース５に供給する。なお、アナログバッファ１２には、グループ単位でチューニングコードが供給され、当該チューニングコードに基づいて、バイアス電圧発生回路１１から供給されるバイアス電圧を調整する。また、バイアス電圧は、電圧信号でも、電流信号をアナログバッファで変換した電圧信号でも良い。
【００３０】
本実施の形態に係る固体撮像装置では、図５に示すように、グループ単位でバイアス電圧を調整することで、個々のＬＶＤＳインタフェース５の出力電流がバラツキを抑えることができる。なお、本実施の形態に係る固体撮像装置の構成は、図５に示すＬＶＤＳインタフェース５以外、図１に示す構成と同じである。
【００３１】
本実施の形態に係る固体撮像装置では、外部装置に信号を転送するインタフェースをＬＶＤＳインタフェース５として説明したが、本発明はこれに限られずバイアス電圧によって制御される差動インタフェースであれば良い。
【００３２】
具体的に説明すると、図５に示すＬＶＤＳインタフェース５の代わりに図６に示すＴＭＤＳ（Transition Minimized Differential Signaling）インタフェース５１を用いても良い。図６に示すＴＭＤＳインタフェース５１は、バイアス電圧により定電流源５１０を制御する差動インタフェースである。同様に、図５に示すＬＶＤＳインタフェース５の代わりに図７に示すＣＭＬ（Current Mode Logic）インタフェース５２を用いても良い。図７に示すＣＭＬインタフェース５２は、バイアス電圧により定電流源５２０を制御する差動インタフェースである。
【００３３】
（実施の形態３）
図８に、本実施の形態に係るＬＶＤＳインタフェース５の回路図を示す。図８に示すＬＶＤＳインタフェース５は、基本的に図２に示すＬＶＤＳインタフェース５と同じであるが、電流値切り換え回路６及び転送回路７の構成が異なる。そのため、図８に示すＬＶＤＳインタフェース５では、図２に示すＬＶＤＳインタフェースとは同じ要素については同じ符号を付して詳細な説明は省略する。なお、本実施の形態に係る固体撮像装置の構成は、図８に示すＬＶＤＳインタフェース５以外、図１に示す構成と同じである。
【００３４】
図８に示す電流値切り換え回路６は、定電流ｉ１の電流源６１と、定電流ｉ２の電流源６２とを切り換えるための制御素子６３，６４のゲートに、ＯＲ回路６５，６６を設け、／ＭＯＤＥ１信号，／ＭＯＤＥ２信号，ＰｏｗｅｒＣｕｔ信号を入力する構成にしている。つまり、図８に示す電流値切り換え回路６では、電源を切るための動作モードが追加され、ＰｏｗｅｒＣｕｔ信号が入力されることで、制御素子６３，６４が電流源６１及び電流源６２を転送回路７から遮断する構成となっている。
【００３５】
また、図８に示す転送回路７は、レシーバ９に接続される差動伝送線の中間電位Ｐを、高抵抗素子７５を介して引き出し、コンパレータ７６に入力し、所定の基準電圧ＶＲＥＦと比較してＲＥＡＤＹ信号を出力する伝送監視部を備えている。
【００３６】
このため、図８に示すＬＶＤＳインタフェース５は、より消費電力を抑えたスタンバイモードを実現できる。つまり、図８に示すＬＶＤＳインタフェース５は、ＰｏｗｅｒＣｕｔ信号をアサートすると、制御素子６３，６４により２つの電流源６１，６２からの電流パスが完全遮断され、レシーバ９に接続される差動伝送線から能動素子７２，７３及びオフセット電圧保持回路８を介してＧＮＤに抜ける電流パスによって、差動伝送線の電圧レベルが０Ｖに固定される。
【００３７】
一方、図８に示すＬＶＤＳインタフェース５は、スタンバイモードから復帰すると、／ＭＯＤＥ１信号又は／ＭＯＤＥ２信号が"Ｌ"レベルにアサートされ、また、ＭＯＤＥ１信号又はＭＯＤＥ２信号が"Ｈ"レベルにアサートされる。そして、図８に示すＬＶＤＳインタフェース５は、差動伝送線に電流が流れ出すが、スタンバイモードから復帰した直後は差動伝送線の電位が所定のレベルに至っていないため、ＬＶＤＳ動作ができない。そこで、図８に示すＬＶＤＳインタフェース５では、差動伝送線の中間電位Ｐを、高抵抗素子７５を介して引き出し、コンパレータ７６でモニターして、所定の基準電圧ＶＲＥＦに達するとＲＥＡＤＹ信号をアサートすることでＬＶＤＳ動作可能な状態なったことをシステム側に知らせる。
【００３８】
以上のように、本実施の形態に係る固体撮像装置では、ＬＶＤＳインタフェース５にＰｏｗｅｒＣｕｔ信号を入力可能とし、且つ差動伝送線の中間電位Ｐをモニターすることで、より消費電力を抑えたスタンバイモードを設けることができる。
【００３９】
（実施の形態４）
図９（ａ）に示すようにＬＶＤＳインタフェース５が半導体チップ上に形成される場合、レシーバと接続するためのパッドやＥＤＳ等のＩ／Ｏ領域（入出力領域）１５が必要となる。そして、ＬＶＤＳインタフェース５やＩ／Ｏ領域１５などを半導体チップ上にレイアウトする場合、ＳｏＣ（System On a Chip）であれば隣接するＩ／Ｏ領域１５間が狭いため図９（ｂ）に示すようなレイアウトにする必要があった。
【００４０】
しかし、本実施の形態に係る固体撮像装置のように一眼デジタルカメラ等に使われるフルサイズのＣＭＯＳイメージセンサでは、チップサイズが大きい割には、パッド数がそれほど多くない。そのため、本実施の形態に係る固体撮像装置は、ＳｏＣに比べて、パッド配置間隔を大きく取れる場合が多く、隣接するＩ／Ｏ領域１５間が広くなる。
【００４１】
従って、本実施の形態に係る固体撮像装置は、図９（ｃ）（ｄ）に示すようなレイアウトトポロジを用いて、隣接するＩ／Ｏ領域１５間の領域を利用してＬＶＤＳインタフェース５を配置することで、ＬＶＤＳインタフェース５を含めたＩ／Ｏ領域１５の高さを抑えることができる。
【００４２】
具体的に説明すると、図９（ｃ）では、パッド配置間隔を大きく取れることを利用して、Ｉ／Ｏ領域１５を図９（ｂ）と比べ横方向に配置している。そのため、図９（ｂ）ではＩ／Ｏ領域１５の高さがＨ１であったものが、図９（ｃ）ではＩ／Ｏ領域１５の高さがＷ１／２（＜Ｈ１）となる。また、パッド配置間隔がＨ１の２倍以上確保できるので、隣接するＩ／Ｏ領域１５間の領域も利用してＬＶＤＳインタフェース５を配置して、図９（ｃ）のＬＶＤＳインタフェース５の高さをＷ１／２以下にすることができる。図９（ｂ）では、ＬＶＤＳインタフェース５を含めたＩ／Ｏ領域１５の高さがＨ１＋Ｈ２であったが、図９（ｃ）ではＷ１（＜Ｈ１＋Ｈ２）以下にすることができる。
【００４３】
また、図９（ｄ）では、パッド配置間隔を大きく取れることを利用して、隣接するＩ／Ｏ領域１５間の領域にＬＶＤＳインタフェース５を配置している。つまり、パッド配置間隔がＷ１の２倍以上確保できるので、隣接するＩ／Ｏ領域１５間の領域にＬＶＤＳインタフェース５を配置して、図９（ｄ）のＬＶＤＳインタフェース５を含めたＩ／Ｏ領域１５の高さをＨ１にすることができる。
【００４４】
なお、本実施の形態に係る固体撮像装置は、図９（ｃ）（ｄ）に示すＬＶＤＳインタフェース５とＩ／Ｏ領域１５以外に、図１に示す構成も同じ半導体チップ上に形成される。また、本実施の形態に係る固体撮像装置では、外部装置に信号を転送するインタフェースをＬＶＤＳインタフェース５として説明したが、本発明はこれに限られずバイアス電圧によって制御される差動インタフェースであれば良い。具体的には、実施の形態２で説明したＴＭＤＳインタフェースやＣＭＬインタフェース等がある。
【００４５】
（実施の形態５）
図１０（ａ）（ｂ）は、本実施の形態に係るＬＶＤＳインタフェース５の回路図を示す。図１０（ｂ）に示すＬＶＤＳインタフェース５は、基本的に図４に示すＬＶＤＳインタフェース５と同じであるが、オフセット電圧保持回路８の構成が異なる。そのため、図１０（ｂ）に示すＬＶＤＳインタフェース５では、図４に示すＬＶＤＳインタフェースとは同じ要素については同じ符号を付して詳細な説明は省略する。なお、本実施の形態に係る固体撮像装置の構成は、図１０（ａ）（ｂ）に示すＬＶＤＳインタフェース５以外、図１に示す構成と同じである。
【００４６】
また、本実施の形態に係るＬＶＤＳインタフェース５では、図４に示すオフセット電圧保持回路８とは異なり、図１０（ｂ）のように各動作モードに対して複数の抵抗素子を選択することが可能となっている。そのため、図１０（ａ）に示すような、動作モード信号（ＭＯＤＥ１信号，ＭＯＤＥ２信号）とチューニングコード（Ｐ０，Ｐ１，Ｐ２）とを組み合わせて（ＭＯＤＥ１＿０，ＭＯＤＥ１＿１，ＭＯＤＥ１＿２）信号、及び（ＭＯＤＥ２＿０，ＭＯＤＥ２＿１，ＭＯＤＥ２＿２）信号を生成する回路構成（ＡＮＤ回路）を、図１０（ｂ）に示すオフセット電圧保持回路８の前段に備えている。
【００４７】
そして、図１０（ａ）に示す回路構成から出力された信号に基づき、オフセット電圧保持回路８の構成する抵抗素子を切り換えて差動出力信号のオフセット電圧を一定に保つ。
【００４８】
図１０（ｂ）に示すオフセット電圧保持回路８は、ＮＭＯＳ８３０のゲート端子にＭＯＤＥ１＿１が入力されることで、抵抗値Ｒ１の抵抗素子８５０が選択され、転送回路７に定電流ｉ１が流れる場合のレシーバ９のＶＯＳ（オフセット電圧）を最適なレベルに設定する。しかし、抵抗値Ｒ１の抵抗素子８５０では、レシーバ９にとって最適なＶＯＳレベルとならないとき、チューニングコードＰ０に対応するＭＯＤＥ１＿０をＮＭＯＳ８３０のゲート端子に入力することで、抵抗値Ｒ１−ΔＲの抵抗素子８５１を選択し、抵抗値Ｒ１の抵抗素子８５０を選択した場合に比べ、ＶＯＳレベルをΔＲ*ｉ１だけ下げることができる。逆に、チューニングコードＰ２に対応するＭＯＤＥ１＿２をＮＭＯＳ８３０のゲート端子に入力することで、抵抗値Ｒ１＋ΔＲの抵抗素子８５２を選択し、抵抗値Ｒ１の抵抗素子８５０を選択した場合に比べ、ＶＯＳレベルをΔＲ*ｉ１だけ上げることができる。なお、ＶＯＳレベルの変化量ΔＲ*ｉ１は、オフセット電圧保持回路８の抵抗値ΔＲを変化させたときの転送回路７に定電流ｉ１が流れるレシーバ９のＶＯＳ（オフセット電圧）の変化量である。
【００４９】
一方、図１０（ｂ）に示すオフセット電圧保持回路８は、ＮＭＯＳ８４０のゲート端子にＭＯＤＥ２＿１が入力されることで、抵抗値Ｒ２の抵抗素子８６０が選択され、転送回路７に定電流ｉ２が流れる場合のレシーバ９のＶＯＳ（オフセット電圧）を最適なレベルに設定する。しかし、抵抗値Ｒ２の抵抗素子８６０では、レシーバ９にとって最適なＶＯＳレベルとならないとき、チューニングコードＰ０に対応するＭＯＤＥ２＿０をＮＭＯＳ８４０のゲート端子に入力することで、抵抗値Ｒ２−ΔＲ’の抵抗素子８６１を選択し、抵抗値Ｒ２の抵抗素子８６０を選択した場合に比べ、ＶＯＳレベルをΔＲ*ｉ２だけ下げることができる。逆に、チューニングコードＰ２に対応するＭＯＤＥ２＿２をＮＭＯＳ８４０のゲート端子に入力することで、抵抗値Ｒ２＋ΔＲ’の抵抗素子８６２を選択し、抵抗値Ｒ２の抵抗素子８６０を選択した場合に比べ、ＶＯＳレベルをΔＲ*ｉ２だけ上げることができる。なお、ＶＯＳレベルの変化量ΔＲ*ｉ２は、オフセット電圧保持回路８の抵抗値ΔＲ’を変化させたときの転送回路７に定電流ｉ２が流れるレシーバ９のＶＯＳ（オフセット電圧）の変化量である。
【００５０】
以上のように、本実施の形態に係るオフセット電圧保持回路８では、高速動作モードと低速動作モード時とを切り換えても、ＶＯＳ（オフセット電圧）が大きく変動しないように一定に保つだけではなく、チューニングコード（Ｐ０，Ｐ１，Ｐ２）の設定によって、ＶＯＳレベルを意図的に上下にシフトすることができる。なお、チューニングコード（Ｐ０，Ｐ１，Ｐ２）を変化させても転送回路７に流れる定電流ｉ２は変わらないので、ＶＯＳレベルをシフトしてもＶＯＤは変わらず、出力信号の品質が変化しない。特に、ＰＶＴ（Process, Voltage, Temperature）の変動によってＶＯＳレベルがシフトし、レシーバ側の許容範囲を外れた場合でも、本実施の形態に係るＬＶＤＳインタフェース５は、このチューニングコードに利用することでＶＯＳレベルをレシーバ側の許容範囲に抑えることが可能となり、データ転送の信頼性が向上する。
【００５１】
なお、図１０（ａ）（ｂ）に係るＬＶＤＳインタフェース５では、３段階チューニングの構成について説明しているが、本発明はこれに限られず、２段階又は４段階以上のチューニングの構成であっても良い。
【００５２】
（実施の形態６）
図１に示すカラムＡＤＣ２で変換したデジタル信号をＬＶＤＳインタフェース５が、外部にある画像処理の回路ブロックに転送する。転送するデジタル信号は、ｍビットのパラレルデータであるが、ＬＶＤＳインタフェース５で転送するために、図１１（ａ）に示すシリアライザ５１でｍ to １のシリアル信号に変換する。その後、変換されたシリアル信号は、プリドライバ５２を経てＬＶＤＳインタフェース５に供給され、図１２に示すレシーバ側のＬＶＤＳインタフェース５に転送される。レシーバ側のＬＶＤＳインタフェース５で受信したシリアル信号は、１to ｍのデシリアライザ５４でｍビットのパラレルデータに変換される。図１１（ａ）及び図１２では、転送側及びレシーバ側のＬＶＤＳインタフェース５のセットがｎ＋１個（０番目のチャンネルＣＨ０〜ｎ番目のチャンネルＣＨｎ）図示されている。
【００５３】
各チャンネルに設けられたシリアライザ５１では、低速クロックＣＬＫでｍビットのパラレルデータ（ＤＩＮ＿ＣＨ０［ｍ−１：０］〜ＤＩＮ＿ＣＨｎ［ｍ−１：０］）をラッチし、ｍ逓倍の高速クロックＣＬＫ×ｍに同期させて、変換後のシリアルデータを順次、ＬＶＤＳインタフェース５に転送する。レシーバ側のＬＶＤＳインタフェース５では、転送されてきたシリアルデータをチャンネル毎に受信し、デシリアラーザ５４に送る。
【００５４】
図１１（ａ）に示すように転送側のＬＶＤＳインタフェース５には、パラレルデータ（ＤＩＮ＿ＣＨ０［ｍ−１：０］〜ＤＩＮ＿ＣＨｎ［ｍ−１：０］）を転送する各チャンネル以外に、高速クロックであるＬＶＤＳクロックをレシーバ側に転送するインタフェース５０を備えている。インタフェース５０には、シリアライザ５１に対応するダミーバッファ５３とプリドライバ５２を経たｍ逓倍の高速クロックＣＬＫ×ｍが入力される。インタフェース５０は、入力された高速クロックＣＬＫ×ｍをＬＶＤＳクロックとしてレシーバ側のインタフェース５０に転送し、当該インタフェース５０は、各チャンネルのデシリアラーザ５４にＬＶＤＳクロックを供給する。ＬＶＤＳクロックを供給されたデシリアラーザ５４は、当該ＬＶＤＳクロックに基づき、転送されてきたシリアルデータをｍビットのパラレルデータ（ＤＩＮ＿ＣＨ０［ｍ−１：０］〜ＤＩＮ＿ＣＨｎ［ｍ−１：０］）に変換する。
【００５５】
このようなデータ転送系において、各チャンネルの差動データ出力及びＬＶＤＳクロックのタイミングチャートは図１３のようになる。図１３に示すタイミングチャートから分かるように、ＬＶＤＳクロックの転送速度は、差動データ出力の転送速度に比べて２倍の速さが要求される。
【００５６】
一般的に、差動インタフェースのＶＯＤは、転送速度が高速化されるにつれて、次第に小さくなる傾向を有している。そこで、本実施の形態に係る差動インタフェースでは、データを転送するＬＶＤＳインタフェース５に比べて、ＬＶＤＳクロックを転送するインタフェース５０に流す定電流を高く設定することで、ＶＯＤの低下を押さえている。
【００５７】
具体的には、図１１（ｂ）に示すように、ＬＶＤＳクロックを転送するインタフェース５０の電流値切り換え回路６は、定電流ｉ１の電流源６１に代えて定電流ｉ１’（＞ｉ１）の電流源６６と、定電流ｉ２の電流源６２に代えて定電流ｉ２’の電流源６７とを備えている。そのため、ＬＶＤＳクロックを転送するインタフェース５０の転送回路７０には、ＬＶＤＳインタフェース５の転送回路７に比べて高い定電流が供給される。なお、図１１（ｂ）に示すインタフェース５０では、図２に示すＬＶＤＳインタフェース５とは同じ要素については同じ符号を付して詳細な説明は省略する。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１に係る固体撮像装置のブロック図である。
【図２】本発明の実施の形態１に係るＬＶＤＳインタフェースの回路図である。
【図３】本発明の実施の形態１に係るＬＶＤＳインタフェースの動作を説明するための図である。
【図４】本発明の実施の形態１の変形例に係るＬＶＤＳインタフェースの回路図である。
【図５】本発明の実施の形態２に係るＬＶＤＳインタフェースの回路図である。
【図６】本発明の実施の形態２に係る別の差動インタフェースの回路図である。
【図７】本発明の実施の形態２に係る別の差動インタフェースの回路図である。
【図８】本発明の実施の形態３に係るＬＶＤＳインタフェースの回路図である。
【図９】本発明の実施の形態４に係るＬＶＤＳインタフェースとＩ／Ｏ領域とのレイアウトを説明するための図である。
【図１０】本発明の実施の形態５に係るＬＶＤＳインタフェースの回路図である。
【図１１】本発明の実施の形態６に係るＬＶＤＳインタフェースの回路図である。
【図１２】本発明の実施の形態６に係るレシーバ側のＬＶＤＳインタフェースの回路図である。
【図１３】本発明の実施の形態６に係るＬＶＤＳインタフェースが差動データ及びクロックを転送するタイミングを説明するための図である。
【符号の説明】
【００５９】
１  画素エリア、２  カラムＡＤＣ、３  垂直走査駆動回路、４  水平走査駆動回路、５  ＬＶＤＳインタフェース、６  電流値切り換え回路、７  転送回路、８  オフセット電圧保持回路、９  レシーバ、１０  抵抗、１１  バイアス電圧発生回路、１２  アナログバッファ、１５  Ｉ／Ｏ領域。
【図１】
2010011432.tif 000003
【図２】
2010011432.tif 000004
【図３】
2010011432.tif 000005
【図４】
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【図５】
2010011432.tif 000007
【図６】
2010011432.tif 000008
【図７】
2010011432.tif 000009
【図８】
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【図９】
2010011432.tif 000011
【図１０】
2010011432.tif 000012
【図１１】
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【図１２】
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【図１３】
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