(57)【要約】【課題】外部テスト端子を用いてメモリマクロのアクセスタイムを正確に測定する。【解決手段】メモリマクロ１１では、端子（ノード）ＴＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、端子（ノード）ＴＮ２を介してテストアドレス信号Ｓｔａｄｄが入力されたとき、メモリマクロのチップイネーブルアクセスタイムの測定が開始される。ラッチ回路２８は、テストチップイネーブル信号Ｓｔｃｅ／のローレベルからハイレベルへの遷移でセンスアンプ２７から出力されるデータをラッチしてラッチデータ信号を出力する。テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させ、ラッチデータ信号が期待値データ信号から誤ったデータ信号へ遷移する直前の期間を測定することにより、チップイネーブルアクセスタイムが求められる。【選択図】図２
2010152985.tif 000002
【特許請求の範囲】
【請求項１】
テスト信号とテストアドレス信号が入力され、前記テスト信号がディセーブル状態のときに固定した値を出力し、前記テスト信号がイネーブル状態のときに前記テストアドレス信号を選択してアドレス出力信号として出力するアドレス固定回路と、
前記アドレス固定回路から出力される前記アドレス出力信号が入力され、この信号の遷移を検出してアドレス遷移検出信号を生成するアドレス遷移検出回路と、
前記アドレス固定回路から出力される前記アドレス出力信号が入力され、前記アドレス固定回路から出力されるテストアドレス信号と前記アドレス遷移検出信号に基づいて読み出し動作を開始し、読み出されたデータを増幅するセンスアンプを有するメモリ部と、
前記センスアンプから出力される信号と前記テスト信号が入力され、前記テスト信号のエッジで前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力するラッチ回路と
を具備し、前記テスト信号、前記テストアドレス信号、及び前記ラッチデータ信号を用いて前記メモリのアクセスタイムが測定されることを特徴とする半導体集積回路。
【請求項２】
テスト信号とテストアドレス信号が入力され、前記テスト信号がディセーブル状態のときに固定した値を出力し、前記テスト信号がイネーブル状態のときに前記テストアドレス信号を選択してアドレス出力信号として出力するアドレス固定回路と、
前記アドレス固定回路から出力される前記アドレス出力信号が入力され、この信号の遷移を検出してアドレス遷移検出信号を生成するアドレス遷移検出回路と、
前記アドレス固定回路から出力される前記アドレス出力信号が入力され、前記アドレス固定回路から出力されるテストアドレス信号と前記アドレス遷移検出信号に基づいて読み出し動作を開始し、読み出されたデータを増幅するセンスアンプとを有するメモリ部と、
前記メモリ部を含むシステム出力をラッチするシステムラッチ信号と前記テスト信号が入力され、テストモード選択信号に基づいて前記システムラッチ信号或いは前記テスト信号を選択出力するスイッチと、
前記メモリのアクセスタイムをテストするテストモードのとき、前記センスアンプから出力される信号と前記スイッチから選択出力される前記テスト信号が入力され、前記テスト信号のエッジで前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力し、前記システムの動作のとき、前記センスアンプから出力される信号と前記スイッチから選択出力される前記システムラッチ信号が入力され、前記システムラッチ信号により前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力するラッチ回路と、
を具備し、前記テスト信号、前記テストアドレス信号、及び前記ラッチデータ信号を用いて前記メモリのアクセスタイムが測定されることを特徴とする半導体集積回路。
【請求項３】
前記テスト信号のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させて、この期間において前記センスアンプから出力されるデータがアクセスタイム観測手段において期待値データとして保持されうる最小期間を前記メモリのアクセスタイムとすることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記テスト信号はチップイネーブル信号であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記ラッチデータ信号が前記ラッチ回路から出力された後、前記チップイネーブル信号のローレベルからハイレベルへの遷移で前記センスアンプがスタインバイモードに設定されることを特徴とする請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static  Random  Access  Memory）、ＤＲＡＭ（Dynamic  Random  Access  Memory）、或いはフラッシュメモリ等の半導体メモリを内蔵するシステムＬＳＩやＳｏＣ（System  on  a  Chip）などの混載集積回路では、通常、論理回路部とメモリ部を分割してテストが実行される。メモリのテストの場合、外部端子にメモリのアドレスやデータなどの信号を割り付けてメモリのテストが一般的に行われる（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるメモリのテストを混載集積回路に適用した場合、外部入力テスト端子からの遅れ時間がメモリマクロのアドレスやチップイネーブルなどの入力ピンにつき、またメモリの出力データピンからの遅れ時間が外部出力テスト端子につく。この遅れ時間は、挿入された入力テスト回路や出力テスト回路の遅延時間に起因するものであり、論理回路部でのアドレスやデータのパスとは異なり大きな遅延時間となる。このため、外部ピンからのテストの場合、挿入される遅延時間の影響により、本来のメモリマクロのアクセスタイムが正確に測定できないという問題点がある。また、プロセッサなどが搭載される論理回路チップと半導体メモリチップが積層形成されるＳｉＰ（System  in  Package）におけるメモリマクロのアクセスタイムの測定の場合でも、同様に本来のメモリマクロのアクセスタイムが正確に測定できないという問題点がある。
【特許文献１】特開２００４−７１０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、外部テスト端子を用いてメモリマクロのアクセスタイムを正確に測定することができる半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路は、テスト信号とテストアドレス信号が入力され、前記テスト信号がディセーブル状態のときに固定した値を出力し、前記テスト信号がイネーブル状態のときに前記テストアドレス信号を選択してアドレス出力信号として出力するアドレス固定回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、この信号の遷移を検出してアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、前記アドレス固定回路から出力されるテストアドレス信号と前記アドレス遷移検出信号に基づいて読み出し動作を開始し、読み出されたデータを増幅するセンスアンプを有するメモリ部と、前記センスアンプから出力される信号と前記テスト信号が入力され、前記テスト信号のエッジで前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力するラッチ回路とを具備し、前記テスト信号、前記テストアドレス信号、及び前記ラッチデータ信号を用いて前記メモリのアクセスタイムが測定されることを特徴とする。
【０００６】
更に、本発明の他態様の半導体集積回路は、テスト信号とテストアドレス信号が入力され、前記テスト信号がディセーブル状態のときに固定した値を出力し、前記テスト信号がイネーブル状態のときに前記テストアドレス信号を選択してアドレス出力信号として出力するアドレス固定回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、この信号の遷移を検出してアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、前記アドレス固定回路から出力されるテストアドレス信号と前記アドレス遷移検出信号に基づいて読み出し動作を開始し、読み出されたデータを増幅するセンスアンプとを有するメモリ部と、前記メモリ部を含むシステム出力をラッチするシステムラッチ信号と前記テスト信号が入力され、テストモード選択信号に基づいて前記システムラッチ信号或いは前記テスト信号を選択出力するスイッチと、前記メモリのアクセスタイムをテストするテストモードのとき、前記センスアンプから出力される信号と前記スイッチから選択出力される前記テスト信号が入力され、前記テスト信号のエッジで前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力し、前記システムの動作のとき、前記センスアンプから出力される信号と前記スイッチから選択出力される前記システムラッチ信号が入力され、前記システムラッチ信号により前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力するラッチ回路と、
を具備し、前記テスト信号、前記テストアドレス信号、及び前記ラッチデータ信号を用いて前記メモリのアクセスタイムが測定されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部テスト端子を用いてメモリマクロのアクセスタイムを正確に測定することができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示すブロック図、図２はメモリマクロを示すブロック図である。本実施例では、テストチップイネーブル信号、テストアドレス信号、及びテスト出力信号を用いてメモリのアクセスタイムを測定している。
【００１０】
図１に示すように、半導体集積回路７０には、ＣＰＵ１、メモリ２、入力インターフェース３、出力インターフェース４、プロセッサ５、バス６、入力バッファＢＵＩＮ１、入力バッファＢＵＩＮ２、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔａｄｄ、テスト端子Ｐｔｃｅ／、及びテスト端子Ｐｔｏｕｔが設けられる。半導体集積回路７０はＳｏＣ（System  on  a  Chip）である。
【００１１】
ＣＰＵ（Central  Processing  Unit）１は、バス６に対してバスマスタ接続され、半導体集積回路７０全体を統括制御するバスマスタデバイスである。バス６は、アドレスバス、データバス、制御バス、入力バス、出力バスなど複数のバスを内蔵する。
【００１２】
プロセッサ５には、バス６に対してスレーブ接続され、ＣＰＵ１の指示に基づいて論理演算処理を行い、バス６を介して論理演算処理の結果を出力する。
【００１３】
テスト端子Ｐｔｃｅ／は、半導体集積回路７０の外部からテストチップイネーブル信号Ｓｔｃｅ／を入力する。テスト端子Ｐｔａｄｄは、半導体集積回路７０の外部からテストアドレス信号Ｓｔａｄｄを入力する。入力バッファＢＵＩＮ１は、テストチップイネーブル信号Ｓｔｃｅ／が入力され、この信号をドライブする。入力バッファＢＵＩＮ２は、テストアドレス信号Ｓｔａｄｄが入力され、この信号をドライブする。テストアドレス信号Ｓｔａｄｄのデータは、テストチップイネーブル信号Ｓｔｃｅ／に対してホールドタイムを持つように設定される。
【００１４】
ここで、テスト端子Ｐｔｃｅ／を介して入力される信号をテストチップイネーブル信号Ｓｔｃｅ／とし、テスト端子Ｐｔａｄｄを介して入力される信号をテストアドレス信号Ｓｔａｄｄとしているが、テストチップイネーブル信号Ｓｔｃｅ／とテストアドレス信号Ｓｔａｄｄは、半導体集積回路７０の通常動作時に使用されるチップイネーブル信号Ｓｃｅ／、アドレス信号Ｓａｄｄと同種の信号であり、説明を明瞭化するために表記したものである。チップイネーブル信号Ｓｃｅ／は、チップイネーブル信号Ｓｃｅの逆位相の信号である。
【００１５】
入力インターフェース３は、他の機器などからの情報が入力され、テスト端子Ｐｔｃｅ／及び入力バッファＢＵＩＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、テスト端子Ｐｔａｄｄ及び入力バッファＢＵＩＮ２を介してテストアドレス信号Ｓｔａｄｄが入力され、入力バスを介してこれらの信号を半導体集積回路７０の内部に送信する。
【００１６】
メモリ２は、バス６に対してスレーブ接続され、バス６を介して半導体集積回路７０内で生成された情報や半導体集積回路７０の外部から送信される情報などを格納し、バス６を介して格納された情報を出力するデバイスである。メモリ２には、メモリマクロ１１など複数のメモリマクロが設けられる。なお、メモリマクロはメモリコアとも呼称される。
【００１７】
出力インターフェース４は、半導体集積回路７０の内部で処理された情報が出力バスを介して入力され、その情報を他の機器などに出力する。出力インターフェース４は、テストチップイネーブル信号Ｓｔｃｅ／及びテストアドレス信号Ｓｔａｄｄに基づいてメモリマクロ１１から出力されるテスト出力信号Ｓｔｏｕｔが出力バスを介して入力される。
【００１８】
出力バッファＢＵＯＵＴ１は、出力イネーブル信号Ｓｏｅ／と出力インターフェース４から出力されるテスト出力信号Ｓｔｏｕｔが入力され、出力イネーブル信号Ｓｏｅ／がイネーブル状態（ローレベル）のときにテスト端子Ｐｔｏｕｔを介してドライブしたテスト出力信号Ｓｔｏｕｔをアクセスタイム観測手段としてのアクセスタイム測定回路１２に出力する。アクセスタイム測定回路１２では、テストチップイネーブル信号Ｓｔｃｅ／、テストアドレス信号Ｓｔａｄｄ、及びテスト出力信号Ｓｔｏｕｔによりメモリマクロ１１のアクセスタイムが測定される（詳細は後述する）。アクセスタイム測定回路１２としては、例えばテスタ、スペクトラムアナライザ、或いはオシロスコープなどが用いられる。
【００１９】
図２に示すように、メモリマクロ１１には、アドレス固定回路２１、メモリ制御回路２２、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、センスアンプ２７、ラッチ回路２８、スイッチ２９、出力バッファＢＵＯＵＴ２、端子（ノード）ＴＮ１、端子（ノード）ＴＮ２、及び端子（ノード）ＴＮ３が設けられる。ここで、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、及びセンスアンプ２７はメモリ部を構成する。
【００２０】
端子（ノード）ＴＮ１は、メモリマクロ１１のアクセスタイムの測定時にテストチップイネーブル信号Ｓｔｃｅ／が入力され、半導体集積回路７０の通常動作時に内部（ＣＰＵ１やプロセッサ５など）や外部から出力されるチップイネーブル信号Ｓｃｅ／が入力される。
【００２１】
端子（ノード）ＴＮ２は、メモリマクロ１１のアクセスタイムの測定時にテストアドレス信号Ｓｔａｄｄが入力され、半導体集積回路７０の通常動作時に内部（ＣＰＵ１やプロセッサ５など）や外部から出力されるアドレス信号Ｓａｄｄが入力される。
【００２２】
アドレス固定回路２１は、メモリマクロ１１のアクセスタイムの測定時に端子（ノード）ＴＮ１から出力されるテストチップイネーブル信号Ｓｔｃｅ／と端子（ノード）ＴＮ２から出力されるテストアドレス信号Ｓｔａｄｄが入力され、半導体集積回路７０の通常動作時に端子（ノード）ＴＮ１から出力されるチップイネーブル信号Ｓｃｅ／と端子（ノード）ＴＮ２から出力されるアドレス信号Ｓａｄｄが入力され、論理演算した信号をアドレス出力信号Ｓａｏとして出力する。
【００２３】
アドレス固定回路２１には、２入力ＮＯＲ回路ＮＯＲ１とインバータＩＮＶ１が設けられる。ここでは、アドレス固定回路２１を２入力ＮＯＲ回路ＮＯＲ１とインバータＩＮＶ１で構成しているが、必ずしもこれに限定されるものではなく、他の論理回路、例えばＮＡＮＤ回路、Ｅ−ＯＲ回路などを用いてもよい。
【００２４】
ここで、テストチップイネーブル信号Ｓｔｃｅ／がディセーブル状態（ハイレベル）のとき、アドレス固定回路２１から出力されるアドレス出力信号Ｓａｏが固定された状態（ハイレベル）となり、テストチップイネーブル信号Ｓｔｃｅ／がイネーブル状態（ローレベル）のとき、アドレス固定回路２１から出力されるアドレス出力信号Ｓａｏがテストアドレス信号Ｓｔａｄｄとなる。
【００２５】
スイッチ２９は、メモリ２を有する半導体集積回路７０のシステムをラッチするためのシステムラッチ信号Ｓｓｌｓとテストチップイネーブル信号Ｓｔｃｅ／が入力され、テストモード選択信号Ｓｔｍｓに基づいてシステムラッチ信号Ｓｓｌｓ或いはテストチップイネーブル信号Ｓｔｃｅ／を選択する。メモリマクロ１１のアクセスタイムの測定時、スイッチ２９からテストチップイネーブル信号Ｓｔｃｅ／が選択出力され、メモリ２を有する半導体集積回路７０のシステムが動作しているとき、スイッチ２９からシステムラッチ信号Ｓｓｌｓが選択出力される。
【００２６】
メモリ制御回路２２には、アドレス遷移検出回路２３が設けられる。アドレス遷移検出回路２３はアドレス固定回路２１から出力されるアドレス出力信号Ｓａｏが入力され、アドレス出力信号Ｓａｏの遷移（アドレス固定回路２１から出力されるテストアドレス信号Ｓｔａｄｄの遷移）を検出してアドレス遷移検出信号Ｓａｓｋを生成する。メモリ制御回路２２は、メモリ２を有する半導体集積回路７０のシステム動作のとき、チップイネーブル信号Ｓｃｅ／とアドレス信号が入力され、メモリ部及びセンスアンプ２７に信号を出力する。
【００２７】
メモリ部では、アドレス固定回路２１から出力されるアドレス出力信号Ｓａｏがテストアドレス信号Ｓｔａｄｄのとき、テストアドレス信号Ｓｔａｄｄにより所定のリード用アドレスに対応したメモリセルが活性化され、選択される。
【００２８】
センスアンプ２７は、メモリセル部から選択出力されるメモリセルのデータとアドレス遷移検出回路２３から出力されるアドレス遷移検出信号Ｓａｓｋが入力され、メモリセルのデータを増幅して出力する。
【００２９】
ラッチ回路２８は、メモリマクロ１１のアクセスタイムの測定時、スイッチ２９から出力されるテストチップイネーブル信号Ｓｔｃｅ／に基づいて（テストチップイネーブル信号Ｓｔｃｅ／のエッジで）、センスアンプ２７から出力されるメモリセルのデータをラッチし、メモリ２を有する半導体集積回路７０のシステム動作のとき、スイッチ２９から出力されるシステムラッチ信号Ｓｓｌｓに基づいて（システムラッチ信号Ｓｓｌｓのエッジで）、センスアンプ２７から出力されるメモリセルのデータをラッチし、ラッチデータ信号として出力する。
【００３０】
出力バッファＢＵＯＵＴ２は、メモリマクロ１１のアクセスタイムの測定時、出力イネーブル信号Ｓｏｅ／とラッチ回路２８から出力されるラッチデータ信号が入力され、出力イネーブル信号Ｓｏｅ／がイネーブル状態（ローレベル）のときに、端子（ノード）ＴＮ３にラッチデータ信号をテスト出力信号Ｓｔｏｕｔとして出力する。テスト出力信号Ｓｔｏｕｔは、バス６、出力インターフェース４、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔｏｕｔを介してアクセスタイム測定回路１２に送信される。
【００３１】
出力バッファＢＵＯＵＴ２は、メモリ２を有する半導体集積回路７０のシステム動作のとき、出力イネーブル信号Ｓｏｅ／とラッチ回路２８から出力されるラッチデータ信号が入力され、出力イネーブル信号Ｓｏｅ／がイネーブル状態（ローレベル）のときに、端子（ノード）ＴＮ３にラッチデータ信号を出力信号Ｓｏｕｔとして出力する。
【００３２】
なお、スロークロックモードは、システムモードで使用され、テストモードではその機能が止められる。ラッチ回路２８、出力バッファＢＵＯＵＴ２、及びセンスアンプ２７は、スロークロックの場合に、自動パワーダウン（ＡＰＤ）モードに設定される。
【００３３】
ここで、ラッチデータ信号がアクセスタイム測定回路１２に入力され、メモリマクロ１１のアクセスタイムが測定された後、テストチップイネーブル信号Ｓｔｃｅ／（或いはチップイネーブル信号Ｓｃｅ／）のハイレベルからローレベルへの遷移でセンスアンプ２７がスタンバイモードに設定される。
【００３４】
次に、メモリのアクセスタイムの測定について図３を参照して説明する。図３はメモリマクロのテスト時の動作を示すタイミングチャートである。
【００３５】
図３に示すように、メモリマクロ１１のアクセスタイム（ここでは、チップイネーブルアクセスタイムＴｃｅ）は、テストアドレス信号Ｓｔａｄｄ、テストチップイネーブル信号Ｓｔｃｅ／、テスト出力信号Ｓｔｏｕｔ、及びアクセスタイム測定回路１２により測定される。
【００３６】
まず、テストチップイネーブル信号Ｓｔｃｅ／のハイレベル（ディセーブル状態）からローレベル（イネーブル状態）への遷移とローレベルからハイレベルへの遷移の間の期間Ｔが、メモリマクロ１１のチップイネーブルアクセスタイムＴｃｅよりも長いＴ１の場合（Ｔ１＞Ｔｃｅ）、
テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移で、メモリ部が動作モードに入りテストアドレス信号Ｓｔａｄｄに応じたメモリセルのデータ信号が端子（ノード）ＴＮ３に出力される。テストチップイネーブル信号Ｓｔｃｅ／のローレベルからハイレベルへの遷移でデータ信号がラッチ回路２８でラッチされる。アクセスタイム測定回路１２で観測されるラッチデータ信号であるテスト出力信号Ｓｔｏｕｔ（１）は、期待値データ信号となる。
【００３７】
次に、テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間Ｔを短くし、期間Ｔがメモリマクロ１１のチップイネーブルアクセスタイムＴｃｅと略同一であるＴ２の場合（Ｔ１≒Ｔｃｅ）、ここで言う略同一とは、Ｔ２がＴｃｅよりも例えば１ｎｓ長い場合である。この１ｎｓとはアクセスタイム測定回路１２であるテスタ、スペクトラムアナライザ、或いはオシロスコープなどの精度によって決定される。
【００３８】
センスアンプ２７で増幅されるデータが期待値データを保持し、期待値データがラッチ回路２８でラッチされる。このため、アクセスタイム測定回路１２で観測されるラッチデータ信号であるテスト出力信号Ｓｔｏｕｔ（２）は、期待値データ信号となる。
【００３９】
続いて、テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間Ｔを更に短くし、期間Ｔがメモリマクロ１１のチップイネーブルアクセスタイムＴｃｅよりも短いＴ３の場合（Ｔ３＜Ｔｃｅ）、アクセスタイム内から外れるので、センスアンプ２７で増幅されるデータが誤ったデータとなり、誤ったデータがラッチ回路２８でラッチされる。このため、アクセスタイム測定回路１２で観測されるラッチデータ信号であるテスト出力信号Ｓｔｏｕｔ（３）は、誤ったデータ信号となる。
【００４０】
テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間Ｔを変化させ、期待値データ信号から誤ったデータ信号へ遷移する直前の期間Ｔ２をアクセスタイム測定回路１２により測定することにより、端子（ノード）ＴＮ１から端子（ノード）ＴＮ３までのチップイネーブルアクセスタイムを正確に求めることができる。このとき、テスト端子Ｐｔｃｅ／と端子（ノード）ＴＮ１の間に設けられるインターフェースや信号線、テスト端子Ｐｔａｄｄと端子（ノード）ＴＮ２の間に設けられるインターフェースや信号線、端子（ノード）ＴＮ３とテスト端子Ｐｔｏｕｔの間に設けられるインターフェースや信号線等による遅延時間は、チップイネーブルアクセスタイムを求める場合に影響を与えない。
【００４１】
上述したように、本実施例の半導体集積回路では、ＣＰＵ１、メモリ２、入力インターフェース３、出力インターフェース４、プロセッサ５、バス６、入力バッファＢＵＩＮ１、入力バッファＢＵＩＮ２、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔａｄｄ、テスト端子Ｐｔｃｅ／、及びテスト端子Ｐｔｏｕｔが設けられる。メモリ２に設けられるメモリマクロ１１には、アドレス固定回路２１、メモリ制御回路２２、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、センスアンプ２７、ラッチ回路２８、スイッチ２９、出力バッファＢＵＯＵＴ２、端子（ノード）ＴＮ１、端子（ノード）ＴＮ２、及び端子（ノード）ＴＮ３が設けられる。メモリマクロ１１では、端子（ノード）ＴＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、端子（ノード）ＴＮ２を介してテストアドレス信号Ｓｔａｄｄが入力され、テストチップイネーブル信号Ｓｔｃｅ／がハイレベルからローレベルに遷移した時からメモリマクロ１１のチップイネーブルアクセスタイムの測定が開始される。テストチップイネーブル信号Ｓｔｃｅ／はアドレス固定回路２１にも接続されており、テストチップイネーブル信号Ｓｔｃｅ／がハイレベルからローレベルに遷移した時、固定アドレス信号はテストアドレス信号Ｓｔａｄｄに変化すると共にアドレス遷移検出信号Ｓａｓｋも出力した上でメモリ動作が始まりセンスアンプの出力にはしかるべきアクセスタイム後に期待値データ信号が現れる。ラッチ回路２８は、テストチップイネーブル信号Ｓｔｃｅ／のローレベルからハイレベルへの遷移でセンスアンプ２７から出力されるデータをラッチしてラッチデータ信号を出力する。テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させる時、短い場合はラッチデータ信号が誤ったラッチデータ信号となり、アクセスタイムより長いパルス幅の時には期待値データが現れるので、期待値データから間違ったデータへ遷移する直前の期間を測定することにより、チップイネーブルアクセスタイムが求められる。誤ったデータか正しいデータかの判断はラッチデータ信号が観測端子まで現れる十分長い時間の後で判断できる。端子（ノード）ＴＮ１からメモリマクロ１１までのテストチップイネーブル信号Ｓｔｃｅ／を伝えるテスト回路部の遅延の経路はハイレベル信号もローレベル信号も経路は同じである。
【００４２】
このため、テスト端子Ｐｔｃｅ／と端子（ノード）ＴＮ１の間に設けられる回路や信号線による遅延時間、テスト端子Ｐｔａｄｄと端子（ノード）ＴＮ２の間に設けられる回路や信号線による遅延時間、端子（ノード）ＴＮ３とテスト端子Ｐｔｏｕｔの間に設けられる回路や信号線による遅延時間などがアクセスタイムに影響を与えない。ハイレベルからローレベルへの変化の遅延時とローレベルからハイレベルへの遅延時間を同じ遅延時間にする事は比較的容易であり、外部印可のパルス幅と内部でのパルス幅が等価である事により、経路の遅延時間の長さに関わりなく正確なアクセスタイムを測定できる。したがって、メモリマクロ１１のアクセスタイムを正確に求めることができる。また、メモリＩＰとしてのメモリマクロ１１のアクセスタイムの電源電圧依存性や温度依存性をＣＰＵ１やプロセッサ５などの論理回路部とは別個に評価できるので、ＩＰ開発やプロセス開発にフィードバックすることが容易にできる。更に、メモリマクロ１１のアクセスタイムの算出に使用されるアクセスタイム測定回路１２には高価な測定装置を必要としないので、少ない費用でメモリマクロ１１のアクセスタイムを簡単に算出できる。
【００４３】
なお、本実施例では、メモリ２に搭載されるメモリマクロ１１以外のメモリマクロをメモリマクロ１１と同様な構造にすることによりチップイネーブルアクセスタイムを正確に求めることができる。
【実施例２】
【００４４】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図４は半導体集積回路を示すブロック図、図５はメモリマクロを示すブロック図である。本実施例では、テストアドレス信号、アドレス信号、及びテスト出力信号を用いてメモリのアクセスタイムを測定している。
【００４５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４６】
図４に示すように、半導体集積回路７１には、ＣＰＵ１、メモリ２ａ、入力インターフェース３、出力インターフェース４、プロセッサ５、バス６、入力バッファＢＵＩＮ１１、入力バッファＢＵＩＮ１２、入力バッファＢＵＩＮ１３、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔａｄｄ１、端子Ｐａｄｄ１、端子Ｐｃｅ／、及びテスト端子Ｐｔｏｕｔが設けられる。半導体集積回路７１はＳｏＣ（System  on  a  Chip）である。
【００４７】
テスト端子Ｐｔａｄｄ１は、半導体集積回路７１の外部からテストアドレス信号Ｓｔａｄｄ１が入力される。ここで、テスト端子Ｐｔａｄｄ１は、半導体集積回路７１に設けられる汎用のアドレス端子を転用したものである。一般にはカラムアドレスアクセスよりもローアドレスアクセスは遅いので、カラムアドレスの内の１本を割り当てるのが好ましい。端子Ｐａｄｄ１は、半導体集積回路７１の外部からアドレス信号Ｓａｄｄ１が入力される。端子Ｐａｄｄ１は、半導体集積回路７１の通常動作の時、アドレス信号が入力される。端子Ｐｃｅ／は、半導体集積回路７１の通常動作の時、チップイネーブル信号Ｓｃｅ／が入力される。
【００４８】
入力バッファＢＵＩＮ１１は、チップイネーブル信号Ｓｃｅ／が入力され、この信号をドライブする。入力バッファＢＵＩＮ１２は、アドレス信号Ｓａｄｄ１が入力され、この信号をドライブする。入力バッファＢＵＩＮ１３は、テストアドレス信号Ｓｔａｄｄ１が入力され、この信号をドライブする。
【００４９】
入力インターフェース３は、チップイネーブル信号Ｓｃｅ／、アドレス信号Ｓａｄｄ１、及びテストアドレス信号Ｓｔａｄｄ１が入力され、これらの信号をバス６に転送する。
【００５０】
メモリ２ａは、バス６に対してスレーブ接続され、バス６を介して半導体集積回路７１内で生成された情報や半導体集積回路７１の外部から送信される情報などを格納し、バス６を介して格納された情報を出力するデバイスである。メモリ２ａには、メモリマクロ１１ａなど複数のメモリマクロが設けられる。
【００５１】
図５に示すように、メモリマクロ１１ａには、アドレス固定回路２１ａ、メモリ制御回路２２ａ、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、センスアンプ２７、ラッチ回路２８、スイッチ２９ａ、出力バッファＢＵＯＵＴ２、端子（ノード）ＴＮ１、端子（ノード）ＴＮ２、端子（ノード）ＴＮ３、及び端子（ノード）ＴＮ４が設けられる。ここで、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、及びセンスアンプ２７はメモリ部を構成する。
【００５２】
端子（ノード）ＴＮ１は、チップイネーブル信号Ｃｃｅ／が入力される。端子（ノード）ＴＮ２は、アドレス信号Ｓａｄｄ１が入力される。端子（ノード）ＴＮ４は、テストアドレス信号Ｓｔａｄｄ１が入力される。
【００５３】
アドレス固定回路２１ａは、メモリマクロ１１ａのアクセスタイムの測定時に端子（ノード）ＴＮ２から出力されるアドレス信号Ｓａｄｄ１と端子（ノード）ＴＮ４から出力されるテストアドレス信号Ｓｔａｄｄ１が入力され、論理演算した信号をアドレス出力信号Ｓａｏとして出力する。アドレス固定回路２１ａには、２入力ＮＯＲ回路ＮＯＲ１とインバータＩＮＶ１が設けられる。
【００５４】
ここで、テストアドレス信号Ｓｔａｄｄ１が“１”の状態（ハイレベル）のとき、アドレス固定回路２１ａから出力されるアドレス出力信号Ｓａｏが固定された状態（“１”のハイレベル）となり、テストアドレス信号Ｓｔａｄｄ１が“０（ゼロ）の状態（ローレベル）のとき、アドレス固定回路２１ａから出力されるアドレス出力信号Ｓａｏがアドレス信号Ｓｔａｄｄ１となる。
【００５５】
スイッチ２９ａは、メモリ２ａを有する半導体集積回路７１のシステムをラッチするためのシステムラッチ信号Ｓｓｌｓとテストアドレス信号Ｓｔａｄｄ１が入力され、テストモード選択信号Ｓｔｍｓに基づいてシステムラッチ信号Ｓｓｌｓ或いはテストアドレス信号Ｓｔａｄｄ１を選択する。メモリマクロ１１ａのアクセスタイムの測定時、スイッチ２９ａからテストアドレス信号Ｓｔａｄｄ１が選択出力され、メモリ２ａを有する半導体集積回路７１のシステムが動作しているとき、スイッチ２９ａからシステムラッチ信号Ｓｓｌｓが選択出力される。
【００５６】
メモリ制御回路２２ａには、アドレス遷移検出回路２３ａが設けられる。アドレス遷移検出回路２３ａはアドレス固定回路２１ａから出力されるアドレス出力信号Ｓａｏが入力され、アドレス出力信号Ｓａｏの遷移（アドレス固定回路２１ａから出力されるアドレス信号Ｓｔａｄｄ１の遷移）を検出してアドレス遷移検出信号Ｓａｓｋを生成する。メモリ制御回路２２ａは、メモリ２ａを有する半導体集積回路７１のシステム動作のとき、チップイネーブル信号Ｓｃｅ／とアドレス信号が入力され、メモリ部及びセンスアンプ２７に信号を出力する。
【００５７】
メモリ部では、アドレス固定回路２１ａから出力されるアドレス出力信号Ｓａｏがアドレス信号Ｓａｄｄ１のとき、アドレス信号Ｓａｄｄ１により所定のリード用アドレスに対応したメモリセルが活性化され、選択される。
【００５８】
センスアンプ２７は、メモリセル部から選択出力されるメモリセルのデータとアドレス遷移検出回路２３ａから出力されるアドレス遷移検出信号Ｓａｓｋが入力され、メモリセルのデータを増幅して出力する。
【００５９】
ラッチ回路２８は、メモリマクロ１１ａのアクセスタイムの測定時、スイッチ２９ａから出力されるテストアドレス信号Ｓｔａｄｄ１に基づいて（テストアドレス信号Ｓｔａｄｄ１のエッジで）、センスアンプ２７から出力されるメモリセルのデータをラッチし、メモリ２ａを有する半導体集積回路７１のシステム動作のとき、スイッチ２９ａから出力されるシステムラッチ信号Ｓｓｌｓに基づいて（システムラッチ信号Ｓｓｌｓのエッジで）、センスアンプ２７から出力されるメモリセルのデータをラッチし、ラッチデータ信号として出力する。
【００６０】
次に、半導体集積回路７１のメモリマクロ１１ａのアクセスタイムの測定について説明する。
【００６１】
メモリマクロ１１ａのアクセスタイム（ここでは、アドレスアクセスタイム）は、テストアドレス信号Ｓｔａｄｄ１、アドレス信号Ｓａｄｄ１、テスト出力信号Ｓｔｏｕｔ、及びアクセスタイム測定回路１２により測定される。
【００６２】
具体的には、テストアドレス信号Ｓｔａｄｄ１の“１”の状態（ハイレベル）から“０”の状態（ローレベル）への遷移と“０”の状態（ローレベル）から“１”の状態（ハイレベル）への遷移の間の期間を変化させ、ラッチ回路２８でデータがラッチされ、ラッチされたラッチデータ信号が期待値データ信号から誤ったデータ信号へ遷移する直前の期間をアクセスタイム測定回路１２により測定することにより、端子（ノード）ＴＮ２から端子（ノード）ＴＮ３の間のアドレスアクセスタイムを正確に求めることができる。このとき、テスト端子Ｐｔａｄｄ１と端子（ノード）ＴＮ４の間に設けられるインターフェースや信号線、端子Ｐａｄｄ１と端子（ノード）ＴＮ２の間に設けられるインターフェースや信号線、端子（ノード）ＴＮ３とテスト端子Ｐｔｏｕｔの間に設けられるインターフェースや信号線等による遅延時間は、アドレスアクセスタイムを求める場合に影響を与えない。
【００６３】
ここでは、テストアドレス信号Ｓｔａｄｄ１の“１”の状態（ハイレベル）から“０”の状態（ローレベル）への遷移と“０”の状態（ローレベル）から“１”の状態（ハイレベル）への遷移の間の期間を変化させて、メモリマクロ１１ａのアドレスアクセスタイムを求めているが、テストアドレス信号Ｓｔａｄｄ１の“０”の状態（ローレベル）から“１”の状態（ハイレベル）への遷移と“１”の状態（ハイレベル）から“０”の状態（ローレベル）への遷移の間の期間を変化させてメモリマクロ１１ａのアドレスアクセスタイムを求めてもよい。
【００６４】
上述したように、本実施例の半導体集積回路では、ＣＰＵ１、メモリ２ａ、入力インターフェース３、出力インターフェース４、プロセッサ５、バス６、入力バッファＢＵＩＮ１１、入力バッファＢＵＩＮ１２、入力バッファＢＵＩＮ１３、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔａｄｄ１、端子Ｐａｄｄ１、端子Ｐｃｅ／、及びテスト端子Ｐｔｏｕｔが設けられる。メモリ２ａに設けられるメモリマクロ１１ａには、アドレス固定回路２１ａ、メモリ制御回路２２ａ、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、センスアンプ２７、ラッチ回路２８、スイッチ２９ａ、出力バッファＢＵＯＵＴ２、端子（ノード）ＴＮ１、端子（ノード）ＴＮ２、端子（ノード）ＴＮ３、及び端子（ノード）ＴＮ４が設けられる。メモリマクロ１１ａでは、端子（ノード）ＴＮ２を介してアドレス信号Ｓａｄｄ１が入力され、端子（ノード）ＴＮ４を介してテストアドレス信号Ｓｔａｄｄ１が入力されたとき、メモリマクロ１１ａのアドレスアクセスタイムの測定が開始される。ラッチ回路２８は、テストアドレス信号Ｓｔａｄｄ１の“０”の状態から“１”の状態への遷移でセンスアンプ２７から出力されるデータをラッチしてラッチデータ信号を出力する。アドレス信号Ｓａｄｄ１の“１”の状態から“０”の状態への遷移と“０”の状態から“１”の状態への遷移の間の期間を変化させ、ラッチデータ信号が期待値データ信号から誤ったデータ信号へ遷移する直前の期間を測定することにより、端子（ノード）ＴＮ２と端子（ノード）ＴＮ３の間のアクセスタイムをアドレスアクセスタイムとして求められる。
【００６５】
このため、テスト端子Ｐｔａｄｄ１と端子（ノード）ＴＮ４の間に設けられる回路や信号線による遅延時間、端子Ｐａｄｄ１と端子（ノード）ＴＮ２の間に設けられる回路や信号線による遅延時間、端子（ノード）ＴＮ３とテスト端子Ｐｔｏｕｔの間に設けられる回路や信号線による遅延時間などがアクセスタイムに影響を与えない。したがって、メモリマクロ１１ａのアドレスアクセスタイムを正確に求めることができる。また、半導体集積回路７１のテスト端子数を実施例１よりも減少させることができる。
【実施例３】
【００６６】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図６は半導体集積回路を示すブロック図、図７は入出力インターフェースの状態を示す図である。本実施例では、出力イネーブル信号とチップイネーブル信号の設定を変更している。
【００６７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図６に示すように、半導体集積回路７２には、ＣＰＵ１、メモリ２、プロセッサ５、バス６ａ、入出力インターフェース７、入力バッファＢＵＩＮ１、入力バッファＢＵＩＮ２、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔａｄｄ、テスト端子Ｐｔｃｅ／、及びテスト端子Ｐｔｏｕｔが設けられる。半導体集積回路７２はＳｏＣである。
【００６９】
ＣＰＵ１は、バス６ａに対してバスマスタ接続され、半導体集積回路７２全体を統括制御するバスマスタデバイスである。バス６ａは、アドレスバス、データバス、制御バス、入出力バスなど複数のバスを内蔵する。
【００７０】
入出力インターフェース７は、他の機器などからの情報が入力され、テスト端子Ｐｔｃｅ／及び入力バッファＢＵＩＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、テスト端子Ｐｔａｄｄ及び入力バッファＢＵＩＮ２を介してテストアドレス信号Ｓｔａｄｄが入力され、双方向の入出力バスを介してこれらの信号を半導体集積回路７２の内部に送信し、双方向の入出力バスを介して半導体集積回路７２の内部の情報を他の機器などへ送信する。
【００７１】
図７に示すように、双方向の入出力バスでは、出力イネーブル信号Ｓｏｅ／がディセーブル状態（ハイレベル）、テストチップイネーブル信号を含めチップイネーブル信号Ｓｃｅ／がディセーブル状態（ハイレベル）のとき、入出力バスはハイインピーダンス状態（Ｈｚ）となる。このため、入出力インターフェース７を介してテスト出力信号Ｓｔｏｕｔがテスト端子Ｐｔｏｕｔから出力されない。
【００７２】
出力イネーブル信号Ｓｏｅ／がイネーブル状態（ローレベル）、テストチップイネーブル信号を含めチップイネーブル信号Ｓｃｅ／がイネーブル状態（ローレベル）のとき、入出力バスはアクティブ状態となる。このため、入出力インターフェース７を介してテスト出力信号Ｓｔｏｕｔがテスト端子Ｐｔｏｕｔから出力される。
【００７３】
出力イネーブル信号Ｓｏｅ／がイネーブル状態（ローレベル）、テストチップイネーブル信号を含めチップイネーブル信号Ｓｃｅ／がディセーブル状態（ハイレベル）のとき、入出力バスはアクティブ状態となる。このため、入出力インターフェース７を介してテスト出力信号Ｓｔｏｕｔがテスト端子Ｐｔｏｕｔから出力される。
【００７４】
この結果、メモリマクロ１１のチップイネーブルアクセスタイムの測定のとき、テストチップイネーブル信号を含めチップイネーブル信号Ｓｃｅ／の信号レベルに関係なく、出力イネーブル信号Ｓｏｅ／がイネーブル状態（ローレベル）のときに入出力バスがアクティブ状態となり、入出力インターフェース７を介してテスト出力信号Ｓｔｏｕｔがテスト端子Ｐｔｏｕｔから出力される。
【００７５】
上述したように、本実施例の半導体集積回路では、ＣＰＵ１、メモリ２、プロセッサ５、バス６ａ、入出力インターフェース７、入力バッファＢＵＩＮ１、入力バッファＢＵＩＮ２、出力バッファＢＵＯＵＴ１、テスト端子Ｐｔａｄｄ、テスト端子Ｐｔｃｅ／、及びテスト端子Ｐｔｏｕｔが設けられる。メモリ２に設けられるメモリマクロ１１には、アドレス固定回路２１、メモリ制御回路２２、フラッシュメモリ２４、ローデコーダ２５、カラムデコーダ２６、センスアンプ２７、ラッチ回路２８、スイッチ２９、出力バッファＢＵＯＵＴ２、端子（ノード）ＴＮ１、端子（ノード）ＴＮ２、及び端子（ノード）ＴＮ３が設けられる。入出力インターフェース７は双方向バスに接続される。双方向バスは、チップイネーブル信号Ｓｃｅ／の信号レベルによらず出力イネーブル信号Ｓｏｅ／がイネーブル状態のときにアクティブ状態となる。
【００７６】
このため、テスト端子Ｐｔｃｅ／と端子（ノード）ＴＮ１の間に設けられる回路や信号線による遅延時間、テスト端子Ｐｔａｄｄと端子（ノード）ＴＮ２の間に設けられる回路や信号線による遅延時間、端子（ノード）ＴＮ３とテスト端子Ｐｔｏｕｔの間に設けられる回路や信号線による遅延時間などがアクセスタイムに影響を与えない。したがって、出力イネーブル信号Ｓｏｅ／がイネーブル状態のときにメモリマクロ１１のチップイネーブルアクセスタイムを正確に求めることができる。
【実施例４】
【００７７】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図８は半導体装置を示す断面図である。本実施例では、ＣＰＵが搭載される第１の半導体チップ上にメモリチップである第２及び第３の半導体チップが形成される。
【００７８】
図８に示すように、半導体装置８０には、基板３１、半導体チップ３２、半導体チップ３３、半導体チップ３４、ボンディングワイヤＢＷ１、ボンディングワイヤＢＷ２、ボンディングワイヤＢＷ３、接続端子ＰＳ１、接続端子ＰＳ２、接続端子ＰＳ３、テスト端子Ｐｔｃｅ／、テスト端子Ｐｔａｄｄ、及びテスト端子Ｐｔｏｕｔが設けられる。半導体装置８０は、図示しないモールド樹脂で樹脂封止されたＳｉＰ（System  in  Package）である。
【００７９】
ここでは、メモリマクロのアクセスタイムの算出に必要なボンディングワイヤＢＷ１、ボンディングワイヤＢＷ２、ボンディングワイヤＢＷ３、接続端子ＰＳ１、接続端子ＰＳ２、接続端子ＰＳ３、テスト端子Ｐｔｃｅ／、テスト端子Ｐｔａｄｄ、及びテスト端子Ｐｔｏｕｔ以外のボンディングワイヤや接続端子などの図示及び説明を省略する。
【００８０】
基板３１には、第１主面（表面）に接続端子ＰＳ１、接続端子ＰＳ２、及び接続端子ＰＳ３などの接続端子が設けられ、第１主面と相対向する第２主面（裏面）にテスト端子Ｐｔｃｅ／、テスト端子Ｐｔａｄｄ、及びテスト端子Ｐｔｏｕｔなどの外部端子が設けられる。基板３１は、例えばセラミック基板からなる。
【００８１】
テスト端子Ｐｔｃｅ／は図示しない接続リードにより接続端子ＰＳ１と電気的に接続される。テスト端子Ｐｔａｄｄは接続リードにより接続端子ＰＳ２と電気的に接続される。テスト端子Ｐｔｏｕｔは接続リードにより接続端子ＰＳ３と電気的に接続される。
【００８２】
半導体チップ３２は、ＣＰＵやプロセッサなどが搭載されるＳｏＣ（System  on  a  Chip）であり、基板３１の第１主面（表面）の中央部に載置され、接着層により固着される。半導体チップ３２は、半導体チップ３３及び３４よりも大きい。
【００８３】
半導体チップ３３は、第１主面（表面）にチップ端子ＰＣ１、チップ端子ＰＣ２、及びチップ端子ＰＣ３などのチップ端子が設けられ、半導体チップ３２の第１主面（表面）に載置され、接着層により固着される。半導体チップ３３は、複数のメモリマクロを有するＳＲＡＭ（Static  Random  Access  Memory）である。ここで、メモリマクロは、実施例１のメモリマクロと同様な構造を有する。
【００８４】
半導体チップ３４は、半導体チップ３２の第１主面（表面）に載置され、接着層により固着される。半導体チップ３４は、複数のメモリマクロを有するＤＲＡＭ（Dynamic  Random  Access  Memory）である。
【００８５】
ここで、半導体チップ３２上にＳＲＡＭとＤＲＡＭを載置しているＳｉＰである半導体装置８０では、ＣＰＵを含まないメモリチップの中の特定のメモリのアクセスタイムを正確に算出することができる。なお、半導体チップ３２上にＳＲＡＭとＤＲＡＭを載置しているが、代わりにフラッシュメモリとマスクＲＯＭなどを載置してもよい。
【００８６】
次に、半導体チップ３３に設けられるメモリマクロのチップイネーブルアクセスタイムの測定について説明する。
【００８７】
テストチップイネーブル信号Ｓｔｃｅ／が半導体装置８０のテスト端子Ｐｔｃｅ／に入力され、接続端子ＰＳ１、ボンディングワイヤＢＷ１、及びチップ端子ＰＣ１を介してメモリマクロの第１の端子（ノード）に入力され、テストアドレス信号Ｓｔａｄｄが半導体装置８０のテスト端子Ｐｔａｄｄに入力され、接続端子ＰＳ２、ボンディングワイヤＢＷ２、及びチップ端子ＰＣ２を介してメモリマクロの第２の端子（ノード）に入力されると、メモリマクロのチップイネーブルアクセスタイムの測定が開始される。そして、テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させ、ラッチデータ信号が期待値データ信号から誤ったデータ信号へ遷移する直前の期間を実施例１と同様に測定することにより、半導体装置８０に設けられるメモリマクロのチップイネーブルアクセスタイムを正確に求めることができる。
【００８８】
このとき、テスト端子Ｐｔｃｅ／と第１の端子（ノード）の間に設けられるリード線、ボンディングワイヤ、インターフェースや信号線等による遅延時間は、チップイネーブルアクセスタイムを求める場合に影響を与えない。テスト端子Ｐｔａｄｄと第２の端子（ノード）の間に設けられるリード線、ボンディングワイヤ、インターフェースや信号線等による遅延時間は、チップイネーブルアクセスタイムを求める場合に影響を与えない。メモリマクロに設けられる第３の端子（ノード）とテスト端子Ｐｔｏｕｔの間に設けられるリード線、ボンディングワイヤ、インターフェースや信号線等による遅延時間は、チップイネーブルアクセスタイムを求める場合に影響を与えない。
【００８９】
上述したように、本実施例の半導体集積回路では、半導体チップ３２上にＳＲＡＭである半導体チップ３３とＤＲＡＭである半導体チップ３４が載置される。半導体装置８０の半導体チップ上に積層形成される半導体チップ３３のチップ端子ＰＣ１にテストチップイネーブル信号Ｓｔｃｅ／が入力され、半導体チップ３３のチップ端子ＰＣ２にテストアドレス信号Ｓｔａｄｄが入力されたとき、半導体チップ３３に設けられるメモリマクロのチップイネーブルアクセスタイムの測定が開始される。テストチップイネーブル信号Ｓｔｃｅ／のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させ、ラッチデータ信号が期待値データ信号から誤ったデータ信号へ遷移する直前の期間を測定することにより、メモリマクロのチップイネーブルアクセスタイムが求められる。
【００９０】
このため、テスト端子Ｐｔｃｅ／と第１の端子（ノード）の間に設けられるリード線、ボンディングワイヤ、インターフェースや信号線等による遅延時間はチップイネーブルアクセスタイムを求める場合に影響を与えない。また、テスト端子Ｐｔａｄｄと第２の端子（ノード）の間に設けられるリード線、ボンディングワイヤ、インターフェースや信号線等による遅延時間はチップイネーブルアクセスタイムを求める場合に影響を与えない。第３の端子とテスト端子Ｐｔｏｕｔの間に設けられるリード線、ボンディングワイヤ、インターフェースや信号線等による遅延時間はチップイネーブルアクセスタイムを求める場合に影響を与えない。したがって、半導体チップ３３に設けられるメモリマクロのアクセスタイムを正確に求めることができる。
【００９１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９２】
例えば、実施例１乃至３では、メモリマクロをフラッシュメモリで構成しているが、代わりにＳＲＡＭ（Static  Random  Access  Memory）、ＤＲＡＭ（Dynamic  Random  Access  Memory）、或いはＲＯＭなどで構成してもよい。また、実施例４では、ＳｉＰに適用しているが、ＳｏＣやメモリマクロを内蔵する複数のメモリなどから構成されるモジュールなどにも適用することができる。
【００９３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１のテスト端子から出力されるチップイネーブル信号と第２のテスト端子から出力されるテストアドレス信号が入力され、前記チップイネーブル信号がディセーブル状態のときに固定した値を出力し、前記チップイネーブル信号がイネーブル状態のときに前記テストアドレス信号を選択してアドレス出力信号として出力するアドレス固定回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、この信号の遷移を検出してアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、前記アドレス固定回路から出力される前記アドレス出力信号と前記アドレス遷移検出信号に基づいて読み出し動作を開始し、読み出されたデータを増幅するセンスアンプとを有するメモリ部と、前記センスアンプから出力される信号と前記チップイネーブル信号が入力され、前記チップイネーブル信号のエッジで前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力するラッチ回路とを具備し、前記テスト信号、前記テストアドレス信号、及び前記ラッチデータ信号を用いて前記メモリのアクセスタイムが測定されることを特徴とする半導体集積回路。
【００９４】
（付記２）  出力イネーブル信号がイネーブル状態で前記チップイネーブル信号がイネーブル状態のときと、出力イネーブル信号がイネーブル状態で前記チップイネーブル信号がディネーブル状態のときに前記ラッチデータ信号が出力される付記１に記載の半導体集積回路。
【００９５】
（付記３）  前記チップイネーブル信号のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させて、この期間において前記センスアンプから出力されるデータが期待値データとして保持される最小期間を前記メモリのアクセスタイムとする付記１又は２に記載の半導体集積回路。
【００９６】
（付記４）  第１のアドレス端子から出力されるテストアドレス信号と第２のアドレス端子から出力されるアドレス信号が入力され、前記テストアドレス信号がディセーブル状態のときに固定した値を出力し、前記テストアドレス信号がイネーブル状態のときに前記アドレス信号を選択してアドレス出力信号として出力するアドレス固定回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、この信号の遷移を検出してアドレス遷移検出信号を生成するアドレス遷移検出回路と、前記アドレス固定回路から出力される前記アドレス出力信号が入力され、前記アドレス固定回路から出力される前記アドレス出力信号と前記アドレス遷移検出信号に基づいて読み出し動作を行うメモリと、前記アドレス遷移検出信号が入力され、前記メモリから読み出されたデータを増幅するセンスアンプとを有するメモリ部と、前記センスアンプから出力される信号と前記テストアドレス信号が入力され、前記テストアドレス信号のエッジで前記センスアンプから出力される信号をラッチし、ラッチされたデータをラッチデータ信号として出力するラッチ回路とを具備し、前記テストアドレス信号、前記アドレス信号、及び前記ラッチデータ信号を用いて前記メモリのアクセスタイムが測定される半導体集積回路。
【００９７】
（付記５）  前記テストアドレス信号のハイレベルからローレベルへの遷移とローレベルからハイレベルへの遷移の間の期間を変化させて、この期間において前記センスアンプから出力されるデータが期待値データとして保持される最小期間を前記メモリのアクセスタイムとする付記４に記載の半導体集積回路。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施例１に係る半導体集積回路を示すブロック図。
【図２】本発明の実施例１に係るメモリマクロを示すブロック図。
【図３】本発明の実施例１に係るメモリマクロのテスト時の動作を示すタイムングチャート。
【図４】本発明の実施例２に係る半導体集積回路を示すブロック図。
【図５】本発明の実施例２に係るメモリマクロを示すブロック図。
【図６】本発明の実施例３に係る半導体集積回路を示すブロック図。
【図７】本発明の実施例３に係る双方向の入出力バスの状態を示す図。
【図８】本発明の実施例４に係る半導体装置を示す断面図。
【符号の説明】
【００９９】
１  ＣＰＵ
２、２ａ  メモリ
３  入力インターフェース
４  出力インターフェース
５  プロセッサ
６、６ａ  バス
７  入出力インターフェース  
１１、１１ａ  メモリマクロ
１２  アクセスタイム測定回路  
２１、２１ａ  アドレス固定回路
２２、２２ａ  メモリ制御回路
２３、２３ａ  アドレス遷移検出回路
２４  フラッシュメモリ  
２５  ローデコーダ
２６  カラムデコーダ
２７  センスアンプ
２８  ラッチ回路
２９、２９ａ  スイッチ
３１  基板
３２〜３４  半導体チップ
７０〜７２  半導体集積回路
８０  半導体装置
ＢＵＩＮ１、ＢＵＩＮ２、ＢＵＩＮ１１〜ＢＵＩＮ１３  入力バッファ
ＢＵＯＵＴ１、ＢＵＯＵＴ２  出力バッファ
ＢＷ１〜ＢＷ３  ボンディングワイヤ
ＩＮＶ１  インバータ
ＮＯＲ１  ２入力ＮＯＲ回路
Ｐａｄｄ１、Ｐｃｅ／  端子
ＰＣ１〜ＰＣ３  チップ端子
ＰＳ１〜ＰＳ３  接続端子Ｓａｏ  アドレス出力信号
Ｐｔａｄｄ、Ｐｔａｄｄ１、Ｐｔｃｅ／、Ｐｔｏｕｔ  テスト端子
Ｓａｏ  アドレス出力信号
Ｓａｄｄ、Ｓａｄｄ１  アドレス信号
Ｓａｓｋ  アドレス遷移検出信号
Ｓｃｅ／  チップイネーブル信号
Ｓｏｅ／  出力イネーブル信号
Ｓｏｕｔ  出力信号
Ｓｓｌｓ  システムラッチ信号
Ｓｔａｄｄ、Ｓｔａｄｄ１  テストアドレス信号
Ｓｔｃｅ／  テストチップイネーブル信号
Ｓｔｍｓ  テストモード選択信号
Ｓｔｏｕｔ  テスト出力信号
ＴＮ１〜ＴＮ４  端子（ノード）
【図１】
2010152985.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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