(57)【要約】【課題】書き換え時の閾値電圧変動を抑制し、かつ、データ保持特性低下を防止する。【解決手段】メモリトランジスタＭが、シリコン基板１１に形成されているソース領域１７Ｓ等と、これと離れて形成されているドレイン領域１７Ｄ等と、両領域間のチャネル形成領域１１Ａを少なくとも覆って形成されているボトム絶縁膜１２Ａと、離散化された電荷蓄積手段（キャリアトラップ）を含む電荷蓄積膜１２Ｂと、トップ絶縁膜１２Ｃと、ゲート電極１３と、を有する。ボトム絶縁膜１２Ａは、チャネル形成領域１１Ａにおけるシリコン基板１１とのバリアハイトが、ＳｉＯ２とＳｉとのバリアハイトより低いＳｉＯＮから形成され、このＳｉＯＮとＳｉとの界面は、窒素の組成比が９％以上である。【選択図】図５
2010016067.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタを有し、
前記メモリトランジスタが、
シリコン基板に形成されている第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域と離れて前記シリコン基板に形成されている第２のソース・ドレイン領域と、
前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間の基板表面領域を少なくとも覆って形成されているボトム絶縁膜と、
離散化された電荷蓄積手段を含み、前記ボトム絶縁膜上に形成されている電荷蓄積膜と、
前記電荷蓄積膜上に形成されているトップ絶縁膜と、
前記トップ絶縁膜の上に形成されているゲート電極と、
を有し、
前記ボトム絶縁膜は、前記基板表面領域におけるシリコン基板とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い酸化窒化シリコンから形成され、
前記ボトム絶縁膜と前記基板表面領域との間に存在する、前記酸化窒化シリコンと前記シリコン基板との界面は、窒素の組成比が９％以上である
不揮発性半導体メモリデバイス。
【請求項２】
前記ボトム絶縁膜は、
前記酸化窒化シリコンが前記電荷蓄積膜と接する上方界面と、
前記酸化窒化シリコンが前記シリコン基板と接する下方界面と、
を有し、
前記ボトム絶縁膜の膜厚方向の窒素濃度プロファイルは、前記下方界面の窒素の組成比を９％以上としたときに、当該９％以上の組成比より更に大きい組成比をもつ窒素濃度ピークを、前記上方界面に、または、前記上方界面と前記下方界面との間に有する
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項３】
前記ボトム絶縁膜の膜厚が４ｎｍ以下である
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項４】
前記ボトム絶縁膜は、シリコン酸化膜に窒素がドープされている
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項５】
前記ボトム絶縁膜は、シリコン酸化膜がプラズマ窒化されている
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項６】
前記第１および第２のソース・ドレイン領域の少なくとも一方の電位と、前記ゲート電極の電位とを制御する駆動パルスを発生し、制御するメモリ周辺回路を有し、
前記メモリ周辺回路は、
前記駆動パルスを発生するパルス発生部と、
前記メモリトランジスタに対し、前記駆動パルスを印加後の閾値電圧が所定範囲内にあるか否かを判定する比較判定部と、
前記比較判定部の判定結果に基づいて、前記メモリトランジスタに対する前記駆動パルスの電圧値とパルス持続時間のうちの少なくとも一方を調整する駆動パルス調整部と、
前記比較判定部と前記駆動パルス調整部を制御し、前記比較判定部による判定と、判定結果に基づいて前記駆動パルス調整部で行う前記駆動パルスの調整とを、データの書き込み動作と消去動作のうち、前記メモリトランジスタの閾値電圧が相対的に高い状態となる動作では実行せずに、低い状態となる動作において実行する駆動制御部と、
を含む
請求項１に記載の不揮発性半導体メモリデバイス。
【請求項７】
前記メモリトランジスタに前記駆動パルスを印加後に閾値電圧の適正範囲を示す情報を保持するデータ保持部を有し、
前記比較判定部は、前記駆動制御部の制御を受けて、前記データ保持部に保持されている前記適正範囲を示す情報を参照して前記判定を行なう
請求項６に記載の不揮発性半導体メモリデバイス。
【請求項８】
前記メモリトランジスタに接続され、２次電離衝突ホットエレクトロン（ＳＧＨＥ）注入により、前記メモリトランジスタに対しデータの書き込みと消去の一方を行い、基板バイアスアシスト・バンド−バント間トンネル電流に起因したホットホール注入により、前記メモリトランジスタに対し前記データの書き込みと消去の他方を行う駆動回路を、
さらに有する請求項１に記載の不揮発性半導体メモリデバイス。
【請求項９】
シリコン基板にシリコン酸化膜を形成するステップと、
前記シリコン酸化膜を窒化処理して、当該シリコン酸化膜を酸化窒化シリコン膜に改質する窒化処理のステップと、
ボトム絶縁膜として形成された前記酸化窒化シリコン膜上に、離散化された電荷蓄積手段を含む電荷蓄積膜を形成するステップと、
前記電荷蓄積膜上にトップ絶縁膜を形成するステップと、
前記トップ絶縁膜上にゲート電極となる導電膜を形成するステップと、
前記導電膜、前記トップ絶縁膜、前記電荷蓄積膜および前記ボトム絶縁膜をパターンニングし、ゲート電極の積層構造を形成するステップと、
前記積層構造の一方側と他方側の前記シリコン基板の部分に、互いに離れた第１および第２のソース・ドレイン領域を形成するステップと、
を含み、
前記シリコン酸化膜を形成するステップと前記窒化処理のステップでは、前記酸化窒化シリコン膜と前記シリコン基板との界面で窒素の組成比が９％以上となるように、前記シリコン酸化膜の膜厚に応じて前記窒化処理の条件を制御する
不揮発性半導体メモリデバイスの製造方法。
【請求項１０】
シリコン基板に互いに離れて形成されている第１および第２のソース・ドレイン領域と、前記第１および第２のソース・ドレイン領域間の基板表面領域を少なくとも覆う窒化酸化シリコンから形成されているボトム絶縁膜と、離散化された電荷蓄積手段を含み前記ボトム絶縁膜上に形成されている電荷蓄積膜と、前記電荷蓄積膜上に形成されているトップ絶縁膜と、前記トップ絶縁膜の上に形成されているゲート電極と、を有し、前記ボトム絶縁膜と前記基板表面領域との間に存在する、前記酸化窒化シリコンと前記シリコン基板との界面で窒素の組成比が９％以上であるメモリトランジスタに対し、データを書き込む書き込み動作のステップと、
前記メモリトランジスタからデータを消去する消去動作のステップと、
を含み、
前記書き込む動作と前記消去動作のうち、前記メモリトランジスタの閾値電圧が相対的に低い状態となる動作では、当該動作ごとに閾値電圧の読み出し判定を行って、閾値電圧を一定の幅に揃えるベリファイ読み出しを伴う動作を実行し、前記メモリトランジスタの閾値電圧が相対的に高い状態となる動作では前記ベリファイ読み出しを行うことなく当該動作を実行する
不揮発性半導体メモリデバイスの動作方法。
【請求項１１】
シリコン基板に互いに離れて形成されている第１および第２のソース・ドレイン領域と、前記第１および第２のソース・ドレイン領域間の基板表面領域を少なくとも覆う窒化酸化シリコンから形成されているボトム絶縁膜と、離散化された電荷蓄積手段を含み前記ボトム絶縁膜上に形成されている電荷蓄積膜と、前記電荷蓄積膜上に形成されているトップ絶縁膜と、前記トップ絶縁膜の上に形成されているゲート電極と、を有し、前記ボトム絶縁膜と前記基板表面領域との間に存在する、前記酸化窒化シリコンと前記シリコン基板との界面で窒素の組成比が９％以上であるメモリトランジスタに対し、２次電離衝突ホットエレクトロン（ＳＧＨＥ）注入により、データの書き込みと消去の一方を行うステップと、
基板バイアスアシスト・バンド−バント間トンネル電流に起因したホットホール注入により、前記メモリトランジスタに対し前記データの書き込みと消去の他方を行うステップと、
を含む不揮発性半導体メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリトランジスタのチャネルが形成される基板表面領域とゲート電極との間に平面的に離散化された電荷蓄積手段を含む電荷蓄積膜を有する不揮発性半導体メモリデバイスと、その製造方法および動作方法とに関する。
【背景技術】
【０００２】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate)型と、電荷蓄積手段（電荷トラップ等）が平面的に離散化された、たとえばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上に第１の誘電体膜、ポリシリコンなどからなるフローティングゲートＦＧ、たとえばＯＮＯ(Oxide-Nitride-Oxide)膜などからなる第２の誘電体膜、およびコントロールゲートが順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、半導体基板またはウェルの上にボトム絶縁膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、トップ絶縁膜、およびゲート電極が順次積層されている。
【０００５】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいて、窒化膜（以下、電荷蓄積膜とも言う）中またはトップ絶縁膜と窒化膜との界面近傍にキャリアトラップが形成されている。キャリアトラップは、空間的に、即ち、面方向および膜厚方向に離散化して拡がっていることから、「離散化された電荷蓄積手段」の一種である。ＭＯＮＯＳ型不揮発性メモリトランジスタは、その電荷保持特性が、ボトム絶縁膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００６】
ボトム絶縁膜に、欠陥等に起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタにおいては、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークするに過ぎず、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタにおいては、ボトム絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型メモリトランジスタほど深刻ではない。
【０００７】
ところで、ＦＧ型メモリトランジスタは、１つのメモリトランジスタに複数ビットを記憶する場合、閾値電圧を細かく制御する多値制御を行う必要がある。
これに対し、ＭＯＮＯＳ型などの、離散化された電荷蓄積手段を有するメモリトランジスタでは、そのような複雑な閾値電圧制御をしなくても、局所的な電荷保持が可能であるため、その性質を利用して２ビット記憶が可能である。
【０００８】
局所的な電荷保持のためには、一般に、チャネルを走行する電子を加速し、当該電子をエネルギー的に励起することで発生したホットエレクトロンをドレイン側の電荷蓄積膜の局部に注入する「ＣＨＥ注入」が利用される。
【０００９】
注入電荷による電荷量をキャンセルするために、電荷蓄積膜の局部に、ホットホールをドレイン側から注入する方法が知られている。この方法によるホール注入は、バンド間トンネル電流を利用するため、ＢＴＢＨＨ(band to band tunnel hot-hole）注入と称される。
ＢＴＢＨＨ注入においては、ドレイン接合に電界を印加し、ドレイン接合より供給されたホールをチャネルのドレイン側端でエネルギー的に励起し、ホットホールを発生させる。発生したホットホールのうち、ボトム絶縁膜のエネルギー障壁高さ（二酸化珪素膜の場合、４.８[eV]）を超えるホットホールが、電荷蓄積手段に注入される。
ＢＴＢＨＨ注入は、ＦＧ型で一般的なＦＮトンネリングによる電子の引き抜きに比べ、低電圧化が容易である。
【００１０】
一般に、ＣＨＥ注入などにより電荷蓄積膜に電子を注入して、閾値電圧を相対的に増大させる（ＮＭＯＳトランジスタの場合）ことを「データの書き込み」と称し、電子を引き抜くか、逆極性の電荷を注入することにより注入電荷をキャンセルして、閾値電圧を相対的に低下させる（ＮＭＯＳトランジスタの場合）ことを「データの消去」と称する。
しかしながら、「書き込み」と「消去」は、データの論理に応じて逆の定義も可能である。つまり、電荷蓄積手段に電荷（例えば電子）が注入されていない消去状態から電荷（例えば電子）の注入を行って電荷蓄積手段を負に荷電（チャージ）させる動作を「書き込み」と定義し、電荷蓄積手段を荷電されていない状態に戻すことを「消去」と定義してもよい。本明細書で、この定義は任意であるが、ここでは慣例に従って、電子注入を「書き込み」、注入電荷をキャンセルすることを「消去」と呼ぶ。
【００１１】
ＭＯＮＯＳ型メモリトランジスタにおいて、ＣＨＥ注入で書き込みを行ない、ＢＴＢＨＨ注入で消去を行なった場合、以下の不都合が発生する。
書き込みと消去を繰り返すと、図１に示すように、繰返サイクル数が増加するに従って閾値電圧Ｖthが変化し、消去後の閾値電圧（以下、消去Ｖth（Ｅ））と書き込み後の閾値電圧（以下、書き込みＶth（Ｗ））との差（window）が小さくなる。以下、この閾値電圧差を「ウインドウΔＶth」と呼ぶ。
【００１２】
とくに消去側の閾値電圧の上昇は、以下の理由から、データの誤読み出しの要因となる。
ここで、メモリトランジスタのソース同士、ドレイン同士が列方向で数百個、数千個のトランジスタを単位として共通に接続されるメモリセルアレイ構成を考える。この構成では、消去側の閾値電圧の増大は読み出し電流の減少を引き起こす。このため、読み出した信号振幅に対して信号成分が小さくなり、一方でノイズ成分の大きさは変化しないとみなせる。その結果、読み出し時のＳ／Ｎ比が低下する。余りにＳ／Ｎ比が小さいと、ノイズに埋もれて信号が読み出せないため、データを誤って読み出す「誤読み出し」が発生する。
【００１３】
このような消去側の閾値電圧の上昇を防止するには、例えば特許文献１に記載した技術を用いて、閾値電圧を一定にするために消去の強さ（消去パルスの電圧、あるいは、一般にはパルス幅と称される持続時間（duration time））を細かく制御する。このような制御のためには、消去パルスを複数回印加し、その印加ごとに閾値電圧変化をベリファイ読み出し動作で知る必要がある。この制御では、ベリファイ読み出し動作で知った閾値電圧変化に応じて次の消去の強さを決めるため、安定して閾値電圧を一定に収束させることが可能である。
【特許文献１】特開２００５−４４４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図２に、上記特許文献１に記載の技術を用いて消去側でベリファイ読み出しと消去を繰り返した制御を実行したときのウインドウΔＶthの変化を示す。
図２での書き込み時の条件は、ゲート電圧Ｖｇ＝５.０[Ｖ]、ドレイン電圧Ｖｄ＝３.５[Ｖ]、基板バイアス電圧Ｖｂ＝−２.０[Ｖ]、書き込みパルスの持続時間（以下、書き込み時間）が０.２[msec]である。また、消去時の条件は、ゲート電圧Ｖｇ＝−５.０[Ｖ]、ドレイン電圧Ｖｄ＝５.０[Ｖ]、基板バイアス電圧Ｖｂ＝−２.０[Ｖ]、消去パルスの持続時間（以下、消去時間）が初期値（初期消去時間）で２[msec]である。
【００１５】
消去時間をベリファイ読み出し動作を行って２[msec]より消去時間を順次増大させる方向で制御することにより、消去Ｖth（Ｅ）をほぼ一定に制御する。この動作を、以下、「ベリファイ読み出し消去」という。
しかしながら、消去Ｖth（Ｅ）を一定とするために消去側でベリファイ読み出し消去を行うと、図２に示すように、書き込みＶth（Ｗ）が書き換えサイクル数の増加にともなって上昇するという現象が観測される。
このために、ウインドウΔＶthを一定にできないという新たな不都合が発生する。
【００１６】
この現象は、局所的に電荷注入を行う、離散化された電荷蓄積手段を有するメモリトランジスタに特有な現象である。この現象の原因としては、書込み条件や消去条件によって、電子やホールを注入する領域の位置や電荷分布が非常に敏感に変化し、消去制御動作が書き込みにまで影響していると考えられる。
図２は最大電圧が５.０[Ｖ]の動作であるが、この現象を制御できないと、さらなる低電圧化が困難になると予想される。
【００１７】
本発明は、データの書き換え時に消去状態のメモリトランジスタと、書き込み状態のメモリトランジスタとの各閾値電圧を、それぞれの値でほぼ一定に維持し、かつ、データ保持特性が良好な不揮発性半導体メモリデバイスと、その動作方法を提供するためのものである。
【課題を解決するための手段】
【００１８】
本発明者は、上記現象の抑制のために鋭意検討した結果、上記現象はボトム絶縁膜の形成時に窒化処理を行うことにより回避できるという知見を得た。しかし、ボトム絶縁膜の窒化処理の条件によっては時間とともにしきい値ウインドウ幅（書き込み状態と消去状態の閾値電圧差）が小さくなる保持特性の低下が顕著になる場合があることも、同時に分かった。
そこで本発明者は、さらに検討した結果、上記データ書き換え特性で書き込み側の閾値電圧の上昇を抑制してウインドウΔＶthを一定とすることと、電荷保持特性の低下を抑制することとを両立する条件を見出した。
本発明は、上記知見や条件に基づくものであり、以下の特徴を有する。
【００１９】
本発明の第１の観点に関わる不揮発性半導体メモリデバイスは、メモリトランジスタを有し、前記メモリトランジスタが、シリコン基板に形成されている第１のソース・ドレイン領域と、前記第１のソース・ドレイン領域と離れて前記シリコン基板に形成されている第２のソース・ドレイン領域と、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域との間の基板表面領域を少なくとも覆って形成されているボトム絶縁膜と、離散化された電荷蓄積手段を含み、前記ボトム絶縁膜上に形成されている電荷蓄積膜と、前記電荷蓄積膜上に形成されているトップ絶縁膜と、前記トップ絶縁膜の上に形成されているゲート電極と、を有し、前記ボトム絶縁膜は、前記基板表面領域におけるシリコン基板とのバリアハイトが、二酸化シリコンとシリコンとのバリアハイトより低い酸化窒化シリコンから形成され、前記ボトム絶縁膜と前記基板表面領域との間に存在する、前記酸化窒化シリコンと前記シリコン基板との界面は、窒素の組成比が９％以上である。
なお、本発明において“酸化窒化シリコン”と言うとき、酸化窒化シリコン膜に例えばフッ素（Ｆ）や水素（Ｈ）など成膜過程等で微量の元素が添加される場合と、されない場合の両方を含む。
【００２０】
本発明では好適に、前記ボトム絶縁膜は、前記酸化窒化シリコンが前記電荷蓄積膜と接する上方界面と、前記酸化窒化シリコンが前記シリコン基板と接する下方界面と、を有し、前記ボトム絶縁膜の膜厚方向の窒素濃度プロファイルは、前記下方界面の窒素の組成比を９％以上としたときに、当該９％以上の組成比より更に大きい組成比をもつ窒素濃度ピークを、前記上方界面に、または、前記上方界面と前記下方界面との間に有する。
本発明では好適に、前記ボトム絶縁膜の膜厚が４ｎｍ以下である。
【００２１】
本発明では好適に、前記第１および第２のソース・ドレイン領域の少なくとも一方の電位と、前記ゲート電極の電位とを制御する駆動パルスを発生し、制御するメモリ周辺回路を有し、前記メモリ周辺回路は、前記駆動パルスを発生するパルス発生部と、前記メモリトランジスタに対し、前記駆動パルスを印加後の閾値電圧が所定範囲内にあるか否かを判定する比較判定部と、前記比較判定部の判定結果に基づいて、前記メモリトランジスタに対する前記駆動パルスの電圧値とパルス持続時間のうちの少なくとも一方を調整する駆動パルス調整部と、前記比較判定部と前記駆動パルス調整部を制御し、前記比較判定部による判定と、判定結果に基づいて前記駆動パルス調整部で行う前記駆動パルスの調整とを、データの書き込み動作と消去動作のうち、前記メモリトランジスタの閾値電圧が相対的に高い状態となる動作では実行せずに、低い状態となる動作において実行する駆動制御部と、を含む。
【００２２】
本発明では好適に、前記メモリトランジスタに接続され、２次電離衝突ホットエレクトロン（ＳＧＨＥ）注入により、前記メモリトランジスタに対しデータの書き込みと消去の一方を行い、基板バイアスアシスト・バンド−バント間トンネル電流に起因したホットホール注入により、前記メモリトランジスタに対し前記データの書き込みと消去の他方を行う駆動回路を、さらに有する。
【００２３】
以上の構成の不揮発性半導体メモリデバイスでは、メモリトランジスタのボトム絶縁膜と基板表面領域との間に存在する、酸化窒化シリコンとシリコン基板との界面は、窒素の組成比が９％以上である。このため、メモリトランジスタを動作せるときに、データの書き込み動作と消去動作のうち、閾値電圧が低い状態となる動作で、いわゆるベリファイ読み出しを伴う動作とし、閾値電圧が高い状態となる動作で、このベリファイ読み出しを行わない動作としたときでも、閾値電圧の差が大きく乖離しない。
【００２４】
より詳細には、メモリ周辺回路内のパルス発生部が駆動パルスを発生する。駆動パルスはゲート電圧を印加するためのパルスと、ソースとドレイン間に電圧を印加するためのパルスがある。このパルスによるメモリトランジスタに与える電界の向きと強さの組み合わせで、データを書き込むか消去するかが決まる。
たとえば閾値電圧を高い状態にすることを書き込み動作と定義し、低い状態に戻すことを消去動作と定義できる。この定義に従うと、本発明の不揮発性半導体メモリデバイスでは、消去時にベリファイ読み出しと消去を繰り返して消去状態の閾値電圧を目標範囲に収束させる制御が実行される。
【００２５】
これに対し、書き込み時にはベリファイ読み出しは行わないで、ある決められた条件で電荷の注入等の動作を実行する。
しかし、上述のようにメモリトランジスタが、いわゆるＭＯＮＯＳ型であり局部的な電荷の注入が実行されることと、ボトム絶縁膜が酸化窒化シリコンから形成され、かつ、酸化窒化シリコンとシリコン基板との界面で窒素の組成比が９％以上であることに起因して、高い側（この例では、書き込み側）の閾値電圧が、いわゆるベリファイ読み出しを伴わないでも目標とする一定範囲に収まる。
なお、ベリファイ読み出しは、比較判定部と駆動パルス調整部と、これらを制御する駆動制御部によって実行される。
【００２６】
本発明の第２の観点に関わる不揮発性半導体メモリデバイスの製造方法は、シリコン基板にシリコン酸化膜を形成するステップと、前記シリコン酸化膜を窒化処理して、当該シリコン酸化膜を酸化窒化シリコン膜に改質する窒化処理のステップと、ボトム絶縁膜として形成された前記酸化窒化シリコン膜上に、離散化された電荷蓄積手段を含む電荷蓄積膜を形成するステップと、前記電荷蓄積膜上にトップ絶縁膜を形成するステップと、前記トップ絶縁膜上にゲート電極となる導電膜を形成するステップと、前記導電膜、前記トップ絶縁膜、前記電荷蓄積膜および前記ボトム絶縁膜をパターンニングし、ゲート電極の積層構造を形成するステップと、前記積層構造の一方側と他方側の前記シリコン基板の部分に、互いに離れた第１および第２のソース・ドレイン領域を形成するステップと、を含み、前記シリコン酸化膜を形成するステップと前記窒化処理のステップでは、前記酸化窒化シリコン膜と前記シリコン基板との界面で窒素の組成比が９％以上となるように、前記シリコン酸化膜の膜厚に応じて前記窒化処理の条件を制御する。
【００２７】
本発明の第３の観点に関わる不揮発性半導体メモリデバイスの動作方法は、シリコン基板に互いに離れて形成されている第１および第２のソース・ドレイン領域と、前記第１および第２のソース・ドレイン領域間の基板表面領域を少なくとも覆う窒化酸化シリコンから形成されているボトム絶縁膜と、離散化された電荷蓄積手段を含み前記ボトム絶縁膜上に形成されている電荷蓄積膜と、前記電荷蓄積膜上に形成されているトップ絶縁膜と、前記トップ絶縁膜の上に形成されているゲート電極と、を有し、前記ボトム絶縁膜と前記基板表面領域との間に存在する、前記酸化窒化シリコンと前記シリコン基板との界面で窒素の組成比が９％以上であるメモリトランジスタに対し、データを書き込む書き込み動作のステップと、前記メモリトランジスタからデータを消去する消去動作のステップと、を含み、前記書き込む動作と前記消去動作のうち、前記メモリトランジスタの閾値電圧が相対的に低い状態となる動作では、当該動作ごとに閾値電圧の読み出し判定を行って、閾値電圧を一定の幅に揃えるベリファイ読み出しを伴う動作を実行し、前記メモリトランジスタの閾値電圧が相対的に高い状態となる動作では前記ベリファイ読み出しを行うことなく当該動作を実行する。
【００２８】
本発明の第４の観点に関わる不揮発性半導体メモリデバイスの動作方法は、シリコン基板に互いに離れて形成されている第１および第２のソース・ドレイン領域と、前記第１および第２のソース・ドレイン領域間の基板表面領域を少なくとも覆う窒化酸化シリコンから形成されているボトム絶縁膜と、離散化された電荷蓄積手段を含み前記ボトム絶縁膜上に形成されている電荷蓄積膜と、前記電荷蓄積膜上に形成されているトップ絶縁膜と、前記トップ絶縁膜の上に形成されているゲート電極と、を有し、前記ボトム絶縁膜と前記基板表面領域との間に存在する、前記酸化窒化シリコンと前記シリコン基板との界面で窒素の組成比が９％以上であるメモリトランジスタに対し、２次電離衝突ホットエレクトロン（ＳＧＨＥ）注入により、データの書き込みと消去の一方を行うステップと、基板バイアスアシスト・バンド−バント間トンネル電流に起因したホットホール注入により、前記メモリトランジスタに対し前記データの書き込みと消去の他方を行うステップと、を含む。
【発明の効果】
【００２９】
本発明によれば、データの書き換え時に消去状態のメモリトランジスタと、書き込み状態のメモリトランジスタの閾値電圧を共にほぼ一定に維持することができ、かつ、電荷保持特性が改善された不揮発性半導体メモリデバイスを実現できる。また、本発明によれば、かかる利点を有する不揮発性半導体メモリデバイスの実現のために適した製造方法と、低電圧動作が可能な動作方法とを提供できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を、ＭＯＮＯＳ型メモリトランジスタを有する不揮発性半導体メモリデバイスを主な例として、図面を参照して説明する。
【００３１】
＜全体のブロック構成＞
本実施形態に関わる半導体メモリデバイスは、メモリブロックと、論理回路ブロックとを有する。
【００３２】
図３は、実施形態に関わる半導体メモリデバイスのメモリブロックの構成を示すブロック図である。なお、論理回路ブロックは、このメモリブロックのデータ記憶の機能を利用して、入力信号に対し所定の処理を実行する等の機能を実現するものである。
【００３３】
図３に図解する半導体メモリデバイス１は、複数のメモリセルを有するメモリセルアレイ３と、選択したメモリセルをプログラムするすなわち所定のデータを記憶させたり、記憶されているデータを読み出したりするなどメモリセルアレイ３を駆動するための周辺回路５とを主構成要素として備えている。
【００３４】
［メモリセルアレイ構成］
図４に、メモリセルアレイの基本構成図を示す。また、図５にメモリトランジスタの断面図を示す。
図４に図解するメモリセルアレイ３は、行（Row ；ロー）と列（Column；カラム）のマトリックス状に配列された多数のメモリセルを有している。ここで各メモリセルは、１つのメモリトランジスタＭから構成されている。
メモリトランジスタＭは、第１のソース・ドレイン領域と、第２のソース・ドレイン領域と、ゲート電極とを有する。第１のソース・ドレイン領域は、メモリトランジスタＭを列で共通に接続するソース線ＳＬ１,ＳＬ２,…によって電位が制御される。第２のソース・ドレイン領域は、メモリトランジスタＭを列で共通に接続するビット線ＢＬ１,ＢＬ２,…によって電位が制御される。ゲート電極は、メモリトランジスタＭを行で共通に接続するワード線ＷＬ１,ＷＬ２,…によって電位が制御される。
【００３５】
メモリトランジスタＭは、図５に示すように、Ｐ型シリコンからなるシリコン基板（またはウェル）１１の一部に、チャネルが形成される半導体領域、すなわちチャネル形成領域１１Ａを有する。
ここでチャネル形成領域１１Ａを有する部分の形態は、Ｐ型シリコン基板の一部、シリコン基板に必要に応じて他のウェルを介して形成されているＰ型ウェル、あるいは、基板（半導体以外の材料も可能）に支持されているＰ型シリコン層（たとえばＳＯＩ(Silicon-On-Insulator)層）などがある。以下、チャネル形成領域１１Ａおよびシリコン基板１１というとき、シリコンウェハのほかに、基板に形成されているウェルまたはＳＯＩ層、それらの一部の領域を、意味としては含むものとする。なお、本発明で“シリコン基板の基板表面領域”と言うとき、シリコン基板１１の表面領域、とくにチャネル形成領域１１Ａを指すものとする。
【００３６】
チャネル形成領域１１Ａの表面に、ボトム絶縁膜１２Ａ、電荷蓄積膜１２Ｂ、および、トップ絶縁膜１２Ｃからなる積層膜１２が形成され、その上にゲート電極１３が形成されている。
【００３７】
ゲート電極１３に一部重なる２つのＮ型の不純物領域として、エクステンション領域１４Ｓ,１４Ｄが、チャネル形成領域１１Ａ内で互いに離れて形成されている。また、ドレイン側のエクステンション領域１４Ｄの端部付近からソース側に張り出してＰ型の高濃度チャネル領域１５が形成されている。高濃度チャネル領域１５は斜めイオン注入などによりＰ型不純物を注入することにより形成される。このときのイオン注入ドーズを最適化して、最終的に高濃度チャネル領域１５のＰ型不純物濃度が、チャネル形成領域１１ＡのＰ型不純物濃度より必要なだけ高くなるように調整される。このような高濃度チャネル領域１５が存在すると、ドレイン側のエクステンション領域１４Ｄの端部でＰ型不純物濃度が局所的に高くなることから、動作電圧印加時に、その部分での空乏層の伸びが抑えられ、その結果として横方向電界の集中性が高まる。
このことは電荷注入効率の向上に寄与するため高濃度チャネル領域１５の形成は望ましいことであるが、本実施形態では高濃度チャネル領域１５を設けることが必須の要件ではないことから、その省略も可能である。
【００３８】
高濃度チャネル領域１５を含むシリコン基板１１の上に積層膜１２が形成され、積層膜１２の上にメモリトランジスタＭのゲート電極１３（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電荷されたドープド多結晶シリコン、高融点金属シリサイド、またはドープド多結晶シリコンと高融点金属シリサイドとの積層膜からなる。
【００３９】
ゲート電極１３の両側壁に、絶縁体からなるスペーサ（サイドウォール・スペーサ）１６Ｓ,１６Ｄが形成されている。サイドウォール・スペーサ１６Ｓにより位置が規定されるチャネル形成領域１１Ａの表面側部分に、Ｎ型不純物領域からなるソース領域１７Ｓが形成され、同様に、サイドウォール・スペーサ１６Ｄにより位置が規定されるチャネル形成領域１１Ａの表面側部分に、Ｎ型不純物領域からなるドレイン領域１７Ｄが形成されている。
【００４０】
ソース領域１７Ｓおよびドレイン領域１７Ｄは、Ｎ型不純物を比較的高濃度にイオン注入することにより形成される。このときサイドウォール・スペーサ１６Ｓ，１６Ｄおよびゲート電極１３が自己整合マスクとして機能し、ソース領域１７Ｓおよびドレイン領域１７Ｄの位置が決まる。また、ＬＤＤ領域１４Ｓおよび１４Ｄは、サイドウォール・スペーサ１６Ｓ，１６Ｄを形成する前にＮ型不純物をイオン注入することにより形成され、その濃度は通常、ソース領域１７Ｓやドレイン領域１７Ｄより低く設定される。さらに、ＬＤＤ領域１４Ｓおよび１４Ｄの各パターンは、それぞれゲート電極１３のパターン端部と重なっている。これは、正孔を注入する場合、ゲートの電界がドレインにおよびやすくして、低いドレイン電圧で正孔の発生を可能にするためである。
【００４１】
これらソース領域１７Ｓ、ドレイン領域１７Ｄ、ゲート電極１３およびチャネル形成領域１１Ａのそれぞれは、不図示のコンタクト部および配線を介して、それぞれの動作に適した電圧Ｖｓ（ソース電圧），Ｖｄ（ドレイン電圧），Ｖｇ（ゲート電圧），および必要に応じてＶｂ（バックバイアス電圧、または、基板バイアス（アシスト）電圧）が印加可能となっている。
なお、ソース領域１７Ｓとエクステンション領域１４Ｓにより「第１のソース・ドレイン領域」が形成され、ドレイン領域１７Ｄとエクステンション領域１４Ｄにより「第２のソース・ドレイン領域」が形成されている。これとは逆に、ドレイン側を第１のソース・ドレイン領域とし、ソース側を第２のソース・ドレイン領域としてもよい。
【００４２】
電荷蓄積膜１２Ｂは、ボトム絶縁膜１２Ａおよびトップ絶縁膜１２Ｃより電荷トラップ密度が高い材料からなり、電荷注入時に電荷保持層として機能する。本例における電荷蓄積膜１２Ｂは、たとえば５.０［nm］の窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この電荷蓄積膜１２Ｂは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。
【００４３】
ボトム絶縁膜１２Ａおよびトップ絶縁膜１２Ｃは、チャネル形成領域１１Ａあるいはゲート電極１３から電荷蓄積膜１２Ｂを電気的に分離し、電荷保持のために電荷蓄積膜１２Ｂ中に電荷を閉じ込める役割を果す。
ボトム絶縁膜１２Ａは、電荷蓄積膜１２Ｂに対し十分な電荷トラップ密度差を有し電位障壁として機能する。本実施形態においてボトム絶縁膜１２Ａは、酸化窒化(oxynitride)膜、例えば酸化窒化シリコン膜から形成されている。ボトム絶縁膜１２Ａの窒素濃度に関しては後述する。
【００４４】
トップ絶縁膜１２Ｃは、例えば、高温度ＣＶＤ酸化膜（ＨＴＯ）から形成する。トップ絶縁膜１２ＣがＣＶＤで形成された場合は熱処理によりトップ絶縁膜１２Ｃとシリコン窒化膜との界面にもトラップが形成される。
【００４５】
図６に、メモリセルアレイの概略的な平面図を示す。
図６に示すように、素子分離絶縁層ＩＳＯにより領域が規定される活性領域の表面部において、Ｎ型不純物が高濃度に導入されてソース領域Ｓとドレイン領域Ｄとが、列（ＣＯＬＵＭＮ）方向に沿って交互に形成されている。ソース領域Ｓは、図５との対応では、たとえばソース領域１７Ｓに相当し、ドレイン領域Ｄはドレイン領域１７Ｄに相当する。
ソース領域Ｓとドレイン領域Ｄの行（ＲＯＷ）方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域Ｓとドレイン領域Ｄの列方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域Ｓとドレイン領域Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００４６】
隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内において、オフセット絶縁層およびサイドウォール・スペーサ（図５ではサイドウォール・スペーサ１６Ｓ,１６Ｄに対応）によりワード線が被覆されている。
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。ビットコンタクト・プラグＢＣは、ソース領域Ｓに対し行（ＲＯＷ）方向の一方端部に重なっている。ソースコンタクト・プラグＳＣは、ドレイン領域Ｄに対し行方向の他方端部に重なっている。その結果、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣは、図６に示すように、互い違いに形成されている。
図示しない絶縁膜でコンタクト・プラグ周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬ１，ＤＬ２，…が交互に形成されている。ビット線とソース線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【００４７】
説明を図３に戻す。図３に示す周辺回路５は、メモリセルアレイ３内の特定のメモリセル（メモリトランジスタＭ）を選択して、選択されたメモリトランジスタＭに対して以下のような動作を実行するための回路である。
選択されたメモリトランジスタＭにデータを書き込む前に、周辺回路５は消去動作を行う。ここで「書き込み」と「消去」は定義により概念が入れ替わることがあるが、ここでは、電子を電荷蓄積膜１２Ｂ内の電荷蓄積手段（キャリアトラップ）に注入することを「書き込み」と称する。書き込みより電荷蓄積膜１２Ｂの局部が負に荷電（チャージ）される。また、電荷蓄積膜１２Ｂの負の注入電荷をキャンセルすることを「消去」と称する。本実施形態において、具体的に「消去」は、電子が蓄積されている電荷蓄積膜１２Ｂの局部に重ねて、正の電荷量を持つホールを注入し、電荷量をゼロに近くする動作である。
【００４８】
消去動作後に書き込みを行うと、メモリトランジスタＭの閾値電圧が変化する。この閾値電圧の変化を、読み出し動作でビット線等の電位変化や電流変化として検出する。このビット線等の電位変化や電流変化はデータ論理との対応は任意であるが、例えば、消去状態をデータ論理の“１”に対応させ、書き込み状態をデータ論理の“０”に対応させる。
【００４９】
本実施形態では、データ“０”の記憶動作を「消去動作」と呼び、データ“１”の記憶動作を「書き込み動作」と呼んでいる。
書き込み動作とするか消去動作とするかは、図４に示すメモリセルアレイ構成を参照すると、ワード線に与える駆動パルスと、例えばドレイン領域（ビット線ＢＬ）に与える駆動パルスの正負の符号やパルス電圧の大きさを制御することで実行される。
これらの駆動パルスは、図３に示すパルス発生部（Ｐ.ＧＥＮ）８０で発生される。発生した駆動パルスのうち、ビット線等の駆動パルスは、メモリセルアレイのインターフェイス回路（ＩＦ）４０を介してメモリセルアレイ３内のビット線ＢＬ等に供給される。また、ワード線の駆動パルスは、ロウデコーダ（Ｒ.ＤＥＣ）２０を介してメモリセルアレイ３内のワード線ＷＬに供給される。
【００５０】
インターフェイス回路４０には、アドレス設定部（ＡＤＲ）６０で設定されるアドレス信号の一部がカラムデコーダ（Ｃ.ＤＥＣ）３０でデコードされた結果に基づいて、駆動パルスを印加すべきビット線を選択するビット線選択部を含む。また、インターフェイス回路４０は、書き込みデータや読み出しデータのバッファ、バイアス設定のほか、読み出し時にビット線電位を増幅するセンスアンプなどの回路を含む。
【００５１】
ロウデコーダ２０は、アドレス設定部６０で設定されるアドレス信号の他の一部をデコードする回路である。ロウデコーダ２０のデコード結果に応じて、駆動パルスで駆動すべきワード線が選択される。
なお、アドレス設定部６０を設けることなく、外部からのアドレス信号を入出力部（Ｉ／Ｏ）７０が入力し、入力したアドレス信号をロウデコーダ２０およびカラムデコーダ３０でデコードしてもよい。入出力部７０は、書き込みデータを外部のバスから取り込み、あるいは、読み出したデータを外部のバスに排出する制御も行う。また、全てのイネーブル信号などの制御信号も入出力部７０を介して入力される。
【００５２】
図３に示す周辺回路５は、ベリファイ読み出し動作と、その読み出し（検証）結果に基づいて次の駆動パルスの電圧値またはパルス持続時間（いわゆるパルス幅）を制御するための回路として、駆動パルス適正化処理部９０と駆動制御部５０が設けられている。駆動制御部５０は、駆動パルス適正化処理部９０の制御も行うが、周辺回路５全体を制御するものとして設けられている。
【００５３】
駆動パルス適正化処理部９０は、「比較判定部」および「駆動パルス調整部」の機能を一部に担うベリファイ部９２と、「データ保持部」としてのレジスタ部９４を含む。なお、「比較判定部」および「駆動パルス調整部」は、駆動制御部５０とレジスタ部９４との協働によって、その機能が実現されるものである。
【００５４】
レジスタ部９４は、駆動パルスの上限および下限の各基準閾値、駆動パルスの測定した閾値（測定閾値）、書込み電圧（プログラム電圧）や消去電圧、その調整幅値、およびアドレスを格納する。
【００５５】
ベリファイ部９２は、駆動制御部５０の制御を受けて、基準閾値と測定閾値とを比較することで、閾値電圧が適正範囲になるように駆動パルスを調整する。
より詳細な制御例を挙げると、ベリファイ部９２は、駆動制御部５０の制御を受けて、基準閾値と測定閾値とを比較結果に基づいて、メモリトランジスタに対する駆動パルスの電圧値とパルス持続時間のうちの少なくとも一方を調整するようにパルス発生部８０に指示を与える。パルス発生部８０は、この指示に基づいてパルスの波高値や持続時間を調整する。この意味では、パルス発生部８０も「駆動パルス調整部」の機能の一部を担う。
【００５６】
＜パルス調整制御＞
本実施形態は、この駆動パルスの調整を、閾値電圧を低いレベルに揃える動作、例えば消去動作でのみ行い、閾値電圧を高いレベルで揃える動作では行わないことが大きな特徴である。閾値電圧を高いレベルで揃える必要がないことは、詳細は後述するが、ボトム絶縁膜の窒素濃度と密接な関係がある。
つぎに、この消去動作におけるパルス調整例を、図７に示すフロー図を用いて、さらに詳細に説明する。この動作は、「ベリファイ読み出しを伴う消去動作」の一例である。
【００５７】
図３に示す駆動制御部５０は、事前に、消去後の閾値の上限と下限の基準閾値をレジスタ部９４に設定しておく（Ｓ１００）。この後、書込みパルスを印加するよう制御し（Ｓ１０２）、読出しなどの各種動作を行なう（Ｓ１０４）。
【００５８】
この後、駆動制御部５０は、消去パルスを印加するよう制御し（Ｓ１１０）、消去後の閾値を測定し（Ｓ１１２）、測定した閾値を測定閾値としてレジスタ部９４に記憶させる（Ｓ１１４）。そして、駆動制御部５０は、消去後の閾値と、レジスタ部９４に設定しておいた消去後の閾値の上限や下限と比較する。
【００５９】
たとえば駆動制御部５０は先ず、測定した消去後の閾値が、消去後の閾値の上限の基準閾値より高いか否かを判定する（Ｓ１２０）。そして、高いときには消去パルス電圧を任意の幅で減少させ、上記ステップＳ１００に戻る（Ｓ１２０−ＹＥＳ，Ｓ１２２）。
【００６０】
一方、測定した消去後の閾値が消去後の閾値の上限の基準閾値より低いときには、駆動制御部５０は、測定した消去後の閾値が、消去後の閾値の下限の基準閾値より低いか否かを判定する（Ｓ１２０−ＮＯ，Ｓ１２４）。そして、低いときには、消去電圧を任意の幅で上昇させ、上記ステップＳ１００に戻る（Ｓ１２４−ＹＥＳ，Ｓ１２６）。
【００６１】
一方、測定した消去後の閾値が消去後の閾値の下限の基準閾値より高いときには、すなわち、下限の基準閾値と上限の基準閾値の範囲内にあるときには、測定した消去パルス電圧を記憶値と同じ値に設定する（Ｓ１２４−ＮＯ，Ｓ１２８）。この後、駆動制御部５０は、読出しなどの各種動作を行ない、上記ステップＳ１００に戻る（Ｓ１３０）。
【００６２】
なお、本例の消去は低電圧動作を前提にしているため、ドレイン電圧、ゲート電圧は最大電圧近傍に設定しているため、閾値電圧を調整する場合に、パルス電圧ではなく、パルス時間を大きくして対応するとよい。
消去特性において、消去時間を大きくしても、閾値電圧が大きく低下する可能性は極めて少ない。このため、図８に示すように、消去後の閾値の基準電圧領域はしきい値より大きい上限の設定は必要であるが、しきい値より小さい下限の設定は必要ない。
これは、消去特性において、消去側閾値電圧は消去時間に対して、比較的長い時間領域で飽和特性を示すためである。このような理由から上記下限の設定が必要ないことが、本例の消去最適化方法の特徴になっている。
【００６３】
以上のように消去動作でのみ、ベリファイ読み出しと、その結果に基づく駆動パルスの調整を行う。それでも書き込み側の閾値電圧は、ほとんど変動しない。これはボトム絶縁膜１２Ａ（図５）の改質による作用にほかならない。
以下、このボトム絶縁膜と特性の関係を、検討時のデータとともに説明する。
【００６４】
＜ボトム絶縁膜の改善＞
図９に、ボトム絶縁膜のＳｉとのバリアハイトを低減の概念図を示す。
ボトム絶縁膜に窒化処理を行うことにより、実効的に酸化窒化シリコン（ＳｉＯＮ）膜とし、そのバンドギャップを、ボトム絶縁膜がＳｉＯ２膜である場合と比較して低減させる。その結果として、ＳｉＯＮ膜のボトム絶縁膜とシリコン基板とのバリアハイトが減少する。
ＭＯＮＯＳ型メモリトランジスタＭは、そのデータの書き込みと消去のオペレーションは、ともにバリアハイトに大きく依存するため、低電圧でＭＯＮＯＳ型のメモリデバイス動作が可能となる。
【００６５】
窒化処理は種々存在するが、本実施形態では、シリコン基板に酸化シリコン膜を、熱酸化等により形成し、その後、形成した熱酸化シリコン膜をプラズマ窒化することでＳｉＯＮ膜に改質する。
プラズマ窒化処理では、たとえば、酸化膜を形成した後、６５０[℃]、短時間で酸化膜を窒化する。具体的にプラズマ窒化処理としては、たとえば６５０[℃]、６０[sec]のＮ２ガス、２５０Ｗのプラズマ処理条件が好適である。窒化処理により酸化膜は少なくとも一部が酸化窒化膜に変化する。処理条件は、ＲＦパワー、成膜温度によりＮ含有量を制御可能である。その結果として、伝導帯、価電子体ともに、Ｓｉ基板からみたエネルギー障壁を低減することができる。
【００６６】
図１０に、ボトム絶縁膜を４［nm］としたときのＳＩＭＳ(Secondary Ion Mass Spectrometry)測定の結果を示す。
この図では、シリコン(Ｓｉ)と酸素（Ｏ）の濃度（カウント原子数）が右側の縦軸をスケールとし、窒素(Ｎ)の濃度（カウント原子数）が左側の縦軸をスケールとする。
着目するのは深さ４[μm]付近に存在するシリコンとＳＩＯＮとの界面における窒素（Ｎ）の濃度である。窒化条件を変化させた５つのサンプルを作製し、そのうち４サンプルで界面の窒素濃度が変化していることがわかる。いずれの条件でも、界面の窒素濃度より十分高いピーク濃度を表面側（電荷蓄積膜との界面側）に有し、そのピーク濃度は、２０〜３０(atoms/cm3)の範囲に収まっている。窒化処理のＮ濃度プロファイルは、シリコン基板側に向かうにしたがって急峻なＮ濃度勾配を有する。ただし、後述するように電荷保持の観点から、Ｓｉ基板界面ではある程度以上のＮ濃度となっていることが望ましい。
このような表面側（電荷蓄積膜との界面側）で高く、基板界面側に低い急峻な濃度勾配は、熱酸化シリコン膜を窒化処理で改質したボトム絶縁膜に特徴的である。
【００６７】
図１１は、窒化処理によりデータ書き換え特性の改善例を示すグラフである。
図１１での書き込み時の条件は、ゲート電圧Ｖｇ＝５.０[Ｖ]、ドレイン電圧Ｖｄ＝３.５[Ｖ]、基板バイアス電圧Ｖｂ＝−２.０[Ｖ]、書き込みパルスの持続時間（以下、書き込み時間）が０.２[msec]である。また、消去時の条件は、ゲート電圧Ｖｇ＝−５.０[Ｖ]、ドレイン電圧Ｖｄ＝５.０[Ｖ]、基板バイアス電圧Ｖｂ＝−２.０[Ｖ]、消去パルスの持続時間（以下、消去時間）が初期消去時間で２[msec]である。
図１１から、図２に示す書き込みＶth(Ｗ)の増大抑えられ、かつ、消去Ｖth（Ｅ）の変動も押さえられていることが分かる。これは、窒化処理の効果である。
【００６８】
ところが、データ保持特性を調べるとサンプルによってバラツキがあることも判明した。本発明者は、そのデータ保持特性の良否が、図１０に示すＳｉ基板界面でのＮ濃度に大きく関係することを突き止めた。
【００６９】
図１２は、１５０[℃]で１０年に相当する加速試験後の、書き込みＶth（Ｗ）と消去Ｖth（Ｅ）の差、即ちウインドウΔＶthの大きさと、界面Ｎ濃度との関係を示すグラフである。このグラフは、界面濃度はより正確なデータが得られる、ＨＲＢＳ（高分解能ラザフォード後方散乱装置）より評価した結果をプロットしたものである。
このグラフから、２次電離衝突ＨＥ注入書き込み、基板バイアスアシストＢＴＢＨＨ注入消去で必要とされるウインドウΔＶth：１[Ｖ]以上を満足するＮ濃度に対応する組成比の下限が９[％]であることが分かる。また、このグラフの測定点から推定されるカーブにおいて、ウインドウΔＶthが大きく変化する箇所も、ほぼＮ組成比が９[％]付近に対応する。
【００７０】
図１０および図１２の結果が得られたサンプルは、ボトム絶縁膜厚が４［nm］である。本発明者は、さらに、ボトム絶縁膜を３.５、５.０、６.０［nm］と変化させたサンプルを作製して、同様な測定評価を行った。
【００７１】
図１３に、その結果をまとめて示す。
図１３のグラフは、横軸がボトム絶縁膜厚、縦軸が「窒化力」を示す。ここで「窒化力」とは、プラズマ窒化処理時に表面酸化膜を除去したベアのシリコンウェハを同時に処理装置に投入し、そのウェハに形成された窒化シリコン膜厚を測定して、その窒化シリコン膜厚を指標として窒化される力の程度を表すものである。なお、図１０において添えた数値は、この窒化力を表す。
また、図１３のグラフ中で丸印が１０年後のデータ保持特性における閾値電圧差（ウインドウ）ΔＶthが１[Ｖ]以上の良好なサンプルを、「×印」が０.５[Ｖ]より小さい不良なサンプルを示す。
【００７２】
図１３のグラフから、ボトム絶縁膜厚は４［nm］が望ましいことがわかる。ただし、４［nm］でも窒化力が弱いとデータ保持特性が悪い。境界のボトム絶縁膜厚４［nm］において、データ保持特性の良否を分けるのが、先ほど述べたＳｉ基板界面でのＮ濃度（Ｎ組成比）である。つまり、Ｎ組成比が９[％]以上だと、ボトム絶縁膜厚４［nm］でもデータ保持特性が良好で、Ｎ組成比が９[％]未満だとボトム絶縁膜厚４［nm］でもデータ保持特性は１０年後に１[Ｖ]以上のウインドウ規格を満たさない。
【００７３】
以上の検討結果から、消去側のみベリファイ読み出しを伴う動作を行っても、書き込み側の閾値電圧が上昇しないでほぼ一定となるには窒化処理が必須である。
また、単に窒化処理を行えばよいというのではなく、データ保持特性の観点からは、ボトム絶縁膜のシリコン基板との界面での窒素の組成比が９[％]以上となるように、あるていど強く窒化しないとデバイストータルの特性としては十分でない。
このような窒化処理の条件は、メモリトランジスタのサブシュレッド特性と関係している。ここで『データ書き換え時に発生した、ボトム絶縁膜とシリコン基板との界面での欠陥が窒素によりパッシベートされることにより、データ保持特性が向上する』という仮説説明が可能である。
【００７４】
つぎに、以上のような窒化処理を含む製造ステップをまとめて示す。
本実施形態に関わる半導体メモリデバイスは、以下の諸ステップを含む。
【００７５】
(１)シリコン基板にシリコン酸化膜を形成するステップ、
(２)シリコン酸化膜を窒化処理して、当該シリコン酸化膜を酸化窒化シリコン膜に改質する窒化処理のステップ、
(３)ボトム絶縁膜として形成された酸化窒化シリコン膜上に、離散化された電荷蓄積手段を含む電荷蓄積膜を形成するステップ、
(４)電荷蓄積膜上にトップ絶縁膜を形成するステップ、
(５)トップ絶縁膜上にゲート電極となる導電膜を形成するステップ、
（６）導電膜、トップ絶縁膜、電荷蓄積膜および前記ボトム絶縁膜をパターンニングし、ゲート電極の積層構造を形成するステップ、
（７）積層構造の一方側と他方側のシリコン基板の部分に、互いに離れた第１および第２のソース・ドレイン領域を形成するステップ。
そして、上記（１）と(２)のシリコン酸化膜を形成するステップと窒化処理のステップでは、酸化窒化シリコン膜とシリコン基板との界面で窒素の組成比が９％以上となるように、シリコン酸化膜の膜厚に応じて前記窒化処理の条件を制御する。より望ましくは、ボトム絶縁膜としての上記酸化窒化シリコン膜の膜厚が４［nm］以下である。
【００７６】
以上は、最大電圧が５.０[Ｖ]の測定での検討結果であるが、この最大電圧が５.０[Ｖ]未満、例えば最大電圧３.５[Ｖ]にスケーリングした場合でも、上記検討は同様に適用できる。
この低電圧動作ＭＯＮＯＳ（３.５ＶＭＯＮＯＳともいう）は、２次電離衝突ＨＥ注入書き込み、基板バイアスアシストＢＴＢＨＨ注入消去で実現される。このような書き込み、消去の動作は、図３に示す周辺回路５に含まれる“駆動回路”により実行される。
【００７７】
図１４に、最大３.５[Ｖ]での書き込み消去特性を示す。
パラメータとして基板バイアス電圧、即ち図５のソース領域１７Ｓの電位を基準として活性領域（チャネル形成領域）１１Ａに印加する電圧を、書き込み（Ｗ）と消去（Ｅ）でグラフに示すように変えながら閾値電圧Ｖthの変化を測定した。図１４の縦軸は閾値電圧Ｖthを示し、横軸は図１４の上部に示すバイアス条件に従った電気的なストレスの印加時間（書き込みまたは消去のパルス持続時間）を示す。
【００７８】
書き込み条件は、ゲート電圧Ｖｇが３.５[Ｖ]、ドレイン電圧Ｖｄが３.５[Ｖ]、基板バイアス電圧Ｖｂがパラメータである。図１４は、Ｖｂ＝０[Ｖ]、−１[Ｖ]、−２[Ｖ]、−３[Ｖ]での特性データを示している。
図１４のグラフより、基板バイアス電圧Ｖｂを絶対値で増大させるにつれて、同一の閾値電圧シフト量を得る時間が短くなって動作が高速化していることが分かる。また、基板バイアス（アシスト）電圧Ｖｂを印加することにより最大３.５[Ｖ]の低電圧時でも、現実的な速度で動作していることが分かる。
書込み速度より消去速度の方が遅いが、Ｖthウインドウ幅２.５[Ｖ]の場合、消去速度は約１０[msec]で消去ができることが分かる。
【００７９】
図１５に、Ｖthウインドウ幅２.５[Ｖ]の場合の１５０℃データ保持特性を示す。
図１５では、データ書き換え回数を変えたサンプルのデータ保持特性を重ねて示す。図１５より、１００回後のデータ書き換えを行った後でもデータ保持特性は良好（ΔＶth＞１[Ｖ]）であることが分かった。
【００８０】
＜変形例＞
上述した実施形態において、メモリトランジスタ構造についても、種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の“チャネル形成領域が表面領域に規定される半導体基板”は、基板バルクのほか、本実施形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の“チャネル形成領域が表面領域に規定される半導体基板”として用いることができる。
また、ＭＯＮＯＳメモリトランジスタが従来と比較して垂直になる縦型ＭＯＮＯＳメモリトランジスタになった場合でも本発明の“チャネル形成領域が表面領域に規定される半導体基板”として適用することができる。
【００８１】
ＭＯＮＯＳ構造の電荷蓄積膜１２Ｂは窒化シリコン膜である必要は必ずしもなく、例えば、高誘電体絶縁膜であるＡｌ２Ｏ３（アルミナオキサド）やＨｆＯ２（ハフニュームオキサド）を使用できる。
【００８２】
メモリトランジスタの電荷蓄積手段に離散化された導電体を用いてもよい。ここでは、この電荷蓄積手段として、ゲート絶縁膜中に埋め込まれたとえば１０ナノメータ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いたメモリトランジスタを好適な例として挙げることができる。
この場合、ゲート絶縁膜中に小粒径導電体を埋め込む。小粒径導電体は、たとえば、微細な非晶質ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）または多結晶ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）等の導電体により構成される。小粒径導電体のサイズ（直径）は、好ましくは１０[nm]以下、たとえば４.０[nm]程度である。個々の小粒径導電体同士がゲート絶縁膜中で空間的に、たとえば４[nm]程度の間隔で分離されている。
本例において小粒径導電体とチャネル形成領域を隔離するボトム絶縁膜に本発明を適用できる。つまり、ボトム絶縁膜は、その窒素の組成比が９[％]以上の酸化窒化シリコンから形成されている。ボトム絶縁膜の膜厚は、使用用途に応じて２.０[nm]から６.０[nm]までの範囲内で適宜選択できる。ここでは、４.０[nm]程度の膜厚とする。
【００８３】
＜応用例＞
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
また、一般に、現在主流の汎用の不揮発性半導体メモリデバイスは、書き換え１０万回を保障する場合が多い。しかし、不揮発性半導体メモリデバイスがあらゆる書き換え可能なデータの記録媒体として広く用いられてきていることから、適当なアプリケーションに限れば、書き換え回数は数回から多くても数１０回という場合も増えている。
【００８４】
たとえば、著作権者の利益を護るため書き換え回数が制限される場合がある。あるいは、システムＬＳＩなどの分野では、顧客の要望に応じて一部の機能を電気的に選択し、あるいは、所定の特性値（たとえば供給電圧値）を顧客の要望に応じて変更するように構成され、そのために電気的にデータの書き換えが可能な不揮発性メモリセルアレイがＩＣの一部に埋め込まれている場合がある。これらの用途では、入力されるデータのビット数Ｍ、あるいは、その最大の書き換え回数Ｎが予め決められていることが多い。
また、本発明が適用可能な他のアプリケーションとして、供給電圧値を変更するために抵抗を調整するようなアナログトリミング用途がある。このような用途では、データの書き換え回数は最大でも１０回程度で十分であることが分かっている。上記アナログトリミング機能を持たせるために不揮発性メモリセルアレイをロジック回路と混載したＭＯＮＯＳ型不揮発性メモリデバイスにも適用可能である。
このトリミング用途は、必要なビット数が１００〜１０００と少ないため、１００回程度の追記方式の書き換えは可能である。
【００８５】
アナログ回路のトリミング技術も、ＩＣの世代により微細化され、その結果として、周辺回路は低電圧化されていく。とくに、９０[nm]以降の世代になると周辺回路の最大電圧も目的により３．３[Ｖ]より２．５[Ｖ]に低電圧化される。仮に、２．５[Ｖ]仕様のトランジスタで動作させる場合の最大電圧は、書き換え回数が少ない場合は最大３．５[Ｖ]程度と予想される。
本実施形態では最大３．５[Ｖ]で動作可能となるため、９０[nm]世代以降に微細化されても、周辺回路と高耐圧トランジスタとロジック回路の２．５[Ｖ]仕様のトランジスタプロセスを共用化することができることから、不揮発性メモリを混載する場合に追加マスクを、たとえば３枚程度削減し、低コスト混載が実現できる。
【００８６】
以上のように、本実施形態によれば以下の利点がある。
すなわち、低電圧で電子を注入しようとすると、高濃度チャネル領域ＨＲの不純物濃度を高くして、低い電圧でも高濃度領域に電界集中させる必要がある。この場合、初期閾値電圧Ｖthを決めているのはチャネル部分ではなく、高濃度チャンネル領域となる。
一方、低電圧で読み出すためには、読み出し電圧も低下させる必要があり、初期閾値電圧Ｖthを低く設計する必要がある。
【００８７】
上述したように、低電圧書き込みと低電圧読み出しは初期閾値電圧Ｖthの設計でトレードオフの関係になっている。
【００８８】
シリコン（Ｓｉ）との酸化膜と界面に窒素を窒素の組成比が９[%]以上という条件で導入することにより、次の第１の効果と第２の一方、または、両方が得られる。
第１の効果は、メモリトランジスタの閾値電圧Ｖthを相対的に低下させる効果である。
第２の効果は、書込みまたは消去時に基板バイアス（アシスト）効果によりホットエレクトロンまたはホットホールの発生効率と注入効率が上がるという効果である。
【００８９】
この２つの効果の少なくとも一方が得られると、その効果の程度に応じて、所望の電荷注入効率を得るのに必要な電圧を下げることができる。この結果、消去Ｖthベリファイ読み出しを伴うデータ書き換え技術において、データ書き換え時のウインドウΔＶthのナローイングを抑止し、動作電圧５[Ｖ]以下で良好なデータ書き換え特性を実現可能である。
また、電圧を下げることは、メモリ周辺回路および論理回路とのプロセスの共通性が高くなり、コストを下げることにつながる。そして、結果的には、安価なロジック回路混載型の不揮発性メモリデバイスを提供することが可能となる。
【図面の簡単な説明】
【００９０】
【図１】背景技術が解決しようとするデータ書き換えによる閾値電圧差の縮小現象（ナローイング）を示すグラフである。
【図２】背景技術により改善されたデータ書き換え特性のグラフであり、本発明の適用による、さらなる改善点を説明するためのグラフである。
【図３】実施形態に関わる半導体メモリデバイスのメモリブロック構成を示す図である。
【図４】実施形態に関わるメモリセルアレイの基本構成図である。
【図５】実施形態に関わるメモリトランジスタの断面図である。
【図６】実施形態に関わるメモリセルアレイの概略的な平面図
【図７】実施形態に関わる動作方法（消去動作のパルス調整例）を示すフローチャートである。
【図８】実施形態に関わる消去動作の閾値調整の説明図である。
【図９】実施形態に関わるメモリトランジスタにおいて、ボトム絶縁膜のシリコン基板とのバリアハイト低減の概念図である。
【図１０】実施形態に関わる条件の検討において、ボトム絶縁膜を４［nm］としたときのＳＩＭＳ測定の結果を示すグラフである。
【図１１】実施形態に関わる条件の検討において、窒化処理によりデータ書き換え特性の改善例を示すグラフである。
【図１２】実施形態に関わる条件の検討において、１５０[℃]で１０年に相当する加速試験後のウインドウΔＶthの大きさと界面Ｎ濃度との関係を示すグラフである。
【図１３】実施形態に関わる条件の検討において、さらに膜厚条件を変化させたときの検討結果を示すグラフである。
【図１４】本実施形態に関わる３.５ＶＭＯＮＯＳトランジスタの書き込み消去特性を示すグラフである。
【図１５】本実施形態に関わる３.５ＶＭＯＮＯＳトランジスタについて、データ保持特性のデータ書き換え回数依存性を示すグラフである。
【符号の説明】
【００９１】
１…半導体メモリデバイス、３…メモリセルアレイ、５…周辺回路、１１…シリコン基板、１１Ａ…チャネル形成領域（基板表面領域）、１２…積層膜、１２Ａ…ボトム絶縁膜、１２Ｂ…電荷蓄積膜、１２Ｃ…トップ絶縁膜、１３…ゲート電極、１４Ｓ,１４Ｄ…エクステンション領域、１５…高濃度チャネル領域、１７Ｓ…ソース領域、１７Ｄ…ドレイン領域、５０…駆動制御部、８０…パルス発生部、９０…駆動パルス適正化処理部、９２…ベリファイ部、９４…レジスタ部、Ｍ…メモリトランジスタ、Ｖth（Ｗ）…書き込み後の閾値電圧、Ｖth（Ｅ）…消去後の閾値電圧、ΔＶth…ウインドウ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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