(57)【要約】【課題】ダミーゲートアレイのＰＮ貫通電流による短絡現象により、本来の集積半導体回路構成の不良率に不良率が上乗せされるので、本来の集積半導体回路構成の不良率より高い不良率となっていまい、本来の回路の収率より集積半導体回路全体の収率が下がっていたので、本来の回路が正常であれば、ダミーゲートアレイに不良があってもそのダミーゲートアレイさえ使わなければ正常動作する集積半導体回路を提供する。【解決手段】メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路を提供する。【選択図】  図１
2010251629.tif 000002
【特許請求の範囲】
【請求項１】
メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路。
【請求項２】
前記スイッチング素子のＯＮ−ＯＦＦを不揮発性メモリにより制御するものであることを特徴とする請求項１記載の集積半導体回路。
【請求項３】
前記スイッチング素子のＯＮ−ＯＦＦが不揮発メモリの信号のインバータによる反転信号を、電源電圧からダミーゲートアレイへの接続スイッチとなるＰＭＯＳＦＥＴのゲート入力とし、前記スイッチング素子のＯＮ−ＯＦＦが不揮発メモリの信号を、ダミーゲートアレイから接地電圧への接続スイッチとなるＮＭＯＳＦＥＴのゲート入力とすることにより制御するものであることを特徴とする請求項２記載の集積半導体回路。
【請求項４】
前記ダミーゲートアレイを複数の群に分け各群毎にスイッチング素子を設けたことを特徴とする請求項２または３記載の集積半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のゲートアレイをメタル層で配線するゲートアレイなどで代表される集積半導体回路に係り、特に設計変更が容易な様に、当初使用していないダミーゲートアレイを有するゲートアレイ集積半導体回路に関する。
【背景技術】
【０００２】
従来から集積半導体回路においては、本来の設計に用いられる集積半導体回路の他、設計変更や不良動作に対応するために、予め本来使用する回路のほかに予備の回路として、ダミーゲートアレイを設けることが行われている。
【０００３】
この様々なダミーゲートアレイは、図２に示す様な回路構成が用いられてきた。すなわち、電源電圧１２１と接地電圧１２２との間でゲートアレイ１１１、１１２が構成されているが、各々のゲートアレイ１１１、１１２は通常入力は接地電圧または電源電位に接続され、出力は配線されず、開放されている。このゲートアレイ１１１、１１２を使用する必要性が生じた場合にその入力と出力を適宜メタル層による配線を修正し、回路に修正を行っていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の様な集積半導体回路においては、最終的に使用されるゲートアレイの数が予め予測できないために、多くのダミーゲートアレイが使用されない状態でゲートアレイ集積半導体回路上に配線されずに残ることとなる。この様な結局使用されなかったダミーゲートアレイはゲート入力を設計上接地電圧または駆動電圧に固定するが、製造時の不具合により、このゲート入力配線が断線、あるいは多層配線された場合のコンタクトホールがオープンすることがある。この場合でも駆動電圧として電源電圧１２１と接地電圧１２２が接続されていることには変りがない。
【０００６】
従って、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのどちらかがＯＮで他方がＯＦＦであれば問題ないが、入力電圧が浮いて不安定になることにより両方ＯＮになる場合がときおり発生していた。また、この様な原因のほかにも、ダミーゲートアレイの各種不良により両方ＯＮになる場合がときおり生じていた。このようにＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの両方がＯＮになってしまうと、電源電圧１２１と接地電圧１２２の間で自由に電流が流れることとなって、ＰＮ貫通電流が発生してしまい、短絡（ショート）状態になり、このゲートアレイ集積半導体回路自体が不良になってしまう。また、接地電圧または電源電圧に接続されるＮＭＯＳＦＥＴあるいはＰＭＯＳＦＥＴのゲート絶縁酸化膜の絶縁不良により、ゲート−基板間が短絡することもある。この様なダミーゲートアレイのＰＮ貫通電流あるいはゲート−基板間の絶縁不良による短絡が発生すれば、本来の回路が正常であっても正常動作されることはなく、不良品となってしまう。
【０００７】
この様なダミーゲートアレイのＰＮ貫通電流による短絡現象あるいはゲートと基板の間の絶縁不良による短絡現象により、本来のゲートアレイ集積半導体回路構成の不良率に短絡現象の不良率が上乗せされるので、本来のゲートアレイ集積半導体回路構成の不良率より高い不良率となってしまい、この様な原因により、本来の回路の歩留まりよりゲートア
レイ集積半導体回路全体の歩留まりが下がっていた。
【０００８】
そこで、本来の回路が正常であれば、ダミーゲートアレイに不良があってもそのダミーゲートアレイさえ使わなければ正常動作するゲートアレイ集積半導体回路の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明で、前記課題を解決するため、まず、請求項１では、メタル層で配線がなされるとともにダミーゲートアレイを有する集積半導体回路において、ダミーゲートアレイの電源回路にスイッチング素子を設けたことを特徴とする集積半導体回路を提供するものである。
【００１０】
請求項２では、前記スイッチング素子のＯＮ−ＯＦＦを不揮発性メモリにより制御するものであることを特徴とする請求項１記載の集積半導体回路を提供するものである。
【００１１】
請求項３では、前記スイッチング素子のＯＮ−ＯＦＦが不揮発メモリの信号のインバータによる反転信号を、電源電圧からダミーゲートアレイへの接続スイッチとなるＰＭＯＳＦＥＴのゲート入力とし、前記スイッチング素子のＯＮ−ＯＦＦが不揮発メモリの信号を、ダミーゲートアレイから接地電圧への接続スイッチとなるＮＭＯＳＦＥＴのゲート入力とすることにより制御するものであることを特徴とする請求項２記載の集積半導体回路を提供するものである。
【００１２】
請求項４では、前記ダミーゲートアレイを複数の群に分け各群毎にスイッチング素子を設けたことを特徴とする請求項２または３記載の集積半導体回路を提供するものである。
【発明の効果】
【００１３】
本発明により、請求項１ではダミーゲートアレイの電源回路にスイッチング素子が設けられているために、このダミーゲートアレイを使用する設計のときのみＯＮとし、使用しないときはＯＦＦとすることが可能で、もしダミーゲートアレイが貫通電流の発生等の不良を有していても使用しない限りその電源がＯＦＦなので、集積半導体回路全体としては不良動作が表面化することがなくなり、そのような不良回路をダミーゲートアレイ部に含んでいても全体として正常な集積半導体回路とすることができる。
【００１４】
従って、メタル層の配線の変更だけで対処可能であり、本体のＦＥＴ部分のフォトマスクを設計変更することなくそのまま使用できる集積半導体回路に設計変更可能である。
【００１５】
また、請求項２では、スイッチング素子が不揮発メモリであるので、スイッチング動作を行わない場合にはその電力消費を最小限にすることを可能にする集積半導体回路とすることができる。
【００１６】
さらに、請求項３では、そのダミーゲートアレイの欠陥があっても、欠陥がない群に含まれるダミーゲートアレイに欠陥があっても、正常なものとして使用することが可能であり、欠陥の発生の影響を最低限に抑え、かつ、ダミーゲートアレイに付属するスイッチング素子の数を最低限にすることが可能で、最も最適化した集積半導体回路とすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一つの実施の形態を示す、メタル層がこの部分に配線されていない場合の集積半導体回路におけるダミーゲートアレイ部の回路図である。
【図２】従来技術の一つの実施の形態を示す、メタル層がこの部分に配線されていない場合の集積半導体回路におけるダミーゲートアレイ部の回路図である。
【発明を実施するための形態】
【００１８】
本発明を実施するにあたって、最良の形態を説明する。当然、特許請求の範囲内で等価な回路等で同様な効果を奏する回路に変形実施することを排除するものではない。
【００１９】
図１は本願発明の一つの実施の形態にかかる集積半導体回路におけるダミーゲートアレイ部の回路の一群を示す例であり、ゲートアレイ集積半導体回路である場合を用いて以下説明する。なお、ダミーゲートアレイ部以外がゲートアレイ集積半導体回路である必然性は特に無い。
【００２０】
不揮発性メモリ（図示せず）の出力信号２３が一部反転素子１５で信号反転され、ＰＭＯＳＦＥＴ１３のゲート入力となっており、電源電圧２１から群電源２５への電流を制御するものとなっている。
【００２１】
他方、同じ不揮発性メモリの出力信号２３は、そのままＮＭＯＳＦＥＴ１４へのゲート入力ともなっており、群接地２６から接地電圧２２への電流を制御するものとなっている。
【００２２】
このような群電源２５と群接地２６の間にダミーゲートアレイ１１、１２が複数設けられており、その入力と出力は当初用いられず、当初の設計ではダミーゲートアレイ１１、１２部分にはメタル層による回路の配線等が行われず断線している構成となっている。
【００２３】
この様な群が多数ゲートアレイ集積半導体回路のメタル層以外の半導体本体に設けられている。
【００２４】
以上の配線が、ダミーゲートアレイ１１、１２が用いられない状態での配線であり、不揮発性メモリの出力信号２３も低電圧（Ｌ）のＯＦＦ信号になっている。
【００２５】
この結果、電源電圧２１から群電源２５へ電流が流れず、また、群接地２６から接地電圧２２への電流も流れない。従って、この様なダミーゲートアレイに欠陥があり、群電源２５と群接地２６との間で例えば貫通電流が流れるものであっても、実際には貫通電流が流れることはなく、ダミーゲートアレイに欠陥があっても、この様なゲートアレイ集積半導体回路はそのまま使用できる。
【００２６】
次に、この様なダミーゲートアレイを用いて回路を修正する場合は、メタル層の設計を変更し、ゲートアレイ集積半導体回路本体とダミーゲートアレイを適宜メタル層に配線する様に設計変更するとともに、ダミーゲートアレイの属する群のオプション用の不揮発性メモリの出力信号を電気的にあるいは光学的に、例えば紫外線照射等により高電圧（Ｈ）のＯＮ信号にする。この場合、配線の引き回しが容易でない場合は、メタル層は1層に限らず多層メタル構成であっても構わない。
【００２７】
この結果、電源電圧２１から群電源２５へ電流が流れ、また、群接地２６から接地電圧２２への電流も流れる様になる。従って、この様なダミーゲートアレイに欠陥がなければ、群電源２５が電源電圧２１に電気的に接続し、群接地２６も接地電圧２２へ電気的に接続し、ダミーゲートアレイが正常作動する。もちろん、この様な場合でも使用した群以外の群に属するダミーゲートアレイに欠陥があり、群電源２５と群接地２６との間で例えば貫通電流が流れるものであっても、上記不揮発性メモリの値を書き換えない限り、メタル層で配線されない限り、実際には貫通電流が流れることはなく、ダミーゲートアレイに欠陥があっても、この様なゲートアレイ集積半導体回路はそのまま使用できる。
【産業上の利用可能性】
【００２８】
本発明は、メタル層による配線の引き回しにより容易に修正可能な集積半導体回路に関し、特に修正用に予め用意しておいたダミーゲートアレイを用いて容易に修正可能なゲートアレイ集積半導体回路の設計技術に利用可能である。
【符号の説明】
【００２９】
１１、１２  ダミーゲートアレイ
１３  ＰＭＯＳＦＥＴ
１４  ＮＭＯＳＦＥＴ
１５  反転回路
２１  電源電圧
２２  接地電圧
２３  不揮発性メモリの出力信号
２４  不揮発性メモリの反転出力信号
２５  群電源
２６  群接地
１１１、１１２  ダミーゲートアレイ
１２１  電源電圧
１２２  接地電圧
【図１】
2010251629.tif 000003
【図２】
2010251629.tif 000004