(57)【要約】【課題】１つのチップに圧電素子と強誘電体素子とを混載させ、得られる半導体装置の小型化を図ることが可能な半導体装置とその製造方法を提供する。【解決手段】本発明の半導体装置１は、圧電素子３と、強誘電体素子２と、を同一基板上に備える半導体装置１において、強誘電体素子２を構成する強誘電体膜１５ｂが、圧電素子３を構成する圧電体膜４の少なくとも一部と同じ材料から形成されていることを特徴とする。【選択図】図２
2010251590.tif 000002
【特許請求の範囲】
【請求項１】
圧電素子と、強誘電体素子と、を同一基板上に備える半導体装置において、
前記強誘電体素子を構成する強誘電体膜が、前記圧電素子を構成する圧電体膜の少なくとも一部と同じ材料から形成されていることを特徴とする半導体装置。
【請求項２】
前記圧電体膜の膜厚が前記強誘電体膜の膜厚よりも厚くなっていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
圧電素子と、強誘電体素子と、を同一基板上に備える半導体装置の製造方法において、
前記基板上に第１電極膜を形成する工程と、
前記第１電極膜上に第１材料膜を形成する工程と、
前記基板上に形成された前記第１電極膜をパターニングすることにより、前記圧電素子を構成する圧電体下部電極と、前記強誘電体素子を構成する強誘電体下部電極と、を形成する工程と、
前記第１電極上に形成された前記第１材料膜をパターニングすることにより、前記圧電素子を構成する第１圧電体膜と、前記強誘電体素子を構成する強誘電体膜と、を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記基板上の前記強誘電体素子の露出する部位全体を覆って第１保護膜を形成する工程と、
前記基板上の前記第１圧電体膜と前記第１保護膜とを覆って第２材料膜を形成する工程と、
前記第２材料膜上に第３電極膜を形成する工程と、
前記基板上に形成された前記第２材料膜をパターニングすることにより、前記圧電素子を構成する第２圧電体膜を形成する工程と、
前記第２材料膜上に形成された前記第３電極膜をパターニングすることにより、前記圧電素子を構成する圧電体上部電極を形成する工程と、
を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記基板上の前記圧電素子の露出する部位全体を覆って第２保護膜を形成する工程と、
前記基板上の前記第１保護膜と前記第２保護膜とを覆って下部層間絶縁膜を形成する工程と、
前記下部層間絶縁膜を貫通して前記圧電素子を環状に囲む位置に下部隔壁層を形成するとともに前記強誘電体素子に電気的に接続するプラグを形成する工程と、
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記下部層間絶縁膜の上方に前記下部隔壁層に囲まれた領域に通じる第１開口を有する第１圧電体封止膜を形成する工程と、
前記下部層間絶縁膜の上方の前記第１圧電体封止膜の露出する部位全体を覆って上部層間絶縁膜を形成する工程と、
前記上部層間絶縁膜を貫通して前記下部隔壁層に対応する位置に環状に上部隔壁層を形成するとともに前記第１圧電体封止膜に重なる位置に支持部を形成する工程と、
前記上部層間絶縁膜上の前記支持部と重なる位置に、かつ、前記第１開口に重ならない領域に第２開口を有する第２圧電体封止膜を形成する工程と、
前記第１開口と前記第２開口との間からウエットエッチングにより前記下部層間絶縁膜と前記上部層間絶縁膜とを除去する工程と、
前記上部層間絶縁膜上の前記第２圧電体封止膜の露出する部位全体を覆って封止層を形成する工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記基板がシリコン基板であり、前記基板上に前記第１電極膜を形成する工程の前に、
前記基板上にポリシリコン膜を形成し、該ポリシリコン膜をパターニングして前記圧電素子の下方となる領域に第１ポリシリコン膜を形成するとともに前記強誘電体素子の下方となる領域に第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜を用いて前記強誘電体素子に電気的に接続するトランジスターを形成する工程と、
前記基板上の前記トランジスターと前記第１ポリシリコン膜とを覆って下地絶縁膜を形成する工程と、を有し、
前記圧電素子を形成する工程の後に、マスクを用いて前記圧電素子の下方を選択的にエッチングすることにより、前記基板と前記第１ポリシリコン膜とを除去する工程と、
を有することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
従来、電子部品を高密度に実装して実装面積の縮小化を図り、得られる半導体装置の小型化を実現することができる技術として、基板上にＩＣチップ（電子部品）を何層にも重ねてスタック（積層）化するスタックドパッケージ技術が用いられている。
【０００３】
このようなスタックドパッケージ技術を用いた構造が検討されており、例えば、特許文献１では、圧電素子を振動させる振動板の上に集積回路を配置することで、集積回路と振動板とを一体的に形成している。このように、基板上に振動板と集積回路とをスタック化することで、得られる半導体装置の小型化を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２８５４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術にあっては、得られる半導体装置の小型化を図ることができると考えられるが、スタックドパッケージ技術はＩＣチップを何層にも重ね合わせる技術である以上、小型化するにも限界がある。その一方で、さらなる半導体装置の小型化が要求されている。
【０００６】
ところで、センサー、アクチュエーター、電子回路を同一基板上に集積化したデバイスとして、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）がある。従来、ＭＥＭＳとＩＣチップとは、異なる生産工程で別々に形成し、組み立て時にスタック化する方法を用いている。しかしながら、組み立て時にスタック化する方法であると、組み立て工数がかかり生産コストが高くなってしまい好ましくない。また、ＭＥＭＳの駆動制御やノイズの防止の面から、ＭＥＭＳの近傍にＩＣチップを配置することが望ましい。
【０００７】
そこで、ＭＥＭＳとＩＣチップとを１つのチップに混載する技術が要求されている。特に、ピエゾアクチュエーター（圧電素子）等の強誘電体ＭＥＭＳと、低電圧及び高速動作が可能な不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ）とを、１つのチップに混載する技術の開発が大きく期待されている。
【０００８】
本発明はこのような事情に鑑みてなされたものであって、１つのチップに圧電素子と強誘電体素子とを混載させ、得られる半導体装置の小型化を図ることが可能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の半導体装置は、圧電素子と、強誘電体素子と、を同一基板上に備える半導体装置において、前記強誘電体素子を構成する強誘電体膜が、前記圧電素子を構成する圧電体膜の少なくとも一部と同じ材料から形成されていることを特徴とする。
この構成によれば、圧電素子と強誘電体素子とが同一基板上に形成されているとともに、圧電素子を構成する圧電体膜と強誘電体素子を構成する強誘電体膜の少なくとも一部に同じ材料を用いている。これにより、１つのチップに圧電素子と強誘電体素子とを混載させて、得られる半導体装置の小型化を図ることができる。また、圧電素子と強誘電体素子とを１つのチップに混載させることは、従来と異なり組み立て工数がかからないので、生産コストを抑えることができる。また、圧電素子の近傍に強誘電体素子が形成されるので、圧電素子の駆動制御を好適に行うことができる。また、ノイズを防止することもできる。
【００１０】
また、上記半導体装置においては、前記圧電体膜の膜厚が前記強誘電体膜の膜厚よりも厚くなっていてもよい。
この構成によれば、圧電体膜の膜厚を厚くすることによって、圧電素子を振動させるために圧電体膜を十分に収縮させることができる。つまり、圧電体膜を挟む一対の電極に駆動信号を印加することにより収縮する圧電体膜の変形可能な範囲が大きくなる。これにより、圧電素子の駆動制御を好適に行うことができる。
【００１１】
本発明の半導体装置の製造方法においては、圧電素子と、強誘電体素子と、を同一基板上に備える半導体装置の製造方法において、前記基板上に第１電極膜を形成する工程と、前記第１電極膜上に第１材料膜を形成する工程と、前記基板上に形成された前記第１電極膜をパターニングすることにより、前記圧電素子を構成する圧電体下部電極と、前記強誘電体素子を構成する強誘電体下部電極と、を形成する工程と、前記第１電極上に形成された前記第１材料膜をパターニングすることにより、前記圧電素子を構成する第１圧電体膜と、前記強誘電体素子を構成する強誘電体膜と、を形成する工程と、を有することを特徴とする。
この製造方法によれば、圧電素子を構成する圧電体下部電極が、強誘電体素子を構成する強誘電体下部電極と同じ工程で構成される。また、圧電素子を構成する第１圧電体膜が、強誘電体素子を構成する強誘電体膜と同じ工程で形成される。つまり、同一基板上に形成される圧電素子と強誘電体素子とは、その構造の一部が同じ工程で形成されることになる。このように、構造の一部を同じ工程で形成することにより、製造工程を共有化し別途独立した工程を設ける必要がないため、効率良く低コストで半導体装置を製造することができる。また、圧電素子と強誘電体素子とを同一基板上に形成するとともに構造の一部を同じ工程で形成することにより、１つのチップに圧電素子と強誘電体素子とを混載させ、得られる半導体装置の小型化を図ることができる。また、圧電素子と強誘電体素子とを１つのチップに混載させることは、従来と異なり組み立て工数がかからないので、生産コストを抑えることができる。また、圧電素子の近傍に強誘電体素子が形成されるので、圧電素子の駆動制御を好適に行うとともに、ノイズを防止することができる。
【００１２】
また、上記半導体装置の製造方法においては、前記基板上の前記強誘電体素子の露出する部位全体を覆って第１保護膜を形成する工程と、前記基板上の前記第１圧電体膜と前記第１保護膜とを覆って第２材料膜を形成する工程と、前記第２材料膜上に第３電極膜を形成する工程と、前記基板上に形成された前記第２材料膜をパターニングすることにより、前記圧電素子を構成する第２圧電体膜を形成する工程と、前記第２材料膜上に形成された前記第３電極膜をパターニングすることにより、前記圧電素子を構成する圧電体上部電極を形成する工程と、を有していてもよい。
この製造方法によれば、圧電素子の圧電体膜となる第２材料膜を形成する工程を有しているので、圧電素子の圧電体膜の膜厚を十分な厚さに調整することができる。このため、圧電素子を振動させるために圧電体膜を十分に収縮させることができる。つまり、圧電体膜を挟む一対の電極に駆動信号を印加することにより収縮する圧電体膜の変形可能な範囲が大きくなる。これにより、圧電素子の駆動制御を好適に行うことができる。
【００１３】
また、上記半導体装置の製造方法においては、前記基板上の前記圧電素子の露出する部位全体を覆って第２保護膜を形成する工程と、前記基板上の前記第１保護膜と前記第２保護膜とを覆って下部層間絶縁膜を形成する工程と、前記下部層間絶縁膜を貫通して前記圧電素子を環状に囲む位置に下部隔壁層を形成するとともに前記強誘電体素子に電気的に接続するプラグを形成する工程と、を有していてもよい。
この製造方法によれば、下部層間絶縁膜を貫通して圧電素子を環状に囲む位置に形成される下部隔壁層が、強誘電体素子に電気的に接続するプラグと同じ工程で形成される。このように、構造の一部を同じ工程で形成することにより、製造工程を共有化し、別途独立した工程を設ける必要がないため、効率良く低コストで半導体装置を製造することができる。
【００１４】
また、上記半導体装置の製造方法においては、前記下部層間絶縁膜の上方に前記下部隔壁層に囲まれた領域に通じる第１開口を有する第１圧電体封止膜を形成する工程と、前記下部層間絶縁膜の上方の前記第１圧電体封止膜の露出する部位全体を覆って上部層間絶縁膜を形成する工程と、前記上部層間絶縁膜を貫通して前記下部隔壁層に対応する位置に環状に上部隔壁層を形成するとともに前記第１圧電体封止膜に重なる位置に支持部を形成する工程と、前記上部層間絶縁膜上の前記支持部と重なる位置に、かつ、前記第１開口に重ならない領域に第２開口を有する第２圧電体封止膜を形成する工程と、前記第１開口と前記第２開口との間からウエットエッチングにより前記下部層間絶縁膜と前記上部層間絶縁膜とを除去する工程と、前記上部層間絶縁膜上の前記第２圧電体封止膜の露出する部位全体を覆って封止層を形成する工程と、を有していてもよい。
この製造方法によれば、下部隔壁層と上部隔壁層とに囲まれた領域の下部層間絶縁膜と上部層間絶縁膜とがウエットエッチングにより除去される。つまり、下部隔壁層と上部隔壁層とに囲まれた圧電素子の形成領域に対応する領域の下部層間絶縁膜と上部層間絶縁膜とを選択的に除去することができる。このように、下部隔壁層と上部隔壁層とに囲まれた領域にウエットエッチングを行うので、エッチャントが外部（隔壁層に囲まれた領域外）に漏れてしまうことがない。また、下部隔壁層に囲まれた領域に通じる第１開口に重ならない領域に第２開口を有する第２圧電体封止膜が形成される。このため、上部層間絶縁膜上の第２圧電体封止膜の露出する部位全体を覆って封止層を形成する際に、封止層の形成材料が第２開口から入射しても第１圧電体封止膜上に堆積する。したがって、封止層の形成材料が圧電素子の形成領域に入射することがないので、信頼性に優れた半導体装置を得ることが可能となる。
【００１５】
また、上記半導体装置の製造方法においては、前記基板がシリコン基板であり、前記基板上に前記第１電極膜を形成する工程の前に、前記基板上にポリシリコン膜を形成し、該ポリシリコン膜をパターニングして前記圧電素子の下方となる領域に第１ポリシリコン膜を形成するとともに前記強誘電体素子の下方となる領域に第２ポリシリコン膜を形成する工程と、前記第２ポリシリコン膜を用いて前記強誘電体素子に電気的に接続するトランジスターを形成する工程と、前記基板上の前記トランジスターと前記第１ポリシリコン膜とを覆って下地絶縁膜を形成する工程と、を有し、前記圧電素子を形成する工程の後に、マスクを用いて前記圧電素子の下方を選択的にエッチングすることにより、前記基板と前記第１ポリシリコン膜とを除去する工程と、を有していてもよい。
この製造方法によれば、圧電素子の下方のシリコン基板と第１ポリシリコン膜とがマスクを用いてエッチングすることにより選択的に除去される。したがって、第１ポリシリコン膜の膜厚を調整することにより、圧電素子の支持層に面する下地絶縁膜の膜厚を所定の厚さに調整することができる。このように、支持層に面する下地絶縁膜の膜厚を薄くすることによって、圧電素子へ駆動信号を印加することにより振動する支持層の変形を妨げないようにすることができる。また、第１ポリシリコン膜とトランジスターを構成する第２ポリシリコン膜とが同じ工程で形成されるので、圧電素子と強誘電体素子に加えてトランジスターを形成する場合でも、効率良く低コストで半導体装置を製造することができる。
【図面の簡単な説明】
【００１６】
【図１】液滴吐出ヘッドの概略構成を示す模式図である。
【図２】本発明の半導体装置の概略構成を示す図である。
【図３】本発明の半導体装置の製造工程を示す図である。
【図４】図３に続く半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】図６に続く半導体装置の製造工程を示す図である。
【図８】図７に続く半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、本発明の実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００１８】
（液滴吐出ヘッド）
図１は、本発明の半導体装置を構成する圧電素子を有する液滴吐出ヘッド５の概略構成を示す図である。図１（ａ）は、例えばカラーフィルターの形成材料等の液滴を吐出する液滴吐出ヘッド５を被処理基板に液滴が吐出される側から見た平面図、図１（ｂ）は、液滴吐出ヘッド５の部分斜視図、図１（ｃ）は液滴吐出ヘッド５の１ノズルの部分断面図である。
【００１９】
図１（ａ）に示すように、液滴吐出ヘッド５は、Ｙ軸方向に配列された複数（例えば１８０個）のノズルＮ１〜Ｎ１８０を備えている。ノズルＮ１〜Ｎ１８０によってノズル列ＮＡが形成されている。図１（ａ）では１列分のノズルを示しているが、液滴吐出ヘッド５に設けるノズル数及びノズル列数は任意に変更可能であり、Ｙ軸方向に配列した１列分のノズルをＸ軸方向に複数列設けても良い。
【００２０】
図１（ｂ）に示すように、液滴吐出ヘッド５は、材料を供給するチューブと連結される材料供給孔１３ａが設けられた支持層１３と、ノズルＮ１〜Ｎ１８０が設けられたノズルプレート１２１と、支持層１３とノズルプレート１２１との間に設けられた液溜まり２２と、複数の隔壁２３と、複数の貯留室１２４とを備えている。支持層１３上には、各ノズルＮ１〜Ｎ１８０に対応して圧電素子ＰＺ１〜ＰＺ１８０が配置されている。
【００２１】
液溜まり２２には、材料供給孔１３ａを介して供給される液状のカラーフィルター材料が充填されるようになっている。貯留室１２４は、支持層１３と、ノズルプレート１２１と、１対の隔壁２３とによって囲まれるようにして形成されている。また、貯留室１２４は、各ノズルＮ１〜Ｎ１８０に１対１に対応して設けられている。また、各貯留室１２４には、一対の隔壁２３の間に設けられた供給口２４ａを介して、液溜まり２２からカラーフィルター材料が導入されるようになっている。
【００２２】
図１（ｃ）に示すように、圧電素子ＰＺ１は、圧電体膜４を一対の電極１４ａ，１９ａで挟持されたものである。この圧電素子ＰＺ１は、一対の電極１４ａ，１９ａに駆動信号を印加すると圧電体膜４が収縮するよう構成されている。そして、このような圧電素子ＰＺ１が配置されている支持層１３は、一対の電極１４ａ，１９ａに駆動信号を印加すると圧電素子ＰＺ１と一体になって同時に外側（貯留室１２４の反対側）へ撓曲するようになっており、これによって貯留室１２４の容積が増大するようになっている。
【００２３】
貯留室１２４の容積が増大すると、貯留室１２４内に増大した容積分に相当するカラーフィルター材料が、液溜まり２２から供給口２４ａを介して流入する。また、このような状態から圧電素子ＰＺ１への駆動信号の印加を停止すると、圧電素子ＰＺ１と支持層１３はともに元の形状に戻り、貯留室１２４も元の容積に戻る。これにより、貯留室１２４内のカラーフィルター材料の圧力が上昇し、ノズルＮ１から被処理基板に向けてカラーフィルター材料の液滴Ｌが吐出される。
【００２４】
（半導体装置）
図２は、本発明の半導体装置１の概略構成を示す図である。図２（ａ）は半導体装置１の断面構成を示す図、図２（ｂ）は、図２（ａ）に示したＡ−Ａ線に沿った断面構成を示す図である。以下の図面中において、圧電素子形成領域とは、半導体装置１における圧電素子が形成される領域に対応する断面図である。また、強誘電体素子形成領域とは、半導体装置１における強誘電体素子が形成される領域に対応する断面図である。また、符号Ｔ１は圧電体膜４の膜厚、符号Ｔ１ａは第１圧電体膜１５ａの膜厚、符号Ｔ１ｂは第２圧電体膜１８ａの膜厚、符号Ｔ２は強誘電体膜１５ｂの膜厚である。
【００２５】
なお、圧電体膜４の膜厚Ｔ１は、圧電体下部電極１４ａ上面から圧電体膜４上面までの距離である。第１圧電体膜１５ａの膜厚Ｔ１ａは、圧電体下部電極１４ａ上面から第１圧電体膜１５ａ上面までの距離である。第２圧電体膜１８ａの膜厚Ｔ１ｂは、第１圧電体膜１５ａ上面から第２圧電体膜１８ａ上面までの距離である。強誘電体膜１５ｂの膜厚Ｔ２は、強誘電体下部電極１４ｂ上面から強誘電体膜１５ｂ上面までの距離である。
【００２６】
図２（ａ）に示すように、半導体装置１は、シリコンからなる基板（シリコン基板）１０上に圧電素子３と強誘電体素子２とトランジスター１３０とを備えて構成されている。シリコン基板１０は、酸化シリコン膜（下地絶縁膜）１２の下地となる基板である。このシリコン基板１０は、例えば、ＣＺ法（チョクラルスキー法）やＦＺ法（フローティングゾーン法）を用いて形成されたシリコンインゴットをスライス、研磨して形成される。シリコン基板１０の表層には素子分離領域１１が形成されている。素子分離領域１１によって分離された領域の一部が、圧電素子形成領域、強誘電体素子形成領域に対応している。なお、シリコン基板１０上には、トランジスター１３０と同一層内にＩＣ回路（図示略）が形成されている。
【００２７】
酸化シリコン膜１２は、圧電素子３に重なる位置において、その膜厚が薄くなっている。このように、支持層１３に面する酸化シリコン膜１２の膜厚を薄くすることによって、圧電素子３へ駆動信号を印加することにより振動する支持層１３の変形を妨げないようにすることができる。
【００２８】
シリコン基板１０の下側にはマスク２０５を介してノズルＮが設けられたノズルプレート１２１が配置されている。貯留室１２４は、支持層１３に面して上壁に対応する酸化シリコン膜１２と、側壁に対応するシリコン基板１０、マスク２０５と、下壁に対応するノズルプレート１２１とによって囲まれるようにして形成されている。また、貯留室１２４には、図示しない供給口を介して、カラーフィルター材料が導入されるようになっている。
【００２９】
強誘電体素子形成領域におけるシリコン基板１０上には、強誘電体素子３に電気的に接続するトランジスター１３０が形成されている。図示はしないが、シリコン基板１０の表層には、ソース領域及びドレイン領域が形成され、ソース領域とドレイン領域との間がチャネル領域になっている。ソース領域、ドレイン領域、チャネル領域を覆ってゲート絶縁膜が設けられ、チャネル領域と平面視重なる部分のゲート絶縁膜上に、ゲート電極が設けられている。ゲート電極の周辺には、ゲート電極の壁に当接してサイドウォールが設けられている。ソース領域、ドレイン領域は、それぞれ高濃度不純物領域と、低濃度不純物領域とを含んでおり、サイドウォールと重なる部分が低濃度不純物領域となっている。ソース領域の高濃度不純物領域とドレイン領域の高濃度不純物領域には、プラグ（図示略）が導通接続されている。プラグは、例えば、タングステン等の導電材料からなる。
【００３０】
圧電素子形成領域におけるシリコン基板１０上には、酸化シリコン膜１２を貫通して圧電素子３を囲む位置に対応する領域に第１隔壁層４１が形成されている。第１隔壁層４１と上述の強誘電体素子形成領域におけるプラグとは、酸化シリコン膜１２を貫通して同一層内に形成されている。第１隔壁層４１は、貯留室１２４を囲む位置に設けられ、酸化シリコン膜１２とともに貯留室１２４の隔壁としての機能を有している。第１隔壁層４１の形成材料は、上述のプラグと同様にタングステンを用いることができる。
【００３１】
酸化シリコン膜１２上には、支持層１３が形成されている。この支持層１３は、圧電素子３へ駆動信号を印加することにより圧電素子３と一体となって振動し、貯留室１２４内に微振動を生じさせる機能を有するものである。
【００３２】
圧電素子形成領域における支持層１３上には、圧電素子３が形成されている。圧電素子３は、下層から順に、圧電体下部電極１４ａ、圧電体膜４及び圧電体上部電極１９ａが積層された構成となっている。圧電体下部電極１４ａ及び圧電体上部電極１９ａは、不図示の引き回し配線を介して駆動回路と電気的に接続されており、駆動信号が印加されるようになっている。
【００３３】
圧電体下部電極１４ａ及び圧電体上部電極１９ａは、単層あるいは複数層の導電膜からなる。圧電体下部電極１４ａ、圧電体上部電極１９ａを構成する膜としては、Ｉｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つからなる膜、あるいはこれら合金からなる膜、あるいはこれらの酸化物からなる膜を用いることができる。なお、熱的・化学的な安定性から、イリジウムや白金等の貴金属からなるものが好ましい。本実施形態では、圧電体下部電極１４ａ、圧電体上部電極１９ａが単層のイリジウム膜からなっている。
【００３４】
圧電体膜４は、第１圧電体膜１５ａと第２圧電体膜１８ａとを有して構成されている。第１圧電体膜１５ａ及び第２圧電体膜１８ａは、一般式がＡＢＯ３で示される強誘電体材料からなっている。Ａサイト金属は、例えばＰｂ（鉛）、あるいは鉛の一部をＬａ（ランタン）あるいはＣａ（カルシウム）、Ｓｒ（ストロンチウム）に置換したものからなる。Ｂサイト金属は、例えばＺｒ（ジルコニウム）またはＴｉ（チタン）からなり、これにＶ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、及びＭｇ（マグネシウム）のうちの１つ以上を添加してもよい。本実施形態では、第１圧電体膜１５ａ、第２圧電体膜１８ａが、Ａサイト金属に鉛、Ｂサイト金属にチタン及びジルコニウムを含有したチタンジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴと称す）からなっている。
【００３５】
強誘電体素子形成領域における支持層１３上には、強誘電体素子２が形成されている。強誘電体素子２は、下層から順に、強誘電体下部電極１４ｂ、強誘電体膜１５ｂ及び強誘電体上部電極１６ａが積層された構成となっている。強誘電体上部電極１６ａ、強誘電体下部電極１４ｂは、それぞれ配線層５１，５２を介して、プラグ５３，５４と電気的に接続されている。プラグ５３，５４は、それぞれ配線層５５，５６を介してトランジスター１３０と電気的に接続されている。
【００３６】
強誘電体下部電極１４ｂ、強誘電体上部電極１６ａは、上述した圧電体下部電極１４ａ、圧電体上部電極１９ａと同様に、単層あるいは複数層の導電膜からなる。本実施形態では、強誘電体下部電極１４ｂ、強誘電体上部電極１６ａが、上述した圧電体下部電極１４ａ、圧電体上部電極１９ａと同様に、単層のイリジウム膜からなっている。
【００３７】
強誘電体膜１５ｂは、上述した圧電体膜４を構成する第１圧電体膜１５ａと同様に、一般式がＡＢＯ３で示される強誘電体材料からなっている。本実施形態では、強誘電体膜１５ｂが上述した第１圧電体膜１５ａと同様にＰＺＴからなっている。このように、強誘電体膜１５ｂは、圧電体膜４を構成する第１圧電体膜１５ａと同じ材料から形成されている。
【００３８】
圧電体膜４を構成する第１圧電体膜１５ａの膜厚Ｔ１ａは、強誘電体膜１５ｂの膜厚Ｔ２と略同一になっている（Ｔ１ａ＝Ｔ２）。一方、圧電体膜４を構成する第２圧電体膜１８ａの膜厚Ｔ１ｂは、第１圧電体膜１５ａの膜厚Ｔ１ａ（強誘電体膜１５ｂの膜厚Ｔ２）よりも厚くなっている（Ｔ１ｂ＞Ｔ１ａ（Ｔ２））。そして、第１圧電体膜１５ａの膜厚Ｔ１ａと第２圧電体膜１８ａの膜厚Ｔ１ｂとが足し合わされた圧電体膜４の膜厚Ｔ１（Ｔ１ａ＋Ｔ２ｂ）は、強誘電体膜１５ｂの膜厚Ｔ２よりも厚くなっている（Ｔ１＞Ｔ２）。
【００３９】
このように、圧電体膜４の膜厚Ｔ１が厚くなっているので、圧電素子３を振動させるために圧電体膜４を十分に収縮させることができる。つまり、圧電体膜４を挟む一対の電極１４ａ，１９ａに駆動信号を印加することにより収縮する圧電体膜４の変形可能な範囲が大きくなる。例えば、圧電素子３を液滴吐出ヘッドの駆動素子に用いる場合、圧電素子３の駆動制御をして、貯留室１２４内に微振動を生じさせてインク吐出量を精度よく調整することができる。
【００４０】
圧電素子３の側面及び上面、圧電素子３の周辺部を覆って、水素バリア膜（第２保護膜）３０が設けられている。水素バリア膜３０は、圧電体膜４の還元を防止するようになっている。水素バリア膜３０の形成材料としては、例えば、アルミニウム酸化物を用いることができる。
【００４１】
強誘電体素子２の側面及び上面、強誘電体素子２の周辺部を覆って、水素バリア膜（第１保護膜）１７ａが設けられている。水素バリア膜１７ａは、強誘電体膜１５ｂの還元を防止するようになっている。水素バリア膜１７ｂの形成材料としては、上述の水素バリア膜３０と同様に、アルミニウム酸化物を用いることができる。
【００４２】
強誘電体素子形成領域における水素バリア膜１７ａを覆って、第１層間絶縁膜３１が形成されている。第１層間絶縁膜３１は、例えばシリコン酸化物やシリコン窒化物等の絶縁材料からなる。第１層間絶縁膜３１上には、第１層間絶縁膜３１、水素バリア膜１７ａを貫通して、強誘電体上部電極１６ａ上面に接するように配線層５１が形成されている。また、第１層間絶縁膜３１、水素バリア膜１７ａ、強誘電体膜１５ｂを貫通して、強誘電体下部電極１４ｂ上面に接するように配線層５２が形成されている。配線層５１，５２は、例えばチタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウム等の導電材料からなる。
【００４３】
圧電素子形成領域における支持層１３上には、水素バリア膜３０を貫通して、圧電素子３を囲んで第１隔壁層４１と重なる位置に、第１隔壁支持部６１が形成されている。第１隔壁支持部６１は、図２（ｂ）に示す第４隔壁層４４に対応して平面視矩形枠状になっており、後述する隔壁層（第２隔壁層）を支持する機能を有する。第１隔壁支持部６１の形成材料としては、上述の配線層５１，５２と同様に、チタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウムを用いることができる。また、第１隔壁支持部６１の形成材料としては、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることもできる。
【００４４】
第１隔壁支持部６１、配線層５１，５２及び第1層間絶縁膜３１を覆って、第２層間絶縁膜（下部層間絶縁膜）３２が形成されている。第２層間絶縁膜３２は、例えばシリコン酸化物やシリコン窒化物等の絶縁材料からなる。強誘電体素子形成領域における第２層間絶縁膜３２を貫通して、配線層５１上面に接するようにプラグ５３が形成されている。また、第２層間絶縁膜３２を貫通して、配線層５２上面に接するようにプラグ５４が形成されている。プラグ５３，５４は、例えばタングステン等の導電材料からなる。
【００４５】
圧電素子形成領域における第２層間絶縁膜３２は、圧電素子３周辺において空洞１２０を有している。つまり、圧電素子３の周辺には第２層間絶縁膜３２が形成されていない。第１隔壁支持部６１上には、空洞１２０を囲むように第２層間絶縁膜３２の側壁に当接して、第１隔壁支持部６１に重なる位置に第２隔壁層（下部隔壁層）４２が形成されている。第２隔壁層４２は第１隔壁支持部６１に対応して平面視矩形枠状になっており、第１隔壁支持部６１と略同じ輪郭になっている。第２隔壁層４２の形成材料としては、上述のプラグ５３，５４と同様に、タングステンを用いることができる。このように圧電素子３周辺が空洞１２０であることより、圧電素子３の駆動（振動）に影響を与えることなく、支持層１３を好適に振動させることができる。
【００４６】
強誘電体素子形成領域における第２層間絶縁膜３２上面には、プラグ５３，５４に重なる位置に配線層５５，５６が形成されている。配線層５５，５６の形成材料としては、例えばチタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウム等の導電材料を用いることができる。
【００４７】
圧電素子形成領域における第２層間絶縁膜３２上には、第２隔壁層４２に重なる位置に第２隔壁支持部６２が形成されている。第２隔壁支持部６２は第２隔壁層４２に対応して平面視矩形枠状になっており、第２隔壁層４２と略同じ輪郭になっている。第２隔壁支持部６２の形成材料としては、上述の配線層５５，５６と同様に、チタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウムを用いることができる。
【００４８】
第２隔壁支持部６２、配線層５５，５６及び第２層間絶縁膜３２を覆って、第３層間絶縁膜３３が形成されている。第３層間絶縁膜３３は、例えばシリコン酸化物やシリコン窒化物等の絶縁材料からなる。
【００４９】
圧電素子形成領域における第３層間絶縁膜３３は、第２層間絶縁膜３２の開口と連通して開口されており、第３層間絶縁膜３３の開口された領域が空洞１２０となっている。第２隔壁支持部６２上には、空洞１２０を囲むように第３層間絶縁膜３３の側壁に当接して、第２隔壁支持部６２に重なる位置に第３隔壁層４３が形成されている。第３隔壁層４３は第２隔壁支持部６２に対応して平面視矩形枠状になっており、第２隔壁支持部６２と略同じ輪郭になっている。第３隔壁層４３の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００５０】
圧電素子形成領域における第３層間絶縁膜３３上には、圧電素子３周辺の空洞１２０に通じる第１開口７１ａを有する第１圧電体封止膜７１が形成されている。図２（ｂ）に示すように、第１開口７１ａは図示上下方向に長手を有するスリット状になっている。また、第１圧電体封止膜７１は平面視矩形状になっており、その外周部が第３隔壁層４３と略同じ輪郭になるように形成されている。第１圧電体封止膜７１の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００５１】
第３層間絶縁膜３３上には、第１圧電体封止膜７１の周辺部を覆って第４層間絶縁膜（上部層間絶縁膜）３４が形成されている。第４層間絶縁膜３４は、例えばシリコン酸化物やシリコン窒化物等の絶縁材料からなる。
【００５２】
圧電素子形成領域における第４層間絶縁膜３４は、第３層間絶縁膜３３の開口と連通して開口されており、第４層間絶縁膜３４の開口された領域が空洞１２０となっている。第１圧電体封止膜７１上の周辺部には、空洞１２０を囲むように第４層間絶縁膜３４の側壁に当接して、第３隔壁層４３に対応する位置に第４隔壁層（上部隔壁層）４４が形成されている。第４隔壁層４４は図２（ｂ）に示すように第３隔壁層４３に対応して平面視矩形枠状になっており、第３隔壁層４３と略同じ輪郭になっている。第４隔壁層４４の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００５３】
第４隔壁層４４に囲まれた領域内における第１圧電体封止膜７１上には、第１開口７１ａの延在方向に沿って、複数の支持部７２が形成されている。複数の支持部７２は平面視円形状になっている。支持部７２の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００５４】
圧電素子形成領域における第４層間絶縁膜３４上には、複数の支持部７２、第４隔壁層４４に重なる位置に、かつ、第１開口７１ａに重ならない領域に圧電素子３周辺の空洞１２０に通じる第２開口７３ａを有する第２圧電体封止膜７３が形成されている。つまり、第２開口７３ａは、第１開口７１ａと平面視重ならない位置に形成されている。図２（ｂ）に示すように、第２開口７３ａは図示上下方向に長手を有するスリット状になっている。また、第２圧電体封止膜７３は平面視矩形状になっており、第１圧電体封止膜７１と重なる領域の外周部が第４隔壁層４４と略同じ輪郭になるように形成されている。
【００５５】
第４層間絶縁膜３４上には、第２圧電体封止膜７３の周辺部を覆ってパッシベーション膜３５が形成されている。パッシベーション膜３５は、例えばシリコン窒化物等の絶縁材料からなる。
【００５６】
パッシベーション膜３５上には、第２圧電体封止膜７３の露出する部位全体を覆って封止層３６が形成されている。封止層３６の形成材料は、例えばシリコン酸化物等の絶縁材料を用いることができる。封止層３６によって、圧電素子３周辺の空洞１２０に通じる開口７１ａ，７３ａが覆われ、封止されている。
【００５７】
封止層３６上には、保護膜３７が形成されている。保護膜３７の形成材料は、例えばシリコン窒化物等の絶縁材料を用いることができる。
【００５８】
（半導体装置の製造方法）
次に、本実施形態に係る半導体装置１の製造方法を説明する。図３〜図８は、半導体装置１の製造工程を順を追って示す工程図である。
【００５９】
半導体基板１０を製造する際は、先ず、図３（ａ）に示すように、従来と同様の手法により製造されたシリコン基板１０を用意する。次に、シリコン基板１０にＬＯＣＯＳ法やＳＴＩ法を用いて素子分離領域１１を形成する。
【００６０】
次に、強誘電体素子形成領域におけるシリコン基板１０上に熱酸化法を用いてゲート絶縁膜を形成する。次に、ゲート絶縁膜上にポリシリコン膜をパターニングして第２ポリシリコン膜を形成し、ゲート絶縁膜上に第２ポリシリコン膜からなるゲート電極を形成する。このとき、圧電素子形成領域におけるシリコン基板１０上についてもポリシリコン膜をパターニングして、第１ポリシリコン膜２０１を形成しておく。次に、シリコン基板１０の表層に不純物を注入してソース領域、ドレイン領域を形成する。そして、エッチバック法を用いてサイドウォールを形成し、トランジスター１３０を形成する。ここで、トランジスター１３０を形成するとともに、ＩＣ回路（図示略）を形成する。このように、第１ポリシリコン膜２０１とトランジスター１３０を構成する第２ポリシリコン膜とを、同じ工程で形成することによって製造工程を共有化し、別途独立した工程を設ける必要がなく、効率的に形成することができる。
【００６１】
次に、シリコン基板１０上の第１ポリシリコン膜２０１、トランジスター１３０を覆って、例えばＣＶＤ法を用いて酸化シリコン膜１２を形成する。次に、強誘電体素子形成領域におけるシリコン基板１０上の酸化シリコン膜１２をエッチングしてコンタクトホールを形成し、このコンタクトホール内にソース領域の高濃度不純物領域に導通するプラグ（図示略）と、ドレイン領域の高濃度不純物領域に導通するプラグ（図示略）と、を埋設する。このとき、圧電素子形成領域におけるシリコン基板１０上の第１ポリシリコン膜２０１を囲む位置に、酸化シリコン膜１２をエッチングして開口部を形成し、この開口部内に第１隔壁層４１の形成材料を成膜して第１隔壁層４１を形成する。次に、酸化シリコン膜１２上をＣＭＰ法等で研磨することにより、酸化シリコン膜１２上面を平坦化する。プラグ及び第１隔壁層４１の形成材料としては、例えばタングステン等の導電材料を用いることができる。このように、プラグと第１隔壁層４１とを、同じ工程で形成することによって製造工程を共有化し、別途独立した工程を設ける必要がなく、効率的に形成することができる。
【００６２】
次に、プラグ及び第１隔壁層４１の形成された酸化シリコン膜１２上に、例えばスパッタリング法を用いて酸化ジルコニウムを成膜して、圧電素子３、強誘電体素子２の下地となる支持層１３を形成する。次に、支持層１３上に、圧電素子３、強誘電体素子２の材料膜を形成する。本実施形態では、先ず、支持層１３上に、圧電体下部電極１４ａ、強誘電体下部電極１４ｂの材料膜（第１電極膜）１４として、例えばイリジウムをスパッタリング法で成膜する。そして、この上に、第１圧電体膜１５ａ、強誘電体膜１５ｂの材料膜（第１材料膜）１５として、例えばＰＺＴをゾルゲル法（ＣＳＤ法）やスパッタリング法、ＭＯＣＶＤ法を用いて成膜する。そして、この上に、強誘電体上部電極１６ａの材料膜（第２電極膜）１６として、例えばイリジウムをスパッタリング法で成膜する。
【００６３】
次に、図３（ｂ）に示すように、第２電極膜１６をパターニングして、強誘電体上部電極１６ａを形成する。このとき、圧電素子形成領域における第１材料膜１５上に形成された第２電極膜１６は除去しておく。次に、第１材料膜１５上の圧電素子形成領域における所定の位置（圧電素子４の形成領域に重なる位置）に公知のレジスト技術及びフォトリソグラフィ法を用いてマスク２０２を形成するとともに、強誘電体素子形成領域における強誘電体上部電極１６ａを覆ってマスク２０３を形成する。
【００６４】
次に、図３（ｃ）に示すように、第１電極膜１４、第１材料膜１５をパターニングして、圧電体下部電極１４ａ、第１圧電体膜１５ａと、強誘電体下部電極１４ｂ、強誘電体膜１５ｂとを形成する。これにより、強誘電体下部電極１４ｂと強誘電体膜１５ｂと強誘電体上部電極１６ａとからなる強誘電体素子２が形成される。具体的には、マスク２０２，２０３を用いて、例えば反応性イオンエッチング法やスパッタエッチング法等のドライエッチングにより第１材料膜１５、第１電極膜１４を順次エッチングして、圧電体下部電極１４ａ、第１圧電体膜１５ａと、強誘電体素子２とを形成する。ここで、第１圧電体膜１５ａ、強誘電体膜１５ｂは同じ第１材料膜１５から形成されることにより、第１圧電体膜１５ａの膜厚Ｔ１ａは、強誘電体膜１５ｂの膜厚Ｔ２と略同一になっている（Ｔ１ａ＝Ｔ２）。
【００６５】
このように、圧電素子３を構成する圧電体下部電極１４ａ、第１圧電体膜１５ａと、強誘電体素子２を構成する強誘電体下部電極１４ｂ、強誘電体膜１５ｂとを、同じ工程で形成することによって製造工程を共有化し、別途独立した工程を設ける必要がなく、効率的に形成することができる。
【００６６】
次に、図４（ａ）に示すように、支持層１３上の圧電体下部電極１４ａ、第１圧電体膜１５ａ、強誘電体素子２の露出する部位全体を覆って、水素バリア膜（第１保護膜）１７ａの材料膜１７として、例えばアルミニウム酸化物をスパッタリング法で成膜する。
【００６７】
そして、図４（ｂ）に示すように、公知のレジスト技術及びエッチング技術等を用いて材料膜１７をパターニングし、強誘電体素子２の側面及び上面、強誘電体素子２の周辺部を覆って、水素バリア膜１７ａを形成する。
【００６８】
次に、図４（ｃ）に示すように、支持層１３上の圧電体下部電極１４ａ、第１圧電体膜１５ａ、強誘電体素子２を覆う水素バリア膜１７ａの露出する部位全体を覆って、第２圧電体膜１８ａの材料膜（第２材料膜）１８として、例えばＰＺＴをゾルゲル法（ＣＳＤ法）やスパッタリング法、ＭＯＣＶＤ法を用いて成膜する。次に、第２材料膜１８上に、圧電体上部電極１９ａの材料膜（第３電極膜）１９として、例えばイリジウムをスパッタリング法で成膜する。次に、第３電極膜１９上の圧電素子形成領域における第１圧電体膜１５ａと重なる位置に公知のレジスト技術及びフォトリソグラフィ法を用いてマスク２０４を形成する。
【００６９】
次に、図５（ａ）に示すように、第２材料膜１８、第３電極膜１９をパターニングして、第２圧電体膜１８ａ、圧電体上部電極１９ａを形成する。これにより、圧電体下部電極１４ａと圧電体膜４と圧電体上部電極１９ａとからなる圧電素子３が形成される。具体的には、マスク２０４を用いて、例えば反応性イオンエッチング法やスパッタエッチング法等のドライエッチングにより第３電極膜１９、第２材料膜１８を順次エッチングして、第２圧電体膜１８ａ、圧電体上部電極１９ａを形成する。ここで、強誘電体素子２を覆う水素バリア膜１７ａは保護膜としての機能を有する。つまり、水素バリア膜１７ａに覆われた強誘電体素子２は、第２材料膜１８、第３電極膜１９をパターニングする工程で露出しないようになっている。
【００７０】
また、第２圧電体膜１８ａの膜厚Ｔ１ｂは、第１圧電体膜１５ａの膜厚Ｔ１ａ（強誘電体膜１５ｂの膜厚Ｔ２）よりも厚くする（Ｔ１ｂ＞Ｔ１ａ（Ｔ２））。そして、第１圧電体膜１５ａの膜厚Ｔ１ａと第２圧電体膜１８ａの膜厚Ｔ１ｂとが足し合わされた圧電体膜４の膜厚Ｔ１（Ｔ１ａ＋Ｔ２ｂ）は、強誘電体膜１５ｂの膜厚Ｔ２よりも厚くなる（Ｔ１＞Ｔ２）。
【００７１】
このように、圧電体膜４となる第２材料膜１８を形成する工程を有しているので、圧電体膜４の膜厚Ｔ１を十分な厚さに調整することができる。圧電体膜４の膜厚Ｔ１を厚くすることによって、圧電素子３を振動させるために圧電体膜４を十分に収縮させることができる。つまり、圧電体膜４を挟む一対の電極１４ａ，１９ａに駆動信号を印加することにより収縮する圧電体膜４の変形可能な範囲が大きくなる。これにより、圧電素子３の駆動制御を好適に行うことができる。例えば、圧電素子３を液滴吐出ヘッドの駆動素子に用いる場合、圧電素子３の駆動制御をして、貯留室１２４内に微振動を生じさせてインク吐出量を精度よく調整することができる。
【００７２】
次に、図５（ｂ）に示すように、支持層１３上の圧電素子３の露出する部位全体を覆って、水素バリア膜（第２保護膜）３０の材料膜として、例えばアルミニウム酸化物をスパッタリング法で成膜し、水素バリア膜３０を形成する。
【００７３】
次に、支持層１３上の水素バリア膜３０，１７ａを覆って、例えばＣＶＤ法を用いて第１層間絶縁膜３１を形成する。第１層間絶縁膜３１の形成材料としては、例えば酸化シリコンや窒化シリコン等の絶縁材料を用いることができる。
【００７４】
次に、強誘電体素子形成領域における支持層１３上の第１層間絶縁膜３１をエッチングしてコンタクトホールを形成し、このコンタクトホール内に配線層５１，５２の形成材料を成膜して配線層５１，５２を形成する。具体的には、支持層１３上の第１層間絶縁膜３１、水素バリア膜１７ａを貫通して、強誘電体上部電極１６ａ上面に達するように第１コンタクトホールを形成するとともに、第１層間絶縁膜３１、水素バリア膜１７ａ、強誘電体膜１５ｂを貫通して、強誘電体下部電極１４ｂ上面に達するように第２コンタクトホールを形成し、これら第１コンタクトホール、第２コンタクトホール内に配線層５１，５２の形成材料を成膜して配線層５１，５２を形成する。配線層５１，５２の形成材料としては、例えばチタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウム等の導電材料を用いることができる。
【００７５】
このとき、圧電素子形成領域における支持層１３上の圧電素子３を囲んで第１隔壁層４１と重なる位置の第１層間絶縁膜３１、水素バリア膜３０をエッチングして平面視矩形枠状の開口部を形成し、この開口部内に第１隔壁支持部６１の形成材料を成膜して平面視矩形枠状の第１隔壁支持部６１を形成する。第１隔壁支持部６１の形成材料としては、上述の配線層５１，５２と同様に、チタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウムを用いることができる。また、第１隔壁支持部６１の形成材料としては、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることもできる。なお、第１隔壁支持部６１の形成材料としては、後述するフッ酸等のエッチャントに耐性のある材料を用いる。このように、配線層５１，５２と第１隔壁支持部６１とを、同じ工程で形成することによって製造工程を共有化し、別途独立した工程を設ける必要がなく、効率的に形成することができる。
【００７６】
次に、図５（ｃ）に示すように、第１隔壁支持部６１、配線層５１，５２及び第1層間絶縁膜３１を覆って、例えばＣＶＤ法を用いて第２層間絶縁膜３２を形成する。第２層間絶縁膜３２の形成材料としては、例えば酸化シリコンや窒化シリコン等の絶縁材料を用いることができる。
【００７７】
次に、強誘電体素子形成領域における第１層間絶縁膜３１上の配線層５１，５２上面に対応する位置の第２層間絶縁膜３２をエッチングしてコンタクトホールを形成し、このコンタクトホール内にプラグ５３，５４の形成材料を成膜する。このとき、圧電素子形成領域における第１隔壁支持部６１に重なる位置の第２層間絶縁膜３２をエッチングして平面視矩形枠状の開口部を形成し、この開口部内に第２隔壁層４２の形成材料を成膜する。次に、第２層間絶縁膜３２上をＣＭＰ法等で研磨することにより、第２層間絶縁膜３２上面を平坦化する。
【００７８】
このようにして、強誘電体素子形成領域における第１層間絶縁膜３１上の配線層５１，５２上面にプラグ５３，５４、を形成するとともに、圧電素子形成領域における第１隔壁支持部６１に重なる位置に平面視矩形枠状の第２隔壁層４２を形成する。プラグ５３，５４及び第２隔壁層４２の形成材料としては、例えばタングステンを用いることができる。このように、プラグ５３，５４と第２隔壁層４２とを、同じ工程で形成することによって製造工程を共有化し、別途独立した工程を設ける必要がなく、効率的に形成することができる。
【００７９】
そして、強誘電体素子形成領域における第２層間絶縁膜３２上に、プラグ５３，５４に重なる位置に配線層５５，５６を形成するとともに、圧電素子形成領域における第２層間絶縁膜３２上に、第２隔壁層４２に重なる位置に第２隔壁支持部６２を形成する。具体的には、プラグ５３，５４及び第２隔壁層４２の形成された第２層間絶縁膜３２上に、配線層５５，５６及び第２隔壁支持部６２の形成材料を用いて材料膜を成膜し、公知のレジスト技術及びエッチング技術等を用いて材料膜をパターニングすることにより、配線層５５，５６及び平面視矩形枠状の第２隔壁支持部６２を形成する。配線層５５，５６及び第２隔壁支持部６２の形成材料としては、例えばチタン、チタンナイトライド、チタンアルミニウムナイトライド、アルミニウムを用いることができる。このように、配線層５５，５６と第２隔壁支持部６２とを同じ工程で形成することによって、製造工程を共有化し、別途独立した工程を設ける必要がなく、効率的に形成することができる。
【００８０】
次に、図６（ａ）に示すように、第２層間絶縁膜３２上の第２隔壁支持部６２、配線層５５，５６を覆って、例えばＣＶＤ法を用いて第３層間絶縁膜３３を形成する。第３層間絶縁膜３３の形成材料としては、例えば酸化シリコンや窒化シリコン等の絶縁材料を用いることができる。
【００８１】
次に、第２層間絶縁膜３２上の第２隔壁支持部６２に重なる位置の第３層間絶縁膜３３をエッチングして平面視矩形枠状の開口部を形成し、この開口部内に第３隔壁層４３の形成材料を成膜して平面視矩形枠状の第３隔壁層４３を形成する。第３隔壁層４３の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００８２】
次に、第３層間絶縁膜３３上をＣＭＰ法等で研磨することにより、第３層間絶縁膜３３上面を平坦化する。そして、圧電素子形成領域における第３層間絶縁膜３３上に、第１開口７１ａを有する平面視矩形状の第１圧電体封止膜７１を、その外周部が第３隔壁層４３と略同じ輪郭になるように形成する。第１圧電体封止膜７１の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００８３】
次に、第３層間絶縁膜３３上の第１圧電体封止膜７１の露出する部位全体を覆って、例えばＣＶＤ法を用いて第４層間絶縁膜３４を形成する。第４層間絶縁膜３４の形成材料としては、例えば酸化シリコンや窒化シリコン等の絶縁材料を用いることができる。
【００８４】
次に、第３層間絶縁膜３３上の第１圧電体封止膜７１の周辺部に重なる位置の第４層間絶縁膜３４をエッチングして平面視矩形枠状の開口部を形成し、開口部内に第４隔壁層４４の形成材料を成膜して平面視矩形枠状の第４隔壁層４４を形成する。第４隔壁層４４の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００８５】
このとき、圧電素子形成領域における第４隔壁層４４に囲まれた領域に対応する第４層間絶縁膜３４をエッチングして複数の平面視円形状の開口部を形成し、この開口部内に支持部７２の形成材料を成膜して複数の平面視円形状の支持部７２を形成する。支持部７２の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００８６】
次に、第４層間絶縁膜３４上をＣＭＰ法等で研磨することにより、第４層間絶縁膜３４上面を平坦化する。そして、圧電素子形成領域における第４層間絶縁膜３４上に、複数の支持部７２、第４隔壁層４４に重なる位置に、かつ、第１開口７１ａに重ならない領域に第２開口７３ａを有する平面視矩形状の第２圧電体封止膜７３を形成する。また、第２圧電体封止膜７３は、第１圧電体封止膜７１と重なる領域の外周部が第４隔壁層４４と略同じ輪郭になるように形成される。第２圧電体封止膜７３の形成材料としては、上述の第１隔壁支持部６１と同様に、導電材料、絶縁材料、半導体材料の中から適宜選択された材料を用いることができる。
【００８７】
次に、第４層間絶縁膜３４上の第２圧電体封止膜７３の露出する部位全体を覆って、例えばＣＶＤ法を用いてパッシベーション膜３５を形成する。パッシベーション膜３５の形成材料は、例えば窒化シリコン等の絶縁材料を用いることができる。
【００８８】
次に、図６（ｂ）に示すように、第４層間絶縁膜３４上の第２圧電体封止膜７３に重なる領域のパッシベーション膜３５を、例えばドライエッチングを用いて選択的に除去する。これにより、第２圧電体封止膜７３の第２開口７３ａが露出する。
【００８９】
次に、図７（ａ）に示すように、第１開口７１ａと第２開口７３ａとの間から、例えばフッ酸をエッチャントとしたウエットエッチングを用いて、平面視矩形枠状の隔壁層（具体的には、第１隔壁支持部６１、第２隔壁層４２、第２隔壁支持部６２、第３隔壁層４３、第４隔壁層４４）に囲まれた層間絶縁膜（具体的には、第１層間絶縁膜３１、第２層間絶縁膜３２、第３層間絶縁膜３３、第４層間絶縁膜３４）を除去する。このように、隔壁層に囲まれた領域にウエットエッチングを行うので、フッ酸等のエッチャントに耐性を有する隔壁層がエッチングストッパーとなり、エッチャントが外部（隔壁層に囲まれた領域外）に漏れてしまうことがない。これにより、平面視矩形枠状の隔壁層（具体的には、第１隔壁支持部６１、第２隔壁層４２、第２隔壁支持部６２、第３隔壁層４３、第４隔壁層４４）に囲まれた領域は空洞１２０になる。このように、圧電素子３周辺に空洞１２０が形成されるので、圧電素子３の振動を妨げないようにすることができる。
【００９０】
次に、図７（ｂ）に示すように、パッシベーション膜３５、第２圧電体封止膜７３の露出する部位全体を覆って、例えばスパッタリング法を用いて封止層３６を形成する。上述のように、第１圧電体封止膜７１と第２圧電体封止膜７２とは、第１開口７１ａと第２開口７３ａとが重ならないように形成されているので、封止層３６をスパッタリング法により形成する際に、封止層３６の形成材料（スパッタ粒子）が第２開口７３ａから入射しても第１圧電体封止膜７１上に堆積する。したがって、封止層３６の形成材料が空洞１２０、つまり圧電素子４の形成領域に入射することがない。封止層３６の形成材料としては、例えば酸化シリコン等の絶縁材料を用いることができる。
【００９１】
次に、封止層３６上に、例えばＣＶＤ法を用いて保護膜３７を形成する。保護膜３７の形成材料としては、例えば窒化シリコン等の絶縁材料を用いることができる。
【００９２】
次に、図８（ａ）に示すように、シリコン基板１０の下側に、公知のレジスト技術及びフォトリソグラフィ法を用いて、圧電素子形成領域における圧電素子３に重なる領域に開口部を有するマスク２０５を形成する。
【００９３】
次に、図８（ｂ）に示すように、マスク２０５を用いて圧電素子３の下方を、例えばフッ酸をエッチャントとしたウエットエッチングを用いて選択的にエッチングすることにより、シリコン基板１０と第１ポリシリコン膜２０１とを除去する。ここで、酸化シリコン膜１２は、エッチングストッパーとしての機能を有する。
【００９４】
これにより、圧電素子３に重なる領域において、酸化シリコン膜１２の膜厚が薄くなる。このように、支持層１３に面する酸化シリコン膜１２の膜厚を薄くすることによって、圧電素子３へ駆動信号を印加することにより振動する支持層１３の変形を妨げないようにすることができる。
【００９５】
次に、図２（ａ）に示すように、シリコン基板１０の下側に形成されたマスク２０５を介してノズルＮが設けられたノズルプレート１２１を配置する。これにより、支持層１３に面して上壁に対応する酸化シリコン膜１２と、側壁に対応するシリコン基板１０、マスク２０５と、下壁に対応するノズルプレート１２１とによって囲まれる貯留室１２４が形成される。以上の工程により、本実施形態の半導体装置１を製造することができる。
【００９６】
本実施形態の半導体装置１によれば、圧電素子３と強誘電体素子２とが同一基板上に形成されているとともに、圧電素子３を構成する圧電体膜４と強誘電体素子２を構成する強誘電体膜１５ｂの少なくとも一部に同じ材料を用いている。これにより、１つのチップに圧電素子３と強誘電体素子２とを混載させて、得られる半導体装置の小型化を図ることができる。また、圧電素子３と強誘電体素子２とを１つのチップに混載させることは、従来と異なり組み立て工数がかからないので、生産コストを抑えることができる。また、圧電素子３の近傍に強誘電体素子２が形成されるので、圧電素子３の駆動制御を好適に行うことができる。また、ノイズを防止することもできる。
【００９７】
また、この構成によれば、圧電体膜４の膜厚Ｔ１を厚くすることによって、圧電素子３を振動させるために圧電体膜４を十分に収縮させることができる。つまり、圧電体膜４を挟む一対の電極１４ａ，１９ａに駆動信号を印加することにより収縮する圧電体膜４の変形可能な範囲が大きくなる。これにより、圧電素子３の駆動制御を好適に行うことができる。
【００９８】
本実施形態の半導体装置１の製造方法によれば、圧電素子３を構成する圧電体下部電極１４ａが、強誘電体素子２を構成する強誘電体下部電極１４ｂと同じ工程で構成される。また、圧電素子３を構成する第１圧電体膜１５ａが、強誘電体素子２を構成する強誘電体膜１５ｂと同じ工程で形成される。つまり、同一基板上に形成される圧電素子３と強誘電体素子２とは、その構造の一部が同じ工程で形成されることになる。このように、構造の一部を同じ工程で形成することにより、製造工程を共有化し別途独立した工程を設ける必要がないため、効率良く低コストで半導体装置１を製造することができる。また、圧電素子３と強誘電体素子２とを同一基板上に形成するとともに構造の一部を同じ工程で形成することにより、１つのチップに圧電素子３と強誘電体素子２とを混載させ、得られる半導体装置１の小型化を図ることができる。また、圧電素子３と強誘電体素子２とを１つのチップに混載させることは、従来と異なり組み立て工数がかからないので、生産コストを抑えることができる。また、圧電素子３の近傍に強誘電体素子２が形成されるので、圧電素子３の駆動制御を好適に行うとともに、ノイズを防止することができる。
【００９９】
また、本製造方法によれば、圧電素子３の圧電体膜４となる第２材料膜１８を形成する工程を有しているので、圧電素子３の圧電体膜４の膜厚Ｔ１を十分な厚さに調整することができる。このため、圧電素子３を振動させるために圧電体膜４を十分に収縮させることができる。つまり、圧電体膜４を挟む一対の電極１４ａ，１９ａに駆動信号を印加することにより収縮する圧電体膜４の変形可能な範囲が大きくなる。これにより、圧電素子４の駆動制御を好適に行うことができる。
【０１００】
また、本製造方法によれば、第２層間絶縁膜３２を貫通して圧電素子３を環状に囲む位置に形成される第２隔壁層４２が、強誘電体素子２に電気的に接続するプラグ５３，５４と同じ工程で形成される。このように、構造の一部を同じ工程で形成することにより、製造工程を共有化し、別途独立した工程を設ける必要がないため、効率良く低コストで半導体装置１を製造することができる。
【０１０１】
また、本製造方法によれば、隔壁層（具体的には、第１隔壁支持部６１、第２隔壁層４２、第２隔壁支持部６２、第３隔壁層４３、第４隔壁層４４）に囲まれた領域の層間絶縁膜（具体的には、第１層間絶縁膜３１、第２層間絶縁膜３２、第３層間絶縁膜３３、第４層間絶縁膜３４）がウエットエッチングにより除去される。つまり、隔壁層に囲まれた圧電素子３の形成領域に対応する領域の層間絶縁膜を選択的に除去することができる。このように、隔壁層に囲まれた領域にウエットエッチングを行うので、エッチャントが外部（隔壁層に囲まれた領域外）に漏れてしまうことがない。また、空洞１２０に通じる第１開口７１ａに重ならない領域に第２開口７３ａを有する第２圧電体封止膜７３が形成される。このため、第４層間絶縁膜３４上の第２圧電体封止膜７３の露出する部位全体を覆って封止層３６を形成する際に、封止層３６の形成材料（例えばスパッタ粒子）が第２開口７３ａから入射しても第１圧電体封止膜７１上で堆積する。したがって、封止層７３の形成材料が圧電素子３の形成領域に入射することがないので、信頼性に優れた半導体装置１を得ることが可能となる。
【０１０２】
また、本製造方法によれば、圧電素子３の下方のシリコン基板１０と第１ポリシリコン膜２０１とが、マスク２０５を用いてエッチングすることにより選択的に除去される。したがって、第１ポリシリコン膜２０１の膜厚を調整することにより、圧電素子３の支持層１３に面する酸化シリコン膜１２の膜厚を所定の厚さに調整することができる。このように、支持層１３に面する酸化シリコン膜１２の膜厚を薄くすることによって、圧電素子３へ駆動信号を印加することにより振動する支持層１３の変形を妨げないようにすることができる。また、第１ポリシリコン膜２０１とトランジスター１３０を構成する第２ポリシリコン膜とが同じ工程で形成されるので、圧電素子３と強誘電体素子２に加えてトランジスター１３０を形成する場合でも、効率良く低コストで半導体装置１を製造することができる。
【０１０３】
なお、本実施形態の半導体装置１を構成する第１圧電体封止膜７１の第１開口７１ａ及び第２圧電体封止膜７３の第２開口７３ａは平面視スリット状に形成されているが、これに限らない。例えば、第１開口７１ａ、第２開口７３ａは平面視矩形状、平面視円形状に形成されていてもよい。すなわち、第１開口７１ａと第２開口７３ａとが平面視重ならない位置に形成されていればよい。
【０１０４】
なお、本実施形態の半導体装置１を構成する平面視矩形枠状の隔壁層（具体的には、第１隔壁支持部６１、第２隔壁層４２、第２隔壁支持部６２、第３隔壁層４３、第４隔壁層４４）は、平面視重なるように形成されているが、これに限らない。例えば、第２隔壁層４２と第３隔壁層４３が平面視重ならないように形成されていてもよい。具体的には、第２隔壁層４２と第２隔壁支持部６２の空洞１２０側の一方の端部とが重なり、第２隔壁支持部６２の空洞１２０側と反対側の他方の端部と第３隔壁層４３とが重なるように形成されていてもよい。すなわち、隔壁層は空洞１２０を形成する際に用いるフッ酸等のエッチャントが隔壁層に囲まれた領域外に漏れないように、少なくとも隙間無く連続して形成されていればよい。
【０１０５】
なお、本実施形態の半導体装置は、強誘電体膜を用いた圧電素子（強誘電体ＭＥＭＳ）の例として、液滴吐出ヘッドを構成する駆動素子（ピエゾアクチュエーター）を挙げて説明したが、これに限らない。例えば、ピエゾアクチュエーターに代えて、赤外線センサー、加速度センサー、圧力センサー、流量センサー、温度センサー等の各種センサーについても適合可能である。さらに、各種センサーを、各種センサーを制御するＩＣ回路、強誘電体メモリ（ＦｅＲＡＭ）と混載させて、半導体装置を構成することも可能である。
【符号の説明】
【０１０６】
１…半導体装置、２…強誘電体素子、３…圧電素子、４…圧電体膜、１０…シリコン基板（基板）、１２…酸化シリコン膜（下地絶縁膜）、１４…第１電極膜、１４ａ…圧電体下部電極、１４ｂ…強誘電体下部電極、１５…第１材料膜、１５ａ…第１圧電体膜、１５ｂ…強誘電体膜、１６…第２電極膜、１６ａ…強誘電体上部電極、１７ａ…水素バリア膜（第１保護膜）、１８…第２材料膜、１８ａ…第２圧電体膜、１９…第３電極膜、１９ａ…圧電体上部電極、３０…水素バリア膜（第２保護膜）、３２…第２層間絶縁膜（下部層間絶縁膜）、３４…第４層間絶縁膜（上部層間絶縁膜）、３６…封止層、４２…第２隔壁層（下部隔壁層）、４４…第４隔壁層（上部隔壁層）、５３，５４…プラグ、７１…第１圧電体封止膜、７１ａ…第１開口、７２…支持部、７３…第２圧電体封止膜、７３ａ…第２開口、１３０…トランジスター、２０１…第１ポリシリコン膜、２０５…マスク、Ｔ１…圧電体膜の膜厚、Ｔ２…強誘電体膜の膜厚
【図１】
2010251590.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010251590.tif 000009
【図８】
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