(57)【要約】【課題】メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。【解決手段】メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。【選択図】      図１
2010251658.tif 000002
【特許請求の範囲】
【請求項１】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記チャージトラップ膜よりも膜厚が薄く、前記チャージトラップ膜と同じ窒素成分含有層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、
前記トンネル酸化膜上のシリコン酸窒化膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
トンネル酸化膜、シリコン窒化膜およびシリコン酸化膜を半導体基板上のメモリセル領域および選択ゲート領域に順次形成する工程と、
前記選択ゲート領域の前記シリコン酸化膜を露出させる工程と、
前記選択ゲート領域の前記シリコン酸化膜を除去する工程と、
前記選択ゲート領域の前記シリコン酸化膜から露出されたシリコン窒化膜を酸化する工程と、
前記選択ゲート領域のシリコン窒化膜を酸化した後に、前記メモリセル領域の前記シリコン酸化膜を除去する工程と、
前記メモリセル領域のシリコン窒化膜上および前記選択ゲート領域の酸化されたシリコン窒化膜上にブロック膜を形成する工程と、
前記メモリセル領域のブロック膜上に制御ゲート電極を形成するとともに、前記選択ゲート領域のブロック膜上に選択ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記シリコン窒化膜を酸化する工程はプラズマ酸化により行われることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、ＭＯＮＯＳ構造を有するメモリセルとともに用いられる選択トランジスタのゲート絶縁膜の形成方法に適用して好適なものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、ＭＯＮＯＳ構造を持つ絶縁膜に電荷をトラップさせることで、データを記憶させる方法がある。この方法では、選択トランジスタのゲート絶縁膜として、メモリセルと同様のＭＯＮＯＳ構造を用いると、選択トランジスタのゲート絶縁膜に電荷がトラップされ、選択トランジスタの誤動作を引き起こすことがある。このため、従来の不揮発性半導体記憶装置では、選択トランジスタのゲート絶縁膜を形成するために、選択トランジスタ形成領域に形成されたＭＯＮＯＳ構造を除去し、シリコン基板を熱酸化することにより、選択トランジスタ形成領域にシリコン酸化膜を別途形成することが一般的に行われている。
【０００３】
また、例えば、特許文献１には、メモリセル領域においては、電荷蓄積絶縁膜であるＯＮＯ膜を配置した複数のメモリセルトランジスタを形成し、このトランジスタに適用される素子分離溝は細く浅く形成し、周辺回路領域においては、メモリセル領域におけるＯＮＯ膜とは異なる構造のゲート絶縁膜を配置して、高電圧用と低電圧用の２つの種類のトランジスタを形成し、高電圧用のトランジスタに適用される素子分離溝は太く深く形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１１６５５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の方法では、メモリセル領域にバーズビークが形成され、メモリセル領域のトンネル酸化膜の膜厚が変化することから、所望の書き込み特性が得られなくなるという問題があった。
【０００６】
本発明の目的は、メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタの閾値電圧の変動を防止することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記チャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【０００８】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記チャージトラップ膜よりも膜厚が薄く、前記チャージトラップ膜と同じ窒素成分含有層を有する絶縁膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【０００９】
本発明の一態様によれば、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルと、前記トンネル酸化膜上のシリコン酸窒化膜をゲート絶縁膜として用いた選択トランジスタとを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１０】
本発明の一態様によれば、トンネル酸化膜、シリコン窒化膜およびシリコン酸化膜を半導体基板上のメモリセル領域および選択ゲート領域に順次形成する工程と、前記選択ゲート領域の前記シリコン酸化膜を露出させる工程と、前記選択ゲート領域の前記シリコン酸化膜を除去する工程と、前記選択ゲート領域の前記シリコン酸化膜から露出されたシリコン窒化膜を酸化する工程と、前記選択ゲート領域のシリコン窒化膜を酸化した後に、前記メモリセル領域の前記シリコン酸化膜を除去する工程と、前記メモリセル領域のシリコン窒化膜上および前記選択ゲート領域の酸化されたシリコン窒化膜上にブロック膜を形成する工程と、前記メモリセル領域のブロック膜上に制御ゲート電極を形成するとともに、前記選択ゲート領域のブロック膜上に選択ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタの閾値電圧の変動を防止することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１のメモリセルアレイ１の概略構成を示すブロック図。
【図３】図３は、図２のメモリブロックＭＢｊのレイアウトの概略構成を示す平面図。
【図４】図４は、図３のＡ−Ａ線に沿って切断した構成を示す断面図。
【図５】図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】図６は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】図７は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】図８は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図９】図９は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。なお、以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例にとって説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、ＮＡＮＤ型フラッシュメモリには、メモリセルアレイ１、センスアンプ回路２、カラムデコーダ回路３、ロウデコーダ回路４および制御回路５が設けられている。ここで、メモリセルアレイ１内では複数のビット線ＢＬがカラム方向（図１中上下方向）に配置され、複数のワード線ＷＬがロウ方向（図１中左右方向）に配置されている。センスアンプ回路２はメモリセルアレイ１のビット線ＢＬに接続され、カラムデコーダ回路３はセンスアンプ回路２に接続されている。また、ロウデコーダ回路４はメモリセルアレイ１のワード線ＷＬに接続されている。さらに、制御回路５は、センスアンプ回路２、カラムデコーダ回路３、ロウデコーダ回路４に接続されている。
【００１５】
ここで、メモリセルアレイ１には、トンネル酸化膜上のシリコン窒化膜をチャージトラップ膜として用いたメモリセルＭＣがマトリクス状に配置されている。なお、ＮＡＮＤ型フラッシュメモリには、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２が設けられている。すなわち、ＮＡＮＤセルＭＳには、複数のメモリセルＭＣがカラム方向に直列接続されたメモリセル群と、このメモリセル群の両端に配置され、メモリセル群を選択可能な選択トランジスタＳＧ１、ＳＧ２とが設けられ、このＮＡＮＤセルＭＳがマトリクス状に配置されている。
【００１６】
なお、ＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜としては、メモリセルＭＣのチャージトラップ膜に含まれる窒素成分よりも少ない窒素成分を含む層を有する絶縁膜を用いることができる。あるいは、選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、メモリセルＭＣのチャージトラップ膜よりも膜厚が薄い窒素成分含有層を含む絶縁膜を用いるようにしてもよい。あるいは、選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、トンネル酸化膜とともにシリコン酸窒化膜をゲート絶縁膜として用いるようにしてもよい。
【００１７】
そして、ビット線ＢＬは、ＮＡＮＤセルＭＳをカラム方向に複数個接続しており、ＮＡＮＤセルＭＳごとにメモリセルＭＣのアクティブ領域に接続され、ＮＡＮＤセルＭＳをカラムごとに選択することができる。ワード線ＷＬは、ＮＡＮＤセルＭＳ内のメモリセルＭＣと、このＮＡＮＤセルＭＳにロウ方向に隣接するＮＡＮＤセルＭＳ内のメモリセルＭＣとを接続しており、メモリセルＭＣの制御ゲート電極に接続され、メモリセルＭＣをロウごとに選択することができる。センスアンプ回路２は、書き込みおよび読み出し時にビット線ＢＬに印加される電圧をビット線ＢＬごとに増幅することができる。カラムデコーダ回路３は、書き込みおよび読み出し時に選択されたメモリセルＭＣを含むＮＡＮＤセルＭＳに接続されるビット線ＢＬを選択することができる。ロウデコーダ回路４は、書き込みおよび読み出し時に選択されたメモリセルＭＣに接続されているビット線ＢＬを選択することができる。制御回路５は、ビット線ＢＬおよびワード線ＷＬにて選択された選択セルの書き込み、読み出しおよび消去を行うことができる。
【００１８】
図２は、図１のメモリセルアレイ１の概略構成を示すブロック図である。
図２において、図１のビット線ＢＬとして、ｍ＋１（ｍは２以上の整数）本のビット線ＢＬ０〜ＢＬｍが設けられ、ビット線ＢＬ０〜ＢＬｍは互いに平行に配置されている。そして、図１のセンスアンプ回路２には、ビット線ＢＬ０〜ＢＬｍにそれぞれ対応してｍ＋１個のセンスアンプＳＡ０〜ＳＡｍが設けられている。なお、図２の例では、ビット線ＢＬ０〜ＢＬｍごとにセンスアンプＳＡ０〜ＳＡｍを設ける方法について示したが、図１のメモリセルアレイ１とセンスアンプ回路２との間にカラム選択スイッチを設け、互いに隣接する奇数本目と偶数本目のビット線ＢＬ０〜ＢＬｍの間でセンスアンプを共用するようにしてもよい。
【００１９】
また、図１のメモリセルアレイ１には、ｋ＋１（ｋは２以上の整数）個のメモリブロックＭＢ０〜ＭＢｋが設けられ、メモリブロックＭＢ０〜ＭＢｋは、ビット線ＢＬ０〜ＢＬｍに沿ってカラム方向に並べて配置されている。ここで、各メモリブロックＭＢ０〜ＭＢｋには、ＮＡＮＤセルＭＳがビット線ＢＬ０〜ＢＬｍごとに設けられている。ＮＡＮＤセルＭＳは、ｎ＋１（ｎは２以上の整数）個のメモリセルＭＣ０〜ＭＣｎからなるメモリセル群と、メモリセル群の両端に設けられた選択トランジスタＳＧ１、ＳＧ２とから構成されている。メモリセルＭＣ０〜ＭＣｎは互いに直列接続されるとともに、一端のメモリセルＭＣ０には選択トランジスタＳＧ１が、他端のメモリセルＭＣｎには選択トランジスタＳＧ２が直列接続されている。
【００２０】
ビット線ＢＬ０〜ＢＬｍごとに設けられたＮＡＮＤセルＭＳの一端は選択トランジスタＳＧ１を介してセルソース線ＣＳＬに共通に接続され、ＮＡＮＤセルＭＳの他端は選択トランジスタＳＧ２を介してビット線ＢＬ０〜ＢＬｍにそれぞれ接続されている。
【００２１】
メモリセルアレイ１には、ビット線ＢＬ０〜ＢＬｍに直交するようにしてワード線ＷＬ０ｊ〜ＷＬｎｊおよび選択ゲート線ＳＧＳｊ、ＳＧＤｊが配置されている。ここで、ワード線ＷＬ０ｊ〜ＷＬｎｊは、メモリセルＭＣ０〜ＭＣｎの制御ゲート電極にそれぞれ接続され、選択ゲート線ＳＧＳｊ、ＳＧＤｊは、選択トランジスタＳＧ１、ＳＧ２の選択ゲート電極にそれぞれ接続されている。
【００２２】
図３は、図２のメモリブロックＭＢｊのレイアウトの概略構成を示す平面図、図４は、図３のＡ−Ａ線に沿って切断した構成を示す断面図である。また、図８（ａ）の左図は図３のＢ−Ｂ線に沿って切断した断面図でありメモリセル領域における断面図、図８（ａ）の右図は図３のＣ−Ｃ線に沿って切断した断面図であり選択ゲート領域における断面図である。
図３において、Ｐ型半導体基板１０には、図１のＮＡＮＤセルＭＳに対応した素子領域ＡＡが形成されている。そして、素子領域ＡＡは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３１にて素子分離されている。
【００２３】
そして、図４において、Ｐ型半導体基板１０には、Ｎウェル１１が形成され、Ｎウェル１１には、Ｐウェル１２が形成されている。そして、Ｐウェル１２上には、トンネル酸化膜１４、チャージトラップ膜１５、ブロック膜１６および制御ゲート電極１７が順次積層された積層構造が所定の間隔を隔てて配置され、これらの積層構造の間に配置されたＮ＋型不純物拡散層１３がソース／ドレインとしてＰウェル１２に形成されることで、図２のメモリセルＭＣ０〜ＭＣｎが構成されている。
【００２４】
また、メモリセルＭＣ０、ＭＣｎの隣には、トンネル酸化膜１４、シリコン酸窒化膜３２、ブロック膜１６および選択ゲート電極３３が順次積層された積層構造がＰウェル１２上にそれぞれ形成され、この選択ゲート電極３３の両側に配置されたＮ＋型不純物拡散層１３がソース／ドレインとしてＰウェル１２に形成されることで、図２の選択トランジスタＳＧ１、ＳＧ２が構成されている。なお、ブロック膜１６としては、例えば、アルミナなどの高誘電率膜を用いることができる。
【００２５】
そして、図２のメモリセルＭＣ０〜ＭＣｎをそれぞれ構成する制御ゲート電極１７には、ワード線ＷＬ０ｊ〜ＷＬｎｊがそれぞれ接続され、図２の選択トランジスタＳＧ１、ＳＧ２をそれぞれ構成する選択ゲート電極３３には、選択ゲート線ＳＧＳｊ、ＳＧＤｊがそれぞれ接続されている。
【００２６】
また、制御ゲート電極１７および選択ゲート電極３３上には層間絶縁膜２１が形成されている。そして、層間絶縁膜２１には、選択トランジスタＳＧ１のソース側のＮ＋型不純物拡散層１３に接続されたコンタクトプラグＣＰ１が埋め込まれるとともに、選択トランジスタＳＧ２のソース側のＮ＋型不純物拡散層１３に接続されたコンタクトプラグＣＰ２が埋め込まれている。そして、層間絶縁膜２１の表層には、コンタクトプラグＣＰ１に接続された配線層２２が形成されるとともに、コンタクトプラグＣＰ２に接続された配線層２３が形成されている。なお、配線層２２は、図２のセルソース線ＣＳＬとして用いることができる。
【００２７】
また、層間絶縁膜２１上には、層間絶縁膜２４が形成されている。そして、層間絶縁膜２４には、配線層２３に接続されたコンタクトプラグＣＰ３が埋め込まれている。そして、層間絶縁膜２４上には、絶縁膜２５、２７にて挟まれた配線層２６が形成され、配線層２６はコンタクトプラグＣＰ３に接続されている。なお、配線層２６は、図２のビット線ＢＬ１として用いることができる。
【００２８】
図８（ａ）左図に示すように、Ｐウェル１２にトンネル絶縁膜１４及び電荷蓄積層１５が積層されている。このトンネル絶縁膜１４及び電荷蓄積層１５を挟むようにＳＴＩ３１が形成されている。このＳＴＩ３１によりロウ方向におけるメモリセルＭＣが分離されている。このＳＴＩ３１の上面は電荷蓄積層１５の上面とほぼ等しくなっている。電荷蓄積層１５及びＳＴＩ３１上にはブロック膜１６が連続して形成されている。このブロック膜１６上には導電体膜３７が形成されている。
【００２９】
ここで、従来の製造方法であると、図８（ａ）の左図のＡで示された部分にバーズピークが形成される。ここでＡの部分の拡大図を図８（ｂ）に示す。ここで、トンネル絶縁膜１４とＳＴＩ３１の接する部分におけるトンネル絶縁膜１４の膜厚が、トンネル絶縁膜１４の中央部分よりも厚くなる。このことは、選択ゲートトランジスタのゲート絶縁膜を形成する際の熱酸化によりトンネル絶縁膜１４も酸化されることに起因する。なお、トンネル絶縁膜１４とＳＴＩ３１の接する部分の膜厚が厚くなるのは酸化剤が酸化膜であるＳＴＩ３１を通り抜けるからである。
【００３０】
一方、実施例１における図８（ａ）のＡの部分の拡大図を図８（ｃ）に示す。ここで、トンネル絶縁膜１４とＳＴＩ３１の接する部分におけるトンネル絶縁膜１４の膜厚が、トンネル絶縁膜１４の中央部分とほぼ等しい。これは、実施例２で述べる製造方法に起因する。すなわち、メモリセルのトンネル絶縁膜１４の形成後にと選択ゲートトランジスタのゲート絶縁膜を形成するための熱酸化を行わないからである。
【００３１】
図８（ａ）右図に示すように、Ｐウェル１２にトンネル絶縁膜１４及びシリコン酸窒化膜３２が積層されている。このトンネル絶縁膜１４及び電荷蓄積層１５を挟むようにＳＴＩ３１が形成されている。このＳＴＩ３１によりロウ方向における選択ゲートトランジスタＳＴが分離されている。このＳＴＩ３１の上面は電荷蓄積層１５の上面とほぼ等しくなっている。シリコン酸窒化膜３２及びＳＴＩ３１上にはブロック膜１６が連続して形成されている。このブロック膜１６上には導電体膜３７が形成されている。
【００３２】
ここで、選択ゲートトランジスタのゲート絶縁膜はトンネル絶縁膜１４とシリコン酸窒化膜３２の２層で構成されている。ここで、従来の製造方法であるとメモリセルのトンネル絶縁膜１４及び電荷蓄積層１５の形成後に、選択ゲートトランジスタを形成する領域におけるトンネル絶縁膜１４及び電荷蓄積層１５を除去した後、ゲート絶縁膜を形成するための熱酸化を行う。その結果、バーズピークを考慮するため、選択ゲートトランジスタのゲート絶縁膜の膜厚はトンネル絶縁膜１４及び電荷蓄積層１５の膜厚よりも薄くなる。一方、実施例１の選択ゲートトランジスタのゲート絶縁膜はトンネル絶縁膜１４に加えてシリコン酸窒化膜３２を有している。この、シリコン酸窒化膜３２の膜厚は、電荷蓄積層１５の膜厚とほぼ等しい。すなわち、従来の製造方法よりも選択ゲートトランジスタのゲート絶縁膜の膜厚を厚くすることができる。その結果、従来と比べて選択ゲートトランジスタのゲート絶縁膜にかかる電界を緩和することができ、選択ゲートトランジスタの信頼性を向上することができる。
【００３３】
さらに、選択ゲートトランジスタには電荷トラップする電荷蓄積層１５を有さない。その結果、選択ゲートトランジスタの閾値電圧は変動しない。その結果、選択トランジスタＳＧ１、ＳＧ２の閾値電圧の変動によりメモリセルＭＣ０〜ＭＣｎの誤読み出し発生するのを抑制することができる。
【００３４】
そして、図１および図２において、消去動作時には、制御回路５は、例えば、ロウデコーダ回路４を介してＰウェル１２に２０Ｖ程度の高電圧を印加させる。また、消去対象ブロックでは、ワード線ＷＬ０ｊ〜ＷＬｎｊを介して制御ゲート電極１７に０Ｖを印加させ、消去禁止ブロックでは、ワード線ＷＬ００〜ＷＬｎ０、・・・、ＷＬ０ｊ−１〜ＷＬｎｊ−１、ＷＬ０ｊ＋１〜ＷＬｎｊ＋１、・・・、ＷＬ０ｋ〜ＷＬｎｋをフローティング状態にさせる。
【００３５】
すると、消去禁止ブロックのトンネル酸化膜１４に高電圧が印加されるのが禁止されつつ、消去対象ブロックのトンネル酸化膜１４に高電圧が印加される。このため、消去禁止ブロックのトンネル酸化膜１４にトンネル電流が流れるのが禁止されつつ、消去対象ブロックのトンネル酸化膜１４にトンネル電流が流れる。この結果、消去対象ブロックのチャージトラップ膜１５から電子が選択的に引き抜かれることで、消去対象ブロックのしきい値電圧が正から負にシフトし、メモリブロックＭＢ０〜ＭＢｋごとにメモリセルＭＣ０〜ＭＣｎのデータを消去することができる。
【００３６】
また、書き込み動作時において、ワード線ＷＬｘｊおよびビット線ＢＬｙ（ｙは０以上ｍ以下の整数）にて選択される選択セルに書き込みを行う場合、制御回路５は、例えば、カラムデコーダ回路３を介してビット線ＢＬｙに０Ｖを印加させるとともに、ビット線ＢＬ０〜ＢＬｙ−１、ＢＬｙ＋１〜ＢＬｍにＶｃｃ（電源電圧）程度の電圧を印加させる。なお、Ｖｃｃは、例えば、３．５Ｖに設定することができる。
【００３７】
また、制御回路５は、例えば、ロウデコーダ回路４を介して選択セルが含まれるメモリブロックＭＢｊの選択ゲート線ＳＧＤｊにＶｃｃ程度の電圧Ｖｄを印加させるとともに、そのメモリブロックＭＢｊの選択ゲート線ＳＧＳｊに０Ｖの電圧Ｖｓを印加させる。
さらに、制御回路５は、例えば、ロウデコーダ回路４を介してワード線ＷＬｘｊに２０Ｖ程度の高電圧を印加させるとともに、ワード線ＷＬ０ｊ〜ＷＬｘ−１ｊ、ＷＬｘ＋１ｊ〜ＷＬｎｊに１０Ｖ程度の電圧を印加させる。
【００３８】
すると、選択トランジスタＳＧ１がオフ状態になり、選択セルが含まれるメモリブロックＭＢｊがセルソース線ＣＳＬと遮断される。また、選択セルを含むＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ２がオン状態になり、選択セルを含むＮＡＮＤセルＭＳのソース／ドレインがビット線ＢＬｙに接続される。
【００３９】
一方、選択セルを含まないＮＡＮＤセルＭＳにおいては、選択ゲート線ＳＧＤｊの電圧ＶｄがＶｃｃに設定された上で、そのＮＡＮＤセルＭＳに接続されるビット線ＢＬ０〜ＢＬｙ−１、ＢＬｙ＋１〜ＢＬｍにＶｃｃの電圧が印加される。このため、選択セルを含まないＮＡＮＤセルＭＳのソース／ドレインの電位がＶｃｃ−Ｖｔｈになると、そのＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ２がカットオフする。ただし、Ｖｔｈは、選択トランジスタＳＧ２のしきい値電圧である。
【００４０】
この結果、選択セルを含むＮＡＮＤセルＭＳのチャネル電位が０Ｖになるとともに、選択セルを含まないＮＡＮＤセルのチャネルはフローティング状態になり、そのＮＡＮＤセルのチャネル電位は、ワード線ＷＬ０ｊ〜ＷＬｎｊとの容量カップリングによってＶｃｃ−Ｖｔｈよりも上昇する。
【００４１】
このため、非選択セルのトンネル酸化膜１４に高電圧が印加されるのが防止されつつ、選択セルのトンネル酸化膜１４に高電圧が印加される。このため、非選択セルのトンネル酸化膜１４にトンネル電流が流れるのが禁止されつつ、選択セルのトンネル酸化膜１５にトンネル電流が流れる。この結果、選択セルのチャージトラップ膜１５に電子が選択的に注入されることで、選択セルのしきい値電圧が負から正にシフトされ、選択セルへの書き込みが行われる。
【００４２】
また、読み出し動作時において、ワード線ＷＬｘｊおよびビット線ＢＬｙにて選択される選択セルから読み出しを行う場合、制御回路５は、例えば、ロウデコーダ回路４を介してセルソース線ＣＳＬのセルソース電圧Ｖｃを０Ｖに設定し、選択セルが含まれるメモリブロックＭＢｊの選択ゲート線ＳＧＤｊ、ＳＧＳｊにＶｃｃ程度の電圧Ｖｄ、Ｖｓをそれぞれ印加させることで、選択トランジスタＳＧ１、ＳＧ２をオン状態にする。
【００４３】
すると、メモリブロックＭＢｊのＮＡＮＤセルＭＳがビット線ＢＬ０〜ＢＬｍにそれぞれ接続されるとともに、セルソース線ＣＳＬにも接続され、メモリブロックＭＢｊのＮＡＮＤセルをそれぞれ介して各ビット線ＢＬ０〜ＢＬｍとセルソース線ＣＳＬとの間の導通経路が確保される。
【００４４】
そして、制御回路５は、例えば、ロウデコーダ回路４を介してワード線ＷＬ０ｊ〜ＷＬｘ−１ｊ、ＷＬｘ＋１ｊ〜ＷＬｎｊにパス電圧Ｖｒを印加させながら、ワード線ＷＬｘｊに読み出し電圧Ｖｇｘを印加させる。
【００４５】
すると、メモリセルＭＣ０〜ＭＣｘ−１、ＭＣｘ＋１〜ＭＣｎがオン状態になり、メモリセルＭＣｘにデータが記憶されている場合には、読み出し電圧Ｖｇｘがワード線ＷＬｘｊに印加された時にメモリセルＭＣｘに電流が流れる。
【００４６】
そして、ワード線ＷＬｘｊに読み出し電圧Ｖｇｘが印加された時に、メモリセルＭＣｘに電流が流れるかどうかをセンスアンプＳＡｙにて検出させることで、メモリセルＭＣｘに記憶されているデータを読み出すことができる。
【００４７】
ここで、図４の選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜としてトンネル酸化膜１４およびシリコン酸窒化膜３２を用いることにより、トンネル酸化膜１４の形成後にＰ型半導体基板１０の熱酸化を行うことなく、選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜の膜厚を増大させることができる。このため、メモリセルＭＣ０〜ＭＣｎのトンネル酸化膜１４の両側にバーズピークが発生するのを防止しつつ、選択トランジスタＳＧ１、ＳＧ２の閾値電圧の変動を防止することができる。その結果、メモリセルＭＣ０〜ＭＣｎの書き込み特性が変化するのを防止しつつ、選択トランジスタＳＧ１、ＳＧ２の閾値電圧の変動によりメモリセルＭＣ０〜ＭＣｎの誤読み出し発生するのを抑制することができる。
【００４８】
（第２実施形態）
図５〜図８（ａ）は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図３の素子領域ＡＡには、メモリセル領域Ｒ１および選択ゲート領域Ｒ２が設けられている。そして、メモリセル領域Ｒ１では、図３のＢ−Ｂ線に沿って切断した断面図、選択ゲート領域Ｒ２では、図３のＣ−Ｃ線に沿って切断した断面図を示す。
図５（ａ）において、図４のＰ型半導体基板１０のＰウェル１２上には、トンネル酸化膜１４、チャージトラップ膜１５およびシリコン酸化膜３４がＰウェル１２上に順次積層される。なお、チャージトラップ膜１５としては、シリコン窒化膜を用いることができる。また、例えば、トンネル酸化膜１４の膜厚は４〜６ｎｍの範囲内に設定し、チャージトラップ膜１５の膜厚は３〜５ｎｍの範囲内に設定し、シリコン酸化膜３４の膜厚は５〜６ｎｍの範囲内に設定することができる。その後、トンネル酸化膜１４、チャージトラップ膜１５およびシリコン酸化膜３４及びＰ型半導体基板１０をエッチングすることによりトレンチを形成し、このトレンチ内に絶縁膜を埋め込むことによりＳＴＩ３１が形成される。ここで、ＳＴＩ３１にて素子分離されたメモリセル領域Ｒ１および選択ゲート領域Ｒ２が形成されている。その後、ＳＴＩ３１の上面をシリコン酸化膜３４の上面と一致させる。
【００４９】
次に、図５（ｂ）に示すように、フォトリソグラフィ技術を用いることにより、選択ゲート領域Ｒ２のシリコン酸化膜３４を露出させるとともに、メモリセル領域Ｒ１のシリコン酸化膜３４を覆うレジスト膜３５を形成する。
【００５０】
次に、図６（ａ）に示すように、レジスト膜３５をマスクとしてシリコン酸化膜３４を選択的にエッチングすることにより、選択ゲート領域Ｒ２のシリコン酸化膜３４を除去する。なお、シリコン酸化膜３４をエッチングする方法としては、ＲＩＥなどのドライエッチングを用いるようにしてもよいし、ウェットエッチングを用いるようにしてもよい。
【００５１】
次に、図６（ｂ）に示すように、アッシングなどの方法を用いることにより、レジスト膜３５を除去する。
【００５２】
次に、図７（ａ）に示すように、プラズマ酸化法を用いることにより、選択ゲート領域Ｒ２のチャージトラップ膜１５を酸化し、シリコン酸窒化膜３２に変質させる。なお、メモリセル領域Ｒ１のチャージトラップ膜１５上にシリコン酸化膜３４を残したままにすることにより、メモリセル領域Ｒ１のチャージトラップ膜１５が変質されるのを防止することができる。
また、プラズマ酸化法によるチャージトラップ膜１５の酸化は、１ｎｍ単位で膜厚制御することができる。また、プラズマ酸化時のガスとしては、Ａｒ、Ｏ２およびＨ２を用いることができる。また、プラズマ酸化時の温度は、４００〜５００℃の範囲内に設定することが好ましい。
【００５３】
なお、選択ゲート領域Ｒ２のチャージトラップ膜１５を酸化する場合、必ずしもチャージトラップ膜１５全体を酸化する必要はなく、チャージトラップ膜１５の上層のみを酸化することで、シリコン酸窒化膜３２とトンネル酸化膜１４との間にシリコン窒化膜を残すようにしてもよい。その結果、選択ゲートトランジスタのチャージトラップ膜の量が減ることにより、閾値電圧の変動が抑制される。
【００５４】
あるいは、チャージトラップ膜１５の上層を完全に酸化することで、シリコン酸窒化膜３２上にシリコン酸化膜を形成するようにしてもよい。その結果、選択ゲートトランジスタの閾値電圧の変動をいっそう抑制することができる。
【００５５】
次に、図７（ｂ）に示すように、メモリセル領域Ｒ１のシリコン酸化膜３４をウェットエッチングにて除去する。なお、メモリセル領域Ｒ１のシリコン酸化膜３４を除去する際に、選択ゲート領域Ｒ２のシリコン酸窒化膜３２が除去されないようにするために、エッチング液に選択性を持たせることが好ましい。
【００５６】
次に、図８（ａ）に示すように、ＣＶＤまたはスパッタなどの方法を用いることにより、チャージトラップ膜１５およびシリコン酸窒化膜３２上にブロック膜１６を形成する。そして、蒸着またはスパッタなどの方法を用いることにより、ブロック膜１６上に導電体膜３７を形成する。そして、フォトリソグラフィ技術を用いて導電体膜３７をパターニングすることにより、図４の制御ゲート電極１７および選択ゲート電極３３を形成する。
【００５７】
これにより、選択ゲート領域Ｒ２のチャージトラップ膜１５をシリコン酸窒化膜３２に変質させることができ、トンネル酸化膜１４の形成後にＰ型半導体基板１０の熱酸化を行うことなく、図４の選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜の膜厚を増大させることができる。
【００５８】
（第３実施形態）
図９は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
図９（ａ）において、図７（ａ）に示すように、選択ゲート領域Ｒ２のチャージトラップ膜１５をシリコン酸窒化膜３２に変質させた後、フォトリソグラフィ技術を用いることにより、メモリセル領域Ｒ１のシリコン酸化膜３４を露出させるとともに、選択ゲート領域Ｒ２のシリコン酸窒化膜３２を覆うレジスト膜３６を形成する。
【００５９】
次に、図９（ｂ）に示すように、レジスト膜３６をマスクとしてシリコン酸化膜３４を選択的にエッチングすることにより、メモリセル領域Ｒ１のシリコン酸化膜３４を除去する。
【００６０】
これにより、シリコン酸窒化膜３２とシリコン酸化膜３４との間の選択性に依存することなく、メモリセル領域Ｒ１のシリコン酸化膜３４を除去することができ、シリコン酸窒化膜３２の膜減りを防止することができる。その結果、ゲート絶縁膜の膜厚を厚くすることができ、選択ゲートトランジスタの信頼性を向上させることができる。
【００６１】
なお、上述した実施形態では、選択ゲート領域Ｒ２のトンネル酸化膜１４上にシリコン酸窒化膜３２を設ける方法について説明したが、選択ゲート領域Ｒ２のチャージトラップ膜１５を選択的にエッチングすることにより、選択ゲート領域Ｒ２のチャージトラップ膜１５の膜厚が、メモリセル領域Ｒ１のチャージトラップ膜１５の膜厚よりも薄くなるようにしてもよい。
【００６２】
この構造においても、第１実施形態と同様の効果が得られる。さらに、選択ゲートトランジスタのゲート絶縁膜を薄くすることができ、選択ゲートトランジスタの動作速度を向上させることができる。
【符号の説明】
【００６３】
１  メモリセルアレイ、２  センスアンプ回路、３  カラムデコーダ回路、４  ロウデコーダ回路、５  制御回路、ＭＢ０〜ＭＢｋ  メモリブロック、ＭＳ  ＮＡＮＤセル、ＭＣ、ＭＣ０〜ＭＣｎ  メモリセル、ＳＧ１、ＳＧ２  選択トランジスタ、ＳＡ０〜ＳＡｍ  センスアンプ、ＢＬ０〜ＢＬｍ  ビット線、ＷＬ０ｊ〜ＷＬｎｊ  ワード線、ＳＧＳｊ、ＳＧＤｊ  選択ゲート線、ＣＳＬ  セルソース線、ＡＡ  素子領域、Ｒ１  メモリセル領域、Ｒ２  選択ゲート領域、１０  Ｐ型半導体基板、１１  Ｎウェル、１２  Ｐウェル、１３  Ｎ＋型不純物拡散層、１４  トンネル酸化膜、１５  チャージトラップ膜、１６  ブロック膜、１７  制御ゲート電極、２１、２４  層間絶縁膜、２２、２３、２６  配線層、２５、２７  絶縁膜、３１  ＳＴＩ、３２  シリコン酸窒化膜、３３  選択ゲート電極、３４  シリコン酸化膜、３５、３６  レジスト膜、ＣＰ１〜ＣＰ３  コンタクトプラグ、３７  導電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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