(57)【要約】【課題】  高耐圧トランジスタが必要とされない昇圧回路を提供する。【解決手段】  入力されるタイミング信号に基づいて入力電圧を昇圧した出力電圧を出力端子から出力する昇圧部１０と、出力用コンデンサＣｏと、ＲＣ直列回路で構成された２端子構造のスナバ回路ＳＮＢと、昇圧部１０の前記出力端子とコンデンサＣｏの第１電極ｄｏ１の間の導通を制御する出力充電制御用スイッチング素子Ｑｏと、スナバ回路ＳＮＢと直列に接続し、昇圧部１０の前記出力端子とスナバ回路ＳＮＢの一端の間の導通を制御するスナバ回路制御用スイッチング素子Ｑｓと、を備え、出力用コンデンサＣｏはスイッチング素子Ｑｏの導通時に昇圧部１０からの前記出力電圧を充電し、前記スナバ回路ＳＮＢとスイッチング素子Ｑｓの直列回路は、スイッチング素子Ｑｏと並列に接続される。【選択図】        図１
2010136517.tif 000002
【特許請求の範囲】
【請求項１】
入力されるタイミング信号に基づいて入力電圧を昇圧した出力電圧を出力端子から出力する昇圧部と、
第１電極と第２電極を有する出力用コンデンサと、
ＲＣ直列回路で構成された２端子構造のスナバ回路と、
前記昇圧部の前記出力端子と前記出力用コンデンサの第１電極の間の導通を制御する出力充電制御用スイッチング素子と、
前記スナバ回路と直列に接続し、前記昇圧部の前記出力端子と前記スナバ回路の一端の間の導通を制御するスナバ回路制御用スイッチング素子と、を備え、
前記出力用コンデンサは、前記出力充電制御用スイッチング素子の導通時に前記昇圧部からの前記出力電圧を充電し、
前記スナバ回路と前記スナバ回路制御用スイッチング素子の直列回路は、前記出力充電制御用スイッチング素子と並列に接続される構成であることを特徴とする昇圧回路。
【請求項２】
前記出力充電制御用スイッチング素子及び前記スナバ回路制御用スイッチング素子がＭＯＳトランジスタで構成され、
前記出力充電制御用スイッチング素子を構成する出力充電制御用ＭＯＳトランジスタのバックゲートとソースまたはドレインの一方を接続するとともに、バックゲート同士を共通にし、ソースまたはドレインの他方を前記出力用コンデンサの第１電極と接続してなるバックゲート制御用ＭＯＳトランジスタを備え、
前記スナバ回路制御用スイッチング素子を構成するスナバ回路制御用ＭＯＳトランジスタが、前記出力充電制御用ＭＯＳトランジスタのバックゲートとソースまたはドレインの一方を接続するとともに、バックゲート同士を共通にし、ソースまたはドレインの他方を前記昇圧部の前記出力端子と接続する構成であることを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記昇圧部の前記出力電圧が正極性の場合には、前記出力充電制御用ＭＯＳトランジスタ及び前記スナバ回路制御用ＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタで構成され、
前記昇圧部の前記出力電圧が負極性の場合には、前記出力充電制御用ＭＯＳトランジスタ及び前記スナバ回路制御用ＭＯＳトランジスタがＮチャネル型ＭＯＳトランジスタで構成されることを特徴とする請求項２に記載の昇圧回路。
【請求項４】
前記昇圧部は、
第１電極と第２電極を有する入力用コンデンサと、
所定電圧が印加される第１電圧線と前記入力用コンデンサの第１電極との間の導通を制御する第１入力充電制御用スイッチング素子と、
前記第１電圧線とは異なる所定電圧が印加される前記第２電圧線と前記入力用コンデンサの第２電極との間の導通を制御する第２入力充電制御用スイッチング素子と、
前記第１電圧線と前記入力用コンデンサの第２電極との間の導通を制御する第３入力充電制御用スイッチング素子と、を備えてなり、
前記入力用コンデンサの第１電極が前記昇圧部の前記出力端子と接続し、
前記出力用コンデンサの第２電極が前記第２電圧線に接続することを特徴とする請求項１〜３のいずれか１項に昇圧回路。
【請求項５】
前記昇圧部は、
それぞれが第１電極と第２電極を備えた複数の入力用コンデンサと、
所定電圧が印加される第１電圧線と前記各入力用コンデンサそれぞれの第１電極との間の導通を制御する複数の第１入力充電制御用スイッチング素子と、
前記第１電圧線とは異なる所定電圧が印加される前記第２電圧線と前記各入力用コンデンサそれぞれの第２電極との間の導通を制御する複数の第２入力充電制御用スイッチング素子と、
複数の前記入力用コンデンサの内、最も入力側に位置する第１入力用コンデンサの第２電極と前記第１電圧線との間の導通を制御する第３入力充電制御用スイッチング素子と、
複数の前記入力用コンデンサの内、最も出力側に位置する第２入力用コンデンサを除く前記入力用コンデンサの第１電極と、当該入力用コンデンサの出力側の次段に形成された別の前記入力用コンデンサの第２電極との間の導通を制御する隣接段連絡制御用スイッチング素子と、を備えてなり、
前記第２入力用コンデンサの第１電極が前記昇圧部の前記出力端子と接続し、
前記出力用コンデンサの第２電極が前記第２電圧線と接続することを特徴とする請求項１〜３のいずれか１項に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を昇圧して出力する昇圧回路に関する。
【背景技術】
【０００２】
液晶ディスプレイに応用されているＴＦＴ（Thin Film Transistor：薄膜トランジスタ）や、固体撮像装置に用いられるＣＣＤ（Charge Coupled Device）イメージセンサを駆動させるためには、基準となる入力電圧よりも高い電圧が必要とされる。このような高い電圧を必要とする装置においては、基準となる入力電圧から必要な高電圧を生成するための昇圧回路を内部に備えることが多い。
【０００３】
従来、入力電圧を昇圧する昇圧回路として、図９に示すような回路が提案されている（例えば下記特許文献１参照)。
【０００４】
図９に示す昇圧回路１００は、入力端子２１、２２、昇圧部１０、出力用コンデンサＣｏ、出力端子２３，２４、及び出力充電制御用ＭＯＳトランジスタＱｏを備える。
【０００５】
図９では、入力端子２１より入力電圧Ｖｉｎ１が第１電圧線Ｌ１に印加され、入力端子２２より接地電圧が第２電圧線Ｌ２に印加される。そして、昇圧部１０によって昇圧された電圧（Ｖｏｕｔ１）が、出力端子２３と２４の端子間から出力される。図９の例では、出力端子２３の電位Ｖｏｕｔ１は入力電圧Ｖｉｎ１の２倍の電圧として出力される。
【０００６】
以下、昇圧部１０における昇圧動作並びに出力動作について説明する。
【０００７】
昇圧部１０は、入力用コンデンサＣｉ，ＭＯＳトランジスタＱ１，Ｑ２，及びＱ３を備える。また、図１０は昇圧回路１００の昇圧処理及び出力処理時における各ＭＯＳトランジスタの導通／非導通状態を示すタイミングチャートである。なお、各ＭＯＳトランジスタＱ１〜Ｑ３及びＱｏは、図示していないスイッチング制御部からの制御信号に基づいて導通制御が行われる構成である。また、以下では、ＭＯＳトランジスタが導通されていることを適宜「ＯＮ」と称し、開放されていることを適宜「ＯＦＦ」と称する。
【０００８】
まず、ＭＯＳトランジスタＱ１及びＱ２をＯＮ，Ｑ３及びＱｏをＯＦＦとする（期間ｐ１）。このとき、入力用コンデンサＣｉは、第１電極ｄｉ１に対してＭＯＳトランジスタＱ１を介して入力電圧Ｖｉｎ１が与えられ、第２電極ｄｉ２に対してＭＯＳトランジスタＱ２を介して接地電圧が与えられる。これによって、第１電極ｄｉ１は、第２電極ｄｉ２よりもＶｉｎ１だけ高電位状態を示し、両電極間には電圧Ｖｉｎ１が印加されることとなる。これにより、入力用コンデンサＣｉは充電状態となる。
【０００９】
次に、ＭＯＳトランジスタＱ３及びＱｏをＯＦＦに維持したまま、ＯＮであったＭＯＳトランジスタＱ１及びＱ２をＯＦＦにする（期間ｐ２）。このとき、入力用コンデンサＣｉの両電極ｄｉ１及びｄｉ２は共にフローティング状態であるため、期間ｐ１で充電された電荷は依然として電極内に保持されたままである。なお、この期間ｐ２は、期間ｐ１における回路状態から、直接、期間ｐ３（後述）における回路状態に遷移した場合に生じる貫通電流を抑制するために設けられている。
【００１０】
次に、ＭＯＳトランジスタＱ１及びＱ２をＯＦＦに維持したまま、ＭＯＳトランジスタＱ３及びＱｏをＯＮにする（期間ｐ３）。ＭＯＳトランジスタＱ３がＯＮになることで、入力用コンデンサＣｉの第２電極ｄｉ２には、当該トランジスタＱ３を介して第１電圧線Ｌ１から入力電圧Ｖｉｎ１が与えられる。一方、入力用コンデンサＣｉの第１電極ｄｉ１は、期間ｐ１〜ｐ２にかけて、第２電極ｄｉ２よりもＶｉｎ１だけ高電位状態である。従って、ＭＯＳトランジスタＱ３がＯＮになることで、第１電極ｄｉ１の電位は２Ｖｉｎ１に昇圧される。そして、この電位は、ＯＮ状態であるＭＯＳトランジスタＱｏを介して出力用コンデンサＣｏの第１電極ｄｏ１に与えられることとなる。一方、出力用コンデンサＣｏの第２電極ｄｏ２には接地電圧が印加されている。以上により、出力用コンデンサＣｏの両電極間には電圧２Ｖｉｎ１が印加され、電荷が蓄積される。
【００１１】
その後、貫通電流を防止するため、ＭＯＳトランジスタＱ１及びＱ２をＯＦＦに維持したまま、ＯＮであったＭＯＳトランジスタＱ３及びＱｏをＯＦＦにする（期間ｐ４）。以下、前記期間ｐ１〜ｐ４を繰り返すことで、出力用コンデンサＱｏの両端に入力電圧の２倍の電圧を生じさせることができ、昇圧処理が行われることとなる。
【００１２】
また、上述したように、昇圧回路１００はＴＦＴやＣＣＤの駆動用電源回路として用いられることがある。ただし、これらＴＦＴやＣＣＤといった半導体回路は、回路内において電源の起動順序が厳密に規定されることがある。このような場合、昇圧回路１００から電圧を出力すべきタイミングで確実に昇圧電圧を出力することが要求される。このような要求に応えるべく、図１１に示す昇圧回路１００ａのように、ＭＯＳトランジスタＱｏに並列して、当該ＭＯＳトランジスタＱｏのバックゲート制御用のＭＯＳトランジスタを接続することも行われる。図１１では、バックゲート制御用のＭＯＳトランジスタＱｇ１とＱｇ２を直列に接続し、且つ、この接続ノードに両トランジスタＱｇ１及びＱｇ２のバックゲートを接続する。また、これらの直列回路をＭＯＳトランジスタＱｏに並列に接続する。そして、このＭＯＳトランジスタＱｏのバックゲートと、ＭＯＳトランジスタＱｇ１及びＱｇ２のバックゲートを共通に接続する。
【００１３】
図１１に示す昇圧回路１００ａでは、ＭＯＳトランジスタＱｏをＯＮにする直前（期間ｐ２内の一時点）からＯＦＦにした直後（期間ｐ４内の一時点）までの間にわたって、ＭＯＳトランジスタＱｇ２をＯＮにし、Ｑｇ１をＯＦＦにする。一方、前記期間以外においては、ＭＯＳトランジスタＱｇ２をＯＦＦにし、Ｑｇ１をＯＮにする。これによって、ＭＯＳトランジスタＱｏをＯＮさせるべき期間ｐ３においては、同トランジスタＱｏのバックゲート電位を入力側端子（図１１ではソース）の電位に確実に一致させることができ、これによってトランジスタＱｏのゲート−ソース間に導通に必要な電圧を確実に与えることができる。
【００１４】
なお、バックゲート制御用のＭＯＳトランジスタを備えない図９の構成では、トランジスタＱ１，Ｑ０のバックゲートを介してＶｉｎ１からＶｏｕｔ１への電流経路が存在することとなり、スタンバイ時においてもＶｏｕｔ１に一定の電圧が出力してしまう。これに対し、上記の図１１に示すように、バックゲート制御用のＭＯＳトランジスタ（Ｑｇ１，Ｑｇ２）を備えることで、当該バックゲート制御用スタンバイ時においてＶｏｕｔ１を０Ｖにすることができるという効果も有している。
【００１５】
【特許文献１】特開２００５−１２９８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上記の昇圧回路１００（１００ａ）において、入力用コンデンサＣｉに充電された電圧と入力電圧Ｖｉｎが重畳した電圧が出力用コンデンサＣｏに充電される際、すなわち、期間ｐ２からｐ３に遷移する際、入力用コンデンサＣｉから出力側に向かって流れる電流は時間経過とともに減少する。しかし、回路の配線インダクタンスや出荷テスト時に使用するソケットが持つインダクタンスの存在のため、コンデンサＣｉから放電が開始した時点と同程度の電流を維持しようとし、この結果、昇圧回路１００（１００ａ）上のノードＮ１の電圧が図１２のように急激に上昇（スパイク）することがある（図１２内のスパイク発生状態「Ｓ」参照）。このため、ノードＮ１に接続されるＭＯＳトランジスタＱ１及びＱｏは、この電圧のスパイクを考慮した耐圧性能を有するトランジスタにする必要がある。
【００１７】
しかし、高耐圧のトランジスタは、占有面積が増大してしまうため面積効率が悪く、この結果チップ面積の増大に繋がるという問題がある。また、占有面積を最小限に抑えるためには、高い耐圧性が要求されないＭＯＳトランジスタＱ２及びＱ３に対しては耐圧性能を抑え、高い耐圧性が要求される前記ＭＯＳトランジスタＱ１及びＱｏのみ高耐圧トランジスタとする方法が考えられる。しかしながら、かかる方法を用いる場合、同一基板上に耐圧性能の異なるトランジスタを形成する必要が生じる。この結果、プロセスに必要なマスク枚数が増加し、製造コストが増加してしまう。
【００１８】
本発明は、上記の問題点に鑑み、高耐圧トランジスタが必要とされない昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る昇圧回路は、入力されるタイミング信号に基づいて入力電圧を昇圧した出力電圧を、出力端子から出力する昇圧部と、第１電極と第２電極を有する出力用コンデンサと、ＲＣ直列回路で構成された２端子構造のスナバ回路と、前記昇圧部の前記出力端子と前記出力用コンデンサの第１電極の間の導通を制御する出力充電制御用スイッチング素子と、前記スナバ回路と直列に接続し、前記昇圧部の前記出力端子と前記スナバ回路の一端の間の導通を制御するスナバ回路制御用スイッチング素子と、を備え、前記出力用コンデンサは、前記出力充電制御用スイッチング素子の導通時に前記昇圧部からの前記出力電圧を充電し、前記スナバ回路と前記スナバ回路制御用スイッチング素子の直列回路は、前記出力充電制御用スイッチング素子と並列に接続される構成であることを特徴とする。
【００２０】
本発明に係る昇圧回路の上記の特徴構成によれば、昇圧部から出力された出力電圧が出力充電制御用スイッチング素子を介して出力用コンデンサに供給される際、並列に接続されたＲＣ直列回路で構成されたスナバ回路のフィルタ作用によって、昇圧部と出力充電制御用スイッチング素子とを接続する接続ノードの電圧上昇を抑制することができる。このため、前記接続ノードに接続される出力充電制御用スイッチング素子は、十分高い耐圧性能を要求されることがない。また、昇圧部内に備えられるスイッチング素子においても、同様に十分高い耐圧性能を要求されない。これによって、高耐圧スイッチング素子が必要とされた従来構成と比べ、回路規模を縮小することができ、また製造コストの削減に寄与し得る。
【００２１】
また、本発明に係る昇圧回路は、上記特徴に加えて、前記出力充電制御用スイッチング素子及び前記スナバ回路制御用スイッチング素子がＭＯＳトランジスタで構成され、前記出力充電制御用スイッチング素子を構成する出力充電制御用ＭＯＳトランジスタのバックゲートとソースまたはドレインの一方を接続するとともに、バックゲート同士を共通にし、ソースまたはドレインの他方を前記出力用コンデンサの第１電極と接続してなるバックゲート制御用ＭＯＳトランジスタを備え、前記スナバ回路制御用スイッチング素子を構成するスナバ回路制御用ＭＯＳトランジスタが、前記出力充電制御用ＭＯＳトランジスタのバックゲートとソースまたはドレインの一方を接続するとともに、バックゲート同士を共通にし、ソースまたはドレインの他方を前記昇圧部の前記出力端子と接続する構成であることを更に特徴とする。
【００２２】
また、本発明に係る昇圧回路は、上記特徴に加えて、前記昇圧部の前記出力電圧が正極性の場合には、前記出力充電制御用ＭＯＳトランジスタ及び前記スナバ回路制御用ＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタで構成され、前記昇圧部の前記出力電圧が負極性の場合には、前記出力充電制御用ＭＯＳトランジスタ及び前記スナバ回路制御用ＭＯＳトランジスタがＮチャネル型ＭＯＳトランジスタで構成されることを更に特徴とする。
【００２３】
また、本発明に係る昇圧回路は、上記特徴に加えて、前記昇圧部は、第１電極と第２電極を有する入力用コンデンサと、所定電圧が印加される第１電圧線と前記入力用コンデンサの第１電極との間の導通を制御する第１入力充電制御用スイッチング素子と、前記第１電圧線とは異なる所定電圧が印加される前記第２電圧線と前記入力用コンデンサの第２電極との間の導通を制御する第２入力充電制御用スイッチング素子と、前記第１電圧線と前記入力用コンデンサの第２電極との間の導通を制御する第３入力充電制御用スイッチング素子と、を備えてなり、前記入力用コンデンサの第１電極が前記昇圧部の前記出力端子と接続し、前記出力用コンデンサの第２電極が前記第２電圧線に接続することを更に特徴とする。
【００２４】
また、本発明に係る昇圧回路は、上記特徴に加えて、前記昇圧部は、それぞれが第１電極と第２電極を備えた複数の入力用コンデンサと、所定電圧が印加される第１電圧線と前記各入力用コンデンサそれぞれの第１電極との間の導通を制御する複数の第１入力充電制御用スイッチング素子と、前記第１電圧線とは異なる所定電圧が印加される前記第２電圧線と前記各入力用コンデンサそれぞれの第２電極との間の導通を制御する複数の第２入力充電制御用スイッチング素子と、複数の前記入力用コンデンサの内、最も入力側に位置する第１入力用コンデンサの第２電極と前記第１電圧線との間の導通を制御する第３入力充電制御用スイッチング素子と、複数の前記入力用コンデンサの内、最も出力側に位置する第２入力用コンデンサを除く前記入力用コンデンサの第１電極と、当該入力用コンデンサの出力側の次段に形成された別の前記入力用コンデンサの第２電極との間の導通を制御する隣接段連絡制御用スイッチング素子と、を備えてなり、前記第２入力用コンデンサの第１電極が前記昇圧部の前記出力端子と接続し、前記出力用コンデンサの第２電極が前記第２電圧線と接続することを更に特徴とする。
【発明の効果】
【００２５】
本発明の構成によれば、高耐圧のスイッチング素子が必要とされないため、従来構成と比較して回路規模の縮小化と製造コストの削減を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下において、本発明に係る昇圧回路の実施形態について図面を参照して説明する。なお、従来の昇圧回路と同一の構成要素については同一の符号を付し、その説明を簡略化または省略する。
【００２７】
図１に本発明に係る昇圧回路の構成を示す。図１における昇圧回路１は、図１１に示す従来の昇圧回路１００ａと比較して、新たにスナバ回路ＳＮＢ及びスナバ回路制御用ＭＯＳトランジスタＱｓを備える点が異なる。なお、従来構成と同様、図面上においてゲートが他の構成要素と接続していない各ＭＯＳトランジスタにおいては、図示していないスイッチング制御部からの制御信号に基づいて導通制御が行われる構成である。
【００２８】
スナバ回路ＳＮＢは、抵抗Ｒ１とコンデンサＣ１の直列回路（ＲＣ直列回路）で構成される。また、スナバ回路制御用ＭＯＳトランジスタＱｓは、一端をスナバ回路ＳＮＢの一端に接続し、他端を昇圧部１０の出力ノード（すなわち出力充電制御用ＭＯＳトランジスタＱｏの入力側端子）に接続する。また、スナバ回路ＳＮＢは、スナバ回路制御用ＭＯＳトランジスタＱｓと接続しない方の端子を、出力コンデンサＣｏの電極ｄｏ１と同一ノード（すなわち出力充電制御用ＭＯＳトランジスタＱｏの出力側端子）に接続する。
【００２９】
すなわち、図１によれば、スナバ回路ＳＮＢとスナバ回路制御用ＭＯＳトランジスタＱｓの直列回路は、出力充電制御用ＭＯＳトランジスタＱｏに並列になるように接続される構成である。
【００３０】
このように構成されるとき、図１０における期間ｐ２からｐ３に切り替わることでノードＮ１の電圧が上昇すると、ノードＮ１に接続されたスナバ回路制御用ＭＯＳトランジスタＱｓのソース電位が上昇し、これによって同トランジスタＱｓが導通する。このとき、ＭＯＳトランジスタＱｏと並列にＲＣ直列回路で構成されたスナバ回路ＳＮＢが形成されているため、このフィルタ作用によってノードＮ１の電圧上昇が抑制される（図２参照）。図２は、図１に示す昇圧回路におけるノードＮ１電圧の変化を示すグラフであり、図１２と比較してスパイクが発生していないことが分かる。
【００３１】
これによって、ノードＮ１の電位を従来構成よりも低電位に抑えることができるため、ノードＮ１に接続されるＭＯＳトランジスタ（Ｑｏ，Ｑ１）として、それ以外のＭＯＳトランジスタ（Ｑ２，Ｑ３）と同程度の耐圧性能を有するトランジスタを採用することができる。このため、従来のように一部のトランジスタに高耐圧トランジスタを用いなければならないという事情がなくなり、この結果、ＭＯＳトランジスタの占有面積と昇圧回路の製造コストを抑制することができる。
【００３２】
なお、図１におけるスナバ回路制御用ＭＯＳトランジスタＱｓに、出力制御用ＭＯＳトランジスタＱｏのバックゲート電位を制御するためのバックゲート制御用トランジスタとしての機能を兼ねさせることができる（図３参照）。
【００３３】
図３は、本発明に係る昇圧回路の別の実施形態を示すものである。図３に示す昇圧回路１ａでは、バックゲート制御用ＭＯＳトランジスタＱｇ２を備えない。そして、スナバ回路制御用ＭＯＳトランジスタＱｓは、バックゲートを出力充電制御用ＭＯＳトランジスタＱｏ及びバックゲート制御用ＭＯＳトランジスタＱｇ１のバックゲートと共通にし、さらに、スナバ回路ＳＮＢとの接続ノードにバックゲート制御用ＭＯＳトランジスタＱｇ１の一端を接続させる。なお、この構成の場合、図１と違ってスナバ回路制御用ＭＯＳトランジスタＱｓはスイッチング制御部からの制御信号に基づいて導通制御が行われる構成である。以下、タイミングチャートを用いて動作を説明する。
【００３４】
図４は、図３における昇圧回路の動作を説明するためのタイミングチャートである。
【００３５】
まず、図１０の場合と同様、ＭＯＳトランジスタＱ１及びＱ２をＯＮ，Ｑ３及びＱｏをＯＦＦとする（期間ｐ５）。このとき、ＭＯＳトランジスタＱｓはＯＦＦ，Ｑｇ１はＯＮとする。期間ｐ５において入力用コンデンサＣｉの両電極間に電圧Ｖｉｎ１が印加され、充電状態となる。
【００３６】
次に、ＭＯＳトランジスタＱ３，Ｑｏ，Ｑｓ，及びＱｇ１のＯＮ／ＯＦＦ状態を維持したまま、ＯＮであったＭＯＳトランジスタＱ１及びＱ２をＯＦＦにする（期間ｐ６）。これは、図１０における期間ｐ２と同様、ＭＯＳトランジスタがＯＦＦ状態からＯＮ状態に遷移したときに貫通電流が生じるのを抑制するために設けられた期間である。
【００３７】
次に、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，及びＱｏのＯＮ／ＯＦＦ状態を維持したまま、ＭＯＳトランジスタＱｓをＯＦＦにし、ＭＯＳトランジスタＱｇ１をＯＮにする（期間ｐ７）。これによって、まず出力制御用ＭＯＳトランジスタＱｏのバックゲート電位をノードＮ１と同電位とする。
【００３８】
次に、ＭＯＳトランジスタＱ１，Ｑ２，Ｑｓ，及びＱｇ１のＯＮ／ＯＦＦ状態を維持したまま、ＭＯＳトランジスタＱ３，ＱｏをＯＮ状態にする（期間ｐ８）。これによって、入力用コンデンサＣｉの第１電極ｄｉ１の電位は２Ｖｉｎ１に昇圧される。そして、この電位は、ＯＮ状態であるＭＯＳトランジスタＱｏを介して出力用コンデンサＣｏの第１電極ｄｏ１に与えられることとなる。一方、出力用コンデンサＣｏの第２電極ｄｏ２には接地電圧が印加されている。以上により、出力用コンデンサＣｏの両電極間には電圧２Ｖｉｎ１が印加され、電荷が蓄積される。
【００３９】
このとき、ＭＯＳトランジスタＱｓがＯＮ状態であるため、ＭＯＳトランジスタＱｏと並列してスナバ回路ＳＮＢが形成されている状態となる。図１０における期間ｐ２からｐ３に遷移すると、入力コンデンサＣｉに保持された電荷が放出されるに連れノードＮ１を流れる電流が減少するが、図９の回路構成の場合、回路の配線インダクタンスや出荷テスト時に使用するソケットが持つインダクタンスの存在により、放電開始時と同程度の電流を流し続けようとしてノードＮ１の電圧を上昇させる。この結果、図１２に示すように電圧スパイクが発生する。しかし、図３の場合、スナバ回路ＳＮＢがＲＣフィルタ回路としてノードＮ１に接続されるため、ノードＮ１の電圧上昇が抑制される。これにより、ＭＯＳトランジスタＱｏ及びＱ１は、Ｑ２及びＱ３と同程度の耐圧性を示すＭＯＳトランジスタで実現することができる。
【００４０】
その後、ＭＯＳトランジスタＱ３，ＱｏをＯＦＦにし（期間ｐ９）、入力用コンデンサＣｉからの放電を停止する。そして、ＭＯＳトランジスタＱｓとＱｇ１のＯＮ／ＯＦＦを切り換えた後（期間ｐ１０）、ＭＯＳトランジスタＱ１及びＱ２をＯＮにして再び入力用コンデンサに対する充電を開始する（期間ｐ５）。このｐ５〜ｐ１０の各期間を繰り返すことで、昇圧処理を実行する構成である。
【００４１】
図３の構成の場合も、入力用コンデンサＣｉからの放電が行われている間、出力充電制御用ＭＯＳトランジスタＱｏと並列にスナバ回路ＳＮＢが構成されるため、ノードＮ１の電圧上昇を抑制することができる。さらに、図３では、スナバ回路制御用ＭＯＳトランジスタが出力充電制御用ＭＯＳトランジスタＱｏのバックゲート制御用としても機能するため、図１よりもＭＯＳトランジスタ素子数を削減でき、回路規模の縮小化と製造コストの低廉化を更に図ることができる。
【００４２】
なお、上記図１では、図１１に示す従来の昇圧回路１００にスナバ回路ＳＮＢ及びスナバ回路制御用ＭＯＳトランジスタＱｓを備える構成とした。これに対し、図５に示すように、図９に示す従来の昇圧回路１００にスナバ回路ＳＮＢ及びスナバ回路制御用ＭＯＳトランジスタＱｓを備える構成としても構わない（昇圧回路１ｂ）。この場合においても、図１あるいは図３の場合と同様、スナバ回路ＳＮＢがＲＣフィルタ回路としてノードＮ１に接続されるため、ノードＮ１の電圧上昇を抑制することができる。これにより、ＭＯＳトランジスタＱｏ及びＱ１は、Ｑ２及びＱ３と同程度の耐圧性を示すＭＯＳトランジスタで実現することができる。
【００４３】
なお、上記実施形態では、入力される電圧Ｖｉｎ１と同じ極性の昇圧電圧を生成する場合につき説明したが、異なる極性の電圧を生成する場合にも同様に用いることができる。
【００４４】
図６は、入力電圧Ｖｉｎ１と同じ極性の昇圧電圧と異なる極性の昇圧電圧を生成する昇圧回路の構成図である。図６に示す昇圧回路１ｃは、図３の構成に加えて、正負反転部２０、負電圧用の昇圧部１０ｍを備えている。そして、図３における昇圧部１０の後段と同様、昇圧部１０ｍの後段にも、出力用コンデンサＣｏｍ，スナバ回路ＳＮＢｍ，スナバ回路制御用ＭＯＳトランジスタＱｓｍ，出力充電制御用ＭＯＳトランジスタＱｏｍ，及びバックゲート制御用ＭＯＳトランジスタＱｇ１ｍを備える。なお、正負反転部２０は、ＭＯＳトランジスタＱ２１〜Ｑ２４，正負反転用コンデンサＣ２１，Ｃ２２を備える。
【００４５】
図７は、正負反転部２０の動作内容を説明するためのタイミングチャートである。まず、前記期間ｐ５において、ＭＯＳトランジスタＱ２１及びＱ２４をＯＮ，Ｑ２２及びＱ２３をＯＦＦ状態にする。このとき、コンデンサＣ２１は、第１電極ｄ２１１に対してＭＯＳトランジスタＱ２４を介して接地電圧が与えられ、第２電極ｄ２１２に対してＭＯＳトランジスタＱ２１を介して入力電圧Ｖｉｎ１が与えられる。これによって、第１電極ｄ２１１は、第２電極ｄ２１２よりもＶｉｎ１だけ低い電位状態を示し、両電極間には電圧Ｖｉｎ１が印加されることとなる。
【００４６】
次に、前記期間ｐ６において、ＭＯＳトランジスタＱ２２及びＱ２３をＯＦＦに維持したまま、ＭＯＳトランジスタＱ２１及びＱ２４をＯＦＦにする。この期間ｐ２は、上記実施形態の場合と同様に、期間ｐ５における回路状態から、直接、期間ｐ８（後述）における回路状態に遷移した場合に生じる貫通電流を抑制するために設けられている。なお、期間ｐ７においてもこの回路状態を維持する
【００４７】
次に、前記期間ｐ８において、ＭＯＳトランジスタＱ２１及びＱ２４をＯＦＦに維持したまま、ＭＯＳトランジスタＱ２２及びＱ２３をＯＮにする。ＭＯＳトランジスタＱ２２がＯＮになることで、コンデンサＣ２１の第２電極ｄ２１２には、当該トランジスタＱ２２を介して接地電圧が与えられる。一方、コンデンサＣ２１の第１電極ｄ２１１は期間ｐ６〜ｐ７にかけて、第２電極ｄ２１２よりもＶｉｎ１だけ低い電位状態である。従って、第１電極ｄ２１１の電位は接地電圧を示す第２電極ｄ２１２よりもＶｉｎ１だけ低い電位を示し、−Ｖｉｎ１となる。そして、この電位は、ＯＮ状態であるＭＯＳトランジスタＱ２３を介してコンデンサＣ２２の第１電極ｄ２２１に与えられることとなる。一方、コンデンサＣ２２の第２電極ｄ２２２には接地電圧が印加されている。以上により、出力用コンデンサ２２の第１電極ｄ２１１は、接地電圧よりもＶｉｎ１だけ低い電圧−Ｖｉｎ１が印加される状態となり、正負が反転する。
【００４８】
そして、昇圧部１０ｍは、正負反転部２０から出力される電圧が入力される。このとき、正負反転部２０を電圧−Ｖｉｎ１を供給する電圧源と見ることで、昇圧部１０ｍは昇圧部１０と同様の原理により昇圧処理を説明することができるため、詳細な説明を割愛する。
【００４９】
昇圧部１０ｍの後段には、図３と同様の回路が備えられている。なお、昇圧部１０ｍの後段に備えられる回路（素子）も、昇圧部１０の後段に備えられている回路と同様の構成であるため、説明を省略する。また、昇圧部１０ｍから出力される昇圧電圧は、昇圧部１０から出力される昇圧電圧と比較して正負が反転しているため、図６に示すように、昇圧部１０ｍ後段に備えられる各ＭＯＳトランジスタは、昇圧部１０後段に備えられる各ＭＯＳトランジスタと導電型を反転させている。
【００５０】
図６に示す構成とすることで、出力端子２３には２Ｖｉｎ１が出力され、出力端子２４には−２Ｖｉｎ１が出力される。この結果、両出力端子間には４Ｖｉｎ１の電圧が発生し、入力電圧と比較して４倍に昇圧された電圧を得ることができる。この場合においても、正負両方の昇圧部後段にスナバ回路（ＳＮＢ，ＳＮＢｍ）を設ける構成であるため、入力用コンデンサ（Ｃｉ，Ｃｉｍ）からの放電によって電圧スパイクが生じるのを防止でき、この結果、当該入力用コンデンサの出力側電極と同一ノード（Ｎ１，Ｎ１ｍ）に接続されるＭＯＳトランジスタの耐圧性能を、当該ノードに接続されないＭＯＳトランジスタと同程度に低くすることができる。
【００５１】
さらに、上記各実施形態では、昇圧部を１段備える構成であったが、昇圧部を複数段備えることで、入力電圧を任意整数倍昇圧させる回路を実現することも可能である。図８は、昇圧部１０が４段の部分昇圧部（１０ａ〜１０ｄ）で構成される場合を示している（昇圧回路１ｄ）。かかる回路においても、昇圧部１０の後段にスナバ回路ＳＮＢを設けることで、放電時の電圧スパイクを回避でき、高耐圧性能を有するＭＯＳトランジスタを必要としない。
【００５２】
なお、図８では、スナバ回路ＳＮＢ並びにスナバ回路制御用ＭＯＳトランジスタを昇圧部１０を構成する部分昇圧部の最終段（図８では部分昇圧部１０ｄ）の後段に備える構成としたが、最終段以外の部分昇圧部後段に備える構成としても構わない。また、図８において、図６と同様、入力電圧を負極性側に昇圧する昇圧部を一段または複数段備える構成としても良い。
【００５３】
また、上述の各実施形態では、スイッチング素子としてＭＯＳトランジスタを用いるものとしたが（Ｑ１〜Ｑ３，Ｑｏ，Ｑｓなど）、制御信号に基づいてＯＮ／ＯＦＦ制御が可能な素子であればＭＯＳトランジスタに限られるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る昇圧回路の構成を示す回路図
【図２】本発明に係る昇圧回路におけるノード電圧の変化を示すグラフ
【図３】本発明に係る昇圧回路の別の構成を示す回路図
【図４】本発明に係る昇圧回路のスイッチング制御状態を示すタイミングチャート
【図５】本発明に係る昇圧回路の別の構成を示す回路図
【図６】本発明に係る昇圧回路のさらに別の構成を示す回路図
【図７】本発明に係る昇圧回路のスイッチング制御状態を示すタイミングチャート
【図８】本発明に係る昇圧回路のさらに別の構成を示す回路図
【図９】従来の昇圧回路の一例
【図１０】従来の昇圧回路のスイッチング制御状態を示すタイミングチャート
【図１１】従来の昇圧回路の別の一例
【図１２】従来の昇圧回路におけるノード電圧の変化を示すグラフ
【符号の説明】
【００５５】
１，１ａ，１ｂ：    本発明に係る昇圧回路
１０，１０ｍ：    昇圧部
２０：    正負反転部
２１：    入力端子
２２：    入力端子
２３：    出力端子
２４：    出力端子
Ｃｉ（Ｃｉａ、Ｃｉｂ，Ｃｉｃ，Ｃｉｄ），Ｃｉｍ：    入力用コンデンサ
Ｃｏ，Ｃｏｍ：    出力用コンデンサ
Ｑ１（Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄ），Ｑ１ｍ：    第１入力充電制御用ＭＯＳトランジスタ
Ｑ２（Ｑ２ａ，Ｑ２ｂ，Ｑ２ｃ，Ｑ２ｄ），Ｑ２ｍ：    第２入力充電制御用ＭＯＳトランジスタ
Ｑ３（Ｑ３ａ），Ｑ３ｍ：    第３入力充電制御用ＭＯＳトランジスタ
Ｑａｂ，Ｑｂｃ，Ｑｃｄ：隣接段連絡制御用ＭＯＳトランジスタ
ＳＮＢ：    スナバ回路
１００：    従来の昇圧回路      
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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