(57)【要約】【課題】タップ係数をそれぞれ乗算する複数の乗算器と乗算出力を加算する加算器とを含むディジタルフィルタに関し、タップ係数を格納するメモリ容量を削減する。【解決手段】複数のタップ対応の乗算器と、この乗算器の乗算出力を加算する加算器と、タップ対応のタップ係数をフィルタ特性に対応して複数種類格納したメモリとを含み、フィルタ波形をセンタタップに対して対称の波形とするディジタルフィルタであって、前記メモリは、複数種類のフィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として上下又は左右に折り返したパターンでタップ係数を格納した構成を備えている。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のタップ対応の乗算器と、該乗算器の乗算出力を加算する加算器と、前記タップ対応のタップ係数をフィルタ特性に対応して複数種類格納したメモリとを含み、フィルタ波形をセンタタップに対して対称の波形とするディジタルフィルタに於いて、
前記メモリは、複数種類の前記フィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、前記センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、前記センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として上下又は左右に折り返したパターンで前記タップ係数を格納した構成を有する
ことを特徴とするディジタルフィルタ。
【請求項２】
前記メモリを、複数種類の前記フィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、前記センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、前記センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として左右に折り返したパターンで前記タップ係数を格納した構成とし、該折り返しにより省略した方のタップ係数を、省略しない方のタップ係数の配列に対して反転して、前記乗算器対応のレジスタに設定する構成を有することを特徴とする請求項１記載のディジタルフィルタ。
【請求項３】
前記メモリを、複数種類の前記フィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、前記センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、前記センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として上下に折り返したパターンで前記タップ係数を格納した構成とし、該折り返しにより省略した方のタップ係数を、省略しない方のタップ係数の配列に対して反転して、前記乗算器対応のレジスタに設定する構成を有することを特徴とする請求項１記載のディジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ特性を切替え可能としたディジタルフィルタに関する。
【背景技術】
【０００２】
ディジタルフィルタは、縦続接続した複数の乗算器と、乗算出力を加算する加算器とを含み、乗算器にはフィルタ特性に対応したタップ係数を入力して、入力データと乗算する構成を有するものであり、例えば、５タップ構成の場合、図６に簡略化して示すように、５個の乗算器１１を縦続接続し、入力データＤｉｎを順次前段の乗算器１１を介して次段の乗算器１１に遅延させて入力し、各乗算器１１の乗算出力を加算器１２により加算して、入力データＤｉｎをフィルタ処理した出力データＤｏｕｔとするもので、乗算器１１に入力するタップ（Ｔａｐ１〜Ｔａｐ５）対応のタップ係数をレジスタ１３に設定しておくものである。又フィルタ特性を切替えることができるように、例えば、パターン１〜４対応のフィルタ係数をメモリ１４に保持し、フィルタ特性を切替える時に、メモリ１４から読出したフィルタ係数をレジスタ１３に設定する。
【０００３】
このフィルタ係数格納のメモリ１４は、例えば、図７に示すように、フィルタ特性のパターン１〜４対応のフィルタ係数を保持しているもので、タップ係数の最大ビット数、例えば、１６ビット構成のメモリ構成とし、アドレス０ｘ００〜０ｘ１３にそれぞれパターン１〜４対応のタップ係数を保持している。この場合、タップ（Ｔａｐ）１〜５の中のセンタタップのタップ係数を１６ビット構成、タップ２，４のタップ係数を６ビット構成、タップ１，５を３ビット構成とし、各タップ係数を格納するメモリは、１６ビット×２０ワードの記憶容量を有するものとなる。なお、以下の説明に於いて、フィルタ係数は、フィルタ特性のパターン１〜４に対応した係数を示し、又タップ係数は、乗算器１１対応のレジスタにそれぞれ設定する係数を示すことにする。
【０００４】
図８の（Ａ）は、フィルタ特性を切替える時の従来例のフローチャート、（Ｂ）はシーケンスチャートを示す。フィルタ特性を切替える時のフィルタ係数の更新は、全タップに対してそれぞれのタップ係数を同時に設定して行う必要があり、従って、同図の（Ａ）に於いて、フィルタ係数更新処理開始（１１）により、メモリ１４に対するリードアクセスによりフィルタ係数を順次読出し（１２）、読出したフィルタ係数を一旦バッファリングする（１３）。なお、図６に於いては、このバッファリングの為のバッファは図示を省略している。そして、全タップ分のバッファリング完了か否かを判定し（１４）、即ち、更新する為の各タップ係数を全タップ分について読出しが完了したか否かを判定して、完了した場合に、フィルタ係数更新を指示し（１５）、バッファリングした乗算器１１対応のタップ係数をレジスタ１３に設定してフィルタ係数更新処理を終了する（１６）。
【０００５】
図８の（Ｂ）に於いて、フィルタ係数の更新の制御入力により、メモリ１４に対するリードアクセスを開始し、タップ（Ｔａｐ）１〜タップ（Ｔａｐ）５のアドレスを順次メモリ１４に入力し、フィルタ係数を順次読出して、バッファにフィルタ係数を保持させる。全タップ１〜５のフィルタ係数のバッファリング完了により、フィルタ係数更新をフィルタに指示することにより、フィルタは新フィルタ係数によるフィルタ処理を開始する。
【０００６】
又共通のアドレス入力により読出しが可能の複数の記憶領域を外部信号により選択可能とし、各記憶領域にそれぞれ異なるフィルタ特性のフィルタ係数を格納し、選択した記憶領域から読出したフィルタ係数を、積和演算回路を含む信号処理回路に入力することにより、所望のフィルタ特性を選択できるようにしたディジタルフィルタが知られている（例えば、特許文献１参照）。
【０００７】
又サンプリングレート変換を行うＦＩＲ型のディジタルフィルタに於いて、複数の乗算器対応のタップ毎に複数のタップ係数を保持した係数メモリを設け、タップ毎に１タップ分順次シフトした状態で係数メモリからタップ係数を読出して乗算器に入力するディジタルフィルタが知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６０−２４４１１１号公報
【特許文献２】特開平４−６８７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フィルタ特性を切替え可能とする従来例に於いては、例えば、図７に示すようなフィルタ係数格納メモリを用いるものであり、センタタップ等の最大ビット数のビット幅のメモリを用いるものである。従って、ビット数が少ないタップ係数に対しては、無駄な領域が存在する問題がある。又タップ係数を順次タップ数分読出す為の時間を必要とする問題がある。又フィルタ特性の切替えを行う時は、タップ係数を同一タイミングで有効とする必要があるから、順次読出したタップ係数を、全タップ分読出すまでバッファリングする為のバッファを必要とする問題がある。
【００１０】
又複数の記憶領域を共通の読出アドレスによりアクセスすると共に、記憶領域を選択する外部信号を入力することにより、異なるフィルタ係数を選択して積和演算回路に入力する前記特許文献１に示す従来例に於いては、フィルタ係数のビット構成に関係なく、最大ビット数のビット幅のメモリを用いる必要があるから、前述のように、無駄な記憶領域が含まれる問題がある。又タップ毎に係数メモリを設ける前記特許文献２に示す従来例に於いては、タップ係数のバッファリングが必要でなくなるが、タップ係数のビット構成がタップ毎に異なる場合には、無駄な記憶領域を含むことになる問題がある。従って、フィルタ演算を行う乗算器や加算器を含めて集積回路化する場合の所要面積の縮小を図ることが困難であった。
【００１１】
本発明は、前述の従来例の問題点を解決するものであり、タップ係数設定の為のバッファリング構成を不要とし、且つフィルタ係数格納用のメモリの記憶容量の削減を図ることを目的とする。
【課題を解決するための手段】
【００１２】
本発明のディジタルフィルタは、複数のタップ対応の乗算器と、この乗算器の乗算出力を加算する加算器と、前記タップ対応のタップ係数をフィルタ特性に対応して複数種類格納したメモリとを含み、フィルタ波形をセンタタップに対して対称の波形とするディジタルフィルタであって、前記メモリは、複数種類の前記フィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、前記センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として上下又は左右に折り返したパターンで前記タップ係数を格納した構成を備えている。
【００１３】
又前記メモリを、複数種類の前記フィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、前記センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として左右に折り返したパターンで前記タップ係数を格納した構成とし、この折り返しにより省略した方のタップ係数を、省略しない方のタップ係数の配列に対して反転して、前記乗算器対応のレジスタに設定する構成を備えている。
【００１４】
又前記メモリを、複数種類の前記フィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、前記センタタップに対して前記フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、センタタップ位置で且つ前記フィルタ波形の０シフトのタップ係数位置を中心として上下に折り返したパターンで前記タップ係数を格納した構成とし、この折り返しにより省略した方のタップ係数を、省略しない方のタップ係数の配列に対して反転して、前記乗算器対応のレジスタに設定する構成を備えている。
【発明の効果】
【００１５】
タップ対応メモリは、タップ対応のタップ係数のビット構成に従った記憶領域をそれぞれ備えていることにより、余分な記憶領域を備える必要がなく、又フィルタ波形をセンタタップに対して対象波形とし、且つセンタタップ位置で折り返したパターンに対するタップ係数を格納することにより、回路規模の縮小を図ることができる。又タップ対応メモリは、それぞれ同一のアドレスにより、フィルタ特性対応のタップ係数を同時に読出して、乗算器対応のレジスタに設定することが可能となり、バッファリングの為のバッファを設ける必要がなく、フィルタ特性の切替えを高速化することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１のフィルタ係数格納メモリの説明図である。
【図２】本発明の実施例１のフローチャート及びシーケンスチャートである。
【図３】本発明の実施例２のディジタル遅延フィルタの特性説明図である。
【図４】タップ対応メモリの説明図である。
【図５】タップ対応メモリの説明図である。
【図６】簡略化して示すディジタルフィルタの説明図である。
【図７】従来例のフィルタ係数格納メモリの説明図である。
【図８】従来例のフィルタ係数更新のフローチャート及びシーケンスチャートである。
【発明を実施するための形態】
【００１７】
本発明のディジタルフィルタは、複数のタップ対応の乗算器と、この乗算器の乗算出力を加算する加算器と、タップ対応のタップ係数をフィルタ特性に対応して複数種類格納したメモリとを含み、フィルタ波形をセンタタップに対して対称の波形とするディジタルフィルタであって、メモリは、複数種類のフィルタ特性に対応したタップ係数をタップ対応にまとめてそれぞれ格納した複数のタップ対応メモリとし、且つセンタタップに対して、フィルタ波形を＋方向又は−方向にシフトするタップ係数を格納したパターンを、センタタップ位置で且つフィルタ波形の０シフトのタップ係数位置を中心として上下又は左右に折り返したパターンで、タップ係数を格納した構成を有するものである。
【実施例１】
【００１８】
図１は、本発明の実施例１のタップ対応メモリの説明図であり、Ｍ１〜Ｍ５は、ディジタルフィルタのタップＴａｐ１〜Ｔａｐ５対応に設けたタップ対応メモリを示し、タップ係数を乗算する乗算器や加算器は図示を省略している。ディジタルフィルタを５タップ構成とし、そのセンタタップ（Ｔａｐ３）のタップ係数を１６ビット構成とし、隣接したＴａｐ２，Ｔａｐ４のタップ係数を６ビット構成、初段と終段とのＴａｐ１，Ｔａｐ５のタップ係数を３ビット構成とし、それぞれ同一ビット幅の記憶領域を有するタップ対応メモリＭ１〜Ｍ５に分割し、各タップ対応メモリＭ１〜Ｍ５は、それぞれパターン１〜４に対応したタップ係数を格納し、各タップ対応メモリＭ１〜Ｍ５に対するアドレスを共通の０ｘ００〜０ｘ０３とする。このタップ対応メモリＭ１〜Ｍ５は、例えば、図６に示す構成のディジタルフィルタのメモリ１４に適用することができるものであり、その場合に、タップ対応メモリＭ１〜Ｍ５からパターン対応のアドレスにより同時に読出したタップ係数をバッファリングすることなく、乗算器対応のレジスタに同時に設定する。
【００１９】
又パターン１〜４にアドレス０ｘ００〜０ｘ０３を対応させるものであり、例えば、パターン１のフィルタ特性を必要とする場合、アドレス０ｘ００によりタップ対応メモリＭ１〜Ｍ５をアクセスして、同時にＴａｐ１〜Ｔａｐ５に対するパターン１のタップ係数を同時に読出して、図示を省略している乗算器対応のレジスタに同時に設定することができる。即ち、フィルタ特性の切替えを行う場合に、タップ係数をバッファリングすることなく、同時に設定することができる。それにより、従来例に於けるタップ係数更新時にバッファリングするバッファを不要とし、且つ全タップ係数を同時に更新することができるから、フィルタ特性の切替えを迅速化することができる。
【００２０】
又５タップのディジタルフィルタ構成の場合、Ｔａｐ１，Ｔａｐ５対応の乗算器は、入力データに、タップ対応メモリＭ１，Ｍ５から読出した３ビット構成のタップ係数を乗算する構成とし、Ｔａｐ２，Ｔａｐ４対応の乗算器は、入力データに、タップ対応メモリＭ２，Ｍ４から読出した６ビット構成のタップ係数を乗算する構成とし、Ｔａｐ３対応の乗算器は、入力データに、タップ対応メモリＭ３から読出した１６ビット構成のタップ係数を乗算する構成とすることができる。従って、最大ビット数のＴａｐ３対応の乗算器に比較して、他のタップ対応の乗算器の乗算ビット数は少なくて済むので、小型化を図ることができる。
【００２１】
又タップ対応メモリＭ１〜Ｍ５の記憶領域の合計は、前述のビット構成の場合、３（ビット）×４（ワード）×２＋８（ビット）×４（ワード）×２＋１６（ビット）×４（ワード）＝１３６（ビット）となる。これに対して、図７に示す従来例のメモリの記憶領域は、最大ビット数に対応した１６（ビット）×２０（ワード）＝３２０（ビット）となるから、本発明の実施例１によれば、従来例に比較して約４０％に記憶容量を削減することができる。このように、タップ係数を格納するメモリの記憶容量の削減により、メモリの占有面積の縮小及びディジタルフィルタを構成する乗算器の規模の縮小が可能となり、従って、ディジタルフィルタを集積回路化する場合に有利となる。なお、ディジタルフィルタのタップ数は、通常は５タップ以上の場合が多いから、そのタップ数に対応したメモリ構成とし、且つ各タップの係数のビット構成に対応した記憶容量を有するメモリ構成とするものである。
【００２２】
図２は、本発明の実施例１のフローチャート（Ａ）及びシーケンスチャート（Ｂ）を示すもので、同図の（Ａ）に示すフローチャートに於いて、フィルタ係数更新処理開始により（１）、フィルタ係数読出し、即ち、タップ対応メモリＭ１〜Ｍ５に対してパターン１〜パターン４に対応した１個のアドレスにより同時にリードアクセスを行う（２）。それにより、同時に読出されたタップ係数を、それぞれ乗算器対応のレジスタに同時に設定し、フィルタ係数更新処理完了となる（３）。
【００２３】
又図２の（Ｂ）に於いて、パターン対応のリードアドレスを制御部から入力すると、タップ対応メモリＭ１〜Ｍ５からＴａｐ１〜Ｔａｐ５対応のタップ係数を同時に読出してディジタルフィルタの乗算器対応のレジスタに設定するから、直ちに新フィルタ係数に基づいたフィルタ処理を開始することが可能となる。
【実施例２】
【００２４】
図３は、本発明の実施例２のディジタルフィルタの特性説明図であり、タップ係数の選択により、出力波形として、前後にシフト可能となるものであり、１７タップ構成を有する場合を示すものであるが、乗算器と加算器とタップ係数保持のレジスタとは図示を省略している。図３の（Ａ）はインパルス応答のフィルタ波形を示し、センタタップの位置を中心とした左右対称の波形を有する場合を示す。又図示のフィルタ波形のフィルタ特性の場合のタップ係数群を＋０／１６とすると、＋１／１６のタップ係数に切替えることにより、左側にシフトしたフィルタ波形の特性となり、反対に、−１／１６のタップ係数に切替えると、右側にシフトしたフィルタ波形の特性となる。このディジタルフィルタは、ディジタル遅延フィルタと称されるものである。
【００２５】
又図３の（Ｂ）は、センタタップの左右対称位置のタップ係数の配列を示し、又図３の（Ｃ）は、ｔａｐ０〜ｔａｐ１６のタップ係数を、＋０／１６（０遅延）の場合を中心に、＋７／１６，−８／１６の場合の配列を示す。即ち、１７タップのディジタルフィルタに於けるタップ係数を格納したメモリ構成は、（Ｃ）に示すパターンを有することになる。このセンタタップのｔａｐ８のタップ係数のビット構成を最大とすると、左右対称形のタップ係数のビット構成はフィルタ波形に対応した構成となる。このタップ係数を格納したメモリは、図１について説明したように、タップ対応にそれぞれのタップ係数のビット構成に従った記憶容量のタップ対応メモリ構成とし、全タップに対するタップ係数を同時に読出して、図示を省略した乗算器対応のレジスタに設定して、フィルタ特性の切替えを行うことができる。この場合のタップ係数を格納したタップ対応メモリは、従来例では、最大ビット構成のタップ係数に相当するビット幅の記憶容量とすることになるが、本発明の実施例によれば、各タップ係数のビット数対応のタップ対応メモリの構成に分割するから、全体としての記憶容量を大幅に削減することができる。又１回のタップ係数の読出しの処理により、乗算器対応のレジスタに同時にタップ係数を設定して、フィルタ特性の切替えを行うことができる。
【００２６】
又図３の（Ｃ）に於けるセンタタップｔａｐ８の両側のｔａｐ７，ｔａｐ９のタップ係数の配列パターンについて矢印で示すように対比した状態を、図３の（Ｂ）に示すものであり、上側の曲線は、タップ係数の値を模式的に示すもので、＋７／１６のタップ係数が大きく、−８／１６のタップ係数が小さくなり、両端の＋７／１６，−８／１６のタップ係数を除くと、左右対称形のタップ係数となる。又図３の（Ｃ）に於いて、センタタップｔａｐ８の＋０／１６のタップ係数位置に対して、例えば、ｔａｐ３の＋５／１６と、ｔａｐ１３の−５／１６とが、点線矢印で示すように点対称の関係となる。他のタップ係数に対しても同様な点対称の関係となる。そこで、この点対称関係からタップ係数の配列パターンを折り返した配列パターンとして、タップ係数を格納するメモリの記憶容量を更に半減することができる。
【００２７】
図４は、タップ対応メモリの説明図であり、センタタップｔａｐ８を中心とした点対称のタップ係数の配列パターンを利用して、タップ係数を格納するメモリの記憶容量を半減した場合を示す。図３の（Ｃ）に示すタップ係数の格納パターンに対して、点線部分を除いた実線で示す領域のタップ対応メモリＭ０〜Ｍ８とすることができる。なお、センタタップ対応のタップ対応メモリＭ８は、他のタップ対応メモリＭ０〜Ｍ７の半分の＋０／１６〜−８／１６のタップ係数を格納した構成とする。そして、＋３／１６の遅延特性を得る場合、ｔａｐ０〜ｔａｐ７の＋３／１６のタップ係数を、フィルタのタップｔａｐ０〜ｔａｐ７のタップ係数として設定し、フィルタのタップｔａｐ８〜ｔａｐ１６に対しては、＋３／１６と対称位置の−３／１６のタップ係数を、ｔａｐ８を中心に折り返した関係で設定する。即ち、ｔａｐ０〜ｔａｐ８対応の乗算器のレジスタに対して、ｔａｐ０〜ｔａｐ８の＋３／１６のタップ係数を設定し、ｔａｐ９〜ｔａｐ１６対応の乗算器のレジスタに対して、ｔａｐ０〜ｔａｐ７のタップ係数の配列順序を反転したｔａｐ７〜ｔａｐ０のタップ係数の配列順序でそれぞれ設定する。
【００２８】
図５は、図４の場合と異なるフィルタ特性の場合の説明図であり、図５の（Ａ）はタップ対応メモリの構成を示し、図５の（Ｂ）は乗算器対応のレジスタにタップ係数を設定する構成の要部を示す。メモリ構成については、図４に示す場合と同一であり、タップ対応メモリＭ０〜Ｍ８の中のタップ対応メモリＭ０〜Ｍ７には、＋７／１６〜−８／１６のタップ係数を格納し、タップ対応メモリＭ８には＋０／１６〜−８／１６のタップ係数を格納して、タップ対応メモリＭ０〜Ｍ１６全体の略半分の記憶容量により構成する。そして、−７／１６のタップ係数を設定する場合、タップ対応メモリＭ０〜Ｍ８の−７／１６のタップ係数をｔａｐ０〜ｔａｐ８に設定し、タップ対応メモリＭ０〜Ｍ７の＋７／１６のタップ係数を反転した順序で、ｔａｐ９〜ｔａｐ１６に設定する。
【００２９】
図５の（Ｂ）は、前述のタップ対応メモリＭ０〜Ｍ８と、乗算器（図示せず）対応のレジスタにタップｔａｐ０〜ｔｓｐ１６の係数を設定する構成の要部を示し、先ずイネーブル信号ＥＮ＿Ｌを、ｔａｐ０〜ｔａｐ８対応のレジスタに加え、又タップ対応メモリＭ０〜Ｍ８に、−７／１６対応の同一アドレスを加え、タップ対応メモリＭ０〜Ｍ８から同時に読出した−７／１６のタップ係数を、ｔａｐ０〜ｔａｐ８対応レジスタに同時に設定し、次にイネーブル信号ＥＮ＿Ｒを、ｔａｐ９〜ｔａｐ１６対応のレジスタに加え、又タップ対応メモリＭ０〜Ｍ７に、＋７／１６対応の同一アドレスを加え、タップ対応メモリＭ０〜Ｍ７から同時に読出した＋７／１６のタップ係数の配列順序を反転して、ｔａｐ９〜ｔａｐ１６対応のレジスタに同時に設定する。
【００３０】
この場合、タップ係数を格納するタップ対応メモリの総記憶容量を略半減することができるが、タップ係数の読出しの処理は、２回行う必要がある。この場合の１回目の読出設定処理から２回目の読出設定処理までに要する時間を無視できない場合は、１回目に読出したタップ係数をバッファリングすることになるが、その場合でも、バッファ容量は、従来例に比較して半分で済むことになる。又Ｄｕａｌ−Ｐｏｒｔメモリを用いれば、タップ係数の読出しの処理は一回で済む為、バッファリングする必要はない。
【００３１】
又前述のタップ係数を格納するタップ対応メモリについて、略センタタップを中心に右側を省略した場合を示すが、反対に、左側を省略したタップ対応メモリの構成とすることも可能である。又０遅延の＋０／１６のタップ係数の格納位置を中心に上下何れか一方を省略してメモリ容量を削減することも可能であり、その場合、図４及び図５に示すタップ係数の設定に類似して、省略したタップ対応メモリ側のタップ係数については、省略しない側から読出したタップ係数の配列順序を反転して、乗算器対応のレジスタに設定するものである。例えば、図３の（Ｃ）に示すタップ対応メモリの構成の０遅延の＋０／１６を中心として、下側を省略した場合、＋０／１６〜＋７／１６の何れかのタップ係数設定については、タップ対応メモリは、Ｍ０〜Ｍ１６の構成となるから、同一アドレスでタップ対応メモリＭ０〜Ｍ１６から同時に読出したタップ係数を、乗算器対応のレジスタに同時に設定することができる。又省略した側の−１／１６〜−８／１６の何れかのタップ係数設定については、読出したタップ係数の配列順序を反転して、乗算器対応のレジスタに同時に設定することができる。
【符号の説明】
【００３２】
Ｍ１〜Ｍ５  タップ対応メモリ
Ｔａｐ１〜Ｔａｐ５  ディジタルフィルタのタップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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