(57)【要約】【課題】  メモリ容量拡大に伴うフラッシュメモリ内部のブロック構成やページ構成変更時にも、フラッシュメモリ制御装置と接続するファームウェアとのインターフェースを変更せず、既存ファームウェア資源を継承可能なフラッシュメモリ制御装置を提供する。【解決手段】  フラッシュメモリ制御装置は、フラッシュメモリ１００内部のアドレス情報を外部入力情報２００からコマンド・データ・アドレス信号Ａとして受付けるアドレス情報受付手段１と、外部入力に基づいて、変更後のフラッシュメモリに対して受付けたアドレス情報の情報変換の有無を判断する判断手段としてのシフト判定部２と、この判断結果に基づいて、受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算手段としてのシフト回路３と、補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合にアクセスタイミングを調整する調整手段としてのタイミング調整回路４とを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御装置において、
前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段と、
外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段と、
前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算手段とを備え、
前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスする
フラッシュメモリ制御装置。
【請求項２】
請求項１に記載のフラッシュメモリ制御装置において、
前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段を備える
フラッシュメモリ制御装置。
【請求項３】
請求項１又は請求項２に記載のフラッシュメモリ制御装置において、
前記情報変換手段が、前記情報変換にビットシフト演算を用いる
フラッシュメモリ制御装置。
【請求項４】
請求項１ないし請求項３に記載のフラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載される
アドレス制御機能付きフラッシュメモリ。
【請求項５】
請求項１ないし請求項４に記載のフラッシュメモリ制御装置が、通信装置に搭載される
フラッシュメモリ搭載通信装置。
【請求項６】
電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御方法において、
前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付工程と、
外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断工程と、
前記判断結果に基づいて、アドレス情報を補正アドレス情報として情報変換する情報変換演算工程とを備え、
前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスする
フラッシュメモリ制御方法。
【請求項７】
電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するようにコンピュータを機能させるフラッシュメモリ制御プログラムにおいて、
前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段、
外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段、
前記判断結果に基づいて、アドレス情報を補正アドレス情報として情報変換する情報変換演算手段としてコンピュータを機能させ、
前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスする
フラッシュメモリ制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ制御装置に関して、特にメモリ容量拡大に伴うフラッシュメモリ内部のブロック構成及び／又はページ構成変更時にもフラッシュメモリ制御装置と接続するファームウェアとのインターフェース変更を不要とし、既存のファームウェア資源を継承可能なフラッシュメモリ制御装置の提供を目的とする。
【背景技術】
【０００２】
フラッシュメモリは、複数のデータの集合体であるページと、このページが複数集積された複数のブロックとから構成される。また、フラッシュメモリは、ライト及びリード動作に関してはページ単位でアクセスし、イレース動作に関してはブロック単位でアクセスするという特性を有する。
【０００３】
フラッシュメモリは、フラッシュメモリ製造メーカーの事情、例えば保障切れや製造終息等により、搭載された装置からの載せ換えが必要となる場合がある。この載せ換えは、急速な技術進歩により載せ換え前と同容量のフラッシュメモリが既に市場に流通しないために、より大容量のフラッシュメモリしか使用できない場合が少なからず発生している。
【０００４】
フラッシュメモリは、メモリ容量の違いからブロック数やブロックあたりのページ数の異なる場合があるため、外部から入力されたフラッシュメモリ内部のアドレス情報により識別されるブロック番号やページ番号がこの載せ換え前後で異なる場合がある。このため、フラッシュメモリは、ブロックあたりのページ数が異なるフラッシュメモリへの前記載せ換えの場合には、ブロック単位で行うイレース処理において、載せ換え前ではイレース対象外のブロックまでイレースしてしまうという問題を有する。
【０００５】
この問題を解決するために、従来のフラッシュメモリ制御装置としての、半導体記憶装置は、電気的書き替え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、メモリセルのゲート電極でありメモリセルの選択信号線となるワード線とを有する半導体記憶装置において、書き込みに際して同時に選択されるメモリセルページの数が可変であり、かつ各メモリセルページはそれぞれ異なるワード線を共有するメモリセルを含むものがある（例えば、特許文献１参照）。
【特許文献１】特開２００３―１４１８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のフラッシュメモリ制御装置は、製造段階の操作によりブロック数及びブロックあたりのページ数を可変にできるが、ユーザー側の操作では可変にできない。このため、従来のフラッシュメモリ制御装置は、フラッシュメモリとのインターフェース部分において、ユーザー側のファームウェア修正を必要とし、このファームウェア修正の作業工数が大きいためにユーザー側での負担が重いという課題を有する。
【０００７】
本発明は前記課題を解消するためになされたもので、フラッシュメモリに入力されたアドレス情報を情報変換することにより、ユーザー側でのファームウェア修正を不要とし、ファームウェア資源をフラッシュメモリの世代に関わらず継承可能とするフラッシュメモリ制御装置の提供を目的とする。
【課題を解決するための手段】
【０００８】
本願に開示するフラッシュメモリ制御装置は、電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御装置において、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段と、前記判断結果に基づいて、アドレス情報を補正アドレス情報として情報変換する情報変換演算手段とを備え、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするものである。
【０００９】
このように、本願に開示するフラッシュメモリ制御装置は、前記変更後のフラッシュメモリに対して、判断手段が外部からの入力によりアドレス情報受付手段に受付けられたアドレス情報を情報変換するか否かを判断し、情報変換演算手段が当該判断結果に基づいてアドレス情報を補正アドレス情報として情報変換することから、フラッシュメモリを新たに載せ換える場合に、フラッシュメモリに対するユーザー側でのインターフェースであるファームウェアのアドレス情報を変更することなく当該載せ換え前後においてフラッシュメモリの同一ブロックへアクセスしてライト、リード及びイレースの処理を実行できることとなり、ファームウェア資源をフラッシュメモリの世代に関わらず継承することができる。
【００１０】
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段を備えるものである。このように、本願に開示するフラッシュメモリ制御装置は、調整手段が、前記補正アドレス情報を用いた場合に前記フラッシュメモリへのアクセスのタイミングを調整することから、前記補正アドレスを用いた場合にも、フラッシュメモリとの同期をとるための追加作業を不要とすることとなり、余分な費用及び作業工数をかけずに容易に導入することができる。
【００１１】
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、前記情報変換手段が、前記アドレス情報の情報変換にビットシフト演算を用いるものである。このように、本願に開示するフラッシュメモリ制御装置は、前記情報変換手段が、前記アドレス情報の情報変換にビットシフト演算を用いることから、よりシンプルな演算方法を用いて載せ換え前後のフラッシュメモリに対して同一ブロックへのアクセスを実現できることとなり、計算資源を有効活用することができる。
【００１２】
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、フラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されるものである。このように、本願に開示するフラッシュメモリ制御装置は、フラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されることから、旧バージョンのフラッシュメモリに対応するファームウェアに対しても追加作業無くアドレス指定を行えることとなり、下位互換性を保つことで余分な費用及び作業工数をかけずに容易に導入することができる。
【００１３】
また、本願に開示するフラッシュメモリ制御装置は必要に応じて、フラッシュメモリ制御装置が、通信装置に搭載されるものである。このように、本願に開示するフラッシュメモリ制御装置は、フラッシュメモリ制御装置が、通信装置に搭載されることから、フラッシュメモリの更改による通信装置の修正又は更改の影響を抑えることとなり、この通信装置の使用可能期間を長期化することができ、この通信装置に関連する運用費用を低減化することができる。
【発明を実施するための最良の形態】
【００１４】
（本発明の第１の実施形態）
以下、本発明の第１の実施形態に係るフラッシュメモリ制御装置を、図１から図８に基づいて説明する。この図１は本発明の第１の実施形態に係るフラッシュメモリ制御装置の構成を示すブロック図、図２はこの図１に記載されたフラッシュメモリ制御装置のフローチャート、図３はこの図１に記載されたフラッシュメモリ制御装置のフラッシュメモリ載せ換え例、図４はこの図１に記載されたフラッシュメモリ制御装置のフラッシュメモリ内部のビット配置例、図５はこの図１に記載されたフラッシュメモリ制御装置の状態設定信号の設定例、図６はこの図１に記載されたフラッシュメモリ制御装置のアドレスシフト演算例、図７はこの図１に記載されたフラッシュメモリ制御装置のアドレスシフト結果例、図８はこの図１に記載されたフラッシュメモリ制御装置の他のアドレスシフト演算例を示す。
【００１５】
図１において、本実施形態に係るフラッシュメモリ制御装置は、フラッシュメモリ１００内部のアドレス情報を外部入力情報２００からコマンド・データ・アドレス信号Ａとして受付けるアドレス情報受付手段１と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段としてのシフト判定部２と、前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算手段としてのシフト回路３と、前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段としてのタイミング調整回路４とを備える。
【００１６】
また、前記シフト判定部２は、前記外部入力情報２００からビットシフトの有無やビットシフト方法を設定する状態設定ピンのピン状態に応じた状態設定信号Ｂを受信することができる。また、タイミング調整回路４は、前記外部入力情報２００から制御信号Ｃとして／ＣＥ、／ＲＥ、／ＷＥ、ＣＬＥ、ＡＬＥ、／ＷＰ、ＲＹ＿／ＢＹを受付ける。
【００１７】
また、前記フラッシュメモリ１００は、外部とのインターフェースとして外部からのＩ／Ｏビット信号を一時的に蓄積するＩ／Ｏレジスタバッファ１０１と、前記制御信号Ｃを受信する制御回路１０２とを備える。また、前記フラッシュメモリ１００は、記憶領域としてのメモリセルアレイと、このメモリセルアレイを制御するローアドレスデコーダ及びカラムアドレスデータと、データを一時的に蓄積するデータレジスタ／センスアンプと、高電圧を発生させる高電圧発生回路と、入力された前記制御信号Ｃに基づいて前記Ｉ／Ｏレジスタバッファ１０１からの入力情報を前記制御回路１０２に出力するコマンドレジスタと、Ｉ／Ｏレジスタバッファ１０１からの入力されたアドレス情報を一時的に保持するアドレスレジスタと、前記制御回路１０２からの入力に基づいてＩ／Ｏレジスタバッファ１０１に現在の状態を示すステータスを保持するステータスレジスタを備える。
【００１８】
以下、前記構成に基づく本実施形態のフラッシュメモリ制御装置の動作について説明する。まず、前記フラッシュメモリ１００は、図２に示すように、新たなフラッシュメモリ１００に載せ換えられる（Ｓ１）。
このフラッシュメモリ１００の載せ換えは、例えば、図３に示すように、６４Ｍフラッシュメモリから２５６Ｍフラッシュメモリに載せ換えられるとする。この載せ換えにより、１ブロックあたりのページ数は、１６ページから３２ページへ変更される。
【００１９】
また、フラッシュメモリ内部のビット配置は、例えば図４（ａ）に示すように、１ブロックあたりのページ数が１６ページの場合として、８ビットのビット信号であるＩ／Ｏビット［７：０］が示すアドレス情報を第一サイクル、第二サイクル、第三サイクルの各サイクルごとに定義される。例えば、ブロック内ページアドレスは、第二サイクルのＡ０９〜Ａ１２のビット、即ちＩ／Ｏビット［３：０］が該当する。
【００２０】
また、ブロック内ページアドレスは、同図（ｂ）に示すように、１ブロックあたりのページ数が３２ページの場合も同様に、第二サイクルのＡ０９〜Ａ１３のビット、即ちＩ／Ｏビット［４：０］が該当する。このように、前記載せ換え前と載せ換え後では１ブロックあたりのページ数が１６ページと３２ページの場合ではブロック内ページアドレスの配置が異なる。
【００２１】
前記アドレス情報受付手段１は、前記フラッシュメモリ１００内部のアドレス情報を受付ける（Ｓ２）。このアドレス情報は、前記載せ換え前のフラッシュメモリ１００に対して使用したものと同一の前記コマンド・データ・アドレス信号Ａが使用される。このコマンド・データ・アドレス信号Ａは、アドレス情報を８ビットの信号として備えることができる。
【００２２】
また、前記シフト判定部２は、前記状態ピンのピン状態に応じた状態設定信号Ｂを受付ける（Ｓ３）。この状態設定信号Ｂは、図５に示すように、３ビットの信号として備えることができ、前記コマンド・データ・アドレス信号Ａに対するビットシフト演算の方法を詳細に定義される。例えば、この状態設定信号Ｂは、”０００”と設定された場合には前記ビットシフト演算は行わない設定とし、”０１１”と設定された場合には前記ビットシフト演算を行い、ブロック内の奇数ページのみに対してアドレス情報を配置する設定となる。
【００２３】
前記シフト判定部２は、前記状態設定信号Ｂに基づいて、アドレス情報にビットシフト演算を行うか判定する（Ｓ４）。この判定により前記ビットシフト演算を行う場合には、前記シフト回路３は、前記状態設定信号Ｂに応じたビットシフト演算を行う（Ｓ５）。
【００２４】
前記シフト回路３は、例えば、図６に示すように、前記状態設定信号Ｂの設定が”０１１”であり、ブロック内の奇数ページのみに対してアドレス情報を配置する場合には、以下の手順にてアドレス情報にビットシフト演算を行う。
【００２５】
まず、前記シフト回路３は、入力されたアドレス情報のうち、第二サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ１０１）。前記シフト回路３は、Ｉ／Ｏ［０］にビット値０を挿入する（Ｓ１０４）。また、前記シフト回路３は、この時点のビット情報を、Ｉ／Ｏレジスタバッファ１０１に送信し、この時点のアドレス第二サイクルのＩ／Ｏ［７］をラッチする。
【００２６】
次に、前記シフト回路３は、第三サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ１０２）。また、前記シフト回路３は、Ｉ／Ｏ［０］に前記ラッチした第二サイクルのＩ／Ｏ［７］を挿入する（Ｓ１０３）。また、前記シフト回路３は、この時点のビット情報を、Ｉ／Ｏレジスタバッファ１０１に送信する。また、前記シフト回路３は、第三サイクルのＩ／Ｏ［７］を未使用のため破棄する（Ｓ１０５）。
【００２７】
次に、前記タイミング調整回路４は、前記シフトしたアドレスをＩ／Ｏレジスタバッファ１０１に送信するタイミングと同期を取るために、前記制御信号Ｃの送信タイミングを調整する（Ｓ６）。前記タイミング調整回路４は、この調整されたタイミングにて制御回路１０２に前記シフトしたアドレスを送信し、フラッシュメモリへアクセスを行う（Ｓ７）。
【００２８】
また、前記タイミング調整回路４は、前記Ｓ４の判定により前記ビットシフト演算を行わない場合には、前記入力されたアドレス情報を直接用いて前記Ｓ７と同様にフラッシュメモリへアクセスを行う。尚、前記シフト回路３は、フラッシュメモリからデータを出力する場合、例えばリード処理の場合には、データをシフトせずに出力する。
【００２９】
前記シフト回路３は、前記ビットシフト演算により、図７に示すように、奇数ページを使用したアドレス配置を構成することができる。前記シフト回路３は、この構成により、６４Ｍフラッシュメモリから２５６Ｍフラッシュメモリに置き換えを行った場合でも、ブロック番号を維持継承してファームウェアからのアドレス情報を変更することなく処理を行えることとなり、フラッシュメモリのイレース処理におけるブロック一括消去処理においても、不都合なく正常なイレース処理を行うことができる。
【００３０】
このように、本実施形態に係るフラッシュメモリ制御装置は、フラッシュメモリを新たに載せ換える場合に、フラッシュメモリに対するユーザー側でのインターフェースであるファームウェアのアドレス情報を変更することなくこの載せ換え前後においてフラッシュメモリの同一ブロックへアクセスしてライト、リード及びイレースの処理を実行できることとなり、ファームウェア資源をフラッシュメモリの世代に関わらず継承することができる。
【００３１】
また、前記シフト回路３は、例えば、図８に示すように、前記状態設定信号Ｂの設定が”１００”であり、ブロック内の偶数ページのみに対してアドレス情報を配置する場合には、以下の手順にてアドレス情報にビットシフト演算を行う。
【００３２】
まず、シフト判定部２は、前記図２のＳ３と同様に、前記状態ピンからの状態設定信号Ｂが”０１１”であることを検知し、ブロック内の偶数ページのみに対してアドレス情報を配置することを判定する。この判定により、前記シフト回路３は、入力されたアドレス情報のうち、第二サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ２０１）。
【００３３】
前記シフト回路３は、Ｉ／Ｏ［０］にビット値１を挿入する（Ｓ２０４）。また、前記シフト回路３は、Ｉ／Ｏレジスタバッファ１０１にこの時点のビット情報を送信し、この時点のアドレス第二サイクルのＩ／Ｏ［７］をラッチする。
【００３４】
次に、前記シフト回路３は、第三サイクルのＩ／Ｏ［６:０］を１ｂｉｔ上位にシフトする（Ｓ２０２）。また、前記シフト回路３は、Ｉ／Ｏ［０］に前記ラッチした第二サイクルのＩ／Ｏ［７］を挿入する（Ｓ２０３）。また、前記シフト回路３は、Ｉ／Ｏレジスタバッファ１０１にこの時点のビット情報を送信する。また、前記シフト回路３は、第三サイクルのＩ／Ｏ［７］を未使用のため破棄する（Ｓ２０５）。以降の処理は、前記図２のＳ６以降の処理と同様に行なわれる。
このように、ビットシフト演算を用いることから、シンプルな演算方法にて載せ換え前後のフラッシュメモリに対して同一ブロックへのアクセスを実現できることとなり、計算資源を有効活用することができる。
【００３５】
（本発明のその他の実施形態）
以下、本発明のその他の実施形態に係るフラッシュメモリ制御装置を用いたアドレス制御機能付きフラッシュメモリを図９に基づいて説明する。この図９は本発明のその他の実施形態に係るフラッシュメモリ制御装置の構成を示すブロック図を示す。
【００３６】
本実施形態に係るアドレス制御機能付きフラッシュメモリは、前記第１の実施形態を記載した図１と同様に、前記アドレス情報受付手段１と、前記シフト判定部２と、前記シフト回路３と、前記タイミング調整回路４とを備え、さらに前記フラッシュメモリ１００を一体化して備えて形成されるものである。
【００３７】
このように、フラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されることから、旧バージョンのフラッシュメモリに対応するファームウェアに対しても追加作業無くアドレス指定を行えることとなり、下位互換性を保つことで余分な費用及び作業工数をかけずに容易に導入することができる。
【００３８】
なお、前記第一及びその他の実施形態におけるフラッシュメモリ制御装置は、通信装置に搭載することもできる。このように、本フラッシュメモリ制御装置は、フラッシュメモリ制御装置が通信装置に搭載されることから、フラッシュメモリの更改による通信装置の修正又は更改の影響を抑えることとなり、この通信装置の使用可能期間を長期化することができ、この通信装置に関連する運用費用を低減化することができる。
【００３９】
なお、前記第一及びその他の実施形態において、シフト判定部２は、前記状態ピンのピン状態に応じた状態設定信号Ｂを受付けるとしたが、前記状態ピンに代替するコマンドを用いることにより前記状態ピン無しで前記状態設定信号Ｂを受付けることも可能である。
【００４０】
なお、以上の実施形態の対象とするフラッシュメモリを搭載する装置としては、通信装置に限定されることはなく、広くメモリを必要とする装置へ適用することができる。また、前記シフト回路３は、情報変換演算手段としてビットシフト演算を行ったが、アドレス情報を変換する演算方法としてはこのビットシフト演算に限定される必要はなく、他の演算方法、例えば論理和、論理積、否定、排他的論理和の論理演算の組み合せを用いても実施することができる。
【００４１】
［付記］  以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御装置において、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段と、前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算手段とを備え、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするフラッシュメモリ制御装置。
【００４２】
（付記２）前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段を備える付記１に記載のフラッシュメモリ制御装置。
【００４３】
（付記３）前記情報変換手段が、前記情報変換にビットシフト演算を用いる付記１又は付記２に記載のフラッシュメモリ制御装置。
【００４４】
（付記４）付記１ないし付記３に記載のフラッシュメモリ制御装置が、前記フラッシュメモリと一体化されて搭載されるアドレス制御機能付きフラッシュメモリ。
【００４５】
（付記５）付記１ないし付記４に記載のフラッシュメモリ制御装置が、通信装置に搭載されるフラッシュメモリ搭載通信装置。
【００４６】
（付記６）電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するフラッシュメモリ制御方法において、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付工程と、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断工程と、前記判断結果に基づいて、前記受付けたアドレス情報を情報変換して補正アドレス情報を生成する情報変換演算工程とを備え、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするフラッシュメモリ制御方法。
【００４７】
（付記７）前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整工程を備える付記６に記載のフラッシュメモリ制御方法。
【００４８】
（付記８）前記情報変換工程が、前記情報変換にビットシフト演算を用いる付記１又は付記７に記載のフラッシュメモリ制御方法。
【００４９】
（付記９）前記フラッシュメモリと一体化されて搭載される付記６ないし付記８に記載のフラッシュメモリ制御方法。
【００５０】
（付記１０）電気的データを書き換え可能に記憶するフラッシュメモリから他のブロック単位のページ数が異なるフラッシュメモリへ変更した場合に、当該変更後のフラッシュメモリへのアクセスを制御するようにコンピュータを機能させるフラッシュメモリ制御プログラムにおいて、前記フラッシュメモリ内部のアドレス情報を受付けるアドレス情報受付手段、外部からの入力に基づいて、前記変更後のフラッシュメモリに対して前記受付けたアドレス情報を情報変換するか否かを判断する判断手段、前記判断結果に基づいて、アドレス情報を補正アドレス情報として情報変換する情報変換演算手段としてコンピュータを機能させ、前記情報変換を実行した場合には、前記補正アドレス情報に基づいて前記フラッシュメモリにアクセスするフラッシュメモリ制御プログラム。
【００５１】
（付記１１）前記補正アドレス情報を用いて前記変更後のフラッシュメモリへアクセスする場合に、当該アクセスのタイミングを調整する調整手段としてコンピュータを機能させる付記１０に記載のフラッシュメモリ制御プログラム。
【００５２】
（付記１２）前記情報変換手段が、前記情報変換にビットシフト演算を用いる付記１０又は付記１１に記載のフラッシュメモリ制御プログラム。
【００５３】
（付記１３）前記フラッシュメモリと一体化されて搭載される付記１０ないし付記１２に記載のフラッシュメモリ制御プログラム。
【００５４】
（付記１４）付記１０ないし付記１３に記載のフラッシュメモリ制御プログラムが、通信プログラムに搭載されるフラッシュメモリ搭載通信プログラム。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係るフラッシュメモリ制御装置の構成を示すブロック図
【図２】本発明の第１の実施形態に係るフラッシュメモリ制御装置のフラッシュメモリ制御装置のフローチャート
【図３】本発明の第１の実施形態に係るフラッシュメモリ制御装置のフラッシュメモリ載せ換え例
【図４】本発明の第１の実施形態に係るフラッシュメモリ制御装置のフラッシュメモリ内部のビット配置例
【図５】本発明の第１の実施形態に係るフラッシュメモリ制御装置の状態設定信号の設定例
【図６】本発明の第１の実施形態に係るフラッシュメモリ制御装置のアドレスシフト演算例
【図７】本発明の第１の実施形態に係るフラッシュメモリ制御装置のアドレスシフト結果例
【図８】本発明の第１の実施形態に係るフラッシュメモリ制御装置の他のアドレスシフト演算例
【図９】本発明の第２の実施形態に係るフラッシュメモリ制御装置の構成を示すブロック図
【符号の説明】
【００５６】
１  アドレス情報受付手段
２  シフト判定部
３  シフト回路
４  タイミング調整回路
１００  フラッシュメモリ
１０１  Ｉ／Ｏレジスタバッファ
１０２  制御回路
２００  外部入力情報
Ａ  コマンド・データ・アドレス信号
Ｂ  状態設定信号
Ｃ  制御信号
【図１】
2010061371.tif 000003
【図３】
2010061371.tif 000004
【図４】
2010061371.tif 000005
【図５】
2010061371.tif 000006
【図９】
2010061371.tif 000007
【図２】
2010061371.tif 000008
【図６】
2010061371.tif 000009
【図７】
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【図８】
2010061371.tif 000011