(57)【要約】【課題】エネルギー効率を向上することのできる半導体集積回路および電源装置の提供を図る。【解決手段】第１電源線と第２電源線との間に直列に設けられた第１および第２トランジスタＴｐ，Ｔｎを有し、基準電圧Ｖｒに従って前記第１および第２トランジスタをオン／オフ制御する半導体集積回路１であって、前記第１および第２トランジスタのオン／オフ制御による出力電圧Ｖoutが、第１出力電圧Ｖ０１から該第１出力電圧よりも低い第２出力電圧Ｖ０２に切り替わる場合に、前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を引き込むように構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電源線と第２電源線との間に直列に設けられた第１および第２トランジスタを有し、基準電圧に基づいて前記第１および第２トランジスタをオン／オフ制御する半導体集積回路であって、
前記第１および第２トランジスタのオン／オフ制御による出力電圧が、第１出力電圧から該第１出力電圧よりも低い第２出力電圧に切り替わる場合に、前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を引き込むことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、さらに、
前記第２電源線と前記第２トランジスタの第１端子との間に設けられ、前記出力電圧が前記第１出力電圧から前記第２出力電圧に切り替わる場合に、前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を、前記第１トランジスタを介して引き込むように、前記第２トランジスタのオン／オフによる昇圧動作を制御する昇圧動作制御回路を有することを特徴とする半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路において、さらに、
前記第１電源線と前記第１トランジスタの第１端子との間に設けられ、前記出力電圧が前記第１出力電圧から前記第２出力電圧に切り替わる場合に、前記引き込む電荷による過電流を検出して前記第１電源線に接続される外部電源を保護する保護回路を有することを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記保護回路は、前記過電流を検出したときに、前記第１電源線への電流を低減することを特徴とする半導体集積回路。
【請求項５】
請求項３に記載の半導体集積回路において、
前記保護回路は、前記過電流を検出したときに、前記第２トランジスタをオンさせることを特徴とする半導体集積回路。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路と、
前記第１および第２トランジスタの共通接続ノードに一端が接続されたコイルと、
該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有する電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、半導体集積回路および電源装置に関する。
【背景技術】
【０００２】
近年、携帯電話を始めとする様々な携帯機器は、ますます高機能化が進み、様々な電源電圧を必要としている。具体的に、例えば、携帯電話では、基地局との距離に応じて出力電力を制御するために、高周波出力段に印加する電圧を制御することが行われている。
【０００３】
すなわち、例えば、携帯電話では、基地局までの距離が近い場合に高周波出力段に印加する電圧を低減(ステップダウン)して消費電力の低減を行うようになっている。
【０００４】
図１は従来の電源装置の一例を示すブロック図である。図１において、参照符号９は半導体集積回路、２はコイル、そして、３は平滑用コンデンサを示している。
【０００５】
図１に示されるように、半導体集積回路９は、誤差増幅器(エラーアンプ)９１、ＰＷＭ制御回路９２、三角波発振器(ＯＳＣ)９３、ＡＳＴ（Anti Shoot Through）回路９４、内部回路９５、トランジスタＴｐ，Ｔｎ、および、抵抗Ｒ１，Ｒ２を有する。
【０００６】
ここで、ＡＳＴ回路９４は、トランジスタＴｐおよびＴｎが同時にオンして貫通電流が流れるのを防止する回路であり、具体的には、トランジスタＴｐのオンとトランジスタＴｎのオンとの間に所定のディレイ時間を設けるようになっている。
【０００７】
また、内部回路９５は、例えば、半導体集積回路(同期整流型ＤＣ／ＤＣコンバータＩＣ)９として必要とされる図示していない他の様々な制御回路等をまとめて示すものである。
【０００８】
半導体集積回路９は、端子ＶＩＮ，ＬＸ，ＰＧＮＤ，ＶＲＥＦＩおよびＩＮを有し、端子ＶＩＮには電源電圧Ｖccが供給され、また、端子ＰＧＮＧは接地(ＧＮＤ)されている。
【０００９】
端子ＬＸは、直列に設けられたコイル２を介して電源装置の出力端子ＯＵＴに接続され、この出力端子ＯＵＴには、一端が接地されたコンデンサ３の他端が接続されている。そして、出力端子ＯＵＴからは、電源装置の出力電圧Ｖoutが取り出され、例えば、携帯電話の高周波出力段を始めとする様々な回路に供給される。
【００１０】
図１中の参照符号Ａに示されるように、端子ＩＮには出力電圧Ｖoutがフィードバックされ、その出力電圧Ｖoutを抵抗Ｒ１およびＲ２で分圧した電圧がエラーアンプ９１の負入力(反転入力端子)に印加される。エラーアンプ９１の正入力(非反転入力端子)には、端子ＶＲＥＦＩを介して外部基準電圧Ｖｒが印加される。
【００１１】
ＰＷＭ制御回路９２は、エラーアンプ９１の出力信号を受け取ってＯＳＣ９３の出力波形におけるパルス幅(デューティ比)を調整し、そのデューティ比が調整されたパルス信号をＡＳＴ回路９４に供給する。
【００１２】
ＡＳＴ回路９４は、ｐＭＯＳトランジスタＴｐおよびｎＭＯＳトランジスタＴｎのゲート信号ＧＳｐおよびＧＳｎを制御して、これらトランジスタＴｐおよびＴｎのスイッチングを制御する。これにより、トランジスタＴｐおよびＴｎの共通ドレインから端子ＬＸを介して出力される信号のパルス幅が制御される。
【００１３】
なお、端子ＬＸを介して出力された信号(電圧)は、コイル２およびコンデンサ３によりリップル等を除去して平滑化され、出力端子ＯＵＴから電源装置の出力電圧Ｖoutとして出力される。
【００１４】
図１に示す電源装置は、例えば、外部基準電圧Ｖｒのレベルを変化させることにより、出力電圧Ｖoutを高電位レベルＶ０１または低電位レベルＶ０２に切り替えて出力することができるようになっている。
【００１５】
ところで、従来、出力電圧からリップルを除去して平滑化するためのコンデンサを用いたＤＣ／ＤＣコンバータを有する電源装置が知られている。
【００１６】
このような電源装置として、例えば、電源をオフした後にコンデンサに蓄電された残留電荷が負荷側に供給されつづけることで生じる電源供給停止の遅れを改善するために、そのコンデンサに保持された電荷を入力側に回生させるものが提案されている。
【００１７】
さらに、従来、ＤＤＲ(Double Data Rate)およびＱＤＲ(Quad Data Rate：登録商標)メモリターミネーション用のステップダウンコントローラとして、コンデンサに蓄積された電荷を回生させて使用するものも提案されている。
【００１８】
【特許文献１】特開２００２−２６２５５０号公報
【非特許文献１】リニア・テクノロジー社(LINEAR TECHNOLOGY CORPORATION)、"LTC3717 - Wide Operating Range, No RSENSE Step-Down Controller for DDR/QDR Memory Termination"、２００１年、［平成２０年１０月２４日検索］、インターネット＜ＵＲＬ：http://www.linear.com/pc/downloadDocument.do?navId=H0,C1,C1003,C1042,C1093,P1595,D3124＞
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図１を参照して説明したように、従来、外部基準電圧Ｖｒのレベルを変化させることにより、出力電圧Ｖoutを高電位レベルＶ０１または低電位レベルＶ０２に切り替えて出力することができる電源装置が知られている。
【００２０】
この従来の電源装置は、出力電圧Ｖoutを高電位レベルＶ０１から低電位レベルＶ０２に切り替えるステップダウン（降圧）動作時に、コンデンサ３に蓄積された余分な電荷を、ｎＭＯＳトランジスタＴｎをオンすることで接地側へ逃がすようにしている。
【００２１】
すなわち、図１に示す電源装置は、ステップダウン動作時において、電流Ｉsdgをコンデンサ３からコイル２およびｎＭＯＳトランジスタＴｎを介して接地ＧＮＤに流すため、電荷を無駄に捨てることになっていた。
【００２２】
この出願は、上述した課題に鑑み、エネルギー効率を向上することのできる半導体集積回路および電源装置の提供を目的とする。
【課題を解決するための手段】
【００２３】
第１実施形態によれば、第１電源線と第２電源線との間に直列に設けられた第１および第２トランジスタを有し、基準電圧に基づいて前記第１および第２トランジスタをオン／オフ制御する半導体集積回路が提供される。
【００２４】
この半導体集積回路は、第１および第２トランジスタのオン／オフ制御による出力電圧が、第１出力電圧から該第１出力電圧よりも低い第２出力電圧に切り替わる場合に、前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を引き込む。
【００２５】
第２実施形態によれば、第１実施形態の半導体集積回路と、前記第１および第２トランジスタの共通接続ノードに一端が接続されたコイルと、該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサと、を有する電源装置が提供される。
【発明の効果】
【００２６】
各実施形態によれば、エネルギー効率を向上することのできる半導体集積回路および電源装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２７】
まず、電源装置の一実施形態を、図２および図３を参照して説明する。
図２は電源装置の一実施形態を概略的に示すブロック図である。図１において、参照符号１は半導体集積回路、２はコイル、３は平滑用コンデンサ、そして、４は回生用コンデンサを示している。
【００２８】
図２に示されるように、半導体集積回路１は、誤差増幅器(エラーアンプ)１１、ＰＷＭ制御回路１２、三角波発振器(ＯＳＣ)１３、ＡＳＴ回路１４、内部回路１５、保護回路１６、昇圧動作制御回路１７、トランジスタＴｐ，Ｔｎおよび抵抗Ｒ１，Ｒ２を有する。ここで、内部回路１５は、例えば、半導体集積回路(同期整流型ＤＣ／ＤＣコンバータＩＣ)９として必要とされる図示していない他の様々な制御回路等をまとめて示すものである。
【００２９】
ここで、ＡＳＴ回路１４は、トランジスタＴｐおよびＴｎが同時にオンして貫通電流が流れるのを防止する回路であり、具体的には、トランジスタＴｐのオンとトランジスタＴｎのオンとの間に所定のディレイ時間を設けるようになっている。
【００３０】
半導体集積回路１は、端子ＶＩＮ，ＬＸ，ＰＧＮＤ，ＶＲＥＦＩおよびＩＮを有し、端子ＶＩＮには電源電圧Ｖccが供給され、また、端子ＰＧＮＧは接地(ＧＮＤ)されている。
【００３１】
端子ＬＸは、直列に設けられたコイル２を介して電源装置の出力端子ＯＵＴに接続され、この出力端子ＯＵＴには、一端が接地されたコンデンサ３の他端が接続されている。そして、出力端子ＯＵＴからは、電源装置の出力電圧Ｖoutが取り出され、例えば、携帯電話の高周波出力段を始めとする様々な回路に供給される。
【００３２】
図２中の参照符号Ａに示されるように、端子ＩＮには出力電圧Ｖoutがフィードバックされ、その出力電圧Ｖoutを抵抗Ｒ１およびＲ２で分圧した電圧がエラーアンプ１１の負入力(反転入力端子)に印加される。エラーアンプ９１の正入力(非反転入力端子)には、端子ＶＲＥＦＩを介して外部基準電圧Ｖｒが印加される。
【００３３】
ＰＷＭ制御回路１２は、エラーアンプ１１の出力信号を受け取ってＯＳＣ１３の出力波形におけるパルス幅(デューティ比)を調整し、そのデューティ比が調整されたパルス信号をＡＳＴ回路１４に供給する。
【００３４】
ＡＳＴ回路１４は、ｐＭＯＳトランジスタＴｐおよびｎＭＯＳトランジスタＴｎのゲート信号ＧＳｐおよびＧＳｎを制御して、これらトランジスタＴｐおよびＴｎのスイッチングを制御する。これにより、トランジスタＴｐおよびＴｎの共通ドレインから端子ＬＸを介して出力される信号のパルス幅が制御される。
【００３５】
なお、端子ＬＸを介して出力された信号(電圧)は、コイル２およびコンデンサ３によりリップル等を除去して平滑化され、出力端子ＯＵＴから電源装置の出力電圧Ｖoutとして出力される。
【００３６】
保護回路１６は、出力電圧Ｖoutを高電位レベルＶ０１から低電位レベルＶ０２に切り替えるステップダウン（降圧）動作時の過電流を防ぐため、ｐＭＯＳトランジスタＴｐのソースと端子ＶＩＮ(内部回路１５)との間に設けられ、電流Ｉsdrの制御等を行う。なお、後述するように、保護回路１６の出力により、昇圧動作制御回路１７等を介してｎＭＯＳトランジスタＴｎを制御することもできる。
【００３７】
ステップダウン時における昇圧動作を制御する昇圧動作制御回路１７は、外部基準電圧ＶｒおよびトランジスタＴｐ，Ｔｎの共通ドレイン電圧等を受け取り、その出力信号をｎＭＯＳトランジスタＴｎ等に供給する。
【００３８】
なお、保護回路１６および昇圧動作制御回路１７の詳細は、図４〜図１０に示す第１〜第７実施例を参照して説明する。
【００３９】
図２に示す電源装置は、端子ＶＩＮと接地ＧＮＤとの間にコンデンサ４を設け、出力電圧Ｖoutを高電位レベルＶ０１から低電位レベルＶ０２に切り替えるステップダウン動作時に、コンデンサ３に蓄積された電荷を電流Ｉsdrにより回生するようになっている。
【００４０】
すなわち、ステップダウン動作時には、電流Ｉsdrをコンデンサ３からコイル２,端子ＬＸおよびｐＭＯＳトランジスタＴｐ等を介して流し、電荷を、電源電圧Ｖccを供給する電源側およびコンデンサ４に戻す(蓄える)ようになっている。
【００４１】
そして、電源側に戻された電荷或いはコンデンサ４に蓄えられた電荷は、電源装置の通常の動作に利用され、電荷の無駄な浪費を無くしてエネルギー効率を向上させるようになっている。なお、後述するように、コンデンサ４は、半導体集積回路１の外部ではなく、内部に設けることもできる。
【００４２】
図３は図２に示す電源装置の動作を説明するための波形図である。
図３に示されるように、まず、ｐＭＯＳトランジスタＴｐおよびｎＭＯＳトランジスタＴｎは、ＡＳＴ回路１４からのゲート信号ＧＳｐおよびＧＳｎによりスイッチング制御され、高電位レベルＶ０１の出力電圧Ｖoutを出力する。
【００４３】
そして、出力電圧Ｖoutが高電位レベルＶ０１から低電位レベルＶ０２に切り替わるステップダウン動作時において、降圧期間Ｐ１では、電流Ｉsdrが正であったのが、電源充電動作期間(昇圧動作期間)Ｐ２では、電流Ｉsdrが負となる。このとき、エラーアンプ１１の出力は、図３のように変化する。
【００４４】
すなわち、ステップダウン動作時においては、電流Ｉsdrがコンデンサ３からコイル２,端子ＬＸおよびｐＭＯＳトランジスタＴｐ介して負の向きに流れ、電荷(エネルギー)の回生が行われることになる。なお、出力電圧Ｖoutが低電位レベルＶ０２になると、電流Ｉsdrは再び正になって通常の電源装置としての動作が行われる。
【実施例】
【００４５】
以下、半導体集積回路および電源装置の実施例を、添付図面を参照して詳述する。
図４は第１実施例の電源装置を示すブロック図である。
図４に示されるように、本第１実施例の電源装置の半導体集積回路１において、保護回路１６は、ｐＭＯＳトランジスタＴｐのソースと端子ＶＩＮ(内部回路１５)との間に設けられた抵抗１６１、過電流検出アンプ１６２およびエラーアンプ１６３を有する。
【００４６】
また、図４に示されるように、昇圧動作制御回路１７は、基準電圧レベル検出回路１７１、ＯＲゲート１７２，１７６、ダイオードコンパレータ１７３、ＡＮＤゲート１７４，１７５、インバータ１７７およびＮＯＲゲート１７８を有する。ここで、ＯＲゲート１７６は、３入力のＯＲゲートとされている。
【００４７】
過電流検出アンプ１６２の入力は、抵抗１６１の両端に接続され、回生電流Ｉsdrにより抵抗１６１の両端に生じる電圧を増幅してエラーアンプ１６３の正入力に供給する。
【００４８】
エラーアンプ１６３の負入力には、所定のオフセット電圧が印加されており、エラーアンプ１６３の出力は、３入力ＯＲゲート１７６の第１入力に供給されている。
【００４９】
ＯＲゲート１７６の出力は、一方の入力にＡＳＴ回路１４の出力が供給されたＡＮＤゲート１７４の他方の入力に供給されている。すなわち、トランジスタＴｎのゲート信号ＧＳｎは、ＡＮＤゲート１７４の出力信号となっている。
【００５０】
基準電圧レベル検出回路１７１は、エラーアンプ１１の出力および外部基準電圧Ｖｒを受け取って基準電圧レベルを検出し、ダイオードコンパレータ１７３の正入力に印加されるオフセット電圧を制御する。なお、ダイオードコンパレータ１７３の負入力は、トランジスタＴｐおよびＴｎの共通ドレインノード(端子ＬＸ)に接続されている。
【００５１】
ＯＲゲート１７２の一方の入力には、ＯＳＣ１３の出力が供給され、ＯＲゲート１７２の他方の入力には、ダイオードコンパレータ１７３の出力が供給され、そして、ＯＲゲート１７２の出力は、ＡＮＤゲート１７５の一方の入力に供給されている。
【００５２】
基準電圧レベル検出回路１７１の出力は、ＡＮＤゲート１７５の他方の入力およびＮＯＲゲート１７８の一方の入力に供給され、また、ＮＯＲゲート１７８の他方の入力には、インバータ１７７を介してダイオードコンパレータ１７３の出力が供給されている。
【００５３】
ＡＮＤゲート１７５の出力は、ＯＲゲート１７６の第２入力に供給され、ＮＯＲゲート１７８の出力は、ＯＲゲート１７６の第３入力に供給され、そして、上述のように、ＯＲゲート１７６の出力は、ＡＮＤゲート１７４の他方の入力に供給されている。
【００５４】
まず、ステップダウン（降圧）動作時において、ダイオードコンパレータ１７３は、逆流（端子ＬＸから端子ＰＧＮＤに流れる方向）を防止する働きをする。すなわち、ステップダウン動作時、基準電圧レベル検出回路１７１の出力は低レベル『Ｌ』で、オフセット電圧は０Ｖとなっている。
【００５５】
従って、ＡＮＤゲート１７５の出力は、常に低レベル『Ｌ』となる。なお、ＮＯＲゲート１７８の出力は、ダイオードコンパレータ１７３の出力と同じ論理となっている。
【００５６】
そして、ＡＳＴ回路１４の出力が高レベル『Ｈ』のとき、端子ＬＸの電位が０Ｖ以上になると、ダイオードコンパレータ１７３の出力が高レベル『Ｈ』から低レベル『Ｌ』に変化する。これにより、ゲート信号ＧＳｎは、高レベル『Ｈ』から低レベル『Ｌ』に変化してトランジスタＴｎをオフし、電流を遮断する。
【００５７】
次に、回生（昇圧）動作時において、エラーアンプ１１の出力は低レベル『Ｌ』になるが、ゲート信号ＧＳｐおよびＧＳｎは、常に高レベル『Ｈ』となる。また、基準電圧レベル検出回路１７１の出力は、高レベル『Ｈ』となる。
【００５８】
従って、ＡＮＤゲート１７５の出力は、ＯＲゲート１７２と同じ論理となる。なお、ＮＯＲゲート１７８の出力は、常に低レベル『Ｌ』となっている。
【００５９】
ここで、端子ＬＸの電位がダイオードコンパレータ１７３の正入力に印加されたオフセット電圧以上になる（ある程度の逆流がある）と、ダイオードコンパレータ１７３は、低レベル『Ｌ』の信号を出力し、ゲート信号ＧＳｎが低レベル『Ｌ』に変化する。これにより、同じ大きさの回生電流Ｉsdr（コンデンサ３からの電荷）が、端子ＬＸからトランジスタＴｐ（ボディダイオード）を介して端子ＶＩＮに流れる。
【００６０】
そして、ＯＳＣ１３の出力が高レベル『Ｈ』になるか、或いは、ダイオードコンパレータ１７３の出力が高レベル『Ｈ』になると、ゲート信号ＧＳｎが高レベル『Ｈ』になる。
【００６１】
すなわち、回生動作時において、ＡＳＴ回路１４の出力は両方とも高レベル『Ｈ』に固定され、ＯＳＣ１３の出力によりトランジスタＴｎだけがスイッチングがスイッチング制御される。
【００６２】
さらに、端子ＬＸから端子ＰＧＮＤに向かってある程度電流が流れると、ダイオードコンパレータ１７３が低レベル『Ｌ』を出力してトランジスタＴｎをオフして電流の流れる向きを端子ＬＸから端子ＶＩＮに変化させる。なお、端子ＬＸから端子ＶＩＮへの電流は、トランジスタＴｐのボディダイオードを介して流れる。
【００６３】
ここで、エラーアンプ１６３が、抵抗１６１および過電流検出アンプ１６２を介して過電流を検出すると、トランジスタＴｎのゲート信号ＧＳｎを高レベル『Ｈ』に変化させてコンデンサ３からの電荷を端子ＬＸから端子ＰＧＮＤに電流を流す。これにより、回生電流Ｉsdrの過電流状態が低減されることになる。
【００６４】
なお、図２を参照して説明したように、ステップダウン動作時には、コンデンサ３に蓄積された電荷が電流Ｉsdrにより電源電圧Ｖccを供給する電源側および回生用コンデンサ４に回生される。
【００６５】
そして、電源側に戻された電荷並びにコンデンサ４に蓄えられた電荷は、電源装置の通常の動作に利用され、エネルギー効率を向上させることができるようになっている。これにより、アンダーシュートを小さくして充電電流の制御を行うことも可能になる。なお、上記の効果は、以下に説明する実施例でも同様に発揮されることになる。
【００６６】
図５は第２実施例の電源装置を示すブロック図である。
図５と図４との比較から明らかなように、本第２実施例の電源装置(半導体集積回路１)において、保護回路１６は、基準電圧レベル検出回路１７１の出力により制御されるスイッチ１６４ａ，１６４ｂが設けられている。
【００６７】
また、基準電圧レベル検出回路１７１の出力により、エラーアンプ１６３の負入力に印加されるオフセット電圧が制御されている。さらに、エラーアンプ１６３の出力が、基準電圧レベル検出回路１７１の出力により制御されるスイッチ１８１を介してＡＳＴ回路１４に供給されるようになっている。
【００６８】
ここで、スイッチ１８１は、ステップダウン動作時に、エラーアンプ１６３の出力をＡＳＴ回路１４に供給して、過電流検出時にトランジスタＴｐをオフしてトランジスタＴｎをオンするように制御する。
【００６９】
スイッチ１６４ａおよび１６４ｂは、過電流検出アンプ１６２の負入力および正入力に設けられ、抵抗１６１の両端に生じる電圧の極性を制御して過電流検出アンプ１６２に供給する。
【００７０】
また、エラーアンプ１６３の負入力に印加されるオフセット電圧は、基準電圧レベル検出回路１７１の出力により、ステップダウン動作時とそれ以外の場合とでその電圧レベルを変化させるようになっている。
【００７１】
図５に示す第２実施例の電源装置では、回生電流Ｉsdrの過電流だけでなく、ステップダウン動作時以外の場合における端子ＶＩＮからｐＭＯＳトランジスタＴｐに向かって流れる電流の過電流状態も検出して制御するようになっている。
【００７２】
すなわち、図５に描いたスイッチ１６４ａ，１６４ｂの接続状態では、端子ＶＩＮからｐＭＯＳトランジスタＴｐに向かって流れる電流を過電流検出アンプ１６２で検出し、エラーアンプ１６３により所定のオフセット電圧と比較される。
【００７３】
なお、エラーアンプ１６３の負入力に印加されるオフセット電圧は、回生電流Ｉsdrの過電流を検出する場合と、端子ＶＩＮからｐＭＯＳトランジスタＴｐに向かって流れる電流の過電流を検出する場合とで、それぞれに適した電圧レベルに設定される。
【００７４】
なお、スイッチ１６４ａ，１６４ｂの接続状態が図５に描いたものと逆の場合は、図４と同様の構成となるので、その説明は省略する。
【００７５】
図６は第３実施例の電源装置を示すブロック図である。
図６に示されるように、本第３実施例の電源装置の半導体集積回路１において、保護回路１６は、ｐＭＯＳトランジスタＴｐのソースと端子ＶＩＮとの間に設けられた可変抵抗１６１ａ、および、コンパレータ１６５を有する。
【００７６】
なお、上述した第１実施例と比較して、エラーアンプ１６３の削除に伴って、昇圧動作制御回路１７における３入力ＯＲゲート１７６は、２入力ＯＲゲート１７６ａとされている。
【００７７】
また、コンデンサ４は、ｐＭＯＳトランジスタＴｐのソースとコンパレータ１６５の正入力(可変抵抗１６１ａの他端)との接続ノードに設けられた端子ＶＣＨＡＲＧＥを介して半導体集積回路１の外部に設けられている。そして、コンパレータ１６５の出力は、可変抵抗１６１ａの抵抗値を制御する。
【００７８】
コンパレータ１６５の入力は、可変抵抗１６１ａの両端に接続され、可変抵抗１６１ａの両端の電位差に応じて可変抵抗１６１ａの抵抗値を制御するようになっている。
【００７９】
すなわち、コンパレータ１６５は、その正入力の電位が負入力の電位よりも高ければ可変抵抗１６１ａの抵抗値を大きくし、低ければ可変抵抗１６１ａの抵抗値を低くする。
【００８０】
なお、コンパレータ１６５は、ヒステリシス特性を有しており、可変抵抗１６１ａの制御はコンパレータ１６５のヒステリシス特性を利用して行われることになる。
【００８１】
また、コンデンサ３に蓄えられていた電荷は、コンパレータ１６５および可変抵抗１６１ａによる端子ＶＩＮを介した電源側への回生と共に、端子ＶＣＨＡＲＧＥを介してコンデンサ４にも蓄えられる。
【００８２】
図７は第４実施例の電源装置を示すブロック図である。
図７と上述した図６との比較から明らかなように、本第４実施例の電源装置では、コンデンサ４を半導体集積回路１の内部に設けたコンデンサ４ａとし、これに伴って、第３実施例における端子ＶＣＨＡＲＧＥを削除するようになっている。
【００８３】
なお、コンデンサ４ａ(４)を半導体集積回路１の内部に設けるまたは外部に設けるかは、電源装置が出力する電源電圧および電源容量、並びに、半導体集積回路のチップの大きさ等により決められる。
【００８４】
図８は第５実施例の電源装置を示すブロック図である。
図８に示されるように、本第５実施例の電源装置において、保護回路１６は、ｐＭＯＳトランジスタＴｐのソースと端子ＶＩＮとの間に設けられた抵抗１６１およびスイッチ１６６、並びに、コンパレータ１６５を有する。
【００８５】
図６および図７を参照して説明した第３および第４実施例では、コンパレータ１６５の出力により可変抵抗１６１ａの抵抗値を制御したが、図８に示す本第５実施例の電源装置では、コンパレータ１６５の出力によりスイッチ１６６を制御する。
【００８６】
すなわち、コンパレータ１６５は、ステップダウン動作時において、コンデンサ３に蓄えられていた電荷が端子ＶＩＮを介して電源側へ回生するのを検出すると、スイッチ１６６をオフして、その電荷を、端子ＶＣＨＡＲＧＥを介してコンデンサ４に蓄える。
【００８７】
ここで、コンパレータ１６５は、ヒステリシス特性を有しており、スイッチ１６６をオフした後、正入力および負入力の電位差により再びスイッチ１６６をオンすることになる。
【００８８】
さらに、図８に示されるように、本第５実施例の電源装置において、昇圧動作制御回路１７は、前述した各実施例における基準電圧レベル検出回路１７１の代わりに検出回路１７９を有している。
【００８９】
検出回路１７９は、エラーアンプ１１の出力を負入力で受け取り、正入力に印加されたオフセット電圧と比較して、出力電圧のモード（例えば、Ｖ０１またはＶ０２）を検出し、ダイオードコンパレータ１７３の正入力に印加されるオフセット電圧を制御する。
【００９０】
このように、本第５実施例の電源装置によれば、ステップダウン動作時における過電流を確実に防ぐことができる。
【００９１】
図９は第６実施例の電源装置を示すブロック図である。
図９と図８との比較から明らかなように、本第６実施例の電源装置では、昇圧動作制御回路１７において、検出回路１７９の後段にワンショット回路１７０を設けるようになっている。
【００９２】
すなわち、検出回路１７９によりステップダウン動作を検出したときに、ワンショット回路１７０の出力によるワンショットのタイミングだけダイオードコンパレータ１７３の正入力に印加されるオフセット電圧を制御する。
【００９３】
ここで、エラーアンプ１１の出力は、外部基準電圧Ｖｒの変化により中間電位になる期間があるが、本第６実施例の電源装置では、エラーアンプ１１の出力に関わらず、検出回路１７９によりステップダウン動作を検出することができる。
【００９４】
そして、本第６実施例の電源装置では、ワンショット回路１７０の出力によりダイオードコンパレータ１７３の正入力に印加されるオフセット電圧を制御して、ｎＭＯＳトランジスタＴｎを所定のタイミング期間だけオン／オフを繰り返して昇圧動作を行う。
【００９５】
なお、ｎＭＯＳトランジスタＴｎがオフしている期間に、図８を参照して説明した第５実施例と同様のコンデンサ３に蓄積された電荷の回生処理を行う。
【００９６】
このように、本第６実施例の電源装置は、ステップダウン動作を確実に検出すると共に、ワンショット回路１７０を使用してｎＭＯＳトランジスタＴｎを所定のタイミング期間だけオン／オフを繰り返して昇圧動作（回生動作）を行うようになっている。
【００９７】
図１０は第７実施例の電源装置を示すブロック図である。
図１０に示されるように、本第７実施例の電源装置では、昇圧動作制御回路１７において、端子ＶＲＥＦＩと接地間にコンデンサ１７０ａおよび抵抗１７０ｂを設け、それらの共通接続ノードを、オフセット電圧手段を介して検出回路１７９の負入力に接続する。
【００９８】
これにより、外部基準電圧Ｖｒを変化させて行うステップダウン動作を、エラーアンプ１１の出力に関わらず検出することができる。
【００９９】
また、第６実施例の電源装置と同様に、ステップダウン動作を確実に検出してｎＭＯＳトランジスタＴｎのオン／オフを繰り返すことにより、回生動作を確実に行うことができるようになっている。
【０１００】
上述した各実施例は、バッテリー駆動の携帯端末を始めとして様々な電子機器に対して幅広く適用することが可能である。
【０１０１】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１電源線と第２電源線との間に直列に設けられた第１および第２トランジスタを有し、基準電圧に基づいて前記第１および第２トランジスタをオン／オフ制御する半導体集積回路であって、
前記第１および第２トランジスタのオン／オフ制御による出力電圧が、第１出力電圧から該第１出力電圧よりも低い第２出力電圧に切り替わる場合に、前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を引き込むことを特徴とする半導体集積回路。
【０１０２】
（付記２）
付記１に記載の半導体集積回路において、
前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷は、コイルを介して平滑用コンデンサに蓄えられた電荷であることを特徴とする半導体集積回路。
【０１０３】
（付記３）
付記１または２に記載の半導体集積回路において、さらに、
前記第２電源線と前記第２トランジスタの第１端子との間に設けられ、前記出力電圧が前記第１出力電圧から前記第２出力電圧に切り替わる場合に、前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を、前記第１トランジスタを介して引き込むように、前記第２トランジスタのオン／オフによる昇圧動作を制御する昇圧動作制御回路を有することを特徴とする半導体集積回路。
【０１０４】
（付記４）
付記３に記載の半導体集積回路において、
前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を、前記第１電源線を介して外部電源に回生させることを特徴とする半導体集積回路。
【０１０５】
（付記５）
付記１〜４のいずれか１項に記載の半導体集積回路において、さらに、
前記第１電源線と前記第１トランジスタの第１端子との間に設けられ、前記出力電圧が前記第１出力電圧から前記第２出力電圧に切り替わる場合に、前記引き込む電荷による過電流を検出して前記第１電源線に接続される外部電源を保護する保護回路を有することを特徴とする半導体集積回路。
【０１０６】
（付記６）
付記５に記載の半導体集積回路において、
前記保護回路は、前記第１電源線と前記第１トランジスタの第１端子との間を流れる電流の極性を検出することを特徴とする半導体集積回路。
【０１０７】
（付記７）
付記５に記載の半導体集積回路において、
前記保護回路は、前記過電流を検出したときに、前記第１電源線への電流を低減することを特徴とする半導体集積回路。
【０１０８】
（付記８）
付記５に記載の半導体集積回路において、
前記保護回路は、前記過電流を検出したときに、前記第２トランジスタをオンさせることを特徴とする半導体集積回路。
【０１０９】
（付記９）
付記５に記載の半導体集積回路において、
前記保護回路は、前記過電流を検出したときに、前記第１電源線への電流を遮断することを特徴とする半導体集積回路。
【０１１０】
（付記１０）
付記５〜９のいずれか１項に記載の半導体集積回路において、
前記保護回路は、前記過電流を検出したときに前記第１出力電圧と前記第２出力電圧との差電圧に基づく電荷を、回生用コンデンサに蓄えることを特徴とする半導体集積回路。
【０１１１】
（付記１１）
付記９に記載の半導体集積回路において、
前記回生用コンデンサは、前記第１電源線に接続されることを特徴とする半導体集積回路。
【０１１２】
（付記１２）
付記９に記載の半導体集積回路において、
前記回生用コンデンサは、前記第１トランジスタの前記第１端子に接続されることを特徴とする半導体集積回路。
【０１１３】
（付記１３）
付記１〜１２のいずれか１項に記載の半導体集積回路において、
該半導体集積回路は、同期整流型ＤＣ／ＤＣコンバータＩＣであることを特徴とする半導体集積回路。
【０１１４】
（付記１４）
付記１〜１３のいずれか１項に記載の半導体集積回路と、
前記第１および第２トランジスタの共通接続ノードに一端が接続されたコイルと、
該コイルの他端と前記第２電源線との間に設けられた平滑用コンデンサとを有する電源装置。
【図面の簡単な説明】
【０１１５】
【図１】従来の電源装置の一例を示すブロック図である。
【図２】電源装置の一実施形態を概略的に示すブロック図である。
【図３】図２に示す電源装置の動作を説明するための波形図である。
【図４】第１実施例の電源装置を示すブロック図である。
【図５】第２実施例の電源装置を示すブロック図である。
【図６】第３実施例の電源装置を示すブロック図である。
【図７】第４実施例の電源装置を示すブロック図である。
【図８】第５実施例の電源装置を示すブロック図である。
【図９】第６実施例の電源装置を示すブロック図である。
【図１０】第７実施例の電源装置を示すブロック図である。
【符号の説明】
【０１１６】
１，９    半導体集積回路
２    コイル
３    コンデンサ（平滑用コンデンサ）
４，４ａ    コンデンサ（回生用コンデンサ）
１１，９１    誤差増幅器(エラーアンプ)
１２，９２    ＰＷＭ制御回路
１３，９３    三角波発振器(ＯＳＣ)
１４，９４    ＡＳＴ回路
１５，９５    内部回路
１６    保護回路
１７    昇圧動作制御回路
【図１】
2010136576.tif 000003
【図２】
2010136576.tif 000004
【図３】
2010136576.tif 000005
【図４】
2010136576.tif 000006
【図５】
2010136576.tif 000007
【図６】
2010136576.tif 000008
【図７】
2010136576.tif 000009
【図８】
2010136576.tif 000010
【図９】
2010136576.tif 000011
【図１０】
2010136576.tif 000012