(57)【要約】      （修正有）【課題】メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。【解決手段】半導体記憶装置５０は、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜、電荷蓄積膜、電流遮断膜から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられ、チャネルが垂直方向に設けられるメモリトランジスタが積層形成される。【選択図】図２
2010251572.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
ワード線に接続され、前記基板に対して垂直に形成された柱状の制御電極と、前記制御電極の周囲に形成された電流遮断膜と、前記電流遮断膜の周囲に形成された電荷蓄積膜と、前記電荷蓄積膜の周囲に形成されたトンネンル酸化膜と、前記トンネンル酸化膜の周囲に形成された半導体基板層と、ビット線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたドレイン電極と、ソース線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたソース電極とを有し、前記ドレイン電極と前記ソース電極は前記基板に対して垂直方向に絶縁膜を介して積層形成されたメモリセルトランジスタと、
前記メモリセルトランジスタが前記基板に対して垂直方向に、前記制御電極を共有するように積層形成されたメモリセルアレイと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタには、前記ドレイン電極中の不純物を拡散源とするドレイン層が前記半導体基板層に設けられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
基板と、
ワード線に接続され、前記基板に対して垂直に形成された柱状の制御電極と、前記制御電極の周囲に形成された電流遮断膜と、前記電流遮断膜の周囲に形成された電荷蓄積膜と、前記電荷蓄積膜の周囲に形成されたトンネンル酸化膜と、前記トンネンル酸化膜の周囲に形成された半導体基板層と、ビット線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたドレイン電極と、前記ドレイン電極に接続され、前記半導体基板層に設けられたドレイン層と、ソース線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたソース電極と、前記ソース電極に接続され、前記半導体基板層に設けられたソース層とを有し、前記ドレイン電極と前記ソース電極は前記基板に対して垂直方向に絶縁膜を介して積層形成されたメモリセルトランジスタと、
前記メモリセルトランジスタが前記基板に対して垂直方向に、前記制御電極を共有するように積層形成されたメモリセルアレイと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、前記基板上に複数設けられ、トランジスタ領域が絶縁膜で互いに分離されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリセルアレイの前記半導体基板層は、接地線に接続されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、代表的なものにフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）から構成される積層ゲート構造のものと、例えばシリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flashとも呼称される）構造のものがある。近年、半導体素子の微細化、高集積度化の進展に伴い、積層ゲート構造のフラッシュメモリにおいては、メモリセルトランジスタのゲート間距離が狭まり、隣接セルのフローティングゲート（ＦＧ）間での容量カップリングにより誤動作が発生しやすくなる。このため、容量カップリングが発生しにくいチャージトラップ型フラッシュ構造のメモリセルトランジスタが開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるチャージトラップ型フラッシュ構造のメモリセルを高集積化するには、メモリセルトランジスタの平面方向の微細化が必要となる。ところが、平面方向の微細化にはリソグラフィーの限界により、物理的限界が生じるという問題点がある。また、メモリセルを微細化するとメモリセルトランジスタの特性が劣化して、所望の特性を維持できないという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７８０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の不揮発性半導体記憶装置は、基板と、ワード線に接続され、前記基板に対して垂直に形成された柱状の制御電極と、前記制御電極の周囲に形成された電流遮断膜と、前記電流遮断膜の周囲に形成された電荷蓄積膜と、前記電荷蓄積膜の周囲に形成されたトンネンル酸化膜と、前記トンネンル酸化膜の周囲に形成された半導体基板層と、ビット線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたドレイン電極と、ソース線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたソース電極とを有し、前記ドレイン電極と前記ソース電極は前記基板に対して垂直方向に絶縁膜を介して積層形成されたメモリセルトランジスタと、前記メモリセルトランジスタが前記基板に対して垂直方向に、前記制御電極を共有するように積層形成されたメモリセルアレイとを具備することを特徴とする。
【０００７】
更に、本発明の他態様の不揮発性半導体記憶装置は、基板と、ワード線に接続され、前記基板に対して垂直に形成された柱状の制御電極と、前記制御電極の周囲に形成された電流遮断膜と、前記電流遮断膜の周囲に形成された電荷蓄積膜と、前記電荷蓄積膜の周囲に形成されたトンネンル酸化膜と、前記トンネンル酸化膜の周囲に形成された半導体基板層と、ビット線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたドレイン電極と、前記ドレイン電極に接続され、前記半導体基板層に設けられたドレイン層と、ソース線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたソース電極と、前記ソース電極に接続され、前記半導体基板層に設けられたソース層とを有し、前記ドレイン電極と前記ソース電極は前記基板に対して垂直方向に絶縁膜を介して積層形成されたメモリセルトランジスタと、前記メモリセルトランジスタが前記基板に対して垂直方向に、前記制御電極を共有するように積層形成されたメモリセルアレイとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルを高集積度化することができるチャージトラップ型フラッシュ構造の不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置の構造を示す俯瞰図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】図２の領域Ａの拡大断面図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置を示す平面図、図４（ａ）はソース電極部を示す図、図４（ｂ）はドレイン電極部を示す図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の等価回路図。
【図６】本発明の実施例１に係る不揮発性半導体記憶装置の動作を説明する図。
【図７】本発明の実施例１に係る不揮発性半導体記憶装置の書き込み時の選択されたメモリセルトランジスタの動作を説明する図。
【図８】本発明の実施例１に係る不揮発性半導体記憶装置の消去時の選択されたメモリセルトランジスタの動作を説明する図。
【図９】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１３】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１４】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１５】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１６】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１７】本発明の実施例２に係る不揮発性半導体記憶装置を示す断面図。
【図１８】本発明の実施例３に係る不揮発性半導体記憶装置を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１は不揮発性半導体記憶装置の構造を示す俯瞰図、図２は図１のＡ−Ａ線に沿う断面図、図３は図２の領域Ａの拡大断面図、図４は不揮発性半導体記憶装置を示す平面図、図４（ａ）は、ソース電極部を示す図、図４（ｂ）はドレイン電極部を示す図である。本実施例では、ＮＯＲ型フラッシュメモリを半導体基板層上に積層形成し、メモリセルを３次元化している。
【００１２】
図１に示すように、半導体記憶装置５０は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flashとも呼称される）構造を有し、メモリセルが積層形成される３次元ＮＯＲ型フラッシュメモリである。チャージトラップ型フラッシュ（ＣＴＦ）は、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）、ＳＯＮＯＳ（polysilicon  oxide  nitride  oxide  silicon）、或いはＴＡＮＯＳ（silicon  oxide  SiN  Al2O3  TaN）とも呼称される場合がある。ここでは、メモリセルトランジスタの周囲に設けられ、メモリセルトランジスタ間を分離する絶縁膜の図示及び説明を省略する。
【００１３】
ゲート電極としてのゲートＧａｔｅは、接地線ＳＵＢＬ上に、図示しない基板に対して垂直方向に互いに離間して複数設けられる。ゲートＧａｔｅはワード線ＷＬに接続される。ソース線ＳＬは、図示しない基板及び接地線ＳＵＢＬに対して水平方向に互いに離間して複数設けられる（図中左側）。ビット線ＢＬは、図示しない基板及び接地線ＳＵＢＬに対して水平方向に互いに離間して複数設けられる（図中右側）。
【００１４】
図２に示すように、半導体記憶装置５０は、図示しない基板上に、例えば絶縁膜を介して接地線ＳＵＢＬとしての半導体基板層１ａが設けられる。半導体基板層１ａの第１主面（表面）上には、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が、互いに離間して複数設けられる。
【００１５】
開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極（Ｇａｔｅ）７が埋設される。開口部５の内側には、半導体基板層１ｂが半導体基板層１ａの上面と接するように設けられる。素子分離層２と相対向する半導体基板層１ｂの内側には、積層膜６が設けられる。半導体基板層１ｂと相対向する積層膜６の内側には、ゲート電極（Ｇａｔｅ）７が埋設される。
【００１６】
積層膜６は、図３に示すように、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３から構成される。トンネル酸化膜２１は、半導体基板層１ｂと電荷蓄積膜２２の間に設けられる。電荷蓄積膜２２は、トンネル酸化膜２１と電流遮断膜２３の間に設けられ、電荷を保持する機能を有する。電流遮断膜２３は、電荷蓄積膜２２とゲート電極（Ｇａｔｅ）７の間に設けられる。
【００１７】
ソース電極３ａ、ドレイン電極４ａ、ソース電極３ｂ、及びドレイン電極４ｂは、互いに素子分離層２で離間され、半導体基板層１ｂに接し、積層形成される。ソース層８は、ソース電極３ａ及び３ｂ中の不純物を拡散源とし、ソース電極３ａ或いはソース電極３ｂに接続され、半導体基板層１ｂに設けられる。ドレイン層９は、ドレイン電極４ａ及び４ｂ中の不純物を拡散源とし、ドレイン電極４ａ或いはドレイン電極４ｂに接続され、半導体基板層１ｂに設けられる。
【００１８】
ソース電極３ａはビア１０を介してソース線ＳＬに接続され、ソース電極３ｂはビア１２を介してソース線ＳＬに接続される。ドレイン電極４ａはビア１１を介してビット線ＢＬに接続され、ドレイン電極４ｂはビア１３を介してビット線ＢＬに接続される。
【００１９】
ソース電極部では、図４（ａ）に示すように、中心部がソース電極３ａに設けられる開口部５がソース電極３ａと素子分離層２の領域に設けられる。ソース層８は、ソース電極３ａと積層膜６の間に設けられ、素子分離層２と積層膜６の間に設けられない（半導体基板層１ｂが残置）。つまり、ソース電極３ａと積層膜６の間の半導体基板層１ｂにソース電極３ａ中の不純物が拡散されて半導体基板層１ｂがソース層８となる。
【００２０】
ドレイン電極部では、図４（ｂ）に示すように、中心部がドレイン電極４ａに設けられる開口部５がドレイン電極４ａと素子分離層２の領域に設けられる。ドレイン層９は、ドレイン電極４ａと積層膜６の間に設けられ、素子分離層２と積層膜６の間に設けられない（半導体基板層１ｂが残置）。つまり、ドレイン電極４ａと積層膜６の間の半導体基板層１ｂにドレイン電極４ａ中の不純物が拡散されて半導体基板層１ｂがドレイン層９となる。
【００２１】
この結果、ソース層８とドレイン層９が縦方向に交互に複数形成され、チャネルがソース層８とドレイン層９の間の半導体基板層１ｂに形成される。また、素子分離層２と積層膜６の間の半導体基板層１ｂがサブストレートとして機能し、半導体基板層１ａに接続される。その結果、縦方向のメモリセルトランジスタが基板と垂直方向に積層形成されることによりメモリセルアレイを構成し、第１乃至第４のメモリセルアレイが水平方向に互いに離間形成される。
【００２２】
ここでは、開口部５の水平方向の断面形状を丸型（即ち、開口部５は円柱）にしているが、例えば矩形（即ち、開口部５は角柱）にしてもよい。また、ソース層８及びドレイン層９を積層膜６と接するように形成しているが、接しない（半導体基板層１ｂを残置）ように形成してもよい。
【００２３】
次に、不揮発性半導体記憶装置の動作について図５乃至図８を参照して説明する。図５は不揮発性半導体記憶装置の等価回路図、図６は不揮発性半導体記憶装置の動作を説明する図、図７は不揮発性半導体記憶装置の書き込み時の選択されたメモリセルトランジスタの動作を説明する図、図８は不揮発性半導体記憶装置の消去時の選択されたメモリセルトランジスタの動作を説明する図である。なお、図７及び図８は、図２の領域Ｂに対応するメモリセルトランジスタの断面図である。
【００２４】
図５に示すように、ＮＯＲ型チャージトラップ型フラッシュである不揮発性半導体記憶装置５０では、ドレインがビット線ＢＬに接続され、ソースがソース線ＳＬに接続され、ゲートがワード線ＷＬに接続され、サブストレートが図示しない接地線ＳＵＢＬに接続されるメモリセルトランジスタがマトリックス状に配置される。ワード線ＷＬ０乃至ＷＬ５にそれぞれ接続されるメモリセルトランジスタがメモリセルアレイを構成する。
【００２５】
ここでは、ビット線ＢＬ３、ソース線ＳＬ３、及びワード線ＷＬ３に接続されるメモリセルトランジスタがメモリセル（選択ｂｉｔ）として選択された場合について動作を説明する。
【００２６】
図６に示すように、書き込み動作では、例えば選択されたワード線ＷＬ３に電圧Ｖｗｌｖ２が印加され、選択されたビット線ＢＬ３にＶｂｌｖ２が印加され、選択されたソース線ＳＬ３と接地線ＳＵＢＬが０（ゼロ）Ｖに設定される。この様な設定により、図７に示すように、ドレインからソースに電流が流れ、チャネル付近の電子が活性化してホットエレクトロンが発生し、ゲート電極（ＷＬ３）に印加される電圧Ｖｗｌｖ２により、ホットエレクトロンがトンネル酸化膜２１を介して電荷蓄積膜２２に注入されて情報が書き込まれる。
【００２７】
消去動作では、例えば選択されたワード線ＷＬ３に電圧Ｖｗｌｖ３（負電圧）が印加され、選択されたソース線ＳＬ３に電圧Ｖｓｌｖ１が印加され、接地線ＳＵＢＬに電圧Ｖｓｕｂｌｖ１が印加され、選択されたビット線ＢＬ３がオープン状態に設定される。この様な設定により、図８に示すように、電荷蓄積膜２２に保持されていた電子は、電荷蓄積膜２２からトンネル酸化膜２１を介してソース側に引き抜かれる（トンネル電流）。
【００２８】
読み出し動作では、例えば選択されたワード線ＷＬ３に電圧Ｖｗｌｖ１が印加され、選択されたビット線ＢＬ３にＶｂｌｖ１が印加され、選択されたソース線ＳＬ３と接地線ＳＵＢＬが０（ゼロ）Ｖに設定される。この様な設定により、ソースードレイン間を流れる電流の有無がデータとして読み出される。
【００２９】
次に、不揮発性半導体記憶装置の製造方法について、図９乃至図１６を参照して説明する。図９乃至図１６は不揮発性半導体記憶装置の製造工程を示す図、図９（ａ）乃至図１６（ａ）は平面図、図９（ｂ）乃至図１６（ｂ）は断面図である。なお、図９（ｂ）乃至図１６（ｂ）は図９（ａ）に示すＢ−Ｂ線に沿う断面図である。ここでは、メモリセルトランジスタが基板に対して垂直方向に３段積層形成されたメモリセルアレイが設けられる。
【００３０】
図９（ｂ）に示すように、例えばP型の半導体基板層１ａの第１主面（表面）上に素子分離層２、ソース電極３１、素子分離層２、ドレイン電極４１、素子分離層２、ソース電極３２、素子分離層２、ドレイン電極４２、素子分離層２、ソース電極３３、素子分離層２、ドレイン電極４３、及び素子分離層２が積層形成され、積層膜９０を構成する。半導体基板層１ａは、例えばＣＶＤ法で形成されたＰ型多結晶シリコン膜である。
【００３１】
積層膜９０は、図９（ａ）に示すようにストライプ状に配置され、その間に素子分離層２が設けられる。
【００３２】
ここで、ソース電極３１、ドレイン電極４１、ソース電極３２、ドレイン電極４２、ソース電極３３、及びドレイン電極４３には、例えばＮ型不純物が高濃度にドープされた多結晶シリコン膜を用いているが、Ｎ型不純物が高濃度にドープされたアモルファスシリコン膜やポリサイド膜などを代わりに用いてもよい。
【００３３】
次に、図１０に示すように、周知のリソグラフィー法を用いて図示しないレジスト膜をマスクとして、例えば例えばＲＩＥ法により積層された素子分離層２、ドレイン電極４３、素子分離層２、ソース電極３３、素子分離層２、ドレイン電極４２、素子分離層２、ソース電極３２、素子分離層２、ドレイン電極４１、素子分離層２、ソース電極３１、及び素子分離層２をエッチングして、半導体基板層１ａ上に円柱状の開口部５を形成する。図１０（ａ）に示す開口部５は、中心位置がドレイン電極／ソース電極側に設けられ、上端部は素子分離層２のみであり、ドレイン電極／ソース電極が設けられない。
【００３４】
続いて、図１１に示すように、開口部５及び半導体基板層１ａ上に、例えばP型の半導体基板層１ｂを形成する。このとき、ソース電極３１、ドレイン電極４１、ソース電極３２、ドレイン電極４２、ソース電極３３、及びドレイン電極４３の側面（開口部５側）に形成される自然酸化膜（native  oxide）をエッチング除去にしてから半導体基板層１ｂを形成するのが好ましい。自然酸化膜（native  oxide）のエッチング除去により、半導体基板層１ａと半導体基板層１ｂ間の接続状態が良好となる。半導体基板層１ｂは、例えばＣＶＤ法で形成されたＰ型多結晶シリコン膜である。
【００３５】
そして、図１２に示すように、開口部５の半導体基板層１ｂ上にトンネル酸化膜２１、電荷蓄積膜２２、及び電流遮断膜２３を積層形成する（図中の積層膜６）。
【００３６】
ここで、トンネル酸化膜２１には、例えば厚さ０．５〜１０ｎｍの範囲のＳｉＯ２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（equivalent  oxide  thickness）換算で同じ厚さのＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２の積層膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ２膜の積層膜などを用いてもよい。電荷蓄積層２２には、例えば厚さ３〜５０ｎｍの範囲のＳｉＮ膜（シリコン窒化膜）を用いている。
【００３７】
ブロック膜としての電流遮断膜２３には、例えば厚さ５〜３０ｎｍの範囲のＡｌ２Ｏ３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ２Ｏ３膜（アルミナ膜）の積層膜も含む）を用いてもよい。
【００３８】
次に、図１３に示すように、開口部５を埋め込むように、ゲート電極（Ｇａｔｅ）７を開口部５の電流遮断膜２３上に形成する。ここでは、半導体基板層１ｂ、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３、及びゲート電極（Ｇａｔｅ）７を順次形成しているが、半導体基板層１ｂ、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３、及びゲート電極（Ｇａｔｅ）７を連続的に積層形成してから、例えばＣＭＰ（chemical  mechanical  polishing）法を用いて、素子分離層２の表面が露出するまで半導体基板層１ｂ、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３、及びゲート電極（Ｇａｔｅ）７を平坦研磨してもよい。
【００３９】
ゲート電極（Ｇａｔｅ）７形成後、高温熱処理を実施してソース電極３１、ドレイン電極４１、ソース電極３２、ドレイン電極４２、ソース電極３３、及びドレイン電極４３中の不純物を拡散し、半導体基板層１ｂに、例えばN型の高不純物を有するソース層８及びドレイン層９を形成する。
【００４０】
続いて、図１４に示すように、開口部５と離間するソース電極３１上の素子分離層２、ドレイン電極４１、素子分離層２、ソース電極３２、素子分離層２、ドレイン電極４２、素子分離層２、ソース電極３３、素子分離層２、ドレイン電極４３、及び素子分離層２を選択的にエッチング除去し、エッチング除去された領域に層間絶縁膜としての絶縁膜５１を埋設する。
【００４１】
そして、図１５に示すように、開口部５と離間するドレイン電極４１上の素子分離層２、ソース電極３２、素子分離層２、ドレイン電極４２、素子分離層２、ソース電極３３、素子分離層２、ドレイン電極４３、及び素子分離層２を選択的にエッチング除去し、エッチング除去された領域に層間絶縁膜としての絶縁膜５１を埋設する。同様に、開口部５と離間するソース電極３２上、開口部５と離間するドレイン電極４２上、開口部５と離間するソース電極３３上、及び開口部５と離間するドレイン電極４３上にそれぞれ層間絶縁膜としての絶縁膜５１を埋設する。
【００４２】
次に、図１６に示すように、層間絶縁膜５１を選択的にエッチングして、ソース電極３１上に開口部５２、ドレイン電極４１上に開口部５３、ソース電極３２上に開口部５４、ドレイン電極４２上に開口部５５、ソース電極３３上に開口部５６、ドレイン電極４３上に開口部５７をそれぞれ形成する。開口部５２乃至５７形成後、開口部５２乃至５７に、それぞれビアを埋設する。なお、これ以降の工程については、周知の技術を用いているので図示及び説明を省略する。
【００４３】
上述したように、本実施例の不揮発性半導体記憶装置では、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａ、ソース電極３ｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極（Ｇａｔｅ）７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極（Ｇａｔｅ）７が埋設される。半導体基板層１ｂにはソース層８とドレイン層９が垂直方向に複数設けられる。ソース層８はソース電極中の不純物を拡散源として形成され、ドレイン層９はドレイン電極中の不純物を拡散源として形成される。開口部５には、ソース層８、チャネル、ドレイン層９が垂直方向に形成されるメモリセルトランジスタが積層形成される。
【００４４】
このため、チャージトラップ型フラッシュ構造を有し、平面方向の微細化に依存しない高集積度化された３次元ＮＯＲ型フラッシュメモリである不揮発性半導体記憶装置５０を提供することができる。また、メモリセルトランジスタを極微細化せずに高集積度化できるので、メモリセルトランジスタの特性が劣化せずに所望の特性を維持することができる。
【００４５】
なお、本実施例では、開口部５の中心位置をソース電極及びドレイン電極側に設定しているが、必ずしもこれに限定されるものではない。例えば、開口部５の中心位置を素子分離領域２側に設定してもよい。また、ソース電極間及びドレイン電極間に、素子分離領域に中心位置を有する開口部５を形成してもよい。更に、半導体基板層１ａを半導体基板に置き換えてもよい。
【実施例２】
【００４６】
次に、本発明の実施例２に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１７は不揮発性半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのソース層を省略している。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
半導体記憶装置６０は、図１７に示すように、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ構造を有し、メモリセルが積層形成される３次元ＮＯＲ型フラッシュメモリである。
【００４９】
半導体記憶装置６０は、図示しない基板上に、例えば絶縁膜を介して接地線ＳＵＢＬとしての半導体基板層１ａが設けられる。半導体基板層１ａの第１主面（表面）上には、素子分離層２、ソース電極３ａａ、ソース電極３ｂｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が、互いに離間して複数設けられる。
【００５０】
ソース電極３ａａ、ドレイン電極４ａ、ソース電極３ｂｂ、及びドレイン電極４ｂは、互いに素子分離層２で離間され、半導体基板層１ｂに接し、積層形成される。ソース電極３ａａ及びソース電極３ｂｂは、半導体基板層１ｂと電気的に接続される。ソース電極３ａａ及びソース電極３ｂｂには金属シリサイド膜を用いているが、代わりに高融点金属膜などを用いてもよい。
【００５１】
上述したように、本実施例の不揮発性半導体記憶装置では、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａａ、ソース電極３ｂｂ、ドレイン電極４ａ、及びドレイン電極４ｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極（Ｇａｔｅ）７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極（Ｇａｔｅ）７が埋設される。半導体基板層１ｂにはドレイン層９が垂直方向に複数設けられる。ドレイン層９はドレイン電極中の不純物を拡散源として形成される。開口部５には、垂直方向に形成されるチャネルを有するメモリセルトランジスタが積層形成される。
【００５２】
このため、チャージトラップ型フラッシュ構造を有し、平面方向の微細化に依存しない高集積度化された３次元ＮＯＲ型フラッシュメモリである不揮発性半導体記憶装置６０を提供することができる。また、メモリセルトランジスタを極微細化せずに高集積度化できるので、メモリセルトランジスタの特性が劣化せずに所望の特性を維持することができる。
【００５３】
また、メモリセルトランジスタのソース層を省略することにより、ホットキャリアの注入効率を維持しつつ、メモリセルトランジスタのカットオフ特性が向上し、さらなる微細化を可能とする。
【実施例３】
【００５４】
次に、本発明の実施例３に係る不揮発性半導体記憶装置について、図面を参照して説明する。図１８は不揮発性半導体記憶装置を示す断面図である。本実施例では、メモリセルトランジスタのソース層及びドレイン層を省略している。
【００５５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５６】
半導体記憶装置７０は、図１８に示すように、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ構造を有し、メモリセルが積層形成される３次元ＮＯＲ型フラッシュメモリである。
【００５７】
半導体記憶装置７０は、図示しない基板上に、例えば絶縁膜を介して接地線ＳＵＢＬとしての半導体基板層１ａが設けられる。半導体基板層１ａの第１主面（表面）上には、素子分離層２、ソース電極３ａａ、ソース電極３ｂｂ、ドレイン電極４ａａ、及びドレイン電極４ｂｂを柱状にエッチング開口した開口部５が、互いに離間して複数設けられる。
【００５８】
ソース電極３ａａ、ドレイン電極４ａａ、ソース電極３ｂｂ、及びドレイン電極４ｂｂは、互いに素子分離層２で離間され、半導体基板層１ｂに接し、積層形成される。ソース電極３ａａ及びソース電極３ｂｂは、半導体基板層１ｂと電気的に接続される。ドレイン電極４ａａ及びドレイン電極４ｂｂは、半導体基板層１ｂと電気的に接続される。ソース電極３ａａ及び３ｂｂ、ドレイン電極４ａａ及び４ｂｂは、金属シリサイド膜を用いているが、代わりに高融点金属膜などを用いてもよい。
【００５９】
上述したように、本実施例の不揮発性半導体記憶装置では、接地線ＳＵＢＬとしての半導体基板層１ａの第１主面（表面）上に、素子分離層２、ソース電極３ａａ、ソース電極３ｂｂ、ドレイン電極４ａａ、及びドレイン電極４ｂｂを柱状にエッチング開口した開口部５が互いに離間して複数設けられる。開口部５には、半導体基板層１ｂ、積層膜６、及びゲート電極（Ｇａｔｅ）７が埋設され、開口部５の内側には半導体基板層１ｂが半導体基板層１ａと接するように設けられる。半導体基板層１ｂの内側には、トンネル酸化膜２１、電荷蓄積膜２２、電流遮断膜２３から構成される積層膜６が設けられる。積層膜６の内側にはゲート電極（Ｇａｔｅ）７が埋設される。半導体基板層１ｂにはドレイン層９が垂直方向に複数設けられる。開口部５には、垂直方向に形成されるチャネルを有するメモリセルトランジスタが積層形成される。
【００６０】
このため、チャージトラップ型フラッシュ構造を有し、平面方向の微細化に依存しない高集積度化された３次元ＮＯＲ型フラッシュメモリである不揮発性半導体記憶装置７０を提供することができる。また、メモリセルトランジスタを極微細化せずに高集積度化できるので、メモリセルトランジスタの特性が劣化せずに所望の特性を維持することができる。
【００６１】
また、メモリセルトランジスタのソース層及びドレイン層を省略することにより、メモリセルトランジスタのカットオフ特性が向上し、さらなる微細化を可能とする。
【００６２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６３】
例えば、実施例では、チャージトラップ型フラッシュ構造を有するＮＯＲ型フラッシュメモリに適用したが、チャージトラップ型フラッシュ構造を有するＡＮＤ型フラッシュメモリなどにも適用できる。チャージトラップ型フラッシュ構造を有するＡＮＤ型フラッシュメモリでは、ビット線側にドレイン側選択トランジスタを設け、ソース線側にソース側選択トランジスタを設けるのが好ましい。
【００６４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  基板と、ワード線に接続され、前記基板に対して垂直に形成された柱状の制御電極と、前記制御電極の周囲に形成された電流遮断膜と、前記電流遮断膜の周囲に形成された電荷蓄積膜と、前記電荷蓄積膜の周囲に形成されたトンネンル酸化膜と、前記トンネンル酸化膜の周囲に形成された半導体基板層と、ビット線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたドレイン電極と、前記ドレイン電極に接続され、前記ドレイン電極中の不純物を拡散源とし、前記半導体基板層に設けられたドレイン層と、ソース線に接続され、前記半導体基板層に接続され、前記基板に対して水平方向に形成されたソース電極と、前記ソース電極に接続され、前記ソース電極中の不純物を拡散源とし、前記半導体基板層に設けられたソース層とを有し、前記ドレイン電極と前記ソース電極は前記基板に対して垂直方向に絶縁膜を介して積層形成されたメモリセルトランジスタと、前記メモリセルトランジスタが前記基板に対して垂直方向に、前記制御電極を共有するように積層形成されたメモリセルアレイとを具備する不揮発性半導体記憶装置。
【００６５】
（付記２）  前記制御電極は、円柱形状或いは角柱形状を有する付記１に記載の不揮発性半導体記憶装置。
【００６６】
（付記３）  前記不揮発性半導体記憶装置はＮＯＲ型フラッシュメモリである付記１又は２に記載の不揮発性半導体記憶装置。
【符号の説明】
【００６７】
１ａ、１ｂ  半導体基板層
２  素子分離層
３ａ、３ｂ、３ａａ、３ｂｂ、３１〜３３  ソース電極
４ａ、４ｂ、４ａａ、４ｂｂ、４１〜４３  ドレイン電極
５、５２〜５７  開口部
６、９０  積層膜
７  ゲート電極（Ｇａｔｅ）
８  ソース層
９  ドレイン層
１０〜１３  ビア
２１  トンネンル酸化膜
２２  電荷蓄積膜
２３  電流遮断膜
５０、６０、７０  不揮発性半導体装置
５１  絶縁膜
ＢＬ、ＢＬ０〜ＢＬ６  ビット線
Ｇａｔｅ  ゲート
ＳＬ、ＳＬ０〜ＳＬ６  ソース線
ＳＵＢＬ  接地線
ＷＬ、ＷＬ０〜ＷＬ５  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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