(57)【要約】 【課題】  生産性を低下することなく挿入損失が少ない特性に優れた小型のフィルタおよびデュプレクサ、ならびにフィルタの製造方法を提供する。【解決手段】  フィルタ１は、共振子１０とキャパシタ３０とを含み、キャパシタ３０は、基板１９の主面上に形成される第１キャパシタ用電極３１と、第１キャパシタ用電極３１上に形成される第１圧電膜１２と同一材料からなる第２圧電膜３２と、第１キャパシタ用電極３１と対向する部分を有するように第２圧電膜３２上に形成される第２キャパシタ用電極３３とを含んで構成される。さらに、ＵＢＭ層２１と同時に、第２キャパシタ用電極３３上に、ピークシフト層３４を設ける。【選択図】      図１
2010093398.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板との間に空隙を有するように前記基板の主面上に形成される第１共振子用電極と、前記第１共振子用電極上に形成される第１圧電膜と、前記第１共振子用電極と対向する部分を有するように前記第１圧電膜上に形成される第２共振子用電極と、を含んで構成される共振子と、
前記基板の主面上に形成される第１キャパシタ用電極と、前記第１キャパシタ用電極上に形成される前記第１圧電膜と同一材料からなる第２圧電膜と、前記第１キャパシタ用電極と対向する部分を有するように前記第２圧電膜上に形成される第２キャパシタ用電極と、を含んで構成されるキャパシタと、
前記基板上に形成され、前記第１共振子用電極または前記第２共振子用電極の一方と電気的に接続される外部導出用電極と、
前記外部導出用電極の主面に設けられる第１金属層と、
前記第１金属層と同一材料からなり、前記第２キャパシタ用電極の主面に設けられる第２金属層と、を備えたフィルタ。
【請求項２】
前記第２金属層の厚みをＴｍとし、前記第２圧電膜の厚みをＴｃとしたとき、ＴｍとＴｃとが、０．５Ｔｃ≦Ｔｍの関係を満たす請求項１記載のフィルタ。
【請求項３】
前記キャパシタに接続されるインダクタをさらに備える請求項１に記載のフィルタ。
【請求項４】
前記第１共振子用電極と前記第１キャパシタ用電極とが第１接続導体を介して接続され、
前記第２共振子用電極と前記第２キャパシタ用電極とが第２接続導体を介して接続され、
平面視したときに、前記第１接続導体と前記第２接続導体とが重ならないように配置されている請求項１に記載のフィルタ。
【請求項５】
請求項１〜４のいずれかに記載のフィルタと、
電極パッドを備え、前記フィルタが実装される実装用基板と、
前記電極パッドと前記第１金属層との間に介在される金属バンプと、を備えたデュプレクサ。
【請求項６】
基板と、前記基板との間に空隙を有するように前記基板の主面上に形成される第１共振子用電極と、前記第１共振子用電極上に形成される第１圧電膜と、前記第１共振子用電極と対向する部分を有するように前記第１圧電膜上に形成される第２共振子用電極と、を含んで構成される共振子と、前記基板の主面上に形成される第１キャパシタ用電極と、前記第１キャパシタ用電極上に形成される前記第１圧電膜と同一材料からなる第２圧電膜と、前記第１キャパシタ用電極と対向する部分を有するように前記第２圧電膜上に形成される第２キャパシタ用電極と、を含んで構成されるキャパシタと、前記基板上に形成され、前記第１共振子用電極または前記第２共振子用電極の一方と電気的に接続される外部導出用電極と、を備えたフィルタ前駆体を準備する工程と、
前記外部導出用電極の主面に第１金属層を、前記第２キャパシタ用電極の主面に前記第１金属層と同一材料からなる第２金属層をそれぞれ形成する工程と、を含むフィルタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタおよびデュプレクサ、ならびにフィルタの製造方法に関する。
【背景技術】
【０００２】
無線通信および電気回路に用いられる電気信号の周波数の高周波化に伴い、高周波化された電気信号に対して用いられるフィルタについても高周波数に対応したものが開発されている。特に、無線通信においては２ＧＨｚ近傍のマイクロ波が主流になりつつあり、また既に数ＧＨｚ以上の規格策定の動きもあることから、それらの周波数に対応した、安価で高性能なフィルタが求められている。このようなフィルタとして、圧電性を示す薄膜の厚み縦振動モードを用いた共振子を用いたものが提案されている。
【０００３】
圧電性を示す薄膜（以後、圧電体薄膜と記載する）の厚み縦振動モードを用いた共振子は、入力される高周波の電気信号に対して、圧電体薄膜が厚み縦振動を起こし、その振動が圧電体薄膜の厚さ方向において共振を起こすことによって、そのインピーダンスが変化する。このような圧電体薄膜の厚み縦振動モードを用いた共振子は、薄膜バルク音響波共振子（Film Bulk Acoustic Resonator：略称ＦＢＡＲ）と呼ばれている。ＦＢＡＲは、基板の一表面上に薄膜形成プロセスによって第１電極、圧電体薄膜および第２電極を順次積層して形成される共振部を有する。なお、ここで薄膜とは、通常の薄膜形成プロセスで形成されるものをいう。
【０００４】
薄膜共振子は、ＳｉおよびＧａＡｓなどから成る基板と、ＡｌＮおよびＺｎＯなどから成る圧電体薄膜と、厚み方向の両側から圧電体薄膜を挟む第１および第２電極とを含んで構成される。
【０００５】
高周波回路には、フィルタ以外にも、インダクタやキャパシタなどの受動部品が数多く使われており、高周波回路を小型化し高周波特性を向上させるには、これらの受動部品をも小型化し、製造精度を高める必要がある。
【０００６】
特許文献１記載の高周波集積回路装置は、第一の圧電膜を具備する薄膜圧電素子と、第一の圧電膜と同一材料からなる第二の圧電膜を具備し、薄膜圧電素子と同一の基板上に設けられる薄膜キャパシタとを有する。
【０００７】
【特許文献１】特開２００５−３１１５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１記載の高周波集積回路装置のように、薄膜圧電素子と薄膜キャパシタとを同一基板上に形成した場合にも、フィルタの通過帯域内において、挿入損失のピークが発生する。これは、キャパシタにおいて発生する不要な共振に起因するものである。特許文献１記載の高周波集積回路装置は、この問題を解決するためにピークの発生自体を抑えようとするものである。具体的には、下部電極を薄膜圧電素子と薄膜キャパシタとで異なる材料にしたり、材料を同じにした場合は、下部電極の表面状態を変えている。
【０００９】
しかしながら、このような構成を実現するためには、異なる材料を設けるための工程や、表面状態を変化させるための工程など、課題解決に必要な構成を設けるための工程が別途必要となり、製造に必要な工程数が増加し、フィルタの生産性が低下してしまう。
【００１０】
本発明の目的は、生産性を低下することなく挿入損失が少ない特性に優れた小型のフィルタおよびデュプレクサ、ならびにフィルタの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、基板と、前記基板との間に空隙を有するように前記基板の主面上に形成される第１共振子用電極と、前記第１共振子用電極上に形成される第１圧電膜と、前記第１共振子用電極と対向する部分を有するように前記第１圧電膜上に形成される第２共振子用電極と、を含んで構成される共振子と、前記基板の主面上に形成される第１キャパシタ用電極と、前記第１キャパシタ用電極上に形成される前記第１圧電膜と同一材料からなる第２圧電膜と、前記第１キャパシタ用電極と対向する部分を有するように前記第２圧電膜上に形成される第２キャパシタ用電極と、を含んで構成されるキャパシタと、前記基板上に形成され、前記第１共振子用電極または前記第２共振子用電極の一方と電気的に接続される外部導出用電極と、前記外部導出用電極の主面に設けられる第１金属層と、前記第１金属層と同一材料からなり、前記第２キャパシタ用電極の主面に設けられる第２金属層と、を備えたフィルタである。
【００１２】
また本発明は、前記フィルタと、電極パッドを備え、前記フィルタが実装される実装用基板と、前記電極パッドと前記第１金属層との間に介在される金属バンプと、を備えたデュプレクサである。
【００１３】
また本発明は、基板と、前記基板との間に空隙を有するように前記基板の主面上に形成される第１共振子用電極と、前記第１共振子用電極上に形成される第１圧電膜と、前記第１共振子用電極と対向する部分を有するように前記第１圧電膜上に形成される第２共振子用電極と、を含んで構成される共振子と、前記基板の主面上に形成される第１キャパシタ用電極と、前記第１キャパシタ用電極上に形成される前記第１圧電膜と同一材料からなる第２圧電膜と、前記第１キャパシタ用電極と対向する部分を有するように前記第２圧電膜上に形成される第２キャパシタ用電極と、を含んで構成されるキャパシタと、前記基板上に形成され、前記第１共振子用電極または前記第２共振子用電極の一方と電気的に接続される外部導出用電極と、を備えたフィルタ前駆体を準備する工程と、前記外部導出用電極の主面に第１金属層を、前記第２キャパシタ用電極の主面に前記第１金属層と同一材料からなる第２金属層をそれぞれ形成する工程と、を含むフィルタの製造方法である。
【発明の効果】
【００１４】
本発明のフィルタによれば、外部導出用電極の主面に設けられる第１金属層と、第１金属層と同一材料からなり、キャパシタを構成する第２キャパシタ用電極の主面に設けられる第２金属層とを備えることにより、フィルタの通過帯域内において、挿入損失のピークを通過帯域外にシフトさせ、挿入損失が少ない特性に優れた小型のフィルタを得ることができる。
【００１５】
また本発明のデュプレクサは、フィルタ特性に優れたフィルタを用いて形成されるため電気特性に優れたものとなる。
【００１６】
また本発明のフィルタの製造方法によれば、第２金属層は、第１金属層と同一材料から成るので、第１金属層の形成工程と同一工程で形成することができ、生産性をほとんど低下させることなくフィルタを製造することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の第１実施形態であるフィルタ１の構成を示す断面図である。同図に示すフィルタ１は、共振子１０と、キャパシタ３０とを含んで構成される。図４は、図１に示すフィルタ１のように共振子１０とキャパシタ３０とを同一基板上に形成してなるフィルタの一例を示す平面図である。なお、図４の平面図では、電極のみを図示しており、圧電膜については図示していない。
【００１８】
共振子１０は、基板１９と、基板１９の主面上に形成される共振部１１と、基板１９および共振部１１で囲まれる空隙１６と、共振部１１を貫通し、空隙１６と連通するエッチングホール１５とを含んで構成される。
【００１９】
基板１９は、共振子１０のベース部材である。基板１９は、略直方体形状を有し、厚みが０．０５〜１．０ｍｍ程度に選ばれる。基板１９は、Ｓｉ（シリコン）、ＧａＡｓ（ガリウムヒ素）などによって形成される。
【００２０】
共振部１１は、基板１９との間に空隙を有するように基板１９の主面上に形成される第１共振子用電極１４と、第１共振子用電極１４上に形成される第１圧電膜１２と、第１共振子用電極１４と対向する部分を有するように第１圧電膜１２上に形成される第２共振子用電極１３を含んで構成され、基板１９の厚み方向一表面上に形成される。
【００２１】
第１圧電膜１２は、ＺｎＯ（酸化亜鉛）、ＡｌＮ（窒化アルミニウム）およびＰＺＴ（チタン酸ジルコン酸鉛）などの圧電材料からなり、第１共振子用電極１４および第２共振子用電極１３によって印加される高周波電圧に応じて伸縮し、電気的な信号を機械的な振動に変換する機能を有する。共振子１０が必要な共振特性を発揮するために、第１圧電膜１２の厚みは、第１圧電膜１２を形成する材料の固有音響インピーダンスおよび密度、第１圧電膜１２を伝播する音響波の音速および波長などを考慮して、精密に選ぶ必要がある。第１圧電膜１２の最適な厚みは、共振子１０を用いて構成される電子回路で使用する信号の周波数、共振子１０の設計寸法、圧電膜材料、電極材料によって異なるが、例えば、０．２〜３．０μｍ程度に選ばれる。
【００２２】
第１共振子用電極１４は、第１圧電膜１２の厚み方向他表面上に少なくとも一部が積層される。つまり、第１共振子用電極１４は、共振部１１において最下層となり、基板１９の厚み方向一表面上に形成される。第１共振子用電極１４は、第１圧電膜１２に高周波電圧を印加する機能を有する部材であり、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ａｕ（金）、Ａｌ（アルミニウム）およびＣｕ（銅）などの金属材料を用いて形成される。また第１共振子用電極１４は、電極としての機能と同時に、共振部１１を構成する機能も有するので、共振子１０が必要な共振特性を発揮するために、その厚みは、第１共振子用電極１４を形成する材料の固有音響インピーダンスおよび密度、第１共振子用電極１４を伝播する音響波の音速および波長などを考慮して、精密に選ぶ必要がある。第１共振子用電極１４の最適な厚みは、共振子１０を用いて構成される電子回路で使用する信号の周波数、共振子１０の設計寸法、圧電膜材料、電極材料によって異なるが、０．０３〜１．０μｍ程度に選ばれる。第２共振子用電極１３は、第１共振子用電極１４とともに、第１圧電膜１２に高周波電圧を印加する機能を有する部材であり、第１共振子用電極１４と同様に構成される。
【００２３】
空隙１６は、基板１９と共振部１１とで囲まれる空洞であり、第１圧電膜１２の振動を可能にする共振領域であるキャビティとなっている。空隙１６を形成する共振部１１の壁面と基板１９の厚み方向一表面との間隙は、１．０〜４．０μｍ程度に設定されている。
【００２４】
共振部１１は、第１圧電膜１２と第１共振子用電極１４と第２共振子用電極１３とが重なる部分のうち、空隙１６に臨む部分の内壁面によって形成される。共振部１１の厚みは、おおむねλ／２（λは使用する信号の周波数での音響波の波長）となるように設計される。共振部１１の厚み方向から見た形状、すなわち平面形状は、略矩形状である。なおスプリアス抑制のために共振部１１の平面形状を非対称の形状にしてもよい。本実施の形態では、共振部１１は直方体形状に形成される。また共振部１１の厚み方向に垂直な断面における面積は、共振器１のインピーダンスを決定する要素となるので、厚みと同様に精密に設計する必要がある。５０Ωのインピーダンス系で共振子１０を使用する場合は、共振部１１の電気的なキャパシタンスが、使用する信号の周波数でおおむね５０Ωのリアクタンスを持つように選ばれる。本実施の形態では、共振子１０の厚み方向に垂直な断面における面積は、たとえば２ＧＨｚの共振子１０の場合であれば、２００μｍ×２００μｍ程度に選ばれる。
【００２５】
また、本実施の形態では、共振部１１において、第２共振子用電極１３上に、共振周波数を調整するための調整層１７が形成され、さらにその上に保護膜１８が形成されている。つまり、共振部１１における最上層は、保護膜１８である。調整層１７および保護膜１８は、この分野で常用される材料、方法で形成される。保護膜１８は、第２共振子用電極１３上、すなわち、共振部１１を覆うように形成されており、ＳｉＮｘ（窒化シリコン）などの誘電体材料からなる。
【００２６】
共振子１０に設けられるエッチングホール１５は、共振部１１を、基板１９主面に直交する方向に貫通し、空隙１６を形成する共振部１１の壁面に開口して形成される。エッチングホール１５の孔径は、たとえば１０μｍ程度である。
【００２７】
共振子１０に対して、第１共振子用電極１４または第２共振子用電極１３にフィルタ１の外部から高周波信号を供給するための外部導出用電極２０が設けられ、この外部導出用電極２０の主面には、第１金属層であるアンダーバンプメタル（ＵＢＭ）層２１が設けられている。
【００２８】
外部導出用電極２０およびＵＢＭ層２１は、Ｎｉ（ニッケル）などこの分野で常用される材料、成膜方法で形成することができる。ＩＣチップなどの外部回路素子と共振子１０との接続は、外部導出用電極２０およびＵＢＭ層２１を介して行われる。外部回路素子の電極パッドとＵＢＭ層２１との間は導電性部材である半田によって接合される。
【００２９】
キャパシタ３０は、基板１９の主面上に形成される第１キャパシタ用電極３１と、第１キャパシタ用電極３１上に形成される第１圧電膜１２と同一材料からなる第２圧電膜３２と、第１キャパシタ用電極３１と対向する部分を有するように第２圧電膜３２上に形成される第２キャパシタ用電極３３とを含んで構成される。
【００３０】
第１キャパシタ用電極３１および第２キャパシタ用電極３３は、第１共振子用電極１４および第２共振子用電極１３と同様にして設けることができる。このとき、第１共振子用電極１４と第１キャパシタ用電極３１、および第２共振子用電極１３と第２キャパシタ用電極３３は、同一の金属層として形成してもよく、それぞれを個別の金属層として形成してもよい。
【００３１】
本実施形態にかかるフィルタでは、第２キャパシタ用電極３３の主面に、ＵＢＭ層２１と同一材料から成るピークシフト層３４（第２金属層）を設けることを特徴としている。
【００３２】
第２キャパシタ用電極３３の主面にピークシフト層３４がない場合、基本的に共振子１０とキャパシタ３０との厚みは同じになる。この場合、共振子１０とキャパシタ３０とで同じような共振が起こるため、キャパシタ３０の共振がフィルタの損失となって現れる。これに対し本実施形態のフィルタ１のようにキャパシタ３０上の第２キャパシタ用電極３３にピークシフト層３４を設けることによって、ピークシフト層３４を含めたキャパシタ３０の厚みと共振子１０の厚みとを異ならせることができる。これによりキャパシタ３０の共振に起因する挿入損失のピークが通過帯域外にシフトするため、通過帯域内においてフィルタの挿入損失がほとんどなくなり、所望のフィルタ特性を得ることができる。より確実に挿入損失のピークを通過帯域外にシフトさせるためには、キャパシタ３０の厚みを共振子１０の厚みより１２．５％以上厚くすることが好ましい。
【００３３】
また、ピークシフト層３４は、ＵＢＭ層２１と同一材料から成るので、ＵＢＭ層２１の形成工程と同一工程で形成することができ、生産性を大きく低下させることなくフィルタを製造することができる。
【００３４】
ピークシフト層３４による挿入損失ピークのシフト量は、ピークシフト層３４の厚みに依存している。したがって、通過帯域外にシフトさせるためには、ピークシフト層３４の厚み設定が重要である。
【００３５】
ピークシフト層３４の厚みをＴｍとし、第２キャパシタ用電極３３の厚みをＴｃとしたとき、ＴｍとＴｃとが、０．５Ｔｃ≦Ｔｍの関係を満たすように形成されることが好ましい。
【００３６】
ＴｍとＴｃとがこのような関係を満たすようにピークシフト層３４の厚みを設定することで、挿入損失ピークをほぼ確実に通過帯域外にシフトさせることができ、所望のフィルタ特性を得ることができる。
【００３７】
一方、フィルタ１を実装基板に実装したときの低背化の観点から、Ｔｍ≦１０Ｔｃにすることが好ましい。したがって、ピークシフト及び低背化の両方を考慮すれば、ＴｍとＴｃとは、０．５≦Ｔｍ／Ｔｃ≦１０の関係を満たしていることが好ましい。
【００３８】
さらに、本発明の第２の実施形態として、キャパシタ３０に接続するインダクタを設ける。
【００３９】
インダクタは、受動素子部品を実装してもよいし、共振子１０およびキャパシタ３０と同様に基板１９上に設けてもよい。
【００４０】
図２は、インダクタ４０を基板１９上に設けた場合の部分平面図を示す。
インダクタ４０は、第１キャパシタ用電極３１に接続する導電体パターンとして形成することができる。インダクタ４０は、必要なインダクタンス成分に応じて、渦巻き形状、ミアンダ形状などのパターン形状により基板１９上に形成することができる。
【００４１】
インダクタ４０は、キャパシタ３０とともにローパスフィルタを構成する。本発明のような薄膜共振子を用いたフィルタでは、高周波帯域においてインピーダンスが部分的に高インピーダンスとなる、浮き上がりと呼ばれる現象が発生しやすい。
【００４２】
インダクタ４０とキャパシタ３０とによりローパスフィルタを構成することにより、高周波帯域における浮き上がりを抑えることができ、通過帯域外における減衰特性に優れたフィルタを実現することができる。
【００４３】
図３に、同一基板に共振子１０とキャパシタ３０とを形成したフィルタにより構成される回路の一例として送信回路１００の等価回路図を示す。なお図４の平面図は、図３に示す送信回路１００に対応している。
【００４４】
送信回路１００は、アンテナに接続するアンテナポートＡＮＴと、送信器に接続する送信ポートＴｘに直列的に接続される共振子１Ｓ〜３Ｓと、これらに並列的に接続される共振子１Ｐ〜３Ｐと、共振子１ＳとポートＴｘ間に接続するキャパシタＣとを含んで構成される。共振子１Ｓ〜３Ｓおよび共振子１Ｐ〜３Ｐはそれぞれ前述の共振子１０に相当し、キャパシタＣは前述のキャパシタ３０に相当する。
【００４５】
インダクタＬは、共振子１ＳおよびキャパシタＣとポートＴｘとの間に直列接続され、キャパシタＣとともにローパスフィルタを構成する。前述のように、インダクタＬは、受動素子部品を実装してもよいし、共振子１０およびキャパシタ３０と同様に基板１９上に設けてもよい。
【００４６】
次に、本発明のデュプレクサの一実施形態の例を説明する。図５は、本実施形態のデュプレクサ２００の断面図である。同図に示すデュプレクサ２００は、図１に示したフィルタ１と、フィルタ１が実装される実装用基板４１とから主に構成されている。実装用基板４１の主面には、電極パッド４２が設けられており、この電極パッド４２とフィルタ１のＵＢＭ層２１とが、両者の間に介在されたはんだ等からなる金属バンプ４３によって電気的に接続されている。これによりフィルタ１と実装用基板４１とが電気的に且つ機械的に接続されている。またフィルタ１は、全体が封止樹脂４４で覆われることにより保護されている。
【００４７】
図６は、図５に示すデュプレクサ２００により構成された等価回路図である。
図６に示すようにデュプレクサ２００は、フィルタを２個備えて構成される。デュプレクサ２００は、アンテナ共用器、分波器と呼ばれ、１つのアンテナに接続される送信用フィルタ５１および受信用フィルタ５２とを備える。アンテナと送信用フィルタ５１および受信用フィルタ５２との接続点には、送信用フィルタ５１と受信用フィルタ５２との整合をとる整合回路（図示せず）が設けられている。デュプレクサ２００は、入出力ポートとして、アンテナに接続するアンテナポートＡＮＴと、送信器に接続する送信ポートＴｘと、受信器に接続する受信ポートＲｘとを備え、アンテナポートＡＮＴと送信ポートＴｘとの間に、送信用フィルタ５１として上記のフィルタを接続し、アンテナポートＡＮＴと受信ポートＲｘとの間に、受信用フィルタ５２として上記のフィルタを接続して構成される。
【００４８】
本実施形態では送信用フィルタ５１の通過周波数帯域よりも受信用フィルタの通過周波数帯域の方が高くなるように各フィルタが形成されている。デュプレクサ２００が備える送信用フィルタ５１および受信用フィルタ５２に、優れたフィルタ特性を有する上述のフィルタが使用されるので、デュプレクサ２００の特性も優れたものとなる。
【００４９】
デュプレクサの他の実施形態としては、キャパシタＣを共振子に対して並列に接続する構成がある。図７は、本実施形態のデュプレクサ３００の等価回路図を示す。図７に示すデュプレクサは、図６に示したデュプレクサ２００と比べて、キャパシタＣと共振子１Ｓとの接続関係が異なっているである。
【００５０】
図６に示したデュプレクサ２００は、共振子１Ｓから送信ポートＴｘへの信号線とグランド線との間にキャパシタＣが接続されていたのに対し、図７に示すデュプレクサ３００は、共振子１Ｓに対してキャパシタＣが並列に接続されている。図７に示すデュプレクサ３００のように、ある共振子とキャパシタＣとが並列接続される場合、両者の第１共振子用電極１４と第１キャパシタ用電極３１とが接続されるとともに両者の第２共振子用電極１３と第２キャパシタ用電極３３とが接続されることとなる。このとき、第１共振子用電極１４と第１キャパシタ用電極３１とを接続する導体を第１接続導体、第２共振子用電極１３と第２キャパシタ用電極３３とを接続する導体を第２接続導体とすれば、第１接続導体と第２接続導体とは、平面視したときに重ならないように配置されていることが好ましい。換言すれば、第１接続導体と第２接続導体とは、重ならない領域（非重なり領域）が出来る限り大きくなるように配置されていることが好ましい。
【００５１】
図８は、図７に示すデュプレクサ３００の送信用フィルタ５１の平面図である。同図において、並列接続された共振子１ＳとキャパシタＣに着目すると、共振子１Ｓの第２共振子用電極１３とキャパシタＣの第２キャパシタ用電極３３とは直線状の第２接続導体３５により接続され、共振子１Ｓの第１共振子用電極１４とキャパシタＣの第１キャパシタ用電極３１とは、平面視したときに第２接続導体３５と重ならないように迂回した第１接続導体３６により接続されている。このように第１接続導体３６と第２接続導体３５とを形成することにより、共振子１ＳとキャパシタＣとの並列接続経路において発生し得る容量成分が小さく抑えられるため、フィルタの特性に与える影響を小さくすることができ、所望の特性を得ることができる。
【００５２】
このように共振子１Ｓに並列にキャパシタＣを接続することで、フィルタ通過帯域近傍における急峻性を向上させることができる。
【００５３】
次に、本発明におけるフィルタ１の製造方法の一実施形態について説明する。図９Ａ〜図９Ｄは、フィルタ１の製造方法を示す工程図である。本実施形態におけるフィルタ１の製造方法は、半導体製造技術を利用するものである。
【００５４】
［共振部形成工程］
共振部形成工程では、複数の共振部１１が、厚み方向一表面上に形成された基板１９を準備する。
【００５５】
（ａ）基板１９の準備および犠牲層の形成工程
基板１９は、Ｓｉ（シリコン）やＧａＡｓ（ガリウムヒ素）などからなる板状部材であり、本実施の形態では、シリコン基板を用いた例について説明する。また、犠牲層は、製造する共振子１０の空隙１６に対応する部分であり、本実施の形態では、２つの犠牲層である第１犠牲層６１および第２犠牲層６２を基板１９表面上に形成する。
【００５６】
まず、図９Ａ（ａ）に示すように、基板１９の厚み方向一表面の全面にわたって、ＳｉＯ２（二酸化珪素）からなる第１犠牲層６１を形成する。ＳｉＯ２からなる第１犠牲層６１は、基板１９の表面を加熱処理し、熱酸化させることで形成することができる。第１犠牲層６１の厚みは、加熱処理の処理条件、加熱温度、加熱時間などにより制御することが可能であり、本実施の形態では０．１〜１．０μｍに設定される。
【００５７】
次に、図９Ａ（ｂ）に示すように、第１犠牲層６１上に、ＰＳＧ（リンドープガラス）からなる第２犠牲層６２を形成する。第２犠牲層６２は、ＣＶＤ（Chemical Vapor
Deposition）法によって形成することができる。第２犠牲層６２の厚みは、ＣＶＤ処理時の温度や時間などの処理条件により制御することが可能であり、本実施の形態では２．５〜３．０μｍに設定される。このように第２犠牲層６２は比較的厚く形成されるが、ＰＳＧはエッチング速度が速いため後述する犠牲層エッチング工程において比較的短時間でエッチングを行うことができる。また、第２犠牲層６２とシリコンからなる基板１９との間にＳｉＯ２からなる第１犠牲層６１を介在させることによって、第１犠牲層６１が拡散バリアとして機能し、ＰＳＧのリンが基板１９に拡散するのを抑制することができる。第１犠牲層６１上に形成された第２犠牲層６２の表面は、ＣＭＰ（Chemical Mechanical
Polishing）装置を用いて表面平滑化される。
【００５８】
（ｂ）犠牲層のパターニング工程
図９Ａ（ｃ）に示すように、基板１９の一表面の全面にわたって形成した第１犠牲層６１および第２犠牲層６２を、複数の共振子１０のそれぞれの空隙１６に対応した形状にパターニングする。第１犠牲層６１および第２犠牲層６２のパターニングは、半導体製造プロセスにおける酸化絶縁膜の公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。パターニングの一例としては、第２犠牲層６２上にポジレジストをスピンコートなどにより塗布し、露光、現像してレジストをパターンニングしてマスクを形成する。そののちフッ酸水溶液に浸漬して、空隙１６に対応した形状を有する第１犠牲層６１および第２犠牲層６２を得る。
【００５９】
（ｃ）共振部１１の形成工程
図９Ｂ（ｄ）に示すように、複数の共振子１０のそれぞれの空隙１６に対応した形状を有する第１犠牲層６１および第２犠牲層６２の上に、第１共振子用電極１４、第１キャパシタ用電極３１、第１圧電膜１２、第２圧電膜３２、第２共振子用電極１３、第２キャパシタ用電極３３を形成し、共振部１１およびキャパシタ３０を形成する。
【００６０】
まず、基板１９表面および第２犠牲層６２表面の少なくとも一部に第１共振子用電極１４および第１キャパシタ用電極３１を形成する。第１共振子用電極１４および第１キャパシタ用電極３１は、スパッタリング法やＣＶＤ法などによって同時に形成することができる。次に、基板１９の厚み方向から平面視したときの全面を覆うように第１圧電膜１２および第２圧電膜３２を形成する。第１圧電膜１２および第２圧電膜３２は、スパッタリング法やＣＶＤ法などによって同時に形成することができる。形成された第１圧電膜１２は、複数の共振子１０のそれぞれに対応してパターニングされ、形成された第２圧電膜３２は、キャパシタ３０に対応してパターニングされる。
【００６１】
次に、第１圧電膜１２および第２圧電膜３２の表面の少なくとも一部に第２共振子用電極１３および第２キャパシタ用電極３３を形成する。このとき、第２共振子用電極１３は、少なくとも一部が、第１圧電膜１２および第１共振子用電極１４を介して第２犠牲層６２と対向するように形成され、第２キャパシタ用電極３３は、少なくとも一部が、第２圧電膜３２および第１キャパシタ用電極３１と対向するように形成される。
【００６２】
次に、図９Ｂ（ｅ）に示すように、第２共振子用電極１３上に、調整層１７を形成する。調整層１７は、蒸着法などによって形成することができる。次に、図９Ｂ（ｆ）に示すように、複数の共振子１０およびキャパシタ３０に対応して、第２共振子用電極１３および第２キャパシタ用電極３３をパターニングする。第２共振子用電極１３および第２キャパシタ用電極３３のパターニングは、半導体製造プロセスにおける電極の公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に行うことができる。
【００６３】
次に、図９Ｃ（ｇ）に示すように、基板１９の厚み方向一表面の全面に対応して、共振部１１およびキャパシタ３０を覆うように、保護膜１８を形成する。保護膜１８は、ＣＶＤ法などによって形成することができる。次に、図９Ｃ（ｈ）に示すように、複数の共振子１０およびキャパシタ３０に対応して、第１圧電膜１２および保護膜１８をパターニングする。第１圧電膜１２および保護膜１８のパターニングは、半導体製造プロセスにおける公知のパターニング技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。
【００６４】
（ｄ）外部導出用電極２０、ＵＢＭ層２１およびピークシフト層３４の形成工程
図９Ｃ（ｉ）に示すように、複数の共振子１０およびキャパシタ３０のそれぞれに対応して第１圧電膜１２および保護膜１８がパターニングされて、基板１９の厚み方向一表面において第１共振子用電極１４または第２共振子用電極１３が露出した部分に、外部導出用電極２０を形成する。これによりフィルタ前駆体が完成する。
【００６５】
次に、外部導出用電極２０上に、ＵＢＭ層２１およびピークシフト層３４を同一材料を用いて同時に形成する。ＵＢＭ層２１およびピークシフト層３４は、無電解めっき法などによって形成することができる。
【００６６】
（ｅ）エッチングホール１５の形成工程
次に、図９Ｄ（ｊ）に示すように、複数の共振子１０のそれぞれに対応して、共振部１１を、基板１９表面に直交する方向に、第２犠牲層６２表面まで到達するエッチングホール１５を形成する。エッチングホール１５の形成方法は、半導体製造プロセスにおけるビア形成技術を利用することができ、たとえばフォトリソグラフィ技術により、容易に設けることができる。
【００６７】
（ｆ）エッチング工程
図９Ｄ（ｋ）に示すように、複数の共振子１０のそれぞれに対応して、エッチングホール１５を介してエッチング剤によって、第１犠牲層６１および第２犠牲層６２をエッチング除去して、空隙１６を形成する。第１犠牲層６１および第２犠牲層６２のエッチング除去は、半導体製造プロセスにおけるエッチング技術を利用することができ、犠牲層の材質に応じたエッチング剤を用いて容易に行うことができる。エッチング剤は、エッチング液またはエッチングガスで、種々のエッチング条件に応じてウェットエッチング、ドライエッチングのいずれかを選択すればよい。以上の工程によりフィルタ１が完成する。
【実施例】
【００６８】
実際にキャパシタ３０上にピークシフト層３４を設けた回路を作製し、インピーダンスおよび偏角の周波数特性を測定した。
【００６９】
第１共振子用電極１４、第２共振子用電極１３、第１キャパシタ用電極３１および第２キャパシタ用電極３３は、それぞれ厚み０．４５μｍのＭｏ（モリブデン）層により形成し、第１圧電膜１２および第２圧電膜３２は、厚み０．９０μｍのＡｌＮ膜により形成した。
【００７０】
ＵＢＭ層２１については、Ｃｒ／Ｎｉ／Ａｕがこの順序で積層された３層構造とし、Ｃｒ層の厚みを１００Å、Ｎｉ層の厚みを１００００Å、Ａｕ層の厚みを１０００Åとした。
【００７１】
周波数特性は、Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ社製ネットワークアナライザ８７５３Ｄを用いて２５℃の温度条件下で測定した。
【００７２】
図１０は、インピーダンスおよび偏角の周波数特性を示すグラフである。横軸は、周波数（ＭＨｚ）を示し、左側縦軸は、インピーダンス（Ω）を示し、右側縦軸は偏角（
degree）を示す。
【００７３】
グラフからわかるように、高周波数領域での挿入損失のピークが見られず、通過周波数帯域（１８５０〜２１１５ＭＨｚ）から外れたものと考えられる。これにより挿入損失のピークを通過帯域外にシフトさせ、挿入損失が少ない特性に優れた小型のフィルタを製造することができた。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態であるフィルタ１の構成を示す断面図である。
【図２】インダクタ４０を基板１９上に設けた場合の部分平面図である。
【図３】本実施形態の送信回路１００の等価回路図である。
【図４】送信回路１００の平面図である。
【図５】デュプレクサ２００の断面図である。
【図６】本実施形態のデュプレクサ２００の等価回路図である。
【図７】本実施形態のデュプレクサ３００の等価回路図である。
【図８】図７に示すデュプレクサ３００の送信用フィルタ５１の平面図である。
【図９Ａ】フィルタ１の製造方法を示す工程図である。
【図９Ｂ】フィルタ１の製造方法を示す工程図である。
【図９Ｃ】フィルタ１の製造方法を示す工程図である。
【図９Ｄ】フィルタ１の製造方法を示す工程図である。
【図１０】インピーダンスおよび偏角の周波数特性を示すグラフである。
【符号の説明】
【００７５】
１  フィルタ
１０  共振子
１１  共振部
１２  第１圧電膜
１３  第２共振子用電極
１４  第１共振子用電極
１５  エッチングホール
１６  空隙
１７  調整層
１８  保護膜
１９  基板
２１  ＵＢＭ層
３１  第１キャパシタ用電極
３２  第２圧電膜
３３  第２キャパシタ用電極
３４  ピークシフト層
３５  第１接続導体
３６  第２接続導体
４１  実装用基板
４２  電極パッド
４３  金属バンプ
４４  封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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