(57)【要約】【課題】シリアル・インターフェース方式の半導体記憶装置において、データ読み出しの高速化を実現する。【解決手段】カラムアドレス信号ＣＡｊは、外部クロックＣＬＫに同期して、上位ビットから下位ビットへ順にカラムアドレスデコーダ１１にシリアル入力される。最下位ビットのカラムアドレス信号ＣＡ0の１つ前のカラムアドレス信号ＣＡ1が確定した時点で、選択された一対のビット線ＢＬＳ，ＢＬＳ＋１のプリチャージを同時に開始する。そして、最下位ビットのカラムアドレス信号ＣＡ0が確定した時点で、選択されなかったビット線ＢＬＳ＋１をセンスアンプ１４から切り離して、選択されたビット線ＢＬＳに対して、センスアンプ１４のセンス動作を行うようにした。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のビット線と、各ビット線に接続された複数のメモリセルと、上位ビットから下位ビットの順にシリアル入力されるアドレス信号に応じてビット線を選択するアドレスデコーダと、前記アドレスデコーダにより選択されたビット線をプリチャージするプリチャージ回路と、前記ビット線に出力される前記メモリセルのデータを読み出す読み出し回路と、を備え、
前記アドレスデコーダにより、最上位ビットから最下位ビットより１ビット上位までのアドレス信号に応じて、一対のビット線が選択された時に、前記プリチャージ回路により当該一対のビット線のプリチャージを同時に開始させ、
前記アドレスデコーダにより、最下位ビットのアドレス信号に応じて、前記一対のビット線のうち１本のビット線が選択された時に、選択されなかったビット線を前記読み出し回路から切り離すようにしたことを特徴とする半導体記憶装置。
【請求項２】
前記読み出し回路は、前記選択されなかったビット線が前記読み出し回路から切り離された後に、前記ビット線に出力される前記メモリセルのデータを読み出すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記プリチャージ回路は、前記一対のビット線を第１の電位まで充電する充電回路を備えることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記読み出し回路は、前記プリチャージ回路により前記一対のビット線が第１の電位まで充電された後に、前記選択されたビット線を前記メモリセルのデータに応じた第２の電位に設定するプリ・センスアンプと、前記ビット線の第２の電位とリファレンス電位との差を増幅するメイン・センスアンプとを備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数のビット線と、各ビット線に接続された複数のメモリセルと、前記ビット線に出力される前記メモリセルのデータを読み出す読み出し回路とを備えた半導体記憶装置のデータ読み出し方法において、
最上位ビットから最下位ビットより１ビット上位までのアドレス信号に応じて、一対のビット線を選択し、
選択された前記一対のビット線のプリチャージを開始し、
前記プリチャージの開始後に、最下位ビットのアドレス信号に応じて、前記一対のビット線のうち１本のビット線を選択し、
前記ビット線を選択した後に、選択されなかったビット線を前記読み出し回路から切り離し、
前記選択されなかったビット線を前記読み出し回路から切り離した後に、前記読み出し回路により、前記選択されたビット線に出力される前記メモリセルのデータを読み出すことを特徴とする半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル・インターフェース方式の半導体記憶装置及び半導体記憶装置のデータ読み出し方法に関する。
【背景技術】
【０００２】
近年、電気的にプログラム及び消去可能な不揮発性メモリ（EEPROM; Electrically Erasable Read Only Memory）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。EEPROMは、フローティングゲートと、コントロールゲートを有するメモリセルを備える。そして、フローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上のデータをメモリセルに記録し、フローティングゲートの電荷の有無によるソース領域とドレイン領域との間の導通の変化によって、メモリセルからデータを読み出す。
【０００３】
ところで、シリアル・インターフェース方式のEEPROMの読み出し動作においては、外部クロックの立ち上がりエッジに同期して、アドレス信号（カラムアドレス信号）が上位アドレスから下位アドレスへと順にシリアル入力される。そして、最下位アドレスが同期して入力された外部クロックの立ち下がりに同期して、メモリセルからのデータを出力するという仕様になっている。このため、最下位のカラムアドレス信号の確定から、データ出力開始まで１／２クロックの期間しかない。
【０００４】
この種のEEPROMは特許文献１〜６に記載されている。
【特許文献１】米国特許第５０２９１３０号
【特許文献２】米国特許第５０４５４８８号
【特許文献３】米国特許５０６７１０８号
【特許文献４】特開平１１−２７４３２９号公報
【特許文献５】特開２００５−１５９３３６号公報
【特許文献６】特開２０００−１７３２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、シリアル・インターフェース方式のEEPROMにおいては、アドレス信号の確定からデータ出力開始まで、１／２クロックの期間しかなかったので、読み出しの高速化に限界があるという問題があった。
【０００６】
一般に、EEPROMのデータ転送速度を向上させるには、出力データのバス幅を広げるか、クロックの速度（つまり、周波数）を上げて、短いレートで読み出しを実行するしかない。しかしながら、シリアル・インターフェース方式のEEPROMにおいては、バス幅は１ビットに固定されているため、カラムアドレス信号の確定からデータ出力開始までの時間を短縮するにも限界があった。
【課題を解決するための手段】
【０００７】
そこで、本発明の半導体記憶装置は、複数のビット線と、各ビット線に接続された複数のメモリセルと、上位ビットから下位ビットの順にシリアル入力されるアドレス信号に応じてビット線を選択するアドレスデコーダと、前記アドレスデコーダにより選択されたビット線をプリチャージするプリチャージ回路と、前記ビット線に出力される前記メモリセルのデータを読み出す読み出し回路と、を備え、前記アドレスデコーダにより、最上位ビットから最下位ビットより１ビット上位までのアドレス信号に応じて、一対のビット線が選択された時に、前記プリチャージ回路により当該一対のビット線のプリチャージを同時に開始させ、前記アドレスデコーダにより、最下位ビットのアドレス信号に応じて、前記一対のビット線のうち１本のビット線が選択された時に、選択されなかったビット線を前記読み出し回路から切り離すようにしたことを特徴とする。
【０００８】
また、本発明の半導体記憶装置のデータ読み出し方法は、複数のビット線と、各ビット線に接続された複数のメモリセルと、前記ビット線に出力される前記メモリセルのデータを読み出す読み出し回路とを備えた半導体記憶装置のデータ読み出し方法において、最上位ビットから最下位ビットより１ビット上位までのアドレス信号に応じて、一対のビット線を選択し、選択された前記一対のビット線のプリチャージを開始し、前記プリチャージの開始後に、最下位ビットのアドレス信号に応じて、前記一対のビット線のうち１本のビット線を選択し、前記ビット線を選択した後に、選択されなかったビット線を前記読み出し回路から切り離し、前記選択されなかったビット線を前記読み出し回路から切り離した後に、前記読み出し回路により、前記選択されたビット線に出力される前記メモリセルのデータを読み出すことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、シリアル・インターフェース方式の半導体記憶装置において、データ読み出しの高速化を実現することができる。また、読み出し回路の回路規模の増加を抑えることもできる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態について図面を参照しながら説明する。
【００１１】
（シリアル・インターフェース方式のEEPROMの構成）
まず、EEPROMの全体の構成について図面を参照しながら説明する。図１に示すように、メモリアレイ領域において、Ｎ本のビット線ＢＬ０〜ＢＬＮが設けられ、これらのビット線ＢＬ０〜ＢＬＮと交差するように、Ｍ本のワード線ＷＬ０〜ＷＬＭが設けられている。そして、これらのビット線ＢＬ０〜ＢＬＮとワード線ＷＬ０〜ＷＬＭの各交差点に対応して、複数のメモリセルＭＣが設けられている。
【００１２】
また、外部クロックに同期して、上位ビットから下位ビットへと順にシリアル入力されるロウアドレス信号ＲＡｉに応じて、Ｍ本のワード線ＷＬ０〜ＷＬＭの中から１本のワード線を選択するロウアドレスデコーダ１０と、外部クロックに同期して、上位ビットから下位ビットへと順にシリアル入力されるカラムアドレス信号ＣＡｊに応じて、Ｎ本のビット線ＢＬ０〜ＢＬＮの中から１本のビット線を選択するカラムアドレスデコーダ１１が設けられている。そして、カラムアドレスデコーダ１１によって選択されたビット線は読み出し回路１２に接続される。読み出し回路１２は、当該ビット線に接続され、ロウアドレスデコーダ１０によって選択されたワード線に接続されたメモリセルＭＣのデータを読み出す。読み出されたデータは外部クロックに同期してシリアル出力される。
【００１３】
本実施形態のEEPROMにおいては、カラムアドレス信号ＣＡｊは、外部クロックに同期して、上位ビットから下位ビットへ順にカラムアドレスデコーダ１１にシリアル入力され、外部クロックの立ち上がりに応じて、カラムアドレスの各ビットが確定する。すると、カラムアドレス信号ＣＡｊの全ビットが確定するクロックの１つ前にクロックの時点では、カラムアドレス信号ＣＡｊの全ビットが最終的に確定した時に、選択されるカラムアドレスの候補を２つに絞ることができる。つまり、２つのカラムアドレスの候補は、一対のビット線に対応させることができる。そこで、その一対のビット線に対して、その時点で読み出し動作を開始しておき、カラムアドレスが最終的に確定した時点で、実際に選択されたビット線のデータを出力すれば、データを非常に高速に出力することが可能になる。
【００１４】
ここで、一対のビット線に対して、それぞれ読み出し回路を設けていたのでは、読み出し回路の回路規模が２倍に増大してしまう。そこで、カラムアドレス確定からデータ読みだしに至るまでの期間で支配的な動作は、ビット線のプリチャージであることから、読み出し回路は１アドレス分（１ビット線分）を維持し、前記一対のビット線を同時にプリチャージし、カラムアドレスの全ビットが最終確定してから、選択されなかったビット線を読み出し回路から切り離して、読み出し回路のセンス動作を行うことにすれば、読み出し回路の回路規模の増加を防止しつつ、高速クロックでの読み出し動作が可能になる。
【００１５】
以下では、そのような高速読み出しのEEPROMの具体的な構成について説明する。図２は、そのようなEEPROMの構成を示す図である。メモリアレイ領域は、EEPROMの出力データのビット数に合わせて分割されている。図２の例では、８ビットのデータＩo7〜Ｉo0に対応して８ブロックに分割されているが、そのうち２ブロックのみを図示してある。
【００１６】
今、カラムアドレス信号ＣＡｊは、外部クロックＣＬＫに同期して、上位ビットから下位ビットへ順にカラムアドレスデコーダ１１にシリアル入力される。図２は、最上位ビットのアドレス信号ＣＡＴから最下位ビットのアドレス信号ＣＡ0より１ビット上位のアドレス信号ＣＡ1に応じて、一対のビット線ＢＬＳ，ＢＬＳ＋１が選択された状態を示している。
【００１７】
ビット線ＢＬＳにはメモリセルＭＣ１が接続され、ビット線ＢＬＳ＋１にはメモリセルＭＣ２が接続されている。メモリセルＭＣ１，ＭＣ２のコントロールゲートには共通のワード線ＷＬが接続され、ワード線ＷＬは、ロウアドレスデコーダ１０によって選択されているとする。カラムアドレスデコーダ１１において、一対のビット線ＢＬＳ，ＢＬＳ＋１に対応してそれぞれ、スイッチＳＷ１，ＳＷ２が設けられている。最上位ビットのアドレス信号ＣＡＴから最下位ビットのアドレス信号ＣＡ0より１ビット上位のアドレス信号ＣＡ1に応じて、一対のビット線ＢＬＳ，ＢＬＳ＋１が選択された時には、スイッチＳＷ１，ＳＷ２は閉じ、一対のビット線ＢＬＳ，ＢＬＳ＋１は、プリチャージ回路１３に接続されるようになっている。そして、最下位ビットのアドレス信号ＣＡ0が確定すると、スイッチＳＷ１，ＳＷ２のいずれか一方が開き、一対のビット線ＢＬＳ，ＢＬＳ＋１の中、一本のビット線は、センスアンプ１４（読み出し回路の一例）から切り離されるように構成されている。
【００１８】
また、プリチャージ後のビット線電位をセンスするセンスアンプ１４、センスアンプ１４からのセンス出力をラッチして、シリアル出力するためのデータラッチ１５が各ブロックに設けられている。
【００１９】
（メモリセルの構成）
図２のメモリセルＭＣ１（ＭＣ２も同じ）の具体的な構成例について、図３を参照して説明する。このメモリセルＭＣ１は、スプリットゲート型のメモリセルであり、半導体基板１０１上に所定間隔を隔てて形成されたドレイン領域１１３及びソース領域１１４の間にチャネル領域１１５が形成されている。チャネル領域１１５の一部上からソース領域１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成され、該フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン領域１１３の一部上に延在したコントロールゲート１１２が形成されている。
【００２０】
ドレイン領域１１３は対応するビット線ＢＬＳに接続され、コントロールゲート１１２は対応するワード線ＷＬに接続され、ソース領域１１４は対応するソース線ＳＬに接続されている。
【００２１】
以下に、スプリットゲート型のメモリセルＭＣ１の動作を述べる。先ず、データを書き込むときには、ドレイン領域１１３を接地して、コントロールゲート１１２とソース領域１１４に所定の電圧（例えばコントロールゲート１１２に2V、ソース領域１１４に12V）を印加し、チャネル領域１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。
【００２２】
また、データを消去するときには、ドレイン領域１１３及びソース領域１１４を接地して、ワード線ＷＬからコントロールゲート１１２に高電圧Ｖee（例えば15V）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下FNトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９aが形成されているので、ここに電界が集中し、より低電圧でFNトンネル電流を流すことができる。
【００２３】
また、メモリセルＭＣ１に記憶されたデータを読み出す時は、ソース領域１１４を接地して、コントロールゲート１１２及びドレイン領域１１３に所定の電圧（例えば、コントロールゲート１１２に3V、ドレイン１１３に1V）を印加する。すると、フローティングゲート１０９に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Icが流れる。データ「０」が書き込まれている場合にはメモリセルＭＣ１のしきい値は高くなるので、セル電流Icは小さくなり、データ「１」が書き込まれている場合にはメモリセルＭＣ１のしきい値は低くなるので、セル電流Icは大きくなる。
【００２４】
セル電流Icは、読み出し回路において、データ電圧Ｖdataに変換され、そのデータ電圧Ｖdataと、リファレンス電圧Ｖrefと比較することによって、メモリセルＭＣに記憶されたデータが「０」か、「１」かを判定することになる。
【００２５】
（プリチャージ回路、センスアンプの構成）
図２のプリチャージ回路１３、センスアンプ１４の具体的な構成について、図４を参照して説明する。プリチャージ回路１３は、ＮＯＲ回路ＮＲ１と、ＮＯＲ回路ＮＲ１の出力がゲートに印加された、Ｎチャネル型トランジスタＴ１とで形成されている。ＮＯＲ回路ＮＲ１の第１の入力端子にはイネーブル信号ＥＮＢの反転信号が入力され、第２の入力端子には、Ｎチャネル型トランジスタＴ１のドレインが接続されている。
【００２６】
ＮＯＲ回路ＮＲ１の第２の入力端子は、カラムアドレスデコーダ１１のスイッチＳＷ１，ＳＷ２を介して、一対のビット線ＢＬＳ，ＢＬＳ＋１に接続される。一対のビット線ＢＬＳ，ＢＬＳ＋１の電圧はデータ読み出し時に、０Ｖに初期設定されているものとする。
【００２７】
ＮＯＲ回路ＮＲ１の第２の入力端子から見たしきい値をＶt*1とする。イネーブル信号ＥＮＢがハイに立ち上がると、ＮＯＲ回路ＮＲ１の出力はハイになり、これに応じて、Ｎチャネル型トランジスタＴ１がオンする。Ｎチャネル型トランジスタＴ１のソースには電源電圧Ｖｄｄが印加されているので、一対のビット線ＢＬＳ，ＢＬＳ＋１は、Ｎチャネル型トランジスタＴ１によって、それらの電圧がＶt*1となるまで急速にプリチャージされる。（図５参照）
【００２８】
ビット線ＢＬＳ，ＢＬＳ＋１がＶt*1以上までプリチャージされると、ＮＯＲ回路ＮＲ１の出力はハイからロウに反転するので、Ｎチャネル型トランジスタＴ１はオフし、ここでプリチャージ回路１３によるプリチャージは終了する。
【００２９】
次に、センスアンプ１４は、プリ・センスアンプ１４Ａとメイン・センスアンプ１４Ｂで構成されている。プリ・センスアンプ１４Ａは、ＮＯＲ回路ＮＲ２と、ＮＯＲ回路ＮＲ２の出力がゲートに印加された、Ｎチャネル型トランジスタＴ２と、Ｎチャネル型トランジスタＴ２と直列接続されたＰチャネル型トランジスタＴ３で形成されている。Ｐチャネル型トランジスタＴ３のソースには、電源電圧Ｖｄｄが印加されており、ゲートとドレインはＮチャネル型トランジスタＴ２のソースに接続されている。
【００３０】
ＮＯＲ回路ＮＲ２の第１の入力端子にはイネーブル信号ＥＮＢの反転信号が入力され、第２の入力端子には、Ｎチャネル型トランジスタＴ２のドレインが接続されている。ＮＯＲ回路ＮＲ２の第２の入力端子は、カラムアドレスデコーダ１１のスイッチＳＷ１，ＳＷ２を介して、一対のビット線ＢＬＳ，ＢＬＳ＋１に接続される。ＮＯＲ回路ＮＲ１の第２の入力端子から見たしきい値をＶt*2とする。
ここで、Ｖt*2＞Ｖt*1という関係に設定されている。
【００３１】
プリ・センスアンプ１４Ａは、プリチャージ回路１３によるプリチャージが終了し、一対のビット線ＢＬＳ，ＢＬＳ＋１のいずれかの非選択のビット線が切り離された後にプリ・センス動作をする。いま、最下位ビットのカラムアドレス信号ＣＡ0が確定して、スイッチＳＷ１が閉じ、スイッチＳＷ２が開いたとする。すると、ビット線ＢＬＳ＋１はプリ・センスアンプ１４Ａから切り離され、ビット線ＢＬＳのみが、プリ・センスアンプ１４Ａに接続された状態になる。
【００３２】
この時、ビット線ＢＬＳに接続されたメモリセルＭＣ１のデータが「１」の場合は、メモリセルＭＣ１のセル電流Icは前述のように大きくなるので、ビット線ＢＬＳの電圧を下げようとする。一方、ＮＯＲ回路ＮＲ２の出力はハイであり、Ｎチャネル型トランジスタＴ２はオンしているので、Ｎチャネル型トランジスタＴ２はビット線ＢＬＳの電圧を上げようとする。この両者の働きが相殺されることで、ビット線ＢＬＳの電圧はプリチャージされた電圧Ｖt*1付近で安定することになる。
【００３３】
一方、ビット線ＢＬＳに接続されたメモリセルＭＣ１のデータが「０」の場合は、メモリセルＭＣ１のセル電流Icは前述のように小さくなるので、Ｎチャネル型トランジスタＴ２により、ビット線ＢＬＳの電圧は上昇するが、ビット線ＢＬＳがＶt*2以上まで充電されると、ＮＯＲ回路ＮＲ２の出力はハイからロウに反転するので、Ｎチャネル型トランジスタＴ２はオフする。これにより、ビット線ＢＬＳの電圧はＶt*2付近で安定することになる。
【００３４】
まとめると、メモリセルＭＣ１のデータが「１」の場合は、ビット線ＢＬＳの電圧はＶt*1付近となり、メモリセルＭＣ１のデータが「０」の場合は、ビット線ＢＬＳの電圧はＶt*2付近となり、そのビット線ＢＬＳの電圧は、Ｎチャネル型トランジスタＴ２のソースに現れる。
【００３５】
従って、そのビット線ＢＬＳの電圧をメイン・センスアンプ１４Ｂで検出することにより、メモリセルＭＣ１のデータが「０」か「１」か、を判別することができる。メイン・センスアンプ１４Ｂは、非反転入力端子（＋）に、Ｎチャネル型トランジスタＴ２のソース電圧が入力され、反転入力端子（−）に基準電圧Ｖrefが入力された差動アンプで形成されている。このメイン・センスアンプ１４Ｂには、イネーブル信号ＥＮＢがゲートに印加されたＮチャネル型トランジスタＴ４が接続されている。イネーブル信号ＥＮＢがハイの時に、メイン・センスアンプ１４Ｂに接地電圧が供給されることで活性状態となり、イネーブル信号ＥＮＢがロウの時には、メイン・センスアンプ１４Ｂは接地から切り離されることにより不活性状態になるように構成されている。従って、メイン・センスアンプ１４Ｂは、活性化状態において、メモリセルＭＣ１のデータが「１」の場合は、ロウを出力し、メモリセルＭＣ１のデータが「０」の場合は、ハイを出力する。
【００３６】
（シリアル・インターフェース方式のEEPROMの動作例）
以下、本実施形態のEEPROMの動作例について、図５、図６等を参照しながら説明する。カラムアドレス信号ＣＡｊは、外部クロックＣＬＫに同期して、上位ビットから下位ビットへ順にカラムアドレスデコーダ１１にシリアル入力される。外部クロックＣＬＫの立ち上がりに応じて、カラムアドレスの各ビットが確定する。
【００３７】
この例では、カラムアドレス信号ＣＡｊは８ビットで構成されており、最下位ビットのカラムアドレス信号ＣＡ0の１つ前のカラムアドレス信号ＣＡ1が外部クロックＣＬＫの立ち上がりに応じて確定する。すると、前述のように、カラムアドレスデコーダ１１のスイッチＳＷ１，ＳＷ２が閉じ、一対のビット線ＢＬＳ，ＢＬＳ＋１が選択される。この時、イネーブル信号ＥＮＢがハイに立ち上がる。
【００３８】
すると、一対のビット線ＢＬＳ，ＢＬＳ＋１に対して、プリチャージ回路１３がプリチャージを開始する。そして、次の外部クロックＣＬＫの立ち上がりに応じて、最下位ビットのカラムアドレス信号ＣＡ0が確定すると、スイッチＳＷ１，ＳＷ２の一方が開き、一対のビット線ＢＬＳ，ＢＬＳ＋１のいずれか１本が選択される。いま、ビット線ＢＬＳが選択されたとすると、スイッチＳＷ１は閉じたままであるが、スイッチＳＷ２は開き、選択されなかったビット線ＢＬＳ＋１は、センスアンプ１４（読み出し回路）から切り離される。
【００３９】
その後、前述のようにセンスアンプ１４により、選択されたビット線ＢＬＳに対して、センス動作が行われ、選択されたビット線ＢＬＳに接続されたメモリセルＭＣ１のデータが「０」か「１」かが判別される。この時には、すでにビット線ＢＬＳのプリチャージが行われているので、センスアンプ１４のセンス動作を素早く完了することができるのである。そして、８つのブロックに対応した各センスアンプ１４の出力は、対応するデータラッチ１５に転送され、外部クロックＣＬＫの立ち下がりに応じて、８ビットの出力データＩo7，Ｉo6，・・・がシリアル出力される。
【００４０】
尚、最下位ビットのカラムアドレス信号ＣＡ0が確定した時点でプリチャージ回路１３によるプリチャージは完了していること好ましい。しかし、その時点でプリチャージ回路１３によるプリチャージが完了していない場合でも、ある程度のプリチャージは行われているので高速読み出しの効果を期待できる。
【００４１】
このように、本実施形態のEEPROMによれば、最下位ビットのカラムアドレス信号ＣＡ0の１つ前のカラムアドレス信号ＣＡ1が確定した時点で、選択された一対のビット線ＢＬＳ，ＢＬＳ＋１のプリチャージを同時に開始し、最下位ビットのカラムアドレス信号ＣＡ0が確定した時点で、選択されなかったビット線ＢＬＳ＋１をセンスアンプ１４から切り離して、センスアンプ１４のセンス動作を行うようにしたので、読み出し回路の回路規模の増加を防止しつつ、高速クロックでの読み出し動作が可能になる。
【００４２】
尚、本実施形態は、スプリットゲート型のメモリセルを有した、シリアル・インターフェース方式EEPROMに関するものであるが、本発明はこれに限らず、プリチャージを用いたものであれば、シリアル・インターフェース方式の半導体記憶装置に広く適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態によるEEPROMの全体の構成を示す図である。
【図２】本発明の実施形態によるEEPROMの具体的な構成を示す図である。
【図３】スプリットゲート型のメモリセルを示す断面図である。
【図４】プリチャージ回路、センスアンプの構成を示す図である。
【図５】プリチャージ回路、センスアンプの動作を説明する図である。
【図６】本発明の実施形態によるEEPROMの動作例を説明するタイミング図である。
【符号の説明】
【００４４】
１０  ロウアドレスデコーダ      １１  カラムアドレスデコーダ
１２  読み出し回路      １３  プリチャージ回路      １４  センスアンプ
１５  データラッチ
ＭＣ１，ＭＣ２  メモリセル      ＳＷ１，ＳＷ２  スイッチ  
ＢＬ  ビット線      ＷＬ  ワード線  ＳＬ  ソース線
１０１  半導体基板      １０５  ゲート絶縁膜
１０９  フローティングゲート      １０９ａ  突起部      １１０  トンネル絶縁膜
１１２  コントロールゲート      １１３  ドレイン領域      １１４  ソース領域
１１５  チャネル領域
【図１】
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【図２】
2010015643.tif 000004
【図３】
2010015643.tif 000005
【図４】
2010015643.tif 000006
【図５】
2010015643.tif 000007
【図６】
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