(57)【要約】【課題】ソフトスタート機能を備えている場合でも、出力する電源電圧をより早く立ち上げることができるスイッチング電源回路を提供する。【解決手段】スイッチング電源回路２１に電源バイパス回路２２を設け、電源バイパス回路２２は、電源＋Ｂが投入されてからその電圧が基準電圧Ｖref1に相当する所定の閾値に達するまでの間に、ＦＥＴ７及びπ型フィルタ１４をバイパスさせて電源＋Ｂを入力端子ＳＷＰＩＮに供給する。従って、ソフトスタート回路１９の機能によりＦＥＴ７がスイッチング動作を開始するタイミングが遅れても、スイッチング電源回路２１を経由して負荷に供給するメイン電源の電圧をより早く立ち上げることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部より電源が供給される入力端子から出力端子に至る通電経路上に介挿されるスイッチング素子と、
このスイッチング素子によりスイッチングされた電圧出力を平滑化する平滑手段と、
この平滑手段により平滑されて前記出力端子に供給される電圧が一定となるように、前記スイッチング素子を制御する信号を生成する制御信号生成手段と、
前記電源が投入されてから一定期間が経過すると、前記スイッチング素子によるスイッチング動作を開始させるソフトスタート手段とを備えたスイッチング電源回路において、
前記電源が投入されてから当該電源電圧が所定の閾値に達するまでの間に、前記スイッチング素子及び前記平滑手段をバイパスさせて、前記電源を前記出力端子に供給する電源バイパス手段を備えたことを特徴とするスイッチング電源回路。
【請求項２】
前記電源バイパス手段は、前記電源の投入後に当該電圧が安定してから、その電圧が低下して前記閾値を下回る状態となった場合も、前記電源電圧が閾値に達するまでの間に前記スイッチング素子及び前記平滑手段をバイパスさせることを特徴とする請求項１記載のスイッチング電源回路。
【請求項３】
前記電源バイパス手段は、
前記入力端子の電圧を前記閾値と比較するコンパレータと、
このコンパレータの出力信号に応じて、前記入力端子と前記出力端子との間を導通させるバイパス用トランジスタとで構成されることを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項４】
前記電源バイパス手段を、前記スイッチング素子，前記制御信号生成手段，前記ソフトスタート手段と共に同一の半導体基板上に構成したことを特徴とする請求項１乃至３の何れかに記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部より供給される電源をスイッチング素子によりスイッチングし、スイッチングされた電圧を平滑化して出力するスイッチング電源回路に関する。
【背景技術】
【０００２】
図１０は、従来の一般的な（例えば車載用）スイッチング電源回路の構成例を示すものである。図示しないバッテリより供給される電源＋Ｂ（例えば１２Ｖ）は、スイッチング電源ＩＣ（以下、単にＩＣと称す）１の電源入力端子ＶＩＮと、スイッチング入力端子ＳＷＩＮとに与えられている。電源入力端子ＶＩＮは、電流源２及びＣ端子に外付けされているコンデンサ３を介してグランドに接続されており、上記Ｃ端子は、コンパレータ４の非反転入力端子に接続されている。コンパレータ４の非反転入力端子には、基準電圧生成回路５より基準電圧Ｖref1が与えられており、コンパレータ４の出力端子は駆動回路６の入力端子に接続されている。
【０００３】
スイッチング入力端子ＳＷＩＮは、ＮチャネルＭＯＳＦＥＴ７のドレインに接続されており、ＦＥＴ７のゲートは、駆動回路６の出力端子に接続されている。駆動回路６には、発振回路８及び三角波生成回路９より出力されるＰＷＭ制御の搬送波（例えば周波数が数１０ｋＨｚ程度の三角波）が与えられている。駆動回路６は、与えられた搬送波のレベルと、後述するＰＷＭ制御指令との比較結果によりＰＷＭ信号を生成し、ＦＥＴ７のゲートにスイッチング制御信号として出力する。
【０００４】
ＦＥＴ７のソースはスイッチング出力端子ＳＷＯＵＴに接続されており、その出力端子ＳＷＯＵＴには、ＩＣ１の外部において、アノードがグランドに接続されているフライホイールダイオード１０のカソードと、コイル１１及びコンデンサ１２，１３で構成されるπ型フィルタ１４とが接続されている。π型フィルタ１４の出力側は、ＩＣ１のスイッチング電源入力端子ＳＷＰＩＮを介して、ＩＣ１内部でコンパレータ１５の非反転入力端子に接続されている。コンパレータ１５の反転入力端子には、基準電圧生成回路５より基準電圧Ｖref1が与えられており、コンパレータ１５の出力信号は、駆動回路６に前述したＰＷＭ制御指令として与えられている。
【０００５】
入力端子ＳＷＰＩＮには、ＩＣ１の内部でＮチャネルＭＯＳＦＥＴ１６のドレインが接続されており、ＦＥＴ１６のソースは、メイン電源端子ＶＯＭに接続され、ゲートは制御回路１７の出力端子に接続されている。制御回路１７は、メイン電源端子ＶＯＭの電圧レベルを図示しない検知部によりモニタして、その電圧が例えば５Ｖ等の一定レベルとなるようにＦＥＴ１６のオン状態を制御する。また、入力端子ＳＷＰＩＮは、外付けの抵抗素子１８によってプルダウンされている。メイン電源端子ＶＯＭより出力される電源は、例えばマイクロコンピュータなどに制御用電源として供給される。
以上の構成において、電流源２，コンデンサ３，コンパレータ４，基準電圧発生回路５により、ソフトスタート回路１９が構成されている。また、ＩＣ１と、ＩＣ１に外付けされるコンデンサ３，ダイオード１０及びπ型フィルタ１４とにより、スイッチング電源回路２０が構成されている。
【０００６】
次に、スイッチング電源回路２０の動作について図１１も参照して説明する。イグニッションスイッチがオンされてバッテリからの電源+Ｂが供給されると（（ｂ），時点（１）参照）、電流源２による一定電流でコンデンサ３の充電が開始される（（ｃ）参照）。尚、基準電圧発生回路５に対しては、バッテリが接続された時点で（（ａ）参照）その電圧が直接供給されるようになっている。コンデンサ３の端子電圧が基準電圧Ｖref1を下回っている間は、コンパレータ４の出力信号はロウレベルであり、駆動回路６はＦＥＴ７をオフ状態に維持している。
【０００７】
そして、コンデンサ３の端子電圧が基準電圧Ｖref1を超えると（（ｃ），時点（２）参照）、コンパレータ４の出力信号はハイレベルとなり、駆動回路６は、ＦＥＴ７に対してゲート信号（ＰＷＭ信号）の出力を開始する（（ｅ）参照）。すると、スイッチング入力ＳＷＩＮに与えられている電源電圧＋ＢがＦＥＴ７によりスイッチングされて、入力端子ＳＷＰＩＮの電位は上昇を開始する（（ｄ）参照）。ソフトスタート期間に相当する時点（１）〜（２）間は、例えば数１０ｍ秒程度に設定される。
制御回路１７は、π型フィルタ１４により平滑化されて、入力端子ＳＷＰＩＮに与えられる電圧をＦＥＴ１６により降圧して、メイン電源端子ＶＯＭの電圧レベルが一定となるように制御する（（ｆ）参照）。スイッチング電源回路２０と同様の構成は、例えば特許文献１に開示されている。
【特許文献１】特開２００４−１７３４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上のように、スイッチング電源回路２０が、電源投入時においてＦＥＴ７によるスイッチング動作の開始を遅延させるソフトスタート回路１９を備えている場合には、その分だけメイン電源端子ＶＯＭの電圧レベルが立ち上がるタイミングが遅延することになる。すると、マイクロコンピュータのパワーオンリセットが解除されるタイミングにも遅れが生じ、マイクロコンピュータの起動が遅れてしまうという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、ソフトスタート機能を備えている場合でも、出力する電源電圧をより早く立ち上げることができるスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載のスイッチング電源回路によれば、電源バイパス手段は、電源が投入されてからその電源電圧が所定の閾値に達するまでの間に、スイッチング素子及び平滑手段をバイパスさせて前記電源を出力端子に供給する。したがって、ソフトスタート手段の機能により、スイッチング素子がスイッチング動作を開始するタイミングが遅れても、出力端子には、投入された電源が直接供給されるので、スイッチング電源回路を経由して供給する電源の電圧を、より早く立ち上げることができる。
【００１１】
請求項２記載のスイッチング電源回路によれば、電源バイパス手段は、電源の投入後に当該電圧が安定してから、その電圧が低下して前記閾値を下回る状態となった場合も、電圧が再び閾値に達するまでの間にスイッチング素子及び平滑手段をバイパスさせる。したがって、電源の投入時のみならず、一旦安定した後に電圧が何らかの原因で一時的に低下した場合にも、ソフトスタート手段の機能による電圧立ち上がりの遅れをカバーすることができる。
【００１２】
請求項３記載のスイッチング電源回路によれば、電源バイパス手段は、コンパレータが入力端子の電圧を閾値と比較して出力する信号に応じて、バイパス用トランジスタが入力端子と出力端子との間を導通させる。したがって、電源バイパス手段を簡単に構成することができる。
【００１３】
請求項４記載のスイッチング電源回路によれば、電源バイパス手段を、スイッチング素子，制御信号生成手段，ソフトスタート手段と共に同一の半導体基板上に構成するので、電源バイパス手段を追加した場合でも全体を小型に構成できる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。尚、図１０と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のスイッチング電源回路２１は、スイッチング電源回路２０に、電源バイパス回路（電源バイパス手段）２２を加えた構成となっている。入力端子ＶＩＮとグランドとの間には、抵抗素子２３及び２４の直列回路が接続されており、両者の共通接続点は、コンパレータ２５の非反転入力端子に接続されている。コンパレータ２５の反転入力端子には、基準電圧生成回路５より基準電圧Ｖref1が与えられている。
【００１５】
コンパレータ２５の出力端子は、ＡＮＤゲート２６の一方の入力端子に接続されており、同他方の入力端子は、コンパレータ４の出力端子に接続されている。そして、ＡＮＤゲート２６の出力端子は、コンパレータ２７の非反転入力端子に接続されている。コンパレータ２７の反転入力端子には、基準電圧生成回路２８より基準電圧Ｖref2が与えられており、コンパレータ２７の出力端子はＰＮＰトランジスタ（バイパス用トランジスタ）２９のベースに接続されている。
【００１６】
尚、コンパレータ２７は、トランジスタ２９を駆動するドライバとして配置されており、基準電圧Ｖref2は、基準電圧Ｖref1と等しいか又はより高い電圧となるように設定されている。トランジスタ２９のエミッタは、電源＋Ｂに接続されており、コレクタは、入力端子ＳＷＰＩＮに接続されている。以上が電源バイパス回路２２を構成しており、電源バイパス回路２２のトランジスタ２９を除く部分を内蔵したＩＣが、スイッチング電源ＩＣ３０を構成している。
【００１７】
次に、本実施例の作用について図２も参照して説明する。従来の図１１に示すケースと同様に、イグニッションスイッチがオンされて電源+Ｂが供給されると（（ｂ），時点（１）参照）、コンデンサ３の充電が開始される（（ｃ）参照）。この時、コンパレータ４，２５の出力レベルは何れもロウであり、ＡＮＤ（負論理のＯＲ）ゲート２６の出力レベルもロウになる。したがって、トランジスタ２９にベース電流が流れ（（ｇ）参照）、入力端子ＳＷＰＩＮには、トランジスタ２９を介して電源＋Ｂが供給される。
【００１８】
すなわち、トランジスタ２９の作用によって、入力端子ＳＷＰＩＮの電位はより早く上昇を開始することになり、それに伴い、メイン電源端子ＶＯＭの電位もより早く上昇を開始する（（ｆ），時点（２）参照）。電圧＋Ｂが上昇する過程では、コンパレータ２５の非反転入力端子の電位がコンパレータ４側よりも先に基準電圧Ｖref1を超えるが、コンパレータ４がロウレベルを維持しているので、トランジスタ２９はオンし続ける。
【００１９】
そして、コンデンサ３の端子電圧が基準電圧Ｖref1を超えると（（ｃ），時点（３）参照）コンパレータ４の出力信号もハイレベルとなるので、ＡＮＤゲート２６及びコンパレータ２７の出力信号はハイレベルとなり、トランジスタ２９はオフに転じる（（ｇ）参照）。それと同時に、駆動回路６がＦＥＴ７（スイッチング素子）にゲート信号の出力を開始するので（（ｅ）参照）、ＦＥＴ７によりスイッチングされた電圧出力が、入力端子ＳＷＰＩＮに与えられる（（ｄ）参照）。
【００２０】
図２に示す時点（１）〜（３）のソフトスタート期間は図１１における時点（１）〜（２）の期間に相当し、電源＋Ｂの供給が開始されてからメイン電源端子ＶＯＭの電位が上昇を開始するまでの図２の時点（１）〜（２）の期間は、ソフトスタート期間よりも短くなっている。その結果、スイッチング電源回路２１によりマイコンなどの負荷に供給される電源電圧は、従来よりも早く立ち上がるようになっている。
【００２１】
また、メイン電源端子ＶＯＭの電圧が一旦安定した以降に、何らかの原因により電圧＋Ｂが低下した場合、コンパレータ２５の非反転入力端子の電位はコンパレータ４側よりも先に基準電圧Ｖref1を下回る。すると、コンパレータ２５の出力信号が先にロウレベルとなり、ＡＮＤゲート２６及びコンパレータ２７を介してトランジスタ２９がオンする。これにより、電源投入時以降に、電圧＋Ｂが一時的に低下した場合にも、トランジスタ２９がオンすることで、メイン電源端子ＶＯＭの電圧がより早く上昇する。
【００２２】
以上のように本実施例によれば、スイッチング電源回路２１に電源バイパス回路２２を設け、その電源バイパス回路２２は、電源＋Ｂが投入されてからその電圧が基準電圧Ｖref1に相当する所定の閾値に達するまでの間に、ＦＥＴ７及びπ型フィルタ（平滑手段）１４をバイパスさせて電源＋Ｂを入力端子ＳＷＰＩＮに供給する。したがって、ソフトスタート回路（ソフトスタート手段）１９の機能により、ＦＥＴ７がスイッチング動作を開始するタイミングが遅れても、スイッチング電源回路２１を経由してマイクロコンピュータなどの負荷に供給するメイン電源の電圧を、より早く立ち上げることができる。
【００２３】
また、電源バイパス回路２２は、電源＋Ｂの投入後に電圧が一旦安定してから、その電圧が低下して基準電圧Ｖref1に相当する閾値を下回る状態となった場合も、電圧＋Ｂが再び上記閾値に達するまでの間にＦＥＴ７をバイパスさせるので、電源＋Ｂの投入時のみならず、その電圧が何らかの原因で一時的に低下した場合にも、ソフトスタート回路１９の機能による立ち上がりの遅れをカバーできる。
【００２４】
そして、電源バイパス回路２２は、コンパレータ４が、入力端子ＶＩＮの電圧をコンデンサ３の端子電圧として、閾値相当の基準電圧Ｖref1と比較して出力する信号に応じて、トランジスタ２９がスイッチング入力ＳＷＩＮ（特許請求の範囲の「入力端子」に対応）とスイッチング電源入力端子ＳＷＰＩＮ（特許請求の範囲の「出力端子」に対応）との間を導通させるので、簡単に構成することができる。
【００２５】
（第２実施例）
図３は本発明の第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のスイッチング電源回路３１は、第１実施例のトランジスタ２９をＮＰＮトランジスタ（バイパス用トランジスタ）３２に置き換え、そのコレクタを電源＋Ｂ側に接続し、エミッタを入力端子ＳＷＰＩＮに接続している。そして、コンパレータ２７は、出力が負論理のコンパレータ２７Ｎに置き換えられており、以上が電源バイパス回路（電源バイパス手段）３３を構成している。また、電源バイパス回路３３のトランジスタ３２を除く部分を内蔵したＩＣが、スイッチング電源ＩＣ３４を構成している。
以上のように構成される第２実施例によれば、ＡＮＤゲート２６の出力信号がロウレベルであれば、コンパレータ２７Ｎの出力信号はハイレベルとなってトランジスタ３２がオンするので、第１実施例と同様の効果が得られる。
【００２６】
（第３実施例）
図４は本発明の第３実施例であり、第１実施例と異なる部分について説明する。第３実施例のスイッチング電源回路３５は、第１実施例のトランジスタ２９をＰチャネルＭＯＳＦＥＴ（バイパス用トランジスタ）３６に置き換え、そのソースを電源＋Ｂ側に接続し、ドレインを入力端子ＳＷＰＩＮに接続している。そして、コンパレータ２７及び基準電圧生成回路２８に替えて、バッファ３７が配置されており、以上が電源バイパス回路（電源バイパス手段）３８を構成している。また、電源バイパス回路３８のＦＥＴ３６を除く部分を内蔵したＩＣが、スイッチング電源ＩＣ３９を構成している。
以上のように構成される第３実施例によれば、ＡＮＤゲート２６の出力信号がロウレベルであれば、バッファ３７の出力信号はロウレベルとなってＦＥＴ３６がオンするので、第１実施例と同様の効果が得られる。
【００２７】
（第４実施例）
図５は本発明の第４実施例であり、第３実施例と異なる部分について説明する。第４実施例のスイッチング電源回路４０は、第３実施例のＰチャネルＭＯＳＦＥＴ３６をＮチャネルＭＯＳＦＥＴ（バイパス用トランジスタ）４１に置き換え、そのドレインを電源＋Ｂ側に接続し、ソースを入力端子ＳＷＰＩＮに接続している。そして、バッファ３７に替えて、ＮＯＴゲート４２が配置されており、以上が電源バイパス回路（電源バイパス手段）４３を構成している。また、電源バイパス回路４３のＦＥＴ４１を除く部分を内蔵したＩＣが、スイッチング電源ＩＣ４４を構成している。
以上のように構成される第４実施例によれば、ＡＮＤゲート２６の出力信号がロウレベルであれば、ＮＯＴゲート４２の出力信号はハイレベルとなってＦＥＴ４１がオンするので、第３実施例と同様の効果が得られる。
【００２８】
（第５〜第８実施例）
図６〜図９は本発明の第５〜第８実施例を示すものである。これらの第５〜第８実施例は、それぞれ第１〜第４実施例に対応しており、これらの実施例のバイパス用トランジスタであるトランジスタ２９，３２，ＦＥＴ３６，４１を、それぞれスイッチング電源ＩＣ３０’，３４’，３９’，４４’に内蔵したものが、スイッチング電源回路２１’，３１’，３５’，４０’を構成している。
以上のように構成される第５〜第８実施例によれば、電源バイパス回路２２，３３，３８，４３をスイッチング電源ＩＣ３０’，３４’，３９’，４４’にそれぞれ内蔵し、同一の半導体基板上に構成したので、電源バイパス回路を追加した場合でも、スイッチング電源回路２１’，３１’，３５’，４０’を小型に構成できる。
【００２９】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＦＥＴ７，１６を、ＮチャネルＭＯＳＦＥＴに置き換えても良い。
ＦＥＴ１６及び制御回路１７に替えて、その他の定電圧回路や、三端子レギュレータなどを配置しても良い。
抵抗素子２３及び２４，コンパレータ２５，ＡＮＤゲート２６により、電源投入後の電圧低下に対応する機能部分は、必要に応じて設ければ良い。
スイッチング電源回路がメイン電源を供給する負荷は、マイクロコンピュータに限ることはない。
ソフトスタート手段は、電源が投入された時点から一定期間の計時を完了すると、スイッチング制御を許可する信号を出力するカウンタなどで構成しても良い。
車載用に限ることなく、その他の一般的なバッテリを入力電源とするものや、商用交流電源を整流・平滑した直流電源が入力されるスイッチング電源回路にも同様に適用が可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施例であり、スイッチング電源回路の電気的構成を示す図
【図２】タイミングチャート
【図３】本発明の第２実施例を示す図１相当図
【図４】本発明の第３実施例を示す図１相当図
【図５】本発明の第４実施例を示す図１相当図
【図６】本発明の第５実施例を示す図１相当図
【図７】本発明の第６実施例を示す図２相当図
【図８】本発明の第７実施例を示す図３相当図
【図９】本発明の第８実施例を示す図４相当図
【図１０】従来技術を示す図１相当図
【図１１】図２相当図
【符号の説明】
【００３１】
図面中、４はコンパレータ、７はＮチャネルＭＯＳＦＥＴ（スイッチング素子）、１４はπ型フィルタ（平滑手段）、１９はソフトスタート回路（ソフトスタート手段）、２１はスイッチング電源回路、２２は電源バイパス回路（電源バイパス手段）、２９はＰＮＰトランジスタ（バイパス用トランジスタ）、３１はスイッチング電源回路、３２はＮＰＮトランジスタ（バイパス用トランジスタ）、３３は電源バイパス回路（電源バイパス手段）、３５はスイッチング電源回路、３６はＰチャネルＭＯＳＦＥＴ（バイパス用トランジスタ）、３８は電源バイパス回路（電源バイパス手段）、４０はスイッチング電源回路、４１はＮチャネルＭＯＳＦＥＴ（バイパス用トランジスタ）、４３は電源バイパス回路（電源バイパス手段）を示す。
【図１】
2010136522.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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