(57)【要約】      （修正有）【課題】内部電源回路の製造時の工程変化による電圧変動を補償して、内部電源電圧のレベルを一定に維持する。【解決手段】外部電圧を入力されて基準電圧Ｖrefを発生させる基準電圧発生部４０と、基準電圧発生部４０からの基準電圧を内部電圧レベルまで増幅させる内部電圧レベル増幅部５０と、内部電圧レベル増幅部５０からの内部電圧レベルが製造工程によって変化した場合にその変化を補償して出力する工程変化補償部６０と、工程変化補償部６０で補償され、増幅された内部電圧レベルを入力して内部電圧を駆動するドライバ部７０とから構成される。【選択図】図２
2010152911.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する基準電圧生成部と、
内部電圧を生成するために前記基準電圧を増幅する内部電圧レベル増幅部と、
前記内部電圧レベル増幅部によって前記基準電圧を増幅する間に生成された前記内部電圧の変動を補償するために前記内部電圧を調節する工程変化補償部と、
前記内部電圧によって内部供給電圧を生成するドライバを含む、半導体素子で使用するための内部供給電圧生成回路。
【請求項２】
請求項１に記載された内部供給電圧生成回路において、
前記基準電圧は、前記基準電圧生成部に提供される外部電圧の変化に関係なく実質的に一定であることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項３】
請求項１に記載された内部供給電圧生成回路において、
前記基準電圧生成部は、
共通のゲートを持つ第１及び第２ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのソース端子とグラウンド電圧Ｖｓｓとの間に直列接続される第１抵抗と、
前記ゲートとドレイン端子が連結された第１ＰＭＯＳトランジスタと、
外部供給電圧Ｖｃｃに連結されるソース端子と、前記第１ＰＭＯＳトランジスタと共通のゲートを持つ第２ＰＭＯＳトランジスタとを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項４】
請求項３に記載された内部供給電圧生成回路において、
前記基準電圧生成部の第１及び第２ＰＭＯＳトランジスタを介して実質的に同一の量の電流が流れることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項５】
請求項１に記載された内部供給電圧生成回路において、
前記工程変化補償部は、フィードバック回路であることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項６】
請求項５に記載された内部供給電圧生成回路において、
前記内部電圧レベル増幅部は、前記半導体素子の製造での状態と、工程変化によって変更される変更電圧も生成し、
前記フィードバック回路は第３ＮＭＯＳトランジスタと第２抵抗を含み、
前記第３ＮＭＯＳトランジスタは前記内部電圧が入力されるドレイン端子と前記変更電圧が入力されるゲートを含み、
前記第２抵抗は前記第３ＮＭＯＳトランジスタのソース端子とグラウンド電圧Ｖｓｓとの間に接続されることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項７】
請求項６に記載された内部供給電圧生成回路において、
前記第３ＮＭＯＳトランジスタは、低いしきい値電圧を持つことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項８】
請求項１に記載された内部供給電圧生成回路において、
前記内部電圧レベル増幅部は，
前記基準電圧生成部の出力ノードに連結されるゲートと、外部供給電圧Ｖｃｃに連結されるソース端子とを持つ第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレイン端子に連結されるソース端子と、自分のゲートに連結されるドレイン端子とを持つ第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレイン端子に連結されるソース端子と、自分のゲートに連結されるドレイン端子とを持つ第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレイン端子に連結されるソース端子と、自分のゲートに連結されてグラウンド電圧Ｖｓｓに連結されるドレイン端子とを持つ第６ＰＭＯＳトランジスタとを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項９】
請求項８に記載された内部供給電圧生成回路において、
前記内部電圧レベル増幅部は、
前記第３ＰＭＯＳトランジスタのドレイン端子と前記第４ＰＭＯＳトランジスタのソース端子との間の共通ノードに前記内部電圧を生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１０】
請求項１に記載された内部供給電圧生成回路において、
前記ドライバは、
前記内部電圧レベル増幅部からの内部電圧出力と前記内部供給電圧とを比較する比較器と、
前記比較器の出力に連結されるゲートと、外部供給電圧Ｖｃｃに連結されるソース端子とを持つ第７ＰＭＯＳトランジスタと、
前記第７ＰＭＯＳトランジスタのドレイン端子に連結されるドレイン端子と、グラウンド電圧Ｖｃｃに連結されるソース端子とを持つ第４ＮＭＯＳトランジスタであることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１１】
請求項１０に記載された内部供給電圧生成回路において、
前記第７ＰＭＯＳトランジスタのドレインと前記第４ＮＭＯＳトランジスタのドレイン端子との間の共通ノードは、前記比較器の入力に共通に連結されることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１２】
基準電圧を生成する基準電圧生成部と、
前記基準電圧による内部電圧を生成する内部電圧生成部と、
前記内部電圧を実質的に一定に維持するためのフィードバック回路と、
前記電圧に基づいて内部供給電圧を生成するドライバとを含む、半導体素子で使用するための内部供給電圧生成回路。
【請求項１３】
請求項１２に記載された内部供給電圧生成回路において、
前記基準電圧は前記基準電圧生成部に提供される外部電圧の変化に関係なく実質的に一定であることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１４】
請求項１２に記載された内部供給電圧生成回路において、
前記内部電圧生成部は、前記半導体素子の製造中の状態とプロセス変更によって変更される変更電圧も生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１５】
請求項１４に記載された内部供給電圧生成回路において、
前記フィードバック回路は、第１トランジスタと第１抵抗とを含み、
前記変更電圧が前記第１トランジスタのゲートに供給されることを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１６】
請求項１４に記載された内部供給電圧生成回路において、
前記内部電圧生成部は、
外部供給電圧Ｖｃｃとグラウンド電圧Ｖｓｓとの間に直列接続される第２、第３、第４及び第５トランジスタを含み、
前記内部電圧生成部は前記第２及び第３トランジスタが連結されるノードで前記内部電圧を生成し、
前記内部電圧生成部は前記第４及び第５トランジスタが連結されるノードで前記変更電圧を生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１７】
請求項１２に記載された内部供給電圧生成回路において、
前記ドライバは、
前記内部電圧と前記内部供給電圧とを比較する比較器と、
前記比較器の出力に連結されるゲートを含む第６トランジスタとを含むことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１８】
請求項１７に記載された内部供給電圧生成回路において、
前記ドライバはグラウンド電圧Ｖｓｓに連結されるソース端子を持つ第７トランジスタをさらに含み、
前記第６トランジスタは外部供給電圧Ｖｃｃに連結されるソース端子と、
前記第７トランジスタのドレイン端子に連結されるドレイン端子とを持つことを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項１９】
請求項１８に記載された内部供給電圧生成回路において、
前記ドライバは前記第６及び第７トランジスタのドレイン端子の間のノードで前記内部供給電圧を生成することを特徴とする、半導体素子で使用するための内部供給電圧生成回路。
【請求項２０】
基準電圧を生成する基準電圧生成部と、
前記基準電圧による内部電圧と半導体素子を製造するうちの工程変化と状態にしたがって変更される変更電圧とを生成する内部電圧生成部と、
第１トランジスタと第１抵抗とを含み、前記変更電圧が前記第１トランジスタのゲートに入力され、前記内部電圧を実質的に変更されないように維持するフィードバック回路と、
前記内部電圧に基づいた内部供給電圧を生成するドライバとを含み、
前記ドライバは、
前記内部電圧と前記内部供給電圧を比べる比較器と、
外部供給電圧Ｖｃｃとグラウンド電圧Ｖｓｓとの間に直列接続される第２及び第３トランジスタとを含み、
前記第２トランジスタは前記比較器の出力に連結されたゲートを持って前記ドライバーは前記第２及び第３トランジスタの間のノードで前記内部供給電圧を生成する、半導体素子で使用するための内部供給電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電圧発生回路に関し、特に製造工程が変化しても安定的に出力する内部電圧発生回路に関する。
【背景技術】
【０００２】
一般に、回路内の特定のノードの電圧を内部電源として使用する場合がある。その場合、ＡＣインピーダンスを低くし、且つＤＣレベルを安定化させる必要がある。しかし、上記の２つの要求条件の双方を満たすことは困難なので、そのうち一つのみを強調するようになる。ローインピーダンスの面に焦点を合わせたものを内部電源と言い、温度や外部電圧の変動に対して安定的に電圧を供給する回路を基準電圧発生器という。その際、優秀な内部電源を確保するためにはこれらを関連させて設計しなければならない。外部電源電圧及び外部温度の変化に係わらずに常に一定の電圧を供給する基準電圧発生器を設計するためには、物理的定数に基づいた電圧を使用しなければならない。ＰＮジャクションのビルトイン電圧、ＭＯＳ構造のしきい値電圧等がその物理的定数に基づいた電圧の代表的な例である。それらの電圧の値は素子のサイズよりは製造工程条件に依存する特性があるので、設計による変動が少なく、基準電圧として使用するに有利である。周辺回路の設計にあたって温度による変動（温度係数）を最小化することが重要であるため、この方法により多様な回路形態が提案されてきた。
【０００３】
外部電圧、温度、製造工程等の変化に影響を受けないように一定の基準電圧を発生させるが、より正確に基準電圧を制御するには、さらに、内部電源電圧が変動した場合にその変動を検出し、その結果に対応して基準電圧を高速でフィードバックさせてその変動を抑制する回路を用意しなければならない。このため、内部電源電圧回路は正確な基準定電圧回路と高速フィードバックループ及び大容量電流供給能力が必要である。
【０００４】
以下、添付図面に基づき従来の内部電圧発生回路を説明する。
図１は従来の内部電圧発生回路を示す回路図である。
図に示すように、外部電圧を受けて基準電圧を発生させる基準電圧（Ｖref ）発生部１０と、基準電圧発生部１０から発生された基準電圧を内部電圧レベルまで増幅させる内部電圧レベル増幅部２０と、内部電圧レベル増幅部２０で内部電源電圧レベルまで増幅された値により内部電源電圧を駆動するドライバ部３０とを備える。
【０００５】
基準電圧発生部１０は内部電源電圧の変動に係わらずに一定の基準電圧を発生する回路であり、その構成は次の通りである。
ゲートを共有する第１、第２ｎＭＯＳトランジスタ１１、１２と、第２ｎＭＯＳトランジスタ１２のソース端子に直列連結されるとともにＶｓｓ電源に接続される抵抗（Ｒ）１３と、第１、第２ｎＭＯＳトランジスタ１１、１２の共有のゲートノードにドレイン端子が接続され、ソース端子がＶｃｃに接続される第１ｐＭＯＳトランジスタ１４と、第１ｐＭＯＳトランジスタ１４とゲートを共有するとともに、ソース端子がＶｃｃ電源に連結され、ドレイン端子が第２ｎＭＯＳトランジスタ１２のドレインに接続される第２ｐＭＯＳトランジスタ１５とから構成される。この第１、第２ｐＭＯＳトランジスタ１４、１５の共有のゲートノードは第２ｐＭＯＳトランジスタ１５のドレイン端子に接続されて基準電圧が出力されるノードとなる。
【０００６】
上記のようにして構成される基準電圧発生部１０においては、第１、第２ｐＭＯＳトランジスタ１４、１５が同一特性を有するトランジスタであるとすると、ゲートを共有しているので飽和領域では双方のトランジスタ１４、１５を介して流れる電流が同じくなる。
【０００７】
内部電圧レベル増幅部２０は、Ｖｃｃ電源とＶｓｓ電源との間に直列連結される４つのｐＭＯＳトランジスタから構成される。すなわち、基準電圧発生部１０の出力ノードにゲートが接続され、ソース端子がＶｃｃ電源に連結される第３ｐＭＯＳトランジスタ１６と、このトランジスタ１６のドレイン端子にソース端子が接続され、ドレイン端子がゲートに接続される第４ｐＭＯＳトランジスタ１７と、このトランジスタ１７のドレイン端子にソース端子が接続され、ドレイン端子がゲートに接続される第５ｐＭＯＳトランジスタ１８と、このトランジスタ１８のドレイン端子にソース端子が接続され、ドレイン端子がゲートに接続されるとともにＶｓｓ電源にも連結される第６ｐＭＯＳトランジスタ１９とからなる。
この回路は、第３ｐＭＯＳトランジスタ１６のドレイン端子と第４ｐＭＯＳトランジスタ１７のソース端子との共有接続点が出力ノードとなる。
【０００８】
ドライバ部３０は、内部電圧レベル増幅部２０の出力ノードからの内部電源電圧レベル値（ＶLR）と内部電源電圧値（Ｖｄｄ）との電圧差を検出する比較器２１と、比較器２１の比較結果により駆動される第７ｐＭＯＳトランジスタ２２と、第７ｐＭＯＳトランジスタ２２のドレイン端子にドレイン端子が接続され、ソース端子はＶｓｓ電源に連結される第３ｎＭＯＳトランジスタ２３とから構成される。第３ｎＭＯＳトランジスタ２３のゲートはＶｃｃ電源に連結され、常時オン状態に維持されている。
第７ｐＭＯＳトランジスタ２２のドレインと第３ｎＭＯＳトランジスタ２３のドレインとが共通接続され、フィードバックされながら内部電圧（Ｖｄｄ）を出力する。
【０００９】
以下、上記構成の従来の内部電圧発生回路の動作について説明する。基準電圧発生部１０において、第１ｐＭＯＳ１４に流れる電流をＩとすると、第１ｎＭＯＳトランジスタ１１のゲート端子に加えられる電圧ＶGS1＝ＶGS2＋Ｉ・Ｒであり（ＶGS2 は第２ｎＭＯＳトランジスタ１２のゲート・ソース間電圧）、トランジスタ１４、１５は同じトランジスタであるので、ｋ＝μｃｏx（Ｗ／Ｌ） （ここで、μ＝キャリアの移動度、ｃｏx ＝酸化膜キャパシタンス、Ｗ＝トランジスタのチャネル幅、Ｌ＝チャネル長）とするとき、飽和領域で共通ゲートとされているトランジスタへ流れる電流Ｉは以下のように計算することができる。
Ｉ・Ｒ＝ＶGS1−ＶGS2＝ＶT1＋√（１／ｋ1）−（ＶT2＋√（Ｉ／ｋ2））      
＝√Ｉ（１／√ｋ1−１／√ｋ2）となる。
ここで、ＶT1、ＶT2はそれぞれ第１ｎＭＯＳ１１、第２ｎＭＯＳ１２のしきい値電圧、ｋ1、ｋ2はそれぞれ第１ｎＭＯＳ１１、第２ｎＭＯＳ１２のｋ値となる。これを整理すると、
√Ｉ＝（１／√ｋ1−１／√ｋ2）／Ｒ
となり、Ｖｃｃとは無関係な電流が流れる。
そして、ＶREF＝Ｖｃｃ−ＶGS4＝Ｖｃｃ−｜ＶTP4｜−√（Ｉ／ｋ4）             
＝Ｖｃｃ−｜ＶTP4｜−１／（Ｒ√（ｋ4）（√（ｋ1）−
√（ｋ2））となる。
ここでＶGS4 はｐＭＯＳトランジスタ１５のゲート・ソース間電圧、ＶTP4 はｐＭＯＳトランジスタ１５のしきい値電圧、ｋ4 はｐＭＯＳトランジスタ１５のｋ値である。
α＝１／（Ｒ√（ｋ4）（√（ｋ1）−√（ｋ2））とすると内部電圧ＶLRは、
ＶLR＝３（｜ＶTP｜＋α）と表すことができる。ここでＶTPとは第４〜第６ｐＭＯＳトランジスタ１７〜１９のしきい値電圧である。
内部電圧が上記のように表され、トランジスタのしきい値電圧は基板の不純物濃度、ソース・ドレイン拡散層の深さ、ゲート酸化膜の厚さなどの製造工程上の変数により影響をうける。したがって、製造工程上の変数の変化によりしきい値電圧が変わった場合に、内部電圧は結果的にしきい値電圧の変化量の３倍も変動することになる。すなわち、内部電圧の値は工程変化に敏感である。
そして、その変動する内部電圧レベルが、直ちにドライバ部３０のレベルとなる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の従来の内部電圧発生回路では次のような問題点があった。
内部電圧は、工程変化に敏感で工程によるしきい値電圧の変化量の３倍も変化し、バーンイン(burn-in)時に工程変化に従って内部電圧のレベルが変わるため、正確なバーンインを進行することができない。このため、チップに対する信頼度が落ちる。
工程によって変動する内部電圧のレベルを合わせためのトリミング回路を追加しなければならないため、付加的な努力が必要である。
【００１１】
本発明は上記問題点を解決するためになされたものであり、その目的とするところは、工程に変化があっても内部電源電圧のレベルを一定に維持することができ、結果的にチップに対する信頼度を向上させることができる内部電圧発生回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明の内部電源電圧発生回路は、外部電源を用いて内部電源を生成する内部電圧発生回路であって、外部電源を受けて基準電圧を発生させる基準電圧発生部と、基準電圧発生部からの基準電圧を内部電圧レベルに増幅させる内部電圧レベル増幅部と、内部電圧レベル増幅部での基準電圧増幅時の回路製造工程の変化による電圧変動を補償する工程変化補償部と、増幅された内部電圧レベルにより内部電圧を駆動するドライバ部とを備えることを特徴とする。
【発明の効果】
【００１３】
上述したように、本発明の内部電圧発生回路では次のような効果がある。
基準電圧を内部電圧レベルに増幅させるに際して、回路製造工程で発生する素子の変化に基づく電圧の変動を工程変化補償部で補償して、安定した内部電圧レベルを維持することができるため、バーンイン時に内部電圧の変化によるチップの信頼性を向上させることができる。
また、工程変化補償部を備えているため、内部電圧のレベルを一定に維持するためのトリミング回路が別途必要なく、容易且つ確実に内部電圧を合わせることができる。
さらに、工程変化補償部はしきい値電圧の低いトランジスタを使用することで効果的に内部電圧を補償することができる。
【図面の簡単な説明】
【００１４】
【図１】従来の内部電圧発生回路を示す回路図。
【図２】本発明実施形態による内部電圧発生回路を示す回路図。
【発明を実施するための形態】
【００１５】
以下、添付図面に基づき本発明実施形態の内部電圧発生回路を説明する。
図２は本実施形態の内部電圧発生回路を示す回路図である。
図２に示すように、この内部電圧発生回路は、外部電圧を入力されて基準電圧（Ｖref ）を発生させる基準電圧発生部４０と、基準電圧発生部４０からの基準電圧を内部電圧レベルまで増幅させる内部電圧レベル増幅部５０と、内部電圧レベル増幅部５０からの内部電圧レベルが製造工程によって変化した場合にその変化を補償して出力する工程変化補償部６０と、工程変化補償部６０で補償され、増幅された内部電圧レベルを入力して内部電圧を駆動するドライバ部７０とから構成される。
【００１６】
ここで、基準電圧発生部４０は内部電圧の変動に係わらずに基準電圧を発生するが、基本的には従来の回路と格別の相違はない。
すなわち、ゲートを共有する第１、第２ｎＭＯＳトランジスタ３１、３２と、第２ｎＭＯＳトランジスタ３２のソース端子に直列連結されてＶｓｓ電源に接続される第１抵抗（Ｒ）３３と、共有のゲートノードにドレイン端子が接続される第１ｐＭＯＳトランジスタ３４と、第１ｐＭＯＳトランジスタ３４とゲートを共有するとともにソース端子がＶｃｃ電源に連結される第２ｐＭＯＳトランジスタ３５とから構成される。ｐＭＯＳトランジスタの共有ゲートノードは第２ｐＭＯＳトランジスタ３５のドレイン端子に接続されて基準電圧が出力されるノードとなる。
【００１７】
上記のように構成された基準電圧発生部４０では、第１、第２ｐＭＯＳトランジスタ３４、３５が同様なトランジスタであるとすると、ゲートを共有しているので、飽和領域ではそれらのトランジスタ３４、３５を介して流れる電流が同じである。
【００１８】
内部電圧レベル増幅部５０は、同様に、従来と同じくＶｃｃ電源とＶｓｓ電源との間に直列連結される４つのｐＭＯＳトランジスタから構成される。すなわち、基準電圧発生部４０の出力ノードにゲートが接続され、ソース端子はＶｃｃ電源に連結される第３ｐＭＯＳトランジスタ３６と、第３ｐＭＯＳトランジスタ３６のドレイン端子にソース端子が接続され、ドレイン端子はゲートに接続される第４ｐＭＯＳトランジスタ３７と、第４ｐＭＯＳトランジスタ３７のドレイン端子にソース端子が接続され、ドレイン端子はゲートに接続される第５ｐＭＯＳトランジスタ３８と、第５ｐＭＯＳトランジスタ３８のドレイン端子にソース端子が接続され、ドレイン端子がゲートとＶｓｓ電源に連結される第６ｐＭＯＳトランジスタ３９とからなる。第３ｐＭＯＳトランジスタ３６のドレイン端子と第４ｐＭＯＳトランジスタ３７のソース端子との共有点が、内部電圧レベル増幅部５０の出力ノードとなる。
【００１９】
工程変化補償部６０は、内部電圧レベル増幅部５０の出力端にドレイン端子が接続され、ソース端子が第２抵抗（Ｒ）４１に直列連結されてＶｓｓ電源に連結される第３ｎＭＯＳトランジスタ４２から構成される。この第３ｎＭＯＳトランジスタ４２のゲートが第５ｐＭＯＳトランジスタ３８と第６ｐＭＯＳトランジスタ３９の接続点に接続されている。
第３ｐＭＯＳトランジスタのドレイン電流をＩ1 、第４ｐＭＯＳトランジスタ３７のドレイン電流をＩ2、第３ｎＭＯＳ４２にバイパスされる電流をＩ3とすると、
Ｉ1＝Ｉ2＋Ｉ3であり、
ＶLR＝３（｜Ｖtb｜＋√（Ｉ1−Ｉ3）／ｋ）である。
ここで、Ｖtbは内部電圧レベル増幅器５０のｐＭＯＳトランジスタ３８と３９との間の電圧である。
したがって、もし、｜Ｖtb｜が高く作成されると、第３ｎＭＯＳトランジスタ４２を経てＩ3 値が大きくなり、｜Ｖtb｜が低く作成されると、第３ｎＭＯＳトランジスタ４２を介してＩ3 値が小さくなる。従って、製造工程による各ｐＭＯＳトランジスタのしきい値電圧の変化にともなう｜Ｖtb｜の変化を、フィードバック回路である第３ｎＭＯＳトランジスタ４２と第２抵抗４１とによって補償することができる。
ここで、第３ｎＭＯＳトランジスタ４２は、低いしきい値電圧を有するトランジスタを使用して安定的にしきい値電圧を調節することができるので、工程の変化による｜Ｖtb｜の変化を確実に補償する。
【００２０】
ドライバ部７０は、内部電圧レベル増幅部５０の出力ノードからの内部電圧レベル値（ＶLR）と出力電圧（Ｖｄｄ）との電圧差を検出する比較器４３と、比較器４３にゲートが接続され、ソース端子はＶｃｃ電源に連結されて駆動される第７ｐＭＯＳトランジスタ４４と、第７ｐＭＯＳトランジスタ４４のドレイン端子にドレイン端子が接続され、ソース端子はＶｓｓ電源に連結される第４ｎＭＯＳトランジスタ４５とから構成される。
【００２１】
上記のようにして構成されるドライバ部７０は、Ｖｄｄ端子から負荷へ過電流を流すと、Ｖｄｄ電圧が瞬間的に下降する。そのとき、Ｖｄｄ電圧がＶLRより低くなると、比較器４３の動作により第７ｐＭＯＳトランジスタ４４の電圧が更に下降して第７ｐＭＯＳトランジスタ４４がオンされ、負荷に電流が供給されてＶｄｄ電圧が上昇する。もしも、Ｖｄｄ電圧がＶLRより大きくなると、今度には第７ｐＭＯＳトランジスタ４４のゲート電圧が上昇して第７ｐＭＯＳトランジスタ４４がオフされ、Ｖｄｄの上昇が止まる。
【００２２】
Ｖｄｄの下降幅が大きくなるほど第７ｐＭＯＳトランジスタ４４のゲート電圧も一層下降するので、Ｖｄｄはより速く上昇する。又、第７ｐＭＯＳトランジスタ４４のサイズが大きくて高速で電流を流すようにすると、Ｖｄｄの変動幅もそれだけ減少する。
すなわち、このドライバ回路７０は、第７ｐＭＯＳトランジスタ４４のドレインと第３ｎＭＯＳトランジスタ４５のドレインとが共通接続されて、比較器４３へ第３ｎＭＯＳトランジスタ４５のドレイン電圧をフィードバックして内部電圧（Ｖｄｄ）を出力する。
【符号の説明】
【００２３】
４０    基準電圧発生部
５０    内部電圧レベル増幅部
６０    工程変化補償部
７０    ドライバ部
３１、３２、４５    ｎＭＯＳトランジスタ
３３、４１    抵抗
３４、３５、３６、３７、３８、３９、４０    ｐＭＯＳトランジスタ
４３    比較器
【図１】
2010152911.tif 000003
【図２】
2010152911.tif 000004