(57)【要約】【課題】トレンチ内の埋め込み導電層の引き回し配線抵抗を低減することにより、トレンチ分離の両端にある隣接ノード間の干渉を充分に抑制できる半導体装置およびその製造方法を提供する。【解決手段】半導体基板ＳＵＢは、主表面を有し、その主表面に素子分離用のトレンチＴＲを有している。埋め込み導電層ＢＣはトレンチＴＲ内を埋め込んでいる。シリサイド層ＳＣは、埋め込み導電層ＢＣに接するように形成されている。【選択図】図１
2010021207.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有し、前記主表面に素子分離用のトレンチを有する半導体基板と、
前記トレンチ内を埋め込む埋め込み導電層と、
前記埋め込み導電層の表面に接するように形成された第１のシリサイド層とを備えた、半導体装置。
【請求項２】
前記半導体基板の前記主表面に形成された不純物領域と、
前記不純物領域の表面に接するように形成された第２のシリサイド層とをさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記主表面上に形成された導電層と、
前記導電層の表面に接するように形成された第３のシリサイド層とをさらに備えた、請求項２に記載の半導体装置。
【請求項４】
前記不純物領域は絶縁ゲート型電界効果トランジスタのソース／ドレイン領域であり、前記導電層は絶縁ゲート型電界効果トランジスタのゲート電極である、請求項３に記載の半導体装置。
【請求項５】
前記埋め込み導電層と前記トレンチとの間において前記トレンチの壁面に沿って形成されたトレンチ内絶縁層と、
前記ゲート電極の側壁を覆うように前記半導体基板の主表面上に形成された側壁絶縁層とをさらに備え、
前記側壁絶縁層は前記第２のシリサイド層と前記第３のシリサイド層との間に位置し、
前記トレンチ内絶縁層は前記第１のシリサイド層と前記第２のシリサイド層との間に位置している、請求項４に記載の半導体装置。
【請求項６】
半導体基板の主表面に形成されたトレンチの内部を埋め込むように埋め込み導電層を形成する工程と、
前記半導体基板の主表面上にゲート電極を形成し、前記半導体基板の主表面にソース／ドレイン領域を形成することで、前記ゲート電極および前記ソース／ドレイン領域を有する絶縁ゲート型電界効果トランジスタを形成する工程と、
前記埋め込み導電層、前記ソース／ドレイン領域および前記ゲート電極の各々に接するように高融点金属を形成する工程と、
熱処理を施すことにより、前記埋め込み導電層、前記ソース／ドレイン領域および前記ゲート電極の各々と前記高融点金属との接する部分のそれぞれにシリサイド層を形成する工程とを備えた、半導体装置の製造方法。
【請求項７】
前記トレンチの壁面に沿うようにトレンチ内絶縁層を形成する工程と、
前記ゲート電極の側壁を覆うように前記半導体基板の主表面上に側壁絶縁層を形成する工程とをさらに備え、
前記高融点金属は、前記側壁絶縁層および前記トレンチ内絶縁層の双方に接するように形成される、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、素子分離用のトレンチ内に埋め込まれた埋め込み導電層を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
トレンチ分離を備えたデバイスにおいて、デバイスがスケーリングするに従い、トレンチ分離幅もスケーリングしていく。たとえば、現状での最先端ロジックである４５ｎｍノードＳｏＣ（System on Chip）では、トレンチ分離幅は７０ｎｍ、次世代では、５０ｎｍと言われている。このとき、懸念されるのが、トレンチ分離の両側に形成されるノード（電位固定の場合もあれば、フローティングの場合もあるが）間のトレンチ埋め込み酸化膜による容量結合起因の干渉である。
【０００３】
これを回避するために、いわゆるポリシリコン埋め込みＦＳ（Field Shield）−ＳＴＩ（Shallow Trench Isolation）が用いられている。つまり、不純物をドープされたポリシリコン（以下、ドープドポリシリコンと称する）をトレンチ分離内に埋め込み、電位固定することにより、上記の容量結合起因の干渉が抑制されている。
【０００４】
このようなトレンチ分離においてトレンチ内に導電層が埋め込まれた構成は、たとえば特開２００１−１４８４１８号公報、特開２０００−３１２６８号公報、国際公開第２００６／０４６４４２号パンフレットなどに開示されている。
【特許文献１】特開２００１−１４８４１８号公報
【特許文献２】特開２０００−３１２６８号公報
【特許文献３】国際公開第２００６／０４６４４２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＦＳ−ＳＴＩにおいてトレンチ内に埋め込まれたドープドポリシリコンよりなる埋め込み導電層の電位を固定するためのコンタクトは、たとえば、ロジック搭載のＳＲＡＭ（Static Random Access Memory）メモリアレイでは、アレイブロックの周辺まで埋め込み導電層を引き回したところに形成される。このため、いわゆる配線抵抗が大きくなり、メモリアレイの中心部付近では、かなりな電位降下が生じてしまう。これにより、メモリアレイの中心部付近では埋め込み導電層を充分に電位固定できなくなり、上記の容量結合起因の干渉を十分に抑え込むことができない可能性がある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、埋め込み導電層の引き回し配線抵抗を低減することにより、トレンチ分離の両端にある隣接ノード間の干渉を充分に抑制できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施の形態の半導体装置は、半導体基板と、埋め込み導電層と、第１のシリサイド層とを備えている。半導体基板は、主表面を有し、その主表面に素子分離用のトレンチを有している。埋め込み導電層はトレンチ内を埋め込んでいる。第１のシリサイド層は、埋め込み導電層に接するように形成されている。
【発明の効果】
【０００８】
本実施の形態の半導体装置によれば、トレンチ内を埋め込む埋め込み導電層に接するように第１のシリサイド層が形成されているため、この第１のシリサイド層により埋め込み導電層の配線抵抗を低減することができ、埋め込み導電層を充分に電位固定することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図に基づいて説明する。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばｐ型の導電型を有する半導体基板ＳＵＢの主表面には、トレンチ分離が形成されている。そして、トレンチ分離が形成された半導体基板ＳＵＢの主表面には、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタが形成されている。
【００１０】
トレンチ分離は、素子分離用のトレンチＴＲと、トレンチ内絶縁層ＴＩと、埋め込み導電層ＢＣとを有している。トレンチＴＲは半導体基板ＳＵＢの主表面に形成されている。埋め込み導電層ＢＣは、たとえばドープドポリシリコンよりなっており、トレンチＴＲ内を埋め込んでいる。トレンチ内絶縁層ＴＩは、たとえばシリコン酸化膜、シリコン酸窒化膜などよりなっており、トレンチＴＲと埋め込み導電層ＢＣとの間においてトレンチＴＲの壁面に沿って形成されている。
【００１１】
ＣＭＯＳトランジスタはｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称する）ＮＴと、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称する）ＰＴとから構成されている。
【００１２】
ｎＭＯＳトランジスタＮＴは、１対のｎ+ソース／ドレイン領域（不純物領域）ＳＤ１と、１対のExtension/Halo領域ＥＨ１と、ゲート酸化膜ＧＩと、ゲート電極（導電層）ＧＥとを主に有している。
【００１３】
ｐ型半導体基板ＳＵＢのｎＭＯＳトランジスタＮＴの形成領域には、ｐ型ウェルＷＥ１が形成されている。１対のｎ+ソース／ドレイン領域ＳＤ１は、そのｐ型ウェルＷＥ１の表面に互いに間隔をあけて形成されている。１対のExtension/Halo領域ＥＨ１のそれぞれは、１対のｎ+ソース／ドレイン領域ＳＤ１の各々に接して形成されている。Extension領域とHalo領域とは互いに逆導電型であり、ｎＭＯＳトランジスタＮＴではExtension領域がｎ型不純物領域であり、Halo領域がｐ型不純物領域である。図１中においてはExtension/Halo領域ＥＨ１としてExtension領域のみが示されている。ゲート電極ＧＥは、たとえばｎ型不純物がドープされたドープドポリシリコンよりなっており、１対のｎ+ソース／ドレイン領域ＳＤ１に挟まれる半導体基板ＳＵＢの領域上にゲート酸化膜（シリコン酸化膜）ＧＩを介して形成されている。
【００１４】
ゲート電極ＧＥの側壁を覆うように半導体基板ＳＵＢの主表面上には側壁絶縁層ＳＷが形成されている。この側壁絶縁層ＳＷは、たとえばシリコン酸化膜、シリコン窒化膜などよりなっている。この側壁絶縁層ＳＷの下側にExtension/Halo領域ＥＨ１が位置している。
【００１５】
ｐＭＯＳトランジスタＰＴは、１対のｐ+ソース／ドレイン領域（不純物領域）ＳＤ２と、１対のExtension/Halo領域ＥＨ２と、ゲート酸化膜ＧＩと、ゲート電極（導電層）ＧＥとを主に有している。
【００１６】
ｐ型半導体基板ＳＵＢのｐＭＯＳトランジスタＰＴの形成領域には、ｎ型ウェルＷＥ２が形成されている。１対のｐ+ソース／ドレイン領域ＳＤ２は、そのｎ型ウェルＷＥ２の表面に互いに間隔をあけて形成されている。１対のExtension/Halo領域ＥＨ２のそれぞれは、１対のｐ+ソース／ドレイン領域ＳＤ２の各々に接して形成されている。Extension領域とHalo領域とは互いに逆導電型であり、ｐＭＯＳトランジスタＰＴではExtension領域がｐ型不純物領域であり、Halo領域がｎ型不純物領域である。図１中においてはExtension/Halo領域ＥＨ２としてExtension領域のみが示されている。ゲート電極ＧＥは、たとえばｐ型不純物がドープされたドープドポリシリコンよりなっており、１対のｐ+ソース／ドレイン領域ＳＤ２に挟まれる半導体基板ＳＵＢの領域上にゲート酸化膜（シリコン酸化膜）ＧＩを介して形成されている。ｎＭＯＳトランジスタＮＴのゲート電極ＧＥとｐＭＯＳトランジスタＰＴのゲート電極ＧＥとには互いに逆導電型の不純物がドープされており、Ｄｕａｌ  Ｇａｔｅとなっている。
【００１７】
ゲート電極ＧＥの側壁を覆うように半導体基板ＳＵＢの主表面上には側壁絶縁層ＳＷが形成されている。この側壁絶縁層ＳＷは、たとえばシリコン酸化膜、シリコン窒化膜などよりなっている。この側壁絶縁層ＳＷの下側にExtension/Halo領域ＥＨ２が位置している。
【００１８】
トレンチ分離を構成する埋め込み導電層ＢＣの表面に接するように第１のシリサイド層ＳＣが形成されている。ｎＭＯＳトランジスタＮＴおよびｐＭＯＳトランジスタＰＴの各ソース／ドレイン領域ＳＤ１、ＳＤ２の各表面に接するように第２のシリサイド層ＳＣが形成されている。トランジスタＮＴ、ＰＴの各ゲート電極ＧＥの表面に接するように第３のシリサイド層ＳＣが形成されている。第１〜第３のシリサイド層ＳＣは、たとえば高融点金属のシリサイド層である。
【００１９】
第１のシリサイド層ＳＣと第２のシリサイド層ＳＣとの間にはトレンチ内絶縁層ＴＩが位置している。また第３のシリサイド層ＳＣと第２のシリサイド層ＳＣとの間には側壁絶縁層ＳＷが位置している。
【００２０】
このＣＭＯＳトランジスタを覆うように半導体基板ＳＵＢの主表面上に層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１には複数個のコンタクトホールＣＨが形成されている。複数個のコンタクトホールＣＨには、第２のシリサイド層ＳＣに達するコンタクトホールＣＨや第３のシリサイド層ＳＣに達するコンタクトホールＣＨが含まれている。これらの複数個のコンタクトホールＣＨの各々の内部はプラグ導電層ＰＧにより埋め込まれている。このプラグ導電層ＰＧは、たとえばタングステンなどの高融点金属よりなっている。
【００２１】
このプラグ導電層ＰＧに電気的に接続するように層間絶縁層ＩＩ１上には配線層ＩＬが形成されている。この配線層ＩＬを覆うように層間絶縁層ＩＩ１上に層間絶縁層ＩＩ２が形成されている。
【００２２】
次に、本実施の形態の半導体装置の製造方法について説明する。
図２〜図５は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。図２を参照して、まずｐ型の半導体基板ＳＵＢに、通常の写真製版技術およびエッチング技術を用いてトレンチＴＲが形成される。このトレンチＴＲの壁面がたとえば酸化などされることにより、トレンチＴＲの壁面にたとえばシリコン酸化膜よりなるトレンチ内絶縁層ＴＩが形成される。
【００２３】
この後、たとえばドープドポリシリコンよりなる埋め込み導電層ＢＣがトレンチ内を埋め込むように形成される。この埋め込み導電層ＢＣの上面が、たとえばシリコン酸化膜よりなるキャップ絶縁層ＣＩによりキャッピングされる。これにより、トレンチＴＲがドープドポリシリコンにより埋め込まれてなるＦＳ−ＳＴＩが形成される。
【００２４】
次に、複数のイオン注入を行うことにより、ｐ型ウェルＷＥ１およびｎ型ウェルＷＥ２が半導体基板ＳＵＢの主表面に形成される。このｐ型ウェルＷＥ１はｎＭＯＳトランジスタＮＴが形成される領域であり、ｎ型ウェルＷＥ２はｐＭＯＳトランジスタＰＴが形成される領域である。
【００２５】
上記の各トランジスタの形成においては、まず半導体基板ＳＵＢの全面に酸化処理が施される。これにより、半導体基板ＳＵＢの表面にシリコン酸化膜ＧＩが形成される。なお酸化処理の後に窒化処理が行なわれて、シリコン酸窒化膜が形成されてもよい。
【００２６】
半導体基板ＳＵＢの表面全面にポリシリコン膜ＧＥが形成される。この後、通常の写真製版技術およびエッチング技術を用いてポリシリコン膜ＧＥがパターニングされる。このパターニングのためのエッチングの際、ポリシリコン膜ＧＥ下のシリコン酸化膜（またはシリコン酸窒化膜）ＧＩがエッチングストッパーとして機能する。これによりパターニングされたポリシリコン膜ＧＥよりなるゲート電極ＧＥが形成され、そのゲート電極ＧＥ下のシリコン酸化膜（またはシリコン酸窒化膜）ＧＩの部分はゲート絶縁層ＧＩとして機能する。
【００２７】
通常の写真製版技術によりｎ型ウェルＷＥ２上にレジストパターン（図示せず）が形成され、このレジストパターンおよびゲート電極ＧＥをマスクとしてｐ型ウェルＷＥ１に複数回のイオン注入が行なわれる。これにより、ｎＭＯＳトランジスタＮＴの１対のExtension/Halo領域ＥＨ１が、ゲート電極ＧＥの下側の領域を挟むようにｐ型ウェルＷＥ１に形成される。また、このイオン注入により、ｎＭＯＳトランジスタＮＴのゲート電極ＧＥにもイオンが注入される。この後、上記のレジストパターンがアッシングなどにより除去される。
【００２８】
この後、通常の写真製版技術によりｐ型ウェルＷＥ１上にレジストパターン（図示せず）が形成され、このレジストパターンおよびゲート電極ＧＥをマスクとしてｎ型ウェルＷＥ２に複数回のイオン注入が行なわれる。これにより、ｐＭＯＳトランジスタＰＴの１対のExtension/Halo領域ＥＨ２がゲート電極ＧＥの下側の領域を挟むようにｎ型ウェルＷＥ２に形成される。また、このイオン注入により、ｐＭＯＳトランジスタＰＴのゲート電極ＧＥにもイオンが注入される。この後、上記のレジストパターンがアッシングなどにより除去される。
【００２９】
図３を参照して、半導体基板ＳＵＢの主表面全面に絶縁膜(シリコン酸化膜、シリコン窒化膜など)が堆積され、その絶縁膜の全面に異方性エッチングが行なわれる。これにより、ゲート電極ＧＥの側壁にのみ絶縁膜が残存され、シリコン酸化膜、シリコン窒化膜などよりなる側壁絶縁層ＳＷが形成される。この異方性エッチングにより、この側壁絶縁層ＳＷが形成されるとともに、埋め込み導電層ＢＣ上のキャップ絶縁層ＣＩが除去され、埋め込み導電層ＢＣの上面が露出する。また同時に、ゲート電極ＧＥおよび側壁絶縁層ＳＷの直下以外のシリコン酸化膜（またはシリコン酸窒化膜）が除去され、ソース／ドレイン領域ＳＤ１、ＳＤ２の表面が露出する。
【００３０】
通常の写真製版技術によりｎ型ウェルＷＥ２上にレジストパターン（図示せず）が形成され、このレジストパターン、ゲート電極ＧＥおよび側壁絶縁層ＳＷをマスクとしてｐ型ウェルＷＥ１にｎ型不純物イオンが複数回イオン注入される。これにより、ｎＭＯＳトランジスタＮＴの１対のｎ+ソース／ドレイン領域ＳＤ１が、ゲート電極ＧＥおよび側壁絶縁層ＳＷの下側の領域を挟むようにｐ型ウェルＷＥ１の表面に形成される。このイオン注入により、ｎＭＯＳトランジスタＮＴのゲート電極ＧＥにもイオンが注入される。この後、上記のレジストパターンがアッシングなどにより除去される。
【００３１】
この後、通常の写真製版技術によりｐ型ウェルＷＥ１上にレジストパターン（図示せず）が形成され、このレジストパターン、ゲート電極ＧＥおよび側壁絶縁層ＳＷをマスクとしてｎ型ウェルＷＥ２にｐ型不純物イオンが複数回イオン注入される。これにより、ｐＭＯＳトランジスタＰＴの１対のｐ+ソース／ドレイン領域ＳＤ２が、ゲート電極ＧＥおよび側壁絶縁層ＳＷの下側の領域を挟むようにｎ型ウェルＷＥ２の表面に形成される。このイオン注入により、ｐＭＯＳトランジスタＰＴのゲート電極ＧＥにもイオンが注入される。この後、上記のレジストパターンがアッシングなどにより除去される。
【００３２】
上記のイオン注入の際に、埋め込み導電層ＢＣにも、ｎ型不純物イオンおよびｐ型不純物イオンの少なくとも一方がイオン注入される。この埋め込み導電層ＢＣには、上記のイオン注入前からｎ型およびｐ型の不純物イオンのどちらか一方がドープされている。したがって、考えを固定させるため、埋め込み導電層ＢＣにｎ型不純物イオンがドープされている場合を想定すると、ｐＭＯＳトランジスタＰＴの形成領域にある埋め込み導電層ＢＣには、ｐ型不純物イオンが注入されることになる。これにより、埋め込み導電層ＢＣ内にもともとドープされているｎ型不純物イオンと新たにソース／ドレイン用に注入されるｐ型不純物イオンとが相殺されてしまうという懸念がある。しかし、埋め込み導電層ＢＣ内にもともとドープされているｎ型不純物イオンがｐ型不純物イオンにより相殺されないように、ｎ型不純物の濃度を充分に濃くしておけば問題とはならない。
【００３３】
上記により、１対のｎ+ソース／ドレイン領域ＳＤ１と、１対のExtension/Halo領域ＥＨ１と、ゲート酸化膜ＧＩと、ゲート電極ＧＥとを有するｎＭＯＳトランジスタＮＴが形成される。また１対のｐ+ソース／ドレイン領域ＳＤ２と、１対のExtension/Halo領域ＥＨ２と、ゲート酸化膜ＧＩと、ゲート電極ＧＥとを有するｐＭＯＳトランジスタＰＴが形成される。
【００３４】
図４を参照して、半導体基板ＳＵＢの全面に、高融点金属(Ｔｉ、Ｃｏ、Ｎｉなど)ＨＭが堆積される。この高融点金属ＨＭは、埋め込み導電層ＢＣ、ソース／ドレイン領域ＳＤ１、ＳＤ２、ゲート電極ＧＥ、側壁絶縁層ＳＷおよびトレンチ内絶縁層ＴＩの各々に接するように形成される。この状態で、複数回ＲＴＡ(Rapid Thermal Anneal)が行なわれる。
【００３５】
図５を参照して、上記のＲＴＡにより、埋め込み導電層ＢＣ、ソース／ドレイン領域ＳＤ１、ＳＤ２およびゲート電極ＧＥの各々と高融点金属ＨＭとの接触部においてシリコンと高融点金属とが反応して、高融点金属シリサイドＳＣが形成される。これにより、埋め込み導電層ＢＣの表面に接するように第１のシリサイド層ＳＣが形成され、ソース／ドレイン領域ＳＤ１、ＳＤ２の表面に接するように第２のシリサイド層ＳＣが形成され、ゲート電極ＧＥの表面に接するように第３のシリサイド層ＳＣが形成される。この後、未反応の高融点金属ＨＭが除去される。
【００３６】
図１を参照して、半導体基板ＳＵＢの全面に、複数の絶縁膜を堆積し、平坦化することにより、層間絶縁層ＩＩ１が形成される。この層間絶縁層ＩＩ１に、通常の写真製版技術およびエッチング技術により、複数個のコンタクトホールＣＨが形成される。複数個のコンタクトホールＣＨの各々は、ソース／ドレイン領域ＳＤ１、ＳＤ２上の第２のシリサイド層ＳＣおよびゲート電極ＧＥ上の第３のシリサイド層ＳＣの各々に達するように形成される。
【００３７】
この複数個のコンタクトホールＣＨが、タングステンなどの高融点金属よりなるプラグ導電層ＰＧにより埋め込まれる。このプラグ導電層ＰＧに接するように配線層ＩＬが形成され、配線層ＩＬを覆うように層間絶縁層ＩＩ２が形成される。これにより図１に示す本実施の形態の半導体装置が製造される。
【００３８】
次に、本実施の形態の半導体装置の作用効果について説明する。
たとえば図６に示すように、ＦＳ−ＳＴＩの埋め込み導電層ＢＣの上面にシリサイド層が形成されておらず、キャップ絶縁層ＣＩが形成されている場合、スケーリング則にしたがってトレンチ分離幅が小さくなると、埋め込み導電層ＢＣの抵抗が大きくなる。なお、図６における上記以外の構成は図１に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００３９】
また埋め込み導電層ＢＣの電位を固定するためのコンタクトは、図７に示すようにメモリアレイＭＡ内の複数のアレイブロックＡＢの間の位置Ｐ１に配置される。なぜなら、アレイブロックＡＢ内には複数個のメモリセルおよびそれらを接続するための配線が密集して配置されておりコンタクトを配置することが困難だからである。
【００４０】
このようにアレイブロックＡＢの外側の位置Ｐ１にコンタクトを配置した場合、その位置Ｐ１からアレイブロックＡＢの中央部の位置Ｐ２まで埋め込み導電層ＢＣを引き回す距離が長くなる。ここで、スケーリング則によって埋め込み導電層ＢＣの抵抗が大きくなると、埋め込み導電層ＢＣの引き回し配線抵抗が大きくなる。これにより、アレイブロックＡＢの中央部の位置Ｐ２では埋め込み導電層ＢＣの電位の降下が著しく大きくなり、容量結合起因の干渉を十分に抑え込むことができない可能性がある。
【００４１】
一方、本実施の形態によれば、図１に示すように、埋め込み導電層ＢＣの表面に接するようにシリサイド層ＳＣが形成されているため、このシリサイド層ＳＣにより配線抵抗を低減することができる。このため、図７に示すようにアレイブロックＡＢの外側の位置Ｐ１から中央部の位置Ｐ２まで埋め込み導電層ＢＣを引き回しても、中央部Ｐ２における電位降下を図６の構成よりも抑えることができる。よって、ＦＳ−ＳＴＩにより容量結合起因の干渉を十分に抑え込むことが可能となる。
【００４２】
また本実施の形態によれば、第１のシリサイド層ＳＣと第２のシリサイド層ＳＣとはトレンチ内絶縁層ＴＩによって互いに分離されている。また第３のシリサイド層ＳＣと第２のシリサイド層ＳＣとは側壁絶縁層ＳＷによって互いに分離されている。このため、これら３つのシリサイド層ＳＣの形成にあたっては、写真製版技術に起因する重ね合わせ余裕を考慮することによる寸法ペナルティを全く考慮する必要はない。
【００４３】
また本実施の形態によれば、図３に示すように側壁絶縁層ＳＷの形成の際の異方性エッチングによりキャップ絶縁層ＣＩを同時に除去することができる。またソース／ドレイン領域ＳＤ１、ＳＤ２とゲート電極ＧＥとのシリサイド化と同じ工程で埋め込み導電層ＢＣのシリサイド化が可能である。このため、簡易な工程で埋め込み導電層ＢＣのシリサイド化が可能となる。
【００４４】
なお上記の実施の形態においてはＭＯＳトランジスタの場合について説明したが、ゲート絶縁膜はシリコン酸化膜に限定されず、シリコン酸窒化膜などの他の絶縁層でもよい。よって、本発明は、ＭＯＳトランジスタに限られず、ＭＩＳ（Metal Insulator Semiconductor）トランジスタにも適用され得る。
【００４５】
また本発明は、ＭＩＳトランジスタ以外の、他の電気素子に適用することもできる。この場合、その電気素子が有する不純物領域や導電層の上面に接するようにシリサイド層が形成される。
【００４６】
またキャップ絶縁層ＣＩの除去は側壁絶縁層ＳＷ形成のための異方性エッチングと同時に行なわれなくても、他の方法により行なわれてもよい。
【００４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４８】
本発明は、ＦＳ−ＳＴＩを有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】ＦＳ−ＳＴＩの埋め込み導電層ＢＣの上面にシリサイド層が形成されておらず、キャップ絶縁層ＣＩが形成された構成を示す概略断面図である。
【図７】複数のアレイブロックによりメモリアレイが構成された様子を示す概略平面図である。
【符号の説明】
【００５０】
ＡＢ  アレイブロック、ＢＣ  埋め込み導電層、ＣＨ  コンタクトホール、ＣＩ  キャップ絶縁層、ＥＨ１，ＥＨ２  Extension/Halo領域、ＧＥ  ゲート電極、ＧＩ  ゲート酸化膜、ＨＭ  高融点金属、ＩＩ１，ＩＩ２  層間絶縁層、ＩＬ  配線層、ＭＡ  メモリアレイ、ＮＴ  ｎＭＯＳトランジスタ、ＰＧ  プラグ導電層、ＳＣ  シリサイド層、ＳＤ１，ＳＤ２  ソース／ドレイン領域、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁層、ＴＩ  トレンチ内絶縁層、ＴＲ  トレンチ、ＷＥ１  ｐ型ウェル、ＷＥ２  ｎ型ウェル。
【図１】
2010021207.tif 000003
【図２】
2010021207.tif 000004
【図３】
2010021207.tif 000005
【図４】
2010021207.tif 000006
【図５】
2010021207.tif 000007
【図６】
2010021207.tif 000008
【図７】
2010021207.tif 000009