(57)【要約】【課題】複数の半導体チップを積層する半導体装置の製造効率を向上させる。【解決手段】外縁に４つの辺を有する主面、主面の反対側に位置する裏面、主面と裏面の間に位置する側面、および主面の有する４つの辺のうち、いずれか１辺に沿って形成される複数のパッドを有するメモリチップ（半導体チップ）を複数準備して、複数のパッドの配列方向と交差する第１方向に沿って複数のメモリチップの側面の位置をオフセットさせながら複数のメモリチップを順次積層する工程を有する半導体装置の製造方法であって、メモリチップを積層する工程には、さらに以下の工程が含まれる。画像処理装置が、メモリチップ搭載領域（チップ搭載領域）の画像データを取得する工程。画像処理装置が、前記画像データと、予め登録された比較用画像データとを比較することにより、メモリチップ搭載領域に既に搭載されたメモリチップの有無を判定する工程。【選択図】図１３
2010073710.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）上面、前記上面の反対側に位置する下面、前記上面上に配置されるチップ搭載領域、および前記チップ搭載領域の周囲に配置される位置合わせマークを有する基板を準備する工程、
（ｂ）外縁に４つの辺を有する主面、前記主面の反対側に位置する裏面、前記主面と前記裏面の間に位置する側面、および前記主面の４つの辺のうち、いずれか１辺に沿って形成される複数のパッドを有する半導体チップを複数準備して、前記複数のパッドの配列方向と交差する第１方向に沿って前記複数の半導体チップの前記側面の位置をオフセットさせながら前記チップ搭載領域上に前記複数の半導体チップを順次積層する工程、を有し、
前記（ｂ）工程には、
（ｂ１）画像処理装置が、前記チップ搭載領域の画像データを取得する工程、
（ｂ２）前記画像処理装置が、前記画像データに含まれる認識範囲と、予め登録された比較用画像データとを比較することにより、前記チップ搭載領域に既に搭載された前記半導体チップの有無を判定する工程、が含まれることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記（ｂ）工程で積層される複数の半導体チップは、同種の半導体チップであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
前記（ｂ２）工程で前記比較用画像データと比較する第１認識範囲には、
前記チップ搭載領域における第１層目の前記半導体チップのパッドが配置される予定領域である第１領域が含まれていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記（ｂ）工程は、
（ｂ３）前記（ｂ２）工程で、既に搭載された前記半導体チップが有ると判定された場合に、第２層目以降の前記半導体チップのパッドが配置される予定領域である第２領域を含む第２認識範囲を前記比較用画像データと比較することにより、既に搭載された前記半導体チップの積層数を判定する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
前記第１認識範囲には、前記第２領域が含まれず、
前記第２認識範囲には、前記第１領域が含まれていないことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記第１認識範囲、および前記第２認識範囲には、それぞれ、前記配列方向に沿って、複数の前記パッドが配置される予定領域が含まれていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記（ｂ）工程は、
（ｂ４）各層の前記半導体チップを搭載した後、前記各層の半導体チップの搭載位置および搭載方向を検査する外観検査工程を含み、
前記（ｂ４）工程では、前記各層の半導体チップについて、前記複数のパッドが配置される領域の画像データを前記画像処理装置が取得して、前記画像処理装置が、前記取得した画像データを前記比較用画像データと比較することにより、前記各層の半導体チップの搭載位置および搭載方向を検査することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
前記第１認識範囲、および前記第２認識範囲には、それぞれ、前記半導体チップの前記パッドの配列において、繰り返しパターンになっていない配列構造となっている領域が含まれていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１において、
前記（ｂ１）工程で取得する前記画像データには、前記位置合わせマークの画像データを含めることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１において、
前記基板は、前記上面、前記上面の反対側に位置する前記下面、前記上面上に配置される前記チップ搭載領域、および前記チップ搭載領域の周囲に配置される前記位置合わせマークをそれぞれ含む複数の製品形成領域を有していることを特徴とする半導体装置の製造方法。
【請求項１１】
（ａ）上面、前記上面の反対側に位置する下面、前記上面上に配置されるチップ搭載領域、および前記チップ搭載領域の周囲に配置される位置合わせマークをそれぞれ含む複数の製品形成領域を有する基板を準備する工程、
（ｂ）外縁に４つの辺を有する主面、前記主面の反対側に位置する裏面、前記主面と前記裏面の間に位置する側面、および前記主面の４つの辺のうち、いずれか１辺に沿って形成される複数のパッドを有する半導体チップを複数準備して、前記複数のパッドの配列方向と交差する第１方向に沿って前記複数の半導体チップの前記側面の位置をオフセットさせながら前記チップ搭載領域上に前記複数の半導体チップを順次積層する工程、とを有し、
前記（ｂ）工程には、
前記複数の製品形成領域がそれぞれ有する前記チップ搭載領域に、第１層目の前記半導体チップをそれぞれ搭載する最下層チップ搭載工程と、
前記第１層目の半導体チップの前記主面上に第２層目以降の前記半導体チップを順次積層する上層チップ積層工程と、が含まれ、
前記上層チップ積層工程には、
（ｂ１）画像処理装置が、前記チップ搭載領域において、前記第１層目の半導体チップが搭載された領域の画像データを取得する工程、
（ｂ２）前記画像処理装置が、前記画像データに含まれる認識範囲と、予め登録された比較用画像データとを比較することにより、前記チップ搭載領域に搭載された前記第１層目の半導体チップの有無を判定する工程、が含まれることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記（ｂ）工程で積層される複数の半導体チップは、同種の半導体チップであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記第１層目の半導体チップは、第１接着材を介して、前記基板の前記上面上に搭載され、
前記第２層目以降の半導体チップは、第２接着材を介して、それぞれ下層に配置された前記半導体チップの前記主面上に積層され、
前記第１接着材の厚さは前記第２接着材の厚さよりも厚いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記（ｂ２）工程で前記比較用画像データと比較する画像データの第１認識範囲には、
前記第１層目の半導体チップの前記パッドが配置された第１領域が含まれていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３において、
前記（ｂ）工程は、
（ｂ３）前記（ｂ２）工程で、既に搭載された前記第１層目の半導体チップが有ると判定された場合に、第２層目以降の前記半導体チップのパッドが配置される予定領域である第２領域を含む第２認識範囲を前記比較用画像データと比較することにより、既に搭載された前記半導体チップの積層数を判定する工程、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、特に、半導体メモリカード（以降、単にメモリカードという）など複数の半導体チップを積層する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体メモリチップ（以降、単にメモリチップという）を用いた記憶装置として、メモリカードと呼ばれる半導体装置がある。メモリカードでは、規格で定められた実装領域内で、記憶容量を増大させるため、基板上にメモリチップを多段に積層する技術が開発されている（例えば特許文献１、特許文献２）。
【特許文献１】特開２００７−１９４１５号公報
【特許文献２】特開２００７−１９４４９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＳＤ（Secure Digital)カードなどのメモリカードは、その内部のメモリチップに情報を記憶する記憶装置の１つである。このメモリカードでは、メモリチップに形成された不揮発性メモリに対して情報を直接的、かつ、電気的にアクセスすることから、機械系の制御が無い分、他の記憶装置に比べて書き込み、読み出しの時間が速い上、記憶媒体の交換が可能である。
【０００４】
また、形状が比較的小型で軽いことから、主に携帯型パーソナルコンピュータ、携帯電話またはデジタルカメラなどのような可搬性が要求される機器の補助記憶装置として使用されている。
【０００５】
したがって、メモリカードでは、記憶容量を増やすことと、実装面積を低減するために、その内部で基板上にメモリチップを多段に積層して配置している構造のものが開発されている。
【０００６】
基板上へのメモリチップの積層は例えば以下のように行う。すなわち、基板のチップ搭載領域の周囲に形成された位置合わせマークを基準として、メモリチップの側面の位置をオフセット（所定量ずつ順次ずらすこと）しながら、各メモリチップの主面に形成されたパッドが全て露出するように連続的に積層していく。
【０００７】
ところが、本発明者がこの積層方法について検討したところ以下の課題を見出した。すなわち、一連の積層動作を行う前に基板のチップ搭載領域に既に１層あるいは複数層のメモリチップが搭載されている、所謂仕掛品が混在している場合がある。この場合、該仕掛品に対しても単純な積層動作を実行すると既に搭載されているメモリチップに重ねて上層のメモリチップを搭載してしまい、下層のメモリチップのパッドが露出しない、あるいは、予定積層数よりも多くのメモリチップを搭載してしまうという不具合が生じる。このような不具合が生じると、当該製品は不良品となってしまうので、歩留が低下して製造コストが上昇する。また、製造効率の観点からもスループットが低下するため製造コストが上昇する。
【０００８】
このような不具合を回避するため、ダイボンディング工程で、オペレータがチップ搭載領域に既に搭載されているメモリチップの層数を目視で確認することも考えられるが、近年の半導体装置に対する小型化の要求によりメモリチップも小型化が進んでおり、オペレータの目視確認では、誤認などの間違いが生じるリスクが高い。
【０００９】
また、ダイボンディング工程では、メモリチップを供給するウエハの交換、あるいは軽微な装置トラブルなどにより、積層動作を一旦停止する必要があるため、仕掛品は相当程度の頻度で発生するので、オペレータが積層数を都度目視確認すると作業時間が膨大となり、製造効率が低下する。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的は、複数の半導体チップを積層する半導体装置の製造効率を向上させることができる技術を提供することにある。
【００１１】
また、本願発明の他の目的は、半導体装置の製造コストを低減することを目的とする。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明の一つの実施の形態における半導体装置の製造方法には以下の工程が含まれるものである。
（ａ）上面、前記上面の反対側に位置する下面、前記上面上に配置されるチップ搭載領域、および前記チップ搭載領域の周囲に配置される位置合わせマークを有する基板を準備する工程。
（ｂ）外縁に４つの辺を有する主面、前記主面の反対側に位置する裏面、前記主面と前記裏面の間に位置する側面、および前記主面の４つの辺のうち、いずれか１辺に沿って形成される複数のパッドを有する半導体チップを複数準備して、前記複数のパッドの配列方向と交差する第１方向に沿って前記複数の半導体チップの前記側面の位置をオフセットさせながら前記チップ搭載領域上に前記複数の半導体チップを順次積層する工程。
ここで、前記（ｂ）工程には、さらに以下の工程が含まれる。
（ｂ１）画像処理装置が、前記チップ搭載領域の画像データを取得する工程。
（ｂ２）画像処理装置が、前記画像データに含まれる認識範囲と、予め登録された比較用画像データとを比較することにより、前記チップ搭載領域に既に搭載された前記半導体チップの有無を判定する工程。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、複数の半導体チップを積層する半導体装置の製造効率を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１８】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、銅層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、銅、ニッケル等を主要な成分とする部材を含むものとする。
【００１９】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２０】
（実施の形態１）
＜半導体装置の構造＞
まず、図１〜図６を用いて本実施の形態１の半導体装置の構造について説明する。図１は、本実施の形態１の半導体装置の上面側を示す平面図、図２は図１に示す半導体装置の裏面側を示す平面図、図３は図１に示すＡ−Ａ線に沿った断面図、図４は図１に示す配線基板の上面側における各部品の配置構造を示す透視平面図、図５および図６は、それぞれ図３に示すメモリチップ搭載領域およびコントローラチップ搭載領域を拡大して示す要部拡大断面図である。なお、図４では、封止部の内部構造を示すため、上面側から封止部を透過した透視平面図として示している。
【００２１】
本実施の形態１の半導体装置は、配線基板上に複数の半導体チップを積層するチップ積層タイプの半導体装置である。本実施の形態１では、チップ積層タイプの半導体装置の例として、配線基板１上に複数のメモリチップ２が積層されたメモリカード３を取り上げて説明する。
【００２２】
本実施の形態１の半導体装置は、例えば、情報機器または通信機器などのような電子装置の補助記憶装置として使用可能なメモリカード３（カード型半導体装置）である。このメモリカード３は、例えば、平面矩形状に形成された小さな薄板状のものである。本実施の形態１のメモリカード３は、例えば、ＳＤカード（ＳＤカード協会で規格化された規格がある）と呼ばれるものであるが、メモリカード３は、ＳＤカードに限定されるものではない。例えば、マルチメディアカード（ＭＭＣ：マルチメディアカード協会で規格化された規格がある）等にも本願に記載される技術を適用することができる。
【００２３】
また、ＳＤカードにも、カードサイズや転送速度、記憶容量などの仕様に応じて種々の規格がある（本実施の形態１ではマイクロＳＤカードと呼ばれる規格のメモリカードを示している）が、本願に記載される技術は、これらに広く適用することができる。
【００２４】
メモリカード３は、配線基板（基板）１、配線基板１に実装された複数の半導体チップ（図３、図４に示すメモリチップ２およびコントローラチップ４；以下特に注釈を加えず半導体チップと記載した場合には、メモリチップ２およびコントローラチップ４を意味する）、前記複数の半導体チップを樹脂封止する封止部５、配線基板１の裏面側を露出させて配線基板１のそれ以外の箇所を覆うキャップ６を有している。メモリカード３の外観は、平面板状の形状を成し、裏面側に複数の外部端子１ｇが並んで配置されている。本実施の形態１では、図４に示すように、データ信号を入出力する端子ＤＡＴＡ０〜３、基準電位を供給する基準電位端子Ｖｓｓ、クロック信号を入出力する信号端子ＣＬＫ、電源電位を供給する電源端子Ｖｄｄ、コマンド信号を入出力する信号端子ＣＭＤからなる８個の外部端子１ｇが形成された例を示しているが、外部端子１ｇの数や種類は、メモリカード３の規格等に応じて変更することができる。
【００２５】
配線基板１は、長方形の平面形状をなし、上面１ａ、および上面１ａの反対側に位置する下面１ｂを有している。配線基板１の上面１ａには、複数のメモリチップ２を積層搭載するメモリチップ搭載領域１ｃ、コントローラチップ４を搭載するコントローラチップ搭載領域１ｄ、および各半導体チップと電気的に接続されるボンディングリード１ｅが配置されている。また、メモリチップ搭載領域１ｃの周囲には、メモリチップ２を搭載する際の位置合わせを行うための識別マーク１ｆが配置されている。本実施の形態１では識別マーク１ｆはメモリチップ搭載領域１ｃに対して対角線上に２箇所形成されている。
【００２６】
一方、配線基板１の下面１ｂ側には、メモリカード３の外部端子１ｇが複数形成されている。この外部端子１ｇは、配線基板１の内部あるいは上下面に形成された配線１ｈを介してボンディングリード１ｅと電気的に接続されている。
【００２７】
メモリチップ搭載領域１ｃには複数のメモリチップ２が、コントローラチップ搭載領域１ｄにはコントローラチップ４がそれぞれ搭載されている。各半導体チップはＤＡＦ（Die Attach Film）と呼ばれる接着テープ（接着材）８を介して配線基板１上、あるいはメモリチップ２の主面２ａ上に固着されている。図３および図４ではメモリチップ２を４段に積層した例を示しているが、積層数はこれに限定されず、例えば８段、あるいはそれ以上の段数で積層する場合もある。各半導体チップは、ワイヤ７（例えば金線等）を介して相互に電気的に接続され、それぞれボンディングリード１ｅと電気的に接続されている。
【００２８】
メモリチップ２は、それぞれにメモリ回路を備えた同種のチップであり、各メモリチップ２は主面２ａの外形寸法がそれぞれ等しい（加工精度上の誤差がある場合も含む）。また、メモリチップ２はそれぞれ長方形を成し、外縁に４つの辺を有する主面２ａ、主面２ａの反対側に位置する裏面２ｂ、主面２ａと裏面２ｂの間に位置する側面２ｃを有している。主面２ａには、メモリチップ２の外部端子であるパッド２ｄが複数形成されている。
【００２９】
また、各メモリチップ２はそれぞれパッド２ｄが同じ配列パターンで配置されている。パッド２ｄは主面２ａの有する４つの辺のうち、例えば一方の短辺に沿って並べて配置されている。メモリチップ２は、前記の通り、４段全てが同種のチップであり、パッド２ｄの配列も全てのメモリチップ２が同様に配置されている。また、主面２ａには、複数のメモリセルで構成されるメモリ回路が形成された第１の回路領域（メモリ回路領域）２ｅおよび電源回路、制御回路などが形成された第２の回路領域２ｆが形成されている。このメモリ回路は、情報の記憶に寄与する回路であり、不揮発性メモリ回路またはフラッシュメモリ回路である。
【００３０】
一方、制御用チップであるコントローラチップ４は、メモリチップ２と外部との信号の送受信を制御するものであり、主面４ａには、制御回路、電源回路などが形成されている。また、主面４ａには、ワイヤ７を介してボンディングリード１ｅに電気的に接続されるパッド４ｃが複数形成されている。
【００３１】
ここで、メモリチップ２のパッド２ｄは、それぞれ、電源端子Ｖｄｄや基準電位端子Ｖｓｓと電気的に接続される第１のパッド２ｄと、前記第１のパッド２ｄよりも露出面積が小さい第２のパッド２ｄとを有している。言い換えれば、第１のパッド２ｄの露出面積は第２のパッド２ｄよりも大きい。この第２のパッド２ｄは、例えば、データ信号を入出力する端子ＤＡＴＡ０〜３などに接続されている。
【００３２】
このように露出面積の異なる複数のパッドを配置するのは、以下の理由による。すなわち、電源系電流（電源電流や基準電位電流）の通電経路は、信号系電流（データ信号等）の通電経路と比較して電流量が高い。このため、通電経路の断面積を太くすることによりインピーダンスを低減することが好ましい。そこで、本実施の形態１では、電源端子Ｖｄｄや基準電位端子Ｖｓｓと電気的に接続される第１のパッド２ｄの露出面積を第２のパッドよりも大きくして、１つのパッド２ｄに複数のワイヤ７をボンディングすることにより、電源系電流の通電経路の断面積を大きくしている。
【００３３】
なお、通電経路の断面積を大きくする方法としては、図４に示すように複数のワイヤ７で接続する方法の他、第１のパッド２ｄに接続されるワイヤ７の線径を第２のパッド２ｄに接続されるワイヤ７の線径よりも太くする方法を用いても良い。
【００３４】
ただし、ワイヤ７の線径を複数種類とすると、ワイヤボンディング工程においてワイヤ７の交換作業が必要となる。したがって、ワイヤ７の交換作業を要さず、効率的にワイヤボンディングを行うという観点からは、図４に示すように第１のパッド２ｄについては、第２のパッド２ｄにボンディングするワイヤ７と同じ線径のワイヤ７を複数ボンディングする方法が好ましい。
【００３５】
ここで、複数のメモリチップ２は以下のように積層されている。すなわち、複数のパッド２ｄの配列方向と交差（図４では直交）する第１方向Ｄ１に沿って、複数のメモリチップ２の側面２ｃ（詳しくは、第１の辺側の側面２ｃ）の位置を所定間隔でオフセットさせながら順次積層されている。言い換えれば、複数のパッド２ｄが形成された一方の短辺（第１の辺）側から、前記第１の辺と対向配置される他方の短辺（第２の辺）に向かう第１方向Ｄ１に沿って、複数のメモリチップ２の側面２ｃ（詳しくは、第１の辺側の側面２ｃ）の位置を所定間隔でオフセットさせながら順次積層されている。つまり、メモリチップ２は階段状に積層されている。この所定間隔は、少なくともパッド２ｄの幅（第１方向Ｄ１に沿った方向の長さ）よりも長い。同種のメモリチップ２を、このように所定間隔ずつオフセットさせながら階段状に積層することにより、メモリチップ２の実装面積を低減しつつ、かつ、全てのパッドを露出させることができる。
【００３６】
ところで、本実施の形態１では、パッド２ｄを短辺に沿って配置している。全てのパッド２ｄを露出させた状態でメモリチップ２を階段状に積層する場合、パッド２ｄを短辺に沿って配置した方が、長辺に沿って配置する場合よりも実装面積を小さくすることができる。メモリチップ２の主面２ａにおいて露出させる面積が小さくなるからである。
【００３７】
ただし、配線レイアウトや各チップレイアウト、あるいは必要なパッド２ｄの数などの関係によっては、パッド２ｄを長辺に沿って形成した方が好ましい場合もあり、この場合にはパッド２ｄを長辺に沿って形成しても良い。この場合、前記したメモリチップ２の積載についての記述は、第１の辺をパッド２ｄが形成された一方の長辺、また、第２の辺を前記第１の辺と対向配置される他方の長辺と読み替えて適用することができる。
【００３８】
なお、本実施の形態１では、コントローラチップ４を配線基板１上に搭載しているが、コントローラチップ４の搭載位置はこれに限定されず、例えば最上層に配置されたメモリチップ２の主面２ａ上に配置しても良い。この場合、メモリチップ２の主面２ａの面積を拡大させることができるので、メモリセル回路の数を増やすことができるので、メモリチップ２の１個当たりの記憶容量を増加させることができる。一方、本実施の形態１の様にコントローラチップ４を配線基板１上に搭載する場合には、薄型化することができるので、積層するメモリチップ２の積層数を増加させることにより、メモリカード３の記憶容量を増加させることができる。
【００３９】
＜半導体装置の製造方法＞
次に図１〜図６で説明したメモリカード３の製造方法について図７に示すフロー図に沿って説明する。図７は、本実施の形態１の半導体装置の製造工程の概略を示すフロー図である。
【００４０】
（Ｓ１）図７において、ステップＳ１で示す基板準備工程で、例えば図８に示すマトリクス基板１０を準備する。図８は、図７に示す基板準備工程で準備するマトリクス基板の全体構造を示す平面図である。
【００４１】
本工程で準備するマトリクス基板１０は、複数の製品形成領域（デバイス形成領域）１０ａ（図８において２点鎖線で囲まれる各領域）を有し、各製品形成領域１０ａはマトリクス状に配置されている。この製品形成領域１０ａのそれぞれが、図４に示す配線基板１の１個分に相当する。図８では列方向に５個、行方向に１０個配置された複数の製品形成領域１０ａのブロックが、行方向に２個連結され、合計１００個の製品形成領域１０ａを有する例を示している。
【００４２】
また、マトリクス基板１０が有する各製品形成領域１０ａには、図４を用いて説明したメモリチップ搭載領域１ｃ、コントローラチップ搭載領域１ｄ、ボンディングリード１ｅ、識別マーク１ｆ、外部端子１ｇ、および配線１ｈがそれぞれ予め形成されている。
【００４３】
本実施の形態１では、図７にステップＳ９として示す基板切断工程までの各工程をマトリクス基板１０に対して行うので、各工程を複数の製品形成領域１０ａに対して一括して行うことができる。このような方法は、製造効率を向上させる観点から好ましい。
【００４４】
（Ｓ２）図７にステップＳ２で示すウエハ加工工程では、例えば図９に示すメモリチップ形成用のウエハ１１を準備する。図９は、図７に示すウエハ加工工程（メモリチップ形成用）で加工されたウエハの全体構造を示す平面図である。
【００４５】
ウエハ１１は、複数のチップ領域１１ａを有している。このチップ領域１１ａのそれぞれが、メモリチップ２の１個分に相当する。本工程では、主面２ａに前記した各種回路、およびパッド２ｄを形成する。また、メモリチップ２の厚さを薄くするために裏面側から研磨処理を行う。研磨処理を行った後、裏面側に、接着シート（図５に示す接着テープ８を切断する前のもの）を貼り付け、ダイシングラインに沿って接着シートとともに切断（ダイシング）し、複数のメモリチップ２を得る。また、本工程では、ウエハ１１を切断する前に、各チップ領域１１ａの電気特性についての検査を行う。この検査工程は、プローブ検査と呼ばれ、チップ領域１１ａに形成されたパッド２ｄに検査用の端子（プローブ端子）を押し当てて電気的検査を行う。
【００４６】
（Ｓ３）次に、図７にステップＳ３として示すメモリチップ積層工程では、図８に示すマトリクス基板１０の各製品形成領域１０ａに、図９に示すメモリチップ２を積層する。図２５は本実施の形態１に対する比較例であるメモリチップ積層工程の詳細を示すフロー図、図１０は、本実施の形態１のメモリチップ積層工程の詳細を示すフロー図、図１１は、メモリチップ積載工程を開始する前のマトリクス基板におけるメモリチップ搭載領域周辺を拡大して示す要部拡大平面図、図１２は、図１１に示すマトリクス基板の別のメモリチップ搭載領域周辺を拡大して示す要部拡大平面図である。また、図１３は、図１０に示す積層状態検査工程の詳細を説明するためのフロー図である。
【００４７】
本工程では、図４に示すように、メモリチップ搭載領域１ｃ上に、複数のパッド２ｄの配列方向と交差（図４では直交）する第１方向Ｄ１に沿って、複数のメモリチップ２の側面２ｃ（図５参照）の位置を所定間隔でオフセットさせながら順次積層する。
【００４８】
本実施の形態１のメモリチップ積載工程の詳細を説明する前に、本実施の形態１の比較例であるメモリチップ積層工程について図２５を用いて説明する。なお、本実施の形態１のメモリチップ積載工程については、図１０に示すが、比較例と共通する工程については、重複する説明を省略する。したがって、以下の比較例の説明において記載する好ましい実施態様については、図１０に示す本実施の形態１のメモリチップ積載工程に適用できる。
【００４９】
図２５において、メモリチップ積載工程は、ボンディング装置と、前記ボンディング装置に電気的に接続される画像処理装置とを動作させて行う。なお、図２５では説明の都合上ボンディング装置と画像処理装置とを分けて示しているが、この態様には限定されない。例えば、画像処理装置をボンディング装置の内部に組み込む構成、すなわちボンディング装置が画像処理装置を含んでいる構成としても良い。
【００５０】
メモリチップ積層工程が開始されると、まず積層位置検出工程を行う。ボンディング装置側では例えば内蔵される撮像装置を用いてメモリチップ搭載領域１ｃ、およびその周囲に配置される識別マーク１ｆを含む領域を撮像し、画像データを取得する。取得した画像データは画像処理装置に伝送され、画像処理装置が画像データを取得する。
【００５１】
画像処理装置には、識別マークの位置データ（例えば、Ｘ方向、Ｙ方向、θ方向の情報）を基準としてメモリチップ２を搭載する予定位置を決定するための位置データが予め登録されており、メモリチップ２の搭載予定位置データを算出する。この搭載予定位置データはボンディング装置側に伝送され、ボンディング装置ではこの搭載予定位置データに基づいて、１層目のメモリチップ２を搭載する。
【００５２】
なお、メモリチップ２は、例えば、図９に示すウエハ１１がピックアップステージと呼ばれるステージ上に載置され、該ピックアップステージからコレットなどの吸着治具によってボンディング装置のダイボンディングステージ上に載置されたマトリクス基板１０（図８参照）上に直接搬送、搭載される。このような搭載方法はダイレクトピックアップ法と呼ばれ、作業スペースの省スペース化、および作業速度向上による製造効率向上の観点から好ましい。
【００５３】
１層目のメモリチップ２のボンディングが完了すると、１層目外観検査が行われる。この外観検査では、メモリチップ２の搭載位置、搭載方向が許容範囲内に納まっているかどうかを良否判定する。
【００５４】
良否判定の方法は、例えば以下である。ボンディング装置が有する撮像装置を用いてメモリチップ２の少なくとも一部を撮像し、画像データを取得する。取得した画像データは画像処理装置に伝送され、画像処理装置が画像データを取得する。画像処理装置には良品の画像データ（比較用画像データ）が予め登録されており、この比較用画像データと、新たに取得した画像データを比較することにより、メモリチップ２の搭載位置、搭載方向が許容範囲内に納まっているかどうかを良否判定する。
【００５５】
なお、比較用画像データは、例えば、メモリチップ２の種類毎に基準となる良品を作成し、該良品を撮像しておくことにより得られる。また、比較用画像データとの差異がある場合に、その差異の許容範囲を規定する閾値もあらかじめ画像処理装置に登録しておく。
【００５６】
画像処理装置において、１層目良否判定の結果、良品との判定結果が得られた場合、この「ＯＫ」の判定結果信号が、ボンディング装置側に伝送され、ボンディング装置では２層目のメモリチップ２のボンディングに移る。なお、画像処理装置での判定処理とボンディング装置でのボンディング処理は同時並行で行うことができるので、ボンディング装置側では、１層目のメモリチップ２のボンディングが終わった時点で、直ちに次のメモリチップ２のピックアップ動作を行う。
【００５７】
一方、画像処理装置において、１層目良否判定の結果、不良品との判定結果となった場合、この「ＮＧ」の判定結果信号が、ボンディング装置側に伝送され、エラー処理としてボンディング装置の表示画面には、オペレータに対して処理方法の指示を促すメッセージが表示される。この処理方法の指示とは、例えば、軽微な不具合であれば、不具合原因を取り除き、再度ボンディングを行う修正処理、あるいは、修正不可能な不具合であれば、当該製品形成領域１０ａ（図８参照）への２層目以降のボンディングを中止するスキップ処理などである。
【００５８】
続いて２層目のメモリチップ２を１層目のメモリチップ２の主面２ａ上に搭載する。本工程では、図４に示すような複数のパッド２ｄの配列方向と交差（略直交）する第１方向Ｄ１に沿って、複数のメモリチップ２の側面２ｃ（図５参照）の位置を所定間隔（オフセット距離）でオフセットさせた状態で搭載する。このオフセット距離は、露出させるパッド２ｄの大きさ、あるいは後述するワイヤボンディング行程でのワイヤループ距離により規定される。ワイヤボンディングが正常に行われる範囲であれば、オフセット距離は短いほど好ましい。メモリチップ２の実装面積を小さくできるからである。
【００５９】
また、画像処理装置、あるいはボンディング装置の記憶部に、予め製品毎のオフセット距離を登録しておけば、２層目のメモリチップをボンディングする前に、識別マーク１ｆの画像データを再度取得する工程は省略することができる。
【００６０】
以降、１層目のメモリチップ２のボンディング後と同様に、２層目外観検査、２層目良否判定を行う。また、３層目、４層目のメモリチップ２の積層についても同様であるため詳細な説明は省略する。
【００６１】
４層目のメモリチップ２までの積層が完了したら、マトリクス基板１０（図８参照）内の別の製品形成領域１０ａ（図８参照）に対する積層処理（すなわち次ユニット）に移行して、図２５に示す積層開始からのフローを全ての製品形成領域１０ａに対して行う。
【００６２】
図２５に示す方法は、一連の積層工程がトラブル、あるいは仕掛品などのイレギュラーなく進行している場合には、効率的に積層工程を実行することができる。
【００６３】
ところが、一連の積層工程を行う前にマトリクス基板１０のメモリチップ搭載領域１ｃに既に１層あるいは複数層のメモリチップ２が搭載されている、所謂仕掛品が混在している場合、該仕掛品に対しても単純な積層工程を実行すると既に搭載されているメモリチップ２に重ねて上層のメモリチップ２を搭載してしまうこととなる。この場合、下層のメモリチップ２のパッド２ｄが上層のメモリチップ２に覆われて露出しない、あるいは、予定積層数よりも多くのメモリチップ２を搭載してしまうという不具合が生じる。このような不具合が生じると、当該製品は不良品となってしまうので、歩留が低下して製造コストが上昇する。また、製造効率の観点からもスループットが低下するため製造コストが上昇する。
【００６４】
このような不具合を回避するためには積層開始前に、既に搭載されているメモリチップ２の有無、および積層されたメモリチップ２がある場合にはその積層数を確認することが必要である。このメモリチップ２の有無および積層数を確認する方法としてオペレータがチップ搭載領域に既に搭載されているメモリチップ２の層数を目視で確認することも考えられるが、近年の半導体装置に対する小型化の要求によりメモリチップ２も小型化が進んでおり、オペレータの目視確認では、誤認などの間違いが生じるリスクが高い。
【００６５】
また、メモリチップ２を供給するウエハ１１の交換、あるいは軽微な装置トラブルなどにより、積層動作を一旦停止する必要があるため、仕掛品は相当程度の頻度で発生するので、オペレータが積層数を都度目視確認すると作業時間が膨大となり、製造効率が低下する。
【００６６】
そこで、本実施の形態１では、メモリチップ積層工程を図１０に示す方法で行うこととした。本実施の形態１のメモリチップ積層工程と、図２５に示す比較例のメモリチップ積層工程との相違点は、図１０に示す方法では、積層開始から１層目のメモリチップ２をボンディングするまでの間に積層状態検査工程が追加されている点である。
【００６７】
この積層状態検査工程では、まず、以下の方法により積層開始前に既に搭載されているメモリチップ２の有無を確認する。すなわち、まず、図１１に示すように、メモリチップ搭載領域１ｃにおける１層目のメモリチップ２（図１２参照）のパッド２ｄ（図１２参照）が配置される予定領域である第１領域１ｋを含む領域をボンディング装置が有する撮像装置により撮像し、画像データを取得する。取得した画像データは画像処理装置に伝送され、画像処理装置が画像データを取得する。
【００６８】
なお、ここで取得する画像データは、少なくとも第１領域１ｋを含んでいればよく、これより撮像範囲自体は第１領域１ｋの周辺領域を広く含んでいても良い。この場合、画像処理装置側で、広範囲の撮像範囲で撮像された画像データから、第１領域１ｋに相当する領域の画像データを認識範囲として抽出し、この認識範囲と比較用画像データを比較することにより、メモリチップ２の有無を判定することとなる。例えば、撮像範囲に第１領域１ｋおよび識別マーク１ｆを含めることにより、撮像工程を前記した積層位置検出工程に含まれる撮像工程と兼用化することができる。この結果、工程を短縮して製造効率を向上させることができる。
【００６９】
もちろん、前記した積層位置検出工程に含まれる撮像工程と兼用化せずに、第１領域１ｋ周辺のみを撮像範囲として画像データを取得しても良い。つまり、取得する画像データをメモリチップ２の有無の判定に用いる認識範囲と一致させても良い。この場合、撮像装置をマトリクス基板１０の上面１ａに近づけることができるので、得られる画像データの精細度を向上させることができる。このため、メモリチップ２の有無を微細な部分で判定する必要がある場合に好適である。
【００７０】
一方、画像処理装置には、メモリチップ２の有無を判定するための比較用画像データが予め登録されている。画像処理装置では、この比較用画像データと、新たに撮像することにより取得した画像データとを比較することにより、積層開始前に既に搭載されたメモリチップ２の有無を判定する。
【００７１】
このように、本実施の形態１のメモリチップ積載工程には、画像処理装置がメモリチップ搭載領域１ｃの一部の画像データを取得する工程、および、前記画像処理装置が、前記画像データの認識範囲と、予め登録された比較用画像データとを比較することにより、メモリチップ搭載領域１ｃに既に搭載されたメモリチップ２の有無を判定する工程、とが含まれる。
【００７２】
したがって、仮に、積層開始前に既に１層あるいは複数層のメモリチップ２が搭載された仕掛品が混在する場合であっても、これを確実に検知することができるので、下層のメモリチップ２のパッド２ｄが上層のメモリチップ２に覆われて露出しない、あるいは、予定積層数よりも多くのメモリチップ２を搭載してしまうという不具合を防止することができる。
【００７３】
ここで、既に搭載されているメモリチップ２が有ると判定された場合には、その積層数を判定し、既に積層されたメモリチップ２の続きから積層工程を再開する必要がある。そこで、本発明者は、積層数の判定方法について種々の方法について検討を行った。
【００７４】
まず、厚さ計を用いて積層されたメモリチップ２の厚さを計測し、この厚さの計測値により積層数を判定する方法について検討した。しかしながら、近年の薄型化の要求に応えるため、メモリチップの厚さは極めて薄くなっており、また、マトリクス基板１０の上面１ａは必ずしも平坦ではないため、計測精度との関係から、この方法では、積層数を正確に判定することができなかった。
【００７５】
そこで、本発明者はさらに検討を行い、以下の方法を見出した。すなわち、積層状態検査工程では、図１３に示すように、１層目のチップ有無判定において、既に搭載されたメモリチップが無いと判定された場合には、１層目のメモリチップ２をボンディングする。
【００７６】
一方、１層目に既に搭載されたメモリチップ２が有ると判定された場合には、２層目のメモリチップ２の有無を判定する。判定方法としては、１層目のメモリチップ２の有無を判定する手法と同様の手法を用いることができる。すなわち、図１２に示すように、２層目のメモリチップのパッドが配置される予定領域である第２領域１ｍを含む画像データを画像処理装置が取得して、該画像データの認識範囲を画像処理装置に予め登録された比較用画像データと比較することにより判定する。
【００７７】
この第２領域１ｍの画像データは、２層目のメモリチップの有無を判定する際に新たに撮像して取得することもできるが、工程簡略化の観点から、第１領域１ｋの画像データを取得する際に撮像する撮像範囲内に、第２領域１ｍも含めることが好ましい。この場合、２層目のメモリチップの有無を判定する必要が生じた場合に、画像処理装置側で、第２領域１ｍに相当する領域を認識範囲として抽出することにより、２層目のメモリチップ２の有無を判定することができるので、撮像回数を低減することができる。したがって、画像を撮像する時間、および得られた画像データを画像処理装置に伝送する時間を短縮することができるので、工程を簡略化することができる。
【００７８】
この２層目のメモリチップ２の有無の判定の結果、既に搭載された２層目のメモリチップが無いと判定された場合には、２層目のメモリチップをボンディングする。この際、ボンディング装置の表示画面には、既にメモリチップが１層搭載されているので、２層目からボンディングを行うことを確認する警告表示を表示することが好ましい。オペレータに注意喚起するためである。一方、２層目に既に搭載されたメモリチップが有ると判定された場合には、続いて３層目のメモリチップ２の有無を判定する。
【００７９】
以降３層目のメモリチップ２、４層目のメモリチップ２も同様に既に搭載されたメモリチップ２の有無を判定する。なお、最上層（本実施の形態１では４層目）のメモリチップが既に積層されていることが確認された場合には、メモリチップを積層する必要がないので、次のユニット（すなわち、次にメモリチップ積層工程を行う製品形成領域１０ａ）の作業に移行する。
【００８０】
このように、本実施の形態１の積層状態検査工程には、第１領域１ｋの画像データの認識範囲と、予め登録された比較用画像データとを比較することにより、既に搭載された１層目のメモリチップの有無を判定する工程を含んでいる。また、１層目に既に搭載されたメモリチップ２が有ると判定された場合に、２層目以降のメモリチップ２のパッド２ｄが配置される予定領域である第２領域１ｍを含む画像データの認識範囲を比較用画像データと比較することにより、既に搭載されたメモリチップの積層数を判定する工程を含んでいる。
【００８１】
このため、仕掛品が混在する場合であっても、該仕掛品については、その積層数を判定し、既に積層されたメモリチップの続きから積層工程を再開することができる。また、
本実施の形態１によれば、既に積載されたメモリチップの有無および積層数を画像処理装置が自動的に判定するので、製造効率を向上させることができる。
【００８２】
次に、各層のメモリチップの有無を判定する際に用いる画像データの認識範囲について説明する。図１４〜図１８は、メモリチップのパッドが形成された領域周辺を拡大して示す要部拡大平面図であって、それぞれ、パッドと、メモリチップの有無を判定する際に用いる認識範囲との位置関係を示している。
【００８３】
各層のメモリチップ２の有無を判定するためには、各層のメモリチップ２が搭載された状態と、搭載されていない状態とが識別可能であることが必要である。本実施の形態１では、メモリチップ２の主面２ａ側から撮像し画像データを取得するので、取得する認識範囲１ｐには、各層の主面２ａが必ず露出する領域、すなわち、パッド２ｄが配列された領域を含めることが好ましい。
【００８４】
また、本実施の形態１では、メモリチップ２の主面２ａ側から光を照射して、メモリチップ２によって反射される光を撮像装置に取り込んで結像している。このようにして得られる画像データは、メモリチップ２の主面２ａ上に配置される各部材の反射率の違いに応じて濃淡を有している。ここで、パッド２ｄの表面は、アルミニウム、あるいはその表面にめっき形成された金属層などにより構成されるため、パッド２ｄの周辺の領域より反射率が高く、得られる画像データにおいて位置を特定しやすい。
【００８５】
また、誤判定を防止する観点からは、図１４〜図１８に示すように認識範囲１ｐに、同一のメモリチップ２上の複数のパッド２ｄが配置される領域を含める（つまり、複数のメモリチップ２の積層方向と交差する方向に配列される複数のパッド２ｄを含める）ことが好ましい。１つの認識範囲１ｐに同一のメモリチップ上の複数のパッド２ｄを含めることにより、検出精度をさらに向上させることができる。
【００８６】
また、複数のパッド２ｄを１つの認識範囲１ｐに含める場合、メモリチップ２の有無を判定する工程では、認識範囲１ｐと比較用画像データにおける、配列方向に沿った複数のパッド２ｄの数を比較することにより判定することができる。この場合、単にパッド２ｄの有無を判定することにより、メモリチップ２の有無を判定する場合と比較して検出精度を向上させるこことができる。
【００８７】
また、メモリチップ２の有無を判定する観点からは、画像データの認識範囲１ｐはメモリチップ２が搭載された状態と、搭載されていない状態とで識別することができれば、特に限定されるものではないが、製造工程の効率化という観点からは、前記した１層目外観検査工程で説明した比較用画像データと兼用化することが好ましい。つまり、メモリチップ２の有無判定に用いる認識範囲１ｐと外観検査工程で用いる画像データの範囲を共通にすることが好ましい。
【００８８】
この場合、外観検査工程では、メモリチップ２の有無に加えて、各メモリチップ２の位置および搭載方向を検出する必要があるので、メモリチップ２のパッド２ｄの配列において、繰り返しパターンになっていない特徴的な配列構造となっている領域を認識範囲１ｐに含めることが好ましい。
【００８９】
例えば、メモリチップ２の主面２ａに、電源端子や基準電位端子と電気的に接続される第１のパッド２ｄａと、第１のパッド２ｄａよりも露出面積が小さい第２のパッド２ｄｂとを有し、これらが繰り返しパターンではなく混在して配列されている場合には、図１４に示すように複数の第１のパッド２ｄａ、および複数の第２のパッド２ｄｂを認識範囲１ｐに含めることが好ましい。また、図１５に示すように複数の第１のパッド２ｄａが連続的に隣り合って配置される配列構造上の特徴パターンを有している場合には、当該連続的に隣り合って配置される第１のパッド２ｄａを認識範囲１ｐに含めることが好ましい。また、図１６に示すように、第１のパッド１ｄａあるいは第２のパッド１ｄｂが他の領域とは異なる配置間隔で配列されている領域を有している場合には、この領域を認識範囲１ｐに含めることが好ましい。また、図１７に示すように、パッド２ｄの露出面積が一定で、複数のパッド２ｄの配置間隔も等間隔で配置されている場合には、メモリチップ２の角部を認識範囲１ｐに含めることが好ましい。ここで、メモリチップ２はパッド２ｄおよび各種回路が形成される領域の外周にパッド２ｄおよび各種回路が形成された領域をチップクラックなどから保護するガードリング２ｇと呼ばれる金属膜で囲まれている。このガードリング２ｇを画像データで認識することができる場合には、認識範囲１ｐにガードリング２ｇの角部が含まれていれば、メモリチップ２の角部は必ずしも含まれていなくても良い。
【００９０】
ところで、本実施の形態１では、積層される各層のメモリチップ２毎に認識範囲１ｐを設定しているが、図１８に示すように、複数層のメモリチップ２のパッド２ｄを一つの認識範囲１ｐに含めることもできる。
【００９１】
ただし、この場合、メモリチップ２の有無を判定する際に用いる比較用画像データとして、積層数毎に異なるパターンの画像データを登録しておく必要がある。したがって、事前の比較用画像データの登録作業を簡易にするという観点からは、図１４〜図１７に示すように認識範囲１ｐを有無を判定する対象となるメモリチップ２の各層毎に設定することが好ましい。つまり、１層目のメモリチップ２の有無を判定する際に用いる認識範囲１ｐには第１領域１ｋを含み、かつ、第２領域１ｍを含んでいないことが好ましい。また、２層目以降のメモリチップ２の有無を判定する際に用いる認識範囲１ｐには、第２領域１ｍを含み、かつ第１領域１ｋを含んでいないことが好ましい。
【００９２】
メモリチップ積層工程では、図８に示すマトリクス基板１０全ての製品形成領域１０ａにメモリチップ２をそれぞれ積層したら、必要に応じて接着材８を加熱硬化させる処理を施した後、次工程であるワイヤボンディング工程にマトリクス基板１０を搬送する。
【００９３】
（Ｓ４）次に、図７にステップＳ４として示すワイヤボンディング工程では、例えば図４および図５に示すように積層された複数のメモリチップ２およびボンディングリード１ｅの間を相互に電気的に接続する。各メモリチップ２は、並列接続で接続する。接続方法としては、図４および図５に示す接続方法の他、種々の方法を用いることができる。図５では、省スペース化、あるいは薄型化の観点から好ましい以下の接続方法を示している。
【００９４】
すなわち、各ワイヤ７は、下層のボンディングリード１ｅあるいはパッド２ｄに第１ボンドを行い、次に上層のパッド２ｄに第２ボンドを行う、所謂逆ボンディングにより接続されている。ワイヤ７を逆ボンディング方式で接続すると、正ボンディング方式の場合よりもワイヤループ高さを低くすることができる。このため、パッケージの厚さを薄型化する、あるいは、規格で規定された厚さの範囲内でメモリチップ２の積層数を増加させることができる。
【００９５】
また、逆ボンディング方式では、図５に示すように第１ボンド側からワイヤ７を立ち上げる角度をメモリチップ２の側面２ｃに沿って立ち上げることができる。このため、正ボンディング方式の場合と比較してボンディングリード１ｅとメモリチップ２との距離を近付けることができるので、実装スペースを広く取ることができる。
【００９６】
また、図５では、最下層のメモリチップ２に形成されたパッド２ｄと、ボンディングリード１ｅとを、ワイヤ７を介して直接接続し、上層のメモリチップ２に形成されたパッド２ｄは下層のメモリチップ２に形成されたパッド２ｄと接続している。つまり、各メモリチップ２が有するパッドをそれぞれボンディングリード１ｅに接続する方法ではない。このため、ボンディングリード１ｅに直接接続されるワイヤ７の本数を低減することができるので、ボンディングリード１ｅの面積を低減することができる。
【００９７】
（Ｓ５）次に、図７にステップＳ５として示すウエハ加工工程として、今度はコントローラチップ形成用のウエハを準備する。なお、本工程は、ウエハから形成する対象が図４に示すコントローラチップ４となっている点を除き、前記ステップＳ２で説明したウエハ加工工程と同様であるため、ウエハの図示および詳細な説明は省略する。
【００９８】
（Ｓ６）次に、図７にステップＳ６として示すコントローラチップ実装工程として、図６に示すようにステップＳ５で得られたコントローラチップをコントローラチップ搭載領域１ｄに搭載する。本工程では、例えば、前記メモリチップ積層工程で説明したダイレクトピックアップ法を用いて搭載する。
【００９９】
（Ｓ７）次に、図７にステップＳ７として示すワイヤボンディング工程として、図６に示すようにコントローラチップ４の主面４ａに形成された複数のパッド４ｃとボンディングリード１ｅとをワイヤ７を介してそれぞれ電気的に接続する。
【０１００】
（Ｓ８）次に、図７にステップＳ８として示す封止工程として、図３に示すようにコントローラチップ４および積層されたメモリチップ２、およびワイヤ７を封止用樹脂により封止する。図１９はコントローラチップおよびメモリチップを樹脂封止した状態を示す要部拡大平面図である。
【０１０１】
本工程では、図９に示すマトリクス基板１０を例えば、製品形成１０ａ毎に複数のキャビティが形成された上型と下型よりなる成型金型内に配置した後、上型と下型の間に封止用樹脂を注入し、加熱硬化させることにより図３に示す封止部５を形成する。コントローラチップ４および積層されたメモリチップ２、およびワイヤ７を樹脂封止することにより、これらを保護し、信頼性を向上させることができる。
【０１０２】
本実施の形態１では、図３および図１９に示すように、封止部５の形成領域を最小限に留め、ボンディングリード１ｅの一部が封止部５から露出するように封止している。封止部５の形成領域をパッケージの信頼性向上の観点から要求される必要最小限に留めることにより、後述するキャップ６の設計上の自由度を向上させることができる。
【０１０３】
なお、本実施の形態１の変形例として、マトリクス基板１０（配線基板１）の上面１ａ全体を覆うように封止部５を形成することもできる。この場合、複数の製品形成領域１０ａを１つのキャビティで覆うことができるので、成型金型内でのマトリクス基板１０の位置合わせを容易に行うことができる。また、複数の製品形成領域１０ａを１つのキャビティで覆うことにより、封止用樹脂注入する際の静圧抵抗が低減するので、封止部５中のボイド（気泡）の発生をより確実に防止することができる。
【０１０４】
（Ｓ９）次に、図７にステップＳ９として示す基板切断工程として、マトリクス基板１０を切断する。本工程では、図９に示す複数の製品形成領域１０ａに区画するダイシングラインに沿ってダイシングブレードなどの切断治具を走らせてマトリクス基板１０を個片化して配線基板１を得る。
【０１０５】
（Ｓ１０）次に、図７にステップＳ１０として示すキャップ準備工程として、図１〜図３に示すキャップ６を準備する。キャップ６は、例えば、プラスチックなどの樹脂材料を成型金型に流し込んで形成する。
【０１０６】
（Ｓ１１）次に、図７にステップＳ１１として示すキャップ組立工程として、図３に示すように配線基板１の上面１ａを覆うようにキャップ６を配線基板１に取り付けてメモリカード３を得る。
【０１０７】
（実施の形態２）
図２０は本実施の形態２の半導体装置であるメモリカードの断面図である。また、図２１は本実施の形態２のメモリチップ積層工程において、１層目のメモリチップを搭載する工程を示すフロー図、図２２は２層目以降のメモリチップを積層する工程を示すフロー図である。また、図２３は、図２２に示す積層状態検査工程の詳細を示すフロー図である。なお、本実施の形態２のメモリカード１５は、１層目のメモリチップ２を配線基板１に固定する第１接着材８ａが、２層目以降のメモリチップ２をそれぞれ下層に配置されたメモリチップ２の主面２ａ上に固定する第２接着材８ｂよりも厚さが厚い点を除き、前記実施の形態１で説明したメモリカード３と同様な構造である。したがって、前記実施の形態１と重複する説明は省略する。また、本実施の形態２のメモリカード３の製造方法についても、前記実施の形態１で説明したメモリカード３の製造方法との相違点を中心に説明し、重複する説明は省略する。
【０１０８】
本実施の形態２のメモリカード１５と前記実施の形態１で説明したメモリカード３との相違点は１層目のメモリチップ２が、第１接着材８ａによって配線基板１の上面１ａ上に固定され、２層目以降のメモリチップ２は第１接着材８ａよりも厚さが薄い第２接着材８ｂを介して下層に配置されたメモリチップ２の主面２ａ上にそれぞれ固定されている点である。
【０１０９】
この第１接着材８ａおよび第２接着材８ｂは、それぞれ前記実施の形態１で説明した接着テープ８と同様にＤＡＦ（Die Attach Film）と呼ばれる接着テープであって、異なる厚さで形成されている。
【０１１０】
ここで、１層目のメモリチップ２は、図２０に示すように配線基板１の上面１ａ上に固定されるが、配線基板１の上面１ａ上は、例えば、配線基板１の内部あるいは表面に形成される配線パターンなどの影響により、微細な凹凸を有している。このため、微細な凹凸を有する上面１ａ上にメモリチップ２を固定すると、メモリチップ２の一部に応力が集中して、破損する懸念がある。一方、メモリチップ２の主面２ａ上は、配線基板１の上面１ａと比較して高い平坦度で形成することができる。
【０１１１】
そこで、本実施の形態２では、１層目のメモリチップ２を固定する第１接着材８ａの厚さを２層目以降のメモリチップを固定する第２接着材８ｂの厚さよりも厚くする構造とした。これにより、第１接着材８ａの応力緩和層としての機能を向上させることができる。このため、１層目のメモリチップ２を微細な凹凸を有する上面１ａ上に固定しても破損を防止することができるので、信頼性を向上させることができる。
【０１１２】
一方、２層目以降のメモリチップ２については、１層目のメモリチップ２と比較して応力集中による破損のリスクが小さいため、第２接着材８ｂを第１接着材８ａよりも薄くすることにより、全体として薄型化することができる。
【０１１３】
本実施の形態２のメモリカード１５は、第１接着材８ａと第２接着材８ｂの厚さが異なるため、メモリチップ積層工程は、以下のように行うことが好ましい。すなわち、複数の製品形成領域１０ａ（図９参照）がそれぞれ有する各メモリチップ搭載領域１ｃ（図１１参照）に対して、１層目のメモリチップ２を第１接着材８ａを介して搭載（固定）する（最下層チップ搭載工程）。次に、２層目以降のメモリチップ２を下層のメモリチップ２の主面２ａ上にそれぞれ第２接着材８ｂを介して順次積層する。つまり、１層目のメモリチップ２を搭載する工程と、２層目以降のメモリチップ２を搭載する工程とを分離して積層する（上層チップ積層工程）。これにより、厚さの異なる第１接着材８ａと第２接着材８ｂを用いる場合であっても、各層のメモリチップ２を前記したダイレクトピックアップ法により効率的に搭載することができる。
【０１１４】
１層目のメモリチップ２を搭載する工程は、図２１に示すように、前記実施の形態１で図１０を用いて説明したフローにおいて２層目〜４層目のダイボンディングを省略するフローで行うことができる。なお、１層目のメモリチップ２を搭載する工程では、既に搭載されたメモリチップ２有無のみを判定し、積層数を判定する工程は省略する（つまり、本工程では２層目以降のメモリチップ２の積層状態は判定しない）ことができる。仮に、マトリクス基板１０（図９参照）内に２層以上のメモリチップ２が搭載された製品形成領域１０ａ（図９参照）が存在する場合であっても、図２１に示す本実施の形態２の製造フローによれば、既に搭載されたメモリチップが検出されれば、ダイボンディングは行われないからである。
【０１１５】
次に、２層目以降のメモリチップ２を積層する工程では、図２２に示すように、積層状態検査工程を行った後、２層目以降のメモリチップ２のダイボンディングを行う。ここで、本工程は、１層目のメモリチップ２が既に搭載されていることを前提として行う工程なので、１層目のメモリチップ２の有無については判定を省略する方法も考えることができる。
【０１１６】
しかしながら、本実施の形態２では、図２３に示すように積層状態検査工程において、１層目のメモリチップ２の有無を判定している。言い換えれば、本工程では、２層目のメモリチップ２から積層を開始するが、積層開始位置に対して積層方向と反対方向（逆オフセット方向）に配置されるメモリチップ２の有無を判定している。これは、以下の理由による。
【０１１７】
１層目のメモリチップ２を積層する工程では、原則として全ての製品形成領域１０ａ（図９参照）に対してそれぞれメモリチップ２を搭載する。ところが、１層目のメモリチップ２が搭載されていない製品形成領域１０ａが存在している場合がある。例えば、図９に示すマトリクス基板１０を準備する工程で、各製品形成領域１０ａ毎の電気的検査や外観検査を行う場合があるが、この検査の結果、不良と判定された製品形成領域１０ａに対してはメモリチップ２を搭載しない場合がある。また、１層目のメモリチップ２を搭載する工程で、トラブルが発生し、一部の製品搭載領域１０ａにメモリチップ２が搭載されない状態で本工程（２層目以降のメモリチップ２を積層する工程）にマトリクス基板１０が搬送されてくる場合がある。
【０１１８】
このような場合に、１層目のメモリチップ２の有無を判定せずに２層目以降のメモリチップの積層を行うと、メモリチップ２の積層数が不足することとなるので、当該メモリカードは不良品となる。つまり、１層目のメモリチップ２が搭載されていない製品形成領域１０ａに対して２層目以降のメモリチップ２の積層を行うと良品のメモリチップ２が無駄に消費される。また、積層に要する時間も無駄になる。
【０１１９】
したがって、本実施の形態２では、２層目以降のメモリチップ２を積層する工程においても１層目のメモリチップ２の有無を判定することにより、メモリチップ２の無駄や積層時間の無駄の発生を防止することができるので、製造効率を向上させることができる。
【０１２０】
また、本工程では、大半の製品形成領域１０ａにおいて、１層目のメモリチップ２が積層されていることを前提としているので、図２３に示すように、１層目のメモリチップ２が有ると判定され、かつ、２層目のメモリチップ２が無いと判定された場合には、表示画面には、警告表示を行わない。
【０１２１】
また、１層目に積層するメモリチップ２の裏面には、２層目以降に積層するメモリチップ２とは異なる第１接着材８ａが貼り付けられている必要があるので、１層目のメモリチップ２が無いと判定された場合には、エラー処理として、表示画面に１層目のメモリチップ２が無い旨の表示を行い、次のユニットに移行する。
【０１２２】
このような処理を行うことによりマトリクス基板１０全体として効率的に積層作業を行うことができるので製造効率を向上させることができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２４】
例えば、前記実施の形態１および前記実施の形態２ではメモリチップ２が４層に積層された構造について説明したが、メモリチップ２の積層数は４層に限定されず、これより多くても良い。この場合、図１０あるいは図２２に示すフロー図において、積層数に応じて繰り返し回数を変更して適用することとなる。
【０１２５】
また、積層数が多くなると例えば、図２４に示すように積層方向を途中で反転させて積層する場合がある。図２４は図３および図２０に示す半導体装置の変形例を示す断面図である。
【０１２６】
図２４において、メモリカード１６は、メモリチップ２をさらに薄くすることにより８個のメモリチップ２を積層した８層構造となっている。このようにメモリチップ２を多段で積層する場合、メモリチップ搭載領域１ｃの面積を小さくするために、積層されるメモリチップ２の途中で積層方向を反転させて反対方向に積層する。例えば、図２４では、１層目から４層目までのメモリチップ２をコントローラチップ４から遠ざかる第１の積層方向（順方向）Ｄ２に積層し、５層目から８層目までのメモリチップ２は、第１方向の反対方向である第２の積層方向（逆方向、コントローラチップ４に近づく方向）Ｄ３に積層している。
【０１２７】
このように積層方向を反転させる場合、ワイヤ７のループ高さを確保するため、積層方向が反転する層間（図２４では、４層目と５層目の間）に、例えば、シリコンチップなどをスペーサ１７として固定する。
【０１２８】
また、第２方向に積層される５層目から８層目のメモリチップ２は、ボンディングリード１ｅと接続するワイヤ７の延在方向も反転させている。この５層目から８層目のメモリチップ２が接続されるボンディングリード１ｅは、配線基板１の内部あるいは表面に形成された配線を介して外部端子１ｇと電気的に接続されている。
【０１２９】
図２４に示すメモリカード１６の場合、まず、１層目から４層目までのメモリチップ２を前記実施の形態１あるいは前記実施の形態２で説明したメモリチップ積層工程と同様の手順で積層する。
【０１３０】
次に、１層目から４層目までのメモリチップ２について、前記実施の形態１で説明した図７に示すステップＳ４で説明したワイヤボンディング工程を行う。次に、４層目のメモリチップ２の主面２ａ上にスペーサ１７を搭載する（スペーサ搭載工程）。この工程は、前記実施の形態２で説明した図２１に示す１層目のメモリチップ２を搭載する工程を応用して適用することができる。なお、ワイヤボンディング工程と、スペーサ搭載工程とは順番を前後させても良い。
【０１３１】
次に、スペーサ１７の上面上に５層目から８層目までのメモリチップ２を第２方向にオフセットさせながら順次積層する。この工程では、前記実施の形態１あるいは前記実施の形態２で説明したメモリチップ積層工程を応用して適用することができる。なお、スペーサ１７の上面は、配線基板１の上面１ａと比較して平坦度を高く形成することができるので、前記実施の形態１で説明した方法（５層目から８層目を連続的に積層する方法）を適用した方が製造効率の観点から好ましい。
【０１３２】
このように、多数のメモリチップ２を積層する多層構造のメモリカード１６においては、既に積層されたメモリチップ２の積層数を例えば目視で判定することが困難であるため、前記実施の形態１あるいは前記実施の形態２で説明したメモリチップ積層工程を適用することが、製造効率向上の観点から特に有効である。
【産業上の利用可能性】
【０１３３】
本発明は、メモリカードなど複数の半導体チップを積層する半導体装置に利用可能である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の一実施の形態である半導体装置半導体装置の上面側を示す平面図である。
【図２】図１に示す半導体装置の裏面側を示す平面図である。
【図３】図１に示すＡ−Ａ線に沿った断面図である。
【図４】図１に示す配線基板の上面側における各部品の配置構造を示す透視平面図である。
【図５】図３に示すメモリチップ搭載領域を拡大して示す要部拡大断面図である。
【図６】図３に示すコントローラチップ搭載領域を拡大して示す要部拡大断面図である。
【図７】図１〜図４に示す半導体装置の製造工程の概略を示すフロー図である。
【図８】図７に示す基板準備工程で準備するマトリクス基板の全体構造を示す平面図である。
【図９】図７に示すウエハ加工工程（メモリチップ形成用）で加工されたウエハの全体構造を示す平面図である。
【図１０】本発明の一実施の形態である半導体装置の製造方法におけるメモリチップ積層工程の詳細を示すフロー図である。
【図１１】メモリチップ積載工程を開始する前のマトリクス基板におけるメモリチップ搭載領域周辺を拡大して示す要部拡大平面図である。
【図１２】図１１に示すマトリクス基板の別のメモリチップ搭載領域周辺を拡大して示す要部拡大平面図である。
【図１３】図１０に示す積層状態検査工程の詳細を説明するためのフロー図である。
【図１４】メモリチップの主面におけるパッドの配列例と、メモリチップの有無を判定する際に用いる認識範囲との位置関係を示し、メモリチップのパッドが形成された領域周辺を拡大して示す要部拡大平面図である。
【図１５】図１４に示すパッド配列例および認識範囲の第１の変形例を示す要部拡大平面図である。
【図１６】図１４に示すパッド配列例および認識範囲の第２の変形例を示す要部拡大平面図である。
【図１７】図１４に示すパッド配列例および認識範囲の第３の変形例を示す要部拡大平面図である。
【図１８】図１４に示すパッド配列例および認識範囲の第４の変形例を示す要部拡大平面図である。
【図１９】コントローラチップおよびメモリチップを樹脂封止した状態を示す要部拡大平面図である。
【図２０】本発明の他の実施の形態である半導体装置半導体装置であるメモリカードの断面図である。
【図２１】図２０に示す半導体装置の製造方法において、１層目のメモリチップを搭載する工程を示すフロー図である。
【図２２】図２０に示す半導体装置の製造方法において、２層目以降のメモリチップを積層する工程を示すフロー図である。
【図２３】図２２に示す積層状態検査工程の詳細を示すフロー図である。
【図２４】図３および図２０に示す半導体装置の変形例を示す断面図である。
【図２５】本発明の一実施の形態に対する比較例であるメモリチップ積層工程の詳細を示すフロー図である。
【符号の説明】
【０１３５】
１  配線基板（基板）
１ａ  上面（主面）
１ｂ  下面（裏面）
１ｃ  メモリチップ搭載領域
１ｄ  コントローラチップ搭載領域
１ｅ  ボンディングリード
１ｆ  識別マーク（位置合わせマーク）
１ｇ  外部端子
１ｈ  配線
１ｋ  第１領域
１ｍ  第２領域
１ｐ  認識範囲
２  メモリチップ（半導体チップ）
２ａ  主面
２ｂ  裏面
２ｃ  側面
２ｄ、２ｄａ、２ｄｂ  パッド
２ｅ、２ｆ  回路領域
２ｇ  ガードリング
３、１５、１６  メモリカード（半導体装置）
４  コントローラチップ
４ａ  主面
４ｂ  裏面
４ｃ  パッド
５  封止部
６  キャップ
７  ワイヤ
８  接着テープ（接着材）
８ａ  第１接着材
８ｂ  第２接着材
１０  マトリクス基板
１０ａ  製品形成領域
１１  ウエハ
１１ａ  チップ領域
１７  スペーサ
Ｄ１  第１方向
Ｄ２  第１の積層方向
Ｄ３  第２の積層方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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