(57)【要約】      （修正有）【課題】漏れ電流及びラッチアップの発生を防止できるようにした半導体メモリ装置を提供する。【解決手段】スタンバイモードで第１電源電圧ＶＤＤ１が第１ノードｎｄ２０に供給されるのを遮断するオフチップの第１パワースイッチ２１と、該第１ノード２０と第２電源電圧ＶＤＤ２が供給される第２ノードｎｄ２１との間に連結されたオンチップの第２パワースイッチ２４とを含む半導体メモリ装置とし、第１パワースイッチ２１がオフとされても第１ノードｎｄ２０がフローティングになるのを防止する。【選択図】図２
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【特許請求の範囲】
【請求項１】
スタンバイモードで第１電源電圧が第１ノードに供給されるのを遮断する第１パワースイッチと、
前記第１ノードと第２電源電圧が供給される第２ノードとの間に連結された第２パワースイッチと、
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記第２パワースイッチは、前記第１ノードと前記第２ノードとの間に連結された抵抗素子であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２パワースイッチは、
前記第１ノードと第３ノードとの間に連結され、モード信号に応答してターンオンされるスイッチ素子と、
前記第３ノードと前記第２ノードとの間に連結された抵抗素子と、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記モード信号は、スタンバイモード又はパワーダウンモードでイネーブルされて前記スイッチ素子をターンオンすることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第２パワースイッチは、
前記第１ノードと前記第２ノードとの間に連結され、モード信号に応答してターンオンされるスイッチ素子を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記モード信号はスタンバイモード又はパワーダウンモードでイネーブルされて前記スイッチ素子をターンオンすることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
第１電源電圧を駆動する第１電源電圧駆動部と、
スタンバイ信号に応答して前記第１電源電圧を第１ノードに伝達する第１パワースイッチと、
第２電源電圧を駆動して第２ノードに出力する第２電源電圧駆動部と、
前記第１ノード及び第２ノード間に連結された第２パワースイッチと、
前記第１ノード及び第２ノード間に連結された内部回路と、
を含むことを特徴とする半導体メモリ装置。
【請求項８】
前記第１パワースイッチは、スタンバイモードで前記第１電源電圧が前記第１ノードに伝達されるのを遮断することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第２パワースイッチは、前記第１ノードと前記第２ノードとの間に連結された抵抗素子であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記第２パワースイッチは、
前記第１ノードと第３ノードとの間に連結され、モード信号に応答してターンオンされるスイッチ素子と、
前記第３ノードと前記第２ノードとの間に連結された抵抗素子と、
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記モード信号は、スタンバイモード又はパワーダウンモードでイネーブルされて前記スイッチ素子をターンオンすることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第２パワースイッチは、
前記第１ノードと前記第２ノードとの間に連結され、モード信号に応答してターンオンされるスイッチ素子を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１３】
前記モード信号は、スタンバイモード又はパワーダウンモードでイネーブルされて前記スイッチ素子をターンオンすることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
第１電源電圧を駆動する第１電源電圧駆動部と、
スタンバイ信号に応答して前記第１電源電圧を第１ノードに伝達する第１パワースイッチと、
前記第１ノードと接地電圧との間に連結された第２パワースイッチと、
を含むことを特徴とする半導体メモリ装置。
【請求項１５】
前記第１パワースイッチは、スタンバイモードで前記第１電源電圧が前記第１ノードに伝達されるのを遮断することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第２パワースイッチは、前記第１ノードと前記接地電圧との間に連結された抵抗素子であることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第２パワースイッチは、
前記第１ノードと第２ノードとの間に連結され、モード信号に応答してターンオンされるスイッチ素子と、
前記第２ノードと前記接地電圧との間に連結された抵抗素子と、
を含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
前記モード信号は、スタンバイモード又はパワーダウンモードでイネーブルされて前記スイッチ素子をターンオンすることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２パワースイッチは、
前記第１ノードと前記接地電圧との間に連結され、モード信号に応答してターンオンされるスイッチ素子を含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２０】
前記モード信号は、スタンバイモード又はパワーダウンモードでイネーブルされて前記スイッチ素子をターンオンすることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
スタンバイ信号に応答して第１電源電圧を伝達する第１パワースイッチと、
複数の内部回路を含むメモリチップの内部に形成され、前記第１パワースイッチを介して前記第１電源電圧が伝達される第１ノードと第２ノードとの間に連結された第２パワースイッチと、
を含むことを特徴とする半導体メモリ装置。
【請求項２２】
前記第２ノードは、第２電源電圧又は接地電圧が供給されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記複数の内部回路のうち少なくとも一つは前記第１ノードに連結されることを特徴とする請求項２１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、より具体的には、漏れ電流及びラッチアップの発生を防止できるようにした半導体メモリ装置に関する。
【背景技術】
【０００２】
通常、半導体メモリ装置は、外部から電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）を受け、内部回路に必要な内部電圧を生成して使用する。半導体メモリ装置の内部回路に必要な電圧には、メモリコア領域に供給するコア電圧（Ｖｃｏｒｅ）、ワードラインを駆動したりオーバードライビング時に用いられる高電圧（Ｖｐｐ）、コア領域のＮＭＯＳトランジスタのバルク（bulk）電圧として供給されるバックバイアス電圧（ＶＢＢ）などがある。
【０００３】
一方、携帯電話、ＰＭＰ、ノートブックなどのモバイル装置は持ち歩きやすいため、移動中に使用可能であるが、バッテリーの容量限界から使用時間が制限される。従って、モバイル装置の使用時間を延ばすために、モバイル装置に用いられる半導体メモリ装置（以下、‘モバイル用半導体メモリ装置’と称する。）では電力消耗を減らすための様々な試みが、例えば下記特許文献に例示するようになされてきている。
【０００４】
かかる試みの一つに、リード又はライト動作などの実質的な動作が行なわれずにコマンド待ち状態に維持されるスタンバイモード（stand-by mode）で電力消耗を低減させる方法があり、これを図１を参照して説明すると、下記の通りである。
【０００５】
図１に示すように、従来の半導体メモリ装置は、スタンバイモードでローレベルにイネーブルされるスタンバイ信号ＳＴＢを受信し、内部回路１２への電源電圧ＶＤＤの供給を制御するパワースイッチ１０が備えられる。このような構成の半導体メモリ装置は、スタンバイモードで内部回路１２に電源電圧ＶＤＤが供給されるのを遮断することで、電力消耗を低減させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，０４１，０１３号公報
【特許文献２】米国特許公開第２００５／０２３７８４８号公報
【特許文献３】韓国特許公開第１０−２００７−００９６１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、スタンバイモードでパワースイッチ１０を介して電源電圧ＶＤＤの供給を遮断すると、内部回路１２の入力ノードがフローティング（floating）状態となり、内部回路１２に供給される電圧を正確に確認できないという問題や、不要な漏れ電流が発生するといる問題があった。また、内部回路１２に含まれたインバータのＰＭＯＳトランジスタがバルク電圧として電源電圧ＶＤＤを受け取る場合、スタンバイモードでフローティングされたノードの電圧がＰＭＯＳトランジスタのバルク電圧として供給され、ラッチアップ（latch-up）を招くという問題につながる恐れもある。
【０００８】
従って、本発明は、スタンバイモードで電源電圧の供給が遮断されてフローティングされる入力ノードに所定電圧を印加することによって、漏れ電流及びラッチアップの発生を防止できるようにした半導体メモリ装置を開示する。
【課題を解決するための手段】
【０００９】
上記の課題を達成するために本発明は、スタンバイモードで第１電源電圧が第１ノードに供給されるのを遮断する第１パワースイッチと、前記第１ノードと第２電源電圧が供給される第２ノードとの間に連結された第２パワースイッチと、を含む半導体メモリ装置を提供する。
【００１０】
また、本発明は、第１電源電圧を駆動する第１電源電圧駆動部と、スタンバイ信号に応答して前記第１電源電圧を第１ノードに伝達する第１パワースイッチと、第２電源電圧を駆動して第２ノードに出力する第２電源電圧駆動部と、前記第１ノード及び第２ノード間に連結された第２パワースイッチと、前記第１ノード及び第２ノード間に連結された内部回路を含む半導体メモリ装置と、を提供する。
【００１１】
また、本発明は、第１電源電圧を駆動する第１電源電圧駆動部と、スタンバイ信号に応答して前記第１電源電圧を第１ノードに伝達する第１パワースイッチと、前記第１ノードと接地電圧との間に連結された第２パワースイッチと、を含む半導体メモリ装置を提供する。
【００１２】
また、本発明は、スタンバイ信号に応答して前記第１電源電圧を伝達する第１パワースイッチと、複数の内部回路を含むメモリチップの内部に形成され、前記第１パワースイッチを介して第１電源電圧が伝達される第１ノードと第２ノードとの間に連結された第２パワースイッチと、を含む半導体メモリ装置を提供する。
【図面の簡単な説明】
【００１３】
【図１】従来技術による半導体メモリ装置の回路図である。
【図２】本発明の一実施例による半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示す半導体メモリ装置に含まれたオンチップパワースイッチの第１実施例を示す図である。
【図４】図２に示す半導体メモリ装置に含まれたオンチップパワースイッチの第２実施例を示す図である。
【図５】図２に示す半導体メモリ装置に含まれたオンチップパワースイッチの第３実施例を示す図である。
【図６】図２に示す半導体メモリ装置に含まれた内部回路の回路図である。
【図７】本発明の他の実施例による半導体メモリ装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、実施例を用いて本発明についてより詳細に説明する。ただし、下記の実施例は、本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００１５】
図２は、本発明の一実施例による半導体メモリ装置の構成を示すブロック図である。
【００１６】
図２に示すように、本実施例による半導体メモリ装置は、第１電源電圧ＶＤＤ１を駆動する第１電源電圧駆動部２０と、スタンバイ信号ＳＴＢに応答して第１電源電圧ＶＤＤ１をノードｎｄ２０に伝達するオフチップパワースイッチ２１と、第２電源電圧ＶＤＤ２を駆動してノードｎｄ２１に出力する第２電源電圧駆動部２２と、ノードｎｄ２０及びノードｎｄ２１間に連結されたオンチップパワースイッチ２４と、ノードｎｄ２０及びノードｎｄ２１間に連結された内部回路２５と、で構成される。ここで、オンチップパワースイッチ２４は、内部回路２５の形成されたメモリチップ２３の内部に形成されるように具現される。実施例によってメモリチップ２３は様々な内部回路を含む。
【００１７】
オフチップパワースイッチ２１は、スタンバイ信号ＳＴＢがローレベルとして入力される時に、即ち、スタンバイモード（stand-by mode）で第１電源電圧ＶＤＤ１がノードｎｄ２０に伝達されるのを遮断する。この時、ノードｎｄ２０はフローティング（floating）するが、本実施例による半導体メモリ装置は、オンチップパワースイッチ２４を通じてノードｎｄ２０がフローティングするのを防止している。以下、図３〜図５に示すオンチップパワースイッチ２４の第１〜第３実施例を用いてスタンバイモードにおける動作について説明すると、下記の通りである。
【００１８】
まず、図３を参照すると、オンチップパワースイッチ２４の第１実施例は、ノードｎｄ２０及びノードｎｄ２１間に連結された抵抗素子Ｒ２０で具現される。このような構成のオンチップパワースイッチ２４によって、スタンバイモードでノードｎｄ２０がフローティングされても、第２電源電圧ＶＤＤ２が供給されるノードｎｄ２１の電圧によってノードｎｄ２０のレベルは適正レベル（第２電源電圧ＶＤＤ２を抵抗素子Ｒ２０を介して減圧させて形成されたレベル）に設定させることができる。
【００１９】
次に、図４を参照すると、オンチップパワースイッチ２４の第２実施例は、ノードｎｄ２０及びノードｎｄ２１間に直列連結されたＮＭＯＳトランジスタＮ２０及び抵抗素子Ｒ２１で具現される。ここで、ＮＭＯＳトランジスタＮ２０は、スタンバイモードでローレベルにイネーブルされるモード信号ＣＯＮが入力される場合にターンオンされる。このような構成のオンチップパワースイッチ２４によって、スタンバイモードでノードｎｄ２０がフローティングされても、第２電源電圧ＶＤＤ２が供給されるノードｎｄ２１の電圧によってノードｎｄ２０のレベルは適正レベル（第２電源電圧ＶＤＤ２を抵抗素子Ｒ２１及びＮＭＯＳトランジスタＮ２０のターンオン抵抗を介して減圧させて形成されたレベル）に設定させることができる。実施例によっては、モード信号ＣＯＮをクロックイネーブル信号ＣＫＥとし、ＮＭＯＳトランジスタＮ２０がパワーダウンモードでターンオンされるように具現しても良い。
【００２０】
次に、図５を参照すると、オンチップパワースイッチ２４の第３実施例は、ノードｎｄ２０及びノードｎｄ２１間に連結されたＮＭＯＳトランジスタＮ２１で具現される。ここで、ＮＭＯＳトランジスタＮ２１は、スタンバイモードでローレベルにイネーブルされるモード信号ＣＯＮが入力される場合にターンオンされる。このような構成のオンチップパワースイッチ２４によって、スタンバイモードでノードｎｄ２０がフローティングされても、第２電源電圧ＶＤＤ２が供給されるノードｎｄ２１の電圧によってノードｎｄ２０のレベルを適正レベル（第２電源電圧ＶＤＤ２をＮＭＯＳトランジスタＮ２１のターンオン抵抗を介して減圧させて形成されたレベル）に設定させることができる。実施例によってはモード信号ＣＯＮはクロックイネーブル信号ＣＫＥとし、ＮＭＯＳトランジスタＮ２０がパワーダウンモードでターンオンされるように具現しても良い。
【００２１】
以上図３〜図５を通じて説明したオンチップパワースイッチ２４により、第１電源電圧ＶＤＤ１が供給されるノードｎｄ２０がスタンバイ状態においてもフローティングされずに適切なレベルを持つように設定することができる。
【００２２】
内部回路２５は、図６に示すように、ＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２２で構成された第１バッファ２４０と、ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２３で構成された第２バッファ２４１と、を含む。ここで、ＰＭＯＳトランジスタＰ２０は、ノードｎｄ２０の電圧をバルク電圧として受ける。
【００２３】
このような構成の内部回路２５においてノードｎｄ２０がスタンバイモードでフローティングされると漏れ電流及びラッチアップの問題につながるが、本発明によるとノードｎｄ２０が適切なレベルに設定され、よって、漏れ電流及びラッチアップの問題は生じない。
【００２４】
図７は、本発明の他の実施例による半導体メモリ装置の構成を示すブロック図である。
【００２５】
図７に示すように、本実施例による半導体メモリ装置は、第１電源電圧ＶＤＤ１を駆動する第１電源電圧駆動部３０と、スタンバイ信号ＳＴＢに応答して第１電源電圧ＶＤＤ１をノードｎｄ３０に伝達するオフチップパワースイッチ３１と、第２電源電圧ＶＤＤ２を駆動してノードｎｄ３１に出力する第２電源電圧駆動部３２と、ノードｎｄ３０及び接地電圧間に連結されたオンチップパワースイッチ３４と、ノードｎｄ３０及びノードｎｄ３１間に連結された内部回路３５と、で構成される。ここで、オンチップパワースイッチ３４は、内部回路３５の形成されたメモリチップ３３の内部に形成されるように具現される。
【００２６】
本実施例による半導体メモリ装置の構成的特徴は、図２に示す半導体メモリ装置とは違い、オンチップパワースイッチ３４がノードｎｄ３１の代わりに接地電圧ＶＳＳに連結された点にある。従って、スタンバイモードで第１電源電圧ＶＤＤ１の供給が遮断されるノードｎｄ３０のレベルが、接地電圧ＶＳＳとの間に連結された抵抗素子又はＮＭＯＳトランジスタによって減圧され適切なレベルに設定されるので、ノードｎｄ３０のフローティングよって発生する漏れ電流及びラッチアップの問題を解決することができる。
【符号の説明】
【００２７】
２０、３０    第１電源電圧駆動部
２１、３１    オフチップパワースイッチ
２２、３２    第２電源電圧駆動部
２４、３４    オンチップパワースイッチ
２５、３５    内部回路
２３、３３    メモリチップ
２４０    第１バッファ
２４１    第２バッファ
ＶＤＤ１    第１電源電圧
ＶＤＤ２    第２電源電圧
ｎｄ２０、ｎｄ２１、ｎｄ３０、ｎｄ３１    ノード
Ｒ２０、Ｒ２１    抵抗素子
Ｎ２０、Ｎ２１、Ｎ２２、Ｎ２３    ＮＭＯＳトランジスタ
Ｐ２０、Ｐ２１    ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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