(57)【要約】      （修正有）【課題】電極と対向する半導体基板との間で容量を形成し、半導体基板に形成された溝内に電極が形成され、リーク電流の抑制が図られたキャパシタを含む半導体装置を提供する。【解決手段】半導体装置は、溝１０１が形成された半導体基板１と、溝１０１内に形成されたキャパシタ電極８Ｃと、溝１０１の底上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第１の絶縁膜５と、溝１０１の側壁上に形成され、半導体基板１とキャパシタ電極８Ｃとの間に介在する第２の絶縁膜６Ｃａと、溝１０１の底で、キャパシタ電極８Ｃと第１の絶縁膜５との間に介在する第１の金属酸化物膜７Ｃａとを有する。【選択図】図２
2010021388.tif 000002
【特許請求の範囲】
【請求項１】
溝が形成された半導体基板と、
前記溝内に形成されたキャパシタ電極と、
前記溝の底上に形成され、前記半導体基板と前記キャパシタ電極との間に介在する第１の絶縁膜と、
前記溝の側壁上に形成され、前記半導体基板と前記キャパシタ電極との間に介在する第２の絶縁膜と、
前記溝の底で、前記キャパシタ電極と前記第１の絶縁膜との間に介在する第１の金属酸化物膜と
を有する半導体装置。
【請求項２】
さらに、前記半導体基板に形成されたソース／ドレイン領域と、ゲート電極と、ゲート絶縁膜とを含むトランジスタを有し、
前記キャパシタ電極は、前記トランジスタのソース／ドレイン領域の一方の端部と重なりを持つように、前記半導体基板上面上まで形成され、
さらに、前記半導体基板上面と前記キャパシタ電極との間に介在する絶縁膜を有する請求項１に記載の半導体装置。
【請求項３】
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、該第２の金属酸化物膜は、前記第１の金属酸化物膜と同一組成である請求項２に記載の半導体装置。
【請求項４】
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、前記第１の金属酸化物膜は、該第２の金属酸化物膜よりも金属組成比が高い請求項２に記載の半導体装置。
【請求項５】
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、前記第１の金属酸化物膜は、該第２の金属酸化物膜よりも厚い請求項２に記載の半導体装置。
【請求項６】
半導体基板に溝を形成する工程と、
前記溝の底上に絶縁膜を形成する工程と、
前記溝の側壁上に絶縁膜を形成する工程と、
前記溝の底上に形成された前記絶縁膜上に、金属酸化物膜を形成する工程と、
前記溝内に電極を形成する工程と
を有する半導体装置の製造方法。
【請求項７】
前記溝の側壁上に絶縁膜を形成する工程が、絶縁膜を、前記溝の側壁上に形成するとともに、前記半導体基板上面上にも形成し、
前記金属酸化物膜を形成する工程が、金属酸化物膜を、前記溝の底上の前記絶縁膜上に形成するとともに、前記半導体基板上面上の絶縁膜上にも形成し、
前記電極を形成する工程が、電極を、前記溝内に形成するとともに、前記半導体基板上面上の金属酸化物上にも形成し、さらに、
前記半導体基板上面上の電極をパターニングして、前記溝内に形成された部分を含むキャパシタ電極と、該キャパシタ電極から分離されたゲート電極とを形成する工程と、
前記半導体基板の、前記キャパシタ電極と前記ゲート電極との間の第１の領域と、該ゲート電極を挟んで該第１の領域と反対側の第２の領域とに、不純物を注入してソース／ドレイン領域を形成することにより、該ソース／ドレイン領域と、該ゲート電極と、該ゲート電極及び該半導体基板の間に介在する前記絶縁膜及び前記金属酸化物膜の積層を含むゲート絶縁膜と、を含むトランジスタを形成する工程と
を有する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属酸化物膜を形成する工程の後、さらに、
前記半導体基板上方に、前記溝上に開口したマスクを形成し、前記溝の底上に形成された金属酸化物膜に、金属元素を注入する工程
を有する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記溝の側壁上に絶縁膜を形成する工程が、
前記溝の側壁上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜上に第２の絶縁膜を形成する工程と
を含み、
前記金属酸化物膜を形成する工程が、
前記溝の底上の前記絶縁膜上に第１の金属酸化物膜を形成する工程と、
該第１の金属酸化物膜の上に第２の金属酸化物膜を形成する工程と
を含み、
前記第１の絶縁膜を形成する工程が、前記第１の絶縁膜を、前記溝の側壁上に形成するとともに、前記半導体基板上面上にも形成し、
前記第１の金属酸化物膜を形成する工程が、前記第１の金属酸化物膜を、前記溝の底上の絶縁膜上に形成するとともに、前記半導体基板上面上の前記第１の絶縁膜上にも形成し、
さらに、前記半導体基板上面上の前記第１の金属酸化物膜及び前記第１の絶縁膜を除去する工程を有し、
前記第２の絶縁膜を形成する工程が、前記第２の絶縁膜を、前記溝の側壁上の前記第１の絶縁膜上に形成するとともに、前記半導体基板上面上にも形成し、
前記第２の金属酸化物膜を形成する工程が、前記第２の金属酸化物膜を、前記溝の底上の前記第１の金属酸化物膜上に形成するとともに、前記半導体基板上面上の前記第２の絶縁膜上にも形成し、
前記電極を形成する工程が、電極を、前記溝内に形成するとともに、前記半導体基板上面上の第２の金属酸化物上にも形成し、
さらに、前記半導体基板上面上の電極をパターニングして、前記溝内に形成された部分を含むキャパシタ電極と、該キャパシタ電極から分離されたゲート電極とを形成する工程と、
前記半導体基板の、前記キャパシタ電極と前記ゲート電極との間の第１の領域と、該ゲート電極を挟んで該第１の領域と反対側の第２の領域とに、不純物を注入してソース／ドレイン領域を形成することにより、該ソース／ドレイン領域と、該ゲート電極と、該ゲート電極及び該半導体基板との間に介在する前記第２の絶縁膜及び前記第２の金属酸化物膜との積層を含むゲート絶縁膜と、を含むトランジスタを形成する工程と
を有する請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記金属酸化物膜を形成する工程は、金属酸化物膜を物理気相堆積で堆積させる請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
１トランジスタ／１キャパシタ構成のダイナミックランダムアクセスメモリ（ＤＲＡＭ）が用いられている。キャパシタ電極により、対向する半導体基板に電圧を印加して反転チャネルを誘起し、キャパシタ電極とチャネル間で容量を形成するキャパシタ構造が提案されている（例えば特許文献１参照）。
【０００３】
キャパシタの容量を増やすため、活性領域を分離する素子分離領域の絶縁膜を掘り起こし、掘り起こした素子分離領域内にキャパシタ電極を配置することができる。素子分離領域のトレンチ側壁部分を、キャパシタとして有効に利用できる。
【０００４】
素子分離領域の絶縁膜を深く掘るほど、トレンチ側壁部分をキャパシタとして広く活用できる。しかし、トレンチの底部の絶縁膜が薄くなると、リーク電流が流れやすくなり、素子分離が充分でなくなる（例えば特許文献１参照）。
【特許文献１】特開２００５−５６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の一目的は、電極と対向する半導体基板との間で容量を形成し、半導体基板に形成された溝内に電極が形成され、リーク電流の抑制が図られたキャパシタを含む半導体装置、及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、溝が形成された半導体基板と、前記溝内に形成されたキャパシタ電極と、前記溝の底上に形成され、前記半導体基板と前記キャパシタ電極との間に介在する第１の絶縁膜と、前記溝の側壁上に形成され、前記半導体基板と前記キャパシタ電極との間に介在する第２の絶縁膜と、前記溝の底で、前記キャパシタ電極と前記第１の絶縁膜との間に介在する第１の金属酸化物膜とを有する半導体装置が提供される。
【発明の効果】
【０００７】
金属酸化物膜が、溝内に形成された電極と、溝の底上に形成された絶縁膜との間に介在することにより、溝の底の部分の半導体基板に反転チャネルが誘起される電圧を上昇させることができる。これにより、リーク電流抑制を図ることができる。
【発明を実施するための最良の形態】
【０００８】
図１（Ａ）は、メモリ混載ロジック半導体装置ＩＣの平面構成例を概略的に示す。半導体装置ＩＣの周辺部には入出力回路Ｉ／Ｏが配置され、中央部にメモリ回路ＭＧを分散配置した論理回路ＬＧが配置されている。メモリ回路ＭＧ内に、メモリセル群が配置される。
【０００９】
図１（Ｂ）を参照して、メモリセル群の平面配置の例について説明する。シリコン基板１上に、複数の活性領域１００が、行列状に配置されている。活性領域１００は一方向に細長い形状で、長さ方向を行方向に揃えて配置されている。活性領域１００同士を、素子分離領域１０１が分離する。
【００１０】
各活性領域１００は、中央にビット線コンタクト領域ＢＣを有し、ビット線コンタクト領域ＢＣの両側にそれぞれ、トランジスタＴＲ及びキャパシタＣＡＰが形成されている。１つのトランジスタＴＲと１つのキャパシタＣＡＰとを含んで、１つのメモリセルＭＣが形成されている。
【００１１】
ビット線コンタクト領域ＢＣの両側に、トランジスタＴＲのゲート電極ＧＥが配置されている。ゲート電極ＧＥを挟んでビット線コンタクト領域ＢＣの反対側に、キャパシタ電極ＣＥが配置されている。行方向に隣り合う活性領域１００にそれぞれ形成され、隣り合うメモリセルＭＣ１とＭＣ２とが、キャパシタ電極ＣＥを共通としている。
【００１２】
次に、図２を参照して、第１の実施例のメモリセルについて説明する。図２は、図１（Ｂ）において１点鎖線ＡＡで示す部分の概略断面図であり、１つ分のメモリセルＭＣ近傍の概略断面構造を示す。シリコン基板１は、例えば（００１）面（またはそれと等価な（１００）面、（０１０）面）を主面とする基板であり、例えばｎ型の基板である。
【００１３】
金属酸化物半導体（ＭＯＳ）トランジスタＴＲは、ｐ型のソース／ドレイン領域９ａ及び９ｂ（９ｃ）と、ゲート絶縁膜ＧＩと、ゲート電極８Ｔとを含んで形成される。ゲート絶縁膜ＧＩは、基板１側から酸化シリコン膜６Ｔと、金属酸化物膜７Ｔとを積層した構造を含む。金属酸化物膜７Ｔとして、例えばハフニウムシリコン酸化物が用いられる。ゲート電極８Ｔとして、例えばポリシリコンが用いられる。
【００１４】
キャパシタＣＡＰは、キャパシタ電極８Ｃと、シリコン基板１と、キャパシタ電極８Ｃ及びシリコン基板１に挟まれたキャパシタ絶縁膜ＣＩとを含んで形成される。キャパシタ電極８Ｃに、それと対向するシリコン基板１表層部分が反転してチャネルが誘起される電圧が印加される。これにより、キャパシタ電極８Ｃとシリコン基板１の表層のチャネルとの間で容量が形成される。
【００１５】
活性領域１００同士を分離する素子分離領域１０１は、例えば、シリコン基板１に形成したトレンチに酸化シリコン膜を埋め込むことで形成されている。隣接する活性領域を分離する素子分離領域１０１について、トレンチ３内の酸化シリコン膜５が、トレンチ３の底に一部の厚さ残るように除去されている。
【００１６】
キャパシタ電極８Ｃが、トレンチ３に入り込んで形成されている。また、キャパシタ電極８Ｃは、トレンチ３内からシリコン基板１上面上まで広がって形成されている。キャパシタＣＡＰの容量は、トレンチ３の側壁部の容量と、シリコン基板１上面部の容量とを足したものとなる。
【００１７】
トレンチ３の側壁部のキャパシタ絶縁膜ＣＩとして、酸化シリコン膜６Ｃａが形成されている。トレンチ３側壁部の酸化シリコン膜６Ｃａは、トレンチ３底部の酸化シリコン膜５よりも薄い。
【００１８】
シリコン基板１上面部のキャパシタ絶縁膜ＣＩは、基板１側から酸化シリコン膜６Ｃｂと、金属酸化物膜７Ｃｂとを積層した構造を含む。金属酸化物膜７Ｃｂとして、例えばハフニウムシリコン酸化物が用いられる。キャパシタ電極８Ｃとして、例えばポリシリコンが用いられる。
【００１９】
キャパシタ電極８Ｃのシリコン基板１上面部分の端部は、トランジスタＴＲの、キャパシタＣＡＰ側に配置されたソース／ドレイン領域９ａの端部と重なりを持つように配置されている。また、キャパシタ絶縁膜ＣＩのシリコン基板１上面部分の端部も、キャパシタ電極８Ｃとシリコン基板１との間に介在して、ソース／ドレイン領域９ａの端部と重なりを持つように配置されている。このような配置により、トランジスタＴＲのソース／ドレイン領域９ａと、キャパシタＣＡＰのチャネルとが接続される。
【００２０】
トランジスタＴＲのゲート電極８Ｔを挟んでソース／ドレイン領域９ａと反対側のソース／ドレイン領域９ｂ（９ｃ）上に、ビットコンタクト領域ＢＣが配置される。
【００２１】
図２中、トレンチ３の底に対し左側に配置されている側壁部分、及びシリコン基板１の上面部分の容量が、図２に示すメモリセルＭＣに用いられる。トレンチ３の底に対し右側の部分は、右側に隣接する他のメモリセルの容量として用いられる。トレンチ３の底では、素子分離（リーク電流低減）のために、シリコン基板１表層にチャネルが誘起されることを防止したい。
【００２２】
トレンチ３の底に残された酸化シリコン膜５が厚いほど、リーク電流は低減される。しかし、酸化シリコン膜５が厚いほど、容量として使えるトレンチ３側壁部の面積が減少する。従って、容量確保のためにトレンチ３底の酸化シリコン膜５は薄くすることが好ましい。このため、トレンチ３底の酸化シリコン膜５を薄くしても、リーク電流を抑制できる技術が望まれる。
【００２３】
なお、トレンチ３側壁部の面積拡大により容量向上を図る他に、トレンチ３側壁部のキャパシタ絶縁膜６Ｃａを薄くすることによっても、容量向上が図られる。
【００２４】
第１の実施例のキャパシタＣＡＰでは、トレンチ３底の酸化シリコン膜５上に、フェルミレベルピニング効果を有する材料を含む金属酸化物膜７Ｃａが形成されている。金属酸化物膜７Ｃａとして、例えばハフニウムシリコン酸化物が用いられる。
【００２５】
フェルミレベルピニング効果は、キャパシタ電極８Ｃと金属酸化物膜７Ｃａとの界面部分で生じる。キャパシタ電極８Ｃに電圧を印加しても、キャパシタ電極８Ｃの金属酸化物膜７Ｃａとの界面部分のフェルミレベルが動きにくくなるため、金属酸化物膜７Ｃａ及び酸化シリコン膜５を介して、半導体基板１の表面に電圧がかかりにくくなる。従って、トレンチ３の底で、キャパシタ電極８Ｃがシリコン基板１表層にチャネルを誘起する閾値電圧が上昇する。このため、リーク電流を生じにくくできる。なお、キャパシタ電極８Ｃとして、ポリシリコンに限らず、金属を用いることもできる。
【００２６】
キャパシタ電極８Ｃが酸化シリコン膜５に印加する電圧のうち、例えば０．０５Ｖ〜０．８Ｖ分を、キャパシタ電極８Ｃと金属酸化物膜７Ｃａとの界面に留めることが可能である。例えば、もともとの大きさが０．３Ｖの閾値電圧を、１．１Ｖ程度の大きさまで上昇させることが可能である。この場合、例えば大きさ１Ｖの印加電圧としても、リーク電流が抑制されることとなる。
【００２７】
例えば、ＨｆｘＳｉｙＯ（ｘ＝０．０９、ｙ＝０．９１）からなる金属酸化物膜７Ｃａについて、例えば０．２５Ｖ程度の閾値電圧上昇効果を得ることができる。
【００２８】
次に、図３（Ａ）〜図３（Ｌ）を参照して、第１の実施例のメモリセルＭＣの製造工程について説明する。
【００２９】
まず、図３（Ａ）に示すように、シリコン基板１上に、窒化シリコン（Ｓｉ３Ｎ４）膜２を形成する。シリコン基板１は、例えばｎ型の（００１）面基板である。窒化シリコン膜２は、例えば、ソースガスとしてシラン系ガスとアンモニアを用いた化学気相堆積（ＣＶＤ）により、厚さ５０ｎｍ形成する。
【００３０】
次に、窒化シリコン膜２上に、素子分離領域の形状で開口したレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をマスクとして、例えば、テトラフルオロカーボン（ＣＦ４）をエッチングガスとしたドライエッチングにより、窒化シリコン膜２をパターニングする。その後、レジストパターンＲＰ１を除去する。
【００３１】
次に、図３（Ｂ）に示すように、窒化シリコン膜２をマスクとして、例えば、臭化水素（ＨＢｒ）と塩素（Ｃｌ２）をエッチングガスとしたドライエッチングで、シリコン基板１をエッチングすることにより、トレンチ３を形成する。トレンチ３は、例えば、深さＴＤが３２０ｎｍであり、幅ＴＷが１１０ｎｍである。
【００３２】
次に、例えば、シラン系ガスと酸素を用いた高密度プラズマ（ＨＤＰ）ＣＶＤ、またはテトラエトキシシラン（ＴＥＯＳ）と酸素を用いたＣＶＤで、酸化シリコン膜４を堆積することにより、トレンチ３を埋め戻す。
【００３３】
次に、図３（Ｃ）に示すように、例えば、ヘキサフルオロブタジエン（Ｃ４Ｆ６）をエッチングガスとして、酸化シリコン膜４をエッチングし、トレンチ３の底に、素子分離に必要な厚さの酸化シリコン膜５を残す。酸化シリコン膜５の厚さは、例えば７０ｎｍ〜１００ｎｍである。その後、例えば、燐酸または燐酸とフッ酸の混合溶液でボイルして、窒化シリコン膜２を除去する。
【００３４】
次に、図３（Ｄ）に示すように、露出したトレンチ３の側壁及びシリコン基板１の上面を熱酸化することにより、酸化シリコン膜６を形成する。第１の実施例では、この工程で形成されるトレンチ３側壁上の酸化シリコン膜６Ｃａを、トレンチ３側壁部のキャパシタ絶縁膜として用いる。
【００３５】
成長させる熱酸化シリコン膜６の、シリコン基板１上面上の厚さは、例えば２ｎｍ〜５ｎｍ（例えば４ｎｍ）である。トレンチ３側壁の面方位は、例えば（１１０）面（またはそれと等価な面）に設定され、このような面方位としたとき、トレンチ３側壁上に成長する熱酸化シリコン膜６は、シリコン基板１上面上よりも厚くなる傾向がある。例えば、シリコン基板１上面上の厚さ２ｎｍ〜５ｎｍに対し、トレンチ３側壁上の厚さがおよそ３ｎｍ〜６ｎｍとなる。
【００３６】
上述のように、キャパシタ容量向上のため、トレンチ３側壁上の酸化シリコン膜６Ｃａは薄い方が好ましい。この工程では、トレンチ３側壁上の酸化シリコン膜６Ｃａが、キャパシタ絶縁膜として好適な厚さ（例えば３ｎｍ〜６ｎｍ程度）となるように、熱酸化シリコン膜６を成長させる。一方、この工程で成長させた酸化シリコン膜６は、アクセストランジスタのゲート絶縁膜としては薄すぎる。
【００３７】
次に、図３（Ｅ）に示すように、シリコン基板１上に金属酸化物膜７を堆積する。例えば、スパッタリングにより、ＨｆｘＳｉｙＯ（例えばｘ＝０．０９、ｙ＝０．９１）を、厚さ１ｎｍ堆積させる。
【００３８】
シリコン基板１上面の酸化シリコン膜６上に金属酸化物膜７を積層することにより、ゲート絶縁膜として好適な酸化シリコン換算膜厚（EOT：Equivalent Oxide Thickness）の絶縁膜を得ることができる。第１の実施例では、この工程で得られた積層構造を、ゲート絶縁膜として用いる。
【００３９】
さらに、この工程でトレンチ３底上の金属酸化物膜７Ｃａも同時形成できる。上述のように、金属酸化物膜７Ｃａは、トレンチ３底での閾値電圧を上昇させ、リーク電流を抑制する。
【００４０】
なお、特に、スパッタリング等の物理気相堆積（ＰＶＤ）で金属酸化物膜７を堆積させたとき、ステップカバレッジがよくないので、金属酸化物膜７のトレンチ３側壁上への堆積が抑制される。金属酸化物膜７は、主に、シリコン基板１上面上と、トレンチ３底の酸化シリコン膜５上とに堆積する。このため、トレンチ３側壁上のキャパシタ絶縁膜が厚くなることが抑制される。
【００４１】
なお、金属酸化物膜７のトレンチ３側壁上への堆積を抑制するには、トレンチ３のアスペクト比がある程度高い方がよい。例えば、アスペクト比２〜５程度が好適と考えられる。なお、トレンチ側壁への堆積が少なければ、ＰＶＤに限らず、例えばＣＶＤ等で堆積してもよい。
【００４２】
次に、図３（Ｆ）に示すように、トレンチ３を埋め込んで、シリコン基板１上に、ポリシリコン膜８を形成する。ポリシリコン膜８は、例えば、シラン系ガスと水素を用いた熱ＣＶＤにより、厚さ１１０ｎｍ形成する。
【００４３】
次に、図３（Ｇ）に示すように、ゲート電極及びキャパシタ電極の形状で開口したレジストパターンＲＰ２を形成し、レジストパターンＲＰ２をマスクとしてポリシリコン膜８をエッチングすることにより、マスクの下にゲート電極８Ｔ及びキャパシタ電極８Ｃを残す。
【００４４】
また、ゲート電極８Ｔ及びキャパシタ電極８Ｃと整合した形状に、金属酸化物膜７及び酸化シリコン膜６もパターニングされる。酸化シリコン膜６Ｔと金属酸化物膜７Ｔの積層構造を含むゲート絶縁膜ＧＩと、酸化シリコン膜６Ｃｂと金属酸化物膜７Ｃｂの積層構造を含む、シリコン基板１上面部のキャパシタ絶縁膜ＣＩとが形成される。その後、レジストパターンＲＰ２を除去する。
【００４５】
次に、図３（Ｈ）に示すように、ゲート電極８Ｔ及びキャパシタ電極８Ｃをマスクとし、Ｂ等のｐ型不純物のイオン注入を行って、トランジスタのソース／ドレイン領域となるエクステンション領域９ａ、９ｂを形成する。
【００４６】
次に、図３（Ｉ）に示すように、ゲート電極８Ｔ及びキャパシタ電極８Ｃを覆って、例えば、酸化シリコン膜１０を厚さ８０ｎｍ形成する。
【００４７】
次に、図３（Ｊ）に示すように、酸化シリコン膜１０をリアクティブイオンエッチング等で異方性エッチングすることにより、ゲート電極８Ｔの側壁上にサイドウォールスペーサ１０ｂを残す。なお、ビットコンタクト領域を挟んで反対側に形成されるトランジスタのゲート電極側壁上に残るサイドウォールスペーサ１０ｃも図示している。
【００４８】
ゲート電極８Ｔとキャパシタ電極８Ｃとの間の領域上の酸化シリコン膜１０上には、レジストパターンＲＰ３を形成しておく。異方性エッチング後に、この領域上のシリコン基板１表面を覆う酸化シリコン膜１０ａが残る。その後、レジストパターンＲＰ３を除去する。
【００４９】
サイドウォールスペーサ１０ｂ、１０ｃ、ゲート電極８Ｔ、酸化シリコン膜１０ａ、及びキャパシタ電極８Ｃをマスクとし、Ｂ等のｐ型不純物のイオン注入を行って、ビットコンタクト領域の配置される高濃度領域９ｃを形成する。
【００５０】
次に、図３（Ｋ）に示すように、例えばＮｉ膜をスパッタリング等で形成し、熱処理してシリサイド化反応を生じさせ、未反応部をウォッシュアウトし、必要に応じて再度熱処理することにより、高濃度領域９ｃ、ゲート電極８Ｔ、及びキャパシタ電極８Ｃ上に、それぞれ、シリサイド膜１１ＢＣ、１１Ｔ、及び１１Ｃを形成する。
【００５１】
このようにして、メモリセルを形成することができる。ＣＭＯＳロジック回路と集積する場合は、ロジック回路のＰＭＯＳトランジスタとメモリセルのアクセストランジスタとを共通工程で形成できる。
【００５２】
なお、メモリセルのアクセストランジスタとして、ＮＭＯＳトランジスタを用いることもできる。この場合は、ロジック回路のＮＭＯＳトランジスタと共通工程で形成できる。
【００５３】
その後、図３（Ｌ）に示すように、メモリセル（及びロジック回路のＭＯＳトランジスタ）を覆うように下部層間絶縁膜２０を形成し、コンタクト孔をエッチングし、導電性プラグ２１を埋め込む。
【００５４】
さらに、例えば特開２００４−１７２５９０号（ＵＳＰ６，９４９，８３０）の実施例の欄に開示された工程により、多層配線を形成する。
【００５５】
以上説明したように、第１の実施例のメモリセルでは、キャパシタ電極とトレンチ底の素子分離絶縁膜との間に金属酸化物膜を介在させて、トレンチ底近傍でチャネルが誘起する閾値電圧を上昇させることにより、リーク電流を抑制することができる。
【００５６】
また、トレンチ側壁部のキャパシタ絶縁膜と、アクセストランジスタのゲート絶縁膜とで共通の熱酸化シリコン膜を形成している。この熱酸化シリコン膜を、トレンチ側壁部のキャパシタ絶縁膜として好適な薄さに形成することができる。
【００５７】
ただし、この熱酸化シリコン膜はゲート絶縁膜としては薄すぎる。ゲート絶縁膜として好適な膜厚とするため、熱酸化シリコン膜上に、金属酸化物膜を積層する。アクセストランジスタのゲート絶縁膜に用いる金属酸化物膜は、キャパシタのトレンチ底の金属酸化物膜と同時に形成することができる。
【００５８】
金属酸化物膜は、例えばＰＶＤで堆積させることにより、トレンチ側壁上への堆積が抑制されるので、トレンチ側壁部のキャパシタ絶縁膜が厚くなることが抑制される。
【００５９】
このようにして、メモリセルのキャパシタ及びアクセストランジスタの両方を、良好に形成する工夫が図られる。例えば、６５ｎｍ世代以降のメモリセルの作製に有用である。
【００６０】
次に、第２の実施例のメモリセルについて説明する。第２のメモリセルは、図３（Ｅ）に示した工程まで、第１の実施例のメモリセルと同様に作製される。つまり、トレンチ３底の酸化シリコン膜５上と、シリコン基板１上面上とに、金属酸化物膜７Ｃａ、７を堆積する工程まで第１の実施例と同様である。ただし、第２の実施例では、トレンチ３の底に残す酸化シリコン膜５の厚さが、第１の実施例よりも薄く、例えば３０ｎｍ〜７０ｎｍである。
【００６１】
次に、図４に示すように、トレンチ３上に開口したレジストパターンＲＰ４を形成し、トレンチ３底の金属酸化物膜７Ｃａに、例えば、加速エネルギ５ｋｅＶ、ドーズ量１×１０１６ａｔｏｍｓ／ｃｍ２でＨｆイオンを注入する。その後、レジストパターンＲＰ４を除去する。以後は、第１の実施例の図３（Ｆ）から先の工程と同様にして、メモリセルを作製することができる。
【００６２】
第２の実施例では、トレンチ３底の金属酸化物膜７Ｃａ中の金属組成比を高めることにより、フェルミレベルピニング効果を高められる。トレンチ３の底の酸化シリコン膜５を薄くしても、リーク電流が抑制しやすい。容量として使えるトレンチ側壁部を広くしやすい。
【００６３】
また、シリコン基板１上面上の金属酸化物膜７と、トレンチ３底の金属酸化物膜７Ｃａとで、組成を変えることができる。ゲート絶縁膜として好適な金属酸化物膜と、キャパシタのリーク電流抑制に好適な金属酸化物膜を、組成を選択して作り分けることができる。
【００６４】
次に、第３の実施例のメモリセルについて説明する。第３のメモリセルは、図３（Ｃ）に示した工程まで、第１の実施例のメモリセルと同様に作製される。つまり、トレンチ３底に素子分離に必要な厚さの酸化シリコン膜５を残す工程まで第１の実施例と同様である。ただし、第３の実施例も、第２の実施例と同様に、トレンチ３の底に残す酸化シリコン膜５の厚さが、例えば３０ｎｍ〜７０ｎｍである。
【００６５】
次に、図５（Ａ）に示すように、露出したトレンチ３の側壁部及びシリコン基板１の上面を熱酸化することにより、酸化シリコン膜１６を形成する（これを１回目の熱酸化と呼ぶこととする）。成長させる熱酸化シリコン膜１６の厚さは、シリコン基板１の上面上で、例えば０．５ｎｍ〜１ｎｍであり、例えば（１１０）面のトレンチ３側壁上では、０．６ｎｍ〜１．２ｎｍ程度になると考えられる。
【００６６】
次に、図５（Ｂ）に示すように、シリコン基板１上に金属酸化物膜１７を堆積する。例えば、スパッタリングにより、ＨｆＯ２を、厚さ５ｎｍ〜２０ｎｍ堆積させる。トレンチ３底の酸化シリコン膜５上に、金属酸化物膜１７Ｃａが形成される。
【００６７】
次に、図５（Ｃ）に示すように、ウェット処理または化学機械研磨（ＣＭＰ）により、シリコン基板１上面上の金属酸化物膜１７及び酸化シリコン膜１６を除去する。例えば、５％ＨＦで５秒程度処理し、シリコン基板１上面上の酸化シリコン膜１６を溶解させることにより、酸化シリコン膜１６上の金属酸化物膜１７も同時に除去することができる。トレンチ３側壁部の酸化シリコン膜１６Ｃａと、トレンチ３底上の金属酸化物膜１７Ｃａが残る。
【００６８】
次に、図５（Ｄ）に示すように、シリコン基板１を熱酸化することにより、シリコン基板１上面上に酸化シリコン膜２６を成長させる（これを２回目の熱酸化と呼ぶこととする）。これに伴いトレンチ３側壁部の酸化シリコン膜１６Ｃａも成長する。酸化シリコン膜１６Ｃａを、例えば厚さ３ｎｍ〜６ｎｍまで成長させる。シリコン基板１上面の酸化シリコン膜２６は、例えば２ｎｍ〜５ｎｍ程度の厚さ成長させる。
【００６９】
次に、図５（Ｅ）に示すように、シリコン基板１上に金属酸化物膜２７を堆積する。例えば、スパッタリングにより、ＨｆｘＳｉｙＯ（例えばｘ＝０．０９、ｙ＝０．９１）を、厚さ１ｎｍ堆積させる。トレンチ３底の金属酸化物膜１７Ｃａ上に、さらに金属酸化物膜２７Ｃａが堆積される。以後は、第１の実施例の図３（Ｆ）から先の工程と同様にして、メモリセルを作製することができる。
【００７０】
図５（Ｆ）に示すように、酸化シリコン膜２６と金属酸化物膜２７の積層構造がパターニングされて、ゲート絶縁膜ＧＩ（酸化シリコン膜２６Ｔ、金属酸化物膜２７Ｔ）及びシリコン上面部のキャパシタ絶縁膜ＣＩ（酸化シリコン膜２６Ｃｂ、金属酸化物膜２７Ｃｂ）が形成されている。また、金属酸化物膜１７Ｃａと金属酸化物膜２７Ｃａとの積層構造が、トレンチ３底の金属酸化物膜として用いられる。
【００７１】
第３の実施例は、２回目の熱酸化で成長するトレンチ３側壁部の酸化シリコン膜１６Ｃａを、キャパシタ絶縁膜として好適な薄さに留めることができる。これに伴い、シリコン基板１上面上の酸化シリコン膜２６がゲート絶縁膜としては薄すぎても、その上に金属酸化物膜２７を積層することにより、好適な厚さのゲート絶縁膜ＧＩを得ることができる。
【００７２】
また、ゲート絶縁膜として好適な金属酸化物膜と、トレンチ底のリーク電流抑制に好適な金属酸化物膜を、作り分けることができる。
【００７３】
また、トレンチ３底の金属酸化物膜１７Ｃａ及び２７Ｃａが、ゲート絶縁膜ＧＩまたはシリコン基板１上面部のキャパシタ絶縁膜ＣＩに用いられる金属酸化物膜２７よりも厚く形成されている。金属酸化物膜をトレンチ３底に厚く形成することにより、より高いフェルミレベルピニング効果が得られ、トレンチ３の底の酸化シリコン膜５を薄くしても、リーク電流が抑制しやすい。容量として使えるトレンチ側壁部を広くしやすい。
【００７４】
以上、第１〜第３の実施例では、トレンチ底に、例えばハフニウムシリコン酸化物膜やハフニウム酸化物膜を形成する例について説明したが、トレンチ底に形成する膜として、フェルミレベルピニング効果のある他の材料を用いてもよい。金属酸化物であれば、ある程度のフェルミレベルピニング効果を有することが期待される。なお、一般的に、高比誘電率の材料ほど、フェルミレベルピニング効果が高い。特に、比誘電率７以上の材料が有用と考えられる。
【００７５】
トレンチ底に形成する金属酸化物膜の材料として、具体的には、ハフニウムシリコン酸化物及びハフニウム酸化物（ＨｆｘＳｉｙＯ（例えばｘ＝０．０５〜１．００、ｘ＋ｙ＝１）やＨｆＯ２）、タンタル酸化物等を用いることができる。その他、例えば、ＴａｘＳｉｙＯ、ＺｒｘＳｉｙＯ、ＴｉｘＳｉｙＯ、ＰｂｘＺｒｙＴｉｚＯ、ＳｒｘＴｉｙＯ、ＡｌｘＳｉｙＯ等が挙げられる。
【００７６】
なお、トレンチ底で期待される閾値電圧上昇効果は、例えば０．０５Ｖ〜０．８Ｖ程度である。トレンチ底に形成する金属酸化物膜の膜厚としては、例えば、１ｎｍ〜３０ｎｍ程度の範囲が好ましい。
【００７７】
なお、ゲート絶縁膜（及び基板上面部のキャパシタ絶縁膜）に用いる金属酸化物としては、例えばハフニウムシリコン酸化物（ＨｆｘＳｉｙＯ（例えばｘ＝０．０５〜０．３５、ｘ＋ｙ＝１））が好ましく、膜厚は、例えば０．３ｎｍ〜１．５ｎｍの範囲が好ましい。
【００７８】
なお、トレンチ底上に残す素子分離絶縁膜（実施例の酸化シリコン膜５）の厚さは、例えば、２０ｎｍ〜１００ｎｍの範囲が好ましい。
【００７９】
なお、上記第１〜第３の実施例では、（００１）面シリコン基板を用いたが、作りたいトランジスタの特性等に応じて、他の半導体基板を用いることもできる。例えば（１１０）面（あるいは、それと等価な（１０１）面、（０１１）面）を主面とするシリコン基板を用いることができる。
【００８０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８１】
以上の第１〜第３の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
溝が形成された半導体基板と、
前記溝内に形成されたキャパシタ電極と、
前記溝の底上に形成され、前記半導体基板と前記キャパシタ電極との間に介在する第１の絶縁膜と、
前記溝の側壁上に形成され、前記半導体基板と前記キャパシタ電極との間に介在する第２の絶縁膜と、
前記溝の底で、前記キャパシタ電極と前記第１の絶縁膜との間に介在する第１の金属酸化物膜と
を有する半導体装置。
（付記２）
さらに、前記半導体基板に形成されたソース／ドレイン領域と、ゲート電極と、ゲート絶縁膜とを含むトランジスタを有し、
前記キャパシタ電極は、前記トランジスタのソース／ドレイン領域の一方の端部と重なりを持つように、前記半導体基板上面上まで形成され、
さらに、前記半導体基板上面と前記キャパシタ電極との間に介在する絶縁膜を有する付記１に記載の半導体装置。
（付記３）
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、該第２の金属酸化物膜は、前記第１の金属酸化物膜と同一組成である付記２に記載の半導体装置
（付記４）
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、前記第１の金属酸化物膜は、前記第２の金属酸化物膜よりも金属組成比が高い付記２に記載の半導体装置。
（付記５）
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、前記第１の金属酸化物膜は、前記第２の金属酸化物膜よりも厚い付記２に記載の半導体装置。
（付記６）
前記トランジスタのゲート絶縁膜が、第２の金属酸化物膜を含み、前記半導体基板上面と前記キャパシタ電極との間に介在する絶縁膜は、該第２の金属酸化物膜と等しい厚さの金属酸化物膜を含む付記２に記載の半導体装置。
（付記７）
前記第２の金属酸化物膜の厚さは、０．３ｎｍ〜１．５ｎｍの範囲の範囲である付記３〜６のいずれか１つに記載の半導体装置。
（付記８）
前記第１の金属酸化物膜の厚さは、１ｎｍ〜３０ｎｍの範囲である付記１〜７のいずれか１つに記載の半導体装置。
（付記９）
前記第１の金属酸化物膜は、少なくとも、ハフニウムシリコン酸化物、ハフニウム酸化物、タンタル酸化物、ＴａｘＳｉｙＯ、ＺｒｘＳｉｙＯ、ＴｉｘＳｉｙＯ、ＰｂｘＺｒｙＴｉｚＯ、ＳｒｘＴｉｙＯ、及びＡｌｘＳｉｙＯのいずれか１つを含む付記１〜８のいずれか１つに記載の半導体装置。
（付記１０）
前記溝の底上に形成された前記第１の絶縁膜の厚さが、前記溝の側壁上に形成された前記第２の絶縁膜の厚さよりも厚い付記１〜９のいずれか１つに記載の半導体装置。
（付記１１）
前記溝の底上に形成された前記第１の絶縁膜の厚さは、２０ｎｍ〜１００ｎｍの範囲である付記１〜１０のいずれか１つに記載の半導体装置。
（付記１２）
前記溝の側壁上に形成された前記第２の絶縁膜の厚さは、３ｎｍ〜６ｎｍの範囲である付記１〜１１のいずれか１つに記載の半導体装置。
（付記１３）
前記第１の絶縁膜は、酸化シリコン膜である付記１〜１２のいずれか１つに記載の半導体装置。
（付記１４）
前記第２の絶縁膜は、酸化シリコン膜である付記１〜１３のいずれか１つに記載の半導体装置。
（付記１５）
前記半導体基板は、シリコン基板である付記１〜１４のいずれか１つに記載の半導体装置。
【００８２】
(付記１６)
半導体基板に溝を形成する工程と、
前記溝の底上に絶縁膜を形成する工程と、
前記溝の側壁上に絶縁膜を形成する工程と、
前記溝の底上に形成された前記絶縁膜上に、金属酸化物膜を形成する工程と、
前記溝内に電極を形成する工程と
を有する半導体装置の製造方法。
（付記１７）
前記溝の側壁上に絶縁膜を形成する工程が、絶縁膜を、前記溝の側壁上に形成するとともに、前記半導体基板上面上にも形成し、
前記金属酸化物膜を形成する工程が、金属酸化物膜を、前記溝の底上の前記絶縁膜上に形成するとともに、前記半導体基板上面上の絶縁膜上にも形成し、
前記電極を形成する工程が、電極を、前記溝内に形成するとともに、前記半導体基板上面上の金属酸化物上にも形成し、さらに、
前記半導体基板上面上の電極をパターニングして、前記溝内に形成された部分を含むキャパシタ電極と、該キャパシタ電極から分離されたゲート電極とを形成する工程と、
前記半導体基板の、前記キャパシタ電極と前記ゲート電極との間の第１の領域と、該ゲート電極を挟んで該第１の領域と反対側の第２の領域とに、不純物を注入してソース／ドレイン領域を形成することにより、該ソース／ドレイン領域と、該ゲート電極と、該ゲート電極及び該半導体基板の間に介在する前記絶縁膜及び前記金属酸化物膜の積層を含むゲート絶縁膜と、を含むトランジスタを形成する工程と
を有する付記１６に記載の半導体装置の製造方法。
【００８３】
(付記１８)
前記金属酸化物膜を形成する工程の後、さらに、
前記半導体基板上方に、前記溝上に開口したマスクを形成し、前記溝の底上に形成された金属酸化物膜に、金属元素を注入する工程
を有する付記１７に記載の半導体装置の製造方法。
【００８４】
(付記１９)
前記溝の側壁上に絶縁膜を形成する工程が、
前記溝の側壁上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜上に第２の絶縁膜を形成する工程と
を含み、
前記金属酸化物膜を形成する工程が、
前記溝の底上の前記絶縁膜上に第１の金属酸化物膜を形成する工程と、
該第１の金属酸化物膜の上に第２の金属酸化物膜を形成する工程と
を含み、
前記第１の絶縁膜を形成する工程が、前記第１の絶縁膜を、前記溝の側壁上に形成するとともに、前記半導体基板上面上にも形成し、
前記第１の金属酸化物膜を形成する工程が、前記第１の金属酸化物膜を、前記溝の底上の絶縁膜上に形成するとともに、前記半導体基板上面上の前記第１の絶縁膜上にも形成し、
さらに、前記半導体基板上面上の前記第１の金属酸化物膜及び前記第１の絶縁膜を除去する工程を有し、
前記第２の絶縁膜を形成する工程が、前記第２の絶縁膜を、前記溝の側壁上の前記第１の絶縁膜上に形成するとともに、前記半導体基板上面上にも形成し、
前記第２の金属酸化物膜を形成する工程が、前記第２の金属酸化物膜を、前記溝の底上の前記第１の金属酸化物膜上に形成するとともに、前記半導体基板上面上の前記第２の絶縁膜上にも形成し、
前記電極を形成する工程が、電極を、前記溝内に形成するとともに、前記半導体基板上面上の第２の金属酸化物上にも形成し、
さらに、前記半導体基板上面上の電極をパターニングして、前記溝内に形成された部分を含むキャパシタ電極と、該キャパシタ電極から分離されたゲート電極とを形成する工程と、
前記半導体基板の、前記キャパシタ電極と前記ゲート電極との間の第１の領域と、該ゲート電極を挟んで該第１の領域と反対側の第２の領域とに、不純物を注入してソース／ドレイン領域を形成することにより、該ソース／ドレイン領域と、該ゲート電極と、該ゲート電極及び該半導体基板との間に介在する前記第２の絶縁膜及び前記第２の金属酸化物膜との積層を含むゲート絶縁膜と、を含むトランジスタを形成する工程と
を有する付記１６に記載の半導体装置の製造方法。
【００８５】
(付記２０)
前記金属酸化物膜を形成する工程は、金属酸化物膜を物理気相堆積で堆積させる付記１６〜１９のいずれか１つに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８６】
【図１】図１（Ａ）は、メモリ混載ロジック半導体装置の構成例を示す概略平面図であり、図１（Ｂ）は、メモリセル群の配置例を示す概略平面図である。
【図２】図２は、第１の実施例のメモリセルを示す概略断面図である。
【図３−１】図３（Ａ）〜図３（Ｃ）は、第１の実施例のメモリセルの製造工程を示す概略断面図である。
【図３−２】図３（Ｄ）〜図３（Ｆ）は、図３（Ａ）〜図３（Ｃ）に引き続き、第１の実施例のメモリセルの製造工程を示す概略断面図である。
【図３−３】図３（Ｇ）〜図３（Ｉ）は、図３（Ｄ）〜図３（Ｆ）に引き続き、第１の実施例のメモリセルの製造工程を示す概略断面図である。
【図３−４】図３（Ｊ）〜図３（Ｌ）は、図３（Ｇ）〜図３（Ｉ）に引き続き、第１の実施例のメモリセルの製造工程を示す概略断面図である。
【図４】図４は、第２の実施例のメモリセルの製造工程を示す概略断面図である。
【図５−１】図５（Ａ）〜図５（Ｃ）は、第３の実施例のメモリセルの製造工程を示す概略断面図である。
【図５−２】図５（Ｄ）〜図５（Ｆ）は、図５（Ａ）〜図５（Ｃ）に引き続き、第３の実施例のメモリセルの製造工程を示す概略断面図である。
【符号の説明】
【００８７】
１  シリコン基板
３  トレンチ
５、６Ｃａ、６Ｃｂ、６Ｔ  酸化シリコン膜
７Ｃａ、７Ｃｂ、７Ｔ  金属酸化物膜
ＣＩ  キャパシタ絶縁膜
ＧＩ  ゲート絶縁膜
８Ｃ  キャパシタ電極
８Ｔ  ゲート電極
【図１】
2010021388.tif 000003
【図２】
2010021388.tif 000004
【図３−１】
2010021388.tif 000005
【図３−２】
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【図３−３】
2010021388.tif 000007
【図３−４】
2010021388.tif 000008
【図４】
2010021388.tif 000009
【図５−１】
2010021388.tif 000010
【図５−２】
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