(57)【要約】【課題】シリアルデータの各データにデータ幅の不均等や位相差があっても、サンプリングミスを防止することのできるデータ受信装置を提供する。【解決手段】データ受信装置１は、多相クロック生成部１１が、入力されたクロック信号ＣＫから相互の位相差がＴ／７である７個のクロックＣ１〜Ｃ７を生成し、位相調整部２１、２２、２３が、位相制御信号Ａ、Ｂ、Ｃによる設定に応じてクロックＣ１〜Ｃ７の個々のクロックの位相を調整して、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７として出力し、シリアルパラレル変換部３１、３２、３３が、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７により、入力されたシリアルデータＡ、Ｂ、Ｃをそれぞれサンプリングし、７ビットのパラレルデータＡ、Ｂ、Ｃに変換する。【選択図】図１
2010021665.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号と、前記クロック信号の周期Ｔ中にｎ個のデータがシリアルに伝送されるシリアルデータと、を受信するデータ受信装置であって、
受信した前記クロック信号から相互の位相差がＴ／ｎであるｎ個のクロックを生成する多相クロック生成手段と、
位相制御信号による設定に応じて前記ｎ個のクロックの個々のクロックの位相を調整し、ｎ個のサンプリングクロックとして出力する位相調整手段と、
前記ｎ個のサンプリングクロックにより前記シリアルデータをサンプリングし、前記シリアルデータをｎビットのパラレルデータに変換するシリアルパラレル変換手段と
を備えることを特徴とするデータ受信装置。
【請求項２】
前記位相制御信号は、
前記シリアルデータの前記ｎ個のデータの個々のデータの入力位相および／あるいはデータ幅の変動に応じた位相の調整量が記述されている
ことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
前記位相制御信号が、
キャリブレーションモードに切り替えられたときに前記ｎ個のサンプリングクロックの位相位置のキャリブレーションを行う位相キャリブレーション手段により生成される
ことを特徴とする請求項２に記載のデータ受信装置。
【請求項４】
前記位相キャリブレーション手段は、
前記キャリブレーションモード時に入力されるテスト用シリアルデータに対するパラレルデータの期待値を格納する期待値格納手段と、
前記テスト用シリアルデータの入力中に前記位相調整手段で調整する位相を順次変化させるキャリブレーション用位相制御信号を生成するキャリブレーション用位相制御信号生成手段と、
前記キャリブレーション用位相制御信号の出力中に前記シリアルパラレル変換手段から出力されるパラレルデータを前記期待値格納手段に格納された前記期待値と比較する比較手段と、
前記比較手段による比較結果にもとづいて最適の位相調整量を決定する位相調整量決定手段と、
前記位相調整量決定手段により決定された位相調整量を記憶する位相調整量記憶手段と
を備えることを特徴とする請求項３に記載のデータ受信装置。
【請求項５】
前記キャリブレーション終了後は、前記位相調整量記憶手段に記憶された位相調整量が前記位相制御信号として出力される
ことを特徴とする請求項４に記載のデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ受信装置に関する。
【背景技術】
【０００２】
近年、液晶表示装置などのビデオ信号表示装置の高解像度、高階調化に伴い、パーソナルコンピュータなどからこのビデオ信号表示装置へ画像データを伝送する場合、ＬＶＤＳ（Low  Voltage  Differential  Signaling）方式などの小振幅差動信号で、高速シリアルデータ伝送することが行われている。このとき、画像データとともに、クロック信号も小振幅差動信号で伝送される。
【０００３】
このようなシリアルデータを受信するデータ受信装置では、クロック周期中のｎ個のシリアルデータをｎビットのパラレルデータに変換するシリアルパラレル変換が行われる。そのために、受信したクロックの位相を送信側クロックの位相に合わせるＰＬＬ回路と、ＰＬＬ回路から出力される周期Ｔのクロックの位相をＴ／ｎずつ遅延させてｎ個のサンプリングクロックを出力する遅延回路と、を設け、このサンプリングクロックで、受信したシリアルデータをサンプリングし、パラレルデータに変換することが行われる。
【０００４】
そのとき、伝送されるクロックにジッタがあると、サンプリングクロックの位相が変化し、正常なサンプリングができなくなる恐れがある。そこで、従来、クロックのジッタに応じてサンプリングクロックの位相を調整し、データのミスサンプリングを発生しにくくしたデータ受信装置が提案されている（例えば、特許文献１参照。）。
【０００５】
しかし、ジッタは、クロック伝送ラインだけでなく、シリアルデータ伝送ラインにも発生する。その結果、シリアルデータの各データのデータ幅が不均等になったり、各データに位相差が生じたりする。これに対して、上述の提案のデータ受信装置では、シリアルデータの各データの位置は固定であるとしてサンプリングクロックを発生させている。
【０００６】
そのため、シリアルデータの各データにデータ幅の不均等や位相差があった場合、サンプリングクロックの発生位置が適正なサンプリング位置からずれ、サンプリングミスが発生することがある、という問題があった。
【特許文献１】特開２００２−３２５０７５号公報  （第５ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、シリアルデータの各データにデータ幅の不均等や位相差があっても、サンプリングミスを防止することのできるデータ受信装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、クロック信号と、前記クロック信号の周期Ｔ中にｎ個のデータがシリアルに伝送されるシリアルデータと、を受信するデータ受信装置であって、受信した前記クロック信号から相互の位相差がＴ／ｎであるｎ個のクロックを生成する多相クロック生成手段と、位相制御信号による設定に応じて前記ｎ個のクロックの個々のクロックの位相を調整し、ｎ個のサンプリングクロックとして出力する位相調整手段と、前記ｎ個のサンプリングクロックにより前記シリアルデータをサンプリングし、前記シリアルデータをｎビットのパラレルデータに変換するシリアルパラレル変換手段とを備えることを特徴とするデータ受信装置が提供される。
【発明の効果】
【０００９】
本発明によれば、シリアルデータの各データにデータ幅の不均等や位相差があっても、サンプリングミスを防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１１】
図１は、本発明の実施例１に係るデータ受信装置の構成の例を示すブロック図である。
【００１２】
本実施例のデータ受信装置１は、それぞれ差動信号形式で伝送されるクロック信号ＣＫおよび３チャンネルのシリアルデータＡ、Ｂ、Ｃを、差動入力バッファ１００１〜１００４でそれぞれ受信し、シリアルデータＡ、Ｂ、ＣをパラレルデータＡ、Ｂ、Ｃに変換するものである。
【００１３】
ここで、シリアルデータＡ、Ｂ、Ｃは、クロック信号ＣＫの周期Ｔ中に、７個のデータが伝送されるものとする。
【００１４】
データ受信装置１は、差動入力バッファ１００１で受信したクロック信号ＣＫから相互の位相差がＴ／７である７個のクロックＣ１〜Ｃ７を生成する多相クロック生成部１１と、位相制御信号Ａ、Ｂ、Ｃによるそれぞれの設定に応じて、多相クロック生成部１１から出力されるクロックＣ１〜Ｃ７の個々のクロックの位相を調整し、それぞれ７個のサンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７として出力する位相調整部２１、２２、２３と、サンプリングクロックＣＡ１〜ＣＡ７により差動入力バッファ１００２で受信したシリアルデータＡをサンプリングし、７ビットのパラレルデータＡに変換するシリアルパラレル変換部３１と、サンプリングクロックＣＢ１〜ＣＢ７により差動入力バッファ１００３で受信したシリアルデータＢをサンプリングし、７ビットのパラレルデータＢに変換するシリアルパラレル変換部３２と、サンプリングクロックＣＣ１〜ＣＣ７により差動入力バッファ１００４で受信したシリアルデータＣをサンプリングし、７ビットのパラレルデータＣに変換するシリアルパラレル変換部３３と、を備える。
【００１５】
図２は、多相クロック生成部１１から出力されるクロックＣ１〜Ｃ７の位相関係を示す波形図である。
【００１６】
多相クロック生成部１１は、受信したクロック信号ＣＫの位相の変化に追随する基準クロックをＰＬＬにより生成し、この基準クロックを順次遅延させて、クロックＣ１〜Ｃ７を生成する。このとき、クロックＣ１〜Ｃ７の相互の位相差がＴ／７となるように、遅延時間を設定する。
【００１７】
これにより、クロックＣ１〜Ｃ７の出力タイミングは、クロック信号ＣＫの周期Ｔ中に７個伝送される、それぞれのデータ幅がＴ／７のシリアルデータＤ１〜Ｄ７のデータの伝送間隔に合致する。
【００１８】
ただし、シリアルデータの各データには、伝送経路の経路長やインピーダンスの不均一などにより、データ幅の不均等や位相差が発生することがある。
【００１９】
そこで、本実施例のデータ受信装置１は、このデータ幅の不均等や位相差に対して、クロックＣ１〜Ｃ７の位相を調整する位相調整部２１、２２、２３を備える。
【００２０】
位相調整部２１、２２、２３は、位相制御信号Ａ、Ｂ、Ｃにより設定される位相調整量に応じてクロックＣ１〜Ｃ７に対する遅延量をそれぞれ変化させ、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７を出力する。
【００２１】
図３に、位相調整量を７段階で調整する例を示す。
【００２２】
ここでは、図３（ａ）に示すように、シリアルデータの理想状態の各データＤ１〜Ｄ７のデータ位置の丁度中央でサンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７を発生させるとしたときに必要な、クロックＣ１〜Ｃ７に対する遅延量ｄ０を基準とし、この基準を０とし、遅延時間を増加させる方向と減少させる方向にそれぞれ３段階で遅延量を変化させるものとする。
【００２３】
この各段階を位相制御信号では、−３、−２、−１、０、＋１、＋２、＋３と表すものとする。
【００２４】
図３（ｂ）に、基準の遅延量ｄ０に対して正負対称に位相量を調整するときの、位相制御信号と、位相調整量および遅延量との関係を示す。
【００２５】
位相制御信号の−３、−２、−１、０、＋１、＋２、＋３に対する位相調整量を−ｔ３、−ｔ２、−ｔ１、０、＋ｔ１、＋ｔ２、＋ｔ３とすると、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７のクロックＣ１〜Ｃ７に対する遅延量は、ｄ０−ｔ３、ｄ０−ｔ２、ｄ０−ｔ１、ｄ０、ｄ０＋ｔ１、ｄ０＋ｔ２、ｄ０＋ｔ３となる。
【００２６】
図４に、本実施例のデータ受信装置１におけるサンプリングクロックの位相調整の例を波形図で示す。
【００２７】
例えば、シリアルデータＡに、データＤ２のデータ幅が大、データＤ５のデータ幅が小といったデータ幅の不均等があった場合、位相制御信号Ａに０、＋１、＋２、＋２、＋１、０、０が記述され、これに応じて、サンプリングクロックＣＡ１〜ＣＡ７の位相調整量が、０、＋ｔ１、＋ｔ２、＋ｔ２、＋ｔ１、０、０に設定される。
【００２８】
これにより、シリアルデータＡのデータＤ１〜Ｄ７のそれぞれに対して、最もサンプリングマージンのある位置でサンプリングクロックＣＡ１〜ＣＡ７によるサンプリングが行われる。
【００２９】
また、シリアルデータＢのように、クロック信号ＣＫに対して位相の進みがある場合、位相制御信号Ｂには、−２、−２、−２、−２、−２、−２、−２が記述される。これにより、サンプリングクロックＣＢ１〜ＣＢ７の位相調整量は、−ｔ２、−ｔ２、−ｔ２、−ｔ２、−ｔ２、−ｔ２、−ｔ２に設定される。
【００３０】
この場合も、シリアルデータＢのデータＤ１〜Ｄ７のそれぞれに対して、最もサンプリングマージンのある位置でサンプリングクロックＣＢ１〜ＣＢ７によるサンプリングが行われる。
【００３１】
一方、シリアルデータＣのように、クロック信号ＣＫに対して位相の遅れがある場合、位相制御信号Ｃには、＋２、＋２、＋２、＋２、＋２、＋２、＋２が記述される。これにより、サンプリングクロックＣＣ１〜ＣＣ７の位相調整量は、＋ｔ２、＋ｔ２、＋ｔ２、＋ｔ２、＋ｔ２、＋ｔ２、＋ｔ２に設定される。
【００３２】
この場合も、シリアルデータＣのデータＤ１〜Ｄ７のそれぞれに対して、最もサンプリングマージンのある位置でサンプリングクロックＣＣ１〜ＣＣ７によるサンプリングが行われる。
【００３３】
このような本実施例によれば、シリアルデータの個々のデータに対するサンプリングクロックの位相調整量を位相制御信号により設定することができるので、シリアルデータの各データにデータ幅の不均等や位相差があっても、最もサンプリングマージンのある位置でサンプリングを行うことができる。これにより、サンプリングミスを防止することができ、データ受信エラーを防止することができる。
【実施例２】
【００３４】
図５は、本発明の実施例２に係るデータ受信装置の構成の例を示すブロック図である。
【００３５】
本実施例のデータ受信装置２は、実施例１の受信装置１に位相キャリブレーション部４１を設け、この位相キャリブレーション部４１により、最適な位相調整量が記述された位相制御信号Ａ、Ｂ、Ｃを、自動的に生成するようにしたものである。
【００３６】
そこで、図５において、図１に示したブロックと同じ機能のブロックには図１と同じ符号を付し、ここではその詳細な説明を省略する。
【００３７】
キャリブレーション部４１は、キャリブレーションモードに切り替えられたときに、入力されるテスト用シリアルデータに対して、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７の位相位置のキャリブレーションを行い、そのキャリブレーション結果にもとづいて、通常動作モード時の位相制御信号Ａ、Ｂ、Ｃを出力する。
【００３８】
図６に、キャリブレーション部４１の内部構成の例をブロック図で示す。
【００３９】
キャリブレーション部４１は、キャリブレーションモード時に入力されるテスト用シリアルデータに対するパラレルデータの期待値を格納する期待値格納部４１１と、そのテスト用シリアルデータの入力中に、位相調整部２１〜２３で調整する位相を順次変化させるキャリブレーション用位相制御信号を生成するキャリブレーション用位相制御信号生成部４１２と、キャリブレーション用位相制御信号の出力中に、シリアルパラレル変換部３１、３２、３３から出力されるパラレルデータＡ、Ｂ、Ｃを期待値格納部４１１に格納された期待値と比較する比較部４１３と、比較部４１３による比較結果にもとづいて最適の位相調整量を決定する位相調整量決定部４１４と、位相調整量決定部４１４により決定された位相調整量を記憶する位相調整量記憶部４１５と、を備える。
【００４０】
選択部４１６は、モード切り替え信号による切り替えにより、キャリブレーションモード時には、キャリブレーション用位相制御信号生成部４１２により生成されたキャリブレーション用位相制御信号を位相制御信号Ａ、Ｂ、Ｃとして出力し、通常動作モード時は、位相調整量記憶部４１５に記憶された位相調整量を位相制御信号Ａ、Ｂ、Ｃとして出力する。
【００４１】
図７に、本実施例のデータ受信装置２におけるキャリブレーション動作の様子を示す。
【００４２】
キャリブレーションモードに切り替えられると、シリアルデータＡ、Ｂ、Ｃにはテスト用データが繰り返し入力される。また、位相制御信号Ａ、Ｂ、Ｃとして、キャリブレーション用位相制御信号生成部４１２により生成されたキャリブレーション用位相制御信号が出力される。
【００４３】
ここでは、キャリブレーション用位相制御信号に、位相調整量の指示値として、−３、−２、−１、０、＋１、＋２、＋３が、順次記述されている例を示す。
【００４４】
このキャリブレーション用位相制御信号の値に応じて、位相調整部２１、２２、２３は、サンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７の位相を調整する。
【００４５】
シリアルパラレル変換部３１、３２、３３は、このサンプリングクロックＣＡ１〜ＣＡ７、ＣＢ１〜ＣＢ７、ＣＣ１〜ＣＣ７により、テスト用のシリアルデータＡ、Ｂ、Ｃのサンプリングを行い、パラレルデータＡ、Ｂ、Ｃを出力する。
【００４６】
比較部４１３は、このパラレルデータＡ、Ｂ、Ｃを、期待値格納部４１１に格納された期待値と比較する。
【００４７】
ここで、シリアルデータＡ、Ｂ、Ｃの各データにデータ幅の不均等や位相差があると、その程度により、期待値と一致する位相調整量の幅が変動する。
【００４８】
そこで、位相調整量決定部４１４は、サンプリングマージンが最大となる、その位相調整量の幅の中央に当たる値を、最適の位相調整量と決定する。
【００４９】
例えば、期待値と一致する位相調整量の値が−２、−１、０であれば、その中央の−１を最適の位相調整量と決定し、期待値と一致する位相調整量の値が＋１、＋２、＋３であれば、その中央の＋２を最適の位相調整量と決定する。
【００５０】
位相調整量記憶部４１５は、位相調整量決定部４１４により決定された位相調整量を記憶する。
【００５１】
キャリブレーションが終了し、通常動作モードに切り替えられると、位相調整量記憶部４１５に記憶された位相調整量が、位相制御信号Ａ、Ｂ、Ｃとして出力される。
【００５２】
これにより、通常動作モード時におけるシリアルパラレル変換部３１、３２、３３のサンプリングは、最もサンプリングマージンのある位置で行われる。
【００５３】
このような本実施例によれば、キャリブレーションの実行により、最適な位相調整量が記述された位相制御信号を自動的に得ることができる。これにより、伝送条件の変化等によりシリアルデータの各データのデータ幅の不均等や位相差が変動することがあっても、データ伝送の前にキャリブレーションを実行することにより、その変動に適応した位相制御信号を自動的に得ることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例１に係るデータ受信装置の構成の例を示すブロック図。
【図２】実施例１のデータ受信装置の多相クロック生成部の出力波形図。
【図３】実施例１のデータ受信装置の位相制御信号と位相調整量の関係を説明するための図。
【図４】実施例１のデータ受信装置におけるサンプリングクロックの位相調整の例を示す波形図。
【図５】本発明の実施例２に係るデータ受信装置の構成の例を示すブロック図。
【図６】実施例２のデータ受信装置の位相キャリブレーション部の構成の例を示すブロック図。
【図７】実施例２のデータ受信装置のキャリブレーション動作の説明用波形図。
【符号の説明】
【００５５】
１、２  データ受信装置
１１  多相クロック生成部
２１、２２、２３  位相調整部
３１、３２、３３  シリアルパラレル変換部
４１  位相キャリブレーション部
４１１  期待値格納部
４１２  キャリブレーション用位相制御信号生成部
４１３  比較部
４１４  位相調整量決定部
４１５  位相調整量記憶部
４１６  選択部
１００１〜１００４  差動入力バッファ
【図１】
2010021665.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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