(57)【要約】【課題】微細化した場合であっても電気的特性の良好なメモリセルを得ることができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０上及びトレンチ１２ｃの側壁に形成されたキャパシタ誘電体膜３０ａと、キャパシタ誘電体膜上に形成されたキャパシタ電極３６ａとを有するキャパシタ４０と、キャパシタ４０に接続されたメモリセルトランジスタ５４と、メモリセルトランジスタとキャパシタとが形成されたメモリセル領域４における半導体基板に形成された第２導電型の第１のチャネルドープ層２６ａと、メモリセル領域における半導体基板内に形成され、第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層２７とを有している。【選択図】  図１
2010021254.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成された半導体基板と、
前記半導体基板上及び前記トレンチの側壁に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ電極とを有するキャパシタと、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成された第１導電型のソース／ドレイン拡散層とを有し、一方の前記ソース／ドレイン拡散層が前記キャパシタに接続されたメモリセルトランジスタと、
前記メモリセルトランジスタと前記キャパシタとが形成されたメモリセル領域における前記半導体基板内に形成された第２導電型の第１のチャネルドープ層と、
前記メモリセル領域における前記半導体基板内に形成され、前記第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板に含まれている第２導電型の不純物濃度が、前記トレンチの上部から下部に向かって漸減している
ことを特徴とする半導体装置。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチ内に絶縁膜を埋め込む工程と、
前記絶縁膜の上部をエッチングし、前記絶縁膜の上面を前記半導体基板の上面より低くする工程と、
第１の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、第１導電型の第１のチャネルドープ層を前記半導体基板内に形成する工程と、
前記第１の加速電圧より小さい第２の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、前記第１のチャネルドープ層よりも浅い第１導電型の第２のチャネルドープ層を前記半導体基板内に形成する工程と、
前記半導体基板上及び前記トレンチの側壁にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタ電極を形成するとともに、前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に第２導電型のソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記絶縁膜の上部をエッチングする工程の後、前記キャパシタ電極及び前記ゲート電極を形成する工程の前に、前記第１の加速電圧より大きい第３の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、第１導電型の第１のチャネルストップ層を前記半導体基板内に形成する工程を更に有し、
前記第１のチャネルドープ層を形成する工程では、前記第１のチャネルストップ層及び前記絶縁膜の下部に接続された第１導電型の第２のチャネルストップ層を更に形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に研磨ストッパ膜を形成する工程と、
前記研磨ストッパ膜及び前記半導体基板にトレンチを形成する工程と、
前記半導体基板上及び前記トレンチ内に絶縁膜を形成する工程と、
前記研磨ストッパ膜の表面が露出するまで前記絶縁膜を研磨することにより、前記トレンチ内に前記絶縁膜を埋め込む工程と、
第１導電型のドーパント不純物を第１の加速電圧で前記半導体基板内に導入することにより、前記絶縁膜の下部に接続された第１導電型のチャネルストップ層を前記半導体基板内に形成する工程と、
前記絶縁膜の上部をエッチングし、前記絶縁膜の上面を前記半導体基板の上面より低くする工程と、
前記研磨ストッパ膜をエッチング除去する工程と、
前記第１の加速電圧より小さい第２の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、前記半導体基板の表面近傍領域に第１導電型のチャネルドープ層を形成する工程と、
前記半導体基板上及び前記トレンチの側壁にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜上にキャパシタ電極を形成するとともに、前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に第２導電型のソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記研磨ストッパ膜は、シリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項３乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１導電型のドーパント不純物は、Ａｓである
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項３乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の加速電圧は、４０ｋｅＶ以下である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にメモリセルを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、キャパシタを有する半導体装置の高集積化を実現すべく、半導体基板上のみならず素子分離用のトレンチ内にもキャパシタを形成する技術が提案されている。
【０００３】
提案されている半導体装置では、半導体基板上からトレンチの側壁部分に至る領域にキャパシタ誘電体膜が形成され、半導体基板上及びトレンチ内にキャパシタ誘電体膜を介してキャパシタ電極が形成される。
【０００４】
提案されている技術によれば、トレンチ内を有効活用することができるため、微細化、高集積化に寄与することができる。
【特許文献１】特開２００７−１４９８８２号公報
【特許文献２】特開２０００−３２３６８６号公報
【特許文献３】特開２００７−１４２１８３号公報
【特許文献４】特開２００３−９２３６４号公報
【特許文献５】特公平８−３１５６７号公報
【特許文献６】特許第２９１３７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、提案されている半導体装置では、微細化に伴って電気的特性の良好なメモリセルを得るのが困難となる。
【０００６】
本発明の目的は、微細化した場合であっても電気的特性の良好なメモリセルを得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、トレンチが形成された半導体基板と、前記半導体基板上及び前記トレンチの側壁に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成されたキャパシタ電極とを有するキャパシタと、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成された第１導電型のソース／ドレイン拡散層とを有し、一方の前記ソース／ドレイン拡散層が前記キャパシタに接続されたメモリセルトランジスタと、前記メモリセルトランジスタと前記キャパシタとが形成されたメモリセル領域における前記半導体基板内に形成された第２導電型の第１のチャネルドープ層と、前記メモリセル領域における前記半導体基板内に形成され、前記第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層とを有することを特徴とする半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板にトレンチを形成する工程と、前記トレンチ内に絶縁膜を埋め込む工程と、前記絶縁膜の上部をエッチングし、前記絶縁膜の上面を前記半導体基板の上面より低くする工程と、第１の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、第１導電型の第１のチャネルドープ層を前記半導体基板内に形成する工程と、前記第１の加速電圧より小さい第２の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、前記第１のチャネルドープ層よりも浅い第１導電型の第２のチャネルドープ層を前記半導体基板内に形成する工程と、前記半導体基板上及び前記トレンチの側壁にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタ電極を形成するとともに、前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に第２導電型のソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、実施形態の更に他の観点によれば、半導体基板上に研磨ストッパ膜を形成する工程と、前記研磨ストッパ膜及び前記半導体基板にトレンチを形成する工程と、前記半導体基板上及び前記トレンチ内に絶縁膜を形成する工程と、前記研磨ストッパ膜の表面が露出するまで前記絶縁膜を研磨することにより、前記トレンチ内に前記絶縁膜を埋め込む工程と、第１導電型のドーパント不純物を第１の加速電圧で前記半導体基板内に導入することにより、前記絶縁膜の下部に接続された第１導電型のチャネルストップ層を前記半導体基板内に形成する工程と、前記絶縁膜の上部をエッチングし、前記絶縁膜の上面を前記半導体基板の上面より低くする工程と、前記研磨ストッパ膜をエッチング除去する工程と、前記第１の加速電圧より小さい第２の加速電圧で第１導電型のドーパント不純物を前記半導体基板内に導入することにより、前記半導体基板の表面近傍領域に第１導電型のチャネルドープ層を形成する工程と、前記半導体基板上及び前記トレンチの側壁にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜上にキャパシタ電極を形成するとともに、前記半導体基板上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に第２導電型のソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
開示の半導体装置及びその製造方法によれば、第１のチャネルドープ層と、第１のチャネルドープ層よりも浅い第２導電型の第２のチャネルドープ層とにより反転層が形成されている。このため、反転層が形成される領域において極端に不純物濃度が高い領域が存在していない。このため、メモリセルトランジスタのソース／ドレイン拡散層に負の電位を印加した際に反転層の電位を十分に低くすることができ、キャパシタの蓄積電荷量を十分に確保することが可能となる。
【発明を実施するための最良の形態】
【００１１】
図３６（ａ）は、提案されている半導体装置の一部を示す断面図である。図３６（ｂ）は、ソース／ドレイン拡散層に負の電圧を印加した際における各部の電位を示すグラフである。図３６（ｂ）の横軸は位置を示しており、図３６（ｂ）の縦軸は電位を示している。図３６（ｂ）の横軸におけるＡ，Ｂ，Ｃは、図３６（ａ）におけるＡ，Ｂ，Ｃの位置にそれぞれ対応している。図３６（ａ）の一点鎖線は、Ｎ型不純物の濃度ピークの深さを示している。
【００１２】
図３６（ａ）に示すように、Ｐ型の半導体基板１１０にはトレンチ１１２ｃが形成されている。トレンチ１１２ｃには、絶縁膜（素子分離領域）１１４ｃが埋め込まれている。絶縁膜１１４ｃの上面は、半導体基板１１０の上面より低くなっている。半導体基板１１０上及びトレンチ１１２ｃ内には、キャパシタ誘電体膜１３０ａが形成されている。トレンチ１１２ｃ内及び半導体基板１１０上におけるキャパシタ誘電体膜１３０ａ上には、キャパシタ電極１３６ａが形成されている。こうして、キャパシタ誘電体膜１３０ａとキャパシタ電極１３６ａとを有するキャパシタ１４０が形成されている。キャパシタ電極１３６ａは、キャパシタ１４０の一方の電極となる。半導体基板１１０のうちのキャパシタ電極１３６ａに対向する部分には、反転層１４２が形成される。反転層１４２は、キャパシタ１４０の他方の電極となる。半導体基板１１０には、Ｎ型のチャネルドープ層１２６が形成されている。また、半導体基板１１０上には、ゲート絶縁膜１３０ｂを介してゲート電極１３６ｂが形成されている。ゲート電極１３６ｂの両側には、ソース／ドレイン拡散層１５２、１５３が形成されている。一方のソース／ドレイン拡散層１５３は、キャパシタ１４０に接続されている。他方のソース／ドレイン拡散層１５２は、導体プラグ１８０を介して配線１８２に接続されている。キャパシタ１４０に例えば“０”の情報を書き込む場合には、トランジスタ１５４のソース／ドレイン拡散層１５２に負の電圧、例えば−１．２Ｖを印加し、トランジスタ１５４をオン状態にする。一方、キャパシタ１４０に例えば“１”の情報を書き込む場合には、トランジスタ１５４のソース／ドレイン拡散層１５２に例えば０Ｖを印加し、トランジスタ１５４をオン状態にする。反転層１４２の電位は、キャパシタ１４０に書き込む情報に応じて異なることとなる。
【００１３】
図３６（ａ）に示す半導体装置では、チャネルドープ層１２６が形成された領域においてＮ型の不純物濃度が極端に高くなっているため、トレンチ１１２ｃの上部から下部に至る領域においてＮ型の不純物濃度の極端に高い箇所が存在していた。このため、図３６（ａ）に示す半導体装置では、ソース／ドレイン拡散層１５２、１５３に負の電圧を印加した際に、チャネルドープ層１２６の濃度ピークのより深い領域において、反転層１４２の電位が著しく上昇してしまっていた（図３６（ｂ）参照）。このため、図３６（ａ）に示す半導体装置では、ソース／ドレイン拡散層１５２、１５３に負の電圧を印加しているにもかかわらず、反転層１４２の電位を十分に低くすることができず、キャパシタ１４０の蓄積電荷量を十分に確保し得ない場合があった。
【００１４】
本願発明者らは鋭意検討した結果、以下のような半導体装置及びその製造方法を想到した。
【００１５】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図２６を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。
【００１６】
（半導体装置）
まず、本実施形態による半導体装置について説明する。
【００１７】
図１において、紙面左側は周辺回路領域２であり、紙面右側はメモリセル領域４である。周辺回路領域２のうちの紙面左側はＮＭＯＳトランジスタ形成領域５を示しており、周辺回路領域２のうちの紙面右側はＰＭＯＳトランジスタ形成領域６を示している。メモリセル領域４のうちの紙面左側はメモリセルトランジスタ形成領域７を示しており、メモリセル領域４のうちの紙面右側はキャパシタ形成領域８を示している。図１の紙面右側に示す断面図は、図２のＡ−Ａ′線断面に対応している。
【００１８】
図１に示すように、半導体基板１０には、トレンチ（溝）１２ａ〜１２ｃが形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。トレンチ１２ａ、１２ｂは、通常の素子分離領域に形成されている。トレンチ１２ｃは、キャパシタ形成領域８に形成されている。トレンチ１２ａ〜１２ｃの幅は、例えば０．２μｍである。トレンチ１２ａ〜１２ｃの深さは、例えば３００ｎｍである。
【００１９】
トレンチ１２ａ、１２ｂ内には、絶縁膜１４ａ、１４ｂがそれぞれ埋め込まれている。絶縁膜１４ａ、１４ｂとしては、例えばシリコン酸化膜が用いられている。トレンチ１２ａ、１２ｂ内に埋め込まれた絶縁膜により、素子分離領域１４ａ、１４ｂが形成されている。
【００２０】
また、トレンチ１２ｃの底部には、絶縁膜１４ｃが埋め込まれている。トレンチ１２ｃの底部に埋め込まれた絶縁膜１４ｃの厚さは、例えば５０ｎｍである。絶縁膜１４ｃの上面は、半導体基板１０の上面より低くなっている。絶縁膜１４ｃとしては、例えばシリコン酸化膜が用いられている。トレンチ１２ｃ内に埋め込まれた絶縁膜１４ｃにより素子分離機能が確保される。
【００２１】
素子分離領域１４ａ〜１４ｃにより素子領域１５（図２参照）が画定されている。
【００２２】
メモリセル領域４における半導体基板１０内及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内には、例えばＮ型のチャネルストップ層２０ａ、２０ｂがそれぞれ形成されている。Ｎ型のチャネルストップ層２０ａ、２０ｂはＮ型のウェルも兼ねている。チャネルストップ層２０ａ、２０ｂは、半導体基板１０内の比較的深い領域に埋め込まれている。トレンチ１２ｃに埋め込まれた絶縁膜１４ｃの厚さが比較的薄いため、トレンチ１２ｃの下方におけるチャネルストップ層２０ａの深さは、トレンチ１２ｃが形成されている領域を除く領域におけるチャネルストップ層２０ａの深さより深くなっている。チャネルストップ層２０ａは、素子分離領域１４ｃの一方の側に形成されるキャパシタ４０の反転層（反転チャネル）４２と、素子分離領域１４ｃの他方の側に形成される他のキャパシタ４０の反転層（反転チャネル）４２とを電気的に分離するためのものである。
【００２３】
ＮＭＯＳトランジスタ形成領域５には、例えばＰ型のチャネルストップ層２４が形成されている。チャネルストップ層２４は、半導体基板１０内の比較的深い領域に埋め込まれている。Ｐ型のチャネルストップ層２４は、Ｐ型のウェルも兼ねている。
【００２４】
メモリセル領域４及びＰＭＯＳトランジスタ形成領域６には、例えばＮ型のチャネルドープ層（チャネルドーズ領域）２６ａ、２６ｂがそれぞれ形成されている。チャネルドープ層２６ａ、２６ｂは、半導体基板１０内の比較的浅い領域に形成されている。トレンチ１２ｃが形成されている領域においては、トレンチ１２ｃの直下にＮ型の不純物層（チャネルストップ層）２６ｃが形成されている。
【００２５】
ＮＭＯＳトランジスタ形成領域５には、例えばＰ型のチャネルドープ層（チャネルドーズ領域）２８が形成されている。チャネルドープ層２８は、半導体基板１０内の比較的浅い領域に形成されている。
【００２６】
メモリセル領域４には、例えばＮ型のチャネルドープ層（チャネルドーズ領域）２７が形成されている。チャネルドープ層２７は、チャネルドープ層２６ａより浅い領域に形成されている。チャネルドープ層２６ａとチャネルドープ層２７とにより、チャネルドープ領域（チャネルドーズ領域）２５が形成されている。
【００２７】
なお、チャネルドープ層２７は、周辺回路領域２には形成されていない。
【００２８】
底部に絶縁膜１４ｃが埋め込まれたトレンチ１２ｃの側壁（内壁）及び半導体基板１０上には、キャパシタ誘電体膜３０ａが形成されている。キャパシタ誘電体膜３０ａの膜厚は、例えば３．６ｎｍである。キャパシタ誘電体膜３０ａとしては、例えばシリコン酸化膜が用いられている。
【００２９】
キャパシタ誘電体膜３０ａ上には、キャパシタ電極３６ａが形成されている。キャパシタ電極３６ａは、トレンチ１２ｃ内及びトレンチ１２ｃの両側の半導体基板１０上に形成されている。キャパシタ電極３６ａとしては、例えばＰ型のドーパント不純物が導入されたポリシリコン層が用いられている。キャパシタ電極３６ａの厚さは、例えば１０５ｎｍである。
【００３０】
トレンチ１２ｃの紙面左側には、キャパシタ誘電体膜３０ａとキャパシタ電極３６ａとを有する一のキャパシタ４０が形成される。一のキャパシタ４０の一方の電極であるキャパシタ電極３６ａは、所定の電位に接続される。半導体基板１０のうちのキャパシタ電極３６ａに対向する部分には、トランジスタ５４を介して印加される電圧に応じて反転層（反転チャネル）４２が形成される。半導体基板１０に形成される反転層４２は、一のキャパシタ４０の他方の電極となる。
【００３１】
トレンチ１２ｃの紙面右側には、キャパシタ誘電体膜３０ａとキャパシタ電極３６ａとを有する他のキャパシタ４０が形成される。他のキャパシタ４０の一方の電極であるキャパシタ電極３６ａと、上述した一のキャパシタ４０の一方の電極であるキャパシタ電極３６ａとは、一体に形成されている。トランジスタ（図示せず）を介して印加される電圧に応じて反転層４２が形成される。半導体基板１０に形成される反転層４２は、他のキャパシタ４０の他方の電極となる。
【００３２】
図３（ａ）は、本実施形態による半導体装置の一部を示す断面図である。図３（ｂ）は、ソース／ドレイン拡散層に負の電圧を印加した際における各部の電位を示すグラフである。また、図３（ｂ）には、ソース／ドレイン拡散層からトレンチの下部に至る部分における不純物濃度分布も示されている。図３（ｂ）の横軸は位置を示しており、図３（ｂ）の縦軸は電位、不純物濃度を示している。図３（ｂ）の横軸におけるＡ，Ｂ，Ｃは、図３（ａ）におけるＡ，Ｂ，Ｃの位置にそれぞれ対応している。図３（ａ）の一点鎖線は、Ｎ型不純物の濃度ピークの深さを示している。
【００３３】
図３（ａ）に示すように、本実施形態による半導体装置では、ドーズ量が比較的低いチャネルドープ層２６ａと、チャネルドープ層２６ａより浅い領域に形成されたドーズ量が比較的低いチャネルドープ層２７とにより、チャネルドープ領域２５が形成されている。このため、本実施形態によれば、トレンチ１２ｃの上部から下部に向かってＮ型のドーパント不純物の濃度が漸減する（図３（ｂ）参照）。即ち、本実施形態では、Ｎ型のドーパント不純物の濃度が極端に高くなる領域が、トレンチ１２ｃの上部から下部に至る領域において存在していない（図３（ｂ）参照）。このため、本実施形態によれば、ソース／ドレイン拡散層５２、５３に負の電位を印加した際に反転層４２の電位を十分に低くすることができ、キャパシタ４０の蓄積電荷量を十分に確保することが可能となる。
【００３４】
メモリセル領域４内には、半導体基板１０上にゲート絶縁膜３０ｂを介してゲート電極３６ｂが形成されている。ゲート絶縁膜３０ｂとキャパシタ誘電体膜３０ａとは、同一絶縁膜により形成されている。このため、ゲート絶縁膜３０ｂの膜厚は、キャパシタ誘電体膜３０ａの膜厚と等しくなっている。
【００３５】
なお、ここでは、ゲート絶縁膜３０ｂとキャパシタ誘電体膜３０ａとを同一絶縁膜により形成する場合を例に説明したが、ゲート絶縁膜３０ｂとキャパシタ誘電体膜３０ａとを別個の絶縁膜により形成してもよい。
【００３６】
ゲート電極３６ｂとしては、例えばＰ型のドーパント不純物が導入されたポリシリコン層が用いられている。ゲート電極３６ｂの厚さは、例えば１０５ｎｍである。
【００３７】
ゲート電極３６ｂの両側の半導体基板１０内には、例えばＰ型の低濃度拡散層４６が形成されている。
【００３８】
また、ゲート電極３６ｂの両側の半導体基板１０内には、例えばＮ型のポケット領域（図示せず）が形成されている。
【００３９】
ゲート電極３６ｂの一方の側壁部分には、サイドウォール絶縁膜４８ａが形成されている。また、ゲート電極３６ｂの他方の側壁部分からキャパシタ電極３６ａの側壁部分に至る領域には、絶縁膜４８ｂが形成されている。
【００４０】
サイドウォール絶縁膜４８ａと絶縁膜４８ｂとは、同一絶縁膜をパターニングすることにより形成されている。サイドウォール絶縁膜４８ａ及び絶縁膜４８ｂの材料としては、例えばシリコン酸化膜が用いられている。
【００４１】
サイドウォール絶縁膜４８ａが形成されたゲート電極３６ｂの一方の側の半導体基板１０内には、例えばＰ型の高濃度拡散層５０が形成されている。ゲート電極３６ｂの一方の側に形成されたソース／ドレイン拡散層５２は、低濃度拡散層４６と高濃度拡散層５０とを有するＬＤＤ（Lightly Doped Drain）構造になっている。ゲート電極３６ｂの他方の側に形成されたソース／ドレイン拡散層５３は、低濃度拡散層４６を有している。
【００４２】
こうして、ゲート電極３６ｂとソース／ドレイン拡散層５２，５３とを有するメモリセルトランジスタ５４が形成されている。メモリセルトランジスタ５４は、キャパシタ４０に接続されている。より具体的には、メモリセルトランジスタ５４のソース／ドレイン拡散層５３が、キャパシタ４０の一方の電極となる反転層４２に接続される。メモリセルトランジスタ５４とキャパシタ４０とによりメモリセル９（図２参照）が形成されている。
【００４３】
ＮＭＯＳトランジスタ形成領域５には、半導体基板１０上にゲート絶縁膜３０ｃを介してゲート電極３６ｃが形成されている。ゲート電極３６ｃとしては、例えばＮ型のドーパント不純物が導入されたポリシリコン層が用いられている。ゲート電極３６ｃの厚さは、例えば１０５ｎｍである。
【００４４】
ゲート電極３６ｃの両側の半導体基板１０内には、例えばＮ型の低濃度拡散層５８が形成されている。
【００４５】
ゲート電極３６ｃの側壁部分には、サイドウォール絶縁膜４８ａが形成されている。
【００４６】
サイドウォール絶縁膜４８ａが形成されたゲート電極３６ｃの両側の半導体基板１０内には、例えばＮ型の高濃度拡散層６０が形成されている。低濃度拡散層５８と高濃度拡散層６０とによりＬＤＤ構造のソース／ドレイン拡散層６２が形成されている。
【００４７】
こうして、ゲート電極３６ｃとソース／ドレイン拡散層６２とを有するＮＭＯＳトランジスタ６４が形成されている。
【００４８】
ＰＭＯＳトランジスタ形成領域６には、半導体基板１０上にゲート絶縁膜３０ｄを介してゲート電極３６ｄが形成されている。ゲート電極３６ｄとしては、例えばＰ型のドーパント不純物が導入されたポリシリコン層が用いられている。ゲート電極３６ｄの厚さは、例えば１０５ｎｍである。
【００４９】
ゲート電極３６ｄの両側の半導体基板１０内には、例えばＰ型の低濃度拡散層６８が形成されている。
【００５０】
ゲート電極３６ｄの側壁部分には、サイドウォール絶縁膜４８ａが形成されている。
【００５１】
サイドウォール絶縁膜４８ａが形成されたゲート電極３６ｄの両側の半導体基板１０内には、例えばＰ型の高濃度拡散層７０が形成されている。低濃度拡散層６８と高濃度拡散層７０とによりＬＤＤ構造のソース／ドレイン拡散層７２が形成されている。
【００５２】
こうして、ゲート電極３６ｄとソース／ドレイン拡散層７２とを有するＰＭＯＳトランジスタ７４が形成されている。
【００５３】
キャパシタ電極３６ａ上、ゲート電極３６ｂ，３６ｃ，３６ｄ上及びソース／ドレイン拡散層５２，６２，７２上には、高融点金属シリサイド層（図示せず）が形成されている。高融点金属シリサイド層としては、例えばコバルトシリサイド層が用いられている。
【００５４】
キャパシタ４０、メモリセルトランジスタ５４、ＮＭＯＳトランジスタ６４及びＰＭＯＳトランジスタ７４が形成された半導体基板１０上には、層間絶縁膜７６が形成されている。層間絶縁膜７６としては、例えばシリコン酸化膜が用いられている。
【００５５】
層間絶縁膜７６には、ソース／ドレイン拡散層５２，６２，７２に達するコンタクトホール７８がそれぞれ形成されている。
【００５６】
コンタクトホール７８内には、導体プラグ８０が埋め込まれている。導体プラグ８０の材料としては、例えばタングステンが用いられている。
【００５７】
導体プラグ８０が埋め込まれた層間絶縁膜７８上には、配線８２が形成されている。配線８２の材料としては、例えばＡｌ、Ｃｕ等が用いられている。
【００５８】
配線８２が形成された層間絶縁膜７６上には、層間絶縁膜８４が形成されている。層間絶縁膜８４としては、例えばシリコン酸化膜が用いられている。
【００５９】
こうして、本実施形態による半導体装置が形成されている。
【００６０】
本実施形態による半導体装置は、第１のチャネルドープ層２６ａと、第１のチャネルドープ層２６ａより浅い領域に形成された第２のチャネルドープ層２７とにより、チャネルドープ領域２５が形成されていることに特徴がある。
【００６１】
本実施形態によれば、ドーズ量が比較的低いチャネルドープ層２６ａとチャネルドープ層２７とによりチャネルドープ領域２５が形成されているため、反転層４２が形成される領域において極端に不純物濃度が高い領域が存在していない。より具体的には、本実施形態によれば、トレンチの上部から下部に向かって不純物濃度が漸減する。このため、本実施形態によれば、ソース／ドレイン拡散層５２、５３に負の電位を印加した際に反転層４２の電位を十分に低くすることができ、キャパシタ４０の蓄積電荷量を十分に確保することが可能となる。
【００６２】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４乃至図２３を用いて説明する。図４乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６３】
まず、図４（ａ）に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。
【００６４】
次に、例えば熱酸化法により、半導体基板１０上に、例えばシリコン酸化膜（初期酸化膜）８６を形成する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。シリコン酸化膜８６の膜厚は、例えば１０ｎｍとする。
【００６５】
次に、例えばＣＶＤ法により、シリコン酸化膜８６上に、例えばシリコン窒化膜（研磨ストッパ膜、保護膜）８８を形成する。シリコン窒化膜８８の膜厚は、例えば８０ｎｍとする。
【００６６】
次に、例えばスピンコート法により、フォトレジスト膜９２を形成する。
【００６７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９２に開口部９４を形成する。開口部９４は、シリコン窒化膜８８、シリコン酸化膜８６及び半導体基板１０をエッチングし、半導体基板１０内にトレンチ１２ａ〜１２ｃを形成するためのものである。
【００６８】
次に、フォトレジスト膜９２をマスクとして、シリコン窒化膜８８及びシリコン酸化膜８６をエッチングする。
【００６９】
次に、フォトレジスト膜９２をマスクとして、半導体基板１０をエッチングする（図４（ｂ）参照）。これにより、深さが例えば３００ｎｍのトレンチ（素子分離溝）１２ａ〜１２ｃが形成される。トレンチ１２ａ〜１２ｃの幅は、例えば０．２μｍとする。トレンチ１２ａ、１２ｂは、通常の素子分離領域に形成される。トレンチ１２ｃは、キャパシタ形成領域８に形成される。トレンチ１２ａ〜１２ｃの深さは、例えば３００ｎｍとする。
【００７０】
この後、フォトレジスト膜９２を剥離する。
【００７１】
次に、図５（ａ）に示すように、全面に、例えばＣＶＤ法により、例えば絶縁膜１４を形成する。絶縁膜１４としては、例えばシリコン酸化膜を形成する。絶縁膜１４は、素子分離領域となるものである。絶縁膜１４の膜厚は、例えば５００ｎｍとする。
【００７２】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜（研磨ストッパ膜）８８の表面が露出するまで絶縁膜１４を研磨する。こうして、トレンチ１２ａ〜１２ｃ内に絶縁膜１４が埋め込まれる。トレンチ１２ａ〜１２ｃ内に埋め込まれた絶縁膜１４により素子分離領域１４ａ〜１４ｃが形成される（図５（ｂ）参照）。
【００７３】
次に、例えばスピンコート法により、フォトレジスト膜９６を形成する。
【００７４】
次に、フォトリソグラフィ技術を用い、トレンチ１２ｃ及びトレンチ１２ｃの周囲を露出する開口部９８を、フォトレジスト膜９６に形成する。
【００７５】
次に、フォトレジスト膜９６をマスクとして、トレンチ１２ｃ内の絶縁膜１４ｃをエッチングする。トレンチ１２ｃ内の絶縁膜１４ｃをエッチングする際には、絶縁膜１４ｃの一部がトレンチ１２ｃ内に残存するように、絶縁膜１４ｃをエッチングする。ここでは、例えばトレンチ１２ｃ内の絶縁膜１４ｃを１７０ｎｍエッチングする。トレンチ１２ｃの下部には、例えば１３０ｎｍの厚さの絶縁膜１４ｃが残存する（図６（ａ）参照）。
【００７６】
この後、フォトレジスト膜９６を剥離する。
【００７７】
次に、例えばリン酸を用い、シリコン窒化膜８８をエッチング除去する。
【００７８】
次に、例えばフッ酸を用い、シリコン酸化膜８６をエッチング除去する。この際、トレンチ１２ｃの下部に残存している絶縁膜１４ｃも更にエッチングされる。トレンチ１２ｃ内に残存している絶縁膜１４ｃの厚さは、例えば９０ｎｍ程度となる（図６（ｂ）参照）。
【００７９】
次に、図７（ａ）に示すように、例えば熱酸化法により、半導体基板１０上及びトレンチ１２ｃ内に、保護膜９０を形成する。保護膜９０としては、例えばシリコン酸化膜を形成する。保護膜９０の膜厚は、例えば１０ｎｍとする。保護膜９０は、半導体基板１０内にイオン注入法によりドーパント不純物を形成する際に、半導体基板１０を保護するためのものである。
【００８０】
次に、例えばスピンコート法により、フォトレジスト膜１００を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１０１を、フォトレジスト膜１００に形成する。
【００８２】
次に、図７（ｂ）に示すように、フォトレジスト膜１００をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＰ（リン）を用いる。加速電圧は、例えば３６０ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。こうして、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内に、例えばＮ型のチャネルストップ層２０ａ，２０ｂがそれぞれ形成される。チャネルストップ層２０ａ，２０ｂは、素子分離領域１４ａ〜１４ｃ下におけるＮ型の不純物濃度を高く設定するためのものである。キャパシタ形成領域８のうちのトレンチ１２ｃが形成された領域においては、トレンチ１２ｃ内に存在している絶縁膜１４ｃの膜厚が比較的薄いため、ドーパント不純物が比較的深い領域にまで達する。このため、キャパシタ形成領域８のうちのトレンチ１２ｃが形成された領域においては、キャパシタ形成領域８のうちのトレンチ１２ｃが形成されていない領域と比較して、チャネルストップ層２０ａが深い位置に形成される。こうして形成されたＮ型のチャネルストップ層２０ａ，２０ｂは、Ｎ型ウェルを兼ねるものである。
【００８３】
次に、図８に示すように、フォトレジスト膜１００をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速電圧は、例えば１００ｋｅＶとする。ドーズ量は、例えば１．５×１０１２ｃｍ−２とする。こうして、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内に、例えばＮ型のチャネルドープ層２６ａ，２６ｂがそれぞれ形成される。チャネルドープ層２６ａ，２６ｂにおける不純物濃度のピークの深さは、半導体基板１０の表面から例えば５０ｎｍ程度となる。チャネルドープ層２６ａ，２６ｂは、メモリセルトランジスタ５４及びＰＭＯＳトランジスタ７４の電気的特性を制御するためのものである。
【００８４】
キャパシタ形成領域８のトレンチ１２ｃの下部に存在している絶縁膜１４ｃが比較的薄いため、イオン注入条件を適宜設定すれば、トレンチ１２ｃの下部にまでドーパント不純物が到達し、トレンチ１２ｃの下部にＮ型の不純物層２６ｃが形成される。Ｎ型の不純物層２６ｃは、トレンチ１２ｃの近傍においてＮ型のチャネルストップ層２０ａに接続される。トレンチ１２ｃが形成された領域においては、Ｎ型の不純物層２６ｃと、Ｎ型の不純物層２６ｃに接続されたＮ型のチャネルストップ層２０ａとにより、素子分離機能の向上が実現される。チャネルストップ層２６ｃにおける不純物濃度は、例えば１×１０１７ｃｍ−３以上とすることが好ましい。
【００８５】
この後、フォトレジスト膜１００を剥離する。
【００８６】
次に、スピンコート法により、フォトレジスト膜１０２を形成する。
【００８７】
次に、フォトリソグラフィ技術を用い、メモリセル領域４を開口する開口部を、フォトレジスト膜１０２に形成する。
【００８８】
次に、図９に示すように、フォトレジスト膜１０２をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速電圧は、例えば４０ｋｅＶとする。ドーズ量は、例えば１．０×１０１２ｃｍ−２とする。こうして、メモリセル領域４における半導体基板１０内に、例えばＮ型のチャネルドープ層２７が形成される。チャネルドープ層２７における不純物濃度のピークの深さは、半導体基板１０の表面から例えば１４ｎｍ程度となる。こうして、チャネルドープ層２６ａより浅い領域にチャネルドープ層２７が形成される。チャネルドープ層２６ａとチャネルドープ層２７とによりチャネルドープ領域２５が形成される。
【００８９】
この後、フォトレジスト膜１０２を剥離する。
【００９０】
図２４（ａ）は、素子分離領域１４ｃの下方における不純物濃度を示すグラフである。図２４（ａ）の横軸は位置を示しており、図２４（ａ）の縦軸は不純物濃度を示している。図２４（ａ）の横軸におけるＤ，Ｅは、図３（ａ）におけるＤ，Ｅの位置にそれぞれ対応している。
【００９１】
比較例１は、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．１５×１０１３ｃｍ−２とした場合の不純物濃度である。図３６に示す半導体装置では、例えばこのような条件で素子分離領域１１４ｃの下部にチャネルストップ層が形成される。素子分離領域１１４ｃの下部に形成されるチャネルストップ層の不純物濃度は、フィールドリーク電流を十分に低減するのに必要な１×１０１７ｃｍ−３を十分に超える。
【００９２】
実施例１は、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．５×１０１２ｃｍ−２とした場合の不純物濃度である。本実施形態による半導体装置のチャネルストップ層２６ｃは、例えばこのような条件で形成される。チャネルストップ層２６ｃの不純物濃度は、フィールドリーク電流を十分に低減するのに必要な１×１０１７ｃｍ−３を十分に超える。従って、本実施形態によれば、フィールドリーク電流を十分に低減することが可能である。
【００９３】
実施例２は、ドーパント不純物としてＡｓを用い、加速電圧を４０ｋｅＶとし、ドーズ量を１．０×１０１２ｃｍ−２とした場合の不純物濃度である。本実施形態による半導体装置のチャネルドープ層２７は、例えばこのような条件で形成される。チャネルドープ層２７を形成する際に素子分離領域１４ｃの下部に達するドーパント不純物はこのように極めて少ない。但し、本実施形態では、チャネルストップ層２６ｃの不純物濃度がフィールドリーク電流を十分に低減するのに必要な１×１０１７ｃｍ−３を十分に超えるため、フィールドリーク電流を十分に低減することが可能である。
【００９４】
図２４（ｂ）は、メモリセルトランジスタ５４のゲート電極３６ｂの下方における不純物濃度を示すグラフである。図２４（ｂ）の横軸は位置を示しており、図２４（ｂ）の縦軸は不純物濃度を示している。図２４（ｂ）の横軸におけるＦ，Ｇは、図３（ａ）におけるＦ，Ｇの位置にそれぞれ対応している。
【００９５】
比較例２は、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．１５×１０１３ｃｍ−２とした場合の不純物濃度である。図３６に示す半導体装置では、例えばこのような条件でチャネルドープ層１２６が形成される。図３６に示す半導体装置においてこのような条件でチャネルドープ層１２６を形成するのは、チャネルドープ層１２６を形成する際に、素子分離領域１１４ｃの下部にチャネルストップ層を形成するためである。図３６に示す半導体装置では、チャネルドープ層１２６が形成された領域における不純物濃度のピークが極めて高くなっている。
【００９６】
実施例３は、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．５×１０１２ｃｍ−２とした場合の不純物濃度である。本実施形態による半導体装置のチャネルドープ層２６ａは、例えばこのような条件で形成される。実施例３の場合、即ち、本実施形態による半導体装置では、チャネルドープ層２６が形成された領域における不純物濃度のピークが、比較例２の場合、即ち、図３６に示す半導体装置と比較して、十分に低くなっている。
【００９７】
実施例４は、ドーパント不純物としてＡｓを用い、加速電圧を４０ｋｅＶとし、ドーズ量を１．０×１０１２ｃｍ−２とした場合の不純物濃度である。本実施形態による半導体装置のチャネルドープ層２７は、例えばこのような条件で形成される。実施例４の場合、即ち、本実施形態による半導体装置では、チャネルドープ層２７が形成された領域における不純物濃度のピークが、比較例２の場合、即ち、図３６に示す半導体装置と比較して、十分に低くなっている。
【００９８】
これらのことから、本実施形態によれば、不純物濃度のピークを低減することが可能となり、不純物濃度プロファイルを緩やかにし得ることが分かる。
【００９９】
次に、例えばスピンコート法により、フォトレジスト膜１０４を形成する。
【０１００】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域５を開口する開口部１０６を、フォトレジスト膜１０４に形成する。
【０１０１】
次に、図１０に示すように、フォトレジスト膜１０４をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１５０ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のチャネルストップ層２４が形成される。こうして形成されたＰ型のチャネルストップ層２４は、Ｐ型ウェルを兼ねるものである。
【０１０２】
次に、図１１に示すように、フォトレジスト膜１０４をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば３．９×１０１２ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のチャネルドープ層２８が形成される。チャネルドープ層２８における不純物濃度のピークの深さは、半導体基板１０の表面から例えば２６ｎｍ程度となる。チャネルドープ層２８は、ＮＭＯＳトランジスタ６４の電気的特性を制御するためのものである。
【０１０３】
この後、フォトレジスト膜１０４を剥離する。
【０１０４】
次に、例えばフッ酸を用い、保護膜９０をエッチング除去する。この際、トレンチ１２ｃの下部に残存している絶縁膜１４ｃも更にエッチングされる。トレンチ１２ｃの下部に残存している絶縁膜１４ｃの厚さは、例えば５０ｎｍ程度となる。
【０１０５】
次に、図１２（ａ）に示すように、例えば熱酸化法により、絶縁膜３０を形成する。絶縁膜３０としては、例えばシリコン酸化膜を形成する。絶縁膜３０の膜厚は、例えば３．６ｎｍとする。絶縁膜３０は、キャパシタ誘電体膜３０ａ、メモリセルトランジスタ５４のゲート絶縁膜３０ｂ、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃ及びＰＭＯＳトランジスタ７４のゲート絶縁膜３０ｄとなるものである。
【０１０６】
なお、キャパシタ誘電体膜３０ａ、メモリセルトランジスタ５４のゲート絶縁膜３０ｂ、ＮＭＯＳトランジスタ６４のゲート絶縁膜３０ｃ及びＰＭＯＳトランジスタ７４のゲート絶縁膜３０ｄを、異なる絶縁膜により形成するようにしてもよい。
【０１０７】
次に、図１２（ｂ）に示すように、全面に、例えばＣＶＤ法により、ポリシリコン層３６を形成する。ポリシリコン層３６の厚さは、例えば１０５ｎｍとする。
【０１０８】
次に、図１３に示すように、フォトリソグラフィ技術を用い、ポリシリコン層３６をパターニングする。これにより、キャパシタ形成領域８には、キャパシタ電極３６ａが形成される。また、メモリセルトランジスタ形成領域７には、ゲート電極３６ｂが形成される。また、ＮＭＯＳトランジスタ形成領域５には、ゲート電極３６ｃが形成される。また、ＰＭＯＳトランジスタ形成領域６には、ゲート電極３６ｄが形成される。
【０１０９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０８を形成する。
【０１１０】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１１０を、フォトレジスト膜１０８に形成する。
【０１１１】
次に、図１４に示すように、例えばイオン注入法により、フォトレジスト膜１０８、ゲート電極３６ｂ，３６ｄ及びキャパシタ電極３６ａをマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば０．５ｋｅＶとする。ドーズ量は、例えば２．０×１０１４ｃｍ−２とする。こうして、ゲート電極３６ｂ，３６ｄの両側の半導体基板１０内に、例えばＰ型の低濃度拡散層４６，６８が形成される。
【０１１２】
次に、例えばイオン注入法により、フォトレジスト膜１０８、ゲート電極３６ｂ，３６ｄ及びキャパシタ電極３６ａをマスクとして、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＰを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば３５ｋｅＶとする。イオン注入は、例えば４方向から行う。イオン注入の角度は、例えば４５度とする。１回当たりのドーズ量は、例えば６．３５×１０１２ｃｍ−２とする。こうして、ゲート電極３６ｂ，３６ｄの両側の半導体基板１０内に、例えばＮ型のポケット領域（図示せず）が形成される。
【０１１３】
なお、ここでは、ポケット領域を形成する場合を例に説明したが、必ずしもポケット領域を形成しなくてもよい。
【０１１４】
この後、フォトレジスト膜１０８を剥離する。
【０１１５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１２を形成する。
【０１１６】
次に、フォトリソグラフィ技術により、ＮＭＯＳトランジスタ形成領域５を開口する開口部１１４を、フォトレジスト膜１１２に形成する。
【０１１７】
次に、図１５に示すように、例えばイオン注入法により、フォトレジスト膜１１２及びゲート電極３６ｃをマスクとして、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＡｓを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば５ｋｅＶとする。ドーズ量は、例えば１．５×１０１５ｃｍ−２とする。こうして、ゲート電極３６ｃの両側の半導体基板１０内に、例えばＮ型の低濃度拡散層５８が形成される。Ｎ型の低濃度拡散層５８を形成する際には、ゲート電極３６ｃにもＮ型のドーパント不純物が導入されることとなる。
【０１１８】
次に、例えばイオン注入法により、フォトレジスト膜１１２及びゲート電極３６ｃをマスクとして、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＢＦ２を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば３５ｋｅＶとする。イオン注入は、例えば４方向から行う。イオン注入の角度は、例えば２８度とする。総ドーズ量は、例えば３．３×１０１３ｃｍ−２とする。こうして、ゲート電極３６ｃの両側の半導体基板１０内に、例えばＰ型のポケット領域（図示せず）が形成される。
【０１１９】
なお、ここでは、ポケット領域を形成する場合を例に説明したが、必ずしもポケット領域を形成しなくてもよい。
【０１２０】
この後、フォトレジスト膜１１２を剥離する（図１６参照）。
【０１２１】
次に、全面に、例えばＣＶＤ法により、絶縁膜４８を形成する。絶縁膜４８としては、例えばシリコン酸化膜を形成する。絶縁膜４８の膜厚は、例えば７０ｎｍとする。
【０１２２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１６を形成する。
【０１２３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１６をパターニングする（図１７参照）。
【０１２４】
次に、フォトレジスト膜１１６をマスクとして、例えば異方性エッチングにより絶縁膜４８をエッチングする。これにより、メモリセルトランジスタ５４のゲート電極３６ｂの一方の側壁部分にサイドウォール絶縁膜４８ａが形成される。また、メモリセルトランジスタ５４のゲート電極３６ｂの他方の側壁からキャパシタ電極３６ａの端部に至る領域に、絶縁膜４８ｂが形成される。また、ＮＭＯＳトランジスタ６４のゲート電極３６ｃの側壁部分及びＰＭＯＳトランジスタ７４のゲート電極３６ｄの側壁部分には、それぞれサイドウォール絶縁膜４８ａが形成される。
【０１２５】
この後、フォトレジスト膜１１６を剥離する（図１８参照）。
【０１２６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１８を形成する。
【０１２７】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１２０を、フォトレジスト膜１１８に形成する。
【０１２８】
次に、図１９に示すように、例えばイオン注入法により、フォトレジスト膜１１８、キャパシタ電極３６ａ、ゲート電極３６ｂ，３６ｄ及びサイドウォール絶縁膜４８ａ、４８ｂをマスクとして、例えばＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば４ｋｅＶとする。ドーズ量は、例えば６．０×１０１５ｃｍ−２とする。こうして、ＰＭＯＳトランジスタ７４のゲート電極３６ｄの両側の半導体基板１０内に、Ｐ型の高濃度拡散層７０が形成される。低濃度拡散層６８と高濃度拡散層７０とにより、ＬＤＤ構造のソース／ドレイン拡散層７２が形成される。また、メモリセルトランジスタ５４のゲート電極３６ｂの一方の側の半導体基板１０内に、高濃度拡散層５０が形成される。メモリセルトランジスタ５４のゲート電極３６ｂの一方の側の半導体基板１０内には、低濃度拡散層４６と高濃度拡散層５０とにより、ＬＤＤ構造のソース／ドレイン拡散層５２が形成される。一方、メモリセルトランジスタ５４のゲート電極３６ｂの他方の側の半導体基板１０内には、低濃度拡散層４６によりソース／ドレイン拡散層５３が形成される。また、ＰＭＯＳトランジスタ７４のゲート電極３６ｄ、メモリセルトランジスタ５４のゲート電極３６ｂ、及び、キャパシタ電極３６ａに、Ｐ型のドーパント不純物が高濃度に導入される。
【０１２９】
この後、フォトレジスト膜１１８を剥離する。
【０１３０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１２２を形成する。
【０１３１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域５を開口する開口部１２４を、フォトレジスト膜１２２に形成する。
【０１３２】
次に、図２０に示すように、例えばイオン注入法により、フォトレジスト膜１２２、ゲート電極３６ｃ及びサイドウォール絶縁膜４８ａをマスクとして、例えばＮ型のドーパント不純物を導入する。ドーパント不純物としては、例えばＰ（リン）を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば８ｋｅＶとする。ドーズ量は、例えば１．２×１０１６ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ６４のゲート電極３６ｃの両側の半導体基板１０内に、Ｎ型の高濃度拡散層６０が形成される。低濃度拡散層５８と高濃度拡散層６０とにより、ＬＤＤ構造のソース／ドレイン拡散層６２が形成される。また、ＮＭＯＳトランジスタ６４のゲート電極３６ｃに、Ｎ型のドーパント不純物が高濃度に導入される。ＮＭＯＳトランジスタ６４のゲート電極３６ｃにＮ型のドーパント不純物が導入されるため、良好な電気的特性を有するＮＭＯＳトランジスタ６４を得ることができる。
【０１３３】
この後、フォトレジスト膜１２２を剥離する。
【０１３４】
次に、例えばＲＴＡ（Rapid Thermal Annealing、短時間アニール）法により、熱処理を行う。この熱処理は、ソース／ドレイン拡散層５２，５３，６２，７２中に導入されているドーパント不純物を拡散させるとともに活性化させるためのものである。熱処理温度は、例えば１０２５℃とする。熱処理時間は、例えば３秒とする。
【０１３５】
次に、例えばスパッタリング法により、高融点金属膜（図示せず）を形成する。高融点金属膜としては、例えばコバルト膜を形成する。高融点金属膜の膜厚は、例えば８ｎｍとする。
【０１３６】
次に、熱処理を行う。熱処理温度は、例えば５４０℃とする。熱処理時間は、例えば３０秒とする。これにより、高融点金属とシリコンとが反応し、金属シリサイド膜（図示せず）が形成される。金属シリサイド膜は、ソース／ドレイン拡散層５２，６２，７２上、ゲート電極３６ｂ，３６ｃ，３６ｄ上、及び、キャパシタ電極３６ａ上にそれぞれ形成される。
【０１３７】
次に、未反応の高融点金属膜をエッチング除去する。
【０１３８】
次に、図２１に示すように、例えばＣＶＤ法により、層間絶縁膜７６を形成する。層間絶縁膜７６としては、例えばシリコン酸化膜を形成する。層間絶縁膜７６の膜厚は、例えば１μｍとする。
【０１３９】
次に、例えばＣＭＰ法により、層間絶縁膜７６の表面を平坦化する。
【０１４０】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層５２，６２，７２にそれぞれ達するコンタクトホール７８を層間絶縁膜７６に形成する。
【０１４１】
次に、コンタクトホール７８内に、例えばスパッタリング法により、グルー膜（図示せず）を形成する。グルー膜としては、例えばＴｉＮ膜を形成する。グルー膜の膜厚は、例えば１００程度とする。
【０１４２】
次に、例えばＣＶＤ法により、導電膜８０を形成する。導電膜８０としては、例えばタングステン膜を形成する。導電膜８０の膜厚は、例えばコンタクトホール７８内を埋め込むのに足りる膜厚とする。導電膜８０は、導体プラグを形成するためのものである。
【０１４３】
次に、例えばＣＭＰ法により、層間絶縁膜７６の表面が露出するまで導電膜８０を研磨する。これにより、コンタクトホール７８内に導体プラグ８０が埋め込まれる（図２２参照）。
【０１４４】
次に、導体プラグ８０が埋め込まれた層間絶縁膜７６上に、例えばスパッタリング法により導電膜８２を形成する。導電膜８２としては、例えばＡｌ膜又はＣｕ膜を形成する。導電膜８２の膜厚は、例えば８００ｎｍとする。導電膜８２は、配線を形成するためのものである。
【０１４５】
次に、フォトリソグラフィ技術を用い、導電膜８２をパターニングする。これにより、導体プラグ８０に接続された配線８２が形成される。
【０１４６】
次に、配線８２が形成された層間絶縁膜７６上に層間絶縁膜８４を形成する。
【０１４７】
こうして、本実施形態による半導体装置が製造される（図２３参照）。
【０１４８】
（評価結果）
次に、本実施形態による半導体装置の評価結果を図２５を用いて説明する。
【０１４９】
図２５は、ソース／ドレイン拡散層５３の端部からトレンチ１２ｃの下部に至る領域における不純物濃度を示すグラフである。図２５の横軸におけるＡ，Ｂ，Ｃは、図３（ａ）におけるＡ，Ｂ，Ｃの位置にそれぞれ対応している。
【０１５０】
比較例３は、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．１５×１０１３ｃｍ−２とした場合の不純物濃度である。図３６に示す半導体装置は、例えばこのような条件でチャネルドープ層１２６が形成される。図３６に示す半導体装置では、チャネルドープ層１２６が形成された領域における不純物濃度のピークが極めて高くなっている。
【０１５１】
比較例４は、第１回目の不純物導入においては、加速電圧を１００ｋｅＶとし、ドーズ量を１．５×１０１２ｃｍ−２とし、第２回目の不純物導入においては、加速電圧を６０ｋｅＶとし、ドーズ量を３．０×１０１２ｃｍ−２とした場合の不純物濃度である。ドーパント不純物としては、いずれの場合にもＡｓを用いた。この場合には、チャネルドープ層が形成された領域において、ある程度の高さの濃度ピークが生じる。
【０１５２】
実施例５は、本実施形態による半導体装置の場合である。即ち、第１回目の不純物導入においては、加速電圧を１００ｋｅＶとし、ドーズ量を１．５×１０１２ｃｍ−２とし、第２回目の不純物導入においては、加速電圧を４０ｋｅＶとし、ドーズ量を１．０×１０１２ｃｍ−２とした場合の不純物濃度である。ドーパント不純物としては、いずれの場合にもＡｓを用いた。図２５から分かるように、本実施形態の場合には、不純物濃度プロファイルが極めて緩やかになり、トレンチ１２ｃの上部から下部に向かって不純物濃度が漸減する。
【０１５３】
図２６は、フィールドリーク電流のシミュレーション結果を示すグラフである。図２６の横軸は、キャパシタ電極の一方の端部側に形成されたソース／ドレイン拡散層とキャパシタ電極の他方の端部側に形成されたソース／ドレイン拡散層との間に印加した電圧を示している。図２６の縦軸は、フィールドリーク電流、即ち、キャパシタ電極の一方の端部側に形成されたソース／ドレイン拡散層と、キャパシタ電極の他方の端部側に形成されたソース／ドレイン拡散層との間に流れる電流を示している。
【０１５４】
比較例５は、図３６に示す半導体装置の場合、即ち、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．１５×１０１３ｃｍ−２とした場合のフィールドリーク電流を示している。図３６に示す半導体装置では、フィールドリーク電流が極めて小さく抑えられている。
【０１５５】
比較例６は、チャネルドープ層を以下のような条件で形成した場合のフィールドリーク電流を示している。第１回目の不純物導入においては、加速電圧を１００ｋｅＶとし、ドーズ量を１．５×１０１２ｃｍ−２とした。第２回目の不純物導入においては、加速電圧を６０ｋｅＶとし、ドーズ量を３．０×１０１２ｃｍ−２とした。ドーパント不純物としては、いずれの場合にもＡｓを用いた。比較例６の場合にも、フィールドリーク電流は比較的小さく抑えられている。
【０１５６】
実施例６は、本実施形態による半導体装置の場合である。即ち、第１回目の不純物導入においては、加速電圧を１００ｋｅＶとし、ドーズ量を１．５×１０１２ｃｍ−２とし、第２回目の不純物導入においては、加速電圧を４０ｋｅＶとし、ドーズ量を１．０×１０１２ｃｍ−２とした。ドーパント不純物としては、いずれの場合にもＡｓを用いた。実施例６の場合、即ち、本実施形態の場合には、比較例５，６の場合よりはフィールドリーク電流が大きくなる。しかし、本実施形態においても、フィールドリーク電流が１×１０−１５Ａ／μｍ程度と十分に小さいため、特段の問題はない。
【０１５７】
このように、本実施形態では、ドーズ量が比較的低いチャネルドープ層２６ａと、ドーズ量が比較的低く、しかも、チャネルドープ層２６ａより浅いチャネルドープ層２７とによりチャネルドープ領域２５が形成されている。このため、本実施形態では、反転層４２が形成される領域において極端に不純物濃度が高い領域が形成されない。より具体的には、本実施形態によれば、トレンチの上部から下部に向かって不純物濃度が漸減する。このため、本実施形態によれば、ソース／ドレイン拡散層５２、５３に負の電位を印加した際に反転層４２の電位を十分に低くすることができ、キャパシタ４０の蓄積電荷量を十分に確保することが可能となる。
【０１５８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図２７乃至図３５を用いて説明する。図２７は、本実施形態による半導体装置を示す断面図である。
【０１５９】
（半導体装置）
本実施形態による半導体装置は、チャネルドープ層２０ａが素子分離領域１４ｃの下部に接続されており、チャネルドープ層２７によりチャネルドープ領域が形成されていることに主な特徴がある。
【０１６０】
図２７に示すように、メモリセル領域４における半導体基板１０内には、例えばＮ型のチャネルストップ層２０ａが形成されている。本実施形態では、後述するように、絶縁膜１４ｃの上部をエッチングする前にチャネルストップ層２０ａを形成するため、トレンチ１２ｃの近傍領域におけるチャネルストップ層２０ａの深さが、トレンチ１２ｃの近傍深い以外におけるチャネルストップ層２０ａの深さより深くなってしまうことがない。従って、チャネルストップ層２０ａは、トレンチ１２ｃに埋め込まれた素子分離領域１４ｃの下部に接続されている。
【０１６１】
本実施形態では、チャネルストップ層２０ａがトレンチ１２ｃに埋め込まれた素子分離領域１４ｃの下部に接続されているため、素子分離領域１４ｃの下部にチャネルストップ層２６ｃを形成する必要がない（図８参照）。本実施形態では、チャネルストップ層２６ｃを形成する必要がないため、チャネルストップ層２６ｃを形成する際に形成されるチャネルドープ層２６ａ、２６ｂも形成されない。従って、本実施形態では、チャネルドープ層２７によりチャネルドープ領域が形成されている。
【０１６２】
このように、チャネルストップ層２０ａを素子分離領域１４ｃの下部に接続し、チャネルドープ層２７によりチャネルドープ領域を形成してもよい。
【０１６３】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２８乃至図３５を用いて説明する。図２８乃至図３４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１６４】
まず、半導体基板１０を用意する工程から、トレンチ１２ａ〜１２ｃ内に素子分離領域１４ａ〜１４ｃを埋め込む工程までは、図４（ａ）乃至図５（ｂ）に示す半導体装置の製造方法を同様であるので説明を省略する（図２８参照）。
【０１６５】
次に、例えばスピンコート法により、フォトレジスト膜１００を形成する。
【０１６６】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１０１を、フォトレジスト膜１００に形成する。
【０１６７】
次に、図２９に示すように、フォトレジスト膜１００をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＰ（リン）を用いる。加速電圧は、例えば３６０ｋｅＶとする。ドーズ量は、例えば１．０×１０１３ｃｍ−２とする。こうして、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６における半導体基板１０内に、例えばＮ型のチャネルストップ層２０ａ，２０ｂがそれぞれ形成される。チャネルストップ層２０ａ，２０ｂは、素子分離領域１４ａ〜１４ｃ下におけるＮ型の不純物濃度を高く設定するためのものである。チャネルストップ層２０ａ、２０ｂは、素子分離領域１４ａ〜１４ｃの下部に接続される。こうして形成されたＮ型のチャネルストップ層２０ａ，２０ｂは、Ｎ型ウェルを兼ねるものである。
【０１６８】
次に、例えばスピンコート法により、フォトレジスト膜９６を形成する。
【０１６９】
次に、フォトレジスト膜９６をマスクとして、トレンチ１２ｃ内の絶縁膜１４ｃをエッチングする。トレンチ１２ｃ内の絶縁膜１４ｃをエッチングする際には、絶縁膜１４ｃの一部がトレンチ１２ｃ内に残存するように、絶縁膜１４ｃをエッチングする。ここでは、例えばトレンチ１２ｃ内の絶縁膜１４ｃを１７０ｎｍエッチングする。トレンチ１２ｃの下部には、例えば１３０ｎｍの厚さの絶縁膜１４ｃが残存する（図３０（ａ）参照）。
【０１７０】
なお、シリコン窒化膜（研磨ストッパ膜）８８が残存している状態でトレンチ１２ｃ内の絶縁膜１４ｃをエッチングするのは、絶縁膜１４ｃをエッチングする際に半導体基板１０の表面等にダメージが加わるのを防止するためである。半導体基板１０の表面にダメージが加わると、後工程において絶縁膜３０等を形成する際に増速酸化が生じ、絶縁膜３０等が過度に厚く形成されてしまう等の問題が生じるためである。
【０１７１】
この後、フォトレジスト膜９６を剥離する。
【０１７２】
次に、例えばリン酸を用い、シリコン窒化膜８８をエッチング除去する。
【０１７３】
次に、例えばフッ酸を用い、シリコン酸化膜８６をエッチング除去する。この際、トレンチ１２ｃの下部に残存している絶縁膜１４ｃもエッチングされる。トレンチ１２ｃの下部に残存している絶縁膜１４ｃの厚さは、例えば９０ｎｍ程度となる（図３０（ｂ）参照）。
【０１７４】
次に、図３１（ａ）に示すように、例えば熱酸化法により、半導体基板１０上及びトレンチ１２ｃ内に、保護膜９０を形成する。保護膜９０としては、例えばシリコン酸化膜を形成する。保護膜９０の膜厚は、例えば１０ｎｍとする。保護膜９０は、半導体基板１０内にイオン注入法によりドーパント不純物を注入する際に、半導体基板１０を保護するためのものである。
【０１７５】
次に、スピンコート法により、フォトレジスト膜１２６を形成する。
【０１７６】
次に、フォトリソグラフィ技術を用い、メモリセル領域４及びＰＭＯＳトランジスタ形成領域６を開口する開口部１２８を、フォトレジスト膜１２６に形成する。
【０１７７】
次に、図３１（ｂ）に示すように、例えばイオン注入法により、半導体基板１０内に例えばＮ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速電圧は、例えば４０ｋｅＶとする。ドーズ量は、例えば１．０×１０１２ｃｍ−２とする。こうして、メモリセル領域４における半導体基板１０内に、例えばＮ型のチャネルドープ層２７が形成される。チャネルドープ層２７における不純物濃度のピークの深さは、半導体基板１０の表面から例えば１４ｎｍ程度となる。即ち、半導体基板１０の表面近傍領域にチャネルドープ層２７が形成される。こうして、チャネルドープ層２７によりチャネルドープ領域が形成される。
【０１７８】
この後、フォトレジスト膜１２６を剥離する。
【０１７９】
次に、例えばスピンコート法により、フォトレジスト膜１０４を形成する。
【０１８０】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域５を開口する開口部１０６を、フォトレジスト膜１０４に形成する。
【０１８１】
次に、図３２に示すように、フォトレジスト膜１０４をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１５０ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のチャネルストップ層２４が形成される。こうして形成されたＰ型のチャネルストップ層２４は、Ｐ型ウェルを兼ねるものである。
【０１８２】
次に、図３３に示すように、フォトレジスト膜１０４をマスクとして、例えばイオン注入法により、半導体基板１０内に例えばＰ型のドーパント不純物を導入する。イオン注入の条件は、例えば以下の通りとする。ドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば３．９×１０１２ｃｍ−２とする。こうして、ＮＭＯＳトランジスタ形成領域５における半導体基板１０内に、例えばＰ型のチャネルドープ層２８が形成される。チャネルドープ層２８における不純物濃度のピークの深さは、半導体基板１０の表面から例えば２６ｎｍ程度となる。チャネルドープ層２８は、ＮＭＯＳトランジスタ６４の電気的特性を制御するためのものである。
【０１８３】
この後、フォトレジスト膜１０４を剥離する。
【０１８４】
この後の工程は、図１２（ａ）乃至図２３に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３４参照）。
【０１８５】
（評価結果）
次に、本実施形態による半導体装置の評価結果を図３５を用いて説明する。
【０１８６】
図３５は、ソース／ドレイン拡散層５３の端部からトレンチ１２ｃの下部に至る領域における不純物濃度を示すグラフである。図３５（ｂ）の横軸におけるＡ，Ｂ，Ｃは、図３５（ａ）におけるＡ，Ｂ，Ｃの位置にそれぞれ対応している。
【０１８７】
比較例７は、ドーパント不純物としてＡｓを用い、加速電圧を１００ｋｅＶとし、ドーズ量を１．１５×１０１３ｃｍ−２とした場合の不純物濃度である。図３６に示す半導体装置は、例えばこのような条件でチャネルドープ層１２６が形成される。図３６に示す半導体装置では、チャネルドープ層１２６が形成された領域における不純物濃度のピークが極めて高くなっている。
【０１８８】
実施例７は、本実施形態による半導体装置の場合である。即ち、ドーパント不純物としてＡｓを用い、加速電圧を４０ｋｅＶとし、ドーズ量を１．０×１０１２ｃｍ−２とした場合の不純物濃度である。図３５から分かるように、本実施形態の場合には、不純物濃度プロファイルが極めて緩やかになり、トレンチ１２ｃの上部から下部に向かって不純物濃度が漸減する。
【０１８９】
このように、本実施形態によれば、トレンチ１２ｃ内に絶縁膜１４ｃが埋め込まれている状態でチャネルストップ層２０ａを形成するため、トレンチ１２ｃの近傍領域におけるチャネルストップ層２０ａの深さが、トレンチ１２ｃの近傍以外におけるチャネルストップ層２０ａの深さより深くなってしまうことがない。従って、チャネルストップ層２０ａは、トレンチ１２ｃに埋め込まれた素子分離領域１４ｃの下部に接続される。本実施形態では、チャネルストップ層２０ａがトレンチ１２ｃに埋め込まれた素子分離領域１４ｃの下部に接続されているため、素子分離領域１４ｃの下部にチャネルストップ層２６ｃを形成する必要がない（図８参照）。本実施形態では、チャネルストップ層２６ｃを形成する必要がないため、チャネルストップ層２６ｃを形成する際に形成されるチャネルドープ層２６ａ、２６ｂも形成されない。従って、本実施形態では、チャネルドープ層２７によりチャネルドープ領域を形成することができる。このように、チャネルストップ層２０ａを素子分離領域１４ｃの下部に接続し、チャネルドープ層２７によりチャネルドープ領域を形成してもよい。
【０１９０】
また、本実施形態によれば、研磨ストッパ膜８８が残存している状態でトレンチ１２ｃ内の絶縁膜１４ｃをエッチングするため、絶縁膜１４ｃをエッチングする際に半導体基板１０の表面等にダメージが加わるのを防止することができる。このため、本実施形態によれば、絶縁膜３０等を形成する際に増速酸化が生じるのを防止することができ、絶縁膜３０等が過度に厚く形成されてしまうのを防止することができる。
【０１９１】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１９２】
例えば、上記実施形態では、キャパシタ電極３６ａ及びメモリセルトランジスタ５４のゲート電極３６ｂにＰ型のドーパント不純物を導入する場合を例に説明したが、キャパシタ電極３６ａ及びメモリセルトランジスタ５４のゲート電極３６ｂの導電型はＰ型に限定されるものではない。例えばＮ型のドーパント不純物をキャパシタ電極３６ａ及びメモリセルトランジスタ５４のゲート電極３６ｂに導入するようにしてもよい。この場合、ウェルやソース／ドレイン拡散層等の導電型を反対の導電型に適宜設定すればよい。
【図面の簡単な説明】
【０１９３】
【図１】図１は、第１実施形態による半導体装置を示す断面図である。
【図２】図２は、第１実施形態による半導体装置を示す平面図である。
【図３】図３は、第１実施形態による半導体装置のソース／ドレイン拡散層に負の電圧を印加した際における各部の電位を示すグラフである。
【図４】図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２２】図２２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２３】図２３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２４】図２４は、第１実施形態による半導体装置の素子分離領域の下方における不純物濃度、及び、メモリセルトランジスタのゲート電極の下方における不純物濃度を示すグラフである。
【図２５】図２５は、ソース／ドレイン拡散層の端部からトレンチの下部に至る領域における不純物濃度を示すグラフである。
【図２６】図２６は、フィールドリーク電流のシミュレーション結果を示すグラフである。
【図２７】図２７は、第２実施形態による半導体装置を示す断面図である。
【図２８】図２８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２９】図２９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３０】図３０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３１】図３１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３２】図３２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３３】図３３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３４】図３４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３５】図３５は、第２実施形態による半導体装置のソース／ドレイン拡散層の端部からトレンチの下部に至る領域における不純物濃度を示すグラフである。
【図３６】図３６は、提案されている半導体装置のソース／ドレイン拡散層に負の電圧を印加した際における各部の電位を示すグラフである。
【符号の説明】
【０１９４】
２…周辺回路領域
４…メモリセル領域
５…ＮＭＯＳトランジスタ形成領域
６…ＰＭＯＳトランジスタ形成領域
７…メモリセルトランジスタ形成領域
８…キャパシタ形成領域
９…メモリセル
１０…半導体基板
１２ａ〜１２ｃ…トレンチ
１４…絶縁膜
１５…素子領域
１４ａ〜１４ｃ…絶縁膜、素子分離領域
２０ａ、２０ｂ…チャネルストップ層
２４…チャネルストップ層
２５…チャネルドープ領域
２６ａ、２６ｂ…チャネルドープ層
２６ｃ…チャネルストップ層
２７…チャネルドープ層
２８…チャネルドープ層
３０…絶縁膜
３０ａ…キャパシタ誘電体膜
３０ｂ〜３０ｄ…ゲート絶縁膜
３６…ポリシリコン層
３６ａ…キャパシタ電極
３６ｂ〜３６ｄ…ゲート電極
４０…キャパシタ
４２…反転層
４６…低濃度拡散層
４８…絶縁膜
４８ａ…サイドウォール絶縁膜
４８ｂ…絶縁膜
５０…高濃度拡散層
５２…ソース／ドレイン拡散層
５３…ソース／ドレイン拡散層
５４…メモリセルトランジスタ
５８…低濃度拡散層
６０…高濃度拡散層
６２…ソース／ドレイン拡散層
６４…ＮＭＯＳトランジスタ
６８…低濃度拡散層
７０…高濃度拡散層
７２…ソース／ドレイン拡散層
７４…ＰＭＯＳトランジスタ
７６…層間絶縁膜
７８…コンタクトホール
８０…導体プラグ
８２…配線
８４…層間絶縁膜
８６…シリコン酸化膜
８８…シリコン窒化膜
９０…保護膜
９２…フォトレジスト膜
９４…開口部
９６…フォトレジスト膜
９８…開口部
１００…フォトレジスト膜
１０１…開口部
１０４…フォトレジスト膜
１０６…開口部
１０８…フォトレジスト膜
１１０…開口部
１１２…フォトレジスト膜
１１４…開口部
１１６…フォトレジスト膜
１１８…フォトレジスト膜
１２０…開口部
１２２…フォトレジスト膜
１２４…開口部
１２６…フォトレジスト膜
１２８…開口部
１１０…半導体基板
１１２ｃ…トレンチ
１１４ｃ…絶縁膜、素子分離領域
１３０ａ…キャパシタ誘電体膜
１３０ｂ…ゲート絶縁膜
１３６ａ…キャパシタ電極
１３６ｂ…ゲート電極
１４０…キャパシタ
１４２…反転層
１４６…ソース／ドレイン拡散層
１５２…ソース／ドレイン拡散層
１５４…メモリセルトランジスタ
１８０…導体プラグ
１８２…配線
【図１】
2010021254.tif 000003
【図２】
2010021254.tif 000004
【図３】
2010021254.tif 000005
【図４】
2010021254.tif 000006
【図５】
2010021254.tif 000007
【図６】
2010021254.tif 000008
【図７】
2010021254.tif 000009
【図８】
2010021254.tif 000010
【図９】
2010021254.tif 000011
【図１０】
2010021254.tif 000012
【図１１】
2010021254.tif 000013
【図１２】
2010021254.tif 000014
【図１３】
2010021254.tif 000015
【図１４】
2010021254.tif 000016
【図１５】
2010021254.tif 000017
【図１６】
2010021254.tif 000018
【図１７】
2010021254.tif 000019
【図１８】
2010021254.tif 000020
【図１９】
2010021254.tif 000021
【図２０】
2010021254.tif 000022
【図２１】
2010021254.tif 000023
【図２２】
2010021254.tif 000024
【図２３】
2010021254.tif 000025
【図２４】
2010021254.tif 000026
【図２５】
2010021254.tif 000027
【図２６】
2010021254.tif 000028
【図２７】
2010021254.tif 000029
【図２８】
2010021254.tif 000030
【図２９】
2010021254.tif 000031
【図３０】
2010021254.tif 000032
【図３１】
2010021254.tif 000033
【図３２】
2010021254.tif 000034
【図３３】
2010021254.tif 000035
【図３４】
2010021254.tif 000036
【図３５】
2010021254.tif 000037
【図３６】
2010021254.tif 000038