(57)【要約】【課題】一つの分子素子を印加電界の制御によってダイオード、トランジスタまたはメモリとして使うことができ、必要な機能を有する素子を安価に得ることができる分子素子を提供する。【解決手段】ソース電極１３およびドレイン電極１４の間の間隙１５に機能性分子１６を架橋して分子素子１０を構成する。機能性分子１６は、誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、そのペンダント分子の配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合したものである。ゲート電極１７、１８により機能性分子１６のペンダント分子に印加する電界によって分子素子１０をダイオード、トランジスタまたはメモリとして働かせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子。
【請求項２】
上記ソース電極と上記ドレイン電極との間の間隔が２０ｎｍ以下である請求項１記載の分子素子。
【請求項３】
上記共役系分子により導電路が形成され、上記ペンダント分子に印加される電界の変化によって上記導電路の導電性が制御される請求項２記載の分子素子。
【請求項４】
上記ペンダント分子に印加される電界の変化によって、上記ペンダント分子の電界方向との位置関係が変化し、上記ペンダント分子と上記共役系分子とがなす角度が変化する請求項３記載の分子素子。
【請求項５】
上記共役系分子がフルオレン骨格を有する請求項４記載の分子素子。
【請求項６】
上記ペンダント分子がシアノビフェニル骨格を有する請求項５記載の分子素子。
【請求項７】
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を製造する場合に、
基板上に上記ソース電極および上記ドレイン電極を形成する工程と、
上記ソース電極と上記ドレイン電極との間の間隙に上記機能性分子を上記ソース電極および上記ドレイン電極が上記主鎖の一端および他端とそれぞれ接続されるように架橋する工程と、
上記基板上に上記ゲート電極を形成する工程とを有する分子素子の製造方法。
【請求項８】
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する集積回路装置。
【請求項９】
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する集積回路装置を製造する場合に、
基板上に上記ソース電極および上記ドレイン電極を形成する工程と、
上記ソース電極と上記ドレイン電極との間の間隙に上記機能性分子を上記ソース電極および上記ドレイン電極が上記主鎖の一端および他端とそれぞれ接続されるように架橋する工程と、
上記基板上に上記ゲート電極を形成する工程とを有する集積回路装置の製造方法。
【請求項１０】
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する基板を少なくとも一つ含む複数の基板が互いに対向して配置されている三次元集積回路装置。
【請求項１１】
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する少なくとも一つの基板を含む複数の基板が互いに対向して配置されている三次元集積回路装置を製造する場合に、
上記少なくとも一つの基板上に上記ソース電極および上記ドレイン電極を形成する工程と、
上記ソース電極と上記ドレイン電極との間の間隙に上記機能性分子を上記ソース電極および上記ドレイン電極が上記主鎖の一端および他端とそれぞれ接続されるように架橋する工程と、
上記少なくとも一つの基板上に上記ゲート電極を形成する工程とを有する三次元集積回路装置の製造方法。
【請求項１２】
上記ソース電極および上記ドレイン電極を形成した上記少なくとも一つの基板を含む上記複数の基板を上記機能性分子を含む溶液中に浸漬し、上記複数の基板の間の間隙に毛細管現象により上記溶液を注入し、上記溶液中の上記機能性分子の上記主鎖の一端および他端を上記ソース電極と上記ドレイン電極との間に自己組織化により接続するようにした請求項１１記載の三次元集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、分子素子およびその製造方法ならびに集積回路装置およびその製造方法ならびに三次元集積回路装置およびその製造方法に関する。より詳細には、この発明は、電界制御により機能の切り替えが可能な分子素子およびその製造方法ならびにこの分子素子を用いた集積回路装置およびその製造方法ならびにこの分子素子を用いた三次元集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン系半導体素子では、仕様に合わせてトランジスタはトランジスタとして、ダイオードはダイオードとして設計し作製する。このため、例えば、電界効果トランジスタをダイオードとして使用することはできない。また、電界効果トランジスタはメモリ性も有しない。このように仕様に合わせて半導体素子を設計し作製する必要があるため、製造コストを低減させることは難しい。
【０００３】
一方、本出願人は、機能性分子、ゲート電極、ソース電極およびドレイン電極を有する機能性分子素子を提案した（例えば、特許文献１参照。）。この機能性分子は、誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖を有する。この側鎖は、ペンダント分子の配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合している。ソース電極およびドレイン電極は、この主鎖の一端および他端とそれぞれ接続されている。ゲート電極はペンダント分子に制御用の電界を印加するためのものである。
【０００４】
【特許文献１】特開２００６−１０８６２７号公報
【特許文献２】特開２００６−３５１６２３号公報
【非特許文献１】導電性高分子、緒方直哉編、株式会社講談社サイエンティフィク発行（１９９０年）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１においては、上記の機能性分子素子をスイッチ、トランジスタ、メモリ、ロジック回路など様々な電子デバイス分野に応用可能であることが記載されている。しかしながら、その詳細については必ずしも明らかではない。
【０００６】
そこで、この発明が解決しようとする課題は、一つの分子素子を印加電界の制御によってダイオード、トランジスタまたはメモリとして使うことができ、必要な機能を有する素子を安価に得ることができる分子素子およびその製造方法を提供することである。
言い換えれば、この発明が解決しようとする課題は、一つの分子素子の機能を印加電界の制御によって切り替えることができ、必要な機能を有する素子を安価に得ることができる分子素子およびその製造方法を提供することである。
この発明が解決しようとする他の課題は、上記の分子素子を用いた集積回路装置およびその製造方法ならびに上記の分子素子を用いた三次元集積回路装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、第１の発明は、
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、
上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、
上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、
上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子である。
【０００８】
第２の発明は、
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を製造する場合に、
基板上に上記ソース電極および上記ドレイン電極を形成する工程と、
上記ソース電極と上記ドレイン電極との間の間隙に上記機能性分子を上記ソース電極および上記ドレイン電極が上記主鎖の一端および他端とそれぞれ接続されるように架橋する工程と、
上記基板上に上記ゲート電極を形成する工程とを有する分子素子の製造方法である。
【０００９】
第３の発明は、
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する集積回路装置である。
【００１０】
第４の発明は、
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する集積回路装置を製造する場合に、
基板上に上記ソース電極および上記ドレイン電極を形成する工程と、
上記ソース電極と上記ドレイン電極との間の間隙に上記機能性分子を上記ソース電極および上記ドレイン電極が上記主鎖の一端および他端とそれぞれ接続されるように架橋する工程と、
上記基板上に上記ゲート電極を形成する工程とを有する集積回路装置の製造方法である。
【００１１】
第５の発明は、
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する基板を少なくとも一つ含む複数の基板が互いに対向して配置されている三次元集積回路装置である。
【００１２】
第６の発明は、
誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、上記ペンダント分子の上記配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合した機能性分子と、上記機能性分子の上記主鎖の一端および他端とそれぞれ接続されたソース電極およびドレイン電極と、上記ペンダント分子に制御用の電界を印加するためのゲート電極とを有し、上記ペンダント分子に印加する電界によってダイオード、トランジスタまたはメモリとして働く分子素子を少なくとも一つ有する少なくとも一つの基板を含む複数の基板が互いに対向して配置されている三次元集積回路装置を製造する場合に、
上記少なくとも一つの基板上に上記ソース電極および上記ドレイン電極を形成する工程と、
上記ソース電極と上記ドレイン電極との間の間隙に上記機能性分子を上記ソース電極および上記ドレイン電極が上記主鎖の一端および他端とそれぞれ接続されるように架橋する工程と、
上記少なくとも一つの基板上に上記ゲート電極を形成する工程とを有する三次元集積回路装置の製造方法である。
【００１３】
上述のように構成されたこの発明においては、ゲート電極により機能性分子のペンダント分子に印加する電界を適切に選ぶだけで、分子素子が、ダイオード、トランジスタまたはメモリとして働くようにすることができる。このため、仕様に合わせて分子素子を設計し作製する必要がない。
【発明の効果】
【００１４】
この発明によれば、一つの分子素子を印加電界の制御によってダイオード、トランジスタまたはメモリとして使うことができ、言い換えれば機能を切り替えることができ、必要な機能を有する素子を安価に得ることができる分子素子を実現することができる。そして、この分子素子を用いて高性能の集積回路装置および三次元集積回路装置を安価に実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、発明を実施するための最良の形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（分子素子およびその製造方法）
２．第２の実施の形態（分子素子およびその製造方法）
３．第３の実施の形態（集積回路装置およびその製造方法）
４．第４の実施の形態（三次元集積回路装置およびその製造方法）
５．第５の実施の形態（三次元集積回路装置およびその製造方法）
６．第６の実施の形態（三次元集積回路装置およびその製造方法）
【００１６】
〈１．第１の実施の形態〉
［分子素子］
図１ＡおよびＢは第１の実施の形態による分子素子の構成の一例を示す。ここで、図１Ａは平面図、図１Ｂは図１のＸ−Ｘ線に沿っての拡大断面図である。
図１ＡおよびＢに示すように、この分子素子１０においては、半導体基板１１上に形成された絶縁膜１２上にソース電極１３およびドレイン電極１４が設けられている。半導体基板１１は、例えば、Ｓｉ基板やＧａＡｓ基板などである。絶縁膜１２は、例えば、厚さが１００ｎｍ程度のＳｉＯ2 膜などである。
【００１７】
ソース電極１３およびドレイン電極１４はそれぞれ角部１３ａ、１４ａを有する。これらの角部１３ａ、１４ａの頂点１３ｂ、１４ｂが間隙１５を挟んで互いに対向している。これらの頂点１３ｂ、１４ｂの間の間隙１５に機能性分子１６が架橋されている。機能性分子１６については後に詳細に説明する。これらのソース電極１３およびドレイン電極１４は、従来公知の各種の金属膜（単体金属からなる膜や、合金からなる膜など）や不純物をドープした半導体膜などにより形成することができる。
【００１８】
ソース電極１３およびドレイン電極１４の頂点１３ｂ、１４ｂの間の間隔、言い換えると間隙１５の間隔は、機能性分子１６の長さに応じて適宜決められるが、一般的には２０ｎｍ以下、典型的には１０ｎｍ以下である。
絶縁膜１２上にはさらに、ソース電極１３およびドレイン電極１４の頂点１３ｂ、１４ｂの間に接続される機能性分子１６を両側から挟むように一対のゲート電極１７、１８が互いに対向して設けられている。これらのゲート電極１７、１８間に印加する電圧（ゲート電圧）により機能性分子１６に電界を印加し、この機能性分子１６を制御する。これらのゲート電極１７、１８は、従来公知の各種の金属膜により形成することができる。なお、実際にはソース電極１３、ドレイン電極１４およびゲート電極１７、１８には配線が接続されるが、それらの図示および説明は省略する。
後に詳細に説明するように、この分子素子１０は、必要に応じて、ダイオード、トランジスタまたはメモリ、さらには抵抗として使用することができる。
【００１９】
［分子素子の製造方法］
分子素子１０の製造方法について説明する。
まず、図２Ａに示すように、半導体基板１１上に形成された絶縁膜１２上にポジ型レジスト（例えば、東京応化工業株式会社製電子ビーム露光用化学増幅ポジ型レジストＯＥＢＲ−ＣＡＰ１３８  ＰＭ）を塗布し、レジスト膜（図示せず）を形成する。
【００２０】
次に、このレジスト膜に、例えば可変成形型電子ビーム露光機を用いた露光により、図３に示すような、ソース電極１３、ドレイン電極１４およびゲート電極１７、１８の形成用の設計パターン１９を転写する。具体的には、図３に示すように、例えば、まず、ソース電極１３に対応するパターン２０を転写する。次に、パターン２０の角部２０ａの頂点２０ｂからｘ軸方向にΔｘ、ｙ軸方向にΔｙ離れた位置に角部２１ａの頂点２１ｂが配置されるように、ドレイン電極１４に対応するパターン２１を転写する。Δｘ、Δｙは適宜選ばれるが、一例を挙げるとΔｘ＝Δｙ＝３０ｎｍである。次に、ゲート電極１７、１８に対応するパターン２２、２３を転写する。
【００２１】
次に、以上のようにして露光を行ったレジスト膜を現像することにより、図２Ａに示すように、設計パターン１９が開口パターンとして転写されたレジストパターン２４を形成する。このレジストパターン２４はソース電極１３、ドレイン電極１４およびゲート電極１７、１８に対応した形状の開口パターンを有するが、図２Ａにはソース電極１３およびドレイン電極１４に対応した形状の開口パターン２４ａ、２４ｂだけが図示されている。レジストパターン２４のうちのこれらの開口パターン２４ａ、２４ｂの間の部分２４ｃが最終的に間隙１５となる部分である。
【００２２】
以上のように、ソース電極１３に対応するパターン２０およびドレイン電極１４に対応するパターン２１をそれらの頂点２０ｂ、２１ｂが互いに対向した状態で配置するように電子ビーム露光により転写している。このため、辺を対向させた状態で配置された設計パターンを転写する場合と比較して、パターン２０、２１の頂点２０ｂ、２１ｂの近傍では電子散乱による近接効果を抑制することができる。この結果、最終的に間隙１５となる、レジストパターン２４のうちの開口パターン２４ａ、２４ｂの間の部分２４ｃを微細な幅で形成することが可能となる。
【００２３】
次に、図２Ｂに示すように、例えば真空蒸着法により、半導体基板１１上およびレジストパターン２４上に電極膜２５を形成する。電極膜２５の材料は従来公知の導電材料の中から適宜選ばれるが、例えば、厚さ５ｎｍのクロム（Ｃｒ）膜および厚さが２０ｎｍの金（Ａｕ）膜が順次積層された積層膜や不純物がドープされた例えば厚さが５０ｎｍ程度の多結晶Ｓｉ膜などが用いられる。
【００２４】
次に、リフトオフ法により、レジストパターン２４をその上に形成された電極膜２５とともに除去する。これによって、図２Ｃに示すように、開口パターン２４ａ、２４ｂがあった部分およびゲート電極１７、１８に対応した形状の開口パターンがあった部分にそれぞれソース電極１３、ドレイン電極１４およびゲート電極１７、１８が形成される。この場合、ソース電極１３およびドレイン電極１４間の間隙１５の間隔は例えば２０ｎｍ以下にすることができる。
【００２５】
次に、図２Ｄに示すように、ソース電極１３とドレイン電極１４との間の間隙１５に機能性分子１６を架橋する。間隙１５に機能性分子１６を架橋するには、例えば、この機能性分子１６を含む溶液を半導体基板１１上の少なくとも間隙１５を含む領域上に滴下または塗布したり、半導体基板１１を機能性分子１６を含む溶液中に浸漬したりする。こうすることで、この溶液中の機能性分子１６が自己組織化により間隙１５に入ってソース電極１３およびドレイン電極１４間に接続される。
【００２６】
半導体基板１１上に機能性分子１６を含む溶液を滴下または塗布し、あるいは半導体基板１１をこの溶液中に浸漬した後、半導体基板１１の表面に残された余分な機能性分子１６を洗浄して除去する。
具体的には、例えば、機能性分子１６として、後述の図７に示す構造液晶側鎖付きπ共役系分子のオリゴフルオレン主鎖の一端および他端にチオール基（−ＳＨ）を結合させたものを用いる場合には、例えば次のようにする。すなわち、この分子の１ｍｍｏｌ／Ｌテトラヒドロフラン（ＴＨＦ）溶液を、間隙１５、ソース電極１３およびドレイン電極１４を含む領域上に１μＬ滴下し、ＴＨＦ飽和蒸気圧下に２４時間静置した後、余分な分子をＴＨＦで洗浄して除去する。
以上により、目的とする電界効果型の分子素子１０が製造される。
【００２７】
以上の方法により実際に作製したソース電極１３、ドレイン電極１４およびゲート電極１７、１８の走査型電子顕微鏡（ＳＥＭ）写真を図４に示す。図４より、ソース電極１３とドレイン電極１４との間の間隙１５の間隔は１１．８ｎｍと極めて狭いことが分かる。
【００２８】
図５に、直径２００ｍｍの半導体基板１１（半導体ウェハ）の全面に、上記の設計パターン１９を電子ビーム露光により転写し、最終的に得られた間隙１５の間隔を測定した結果の度数分布図を示す。図５に示すように、間隙１５の間隔＝２０ｎｍ付近をピークに、十分な数の電極パターンが得られていることが確認された。得られた間隙１５のうち、２０ｎｍ以下の間隔が占める割合は３０％程度であった。
【００２９】
以上のように、図３に示す設計パターン１９を電子ビーム露光によりレジスト膜に転写することにより、例えば間隔が２０ｎｍ以下の間隙１５を有するソース電極１３およびドレイン電極１４を歩留まりよく形成することができる。
以上により、目的とする電界効果型の分子素子１０が製造される。
【００３０】
［動作説明］
機能性分子１６は、ペンダント分子からなる側鎖が、このペンダント分子の配向変化によって構造変化（コンフォメーションの変化）が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合したものである。このペンダント分子は誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるものである。
【００３１】
図６ＡおよびＢにこの機能性分子１６を模式的に示す。図６ＡおよびＢに示すように、この機能性分子１６は、線状または膜状の主鎖３１と側鎖３２とを有し、主鎖３１に対して側鎖３２が共有結合している。主鎖３１は、共役系を有していて非局在化したπ電子により導電性を示す。側鎖３２は、複数の双極子モーメントおよび／または誘電率異方性を有し、かつ電界により配向変化が起きるペンダント分子からなる
側鎖３２は、誘電率異方性および／または双極子モーメントを有するため、電界中では電界の向きに対して特定の方向（具体的には、分子の長軸方向が電界の向きと一致する平行な方向または直交する方向）に配向しようとする傾向を有する。
【００３２】
このため、側鎖３２に印加する電界を変化させることにより、側鎖３２の位置を電界方向に対して変化させ、その結果として、側鎖３２と主鎖３１とがなす角度を変化させ、それによって主鎖３１の導電性（電子の流れやすさ）を制御することができる。
図６Ａに示す状態では、共役系分子からなる主鎖３１の二面角（ねじれ角）が平面のものに近く、この状態では共役系分子からなる主鎖３１内の電子は妨げられることなく流れることができ、この機能性分子１６は導通（オン）状態にある。
これに対し、図６Ｂに示す状態では、側鎖３２の配向が変化したため、主鎖３１の二面角が平面のものに比べて大きく変化して主鎖３１の平面性が失われている。この状態では、共役系分子からなる主鎖３１内の電子は主鎖３１のねじれに遮られて流れることができず、この機能性分子１６は非導通（オフ）状態にある。
【００３３】
この機能性分子１６の共役系分子としては、例えば、次のような導電性オリゴマーなどが挙げられるが、これに限定されるものではない。
・オリゴフルオレン
・オリゴピリジン
・ポルフィリン１次元オリゴマー
・オリゴフェニレンビニレン
・オリゴパラフェニレン
・オリゴナフタレン
・オリゴアントラセン
・オリゴピレン
・オリゴアズレン
・オリゴフラン
・オリゴチオフェン
・オリゴセレノフェン
・オリゴ（パラフェニレンスルフィド）
・オリゴ（パラフェニレンオキシド）
・オリゴアニリン
【００３４】
共役系分子としては、これらの中でもフルオレン骨格を有するものが望ましい。また、ペンダント分子としては、例えば、４−ペンチル−４’−シアノビフェニルや、双極子モーメントを有するカルボニル基（Ｃ＝Ｏ）、ハロゲン（−Ｃｌなど）、＝Ｎ−Ｈ基、−ＯＨ基、＝Ｃ＝Ｓ基などを有する分子などが挙げられる。ただし、この共役系分子はこれらに限定されるものではない。このペンダント分子としては、これらの中でも、シアノビフェニル骨格を有するものが望ましい。
【００３５】
図７は機能性分子１６の具体例を示す。この機能性分子１６は構造液晶側鎖付きπ共役系分子であり、オリゴフルオレン主鎖および４−ペンチル−４’−シアノビフェニルからなる液晶側鎖を有し、オリゴフルオレン主鎖の一端および他端にはチオール基（−ＳＨ）が結合している。この機能性分子１６のオリゴフルオレン主鎖の長さはオリゴフルオレンの重合度によって異なるが、例えば重合度が７〜１０の場合には約７〜１０ｎｍである。
【００３６】
この構造液晶側鎖付きπ共役系分子をソース電極１３とドレイン電極１４との間の間隙１５に架橋した状態を図８に模式的に示す。図８に示すように、この構造液晶側鎖付きπ共役系分子のオリゴフルオレン主鎖の一端および他端がチオール基を介してソース電極１３の先端部およびドレイン電極１４の先端部にそれぞれ結合している。
【００３７】
上述の構造液晶側鎖付きπ共役系分子において電界印加により導電率の変調が起きるメカニズムを図９Ａ〜Ｃに基づいて説明する。図９Ａ〜Ｃに示すように、電界印加前、すなわちゲート電圧＝０Ｖでは、オリゴフルオレン主鎖は側鎖間のパッキングによって安定化した状態で緩やかにねじれたらせん構造を有している。
【００３８】
電界を印加すると、すなわちゲート電圧を印加すると、側鎖の配向の変化により、オリゴフルオレン主鎖を含む分子全体の安定した構造が変化し、ゲート電圧の増大に伴ってオリゴフルオレン主鎖の二面角が変化し、その結果、導電性が発現する。なお、オリゴフルオレンは、側鎖が異なると、安定な二面角が変化することが知られている。
【００３９】
〈２．第２の実施の形態〉
［分子素子］
図１０ＡおよびＢは第２の実施の形態による分子素子を示す。ここで、図１０Ａは平面図、図１０Ｂは図１０ＡのＸ−Ｘ線に沿っての拡大断面図である。
図１０ＡおよびＢに示すように、この分子素子１０においては、半導体基板１１上に形成された例えば厚さが１００ｎｍ程度のＳｉＯ2 膜などの絶縁膜１２上にゲート電極４１が設けられている。このゲート電極４１を覆うように例えばＳｉＯ2 膜などの絶縁膜４２が設けられている。
【００４０】
この絶縁膜４２上にソース電極１３およびドレイン電極１４が設けられている。これらのソース電極１３およびドレイン電極１４の角部１３ａ、１４ａの頂点１３ｂ、１４ｂの間に機能性分子１６が架橋されている。この場合、ゲート電極４１に印加する電圧（ゲート電圧）により機能性分子１６に電界を印加し、この機能性分子１６を制御する。
【００４１】
［分子素子の製造方法］
図１０ＡおよびＢに示すように、まず、半導体基板１１上に形成された絶縁膜１２上にゲート電極４１を形成する。次に、このゲート電極４１を覆うように例えば絶縁膜４２を形成する。次に、この絶縁膜４２上に第１の実施の形態と同様な方法によりソース電極１３およびドレイン電極１４を間隙１５を介して互いに対向するように形成する。この後、第１の実施の形態と同様な方法により、ソース電極１３とドレイン電極１４との間の間隙１５に機能性分子１６を架橋する。
以上により、目的とする電界効果型の分子素子１０が製造される。
【００４２】
図１１は、機能性分子１６として図７に示すものを用いた第２の実施の形態による分子素子１０において、ゲート電極４１を接地し、８Ｋでソース電極１３およびドレイン電極１４間のバイアス電圧を変化させたときの電流−電圧特性の測定結果を示す。ただし、ソース電極１３とドレイン電極１４との間の間隙１５の間隔は７．５ｎｍ、ソース電極１３およびドレイン電極１４は厚さ２０ｎｍの金膜からなる。また、絶縁膜４２はＳｉＯ2 膜からなり、ゲート電極４１とソース電極１３およびドレイン電極１４との間の絶縁膜４２としてのＳｉＯ2 膜の厚さは５０ｎｍである。図１１に示すように、電流−電圧曲線に機能性分子１６の分子軌道によるステップ（電圧値を付した）が観察されているので、量子効果が見られるほど機能性分子１６の数が少ないことが証明される。この場合、ソース電極１３およびドレイン電極１４は金により形成されているため、電流−電圧曲線は正負バイアスに関してほぼ対称であるが、ステップの前後を使用することによってこの分子素子１０をダイオードとして働かせることができる。
【００４３】
図１２は、機能性分子１６として図７に示すものを用いた第２の実施の形態による分子素子１０において、３００Ｋでゲート電圧（ゲート電極４１に印加する電圧）を変化させたときのドレイン電流（Ｉds）−ドレイン電圧（Ｖds）特性の測定結果を示す。ゲート電圧Ｖg およびドレイン電圧Ｖdsはいずれも接地電位を基準とした電圧である。ソース電極１３は接地した。図１２より、この分子素子１０は、ゲート電圧Ｖg の正負によって逆のダイオード特性を示していることがわかる。この分子素子１０は、ゲート電圧Ｖg によってオン／オフも可能である。また、分子軌道を使わずに、例えばＶds＝１Ｖと低い電圧で分子素子１０を駆動することも可能である。
【００４４】
この分子素子１０においてさらに高いゲート電圧Ｖg を印加すると、機能性分子１６の分子構造が変化した上、その構造でフルオレンユニットの二面角の回転障壁によると思われるメモリ性を発現する。その様子を図１３に示す。
図１３に示すように、ゲート電圧Ｖg を０Ｖから−４０Ｖまで掃引することを３回繰り返したところ、１回目の掃引時においてＶg ＝−１５ＶでＩdsが急激に減少する（機能性分子１６の分子構造の変化が生じたことによるものと考えられる）。以後はＩdsはほぼ一定となるが、２回目および３回目の掃引時にはこのＩdsの値を維持している。
【００４５】
このことを利用して、この分子素子１０をメモリとして働かせることができる。すなわち、例えばＶg ＝−１５Ｖをしきい値電圧とし、分子素子１０に例えばデータ「１」を書き込む場合には、このしきい値電圧よりも低いゲート電圧Ｖg 、例えば１０Ｖを印加する。また、データ「０」を書き込む場合には、このしきい値電圧よりも高いゲート電圧Ｖg 、例えば２０Ｖを印加する。
以上の測定結果は、機能性分子１６として図７に示すものを用いた第１の実施の形態による分子素子１０においても同様である。
【００４６】
以上のように、第１および第２の実施の形態によれば、ソース電極１３とドレイン電極１４との間に、例えば間隔が２０ｎｍ以下あるいは１０ｎｍ以下と極めて狭い間隙１５を容易に、しかも再現性よく形成することができる。そして、この間隙１５に機能性分子１６を容易に架橋させることができる。これによって、電界効果型の分子素子１０を低コストで得ることができる。
【００４７】
また、この分子素子１０は、一つの素子でありながら、ゲート電圧Ｖg によって、２種類方向のダイオードとして働かせることができるほか、電界効果トランジスタとしても働かせることができ、さらにはメモリとしても働かせることができる。すなわち、この分子素子１０を作っておきさえすれば、ゲート電圧Ｖg の制御によって、機能を切り替えることができ、ダイオード、トランジスタまたはメモリとして働かせることができる。このため、仕様に合わせて分子素子１０を設計し作製する必要がないため、この分子素子１０を用いて論理回路やメモリ回路などを低コストで製造することができる。
【００４８】
〈３．第３の実施の形態〉
［集積回路装置］
図１４は第３の実施の形態による集積回路装置（以下ＩＣチップという）の構成の一例を示す。
図１４に示すように、ＩＣチップ５０は、このＩＣチップ５０に持たせる機能に応じた構成を有する回路部５１およびこの回路部５１と配線５２により接続された複数のパッド電極５３を有する。回路部５１は、例えば、論理回路、メモリセルアレイ、センスアンプ、デコーダなどを含み、第１または第２の実施の形態による分子素子１０やその他の各種の素子のほか、素子間を接続する配線などにより構成されている。
【００４９】
パッド電極５３はＩＣチップ５０の周辺部に設けられている。パッド電極５３は、例えば、厚さ５ｎｍのチタン（Ｔｉ）膜上に厚さ１００ｎｍの金（Ａｕ）膜が積層されたものであり、真空蒸着法などにより形成される。ＩＣチップ５０は、例えば、Ｓｉ基板やＧａＡｓ基板などの半導体基板を用いたものである。
【００５０】
回路部５１における分子素子１０以外の素子、取り分け半導体素子は、従来公知の半導体テクノロジーにより半導体基板に形成することができる。
回路部５１に含まれる分子素子１０は、回路部５１に持たせる機能に応じて、ゲート電圧の印加により、ダイオード、トランジスタまたはメモリとして用いられる。これらの分子素子１０の作製方法は第１または第２の実施の形態と同様である。
【００５１】
［集積回路装置の製造方法］
従来公知の半導体テクノロジーを用いて半導体基板１１に回路部５１、配線５２、パッド電極５３などを形成する。この時点では、回路部５１に含まれる分子素子１０のソース電極１３とドレイン電極１４との間の間隙１５にはまだ機能性分子１６が形成されていない。次に、第１の実施の形態と同様な方法により、ソース電極１３とドレイン電極１４との間の間隙１５に機能性分子１６を架橋する。
次に、半導体基板１１をチップ化する。こうして、ＩＣチップ５０を製造する。
【００５２】
この第３の実施の形態によれば、回路部５１に含まれる分子素子１０を、回路部５１に持たせる機能に応じて、ゲート電圧の印加により、ダイオード、トランジスタまたはメモリとして働かせることができるので、回路部５１を安価に構成することができる。このため、ＩＣチップ５０の製造コストの低減を図ることができる。
【００５３】
〈４．第４の実施の形態〉
［三次元集積回路装置の例］
図１５は第４の実施の形態による三次元集積回路装置（以下三次元ＩＣという）について説明する。
図１５に示すように、この三次元ＩＣにおいては、実装基板６０上に、図１４に示すＩＣチップ５０およびこのＩＣチップ５０と同様な一つまたは複数のＩＣチップが順次積層されている。ＩＣチップ５０の回路部５１に含まれる分子素子１０のソース電極１３とドレイン電極１４との間の間隙１５に機能性分子１６が架橋されている。このＩＣチップ５０と同様な一つまたは複数のＩＣチップにおいても同様である。
【００５４】
実装基板６０上に積層するＩＣチップの数は特に限定されないが、ここでは、一例として三つのＩＣチップ５０、６１、６２を積層する場合について説明する。これらのＩＣチップ５０、６１、６２は同じ構成を有するものであっても、互いに異なるものであってもよい。
実装基板６０の周辺部には、この実装基板６０上に積層するＩＣチップ５０、６１、６２のパッド電極５３との接続用のパッド電極６３が設けられている。
【００５５】
図１６に示すように、実装基板６０とＩＣチップ５０との間、ＩＣチップ５０とＩＣチップ６１との間およびＩＣチップ６１とＩＣチップ６２との間には所定の間隔の間隙６４が設けられている。このために、実装基板６０とＩＣチップ５０との間、ＩＣチップ５０とＩＣチップ６１との間およびＩＣチップ６１とＩＣチップ６２との間にそれぞれ所定の厚さのスペーサ６５が設けられている。このスペーサ６５としては例えばガラスビーズが用いられるが、これに限定されるものではない。間隙６４の間隔は適宜選ばれるが、後述のように機能性分子１６を含む溶液を毛細管現象によりこの間隙６４に注入することができる大きさに選ばれ、具体的には、例えば３０μｍ程度に選ばれる。
実装基板６０のパッド電極６３とＩＣチップ５０、６１、６２のパッド電極５３との間はワイヤー６６によりボンディングされている。
【００５６】
［三次元集積回路装置の製造方法］
この三次元ＩＣの製造方法について説明する。
図１７に示すように、実装基板６０上に、ＩＣチップ５０、ＩＣチップ６１およびＩＣチップ６２を、スペーサ６５を間にはさんで順次積層する。この時点では、ＩＣチップ５０の回路部５１に含まれる分子素子１０のソース電極１３とドレイン電極１４との間の間隙１５には機能性分子１６は接続されていない。
次に、実装基板６０のパッド電極６３とＩＣチップ５０、６１、６２のパッド電極５３との間をワイヤー６６によりボンディングする。
【００５７】
次に、こうして実装基板６０上にＩＣチップ５０、６１、６２を積層し、ワイヤー６６によりボンディングを行ったものを、機能性分子１６を含む溶液中に浸漬する。そして、この溶液を毛細管現象により実装基板６０およびＩＣチップ５０、６１、６２の間のそれぞれの間隙６４に注入する。この溶液の注入時の温度は適宜選ぶことができるが、例えば室温で行う。こうして間隙６４に溶液が注入されると、第１の実施の形態と同様に、この溶液中の機能性分子１６が自己組織化によりソース電極１３とドレイン電極１４との間の間隙１５に架橋する。この後、実装基板６０上にＩＣチップ５０、６１、６２を積層したものを溶液から大気中に取り出す。こうしてソース電極１３およびドレイン電極１４間に機能性分子１６が接続された電界効果型の分子素子１０が完成し、ひいてはＩＣチップ５０、６１、６２が完成する。
以上により、目的とする三次元ＩＣが製造される。
【００５８】
以上のように、この第４の実施の形態によれば、分子素子１０のソース電極１３とドレイン電極１４との間に機能性分子１６が形成されていないＩＣチップ５０、６１、６２を実装基板６０上に積層して回路を三次元化している。そして、この後、ＩＣチップ５０、６１、６２間の隙間６４に毛細管現象により機能性分子１６を含む溶液を注入し、この溶液中の機能性分子１６を自己組織化によりソース電極１３とドレイン電極１４との間の間隙６４に架橋するようにしている。このため、分子素子１０の完成後に高温プロセスなどを施す必要がなく、機能性分子１６の劣化を防止することができ、ひいては分子素子１０の性能の劣化を防止することができる。
【００５９】
また、ＩＣチップ５０、６１、６２間の間隙６４に毛細管現象により、機能性分子１６を含む溶液を注入するだけでソース電極１３とドレイン電極１４との間の間隙１５に機能性分子１６を架橋することができる。このため、従来の三次元ＩＣに比べて製造工程の簡略化を図ることができ、ひいては製造コストの低減を図ることができる。
【００６０】
〈５．第５の実施の形態〉
［三次元集積回路装置およびその製造方法］
図１８は第５の実施の形態による三次元ＩＣを示す。
図１８に示すように、この第５の実施の形態においては、第４の実施の形態と異なり、ＩＣチップ５０、６１、６２および実装基板６０は、それぞれを貫通して設けられた貫通配線７１により相互に電気的に接続されている。この場合、ＩＣチップ５０、６１、６２にはパッド電極５３が設けられておらず、同様に、実装基板６０においてはパッド電極６３が設けられておらず、貫通配線７１がこれらのパッド電極５３、６３と同様な役割を果たしている。
【００６１】
貫通配線７１は、具体的には、例えば次のようにして形成することができる。ＩＣチップ５０、６１、６２および実装基板６０にこれらを貫通するヴィアホールを形成し、このヴィアホールの内壁にＳｉＯ2 膜などの絶縁膜を形成する。次に、このヴィアホールの内部にＣｕなどの導電材料を埋め込む。こうして、貫通配線７１が形成される。このヴィアホールの直径は適宜決められるが、例えば１００μｍ程度である。
この第５の実施の形態においては、上記以外のことは第４の実施の形態と同様である。
この第５の実施の形態によれば、第４の実施の形態と同様な利点を得ることができる。
【００６２】
〈６．第６の実施の形態〉
［三次元集積回路装置およびその製造方法］
図１９は第６の実施の形態による三次元ＩＣを示す。
図１９に示すように、この第６の実施の形態においては、第１および第２の実施の形態と異なり、ＩＣチップ５０、６１、６２および実装基板６０は、分子配線７２により相互に電気的に接続されている。分子配線７２は、ＩＣチップ５０、６１、６２および実装基板６０のそれぞれを貫通して設けられた貫通配線７１に接続されている。この場合、ＩＣチップ５０、６１、６２にはパッド電極５３が設けられておらず、同様に、実装基板６０においてはパッド電極６３が設けられておらず、貫通配線７１がこれらのパッド電極５３、６３と同様な役割を果たしている。
【００６３】
分子配線７２としては、従来公知のものを用いることができ、従来公知の方法により形成することができる（例えば、特許文献２および非特許文献１参照。）。分子配線７２は特に限定されるものではないが、例えば、ポリピロールが用いられる。分子配線７２としてポリピロールを用いる場合についてこの分子配線７２を電解重合により形成する方法について説明すると、次のとおりである。
まず、第５の実施の形態と同様にして、ＩＣチップ５０、６１、６２および実装基板６０に貫通配線７１を形成する。
次に、第４の実施の形態と同様にして、実装基板６０上にＩＣチップ５０、６１、６２を順次積層する。
【００６４】
次に、一番上のＩＣチップ６２の上面に導電性板（図示せず）を設け、貫通配線７１と電気的に接触させる。
次に、実装基板６０、ＩＣチップ５０、６１、６２および上記の導電性板の全体を電解溶液に浸漬する。電解溶液としては、脱酸素したアセトニトリルを溶媒としたピロール溶液を用いる。このピロール溶液は、例えば、濃度０．０５〜０．１ｍｏｌ／ｍｌ、電解質濃度０．１〜０．３ｍｏｌ／ｍｌである。電解質としては、例えば、ＬｉＣｌＯ4 、ＬｉＢＦ4 、Ｅｔ4 ＮＣｌ4 、Ｅｔ4 ＮＢＦ4 などを用いる。
【００６５】
電解溶液中には対極を設け、この対極を負極、上記の導電性板を正極として用い、両者の間に例えば約３．５Ｖの電圧を印加し、電解溶液中で電解重合を行う。この場合、電解溶液中の、モノマー溶液であるピロール溶液が毛細管現象により実装基板６０およびＩＣチップ５０、６１、６２の間のそれぞれの間隙６４に注入される。これによって、ＩＣチップ５０、６１、６２および実装基板６０の間隙６４を介して互いに対向する貫通配線７１間に、ピロールの電解重合によりポリピロールが形成される。
【００６６】
こうして、分子配線７２が形成される。必要に応じて、ポリピロールが正極側から生成される性質を利用して、貫通配線７１間にダイオードなどの素子を形成することも可能である。
この第６の実施の形態においては、上記以外のことは第４の実施の形態と同様である。
この第６の実施の形態によれば、第４の実施の形態と同様な利点を得ることができる。
【００６７】
以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態において挙げた数値、構造、構成、形状、材料、条件、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、構成、形状、材料、条件、プロセスなどを用いてもよい。
【図面の簡単な説明】
【００６８】
【図１】この発明の第１の実施の形態による分子素子を示す平面図および断面図である。
【図２】この発明の第１の実施の形態による分子素子の製造方法を説明するための断面図である。
【図３】この発明の第１の実施の形態による分子素子の製造方法において電子ビーム露光によりソース電極、ドレイン電極およびゲート電極を形成する際に用いる設計パターンを示す平面図である。
【図４】図３に示す設計パターンを用いて電子ビーム露光によりソース電極、ドレイン電極およびゲート電極を形成した結果を示す図面代用写真である。
【図５】図３に示す設計パターンを用いて電子ビーム露光によりソース電極、ドレイン電極およびゲート電極を形成した際のソース電極およびドレイン電極間の間隙の間隔の度数分布を示す略線図である。
【図６】この発明の第１の実施の形態による分子素子においてソース電極およびドレイン電極間の間隙に形成する機能性分子の一例を示す略線図である。
【図７】図６に示す機能性分子の具体例を示す略線図である。
【図８】この発明の第１の実施の形態による分子素子においてソース電極およびドレイン電極間の間隙に図７に示す機能性分子を形成した状態を示す断面図である。
【図９】図７に示す機能性分子の導電性が電界印加により制御されるメカニズムを説明するための略線図である。
【図１０】この発明の第２の実施の形態による分子素子を示す平面図および断面図である。
【図１１】この発明の第２の実施の形態による分子素子の電流−電圧特性の測定結果を示す略線図である。
【図１２】この発明の第２の実施の形態による分子素子においてゲート電圧を変化させたときのドレイン電流−ドレイン電圧特性の測定結果を示す略線図である。
【図１３】この発明の第２の実施の形態による分子素子においてゲート電圧を変化させたときのドレイン電流の測定結果を示す略線図である。
【図１４】この発明の第３の実施の形態による集積回路装置を示す斜視図である。
【図１５】この発明の第４の実施の形態による三次元集積回路装置を示す斜視図である。
【図１６】図１５の断面図である。
【図１７】この発明の第４の実施の形態による三次元集積回路装置の製造方法を説明するための斜視図である。
【図１８】この発明の第５の実施の形態による三次元集積回路装置を示す斜視図である。
【図１９】この発明の第６の実施の形態による三次元集積回路装置を示す斜視図である。
【符号の説明】
【００６９】
１０…分子素子、１１…半導体基板、１２…絶縁膜、１３…ソース電極、１４…ドレイン電極、１５…間隙、１６…機能性分子、１７、１８…ゲート電極、１９…設計パターン、２４…レジストパターン、２５…電極膜、３１…主鎖、３２…側鎖、５０、６１、６２…ＩＣチップ、５１…回路部、５２…配線、５３…パッド電極、６０…実装基板、６３…電極パッド、６４…間隙、６５…スペーサ、６６…ワイヤー、７１…貫通配線、７２…分子配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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