(57)【要約】【課題】非選択ブロックにおいて、メモリセルに保持されたデータの誤った消去動作を防ぐことができる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、直列接続された複数の不揮発性メモリセルＭＣを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイを備える。データ消去動作は、ワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌにプリチャージ電圧Ｖｐｒｅを与えた後、データの消去を実行しない非選択ブロック内のワード線ＷＬ＿ｕｓｅｌをフローティング状態にするとともにデータの消去を実行する選択ブロック内のワード線ＷＬ＿ｓｅｌに０Ｖ、メモリセルアレイが形成されたウェルに消去電圧Ｖｅｒａを印加して、選択ブロック内のメモリセルのしきい値電圧を変化させることにより実行される。【選択図】図４
2010073246.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数の不揮発性メモリセルとその両端に配置された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイと、
第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続するワード線と、
前記第１の方向に並ぶ前記第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線とを備え、
データ消去動作は、
前記ワード線にプリチャージ電圧を与えた後、
データの消去を実行しない非選択ブロック内の前記ワード線をフローティング状態にするとともにデータの消去を実行する選択ブロック内の前記ワード線に所定の電圧、前記メモリセルアレイが形成されたウェルに消去電圧を印加して、前記選択ブロック内の前記メモリセルのしきい値電圧を変化させることにより実行される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記プリチャージ電圧は、前記非選択ブロック内の前記ワード線にのみ与えられる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記非選択ブロックは、初期設定データが保持された初期設定領域である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、ＭＯＮＯＳ型メモリセルである
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
直列接続された複数の不揮発性メモリセルとその両端に配置された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイと、
第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続し、プリチャージ電圧が印加されたワード線と、
前記第１の方向に並ぶ前記第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線とを備え、
データ消去動作は、
データの消去を実行しない非選択ブロック内の前記ワード線をフローティング状態にするとともにデータの消去を実行する選択ブロック内の前記ワード線に所定の電圧、前記メモリセルアレイが形成されたウェルに消去電圧を印加して、前記選択ブロック内の前記メモリセルのしきい値電圧を変化させることにより実行される
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）と、その上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。
【０００４】
また、電荷蓄積層として、浮遊ゲートに代わってシリコン窒化膜を電荷蓄積層として用いたＭＯＮＯＳ型メモリセルも開発されている。ＭＯＮＯＳ型メモリセルは半導体基板上に２ｎｍ程度の薄いトンネル酸化膜を介して形成されたシリコン窒化膜を電荷蓄積層とする。ＭＯＮＯＳ型メモリセルでのデータの書き込み・消去は、半導体基板から電子又はホール（正孔）をシリコン窒化膜に注入してシリコン窒化膜の蓄積電荷量を変えて、メモリセルのしきい値電圧を変化させることで行われる。
【０００５】
ＮＡＮＤ型フラッシュメモリにおいては、複数のＮＡＮＤセルユニットがワード線方向に並び、ワード線を共有するＮＡＮＤセルユニットの集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。データの消去は、選択ブロックのワード線に０Ｖを印加するとともに、メモリセルの形成されているウェルを消去電圧に昇圧する。これにより生じるワード線−ウェル間の電位差を利用して、メモリセルの浮遊ゲートから電子を引き抜くことによりデータを消去している。また、ＭＯＮＯＳ型メモリセルの場合には、チャージトラップ膜であるシリコン窒化膜に正孔を注入することによりデータを消去する。
【０００６】
この時、データの消去を実行しない非選択ブロックに接続されたワード線の電位はフローティング状態にされる。すなわち、ロウデコーダにおいて、コントロールゲート線の電圧をワード線に転送する転送トランジスタのゲートを０Ｖとして、非選択ブロックのワード線とコントロールゲート線との接続をカットオフする。これにより非選択ブロックのワード線はフローティング状態にされる。フローティング状態のワード線は、消去電圧に昇圧されたウェルとのカップリングにより電位が上昇する。そのため、ワード線−ウェル間に大きな電位差が生じることがなく、非選択ブロックのメモリセルに保持されたデータの消去を防ぐことができる（特許文献１参照）。
【０００７】
ここで、ロウデコーダにおける転送トランジスタのリーク電流特性が問題となる。ロウデコーダにおける転送トランジスタは完全にカットオフして、非選択ブロックのフローティング状態のワード線がウェル電位に近い電位に上昇した後、ワード線から電荷が抜けないことが望ましい。しかし、実際には転送トランジスタにはリーク電流が生じ、消去動作時間が長くなると、このリーク電流により非選択ブロックのワード線の電位が下がる。この場合、非選択ブロックにおいてワード線−ウェル間の電位差が大きくなり、メモリセルに保持されたデータが誤って消去されてしまうという問題があった。
【０００８】
特にＭＯＮＯＳ型メモリセルの場合、微細化が進むにつれ、メモリセルの消去特性が悪化する。そのため、長時間（例えば１０ｍｓｅｃ程度）の消去動作が必要となる。しかし、メモリセルに保持されたデータの誤消去の可能性を考慮すると、単純に消去動作時間を延ばすことができず、消去動作のループ回数を増やす必要があった。
【特許文献１】特開２０００−２１１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、非選択ブロックにおいて、メモリセルに保持されたデータの誤った消去動作を防ぐことができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一の態様に係る不揮発性半導体記憶装置は、直列接続された複数の不揮発性メモリセルとその両端に配置された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイと、第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続するワード線と、前記第１の方向に並ぶ前記第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線とを備え、データ消去動作は、前記ワード線にプリチャージ電圧を与えた後、データの消去を実行しない非選択ブロック内の前記ワード線をフローティング状態にするとともにデータの消去を実行する選択ブロック内の前記ワード線に所定の電圧、前記メモリセルアレイが形成されたウェルに消去電圧を印加して、前記選択ブロック内の前記メモリセルのしきい値電圧を変化させることにより実行されることを特徴とする。
【００１１】
本発明の他の態様に係る不揮発性半導体記憶装置は、直列接続された複数の不揮発性メモリセルとその両端に配置された第１及び第２の選択ゲートトランジスタとを備えたＮＡＮＤセルユニットの集合により構成されるブロックを複数個配列して構成されるメモリセルアレイと、第１の方向に並ぶ前記メモリセルの制御ゲートを共通接続し、プリチャージ電圧が印加されたワード線と、前記第１の方向に並ぶ前記第１及び第２の選択ゲートトランジスタのゲートを共通接続する第１及び第２の選択ゲート線とを備え、データ消去動作は、データの消去を実行しない非選択ブロック内の前記ワード線をフローティング状態にするとともにデータの消去を実行する選択ブロック内の前記ワード線に所定の電圧、前記メモリセルアレイが形成されたウェルに消去電圧を印加して、前記選択ブロック内の前記メモリセルのしきい値電圧を変化させることにより実行されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、非選択ブロックにおいて、メモリセルに保持されたデータの誤った消去動作を防ぐことができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１４】
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置の構成）
図１は、本実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成の概略図であり、図２はそのメモリセルアレイ１００の等価回路を示す図である。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１、ＳＧ２を基本構成とする。
【００１５】
図２に示すように、ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。
【００１６】
１つのメモリセルＭＣは、半導体基板上に２ｎｍ程度の薄いトンネル酸化膜を介して形成されたシリコン窒化膜を電荷蓄積層とし、このシリコン窒化膜上にゲート絶縁膜を介して制御ゲートを設けたＭＯＮＯＳ構造を有する。また、メモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートとを有する積層ゲート構造であってもよい。ＮＡＮＤ型フラッシュメモリは、このシリコン窒化膜（チャージトラップ膜）又は浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣのしきい値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。
【００１７】
ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０−ＭＣ３１の制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続される。
【００１８】
ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ、ＳＧＳを共有するＮＡＮＤセルユニットＮＵの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常、図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｉ、ＢＬＫｉ＋１、・・・が配列される。
【００１９】
図１に示すＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。例えば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチする。また、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してページバッファ回路３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。
【００２０】
即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御など行う。
【００２１】
高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍその他、ロウ系の信号駆動回路２０やページバッファドライバ６に必要な高電圧（昇圧電圧）を発生する。また、高電圧発生回路５は、消去動作時にメモリセルアレイ１００が形成されているウェルに印加する消去電圧Ｖｅｒａも発生する。
【００２２】
ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬの数に等しい数のコントロールゲート線デコーダ・ドライバ２４、ドレイン側選択ゲート線ＳＧＤを制御するドレイン側選択ゲート線ドライバ２２、ソース側選択ゲート線ＳＧＳを制御するソース側選択ゲート線ドライバ２３及びブロックデコーダ１１の電源ノードＶＲＤＥＣに昇圧された電圧を出力するためのブロックデコーダ・ドライバ２１を有する。これらのドライバ２１−２４は、メモリセルアレイ１００の複数のブロックＢＬＫで共有される。
【００２３】
ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットＮＵの複数のワード線ＷＬに対して複数の電圧を用いて動作させることが必要である。そのため、ロウアドレスの中で、ＮＡＮＤセルユニットＮＵ内のワード線ＷＬを選択するページアドレスが、コントロールゲート線デコーダ・ドライバ２４のそれぞれに入力されている。
【００２４】
メモリセルアレイ１００の各ブロックＢＬＫのワード線ＷＬ端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロックＢＬＫ内のワード線ＷＬや選択ゲート線ＳＧＤ、ＳＧＳに伝達するための転送トランジスタ１２とを有する。
【００２５】
各転送トランジスタ１２の一端は、ドライバ２２−２４の出力に接続され、他端はセルアレイ１００内のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳに接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ブロックデコーダ・ドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。また、消去動作時においては、消去動作が実行される選択ブロックＢＬＫに付随するロウデコーダ１０の転送トランジスタ１２はオン状態にされ、コントロールゲート線ＣＧからワード線ＷＬへ消去電圧０Ｖが転送される。また、非選択ブロックに付随するロウデコーダ１０の転送トランジスタ１２はオフ状態にされ、非選択ブロックＢＬＫのワード線ＷＬはフローティング状態にされる。
【００２６】
ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、１つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファ回路３０内のセンスアンプＳＡも、ページ長と同数含まれている。
【００２７】
カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスアンプＳＡを接続して、カラムアドレス毎の書き込みデータをページバッファ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ回路３０に読み出したデータを、カラムアドレスに従って選択されたセンスアンプＳＡから入出力回路１に出力する。
【００２８】
図１では省略しているが、実際には入出力回路１とページバッファ回路３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。
【００２９】
図２は、各ブロックＢＬＫのビット線ＢＬがページバッファ回路３０内のセンスアンプＳＡに接続されている例を示している。このセンスアンプＳＡにより、書き込み動作又は読み出し動作が制御される。このとき、１本のワード線ＷＬに共通に接続され、ビット線ＢＬにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページを構成する。
【００３０】
図３は、ロウデコーダ１０内のブロックデコーダ１１の具体的な構成を示している。ブロックデコーダ１１は、転送トランジスタ１２のゲート電圧を設定して制御ゲート線ＣＧ０〜ＣＧ３１、選択ゲート線ＳＧＤ、ＳＧＳの電圧を切換える。このブロックデコーダ１１は、ブロックアドレス信号、制御信号ＢＳＴＯＮの切り替わりに応じて、出力電圧をノードＮ０へ出力するものである。ブロックアドレス信号は、そのブロックデコーダ１１が接続されたブロックＢＬＫを選択する場合に電源電圧ＶＤＤとされ、非選択とする場合に基準電圧ＶＳＳとされる。
【００３１】
ブロックデコーダ１１は、出力ノードＮ０と電源ノードＶＲＤＥＣとの間に、トランジスタＨＮＤ１と、これにノードＮ２（トランジスタＨＮＤ１のソース）でトランジスタＨＮＤ１と直列に接続されたトランジスタＬＰとを備えている。このトランジスタＨＮＤ１とトランジスタＬＰとによりレベルシフタを構成している。トランジスタＨＮＤ１は、高耐圧でディプレッション型（Ｄ型）のＮチャネルＭＯＳトランジスタであり、その閾値電圧は負の値を有する。トランジスタＬＰは、エンハンスメント型（Ｅ型）のＰチャネルＭＯＳトランジスタであり、その閾値電圧は負の値を有する。
【００３２】
トランジスタＨＮＤ１は、そのドレインが電源ノードＶＲＤＥＣに接続され、ソースがノードＮ２においてトランジスタＬＰのソースと接続され、またゲートには出力ノードＮ０の電圧が正帰還されている。トランジスタＨＮＤ１は、ソース−ドレイン間に高電圧が印加されるので、高耐圧のものとする必要があり、そのためゲート絶縁膜が厚く形成されている。また、電源ノードＶＲＤＥＣ及びゲートに高電圧ＶＰＧＭＨが印加された場合に、そのＶＰＧＭＨをノードＮ２に転送することができるよう、閾値電圧は負の値（Ｄ型）とされている。
【００３３】
一方、トランジスタＬＰは、低耐圧のものでもよく、ゲート絶縁膜の膜厚が後述するインバータ回路ＩＮＶ１、ＩＮＶ２等と同様に薄いものとすることができる。なお、トランジスタＬＰの基板（Ｎ型ウエル）はそのソースと短絡され高電圧ＶＰＧＭＨを印加できるようにされている。
【００３４】
また、このブロックデコーダ１１では、入力電圧ＩＮＰＵＴが入力されるノードＮ１と出力ノードＮ０との間に、インバータ回路ＩＮＶ１、ＩＮＶ２、低耐圧（すなわち、ゲート絶縁膜がインバータ回路ＩＮＶ１、２を構成するトランジスタのものと同じ）でＤ型（すなわち、負の閾値電圧を有する）のＮチャネルＭＯＳトランジスタＬＮＤ、及び高耐圧でＤ型のＮチャネルＭＯＳトランジスタＨＮＤ２（負の閾値電圧を有する）とが直列接続されている。トランジスタＬＮＤ、及びトランジスタＨＮＤ２は、制御信号ＢＳＴＯＮをそのゲートに印加され、全体としてスイッチング回路を構成している。
【００３５】
このブロックデコーダ１１において、ブロックアドレス信号が電圧ＶＤＤに立ち上がるとともに、制御信号ＢＳＴＯＮが電圧ＶＳＳからＶＤＤに立ち上がることにより、ノードＮ０の電圧が上昇する。この電圧により、トランジスタＨＮＤ１が導通し、ノードＮ２は電源ノードＶＲＤＥＣの電圧ＶＤＤまで上昇する。ブロックアドレス信号が電圧ＶＤＤに立ち上がったときはトランジスタＬＰのゲートに入力される電圧は立ち下がるが、ノードＮ２が電圧ＶＤＤに上昇したことにより、トランジスタＬＰは導通状態とされる。このため、トランジスタＨＮＤ１とトランジスタＬＰとによる正帰還ループにより、ノードＮ０の出力電圧は電圧ＶＤＤまで上昇する。
【００３６】
ノードＮ０によりゲートが共通に駆動される転送トランジスタ１２は、ブロックＢＬＫ内のワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＧＤ、ＳＧＳをそれぞれ駆動するドライバトランジスタである。これらの転送トランジスタ１２がノードＮ０の電圧ＶＤＤによりオンになることで、それらの一方のコントロールゲート線ＣＧ０〜ＣＧ３１、選択ゲート線ＳＧＤ、ＳＧＳに動作モードに応じて与えられた電圧がそれぞれワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＧＤ、ＳＧＳに転送される。
【００３７】
（第１の実施の形態に係る不揮発性半導体記憶装置の動作）
次に、本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ消去動作について、添付した図面を参照して説明する。図４は本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ消去動作時のタイミングチャートであり、図５及び６は、データ消去動作時のワード線に印加される電圧の状態を示す図である。
【００３８】
ここで、図１に示すブロックＢＬＫｉ＋１が消去対象ブロックとして選択され、ブロックＢＬＫｉが非選択の場合について説明する。以下、選択ブロックＢＬＫｉ＋１内のワード線を選択状態にあるとしてワード線ＷＬ＿ｓｅｌで示し、非選択ブロックＢＬＫｉ内のワード線を非選択状態にあるとしてワード線ＷＬ＿ｕｓｅｌで示す。
【００３９】
時刻ｔ１において、非選択ブロックＢＬＫｉを含む全ブロックを選択する信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔを電位ＶＤＤに立ち上げる。この信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔが入出力回路１からアドレスレジスタ３を介してロウデコーダ１０に入力される。また、ブロックデコーダ１１の電源ノードＶＲＤＥＣには、電位ＶＤＤがブロックデコーダ・ドライバ２１から与えられている。
【００４０】
次に、時刻ｔ２において、制御信号ＢＳＴＯＮを立ち上げる。ロウデコーダ１０内では、データ消去の際、制御信号ＢＳＴＯＮが“Ｈ”で、ノードＮ０はＶＤＤに設定される。これにより、選択ブロックＢＬＫｉ＋１、非選択ブロックＢＬＫｉの転送トランジスタ１２がオンとなり、コントロールゲート線ＣＧ０〜ＣＧ３１とワード線ＷＬｓｅｌ、ＷＬ＿ｕｓｅｌとが導通する。
【００４１】
また、時刻ｔ２において、コントロールゲート線デコーダ・ドライバ２４はコントロールゲート線ＣＧをプリチャージ電位Ｖｐｒｅに駆動させる。コントロールゲート線ＣＧは選択ブロックＢＬＫｉ＋１及び非選択ブロックＢＬＫｉの全てのワード線ＷＬと導通しているため、ワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌの電位がともに電圧Ｖｐｒｅまで上昇する（図５参照）。
【００４２】
ワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌの電位が電位Ｖｐｒｅまで上昇するために要する時刻ｔ３を経過した後、時刻ｔ４において、信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔを立ち下げる。これにより、非選択ブロックＢＬＫｉに付随するロウデコーダ１０の転送トランジスタ１２をオフ状態とし、コントロールゲート線ＣＧとワード線ＷＬ＿ｕｓｅｌとを非導通状態にする。すなわち、ワード線ＷＬ＿ｕｓｅｌをフローティング状態にする。
【００４３】
また、時刻ｔ４において、コントロールゲート線ＣＧの電位を０Ｖにする。信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔが立ち下がった場合でも、選択ブロックＢＬＫｉ＋１のロウデコーダ１０においては、ブロックアドレス信号は“Ｈ”状態である。そのため、ワード線ＷＬ＿ｓｅｌは、コントロールゲート線ＣＧと導通したままであり、コントロールゲート線ＣＧと同電位の０Ｖとなる。
【００４４】
次に、時刻ｔ５において、メモリセルＭＣの配置されている半導体基板のウェル電位ＣＰＷＥＬＬを、電位Ｖｅｒａまで上昇させる。選択ブロックＢＬＫｉ＋１のワード線ＷＬ＿ｓｅｌはコントロールゲート線ＣＧと同じ０Ｖに保持される。そのため、ウェルの電位Ｖｅｒａとの電位差によりメモリセルのチャージトラップ膜へ半導体基板から正孔が注入され、データの消去が実行される。一方、非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌは、ウェルとのカップリングによりα×Ｖｅｒａ（α：カップリング比、α＜１）だけ電位が上昇する。すなわち、ワード線ＷＬ＿ｕｓｅｌの電位は電位Ｖｐｒｅ＋αＶｅｒａとなる（図６参照）。
【００４５】
時刻ｔ５から時刻ｔ６までの間にメモリセルＭＣのデータの消去が実行される。ここで、非選択ブロックＢＬＫｉに付随するロウデコーダ１０の転送トランジスタ１２は、完全にはカットオフされず、微小なリーク電流が生じる。そのため、ワード線ＷＬ＿ｕｓｅｌの電位は時刻ｔ６までに漸減する。時刻ｔ６におけるワード線ＷＬ＿ｕｓｅｌの電位は、電位Ｖｐｒｅ＋αＶｅｒａから転送トランジスタ１２のリーク電流に伴い電位Ｖｌｅａｋが減少した電位Ｖｐｒｅ＋αＶｅｒａ−Ｖｌｅａｋとなる。
【００４６】
データ消去を実行した後、時刻ｔ６から時刻ｔ７までウェルを放電し、ウェル電位ＣＰＷＥＬＬを下げる。そして時刻ｔ８において、制御信号ＢＳＴＯＮを立ち下げてＮＡＮＤ型フラッシュメモリの消去動作を終了する。
【００４７】
（第１の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態に係るＮＡＮＤ型フラッシュメモリによれば、消去動作時において、メモリセルＭＣに保持されたデータの誤消去を防ぐことができる。以下、比較例を参照して具体的に説明する。
【００４８】
比較例のＮＡＮＤ型フラッシュメモリの基本的な構成は、上述した本実施の形態に係るＮＡＮＤ型フラッシュメモリと同様である。比較例のＮＡＮＤ型フラッシュメモリは、消去動作時に非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌにプリチャージ電圧Ｖｐｒｅを印加しない点において本実施の形態に係るＮＡＮＤ型フラッシュメモリと異なる。図７は比較例のＮＡＮＤ型フラッシュメモリのデータ消去動作時のタイミングチャートであり、図８は、データ消去動作時のワード線に印加される電圧の状態を示す図である。
【００４９】
図７に示すように、比較例のＮＡＮＤ型フラッシュメモリは、時刻ｔ２から時刻ｔ４の時間にワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌにプリチャージ電圧を印加しない。
【００５０】
この状態において、時刻ｔ５でメモリセルＭＣの配置されている半導体基板のウェル電位ＣＰＷＥＬＬを、電位Ｖｅｒａまで上昇させる。選択ブロックＢＬＫｉ＋１のワード線ＷＬ＿ｓｅｌはコントロールゲート線ＣＧと同じ０Ｖに保持されるため、ウェルの電位Ｖｅｒａとの電位差によりメモリセルのチャージトラップ膜へ半導体基板から正孔が注入され、データの消去が実行される。一方、非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌは、ウェルとのカップリングによりα×Ｖｅｒａ（α：カップリング比、α＜１）だけ電位が上昇する（図８参照）。
【００５１】
時刻ｔ５から時刻ｔ６までの間にメモリセルＭＣのデータの消去が実行される。ここで、非選択ブロックＢＬＫｉに付随するロウデコーダの転送トランジスタ１２は、完全にはカットオフされず、微小なリーク電流が生じる。そのため、ワード線ＷＬ＿ｕｓｅｌの電位は時刻ｔ６までに漸減する。時刻ｔ６におけるワード線ＷＬ＿ｕｓｅｌの電位は、電位αＶｅｒａから転送トランジスタ１２のリーク電流に伴い電位Ｖｌｅａｋが減少した電位αＶｅｒａ−Ｖｌｅａｋとなる。
【００５２】
この後、時刻ｔ６から時刻ｔ７までウェルを放電し、ウェル電位ＣＰＷＥＬＬを下げる。そして時刻ｔ８において、制御信号ＢＳＴＯＮを立ち下げてＮＡＮＤ型フラッシュメモリの消去動作を終了する。
【００５３】
比較例のＮＡＮＤ型フラッシュメモリは、時刻ｔ６において、図７に破線で示されるワード線ＷＬ＿ｕｓｅｌの電位と、一点鎖線で示されるウェル電位Ｖｅｒａとの電位差Ｖｅｒａ−（αＶｅｒａ−Ｖｌｅａｋ）が最大となる。この電位差により、非選択ブロックＢＬＫｉのメモリセルＭＣのチャージトラップ膜に誤って正孔が注入され、メモリセルに保持されたデータが消去されてしまうおそれがある。
【００５４】
これに対し、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、ワード線ＷＬ＿ｕｓｅｌに予めプリチャージ電圧Ｖｐｒｅを印加している。本実施の形態のＮＡＮＤ型フラッシュメモリは、リーク電流に伴う電圧降下Ｖｌｅａｋが生じたとしても、図４に破線で示されるワード線ＷＬ＿ｕｓｅｌの電位と、一点鎖線で示されるウェル電位Ｖｅｒａとの電位差Ｖｅｒａ−（Ｖｐｒｅ＋αＶｅｒａ−Ｖｌｅａｋ）が抑えられる。そのため、ワード線にプリチャージ電圧を印加しない場合に比べて、メモリセルに保持されたデータが誤消去される可能性を低減することができる。
【００５５】
上述のように、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、消去動作時における保持データの誤消去を防ぐことができる。これにより、選択ブロックのメモリセルに対する消去動作の時間を長くすることができる。以下、説明する。
【００５６】
まず比較例のＮＡＮＤ型フラッシュメモリにおいて許容される消去動作時間を計算する。比較例のＮＡＮＤ型フラッシュメモリにおいて、ワード線ＷＬ１本あたりの全容量をＣ、転送トランジスタ１２のリーク電流をＩｏｆｆ（Ａ／ｓ）とすると、転送トランジスタ１２のリーク電流に基づく電圧降下量ΔＶ（＝−Ｖｌｅａｋ）の値は、
Ｃ・ΔＶ／ｔ＝Ｉｏｆｆ
∴ΔＶ＝ｔ・Ｉｏｆｆ／Ｃ
と表される。このとき、メモリセルＭＣのチャージトラップ膜に対して正孔が注入されるワード線−ウェル間の限界電位差をＶｌｉｍとすると、
Ｖｌｉｍ＝Ｖｅｒａ−αＶｅｒａ−ΔＶ
＝Ｖｅｒａ−αＶｅｒａ−ｔ・Ｉｏｆｆ／Ｃ
よって、比較例において許容される消去動作時間ｔは、
ｔ＝（Ｃ／Ｉｏｆｆ）・（Ｖｅｒａ−αＶｅｒａ−Ｖｌｉｍ）
となる。
【００５７】
これに対し、本実施形態に係るＮＡＮＤ型フラッシュメモリの場合、限界電位差Ｖｌｉｍは、
Ｖｌｉｍ＝Ｖｅｒａ−αＶｅｒａ＋Ｖｐｒｅ−ΔＶ
＝Ｖｅｒａ−αＶｅｒａ＋Ｖｐｒｅ−ｔ・Ｉｏｆｆ／Ｃ
となり、許容される消去動作時間ｔは、
ｔ＝（Ｃ／Ｉｏｆｆ）・（Ｖｅｒａ−αＶｅｒａ＋Ｖｐｒｅ−Ｖｌｉｍ）
となる。ゆえに、比較例のＮＡＮＤ型フラッシュメモリと比べてＣ・Ｖｐｒｅ／Ｉｏｆｆだけ消去動作時間を延ばすことが可能となる。
【００５８】
上述のように、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、データの消去動作時間を延ばすことができる。そのため、消去動作の１単位サイクルでメモリセルの保持データを消去できる可能性が高くなり、選択ブロックに対する消去動作の繰り返し回数を減らすことも可能となる。
【００５９】
［第２の実施の形態］
（第２の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、本発明の第２の実施の形態について説明する。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１００等の基本構成は、上述の第１の実施の形態のＮＡＮＤ型フラッシュメモリと同様である。
【００６０】
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、消去動作時にプリチャージ電圧Ｖｐｒｅを印加するワード線が、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリと異なる。本実施の形態に係るＮＡＮＤ型フラッシュメモリは、消去動作を実行しない非選択ブロックのワード線にのみプリチャージ電圧Ｖｐｒｅを印加する。
【００６１】
（第２の実施の形態に係る不揮発性半導体記憶装置の動作）
以下、本実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作について、図９を参照して説明する。図９は本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ消去動作時のタイミングチャートである。
【００６２】
時刻ｔ１１において、非選択ブロックＢＬＫｉを選択する信号Ｕｓｅｌ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔを電位ＶＤＤに立ち上げる。この信号Ｕｓｅｌ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔが入出力回路１からアドレスレジスタ３を介してロウデコーダ１０に入力される。非選択ブロックＢＬＫｉに付随するブロックデコーダ１１には、“Ｈ”状態のブロックアドレス信号が与えられる。一方、選択ブロックＢＬＫｉ＋１に付随するブロックデコーダ１１には、“Ｌ”状態のブロックアドレス信号が与えられる。また、ブロックデコーダ１１の電源ノードＶＲＤＥＣには、電位ＶＤＤがブロックデコーダ・ドライバ２１から与えられている。
【００６３】
次に、時刻ｔ１２において、制御信号ＢＳＴＯＮを立ち上げる。非選択ブロックＢＬＫｉのロウデコーダ１０内では、データ消去の際、制御信号ＢＳＴＯＮが“Ｈ”で、ノードＮ０はＶＤＤに設定される。これにより、非選択ブロックＢＬＫｉの転送トランジスタ１２がオンとなり、コントロールゲート線ＣＧ０〜ＣＧ３１とワード線ＷＬ＿ｕｓｅｌとが導通する。
【００６４】
また、時刻ｔ１２において、コントロールゲート線デコーダ・ドライバ２４はコントロールゲート線ＣＧをプリチャージ電位Ｖｐｒｅに駆動させる。コントロールゲート線ＣＧは非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌと導通しているため、ワード線ＷＬ＿ｕｓｅｌの電位が電圧Ｖｐｒｅまで上昇する。
【００６５】
ワード線ＷＬ＿ｕｓｅｌの電位が電位Ｖｐｒｅまで上昇する時刻ｔ１３を経過した後、時刻ｔ１４において、信号Ｕｓｅｌ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔを立ち下げる。これにより、非選択ブロックＢＬＫｉに付随するロウデコーダ１０の転送トランジスタ１２をオフ状態とし、コントロールゲート線ＣＧとワード線ＷＬ＿ｕｓｅｌとを非導通状態にする。すなわち、ワード線ＷＬ＿ｕｓｅｌをフローティング状態にする。
【００６６】
また、時刻ｔ１４において、コントロールゲート線ＣＧの電位を０Ｖにする。本実施の形態において、信号Ｕｓｅｌ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔが立ち下がった後に、選択ブロックＢＬＫｉ＋１のロウデコーダ１０において、ブロックアドレス信号を“Ｈ”状態とする。ワード線ＷＬ＿ｓｅｌは、コントロールゲート線ＣＧと導通し、コントロールゲート線ＣＧと同電位の０Ｖに保持される。
【００６７】
時刻ｔ１５以降の消去動作における印加電圧、信号のタイミング、電圧値等は第１の実施の形態の時刻ｔ５以降と対応する同様の動作であるため、その説明を省略する。
【００６８】
（第２の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、ワード線ＷＬ＿ｕｓｅｌに予めプリチャージ電圧Ｖｐｒｅを印加している。そのため、リーク電流に伴う電圧降下Ｖｌｅａｋが生じたとしても、図９に示すようにウェル電位Ｖｅｒａとの電位差が抑えられる。そのため、メモリセルに保持されたデータが誤消去される可能性を低減することができる。
【００６９】
また、第１の実施の形態と同様に、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、データの消去動作時間を延ばすことができる。そのため、消去動作の１単位サイクルでメモリセルの保持データを消去できる可能性が高くなり、選択ブロックに対する消去動作の繰り返し回数を減らすことも可能となる。
【００７０】
本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて、プリチャージを実行するワード線は非選択ブロックＢＬＫｉに接続されたワード線ＷＬ＿ｕｓｅｌのみである。メモリセルアレイ内の全てのワード線ＷＬに対してプリチャージ動作を実行するよりも、プリチャージするワード線ＷＬの数が少なくてすむため、プリチャージ時間を短縮することができる。
【００７１】
［第３の実施の形態］
（第３の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、本発明の第３の実施の形態について説明する。図１０は、本実施の形態に係るＮＡＮＤ型フラッシュメモリの全体構成の概略図である。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１００等の基本構成は、上述の第１の実施の形態のＮＡＮＤ型フラッシュメモリと同様である。
【００７２】
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、非選択ブロックがフラッシュメモリの動作を制御する制御パラメータなどの初期設定データを格納する初期設定領域ＲＯＭＢＬＫである点において、第１の実施の形態と異なる。初期設定領域ＲＯＭＢＬＫに格納される初期設定データには、不良セル置換のための不良アドレスデータや、書き込み電圧などの電圧設定データ、プロセスのバラつきに応じ設定電圧を調整する電圧調整データ及び、書き込みや消去の制御パラメータなどが含まれる。ＮＡＮＤ型フラッシュメモリは、この初期設定データに基づいて書き込み、読み出し又は消去などの動作を行う。
【００７３】
（第３の実施の形態に係る不揮発性半導体記憶装置の動作）
以下、本実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作について、図１１を参照して説明する。図１１は本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ消去動作時のタイミングチャートである。
【００７４】
ここで、消去対象として選択されていない非選択ブロックは、初期設定データを格納する初期設定領域ＲＯＭＢＬＫであり、初期設定領域ＲＯＭＢＬＫ内のワード線をワード線ＷＬ＿ＲＯＭで示す。また、消去対象である選択ブロックＢＬＫｉ＋１は、初期設定領域ＲＯＭＢＬＫを除く全てのブロックであり、本実施の形態の消去動作はＮＡＮＤ型フラッシュメモリが保持するデータを初期化する一括消去動作であるものとして説明する。本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて、消去動作時にプリチャージ電圧Ｖｐｒｅを印加するワード線は、初期設定領域ＲＯＭＢＬＫのワード線ＷＬ＿ＲＯＭのみである。
【００７５】
時刻ｔ２１において、初期設定領域ＲＯＭＢＬＫを選択する信号ＲＯＭＳＥＬを電位ＶＤＤに立ち上げる。この信号ＲＯＭＳＥＬが入出力回路１からアドレスレジスタ３を介してロウデコーダ１０に入力される。初期設定領域ＲＯＭＢＬＫに付随するブロックデコーダ１１には、“Ｈ”状態のブロックアドレス信号が与えられる。ここで、選択ブロックＢＬＫｉ＋１に付随するブロックデコーダ１１には、“Ｌ”状態のブロックアドレス信号が与えられる。また、ブロックデコーダ１１の電源ノードＶＲＤＥＣには、電位ＶＤＤがブロックデコーダ・ドライバ２１から与えられている。
【００７６】
次に、時刻ｔ２２において、制御信号ＢＳＴＯＮを立ち上げる。非選択ブロックＢＬＫｉのロウデコーダ１０内では、データ消去の際、制御信号ＢＳＴＯＮが“Ｈ”で、ノードＮ０はＶＤＤに設定される。これにより、初期設定領域ＲＯＭＢＬＫの転送トランジスタ１２がオンとなり、コントロールゲート線ＣＧ０〜ＣＧ３１とワード線ＷＬ＿ＲＯＭとが導通する。
【００７７】
また、時刻ｔ２２において、コントロールゲート線デコーダ・ドライバ２４はコントロールゲート線ＣＧをプリチャージ電位Ｖｐｒｅに駆動させる。コントロールゲート線ＣＧは初期設定領域ＲＯＭＢＬＫの全てのワード線ＷＬ＿ＲＯＭと導通しているため、ワード線ＷＬ＿ＲＯＭの電位が電圧Ｖｐｒｅまで上昇する。
【００７８】
ワード線ＷＬ＿ＲＯＭの電位が電位Ｖｐｒｅまで上昇する時刻ｔ２３を経過した後、時刻ｔ２４において、信号ＲＯＭＳＥＬを立ち下げる。これにより、初期設定領域ＲＯＭＢＬＫに付随するロウデコーダ１０の転送トランジスタ１２をオフ状態とし、コントロールゲート線ＣＧとワード線ＷＬ＿ＲＯＭとを非導通状態にする。すなわち、ワード線ＷＬ＿ＲＯＭをフローティング状態にする。
【００７９】
また、時刻ｔ２４において、コントロールゲート線ＣＧの電位を０Ｖにする。本実施の形態において、信号ＲＯＭＳＥＬが立ち下がった後に、選択ブロックＢＬＫｉ＋１のロウデコーダ１０において、ブロックアドレス信号を“Ｈ”状態とする。ワード線ＷＬ＿ｓｅｌは、コントロールゲート線ＣＧと導通し、コントロールゲート線ＣＧと同電位の０Ｖに保持される。
【００８０】
時刻ｔ２５以降の消去動作における印加電圧、信号のタイミング、電圧値等は第１の実施の形態の時刻ｔ５以降と対応する同様の動作であるため、その説明を省略する。
【００８１】
（第３の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、ワード線ＷＬ＿ＲＯＭに予めプリチャージ電圧Ｖｐｒｅを印加している。そのため、リーク電流に伴う電圧降下Ｖｌｅａｋが生じたとしても、図１１に示すようにウェル電位Ｖｅｒａとの電位差が抑えられる。そのため、メモリセルに保持されたデータが誤消去される可能性を低減することができる。
【００８２】
また、第１の実施の形態と同様に、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、データの消去動作時間を延ばすことができる。そのため、消去動作の１単位サイクルでメモリセルの保持データを消去できる可能性が高くなり、選択ブロックに対する消去動作の繰り返し回数を減らすことも可能となる。
【００８３】
ＮＡＮＤ型フラッシュメモリのデータを一括して消去する場合、全てのワード線ＷＬをプリチャージした後、これを０Ｖに放電して消去動作を実行すると、プリチャージするワード線ＷＬの数が多くなりプリチャージに要する時間が長くなるおそれがある。これに対し、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて、プリチャージを実行するワード線は初期設定データを格納する初期設定領域ＲＯＭＢＬＫに接続されたワード線ＷＬ＿ＲＯＭのみである。プリチャージ動作を実行するワード線ＷＬの数が少なくてすむため、プリチャージ時間を短縮することができる。
【００８４】
また、ＮＡＮＤ型フラッシュメモリに保持されたデータの一括消去動作時は、大半のブロックＢＬＫのワード線ＷＬが選択されて０Ｖとなるため、ウェルの充電、放電に長い時間を必要とする。そのため、初期設定領域ＲＯＭＢＬＫのワード線ＷＬ＿ＲＯＭのリーク電流による電圧降下の影響が大きくなる。本実施の形態のＮＡＮＤ型フラッシュメモリによれば、ワード線ＷＬ＿ＲＯＭをプリチャージすることにより消去動作時間を延ばすことができ、ＮＡＮＤ型フラッシュメモリに保持されたデータの誤消去を効果的に防止することができる。
【００８５】
［第４の実施の形態］
（第４の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、本発明の第４の実施の形態について説明する。本実施の形態のＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイ１００等の基本構成は、上述の第１の実施の形態のＮＡＮＤ型フラッシュメモリと同様である。
【００８６】
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、消去動作時にワード線にプリチャージ電圧Ｖｐｒｅを印加するタイミングが、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリと異なる。本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて、ワード線ＷＬはメモリセルＭＣのゲートを共通接続するとともに、プリチャージ電圧Ｖｐｒｅが与えられている。
【００８７】
（第４の実施の形態に係る不揮発性半導体記憶装置の動作）
以下、本実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作について、図１２を参照して説明する。図１２は本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ消去動作時のタイミングチャートである。
【００８８】
本実施の形態においては、第１の実施の形態と同様に消去対象として選択されていない非選択ブロックＢＬＫｉ内のワード線をワード線ＷＬ＿ｕｓｅｌで示し、消去対象である選択ブロックＢＬＫｉ＋１内のワード線をＷＬ＿ｓｅｌで示す。
【００８９】
時刻ｔ３１において、リセット動作に先立ち、非選択ブロックＢＬＫｉを含む全ブロックを選択する信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔが電位ＶＤＤに立ち上がっている。この信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔは入出力回路１からアドレスレジスタ３を介してロウデコーダ１０に入力される。全てのブロックデコーダ１１には、“Ｈ”状態のブロックアドレス信号が与えられる。また、ブロックデコーダ１１の電源ノードＶＲＤＥＣには、電位ＶＤＤがブロックデコーダ・ドライバ２１から与えられている。
【００９０】
そして、時刻ｔ３１において、制御信号ＢＳＴＯＮも立ち上がっている。ロウデコーダ１０内では、データ消去の際、制御信号ＢＳＴＯＮが“Ｈ”で、ノードＮ０はＶＤＤに設定される。これにより、選択ブロックＢＬＫｉ＋１、非選択ブロックＢＬＫｉの転送トランジスタ１２がオンとなり、コントロールゲート線ＣＧ０〜ＣＧ３１とワード線ＷＬｓｅｌ、ＷＬ＿ｕｓｅｌとが導通する。
【００９１】
また、時刻ｔ３１において、コントロールゲート線デコーダ・ドライバ２４はコントロールゲート線ＣＧが電位ＶＤＤ（プリチャージ電位）に駆動されている。コントロールゲート線ＣＧは選択ブロックＢＬＫｉ＋１及び非選択ブロックＢＬＫｉの全てのワード線ＷＬと導通しているため、ワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌの電位がともに電圧ＶＤＤまで上昇している。
【００９２】
このように、消去動作の実行が開始される以前に、既にワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌは電位ＶＤＤ（プリチャージ電位）に保持されている。
【００９３】
この後、時刻ｔ３２において、信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔを立ち下げる。これにより、非選択ブロックＢＬＫｉに付随するロウデコーダ１０の転送トランジスタ１２をオフ状態とし、コントロールゲート線ＣＧとワード線ＷＬ＿ｕｓｅｌとを非導通状態にする。すなわち、ワード線ＷＬ＿ｕｓｅｌをフローティング状態にする。
【００９４】
また、時刻ｔ３２において、コントロールゲート線ＣＧの電位を０Ｖにする。信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔが立ち下がった場合でも、選択ブロックＢＬＫｉ＋１のロウデコーダ１０においては、ブロックアドレス信号は“Ｈ”状態である。そのため、ワード線ＷＬ＿ｓｅｌは、コントロールゲート線ＣＧと導通したままであり、コントロールゲート線ＣＧと同電位の０Ｖとなる。
【００９５】
時刻ｔ３３以降の消去動作における印加電圧、信号のタイミング、電圧値等は第１の実施の形態の時刻ｔ５以降と対応する同様の動作であるため、その説明を省略する。
【００９６】
時刻ｔ３５において、ウェル電位ＣＰＷＥＬＬが完全に放電されて消去動作が終了した後、時刻ｔ３６において、信号ＡＬＬ  Ｂｌｏｃｋ  Ｓｅｌｅｃｔを立ち上げる。また、時刻ｔ３６において、コントロールゲート線ＣＧが電位ＶＤＤ（プリチャージ電位）に駆動される。コントロールゲート線ＣＧは選択ブロックＢＬＫｉ＋１及び非選択ブロックＢＬＫｉの全てのワード線ＷＬと導通しているため、ワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌの電位がともに電圧ＶＤＤまで上昇する。このように、ワード線ＷＬ＿ｓｅｌ、ＷＬ＿ｕｓｅｌは電位ＶＤＤ（プリチャージ電位）に保持される。
【００９７】
（第４の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態に係るＮＡＮＤ型フラッシュメモリは、ワード線ＷＬ＿ｕｓｅｌに予めプリチャージ電圧Ｖｐｒｅを印加している。そのため、リーク電流に伴う電圧降下Ｖｌｅａｋが生じたとしても、図１０に示すようにウェル電位Ｖｅｒａとの電位差が抑えられる。そのため、メモリセルに保持されたデータが誤消去される可能性を低減することができる。
【００９８】
また、第１の実施の形態と同様に、本実施の形態に係るＮＡＮＤ型フラッシュメモリは、データの消去動作時間を延ばすことができる。そのため、消去動作の１単位サイクルでメモリセルの保持データを消去できる可能性が高くなり、選択ブロックに対する消去動作の繰り返し回数を減らすことも可能となる。
【００９９】
ＮＡＮＤ型フラッシュメモリにおいて、数ブロックのデータを消去する場合、その他の全ての非選択ブロックのワード線ＷＬをプリチャージした後、これを０Ｖに放電して消去動作を実行すると、プリチャージするワード線ＷＬの数が多くなりプリチャージに要する時間が長くなるおそれがある。これに対し、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、消去動作を実行する以前に全てのワード線をプリチャージ状態にしている。この後、選択ブロックのみワード線を０Ｖに放電して消去動作を実行しているため、プリチャージに要する時間を省略することができる。
【０１００】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、図１３のタイミングチャートに示すように、プリチャージ電圧Ｖｐｒｅを印加するワード線ＷＬを、消去動作を実行しない非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌのみとするとともに、この非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌに予めプリチャージ電圧Ｖｐｒｅを印加する構成とすることも可能である。すなわち、時刻ｔ４１において、非選択ブロックＢＬＫｉのワード線ＷＬ＿ｕｓｅｌの電位を電圧ＶＤＤまで上昇させて、消去動作の実行が開始される以前に、ワード線ＷＬ＿ｕｓｅｌを電位ＶＤＤ（プリチャージ電位）に保持する。この後、時刻ｔ４２において、ワード線ＷＬ＿ｕｓｅｌをフローティング状態にするとともに、ウェル電位ＣＰＷＥＬＬに消去電圧Ｖｅｒａを印加して消去動作を実行する。また、この場合の非選択ブロックＢＬＫｉを、図１０に示す初期設定領域ＲＯＭＢＬＫとすることも可能である。
【図面の簡単な説明】
【０１０１】
【図１】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリのロウデコーダの構成を示す図である。
【図４】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作を説明するタイミングチャートである。
【図５】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作時におけるワード線の電位を説明する図である。
【図６】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作時におけるワード線の電位を説明する図である。
【図７】比較例のＮＡＮＤ型フラッシュメモリの消去動作を説明するタイミングチャートである。
【図８】比較例のＮＡＮＤ型フラッシュメモリの消去動作時におけるワード線の電位を説明する図である。
【図９】第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作を説明するタイミングチャートである。
【図１０】第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図１１】第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作を説明するタイミングチャートである。
【図１２】第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの消去動作を説明するタイミングチャートである。
【図１３】他の例に係るＮＡＮＤ型フラッシュメモリの消去動作を説明するタイミングチャートである。
【符号の説明】
【０１０２】
１・・・入出力回路、  ２・・・コマンドレジスタ、  ３・・・アドレスレジスタ、  ４・・・シーケンス制御回路、  ５・・・高電圧発生回路、  ６・・・ページバッファドライバ、  ７・・・カラムデコーダ、  １０・・・ロウデコーダ、  １１・・・ブロックデコーダ、  １２・・・転送トランジスタ、  ２０・・・ロウ系信号駆動回路、  ２１・・・ブロックデコーダ・ドライバ、  ２２、２３・・・選択ゲート線ドライバ、  ２４・・・コントロールゲート線デコーダ・ドライバ、  ３０・・・ページバッファ回路、  １００・・・メモリセルアレイ、  ＮＵ・・・ＮＡＮＤセルユニット、  ＢＬＫ・・・ブロック、  ＭＣ０−ＭＣ３１・・・メモリセル、  ＷＬ０−ＷＬ３１・・・ワード線、  ＳＧＤ、ＳＧＳ・・・選択ゲート線。
【図１】
2010073246.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010073246.tif 000013
【図１２】
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【図１３】
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