(57)【要約】【課題】画面中央部に信号入力端子が配置可能となるとともに、ノイズの影響を受けにくく、高精細の表示パネルを容易に実現する。【解決手段】表示制御回路は、第１制御信号をそれぞれ隣接する２つの映像線駆動回路に出力するとともに、外部から入力される表示データを振り分けてそれぞれ隣接する２つの映像線駆動回路に出力し、ｊ（２≦ｊ≦ｍ）番目の映像線駆動回路は、前記表示制御回路から出力された表示データと第１制御信号を（ｊ−１）番目の映像線駆動回路に順次転送し、前記ｍ個の映像線駆動回路は、１番目の映像線駆動回路ないしｍ番目の映像線駆動回路の順番に順次表示データを取り込み、ｋ（ｍ≦ｋ≦ｍ＋ｎ−１）番目の映像線駆動回路は、前記表示制御回路から出力された表示データと第１制御信号を（ｋ＋１）番目の映像線駆動回路に順次転送し、前記ｎ個の映像線駆動回路は、（ｍ＋１）番目の映像線駆動回路ないし（ｍ＋ｎ）番目の映像線駆動回路の順番に順次表示データを取り込む。【選択図】図１
2010186043.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示パネルと、
前記各画素に映像電圧を供給する複数の映像線駆動回路と、
前記各映像線駆動回路を制御する表示制御回路とを備える表示装置であって、
前記表示パネルは、第１基板を有し、
前記各映像線駆動回路と前記表示制御回路とは、前記第１基板の任意の１辺の縁部に実装され、
ｍ、ｎを整数とするとき、前記各映像線駆動回路は、前記表示制御回路を挟んで両側に配置されるｍ個の映像線駆動回路と、ｎ個の映像線駆動回路とに分割され、
前記表示制御回路に入力する信号の入力端子は、前記第１基板の縁部で前記表示制御回路の実装位置近傍に配置され、
前記表示制御回路は、第１制御信号をそれぞれ隣接する２つの映像線駆動回路に出力するとともに、外部から入力される表示データを振り分けてそれぞれ隣接する２つの映像線駆動回路に出力し、
前記ｍ個の映像線駆動回路の中で、前記表示制御回路から最も遠い位置の映像線駆動回路を１番目、前記表示制御回路に最も近い位置の映像線駆動回路をｍ番目、前記ｎ個の映像線駆動回路の中で、前記表示制御回路に最も近い位置の映像線駆動回路を（ｍ＋１）番目、前記表示制御回路から最も遠い位置の映像線駆動回路を（ｍ＋ｎ）番の映像線駆動回路とするとき、ｊ（２≦ｊ≦ｍ）番目の映像線駆動回路は、前記表示制御回路から出力された表示データと第１制御信号を（ｊ−１）番目の映像線駆動回路に順次転送し、
前記ｍ個の映像線駆動回路は、１番目の映像線駆動回路ないしｍ番目の映像線駆動回路の順番に順次表示データを取り込み、
ｋ（ｍ≦ｋ≦ｍ＋ｎ−１）番目の映像線駆動回路は、前記表示制御回路から出力された表示データと第１制御信号を（ｋ＋１）番目の映像線駆動回路に順次転送し、
前記ｎ個の映像線駆動回路は、（ｍ＋１）番目の映像線駆動回路ないし（ｍ＋ｎ）番目の映像線駆動回路の順番に順次表示データを取り込むことを特徴とする表示装置。
【請求項２】
前記表示制御回路は、前記外部から入力される表示データを格納するメモリを有し、
あるフレームにおいて、前記メモリに前記外部から入力される表示データを格納し、
次のフレームにおいて、前記メモリから表示データを読み出し、前記ｍ個の映像線駆動回路と前記ｎ個の映像線駆動回路とに同時に表示データを転送することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記各画素に走査電圧を供給する複数の走査線駆動回路を備え、
前記各走査線駆動回路は、前記第１基板の任意の１辺に隣接する１辺の縁部に実装され、
前記表示制御回路は、前記複数の走査線駆動回路を駆動するための第２制御信号を、ｍ番目の映像線駆動回路に出力し、
ｊ（２≦ｊ≦ｍ）番目の映像線駆動回路は、前記表示制御回路から出力された前記複数の走査線駆動回路を駆動するための第２制御信号を（ｊ−１）番目の映像線駆動回路に順次転送し、
前記１番目の映像線駆動回路から前記複数の走査線駆動回路に対して、前記複数の走査線駆動回路を駆動するための第２制御信号を出力することを特徴とする求項１または請求項２に記載の表示装置。
【請求項４】
前記各画素に走査電圧を供給する複数の映像線駆動回路を備え、
前記各走査線駆動回路は、前記第１基板の任意の１辺に隣接する１辺の縁部に実装され、
前記１番目の映像線駆動回路は、前記表示制御回路から出力される第１制御信号に基づき、前記複数の走査線駆動回路を駆動するための第２制御信号を生成する制御信号生成回路を有し、
前記１番目の映像線駆動回路から前記複数の走査線駆動回路に対して、前記複数の走査線駆動回路を駆動するための第２制御信号を出力することを特徴とする求項１または請求項２に記載の表示装置。
【請求項５】
前記第１制御信号は、表示データラッチ用クロックと、出力タイミング制御用クロックと、表示データ取込開始信号を含み、
前記第２制御信号は、シフトクロックと、フレーム開始信号を含み、
前記制御信号生成回路は、前記表示データラッチ用クロックを分周し、前記シフトクロックを生成する分周回路と、
前記表示データ取込開始信号の間隔を監視する監視回路と、
前記監視回路の出力と前記出力タイミング制御用クロックとに基づき前記フレーム開始信号を生成する回路を有することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１制御信号は、表示データラッチ用クロックを含み、
前記ｍ個の映像線駆動回路用の表示データラッチ用クロックと、前記ｎ個の映像線駆動回路用の表示データラッチ用クロックとは、それぞれ位相が異なっていることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項７】
前記ｍ個の映像線駆動回路は、ｍ番目の映像線駆動回路ないし１番目の映像線駆動回路の順番に順次表示データを取り込むことを特徴とする請求項１または請求項２に記載の表示装置。
【請求項８】
ｍ＝ｎであることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
ｍ≠ｎであることを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項１０】
前記表示制御回路は、複数個配置され、
前記各表示制御回路に位置情報を与えることにより、当該位置情報に基づき、前記各表示制御回路において表示データの分配を行うことを特徴とする請求項１または請求項２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係わり、特に、ノイズの影響を受けにくく、高精細の表示パネルを実現する際に有効な技術に関する。
【背景技術】
【０００２】
ＴＦＴ（Thin Film Transistｏr）方式の液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。液晶表示装置は、少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に液晶層を挟持した、所謂、液晶表示パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して、所定の画素の点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。
図１７は、従来の液晶表示パネルの一例の概略構成を示すブロック図である。同図において、ＬＣＤは液晶表示パネル、ＦＰＣはフレキシブル配線基板である。
図１７に示す液晶表示パネルでは、タイミングコントローラ（表示制御回路；ＴＣＯＮ）と、ドレインドライバ（映像線駆動回路；Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）が、液晶表示パネル（ＬＣＤ）の一方の基板（ＳＵＢ１）の長辺側の縁部に実装される。また、ゲートドライバ（走査線駆動回路；Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）が、液晶表示パネル（ＬＣＤ）の一方の基板（ＳＵＢ１）の短辺側の縁部に実装される。
タイミングコントローラ（ＴＣＯＮ）には、表示データ（Ｄａｔａ）と表示制御信号（ＣＳ）とが入力される。そして、ゲートドライバ駆動用の制御信号（Ｇ−ＣＳ）は、タイミングコントローラ（ＴＣＯＮ）から液晶表示パネル（ＬＣＤ）の一方の基板上に形成された信号線を介してゲートドライバ（Ｇ−Ｄｒ１）に供給されるとともに、液晶表示パネル（ＬＣＤ）の一方の基板上に形成された信号線と、ゲートドライバ（Ｇ−Ｄｒ１）の内部信号線とを介して、ゲートドライバ（Ｇ−Ｄｒ２）に供給される。
また、外部からの電源電圧（ＶＤＤ）は、フレキシブル配線基板（ＦＰＣ）上の電源線と、液晶表示パネルＬＣＤの一方の基板上に形成された電源線を介して、各ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）に供給される。
【０００３】
一方、表示データ（Ｄａｔａ）と、ドレインドライバ駆動用の制御信号（Ｄ−ＣＳ）は、タイミングコントローラ（ＴＣＯＮ）から液晶表示パネル（ＬＣＤ）の一方の基板上に形成された信号線を介してドレインドライバ（Ｄ−Ｄｒ１）に供給された後、液晶表示パネル（ＬＣＤ）の一方の基板上に形成された信号線と、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ５）の内部信号線とを介して、ドレインドライバ（Ｄ−Ｄｒ２〜Ｄ−Ｄｒ５）に供給される。これにより、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）は、自ドレインドライバ用の表示データを順番に順次ラッチする。
また、外部からの階調基準電圧（Ｖ１〜Ｖｎ）も、液晶表示パネル（ＬＣＤ）の一方の基板上に形成された信号線を介してドレインドライバ（Ｄ−Ｄｒ１）に供給された後、液晶表示パネル（ＬＣＤ）の一方の基板上に形成された信号線と、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ５）の内部信号線とを介して、ドレインドライバ（Ｄ−Ｄｒ２〜Ｄ−Ｄｒ６）に供給される。
また、外部からの電源電圧（ＶＤＤ）は、フレキシブル配線基板（ＦＰＣ）上の電源線と、液晶表示パネル１０の一方の基板上に形成された電源線を介して、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）に供給される。
なお、このような液晶表示装置は、例えば、下記特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３０６０４０公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、外部からタイミングコントローラ（ＴＣＯＮ）、あるいは、ドレインドライバに入力しなければならない信号は多数存在するが、前述の図１７に示す液晶表示パネル（ＬＣＤ）では、タイミングコントローラ（ＴＣＯＮ）が、液晶表示パネル（ＬＣＤ）の一方の基板（ＳＵＢ１）の隅部（コーナー部）に実装される。
そのため、液晶表示パネル（ＬＣＤ）の一方の基板（ＳＵＢ１）の隅部に、前述の信号を入力するための端子を設ける必要があるので、液晶表示パネル（ＬＣＤ）の隅部に近い箇所が構造上厚くなってしまい、液晶表示パネル（ＬＣＤ）の隅部を薄くしたい場合には問題となる。
また、前述の図１７に示す液晶表示パネル（ＬＣＤ）が、高精細の液晶表示パネルになったときに、表示データラッチ用クロック（以下、ドットクロックという；ＣＬ２）の周波数が上がり、前述の方式によりデータ転送を行うことが困難になる。この対策のため、タイミングコントローラ−ドレインドライバ間、ドレインドライバ間のデータバスを複数系統持つと配線領域が増大し、液晶表示パネル（ＬＣＤ）の額縁面積が大きくなるという問題点があった。
【０００６】
さらに、前述の図１７に示す液晶表示パネル（ＬＣＤ）がより高精細化が進むと、ドレインドライバ数が増加し、特に、駆動回路から見て遠端にあるドライバ付近の電源、ＧＮＤのノイズが大きくなってしまう。
これにより、例えば、図１８の矢印Ａに示すように、ドレインドライバ内で表示データ（Ｄａｔａ）がいっせいに変化するような表示パターンが入力された場合、電源電圧（ＶＤＤ）のノイズ（図１８の矢印Ｂ）が大きくなる影響で、次段へ出力する信号、特に、ドットクロック（ＣＬ２）のＨｉｇｈレベル幅が狭まってしまうことになる。さらに、同様のことが次段のドレインドライバでも発生すると、どんどんドットクロック（ＣＬ２）のデューティが悪化してしまうことなる。
このような問題は、高精細化が進むことによる高速化や、ドレインドライバの接続段数が増えてくることでその影響が大きくなる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、画面中央部に信号入力端子が配置可能となるとともに、ノイズの影響を受けにくく、高精細の表示パネルを容易に実現することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素を有する表示パネルと、前記各画素に映像電圧を供給する複数の映像線駆動回路と、前記各映像線駆動回路を制御する表示制御回路とを備える表示装置であって、前記表示パネルは、第１基板を有し、前記各映像線駆動回路と前記表示制御回路とは、前記第１基板の任意の１辺の縁部に実装され、ｍ、ｎを整数とするとき、前記各映像線駆動回路は、前記表示制御回路を挟んで両側に配置されるｍ個の映像線駆動回路と、ｎ個の映像線駆動回路とに分割され、前記表示制御回路に入力する信号の入力端子は、前記第１基板の縁部で前記表示制御回路の実装位置近傍に配置され、前記表示制御回路は、第１制御信号をそれぞれ隣接する２つの映像線駆動回路に出力するとともに、外部から入力される表示データを振り分けてそれぞれ隣接する２つの映像線駆動回路に出力し、前記ｍ個の映像線駆動回路の中で、前記表示制御回路から最も遠い位置の映像線駆動回路を１番目、前記表示制御回路に最も近い位置の映像線駆動回路をｍ番目、前記ｎ個の映像線駆動回路の中で、前記表示制御回路に最も近い位置の映像線駆動回路を（ｍ＋１）番目、前記表示制御回路から最も遠い位置の映像線駆動回路を（ｍ＋ｎ）番の映像線駆動回路とするとき、ｊ（２≦ｊ≦ｍ）番目の映像線駆動回路は、前記表示制御回路から出力された表示データと第１制御信号を（ｊ−１）番目の映像線駆動回路に順次転送し、前記ｍ個の映像線駆動回路は、１番目の映像線駆動回路ないしｍ番目の映像線駆動回路の順番に順次表示データを取り込み、ｋ（ｍ≦ｋ≦ｍ＋ｎ−１）番目の映像線駆動回路は、前記表示制御回路から出力された表示データと第１制御信号を（ｋ＋１）番目の映像線駆動回路に順次転送し、前記ｎ個の映像線駆動回路は、（ｍ＋１）番目の映像線駆動回路ないし（ｍ＋ｎ）番目の映像線駆動回路の順番に順次表示データを取り込む。
【０００８】
（２）（１）において、前記表示制御回路は、前記外部から入力される表示データを格納するメモリを有し、あるフレームにおいて、前記メモリに前記外部から入力される表示データを格納し、次のフレームにおいて、前記メモリから表示データを読み出し、前記ｍ個の映像線駆動回路と前記ｎ個の映像線駆動回路とに同時に表示データを転送する。
（３）（１）または（２）において、前記各画素に走査電圧を供給する複数の走査線駆動回路を備え、前記各走査線駆動回路は、前記第１基板の任意の１辺に隣接する１辺の縁部に実装され、前記表示制御回路は、前記複数の走査線駆動回路を駆動するための第２制御信号を、ｍ番目の映像線駆動回路に出力し、ｊ（２≦ｊ≦ｍ）番目の映像線駆動回路は、前記表示制御回路から出力された前記複数の走査線駆動回路を駆動するための第２制御信号を（ｊ−１）番目の映像線駆動回路に順次転送し、前記１番目の映像線駆動回路から前記複数の走査線駆動回路に対して、前記複数の走査線駆動回路を駆動するための第２制御信号を出力する。
（４）（１）または（２）において、前記各画素に走査電圧を供給する複数の映像線駆動回路を備え、前記各走査線駆動回路は、前記第１基板の任意の１辺に隣接する１辺の縁部に実装され、前記１番目の映像線駆動回路は、前記表示制御回路から出力される第１制御信号に基づき、前記複数の走査線駆動回路を駆動するための第２制御信号を生成する制御信号生成回路を有し、前記１番目の映像線駆動回路から前記複数の走査線駆動回路に対して、前記複数の走査線駆動回路を駆動するための第２制御信号を出力する。
【０００９】
（５）（４）において、前記第１制御信号は、表示データラッチ用クロックと、出力タイミング制御用クロックと、表示データ取込開始信号を含み、前記第２制御信号は、シフトクロックと、フレーム開始信号を含み、前記制御信号生成回路は、前記表示データラッチ用クロックを分周し、前記シフトクロックを生成する分周回路と、前記表示データ取込開始信号の間隔を監視する監視回路と、前記監視回路の出力と前記出力タイミング制御用クロックとに基づき前記フレーム開始信号を生成する回路を有する。
（６）（１）または（２）において、前記第１制御信号は、表示データラッチ用クロックを含み、前記ｍ個の映像線駆動回路用の表示データラッチ用クロックと、前記ｎ個の映像線駆動回路用の表示データラッチ用クロックとは、それぞれ位相が異なっている。
（７）（１）または（２）において、 前記ｍ個の映像線駆動回路は、ｍ番目の映像線駆動回路ないし１番目の映像線駆動回路の順番に順次表示データを取り込む。
（８）（１）ないし（７）の何れかにおいて、ｍ＝ｎである。
（９）（１）ないし（７）の何れかにおいて、ｍ≠ｎである。
（１０）（１）または（２）において、前記表示制御回路は、複数個配置され、前記各表示制御回路に位置情報を与えることにより、当該位置情報に基づき、前記各表示制御回路において表示データの分配を行う。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、画面中央部に信号入力端子が配置可能となるとともに、ノイズの影響を受けにくく、高精細の表示パネルを容易に実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
【図２】本発明の実施例１の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
【図３Ａ】本発明の実施例１のドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）の概略構成を示すブロック図である。
【図３Ｂ】本実施例のドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）の概略構成を示すブロック図である。
【図４】図４は、本発明の実施例２のタイミングコントローラ（ＴＣＯＮ）の概略構成を示す図である。
【図５】本発明の実施例２の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
【図６Ａ】本発明の実施例３のドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）の概略構成を示すブロック図である。
【図６Ｂ】本発明の実施例３のドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）の概略構成を示すブロック図である。
【図７】図６Ａ、図６Ｂに示す制御信号生成回路の回路構成を示すブロック図である。
【図８】図７に示す制御信号生成回路の動作を説明するためのタイミングチャートである。
【図９】本発明の実施例４の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
【図１０】本発明の実施例４の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
【図１１】本発明の実施例５の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
【図１２】本発明の実施例５の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
【図１３】本発明の実施例５のドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）の概略構成を示すブロック図である。
【図１４】単一のドットクロック（ＣＬ２）で、前述の各実施例のような構成の液晶表示パネル（ＬＣＤ）を駆動したときの、タイミングコントローラ（ＴＣＯＮ）の電源電流（Ｉ（ＴＣＯＮ））の電流波形と、タイミングコントローラ（ＴＣＯＮ）の入力電圧（ＶＤＤ（ＴＣＯＮ））の電圧波形を示す模式図である。
【図１５】本発明の実施例６のタイミングコントローラ（ＴＣＯＮ）を説明するためのタイミングチャートである。
【図１６】本発明の実施例７の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
【図１７】従来の液晶表示パネルの一例の概略構成を示すブロック図である。
【図１８】図１７に示す従来の液晶表示パネルにおいて、より高精細化を図った場合の問題点を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明を液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１は、本発明の実施例１の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。同図において、ＬＣＤは液晶表示パネル、ＦＰＣはフレキシブル配線基板である。
液晶表示パネル（ＬＣＤ）は、画素電極、薄膜トランジスタ等が形成される第１の基板（例えば、ガラス板；ＴＦＴ基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（例えば、ガラス板；ＣＦ基板ともいう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルは、液晶が一対の基板の間に挟持された構造となっている。なお、基板の材質は絶縁性の基板であればよく、ガラス基板に限られず、プラスチック基板などでもよい。なお、本発明は液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
さらに、本実施例の液晶表示装置は、液晶表示パネルの裏側に配置されるバックライトを有するが、本発明はバックライトの内部構造とは関係がないので、バックライトの内部構造の詳細な説明は省略する。
【００１３】
各画素（サブピクセル）は、画素電極（ＰＩＸ）と薄膜トランジスタ（ＴＦＴ）を有し、複数の走査線（または、ゲート線）（ＧＬ）と映像線（または、ドレイン線、ソース線）（ＤＬ）との交差する部分に対応して設けられる。
また、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶層が挟持されるので、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間には、液晶容量（ＣLC）が形成される。また、画素電極（ＰＩＸ）の電位を保持するために、画素電極（ＰＩＸ）と対向電極（ＣＴ）との間に、各画素毎に保持容量（Ｃａｄｄ）が設けられる。
さらに、図１では、画素電極（ＰＩＸ）は、一個のみを図示しているが、この画素電極（ＰＩＸ）、薄膜トランジスタ（ＴＦＴ）はマトリクス状に複数配置される。また、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば、第２の基板（ＳＵＢ２）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＳＵＢ１）側に設けられる。
各サブピクセルの薄膜トランジスタ（ＴＦＴ）は、ソースが画素電極（ＰＩＸ）に、ドレインが映像線（ＤＬ）に、ゲートが走査線（ＧＬ）に接続され、画素電極（ＰＩＸ）に映像電圧（階調電圧）を供給するためのスイッチとして機能する。
映像線（ＤＬ）はドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）に接続され、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）から映像電圧が供給される。また、走査線（ＧＬ）はゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）に接続され、ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）から、選択走査電圧、あるいは非選択走査電圧が供給される。ここで、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）と、各ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）は、それぞれ１個の半導体チップ（ＩＣ）で構成される。
【００１４】
本実施例でも、タイミングコントローラ（表示制御回路；ＴＣＯＮ）と、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）と、ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）とは、液晶表示パネル（ＬＣＤ）の第１の基板（ＳＵＢ１）の２辺の縁部にそれぞれ実装される。
しかしながら、本実施例では、タイミングコントローラ（ＴＣＯＮ）は、液晶表示パネル（ＬＣＤ）の第１の基板（ＳＵＢ１）の長辺側の中央部の縁部に実装され、その左右両側にドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）が配置される。
タイミングコントローラ（ＴＣＯＮ）は、１個の半導体集積回路（ＬＳＩ）から構成され、外部から送信されてくる表示制御信号（ＣＳ）と表示データ（Ｄａｔａ）とに基づき、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）、およびゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）を制御・駆動する。
ここで、表示制御信号（ＣＳ）は、クロック信号（ＣＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）を含み、表示データ（Ｄａｔａ）は、例えば、それぞれ６ビットのＲ・Ｇ・Ｂの表示データで構成される。
タイミングコントローラ（ＴＣＯＮ）は、その左右両側に配置されるドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）に対して表示データ（Ｄａｔａ）と、ドレインドライバ駆動用の制御信号（Ｄ−ＣＳ）をそれぞれ出力する。
【００１５】
タイミングコントローラ（ＴＣＯＮ）からドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）に出力された表示データ（Ｄａｔａ（Ａ））と、制御信号（Ｄ−ＣＳ）は、ドレインドライバ（Ｄ−Ｄｒ３）に入力され、各ドレインドライバ（Ｄ−Ｄｒ２，Ｄ−Ｄｒ３）内の内部信号線、および各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）に入力される。
また、タイミングコントローラ（ＴＣＯＮ）からドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）に出力された表示データ（Ｄａｔａ（Ｂ））と、制御信号（Ｄ−ＣＳ）は、ドレインドライバ（Ｄ−Ｄｒ４）に入力され、各ドレインドライバ（Ｄ−Ｄｒ４，Ｄ−Ｄｒ５）内の内部信号線、および各ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）に入力される。
外部の階調電圧生成回路から供給される階調基準電圧（Ｖ１〜Ｖｎ）は、フレキシブル配線基板（ＦＰＣ）を介して、ドレインドライバ（Ｄ−Ｄｒ３）に入力され、各ドレインドライバ（Ｄ−Ｄｒ２，Ｄ−Ｄｒ３）内の内部信号線、および各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）に入力される。
同様に、外部の階調電圧生成回路から供給される階調基準電圧（Ｖ１〜Ｖｎ）は、フレキシブル配線基板（ＦＰＣ）を介して、ドレインドライバ（Ｄ−Ｄｒ４）に入力され、各ドレインドライバ（Ｄ−Ｄｒ４，Ｄ−Ｄｒ５）内の内部信号線、および各ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）に入力される。
さらに、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）の電源電圧は、フレキシブル配線基板（ＦＰＣ）上の電源ラインを介して、外部の電源回路からそれぞれ供給される。
【００１６】
タイミングコントローラ（ＴＣＯＮ）は、ゲートドライバ駆動用の制御信号（Ｇ−ＣＳ）を出力する。
制御信号（Ｇ−ＣＳ）は、ドレインドライバ（Ｄ−Ｄｒ３）に入力され、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）内の内部信号線、および各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、ゲートドライバ（Ｇ−Ｄｒ１）に入力され、ゲートドライバ（Ｇ−Ｄｒ１）内の内部信号線、および各ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を伝搬して、各ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）に入力される。
また、各ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）の電源電圧は、フレキシブル配線基板（ＦＰＣ）を介して、液晶表示パネル（ＬＣＤ）の第１の基板（ＳＵＢ１）上の電源配線を介して外部の電源回路からそれぞれ供給される。
このように、本実施例では、液晶表示パネル（ＬＣＤ）の第１の基板（ＳＵＢ１）の長辺側の中央部にタイミングコントローラ（ＴＣＯＮ）を配置し、その左右両側にドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）を配置する。また、タイミングコントローラ（ＴＣＯＮ）に表示データ（Ｄａｔａ）、表示制御信号（ＣＳ）、電源電圧（ＶＤＤ）を入力するフレキシブル配線基板（ＦＰＣ）の引き出し口を、液晶表示パネル（ＬＣＤ）の中央部に設ける。これにより信号配線経路も短く、フレキシブル配線基板（ＦＰＣ）も小さくすることができる。
【００１７】
各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）は、タイミングコントローラ（ＴＣＯＮ）から入力される表示データ（Ｄａｔａ（Ａ）、Ｄａｔａ（Ｂ））、制御信号（Ｄ−ＣＳ）、階調基準電圧（Ｖ１〜Ｖｎ）に基づき、各画素電極（ＰＩＸ）に出力する階調電圧を決定し出力する。
図２は、本実施例の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
図２に示すように、タイミングコントローラ（ＴＣＯＮ）の左側に配置されるドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）については、まず、液晶表示パネル（ＬＣＤ）の左端に位置するドレインドライバ（Ｄ−Ｄｒ１）に表示データ（Ｄａｔａ）の前半の表示データ（Ｄａｔａ（Ａ））を順次転送していき、ドレインドライバ（Ｄ−Ｄｒ１）から表示データ（Ｄａｔａ（Ａ））を取り込み始めるようにし、このドレインドライバ（Ｄ−Ｄｒ１）が表示データ（Ｄａｔａ（Ａ））を全て取り込み終わると、ドレインドライバ（Ｄ−Ｄｒ２）が表示データ（Ｄａｔａ（Ａ））を取り込み始めるようにする。この動作をドレインドライバ（Ｄ−Ｄｒ３）に対しても繰り返す。
また、タイミングコントローラ（ＴＣＯＮ）の右側に配置されるドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）については、逆にタイミングコントローラ（ＴＣＯＮ）に一番近いドレインドライバ（Ｄ−Ｄｒ４）から表示データ（Ｄａｔａ）の後半の表示データ（Ｄａｔａ（Ｂ））を取り込み始め、それが終わるとドレインドライバ（Ｄ−Ｄｒ５）、ドレインドライバ（Ｄ−Ｄｒ６）の順で表示データ（Ｄａｔａ（Ｂ））を取り込み始めるようにする。なお、図２、および、後述する図５、図１０、図１２において、ＨＬは１表示ラインである。
【００１８】
図３Ａは、本実施例のドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）の概略構成を示すブロック図、図３Ｂは、本実施例のドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）の概略構成を示すブロック図である。なお、この図３Ａ、図３Ｂ、では、制御信号（Ｄ−ＣＳ）として、ドットクロック（ＣＬ２）と、出力タイミング制御用クロック（ＣＬ１）と、表示データ取込開始信号（ＳＴＨ）のみを図示しており、制御信号（Ｇ−ＣＳ）として、シフトクロック（ＣＬ３）と、フレーム開始信号（ＦＬＭ）のみを図示している。
図３Ａ、図３Ｂにおいて、ＳＨ１／ＳＨ２は、表示データ取込開始信号（ＳＴＨ_Ｌ，ＳＴＨ_Ｒ）を伝搬させるための内部信号線であり、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）の内部信号線は、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）間の伝送線路（第１の基板（ＳＵＢ１）上の配線層）を介して互いに相互に接続されている。
また、本実施例では、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）には、表示データのシフト方向を指定するシフト方向モード信号（Ｌ/Ｒ）と、自ドレインドライバが、最も左（図３Ａにおいて最も左）側の位置に配置されていることを示す位置指定モード信号（Left_END_CHIP；以下、ＬＥＣという）と、自ドレインドライバが、最も右（図３Ｂにおいて最も右）側の位置に配置されていることを示す位置指定モード信号（Right_END_CHIP；以下、ＲＥＣという）が入力される。
本実施例では、シフト方向モード信号（Ｌ/Ｒ）が「１」のときに、ＳＷ２とＳＷ３のスイッチ素子が１ドライバ分遅延回路２０−１に接続され、表示データのシフト方向は、図３Ａ，図３Ｂの左から右方向となり、シフト方向モード信号（Ｌ/Ｒ）が「０」のときに、ＳＷ２とＳＷ３のスイッチ素子が１ドライバ分遅延回路２０−２に接続され、表示データのシフト方向は、図３Ａ，図３Ｂの右から右方向となる。
また、シフト方向モード信号（Ｌ/Ｒ）が「１」のときに、スイッチ素子（ＳＷ５）がスイッチ素子（ＳＷ１）側に接続され、データラッチ制御回路２１にスイッチ素子（ＳＷ１）側から表示データ取込開始信号（ＳＴＨ_Ｌ，ＳＴＨ_Ｒ）が入力され、シフト方向モード信号（Ｌ/Ｒ）が「０」のときに、スイッチ素子（ＳＷ５）がスイッチ素子（ＳＷ４）側に接続され、データラッチ制御回路２１にスイッチ素子（ＳＷ４）側から表示データ取込開始信号（ＳＴＨ_Ｌ，ＳＴＨ_Ｒ）が入力される。
【００１９】
また、位置指定モード信号（ＬＥＣ）と、位置指定モード信号（ＲＥＣ）で、表示データの伝搬経路を変更する。
位置指定モード信号（ＬＥＣ）が「１」の時に、スイッチ素子（ＳＷ１）が内部信号線（ＳＨ１）に接続され、位置指定モード信号（ＬＥＣ）が「０」の時に、スイッチ素子（ＳＷ１）が内部信号線（ＳＨ２）に接続される。位置指定モード信号（ＲＥＣ）が「１」の時に、スイッチ回路（ＳＷ４）が内部信号線（ＳＨ１）に接続され、位置指定モード信号（ＬＥＣ）が「０」の時に、スイッチ回路（ＳＷ４）が内部信号線（ＳＨ２）に接続される。
また、本実施例では、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）については、タイミングコントローラ（ＴＣＯＮ）から表示データ取込開始信号（ＳＴＨ_Ｌ）が、内部信号線（ＳＨ１）に出力される。そして、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）のＳＷ１〜ＳＷ５のスイッチ回路は図３Ａのように接続されているので、ドレインドライバ（Ｄ−Ｄｒ１）⇒ドレインドライバ（Ｄ−Ｄｒ２）⇒ドレインドライバ（Ｄ−Ｄｒ３）の順で表示データ（Ｄａｔａ）をラッチする。
また、ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）については、タイミングコントローラ（ＴＣＯＮ）から表示データ取込開始信号（ＳＴＨ_Ｒ）が、内部信号線（ＳＨ２）に出力される。そして、各ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）のＳＷ１〜ＳＷ５のスイッチ素子は図３Ｂのように接続されているので、ドレインドライバ（Ｄ−Ｄｒ４）⇒ドレインドライバ（Ｄ−Ｄｒ５）⇒ドレインドライバ（Ｄ−Ｄｒ６）の順で表示データ（Ｄａｔａ）をラッチする。
【００２０】
なお、実際には、ドレインドライバは、タイミング制御回路、レベルシフト回路、Ｄ−Ａ変換器、アンプ回路、階調電圧生成回路なども有するが、前述した各回路は周知の構成であるので、図３Ａ、図３Ｂ、および、後述する図６Ａ、図６Ｂ、図１３では、前述した各回路の図示は省略している。
また、図１に示すように、ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）が液晶表示パネル（ＬＣＤ）の左側に配置される場合は、図３に示すように、タイミングコントローラ（ＴＣＯＮ）から出力した制御信号（Ｇ−ＣＳ）（ここでは、シフトクロック（ＣＬ３）と、フレーム開始指示信号（ＦＬＭ））が、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）を経由して、ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）に供給される。
これにより、第１の基板（ＳＵＢ１）上の配線層や、フレキシブル配線基板（ＦＰＣ）上に信号線を追加することなく実現できるので、より狭額縁とすることが可能である。
以上説明したように、本実施例によれば、液晶表示パネル（ＬＣＤ）の中央部に信号の引き出し線を設けられるような構造を実現できるとともに、タイミングコントローラ（ＴＣＯＮ）や、外部の電源回路から最も遠い位置のドレインドライバまでの段数、タイミングコントローラ（ＴＣＯＮ）や、外部の電源回路から各ドレインドライバまでの配線距離を短くすることができるので、ノイズの影響を受けにくく、高精細パネルを容易に実現することが可能となる。
【００２１】
［実施例２］
図４は、本発明の実施例２のタイミングコントローラ（ＴＣＯＮ）の概略構成を示す図である。本実施例は、前述の実施例１において、液晶表示パネル（ＬＣＤ）の高精細化に対応するための実施例である。
本実施例では、タイミングコントローラ（ＴＣＯＮ）の内部にメモリ（ここでは、１／２表示ライン分のラインメモリ）を４個設ける。なお、メモリは、フレームメモリを使用してもよい。
ＳＷＩ，ＳＷＯのスイッチ素子を制御することにより、タイミングコントローラ（ＴＣＯＮ）に入力された表示データ（Ｄａｔａ）は、ラインメモリ（ＬＭＡ）⇒ラインメモリ（ＬＭＢ）⇒ラインメモリ（ＬＭＣ）⇒ラインメモリ（ＬＭＤ）の順に各ラインメモリに格納される。
図５は、本実施例の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
図５に示すように、ラインメモリ（ＬＭＡ，ＬＭＢ）に表示データ（Ｄａｔａ）が格納されると、次にタイミングコントローラ（ＴＣＯＮ）に入力される表示データ（Ｄａｔａ）は、ラインメモリ（ＬＭＣ）、ラインメモリ（ＬＭＤ）の順に格納される。
同時に、図５の矢印Ａ、Ｂに示すように、ラインメモリ（ＬＭＡ）、ラインメモリ（ＬＭＢ）に格納済みの、Ｄａｔａ（Ａ）とＤａｔａ（Ｂ）の表示データを、タイミングコントローラ（ＴＣＯＮ）の両側に配置されるドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）とドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）に対して出力する。
この際、１／２表示ライン分の表示データを、約１表示ライン分の表示データが入力される時間で出力すればよいので、表示データの出力時の周波数を、表示データの入力時の約半分にすることが可能となる。
これにより、本実施例では、高精細化した液晶表示パネル（ＬＣＤ）でも高速のクロックを使用することなく、表示データの転送が可能となる。
【００２２】
［実施例３］
本実施例は、タイミングコントローラ（ＴＣＯＮ）から出力されるゲートドライバ駆動用の制御信号（Ｇ−ＣＳ）を、ドレインドライバ（Ｄ−Ｄｒ）で生成するようにしたものである。
図６Ａは、本発明の実施例３のドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）の概略構成を示すブロック図、図６Ｂは、本発明の実施例３のドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）の概略構成を示すブロック図である。
図６Ａ、図６Ｂに示すドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）は、ゲートドライバ駆動用の制御信号生成回路２２を備える点で、前述の図３Ａ、図３Ｂに示すドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）と相違するが、それ以外の構成は同様であるので、再度の説明は省略する。ここで、制御信号生成回路２２は、位置指定モード信号（ＬＥＣ）が「１」の時のみ有効となる。
図７は、図６Ａ、図６Ｂに示す制御信号生成回路２２の回路構成を示すブロック図であり、図８は、図７に示す制御信号生成回路２２の動作を説明するためのタイミングチャートである。
ゲートドライバ（Ｇ−Ｇｒ１，Ｇ−Ｇｒ２）用のシフトクロック（ＣＬ３）は、ドットクロック（ＣＬ２）を分周回路１０で分周して生成する。ここで、分周回路１０は、データ取り込み開始信号（ＳＴＨ_Ｌ）で初期化される。
また、フレーム開始信号（ＦＬＭ）はＳ−Ｒフリップ・フロップ回路１３で生成される。即ち、データ取り込み開始信号（ＳＴＨ_Ｌ）のパルス間隔を監視するパルス間隔監視回路１１において、一定期間、Ｌｏｗレベルが継続することを検出することにより、垂直帰線期間として判断して、パルス間隔監視回路１１の出力をＨｉｇｈレベルとなし、その後に入力されるデータ取り込み開始信号（ＳＴＨ_Ｌ）と、アンド回路１２において論理積を取り、アンド回路１２の出力によりＳ−Ｒフリップ・フロップ回路１３をセットし、出力タイミング制御用クロック（ＣＬ１）でＳ−Ｒフリップ・フロップ回路１３をリセットして、フレーム開始信号（ＦＬＭ）を生成する。
シフトクロック（ＣＬ３）とフレーム開始信号（ＦＬＭ）を、ゲートドライバ（Ｇ−Ｄｒ１）に一番近いドレインドライバ（Ｄ−Ｄｒ１）内で生成することにより、新たな信号線を追加することなく、ゲートドライバ（Ｇ−Ｄｒ１，Ｇ−Ｄｒ２）の駆動が可能になるので、これにより、より狭額縁で、高精細化の液晶表示パネル（ＬＣＤ）を安価に実現することが可能となる。
【００２３】
［実施例４］
図９は、本発明の実施例４の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
本実施例は、タイミングコントローラ（ＴＣＯＮ）を、液晶表示パネル（ＬＣＤ）の長辺側で、左右非対称な位置に配置したものであり、図９では、タイミングコントローラ（ＴＣＯＮ）の左側にドレインドライバ（Ｄ−Ｄｒ１，Ｄ−Ｄｒ２）を、右側にドレインドライバ（Ｄ−Ｄｒ３〜Ｄ−Ｄｒ６）を配置した場合を図示している。
タイミングコントローラ（ＴＣＯＮ）には、この位置に配置していることを示すタイミングコントローラ（ＴＣＯＮ）の位置情報信号（ＣＳＰ）を入力し、これにより必要なデータ分配できるようにする。その他の構成は前述の実施例１と同じである。
図１０は、本実施例の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
図１０に示すように、タイミングコントローラ（ＴＣＯＮ）の左側に配置されるドレインドライバ（Ｄ−Ｄｒ１，Ｄ−Ｄｒ２）については、まず、液晶表示パネル（ＬＣＤ）の左端に位置するドレインドライバ（Ｄ−Ｄｒ１）に表示データ（Ｄａｔａ）の前半の表示データ（Ｄａｔａ（Ａ））を順次転送していき、ドレインドライバ（Ｄ−Ｄｒ１）から表示データ（Ｄａｔａ（Ａ））を取り込み始めるようにし、このドレインドライバ（Ｄ−Ｄｒ１）が表示データ（Ｄａｔａ（Ａ））を全て取り込み終わると、ドレインドライバ（Ｄ−Ｄｒ２）が表示データ（Ｄａｔａ（Ａ））を取り込み始める。
また、タイミングコントローラ（ＴＣＯＮ）の右側に配置されるドレインドライバ（Ｄ−Ｄｒ３〜Ｄ−Ｄｒ６）については、逆にタイミングコントローラ（ＴＣＯＮ）に一番近いドレインドライバ（Ｄ−Ｄｒ３）から表示データ（Ｄａｔａ）の後半の表示データ（Ｄａｔａ（Ｂ））を取り込み始め、それが終わるとドレインドライバ（Ｄ−Ｄｒ４）、ドレインドライバ（Ｄ−Ｄｒ５）、ドレインドライバ（Ｄ−Ｄｒ６）の順で表示データ（Ｄａｔａ（Ｂ））を取り込み始めるようにする。
なお、図９では、メモリ（ラインメモリ）を使用しない場合の例であるが、前述の実施例２に示すように、ラインメモリ（ＬＭＡ〜ＬＭＤ）使用することもできる。
【００２４】
［実施例５］
図１１は、本発明の実施例５の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
本実施例は、タイミングコントローラ（ＴＣＯＮ）の両側に配置されたドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）における、表示データの伝搬方向を、タイミングコントローラ（ＴＣＯＮ）から、それぞれドレインドライバ（Ｄ−Ｄｒ１）とドレインドライバ（Ｄ−Ｄｒ６）に向かう方向にした場合の実施例である。
図１２は、本実施例の液晶表示パネル（ＬＣＤ）の動作を説明するためのタイミングチャートである。
本実施例では、タイミングコントローラ（ＴＣＯＮ）内に、前述の図４と同様に、ラインメモリ（ＬＭＡ〜ＬＭＤ）を持ち、入力されてくる表示データ（Ｄａｔａ）を順次、ラインメモリ（ＬＭＡ，ＬＭＢ）に格納していく。
そして、ラインメモリ（ＬＭＡ，ＬＭＢ）に１表示ライン分の表示データの格納が終了すると、入力されてくる次の表示ラインの表示データ（Ｄａｔａ）をラインメモリ（ＬＭＣ，ＬＭＤ）に格納する。同時に、ラインメモリ（ＬＭＡ，ＬＭＢ）に格納済みの前の表示ラインの表示データをドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ６）に出力する。
この場合、図１２に示すように、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）に転送する表示データ（Ｄａｔａ（Ａ））については、ラインメモリ（ＬＭＡ）の読み出し順番を変更して、ドレインドライバ（Ｄ−Ｄｒ３）⇒ドレインドライバ（Ｄ−Ｄｒ２）⇒ドレインドライバ（Ｄ−Ｄｒ１）の順番で順次表示データを転送し、ドレインドライバ（Ｄ−Ｄｒ３）⇒ドレインドライバ（Ｄ−Ｄｒ２）⇒ドレインドライバ（Ｄ−Ｄｒ１）の順で表示データをラッチする。
【００２５】
また、図１２に示すように、ドレインドライバ（Ｄ−Ｄｒ４〜Ｄ−Ｄｒ６）に転送する表示データ（Ｄａｔａ（Ｂ））については、ラインメモリ（ＬＭＡ）の読み出し順番を変更せず、ドレインドライバ（Ｄ−Ｄｒ４）⇒ドレインドライバ（Ｄ−Ｄｒ５）⇒ドレインドライバ（Ｄ−Ｄｒ６）の順番で順次表示データを転送し、ドレインドライバ（Ｄ−Ｄｒ４）⇒ドレインドライバ（Ｄ−Ｄｒ５）⇒ドレインドライバ（Ｄ−Ｄｒ６）の順で表示データをラッチする。
このような駆動をすることにより、液晶表示パネル（ＬＣＤ）の表示解像度がドレインドライバの出力数の整数倍でないときに、ドレインドライバの余り出力を、液晶表示パネル（ＬＣＤ）の端部（図１１の矢印Ａ、Ｂに示す部分）に持っていくことができ、ドレインドライバの配置配線がより省スペースで可能となる。これにより、より狭額縁のモジュールの実現が可能となる。
図１３は、本発明の実施例５のドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）の概略構成を示すブロック図である。
図１３は、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）に入力されるシフト方向モード信号（Ｌ/Ｒ）が「０」となっており、これにより、表示データ取込開始信号（ＳＴＨ_Ｌ，）の転送方向が、タイミングコントローラ（ＴＣＯＮ）からドレインドライバ（Ｄ−Ｄｒ１）に向かう方向とされている。
そして、図１３では、タイミングコントローラ（ＴＣＯＮ）から表示データ取込開始信号（ＳＴＨ_Ｌ）が内部信号線（ＳＨ２）に出力される。そして、各ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ３）のＳＷ１〜ＳＷ５のスイッチ素子は図１３のように接続されているので、ドレインドライバ（Ｄ−Ｄｒ３）⇒ドレインドライバ（Ｄ−Ｄｒ２）⇒ドレインドライバ（Ｄ−Ｄｒ１）の順で表示データ（Ｄａｔａ（Ａ））をラッチする。
【００２６】
［実施例６］
図１４は、単一のドットクロック（ＣＬ２）で、前述の各実施例のような構成の液晶表示パネル（ＬＣＤ）を駆動したときの、タイミングコントローラ（ＴＣＯＮ）の電源電流（Ｉ（ＴＣＯＮ））の電流波形と、タイミングコントローラ（ＴＣＯＮ）の入力電圧（ＶＤＤ（ＴＣＯＮ））の電圧波形を示す模式図である。
タイミングコントローラ（ＴＣＯＮ）は、クロック同期式の論理回路であるため、ドットクロック（ＣＬ２）が変化した直後に内部の回路が動作し、このタイミングで大きな電流が流れる。そのため、タイミングコントローラ（ＴＣＯＮ）をＣＯＧ（Chip On Glass）実装する場合は、特に電源端子の接続抵抗値が、タイミングコントローラ（ＴＣＯＮ）をプリント基板上に実装する場合に比べ大きくなるため、図１４に示すように、タイミングコントローラ（ＴＣＯＮ）の入力電圧（ＶＤＤ（ＴＣＯＮ））における、電源電流（Ｉ（ＴＣＯＮ））と接続抵抗による一時的な電圧降下が大きくなり、無視できなくなる。
本実施例は、これを対策するための実施例であり、タイミングコントローラ（ＴＣＯＮ）から左側に出力するドットクロック（ＣＬ２（Ｌ））と、右側に出力するドットクロック（ＣＬ２（Ｒ））の位相をずらした実施例である。
図１５に示すように、タイミングコントローラ（ＴＣＯＮ）から左右に出力する、ＣＬ２（Ｌ）とＣＬ２（Ｒ）のドットクロックの位相をクロックをずらすことにより、それぞれのドットクロックに同期して発生する消費電流のピークが分散し、電源電圧の効果幅を小さくすることができるので、タイミングコントローラ（ＴＣＯＮ）の入力電圧（ＶＤＤ（ＴＣＯＮ））における、電源電流（Ｉ（ＴＣＯＮ））と接続抵抗による一時的な電圧降下を小さくすることができる。
これにより、電源の抵抗値を低減するためにタイミングコントローラ（ＴＣＯＮ）の電源端子面積を増やす必要がなくなるので、小さいチップで高精細のパネルを駆動することが可能となる。なお、図１５は、本発明の実施例６のタイミングコントローラ（ＴＣＯＮ）を説明するためのタイミングチャートである。
【００２７】
［実施例７］
図１６は、本発明の実施例７の液晶表示パネル（ＬＣＤ）の概略構成を示すブロック図である。
本実施例は、さらに高精細の液晶表示パネル（ＬＣＤ）を駆動するために、タイミングコントローラ（ＴＣＯＮ）を複数個配置した場合の実施例である。
本実施例では、Ｄ−Ｄｒ２とＤ−Ｄｒ３のドレインドライバの間、およびＤ−Ｄｒ６とＤ−Ｄｒ７のドレインドライバの間に、ＴＣＯＮ１とＴＣＯＮ２の２個のタイミングコントローラをそれぞれ配置する。
そして、タイミングコントローラ（ＴＣＯＮ１）で、ドレインドライバ（Ｄ−Ｄｒ１〜Ｄ−Ｄｒ４）を駆動し、タイミングコントローラ（ＴＣＯＮ２）で、ドレインドライバ（Ｄ−Ｄｒ５〜Ｄ−Ｄｒ８）を駆動するようにしたものである。
本実施例では、ＴＣＯＮ１とＴＣＯＮ２の各タイミングコントローラには、その配置情報をモード信号（ＣＳＰ）として与え、ＴＣＯＮ１とＴＣＯＮ２の各タイミングコントローラは、その位置情報に応じて表示データ（Ｄａｔａ）を分配する。
これにより、液晶表示パネル（ＬＣＤ）が、より高精細になった場合でも同じタイミングコントローラ（ＴＣＯＮ）を用いて駆動することが可能となる。
なお、本発明は、液晶表示装置に限られず、例えば、有機ＥＬ表示装置などの表示装置全般にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００２８】
１０  分周回路
１１  パルス間隔監視回路
１２  アンド回路
１３  Ｓ−Ｒフリップ・フロップ回路
２０−１，２０−２  １ドライバ分遅延回路
２１  データラッチ制御回路
２２  制御信号生成回路
ＬＣＤ  液晶表示パネル
ＳＵＢ１，ＳＵＢ２  基板
ＴＣＯＮ，ＴＣＯＮ１，ＴＣＯＮ２  タイミングコントローラ
Ｄ−Ｄｒ１〜Ｄ−Ｄｒ１０  ドレインドライバ
Ｇ−Ｄｒ１，Ｇ−Ｄｒ２  ゲートドライバ
ＦＰＣ  フレキシブル配線基板
ＧＬ  走査線（ゲート線）
ＤＬ  映像線（ドレイン線、ソース線）
ＴＦＴ  薄膜トランジスタ
ＰＩＸ  画素電極
ＣＴ  対向電極
ＣLC  液晶容量
Ｃａｄｄ  保持容量
ＳＷ１〜ＳＷ５，ＳＷＩ，ＳＷＯ  スイッチ回路
ＬＭＡ〜ＬＭＤ  ラインメモリ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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