(57)【要約】【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された同じ導電型を有する第１のトランジスタおよび第２のトランジスタを含み、
前記第１のトランジスタは、ゲート絶縁膜としてＨｆ含有膜を含み、
前記第２のトランジスタは、ゲート絶縁膜としてシリコン酸化膜を含むとともにＨｆ含有膜を含まない半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のトランジスタのゲート絶縁膜は、前記第１のトランジスタのゲート絶縁膜よりも等価酸化膜厚が厚い半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記基板上に形成された絶縁膜をさらに含み、
前記第１のトランジスタは、前記絶縁膜中に形成された第１のトレンチ内に形成された第２の金属膜と、当該第２の金属膜の底面および側面を被覆する第１の金属膜とにより構成された第１のゲート電極を含み、
前記第２のトランジスタは、前記絶縁膜中、または前記絶縁膜および前記基板中に形成された第２のトレンチ内に形成された前記第２の金属膜と、当該第２の金属膜の底面および側面を被覆する前記第１の金属膜とにより構成された第２のゲート電極を含む半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２のトレンチは、前記絶縁膜および前記基板中に形成された半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２のトランジスタの前記シリコン酸化膜は、前記基板中に形成された前記第２のトレンチ内において、前記第１の金属膜の底面および側面を被覆する半導体装置。
【請求項６】
請求項１から５いずれかに記載の半導体装置において、
当該半導体装置は、メモリ領域とロジック領域とが混載された半導体装置であって、
前記第１のトランジスタは、前記ロジック領域に形成され、
前記第２のトランジスタは、前記メモリ領域に形成された半導体装置。
【請求項７】
基板上に形成された同じ導電型の第１のトランジスタおよび第２のトランジスタを含む半導体装置の製造方法であって、
前記第１のトランジスタを形成する第１の領域に選択的にＨｆ含有膜を形成する工程と、
前記第１の領域および前記第２のトランジスタを形成する第２の領域に、ポリシリコンにより構成されたダミーゲート電極を形成するとともに、前記第１の領域において、前記ダミーゲート電極をマスクとして、前記Ｈｆ含有膜をゲート形状にエッチングする工程と、
前記ダミーゲート電極をマスクとして、前記基板に不純物を注入するとともに熱処理を行い、ソース・ドレイン領域を形成する工程と、
前記基板上に前記ダミーゲート電極を埋め込む絶縁膜を形成する工程と、
前記絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第２の領域以外の領域をカバーする第１のマスクを用いて、前記第２の領域の前記ダミーゲート電極を除去して前記絶縁膜中、または前記絶縁膜および前記基板中に第２のトレンチを形成するとともに、当該第２のトレンチの底部部分に前記基板を露出させる工程と、
前記第１のマスクを除去した後に、前記第２の領域の前記基板の露出した面に、シリコン酸化膜を形成する工程と、
前記第１の領域以外の領域をカバーする第２のマスクを用いて、前記第１の領域の前記ダミーゲート電極を除去するとともに前記Ｈｆ含有膜を残したままで前記絶縁膜中に第１のトレンチを形成する工程と、
前記第２のマスクを除去した後に、前記基板上の全面に金属膜を形成し、前記第１のトレンチおよび前記第２のトレンチを当該金属膜で埋め込む工程と、
化学機械研磨法により、前記第１のトレンチおよび前記第２のトレンチ外に露出した前記金属膜を除去して前記第１のトレンチおよび前記第２のトレンチ内にそれぞれゲート電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記Ｈｆ含有膜を形成する工程は、前記基板上の全面に前記Ｈｆ含有膜を形成する工程と、
前記第２の領域に形成された前記Ｈｆ含有膜を選択的に除去する工程と、
を含む半導体装置の製造方法。
【請求項９】
請求項７または８に記載の半導体装置の製造方法において、
前記基板はシリコン基板であって、前記シリコン酸化膜を形成する工程において、前記基板の露出した面を酸化してシリコン酸化膜を形成する半導体装置の製造方法。
【請求項１０】
請求項７から９いずれかに記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程において、前記シリコン酸化膜を、当該第２のトランジスタのゲート絶縁膜が前記第１のトランジスタのゲート絶縁膜よりも等価酸化膜厚が厚くなるように形成する半導体装置の製造方法。
【請求項１１】
請求項７から１０いずれかに記載の半導体装置の製造方法において、
前記第２のトレンチの底部部分に前記基板を露出させる工程において、前記第２のトレンチを、前記絶縁膜および前記基板中に形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の構成材料として、ｈｉｇｈ−ｋとよばれる高誘電率膜の利用が検討され始めている。ｈｉｇｈ−ｋ材料の代表的なものとしては、Ｚｒ、Ｈｆ等を含む酸化物が挙げられる。こうした材料をＭＯＳＦＥＴのゲート絶縁膜に用いることにより、トランジスタを高速対応とすることができる。特許文献１（特開２００２−２８０４６１号公報）には、このようなｈｉｇｈ−ｋ材料を用いたｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴを含むＣＭＯＳデバイスが開示されている。
【０００３】
さらに、近年、メタルゲートを形成する方法として、ソース・ドレインを形成した後にゲート電極を形成するゲートラスト（ダマシンゲート）プロセスが採用されることがある。特許文献２から５には、メタルゲートの構造が記載されている。このプロセスを用いることにより、電極材料として、パターニングが困難な金属を用いることができるようになる。
【特許文献１】特開２００２−２８０４６１号公報
【特許文献２】特開２００７−１３４６７４号公報
【特許文献３】特開２００７−１２３５５１号公報
【特許文献４】特開２００２−２７０７９７号公報
【特許文献５】特開２００２−１８４９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、たとえばＤＲＡＭ（Dynamic Random Access Memory）を構成するトランジスタ等、トランジスタの種類によっては、保持特性を良好にするため、高誘電率を用いるよりも、膜厚の厚い酸化膜を設けた方が好ましいこともある。
【課題を解決するための手段】
【０００５】
本発明によれば、
基板上に形成された同じ導電型を有する第１のトランジスタおよび第２のトランジスタを含み、
前記第１のトランジスタは、ゲート絶縁膜としてＨｆ含有膜を含み、
前記第２のトランジスタは、ゲート絶縁膜としてシリコン酸化膜を含むとともにＨｆ含有膜を含まない半導体装置が提供される。
【０００６】
このような構成とすれば、高速対応が必要なトランジスタおよび、高速対応よりも、保持特性や高電圧への対応が必要なトランジスタのそれぞれの特性を好ましいものにすることができる。すなわち、高速対応が必要なトランジスタとしては、高誘電率膜であるＨｆ含有膜をゲート絶縁膜として含む第１のトランジスタを用いることができる。一方、高速対応よりも、保持特性や高電圧への対応が必要なトランジスタとしては、ゲート絶縁膜としてシリコン酸化膜を含む第２のトランジスタを用いることができる。
【０００７】
また、本発明によれば、
基板上に形成された同じ導電型の第１のトランジスタおよび第２のトランジスタを含む半導体装置の製造方法であって、
前記第１のトランジスタを形成する第１の領域に選択的にＨｆ含有膜を形成する工程と、
前記第１の領域および前記第２のトランジスタを形成する第２の領域に、ポリシリコンにより構成されたダミーゲート電極を形成するとともに、前記第１の領域において、前記ダミーゲート電極をマスクとして、前記Ｈｆ含有膜をゲート形状にエッチングする工程と、
前記ダミーゲート電極をマスクとして、前記基板に不純物を注入するとともに熱処理を行い、ソース・ドレイン領域を形成する工程と、
前記基板上に前記ダミーゲート電極を埋め込む絶縁膜を形成する工程と、
前記絶縁膜を平坦化して前記ダミーゲート電極の上面を露出させる工程と、
前記第２の領域以外の領域をカバーする第１のマスクを用いて、前記第２の領域の前記ダミーゲート電極を除去して前記絶縁膜中、または前記絶縁膜および前記基板中に第２のトレンチを形成するとともに、当該第２のトレンチの底部部分に前記基板を露出させる工程と、
前記第１のマスクを除去した後に、前記第２の領域の前記基板の露出した面に、シリコン酸化膜を形成する工程と、
前記第１の領域以外の領域をカバーする第２のマスクを用いて、前記第１の領域の前記ダミーゲート電極を除去するとともに前記Ｈｆ含有膜を残したままで前記絶縁膜中に第１のトレンチを形成する工程と、
前記第２のマスクを除去した後に、前記基板上の全面に金属膜を形成し、前記第１のトレンチおよび前記第２のトレンチを当該金属膜で埋め込む工程と、
化学機械研磨法により、前記第１のトレンチおよび前記第２のトレンチ外に露出した前記金属膜を除去して前記第１のトレンチおよび前記第２のトレンチ内にそれぞれゲート電極を形成する工程と、
を含む半導体装置の製造方法が提供される。
【０００８】
本発明者の検討によれば、上記第２のトレンチの底部部分に基板を露出させる工程を行う際に、基板上にＨｆ含有膜が形成されていると、Ｈｆ含有膜がエッチング除去されにくく、基板を露出させるのが困難であることが明らかになった。これは、基板に不純物を注入してソース・ドレイン領域を形成する際に熱処理が行われるため、Ｈｆ含有膜のＨｆの結晶化が進むことにより、エッチング除去されにくくなるためと考えられる。とくに、Ｈｆ含有膜がＳｉを含まない場合にこのようなエッチングの困難さが生じる。上記の構成においては、ソース・ドレイン領域を形成する処理の際に、第２の領域にはＨｆ含有膜が形成されていないため、第２のトレンチの底部部分に基板を露出させる工程において、基板表面を容易に露出させることができる。一方、第１のトランジスタは、Ｈｆ含有膜を含む構成となっているので、高速対応が必要な場合は、第１のトランジスタを用いることにより、所望の特性を得ることができる。
【０００９】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【発明の効果】
【００１０】
本発明によれば、同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
以下の実施の形態において、半導体装置は、ロジック領域とＤＲＡＭ（Dynamic Random Access Memory）等のメモリが形成されたメモリ領域とが混載された構成となっている。ここで、ロジック領域は、メモリ領域中のメモリ素子の周辺回路ではなく、メモリ領域とは異なる領域に形成されたものである。たとえば、ロジック領域は、ＣＰＵ（Central Processing Unit）等の高速ロジック回路が形成された領域とすることができる。
【００１２】
（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００（基板）は、ロジック領域２００（図中Ｌｏｇｉｃと記載）とメモリ領域であるＤＲＡＭ（Dynamic Random Access Memory）領域２０２（図中ＤＲＡＭと記載）とが混載された半導体基板１０２を含む。半導体基板１０２は、たとえばシリコン基板である。
【００１３】
半導体装置１００は、半導体基板１０２上に形成され、同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ロジック領域２００に形成されている。第２のトランジスタ２１２は、ＤＲＡＭ領域２０２に形成されている。本実施の形態において、第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６（Ｈｆ含有膜）を含む。一方、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。
【００１４】
半導体基板１０２の表面には、Ｎ型不純物拡散領域１１６ａが形成されている。Ｎ型不純物拡散領域１１６ａは、それぞれ第１のトランジスタ２１０および第２のトランジスタ２１２のソース・ドレイン領域となる。また、Ｎ型不純物拡散領域１１６ａ表面には、シリサイド層１１８が形成されている。さらに、半導体基板１０２上には、第１のトランジスタ２１０および第２のトランジスタ２１２のゲート絶縁膜およびゲート電極を埋め込むように、サイドウォール１１４、絶縁膜１２０、および層間絶縁膜１２２（絶縁膜）が形成されている。さらに、層間絶縁膜１２２および絶縁膜１２０中には、各Ｎ型不純物拡散領域１１６ａにシリサイド層１１８を介して接続するコンタクト１３６が形成されている。
【００１５】
第１のトランジスタ２１０のゲート絶縁膜は、ゲート絶縁膜１０４と、上述したＨｆ含有ゲート絶縁膜１０６と、および閾値制御用金属膜１０８とが下からこの順で積層された積層膜により構成される。第１のトランジスタ２１０は、サイドウォール１１４（絶縁膜）中に形成された第１のトレンチ内に形成された第２の金属膜１２８と、第２の金属膜１２８の底面および側面を被覆する第１の金属膜１２６とにより構成された第１のゲート電極１３０を含む。
【００１６】
第２のトランジスタ２１２のゲート絶縁膜は、シリコン酸化膜１２４により構成される。第２のトランジスタ２１２のシリコン酸化膜１２４は、第１のトランジスタ２１０のゲート絶縁膜の等価酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）が前記第１のトランジスタのゲート絶縁膜の等価酸化膜厚よりも厚くなるように形成することができる。第２のトランジスタ２１２は、サイドウォール１１４（絶縁膜中）および半導体基板１０２中に形成された第２のトレンチ内に形成された第２の金属膜１２８と、第２の金属膜１２８の底面および側面を被覆する第１の金属膜１２６とにより構成された第２のゲート電極１３２を含む。シリコン酸化膜１２４は、半導体基板１０２中に形成された第２のトレンチ内において、第１の金属膜１２６の底面および側面を被覆するように形成されている。このように、ＤＲＡＭ領域２０２において、第２のゲート電極１３２を半導体基板１０２中に彫り込んで形成することにより、第２のトランジスタ２１２のチャネル長を長くすることができる。これにより、オフ電流を低減することができ、保持特性を良好にすることができる。
【００１７】
次に、図２から図９を参照して、本実施の形態における半導体装置１００の製造手順を説明する。図２から図９は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。以下では、ロジック領域２００に、第１のトランジスタ２１０に加えて、第１のトランジスタ２１０とは逆導電型の第３のトランジスタ２１４も形成される場合を例として説明する。また、本実施の形態において、第１のトランジスタ２１０、第２のトランジスタ２１２、および第３のトランジスタ２１４は、ゲートラストプロセスで形成された構成を有する。
【００１８】
ロジック領域２００には、Ｐ型チャネル領域（図中Ｐｃｈと記載）とＮ型チャネル領域（図中Ｎｃｈ）とが設けられている。また、ＤＲＡＭ領域２０２は、Ｎ型チャネル領域とすることができる。これらの領域は、素子分離絶縁膜１０３により分離されている。素子分離絶縁膜１０３は、たとえばシリコン酸化膜により構成することができる。また、素子分離絶縁膜１０３の底面および側面にシリコン窒化膜等のライナ膜を形成した構成とすることもできる。
【００１９】
つづいて、半導体基板１０２上全面にゲート絶縁膜１０４を形成する。ゲート絶縁膜１０４は、たとえばＴａＮとすることができる。ここでは図示していないが、ゲート絶縁膜１０４を形成する前に、半導体基板１０２上全面にシリコン酸化膜を形成し、その上にゲート絶縁膜１０４を形成することもできる。
【００２０】
次いで、半導体基板１０２上全面にＨｆ含有ゲート絶縁膜１０６を形成する。本実施の形態において、Ｈｆ含有ゲート絶縁膜１０６は、Ｈｆを含むとともにシリコンを含まない膜とすることができる。Ｈｆ含有ゲート絶縁膜１０６は、たとえばＨｆＯ２やＨｆＯＮ等とすることができる。
【００２１】
その後、ロジック領域２００を選択的にマスクするレジスト膜（不図示）を形成し、当該レジスト膜をマスクとしたウェットエッチングにより、ＤＲＡＭ領域２０２のＨｆ含有ゲート絶縁膜１０６を選択的に除去する。その後、レジスト膜を除去する（図２（ａ））。
【００２２】
つづいて、半導体基板１０２上全面に閾値制御用金属膜１０８を形成する。ここで、閾値制御用金属膜１０８は、たとえばＬａとすることができる。次いで、ロジック領域２００のＮ型チャネル領域だけを選択的にマスクするレジスト膜（不図示）を形成し、当該レジスト膜をマスクとしたウェットエッチングにより、ロジック領域２００のＰ型チャネル領域およびＤＲＡＭ領域２０２の閾値制御用金属膜１０８を選択的に除去する。その後レジスト膜を除去する（図２（ｂ））。次いで、半導体基板１０２上全面にＮ２を照射する。
【００２３】
その後、半導体基板１０２上全面に、後にポリシリコン層をエッチングする際のエッチングストッパ膜として機能するエッチングストッパ膜１１０を形成する（図３（ａ））。エッチングストッパ膜１１０は、たとえばＴｉＮにより構成することができる。
【００２４】
つづいて、エッチングストッパ膜１１０上にたとえばＣＶＤ法によりポリシリコン層１１２を形成する。次いで、既知のリソグラフィ技術により、ポリシリコン層１１２、エッチングストッパ膜１１０、閾値制御用金属膜１０８、Ｈｆ含有ゲート絶縁膜１０６、およびゲート絶縁膜１０４を順次ゲート電極の形状にパターニングする（図３（ｂ））。これにより、ポリシリコン層１１２により構成されたダミーゲート電極が形成される。
【００２５】
その後、ダミーゲート電極であるポリシリコン層１１２をマスクとして、半導体基板１０２にイオン注入を行い、Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂのＬＤＤ（lightly doped drain）構造を形成する。つづいて、ゲート電極の形状にパターニングされたポリシリコン層１１２およびゲート絶縁膜の側方にサイドウォール１１４を形成する。サイドウォール１１４は、たとえばシリコン窒化膜により構成することができる。次いで、ダミーゲート電極であるポリシリコン層１１２およびサイドウォール１１４をマスクとして、半導体基板１０２に不純物をイオン注入するとともに熱処理を行い、Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂを形成する（図４（ａ））。熱処理は、たとえば約１０００℃で行うことができる。Ｎ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂは、それぞれトランジスタのソース・ドレイン領域となる。
【００２６】
つづいて、半導体基板１０２上全面に金属膜を形成する。本実施の形態において、金属膜は、ニッケルやコバルトにより構成される。金属膜は、スパッタリングにより形成することができる。次いで、熱処理により、金属膜と、当該金属膜に接したシリコンとを反応させ、シリサイド層１１８を形成する。ここで、ポリシリコン層１１２上にもシリサイド層１１８が形成される（図４（ｂ））。その後、未反応の金属膜を除去する。シリサイド層１１８は、たとえばＮｉＳｉやＣｏＳｉとすることができる。
【００２７】
つづいて、半導体基板上１０２全面に絶縁膜１２０および層間絶縁膜１２２をこの順で積層し、ダミーゲート電極であるポリシリコン層１１２およびサイドウォール１１４を埋め込む（図５（ａ））。絶縁膜１２０は、たとえばシリコン窒化膜により構成することができる。層間絶縁膜１２２は、たとえばシリコン酸化膜により構成することができる。
【００２８】
次いで、層間絶縁膜１２２および絶縁膜１２０表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化する（図５（ｂ））。このとき、ポリシリコン層１１２表面に形成されていたシリサイド層１１８も除去され、ダミーゲート電極であるポリシリコン層１１２の上面が露出する。
【００２９】
その後、ロジック領域２００を選択的にマスクするレジスト膜１４０（第１のマスク）を形成する（図６（ａ））。つづいて、レジスト膜１４０をマスクとしたウェットエッチングにより、ＤＲＡＭ領域２０２のダミーゲート電極であるポリシリコン層１１２を選択的に除去する。これにより、ＤＲＡＭ領域２０２のサイドウォール１１４内にトレンチ１４２（第２のトレンチ）が形成される。このとき、エッチングストッパ膜１１０がポリシリコン層１１２エッチング時のエッチングストッパとなる。
【００３０】
次いで、サイドウォール１１４をマスクとしたドライエッチングにより、トレンチ１４２底部のエッチングストッパ膜１１０、およびゲート絶縁膜１０４を順次選択的に除去する。さらに、トレンチ１４２底部の半導体基板１０２もエッチングする。これにより、トレンチ１４２が半導体基板１０２内にまで延在するようになるとともに、トレンチ１４２の底部部分に半導体基板１０２が露出する。ここで、底部部分とは、トレンチ１４２の底面および底面付近の側壁のことである。その後、レジスト膜１４０を除去する（図６（ｂ））。
【００３１】
本発明者の検討によれば、トレンチ１４２の底部部分に半導体基板１０２を露出させる工程を行う際に、半導体基板１０２上にＨｆ含有膜が形成されていると、Ｈｆ含有膜がエッチング除去されにくく、半導体基板１０２を露出させるのが困難であることが明らかになった。これは、半導体基板１０２に不純物を注入してＮ型不純物拡散領域１１６ａやＰ型不純物拡散領域１１６ｂを形成する際に熱処理が行われるため、Ｈｆ含有膜のＨｆの結晶化が進むことにより、エッチング除去されにくくなるためと考えられる。とくに、Ｈｆ含有膜がＳｉを含まない場合にこのようなエッチングの困難さが生じる。本実施の形態においては、Ｎ型不純物拡散領域１１６ａやＰ型不純物拡散領域１１６ｂを形成する処理の際に、ＤＲＡＭ領域２０２からは、Ｈｆ含有ゲート絶縁膜１０６が除去されているため、トレンチ１４２の底部部分に半導体基板１０２を露出させる工程において、半導体基板１０２表面を容易に露出させることができる。
【００３２】
つづいて、半導体基板１０２全面を熱酸化する。このとき、トレンチ１４２の底部部分では、半導体基板１０２が露出しているため、トレンチ１４２底部部分の半導体基板１０２の露出した面が酸化され、シリコン酸化膜１２４が形成される（図７（ａ））。熱酸化処理は、たとえばＨ２Ｏ２を用いて、約１０６０℃で約１０秒間行うことができる。これにより、ＤＲＡＭ領域２０２に緻密で結晶性の良好なシリコン酸化膜１２４を形成することができる。ここで、シリコン酸化膜１２４がＨｆ含有ゲート絶縁膜１０６よりも膜厚が厚くなるように形成することができる。シリコン酸化膜１２４の膜厚は、たとえば１００ｎｍとすることができる。これにより、保持特性を良好にすることができる。
【００３３】
また、このとき、ロジック領域２００においても、ポリシリコン層１１２の上面が酸化され、酸化膜１４４が形成される。このとき、ロジック領域２００において、たとえばＨｆ含有ゲート絶縁膜１０６が表面に露出していると、Ｈｆ含有ゲート絶縁膜１０６も酸化されて、高誘電率膜としての機能が損なわれるおそれがある。本実施の形態においては、ＤＲＡＭ領域２０２にシリコン酸化膜１２４を形成する際に、ロジック領域２００のＨｆ含有ゲート絶縁膜１０６が他の層で保護された状態となっているので、Ｈｆ含有ゲート絶縁膜１０６の特性を良好に保ったままにすることができる。
【００３４】
次いで、ＤＲＡＭ領域２０２を選択的にマスクするレジスト膜１４６（第２のマスク
）を形成する。その後、レジスト膜１４６をマスクとしたウェットエッチングにより、ロジック領域２００の酸化膜１４４およびダミーゲート電極であるポリシリコン層１１２を選択的に除去する。これにより、ロジック領域２００のサイドウォール１１４内にトレンチ１４８（第１のトレンチ）が形成される（図７（ｂ））。このとき、エッチングストッパ膜１１０がポリシリコン層１１２エッチング時のエッチングストッパとなる。その後、レジスト膜１４６を除去する（図８（ａ））。
【００３５】
次いで、半導体基板１０２上の全面に第１の金属膜１２６および第２の金属膜１２８をこの順で積層する。第１の金属膜１２６は、たとえばＴｉＡｌＮにより構成することができる。また、第１の金属膜１２６の平坦部の膜厚は、たとえば１０ｎｍとすることができる。第１の金属膜１２６は、トレンチ１４２およびトレンチ１４８の底面および側壁をそれぞれ覆うように形成され、第１の金属膜１２６が形成された後も、トレンチ１４２およびトレンチ１４８内には凹部が形成されている。本実施の形態において、第１の金属膜１２６は、トレンチ１４２およびトレンチ１４８内において、ゲート絶縁膜の上面に形成された底面部およびこの底面部の周縁から立設された周壁部を有する構成とすることができる。次いで、第１の金属膜１２６上に第２の金属膜１２８を形成して、トレンチ１４２およびトレンチ１４８を埋め込む。第２の金属膜１２８は、たとえばＷ、Ａｌ、またはＣｕ等により構成することができる。
【００３６】
その後、トレンチ１４２およびトレンチ１４８外部に露出した第２の金属膜１２８および第１の金属膜１２６をＣＭＰにより除去する（図８（ｂ））。これにより、ロジック領域２００のＮ型チャネル領域に第１のゲート電極１３０、ロジック領域２００のＰ型チャネル領域に第３のゲート電極１３４、ＤＲＡＭ領域２０２に第２のゲート電極１３２がそれぞれ形成される。
【００３７】
この後、層間絶縁膜１２２および絶縁膜１２０を選択的に除去して、ソース・ドレイン領域であるＮ型不純物拡散領域１１６ａおよびＰ型不純物拡散領域１１６ｂに接続するコンタクトホールを形成する。つづいて、コンタクトホール内に第１の金属膜１２６および第２の金属膜１２８をこの順で形成し、第１のゲート電極１３０等を形成したのと同様、コンタクトホール外に露出した第２の金属膜１２８および第１の金属膜１２６をＣＭＰにより除去する。これにより、コンタクト１３６が形成される。なお、コンタクト１３６は、ゲート電極を構成する材料と同じ材料により構成することもでき、異なる材料により構成することもできる。コンタクト１３６を構成する第２の金属膜１２８としては、たとえばＷ、Ａｌ、またはＣｕ等により構成することができる。
【００３８】
つづいて、半導体基板１０２上の全面に層間絶縁膜１６０および層間絶縁膜１６２をこの順で積層する。層間絶縁膜１６０および層間絶縁膜１６２は、たとえば低誘電率膜により構成することができる。また、図示していないが、各層間絶縁膜間には、必要に応じて適宜エッチングストッパ膜等の他の膜を設けることができる。
【００３９】
つづいて、層間絶縁膜１６０および層間絶縁膜１６２中にプラグ１８６を形成するためのホールおよびビット線１８４を形成するためのデュアルダマシン配線溝を形成する。ホールおよびデュアルダマシン配線溝は、コンタクト１３６に接続されるように形成される。また、ロジック領域２００において、ホールは、第１のゲート電極１３０に接続されるようにも形成される。次いで、ホールおよびデュアルダマシン配線溝内をバリアメタル膜１８０および金属膜１８２で埋め込む。バリアメタル膜１８０は、たとえばＴｉ、ＴｉＮ、Ｗ、ＷＮ、Ｔａ、またはＴａＮ等により構成することができる。また、バリアメタル膜１８０は、たとえばＴａＮおよびＴａが積層した構造等の積層膜により構成することもできる。金属膜１８２は、たとえば銅により構成することができる。
【００４０】
その後、ホールおよびデュアルダマシン配線溝外部に露出した金属膜１８２およびバリアメタル膜１８０をＣＭＰにより除去し、コンタクト１３６や第１のゲート電極１３０に電気的に接続するプラグ１８６およびビット線１８４を形成する。
【００４１】
次いで、半導体基板１０２上の全面に層間絶縁膜１７２を形成する。その後、層間絶縁膜１７２にプラグ１８６に達するホールを形成し、当該ホール内をバリアメタル膜１８０および金属膜１８２で埋め込む。つづいて、ホール外部に露出した金属膜１８２およびバリアメタル膜１８０をＣＭＰにより除去し、プラグ１８８を形成する。
【００４２】
さらにその後、半導体基板１０２上の全面に層間絶縁膜１７４を形成する。つづいて、ＤＲＡＭ領域２０２において、層間絶縁膜１７４にキャパシタ１９８を形成するための凹部を形成する。次いで、凹部を下部電極１９２、容量膜１９４、および上部電極１９６で埋め込む。これにより、キャパシタ１９８が形成される。なお、キャパシタは、他の種々の構成および工程で製造することができる。
【００４３】
その後、半導体基板１０２上の全面に層間絶縁膜１７６を形成し、ロジック領域２００において、層間絶縁膜１７４および層間絶縁膜１７６にプラグ１８８に達するホールを形成し、当該ホール内をバリアメタル膜１８０および金属膜１８２で埋め込む。つづいて、ホール外部に露出した金属膜１８２およびバリアメタル膜１８０をＣＭＰにより除去し、プラグ１９０を形成する。以上により、図９に示した構成の半導体装置１００が得られる。
【００４４】
次に、本実施の形態における半導体装置１００の効果を説明する。
本実施の形態における半導体装置１００によれば、Ｎ型不純物拡散領域１１６ａやＰ型不純物拡散領域１１６ｂを形成する処理の際に、ＤＲＡＭ領域２０２からは、Ｈｆ含有ゲート絶縁膜１０６が除去されているため、トレンチ１４２の底部部分に半導体基板１０２を露出させる工程において、半導体基板１０２表面を容易に露出させることができる。これにより、トレンチ１４２を半導体基板１０２内にまで彫り込む構成とすることができる。このように、ＤＲＡＭ領域２０２において、第２のゲート電極１３２を半導体基板１０２中に彫り込んで形成することにより、第２のトランジスタ２１２のチャネル長を長くすることができる。これにより、オフ電流を低減することができ、保持特性を良好にすることができる。一方、ロジック領域２００の第１のトランジスタ２１０は、Ｈｆ含有ゲート絶縁膜１０６を含む構成となっているので、高速対応とすることができる。
【００４５】
本実施の形態における半導体装置１００によれば、高速対応が必要なトランジスタおよび、高速対応よりも、保持特性や高電圧への対応が必要なトランジスタのそれぞれの特性を好ましいものにすることができる。すなわち、高速対応が必要なトランジスタとしては、高誘電率膜であるＨｆ含有膜をゲート絶縁膜として含む第１のトランジスタ２１０を用いることができる。一方、高速対応よりも、保持特性や高電圧への対応が必要なトランジスタとしては、シリコン酸化膜を含む第２のトランジスタ２１２を用いることができる。
【００４６】
（第２の実施の形態）
図１０は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、第２のトランジスタ２１２の第２のゲート電極１３２が、半導体基板１０２内にまで形成されていない点で、第１の実施の形態と異なる。
【００４７】
次に、図１１から図１４を参照して、本実施の形態における半導体装置１００の製造手順を説明する。図１１から図１４は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。以下では、ロジック領域２００に、第１のトランジスタ２１０に加えて、第１のトランジスタ２１０とは逆導電型の第３のトランジスタ２１４が形成される場合を例として説明する。
【００４８】
本実施の形態においても、図２から図５を参照して説明した手順は、第１の実施の形態と同様であるので、説明を省略する。第１の実施の形態において、図５（ｂ）に示した構成を形成した後、ロジック領域２００を選択的にマスクするレジスト膜１５０（第１のマスク）を形成する（図１１（ａ））。つづいて、レジスト膜１５０をマスクとしたウェットエッチングにより、ＤＲＡＭ領域２０２のダミーゲート電極であるポリシリコン層１１２を選択的に除去する。これにより、ＤＲＡＭ領域２０２のサイドウォール１１４内にトレンチ１５２（第２のトレンチ）が形成される。このとき、エッチングストッパ膜１１０がポリシリコン層１１２エッチング時のエッチングストッパとなる。
【００４９】
次いで、サイドウォール１１４をマスクとしたドライエッチングにより、トレンチ１５２底部のエッチングストッパ膜１１０、およびゲート絶縁膜１０４を順次選択的に除去する。ここで、半導体基板１０２をエッチングしない点で、第１の実施の形態と異なる。その後、レジスト膜１５０を除去する（図１１（ｂ））。
【００５０】
つづいて、半導体基板１０２全面を熱酸化する。このとき、トレンチ１５２の底部では、半導体基板１０２が露出しているため、トレンチ１５２底部の半導体基板１０２の露出した面が酸化され、シリコン酸化膜１５４が形成される（図１２（ａ））。熱酸化処理は、たとえばＨ２Ｏ２を用いて、約１０６０℃で約１０秒間行うことができる。これにより、ＤＲＡＭ領域２０２に緻密で結晶性の良好なシリコン酸化膜を形成することができる。ここで、シリコン酸化膜１５４がＨｆ含有ゲート絶縁膜１０６よりも膜厚が厚くなるように形成することができる。シリコン酸化膜１５４の膜厚は、たとえば１００ｎｍとすることができる。これにより、保持特性を良好にすることができる。また、このとき、ロジック領域２００においても、ポリシリコン層１１２の上面が酸化され、酸化膜１５６が形成される。
【００５１】
次いで、ＤＲＡＭ領域２０２を選択的にマスクするレジスト膜１５８（第２のマスク）を形成する。その後、レジスト膜１５８をマスクとしたウェットエッチングにより、ロジック領域２００の酸化膜１５６およびダミーゲート電極であるポリシリコン層１１２を選択的に除去する。これにより、ロジック領域２００のサイドウォール１１４内にトレンチ１５９（第１のトレンチ）が形成される（図１２（ｂ））。このとき、エッチングストッパ膜１１０がポリシリコン層１１２エッチング時のエッチングストッパとなる。その後、レジスト膜１５８を除去する（図１３（ａ））。
【００５２】
さらに、第１の実施の形態で図８（ｂ）を参照して説明したのと同様の手順で、トレンチ１５２およびトレンチ１５９内に第１の金属膜１２６および第２の金属膜１２８を形成してＣＭＰを行い、ロジック領域２００のＮ型チャネル領域に第１のゲート電極１３０、ロジック領域２００のＰ型チャネル領域に第３のゲート電極１３４、ＤＲＡＭ領域２０２に第２のゲート電極１３２をそれぞれ形成する。
【００５３】
この後、第１の実施の形態で説明したのと同様の手順により、図１４に示した構成の半導体装置１００が得られる。
【００５４】
本実施の形態においても、Ｎ型不純物拡散領域１１６ａやＰ型不純物拡散領域１１６ｂを形成する処理の際に、ＤＲＡＭ領域２０２からは、Ｈｆ含有ゲート絶縁膜１０６が除去されているため、トレンチ１５２の底部部分に半導体基板１０２を露出させる工程において、半導体基板１０２表面を容易に露出させることができる。これにより、半導体基板１０２の表面を容易に露出させることができ、半導体基板１０２表面に緻密で結晶性のよいシリコン酸化膜１５４を形成することができる。一方、ロジック領域２００の第１のトランジスタ２１０は、Ｈｆ含有ゲート絶縁膜１０６を含む構成となっているので、高速対応とすることができる。
【００５５】
本実施の形態における半導体装置１００によれば、高速対応が必要なトランジスタおよび、高速対応よりも、保持特性や高電圧への対応が必要なトランジスタのそれぞれの特性を好ましいものにすることができる。すなわち、高速対応が必要なトランジスタとしては、高誘電率膜であるＨｆ含有膜をゲート絶縁膜として含む第１のトランジスタ２１０を用いることができる。一方、高速対応よりも、保持特性や高電圧への対応が必要なトランジスタとしては、シリコン酸化膜を含む第２のトランジスタ２１２を用いることができる。
【００５６】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５７】
以上の実施の形態においては、第１のトランジスタ２１０がロジック領域２００、第２のトランジスタ２１２がＤＲＡＭ領域２０２にそれぞれ形成される構成を示したが、これらは、両方ともがロジック領域２００またはＤＲＡＭ領域２０２のいずれかに形成された構成とすることもできる。たとえば、ロジック領域２００において、高電圧対応が必要なトランジスタとして第２のトランジスタ２１２を用いるとともに、高速対応が必要なトランジスタとして第１のトランジスタ２１０を用いるようにすることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１０】本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の実施の形態に係る半導体装置の製造手順を示す工程断面図である。
【符号の説明】
【００５９】
１００  半導体装置
１０２  半導体基板
１０３  素子分離絶縁膜
１０４  ゲート絶縁膜
１０６  Ｈｆ含有ゲート絶縁膜
１０８  閾値制御用金属膜
１１０  エッチングストッパ膜
１１２  ポリシリコン層
１１４  サイドウォール
１１６ａ  Ｎ型不純物拡散領域
１１６ｂ  Ｐ型不純物拡散領域
１１８  シリサイド層
１２０  絶縁膜
１２２  層間絶縁膜
１２４  シリコン酸化膜
１２６  第１の金属膜
１２８  第２の金属膜
１３０  第１のゲート電極
１３２  第２のゲート電極
１３４  第３のゲート電極
１３６  コンタクト
１４０  レジスト膜
１４２  トレンチ
１４４  酸化膜
１４６  レジスト膜
１４８  トレンチ
１５０  レジスト膜
１５２  トレンチ
１５４  シリコン酸化膜
１５６  酸化膜
１５８  レジスト膜
１５９  トレンチ
１６０  層間絶縁膜
１６２  層間絶縁膜
１７２  層間絶縁膜
１７４  層間絶縁膜
１７６  層間絶縁膜
１８０  バリアメタル膜
１８２  金属膜
１８４  ビット線
１８６  プラグ
１８８  プラグ
１９０  プラグ
１９２  下部電極
１９４  容量膜
１９６  上部電極
１９８  キャパシタ
２００  ロジック領域
２０２  ＤＲＡＭ領域
２１０  第１のトランジスタ
２１２  第２のトランジスタ
２１４  第３のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010021295.tif 000010
【図９】
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【図１０】
2010021295.tif 000012
【図１１】
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【図１２】
2010021295.tif 000014
【図１３】
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【図１４】
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