(57)【要約】【課題】パッド電極の直下でのクラックの発生を抑制できるようにした半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１と、シリコン基板１上に形成されたＬＯＣＯＳ膜３と、ＬＯＣＯＳ膜３上に形成されたポリシリコン膜５と、ＬＯＣＯＳ膜３上に形成されたＩＬＤ膜７と、ＩＬＤ膜７に形成され、ポリシリコン膜５を底面とする第１の開口部と、第１の開口部内に形成され、ポリシリコン膜５と接するパッド電極９と、を有する。ポリシリコン膜５は、ＩＬＤ膜７よりも強度があり、衝撃に対する耐性が高いため、プローブ検査の際にクラックの発生を抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された下地膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜に形成され、前記下地膜を底面とする第１の開口部と、
前記第１の開口部内に形成され、前記下地膜と接する第１のパッド電極と、を有し、
前記下地膜は、前記第２の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜に形成され、前記第１のパッド電極を底面とする第２の開口部と、
前記第２の開口部内に形成され、前記第１のパッド電極と接する第２のパッド電極と、をさらに有し、
前記下地膜は、前記第３の絶縁膜よりも衝撃に対する耐性が高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下地膜は、ポリシリコン膜又はアモルファスシリコン膜であり、
前記第２の絶縁膜は、シリコン酸化膜であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第３の絶縁膜は、シリコン酸化膜であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下地膜を形成する工程、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記下地膜を底面とする第１の開口部を形成する工程と、
前記第１の開口部内に、前記下地膜と接する第１のパッド電極を形成する工程と、を含み、
前記下地膜は、前記第２の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４は従来例に係る半導体装置３００の構成例を示す断面図である。図４に示すように、この半導体装置３００は、シリコン基板８１と、シリコン基板８１上に形成されたＬＯＣＯＳ膜８２と、ＬＯＣＯＳ膜８２上に形成されたＩＬＤ膜８３と、ＩＬＤ膜８３上に形成された配線パターン８４と、ＩＬＤ膜８３上に形成されて配線パターン８４を覆うＩＭＤ膜８５と、ＩＭＤ膜８５上に形成されたパッド電極（即ち、ボンディングパッド）８６と、ＩＭＤ膜８５上に形成されて、パッド電極８６を部分的に覆うパシベーション膜８７と、を有する。ＩＬＤ膜８３、ＩＭＤ膜８５は層間絶縁膜であり、シリコン酸化膜（ＳｉＯ2）により構成されている。
【０００３】
この半導体装置３００では、配線パターン８４やパッド電極８６がアルミニウム（Ａｌ）又はＡｌ合金などの導電膜からなる。また、パッド電極８６の周縁部はパシベーション膜８７で覆われ、パッド電極８６の中心部はパシベーション膜８７から露出している。半導体装置３００の検査工程（以下、プローブ検査ともいう。）では、このパッド電極８６のパシベーション膜８７から露出した部分にプローブピンを接触させて、その電気的特性を測定する。また、このような検査により良品と判定された半導体装置３００は、プローブ検査の後に続く組立工程で、そのパッド電極８６上にボンディングワイヤー等が接続される。
なお、下記の特許文献１には、電極パッドに対してテストプローブを当接させる領域を定義し、電極パッドのプローブ痕が生じる領域を避けて外部電極をボンディングすることが記載されている。
【特許文献１】特開２００５−２８６２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図４に示した半導体装置３００では、パッド電極８６の直下全体にＩＭＤ膜８５が形成されている。このＩＭＤ膜８５は、例えばＡｌ膜などの低融点の膜を形成した後で形成される膜であり、一般にＡｌ膜の溶融を防ぐため、その形成時の温度（即ち、成膜温度）はＩＬＤ膜８３の成膜温度よりも低い温度に設定されている。このため、ＩＭＤ膜８５はＩＬＤ膜８３と比べて強度が低く、例えば図５に示すように、パッド電極８６上にプローブピン９１を強く接触させた場合は、パッド電極８６下のＩＭＤ膜８５に衝撃が伝わってクラックが生じる可能性があった。
【０００５】
特に、プローブ検査を複数回行う場合、例えば、多温度（低温、室温、高温など）で複数回測定を行う場合や、コンタクト性低下による再測定を行う場合は、パッド電極８６にプローブピン９１を複数回接触させることになり、その都度、プローブピン９１からＩＭＤ膜８５に衝撃が伝わるため、クラックが生じ易いという課題があった。
そこで、本発明のいくつかの態様は、このような課題に着目してなされたものであって、パッド電極の直下でのクラックの発生を抑制できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された下地膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に形成され、前記下地膜を底面とする第１の開口部と、前記第１の開口部内に形成され、前記下地膜と接する第１のパッド電極と、を有し、前記下地膜は、前記第２の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とするものである。
また、上記の半導体装置において、前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜に形成され、前記第１のパッド電極を底面とする第２の開口部と、前記第２の開口部内に形成され、前記第１のパッド電極と接する第２のパッド電極と、をさらに有し、前記下地膜は、前記第３の絶縁膜よりも衝撃に対する耐性が高いことを特徴としても良い。
【０００７】
また、上記の半導体装置において、前記下地膜は、ポリシリコン膜又はアモルファスシリコン膜であり、前記第２の絶縁膜は、シリコン酸化膜であることを特徴としても良い。
また上記の半導体装置において、前記第３の絶縁膜は、シリコン酸化膜であることを特徴としても良い。
本発明の別の形態に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に下地膜を形成する工程、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記下地膜を底面とする第１の開口部を形成する工程と、前記第１の開口部内に、前記下地膜と接する第１のパッド電極を形成する工程と、を含み、前記下地膜は、前記第２の絶縁膜よりも衝撃に対する耐性が高い膜からなることを特徴とするものである。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）実施形態
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、例えば、バルクのシリコン（Ｓｉ）基板１と、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）膜２と、ＬＯＣＯＳ膜３上に形成されたポリシリコン膜５と、ＬＯＣＯＳ膜３上に形成されたＩＬＤ（ｉｎｔｅｒ  ｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）膜７と、第１のパッド電極９と、第１の配線パターン１１と、ＩＬＤ膜７上に形成されたＩＭＤ（ｉｎｔｅｒ  ｍｅｔａｌ  ｄｉｅｌｅｃｔｒｉｃ）膜１３と、第２のパッド電極１５と、パシベーション膜１７と、を有する。この半導体装置１００では、パッド電極９、１５により、厚膜のパッド電極２０を構成している。
【０００９】
これらの中で、ＬＯＣＯＳ膜３は、いわゆるＬＯＣＯＳ法により形成された絶縁膜であり、例えばＳｉＯ2からなる。また、ポリシリコン膜５は、例えばプローブ検査やワイヤーボンディング工程で、パッド電極２０を介して伝えられる衝撃を受け止めるための膜である。このポリシリコン膜５は、パターン的に、他のポリシリコン膜（図示せず）から完全に分離している。ポリシリコン膜５の厚さは、例えば１０００〜１００００Å程度である。
ＩＬＤ膜７は層間絶縁膜の一つであり、例えばＳｉＯ2からなる。このＩＬＤ膜７にはポリシリコン膜５を底面とする第１の開口部が設けられており、この第１の開口部内にパッド電極９が形成されている。即ち、パッド電極９はポリシリコン膜５の真上に形成されており、第１の開口部内でポリシリコン膜５と接している。
【００１０】
パッド電極９は、例えば、アルミニウム（Ａｌ）又はＡｌ合金などの導電膜からなる。Ａｌ合金としては、銅（Ｃｕ）との合金であるＡｌ−Ｃｕ、又は、ＣｕとＳｉとの合金であるＡｌ−Ｓｉ−Ｃｕなどが挙げられる。また、パッド電極９はその下側に図示しないバリアメタルを有していても良い。バリアメタルとしては、例えば、窒化チタン（ＴｉＮ）／チタン（Ｔｉ）などの積層構造が挙げられる。ＴｉＮが上層で、Ｔｉが下層である。パッド電極９の厚さは、例えば１０００〜２００００Å程度である。
第１の配線パターン１１は、ＩＬＤ膜７上に形成されている。この配線パターン１１は、パッド電極９と同一の材料で、同一のレイヤーに形成されている。即ち、配線パターン１１は、パッド電極９と同様、Ａｌ又はＡｌ合金などの導電膜からなり、その下側にＴｉＮ／Ｔｉなどのバリアメタルを有していても良い。
【００１１】
ＩＭＤ膜１３は層間絶縁膜の一つであり、例えばＳｉＯ2からなる。このＩＭＤ膜１３にはパッド電極９を底面とする第２の開口部が設けられており、この第２の開口部内にパッド電極１５が形成されている。即ち、パッド電極１５はパッド電極９の真上に形成されており、第２の開口部内でパッド電極９と接している。パッド電極１５は、例えば、Ａｌ又はＡｌ合金などの導電膜からなる。Ａｌ合金としては、Ａｌ−Ｃｕ、又は、Ａｌ−Ｓｉ−Ｃｕなどが挙げられる。パッド電極１５の厚さは、例えば１０００〜２００００Å程度である。
また、ＩＭＤ膜１３上には、図示しない第２の配線パターンが形成されている。この第２の配線パターンは、パッド電極１５と同一の材料で、同一のレイヤーに形成されている。この第２の配線パターンにより、パッド電極２０は例えば配線パターン１１と電気的に接続され、又は、図示しないが、シリコン基板に形成されているＭＯＳトランジスタのソース若しくはドレイン、或いはゲート電極等と電気的に接続されている。
【００１２】
パシベーション膜１７は、例えばＳｉＯ2又はシリコン窒化膜（Ｓｉ3Ｎ4）、或いは、ポリイミド等からなる。このパシベーション膜１７にはパッド電極１５を底面とする第３の開口部が設けられている。プローブ検査では、このパッド電極１５のパシベーション膜１７から露出した部分にプローブピンを接触させて、半導体装置１００の電気的特性を測定する。また、このような検査により良品と判定された半導体装置１００は、プローブ検査の後に続く組立工程で、そのパッド電極１５上にボンディングワイヤー等が接続される。
ところで、図１に示した半導体装置１００では、パッド電極２０の直下に、ＩＬＤ膜７やＩＭＤ膜１３よりも強度があり、耐衝撃性に優れたポリシリコン膜５が形成されている。このため、プローブ検査の際に、プローブピンからパッド電極２０を介して衝撃が伝わってきても、ポリシリコン膜５はその衝撃に耐え、ポリシリコン膜５でのクラックの発生を抑制することができる。次に、図１に示した半導体装置１００の製造方法について説明する。
【００１３】
図２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置１００の製造方法を示す工程図である。図２（ａ）に示すように、まず始めに、シリコン基板１にＬＯＣＯＳ膜３を形成する。次に、ＬＯＣＯＳ膜３上にポリシリコン膜５を形成する。ここでは、例えば、ＣＶＤ法により、ＬＯＣＯＳ膜３が形成されたシリコン基板１上の全面にポリシリコンを成膜する。次に、フォトリソグラフィー及びエッチング技術によりポリシリコンを部分的にエッチングする（即ち、パターニングする）。これにより、パッド電極２０が形成される領域にポリシリコン膜５を形成し、それ以外の領域からポリシリコンを取り除くことができる。
なお、このポリシリコン膜５は、図示しないＭＯＳトランジスタの（ポリシリコンからなる）ゲート電極と同一の工程で同時に形成しても良い。つまり、図示しないＭＯＳトランジスタの形成工程を利用して、ポリシリコン膜５を形成しても良い。これにより、工程を増やすことなく、ＬＯＣＯＳ膜３上にポリシリコン膜５を形成することができる。
【００１４】
次に、図２（ｂ）に示すように、ポリシリコン膜５が形成された後のシリコン基板１上の全体にＩＬＤ膜７を形成する。このＩＬＤ膜７の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法又はＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）法により形成する。ここで、ＩＬＤ膜７は、例えば複数のＳｉＯ2からなる積層構造でも良い。積層構造とする場合は、ＩＬＤ膜７の各層をそれぞれ異なる成膜方法で形成しても良い。
例えば、ＩＬＤ膜７を２層構造とする場合は、１層目のＳｉＯ2をＣＶＤ法で形成し、２層目のＳｉＯ2をＳＯＧ法で形成しても良い。なお、ＩＬＤ膜７の成膜温度（即ち、ＣＶＤ法においては気相反応時の温度であり、ＳＯＧ法においてはＳＯＧ液を回転塗布した後の熱処理温度）は、例えば、５００〜１０００℃である。Ａｌ等の低融点の膜がシリコン基板１上に未形成のため、ＩＬＤ膜７の成膜温度は、後述のＩＭＤ膜１３の成膜温度よりも高温度に設定することができる。
【００１５】
次に、ＩＬＤ膜７をパターニングして、ポリシリコン膜５を底面とする第１の開口部ｈ１を形成する。そして、この開口部ｈ１を埋め込むようにシリコン基板１上の全面にＡｌ又はＡｌ合金などの導電膜を形成する。このような導電膜は、例えばスパッタリング法により形成する。
次に、導電膜をパターニングする。これにより、図２（ｃ）に示すように、導電膜からパッド電極９と第１の配線パターン１１とを形成する。なお、バリアメタルを形成する場合は、導電膜の形成前に例えばＴｉを形成し、その上に例えばＴｉＮを形成する。また、導電膜のパターニング工程では、同一のマスクを用いて、導電膜とＴｉＮ／Ｔｉとを連続してエッチングする。これにより、パッド電極の下側と配線パターンの下側にそれぞれ、ＴｉＮ／Ｔｉのバリアメタルを形成することができる。
【００１６】
次に、図２（ｄ）に示すように、パッド電極９及び配線パターン１１が形成された後のシリコン基板１上の全体にＩＭＤ膜１３を形成する。このＩＭＤ膜１３の形成は、例えばＣＶＤ法又はＳＯＧ法により形成する。また、ＩＬＤ膜７と同様、このＩＭＤ膜１３も複数のＳｉＯ2からなる積層構造でも良く、その場合は、各層のＳｉＯ2をそれぞれ異なる成膜方法で形成しても良い。なお、ＩＭＤ膜１３の成膜温度（即ち、ＣＶＤ法においては気相反応時の温度であり、ＳＯＧ法においてはＳＯＧ液を回転塗布した後の熱処理温度）は、例えば、３００〜５００℃である。Ａｌ等の低融点の膜がシリコン基板１上に既に形成されているため、ＩＭＤ膜１３の成膜温度は、前述のＩＬＤ膜７の成膜温度と比べて、低温度に制限される。
【００１７】
次に、ＩＭＤ膜１３をパターニングして、パッド電極９を底面とする第２の開口部ｈ２を形成する。そして、この開口部ｈ２を埋め込むようにシリコン基板１上の全面にＡｌ又はＡｌ合金などの導電膜を形成する。このような導電膜は、例えばスパッタリング法により形成する。次に、導電膜をパターニングする。これにより、図１に示したように、導電膜からパッド電極１５と図示しない第２の配線パターンとを形成する。
その後、パッド電極１５を覆うようにシリコン基板１上の全体にパシベーション膜１７を形成する。そして、パシベーション膜１７をパターニングして、パッド電極１５を底面とする第３の開口部を形成する。これにより、図１に示した半導体装置１００が完成する。
【００１８】
このように、本発明の実施形態によれば、パッド電極２０の直下に、ＩＬＤ膜７やＩＭＤ膜１３よりも強度があり、耐衝撃性に優れたポリシリコン膜５が形成されている。このため、プローブ検査の際に、プローブピンからパッド電極２０の真下に衝撃が伝わっても、ポリシリコン膜５でのクラックの発生を抑制することができる。
また、ＳｉＯ2からなるＬＯＣＯＳ膜３とポリシリコン膜５との密着性は高く、さらに、パッド電極９が形成された後の熱処理により、パッド電極９とポリシリコン膜５との界面が合金化されるため、ポリシリコン膜５とパッド電極９との密着性も高い。このため、プローブ検査や、その後のワイヤーボンディング工程などで、パッド電極２０がＬＯＣＯＳ膜３上から剥がれてしまうことを防ぐことができる。
【００１９】
即ち、パッド電極９の直下にＩＭＤ膜１３ではなくポリシリコン膜５を配置しているので、パッド電極９をポリシリコン膜５と合金化することができ、パッド電極９とポリシリコン膜５との密着性を高めることができる。また、同種の材質から成るパッド電極９とパッド電極１５の密着性はもちろんのこと、ポリシリコン膜５とＬＯＣＯＳ膜３との密着性、ＬＯＣＯＳ膜３とシリコン基板１との密着性も高い。このため、プローブ検査を複数回行った場合でも、パッド電極２０が剥がれてしまうような不具合の発生を防ぐことができる。
この実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＬＯＣＯＳ膜３が本発明の「第１の絶縁膜」に対応している。また、ポリシリコン膜５が本発明の「下地膜」に対応し、ＩＬＤ膜７が本発明の「第２の絶縁膜」に対応している。さらに、ＩＭＤ膜１３が本発明の「第３の絶縁膜」に対応している。
【００２０】
なお、上記の実施形態では、本発明の「下地膜」としてポリシリコン膜５を用いる場合について説明した。しかしながら、本発明の「下地膜」はこれに限られることはなく、例えばアモルファスシリコン膜であっても良い。この場合も、ポリシリコン膜５の場合と同様、アモルファスシリコン膜でのクラックの発生を抑制することができる。また、アモルファスシリコン膜とパッド電極９との密着性や、アモルファスシリコン膜とＬＯＣＯＳ膜３との密着性も良好なため、パッド電極２０の剥離を防止することもできる。アモルファスシリコン膜は、例えばＣＶＤ法で形成することができる。
また、上記の実施形態では、パッド電極２０全体の厚みを大きくするために、パッド電極９、１５を積層する場合について説明した。しかしながら、本発明はこれに限られることはない。パッド電極２０は単層構造であっても良い。即ち、図１に示した半導体装置１００において、パッド電極１５は省略しても良い。このような構成であっても、クラックの発生を抑制することができ、また、パッド電極９の剥離を防止することができる。
【００２１】
さらに、上記の実施形態では、本発明の「半導体基板」の一例としてシリコン基板１を用いる場合について説明したが、半導体基板はこれに限られることはない。本発明において、「半導体基板」は、例えば、基板と、基板上に形成された絶縁層と、絶縁層上に形成された半導体層とを有する、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であっても良い。
また、上記の実施形態では、本発明の「第１の絶縁膜」としてＬＯＣＯＳ膜を用いる場合について説明したが、第１の絶縁膜はこれに限られることはない。本発明において、「第１の絶縁膜」は、例えば、ＣＶＤ法で形成された絶縁膜（例えば、ＳｉＯ2、Ｓｉ3Ｎ4など）でも良いし、それ以外の方法で形成された絶縁膜であっても良い。もちろん、ＬＯＣＯＳ法以外の熱酸化により形成された絶縁膜であっても良い。このような構成であっても、上記の実施形態と同様の効果を奏することができる。
【００２２】
（２）比較形態
図３は、本発明と比較される形態（即ち、比較形態）に係る半導体装置３００の構成例を示す断面図である。図３に示すように、この半導体装置３００は、Ｓｉ基板６１と、ＬＯＣＯＳ膜６３と、ＬＯＣＯＳ膜６３上に形成されたＩＬＤ膜６５と、第１のパッド電極６７と、第１の配線パターン６９と、ＩＬＤ膜６５上に形成されたＩＭＤ膜７１と、第２のパッド電極７３と、パシベーション膜７５と、を有する。
この半導体装置３００では、パッド電極６７、７３により、厚膜のパッド電極７０を構成している。また、この半導体装置３００では、パッド電極７０の直下にＩＭＤ膜７１を配置していないので、図４に示した半導体装置３００と比べて、プローブ検査の際にクラックが生じにくいと考えられる。但し、図１に示した半導体装置１００と異なり、パッド電極９７をポリシリコン膜と合金化することができないので、半導体装置１００と比べて、パッド電極７０の剥離を十分に防止することはできない。
【００２３】
また、パッド電極６７の下側にＴｉＮ／Ｔｉのバリアメタルを形成すると、パッド電極６７が形成された後の熱工程でＴｉとＳｉＯ2（即ち、ＬＯＣＯＳ膜６３）との合金化が進み、パッド電極６７とＬＯＣＯＳ膜６３との界面に酸化チタン（ＴｉＯ）が形成される。このＴｉＯは、ＳｉＯ2との密着性が低いため、プローブ検査の際に、ＴｉＯがＬＯＣＯＳ膜６３から剥離してしまう可能性が高い。このため、配線パターン６９の下側にＴｉＮ／Ｔｉのバリアメタル６９ａを設ける場合は、パッド電極６７の下側にＴｉＮ／Ｔｉを残さないための工程が必要であった。例えば、ＩＬＤ６５膜上にＴｉＮ／Ｔｉのバリアメタルを形成した後、このバリアメタルをパターニングして、パッド電極６７の形成領域からバリアメタルを取り除くと共に、配線パターン６９の形成領域にバリアメタル６９ａを残す必要があった。
【００２４】
これに対し、図１に示した半導体装置１００では、パッド電極９の直下にポリシリコン膜５を配置しているので、パッド電極９の下側にＴｉＮ／Ｔｉが存在しても、ＴｉＯは形成されず、チタンシリサイド（ＴｉＳｉ）が形成される。このＴｉＳｉは、ポリシリコン膜（又は、アモルファスシリコン膜）との密着性が高く、剥離しにくい。即ち、ＴｉＯはＳｉＯ2膜から剥離しやすいが、ＴｉＳｉはＳｉから剥離しにくい。このため、図１に示した半導体装置１００において、配線パターン１１の下側にＴｉＮ／Ｔｉのバリアメタルを設ける場合は、パッド電極９の下側にＴｉＮ／Ｔｉをそのまま残しておいて構わない。
このように、図１に示した半導体装置１００において、ＴｉＮ／Ｔｉのバリアメタルを形成する場合は、導電膜を形成する前にバリアメタルをパターニングする必要がないので、図３に示した半導体装置３００と比べて、工程数の増加を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る半導体装置の構成例を示す図。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明と比較される形態に係る半導体装置の構成例を示す図。
【図４】従来例に係る半導体装置の構成例を示す図。
【図５】従来例の課題を示す図。
【符号の説明】
【００２６】
１  シリコン基板、３  ＬＯＣＯＳ膜、５  ポリシリコン膜、７  ＩＬＤ膜、９  （第１の）パッド電極、１１  配線パターン、１３  ＩＭＤ膜、１５  （第２の）パッド電極、１７  パシベーション膜、２０  （積層構造の）パッド電極、１００  半導体装置、ｈ１  第１の開口部、ｈ２  第２の開口部
【図１】
2010129947.tif 000003
【図２】
2010129947.tif 000004
【図３】
2010129947.tif 000005
【図４】
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【図５】
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