(57)【要約】【課題】Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体を安定したエッチングレートでエッチングすることができるエッチング液を得る。【解決手段】Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体のエッチングに用いるエッチング液であって、ＲをＣｎＦ２ｎ＋ｌ（ｎは８を除く正の整数）とし、ＸをＮＨ４＋，Ｋ＋，Ｈ＋，Ｎａ＋の何れか１つとして、ＲＳＯ３Ｘ，ＲＣＯＯＸ，（ＲＳＯ２）２ＮＸの何れか１つと酸又はアルカリを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体のエッチングに用いるエッチング液であって、
ＲをＣｎＦ２ｎ＋ｌ（ｎは８を除く正の整数）とし、
ＸをＮＨ４＋，Ｋ＋，Ｈ＋，Ｎａ＋の何れか１つとして、
ＲＳＯ３Ｘ，ＲＣＯＯＸ，（ＲＳＯ２）２ＮＸの何れか１つと酸又はアルカリを含むことを特徴とするエッチング液。
【請求項２】
半導体基板上に、Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体からなる半導体層を形成する工程と、
第１の領域において前記半導体層上に第１のソース電極及び第１のドレイン電極を形成し、第２の領域において前記半導体層上に第２のソース電極及び第２のドレイン電極を形成する工程と、
前記半導体層上に、前記第１の領域に第１の開口を有し、前記第２の領域に第２の開口及び第３の開口を有するレジストを形成する工程と、
前記レジストをマスクとし、エッチング液を用いて前記半導体層をエッチングして、前記第１の領域において前記半導体層に第１のリセスを形成し、前記第２の領域において前記半導体層に第２のリセス及び第３のリセスを形成する工程と、
前記第１〜第３のリセスにそれぞれ第１〜第３のゲート電極を形成する工程とを備え、
ＲをＣｎＦ２ｎ＋ｌ（ｎは８を除く正の整数）とし、
ＸをＮＨ４＋，Ｋ＋，Ｈ＋，Ｎａ＋の何れか１つとして、
前記エッチング液として、ＲＳＯ３Ｘ，ＲＣＯＯＸ，（ＲＳＯ２）２ＮＸの何れか１つと酸又はアルカリを含むものを用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体のエッチングに用いるエッチング液及びそのエッチング液を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＧａＡｓなどのウェットエッチングにおいて、酸又はアルカリを含むエッチング液が用いられている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００５−６４０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体をエッチングしてリセスを形成する場合に、従来の酸又はアルカリを含むエッチング液を用いると、形成するリセスの数によってエッチングレートがばらつくという問題があった。
【０００５】
シングルゲート電界効果トランジスタ（FET: Field Effect Transistor）とデュアルゲートＦＥＴを同一基板上に形成する場合、シングルゲート用に１つのリセスを形成し、デュアルゲート用に隣接して２つのリセスを形成する必要がある。これらのリセスを同時形成する場合に、従来の酸又はアルカリを含むエッチング液を用いると、シングルゲートのリセスの深さとデュアルゲートのリセスの深さが異なり、シングルゲートＦＥＴの動作層とデュアルゲートＦＥＴの動作層が同じ層厚にならない。従って、動作層の層厚を同じにするためにシングルゲートＦＥＴとデュアルゲートＦＥＴを別々に作成する必要があり、製造工程が複雑という問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、第１の目的は、Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体を安定したエッチングレートでエッチングすることができるエッチング液を得るものである。第２の目的は、簡単な製造工程によりシングルゲートＦＥＴとデュアルゲートＦＥＴを同一基板上に形成することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００７】
第１の発明は、Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体のエッチングに用いるエッチング液であって、ＲをＣｎＦ２ｎ＋ｌ（ｎは８を除く正の整数）とし、ＸをＮＨ４＋，Ｋ＋，Ｈ＋，Ｎａ＋の何れか１つとして、ＲＳＯ３Ｘ，ＲＣＯＯＸ，（ＲＳＯ２）２ＮＸの何れか１つと酸又はアルカリを含むことを特徴とするエッチング液である。
【０００８】
第２の発明は、半導体基板上に、Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体からなる半導体層を形成する工程と、第１の領域において前記半導体層上に第１のソース電極及び第１のドレイン電極を形成し、第２の領域において前記半導体層上に第２のソース電極及び第２のドレイン電極を形成する工程と、前記半導体層上に、前記第１の領域に第１の開口を有し、前記第２の領域に第２の開口及び第３の開口を有するレジストを形成する工程と、前記レジストをマスクとし、エッチング液を用いて前記半導体層をエッチングして、前記第１の領域において前記半導体層に第１のリセスを形成し、前記第２の領域において前記半導体層に第２のリセス及び第３のリセスを形成する工程と、前記第１〜第３のリセスにそれぞれ第１〜第３のゲート電極を形成する工程とを備え、ＲをＣｎＦ２ｎ＋ｌ（ｎは８を除く正の整数）とし、ＸをＮＨ４＋，Ｋ＋，Ｈ＋，Ｎａ＋の何れか１つとして、前記エッチング液として、ＲＳＯ３Ｘ，ＲＣＯＯＸ，（ＲＳＯ２）２ＮＸの何れか１つと酸又はアルカリを含むものを用いることを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００９】
第１の発明により、Ｖ族として砒素を含むＩＩＩ−Ｖ族化合物半導体を安定したエッチングレートでエッチングすることができる。
【００１０】
第２の発明により、簡単な製造工程によりシングルゲートＦＥＴとデュアルゲートＦＥＴを同一基板上に形成することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００１２】
まず、図１に示すように、半絶縁性ＧａＡｓ基板１０上にｎ型ＧａＡｓ層１２を形成する。そして、シングルゲート形成領域（第１の領域）においてｎ型ＧａＡｓ層１２上にソース電極１４及びドレイン電極１６を形成し、デュアルゲート形成領域（第２の領域）においてｎ型ＧａＡｓ層１２上にソース電極１８及びドレイン電極２０を形成する。
【００１３】
次に、図２に示すように、ｎ型ＧａＡｓ層１２上に、シングルゲート形成領域のソース電極１４とドレイン電極１６の間に開口２４を有し、デュアルゲート形成領域のソース電極１８とドレイン電極２０の間に開口２６及び開口２８を有するレジスト２２を形成する。なお、開口２４，２６，２８は後述のゲート電極と同等の幅を有する。
【００１４】
次に、図３に示すように、レジスト２２をマスクとし、エッチング液３０を用いてｎ型ＧａＡｓ層１２をエッチングして、シングルゲート形成領域においてｎ型ＧａＡｓ層１２にリセス３２を形成し、デュアルゲート形成領域においてｎ型ＧａＡｓ層１２にリセス３４及びリセス３６を形成する。ただし、本実施の形態では、エッチング液３０として、クエン酸にＲＳＯ３Ｘと過酸化水素を加えた混合溶液を用いる。ただし、ＲをＣｎＦ２ｎ＋ｌ（ｎは８を除く正の整数）とし、ＸをＮＨ４＋，Ｋ＋，Ｈ＋，Ｎａ＋の何れか１つとする。混合比率は例えばクエン酸：ＲＳＯ３Ｘ：過酸化水素＝１００：１：５である。
【００１５】
次に、図４に示すように、レジスト２２を除去する。そして、リセス３２，３４，３６にそれぞれゲート電極３８，４０，４２を蒸着及びリフトオフにより形成する。以上の工程により実施の形態に係る半導体装置が製造される。
【００１６】
上記のように、本実施の形態では、ｎ型ＧａＡｓ層１２をエッチングする際に、ＲＳＯ３Ｘと酸又はアルカリを含むエッチング液３０を用いる。このようなエッチング液３０により、ＧａＡｓなどのＶ族として砒素を含むＩＩＩ−Ｖ族化合物半導体を安定したエッチングレートでエッチングすることができることは、発明者が新たに見出した知見である。
【００１７】
エッチング液３０を用いることで、シングルゲート形成領域のリセス３２の深さｄ１と、デュアルゲート形成領域のリセス３４，３６の深さｄ２がほぼ同一になる。このため、シングルゲート形成領域の動作層の層厚ｈ１とデュアルゲート形成領域の動作層の層厚ｈ２もほぼ同一になる。
【００１８】
表１は、本実施の形態の場合と、エッチング液として単一種類の酸又はアルカリを用いた場合とについて、シングルゲートＦＥＴとデュアルゲートＦＥＴの闘値電圧の差（△Ｖｔｈ）を求めたものである。単一種類の酸又はアルカリを用いた場合は△Ｖｔｈが１００ｍＶ以上となり、シングルゲートＦＥＴの闘値電圧を所望の値に合わせるとデュアルゲートＦＥＴの闘値電圧が所望の値に合わないという問題があった。これに対して、本実施の形態の場合は△Ｖｔｈが２０〜３０ｍＶと小さい。従って、両者の閾値電圧を同時に所望の値に合わせることができる。
【００１９】
【表１】
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【００２０】
よって、本実施の形態では、シングルゲートＦＥＴとデュアルゲートＦＥＴを同時に形成することができるため、簡単な製造工程によりシングルゲートＦＥＴとデュアルゲートＦＥＴを同一基板上に形成することができる。
【００２１】
なお、上記の例に限らず、エッチング液３０として、ＲＳＯ３Ｘ，ＲＣＯＯＸ，（ＲＳＯ２）２ＮＸの何れか１つと酸又はアルカリを含むものを用いることで同様の効果を得ることができる。
【００２２】
また、本実施の形態ではシングルゲートＦＥＴとデュアルゲートＦＥＴを同一基板上に形成したが、これに限らず、３つ以上のゲート電極を有するマルチフィンガーゲートＦＥＴとシングルゲートＦＥＴを同一基板上に形成してもよい。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００２４】
１０  半絶縁性ＧａＡｓ基板（半導体基板）
１２  ｎ型ＧａＡｓ層（半導体層）
１４  ソース電極（第１のソース電極）
１６  ドレイン電極（第１のドレイン電極）
１８  ソース電極（第２のソース電極）
２０  ドレイン電極（第２のドレイン電極）
２４  開口（第１の開口）
２６  開口（第２の開口）
２８  開口（第３の開口）
２２  レジスト
３０  エッチング液
３２  リセス（第１のリセス）
３４  リセス（第２のリセス）
３６  リセス（第３のリセス）
３８  ゲート電極（第１のゲート電極）
４０  ゲート電極（第２のゲート電極）
４２  ゲート電極（第３のゲート電極）
【図１】
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【図２】
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【図３】
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【図４】
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