(57)【要約】【課題】排他的論理和ゲートによる遅延時間を緩和し、高スループットが必要な４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）などで用いられるような自己同期型スクランブル処理回路を提供する。【解決手段】スクランブル処理回路は、スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、加算処理された加算処理後データを保持し、１クロック前のスクランブル処理後のスクランブル後データを保持し、加算処理・データ保持部に保持された加算処理後データとスクランブル後データ保持部に保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成する。【選択図】図１
2010224041.tif 000002
【特許請求の範囲】
【請求項１】
スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力する自己同期型のスクランブル処理回路であって、
前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持する加算処理・データ保持部と、
１クロック前のスクランブル処理後のスクランブル後データを保持するスクランブル後データ保持部と、
前記加算処理・データ保持部に保持された加算処理後データと前記スクランブル後データ保持部に保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するスクランブル後データ生成部と、を備えたことを特徴とするスクランブル処理回路。
【請求項２】
前記加算処理・データ保持部は、複数段階に分けて前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行することを特徴とする請求項１に記載のスクランブル処理回路。
【請求項３】
前記加算処理・データ保持部は、前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行する複数の１段目の排他的論理和回路と、前記１段目の排他的論理和回路からのデータを含むスクランブル前データを保持する複数の１段目のフリップフロップと、前記１段目のフリップフロップからのスクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行する複数の２段目の排他的論理和回路と、前記２段目の排他的論理和回路からのデータを含むスクランブル前データを保持する複数の２段目のフリップフロップと、を備えたことを特徴とする請求項１または請求項２に記載のスクランブル処理回路。
【請求項４】
スクランブル後データ生成部は、前記第２段目のフリップフロップからのスクランブル前データと、前記スクランブル後データ保持部からの１クロック前のスクランブル後データとを、排他的論理和の加算処理をする複数の排他的論理和回路を備えたことを特徴とする請求項１または請求項２または請求項３に記載のスクランブル処理回路。
【請求項５】
スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力するスクランブル処理方法であって、
スクランブル処理に必要なデータを、スクランブル前の複数データと、１クロック前のスクランブル後の複数データとに分け、更に、前記スクランブル前の複数データと、前記１クロック前のスクランブル後の複数データとのスクランブル処理の前に、前記スクランブル前の複数データの部分的な排他的論理和の加算処理を行うことを特徴とするスクランブル処理方法。
【請求項６】
前記前記スクランブル前の複数データの部分的な排他的論理和の加算処理は、分割して行うことを特徴とする請求項５に記載のスクランブル処理方法。
【請求項７】
スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力するスクランブル処理方法であって、
前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持するステップと、
１クロック前のスクランブル処理後のスクランブル後データを保持するステップと、
前記保持された加算処理後データと前記保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するステップと、を有することを特徴とするスクランブル処理方法。
【請求項８】
複数段階に分けて前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行するステップを有することを特徴とする請求項７に記載のスクランブル処理方法。
【請求項９】
スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力する処理をコンピュータに実行させるためのプログラムであって、
前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持するステップと、
１クロック前のスクランブル処理後のスクランブル後データを保持するステップと、
前記保持された加算処理後データと前記保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するステップと、をコンピュータに実行させるためのプログラム。
【請求項１０】
複数段階に分けて前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行するステップを、コンピュータに実行させるための請求項９に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたディジタル信号をスクランブルするスクランブル処理回路およびスクランブル処理方法ならびにプログラムに関し、特に、光通信ネットワークにおいて、４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）のＰＣＳ（Ｐｈｙｓｉｃａｌ  Ｃｏｄｉｎｇ  Ｓｕｂｌａｙｅｒ）レイヤなどで使用される自己同期型のスクランブル処理回路およびスクランブル処理方法ならびにプログラムに関するものである。
【背景技術】
【０００２】
近年、光通信ネットワークでは、１０Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）などが広く普及しているおり、更なるトラフィック需要に応えるべく、４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）の標準化作業がＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ）で行われている。
【０００３】
図３は、１０Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）においてＩＥＥＥで標準化されている自己同期型のスクランブル処理回路の構成を示すブロック図である。図３において、入力のＸ（ｔ）はスクランブル前データを示し、出力のＹ（ｔ）はスクランブル後データを示す。また、Ｓ０は１クロック前のスクランブル後データ、 Ｓ１は２クロック前のスクランブル後データ、Ｓ２は３クロック前のスクランブル後データ、・・・、Ｓ３８は３９クロック前のスクランブル後データ、Ｓ３９は４０クロック前のスクランブル後データ、・・・、Ｓ５６は５７クロック前のスクランブル後データ、Ｓ５７は５８クロック前のスクランブル後データをそれぞれ示す。
【０００４】
このスクランブル処理回路によれば、出力のスクランブル後データＹ（ｔ）は、３９クロック前のスクランブル後データＳ３８と５８クロック前のスクランブル後データＳ５７との２個のスクランブル後データと、１個のスクランブル前データＸ（ｔ）との３項の加算（３入力排他的論理和）で生成されることが分かる。図３で示したようなスクランブル処理回路に基づいて得られたスクランブル多項式は、Ｙ（ｔ）＝Ｘ（ｔ）＋Ｙ（ｔ−３９）＋Ｙ（ｔ−５８）と示される。但し、この多項式の＋は排他的論理和を示す。
【０００５】
しかし、実際のスクランブル処理回路では、ディジタル回路の１０ＧＨｚ動作の実現が極めて困難のため、並列処理を行い、例えば、１０ＧＨｚ（正確には１０．３１２５ＧＨｚ）を６４分周した約１６１ＭＨｚのクロックを用いて、図４に示すような６４パラレルでの回路構成が使用されている。
【０００６】
図４において、 Ｌｏｇｉｃ と記したブロックは、３入力排他的論和回路を示し、ＦＦ（０）〜ＦＦ（５７）は、スクランブル処理に用いるスクランブル後データを保持するフリップフロップを示す。スクランブル処理前のスクランブル前データＸ（０）〜Ｘ（６３）は、３入力排他的論理和回路（Ｌｏｇｉｃ）群に入力されると、フリップフロップＦＦ（０）〜ＦＦ（５７）に保持されたスクランブル後データとの排他的論理和の加算処理が行われ、３入力排他的論理和回路（Ｌｏｇｉｃ）群からスクランブル処理後のスクランブル処理後データＹ（０）〜Ｙ（６３）として出力される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−４１６９号公報
【特許文献２】特開平６−３１１０４９号公報
【特許文献３】特開平１０−４１８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）で、図３で示したようなスクランブル処理回路に基づいて得られたスクランブル多項式、Ｙ（ｔ）＝Ｘ（ｔ）＋Ｙ（ｔ−３９）＋Ｙ（ｔ−５８）を適用することを考える。
【０００９】
１００ＧＨｚ（正確には１０３．１２５ＧＨｚ）を６４０分周した約１６１ＭＨｚクロックでの６４０パラレル処理を行うとすると、スクランブル処理回路は図５に示すような回路になる。図５では、スクランブラ処理回路が自己同期型であることを反映し、遅いスクランブル後データほど、基本的には計算に必要な過去のスクランブル後データの個数が多くなり、加算処理の排他的論理和回路（Ｌｏｇｉｃ）が多数必要になる。この多段接続された排他的論理和回路（Ｌｏｇｉｃ）の遅延量を見積もると次のようになる。
【００１０】
スクランブル前データＸ（０）〜Ｘ（６３９）のうち最遅データであるＸ（６３９）を含むラインには、約１７（６４０÷３９≒１６．４）段のＬｏｇｉｃブロックが多段接続される。今、排他的論理和ゲート１個を１遅延単位とすると、１段のＬｏｇｉｃブロックには２個の排他的論理和ゲートが含まれるので（図５参照）、１７段のＬｏｇｉｃブロックには、排他的論理和ゲートが３４個含まれることになり、したがって、１７段のＬｏｇｉｃブロックに対しては３４遅延となる。
【００１１】
この３４遅延が１クロック周期である６．２〔ｎｓ〕（≒１／１６１〔ＭＨｚ〕）以内に収まるためには、排他的論理和回路（Ｌｏｇｉｃ）の１段あたりの遅延が６．２〔ｎｓ〕／３４≒１８２〔ｐｓ〕以内である必要がある。（なお、実際の見積もりは配線遅延も考慮が必要であることは言うまでもない。また、使用するゲート素子の応答速度によっても遅延時間が異なるので、それらの数値は一例である。）これは、現在のテクノロジーに基づくディジタル回路では、極めて実現が困難であることを意味する。要するに、スクランブル処理装置では、光通信ネットワークにおいて、信号のビットレートが上昇していくにつれて要求される信号処理の高速化に対処することができないと言う課題がある。
【００１２】
ところで、特許文献１に記載された先行技術では、クロック１回につき１ビットずつのデータ転送処理しか実行しないシフトレジスタに代えて、ＣＲＣ符号の演算を行う回路を主として排他的論理和を用いた組み合わせのみで実行することにより、１クロックサイクルで巡回冗長検査の演算を完了することができるようにし、巡回冗長検査の演算の高速化を図っている。しかし、この先行技術は、前述したように排他的論理和ゲートによる遅延時間を緩和し、高スループットが必要な４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）などで用いられるスクランブル処理回路を提供するものではない。
【００１３】
また、特許文献２に記載された先行技術では、入力データを４ビット毎に処理することにより、ＣＲＣ符号を生成するまでの処理を簡略化して、１ビット毎の処理に比較して４倍以上の速度で処理を行うようにしている。しかし、この先行技術も、前述したように排他的論理和ゲートによる遅延時間を緩和し、高スループットが必要な４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）などで用いられるスクランブル処理回路を提供するものではない。
【００１４】
また、特許文献３に記載された先行技術では、変調装置は、誤り訂正符号化回路を用いると共に、パラレル処理を行う変調回路やスクランブル回路を用いているため、動作速度の低減化を可能にして、消費電力の低減化を図っている。しかし、この先行技術も、前述したように排他的論理和ゲートによる遅延時間を緩和し、高スループットが必要な４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）などで用いられるようなスクランブル処理回路を提供するものではない。
【００１５】
本発明は、上述したような課題を解決するためになされたもので、排他的論理和ゲートによる遅延時間を緩和し、高スループットが必要な４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）などで用いられるようなスクランブル処理回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力する自己同期型のスクランブル処理回路であって、前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持する加算処理・データ保持部と、１クロック前のスクランブル処理後のスクランブル後データを保持するスクランブル後データ保持部と、前記加算処理・データ保持部に保持された加算処理後データと前記スクランブル後データ保持部に保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するスクランブル後データ生成部と、を備えたことを特徴とするスクランブル処理回路である。
【００１７】
また、本発明は、スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力するスクランブル処理方法であって、スクランブル処理に必要なデータを、スクランブル前の複数データと、１クロック前のスクランブル後の複数データとに分け、更に、前記スクランブル前の複数データと、前記１クロック前のスクランブル後の複数データとのスクランブル処理の前に、前記スクランブル前の複数データの部分的な排他的論理和の加算処理を行うことを特徴とするスクランブル処理方法である。
【００１８】
また、本発明は、スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力するスクランブル処理方法であって、前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持するステップと、１クロック前のスクランブル処理後のスクランブル後データを保持するステップと、前記保持された加算処理後データと前記保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するステップと、を有することを特徴とするスクランブル処理方法である。
【００１９】
また、本発明は、スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力する処理をコンピュータに実行させるためのプログラムであって、前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持するステップと、１クロック前のスクランブル処理後のスクランブル後データを保持するステップと、前記保持された加算処理後データと前記保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するステップと、をコンピュータに実行させるためのプログラムである。
【発明の効果】
【００２０】
本発明によれば、スクランブル処理に必要なデータを、スクランブル前の複数データと、１クロック前のスクランブル後の複数データとに分け、更に、前記スクランブル前の複数データと、前記１クロック前のスクランブル後の複数データとのスクランブル処理の前に、前記スクランブル前の複数データの部分的な排他的論理和の加算処理を行うようにしたので、排他的論理和ゲートによる遅延時間が緩和し、高スループットが必要な４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）のＰＣＳレイヤなどで使用される自己同期型のスクランブル処理回路を実現することができる。したがって、光通信ネットワークにおいて、信号のビットレートが上昇していくにつれて要求される信号処理の高速化にも対処することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例に係る６４０パラレルの自己同期型スクランブル処理回路の構成を示す回路図である。
【図２】前記実施例において６９個のデータの排他的論理和でスクランブル後データＹ（６３９）が表せることを説明するための６４０パラレルの自己同期型スクランブル処理回路の構成を示す回路図である。
【図３】ＩＥＥＥで標準化されている自己同期型スクランブル処理回路の構成を示す回路図である。
【図４】課題を説明するための６４パラレルの自己同期型スクランブル処理回路の構成を示す回路図である。
【図５】課題を説明するための６４０パラレルの自己同期型スクランブル処理回路の構成を示す回路図である。
【発明を実施するための形態】
【実施例】
【００２２】
以下、図面を参照して本発明の一実施例を説明する。図１は本発明の一実施例に係るスクランブル処理回路の構成を示す回路図である。図１に示すスクランブル処理回路は、６４０パラレル構成であり、また、１クロック（パラレルクロック換算）前のスクランブル後データを出力する、２入力排他的論理和回路の多段接続段数が例えば５段以下（１クロック前のスクランブル後データを保持するフリップフロップの入力端子にも接続された２入力排他的論理和回路が例えば５段、すなわち３２入力ＥＸＯＲ回路以下）に対しての信号の遅延であるならば、その遅延時間が１クロック（パラレルクロック換算）以内に収まる場合の実施例を示している。なお、前記遅延時間が１クロック以内に収まるように、２入力排他的論理和回路の多段接続段数が例えば５段以下にするのは、ゲート素子の応答速度や配線による遅延時間などを考慮して求めることにより得られるものである。
【００２３】
図１において、このスクランブル処理回路は、スクランブル処理前のスクランブル前データと過去のスクランブル処理後のスクランブル後データとの排他的論理和で表されるスクランブル後データを出力する自己同期型のスクランブル処理回路であって、前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持する加算処理・データ保持部Ａと、１クロック前のスクランブル処理後のスクランブル後データを保持するスクランブル後データ保持部Ｃと、加算処理・データ保持部Ａに保持された加算処理後データとスクランブル後データ保持部Ｃに保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するスクランブル後データ生成部Ｂとを備えている。
【００２４】
図１において、ＦＦ１（０）〜ＦＦ１（５７）は、１クロック（パラレルクロック換算）前のスクランブル後のデータを保持するフリップフロップを示している。ＦＦ２（０）〜ＦＦ２（６３９）とＦＦ３（０）〜ＦＦ３（６３９）とは、スクランブル前の６４０個のデータごとに、加算対象となる別系列のデータを加算した結果を保持するフリップフロップである。Ｅ１は３入力排他的論理和回路、Ｅ２は５入力排他的論理和回路、Ｅ３は１１入力排他的論理和回路、Ｅ４は３２入力排他的論理和回路、Ｅ５は３２入力排他的論理和回路、Ｅ６は３２入力排他的論理和回路、Ｅ７は７入力排他的論理和回路、Ｅ８は２入力排他的論理和回路、Ｅ９は２入力排他的論理和回路、Ｅ１０は３２入力排他的論理和回路をそれぞれ示している。
【００２５】
なお、フリップフロップＦＦ１（０）とフリップフロップＦＦ１（１８）間、フリップフロップＦＦ１（１８）とフリップフロップＦＦ１（３９）間、フリップフロップＦＦ１（３９）とフリップフロップＦＦ１（５７）間は、それぞれ図示を簡略化している。また、フリップフロップＦＦ３（０）とフリップフロップＦＦ３（６３）間、フリップフロップＦＦ３（６３）とフリップフロップＦＦ３（１２７）間、フリップフロップＦＦ３（１２７）とフリップフロップＦＦ３（３５１）間、フリップフロップＦＦ３（３５２）とフリップフロップＦＦ３（６３９）間は、それぞれ図示を簡略化している。また、フリップフロップＦＦ２（０）とフリップフロップＦＦ２（６３）間、フリップフロップＦＦ２（６３）とフリップフロップＦＦ２（１２７）間、フリップフロップＦＦ２（１２７）とフリップフロップＦＦ２（３５１）間、フリップフロップＦＦ２（３５２）とフリップフロップＦＦ２（６３９）間は、それぞれ図示を簡略化している。
【００２６】
スクランブル前のデータＸ（０）、・・・、データＸ（６３）、・・・、データＸ（１２７）・・・、データＸ（３５１）、データＸ（３５２）は、少なくとも、フリップフロップＦＦ３（０）の入力端子、・・・、フリップフロップＦＦ３（６３）の入力端子、・・・、フリップフロップＦＦ３（１２７）の入力端子、・・・、フリップフロップＦＦ３（３５１）の入力端子、フリップＦＦ３（３５２）の入力端子に、それぞれ入力される。また、データＸ（６３９）と、前記排他的論理和の多項式により求められたデータＸ（６００）、Ｘ（５８１）、Ｘ（５６１）、Ｘ（５２３）、Ｘ（５２２）、Ｘ（５０３）とは、７入力排他的論理和回路Ｅ７の７入力端子の各入力端子にそれぞれ入力される。
【００２７】
前記多項式とは、図３で示したようなスクランブル処理回路に基づいて得られたＹ（ｔ）＝Ｘ（ｔ）＋Ｙ（ｔ−３９）＋Ｙ（ｔ−５８）である。但し、この多項式の＋は排他的論理和を示す。
【００２８】
フリップフロップＦＦ３（０）の出力端子、・・・、フリップフロップＦＦ３（６３）の出力端子、・・・、フリップフロップＦＦ３（１２７）の出力端子、・・・の出力端子は、フリップフロップＦＦ２（０）の入力端子、・・・、フリップフロップＦＦ２（６３）の入力端子、・・・、フリップフロップＦＦ２（１２７）の入力端子、・・・の入力端子に、それぞれ接続される。フリップフロップＦＦ３（３５１）の出力端子は、２入力排他的論理和回路Ｅ８の入力端子に接続される。フリップフロップＦＦ３（３５２）の出力端子は、２入力排他的論理和回路Ｅ９の入力端子に接続される。フリップフロップＦＦ３（６３９）の出力端子は、３２入力排他的論理和回路Ｅ１０の入力端子に接続される。
【００２９】
２入力排他的論理和回路Ｅ８の出力端子は、フリップフロップＦＦ２（３５１）の入力端子に接続され、２入力排他的論理和回路Ｅ９の出力端子は、フリップフロップＦＦ２（３５２）の入力端子に接続される。３２入力排他的論理和回路Ｅ１０の出力端子は、フリップフロップＦＦ２（６３９）の入力端子に接続される。２入力排他的論理和回路Ｅ９と３２入力排他的論理和回路Ｅ１０間は、説明を省略する。
【００３０】
フリップフロップＦＦ２（０）の出力端子は、３入力排他的論理和回路Ｅ１の入力端子に接続される。フリップフロップＦＦ２（６３）の出力端子は、５入力排他的論理和回路Ｅ２の入力端子に接続される。 フリップフロップＦＦ２（１２７）の出力端子は、１１入力排他的論理和回路Ｅ３の入力端子に接続される。フリップフロップＦＦ２（３５１）の出力端子は、３２入力排他的論理和回路Ｅ４の入力端子に接続される。フリップフロップＦＦ２（３５２）の出力端子は、３２入力排他的論理和回路Ｅ５の入力端子に接続される。フリップフロップＦＦ２（６３９）の出力端子は、３２入力排他的論理和回路Ｅ６の入力端子に接続される。その他、フリップフロップＦＦ２（０）とフリップフロップＦＦ２（６３）間、フリップフロップＦＦ２（６３）とフリップフロップＦＦ２（１２７）間、フリップフロップＦＦ２（１２７）とフリップフロップＦＦ２（３５１）間、フリップフロップＦＦ２（３５２）とフリップフロップＦＦ２（６３９）間にも、フリップフロップが存在するが、説明を省略する。
【００３１】
３入力排他的論理和回路Ｅ１は、３個の入力端子（第１、第２、第３の入力端子）を有し、第１の入力端子は、フリップフロップＦＦ２（０）の出力端子に接続され、第２の入力端子および第３の入力端子は、フリップフロップＦＦ１（０）〜ＦＦ１（５７）の出力端子のうちの、フリップフロップＦＦ１（３８）、ＦＦ１（５７）の出力端子にそれぞれ接続される。５入力排他的論理和回路Ｅ２は、５個の入力端子（第１、第２、第３、第４、第５の入力端子）を有し、第１の入力端子は、フリップフロップＦＦ２（６３）の出力端子に接続され、第２の入力端子と第３の入力端子は、フリップフロップＦＦ２（５）、ＦＦ２（２４）の出力端子にそれぞれ接続される。また、５入力排他的論理和回路Ｅ２の第４の入力端子および第５の入力端子は、フリップフロップＦＦ１（０）〜ＦＦ１（５７）の出力端子のうちのフリップフロップＦＦ１（１４）、ＦＦ１（５２）の出力端子にそれぞれ接続される。
【００３２】
１１入力排他的論理和回路Ｅ３は、１１個の入力端子（第１〜第１１の入力端子）を有し、第１の入力端子は、フリップフロップＦＦ２（１２７）の出力端子に接続され、第２〜第６の入力端子は、図示しないフリップフロップＦＦ２（８８）、ＦＦ２（６９）、ＦＦ２（４９）、ＦＦ２（１１）、ＦＦ２（１０）の出力端子にそれぞれ接続される。また、１１入力排他的論理和回路Ｅ３の第７〜第１１の入力端子は、フリップフロップＦＦ１（０）〜ＦＦ１（５７）の出力端子のうちの、フリップフロップＦＦ１（８）、ＦＦ１（２７）、ＦＦ１（２８）、ＦＦ１（４６）ＦＦ１（４７）の出力端子にそれぞれ接続される。
【００３３】
３２入力排他的論理和回路Ｅ４は、３２個の入力端子（第１〜第３２の入力端子）を有し、第１の入力端子は、フリップフロップＦＦ２（３５１、３１２）の出力端子に接続され、第２〜第２５の入力端子は、図示しないフリップフロップＦＦ２（２９３）、ＦＦ２（２７３）、ＦＦ２（２３５）、ＦＦ２（２３４）、ＦＦ２（２１５）、ＦＦ２（１９６）、ＦＦ２（１９５）、ＦＦ２（１７７）、ＦＦ２（１５６）、ＦＦ２（１３７）、ＦＦ２（１１９）、ＦＦ２（１１７）、ＦＦ２（８０）、ＦＦ２（７９）、ＦＦ２（７８）、ＦＦ２（６１）、ＦＦ２（５９）、ＦＦ２（４１）、ＦＦ２（４０）、ＦＦ２（３９）、ＦＦ２（２１）、ＦＦ２（３）、ＦＦ２（２）、ＦＦ２（０）の出力端子にそれぞれ接続される。また、３２入力排他的論理和回路Ｅ４の第２６〜第３２の入力端子は、フリップフロップＦＦ１（０）〜ＦＦ１（５７）の出力端子のうちの、フリップフロップＦＦ１（１６）、ＦＦ１（１８）、ＦＦ１（３５）、ＦＦ１（３８）、ＦＦ１（５４）、ＦＦ１（５５）、ＦＦ１（５７）の出力端子にそれぞれ接続される。
【００３４】
３２入力排他的論理和回路Ｅ５は、３２個の入力端子（第１〜第３２の入力端子）を有し、第１の入力端子は、フリップフロップＦＦ２（３５２）の出力端子に接続され、第２〜第２５の入力端子は、フリップフロップＦＦ１（２、１９、２０、２１、２３、３８、４０、４１、４２、５６）、ＦＦ２（１３６、１３２、１１７、１１３、９７、９５、９３、５９、５８、５６、５５、５４、３９、３７、３５、２０、１９、１７、１６、１５、１）の出力端子にそれぞれ接続される。また、３２入力排他的論理和回路Ｅ５の第２６〜第３２の入力端子は、フリップフロップＦＦ１（０）〜ＦＦ１（５７）の出力端子のうちの、フリップフロップＦＦ１（１５、１７、３４、３７、５３、５４、５６）の出力端子にそれぞれ接続される。
【００３５】
３２入力排他的論理和回路Ｅ６は、３２個の入力端子（第１〜第３２の入力端子）を有し、第１の入力端子は、フリップフロップＦＦ２（６３９）の出力端子に接続され、第２〜第２３の入力端子は、フリップフロップＦＦ２（１３６、１３２、１１７、１１３、９７、９５、９３、５９、５８、５６、５５、５４、３９、３７、３５、２０、１９、１７、１６、１５、１）の出力端子にそれぞれ接続される。また、３２入力排他的論理和回路Ｅ６の第２３〜第３２の入力端子は、フリップフロップＦＦ１（０）〜ＦＦ１（５７）の出力端子のうちのフリップフロップＦＦ１（２、１９、２０、２１、２３、３８、４０、４１、４２、５６）出力端子にそれぞれ接続される。
【００３６】
フリップフロップＦＦ１（０）〜ＦＦ１（５７）において、フリップフロップＦＦ１（０）の入力端子は、スクランブル後データＹ（６３９）が接続される。フリップフロップＦＦ１（１８）の入力端子は、図示しないスクランブル後データＹ（６２１）に接続される。フリップフロップＦＦ１（３９）の入力端子は、図示しないスクランブル後データＹ（６００）に接続される。フリップフロップＦＦ１（５７）の入力端子は、図示しないスクランブル後データＹ（５８２）に接続される。
【００３７】
３入力排他的論理和回路Ｅ１の出力端子からはスクランブル後データＹ（０）が出力され、５入力排他的論理和回路Ｅ２の出力端子からはスクランブル後データＹ（６３）が出力される。１１入力排他的論理和回路Ｅ３の出力端子からはスクランブル後データＹ（１２７）が出力され、３２入力排他的論理和回路Ｅ４の出力端子からはスクランブル後データＹ（３５１）が出力される。３２入力排他的論理和回路Ｅ５の出力端子からはスクランブル後データＹ（３５２）が出力され、３２入力排他的論理和回路Ｅ６の出力端子からはスクランブル後データＹ（６３９）が出力される。
【００３８】
加算処理・データ保持部Ａは、スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行する複数の１段目の排他的論理和回路（３入力排他的論理和回路Ｅ７など）と、前記１段目の排他的論理和回路からのデータを含むスクランブル前データを保持する複数の１段目のフリップフロップ（フリップフロップＦＦ３（０）〜ＦＦ３（６３９））と、前記１段目のフリップフロップからのスクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行する複数の２段目の排他的論理和回路（２入力排他的論理和回路Ｅ８，Ｅ９，・・・，Ｅ１０）と、前記２段目の排他的論理和回路からのデータを含むスクランブル前データを保持する複数の２段目のフリップフロップ（フリップフロップＦＦ２（０）〜ＦＦ２（６３９））とを備えている。
【００３９】
スクランブル後データ生成部Ｂは、前記第２段目のフリップフロップ（フリップフロップＦＦ２（０）〜ＦＦ２（６３９））からのスクランブル前データと、スクランブル後データ保持部Ｃからの１クロック前のスクランブル後データとを排他的論理和の加算処理をする複数の排他的論理和回路（３入力排他的論理和回路ＥＩ〜３２入力排他的論理和回路Ｅ６）を備えている。スクランブル後データ保持部Ｃは、スクランブル後データ生成部Ｂからの１クロック前のスクランブル後データＹ（５８２）〜Ｙ（６３９）を保持するフリップフロップＦＦ１（０）〜ＦＦ１（５７）を備えている。
【００４０】
図１に示す回路構成では、スクランブルしたいスクランブル前データを、フリップフロップＦＦ２（０）〜ＦＦ２（６３９）から出力されるスクランブル前データの部分的加算結果と、フリップフロップＦＦ１（０）〜ＦＦ１（５７）から出力される１クロック前のスクランブル後データとの排他的論理和の加算処理を行う。ここで、スクランブル前データの加算処理を行うときに、排他的論理和回路の多段接続数が多すぎる場合には、図１のように、スクランブル前データの加算処理を、２段階に分け、初めに部分的な加算処理を３入力排他的論理和回路Ｅ７などで行い、その部分的な加算結果を含むスクランブル前データをフリップフロップＦＦ３（０）〜ＦＦ３（６３９）に保持し、残りの加算処理（２入力排他的論理和回路Ｅ８，Ｅ９、３２入力排他的論理和回路Ｅ１０などによる加算処理）をフリップフロップＦＦ３（０）〜ＦＦ３（６３９）からの出力データをもとに排他的論理和の加算を行う。
【００４１】
以上のように、本実施例のスクランブル処理回路では、スクランブル前データの排他的論理和の加算処理を分割することにより、排他的論理和回路の多段接続数を例えば５段以下とし、回路遅延時間を１クロック以内に収めるようにしている。
【００４２】
次に、図１に示すスクランブル処理回路の動作を説明する。今、スクランブル対象データの代表例として、６４０パラレルデータのうち、シリアルで見たときに最遅データであるスクランブル前データＸ（６３９）をスクランブルし、スクランブル後データＹ（６３９）を生成することを考える。
【００４３】
図３で示したようなスクランブル処理回路に基づいて得られた多項式であるＹ（ｔ）＝Ｘ（ｔ）＋Ｙ（ｔ−３９）＋Ｙ（ｔ−５８）により、次のような計算を行う。但し、前記多項式の＋は排他的論理和を示す。Ｙ（ｔ）＝Ｘ（ｔ）＋Ｙ（ｔ−３９）＋Ｙ（ｔ−５８）により、計算を行うと、スクランブル前データの５９個のデータ（Ｘ（６３９），Ｘ（６００），Ｘ（５８１），・・・，Ｘ（１））と、フリップフロップＦＦ１（０）〜ＦＦ１（５７）のうちの１０個のフリップフロップＦＦ１（２、１９、２０、２１、２３、３８、４０、４１、５２、５６）から出力される１クロック前の１０個のスクランブル後データとの合計６９個のデータの排他的論理和で、スクランブル後データＹ（６３９）が表せる（図２参照）。
【００４４】
したがって、図１に示す回路構成では、７個のスクランブル前データ（Ｘ（６３９），Ｘ（６００），Ｘ（５８１）、Ｘ（５６１）、Ｘ（５２３）、Ｘ（５２２）、Ｘ（５０３））の排他的論理和の加算を７入力排他的論理和回路Ｅ７で行い、その加算結果をフリップフロップＦＦ３（６３９）で保持し、残り５２個中の３１個のスクランブル前データとフリップフロップＦＦ３（６３９）から出力されるデータとの加算結果をフリップフロップＦＦ２（６３９）に保持する。最後に、残り２１個のスクランブル前データと、１０個の１クロック前のスクランブル後データと、フリップフロップＦＦ２（６３９）の出力データとの加算を３２入力排他的論理和回路Ｅ６で行い、スクランブル後データＹ（６３９）が生成される。
【００４５】
なお、本実施例では、図１に示すようなスクランブル処理回路によりスクランブル処理を行ったが、これに限らず、このようなスクランブル処理回路を図示しないコンピュータ内に実装し、スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行し、前記加算処理された加算処理後データを保持するステップと、１クロック前のスクランブル処理後のスクランブル後データを保持するステップと、前記保持された加算処理後データと前記保持された１クロック前のスクランブル後データとの排他的論理和の加算処理を実行して目的とするスクランブル後データを生成するステップと、複数段階に分けて前記スクランブル前データに対して部分的な排他的論理和の加算処理をスクランブル処理前に実行するステップとを実行させるためのプログラムを図示しないメモリに記憶させ、このプログラムに従って処理および演算を行うコンピュータによってもスクランブル処理を行うことが可能である。
【００４６】
また、本発明の他の実施例として、例えば、図１に示すフリップフロップＦＦ２（０）〜ＦＦ２（６３９）の出力と、フリップフロップＦＦ１（０）〜ＦＦ１（１５７）の出力との排他的論理和の加算処理を１６入力以内の排他的論理和回路で処理する回路構成にしても、その排他的論理和の加算処理による遅延時間を１クロック以内に抑えることができ、また、入力データであるスクランブル前データＸ（０）〜Ｘ（６３９）に依存する加算処理（図１では加算処理・データ保存部Ａでの加算処理）をより早いステージで計算することにより、より位相マージンを増やすことが可能な回路構成も考えられる。なお、例えば１６入力以内の排他的論理和回路で処理する回路構成は、その排他的論理和の加算処理による遅延時間を１クロック以内に抑えるようにするために、配線による遅延時間や使用するゲート素子の応答速度によっても遅延時間が異なるので、排他的論理回路の入力数や段数は、設計ルール／シミュレーション／実験結果等によって決定すれば良い。
【産業上の利用可能性】
【００４７】
本発明は、光通信ネットワークにおいて、４０Ｇ／１００Ｇ−Ｅｔｈｅｒｎｅｔ（登録商標）のＰＣＳレイヤなどで使用される信号処理装置に利用可能である。
【符号の説明】
【００４８】
Ａ  加算処理・データ保持部
Ｂ  スクランブル後データ生成部
Ｃ  スクランブル後データ保持部
ＦＦ１（０）〜ＦＦ１（５７）、ＦＦ２（０）〜ＦＦ２（６３９）、ＦＦ３（０）〜ＦＦ３（６３９）  フリップフロップ
Ｅ１，Ｅ７  ３入力排他的論理和回路
Ｅ２  ５入力排他的論理和回路
Ｅ３  １１入力排他的論理和回路
Ｅ４，Ｅ５，Ｅ６，Ｅ１０  ３２入力排他的論理和回路
Ｅ８，Ｅ９  ２入力排他的論理和回路
Ｘ（０）〜Ｘ（６３９）  スクランブル前データ
Ｙ（０）〜Ｙ（６３９）  スクランブル後データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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