(57)【要約】【課題】フィン型半導体領域を有する半導体装置においてプラズマドーピング法を用いて短時間で所望の特性が得られるようにする。【解決手段】基板１１上にフィン型半導体領域１３が形成されている。フィン型半導体領域１３の上部及び側部には、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、フィン型半導体領域１３の上部には、半導体を絶縁物化する第２の不純物がさらに導入されている。【選択図】図１
2010186852.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたフィン型半導体領域を備えた半導体装置であって、
前記フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、前記フィン型半導体領域の上部には、半導体を絶縁物化する第２の不純物がさらに導入されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記フィン型半導体領域の上部には、前記第２の不純物が導入されることにより絶縁物領域が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域の所定の部分における少なくとも側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とをさらに備え、
前記第１の不純物及び前記第２の不純物は、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲート電極の外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりエクステンション領域が形成されていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ゲート電極の側面上に形成された絶縁性サイドウォールスペーサをさらに備え、
前記エクステンション領域は、前記フィン型半導体領域における前記絶縁性サイドウォールスペーサにより覆われている部分に形成されており、
前記絶縁性サイドウォールスペーサの外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりソース・ドレイン領域が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記フィン型半導体領域はシリコンからなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第１の不純物はボロン、リン又は砒素であり、
前記第２の不純物は酸素又は窒素であることを特徴とする半導体装置。
【請求項１０】
基板上にフィン型半導体領域を形成する工程（ａ）と、
半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、
半導体を絶縁物化する第２の不純物を前記フィン型半導体領域の上部に導入する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第２の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部に導入することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第２の不純物をイオン注入法によって前記フィン型半導体領域の上部に導入することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した後に、
前記フィン型半導体領域の上部を除去する工程（ｄ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｄ）では、ウェットエッチング法によって前記半導体領域の上部を除去することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｄ）では、ドライエッチング法によって前記半導体領域の上部を除去することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）の後で且つ前記工程（ｂ）及び前記工程（ｃ）の両工程の前に、
前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｅ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｆ）とをさらに備え、
前記工程（ｂ）及び前記工程（ｃ）では、前記第１の不純物及び前記第２の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０〜１７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物はボロン、リン又は砒素であり、
前記第２の不純物は酸素又は窒素であることを特徴とする半導体装置の製造方法。
【請求項１９】
基板上にフィン型半導体領域を形成する工程（ａ）と、
半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記フィン型半導体領域の上部を除去する工程（ｃ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ｃ）では、ドライエッチング法によって前記半導体領域の上部を除去することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｃ）が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１９〜２１のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）の後で且つ前記工程（ｂ）の前に、
前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｄ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）とをさらに備え、
前記工程（ｂ）では、前記第１の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１９〜２２のいずれか１項に記載の半導体装置の製造方法において、
前記第１の不純物はボロン、リン又は砒素であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１０〜２３のいずれか１項に記載の半導体装置の製造方法において、
前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１０〜２４のいずれか１項に記載の半導体装置の製造方法において、
前記フィン型半導体領域はシリコンからなることを特徴とする半導体装置の製造方法。
【請求項２６】
半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入する第１のプラズマドーピング装置と、
半導体を絶縁物化する第２の不純物をプラズマドーピング法によって前記被処理体に導入する第２のプラズマドーピング装置とを備えていることを特徴とするプラズマドーピングシステム。
【請求項２７】
半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、
半導体を絶縁物化する第２の不純物をイオン注入法によって前記被処理体に導入するイオン注入装置とを備えていることを特徴とするプラズマドーピングシステム。
【請求項２８】
請求項２６又は２７に記載のプラズマドーピングシステムにおいて、
前記被処理体に対してドライエッチングを行うドライエッチング装置をさらに備えていることを特徴とするプラズマドーピングシステム。
【請求項２９】
半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、
前記被処理体に対してドライエッチングを行うドライエッチング装置とを備えていることを特徴とするプラズマドーピングシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、その製造方法及びプラズマドーピングシステムに関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び高速化に伴って、益々半導体装置の微細化の要求が高まっている。そこで、基板上におけるトランジスタの占有面積の低減を目指して種々のデバイス構造が提案されている。その中でも、フィン型構造を持つ電界効果トランジスタが注目されている。このフィン型構造を持つ電界効果トランジスタは、一般的にフィン型ＦＥＴ（Ｆｉｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、基板の主面に対して垂直な薄い壁（フィン）状の半導体領域（以下、フィン型半導体領域という）からなる活性領域を有している。フィン型ＦＥＴにおいては、フィン型半導体領域の両側面をチャネル面として用いることができるため、基板上におけるトランジスタの占有面積を低減することができる（例えば特許文献１、非特許文献１参照）。
【０００３】
図１２（ａ）〜（ｄ）は、従来のフィン型ＦＥＴの構造を示す図であり、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ線の断面図であり、図１２（ｃ）は図１２（ａ）におけるＢ−Ｂ線の断面図であり、図１２（ｄ）は図１２（ａ）におけるＣ−Ｃ線の断面図である。
【０００４】
従来のフィン型ＦＥＴは、図１２（ａ）〜（ｄ）に示すように、シリコンからなる支持基板１０１と、支持基板１０１上に形成された酸化シリコンからなる絶縁層１０２と、絶縁層１０２上に形成されたフィン型半導体領域１０３ａ〜１０３ｄと、フィン型半導体領域１０３ａ〜１０３ｄ上にゲート絶縁膜１０４ａ〜１０４ｄを介して形成されたゲート電極１０５と、ゲート電極１０５の側面上に形成された絶縁性サイドウォールスペーサ１０６と、フィン型半導体領域１０３ａ〜１０３ｄにおけるゲート電極１０５を挟む両側方領域に形成されたエクステンション領域１０７と、フィン型半導体領域１０３ａ〜１０３ｄにおけるゲート電極１０５及び絶縁性サイドウォールスペーサ１０６を挟む両側方領域に形成されたソース・ドレイン領域１１７とを有している。フィン型半導体領域１０３ａ〜１０３ｄは、絶縁層１０２上においてゲート幅方向に一定間隔で並ぶように配置されている。ゲート電極１０５は、ゲート幅方向にフィン型半導体領域１０３ａ〜１０３ｄを跨ぐように形成されている。エクステンション領域１０７は、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの上部に形成された第１の不純物領域１０７ａと、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの側部に形成された第２の不純物領域１０７ｂとから構成されている。また、ソース・ドレイン領域１１７は、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの上部に形成された第３の不純物領域１１７ａと、フィン型半導体領域１０３ａ〜１０３ｄのそれぞれの側部に形成された第４の不純物領域１１７ｂとから構成されている。尚、ポケット領域の説明及び図示については省略する。
【０００５】
図１３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。尚、図１３（ａ）〜（ｄ）は、図１２（ａ）におけるＣ−Ｃ線の断面構成と対応している。また、図１３（ａ）〜（ｄ）において、図１２（ａ）〜（ｄ）に示す構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。
【０００６】
まず、図１３（ａ）に示すように、シリコンからなる支持基板１０１上に酸化シリコンからなる絶縁層１０２を介してシリコンからなる半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を準備する。その後、当該半導体層をパターニングして、活性領域となるフィン型半導体領域１０３ｂを形成する。
【０００７】
次に、図１３（ｂ）に示すように、フィン型半導体領域１０３ｂの表面にゲート絶縁膜１０４を形成した後、支持基板１０２上の全面に亘ってポリシリコン膜１０５Ａを形成する。
【０００８】
次に、図１３（ｃ）に示すように、ポリシリコン膜１０５Ａ及びゲート絶縁膜１０４を順次エッチングして、フィン型半導体領域１０３ｂ上にゲート絶縁膜１０４ｂを介してゲート電極１０５を形成する。その後、ゲート電極１０５をマスクとして、半導体領域１０３ｂに不純物をイオン注入して、エクステンション領域１０７及びポケット領域（図示省略）を形成する。
【０００９】
次に、図１３（ｄ）に示すように、支持基板１０２上の全面に亘って絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１０５の側面上に絶縁性サイドウォールスペーサ１０６を形成する。その後、ゲート電極１０５及び絶縁性サイドウォールスペーサ１０６をマスクとして、半導体領域１０３ｂに不純物をイオン注入して、ソース・ドレイン領域１１７を形成する。
【００１０】
以上の工程により、フィン型半導体領域１０３ｂ上にゲート絶縁膜１０４ｂを介して形成されたゲート電極１０５を有するフィン型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を得ることができる。
【００１１】
図１４（ａ）は、特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図であり、図１４（ｂ）は、非特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図である。尚、図１４（ａ）及び（ｂ）は、図１２（ａ）におけるＢ−Ｂ線の断面構成（絶縁性サイドウォールスペーサ１０６の形成前）と対応している。また、図１４（ａ）及び（ｂ）において、図１２（ａ）〜（ｄ）に示す構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。
【００１２】
図１４（ａ）に示すように、特許文献１に開示された方法においては、フィン型半導体領域１０３ａ〜１０３ｄの上面のみならず側面にも不純物を導入するために、イオン注入によってイオン１０８ａ及び１０８ｂをそれぞれ、鉛直方向に対して互いに異なる側に傾いた注入角度でフィン型半導体領域１０３ａ〜１０３ｄに注入することによって、エクステンション領域１０７を形成する。この場合、フィン型半導体領域１０３ａ〜１０３ｄの上部には、イオン１０８ａ及びイオン１０８ｂの両方が注入されてなる第１の不純物領域１０７ａが形成される。しかしながら、フィン型半導体領域１０３ａ〜１０３ｄの各側部には、イオン１０８ａ又はイオン１０８ｂのいずれか一方のみが注入されてなる第２の不純物領域１０７ｂが形成される。すなわち、イオン１０８ａのドーズ量とイオン１０８ｂのドーズ量とが同じである場合、第１の不純物領域１０７ａの注入ドーズ量は、第２の不純物領域１０７ｂの注入ドーズ量の２倍の大きさになる。
【００１３】
また、図１４（ｂ）に示すように、非特許文献１に開示された方法においては、プラズマドーピング法を用いてフィン型半導体領域１０３ａ〜１０３ｄにエクステンション領域１０７を形成する。プラズマドーピング法を用いて不純物導入を行った場合、導入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ〜１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる導入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ〜１０３ｄの上部に形成される。しかしながら、フィン型半導体領域１０３ａ〜１０３ｄの各側部の導入ドーズ量については、導入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる導入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ〜１０３ｄの側部に形成される。その結果、第１の不純物領域１０７ａの導入ドーズ量は、第２の不純物領域１０７ｂの導入ドーズ量と比べて例えば２５％程度高くなる。
【００１４】
以上のように、従来のフィン型ＦＥＴのエクステンション領域の形成方法によると、フィン型半導体領域１０３ａ〜１０３ｄの上部に形成される第１の不純物領域１０７ａの導入ドーズ量が、フィン型半導体領域１０３ａ〜１０３ｄの側部に形成される第２の不純物領域１０７ｂの導入ドーズ量と比べて高くなる。また、第２の不純物領域１０７ｂの接合深さは、第１の不純物領域１０７ａの接合深さと比べて浅くなる。これにより、第１の不純物領域１０７ａのシート抵抗、比抵抗又は拡がり抵抗は、第２の不純物領域１０７ｂのシート抵抗、比抵抗又は拡がり抵抗と比べて低くなる。尚、対象物のシート抵抗をＲｓ、抵抗率（比抵抗）をρ、厚さ（接合深さ）をｔ、拡がり抵抗をρｗとすると、Ｒｓ＝ρ／ｔである。また、拡がり抵抗測定において広く知られている関係式ρｗ＝ＣＦ×ｋ×ρ／（２πｒ）に表されているように、抵抗率（比抵抗）ρと拡がり抵抗ρＷとは基本的には１対１の関係にあるので、Ｒｓ∝ρｗ／ｔと表せる。前記関係式において、ＣＦは拡がり抵抗ρｗの体積効果を考慮した補正項（補正無しの場合にはＣＦ＝１）であり、ｋは探針と試料との間のショットキー障壁における極性依存性を考慮した補正項（例えば試料がｐ型シリコンの場合にはｋ＝１、試料がｎ型シリコンの場合にはｋ＝１〜３）であり、ｒは探針先端の曲率半径である。
【００１５】
このようなエクステンション構造を有するフィン型ＦＥＴを動作させた場合、エクステンション領域１０７を流れる電流は、第２の不純物領域１０７ｂと比べて導入ドーズ量が高い（つまりシート抵抗が低い）第１の不純物領域１０７ａに集中するため、所望のトランジスタ特性が得られないという問題が生じる。
【００１６】
また、従来のフィン型ＦＥＴでは、ソース・ドレイン領域もエクステンション領域と同様のイオン注入法やプラズマドーピング法を用いて形成される。そのため、ソース・ドレイン領域１１７においても、フィン型半導体領域１０３ａ〜１０３ｄの上部に形成される第３の不純物領域１１７ａの導入ドーズ量が、フィン型半導体領域１０３ａ〜１０３ｄの側部に形成される第４の不純物領域１１７ｂの導入ドーズ量と比べて高くなる。また、第４の不純物領域１１７ｂの接合深さは、第３の不純物領域１１７ａの接合深さと比べて浅くなる。このようなソース・ドレイン構造を有するフィン型ＦＥＴを動作させた場合、ソース・ドレイン領域１１７を流れる電流は、第４の不純物領域１１７ｂと比べて導入ドーズ量が高い（つまりシート抵抗が低い）第３の不純物領域１１７ａに集中するため、所望のトランジスタ特性が得られないという問題が生じる。
【特許文献１】特開２００６−１９６８２１号公報
【特許文献２】国際公開第２００８／０９０７７１号公報
【非特許文献１】Ｄ．Ｌｅｎｏｂｌｅ他、Ｅｎｈａｎｃｅｄ  ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  ＰＭＯＳ  ＭＵＧＦＥＴ  ｖｉａ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ｃｏｎｆｏｒｍａｌ  ｐｌａｓｍａ−ｄｏｐｅｄ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｅｘｔｅｎｓｉｏｎｓ、２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐ．２１２
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前述の問題を解決するために、例えば特許文献２に、フィン型半導体領域の側部に、フィン型半導体領域の上部と比べて同等以上の導入ドーズ量を有する不純物領域を備えた半導体装置及びその製造方法が提案されている。特許文献２に開示されている方法によれば、フィン型半導体領域に不純物をプラズマドーピング法によって導入し、それにより、フィン型半導体領域の上部に第１の不純物領域を形成すると共にフィン型半導体領域の側部に第２の不純物領域を形成する工程において、導入ドーズ量が第１のドーズ量となる第１の条件でプラズマドーピング法を実施した後、導入ドーズ量が第１のドーズ量よりも小さい第２のドーズ量となる第２の条件でプラズマドーピング法を実施する。これにより、フィン型半導体領域の上部と比べて同等以上の導入ドーズ量を有する不純物領域を備えた半導体装置、つまり所望のトランジスタ特性を持つ半導体装置を得ることが可能となる。
【００１８】
しかしながら、特許文献２に開示されている方法によると、ある程度不純物の導入が進展した後にプラズマドーピング処理条件を変化させ、その後、導入ドーズ量が第２のドーズ量に十分漸近するまでプラズマドーピング処理を行う必要があるので、処理時間が増大してしまう場合がある。
【００１９】
前記に鑑み、本発明は、フィン型半導体領域を有する半導体装置においてプラズマドーピング法を用いて所望の特性が得られるようにすると共に当該所望の特性が得られるまでの処理時間を低減することを目的としている。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明に係る半導体装置は、基板上に形成されたフィン型半導体領域を備えた半導体装置であって、前記フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、前記フィン型半導体領域の上部には、半導体を絶縁物化する第２の不純物がさらに導入されている。
【００２１】
本発明に係る半導体装置によると、フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が導入されていると共に、フィン型半導体領域の上部には、半導体を絶縁物化する第２の不純物がさらに導入されている。すなわち、フィン型半導体領域の側部には第２の不純物は実質的に導入されていない。このため、フィン型半導体領域の側部の抵抗（比抵抗、シート抵抗又は拡がり抵抗：以下同じ）を、フィン型半導体領域の上部の抵抗と比べて同等以下に設定することができる。また、半導体を絶縁物化する第２の不純物の導入により、フィン型半導体領域の上部の抵抗を高くするのに必要な処理時間は短くて済む。従って、良好な特性をもつＦＥＴ等の３次元デバイスをスループット良く実現することができる。
【００２２】
尚、エクステンション領域やソース・ドレイン領域の特性に影響が生じない程度の第２の不純物がフィン型半導体領域の側部に導入されていても良い。
【００２３】
また、半導体を絶縁物化する第２の不純物としては、例えば半導体がＳｉであれば、Ｓｉに導入されて絶縁物（ＳｉＯ2 やＳｉＮx ）を形成する酸素や窒素を用いることができるが、これに限定されないことは言うまでもない。
【００２４】
本発明に係る半導体装置において、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であってもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００２５】
本発明に係る半導体装置において、前記フィン型半導体領域の上部には、前記第２の不純物が導入されることにより絶縁物領域が形成されていてもよい。この場合、フィン型半導体領域の両側部のみがチャネルとして機能するダブルゲート型ＦＥＴが構成される。但し、第２の不純物が導入されてなる絶縁物領域を除去してフィン型半導体領域の上部をチャネルとして機能させることにより、トリプルゲート型ＦＥＴを構成してもよい。すなわち、絶縁物領域の除去により、フィン型半導体領域の上部における第１の不純物の高濃度導入層も除去されるが、絶縁物領域の下側に第１の不純物の低濃度導入層が残存していれば、トリプルゲート型ＦＥＴを構成することができる。ここで、フィン型半導体領域の上部に残存する第１の不純物の低濃度導入層の抵抗と比べて、フィン型半導体領域の上部における第１の不純物の導入層の抵抗が同等以下であることが好ましい。また、フィン型半導体領域の上部に残存する第１の不純物の低濃度導入層に、エクステンション領域やソース・ドレイン領域の特性に影響が生じない程度の第２の不純物が含まれていてもよい。
【００２６】
本発明に係る半導体装置において、前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００２７】
本発明に係る半導体装置において、前記フィン型半導体領域の所定の部分における少なくとも側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とをさらに備え、前記第１の不純物及び前記第２の不純物は、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。この場合、前記ゲート電極の外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりエクステンション領域が形成されていると特に有効である。また、前記ゲート電極の側面上に形成された絶縁性サイドウォールスペーサをさらに備え、前記エクステンション領域は、前記フィン型半導体領域における前記絶縁性サイドウォールスペーサにより覆われている部分に形成されており、前記絶縁性サイドウォールスペーサの外側に位置する前記フィン型半導体領域の側部には、前記第１の不純物が導入されることによりソース・ドレイン領域が形成されていることがより好適である。
【００２８】
本発明に係る半導体装置において、前記フィン型半導体領域はシリコンから構成されていてもよい。また、前記第１の不純物はボロン、リン又は砒素であり、前記第２の不純物は酸素又は窒素であってもよい。このようにすると、前述の本発明の効果を確実に得ることができる。また、前記第２の不純物が酸素又は窒素であると、前記第２の不純物の導入を、安価且つ安全な酸素ガスや窒素ガスを用いて行うことができるので、コスト面及びプロセス面で有利である。
【００２９】
本発明に係る第１の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、半導体を絶縁物化する第２の不純物を前記フィン型半導体領域の上部に導入する工程（ｃ）とを備えている。
【００３０】
本発明に係る第１の半導体装置の製造方法によると、フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物を導入すると共に、フィン型半導体領域の上部に、半導体を絶縁物化する第２の不純物をさらに導入する。すなわち、フィン型半導体領域の側部には第２の不純物を実質的に導入していない。このため、フィン型半導体領域の側部の抵抗を、フィン型半導体領域の上部の抵抗と比べて同等以下に設定することができる。また、半導体を絶縁物化する第２の不純物の導入により、フィン型半導体領域の上部の抵抗を高くするのに必要な処理時間（工程（ｃ）に要する時間）は短くて済む。従って、良好な特性をもつＦＥＴ等の３次元デバイスをスループット良く実現することができる。
【００３１】
尚、工程（ｂ）を工程（ｃ）の前に実施してもよいし、工程（ｂ）を工程（ｃ）の後に実施してもよい
本発明に係る第１の半導体装置の製造方法において、前記工程（ｃ）では、前記第２の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部に導入してもよいし、前記工程（ｃ）では、前記第２の不純物をイオン注入法によって前記フィン型半導体領域の上部に導入してもよい
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した後に、前記フィン型半導体領域の上部を除去する工程（ｄ）をさらに備えていてもよい。このようにすると、フィン型半導体領域の上部に第２の不純物が導入されることにより形成された絶縁物領域を除去することができるので、フィン型半導体領域の上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴを構成することができる。この場合、前記工程（ｄ）で、ウェットエッチング法によって前記半導体領域の上部を除去すると、半導体を絶縁物化する第２の不純物の導入量の多い部分のみを、エッチング時間とは無関係に正確に除去することができる。また、前記工程（ｄ）で、ドライエッチング法によって前記半導体領域の上部を除去すると、ゲート絶縁膜に対する横方向のエッチング（ゲート絶縁膜の側面からのエッチング）が進行する事態を回避することができる。
【００３２】
本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）及び前記工程（ｃ）の両工程が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であってもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００３３】
本発明に係る第１の半導体装置の製造方法において、前記工程（ａ）の後で且つ前記工程（ｂ）及び前記工程（ｃ）の両工程の前に、前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｅ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｆ）とをさらに備え、前記工程（ｂ）及び前記工程（ｃ）では、前記第１の不純物及び前記第２の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入してもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００３４】
本発明に係る第１の半導体装置の製造方法において、前記第１の不純物はボロン、リン又は砒素であり、前記第２の不純物は酸素又は窒素であってもよい。このようにすると、前述の本発明の効果を確実に得ることができる。また、前記第２の不純物が酸素又は窒素であると、前記第２の不純物の導入を、安価且つ安全な酸素ガスや窒素ガスを用いて行うことができるので、コスト面及びプロセス面で有利である。
【００３５】
本発明に係る第２の半導体装置の製造方法は、基板上にフィン型半導体領域を形成する工程（ａ）と、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって前記フィン型半導体領域の上部及び側部に導入する工程（ｂ）と、前記工程（ｂ）よりも後に、前記フィン型半導体領域の上部を除去する工程（ｃ）とを備えている。
【００３６】
本発明に係る第２の半導体装置の製造方法によると、フィン型半導体領域の上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物を導入した後、フィン型半導体領域の上部を除去する。このため、フィン型半導体領域の上部における第１の不純物の高濃度導入層を除去して、第１の不純物の低濃度導入層を残存させることができる。このため、フィン型半導体領域の側部の抵抗を、フィン型半導体領域の上部の抵抗と比べて同等以下に設定することができる。また、フィン型半導体領域の上部を除去するのに必要な処理時間（工程（ｃ）に要する時間）は短くて済む。従って、良好な特性をもつＦＥＴ等の３次元デバイスをスループット良く実現することができる。
【００３７】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｃ）では、ドライエッチング法によって前記半導体領域の上部を除去してもよい。このようにすると、ゲート絶縁膜に対する横方向のエッチング（ゲート絶縁膜の側面からのエッチング）が進行する事態を回避することができる。
【００３８】
本発明に係る第２の半導体装置の製造方法において、前記工程（ｃ）が終了した時点で、前記フィン型半導体領域の側部の抵抗は、前記フィン型半導体領域の上部の抵抗と比べて同等以下であってもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００３９】
本発明に係る第２の半導体装置の製造方法において、前記工程（ａ）の後で且つ前記工程（ｂ）の前に、前記半導体領域の所定の部分における少なくとも側面上にゲート絶縁膜を形成する工程（ｄ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）とをさらに備え、前記工程（ｂ）では、前記第１の不純物を、前記ゲート電極の外側に位置する前記フィン型半導体領域に導入してもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００４０】
本発明に係る第２の半導体装置の製造方法において、前記第１の不純物はボロン、リン又は砒素であってもよい。このようにすると、前述の本発明の効果を確実に得ることができる。
【００４１】
本発明に係る第１又は第２の半導体装置の製造方法において、前記フィン型半導体領域は、前記基板上に形成された絶縁層上に形成されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００４２】
本発明に係る第１又は第２の半導体装置の製造方法において、前記フィン型半導体領域はシリコンから構成されていてもよい。このようにすると、より良好な特性をもつＦＥＴ等の３次元デバイスを実現することができる。
【００４３】
本発明に係る第１のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入する第１のプラズマドーピング装置と、半導体を絶縁物化する第２の不純物をプラズマドーピング法によって前記被処理体に導入する第２のプラズマドーピング装置とを備えている。
【００４４】
本発明に係る第１のプラズマドーピングシステムによると、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入することができると共に、半導体を絶縁物化する第２の不純物をプラズマドーピング法によって被処理体に導入することができる。従って、本発明に係る第１の半導体装置の製造方法を実施することができる。
【００４５】
本発明に係る第２のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、半導体を絶縁物化する第２の不純物をイオン注入法によって前記被処理体に導入するイオン注入装置とを備えている。
【００４６】
本発明に係る第２のプラズマドーピングシステムによると、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入することができると共に、半導体を絶縁物化する第２の不純物をイオン注入法によって被処理体に導入することができる。従って、本発明に係る第１の半導体装置の製造方法を実施することができる。
【００４７】
本発明に係る第１又は第２のプラズマドーピングシステムにおいて、前記被処理体に対してドライエッチングを行うドライエッチング装置をさらに備えていてもよい。このようにすると、本発明に係る第１の半導体装置の製造方法を実施する際に、第１及び第２の不純物の導入後にフィン型半導体領域の上部を除去することができる。
【００４８】
本発明に係る第３のプラズマドーピングシステムは、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入するプラズマドーピング装置と、前記被処理体に対してドライエッチングを行うドライエッチング装置とを備えている。
【００４９】
本発明に係る第３のプラズマドーピングシステムによると、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をプラズマドーピング法によって被処理体に導入することができると共に、被処理体に対してドライエッチングを行うことができる。従って、本発明に係る第２の半導体装置の製造方法を実施することができる。
【発明の効果】
【００５０】
本発明によれば、プラズマドーピング法を用いてフィン型半導体領域の側部に低抵抗の不純物領域を形成して所望の特性を得ることができると共に、当該所望の特性が得られるまでの処理時間を低減することができる。
【発明を実施するための最良の形態】
【００５１】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００５２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５３】
図１（ａ）〜（ｅ）は、本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【００５４】
本実施形態のフィン型ＦＥＴは、図１（ａ）〜（ｅ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成され且つ例えばシリコンからなるフィン型半導体領域１３ａ〜１３ｄと、フィン型半導体領域１３ａ〜１３ｄ上に例えばシリコン酸窒化膜からなるゲート絶縁膜１４ａ〜１４ｄを介して形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソース・ドレイン領域２７とを有している。各フィン型半導体領域１３ａ〜１３ｄは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、絶縁層１２上においてゲート幅方向にピッチｄ（例えば６０ｎｍ程度）で並ぶように配置されている。
【００５５】
尚、フィン型半導体領域１３ａ〜１３ｄの上面と側面とは互いに垂直であってもよいし、垂直でなくてもよい。ゲート電極１５は、ゲート幅方向にフィン型半導体領域１３ａ〜１３ｄを跨ぐように形成されている。エクステンション領域１７は、絶縁性サイドウォールスペーサ１６により覆われているフィン型半導体領域１３ａ〜１３ｄの側部に形成されている。また、ソース・ドレイン領域２７は、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ〜１３ｄの側部に形成されている。尚、ポケット領域の説明及び図示については省略する。
【００５６】
本実施の形態の特徴は次の通りである。すなわち、フィン型半導体領域１３ａ〜１３ｄの上部及び側部に、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）が導入されていると共に、フィン型半導体領域１３ａ〜１３ｄの上部には、半導体を絶縁物化する第２の不純物（例えば酸素）がさらに導入されている。これにより、フィン型半導体領域１３ａ〜１３ｄの側部のシート抵抗は、フィン型半導体領域１３ａ〜１３ｄの上部のシート抵抗と比べて同等以下に設定されている。
【００５７】
具体的には、図１（ｃ）及び（ｄ）に示すように、絶縁性サイドウォールスペーサ１６により覆われているフィン型半導体領域１３ａ〜１３ｄの上部には、第２の不純物が導入されることにより絶縁物領域３７が形成されていると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ〜１３ｄの上部には、第２の不純物が導入されることにより絶縁物領域４７が形成されている。
【００５８】
また、図１（ｃ）及び（ｄ）に示すように、絶縁性サイドウォールスペーサ１６により覆われているフィン型半導体領域１３ａ〜１３ｄの側部には、第１の不純物が導入されることによりエクステンション領域１７となる不純物領域が形成されていると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ａ〜１３ｄの側部には、第１の不純物が導入されることによりソース・ドレイン領域２７となる不純物領域が形成されている。
【００５９】
以上のように、本実施形態では、フィン型半導体領域１３ａ〜１３ｄの両側部のみがチャネルとして機能するダブルゲート型ＦＥＴが構成される。すなわち、フィン型半導体領域１３ａ〜１３ｄの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７やソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【００６０】
尚、エクステンション領域１７やソース・ドレイン領域２７の特性に影響が生じない程度の第２の不純物がフィン型半導体領域１３ａ〜１３ｄの側部に導入されていても良い。
【００６１】
また、以上の説明においては、フィン型半導体領域１３ａ〜１３ｄの側部（エクステンション領域１７やソース・ドレイン領域２７）のシート抵抗を、フィン型半導体領域１３ａ〜１３ｄの上部（絶縁物領域３７及び４７）のシート抵抗と比べて同等以下に設定した。しかし、これに代えて、フィン型半導体領域１３ａ〜１３ｄの側部（エクステンション領域１７やソース・ドレイン領域２７）の比抵抗又は拡がり抵抗を、フィン型半導体領域１３ａ〜１３ｄの上部（絶縁物領域３７及び４７）の比抵抗又は拡がり抵抗と比べて同等以下に設定しても、同様の効果が得られる。ここで、対象物のシート抵抗をＲｓ、抵抗率（比抵抗）をρ、厚さ（接合深さ）をｔ、拡がり抵抗をρｗとすると、Ｒｓ＝ρ／ｔである。また、抵抗率（比抵抗）ρと拡がり抵抗ρＷとは基本的には１対１の関係にあるので、Ｒｓ∝ρｗ／ｔと表せる。以下の説明においては、主として「シート抵抗」を用いて説明を行うが、抵抗の大小関係については「シート抵抗」を「比抵抗」又は「拡がり抵抗」と読み替えてもよい。
【００６２】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６３】
図２（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図２（ａ）〜（ｅ）は、図１（ａ）におけるＤ−Ｄ線の断面構成と対応している。
【００６４】
まず、図２（ａ）に示すように、例えばシリコンからなる厚さ８００μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ５０ｎｍの半導体層が設けられたＳＯＩ基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｎ型のフィン型半導体領域１３ｂを形成する。ここで、フィン型半導体領域１３ｂは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、隣接する他のフィン型半導体領域とピッチｄ（例えば６０ｎｍ程度）で並ぶように配置される。
【００６５】
次に、図２（ｂ）に示すように、フィン型半導体領域１３ｂの表面に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４を形成した後、支持基板１２上の全面に亘って例えば厚さ６０ｎｍのポリシリコン膜１５Ａを形成する。
【００６６】
次に、図２（ｃ）に示すように、ポリシリコン膜１５Ａ及びゲート絶縁膜１４を順次エッチングして、フィン型半導体領域１３ｂ上にゲート絶縁膜１４ｂを介して例えばゲート長方向の幅が６０ｎｍのゲート電極１５を形成する。
【００６７】
その後、ゲート電極１５をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、フィン型半導体領域１３ｂの上部にｐ型の第１の不純物領域７ａが形成されると共にフィン型半導体領域１３ｂの側部にｐ型の第２の不純物領域７ｂが形成される。
【００６８】
このとき、第１の不純物領域７ａは、第２の不純物領域７ｂと比べて導入ドーズ量が大きくなるように形成される。この理由は以下の通りである（従来例を示す図１４（ｂ）参照）。プラズマドーピング法を用いて不純物導入を行った場合、導入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ〜１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる導入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ〜１０３ｄの上部に形成される。一方、フィン型半導体領域１０３ａ〜１０３ｄの各側部の導入ドーズ量については、導入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる導入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ〜１０３ｄの側部に形成される。その結果、第１の不純物領域１０７ａの導入ドーズ量は、第２の不純物領域１０７ｂの導入ドーズ量と比べて例えば２５％程度高くなる。
【００６９】
また、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理は、例えば図３に示すプラズマドーピング装置を用いて行うことができる。図３に示すプラズマドーピング装置においては、真空容器５１内に、ガス供給装置５２から所定のガスを導入しつつ、排気装置としてのターボ分子ポンプ５３により排気を行い、調圧弁５４により真空容器５１内を所定の圧力に保つことができる。また、高周波電源５５により例えば１３．５６ＭＨｚの高周波電力を、試料電極５６に対向した誘電体窓５７の近傍に設けられたコイル５８に供給することにより、真空容器５１内に誘導結合型プラズマを発生させることができる。試料としての基板５９は試料電極５６上に載置される。また、試料電極５６に高周波電力を供給するための高周波電源６０が設けられており、高周波電源５０は、試料としての基板５９がプラズマに対して負の電位をもつように、試料電極５６の電位を制御する電圧源として機能する。このようにして、プラズマ中のイオンを試料（基板５９）の表面に向かって加速し衝突させて試料の表面を非晶質化したり、不純物を導入したりすることができる。
【００７０】
尚、ガス供給装置５２から供給されたガスは、排気口６１からターボ分子ポンプ５３へ排気される。ターボ分子ポンプ５３及び排気口６１は、試料電極５６の直下に配置されており、また、調圧弁５４は、試料電極５６の直下で且つターボ分子ポンプ５３の直上に位置する昇降弁である。試料電極５６は、４本の支柱６２（うち２本の支柱６２が図示されている）により、真空容器５１に固定されている。
【００７１】
また、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＢ2 Ｈ6 （ジボラン）であり、原料ガス中でのジボラン濃度が０．０５質量％であり、原料ガスの総流量が４２０ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．９Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が１３５Ｗであり、基板温度が２０℃である。
【００７２】
次に、ゲート電極１５をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図２（ｄ）に示すように、フィン型半導体領域１３ｂの上部に絶縁物領域３７が形成される。このとき、エクステンション領域やソース・ドレイン領域の特性を劣化させない程度の第２の不純物がフィン型半導体領域１３ｂの側部に導入されてもよい。その場合、図２（ｃ）に示す工程でフィン型半導体領域１３ｂの側部に形成されたｐ型の第２の不純物領域７ｂが改質され、ｐ型の第２の不純物領域１７ｂとなる。このｐ型の第２の不純物領域１７ｂは、絶縁性サイドウォールスペーサ１６（図２（ｅ）参照）により覆われるフィン型半導体領域１３ｂの側部においてエクステンション領域１７となる（図１（ｃ）参照）。
【００７３】
本実施形態では、エクステンション領域１７を構成する第２の不純物領域１７ｂのシート抵抗を、フィン型半導体領域１３ｂ上部の絶縁物領域３７のシート抵抗よりも小さくすることができる。すなわち、絶縁物領域３７のシート抵抗、比抵抗又は拡がり抵抗と比べて、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗をより小さくすることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【００７４】
ここで、半導体を絶縁物化する第２の不純物である酸素のプラズマドーピングには、例えば前述の図３に示すプラズマドーピング装置を用いることができる。また、その際のプラズマドーピング条件は、例えば、原料ガスがＯ2 （酸素）であり、原料ガスの流量が５０ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．５Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が８００Ｗであり、基板温度が２０℃である。このように、試料電極に比較的高い高周波電力を供給して酸素のドーピングを行う場合、異方性のドーピングが生じ、基板主面に垂直な方向に対して選択的にドーピングが進行する。従って、フィン型半導体領域１３ｂの側部の第２の不純物領域１７ｂにはほとんど酸素がドーピングされない。
【００７５】
尚、酸素のドーズ量については、絶縁物領域３７の形成範囲（基板上面から深さ数ｎｍ程度まで）において酸素の原子密度がシリコンの原子密度（約５．０×１０22／ｃｍ3 ）の１〜２倍程度になるように設定する。
【００７６】
また、酸素を反応種とする代表的なプラズマ処理としてアッシング処理がよく知られているが、アッシング処理の場合には等方的に酸化（灰化）反応が生じるのに対し、本実施形態の高バイアスプラズマドーピングにおいては、異方性のドーピングを生じさせることができる。
【００７７】
また、本実施形態において、原料ガスをＡｒ（アルゴン）とＯ2 との混合ガスとして有磁場マイクロ波プラズマ源（例えば特開平１１−２１９９５０号公報参照）を用いることにより、第２の不純物である酸素のプラズマドーピングを行ってもよい。
【００７８】
次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型のポケット領域を形成する。
【００７９】
次に、図２（ｅ）に示すように、支持基板１１上の全面に亘って例えば厚さ６０ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成する。
【００８０】
その後、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。続いて、絶縁物領域３７を形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図２（ｄ）に示すように、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部に絶縁物領域４７が形成されると共に、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの側部に、ソース・ドレイン領域２７となるｐ型の不純物領域が形成される。
【００８１】
本実施形態では、ソース・ドレイン領域２７のシート抵抗を、フィン型半導体領域１３ｂ上部の絶縁物領域４７のシート抵抗よりも小さくすることができる。すなわち、絶縁物領域４７のシート抵抗、比抵抗又は拡がり抵抗と比べて、ソース・ドレイン領域２７のシート抵抗、比抵抗又は拡がり抵抗をより小さくすることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【００８２】
本実施形態の特徴は次の通りである。すなわち、フィン型ＦＥＴのエクステンション領域１７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂ上部の絶縁物領域３７よりも小さいシート抵抗、比抵抗又は拡がり抵抗を持つ第２の不純物領域１７ｂ（エクステンション領域１７）をフィン型半導体領域１３ｂ側部に備えたフィン型ＭＩＳＦＥＴを得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【００８３】
また、エクステンション領域１７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０〜１２０秒程度）で終えることができ、その結果、トータルの処理時間を従来と比較して格段に短縮することができる。
【００８４】
また、エクステンション領域１７の場合と同様に、フィン型ＦＥＴのソース・ドレイン領域２７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えばボロン）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂ上部の絶縁物領域４７よりも小さいシート抵抗、比抵抗又は拡がり抵抗を持つソース・ドレイン領域２７をフィン型半導体領域１３ｂ側部に備えたフィン型ＭＩＳＦＥＴを得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【００８５】
また、ソース・ドレイン領域２７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０〜１２０秒程度）で終えることができ、その結果、トータルの処理時間を従来と比較して格段に短縮することができる。
【００８６】
尚、本実施形態において、ｎ型のフィン型半導体領域１３ｂにｐ型不純物をプラズマドーピングしてｐ型のエクステンション領域１７及びｐ型のソース・ドレイン領域２７、つまりｐ型のＭＩＳＦＥＴを形成する場合を例示した。しかし、これに代えて、ｐ型のフィン型半導体領域にｎ型不純物をドーピングしてｎ型のエクステンション領域及びｎ型のソース・ドレイン領域、つまりｎ型のＭＩＳＦＥＴを形成してもよい。
【００８７】
また、本実施形態において、エクステンション領域１７及びソース・ドレイン領域２７のそれぞれの形成に際して、第１の不純物のプラズマドーピングを行った後、第２の不純物のプラズマドーピングを行ったが、これに代えて、第２の不純物のプラズマドーピングを行った後、第１の不純物のプラズマドーピングを行ってもよい。
【００８８】
また、本実施形態において、ソース・ドレイン領域２７の形成に際しては、第２の不純物のプラズマドーピングを省略しても良い。この場合、エクステンション領域１７を形成する際の第２の不純物のプラズマドーピングにおいてフィン型半導体領域１３ｂ上部に予め十分なドーズ量で第２の不純物を導入しておいてもよい。
【００８９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００９０】
本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置は、図１（ａ）に示す第１の実施形態の半導体装置の平面構成と同じ平面構成を有している。図４（ａ）〜（ｃ）は、本実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図４（ａ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図４（ｂ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図４（ｃ）は図１（ａ）におけるＤ−Ｄ線の断面図である。尚、本実施形態において、図１（ａ）におけるＡ−Ａ線の断面構成は、図１（ｂ）に示す第１の実施形態の半導体装置の断面構成と同じである。
【００９１】
本実施形態のフィン型ＦＥＴは、図１（ａ）、（ｂ）及び図４（ａ）〜（ｃ）に示すように、例えばシリコンからなる支持基板１１と、支持基板１１上に形成された例えば酸化シリコンからなる絶縁層１２と、絶縁層１２上に形成されたフィン型半導体領域１３ａ〜１３ｄと、フィン型半導体領域１３ａ〜１３ｄ上に例えばシリコン酸窒化膜からなるゲート絶縁膜１４ａ〜１４ｄを介して形成されたゲート電極１５と、ゲート電極１５の側面上に形成された絶縁性サイドウォールスペーサ１６と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５を挟む両側方領域に形成されたエクステンション領域１７と、フィン型半導体領域１３ａ〜１３ｄにおけるゲート電極１５及び絶縁性サイドウォールスペーサ１６を挟む両側方領域に形成されたソース・ドレイン領域２７とを有している。各フィン型半導体領域１３ａ〜１３ｄは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、絶縁層１２上においてゲート幅方向にピッチｄ（例えば６０ｎｍ程度）で並ぶように配置されている。
【００９２】
尚、フィン型半導体領域１３ａ〜１３ｄの上面と側面とは互いに垂直であってもよいし、垂直でなくてもよい。ゲート電極１５は、ゲート幅方向にフィン型半導体領域１３ａ〜１３ｄを跨ぐように形成されている。エクステンション領域１７は、フィン型半導体領域１３ａ〜１３ｄのそれぞれの上部に形成された第１の不純物領域１７ａと、フィン型半導体領域１３ａ〜１３ｄのそれぞれの側部に形成された第２の不純物領域１７ｂとから構成されている。また、ソース・ドレイン領域２７は、フィン型半導体領域１３ａ〜１３ｄのそれぞれの上部に形成された第３の不純物領域２７ａと、フィン型半導体領域１３ａ〜１３ｄのそれぞれの側部に形成された第４の不純物領域２７ｂとから構成されている。尚、ポケット領域の説明及び図示については省略する。
【００９３】
本実施形態においては、フィン型半導体領域１３ａ〜１３ｄの上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴが構成される。本実施形態の特徴は次の通りである。すなわち、フィン型半導体領域側部に形成された第２の不純物領域１７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第１の不純物領域１７ａの注入ドーズ量と比べて同等以上に設定されている。これにより、エクステンション領域１７を構成する第２の不純物領域１７ｂのシート抵抗を、第１の不純物領域１７ａのシート抵抗以下に設定することができるので、エクステンション領域１７のゲート幅方向の幅においてフィン型半導体領域側部に形成された第２の不純物領域１７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。同様に、フィン型半導体領域側部に形成された第４の不純物領域２７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第３の不純物領域２７ａの注入ドーズ量と比べて同等以上に設定されている。これにより、ソース・ドレイン領域２７を構成する第４の不純物領域２７ｂのシート抵抗を、第３の不純物領域２７ａのシート抵抗以下に設定することができるので、ソース・ドレイン領域２７のゲート幅方向の幅においてフィン型半導体領域側部に形成された第４の不純物領域２７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。
【００９４】
以上の説明においては、第２の不純物領域１７ｂ（第４の不純物領域２７ｂ）のシート抵抗を第１の不純物領域１７ａ（第３の不純物領域２７ａ）のシート抵抗と比べて同等以下に設定したが、第２の不純物領域１７ｂ（第４の不純物領域２７ｂ）の比抵抗又は拡がり抵抗を第１の不純物領域１７ａ（第３の不純物領域２７ａ）の比抵抗又は拡がり抵抗と比べて同等以下に設定しても、同様の効果が得られる。ここで、対象物のシート抵抗をＲｓ、抵抗率（比抵抗）をρ、厚さ（接合深さ）をｔ、拡がり抵抗をρｗとすると、Ｒｓ＝ρ／ｔである。また、抵抗率（比抵抗）ρと拡がり抵抗ρｗとは基本的には１対１の関係にあるので、Ｒｓ∝ρｗ／ｔと表せる。以下の説明においては、主として「シート抵抗」を用いて説明を行うが、抵抗の大小関係については「シート抵抗」を「比抵抗」又は「拡がり抵抗」と読み替えてもよい。
【００９５】
尚、本実施形態において、フィン型半導体領域側部に形成された第２の不純物領域１７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第１の不純物領域１７ａの注入ドーズ量の８０％（より好ましくは９０％）程度以上であれば、従来技術と比べてトランジスタ特性を顕著に改善することができる。同様に、フィン型半導体領域側部に形成された第４の不純物領域２７ｂの注入ドーズ量が、フィン型半導体領域上部に形成された第３の不純物領域２７ａの注入ドーズ量の８０％（より好ましくは９０％）程度以上であれば、従来技術と比べてトランジスタ特性を顕著に改善することができる。
【００９６】
また、本実施形態において、「フィン型半導体領域の側面の高さ」／「フィン型半導体領域の上面のゲート幅方向の幅」（以下、アスペクト比と称する）が小さければ、第２の不純物領域１７ｂの注入ドーズ量が第１の不純物領域１７ａの注入ドーズ量と比べてある程度小さくても、つまり、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗が第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べてがある程度（例えば１０％程度以下）大きくても、トランジスタ特性の劣化は少ない。一方、このアスペクト比が大きくなるに従って、第２の不純物領域１７ｂの注入ドーズ量を第１の不純物領域１７ａの注入ドーズ量と比べて同等以上にする必要性、つまり、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗を第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下にする必要性が増す。同様に、アスペクト比が小さければ、第４の不純物領域２７ｂの注入ドーズ量が第３の不純物領域２７ａの注入ドーズ量と比べてある程度小さくても、つまり、第４の不純物領域２７ｂのシート抵抗、比抵抗又は拡がり抵抗が第３の不純物領域２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べてある程度（例えば１０％程度以下）大きくても、トランジスタ特性の劣化は少ない。一方、このアスペクト比が大きくなるに従って、第４の不純物領域２７ｂの注入ドーズ量を第３の不純物領域２７ａの注入ドーズ量と比べて同等以上にする必要性、つまり第４の不純物領域２７ｂのシート抵抗、比抵抗又は拡がり抵抗を第３の不純物領域２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下にする必要性が増す。
【００９７】
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００９８】
図５（ａ）〜（ｇ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。尚、図５（ａ）〜（ｇ）は、図１（ａ）におけるＤ−Ｄ線の断面構成と対応している。
【００９９】
まず、図５（ａ）に示すように、例えばシリコンからなる厚さ８００μｍの支持基板１１上に例えば酸化シリコンからなる厚さ１５０ｎｍの絶縁層１２を介して例えばシリコンからなる厚さ５０ｎｍの半導体層が設けられたＳＯＩ基板を準備する。その後、当該半導体層をパターニングして、活性領域となるｐ型のフィン型半導体領域１３ｂを形成する。ここで、フィン型半導体領域１３ｂは、ゲート幅方向の幅ａが例えば３０ｎｍ程度であり、ゲート長方向の幅ｂが例えば２００ｎｍ程度であり、高さ（厚さ）ｃが例えば５０ｎｍ程度であり、隣接する他のフィン型半導体領域とピッチｄ（例えば６０ｎｍ程度）で並ぶように配置される。
【０１００】
次に、図５（ｂ）に示すように、フィン型半導体領域１３ｂの表面に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４を形成した後、支持基板１２上の全面に亘って例えば厚さ６０ｎｍのポリシリコン膜１５Ａを形成する。
【０１０１】
次に、図５（ｃ）に示すように、ポリシリコン膜１５Ａ及びゲート絶縁膜１４を順次エッチングして、フィン型半導体領域１３ｂ上にゲート絶縁膜１４ｂを介して例えばゲート長方向の幅が６０ｎｍのゲート電極１５を形成する。
【０１０２】
その後、ゲート電極１５をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。これにより、フィン型半導体領域１３ｂの上部にｎ型の第１の不純物領域７ａが形成されると共にフィン型半導体領域１３ｂの側部にｎ型の第２の不純物領域７ｂが形成される。
【０１０３】
このとき、第１の不純物領域７ａは、第２の不純物領域７ｂと比べて導入ドーズ量が大きくなるように形成される。この理由は以下の通りである（従来例を示す図１４（ｂ）参照）。プラズマドーピング法を用いて不純物導入を行った場合、導入イオン１０９ａと、吸着種（ガス分子やラジカル等の中性種）１０９ｂと、スパッタリングによってフィン型半導体領域１０３ａ〜１０３ｄを離脱する不純物１０９ｃとのバランスによって決まる導入ドーズ量を持つ第１の不純物領域１０７ａがフィン型半導体領域１０３ａ〜１０３ｄの上部に形成される。一方、フィン型半導体領域１０３ａ〜１０３ｄの各側部の導入ドーズ量については、導入イオン１０９ａやスパッタリングによる離脱不純物１０９ｃの影響は小さく、主として吸着種１０９ｂによって決まる導入ドーズ量を持つ第２の不純物領域１０７ｂがフィン型半導体領域１０３ａ〜１０３ｄの側部に形成される。その結果、第１の不純物領域１０７ａの導入ドーズ量は、第２の不純物領域１０７ｂの導入ドーズ量と比べて例えば２５％程度高くなる。
【０１０４】
また、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理は、例えば図３に示すプラズマドーピング装置を用いて行うことができる。このとき、プラズマドーピング条件は、例えば、原料ガスがＨｅ（ヘリウム）で希釈したＡｓＨ4 （アルシン）であり、原料ガス中でのアルシン濃度が０．３質量％であり、原料ガスの総流量が３００ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．９Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が２００Ｗであり、基板温度が２０℃である。
【０１０５】
次に、ゲート電極１５をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図５（ｄ）に示すように、フィン型半導体領域１３ｂの上部に形成されている第１の不純物領域７ａの表面部に絶縁物領域３７が形成されると共に絶縁物領域３７の下側にｎ型の第１の不純物領域１７ａ（第１の不純物領域７ａの残り）が残存する。このとき、エクステンション領域やソース・ドレイン領域の特性を劣化させない程度の第２の不純物が第１の不純物領域１７ａに含まれていてもよい。また、エクステンション領域やソース・ドレイン領域の特性を劣化させない程度の第２の不純物がフィン型半導体領域１３ｂの側部に導入されてもよい。その場合、図５（ｃ）に示す工程でフィン型半導体領域１３ｂの側部に形成されたｎ型の第２の不純物領域７ｂが改質され、ｎ型の第２の不純物領域１７ｂとなる。これらの第１の不純物領域１７ａと第２の不純物領域１７ｂとは、絶縁性サイドウォールスペーサ１６（図５（ｆ）参照）により覆われるフィン型半導体領域１３ｂにおいてエクステンション領域１７となる（図４（ａ）参照）。
【０１０６】
本実施形態では、第１の不純物領域７ａにおける第１の不純物の高濃度導入部分が絶縁物領域３７となり、残りの第１の不純物領域７ａが第１の不純物領域１７ａとなるので、フィン型半導体領域１３ｂ側部の第２の不純物領域１７ｂのシート抵抗を、フィン型半導体領域１３ｂ上部の第１の不純物領域１７ａのシート抵抗よりも小さくすることができる。すなわち、第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗をより小さくすることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【０１０７】
ここで、半導体を絶縁物化する第２の不純物である酸素のプラズマドーピングには、例えば前述の図３に示すプラズマドーピング装置を用いることができる。また、その際のプラズマドーピング条件は、例えば、原料ガスがＯ2 （酸素）であり、原料ガスの流量が５０ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が０．５Ｐａであり、コイルに供給する高周波電力が２０００Ｗであり、試料電極に供給する高周波電力が８００Ｗであり、基板温度が２０℃である。このように、試料電極に比較的高い高周波電力を供給して酸素のドーピングを行う場合、異方性のドーピングが生じ、基板主面に垂直な方向に対して選択的にドーピングが進行する。従って、フィン型半導体領域１３ｂの側部の第２の不純物領域１７ｂにはほとんど酸素がドーピングされない。
【０１０８】
尚、酸素のドーズ量については、絶縁物領域３７の形成範囲（基板上面から深さ数ｎｍ程度まで）において酸素の原子密度がシリコンの原子密度（約５．０×１０22／ｃｍ3 ）の１〜２倍程度になるように設定する。
【０１０９】
また、酸素を反応種とする代表的なプラズマ処理としてアッシング処理がよく知られているが、アッシング処理の場合には等方的に酸化（灰化）反応が生じるのに対し、本実施形態の高バイアスプラズマドーピングにおいては、異方性のドーピングを生じさせることができる。
【０１１０】
また、本実施形態において、原料ガスをＡｒ（アルゴン）とＯ2 との混合ガスとして有磁場マイクロ波プラズマ源（例えば特開平１１−２１９９５０号公報参照）を用いることにより、第２の不純物である酸素のプラズマドーピングを行ってもよい。
【０１１１】
次に、図５（ｅ）に示すように、フィン型半導体領域１３ｂの上部に形成された絶縁物領域３７を除去する。絶縁物領域３７の除去方法としては、例えば、ＡｒとＣＦ4 との混合ガスからなるプラズマによるドライエッチングを用いることができる。このとき、酸化シリコンからなる絶縁層１２の露出表面もごく僅かではあるがエッチングされる。
【０１１２】
ここで、絶縁物領域３７のドライエッチング処理には、例えば図３に示すプラズマドーピング装置と同様の構成を有するドライエッチング装置を用いることができる。その場合のドライエッチング条件は、例えば、原料ガスがＡｒ（アルゴン）で希釈したＣＦ4 （四フッ化メタン）であり、原料ガス中での四フッ化メタン濃度が５質量％であり、原料ガスの総流量が２００ｃｃ／ｍｉｎ（標準状態）であり、チャンバ内圧力が１．３Ｐａであり、コイルに供給する高周波電力が１５００Ｗであり、試料電極に供給する高周波電力が１００Ｗであり、基板温度が２０℃である。このように、試料電極に高周波電力を供給してドライエッチングを行う場合、異方性のエッチングが生じ、基板主面に対して垂直な方向にのみ選択的にエッチングが進行する。従って、フィン型半導体領域１３ｂ側部の第２の不純物領域１７ｂはほとんどエッチングされない。
【０１１３】
次に、図示は省略しているが、ゲート電極１５をマスクとして、フィン型半導体領域１３ｂに不純物をイオン注入して、ｎ型のポケット領域を形成する。
【０１１４】
以上に説明したように、本実施形態においては、フィン型半導体領域１３ｂの上部に形成されたｎ型の第１の不純物領域１７ａと、フィン型半導体領域１３ｂの側部に形成されたｎ型の第２の不純物領域１７ｂとからｎ型のエクステンション領域１７が構成される。具体的には、図５（ｃ）に示す工程で形成された第１の不純物領域７ａは、図５（ｄ）に示す工程で上層の絶縁物領域３７と下層の第１の不純物領域１７ａとに改質され、図５（ｅ）に示す工程で絶縁物領域３７が除去される。このとき、図５（ｃ）に示す工程で形成された第１の不純物領域７ａのうちＡｓが高濃度でドープされた領域が選択的に除去されるため、図５（ｅ）に示す工程で残存する第１の不純物領域１７ａ中のＡｓ濃度は小さくなる。このため、エクステンション領域１７を構成する第２の不純物領域１７ｂのシート抵抗を、第１の不純物領域１７ａのシート抵抗と比べて同等以下に設定することができる。すなわち、第２の不純物領域１７ｂのシート抵抗、比抵抗又は拡がり抵抗を、第１の不純物領域１７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下に設定することができる。従って、エクステンション領域１７のゲート幅方向の幅においてフィン型半導体領域１３ｂ側部に形成された第２の不純物領域１７ｂの幅が占める割合が大きくなっても、所望のトランジスタ特性を得ることができる。
【０１１５】
次に、図５（ｆ）に示すように、支持基板１２上の全面に亘って例えば厚さ６０ｎｍの絶縁膜を形成した後、異方性ドライエッチングを用いて当該絶縁膜をエッチバックすることにより、ゲート電極１５の側面上に絶縁性サイドウォールスペーサ１６を形成する。
【０１１６】
その後、第１及び第２の不純物領域７ａ及び７ｂを形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入する。続いて、絶縁物領域３７を形成するためのプラズマドーピング処理と同様にして、ゲート電極１５及び絶縁性サイドウォールスペーサ１６をマスクとして、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、図５（ｆ）に示すように、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの上部にｎ型の第３の不純物領域２７ａが形成されると共にその表面部が絶縁物領域４７に改質される。また、絶縁性サイドウォールスペーサ１６の外側のフィン型半導体領域１３ｂの側部に、ｎ型の第４の不純物領域２７ｂが形成される。これらの第３の不純物領域２７ａと第４の不純物領域２７ｂとはソース・ドレイン領域２７を構成する。尚、ソース・ドレイン領域２７の特性を劣化させない程度の第２の不純物が第３及び第４の不純物領域２７ａ及び２７ｂに含まれていてもよい。
【０１１７】
次に、図５（ｇ）に示すように、フィン型半導体領域１３ｂの上部に形成された絶縁物領域４７を除去する。絶縁物領域４７の除去方法としては、例えば、ＡｒとＣＦ4 との混合ガスからなるプラズマによるドライエッチングを用いることができる。このとき、酸化シリコンからなる絶縁層１２の露出表面もごく僅かではあるがエッチングされる。
【０１１８】
以上に説明したように、本実施形態においては、フィン型半導体領域１３ｂの上部に形成されたｎ型の第３の不純物領域２７ａと、フィン型半導体領域１３ｂの側部に形成されたｎ型の第４の不純物領域２７ｂとからｎ型のソース・ドレイン領域２７が構成される。具体的には、図５（ｆ）に示す工程で第３の不純物領域２７ａを形成すると共にその表面部が絶縁物領域４７に改質され、図５（ｇ）に示す工程で絶縁物領域４７が除去される。このとき、図５（ｆ）に示す工程で形成された第３の不純物領域２７ａのうちＡｓが高濃度でドープされた領域が選択的に除去されるため、図５（ｇ）に示す工程で残存する第３の不純物領域２７ａ中のＡｓ濃度は小さくなる。このため、ソース・ドレイン領域２７を構成する第４の不純物領域２７ｂのシート抵抗を、第３の不純物領域３７ａのシート抵抗と比べて同等以下に設定することができる。すなわち、第４の不純物領域２７ｂのシート抵抗、比抵抗又は拡がり抵抗を、第３の不純物領域２７ａのシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下に設定することができる。従って、ソース・ドレイン領域２７のゲート幅方向の幅においてフィン型半導体領域１３ｂ側部に形成された第４の不純物領域２７ｂの幅が占める割合が大きくなったとしても、所望のトランジスタ特性を得ることができる。
【０１１９】
本実施形態の特徴は次の通りである。すなわち、フィン型ＦＥＴのエクステンション領域１７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂの上部に形成された第１の不純物領域１７ａの表面部を絶縁物領域３７に改質した後、絶縁物領域３７を除去する。その結果、フィン型半導体領域１３ｂ上部に残存する第１の不純物領域１７ａと、第１の不純物領域１７ａと比べて同等以下のシート抵抗、比抵抗又は拡がり抵抗を持つ第２の不純物領域１７ｂとからなるエクステンション領域１７を備えたフィン型ＭＩＳＦＥＴ（フィン型半導体領域１３ｂの上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴ）を得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてエクステンション領域１７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【０１２０】
また、エクステンション領域１７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０〜１２０秒程度）で終えることができる。また、絶縁物領域３７を除去する工程は通常のエッチング工程であるから、ごく短時間（例えば５〜３０秒程度）で終えることができる。従って、トータルの処理時間を従来と比較して格段に短縮することができる。
【０１２１】
また、エクステンション領域１７の場合と同様に、フィン型ＦＥＴのソース・ドレイン領域２７をプラズマドーピング法を用いて形成するに際して、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物（例えば砒素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部及び側部に導入し、次いで、半導体を絶縁物化する第２の不純物（例えば酸素）をプラズマドーピング法によってフィン型半導体領域１３ｂの上部に導入する。これにより、フィン型半導体領域１３ｂの上部に形成された第３の不純物領域２７ａの表面部を絶縁物領域４７に改質した後、絶縁物領域４７を除去する。その結果、フィン型半導体領域１３ｂ上部に残存する第３の不純物領域３７ａと、第３の不純物領域３７ａと比べて同等以下のシート抵抗、比抵抗又は拡がり抵抗を持つ第４の不純物領域２７ｂとからなるソース・ドレイン領域２７を備えたフィン型ＭＩＳＦＥＴ（フィン型半導体領域１３ｂの上部及び両側部がチャネルとして機能するトリプルゲート型ＦＥＴ）を得ることができる。従って、フィン型半導体領域１３ｂの幅（図１（ａ）のゲート幅方向の幅ａ）に対する高さ（図１（ａ）の高さ（厚さ）ｃ）の比率が大きくなるに従って、ゲート幅方向においてソース・ドレイン領域２７の幅を十分に確保することができるので、所望のトランジスタ特性を得ることができる。
【０１２２】
また、ソース・ドレイン領域２７の形成に際して第１の不純物及び第２の不純物のそれぞれを導入する工程において通常のプラズマドーピング法を用いることができるので、各不純物の導入をごく短時間（例えば１０〜１２０秒程度）で終えることができる。また、絶縁物領域４７を除去する工程は通常のエッチング工程であるから、ごく短時間（例えば５〜３０秒程度）で終えることができる。従って、トータルの処理時間を従来と比較して格段に短縮することができる。
【０１２３】
尚、本実施形態において、ｐ型のフィン型半導体領域１３ｂにｎ型不純物をプラズマドーピングしてｎ型のエクステンション領域１７及びｎ型のソース・ドレイン領域２７、つまりｎ型のＭＩＳＦＥＴを形成する場合を例示した。しかし、これに代えて、ｎ型のフィン型半導体領域にｐ型不純物をドーピングしてｐ型のエクステンション領域及びｐ型のソース・ドレイン領域、つまりｐ型のＭＩＳＦＥＴを形成してもよい。
【０１２４】
また、本実施形態において、エクステンション領域１７及びソース・ドレイン領域２７のそれぞれの形成に際して、第１の不純物のプラズマドーピングを行った後、第２の不純物のプラズマドーピングを行ったが、これに代えて、第２の不純物のプラズマドーピングを行った後、第１の不純物のプラズマドーピングを行ってもよい。
【０１２５】
また、本実施形態において、ソース・ドレイン領域２７の形成に際しては、第２の不純物のプラズマドーピング（つまり絶縁物領域４７の形成）を省略しても良い。この場合、絶縁物領域４７の除去工程も不要であることは言うまでもない。
【０１２６】
また、本実施形態において、フィン型半導体領域１３ｂの上部に形成された絶縁物領域３７及び４７を除去する方法として、ＡｒとＣＦ4 との混合カスからなるプラズマによるドライエッチングを用いる場合を例示したが、これに代えて、Ａｒなどの希ガスからなるプラズマによるドライエッチング（スパッタエッチング）を用いた異方性エッチングを行ってもよい。或いは、例えばフッ酸溶液に支持基板１１を浸漬することにより、絶縁物領域３７及び４７をウェットエッチングにより除去してもよい。この場合、エッチング反応自体は等方性を有するが、第２及び第４の不純物領域１７ｂ及び２７ｂには、半導体を絶縁物化する第２の不純物（酸素）が導入されていないために、第２及び第４の不純物領域１７ｂ及び２７ｂに対するエッチングは進行しない。
【０１２７】
図６は、Ａｓ（砒素）とＯ（酸素）とをそれぞれプラズマドーピングにより導入したシリコン基板におけるＡｓ濃度プロファイル（一点鎖線）と、Ｏ（酸素）の導入により形成された絶縁物領域を除去した後のシリコン基板におけるＡｓ濃度プロファイル（実線）とを示している。ここで、横軸の深さ０ｎｍは、絶縁物領域を除去した後のシリコン基板の表面に対応している。すなわち、図６は、厚さ６ｎｍの絶縁物領域が形成される場合を示しているが、これが例示に過ぎないことは言うまでもない。尚、絶縁物領域の除去はウェットエッチングにより行っており、Ａｓ濃度の測定はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により行っている。図６に示すように、ウェットエッチング前においてはシリコン基板の最表面（横軸の深さ−６ｎｍに相当）から深さ約６ｎｍまでの部分に高濃度でＡｓが導入されているが、この部分がウェットエッチングによって除去される結果、ウェットエッチング後のシリコン基板表面部においてはＡｓの導入ドーズ量が大きく低減されている。
【０１２８】
すなわち、絶縁物領域３７及び４７の除去にドライエッチングを用いる場合には、ゲート絶縁膜に対する横方向のエッチング（ゲート絶縁膜の側面からのエッチング）が進行する事態を回避することができるという利点が得られるのに対して、ウェットエッチングを用いる場合には次のような利点が得られる。すなわち、絶縁物領域３７及び４７を構成するシリコン酸化物（又はシリコン窒化物）と、フィン型半導体領域１３ｂを構成するシリコンとのエッチング選択比がドライエッチングの場合と比べて格段に大きくなるため、半導体を絶縁物化する第２の不純物の導入量の多い部分のみを、エッチング時間とは無関係に正確に除去することができる。
【０１２９】
また、第１及び第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物のプラズマドーピングにおける原料ガスとして、Ｈｅで希釈したＢ2 Ｈ6 、又はＨｅで希釈したＡｓＨ4 を用いる場合を例示したが、これに限られず、該当不純物を含む原料ガス（以下、不純物原料ガスという）を希ガスで希釈した混合ガスを用いることができる。具体的には、不純物原料ガスとして、Ｂx Ｈy 、Ａｓx Ｈy 又はＰx Ｈy （ｘ、ｙは自然数）などを用いることができる。これらのガスには、Ｂ、Ａｓ、Ｐの他に、不純物として基板に混入しても影響が少ないＨを含むだけであるという利点がある。しかし、他のＢを含むガス、例えば、ＢＦ3 、ＢＣｌ3 、ＢＢｒ3 なども用いることも可能であるし、他のＰを含むガス、例えば、ＰＦ3 、ＰＦ5 、ＰＣｌ3 、ＰＣｌ5 、ＰＯＣｌ3 なども利用可能である。また、希釈要の希ガスとしては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅなどを用いることができるが、Ｈｅが最も適している。その主たる理由は、スパッタ性が低いためである。Ｈｅの次に好ましい希ガスはＮｅである。ＮｅはＨｅよりも若干スパッタレートが高いという難点があるものの、低圧で放電しやすいという利点がある。
【０１３０】
尚、第１の実施形態のように、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物のプラズマドーピングにおける原料ガスとして、Ｈｅで希釈したＢ2 Ｈ6 を用いる場合、原料ガス中のＢ2 Ｈ6 の質量濃度は０．０１％以上で且つ１％以下であることが好ましい。このようにすると、フィン型半導体領域中にボロンを容易に導入することができる。逆に、Ｂ2 Ｈ6 ガス濃度が０．０１％未満である場合には十分な量のボロンを導入することが困難になり、Ｂ2 Ｈ6 ガス濃度が１％よりも大きい場合には基板表面にボロンを含む堆積物が付着しやすくなる。また、不純物原料ガスを用いずに、固体の不純物源を用いてプラズマドーピングを行ってもよいことは言うまでもない。
【０１３１】
また、第１及び第２の実施形態において、半導体を絶縁物化する第２の不純物をプラズマドーピング法によってフィン型半導体領域の上部に導入する方法を例示したが、これに代えて、第２の不純物をイオン注入法によってフィン型半導体領域の上部に導入してもよい。イオン注入法を用いた場合、プラズマドーピング法よりも強い異方性を持つ処理が可能となるため、フィン型半導体領域の側部を全く絶縁物化せずに、フィン型半導体領域の上部のみを絶縁物化することが可能となる。
【０１３２】
また、第１及び第２の実施形態において、半導体を絶縁物化する第２の不純物として酸素を用いる場合を例示したが、これに代えて、窒素を用いてもよい。シリコンに窒素を導入することによって得られるシリコン窒化物は、シリコン酸化物と同様に絶縁物であり、異方性ドライエッチングによって選択的に除去可能であると共に、例えばフッ酸溶液によるウェットエッチングにおいてシリコン酸化物と同様にシリコンに対する高いエッチング選択比を持つ。尚、第２の不純物が酸素や窒素に限定されないことは言うまでもないが、第２の不純物が酸素又は窒素であると、第２の不純物の導入を、安価且つ安全な酸素ガスや窒素ガスを用いて行うことができるので、コスト面及びプロセス面で有利である。
【０１３３】
また、第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をフィン型半導体領域の上部及び側部に導入した後、半導体を絶縁物化する第２の不純物をフィン型半導体領域の上部に導入して絶縁物領域を形成し、その後、当該絶縁物領域を除去する方法を例示した。しかし、これに代えて、第１の不純物をフィン型半導体領域の上部及び側部に導入した後、第２の不純物の導入を行うことなく、第１の不純物が導入されているフィン型半導体領域の上部を、ドライエッチングなどの異方性の除去反応を用いて除去しても良い。このようにすると、フィン型半導体領域の上部において第１の不純物の高濃度導入層を除去し、その後に、第１の不純物の低濃度導入層を残存させることができる。従って、フィン型半導体領域側部に形成された不純物領域のシート抵抗、比抵抗又は拡がり抵抗が、フィン型半導体領域上部（除去工程後）に形成された不純物領域のシート抵抗、比抵抗又は拡がり抵抗と比べて同等以下であるエクステンション領域やソース・ドレイン領域を備えたフィン型ＦＥＴを実現することができる。
【０１３４】
また、第１及び第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物のプラズマドーピングに用いたプラズマドーピング装置（第１のプラズマドーピング装置）と、半導体を絶縁物化する第２の不純物のプラズマドーピングに用いたプラズマドーピング装置（第２のプラズマドーピング装置）とは、例えば図３に示すプラズマドーピング装置と同様の構成を有していてもよいが、第１のプラズマドーピング装置及び第２のプラズマドーピング装置のそれぞれの実体としての真空チャンバ（真空容器）は異なっていた方がよい。その理由は、酸素プラズマによって基板上の有機物（レジストなど）がエッチングされた際に生じる反応生成物が真空容器内に残留し、好ましくないコンタミネーションを生じるおそれを回避できるためである。このような構成は、例えば図７に示すプラズマドーピングシステムによって実現可能となる。図７に示すように、ロードロック室７１の真空容器７１ａに投入された基板は、トランスファアーム７２ａによってトランスファ室７２に移され、次いで、第１のプラズマドーピング装置７３の真空容器７３ａに移され、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、第２のプラズマドーピング装置７４の真空容器７４ａに移され、半導体を絶縁物化する第２の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ロードロック室７１の真空容器７１ａに移され、取り出される。
【０１３５】
同様に、第２の実施形態において、ドライエッチング装置の実体としての真空チャンバ（真空容器）も、第１及び第２のプラズマドーピング装置の実体としての真空容器とは異なっていた方がよい。その理由は、エッチング用のプラズマによって基板上の有機物（レジストなど）がエッチングされた際に生じる反応生成物や、フッ素などのハロゲン元素が真空容器内に残留し、好ましくないコンタミネーションを生じるおそれを回避できるためである。このような構成は、例えば図８に示すプラズマドーピングシステムによって実現可能となる。図８に示すように、ロードロック室７１の真空容器７１ａに投入された基板は、トランスファアーム７２ａによってトランスファ室７２に移され、次いで、第１のプラズマドーピング装置７３の真空容器７３ａに移され、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、第２のプラズマドーピング装置７４の真空容器７４ａに移され、半導体を絶縁物化する第２の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ドライエッチング装置７５の真空容器７５ａに移され、フィン型半導体領域の上部に形成された絶縁物領域がドライエッチング処理により除去される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ロードロック室７１の真空容器７１ａに移され、取り出される。
【０１３６】
尚、図７及び図８に示すプラズマドーピングシステムにおいて、半導体を絶縁物化する第２の不純物の導入に用いる第２のプラズマドーピング装置７４に代えて、半導体を絶縁物化する第２の不純物の導入に用いるイオン注入装置を備えていてもよいことは言うまでもない。
【０１３７】
また、第２の実施形態において、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物をフィン型半導体領域の上部及び側部に導入した後、半導体を絶縁物化する第２の不純物をフィン型半導体領域の上部に導入することなく、第１の不純物が導入されているフィン型半導体領域の上部を、ドライエッチングなどの異方性の除去反応を用いて除去する場合には、例えば図９に示すプラズマドーピングシステムの使用が好適である。図９に示すように、ロードロック室７１の真空容器７１ａに投入された基板は、トランスファアーム７２ａによってトランスファ室７２に移され、次いで、第１のプラズマドーピング装置７３の真空容器７３ａに移され、半導体にドナー準位又はアクセプタ準位を生成する第１の不純物が基板に導入される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ドライエッチング装置７５の真空容器７５ａに移され、フィン型半導体領域の上部に形成された絶縁物領域がドライエッチング処理により除去される。その後、基板は再びトランスファアーム７２ａによってトランスファ室７２に移され、次いで、ロードロック室７１の真空容器７１ａに移され、取り出される。
【０１３８】
その他、第１及び第２の実施形態について種々の変形を行うことが可能である。
【０１３９】
図１０は、本発明の第１の実施形態の一変形例に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の平面図である。尚、図１０において、図１（ａ）〜（ｅ）に示す第１の実施形態の構造と同一の構成要素には同一の符号を付し、重複する説明を省略する。図１０に示すように、本変形例が図１（ａ）〜（ｅ）に示す第１の実施形態と異なっている点は、フィン型半導体領域１３ａ〜１３ｄのそれぞれにおけるゲート長方向の両端部が他のフィン型半導体領域１３ｅ及び１３ｆによって接続されていることである。本変形例によると、第１の実施形態と同様の効果が得られると共に、フィン型半導体領域１３ａ〜１３ｆによって１つのフィン型ＦＥＴを構成することができる。同様の変形が第２の実施形態について可能であることは言うまでもない。
【０１４０】
図１１（ａ）〜（ｄ）は、本発明の第１の実施形態の他の変形例に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図である。尚、本変形例の平面構造は、図１（ａ）に示す第１の実施形態の平面構造と同じである。図１１（ａ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１１（ｂ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１１（ｃ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１１（ｄ）は図１（ａ）におけるＤ−Ｄ線の断面図である。図１１（ａ）〜（ｄ）に示すように、本変形例が図１（ａ）〜（ｅ）に示す第１の実施形態と異なっている点は次の通りである。すなわち、第１の実施形態においては、フィン型半導体領域１３ａ〜１３ｄの上面及び側面の上に例えばシリコン酸窒化膜からなる厚さ３ｎｍのゲート絶縁膜１４ａ〜１４ｄが形成されていた。それに対して、本変形例においては、ゲート絶縁膜１４ａ〜１４ｄはフィン型半導体領域１３ａ〜１３ｄの側面上のみに形成されており、フィン型半導体領域１３ａ〜１３ｄの上面上には例えばシリコン酸化膜からなる厚さ２０ｎｍの絶縁膜２４ａ〜２４ｄが形成されている。すなわち、本変形例においては、フィン型半導体領域１３ａ〜１３ｄの両側部のみをチャネル領域として使用することにより、ダブルゲート型ＦＥＴが構成される。このような構成であっても、アスペクト比（「フィン型半導体領域の側面の高さ」／「フィン型半導体領域の上面のゲート幅方向の幅」）が大きければ第１の実施形態と同様の効果が得られる。
【産業上の利用可能性】
【０１４１】
本発明は、半導体装置、その製造方法及びプラズマドーピングシステムに関し、特に、基板上にフィン型半導体領域を有する３次元構造の半導体装置において所望の特性を得る上で有用である。
【図面の簡単な説明】
【０１４２】
【図１】図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１（ｅ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【図２】図２（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図３は、本発明の第１及び第２の実施形態に係る半導体装置の製造方法で用いたプラズマドーピング装置又はドライエッチング装置の構成を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置、具体的には、フィン型ＦＥＴを有する半導体装置の構造を示す図であり、図４（ａ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図４（ｂ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図４（ｃ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【図５】図５（ａ）〜（ｇ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図６は、本発明の第２の実施形態に係る半導体装置の製造方法においてＡｓ（砒素）とＯ（酸素）とをそれぞれプラズマドーピングにより導入したシリコン基板におけるＡｓ濃度プロファイル（一点鎖線）と、Ｏ（酸素）の導入により形成された絶縁物領域を除去した後のシリコン基板におけるＡｓ濃度プロファイル（実線）とを示す図である。
【図７】図７は、本発明の第１及び第２の実施形態に係る半導体装置の製造方法において用いるプラズマドーピングシステムの構成例を示す平面図である。
【図８】図８は、本発明の第２の実施形態に係る半導体装置の製造方法において用いるプラズマドーピングシステムの構成例を示す平面図である。
【図９】図９は、本発明の第２の実施形態の変形例に係る半導体装置の製造方法において用いるプラズマドーピングシステムの構成例を示す平面図である。
【図１０】図１０は、本発明の第１の実施形態の一変形例に係る半導体装置の平面図である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の第１の実施形態の他の変形例に係る半導体装置の構造を示す図であり、図１１（ａ）は図１（ａ）におけるＡ−Ａ線の断面図であり、図１１（ｂ）は図１（ａ）におけるＢ−Ｂ線の断面図であり、図１１（ｃ）は図１（ａ）におけるＣ−Ｃ線の断面図であり、図１１（ｄ）は図１（ａ）におけるＤ−Ｄ線の断面図である。
【図１２】図１２（ａ）〜（ｄ）は、従来のフィン型ＦＥＴの構造を示す図であり、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ線の断面図であり、図１２（ｃ）は図１２（ａ）におけるＢ−Ｂ線の断面図であり、図１２（ｄ）は図１２（ａ）におけるＣ−Ｃ線の断面図である。
【図１３】図１３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図１４】図１４（ａ）は、特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図であり、図１４（ｂ）は、非特許文献１におけるフィン型ＦＥＴのエクステンション領域を形成する工程を示した断面図である。
【符号の説明】
【０１４３】
７ａ  第１の不純物領域
７ｂ  第２の不純物領域
１１  支持基板
１２  絶縁層
１３ａ〜１３ｆ  フィン型半導体領域
１４（１４ａ〜１４ｄ）  ゲート絶縁膜
１５  ゲート電極
１５Ａ  ポリシリコン膜
１６  絶縁性サイドウォールスペーサ
１７  エクステンション領域
１７ａ  第１の不純物領域
１７ｂ  第２の不純物領域
２４（２４ａ〜２４ｄ）  絶縁膜
２７  ソース・ドレイン領域
２７ａ  第３の不純物領域
２７ｂ  第４の不純物領域
３７  絶縁物領域
４７  絶縁物領域
５１  真空容器
５２  ガス供給装置
５３  ターボ分子ポンプ
５４  調圧弁
５５  高周波電源
５６  試料電極
５７  誘電体窓
５８  コイル
５９  基板
６０  高周波電源
６１  排気口
６２  支柱
７１  ロードロック室
７１ａ  真空容器
７２  トランスファ室
７２ａ  トランスファアーム
７３  第１のプラズマドーピング装置
７３ａ  真空容器
７４  第２のプラズマドーピング装置
７４ａ  真空容器
７５  ドライエッチング装置
７５ａ  真空容器
【図１】
2010186852.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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