(57)【要約】【課題】ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込み工程においては、一般に、ＨＤＰ−ＣＶＤにより、成膜とスパッタ・エッチを同時的に進行させることで、酸化シリコン系の埋め込み絶縁膜の平坦化を計っている。しかしながら、６５ｎｍプロセス・ノード等の微細製品では、近接したトレンチを均一の埋め込むことが、ますます困難となっている。従って、近接したトレンチ配列部分をより均一に埋め込むことができる技術が待望されている。【解決手段】本願発明は、近接したトレンチ配列部分をＨＤＰ−ＣＶＤによる酸化シリコン系の埋め込み絶縁膜によって埋め込む際に、成膜ステップとエッチング・ガスを含むガス雰囲気中でのエッチングを交互に繰り返すことによって、平坦な埋め込み特性を得ることができる。【選択図】図２３
2010073773.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の窒化シリコンを主要な成分とする膜パターンをマスクとして、前記ウエハの前記第１の主面側にＳＴＩ用の素子分離溝を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記素子分離溝を満たし、前記膜パターンを覆うように、酸化シリコン膜系の第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内のエッチング・ガスを含む気相エッチング雰囲気中で、前記第１の絶縁膜に対してプラズマ・エッチング処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記膜パターンを覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記工程（ｃ）と（ｄ）の間において、前記工程（ｂ）から（ｃ）を、１回以上の所定の繰り返し回数だけ繰り返す工程。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【請求項４】
前記１項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、界面活性剤を含み、且つ、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、２０回未満である。
【請求項６】
前記１項の半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素、炭素、または水素の少なくとも一つを有する。
【請求項７】
前記１項の半導体集積回路装置の製造方法において、前記ＨＤＰ−ＣＶＤ装置はＩＣＰ型装置である。
【請求項８】
前記１項の半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素を有する。
【請求項９】
前記１項の半導体集積回路装置の製造方法において、前記エッチング・ガスは、ＮＦ３である。
【請求項１０】
前記１項の半導体集積回路装置の製造方法において、前記気相エッチング雰囲気は、不活性ガスを含む。
【請求項１１】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）は、前記膜パターンを前記ＣＭＰ処理のストッパとして、実行される。
【請求項１２】
前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ａ）と（ｂ）の間に、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内において、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比が大きい第２のＨＤＰ−ＣＶＤ処理により、前記素子分離溝の内面および前記膜パターンを覆うように、酸化シリコン膜系の第２の絶縁膜を形成する工程。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記第２の絶縁膜の形成開始時の前記ウエハの温度は、摂氏５００度以上、摂氏７００度以下である。
【請求項１４】
前記１２項の半導体集積回路装置の製造方法において、前記第２のＨＤＰ−ＣＶＤ処理のスパッタ/成膜比は、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比よりも２倍以上大きい。
【請求項１５】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の窒化シリコンを主要な成分とする膜パターンをマスクとして、前記ウエハの前記第１の主面側にＳＴＩ用の素子分離溝を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記素子分離溝を満たし、前記膜パターンを覆うように、酸化シリコン膜系の第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記膜パターンを覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程；
（ｄ）前記工程（ａ）と（ｂ）の間に、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内において、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比が大きい第２のＨＤＰ−ＣＶＤ処理により、前記素子分離溝の内面および前記膜パターンを覆うように、酸化シリコン膜系の第２の絶縁膜を形成する工程。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記第２の絶縁膜の形成開始時の前記ウエハの温度は、摂氏５００度以上、摂氏７００度以下である。
【請求項１７】
前記１５項の半導体集積回路装置の製造方法において、前記第２のＨＤＰ−ＣＶＤ処理のスパッタ/成膜比は、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比よりも２倍以上大きい。
【請求項１８】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の窒化シリコンを主要な成分とする膜パターンをマスクとして、前記ウエハの前記第１の主面側にＳＴＩ用の素子分離溝を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記素子分離溝を満たし、前記膜パターンを覆うように、酸化シリコン膜系の第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内の気相エッチング雰囲気中で、前記第１の絶縁膜に対してエッチングを施す工程；
（ｄ）前記工程（ｃ）の後、前記膜パターンを覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程；
（ｅ）前記工程（ｃ）と（ｄ）の間において、前記工程（ｂ）から（ｃ）を、１回以上の所定の繰り返し回数だけ繰り返す工程。
【請求項１９】
前記１８項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、界面活性剤を含み、且つ、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【請求項２０】
前記１８項の半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、２０回未満である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜による埋め込み技術、特にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）におけるトレンチ埋め込み技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平３−１３９８５９号公報（特許文献１）には、ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込みに関して、同一のＥＣＲ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）型のＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）室内において、成膜後に同一ガス種で流量比を変えることによって、スパッタ・エッチを施す技術が開示されている。
【０００３】
日本特開２００４−１９３５８５号公報（特許文献２）または米国特許第７０３７８０３号公報（特許文献３）には、ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込みに関して、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）型のＨＤＰ−ＣＶＤ室内において、主要な成膜（主埋め込み膜）の前に、高周波側のバイアスを印加せずにＨＤＰ−ＣＶＤを実行することによって、比較的薄いライナー膜を形成する技術が開示されている。
【０００４】
日本特開２００６−１９０７８４号公報（特許文献４）または米国特許公開２００６−０１４８２０５号公報（特許文献５）には、ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込みおよびその後の平坦化に関して、スパッタ・エッチング／堆積比が０．１２から０．２２の範囲でＨＤＰ−ＣＶＤによる成膜を実施することで、ＨＤＰ膜の突起を低くし、その後のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）では、添加剤入りのセリア・スラリを使用する技術が開示されている。
【０００５】
【特許文献１】特開３−１３９８５９号公報
【特許文献２】特開２００４−１９３５８５号公報
【特許文献３】米国特許第７０３７８０３号公報
【特許文献４】特開２００６−１９０７８４号公報
【特許文献５】米国特許公開２００６−０１４８２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込み工程においては、一般に、ＨＤＰ−ＣＶＤにより、成膜とスパッタ・エッチを同時的に進行させることで、酸化シリコン系の埋め込み絶縁膜の平坦化を計っている。しかしながら、６５ｎｍプロセス・ノード等の微細製品では、近接したトレンチを均一の埋め込むことが、ますます困難となっている。従って、近接したトレンチ配列部分をより均一に埋め込むことができる技術が待望されている。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願発明は近接したトレンチ配列部分をＨＤＰ−ＣＶＤによる酸化シリコン系の埋め込み絶縁膜によって埋め込む際に、成膜ステップとエッチング・ガスを含むガス雰囲気中でのエッチングを交互に繰り返すものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、近接したトレンチ配列部分をＨＤＰ−ＣＶＤによる酸化シリコン系の埋め込み絶縁膜によって埋め込む際に、成膜ステップとエッチング・ガスを含むガス雰囲気中でのエッチングを交互に繰り返すことによって、平坦な埋め込み特性を得ることができる。
【発明を実施するための最良の形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の窒化シリコンを主要な成分とする膜パターンをマスクとして、前記ウエハの前記第１の主面側にＳＴＩ用の素子分離溝を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記素子分離溝を満たし、前記膜パターンを覆うように、酸化シリコン膜系の第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内のエッチング・ガスを含む気相エッチング雰囲気中で、前記第１の絶縁膜に対してプラズマ・エッチング処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記膜パターンを覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程。
【００１６】
２．前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記工程（ｃ）と（ｄ）の間において、前記工程（ｂ）から（ｃ）を、１回以上の所定の繰り返し回数だけ繰り返す工程。
【００１７】
３．前記１または２項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【００１８】
４．前記１または２項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、界面活性剤を含み、且つ、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【００１９】
５．前記２項の半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、２０回未満である。
【００２０】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素、炭素、または水素の少なくとも一つを有する。
【００２１】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記ＨＤＰ−ＣＶＤ装置はＩＣＰ型装置である。
【００２２】
８．前記１から５および７項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素を有する。
【００２３】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、ＮＦ３である。
【００２４】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記気相エッチング雰囲気は、不活性ガスを含む。
【００２５】
１１．前記１から１０項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）は、前記膜パターンを前記ＣＭＰ処理のストッパとして、実行される。
【００２６】
１２．前記１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｆ）前記工程（ａ）と（ｂ）の間に、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内において、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比が大きい第２のＨＤＰ−ＣＶＤ処理により、前記素子分離溝の内面および前記膜パターンを覆うように、酸化シリコン膜系の第２の絶縁膜を形成する工程。
【００２７】
１３．前記１２項の半導体集積回路装置の製造方法において、前記第２の絶縁膜の形成開始時の前記ウエハの温度は、摂氏５００度以上、摂氏７００度以下である。
【００２８】
１４．前記１２または１３項の半導体集積回路装置の製造方法において、前記第２のＨＤＰ−ＣＶＤ処理のスパッタ/成膜比は、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比よりも２倍以上大きい。
【００２９】
１５．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の窒化シリコンを主要な成分とする膜パターンをマスクとして、前記ウエハの前記第１の主面側にＳＴＩ用の素子分離溝を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記素子分離溝を満たし、前記膜パターンを覆うように、酸化シリコン膜系の第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記膜パターンを覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程；
（ｄ）前記工程（ａ）と（ｂ）の間に、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内において、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比が大きい第２のＨＤＰ−ＣＶＤ処理により、前記素子分離溝の内面および前記膜パターンを覆うように、酸化シリコン膜系の第２の絶縁膜を形成する工程。
【００３０】
１６．前記１５項の半導体集積回路装置の製造方法において、前記第２の絶縁膜の形成開始時の前記ウエハの温度は、摂氏５００度以上、摂氏７００度以下である。
【００３１】
１７．前記１５または１６項の半導体集積回路装置の製造方法において、前記第２のＨＤＰ−ＣＶＤ処理のスパッタ/成膜比は、前記第１のＨＤＰ−ＣＶＤ処理よりもスパッタ/成膜比よりも２倍以上大きい。
【００３２】
１８．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハの第１の主面上の窒化シリコンを主要な成分とする膜パターンをマスクとして、前記ウエハの前記第１の主面側にＳＴＩ用の素子分離溝を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記素子分離溝を満たし、前記膜パターンを覆うように、酸化シリコン膜系の第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内の気相エッチング雰囲気中で、前記第１の絶縁膜に対してエッチングを施す工程；
（ｄ）前記工程（ｃ）の後、前記膜パターンを覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程；
（ｅ）前記工程（ｃ）と（ｄ）の間において、前記工程（ｂ）から（ｃ）を、１回以上の所定の繰り返し回数だけ繰り返す工程。
【００３３】
１９．前記１８項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、界面活性剤を含み、且つ、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【００３４】
２０．前記１８または１９項の半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、２０回未満である。
【００３５】
２１．以下の工程を含む半導体集積回路装置の製造方法：
（a）ウエハの第１の主面上に凸部および凹部を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記凹部を満たし、前記凸部を覆うように、第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記ＨＤＰ−ＣＶＤ装置の前記処理チャンバ内のエッチング・ガスを含む気相エッチング雰囲気中で、前記第１の絶縁膜に対してプラズマ・エッチング処理を実行する工程；
（ｄ）前記工程（ｃ）の後、前記凸部を覆う前記第１の絶縁膜をＣＭＰ処理により、除去する工程。
【００３６】
２２．前記２１項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記工程（ｃ）と（ｄ）の間において、前記工程（ｂ）から（ｃ）を、１回以上の所定の繰り返し回数だけ繰り返す工程。
【００３７】
２３．前記２１または２２項の半導体集積回路装置の製造方法において、前記ＣＭＰ処理は、セリア砥粒を主要な砥粒成分として含む研磨スラリを用いて実行される。
【００３８】
２４．前記２２項の半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、２０回未満である。
【００３９】
２５．前記２１から２４項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素、炭素、または水素の少なくとも一つを有する。
【００４０】
２６．前記２１から２５項のいずれか一つの半導体集積回路装置の製造方法において、前記ＨＤＰ−ＣＶＤ装置はＩＣＰ型装置である。
【００４１】
２７．前記２１から２４および２６項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素を有する。
【００４２】
２８．前記２１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、ＮＦ３である。
【００４３】
２９．前記２１から２８項のいずれか一つの半導体集積回路装置の製造方法において、前記気相エッチング雰囲気は、不活性ガスを含む。
【００４４】
３０．以下の工程を含む半導体集積回路装置の製造方法：
（a）ウエハの第１の主面上に凸部および凹部を形成する工程；
（ｂ）前記工程（ａ）の後、ＨＤＰ−ＣＶＤ装置の処理チャンバ内の気相成膜雰囲気中において、第１のＨＤＰ−ＣＶＤ処理により、前記凹部を満たし、前記凸部を覆うように、第１の絶縁膜を形成する工程；
（ｃ）前記工程（ｂ）の後、前記第１の絶縁膜をエッチング・ガスを含む気相エッチング雰囲気中で、プラズマ・エッチング処理を実行する工程。
【００４５】
３１．前記３０項の半導体集積回路装置の製造方法において、更に、以下の工程を含む：
（ｅ）前記工程（ｃ）の後、前記工程（ｂ）から（ｃ）を、１回以上の所定の繰り返し回数だけ繰り返す工程。
【００４６】
３２．前記３１項の半導体集積回路装置の製造方法において、前記所定の繰り返し回数は、１回以上、２０回未満である。
【００４７】
３３．前記３０または３１項の半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素、炭素、または水素の少なくとも一つを有する。
【００４８】
３４．前記３０から３３項のいずれか一つの半導体集積回路装置の製造方法において、前記ＨＤＰ−ＣＶＤ装置はＩＣＰ型装置である。
【００４９】
３５．前記３０から３４項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、弗素原子を有するとともに、窒素、炭素、または水素の少なくとも一つを有する。
【００５０】
３６．前記３０から３５項のいずれか一つの半導体集積回路装置の製造方法において、前記エッチング・ガスは、ＮＦ３である。
【００５１】
３７．前記３０から３６項のいずれか一つの半導体集積回路装置の製造方法において、前記気相エッチング雰囲気は、不活性ガスを含む。
【００５２】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００５３】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００５４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００５５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５６】
５．「ウエハ」または「半導体基体」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコン・ウエハを指すが、エピタキシャル・ウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。「ウエハの上面又はデバイス面」というときは、その空間的上下に関係なく、主にデバイスを作製する面を言う。また、状況により、ウエハのデバイス面側のシリコン表面を指す場合と、デバイス面上の単層又は多層膜を含むパターン面の表面を指す場合がある。
【００５７】
６．「ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）」は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を含み、ゲート絶縁膜として、酸化物以外を用いたものも含む広い概念である。
【００５８】
７．「プラズマ・エッチング」は、プラズマを利用したドライ・エッチングであり、エッチング・ガスを含む気相エッチング雰囲気を用いるものを反応性イオン・エッチングと呼び、不活性ガス雰囲気を用いるものをスパッタ・エッチングと呼ぶ。「エッチング・ガス」は、たとえば酸化シリコン系がエッチング対象の場合は、弗素を含むガス状分子で弗素の窒化物、フルオロ・カーボン（ハイドロ・フルオロ・カーボン）等が例示できる。
【００５９】
８．「ＨＤＰ−ＣＶＤ」は、平行平板型プラズマ炉におけるプラズマよりも高密度のプラズマを発生可能なプラズマ炉を用いるＣＶＤ手法である。これに用いる「ＨＤＰ−ＣＶＤ装置」には、ＩＣＰ型炉、ＥＣＲ型炉、ヘリコン波型炉等がある。高周波を用いて、被処理基板にバイアスをかけ、成膜とスパッタ・エッチングが同時進行するので「バイアスＣＶＤ」とも呼ばれる。雰囲気によっては、反応性イオン・エッチングやスパッタ・エッチング等のドライ・エッチング（プラズマ・エッチング）としても作用する。
【００６０】
９．「ＳＴＩ」は、素子分離構造の一種であり、半導体基体の表面領域にプラズマ・エッチング等により、トレンチを形成し、そのトレンチを酸化シリコン膜系などの絶縁膜で埋め込み、その後、ＣＭＰにより不要な埋め込み絶縁膜を除去するものである。なお、本願で「ＣＭＰ」というときは、スラリを用いるもののみでなく、固定砥粒を用いるものも含む。
【００６１】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６２】
１．本願の一実施の形態の半導体集積回路装置の製造方法に関する全体プロセス・フロー等の説明（主に図１から２０、図２２及び図２５）
図１は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ウエハ準備工程）である。図２は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（表面酸化工程）である。図３は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（窒化シリコン膜成膜工程）である。図４は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ形成用レジスト塗布・パターニング工程）である。図５は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ・ドライ・エッチング工程）である。図６は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（レジスト除去工程）である。図７は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ内壁酸化工程）である。図８は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ埋め込み工程）である。図９は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ＳＴＩ−ＣＭＰ工程）である。図１０は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（窒化シリコン膜除去工程）である。図１１は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ポリシリコン膜形成工程）である。図１２は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ゲート電極形成工程）である。図１３は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図１２に続くＲ２部分に対応する単位ＭＩＳＦＥＴ領域の要部デバイス模式断面図（ソース・ドレイン形成工程）である。図１４は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図６のＲ１部分に対応するレジスト除去工程）である。図１５は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図６に対応する内壁酸化前洗浄工程）である。図１６は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図７に対応する内壁酸化工程）である。図１７は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図８に対応するトレンチ埋め込み工程）である。図１８は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図１０に対応する窒化シリコン膜除去工程）である。図１９は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図１１に対応するポリシリコン膜形成工程）である。図２０は本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図１２に対応するゲート電極形成工程）である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法に関する全体プロセス・フロー等を説明する。ここでは、一例として、６５ｎｍテクノロジ・ノードのプロセスを説明する。
【００６３】
先ず図１（図２２及び図２５参照）に示すように、比抵抗が、たとえば１Ωｃｍから１０Ωｃｍ程度のＰ型シリコン単結晶の３００φウエハ１を準備する（図２２のウエハ準備工程）。ウエハの径は、４５０ファイでも２００ファイでも、その他であってもよい。なお、必要があれば、Ｎ型に変えてもよいし、エピタキシャル・ウエハやＳＯＩウエハに代えてもよい。ウエハ１の上面１ａ（第１の主面）はデバイス作製面、すなわち、デバイス面である。
【００６４】
次に図２に示すように、ウエハ１の上面１ａに、たとえばドライ酸素雰囲気、摂氏８５０度程度の温度条件で熱酸化により表面酸化膜２（たとえば厚さ１０ｎｍ程度）を形成する（図２２の表面酸化工程７１）。
【００６５】
次に図３に示すように、表面酸化膜２（パッド酸化膜７２）上に、たとえばＣＶＤによりＣＭＰストッパ膜である窒化シリコン膜３（たとえば厚さ９０ｎｍ程度）を形成する（図２２の窒化シリコン膜形成工程７３）。
【００６６】
次に図４に示すように、窒化シリコン膜３上にレジスト膜４を塗布し、たとえば通常のリソグラフィの手法により、レジスト膜４をパターニングしてレジスト膜パターン４とする（図２２のレジスト塗布・パターニング工程７４）。
【００６７】
次に、図５に示すように、レジスト膜パターン４をマスクとして、ＣＭＰストッパ膜３、パッド酸化膜２、および半導体基体１を順次、たとえばＨＢｒ，Ｃｌ２等のガス系を用いた異方性プラズマ・エッチングにより、ＳＴＩ用の多数のトレンチ５（たとえば深さ３００ｎｍ程度）を形成する（図２２のトレンチ・エッチング工程７５）。
【００６８】
次に図６及び図１４に示すように、不要になったレジスト膜パターン４を除去する（図２２のレジスト除去工程７６）。続いて、図１５に示すように、たとえばＡＰＭ（アンモニアと過酸化水素水と純水の混合液）およびＨＰＭ（塩酸と過酸化水素水との混合液）等を用いたウエット処理により、トレンチ・エッチング後洗浄（内壁酸化前洗浄）を実行する（図２２の前洗浄工程７７）。このとき、窒化シリコン膜３の端部下面のパッド酸化膜７２が後退し、酸化膜後退部１５が形成される。
【００６９】
次に図７及び図１６に示すように、たとえばＩＳＳＧ（Ｉｎ  Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）方式（酸素＋水素混合雰囲気でのランプ加熱による実質的なウエット酸化）等を用いたウエット熱酸化（たとえば、アプライド・マテリアル社のＶａｎｔａｇｅ  ＲａｄＯｘ  ＲＴＰ等のランプ加熱枚葉炉による。酸化温度は、たとえば摂氏１０００度程度）により、窒化シリコン膜３の表面およびトレンチ５の内面のシリコン表面に熱酸化膜６（たとえば厚さ１０ｎｍ程度）を形成する（図２２の内壁酸化工程７８）。
【００７０】
次に図８及び図１７に示すように、ライナー埋め込み絶縁膜７ａおよび主要埋め込み絶縁膜７ｂからなる埋め込み絶縁膜７（ともに酸化シリコン系膜等の絶縁膜）により、素子分離溝５を満たし、窒化シリコン膜３（膜パターン）を覆うことにより、素子分離溝５を埋め込むとともに、その上にキャップ絶縁膜８を形成する（図２２の埋め込み膜・キャップ膜成膜工程５０）。この主要埋め込み絶縁膜７ｂの堆積の際に突起９（酸化膜突起）が生成する。なお、この工程は、セクション３で詳述する。
【００７１】
次に図９に示すように、窒化シリコン膜３をストッパとして用いたＣＭＰ処理８１により、ウエハ１の上面１ａのキャップ膜８および窒化シリコン膜３の開口部を含むトレンチ５（図７参照）外部の埋め込み膜７を除去することで、表面を平坦化する（図２２のＣＭＰ処理工程８１）。ここで使用するスラリは、たとえば、セリア砥粒を主要な砥粒成分として含み、かつ、界面活性剤を含有するものが特に好適である。スラリのＰＨは、たとえば６．０±１．０、固形成分濃度は２．０±１．０重量％程度が特に好適である。セリア砥粒と界面活性剤の組み合わせは、自己平坦化作用があり、ＳＴＩ部の平坦化には特に適している。
【００７２】
続いて、トレンチ５の上方の窒化シリコン膜３の開口部の埋め込み絶縁膜７を弗酸系の酸化シリコン膜エッチング液により、ウエット・エッチングする（図２２の酸化膜ウエット・エッチング工程８２）。更に、不要になった窒化シリコン膜３を熱燐酸等により除去する（図２２の窒化シリコン膜除去工程８３）。
【００７３】
続いて、図１８に示すように、弗酸系の酸化シリコン膜エッチング剤を含む洗浄液等を用いて、表面の酸化膜２（図９）を除去する（図２２のゲート酸化前洗浄工程８４）。
【００７４】
次に図１０に示すように、少なくともウエハ１の上面１ａのシリコン表面部に、たとえば熱酸化等によって、厚さ２ｎｍから４ｎｍ程度（シリコン酸化膜を基準とする換算膜厚で表示）のゲート絶縁膜（たとえば酸化シリコン膜、酸窒化シリコン膜、Ｈｉｇｈ−ｋ絶縁膜又はこれらの積層膜）を形成する（図２２のゲート酸化工程８５）。
【００７５】
次に図１１及び図１９に示すように、ウエハ１の上面１ａに、ゲート電極膜（又はその一部）となるポリシリコン膜１１（たとえば厚さ１４０ｎｍ程度）をＣＶＤにより成膜する（図２２のポリシリコン膜成膜工程８６）。続いて、ＣＭＩＳ構成のＬＳＩ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であれば、Ｐ型およびＮ型の不純物がそれぞれポリシリコン膜１１のＰ型およびＮ型デバイス領域に対応する部分にイオン注入等により、導入される。
【００７６】
次に図１２及び図２０に示すように、通常のリソグラフィにより、ポリシリコン膜１１をパターニングすることによって、ゲート電極膜１１を形成する。
【００７７】
次に（図１２のＲ２の部分を例示）、図１３に示すようにゲート・サイド・ウォール絶縁膜１２およびソース・ドレイン領域１４を形成する。ここで、通常、ゲート電極膜１１およびソース・ドレイン領域１４の上面領域を自己整合的にシリサイド化する（すなわちニッケル・シリサイドまたはコバルト・シリサイドその他のシリサイド層を形成する）。
【００７８】
その後は、プリメタル工程、配線工程、テスト工程を経てウエハ工程が完了する。配線工程は、必要に応じて、複数層からなるダマシン配線、アルミニウム系の通常配線、またはそれらの混合配線が適用される。
【００７９】
２．本願の一実施の形態の半導体集積回路装置の製造方法におけるトレンチ埋め込み工程に使用するＨＤＰ−ＣＶＤ装置の説明（主に図２１）
図２１は本願の一実施の形態の半導体集積回路装置の製造方法におけるトレンチ埋め込み工程５０（図２２または図２３）に使用するＨＤＰ−ＣＶＤ装置の模式断面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるトレンチ埋め込み工程に使用するＩＣＰ型のＨＤＰ−ＣＶＤ装置３１（図２１）の概要を説明する。ここでは、３００φウエハ用枚葉型ＨＤＰ−ＣＶＤ装置の具体例として、ノベラス（Ｎｏｖｅｌｌｕｓ）社のスピード（ＳＰＥＥＤ）について説明する。
【００８０】
図２１に示すように、セラミックス製のドーム３９内の処理チャンバ３２には、ウエハ１のデバイス面１ａを上向きにして、その上面３３ａに保持するウエハ・ステージ３３（下部電極又はバイアス電極）が設けられている。ウエハ・ステージ３３はウエハ１に対して静電チャックとして作用する。この下部電極３３には、高周波バイアス電源ＨＦ（１３．５６ＭＨｚ）が接続されている。ドーム３９上には、プラズマを励起するための複数のアンテナが設けられており、中間周波電源ＭＦ（４２０〜４６０ＫＨｚ）および低周波電源ＬＦ（３４０〜３７５ＫＨｚ）がそれぞれ接続されている。プラズマ励起電源が、複数あるのは、プラズマのプロファイル調整のためである。スパッタ/成膜比は、高周波バイアス電源ＨＦ、中間周波電源ＭＦ、低周波電源ＬＦ間の関係およびガス組成によって決定される。なお、このウエハ・ステージ３３は温調されていないので、ウエハ１の温度は、主にプラズマから供給される熱及び反応熱によって決まる。
【００８１】
処理チャンバ３２の外部には、反応ガス（膜生成ガス、エッチング・ガス等）、キャリア・ガス、各種の添加ガス等の供給を制御するガス供給制御系３５が設けられており、ここからガス供給ライン３６およびガス供給ノズル３４を介して、処理チャンバ３２に各種のガスが供給される。処理チャンバ３２に供給された各種のガスは、真空排気系３８によって外部に排気される。ガス迂回ライン３７（ダイバート・ラインとも言う）は、雰囲気の切り替え時に、通常、数秒程度空流し（その他のガスはそのまま成膜時やエッチング時のルートを流し、膜原料ガスやエッチング・ガスのみ処理チャンバ３２を迂回させてガス流の安定を待つ）する等の目的で設けられている。
【００８２】
３．本願の一実施の形態の半導体集積回路装置の製造方法におけるトレンチ埋め込み工程の詳細説明（主に図２３および図２４並びに図８、図１７、図２５を参照）
図２３は図２２における埋め込み膜・キャップ膜成膜工程５０の詳細プロセス・ブロック・フロー図である。図２４は図２３の一連のプロセスを説明するための成膜・エッチング・プロセス説明図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法におけるトレンチ埋め込み工程５０（図２２又は２３）の詳細を説明する。以下の各処理工程は、たとえば０．４Ｐａ（３ｍＴｏｒｒ）、範囲としては０．０４から４Ｐａ（０．３から３０ｍＴｏｒｒ）程度の真空度で実行される。
【００８３】
図２３に示すように、内壁酸化７８（図２２）が完了したウエハ１は、ＨＤＰ−ＣＶＤ装置３１の処理チャンバ３２内のウエハ・ステージ３３上にセットされ（図２１参照）、埋め込み膜成膜工程５１が開始される。まず、ライナー成膜工程５２の予熱工程４１においては、プラズマ励起電源、すなわち、中間周波電源ＭＦ（たとえば４０００ワット）および低周波電源ＬＦ（たとえば７０００ワット）が、それぞれオン状態とされ、プラズマが点灯する（このとき高周波電源ＨＦはオフ状態である）。このプラズマの熱により、ウエハ１の温度が上昇して（温度上昇に要する時間は、たとえば６０秒程度である）、所定の温度以上（好適な温度範囲としては、たとえば摂氏５００度以上、摂氏７００度未満である。温度測定は、ウエハの裏面を放射温度計で測定した。以下同じ）になったところで、ライナー酸化シリコン膜７ａの成膜を開始する。このようにウエハの温度が十分高温になってからライナー成膜実行４２を開始するのは、窒化シリコン膜３の開口を含めたトレンチ５の内面に緻密で段差被覆性の良いライナー膜を作ることによって、酸化膜後退部１５（１５図参照）の近傍の埋め込み絶縁膜７にウイーク・スポット（Ｗｅａｋ  Ｓｐｏｔ）ができるのを防止するためである。ウイーク・スポットがあると、トレンチ５の上端部で埋め込み絶縁膜７が過剰エッチングされ、そこにポリシリコン膜１１が入り込む結果、ゲート電極パターニング（図２０参照）時に、埋め込み絶縁膜７の上端部にポリシリコン・エッチ残りが発生し、不良の原因となる。
【００８４】
なお、予熱時のガス流量は、たとえば酸素５０ＳＣＣＭ、ヘリウム（不活性ガス）５００ＳＣＣＭ程度である。不活性ガスとしては、ヘリウム以外に、アルゴン等も適用できる（以下に出てくる不活性ガスも同じ）。
【００８５】
次に、ライナー成膜実行工程４２（第２のＨＤＰ−ＣＶＤ処理）におけるガス流量は、たとえばモノシラン（成膜原料ガス）６０ＳＣＣＭ、酸素５０ＳＣＣＭ、ヘリウム５００ＳＣＣＭ程度である。水素を実質的に添加しないのは、膜質を硬くするためである。印加電力（励起電力及びバイアス電力）は、たとえば中間周波電源ＭＦ（たとえば５００ワット）、低周波電源ＬＦ（たとえば４０００ワット）、および高周波電源ＨＦ（たとえば３０００ワット）である。これらによって、スパッタ/成膜比をたとえば０．１９程度とする。範囲としては、０．１５から０．２２程度が好適である。ここでのスパッタ/成膜比は、主埋め込み膜成膜１（第１のＨＤＰ−ＣＶＤ処理）４３におけるスパッタ/成膜比と比較して、２倍以上大きいことが望ましい。このとき成膜されるライナー埋め込み絶縁膜７ａの膜厚は、１０から２０ｎｍ程度であり、成膜時間は数秒程度である。
【００８６】
続いて、埋め込み膜成膜・エッチ・バック繰り返し工程５３に移る。埋め込み膜成膜・エッチ・バック組み合わせ単位工程１（５４）は、主埋め込み膜成膜１（第１のＨＤＰ−ＣＶＤ処理）４３およびエッチ・バック１（プラズマ・エッチング処理）４４を有する。
【００８７】
主埋め込み膜成膜１（第１のＨＤＰ−ＣＶＤ処理）４３におけるガス流量は、たとえばモノシラン（成膜原料ガス）１００ＳＣＣＭ、酸素１４５ＳＣＣＭ、ヘリウム３００ＳＣＣＭ、水素４００ＳＣＣＭ程度である。水素を比較的多量に添加するのは、溝底部の成膜成分を確保するためである。印加電力（励起電力及びバイアス電力）は、たとえば中間周波電源ＭＦ（たとえば５００ワット）、低周波電源ＬＦ（たとえば４５００ワット）、および高周波電源ＨＦ（たとえば４３００ワット）である。これらによって、スパッタ/成膜比をたとえば０．０６程度とする。ここで、スパッタ/成膜比を小さくするのはスパッタによる上端部の窒化シリコン膜の肩の部分の削れを防止するためである。範囲としては、０．０１から０．１程度が好適である。このとき成膜される主要埋め込み絶縁膜７ｂの膜厚および成膜時間は、埋め込み膜成膜・エッチ・バック組み合わせ単位工程１（５４）を何度繰り返すかによる。主埋め込み膜成膜１（第１のＨＤＰ−ＣＶＤ処理）４３が完了するとエッチ・バック１（プラズマ・エッチング処理）４４に移行する。
【００８８】
エッチ・バック１（プラズマ・エッチング処理）４４におけるガス流量は、たとえばＮＦ３（エッチング・ガス）５００ＳＣＣＭ、ヘリウム（不活性ガス）１００ＳＣＣＭ、水素（エッチング中の再成膜防止用ガス）５００ＳＣＣＭ程度である。エッチング・ガスとしては、ＮＦ３以外に、フルオロ・カーボン系またはハイドロ・フルオロ・カーボン系のエッチング・ガス又はそれらの混合系が適用できる。印加電力（励起電力及びバイアス電力）は、たとえば中間周波電源ＭＦ（たとえばオフとする）、低周波電源ＬＦ（たとえば３０００ワット）、および高周波電源ＨＦ（たとえば３００ワット）である。
【００８９】
このエッチ・バック工程の目的は、直前の成膜により、トレンチ５の上端付近にたまった酸化シリコン膜を除去して、トレンチ５の上端部の開口面積を広げることにより、後の成膜時に膜原料ガスがトレンチ５の底部（正確にはトレンチ５内のＣＶＤ絶縁膜が作る溝状間隙の底部）に到達しやすくすることにある。エッチ・バック１（プラズマ・エッチング処理）４４が完了すると、通常、次の埋め込み膜成膜・エッチ・バック組み合わせ単位工程２（５６）から埋め込み膜成膜・エッチ・バック組み合わせ単位工程Ｎ（５５）に移行する。
【００９０】
ただし、トレンチ５が比較的浅いときは（トレンチの幅に比較して深さが浅いとき）、直接、キャップ膜成膜４７に移行することも可能である（Ｎ値は「１」）。すなわち、繰り返しがなくとも、エッチ・バック１（プラズマ・エッチング処理）４４によりトレンチ５の上端付近にたまった酸化シリコン膜を除去することができるので、次のキャップ膜成膜４７により、比較的容易に埋め込みが可能である。
【００９１】
なお、インサイチュー（ｉｎ  ｓｉｔｕ）・デポジション＆エッチングを繰り返す場合（「繰り返し回数」はＮ−１）は、埋め込み膜成膜・エッチ・バック組み合わせ単位工程２（５６）から埋め込み膜成膜・エッチ・バック組み合わせ単位工程Ｎ（５５）のプロセス条件は、埋め込み膜成膜・エッチ・バック組み合わせ単位工程１（５４）の対応するステップとほぼ同一でよい（必要に応じて適宜変更可能である）。また、この例ではＮ値は、たとえば「４」程度（繰り返し回数としては「３」程度である）とする。繰り返し回数が増加すると、成膜によりトレンチ５の上端付近が狭隘化する前にエッチングにより、間口を広げられる効果がある反面、ガスの空流しステップが長くなるので、通常では、上限は１９回程度（Ｎ値で２０回程度）と考えられる。なお、下限については、１回でも繰り返すと繰り返しによる埋め込み性向上の効果があるので、繰り返し回数の下限は１回（Ｎちで２回）である。従って、通常の形状のトレンチ５では、繰り返し回数１から１１程度（Ｎ値で２回から１２回程度）が特に好適である。
【００９２】
ここで、図２４に基づいて、繰り返し回数（またはＮ値）、単位成膜ステップ４３，４５，４８での成膜厚（初期成膜厚）Ｔ１、単位エッチ・バック・ステップ４４，４６，４９でのエッチング量（エッチ・バック量）Ｔ２等の間の関係を説明する。トレンチ５自体の上端部の幅が８０ｎｍ程度であり、その深さが３００ｎｍ程度であるので、パッド酸化膜２および窒化シリコン膜（膜パターン）３を含めた埋め込み対象である溝の深さは、４００ｎｍ程度となる。そうすると、ライナー膜７ａおよびキャップ膜８を含む埋め込み膜全体の厚さＴＴは、通常、５５０ｎｍ程度となる。この内、ライナー膜（ライナー成膜工程５２）の膜厚ＴＬは、たとえば１０ｎｍ程度であり、キャップ膜（キャップ膜成膜工程４７）の膜厚ＴＣは、１５０ｎｍ程度であるから、繰り返し工程５４，５５，５６で最終的に形成すべき主埋め込み膜全体の厚さＴＭは、およそ３９０ｎｍ程度である。前記のように、たとえば繰り返し回数３（またはＮ値４）の場合を例示すると、１回の成膜とエッチ・バックで形成すべき単位最終膜厚Ｔ３は、約９８ｎｍ程度である。エッチ・バック率、すなわち単位エッチ・バック・ステップでのエッチング量（エッチ・バック量）を単位成膜ステップでの成膜厚（初期成膜厚）Ｔ１で割ったものを２０％（なお、好適なエッチ・バック率の範囲は５％から４０％程度である）とすると、単位成膜ステップでの成膜厚（初期成膜厚）Ｔ１を１２２ｎｍ程度にするとよいことがわかる。
【００９３】
図２３に示すように、埋め込み膜成膜・エッチ・バック繰り返し工程５３が完了すると、キャップ膜成膜４７に移行する。ここで、キャップ膜成膜時のスパッタ成膜比は、埋め込み性、高成膜速度を両立させるため、０．１５から０．4程度が好適である。また、ライナー膜、埋め込み膜、キャップ膜のトータルの厚さは、CMP時におけるスクラッチ防止の観点から、溝深さの1.1倍以上にすることが望ましい。キャップ膜成膜４７の完了により、埋め込み膜・キャップ膜成膜工程５０が終了し、図２２に示すように、ＣＭＰ工程８１に移行する（セクション１参照）。
【００９４】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９５】
例えば、前記実施の形態ではＳＴＩ用のトレンチの埋め込みに適用した例を具体的に説明したが、本願発明は、それに限定されるものではなく、その他の溝パターン、ライン・アンド・スペース・パターン、孔パターン等の凹凸パターンの埋め込みへも適用できることは言うまでもない。
【図面の簡単な説明】
【００９６】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ウエハ準備工程）である。
【図２】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（表面酸化工程）である。
【図３】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（窒化シリコン膜成膜工程）である。
【図４】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ形成用レジスト塗布・パターニング工程）である。
【図５】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ・ドライ・エッチング工程）である。
【図６】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（レジスト除去工程）である。
【図７】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ内壁酸化工程）である。
【図８】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（トレンチ埋め込み工程）である。
【図９】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ＳＴＩ−ＣＭＰ工程）である。
【図１０】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（窒化シリコン膜除去工程）である。
【図１１】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ポリシリコン膜形成工程）である。
【図１２】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図（ゲート電極形成工程）である。
【図１３】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス広域断面フロー図１２に続くＲ２部分に対応する単位ＭＩＳＦＥＴ領域の要部デバイス模式断面図（ソース・ドレイン形成工程）である。
【図１４】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図６に対応するレジスト除去工程）である。
【図１５】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図６に対応する内壁酸化前洗浄工程）である。
【図１６】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図７に対応する内壁酸化工程）である。
【図１７】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図８に対応するトレンチ埋め込み工程）である。
【図１８】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図１０に対応する窒化シリコン膜除去工程）である。
【図１９】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図１１に対応するポリシリコン膜形成工程）である。
【図２０】本願の一実施の形態の半導体集積回路装置の製造方法に関するデバイス部分断面フロー図（図１２に対応するゲート電極形成工程）である。
【図２１】本願の一実施の形態の半導体集積回路装置の製造方法におけるトレンチ埋め込み工程に使用するＨＤＰ−ＣＶＤ装置の模式断面図である。
【図２２】本願の一実施の形態の半導体集積回路装置の製造方法のプロセス・ブロック・フロー図である。
【図２３】図２２における埋め込み膜・キャップ膜成膜工程の詳細プロセス・ブロック・フロー図である。
【図２４】図２３の一連のプロセスを説明するための成膜・エッチング・プロセス説明図である。
【図２５】図１から図１３と図１４から図２０の相互の対応関係をしめすプロセス図対応関係説明図である。
【符号の説明】
【００９７】
１  半導体ウエハ（または半導体基体）
１ａ  （半導体ウエハの）デバイス面すなわち第１の主面（または製造工程中のデバイス面側最上面）
２  表面熱酸化膜（パッド酸化膜）
３  窒化シリコン膜（膜パターン）
４  レジスト膜（またはレジスト膜パターン）
５  トレンチ（素子分離溝）
６  内壁熱酸化膜
７  埋め込み絶縁膜（埋め込み酸化シリコン膜またはＳＴＩ絶縁膜）
７ａ  ライナー埋め込み絶縁膜
７ｂ  主要埋め込み絶縁膜
８  キャップ絶縁膜（キャップ酸化シリコン膜）
９  絶縁膜の突起部
１０  ゲート絶縁膜
１１  ポリ・シリコン膜すなわちゲート電極用導電膜（またはゲート電極膜）
１２  サイド・ウォール絶縁膜
１４  ソース・ドレイン領域
１５  酸化膜後退部
３１  ＨＤＰ−ＣＶＤ装置
３２  処理チャンバ（成膜又はエッチング室）
３３  ウエハ・ステージ
３３ａ  ウエハ・ステージ上面
３４  ガス供給ノズル
３５  ガス供給制御系
３６  ガス供給ライン
３７  ガス迂回ライン
３８  真空排気系
３９  セラミック・ドーム（ＨＤＰ−ＣＶＤ装置の外壁）
４１  予熱
４２  ライナー成膜実行（第２のＨＤＰ−ＣＶＤ処理）
４３  主埋め込み膜成膜１（第１のＨＤＰ−ＣＶＤ処理）
４４  エッチ・バック１（プラズマ・エッチング処理）
４５  主埋め込み膜成膜Ｎ
４６  エッチ・バックＮ
４７  キャップ膜成膜
４８  主埋め込み膜成膜２
４９  エッチ・バック２
５０  埋め込み膜・キャップ膜成膜工程
５１  埋め込み膜成膜工程
５２  ライナー成膜工程
５３  埋め込み膜成膜・エッチ・バック繰り返し工程
５４  埋め込み膜成膜・エッチ・バック組み合わせ単位工程１
５５  埋め込み膜成膜・エッチ・バック組み合わせ単位工程Ｎ
５６  埋め込み膜成膜・エッチ・バック組み合わせ単位工程２
７１  ウエハ準備
７２  表面酸化
７３  窒化シリコン膜成膜（ＣＭＰストップ膜）
７４  トレンチ形成用レジスト・パターン形成
７５  トレンチ形成
７６  トレンチ形成用レジスト・パターン除去
７７  内壁酸化前洗浄
７８  内壁酸化
８１  ＣＭＰ処理（ＳＴＩ−ＣＭＰ）
８２  酸化膜ウエット・エッチング
８３  窒化シリコン膜除去
８４  ゲート酸化前洗浄
８５  ゲート酸化
８６  ポリ・シリコン膜成膜
８７  ゲート電極パターニング
８８  ソース・ドレイン形成
ＨＦ  高周波電源（高周波数側ＲＦ電源）
ＬＦ  低周波電源（低周波数側ＲＦ電源）
ＭＦ  中間周波電源（中間ＲＦ電源）
Ｒ１  トレンチ上端部領域
Ｒ２  単位ＭＩＳＦＥＴ領域
ＴＣ  キャップ膜の膜厚
ＴＬ  ライナー膜の膜厚
ＴＭ  主埋め込み膜全体の厚さ
ＴＴ  ライナー膜およびキャップ膜を含む埋め込み膜全体の厚さ
Ｔ１  単位成膜ステップでの成膜厚（初期成膜厚）
Ｔ２  単位エッチ・バック・ステップでのエッチング量（エッチ・バック量）
Ｔ３  単位最終膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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