(57)【要約】【課題】半導体チップと実装基板との線膨張率差に起因して半導体チップの機能部に生じる応力をより緩和することができ且つ信頼性を高めることができるインタポーザを提供する。【解決手段】インタポーザ３０は、半導体チップ１０のパッド１９と接合される中継用電極３９が貫通孔配線３４よりもインタポーザ用基板３１の外周側に形成され、実装基板２０の接続用端子２９と接合される実装用電極３５が貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成されているので、半導体チップ１０の機能部である各撓み部１３に生じる応力をより緩和することができる。また、インタポーザ用基板３１の上記一表面側において貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成された第１の溝部３７ａと上記他表面側において貫通孔配線３４よりもインタポーザ用基板３１の外周側に形成された第２の溝部３７ｂとで構成される応力緩和部３７を備えている。【選択図】      図１
2010129609.tif 000002
【特許請求の範囲】
【請求項１】
中央部に周部に比べて薄肉の機能部を有する半導体チップと実装基板との間に介在させるインタポーザであって、インタポーザ用基板と、インタポーザ用基板の一表面側に形成されてなり半導体チップの前記周部に設けられたパッドに接合され電気的に接続される中継用電極と、インタポーザ用基板の他表面側に形成されてなり実装基板の接続用端子に接合され電気的に接続される実装用電極と、インタポーザ用基板の厚み方向に貫設され中継用電極と実装用電極とを電気的に接続する貫通孔配線と、実装基板から半導体チップの機能部に伝達される応力を緩和する応力緩和部とを備え、中継用電極は、インタポーザ用基板の前記一表面側において貫通孔配線よりもインタポーザ用基板の外周側に形成され、実装用電極は、インタポーザ用基板の前記他表面側において貫通孔配線よりもインタポーザ用基板の中心側に形成されてなり、応力緩和部は、インタポーザ用基板の前記一表面側と前記他表面側との一方において貫通孔配線よりもインタポーザ用基板の中心側に形成された第１の溝部と他方において貫通孔配線よりもインタポーザ用基板の外周側に形成された第２の溝部とで構成されてなることを特徴とするインタポーザ。
【請求項２】
前記第１の溝部を前記インタポーザ用基板の前記一表面側に形成するとともに、前記第２の溝部を前記インタポーザ用基板の前記他表面側に形成してなることを特徴とする請求項１記載のインタポーザ。
【請求項３】
前記第１の溝部および前記第２の溝部は、内底面が凹曲面状に形成されてなることを特徴とする請求項１または請求項２記載のインタポーザ。
【請求項４】
前記第１の溝部および前記第２の溝部は、前記インタポーザ用基板における前記第１の溝部および前記第２の溝部それぞれの形成予定領域をドライエッチングすることにより形成されてなることを特徴とする請求項１ないし請求項３のいずれか１項に記載のインタポーザ。
【請求項５】
前記第２の溝部は、前記インタポーザ用基板における前記第２の溝部の形成予定領域をハーフダイシングすることにより形成されてなることを特徴とする請求項２記載のインタポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップと実装基板との間に介在させるインタポーザに関するものである。
【背景技術】
【０００２】
従来から、マイクロマシニング技術などを利用して形成され中央部に周部に比べて薄肉の機能部を有する半導体チップとして、例えば、加速度センサ、圧力センサ、赤外線センサ、ＢＡＷ（Bulk  Acoustic  Wave）フィルタ、静電型トランスデューサなどが知られている。なお、ピエゾ抵抗形の加速度センサや圧力センサでは、機能部の適宜位置にピエゾ抵抗が形成され、赤外線センサでは、機能部に赤外線検知部の少なくとも一部が形成され、ＢＡＷフィルタでは、機能部に下部電極と圧電層と上部電極とで構成される共振子が形成され、静電型トランスデューサでは、機能部にコンデンサを構成する一対の電極の一方の電極が形成され、機能部に対向配置される薄板部に上記一対の電極の他方の電極が形成されている。
【０００３】
ところで、この種の半導体チップを実装基板（例えば、ガラスエポキシ樹脂からなる絶縁性基材の一表面側に接続用端子が形成されたガラスエポキシ樹脂基板など）に実装して用いる場合、半導体チップと実装基板との線膨張率差に起因した応力が半導体チップの機能部に生じて半導体チップの特性が劣化するのを抑制するために、半導体チップにおける他の部材との接合面に他の部材との接合に伴う応力を緩和する応力緩和部として溝部を設ける技術（例えば、特許文献１，２，３参照）を適用することが考えられる。
【０００４】
しかしながら、上記特許文献１〜３のように応力緩和部として溝部を設ける技術を半導体チップに対して適用した場合には、薄肉の機能部を有する半導体チップの機械的強度の低下に起因して信頼性が低下してしまう懸念がある。
【０００５】
これに対し、従来から、ＩＣチップなどの半導体チップと実装基板との間に介在させるインタポーザとして、図１０に示すように、ポリイミドなどにより形成された絶縁基板３０１と、絶縁基板３０１の一表面側に形成されてなり半導体チップ（図示せず）に設けられたパッドに接合され電気的に接続される中継用電極３０９と、絶縁基板３０１の他表面側に形成されてなり実装基板（図示せず）の接続用端子（導体パターン）に接合され電気的に接続される実装用電極３０５と、絶縁基板３０１の厚み方向に貫設され中継用電極３０９と実装用電極３０５とを電気的に接続する貫通孔配線３０４と、絶縁基板３０１の上記一表面に形成され中継用電極３０９を全周に亘って囲む形で形成された第１の環状溝部３０７ａと、絶縁基板３０１の上記他表面に形成され実装用電極３０５を全周に亘って囲む形で形成された第２の環状溝部３０７ｂとを設けたものが提案されている（特許文献４参照）。
【特許文献１】特開２０００−１８７０４０号公報
【特許文献２】特開２００１−１６８１３９号公報
【特許文献３】特開平２−２４０９４２号公報
【特許文献４】特許第２８６９５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献４に開示されたインタポーザでは、実装用電極３０５が絶縁基板３０１の厚み方向において貫通孔配線３０４および中継用電極３０９と重なる位置に配置されているので、実装用電極３０５の配置の自由度が低く、半導体チップとして上記ＩＣチップに代えて、上述の薄肉の機能部を有する半導体チップを用いた場合に、半導体チップと実装基板との線膨張率差に起因して機能部に生じる応力を十分に緩和することができなかった。
【０００７】
本発明は上記事由に鑑みて為されたものであり、その目的は、半導体チップと実装基板との線膨張率差に起因して半導体チップの機能部に生じる応力をより緩和することができ且つ信頼性を高めることができるインタポーザを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明は、中央部に周部に比べて薄肉の機能部を有する半導体チップと実装基板との間に介在させるインタポーザであって、インタポーザ用基板と、前記インタポーザ用基板の一表面側に形成されてなり半導体チップの前記周部に設けられたパッドに接合され電気的に接続される中継用電極と、前記インタポーザ用基板の他表面側に形成されてなり実装基板の接続用端子に接合され電気的に接続される実装用電極と、前記インタポーザ用基板の厚み方向に貫設され中継用電極と実装用電極とを電気的に接続する貫通孔配線と、実装基板から半導体チップの機能部に伝達される応力を緩和する応力緩和部とを備え、中継用電極は、前記インタポーザ用基板の前記一表面側において貫通孔配線よりも前記インタポーザ用基板の外周側に形成され、実装用電極は、前記インタポーザ用基板の前記他表面側において貫通孔配線よりも前記インタポーザ用基板の中心側に形成されてなり、応力緩和部は、前記インタポーザ用基板の前記一表面側と前記他表面側との一方において貫通孔配線よりも前記インタポーザ用基板の中心側に形成された第１の溝部と他方において貫通孔配線よりも前記インタポーザ用基板の外周側に形成された第２の溝部とで構成されてなることを特徴とする。
【０００９】
この発明によれば、実装用電極が貫通孔配線よりもインタポーザ用基板の中心側に形成されていることによって、半導体チップと実装基板との線膨張率差に起因して半導体チップの機能部に生じる応力をより緩和することができ、また、応力緩和部は、インタポーザ用基板の一表面側と他表面側との一方において貫通孔配線よりもインタポーザ用基板の中心側に形成された第１の溝部と他方において貫通孔配線よりもインタポーザ用基板の外周側に形成された第２の溝部とで構成されていることにより、第１の溝部と第２の溝部との間に貫通孔配線が配置されているので、中継用電極および実装用電極それぞれと貫通孔配線とを接続する配線の断線を防止することができ、信頼性を高めることができる。
【００１０】
請求項２の発明は、請求項１の発明において、前記第１の溝部を前記インタポーザ用基板の前記一表面側に形成するとともに、前記第２の溝部を前記インタポーザ用基板の前記他表面側に形成してなることを特徴とする。
【００１１】
この発明によれば、互いに電気的に接続する前記中継用電極と前記実装用電極との間に介在させる前記貫通孔配線を１つにすることができるので、インタポーザの構造を簡略化することができるとともに、前記中継用電極と前記実装用電極との間の電気的接続の信頼性を高めることができる。
【００１２】
請求項３の発明は、請求項１または請求項２の発明において、前記第１の溝部および前記第２の溝部は、内底面が凹曲面状に形成されてなることを特徴とする。
【００１３】
この発明によれば、前記第１の溝部および前記第２の溝部の内底面が平面状に形成されている場合に比べて、前記第１の溝部および前記第２の溝部の内底面と内周面との境界付近に応力が集中するのを防止することができ、前記インタポーザ用基板の破損を防止することができる。
【００１４】
請求項４の発明は、請求項１ないし請求項３の発明において、前記第１の溝部および前記第２の溝部は、前記インタポーザ用基板における前記第１の溝部および前記第２の溝部それぞれの形成予定領域をドライエッチングすることにより形成されてなることを特徴とする。
【００１５】
この発明によれば、前記第１の溝部および前記第２の溝部をウェットエッチングにより形成する場合やダイシングソーを用いて形成する場合に比べて、前記第１の溝部および前記第２の溝部のアスペクト比を高くすることができ、前記第１の溝部および前記第２の溝部それぞれの形成領域を狭くすることができる。
【００１６】
請求項５の発明は、請求項２の発明において、前記第２の溝部は、前記インタポーザ用基板における前記第２の溝部の形成予定領域をハーフダイシングすることにより形成されてなることを特徴とする。
【００１７】
この発明によれば、前記第２の溝部をドライエッチングにより形成する場合に比べて、前記応力緩和部の形成工程のプロセス時間の短縮化を図れる。
【発明の効果】
【００１８】
請求項１の発明では、半導体チップと実装基板との線膨張率差に起因して半導体チップの機能部に生じる応力をより緩和することができ且つ信頼性を高めることができるという効果がある。
【発明を実施するための最良の形態】
【００１９】
（実施形態１）
以下、図１に示すように半導体チップ１０と実装基板（母基板）２０との間に介在させるインタポーザ３０について説明するが、インタポーザ３０について説明する前に、半導体チップ１０および実装基板２０について説明する。
【００２０】
半導体チップ１０は、図１および図３に示すように、半導体基板を用いて形成され後述のセンシング部が設けられた可動部を有するセンサ部Ｅ１およびセンサ部Ｅ１と協働するＩＣ部Ｅ２が集積化された加速度センサチップであり、上述の半導体基板としてシリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してある。なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。
【００２１】
半導体チップ１０におけるセンサ部Ｅ１は、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図３（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、半導体チップ１０は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。
【００２２】
重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、半導体チップ１０の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、半導体チップ１０の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、半導体チップ１０の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面から半導体チップ１０の上記他表面側（図３（ｂ）の下面側）へ離間して位置している。なお、半導体チップ１０の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。
【００２３】
ところで、図３（ａ），（ｂ）それぞれの右下に示したように、半導体チップ１０の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、半導体チップ１０の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、半導体チップ１０において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。
【００２４】
重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図３（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図３（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図４における左側のブリッジ回路Ｂｘを構成するように半導体チップ１０に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２５】
また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図３（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図３（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図４における中央のブリッジ回路Ｂｙを構成するように半導体チップ１０に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２６】
また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図４における右側のブリッジ回路Ｂｚを構成するように半導体チップ１０に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。
【００２７】
なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。
【００２８】
ここで、半導体チップ１０におけるセンサ部Ｅ１の動作の一例について説明する。
【００２９】
いま、半導体チップ１０に加速度がかかっていない状態で、半導体チップ１０に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図４に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図４に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図４に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図４に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述の半導体チップ１０は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該半導体チップ１０に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各撓み部１３が中央部に形成され周部に比べて薄肉の機能部を構成し、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、半導体チップ１０におけるセンシング部を構成している。
【００３０】
また、半導体チップ１０に集積化された上述のＩＣ部Ｅ２は、ＣＭＯＳを用いた集積回路（ＣＭＯＳ  ＩＣ）であって上記センシング部であるピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４と協働する集積回路が形成されている。ここにおいて、ＩＣ部Ｅ２の集積回路は、上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。
【００３１】
ところで、半導体チップ１０は、ＩＣ部Ｅ２がセンサ部Ｅ１の周りを取り囲んで形成されており、さらに、ＩＣ部Ｅ２を取り囲むように接合用領域部Ｅ３が形成されている。要するに、半導体チップ１０は、平面視において中央部に位置するセンサ部Ｅ１をＩＣ部Ｅ２が囲み、ＩＣ部Ｅ２を接合用領域部Ｅ３が囲むようにセンサ部Ｅ１、ＩＣ部Ｅ２、接合用領域部Ｅ３のレイアウトが設計されている。
【００３２】
ここにおいて、半導体チップ１０のＩＣ部Ｅ２では、多層配線技術を利用して半導体チップ１０における当該ＩＣ部Ｅ２の占有面積の縮小化を図っている。ここで、半導体チップ１０のシリコン層１０ｃの表面側には、シリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、ＩＣ部Ｅ２では、絶縁膜１６の表面側に、層間絶縁膜やパッシベーション膜などからなる多層構造部４１が形成され、上記パッシベーション膜の適宜部位を除去することにより複数の電極４２を露出させてある。
【００３３】
また、半導体チップ１０は、上記センシング部に電気的に接続された複数のパッド（外部接続用電極）１９が絶縁膜１６のうち接合用領域部Ｅ３に形成されている部位上に形成されており、ＩＣ部Ｅ２の各電極４２が金属材料（例えば、Ａｕなど）からなる引き出し配線４３を介してパッド１９と電気的に接続されている。ここで、本実施形態では、引き出し配線４３の材料とパッド１９の材料とを同じとして、引き出し配線４３とパッド１９とが連続する形で形成されている。なお、ＩＣ部Ｅ２に形成された複数の電極４２には、信号処理回路を通して上記センシング部と電気的に接続されるものと、信号処理回路を通さずに上記センシング部と電気的に接続されるものがあるが、いずれにしても、パッド１９と上記センシング部とが電気的に接続されることとなる。また、複数のパッド１９は、接合用領域部Ｅ３の周方向に離間して配置されている。
【００３４】
パッド１９は、Ａｕ膜からなる接合膜と絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、パッド１９は、絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成された接合膜との積層膜により構成されている。なお、パッド１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、接合膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態におけるパッド１９は、接合膜と絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。また、接合膜は、Ａｕ膜に限らず、Ａｌ膜でもよい。
【００３５】
また、実装基板２０は、ガラスエポキシ樹脂などからなる絶縁性基材２０ａの一表面側に半導体チップ１０の各パッド１９それぞれと電気的に接続される複数の接続用端子（導体パターン）２９が形成されている。
【００３６】
以下、本実施形態のインタポーザ３０について図１および図２を参照しながら詳述する。
【００３７】
インタポーザ３０は、シリコン基板からなるインタポーザ用基板３１と、インタポーザ用基板３１の一表面側に形成されてなり半導体チップ１０の上記周部に設けられた各パッド１９それぞれに接合され電気的に接続される複数の中継用電極３９と、インタポーザ用基板３０の他表面側に形成されてなり実装基板２０の複数の接続用端子２９それぞれに接合され電気的に接続される複数の実装用電極３５と、インタポーザ用基板３１の厚み方向に貫設され対をなす中継用電極３９と実装用電極３５とを電気的に接続する複数の貫通孔配線３４とを備えている。なお、本実施形態では、インタポーザ用基板３１を上述のシリコン基板の基礎となるシリコンウェハを加工することにより形成してある。ここで、シリコンウェハの厚さは、２００μｍ〜３００μｍ程度としてあるが、この数値は特に限定するものではない。また、インタポーザ用基板３１の上記一表面に対応するシリコンウェハの主表面は（１００）面としてある。
【００３８】
また、インタポーザ３０は、インタポーザ用基板３１の上記一表面側に、半導体チップ１０の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する変位空間形成用凹部３０ａが形成されており、変位空間形成用凹部３０ａの周部において上述の貫通孔配線３４がインタポーザ用基板３１の周方向に離間して形成されている。ここにおいて、インタポーザ用基板３１は、貫通孔配線３４の形成予定領域それぞれに厚み方向に貫通する複数の貫通孔３２が形成されており、上記一表面と上記他表面と各貫通孔３２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜３３が形成され、貫通孔配線３４と貫通孔３２の内面との間に絶縁膜３３の一部が介在している。また、本実施形態では、貫通孔３２を例えば誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いた異方性エッチング技術を利用して形成しているので、一般的なＲＩＥ装置を用いて形成する場合に比べて、貫通孔３２のアスペクト比を高くすることができて直径が１００μｍ以下の貫通孔配線３４を形成することができ、インタポーザ用基板３１の上記一表面および上記他表面それぞれにおける貫通孔配線３４の面積を小さくすることができる。なお、貫通孔配線３４は、貫通孔３２の形成後にめっき法を利用して形成しており、貫通孔配線３４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。
【００３９】
また、上述の中継用電極３９は、インタポーザ用基板３１の上記一表面側において貫通孔配線３４よりもインタポーザ用基板３１の外周側に形成され、実装用電極３５は、インタポーザ用基板３１の上記他表面側において貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成されている。要するに、中継用電極３９は、インタポーザ用基板３１の周部において上記一表面側に配置され、実装用電極３５は、インタポーザ用基板３１の中央部において上記他表面側に配置されている。
【００４０】
ここで、中継用電極３９は、Ａｕ膜からなる接合膜と絶縁膜３３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、中継用電極３９は、絶縁膜３３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成された接合膜との積層膜により構成されている。本実施形態では、中継用電極３９の外周形状が矩形状となっており、インタポーザ用基板３１の上記一表面側には、各中継用電極３９と各貫通孔配線３４とを電気的に接続する複数の表面配線３６ａが形成されている。なお、中継用電極３９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、接合膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態における中継用電極３９は、接合膜と絶縁膜３３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。また、接合膜は、Ａｕ膜に限らず、Ａｌ膜でもよい。
【００４１】
また、実装用電極３５は、半田リフロー用パッドとして用いることを想定して、厚み方向に積層されたＴｉ膜とＣｕ膜とＮｉ膜とＡｕ膜との積層膜により構成されており、最上層が半田濡れ性の良好なＡｕ膜、当該最上層直下がバリア層として機能するＮｉ膜となっている。本実施形態では、各実装用電極３５の外周形状が矩形状となっており、インタポーザ用基板３１の上記他表面側には、各実装用電極３５と各貫通孔配線３４とを電気的に接続する複数の表面配線３６ｂが形成されている。なお、各表面配線３６ｂは、各実装用電極３５と同様に厚み方向に積層されたＴｉ膜とＣｕ膜とＮｉ膜とＡｕ膜との積層膜により構成されており、各実装用電極３５と連続一体に形成されている。また、本実施形態では、各実装用電極３５の大きさを、半田リフローに適した大きさ（２００μｍ□以上）を下回らないように設計してあり、隣り合う実装用電極３５間の距離を、半田リフローに適した距離を下回らないように設計してある。
【００４２】
本実施形態では、半導体チップ１０のパッド１９とインタポーザ３０の中継用電極３９とをＡｕバンプからなるバンプ４０を介して接合してあるが、パッド１９と中継用電極３９とを例えば常温接合法により直接接合してもよい。
【００４３】
また、本実施形態では、インタポーザ３０の実装用電極３５と実装基板２０の接続用端子２９との接合部５０を半田により形成しているが、接合部５０は半田に限らず、Ａｕバンプなどのバンプにより形成してもよく、接合部５０をＡｕバンプにより形成する場合には、接合部５０を半田により形成する場合に比べて各実装用電極３５の大きさを小さくすることが可能となる（例えば、半田により形成する場合には２００μｍ□以上の大きさに設定するのが望ましいが、Ａｕバンプにより形成する場合には１００μｍ□以下の大きさに設定することが可能となる）。ここにおいて、接合部５０を半田により形成する場合の接合温度は２７０℃程度、接合部５０をＡｕバンプにより形成する場合の接合温度は１００〜４００℃程度に設定すればよい。なお、本実施形態のインタポーザ３０は、実装用電極３５の周辺に実装用電極３５の材料に比べて半田濡れ性の低い材料であるＳｉＯ２からなる絶縁膜３３が露出しているので、実装基板２０へ半田リフローにより実装する際に半田が実装用電極３５の周辺まで流出するのを防止することができて接合面積の増大による応力の増大を抑制することができる。
【００４４】
ところで、インタポーザ３０は、インタポーザ用基板３１の上記一表面側において貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成された第１の溝部３７ａと上記他表面側において貫通孔配線３４よりもインタポーザ用基板３１の外周側に形成された第２の溝部３７ｂとで、実装基板２０から半導体チップ１０の機能部である各撓み部１３に伝達される応力を緩和する応力緩和部３７が構成されている。要するに、本実施形態のインタポーザ３０は、実装用電極３５と実装基板２０の接続用端子２９とを半田からなる接合部５０による接合することに伴い機能部たる各撓み部１３に発生する応力を緩和する応力緩和部３７が設けられている。
【００４５】
ここで、第１の溝部３７ａおよび第２の溝部３７ｂそれぞれを貫通孔配線３４の配列方向に沿った矩形環状に形成してあり、図２（ｃ）に示すように投影視において第１の溝部３７ａが第２の溝部３７ｂの内側に位置し、第２の溝部３７ｂと第１の溝部３７ａとの間において複数の貫通孔配線３４が配列されている。本実施形態では、各溝部３７ａ，３７ｂの深さ寸法をインタポーザ用基板３１の厚み寸法の半分よりも大きな寸法に設定してあるが、このような深溝の各溝部３７ａ，３７ｂは、例えばＩＣＰ型のドライエッチング装置を用いた異方性エッチング技術を利用して形成すればよい。本実施形態では、各溝部３７ａ，３７ｂをＩＣＰ型のドライエッチング装置を用いて形成しているので、各溝部３７ａ，３７ｂの幅を１００μｍ以下にすることができるとともに、第１の溝部３７ａの内底面とインタポーザ用基板３１の上記他表面との間の薄肉部３１ａの厚さ、第２の溝部３７ｂの内底面とインタポーザ用基板３１の上記一表面との間の薄肉部３１ｂの厚さそれぞれを５０μｍ程度まで薄くすることができる。ここにおいて、各薄肉部３１ａ，３１ｂの厚さが薄いほど両溝部３７ａ，３７ｂ間の部位が変形しやすくなって応力伝搬を抑制しやすくなり応力緩和効果が高くなるが、薄くなりすぎると機械的強度が劣化するので注意が必要である。また、本実施形態では、絶縁膜３３を形成した後に各溝部３７ａ，３７ｂを形成しているが、各溝部３７ａ，３７ｂを形成した後に絶縁膜３３を形成してもよく、この場合には、各溝部３７ａ，３７ｂの内面にも、絶縁膜３３が形成されることとなる。いずれにしても、第１の溝部３７ａおよび第２の溝部３７ｂは、インタポーザ用基板３１における第１の溝部３７ａおよび第２の溝部３７ｂそれぞれの形成予定領域をドライエッチングすることにより形成されているので、ウェットエッチングにより形成する場合やダイシングソーを用いて形成する場合に比べて、第１の溝部３７ａおよび第２の溝部３７ｂのアスペクト比を高くすることができ、第１の溝部３７ａおよび第２の溝部３７ｂそれぞれの形成領域を狭くすることができる。
【００４６】
本実施形態のインタポーザ３０は、上述のようにシリコンウェハを加工することで形成してあるが、シリコンウェハに限らず、半導体チップ１０の基礎となるＳＯＩウェハとの線膨張率差が小さな基板であればよく、例えば、パイレックス（登録商標）などのガラス基板やセラミック基板（例えば、アルミナセラミック基板）などを採用してもよい。ただし、半導体チップ１０の機能部たる各撓み部１３に生じる応力をより小さくするうえでは、半導体チップ１０と同じＳｉを用いて形成することが望ましい。
【００４７】
以上説明した本実施形態のインタポーザ３０によれば、実装用電極３５が貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成されている（中継用電極３９がインタポーザ用基板３１の周部に形成される一方で、実装用電極３５がインタポーザ用基板３１の中央部に形成されている）ことによって、半導体チップ１０と実装基板２０との線膨張率差に起因して半導体チップ１０の機能部である各撓み部１３に生じる応力をより緩和することができるから、半導体チップ１０の特性劣化（本実施形態では、センサ特性の劣化）を抑制でき、また、応力緩和部３７が、インタポーザ用基板３１の上記一表面側と上記他表面側との一方において貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成された第１の溝部と他方において貫通孔配線３４よりもインタポーザ用基板３１の外周側に形成された第２の溝部３７ｂとで構成されていることにより、第１の溝部３７ａと第２の溝部３７ｂとの間に貫通孔配線３４が配置されているので、中継用電極３９および実装用電極３５それぞれと貫通孔配線３４とを接続する配線である表面配線３６ａ，３６ｂの断線を防止することができ、信頼性を高めることができる。
【００４８】
ところで、インタポーザ３０における応力緩和部３７は、第１の溝部３７ａがインタポーザ用基板３１の上記一表面側において貫通孔配線３４よりもインタポーザ用基板３１の中心側に形成され、第２の溝部３７ｂがインタポーザ用基板３１の上記他表面側において貫通孔配線３４よりもインタポーザ用基板３１の外周側に形成されているが、第１の溝部３７ａが上記一表面側においてインタポーザ用基板３１の外周側に形成され、第２の溝部３７ｂが上記他表面側においてインタポーザ用基板３１の中心側に形成されていてもよい。ただし、後者の場合には、図５に示すように、互いに電気的に接続する中継用電極３９と実装用電極３５との間に介在させる貫通孔配線３４を３つにして更にインタポーザ用基板３１の上記一表面側において貫通孔配線３４同士を電気的に接続する表面配線３６ａ’、上記他表面側において貫通孔配線３４同士を電気的に接続する表面配線３６ｂ’を追加する必要がある。これに対して、前者の場合には、貫通孔配線３４よりもインタポーザ用基板３１の中心側に設ける第１の溝部３７ａをインタポーザ用基板３１の上記一表面側に形成するとともに、貫通孔配線３４よりもインタポーザ用基板３１の外周側に設ける第２の溝部３７ｂをインタポーザ用基板３１の上記他表面側に形成しているので、互いに電気的に接続する中継用電極３９と実装用電極３５との間に介在させる貫通孔配線３４を１つにすることができ、インタポーザ３０の構造を簡略化することができるとともに、中継用電極３９と実装用電極３５との間の電気的接続の信頼性を高めることができる。
【００４９】
また、本実施形態のインタポーザ３０において、図６に示すように、第１の溝部３７ａおよび第２の溝部３７ｂの内底面３７ａａ，３７ｂｂを凹曲面状に形成すれば、第１の溝部３７ａおよび第２の溝部３７ｂの内底面３７ａａ，３７ｂｂが平面状に形成されている場合に比べて、第１の溝部３７ａおよび第２の溝部３７ｂの内底面３７ａａ，３７ｂｂと内周面との境界付近に応力が集中するのを防止することができ、インタポーザ用基板３１の破損を防止することができる。なお、第１の溝部３７ａおよび第２の溝部３７ｂそれぞれの内底面３７ａａ，３７ｂｂを凹曲面状に形成するのは、第１の溝部３７ａおよび第２の溝部３７ｂを形成する際のエッチング条件を適宜設定することで容易に形成することができる。
【００５０】
（実施形態２）
本実施形態のインタポーザ３０の基本構成は実施形態１と略同じであり、図７に示すように、半導体チップ１０と同じ外形サイズに形成され、半導体チップ１０の周部の接合用領域部Ｅ３においてパッド１９よりも外側で半導体チップ１０の外周の全周に沿って形成された枠状（矩形枠状）の接合用金属層１８と接合される接合用金属層３８がインタポーザ用基板３１の上記一表面側において中継用電極３９よりも外側でインタポーザ用基板３１の外周の全周に沿って形成されている点などが相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５１】
上述の半導体チップ１０は、接合用領域部Ｅ３において絶縁膜１６上に接合用金属層１８が形成されており、上述の複数のパッド１９が接合用金属層１８よりも内側で絶縁膜１６上に形成されている。ここで、接合用金属層１８は、パッド１９と同様に絶縁膜１６上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。したがって、接合用金属層１８と各パッド１９とを同時に形成することで、同一平面上に同一厚さで形成してある。
【００５２】
これに対して、インタポーザ３０は、インタポーザ用基板３１の上記一表面側において絶縁膜３３上に接合用金属層３８が形成されており、上述の中継用電極３９が接合用金属層３８よりも内側で絶縁膜３３上に形成されている。ここで、接合用金属層３８は、中継用電極３９と同様に絶縁膜３３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。したがって、接合用金属層３８と各中継用電極３９とを同時に形成することで、同一平面上に同一厚さで形成してある。
【００５３】
ところで、半導体チップ１０とインタポーザ３０とは、接合用金属層１８，３８同士が接合されるとともに、パッド１９と中継用電極３９とが接合される。また、半導体チップ１０とインタポーザ３０との積層体からなる構造体は、半導体チップ１０を多数形成したＳＯＩウェハとインタポーザ３０を多数形成したシリコンウェハとをウェハレベルで接合してから、ダイシング工程により所望の半導体チップ１０のチップサイズで個々の構造体に分離されている。したがって、インタポーザ３０が半導体チップ１０と同じ外形サイズとなるとともに、製造が容易になる。
【００５４】
ここにおいて、半導体チップ１０とインタポーザ３０との接合方法としては、半導体チップ１０の残留応力を少なくするためにより低温での接合が可能な接合方法を採用することが望ましく、本実施形態では、常温接合法を採用している。常温接合法では、接合前に互いの接合面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合面の清浄化・活性化を行ってから、接合面同士を接触させ、常温下で接合する。本実施形態では、上述の常温接合法により、常温（例えば、２５℃）下で適宜の荷重を印加して、半導体チップ１０の接合用金属層１８とインタポーザ３０の接合用金属層３８とを接合するのと同時に、半導体チップ１０のパッド１９とインタポーザ３０の中継用電極３９とを接合している。しかして、本実施形態における構造体では、半導体チップ１０とインタポーザ３０との間の接合がＡｕ−Ａｕ接合となっている。ここで、本実施形態では、半導体チップ１０とインタポーザ３０とが同じ半導体材料であるＳｉにより形成されているので、半導体チップ１０とインタポーザ３０との線膨張率差に起因した応力（半導体チップ１０における残留応力）が実施形態１で説明した上記ブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ（図４参照）の出力信号に与える影響を低減でき、インタポーザ３０が半導体チップ１０と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、半導体チップ１０は、ＳＯＩウェハを加工して形成してあるが、ＳＯＩウェハに限らず、例えば、シリコンウェハを加工して形成してもよい。
【００５５】
以上説明した本実施形態のインタポーザ３０では、中継用電極３９と貫通孔配線３４との間に表面配線３６ａを介在させ、中継用電極３９の位置を貫通孔配線３４の位置からずらしてあるので、中継用電極３９と半導体チップ１０のパッド１９との接合部位が、貫通孔配線３４からずれるから、中継用電極３９においてパッド１９との接合部位の接合前の表面の平滑性を高めることができ（中継用電極３９の成膜時の表面の平滑性を高めることができ）、中継用電極３９とパッド１９とを上述のように常温接合法により直接接合する場合の接合信頼性を高めることが可能となる。
【００５６】
ところで、図７に示した構成では、半導体チップ１０におけるインタポーザ３０側の一表面側とは反対側の他表面側が開放されているが、図８に示すように、半導体チップ１０の他表面側にシリコン基板を用いて形成され半導体チップ１０の他表面側（図１（ａ）における上面側）に接合されたカバー基板（パッケージ用基板）６０を接合してもよい。ここにおいて、カバー基板６０は、半導体チップ１０およびインタポーザ３０と同じ外形寸法に形成されている。なお、本実施形態では、カバー基板６０を上述のシリコン基板の基礎となるシリコンウェハを加工することにより形成してある。ここで、シリコンウェハの厚さは、１００μｍ〜３００μｍ程度としてあるが、この数値は特に限定するものではない。
【００５７】
カバー基板６０は、半導体チップ１０との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部６１を形成してある。ここで、カバー基板６０の凹部６１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板６０における半導体チップ１０との対向面に、重り部１２の変位空間を形成する凹部６１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、半導体チップ１０の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、カバー基板６０に凹部６１を形成しなくても、半導体チップ１０の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２とカバー基板６０との間に形成される。
【００５８】
また、図８に示した例では、半導体チップ１０とカバー基板６０とは、互いの対向面の周部同士が接合されている。ここで、インタポーザ３０と半導体チップ１０とカバー基板６０との積層体からなる構造体は、半導体チップ１０を多数形成したＳＯＩウェハとインタポーザ３０を多数形成したシリコンウェハおよびカバー基板６０を多数形成したシリコンウェハとをウェハレベルで接合してから、ダイシング工程により所望の半導体チップ１０のチップサイズで個々の構造体に分離されている。したがって、インタポーザ３０およびカバー基板６０が半導体チップ１０と同じ外形サイズとなるとともに、製造が容易になる。
【００５９】
ここにおいて、半導体チップ１０とカバー基板６０との接合方法としては、半導体チップ１０の残留応力を少なくするためにより低温での接合が可能な接合方法を採用することが望ましく、本実施形態では、常温接合法を採用している。すなわち、上述の常温接合法により、常温（例えば、２５℃）下で半導体チップ１０のフレーム部１１とカバー基板６０の周部とを接合している。しかして、図８に示した構成の構造体では、半導体チップ１０とインタポーザ３０との間の接合がＡｕ−Ａｕ接合となり、半導体チップ１０とカバー基板６０との接合がＳｉ−Ｓｉ接合となっている。ここで、本実施形態では、半導体チップ１０とインタポーザ３０およびカバー基板６０が同じ半導体材料であるＳｉにより形成されているので、半導体チップ１０とインタポーザ３０およびカバー基板６０との線膨張率差に起因した応力（半導体チップ１０における残留応力）がブリッジ回路Ｂｘ，Ｂｙ，Ｂｚ(図４参照)の出力信号に与える影響を低減でき、インタポーザ３０およびカバー基板６０が半導体チップ１０と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、本実施形態では、半導体チップ１０とカバー基板６０とが、Ｓｉ−Ｓｉの組み合わせの常温接合により接合されているが、Ｓｉ−Ｓｉの組み合わせに限らず、Ｓｉ−Ｓｉ、Ｓｉ−ＳｉＯ２、ＳｉＯ２−ＳｉＯ２の群から選択される１組の組み合わせの常温接合により接合されるようにしてもよい。
【００６０】
（実施形態３）
本実施形態のインタポーザ３０の基本構成は実施形態１と略同じであり、図９に示すように、インタポーザ用基板３１の上記他表面側に形成する第２の溝部３７ｂが、インタポーザ用基板３１における第２の溝部３７ｂの形成予定領域をハーフダイシングすることにより形成されている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００６１】
ところで、第１の溝部３７ａおよび第２の溝部３７ｂそれぞれを実施形態１のようにＩＣＰ型のドライエッチング装置を用いたドライエッチングにより形成することで、薄肉部３１ａ，３１ｂの厚さを５０μｍ程度まで薄くすることができるが、第１の溝部３７ａおよび第２の溝部３７ｂそれぞれを形成するプロセス時間が長いので、応力緩和部３７の形成工程のタクトタイムが長くなってしまう。
【００６２】
これに対して、本実施形態のインタポーザ３０によれば、第１の溝部３７ａをＩＣＰ型のドライエッチング装置を用いたドライエッチングにより形成する一方で、第２の溝部３７ｂを、インタポーザ用基板３１における当該第２の溝部３７ｂの形成予定領域をハーフダイシング（ハーフカット）することにより形成しているので、第２の溝部３７ｂをドライエッチングにより形成する場合に比べて、応力緩和部３７の形成工程のプロセス時間の短縮化を図れる。なお、ハーフダイシングによって第２の溝部３７ｂを形成する場合も、上述の薄肉部３１ｂの厚さを５０μｍ程度まで薄くすることができる。また、第２の溝部３７ｂをハーフダイシングにより形成する場合には、第２の溝部３７ｂがインタポーザ用基板３１の上記他表面の外周端まで延長されるが、インタポーザ用基板３１の上記一表面側において貫通孔配線３４よりもインタポーザ用基板３１の中心側に第１の溝部３７ａが形成され、インタポーザ用基板３１の上記他表面側において貫通孔配線３４よりもインタポーザ用基板３１の外周側に第２の溝部３７ｂが形成されているので、第１の溝部３７ａと第２の溝部３７ｂとが連通することがない。したがって、実施形態２のようにインタポーザ基板３１の上記一表面側の接合用金属層３８と半導体チップ１０の上記一表面側の接合用金属層１８とを接合するとともに、半導体チップ１０の上記他表面の周部とカバー基板６０の周部とを接合した構造体を製造するような場合に、上記構造体を多数備えたウェハレベルパッケージ構造体に対して、インタポーザ３０と半導体チップ１０のフレーム部１１とカバー基板６０とで囲まれる空間の気密性を損なうことなく第２の溝部３７ｂを短時間で形成することができる。
【００６３】
上述の各実施形態では、半導体チップ１０がＩＣ部Ｅ２を備えている加速度センサについて説明したが、ＩＣ部Ｅ２を備えていない加速度センサでもよい。また、上記各実施形態では、半導体チップ１０として、ピエゾ抵抗形の加速度センサを例示したが、半導体チップ１０は、ピエゾ抵抗形の加速度センサに限らず、例えば、圧力センサ、赤外線センサ、ＢＡＷフィルタ、静電型トランスデューサなどでもよい。
【図面の簡単な説明】
【００６４】
【図１】実施形態１のインタポーザの使用形態を示す概略断面図である。
【図２】同上のインタポーザを示し、（ａ）は概略平面図、（ｂ）は概略断面図、（ｃ）は概略下面図である。
【図３】同上における半導体チップを示し、（ａ）は概略平面図、（ｂ）は概略断面図である。
【図４】同上の半導体チップの要部回路図である。
【図５】同上のインタポーザの他の構成例の要部概略断面図である。
【図６】同上のインタポーザの別の構成例の要部概略断面図である。
【図７】実施形態２のインタポーザの使用形態を示す概略断面図である。
【図８】同上のインタポーザの他の使用形態を示す概略断面図である。
【図９】実施形態３のインタポーザを示し、（ａ）は概略平面図、（ｂ）は概略断面図、（ｃ）は概略下面図である。
【図１０】従来例を示すインタポーザの一部破断した斜視図である。
【符号の説明】
【００６５】
１０  半導体チップ
１３  撓み部（機能部）
１９  パッド
２０  実装基板
２９  接続用端子
３０  インタポーザ
３１  インタポーザ用基板
３４  貫通孔配線
３５  実装用電極
３７  応力緩和部
３７ａ  第１の溝部
３７ａａ  内底面
３７ｂ  第２の溝部
３７ｂｂ  内底面
３９  中継用電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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