(57)【要約】【課題】  所望のＶｔｈが異なる複数種類のＭＯＳＦＥＴに対してＶｔｈを選択的に制御することが可能な半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板４０上の複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）を形成する領域に、二酸化シリコンを含む第１ゲート絶縁膜４５と、金属酸化物を含む第２ゲート絶縁膜４６を形成する工程と、第１ゲート絶縁膜４５及び第２ゲート絶縁膜４６上にポリシリコンを含むゲート電極４７を形成する工程とを有する。この方法は更に、ゲート電極４７の形成後、複数種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒｎ）のうち、１種類以上のＭＯＳＦＥＴ（Ｔｒｎ）の温度を、他の種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）の温度と異ならせるように熱処理する工程を有する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板上の複数種類のＭＯＳＦＥＴを形成する領域に二酸化シリコンを含む第１ゲート絶縁膜と、金属酸化物を含む第２ゲート絶縁膜を形成する工程と、
前記第１及び第２ゲート絶縁膜上にポリシリコンを含むゲート電極を形成する工程と、
前記ゲート電極形成後、前記複数種類のＭＯＳＦＥＴのうち、１種類以上のＭＯＳＦＥＴの温度を、他の種類のＭＯＳＦＥＴの温度と異ならせるように熱処理する工程とを有する、
半導体装置の製造方法。
【請求項２】
前記半導体基板に前記複数種類のＭＯＳＦＥＴのソース領域及びドレイン領域の形成のための不純物を注入する工程を更に有し、
前記熱処理する工程は、フラッシュランプ又はレーザを照射する工程を有する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理する工程は、前記照射する工程に先立って、前記１種類以上のＭＯＳＦＥＴの前記ゲート電極を露出させ且つ前記他の種類のＭＯＳＦＥＴの前記ゲート電極を覆う保護膜を形成する工程を有する、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記照射する工程は、前記保護膜によって前記１種類以上のＭＯＳＦＥＴと前記他の種類のＭＯＳＦＥＴとの間に所定の温度差を生じさせるように、前記複数種類のＭＯＳＦＥＴの全ての種類に、フラッシュランプ又はレーザを照射する、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上において、前記１種類以上のＭＯＳＦＥＴは第１の領域内に配置され、前記他の種類のＭＯＳＦＥＴは第２の領域内に配置されており、且つ
前記熱処理する工程は、前記第１の領域のみにレーザを照射する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数種類のＭＯＳＦＥＴを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体装置の高機能化により、異なる機能を果たす複数の種類のトランジスタが１つの集積回路（ＩＣ）チップに集積されている。一般的な集積回路においては、極めて多くの金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が用いられており、これらのＭＯＳＦＥＴは所望される機能に応じて、異なる閾値電圧（Ｖｔｈ）を有するように設計されている。例えば、主として演算機能を果たすコア部のＭＯＳＦＥＴ（以下、コアトランジスタ）は、例えば１．０−１．５Ｖといった低い電源電圧で動作し、Ｖｔｈも低く設計されている。また、外部との情報の入／出力（Ｉ／Ｏ）や電源管理などの機能を果たす周辺回路部のトランジスタ（以下、Ｉ／Ｏトランジスタ）は、例えば、１．８Ｖ−３．３Ｖといった比較的高い電源電圧で動作し、Ｖｔｈも比較的高く設計されている。さらには、メモリ部のトランジスタが異なるＶｔｈを有することや、コアトランジスタ及びＩ／Ｏトランジスタ等のグループの各々の中で、異なるＶｔｈを有するＭＯＳＦＥＴが使用されることもある。
【０００３】
これらのＭＯＳＦＥＴがそれぞれの所望機能を果たすには、それぞれのＶｔｈを適切に制御することが極めて重要である。所望のＶｔｈを得ることは、一般的に、ゲート絶縁膜の材料及び厚さ、ゲート電極材料の仕事関数、並びにチャネル領域の不純物濃度という、大きく分類して３つの要素を適切に組み合わせることで行われている。
【０００４】
近年、ＭＯＳＦＥＴの微細化及び低Ｖｔｈ化が進められるにつれ、それに伴うリーク電流の増大を抑制するために、ゲート絶縁膜に高誘電率（ｈｉｇｈ−ｋ）誘電体を用いることが検討されている。中でも、酸化ハフニウム、ハフニウムシリケート又は窒素添加ハフニウムシリケートといったハフニウム系酸化物、及びその他のイオン結晶性金属酸化物の適用が注目されている。しかしながら、ハフニウム系酸化物などイオン結晶性金属酸化物のゲート絶縁膜と、一般的なポリシリコンのゲート電極とを組み合わせると、その界面でフェルミレベルピニングと呼ばれる現象が発生することが知られている。フェルミレベルピニングは、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴの双方において、Ｖｔｈを深い側（絶対値が大きい側）にシフトさせる。
【０００５】
このような、ゲート絶縁膜がハフニウム系酸化物を含み、且つゲート電極がポリシリコンを含むＭＯＳＦＥＴにおいて、フェルミレベルピニングによる影響を有するＶｔｈを調整するためには、上記の３つの要素のうち、チャネル領域の不純物濃度を調整することが考えられる。フェルミレベルピニングによるシフトを打ち消すようにＶｔｈを浅い側に調整するためには、チャネル領域へのイオン注入のドーズ量を低減し、チャネル領域の不純物（ただし、隣接するソース／ドレイン領域の導電型と逆の導電型の不純物）濃度を低くすることになる。そうすることは、一面において、ＭＯＳＦＥＴのオフ状態でのリーク電流に相当するスタンドバイ電流Ｉｏｆｆや、Ｖｔｈのバラつきを抑制することができるという効果を奏する。
【０００６】
また、ハフニウム系酸化物を含むゲート絶縁膜を有するＭＯＳＦＥＴのＶｔｈ制御に関連し、ハフニウム系酸化物中の一部の元素の含有量を調整することにより、フェルミレベルピニングによる影響を抑制あるいは制御することが提案されている（特許文献１及び２参照）。それにより、例えば、フェルミレベルピニングによるＶｔｈシフトが大きいことが知られているＰ型ＭＯＳＦＥＴにおいてＶｔｈシフト量が低減される。
【特許文献１】特開２００５−１９１４８２号公報
【特許文献２】特開２００５−３４０３２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のチャネル領域の不純物濃度の調整、又はハフニウム系酸化物中の元素含有量の調整によるＶｔｈ制御技術は、所望のＶｔｈが異なる複数種類のＭＯＳＦＥＴを有する半導体装置において問題を生じさせる。
【０００８】
具体的には、フェルミレベルピニングにより深い側にＶｔｈがシフトされるＭＯＳＦＥＴにおいてチャネル領域の不純物濃度を低減することは、上述のように、Ｖｔｈのバラつきやスタンドバイ電流Ｉｏｆｆを抑制するという効果を奏する。しかしながら、例えば、Ｉ／Ｏトランジスタは、その所望Ｖｔｈが高く、コアトランジスタの２−４倍程度のゲート酸化膜（例えば、ＳｉＯ２）厚さが要求される。このような酸化膜上にハフニウム系酸化物が堆積されると、チャネル領域へのイオン注入のドーズ量をゼロとしてチャネル領域の不純物濃度を低減したとしても、所望のＶｔｈに設定することが不可能となることがある。すなわち、Ｉ／Ｏトランジスタの存在により、それ以外のトランジスタに対しても、フェルミレベルピニングによる効果を引き出すこと、又はハフニウム系酸化物を使用すること自体が不可能となる。
【０００９】
また、所望のＶｔｈが異なる複数の種類のＭＯＳＦＥＴのそれぞれについて、例えばハフニウム系酸化物の有無、厚さ及び／又は元素含有量などのパラメータを調整することは、複数回のｈｉｇｈ−ｋゲート絶縁膜の堆積又はそれへのイオン注入を必要とし、非効率的であり且つゲート絶縁膜の信頼性を低下させる。
【課題を解決するための手段】
【００１０】
本実施形態の一観点によれば、半導体装置の製造方法が提供される。この方法は、半導体基板上の複数種類のＭＯＳＦＥＴを形成する領域に二酸化シリコンを含む第１ゲート絶縁膜と、金属酸化物を含む第２ゲート絶縁膜を形成する工程と、第１及び第２ゲート絶縁膜上にポリシリコンを含むゲート電極を形成する工程とを有する。この方法は更に、ゲート電極形成後、複数種類のＭＯＳＦＥＴのうち、１種類以上のＭＯＳＦＥＴの温度を、他の種類のＭＯＳＦＥＴの温度と異ならせるように熱処理する工程を有する。
【発明の効果】
【００１１】
本発明によれば、所望Ｖｔｈが異なる複数種類のＭＯＳＦＥＴに対して、共通のｈｉｇｈ−ｋゲート絶縁膜を使用してＭＯＳＦＥＴの性能を向上させながら、ＭＯＳＦＥＴの種類に応じてＶｔｈを選択的に制御することが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面を参照しながら実施形態について説明する。
【００１３】
先ず、図１乃至図３を参照して、実施形態に使用される熱処理によるＶｔｈ制御法について説明する。
【００１４】
図１は、ゲート絶縁膜にハフニウム系酸化物を有し、且つゲート電極にポリシリコンを有する典型的なＭＯＳＦＥＴ１を概略的に示している。ＭＯＳＦＥＴ１は、シリコンから成る半導体基板２、ゲート電極構造３、及びソース／ドレイン領域４を有している。また、ゲート電極構造３の下の半導体基板２内には、ソース／ドレイン領域４によって挟まれたチャネル領域５が画成されている。ゲート電極構造３は、半導体基板２上に順次形成された例えばＳｉＯ２から成る第１ゲート絶縁膜１１、ハフニウム系酸化物などのイオン結晶性金属酸化物から成る第２ゲート絶縁膜１２、及びドープトポリシリコンから成るゲート電極１３と、これらの側面に形成されたサイドウォール１４とを有している。当業者に認識されるように、ソース／ドレイン領域４は側壁スペーサ１４を用いて自己整合的に形成されている。なお、図示されたソース／ドレイン領域４は模式的なものであり、例えば、側壁スペーサ１４の形成に先立って当業者に周知のＬＤＤ領域が形成されていてもよい。
【００１５】
ここでは、第２ゲート絶縁膜１２として、Ｈｆ／（Ｈｆ＋Ｓｉ）比＝６−１１％のＨｆｘＳｉｙＯ膜を化学的気相成長（ＣＶＤ）法によって０．３−１．５ｎｍの厚さに堆積する。堆積条件は、以下に限定されないが、６００℃の温度及び５ｔｏｒｒの圧力とする。このＭＯＳＦＥＴ１のＶｔｈは、Ｐ型ＭＯＳＦＥＴ又はＮ型ＭＯＳＦＥＴの何れにおいても、フェルミレベルピニングによって深い側にシフトされている。
【００１６】
図２を参照するに、図１に示されたＭＯＳＦＥＴに異なる温度の熱処理を施したときのＶｔｈが示されている。より具体的には、図２（ａ）は、同一条件で製造されたＩ／Ｏトランジスタ用のＮ型ＭＯＳＦＥＴに、１０００℃及び１０１５℃の熱処理を施したときのＶｔｈを示している。また、図２（ｂ）は、同一条件で製造されたＩ／Ｏトランジスタ用のＰ型ＭＯＳＦＥＴに、図２（ａ）と同様の熱処理を施したときのＶｔｈを示している。図２の（ａ）及び（ｂ）のそれぞれにおいて、１０１５℃の熱処理は１０００℃の熱処理より、Ｖｔｈを浅い側に一層大きくシフトさせることが分かる。この熱処理によるＶｔｈシフト量の、１０００℃と１０１５℃との間の１５℃の温度差による相違は、Ｎ型ＭＯＳＦＥＴで２０−３０ｍＶ程度、Ｐ型ＭＯＳＦＥＴで４０−６０ｍＶ程度であった。
【００１７】
さらに図３を参照するに、一般的な６Ｔ構成のＣＭＯＳ型ＳＲＡＭに異なる温度の熱処理を施したときの、（ａ）Ｎ型駆動トランジスタ、（ｂ）Ｎ型トランスファトランジスタ、及び（ｃ）Ｐ型負荷トランジスタのＶｔｈが示されている。図３（ａ）−（ｃ）の横軸は試料番号＃１−＃４を表している。＃１−＃４の試料は互いに、第２ゲート絶縁膜すなわちＨｆｘＳｉｙＯ膜のＨｆ／（Ｈｆ＋Ｓｉ）比及び熱処理温度の少なくとも一方で異なっており、それらの条件は表１に示す通りである。なお、熱処理によるＶｔｈシフト量は、ＨｆｘＳｉｙＯ膜の膜厚が０．３−１．５ｎｍの範囲内のうち０．５ｎｍ−１．０ｎｍの範囲内で大きくなる結果が観測されており、これらの試料＃１−＃４のＨｆｘＳｉｙＯ膜の膜厚は０．５ｎｍで共通とした。
【表１】
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【００１８】
図３から、ＳＲＡＭを構成する（ａ）Ｎ型駆動トランジスタ、（ｂ）Ｎ型トランスファトランジスタ、及び（ｃ）Ｐ型負荷トランジスタの何れにおいても、１０１５℃の熱処理は１０００℃の熱処理よりＶｔｈを浅い側にシフトさせていることが分かる。図３にはまた、＃３及び＃４の試料のＶｔｈは＃１及び＃２の試料のそれより概して深く、ＨｆｘＳｉｙＯ膜のＨｆ／（Ｈｆ＋Ｓｉ）比が高いとフェルミレベルピニングによる影響が大きいことが示されている。さらに、１０００℃と１０１５℃との間でのＶｔｈ差は、Ｈｆ／（Ｈｆ＋Ｓｉ）比に依存し、この比が高いほど増大することが分かる。図３においては、（ｂ）の＃３及び＃４、（ｃ）の＃３及び＃４に示されるように、１０００℃と１０１５℃との間の１５℃の温度差により、最大１００ｍＶ程度のＶｔｈ差が生じている。
【００１９】
これらの実験により、ゲート絶縁膜がハフニウム系酸化物を含み、且つゲート電極がポリシリコンから成るＭＯＳＦＥＴにおいて、フェルミレベルピニングによって深い側にシフトされたＶｔｈは、熱処理によって逆に浅い側にシフトされることが見出された。また、１５℃程度といった比較的小さい温度差により、熱処理によるＶｔｈシフト量は数十ｍＶから１００ｍＶ程度まで変化し得ることが見出された。このことは、このようなＭＯＳＦＥＴにおいて、ゲート電極形成後に温度制御された熱処理を施すことにより、Ｖｔｈを制御可能であることを意味している。
【００２０】
なお、これらの実験結果は一例であり、具体的なハフニウム系酸化物の種類及び厚さや、ゲートの長さ及び幅などの設計に応じて、５℃や３０℃といった他の温度差で大きいＶｔｈシフト量の差が得られる結果や、より高い温度の熱処理の方が小さいＶｔｈシフト量をもたらす結果が観測されている。このような大きいＶｔｈシフト量を生じさせる温度、及び大きいＶｔｈシフト量の差を生じさせる温度差は、ゲート電極の形成後に熱処理及びＶｔｈ測定を行うことで容易に決定することができる。
【００２１】
続いて、実施形態に係る半導体装置の製造方法を詳細に説明する。
【００２２】
図４及び図５は、第１実施形態に係る半導体装置の製造方法を、主な工程における断面図によって示している。この半導体装置は、例えばコアトランジスタ、Ｉ／Ｏトランジスタ及びＳＲＡＭ等の、ｎ種類のＭＯＳＦＥＴ（Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎ）を有する。これらｎ種類のＭＯＳＦＥＴの少なくとも１つの種類は、他の種類のＭＯＳＦＥＴと異なる所望Ｖｔｈを有している。また、３つ以上の種類のＭＯＳＦＥＴが、３つ以上の異なる所望Ｖｔｈを有していてもよい。
【００２３】
先ず、図４（ａ）に示されるように、シリコンから成る半導体基板４０に、素子分離のシャロートレンチアイソレーション（ＳＴＩ）４１を形成する。ＳＴＩ４１の形成方法は当業者に周知である。また、隣り合うＳＴＩ４１間には、そこに形成されるＭＯＳＦＥＴがＮ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴの何れであるかに応じて、イオン注入とそれに続く拡散工程とによって、それぞれ、Ｐウェル又はＮウェルが設けられていてもよい。さらに、必要に応じて、形成されるＭＯＳＦＥＴ（Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎ）のそれぞれに対応した領域に、後に画成されるチャネル領域の不純物濃度を調整するためのチャネル注入を行ってもよい。
【００２４】
次に、図４（ｂ）に示されるように、図４（ａ）で得られた構造上に二酸化シリコン（ＳｉＯ２）膜４２、及びハフニウム系酸化物を含むｈｉｇｈ−ｋ誘電体膜４３を堆積する。ここでは、ｈｉｇｈ−ｋ誘電体膜４３はハフニウムシリケート（ＨｆｘＳｉｙＯ）膜であるとして説明する。これらの膜４２及び４３はそれぞれ、後に、第１及び第２のゲート絶縁膜を形成するものである。ＳｉＯ２膜４２は、例えば１−７ｎｍの厚さを有し、その厚さは形成されるＭＯＳＦＥＴの種類及びそれに所望されるＶｔｈに応じて決定され得る。例えば、ＳｉＯ２膜４２の厚さは、コアトランジスタにおいて１−１．５ｎｍ、Ｉ／Ｏトランジスタにおいて４ｎｍ又は７ｎｍとしてもよい。一方、ＨｆｘＳｉｙＯ膜４３は、全ての種類のＭＯＳＦＥＴに対して同時に堆積される。従って、その厚さはＭＯＳＦＥＴの種類にかかわらず実質的に同一であり、典型的に０．３−１．５ｎｍの範囲内、好ましくは、上述のように熱処理によるＶｔｈシフト量の大きさから０．５ｎｍ−１．０ｎｍの範囲内である。ＨｆｘＳｉｙＯ膜４３のＨｆ／（Ｈｆ＋Ｓｉ）比すなわちｘ／（ｘ＋ｙ）は、典型的に１−５０％の範囲内であるが、高誘電率性及びフェルミレベルピニングによるＶｔｈシフト量を考慮すると、好ましくは６％−３０％の範囲内である。さらには、熱処理によるＶｔｈシフト量の大きさから、より好ましくは６−１１％の範囲内である。
【００２５】
次に、図４（ｃ）に示されるように、ＨｆｘＳｉｙＯ膜４３上にポリシリコン層を堆積し、例えばフォトリソグラフィとそれに続くエッチングによるパターン形成法を用いて、第１ゲート絶縁膜４５、第２ゲート絶縁膜４６及びゲート電極４７から成るゲートスタック４８を画成する。ゲート電極４７を形成するポリシリコン層は、例えば１００ｎｍ程度の厚さに堆積される。このポリシリコン層はまた、堆積時、堆積後且つパターニング前、又はパターニング後にＰ型又はＮ型の不純物を高濃度にドープされ、ゲート電極として機能するのに十分な高い導電率を有する。
【００２６】
続いて、図５（ａ）に示されるように、ゲートスタック４８の側面にサイドウォール５０（以下、ゲートスタック４８とサイドウォール５０を併せてゲート電極構造５１と呼ぶ）を形成し、ソース／ドレイン領域形成のためのイオン注入５２を行う。サイドウォール５０は窒化シリコン（Ｓｉ３Ｎ４）、二酸化シリコン（ＳｉＯ２）、又はこれらの双方から成り、その形成方法は当業者に周知である。イオン注入５２により、Ｎ型ＭＯＳＦＥＴの場合には例えばリン（Ｐ）又はヒ素（Ａｓ）などのＮ型不純物が、Ｐ型ＭＯＳＦＥＴの場合には例えばボロン（Ｂ）等のＰ型不純物が、半導体基板４０に注入される。なお、このイオン注入５２は上述のゲート電極４７のドーピングを兼ねていてもよい。また、当業者に認識されるように、サイドウォール５０の形成に先立って、低濃度にドープされたＬＤＤ領域を形成してもよい。
【００２７】
次に、図５（ｂ）に示されるように、図５（ａ）で得られた構造上に保護膜５３を堆積する。保護膜５３は、例えばＳｉＯ２又はＳｉ３Ｎ４から成り、詳細に後述するように、好ましくは２０−３００ｎｍ程度の厚さを有する。これにより、ゲート電極構造５１は保護膜５３によって覆われた状態となる。図５（ｂ）においては、ゲート電極構造５１の高さより大きい厚さを有する保護膜５３が堆積されている。この場合、これに続くフォトリソグラフィ工程のため、保護膜５３を例えば化学的機械的研磨（ＣＭＰ）法などによって平坦化することができる。保護膜５３の厚さが小さい場合には、保護膜５３の形状は、ゲート電極構造５１の形状に一層と従ったものとなる。
【００２８】
次に、図５（ｃ）に示されるように、保護膜５３の一部を除去してパターニングされた保護膜５４を形成した後、熱処理を行う。保護膜５４のパターニングは、従来からのコンタクトホール形成又はシリサイドブロック形成と同様に、フォトリソグラフィ及びエッチングによって行うことができる。これは、特定種類のＭＯＳＦＥＴのゲート電極構造５１を露出させる。この実施形態においては、Ｖｔｈを浅い側にシフトさせるべき種類のＭＯＳＦＥＴ（Ｔｒｎ）を露出させ、その他の種類のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）を保護膜５４で覆われたままにしている。ここで用いる熱処理は、半導体基板の表面側を短時間で昇温可能な熱処理であり、好ましくは、フラッシュランプアニール又はレーザアニールである。これにより、ｎ個のグループのＭＯＳＦＥＴ（Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎ）は何れも９５０℃程度以上の温度まで加熱され、図５（ａ）のイオン注入５２によって注入された不純物が活性化される。なお、図示のソース／ドレイン領域５５は、不純物が活性化されたことを示している。
【００２９】
本実施形態のＭＯＳＦＥＴ（Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎ）は何れも、そのゲートスタック４８内にＨｆｘＳｉｙＯ（第２ゲート絶縁膜４６）とポリシリコン（ゲート電極４７）との界面を有しており、フェルミレベルピニングによるＶｔｈシフトが発生している。従って、全てのＭＯＳＦＥＴのＶｔｈは一旦深い側にシフトされる。しかしながら、図１乃至図３を参照して説明されたように、このようなＭＯＳＦＥＴのＶｔｈは、ゲートスタック４８又はゲート電極構造５１に施す熱処理、特に、その温度によって制御することができる。
【００３０】
この実施形態においては、レーザアニール又はフラッシュランプアニールによる熱処理は、パターニングされた保護膜５４の存在により、露出されたＭＯＳＦＥＴ（Ｔｒｎ）と、露出されていないＭＯＳＦＥＴとの間に温度差を生じさせる。このとき、露出されたＭＯＳＦＥＴ（Ｔｒｎ）がその他のＭＯＳＦＥＴより５−３０℃（例えば、１５℃）程度高い温度になるように、保護膜５４の構造及び膜質、及び／又は、レーザ又はフラッシュランプのパワー、波長、照射時間及び／又は照射角度などのパラメータを設定する。
【００３１】
引き続き図５（ｃ）を参照して、露出されたＭＯＳＦＥＴ（この例では、Ｔｒｎ）と、露出されていないＭＯＳＦＥＴとの間に所定の温度差を生成するための、保護膜５４（及び、図５（ｂ）の保護膜５３）の条件と、レーザ又はフラッシュランプの照射条件とを説明する。保護膜５４の上方に図示された矢印５６は、レーザ又はフラッシュランプの照射を表している。この照射の角度は、好ましくは、保護膜５４のパターンの影響を回避するため、０°すなわち半導体基板４０に垂直である。
【００３２】
一例として、レーザアニールの場合、レーザの波長は典型的に３００−１０００ｎｍである。具体的な波長に応じて、上記の所定の温度差を達成するよう、保護膜５４の材料、厚さ及び／又は反射係数などが設計される。例えば、保護膜５４がＳｉＯ２であり、且つレーザの波長が５００ｎｍ程度の場合、保護膜５４によって覆われていないＳｉ表面の反射率は０．６程度である。一方、ＳｉＯ２から成る保護膜５４の反射係数はその膜厚によって制御されることが可能であり、例えば、膜厚が３０ｎｍで約０．６５、膜厚が１００ｎｍで０．８−０．９程度となる。従って、保護膜５４の膜厚を増大させて、その反射係数をＳｉ表面の反射係数より高くすることによって、露出されたＭＯＳＦＥＴ（Ｔｒｎ）のゲート絶縁膜の温度がその他のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のそれより所定の温度だけ高くなるようにすることができる。必要とされる５−３０℃程度の温度差を生じさせる場合、保護膜５４の膜厚は２０−５０ｎｍ程度となり得る。また、露出されていないＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のゲート絶縁膜の温度を、例えばソース／ドレイン領域の活性化温度より低くするなど、十分に低くするには、保護膜５４の膜厚を１００ｎｍ程度以上とすればよい。現実には、保護膜の堆積時間や所望の温度差の上限から、保護膜の膜厚は３００ｎｍ以下とすることが好ましい。当然ながら、ソース／ドレイン領域の活性化と露出されていないＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のＶｔｈシフトの低減との双方を考慮する場合など、これらの中間の膜厚も用いられ得る。
【００３３】
図６は、第１実施形態の第１の変形例を示している。図６は、図５（ｃ）に対応する工程を示しており、同一の部分には同一の参照符号を付している。この変形例においては、Ｖｔｈを浅い側にシフトさせるべきグループのＭＯＳＦＥＴ（Ｔｒｎ）を覆ったままとするように、保護膜６４を残存させている。この場合、保護膜６４（及び、図５（ｂ）の保護膜５３）は、露出されたＳｉ表面より低い反射係数を有するように設計される。
【００３４】
また、上述のように、より高い温度の熱処理の方が小さいＶｔｈシフト量をもたらす場合も観測されている。この変形例はそのような場合に用いられてもよく、その場合、保護膜６４は露出されたＳｉ表面より高い反射係数を有するように設計される。
【００３５】
図７は、第１実施形態の第２の変形例を示している。図７の（ａ）−（ｃ）は、図４（ｃ）に続く工程を示しており、ソース／ドレイン領域の形成のための熱処理がＶｔｈシフトのための熱処理に先立って行われることを除いて、図５の（ａ）−（ｃ）と同様である。
【００３６】
すなわち、図７（ａ）において、ソース／ドレイン領域形成のためのイオン注入５２に続いて、注入された不純物を活性化させてソース／ドレイン領域７５を形成するための第１の熱処理を行う。この第１の熱処理の温度は、イオン注入５２によって注入された不純物を活性化するのに十分であり、且つｎ個のグループのＭＯＳＦＥＴの何れに対しても有意なＶｔｈシフトを生じさせない温度にされる。この温度は好ましくは９５０−１０００℃の範囲内である。第１の熱処理は、従来のソース／ドレイン活性化アニールを用いて行われることができ、例えば、ハロゲンランプによる急速熱アニール（ＲＴＡ）によって行われてもよい。
【００３７】
そして、図７（ｂ）において保護膜７３を堆積した後、図７（ｃ）において保護膜７３の一部を除去してパターニングされた保護膜７４を形成し、Ｖｔｈシフトのための第２の熱処理を行う。保護膜７４の上方に図示された矢印７６は、第２の熱処理にて使用されるレーザ又はフラッシュランプの照射を表している。この第２の熱処理は、ソース／ドレイン領域７５が既に形成されているため、ｎ個のグループのＭＯＳＦＥＴの全てを、ソース／ドレイン領域の活性化に必要な温度まで加熱する必要はない。故に、保護膜７４及び第２の熱処理は、専ら、保護膜７４によって露出されたＭＯＳＦＥＴ（Ｔｒｎ）、及び保護膜７４によって覆われたＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のそれぞれのＶｔｈを所望量だけシフトさせるために設計され得る。例えば、保護膜７４は１００−３００ｎｍの厚さを有するＳｉＯ２から成り、これによって覆われたＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）の第２の熱処理による温度は、そのＶｔｈに有意な変化を生じさせない低い温度に保たれるようにしてもよい。
【００３８】
続いて、図８を用いて、第２実施形態に係る半導体装置の製造方法を説明する。図８は、この半導体装置の製造方法を、主な工程における断面図によって示している。この半導体装置は、第１実施形態における半導体装置と同様に、ｎ種類のＭＯＳＦＥＴ（Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎ）を有する。
【００３９】
先ず、図８（ａ）に示されるように、シリコンから成る半導体基板８０に素子分離のシャロートレンチアイソレーション（ＳＴＩ）８１を形成する。この工程は第１実施形態の図４（ａ）の工程と同様であるが、半導体基板８０は非アニール領域８０−１、アニール領域８０−２、及びそれらの間に介在するバッファ領域８０−３を有している。非アニール領域８０−１には、Ｖｔｈシフトのための熱処理が不要な種類のＭＯＳＦＥＴが配置されている。一方、アニール領域８０−２には、後にＶｔｈシフトのための熱処理が必要な種類のＭＯＳＦＥＴが配置されている。また、バッファ領域８０−３は、後に行われるアニール領域８０−２への熱処理の非アニール領域８０−１への影響を緩和させるための領域である。非アニール領域８０−１に複数種類のＭＯＳＦＥＴが配置される場合、それらの種類のＭＯＳＦＥＴは種類ごとにまとめて配置されてもよいし、任意に散在するように配置されてもよい。また、アニール領域８０−２に複数種類のＭＯＳＦＥＴが配置される場合、それらの種類ごとに必要なＶｔｈシフト量が異なるときには、好ましくは、それらの種類のＭＯＳＦＥＴは種類ごとにまとめて配置される。なお、非アニール領域８０−１、アニール領域８０−２及びバッファ領域８０−３の何れにおいても、図４（ａ）に関連して説明されたように、Ｐウェル又はＮウェルの形成、及び／又はチャネル注入を行ってもよい。
【００４０】
次に、図８（ｂ）に示されるように、また図４（ｂ）の工程と同様に、図８（ａ）で得られた構造上に二酸化シリコン（ＳｉＯ２）膜８２、及びハフニウム系酸化物を含むｈｉｇｈ−ｋ誘電体膜８３を堆積する。ここでは、ｈｉｇｈ−ｋ誘電体膜８３はハフニウムシリケート（ＨｆｘＳｉｙＯ）膜であるとして説明する。ＳｉＯ２膜８２の厚さ、並びにＨｆｘＳｉｙＯ膜８３の厚さ及びＨｆ／（Ｈｆ＋Ｓｉ）比すなわちｘ／（ｘ＋ｙ）は、第１実施形態と同様にして決定され得る。
【００４１】
次に、図８（ｃ）に示されるように、また図４（ｃ）の工程と同様に、ＨｆｘＳｉｙＯ膜８３上にポリシリコン層を堆積し、例えばフォトリソグラフィとそれに続くエッチングによるパターン形成法を用いて、第１ゲート絶縁膜８５、第２ゲート絶縁膜８６及びゲート電極８７から成るゲートスタック８８を画成する。
【００４２】
続いて、図９（ａ）に示されるように、ゲートスタック８８の側面にサイドウォール９０（以下、ゲートスタック８８とサイドウォール９０を併せてゲート電極構造９１と呼ぶ）を形成し、ソース／ドレイン領域９５形成のためのイオン注入９２及びその活性化のための熱処理を行う。第１実施形態に関連して説明されたように、サイドウォール９０の形成方法及びイオン注入９２は当業者に周知であり、また、サイドウォール９０の形成に先立って、低濃度にドープされたＬＤＤ領域を形成してもよい。
【００４３】
次に、図９（ｂ）に示されるように、アニール領域８０−２への局所的な熱処理を行う。ここで用いる熱処理は、半導体基板の表面側を局所的に短時間で昇温可能な熱処理であり、好ましくはレーザアニールである。この例においては、局所的なレーザ照射９６により、アニール領域８０−２内のＭＯＳＦＥＴ（Ｔｒｎ）のみに熱処理を加えることができる。Ｔｒｎの熱処理温度は、典型的に９５０−１２００℃の範囲内であり、ＴｒｎのＶｔｈを浅い側に所望量だけシフトさせる温度になるよう、レーザのパワー、波長、照射時間、及び照射角度などのパラメータによって制御される。従って、アニール領域８０−２に複数種類のＭＯＳＦＥＴがその種類ごとにまとめて配置されている場合には、これらのパラメータを用いて、その種類ごとに異なる熱処理温度に制御し、異なるＶｔｈシフト量を実現することができる。
【００４４】
アニール領域８０−２の大きさ（複数種類のＭＯＳＦＥＴが種類ごとにまとめて配置される場合には種類ごとの大きさ）は、例えば、１００μｍ×１００μｍとすることができる。しかしながら、当業者に理解されるように、半導体チップ全体におけるレイアウト効率を考慮して、より多くの数の一層小さいアニール領域８０−２を設けてもよい。アニール領域１００−２のレーザアニールには、この領域の大きさに適合されたビーム径を有するレーザを用いてもよい。しかしながら、アニール領域１００−２内のレイアウト効率及び均一な温度制御の点から、より小さいビーム径を有するレーザを用いてこの領域内をスキャンすることが好ましい。
【００４５】
図１０は、第２実施形態の第１の変形例を示している。図１０は、図９（ｂ）に対応する工程を示しており、同一の部分には同一の参照符号を付している。この半導体装置は、非アニール領域８０−１とアニール領域８０−２との間にバッファ領域を有していない。ただし、アニール領域８０−２に隣接するＭＯＳＦＥＴ（Ｔｒ３）は、Ｖｔｈに関する設計及び／又はプロセス上の余裕度が大きい種類のＭＯＳＦＥＴにされている。従って、アニール領域８０−２へのレーザアニールによる影響によって隣接するＭＯＳＦＥＴ（Ｔｒ３）のＶｔｈがシフトされたとしても、半導体装置の機能に有意な影響を及ぼさないようにすることができる。この変形例は、特に、多数のアニール領域８０−２が設けられる半導体装置において有利となり得る。
【００４６】
図１１は、第２実施形態の第２の変形例を示している。図１１は、図９（ｂ）に対応する工程を示しており、同一の部分には同一の参照符号を付している。この変形例においては、先行する図９（ａ）におけるソース／ドレイン領域９５の活性化のための熱処理に続いて、保護膜９４を形成し、熱処理を行う。保護膜９４は、第１実施形態における保護膜５４と同様の膜であり、半導体基板８０の全面に堆積された後、アニール領域８０−２から除去され且つ非アニール領域８０−１に残存されるようにパターニングされる。これにより、非アニール領域８０−１内に配置されたＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のゲート電極構造９１は保護膜９４に覆われ、アニール領域８０−２内にまとめて配置された、Ｖｔｈが浅い側にシフトされるべきＭＯＳＦＥＴ（Ｔｒｎ）のゲート電極構造９１は露出される。
【００４７】
ここで用いる熱処理は、半導体基板の表面側を短時間で昇温可能な熱処理であり、好ましくは、フラッシュランプアニール又はレーザアニールである。保護膜９４は、第１実施形態における保護膜５４と同様に、例えばＳｉＯ２又はＳｉ３Ｎ４から成り、好ましくは２０−３００ｎｍ程度の厚さを有する。例えば、図５（ｃ）を参照して説明されたように、非アニール領域８０−１内のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のゲート絶縁膜の温度を、例えばソース／ドレイン領域の活性化温度より低くするよう、十分に低くするには、保護膜９４（ＳｉＯ２）の膜厚を１００−３００ｎｍ程度とすればよい。
【００４８】
他の例では、露出されたＭＯＳＦＥＴ（Ｔｒｎ）のゲート絶縁膜の温度をその他のＭＯＳＦＥＴ（Ｔｒ１−Ｔｒ３）のそれより５−３０℃程度だけ高くするよう、保護膜９４（ＳｉＯ２）の膜厚を２０−５０ｎｍ程度とすればよい。この場合、当業者に認識されるように、先行する図９（ａ）におけるソース／ドレイン領域９５の活性化のための熱処理は省略されてもよい。
【００４９】
なお、図１１に示された半導体装置は、図１０の半導体装置と同様に、非アニール領域８０−１とアニール領域８０−２との間にバッファ領域を有していない。しかしながら、保護膜９４の存在により、アニール領域８０−２に隣接するＭＯＳＦＥＴ（Ｔｒ３）は如何なる種類のＭＯＳＦＥＴにされていてもよい。また、保護膜９４はバッファ領域８０−３を有する半導体装置の非アニール領域８０−１にも適用され得るものである。
【００５０】
以上の説明から明らかなように、様々な実施形態において用いられる、熱処理による選択的なＶｔｈ制御法は、共通のｈｉｇｈ−ｋ誘電体膜（第２ゲート絶縁膜）を用いながら、所望のＶｔｈが異なる複数種類のＭＯＳＦＥＴに対して、その種類ごとにＶｔｈを選択的に制御することが可能である。この選択的なＶｔｈ制御法は、故に、ｈｉｇｈ−ｋ誘電体膜に関する例えば堆積及びイオン注入等の工程の選択的な制御を必要としない。従って、実施形態に係る半導体装置の製造方法は、ｈｉｇｈ−ｋ誘電体膜を露出させて行う工程を最少化することができ、ｈｉｇｈ−ｋ誘電体膜、ひいてはゲート絶縁膜の信頼性を低下させることがない。
【００５１】
以上、特定の実施形態について詳述したが、これらの実施形態には、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。例えば、ゲート絶縁膜にハフニウム系酸化物を有する半導体装置に関する実施形態について詳述したが、他のイオン結晶性金属酸化物など、フェルミレベルピニングによるＶｔｈシフト及び熱処理によるＶｔｈシフトの双方を生じさせるゲート絶縁膜を有し、且つ所望Ｖｔｈが異なる複数種類のＭＯＳＦＥＴを有する如何なる半導体装置にも等しく適用され得るものである。
【００５２】
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体基板上の複数種類のＭＯＳＦＥＴを形成する領域に二酸化シリコンを含む第１ゲート絶縁膜と、金属酸化物を含む第２ゲート絶縁膜を形成する工程と、
前記第１及び第２ゲート絶縁膜上にポリシリコンを含むゲート電極を形成する工程と、
前記ゲート電極形成後、前記複数種類のＭＯＳＦＥＴのうち、１種類以上のＭＯＳＦＥＴの温度を、他の種類のＭＯＳＦＥＴの温度と異ならせるように熱処理する工程とを有する、
半導体装置の製造方法。
（付記２）
前記金属酸化物は、二酸化ハフニウム、ハフニウムシリケート及び窒素添加ハフニウムシリケートから成るグループから選択される、ことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記金属酸化物はハフニウムシリケートであり、且つＨｆ／（Ｈｆ＋Ｓｉ）比は６−１１％の範囲内である、ことを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）
前記半導体基板に前記複数種類のＭＯＳＦＥＴのソース領域及びドレイン領域の形成のための不純物を注入する工程を更に有し、
前記熱処理する工程は、フラッシュランプ又はレーザを照射する工程を有する、ことを特徴とする付記１乃至３の何れか一に記載の半導体装置の製造方法。
（付記５）
前記照射する工程は前記不純物を活性化させる、ことを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）
前記不純物を活性化させる熱処理工程、
を更に有し、
前記照射する工程は、前記熱処理工程の後に行われる、ことを特徴とする付記４に記載の半導体装置の製造方法。
（付記７）
前記熱処理する工程は、前記照射する工程に先立って、前記１種類以上のＭＯＳＦＥＴの前記ゲート電極を露出させ且つ前記他の種類のＭＯＳＦＥＴの前記ゲート電極を覆う保護膜を形成する工程を有する、ことを特徴とする付記４乃至６の何れか一に記載の半導体装置の製造方法。
（付記８）
前記照射する工程は、前記保護膜によって前記１種類以上のＭＯＳＦＥＴと前記他の種類のＭＯＳＦＥＴとの間に所定の温度差を生じさせるように、前記複数種類のＭＯＳＦＥＴの全ての種類に、フラッシュランプ又はレーザを照射する、ことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記所定の温度差は、前記フラッシュランプ又はレーザのパワー、波長、照射時間及び／又は照射角度によって制御される、ことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）
前記所定の温度差は、前記保護膜の材料、厚さ及び／又は反射係数によって制御される、ことを特徴とする付記８又は９に記載の半導体装置の製造方法。
（付記１１）
前記保護膜は二酸化シリコンから成り、且つ前記保護膜の厚さは２０−３００ｎｍである、ことを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記保護膜は二酸化シリコンから成り、且つ前記保護膜の厚さは２０−５０ｎｍである、ことを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記所定の温度差は５−３０℃である、ことを特徴とする付記８乃至１０の何れか一に記載の半導体装置の製造方法。
（付記１４）
前記半導体基板上において、前記１種類以上のＭＯＳＦＥＴは第１の領域内に配置され、前記他の種類のＭＯＳＦＥＴは第２の領域内に配置されており、且つ
前記熱処理する工程は、前記第１の領域のみにレーザを照射する、
ことを特徴とする付記１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５３】
【図１】ｈｉｇｈ−ｋ誘電体膜を有するＭＯＳＦＥＴの概略断面図である。
【図２】Ｉ／ＯトランジスタのＶｔｈの熱処理温度依存性を示す図である。
【図３】ＳＲＡＭを構成する各トランジスタのＶｔｈを示す図である。
【図４】第１実施形態に係る工程群を示すプロセスフロー図である。
【図５】第１実施形態に係る図４に続く工程群を示すプロセスフロー図である。
【図６】第１実施形態の変形例を示す断面図である。
【図７】第１実施形態の他の変形例を示すプロセスフロー図である。
【図８】第２実施形態に係る工程群を示すプロセスフロー図である。
【図９】第２実施形態に係る図８に続く工程群を示すプロセスフロー図である。
【図１０】第２実施形態の変形例を示す断面図である。
【図１１】第２実施形態の他の変形例を示すプロセスフロー図である。
【符号の説明】
【００５４】
１    ＭＯＳＦＥＴ
２、４０、８０    半導体基板
３、５１、９１    ゲート電極構造
４、５５、７５、９５    ソース／ドレイン領域
５    チャネル領域
１１、４５、８５    第１ゲート絶縁膜
１２、４６、８６    第２ゲート絶縁膜
１３、４７、８７    ゲート電極
１４、５０、９０    サイドウォール
４２、８２    二酸化シリコン膜
４３、８３    ｈｉｇｈ−ｋ誘電体膜
５２、９２    イオン注入
５４、６４、７４、９４    保護膜
５６、７６、９６    フラッシュランプ照射又はレーザ照射
８０−１    非アニール領域
８０−２    アニール領域
８０−３    バッファ領域
【図１】
2010021365.tif 000004
【図２】
2010021365.tif 000005
【図３】
2010021365.tif 000006
【図４】
2010021365.tif 000007
【図５】
2010021365.tif 000008
【図６】
2010021365.tif 000009
【図７】
2010021365.tif 000010
【図８】
2010021365.tif 000011
【図９】
2010021365.tif 000012
【図１０】
2010021365.tif 000013
【図１１】
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