(57)【要約】【課題】メモリ素子の抵抗値を第１状態から第２状態に変化させることなく、比較器による、メモリ素子が第２状態の抵抗値をもつ状態と同様の状態で得た電気的変化と、一定基準との比較が可能な半導体メモリデバイスを提供する。【解決手段】半導体メモリデバイス１は、抵抗値が第１状態から第２状態に不可逆的に変化するメモリ素子（Ｆ）と、第２状態に対応する抵抗値を有する抵抗素子（Ｒ）と、メモリ素子と抵抗素子とを切り替えるスイッチ（ＴＲ２、ＴＲ３、ＴＲ４）と、スイッチによって切り替えられたメモリ素子または抵抗素子がバイアスされたときに流れる電流に応じて第１入力（Ｃ１）に出現した電気的変化を、第２入力（Ｃ２）に与えられた一定の基準と比較する比較部（７２）とを有する。【選択図】図２
2010277646.tif 000002
【特許請求の範囲】
【請求項１】
抵抗値が第１状態から第２状態に不可逆的に変化するメモリ素子と、
前記第２状態に対応する抵抗値を有する抵抗素子と、
前記メモリ素子と前記抵抗素子とを切り替えるスイッチと、
前記スイッチによって切り替えられた前記メモリ素子または前記抵抗素子がバイアスされたときに流れる電流に応じて第１入力に出現した電気的変化を、第２入力に与えられた一定の基準と比較する比較部と
を有する半導体メモリデバイス。
【請求項２】
前記スイッチは、
前記メモリ素子のバイアス経路を開閉する第１スイッチと、
前記第１スイッチと差動で動作し、前記抵抗素子のバイアス経路を開閉する第２スイッチと
を含む
請求項１記載の半導体メモリデバイス。
【請求項３】
前記メモリ素子が前記第１状態の抵抗値でバイアスされたときに前記第１入力に発生する電圧と、前記メモリ素子が前記第２状態の抵抗値でバイアスされたときに前記第１入力に発生する電圧との間の電圧値をもつ参照電圧を発生する参照電圧発生部を有する
請求項１記載の半導体メモリデバイス。
【請求項４】
少なくとも１行に配置された所定数の前記メモリ素子と、
前記複数のメモリ素子の行内に配置された複数の前記メモリ素子ごとに接続された複数のビット線と、
前記ビット線ごとに接続され、電流を流すビット線を選択する複数のビット線選択スイッチと、
前記複数のビット線選択スイッチを制御する制御部と
を有する
請求項１記載の半導体メモリデバイス。
【請求項５】
前記スイッチは、
前記メモリ素子のバイアス経路を開閉する第１スイッチと、
前記複数のビット線の各々に接続され、前記第１スイッチと差動で動作し、前記抵抗素子のバイアス経路を開閉する複数の第２スイッチと
を含む
請求項４記載の半導体メモリデバイス。
【請求項６】
少なくとも１行に配置された所定数の前記メモリ素子と、
前記複数のメモリ素子の行内に配置された複数の前記メモリ素子ごとに接続された複数のビット線と、
前記ビット線ごとに接続され、電流を流すビット線を選択する複数のビット線選択スイッチと、
前記複数のビット線選択スイッチを制御する制御部と
を有する
請求項３記載の半導体メモリデバイス。
【請求項７】
前記比較部は、
一定数のビット線ごとに接続されて複数設けられ、
前記参照電圧発生部は、
前記参照電圧を各比較部の前記第２入力に与える
請求項６記載の半導体メモリデバイス。
【請求項８】
前記スイッチは、
前記複数のメモリ素子の各々と対をなして直列接続され、前記直列接続経路を開閉してバイアス経路を制御する第１スイッチと、
前記第１スイッチと差動で動作し、前記抵抗素子のバイアス経路を開閉する第２スイッチと
を有し、
前記メモリ素子は、電気フューズである
請求項４記載の半導体メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、フューズ素子を有する半導体メモリデバイスに関するものである。
【背景技術】
【０００２】
一度だけ書き込み可能な（One Time Programmable）半導体メモリデバイスには、メモリ素子として、例えば、レーザーを用いてメタルを溶断して書き込みを行うフューズ素子（Metal ＦＵＳＥ）や、配線材料の組成を変えて電気抵抗（値）を不可逆的に変化させることにより書き込みを行う電気フューズ素子（ｅＦＵＳＥ）が用いられる（例えば、特許文献１参照）。特に、電気フューズ素子は、電気的制御による書き込みが可能であるため、使い勝手がよいという利点がある。
【０００３】
図７は、電気フューズ素子を有する一般的な半導体メモリデバイスの構成例を示す回路図である。ただし、図７には、複数のメモリセルＭＣの内、任意の１個のメモリセルＭＣと、これに関連する構成要素とが図示されている。
【０００４】
図７に図示する一般的な半導体メモリデバイスでは、メモリセルＭＣに書き込みを行う場合には、トランジスタＴ１、Ｔ２がオンとなり、電気フューズ素子ＦＵＳＥがフューズ電源電圧ＶＦＵＳＥ（＞電源電圧ＶＤＤ）でバイアスされる。なお、この場合には、他のトランジスタＴ３〜Ｔ７は、オフである。
これにより、電流がフューズ電源電圧ＶＦＵＳＥの電位線から電気フューズ素子ＦＵＳＥに流れる。その結果、電気フューズ素子ＦＵＳＥの抵抗値が、第１状態としての低抵抗値から第２状態としての高抵抗値に変化する。
なお、低抵抗値とは、電気フューズ素子ＦＵＳＥに電流を流す前の初期の抵抗値を指す。高抵抗値とは、電気フューズ素子ＦＵＳＥに電流を流して抵抗値を変化させた後の抵抗値を指す。高抵抗値は、参照電圧を発生させるための参照抵抗素子Ｒ１の抵抗値に匹敵する場合がある。
ここで、電気フューズ素子ＦＵＳＥの抵抗値が低抵抗値である場合を「０」に関連づけ、その抵抗値が高抵抗値である場合を「１」に関連づけるものとする。
【０００５】
読み出し時には、トランジスタＴ２〜Ｔ７がオンとなり、電気フューズ素子ＦＵＳＥと参照抵抗素子Ｒ１が電源電圧ＶＤＤでバイアスされる。これにより、読み出し電流Ｉが電源電圧ＶＤＤの電位線からノードＮＤ１、ＮＤ３を経由して電気フューズ素子ＦＵＳＥに流れる。一方、参照電流ＩｒｅｆもノードＮＤ２を経由して参照抵抗素子Ｒ１へと流れる。なお、この場合には、トランジスタＴ１は、オフである。
そして、読み出し回路内部の比較器ａでは、ノードＮＤ１上の読み出し電流Ｉに応じた電圧Ｖと、ノードＮＤ２上の参照電流Ｉｒｅｆに応じた参照電圧Ｖｒｅｆとの比較が行われる。電圧Ｖが参照電圧Ｖｒｅｆよりも小さい場合には（Ｖ＜Ｖｒｅｆ）、「０」が読み出される。逆に、電圧Ｖが参照電圧Ｖｒｅｆよりも大きい場合には（Ｖ＞Ｖｒｅｆ）、「１」が読み出される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−９０８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
例えば、半導体メモリデバイスの製品出荷前には、電気フューズ素子ＦＵＳＥの異常の有無や比較器ａの動作に関する試験が行われる。比較器ａの動作試験では、例えば、電圧Ｖと参照電圧Ｖｒｅｆとの比較により、「０」または「１」の読み出しが正常に行われるか否かが試験される。この試験では、電気フューズ素子ＦＵＳＥの抵抗値を変化させる必要のない、「０」の読み出しは容易である。
【０００８】
しかしながら、例えば、比較器ａの動作試験では、「１」の読み出しが極めて困難である。それは、「１」の読み出しを行う場合には、電気フューズ素子ＦＵＳＥの抵抗値を変化させる必要があるが、メモリセルＭＣへの書き込みは、半導体メモリデバイスの出荷後に顧客によって行われる場合があるためである。
【０００９】
このため、例えば、製品出荷前に、電気フューズ素子ＦＵＳＥの抵抗値を変化させて、「１」の読み出しを行い、事前に比較器の不良を検出することが困難となる。
このように、メモリ素子の抵抗値を第１状態から第２状態に変化させることなく、「１」の読み出し、即ち、比較器による、メモリ素子が第２状態の抵抗値をもつ状態と同様の状態で得た電圧等の電気的変化と、参照電圧等の基準との比較が困難である。
【００１０】
本発明は、メモリ素子の抵抗値を第１状態から第２状態に変化させることなく、比較器による、メモリ素子が第２状態の抵抗値をもつ状態と同様の状態で得た電気的変化と、一定基準との比較が可能な半導体メモリデバイスを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体メモリデバイスは、抵抗値が第１状態から第２状態に不可逆的に変化するメモリ素子と、前記第２状態に対応する抵抗値を有する抵抗素子と、前記メモリ素子と前記抵抗素子とを切り替えるスイッチと、前記スイッチによって切り替えられた前記メモリ素子または前記抵抗素子がバイアスされたときに流れる電流に応じて第１入力に出現した電気的変化を、第２入力に与えられた一定の基準と比較する比較部とを有する。
【００１２】
本発明によれば、スイッチによって、メモリ素子から抵抗素子に切り替えられ、前記抵抗素子がバイアスされる。そして、比較部は、前記抵抗素子に流れる電流に応じて第１入力に出現した電気的変化と第２入力に与えられた基準とを比較する。
【発明の効果】
【００１３】
本発明によれば、メモリ素子の抵抗値を第１状態から第２状態に変化させることなく、比較器による、メモリ素子が第２状態の抵抗値をもつ状態と同様の状態で得た電気的変化と、一定基準との比較が可能な半導体メモリデバイスを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の第１実施形態に係る半導体メモリデバイスの構成例を示す概略図である。
【図２】図２は、本発明の第１実施形態に係る半導体メモリデバイスの詳細な構成例を示す回路図である。
【図３】図３は、本発明の第１実施形態に係る比較器の構成例を示す回路図である。
【図４】図４は、本発明の第２実施形態に係る半導体メモリデバイス１ａの詳細な構成例を示す回路図である。
【図５】図５は、本発明の第３実施形態に係る半導体メモリデバイス１ｂの詳細な構成例を示す回路図である。
【図６】図６は、本発明の第４実施形態に係る半導体メモリデバイス１ｃの詳細な構成例を示す回路図である。
【図７】図７は、電気フューズ素子を有する一般的な半導体メモリデバイスの構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態を図面に関連付けて説明する。なお、説明は以下の順序で行う。
１．第１実施形態（半導体メモリデバイス）
２．第２実施形態（試験セルを共有する場合）
３．第３実施形態（参照抵抗素子を共有する場合）
４．第４実施形態（試験セルおよび参照抵抗素子を共有する場合）
【００１６】
〈１．第１実施形態〉
［半導体メモリデバイスの構成例］
図１は、本発明の第１実施形態に係る半導体メモリデバイスの構成例を示す概略図である。ただし、図１には、半導体メモリデバイス１の主要部のみが図示されている。
図１に図示する半導体メモリデバイス１は、メモリセルアレイ２、試験セルアレイ３、デコーダ４、複数のパターンレジスタ（ＰＲＥＧ）５、フューズ（ＦＵＳＥ）電源６、読み出し回路７、および、複数のフューズトランジスタＴＲ１を有する。
【００１７】
半導体メモリデバイス１は、メモリセルアレイ２にマトリクス配列されたｍ（行；ロウ）×ｎ（列；カラム）個のメモリセルＭＣを有する。本実施形態においては、ｍ、ｎは２以上の整数であるが、例えば、ｍ＝１、ｎは２以上の整数であってもよい。
半導体メモリデバイス１は、これら複数のメモリセルＭＣの内から所望するメモリセルＭＣを選択する機能と、選択したメモリセルＭＣにデータを書き込む機能と、選択したメモリセルＭＣからデータを読み出す機能とを有する。
更に、半導体メモリデバイス１は、読み出し回路７の動作試験、特に、読み出し回路７が有する比較器（図２参照）の動作試験（検査）を行うための読み出し試験機能を有する。ここで言う、読み出し回路７の動作試験とは、先に述べたように、例えば、半導体メモリデバイス１の製品出荷前に行われる、比較器を用いた「０」または「１」の読み出しが正常に行われるか否かに関する試験を指す。
【００１８】
１個のメモリセルＭＣは、メモリ素子としてのフューズ素子Ｆを有し、１ビットのデータ（「０」または「１」）を記憶する。なお、図１に図示するメモリセルＭＣには、フューズ素子Ｆのみが簡易的に図示されている。このフューズ素子Ｆは、例えば、電気的にその抵抗値を不可逆的に制御可能な電気フューズ素子（ｅＦＵＳＥ）である。以下、フューズ素子Ｆが、例えば、ポリシリコンフューズからなる電気フューズ素子であるものとして説明を行う。
フューズ素子Ｆは、大電流が流れると配線材料の組成を変えることで、その抵抗値が桁違いに増大する。以下、フューズ素子Ｆに大電流を流すことを「ブロー（blow）」するともいう。例えば、フューズ素子Ｆをブローすることにより、その抵抗値が低抵抗値（例えば、１００Ω程度）から高抵抗値（例えば、５ｋΩ程度）に変化する。
【００１９】
本実施形態においても、低抵抗値とは、フューズ素子Ｆに電流を流す前の初期の抵抗値を指す。高抵抗値とは、フューズ素子Ｆをブローした後の抵抗値を指す。フューズ素子Ｆをブローすると、その抵抗値は、後述する、参照抵抗素子ＲＦ（図２参照）の抵抗値に匹敵する場合がある。
ここで、フューズ素子Ｆの抵抗値が低抵抗値である状態（第１状態）を「０」に関連づけて「未書き込み状態」ともいう。逆に、フューズ素子Ｆの抵抗値が高抵抗値である状態（第２状態）を「１」に関連づけて「書き込み状態」ともいう。
このようにメモリセルＭＣは、フューズ素子Ｆの抵抗値によって、「０」または「１」の１ビットのデータを記憶する。このことから、フューズ素子Ｆの抵抗値を低抵抗値から高抵抗値に変化させることを、単に「（メモリセルＭＣの）書き込み」あるいは「プログラム」ともいう。
メモリセルＭＣの読み出し時には、フューズ素子Ｆがバイアスされる。そして、ビット線ＢＬ［ｎ］上のノードＮＤ１（図２参照）に出力された電圧と参照電圧との比較により、メモリセルＭＣのフューズ素子Ｆの抵抗値、即ち、「０」または「１」が読み出し回路７によって読み出される。
【００２０】
先に述べたように、フューズ素子Ｆの抵抗値は不可逆的にしか変化しない。したがって、読み出し試験時に、フューズ素子Ｆをブローすることなく、「１」の読み出しを行うことができない。
そこで、半導体メモリデバイス１は、試験セルアレイ３の行方向に配列されたＮ個の試験セルＴＣを有する。各試験セルＴＣは、フューズ素子Ｆが高抵抗値をもつ書き込み状態、即ち、「１」が書き込まれた状態を有する。
【００２１】
読み出し試験時には、書き込み状態のメモリセルＭＣから読み出しを行う代わりに、書き込み状態のメモリセルＭＣと同様の状態をもつ試験セルＴＣの読み出しが行われる。このため、読み出し対象が試験セルＴＣに切り替えられる。
これにより、フューズ素子Ｆをブローすることなく、「１」が書き込まれた状態を発生させ、「１」の読み出しを行うことができる。
無論、読み出し試験であっても、フューズ素子Ｆをブローする必要がない「０」の読み出しを行うことができるのは言うまでもない。
以下の説明では、特に断りのない限り、読み出し試験時には、「１」の読み出しを行うものとして説明する。
【００２２】
各試験セルＴＣは、対応する列のビット線ＢＬ［ｎ］に接続されている。このビット線ＢＬ［ｎ］には、ｍ個のメモリセルＭＣが接続されている。ビット線ＢＬ［ｎ］は、その一端がフューズトランジスタＴＲ１のドレインに接続され、その他端が読み出し回路７に接続されている。
各試験セルＴＣは、デコーダ４の制御の下で動作する。なお、パターンレジスタ５が、対応する列の試験セルＴＣの動作を制御してもよい。
【００２３】
デコーダ４は、メモリセルアレイ２の各メモリセルＭＣの動作、および、試験セルアレイ３の各試験セルＴＣの動作を制御する。基本的には、デコーダ４は、読み出し対象および書き込み対象のメモリセルＭＣを選択する。ただし、読み出し試験時には、デコーダ４は、読み出し対象をメモリセルＭＣから試験セルＴＣに切り替えて、試験セルＴＣの動作を制御する。
【００２４】
半導体メモリデバイス１には、ｎ個のパターンレジスタ５が列ごとに配置されている。各パターンレジスタ５は、対応する列のフューズトランジスタＴＲ１のゲートに接続され、フューズトランジスタＴＲ１のオン／オフの制御を行う。各フューズトランジスタＴＲ１は、例えば、ＰＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタである。
なお、パターンレジスタ５を列ごとに配置せずに、デコーダ４が各フューズトランジスタＴＲ１のオン／オフを制御するようにしてもよい。この場合には、デコーダ４が、各試験セルＴＣの動作と、各フューズトランジスタＴＲ１のオン／オフとを独立して制御すればよい。あるいは、パターンレジスタ５の代わりにデコーダ４と異なる新たなデコーダを別途設け、このデコーダが各フューズトランジスタＴＲ１のオン／オフを制御するようにしてもよい。いずれにせよ、フューズトランジスタＴＲ１と試験セルＴＣとは排他的に制御される。
【００２５】
フューズ電源６は、各フューズトランジスタＴＲ１のソースに共通に接続されている。フューズ電源６は、メモリセルＭＣの書き込み時に、フューズ素子Ｆにこれをバイアスするためのフューズ電源電圧ＶＦＵＳＥ（＞電源電圧ＶＤＤ）を供給する。
【００２６】
読み出し回路７は、例えば、ビット線ＢＬ［ｎ］を選択する機能と、比較器（図２参照）と、参照電圧発生部（図２参照）とを有する。読み出し回路７は、読み出し時には、読み出し対象のメモリセルＭＣからデータの読み出しを行う。
更に、読み出し回路７は、読み出し試験時には、読み出し対象のメモリセルＭＣからデータを読み出す代わりに、「１」が書き込まれた状態をもつ試験セルＴＣからデータを読み出す。無論、読み出し試験時には、「０」を読み出すこともできる。
【００２７】
［半導体メモリデバイス１の詳細］
次に、ｍ行ｎ列のメモリセルＭＣと、これに関係する構成要素とを図２に関連づけて説明する。
図２は、本発明の第１実施形態に係る半導体メモリデバイスの詳細な構成例を示す回路図である。
【００２８】
ここで、本発明の構成要素と本実施形態の構成要素との対応関係について説明する。
本発明のスイッチは、ブロートランジスタＴＲ２、試験トランジスタＴＲ３、ビット線選択トランジスタＴＲ４に対応する。
本発明の第１スイッチは、ブロートランジスタＴＲ２に対応し、本発明の第２スイッチは、試験トランジスタＴＲ３に対応する。本発明のビット線選択スイッチは、ビット線選択トランジスタＴＲ４に対応する。
本発明の比較部は、比較器７２に対応する。本発明の制御部は、読み出し回路７内部のデコーダ７３に対応する。
【００２９】
［メモリセルＭＣ］
図２に図示するように、メモリセルＭＣは、フューズ素子Ｆと、ブロートランジスタＴＲ２とを有する。
フューズ素子Ｆは、その一端がビット線ＢＬ［ｎ］上のノードＮＤ３に接続され、その他端がブロートランジスタＴＲ２のドレインに接続されている。
【００３０】
ブロートランジスタＴＲ２は、例えば、ＮＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタである。ブロートランジスタＴＲ２は、ゲートがビット選択線ＦＡＬ［ｎ］に接続され、ソースが接地（例えば、接地電位ＧＮＤ）されている。ビット選択線ＦＡＬ［ｎ］は、その一端がデコーダ４に接続され、デコーダ４によってビット選択信号ＦＡ［ｎ］が供給される。
ブロートランジスタＴＲ２は、メモリセルＭＣの書き込み時、即ち、フューズ素子Ｆをブローする場合に、ビット選択線ＦＡＬ［ｎ］にハイレベルのビット選択信号ＦＡ［ｎ］＝Ｈが供給されてオンとなる。ブロートランジスタＴＲ２は、メモリセルＭＣの読み出し時にも、オンとなる。なお、ブロートランジスタＴＲ２がオンのときには、フューズ素子Ｆがフューズ電源電圧ＶＦＵＳＥまたは電源電圧ＶＤＤによってバイアスされる。
【００３１】
［試験セルＴＣ］
試験セルＴＣは、抵抗素子Ｒと、試験トランジスタＴＲ３とを有する。
抵抗素子Ｒは、参照抵抗素子ＲＦの抵抗値（例えば、３ｋΩ）よりも高く、少なくとも、フューズ素子Ｆのブロー後の高抵抗値程度の抵抗値を有する。抵抗素子Ｒは、その一端がビット線ＢＬ［ｎ］上のノードＮＤ４に接続され、その他端が試験トランジスタＴＲ３のドレインに接続されている。
【００３２】
試験トランジスタＴＲ３は、例えば、ＮＭＯＳトランジスタである。試験トランジスタＴＲ３は、ゲートが第１制御線ＦＴＬ［ｎ］に接続され、ソースが接地されている。第１制御線ＦＴＬ［ｎ］は、例えば、その一端がデコーダ４に接続され、デコーダ４によって第１制御信号ＦＴ［ｎ］が供給される。
なお、パターンレジスタ５が試験セルＴＣの動作を制御するように半導体メモリデバイス１を構成した場合には、パターンレジスタ５が第１制御線ＦＴＬ［ｎ］に第１制御信号ＦＴ［ｎ］を供給すればよい。
試験トランジスタＴＲ３は、読み出し試験時に、第１制御線ＦＴＬ［ｎ］にハイレベルの第１制御信号ＦＴ［ｎ］＝Ｈが供給されてオンとなる。なお、試験トランジスタＴＲ３がオンのときには、抵抗素子Ｒが電源電圧ＶＤＤによってバイアスされる。
【００３３】
［フューズトランジスタＴＲ１］
フューズトランジスタＴＲ１は、ゲートが第２制御線ＦＢＬ［ａ］に接続され、ソースがフューズ電源６に接続され、ドレインがビット線ＢＬ［ｎ］に接続されている。第２制御線ＦＢＬ［ａ］は、その一端がパターンレジスタ５に接続され、パターンレジスタ５によって第２制御信号ＦＢ［ａ］が供給される。
なお、デコーダ４が各フューズトランジスタＴＲ１のオン／オフを制御するように半導体メモリデバイス１を構成した場合には、デコーダ４が第２制御線ＦＢＬ［ａ］に第２制御信号ＦＢ［ａ］を供給すればよい。
フューズトランジスタＴＲ１は、メモリセルＭＣの書き込み時に、第２制御線ＦＢＬ［ａ］にローレベルの第２制御信号ＦＢ［ａ］＝Ｌが供給されてオンとなる。
【００３４】
［読み出し回路７の構成例］
図２に図示するように、読み出し回路７は、ビット線選択トランジスタＴＲ４、チャージトランジスタＴＲ５、参照電圧発生部７１、比較器７２、および、デコーダ７３を有する。不図示であるが、これらは列ごとに配置されている。
読み出し回路７は、読み出し対象のメモリセルＭＣからデータを読み出す。一方、読み出し試験時には、読み出し回路７は、読み出し対象のメモリセルＭＣの代わりに、試験セルＴＣからデータを読み出す。
【００３５】
［ビット線選択トランジスタＴＲ４］
ビット線選択トランジスタＴＲ４は、例えば、ＮＭＯＳトランジスタである。ビット線選択トランジスタＴＲ４は、ゲートが第３制御線ＣＴＬ［ａ］に接続され、ソースがビット線ＢＬ［ｎ］上のノードＮＤ３に接続され、ドレインがビット線ＢＬ［ｎ］上のノードＮＤ１に接続されている。第３制御線ＣＴＬ［ａ］は、その一端がデコーダ７３に接続され、このデコーダ７３によって第３制御信号ＣＴ［ａ］が供給される。
ビット線選択トランジスタＴＲ４は、メモリセルＭＣの読み出し時に、第３制御線ＣＴＬ［ａ］にハイレベルの第３制御信号ＣＴ［ａ］＝Ｈが供給されてオンとなる。ビット線選択トランジスタＴＲ４は、読み出し試験時にも、オンとなる。
【００３６】
このように、ビット線選択トランジスタＴＲ４がオンのときには、ビット線ＢＬ［ｎ］が選択される。このビット線選択トランジスタＴＲ４とチャージトランジスタＴＲ５とが共にオンのときには、ビット線選択トランジスタＴＲ４のソース−ドレイン間に流れる電流に応じた電圧がノードＮＤ１に供給される。このことから、ビット線選択トランジスタＴＲ４は、ビット線ＢＬ［ｎ］に流れる電流を電圧に変換する機能も有する。
【００３７】
［チャージトランジスタＴＲ５］
チャージトランジスタＴＲ５は、例えば、ＰＭＯＳトランジスタである。チャージトランジスタＴＲ５は、ゲートが第４制御線ＦＣＬ［ａ］の一端に接続され、ソースが電源電圧ＶＤＤの電位線に接続され、ドレインがビット線ＢＬ［ｎ］上のノードＮＤ１に接続されている。第４制御線ＦＣＬ［ａ］は、その一端がデコーダ７３に接続され、このデコーダ７３によって第４制御信号ＦＣ［ａ］が供給される。
チャージトランジスタＴＲ５は、メモリセルＭＣの読み出し時に、第４制御線ＦＣＬ［ａ］にローレベルの第４制御信号ＦＣ［ａ］＝Ｌが供給されてオンとなる。チャージトランジスタＴＲ５は、読み出し試験時にも、オンとなる。なお、チャージトランジスタＴＲ５がオンのときには、後述する読み出し電流Ｉ１、Ｉ２が、電源電圧ＶＤＤからノードＮＤ１の方向に流れる。
【００３８】
［参照電圧発生部７１の構成例］
参照電圧発生部７１は、第１参照トランジスタＴＲＦ１、第２参照トランジスタＴＲＦ２、第３参照トランジスタＴＲＦ３、および、参照抵抗素子ＲＦを有する。
【００３９】
第１参照トランジスタＴＲＦ１は、例えば、ＰＭＯＳトランジスタである。第１参照トランジスタＴＲＦ１は、ゲートに制御信号ＲＣが供給され、ソースが電源電圧ＶＤＤの電位線に接続され、ドレインが第２参照トランジスタＴＲＦ２のドレインに接続されている。
第２参照トランジスタＴＲＦ２は、例えば、ＮＭＯＳトランジスタである。第２参照トランジスタＴＲＦ２は、ゲートに制御信号ＲＣＬが供給され、ソースが参照抵抗素子ＲＦの一端に接続されている。
【００４０】
参照抵抗素子ＲＦは、フューズ素子Ｆの低抵抗値よりも高く、抵抗素子Ｒの抵抗値よりも低い抵抗値をもつ。参照抵抗素子ＲＦは、その一端が第２参照トランジスタＴＲＦ２のソースに接続され、その他端が第３参照トランジスタＴＲＦ３のドレインに接続されている。
第３参照トランジスタＴＲＦ３は、例えば、ＮＭＯＳトランジスタである。第３参照トランジスタＴＲＦ３は、ゲートに制御信号ＲＡが供給され、ソースが接地されている。
【００４１】
参照電圧発生部７１は、参照抵抗素子ＲＦの抵抗値に応じた一定の参照電圧ＶｒｅｆをノードＮＤ２に発生させる。このとき、参照電圧発生部７１は、第１〜第３参照トランジスタＴＲＦ１〜ＴＲＦ３の各ゲートに、ローレベルの制御信号ＲＣ、ハイレベルの制御信号ＲＣＬ、および、ハイレベルの制御信号ＲＡを各々供給する。
これにより、第１〜第３参照トランジスタＴＲＦ１〜ＴＲＦ３がオンとなり、参照抵抗素子ＲＦがバイアスされ、参照電流Ｉｒｅｆが発生する。このとき、参照電流Ｉｒｅｆは、電源電圧ＶＤＤからノードＮＤ２および参照抵抗素子ＲＦを経由して接地電位の向きに流れる。
【００４２】
［比較器７２の構成例］
ここで、比較器７２の構成例を図３に関連づけて説明する。
図３は、本発明の第１実施形態に係る比較器の構成例を示す回路図である。
【００４３】
図３に図示する比較器７２は、例えば、電圧比較を行うラッチ型のセンスアンプである。具体的には、比較器７２は、第１〜第６トランジスタＴＲＳ１〜ＴＲＳ６、インバータＩＮＶ、第１入力端子Ｃ１、および、第２入力端子Ｃ２を有する。
なお、第１、第３および第５トランジスタＴＲＳ１、ＴＲＳ３、ＴＲＳ５は、例えば、ＰＭＯＳトランジスタである。第２、第４、および、第６トランジスタＴＲＳ２、ＴＲＳ４、ＴＲＳ６は、例えば、ＮＭＯＳトランジスタである。
【００４４】
ラッチ型のセンスアンプでは、第１トランジスタＴＲＳ１のドレインと第２トランジスタＴＲＳ２のドレインとが、ラッチノードＮＤａで互いに接続されている。一方、第３トランジスタＴＲＳ３のドレインと第４トランジスタＴＲＳ４のドレインも、ラッチノードＮＤｂで互いに接続されている。
そして、第１トランジスタＴＲＳ１のゲートと第２トランジスタＴＲＳ２のゲートとの接続ノードＮＤｃが、ラッチノードＮＤｂと第２入力端子Ｃ２に接続されている。第３トランジスタＴＲＳ３のゲートと第４トランジスタＴＲＳ４のゲートとの接続ノードＮＤｄが、ラッチノードＮＤａと第１入力端子Ｃ１に接続されている。
このように、第１および第２トランジスタＴＲＳ１、ＴＲＳ２は、１個のインバータを構成し、第３および第４トランジスタＴＲＳ３、ＴＲＳ４も、１個のインバータを構成する。
【００４５】
第５トランジスタＴＲＳ５は、ソースが電源電圧ＶＤＤの電位線に接続され、ドレインが第１および第３トランジスタＴＲＳ１、ＴＲＳ３のソースに共通に接続されている。この第５トランジスタＳＲ５は、そのゲートにインバータＩＮＶによって反転されたローレベルのイネーブル信号ＳＡＥ＝Ｌが供給されたとき、オンとなる。
第６トランジスタＳＲ６は、ソースが接地され、ドレインが第２および第４トランジスタＴＲＳ２、ＴＲＳ４のソースに共通に接続されている。この第６トランジスタＳＲ６は、そのゲートにハイレベルのイネーブル信号ＳＡＥ＝Ｈが供給されたとき、オンとなる。
【００４６】
第１入力端子Ｃ１には、ビット線ＢＬ［ｎ］上のノードＮＤ１の電圧Ｖが第１入力として入力される。一方、第２入力端子Ｃ２には、参照電圧発生部７１によって発生されたノードＮＤ２の参照電圧Ｖｒｅｆが第２入力として入力される。
【００４７】
読み出し回路７のデコーダ（不図示）によって、イネーブル信号線ＳＡＥＬにハイレベルのイネーブル信号ＳＡＥ＝Ｈが供給されると、第５および第６トランジスタＴＲＳ５、ＴＲＳ６がオンとなり、比較器７２による比較が開始される。
このとき、電圧Ｖと参照電圧Ｖｒｅｆとの差分が増幅され、その差分が「０」または「１」としてラッチノードＮＤａに出力される。なお、ラッチノードＮＤｂには、ラッチノードＮＤａの出力を反転したものが出力される。
その後、イネーブル信号線ＳＡＥＬにローレベルのイネーブル信号ＳＡＥ＝Ｌが供給されて、第５および第６トランジスタＴＲＳ５、ＴＲＳ６がオフとなり、比較器７２による比較が終了する。
【００４８】
［デコーダ７３］
デコーダ７３は、第３制御線ＣＴＬ［ａ］に第３制御信号ＣＴ［ａ］を供給し、第４制御線ＦＣＬ［ａ］に第４制御信号ＦＣ［ａ］を供給する。このデコーダ７３は、読み出し回路７内部に設けられているが、図１に図示するデコーダ４が、このデコーダ７３の機能を有していてもよい。
【００４９】
［書き込み動作］
次に、メモリセルＭＣの書き込み動作を図２に関連づけて説明する。
初期状態では、図２に図示する全てのトランジスタＴＲ１〜ＴＲ５、ＴＲＦ１〜ＴＲＦ３がオフ状態をとっている。図３に図示する比較器７２の第１トランジスタＴＲＳ１〜ＴＲＳ６も同様である。
メモリセルＭＣにデータを書き込む場合には、バイアスしたフューズ素子Ｆをブローするため、フューズトランジスタＴＲ１とブロートランジスタＴＲ２とをオンにする。
このとき、第２制御線ＦＢＬ［ａ］にローレベルの第２制御信号ＦＢ［ａ］＝Ｌが供給され、ビット選択線ＦＡＬ［ｎ］にハイレベルのビット選択信号ＦＡ［ｎ］＝Ｈが供給される。
これにより、フューズ電源６からノードＮＤ３を経由してフューズ素子Ｆに電流が流れ、フューズ素子Ｆの抵抗値が低抵抗値から高抵抗値に変化する。その結果、メモリセルＭＣには、「１」が書き込まれる。
メモリセルＭＣへの書き込みが終了した後、全てのトランジスタＴＲ１〜ＴＲ５、ＴＲＦ１〜ＴＲＦ３はオフ状態をとる。
【００５０】
［読み出し動作］
次に、メモリセルＭＣの読み出し動作を図２に関連づけて説明する。
メモリセルＭＣからデータを読み出すため、ブロートランジスタＴＲ２、ビット線選択トランジスタＴＲ４、および、チャージトランジスタＴＲ５をオンにする。
このとき、ビット選択線ＦＡＬ［ｎ］にハイレベルのビット選択信号ＦＡ［ｎ］＝Ｈが供給され、第３制御線ＣＴＬ［ａ］にハイレベルの第３制御信号ＣＴ［ａ］＝Ｈが供給され、第４制御線ＦＣＬ［ａ］にローレベルの第４制御信号ＦＣ［ａ］＝Ｌが供給される。
これにより、読み出し対象としてのメモリセルＭＣが選択され、チャージトランジスタＴＲ５からノードＮＤ１、ＮＤ３を経由し、フューズ素子Ｆに読み出し電流Ｉ１が流れる。この読み出し電流Ｉ１の流れる経路が、フューズ素子Ｆのバイアス経路である。
このとき、比較器７２の第１入力端子Ｃ１には、読み出し電流Ｉ１に応じたノードＮＤ１の電圧Ｖ＝Ｖ１が入力される。
【００５１】
一方、参照電圧Ｖｒｅｆを発生させるため、参照電圧発生部７１の第１〜第３参照トランジスタＴＲＦ１〜ＴＲＦ３をオンにする。このとき、参照電圧発生部７１は、第１〜第３参照トランジスタＴＲＦ１〜ＴＲＦ３の各ゲートに、ローレベルの制御信号ＲＣ、ハイレベルの制御信号ＲＣＬ、および、ハイレベルの制御信号ＲＡを各々供給する。
これにより、参照抵抗素子ＲＦが参照電圧発生部７１内部の電源電圧ＶＤＤによってバイアスされ、参照電流Ｉｒｅｆが発生する。このとき、比較器７２の第２入力端子Ｃ２には、参照電流Ｉｒｅｆに応じたノードＮＤ２の参照電圧Ｖｒｅｆが入力される。
【００５２】
そして、図３に図示するイネーブル信号線ＳＡＥＬにハイレベルのイネーブル信号ＳＡＥ＝Ｈが供給され、比較器７２による比較が開始される。比較器７２は、電圧Ｖ＝Ｖ１と参照電圧Ｖｒｅｆとを比較し、メモリセルＭＣの状態を読み出す。
この比較の結果、電圧Ｖ＝Ｖ１が参照電圧Ｖｒｅｆよりも小さい場合には（Ｖ１＜Ｖｒｅｆ）、「０」が読み出される。逆に、電圧Ｖ＝Ｖ１が参照電圧Ｖｒｅｆよりも大きい場合には（Ｖ１＞Ｖｒｅｆ）、「１」が読み出される。
その後、図３に図示するイネーブル信号線ＳＡＥＬにローレベルのイネーブル信号ＳＡＥ＝Ｌが供給され、比較器７２による比較が終了する。
【００５３】
［読み出し試験時の動作］
最後に、読み出し回路７の読み出し試験時の動作を図２に関連づけて説明する。
読み出し試験は、基本的には、フューズ素子Ｆをブローする前に行われる。初期状態として、全てのトランジスタＴＲ１〜ＴＲ５、ＴＲＦ１〜ＴＲＦ３は、オフ状態をとっている。
メモリセルＭＣから読み出しを行う代わりに、書き込み状態に等しい状態をもつ試験セルＴＣから読み出しを行うため、試験トランジスタＴＲ３、ビット線選択トランジスタＴＲ４、および、チャージトランジスタＴＲ５をオンにする。
このとき、第１制御線ＦＴＬ［ｎ］にハイレベルの第１制御信号ＦＴ［ｎ］＝Ｈが供給され、第３制御線ＣＴＬ［ａ］にハイレベルの第３制御信号ＣＴ［ａ］＝Ｈが供給され、第４制御線ＦＣＬ［ａ］にローレベルの第４制御信号ＦＣ［ａ］＝Ｌが供給される。
これにより、読み出し対象としての試験セルＴＣが選択され、チャージトランジスタＴＲ５からノードＮＤ１、ＮＤ４を経由し、抵抗素子Ｒに読み出し電流Ｉ２が流れる。この読み出し電流Ｉ２の流れる経路が、抵抗素子Ｒのバイアス経路である。
このとき、比較器７２の第１入力端子Ｃ１には、読み出し電流Ｉ２に応じたノードＮＤ１の電圧Ｖ＝Ｖ２が入力される。
【００５４】
読み出し動作と同様に、参照電圧発生部７１は、参照電圧Ｖｒｅｆを発生させる。このとき、比較器７２の第２入力端子Ｃ２には、参照電流Ｉｒｅｆに応じたノードＮＤ２の参照電圧Ｖｒｅｆが入力される。
【００５５】
そして、図３に図示するイネーブル信号線ＳＡＥＬにハイレベルのイネーブル信号ＳＡＥ＝Ｈが供給され、比較器７２による比較が開始される。比較器７２は、電圧Ｖ＝Ｖ２と参照電圧Ｖｒｅｆとを比較し、メモリセルＭＣの状態を読み出す。
この比較の結果、電圧Ｖ＝Ｖ２が参照電圧Ｖｒｅｆよりも小さい場合には（Ｖ２＜Ｖｒｅｆ）、「０」が読み出される。逆に、電圧Ｖ＝Ｖ２が参照電圧Ｖｒｅｆよりも大きい場合には（Ｖ２＞Ｖｒｅｆ）、「１」が読み出される。
その後、図３に図示するイネーブル信号線ＳＡＥＬにローレベルのイネーブル信号ＳＡＥ＝Ｌが供給され、比較器７２による比較が終了する。
【００５６】
詳細に説明したように、第１実施形態では、半導体メモリデバイス１にｎ個の試験セルＴＣを設けたため、例えば、製品出荷前に、メモリセルへの書き込みを行わずに「０」および「１」の読み出しを行って、動作不良の比較器を検出することができる。
このように、半導体メモリデバイス１では、フューズ素子Ｆが高抵抗値をもつ状態に等しい状態の試験セルＴＣを用いて「１」の読み出しが可能である。したがって、半導体メモリデバイス１は、読み出し試験に限らず、フューズ素子Ｆをブローせずに「１」を読み出したい場合にも有益である。
【００５７】
〈２．第２実施形態（試験セルＴＣを共有する場合）〉
［半導体メモリデバイス１ａ］
第２実施形態では、１個の試験セルＴＣが各メモリセルＭＣと共有されている。１個の試験セルＴＣを共有する場合の半導体メモリデバイス１ａの構成例を図４に関連づけて説明する。
【００５８】
図４は、本発明の第２実施形態に係る半導体メモリデバイス１ａの詳細な構成例を示す回路図である。図４には、ｍ行ｎ列のメモリセルＭＣ、ｍ行（ｎ＋１）列のメモリセルＭＣ、および、それらに関係する構成要素が図示されている。
【００５９】
図４に図示するように、半導体メモリデバイス１ａでは、ｎ列に１個の試験セルＴＣが設けられている。この試験セルＴＣの抵抗素子Ｒを共有するため、半導体メモリデバイス１ａは、列ごとに選択トランジスタＴＲ６を有する。
なお、本発明の複数の第２スイッチは、各列の選択トランジスタＴＲ６と、試験トランジスタＴＲ３に対応する。
抵抗素子Ｒの一端が接続されたノードＮＤ５は、（ｎ＋１）列の選択トランジスタＴＲ６のソースに接続されている。不図示ではあるが、ノードＮＤ５には、各列の選択トランジスタＴＲ６のソースが共通に接続されている。
【００６０】
選択トランジスタＴＲ６は、例えば、ＮＭＯＳトランジスタである。選択トランジスタＴＲ６は、選択されたビット線ＢＬ［ｎ］を流れる読み出し電流Ｉ２を抵抗素子Ｒに流す役割を担う。
具体的には、ｎ列の選択トランジスタＴＲ６は、ゲートに第１制御線ＦＴＬ［ｎ］が接続され、ソースがノードＮＤ５に接続され、ドレインがノードＮＤ４に接続されている。第１制御線ＦＴＬ［ｎ］には、第１実施形態と同様に、第１制御信号ＦＴが供給される。
他の列、例えば、（ｎ＋１）列においても、選択トランジスタＴＲ６は、ドレインがビット線ＢＬ［ｎ＋１］上のノードＮＤ４に接続され、そのソースがノードＮＤ５に接続されている。
【００６１】
試験トランジスタＴＲ３のゲートには、選択制御線ＦＳＬが接続されている。選択制御線ＦＳＬの一端は、パターンレジスタ５に接続され、パターンレジスタ５によって選択制御信号ＦＳが供給される。
試験トランジスタＴＲ３は、読み出し試験時に、選択制御線ＦＳＬにハイレベルの選択制御信号ＦＳ＝Ｈが供給されてオンとなる。
【００６２】
図４に図示するように、読み出し回路７内部には、参照電圧発生部７１、比較器７２、ビット線選択トランジスタＴＲ４、チャージトランジスタＴＲ５、および、デコーダ７３が列ごとに設けられている。
ｎ列の比較器７２は、第１入力端子Ｃ１がビット線ＢＬ［ｎ］に接続され、第２入力端子Ｃ２が参照電圧発生部７１のノードＮＤ２に接続されている。（ｎ＋１）列の比較器７２においても、ｎ列の比較器７２と同様の接続形態を採っている。
【００６３】
半導体メモリデバイス１ａにおける書き込み動作は、第１実施形態のものと同様である。読み出し動作、および、読み出し試験時の動作も、基本的には、第１実施形態のものと同様であるが、以下の点が異なる。
先ず、図４に図示するｍ行ｎ列の試験セルＴＣの読み出しを行う場合について説明する。この場合には、ｎ列の選択トランジスタＴＲ６、および、読み出し回路７内部のｎ列に設けられた、試験トランジスタＴＲ３、ビット線選択トランジスタＴＲ４、および、チャージトランジスタＴＲ５をオンにする。
このとき、第１制御線ＦＴＬ［ｎ］にハイレベルの第１制御信号ＦＴ［ｎ］＝Ｈが供給され、第３制御線ＣＴＬ［ａ］にハイレベルの第３制御信号ＣＴ［ａ］＝Ｈが供給され、第４制御線ＦＣＬ［ａ］にローレベルの第４制御信号ＦＣ［ａ］＝Ｌが供給される。更に、選択制御線ＦＳＬにハイレベルの選択制御信号ＦＳ＝Ｈが供給される。
これにより、読み出し対象としてのｍ行ｎ列の試験セルＴＣが選択され、チャージトランジスタＴＲ５からノードＮＤ１、ＮＤ４、および、ＮＤ５を経由し、抵抗素子Ｒに読み出し電流Ｉ２が流れる。その後、ｎ列に設けられた比較器７２にて比較が行われる。
【００６４】
次に、図４に図示するｍ行（ｎ＋１）列の試験セルＴＣの読み出しを行う場合について説明する。この場合も、（ｎ＋１）列の選択トランジスタＴＲ６、および、読み出し回路７内部の（ｎ＋１）列に設けられた、試験トランジスタＴＲ３、ビット線選択トランジスタＴＲ４、および、チャージトランジスタＴＲ５をオンにする。
このとき、第１制御線ＦＴＬ［ｎ＋１］にハイレベルの第１制御信号ＦＴ［ｎ＋１］＝Ｈが供給され、第３制御線ＣＴＬ［ｂ］にハイレベルの第３制御信号ＣＴ［ｂ］＝Ｈが供給される。更に、第４制御線ＦＣＬ［ｂ］にローレベルの第４制御信号ＦＣ［ｂ］＝Ｌが供給され、選択制御線ＦＳＬにハイレベルの選択制御信号ＦＳ＝Ｈが供給される。
これにより、読み出し対象としてのｍ行（ｎ＋１）列の試験セルＴＣが選択され、（ｎ＋１）列のチャージトランジスタＴＲ５からビット線ＢＬ［ｎ＋１］上のノードＮＤ１、ＮＤ４、および、ノードＮＤ５を経由し、抵抗素子Ｒに読み出し電流Ｉ２が流れる。その後、（ｎ＋１）列に設けられた比較器７２にて比較が行われる。
【００６５】
第２実施形態では、図４に図示する接続形態をとることで、１個の試験セルＴＣを各メモリセルＭＣで共有することができる。このため、試験セルＴＣの個数が減り、この個数の減少分、レイアウト面積を削減することができる。
【００６６】
〈３．第３実施形態（参照抵抗素子ＲＦを共有する場合）〉
［半導体メモリデバイス１ｂ］
第３実施形態では、１個の参照抵抗素子ＲＦが他の参照電圧発生部７１と共有されている。参照抵抗素子ＲＦを共有する場合の半導体メモリデバイス１ｂの構成例を図５に関連づけて説明する。
【００６７】
図５は、本発明の第３実施形態に係る半導体メモリデバイス１ｂの詳細な構成例を示す回路図である。図５には、ｍ行ｎ列のメモリセルＭＣ、ｍ行（ｎ＋１）列のメモリセルＭＣ、および、それらに関係する構成要素が図示されている。
【００６８】
図５に図示するように、半導体メモリデバイス１ｂでは、読み出し回路７内部のｎ列に設けられた参照電圧発生部７１のみが、参照抵抗素子ＲＦと第３参照トランジスタＴＲＦ３とを有する。
（ｎ＋１）列に設けられた参照電圧発生部７１の第２参照トランジスタＴＲＦ２は、そのソースがｎ列の参照電圧発生部７１のノードＮＤ６に接続されている。不図示ではあるが、他の列に設けられた参照電圧発生部７１の第２参照トランジスタＴＲＦ２も、そのソースがｎ列の参照電圧発生部７１のノードＮＤ６に接続されている。
【００６９】
このように、１個の参照抵抗素子ＲＦが他の参照電圧発生部７１と共有されている。このため、各列の比較器７２の第２入力端子Ｃ２には、１個の参照電圧発生部７１によって発生された参照電圧Ｖｒｅｆが入力される。
なお、半導体メモリデバイス１ｂにおける書き込み動作、読み出し動作、および、読み出し試験時の動作は、第１実施形態のものと共通である。
【００７０】
第３実施形態では、図５に図示する接続形態をとることで、参照抵抗素子ＲＦを他の参照電圧発生部７１と共有することができる。このため、参照抵抗素子ＲＦおよび第３参照トランジスタＴＲＦ３の個数が減り、これらの個数の減少分、レイアウト面積を削減することができる。
【００７１】
〈４．第４実施形態（試験セルＴＣおよび参照抵抗素子ＲＦを共有する場合）〉
［半導体メモリデバイス１ｃの詳細］
第４実施形態では、１個の試験セルＴＣが各メモリセルＭＣで共有され、更に、１個の参照抵抗素子ＲＦが他の参照電圧発生部７１と共有されている。試験セルＴＣおよび参照抵抗素子ＲＦを共有する場合の半導体メモリデバイス１ｃの構成例を図６に関連づけて説明する。
【００７２】
図６は、本発明の第４実施形態に係る半導体メモリデバイス１ｃの詳細な構成例を示す回路図である。図６には、ｍ行ｎ列のメモリセルＭＣ、ｍ行（ｎ＋１）列のメモリセルＭＣ、および、それらに関係する構成要素が図示されている。
【００７３】
図６に図示するように、半導体メモリデバイス１ｃでは、第２実施形態と同様に、ｎ列に１個の試験セルＴＣが設けられている。ｎ列の試験セルＴＣにのみ、抵抗素子Ｒが設けられている。
更に、第３実施形態と同様に、読み出し回路７内部のｎ列に設けられた参照電圧発生部７１のみが、参照抵抗素子ＲＦと第３参照トランジスタＴＲＦ３とを有する。
【００７４】
半導体メモリデバイス１ｃは、第２実施形態と第３実施形態との組み合わせである。したがって、半導体メモリデバイス１ｃにおける書き込み動作、読み出し動作、および、読み出し試験時の動作は、第１〜第３実施形態で述べた通りである。
【００７５】
第４実施形態では、図６に図示する接続形態をとることで、１個の試験セルＴＣを各メモリセルＭＣで共有し、かつ、参照抵抗素子ＲＦを他の参照電圧発生部７１と共有することができる。このため、試験セルＴＣ、参照抵抗素子ＲＦ、および、参照トランジスタＴＲＦ３の個数が減り、これらの個数の減少分、レイアウト面積を削減することができる。
【００７６】
以上の第１〜第４実施形態では、各比較器７２が電圧Ｖと参照電圧Ｖｒｅｆとの比較を行うが、ノードＮＤ１上に流れる読み出し電流Ｉ１またはＩ２と、ノードＮＤ２上に流れる参照電流Ｉｒｅｆとを比較してもよい。この場合には、例えば、各比較器７２を電流比較を行うセンスアンプで構成すればよい。
読み出し動作では、読み出し電流Ｉ１が参照電流Ｉｒｅｆよりも大きい場合には（Ｉ１＞Ｉｒｅｆ）、「０」が読み出される。逆に、読み出し電流Ｉ１が参照電流Ｉｒｅｆよりも小さい場合には（Ｉ１＜Ｉｒｅｆ）、「１」が読み出される。
同様に、読み出し試験時の動作では、読み出し電流Ｉ２が参照電流Ｉｒｅｆよりも大きい場合には（Ｉ２＞Ｉｒｅｆ）、「０」が読み出される。逆に、読み出し電流Ｉ２が参照電流Ｉｒｅｆよりも小さい場合には（Ｉ２＜Ｉｒｅｆ）、「１」が読み出される。
【００７７】
第１〜第４実施形態では、フューズ素子Ｆとして電気フューズ素子（ｅＦＵＳＥ）を例に挙げたが、電気的にその抵抗値を制御可能なメモリ素子であれば、電気フューズ素子に限定されない。フューズ素子Ｆは、電気的に高抵抗値から低抵抗値に不可逆的に変化するものであってもよい。
【００７８】
第１〜第４実施形態では、ｍ×ｎ個のメモリセルＭＣがマトリクス状に配列されているが、例えば、数ビット〜数十ビット程度の記憶容量でよい場合には、その記憶容量に応じた数のメモリセルＭＣを行方向に一列に配列してもよい。この場合においても、本発明を適用することができる。
【００７９】
読み出し回路７は、チャージトランジスタＴＲ５を列ごとに有するが、１個のチャージトランジスタＴＲ５で、各フューズ素子Ｆおよび各抵抗素子Ｒを選択的にバイアスできるように、読み出し回路７を構成すこともできる。
この他、例えば、１個の比較器７２で、２本のビット線ＢＬを共有し、２本のビット線ＢＬ上の各ノードＮＤ１の電圧あるいは電流を選択的に第１入力端子Ｃ１に入力できるようにしてもよい。
【００８０】
参照電圧発生部７１としては、参照電圧Ｖｒｅｆが発生可能であればよい。したがって、参照抵抗素子ＲＦを使用せずとも、参照電圧ＶｒｅｆをノードＮＤ２に出力可能な電圧源等を用いて参照電圧発生部７１を構成してもよい。
比較器７２で電流比較を行う場合も同様に、参照電流ＩｒｅｆをノードＮＤ２に出力可能な電流源等を用いて参照電圧発生部７１を構成してもよい。
【００８１】
各メモリセルＭＣのブロートランジスタＴＲ２は、フューズ素子Ｆと接地電位線ＧＮＤとの間に設けられているが、ブロートランジスタＴＲ２はスイッチとして機能するため、これをフューズ素子Ｆの一端とノードＮＤ３との間に設けてもよい。
同様に、試験トランジスタＴＲ３もスイッチとして機能するため、これを抵抗素子Ｒの一端とノードＮＤ４との間に設けてもよい。
読み出し動作や読み出し試験の動作では、読み出し対象をメモリセルＭＣまたは試験セルＴＣのいずれかに切り替えることができればよい。したがって、ブロートランジスタＴＲ２や試験トランジスタＴＲ３の代わりに、このような切り替えが可能な他のスイッチを設けてもよい。
【００８２】
本発明に係る半導体メモリデバイスは、例えば、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに搭載することができる。
【符号の説明】
【００８３】
１、１ａ、１ｂ、１ｃ…半導体メモリデバイス、２…メモリセルアレイ、３…試験セルアレイ、４…デコーダ、５…パターンレジスタ、６…フューズ電源、７…読み出し回路、７１…参照電圧発生部、７２…比較器、７３…デコーダ、ＢＬ…ビット線、ＣＴＬ…第３制御線、Ｆ…フューズ素子、ＦＡＬ…ビット選択線、ＦＢＬ…第２制御線、ＦＣＬ…第４制御線、ＦＳＬ…選択制御線、ＦＴＬ…第１制御線、ＩＮＶ…インバータ、ＭＣ…メモリセル、ＮＤ１〜ＮＤ７…ノード、ＮＤａ、ＮＤｂ…ラッチノード、ＮＤｃ、ＮＤｄ…接続ノード、Ｒ…抵抗素子、ＲＦ…参照抵抗素子、ＳＡＥＬ…イネーブル信号線、ＴＲＳ１〜ＴＲＳ６…第１〜第６トランジスタ、ＴＣ…試験セル、ＴＲ１…フューズトランジスタ、ＴＲ２…ブロートランジスタ、ＴＲ３…試験トランジスタ、ＴＲ４…ビット線選択トランジスタ、ＴＲ５…チャージトランジスタ、ＴＲ６…選択トランジスタ、ＴＲＦ１〜ＴＲＦ３…第１〜第３参照トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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