(57)【要約】【課題】簡単な構成で長周期のＧＯＬＤ擬似乱数を生成させる。【解決手段】Ｍ系列擬似乱数生成回路１０Ａ，２０Ａと、それらＭ系列擬似乱数生成回路１０Ａ，２０Ａが生成するＭ系列擬似乱数の間の排他的論理和演算を行ってＧＯＬＤ系列擬似乱数を生成する排他的論理和演算回路ＸＯＲ３０とからなる、ＧＯＬＤ系列擬似乱数生成回路である。Ｍ系列擬似乱数生成回路１０Ａ，２０Ａは、その少なくとも一方が、互いに異なる複数のフィードバック回路と、該複数のフィードバック回路のうちから１つを選択するセレクタとを有し、該セレクタによる選択に応じて互いに異なる複数のＭ系列擬似乱数を生成する。【選択図】図１
2010160248.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、複数段のシフトレジスタとフィードバック回路とからなり、原始多項式によるＭ系列擬似乱数の生成を行う第１および第２のＭ系列擬似乱数生成回路と、該第１および第２のＭ系列擬似乱数生成回路が生成するＭ系列擬似乱数の間の排他的論理和演算を行ってＧＯＬＤ系列擬似乱数を生成する排他的論理和演算回路とからなる、ＧＯＬＤ系列擬似乱数生成回路において、
前記第１および第２のＭ系列擬似乱数生成回路の少なくとも一方は、そのフィードバック回路が、互いに異なる複数のフィードバック回路と、該複数のフィードバック回路のうちから１つを選択するセレクタとを有し、
該セレクタによる選択に応じて互いに異なる複数のＭ系列擬似乱数を生成することを特徴とするＧＯＬＤ系列擬似乱数生成回路。
【請求項２】
前記第１および第２のＭ系列擬似乱数生成回路の少なくとも一方のセレクタは、前記複数段のシフトレジスタのうちの、前記セレクタによる選択によってＭ系列擬似乱数の生成に使用されるシフトレジスタのそれぞれに記憶された値が、該選択によるＭ系列擬似乱数の生成を開始したときの値に戻る１つもしくは所定数だけ前の値になったことを検知し、前記セレクタによる選択を切り替える、制御回路を有することを特徴とする請求項１記載のＧＯＬＤ系列擬似乱数生成回路。
【請求項３】
前記制御回路が、前記生成を開始したときの前記使用されるシフトレジスタのそれぞれに記憶された値を格納する初期値格納部と、該初期値格納部に格納された値にもとづいて、前記１つもしくは所定数だけ前の値を算出する演算回路とを有することを特徴とする請求項２記載のＧＯＬＤ系列擬似乱数生成回路。
【請求項４】
前記複数段のシフトレジスタのうちの、前記セレクタによる選択によってＭ系列擬似乱数の生成に利用されているシフトレジスタに記憶された値のすべてがゼロになる、縮退状態を検出する縮退状態検出回路と、該検出された縮退状態を解消する縮退状態解消回路とを含み、該縮退状態解消回路が、
（１）前記Ｍ系列擬似乱数の生成に利用されているシフトレジスタが前記複数段のうちの一部である場合に、使用されていないシフトレジスタからのフィードバックが行われるように前記セレクタによる選択を変更する、
（２）前記セレクタによって選択されているフィードバック回路からフィードバックされる値を１に変更する、
のいずれかを行うことを特徴とする請求項１ないし３のいずれかに記載のＧＯＬＤ系列擬似乱数生成回路。
【請求項５】
前記第１および第２のＭ系列擬似乱数生成回路のそれぞれのフィードバック回路が、互いに異なる複数のフィードバック回路と該複数のフィードバック回路のうちの１つを選択するセレクタを有し、
前記第１および第２のＭ系列擬似乱数生成回路のセレクタが、該第１および第２のＭ系列擬似乱数生成回路が互いにプリファードペアとなるＭ系列擬似乱数を生成するように前記選択を行うことを特徴とする請求項１ないし４のいずれかに記載のＧＯＬＤ系列擬似乱数生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトル拡散通信のＣＤＭＡ方式の拡散符号用等に使用されるＧＯＬＤ系列擬似乱数を生成する回路に関するものである。
【背景技術】
【０００２】
ＧＯＬＤ系列擬似乱数生成回路は、例えば特許文献１の図１３のように、単一のクロックで、相互相関特性の低いプリファードペアをなす２個のＭ系列擬似乱数生成回路を動作させ、その両回路の出力の排他的論理和を演算した値を、ＧＯＬＤ系列擬似乱数として出力するものである。
【０００３】
図７に従来の一般的なＧＯＬＤ系列擬似乱数生成回路の構成を示す。１０Ｃ，２０Ｃは、相互相関特性の低いプリファードペアのＭ系列擬似乱数生成回路、ＸＯＲ３０は排他的論理和回路である。一方のＭ系列擬似乱数生成回路１０Ｃは、シフトレジスタを構成するｎ段数のレジスタＦＦ１１〜ＦＦ１ｎと、フィードバック回路を構成する排他的論理和回路ＸＯＲ１１と、係数回路Ｆ１〜Ｆｎで構成される。他方のＭ系列擬似乱数生成回路２０Ｃも、シフトレジスタを構成するｎ段数のレジスタＦＦ２１〜ＦＦ２ｎと、フィードバック回路を構成する排他的論理和回路ＸＯＲ２１と、係数回路Ｇ１〜Ｇｎで構成される。
【０００４】
このＧＯＬＤ系列擬似乱数生成回路は、係数回路Ｆ１〜Ｆｎ、Ｇ１〜Ｇｎの値を適宜設定する（つまり、１又は０として、当該経路をオン又はオフする）ことで、Ｍ系列擬似乱数生成回路１０Ｃ、２０Ｃのそれぞれに異なる原始多項式を設定し、レジスタＦＦ１１〜ＦＦ１ｎ，ＦＦ２１〜ＦＦ２ｎに共通のクロック信号ＣＬＫを入力することで動作させ、最上位（最終段）のレジスタＦＦ１ｎ，ＦＦ２ｎの出力を排他的論理和回路ＸＯＲ３０に入力することで、その出力からＧＯＬＤ擬似乱数列が出力される。
【０００５】
このようなＧＯＬＤ系列擬似乱数生成回路で生成されるＧＯＬＤ系列擬似乱数を、スペクトル拡散方式のＣＤＭＡ方式の拡散符号として用いる場合、通信の秘匿性と変調後の高耐干渉性を有するためには、より長周期かつ自己相関特性の低い高品質な擬似乱数とすることが望ましい。
【０００６】
ところが、図７のＧＯＬＤ系列擬似乱数生成回路は、生成されるＧＯＬＤ系列擬似乱数の周期は、２種類のＭ系列擬似乱数の周期に限られてしまい、通信の秘匿性や耐干渉能力を高めることは難しい。
【０００７】
従来文献としては、複数のＭ系列擬似乱数生成回路を縦配列し、それらの回路の内の任意の２つ出力の排他的論理和演算結果をＧＯＬＤ系列擬似乱数の出力として、複数のＧＯＬＤ系列擬似乱数を作り、それらをセレクタで選択して１個のＧＯＬＤ系列擬以乱数列を出力するものも提案されている（特許文献２の図１）。さらに、１個のＭ系列擬似乱数生成回路において、各レジスタへのフィードバック経路をスイッチでオン／オフ可能にし、各スイッチのオン／オフの設定によって、複数の生成多項式を使用した複数のＭ系列擬似乱数を生成可能にした構成が提案されている（特許文献３の図４、図５、図６、図８）。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献２に記載のものは、Ｍ系列擬似乱数生成回路が多数必要となり、回路規模が非常に大きくなってしまう。特許文献３に記載のものはＧＯＬＤ系列擬以乱数の生成については記載がない。
【０００９】
本発明の目的は、簡単な構成で長周期のＧＯＬＤ擬似乱数を生成させることができるようにしたＧＯＬＤ系列擬似乱数生成回路を提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１にかかる発明は、それぞれが、複数段のシフトレジスタとフィードバック回路とからなり、原始多項式によるＭ系列擬似乱数の生成を行う第１および第２のＭ系列擬似乱数生成回路と、該第１および第２のＭ系列擬似乱数生成回路が生成するＭ系列擬似乱数の間の排他的論理和演算を行ってＧＯＬＤ系列擬似乱数を生成する排他的論理和演算回路とからなる、ＧＯＬＤ系列擬似乱数生成回路において、前記第１および第２のＭ系列擬似乱数生成回路の少なくとも一方は、そのフィードバック回路が、互いに異なる複数のフィードバック回路と、該複数のフィードバック回路のうちから１つを選択するセレクタとを有し、該セレクタによる選択に応じて互いに異なる複数のＭ系列擬似乱数を生成することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＧＯＬＤ系列擬似乱数生成回路において、前記第１および第２のＭ系列擬似乱数生成回路の少なくとも一方のセレクタは、前記複数段のシフトレジスタのうちの、前記セレクタによる選択によってＭ系列擬似乱数の生成に使用されるシフトレジスタのそれぞれに記憶された値が、該選択によるＭ系列擬似乱数の生成を開始したときの値に戻る１つもしくは所定数だけ前の値になったことを検知し、前記セレクタによる選択を切り替える、制御回路を有することを特徴とする。
請求項３にかかる発明は、請求項２記載のＧＯＬＤ系列擬似乱数生成回路において、前記制御回路が、前記生成を開始したときの前記使用されるシフトレジスタのそれぞれに記憶された値を格納する初期値格納部と、該初期値格納部に格納された値にもとづいて、前記１つもしくは所定数だけ前の値を算出する演算回路とを有することを特徴とする。
請求項４にかかる発明は、請求項１ないし３のいずれかに記載のＧＯＬＤ系列擬似乱数生成回路において、前記複数段のシフトレジスタのうちの、前記セレクタによる選択によってＭ系列擬似乱数の生成に利用されているシフトレジスタに記憶された値のすべてがゼロになる、縮退状態を検出する縮退状態検出回路と、該検出された縮退状態を解消する縮退状態解消回路とを含み、該縮退状態解消回路が、（１）前記Ｍ系列擬似乱数の生成に利用されているシフトレジスタが前記複数段のうちの一部である場合に、使用されていないシフトレジスタからのフィードバックが行われるように前記セレクタによる選択を変更する、（２）前記セレクタによって選択されているフィードバック回路からフィードバックされる値を１に変更する、のいずれかを行うことを特徴とする。
請求項５にかかる発明は、請求項１ないし４のいずれかに記載のＧＯＬＤ系列擬似乱数生成回路において、前記第１および第２のＭ系列擬似乱数生成回路のそれぞれのフィードバック回路が、互いに異なる複数のフィードバック回路と該複数のフィードバック回路のうちの１つを選択するセレクタを有し、前記第１および第２のＭ系列擬似乱数生成回路のセレクタが、該第１および第２のＭ系列擬似乱数生成回路が互いにプリファードペアとなるＭ系列擬似乱数を生成するように前記選択を行うことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１および第２のＭ系列擬似乱数生成回路の少なくとも一方において、そこで生成されるＭ系列擬似乱数を途中で別のＭ系列擬似乱数に切り替えることができるので、前回のＭ系列擬似乱数の１周期が満了する前に別のＭ系列擬似乱数の生成に切り替えることで、生成されるＭ系列擬似乱数の周期を長期化することができ、簡単な構成で長周期のＧＯＬＤ擬似乱数を生成させることができ、通信の秘匿性や耐干渉能力を高めることができる。また、縮退状態検出回路と縮退状態解消回路を設けることにより、途中でＭ系列擬似乱数の生成に利用されるレジスタのオールゼロによる縮退状態を解消できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例のＧＯＬＤ系列擬似乱数生成回路の回路図である。
【図２】図１の制御回路１２の部分の具体的な回路図である。
【図３】図２の初期値直前データ演算回路の回路図である。
【図４】図３の初期値直前データ演算回路のＭＳＢの生成回路の回路図である。
【図５】縮退状態検出回路の回路図である。
【図６】本発明の第２の実施例のＧＯＬＤ系列擬似乱数生成回路の回路図である。
【図７】従来のＧＯＬＤ系列擬似乱数生成回路の回路図である。
【発明を実施するための形態】
【００１３】
＜第１の実施例＞
図１は本発明の第１の実施例のＧＯＬＤ系列擬似乱数生成回路の構成を示す回路図である。１０Ａ，２０Ａは、相互相関特性の低いプリファードペアのＭ系列擬似乱数生成回路、ＸＯＲ３０は両Ｍ系列擬似乱数生成回路１０Ａ，２０Ａの出力の排他的論理和を演算する排他的論理和回路である。
【００１４】
一方のＭ系列擬似乱数生成回路１０Ａは、シフトレジスタを構成するｎ段数のレジスタＦＦ１１〜ＦＦ１ｎと、入力側が係数回路Ｆ１１〜Ｆ１ｎ，・・・，Ｆｐ１〜Ｆｐｎを介してレジスタＦＦ１１〜ＦＦ１ｎの出力側に接続されフィードバック回路を構成するｐ個の排他的論理和回路ＸＯＲ１１〜ＸＯＲ１ｐと、そのｐ個の排他的論理和回路ＸＯＲ１１〜ＸＯＲ１ｐのうちの１つの出力を選択してレジスタＦＦ１１にフィードバックさせるセレクタ１１と、そのセレクタ１１を制御する制御回路１１とで構成される。係数回路Ｆ１１〜Ｆ１ｎ，・・・，Ｆｐ１〜ＦｐｎはレジスタＦＦ１１〜ＦＦ１ｎの出力データに０又は１を乗算する、つまり当該経路をオン／オフする回路であり、ｐ個の排他的論理和回路ＸＯＲ１１〜ＸＯＲ１ｐの出力が互いに異なるデータとなるように適宜設定される。
【００１５】
他方のＭ系列擬似乱数生成回路２０Ａは、シフトレジスタを構成するｎ段数のレジスタＦＦ２１〜ＦＦ２ｎと、入力側が係数回路Ｇ１１〜Ｇ１ｎ，・・・，Ｇｑ１〜Ｇｑｎを介してレジスタＦＦ２１〜ＦＦ２ｎの出力側に接続されフィードバック回路を構成するｑ個の排他的論理和回路ＸＯＲ２１〜ＸＯＲ２ｑと、そのｑ個の排他的論理和回路ＸＯＲ２１〜ＸＯＲ２ｑのうちの１つの出力を選択してレジスタＦＦ２１にフィードバックさせるセレクタ２１と、そのセレクタ２１を制御する制御回路２２とで構成される。係数回路Ｇ１１〜Ｇ１ｎ，・・・，Ｇｑ１〜ＧｑｎはレジスタＦＦ２１〜ＦＦ２ｎの出力データに０又は１を乗算する、つまり当該経路をオン／オフする回路であり、ｑ個の排他的論理和回路ＸＯＲ２１〜ＸＯＲ２ｑの出力が互いに異なるデータとなるように適宜設定される。
【００１６】
本実施例では、セレクタ１１で、例えば排他的論理和回路ＸＯＲ１１の出力を選択してＭ系列擬似乱数生成回路１０Ａの原始多項式を所定の式に設定し、セレクタ２１で、例えば排他的論理和回路ＸＯＲ２１の出力を選択してＭ系列擬似乱数生成回路２０Ａの原始多項式を所定の式に設定し、クロックＣＬＫを供給することにより、Ｍ系列擬似乱数生成回路１０Ａ、２０Ａの終段のレジスタＦＦ１ｎ，ＦＦ２ｎから２個のＭ系列擬似乱数が出力し、これが排他的論理和回路ＸＯＲ３０に入力することにより、そこからＧＯＬＤ系列擬似乱数が出力する。なお、レジスタＦＦ１１〜ＦＦ１ｎ、ＦＦ２１〜ＦＦ２ｎには、予め、図示しない初期値設定レジスタにより、それぞれのＭ系列擬似乱数に応じて初期値（ただし、オールゼロは除く）がロードされる。
【００１７】
このとき生成するＧＯＬＤ系列擬似乱数の周期は、Ｍ系列擬似乱数生成回路１０Ａ、２０Ａで生成される２個のＭ系列擬似乱数の周期となる。例えば、Ｍ系列擬似乱数生成回路１０Ａおよび２０Ａの次数が５のとき、そのＭ系列擬似乱数の周期は２５−１＝３１であり、ＧＯＬＤ系列擬似乱数の周期も２５−１＝３１となる。
【００１８】
そこで、本実施例では、Ｍ系列擬似乱数生成回路１０ＡのＭ系列擬似乱数の周期が経過する直前に、セレクタ１１によって、フィードバック回路を、排他的論理和回路ＸＯＲ１１から、他の例えば排他的論理和回路ＸＯＲ１ｐに切り替えることによって、Ｍ系列擬似乱数生成回路１０Ａで発生するＭ系列擬似乱数の周期を延長させる。この結果、Ｍ系列擬似乱数生成回路１０Ａで生成されるＭ系列擬似乱数の周期が大きくなり、排他的論理和回路ＸＯＲ３０の出力に得られるＧＯＬＤ系列擬似乱数の周期をより長期化することができる。
【００１９】
このとき、Ｍ系列擬似乱数生成回路２０Ａについても、発生するＭ系列擬似乱数の周期が経過する直前に、セレクタ２１によって、フィードバック回路を、排他的論理和回路ＸＯＲ２１から、他の例えば排他的論理和回路ＸＯＲ２ｑに切り替えることによって、その周期を長期化することができる。よって、Ｍ系列擬似乱数生成回路１０Ａ、２０Ａの少なくとも一方で、現在発生しているＭ系列擬似乱数の周期が完了する直前に、それらのフィードバック回路を切り替えることで、所望の長期化した周期のＧＯＬＤ系列擬似乱数を得ることができる。なお、Ｍ系列擬似乱数生成回路１０Ａ，２０Ａにおけるフィードバック回路の切り替えのタイミングは、当該のＭ系列擬似乱数の周期が満了する直前に限られず、それより前であっても、同様にその周期を長期化できる。
【００２０】
図２はＭ系列擬似乱数生成回路１０Ａにおいて、フィードバック回路を切り替えるための信号を生成する制御回路１２の内部回路の一部を示す回路図である。図２は、Ｍ系列擬似乱数の最低次数が３次の場合について示した。１２１はレジスタＦＦ３１〜ＦＦ３ｎで構成される初期値格納部、１２２，１２３−１〜１２３−ｎはセレクタ、１２４は初期値直前データ演算回路、１２５は比較器である。
【００２１】
セレクタ１２２は、Ｍ系列擬似乱数生成回路１０ＡのレジスタＦＦ１１〜ＦＦ１ｎの内の、現在のＭ系列擬似乱数の次数に対応する終段レジスタの出力を取り込むよう制御される。たとえば、Ｍ系列擬似乱数生成回路１０Ａが７次のＭ系列擬似乱数に設定されている場合は、７段目のレジスタＦＦ１７の出力データを取り込むよう制御される。なお、このとき、８段以降のレジスタＦＦ１８〜ＦＦ１ｎは、ＸＯＲ３０にデータを転送する単なるシフトレジスタとして機能する。クロックＣＬＫが供給されて通常の動作が開始すると、その７段分のレジスタＦＦ１１〜ＦＦ１７に格納されていた初期値のデータが初期値格納部１２１の先頭から７段分のレジスタＦＦ３１〜ＦＦ３７に順次格納される。なお、このとき、残りのレジスタＦＦ３８〜ＦＦ３ｎのデータは無効となるので、セレクタ１２３−８〜１２３−ｎによって、そのレジスタＦＦ３８〜ＦＦ３ｎへのクロック供給を停止すれば、消費電力削減に効果的である。そして、レジスタＦＦ３１〜ＦＦ３７に初期値のデータが格納されると、セレクタ１２３−１〜１２３−ｎによって、すべてのレジスタＦＦ３１〜ＦＦ３ｎへのクロック供給が停止される。
【００２２】
初期値直前データ演算回路１２４は、初期値格納部１２１のレジスタＦＦ３１〜ＦＦ３７に格納された初期値のデータを入力し、また選択信号ＳＥＬからＭ系列擬似乱数の次数と多項式とを特定する情報を受けとり、当該Ｍ系列擬似乱数の初期値の直前（但し、複数個前でもよい。）のデータを生成する。多項式については、多項式を特定する情報（それぞれの項の係数）を受けとることが可能である。初期値直前データ演算回路１２４に選択可能な多項式の一覧表を作成しておき、その何番目の多項式であるかを示す情報を受けとるようにしてもよい。
【００２３】
以後の動作中は、この初期値直前データ演算回路１２４で生成した初期値前データ（７ビット分）を、比較器１２５によって、Ｍ系列擬似乱数生成回路１０ＡのレジスタＦＦ１１〜ＦＦ１７の７ビット分のデータと比較する。両者が一致するタイミングは、Ｍ系列擬似乱数生成回路１０Ａで生成されているＭ系列擬似乱数の１周期の直前である。このとき、その比較器１２５の出力によって、セレクタ１１により、排他的論理和回路ＸＯＲ１１出力から別の排他的論理和回路の出力に切り替えられ、フィードドバック回路が切り替えられる。そして、新たな多項式によるＭ系列擬似乱数の生成が開始される。このとき、レジスタＦＦ１３〜ＦＦ１ｎの内の当該新たなＭ系列擬似乱数の次数に応じたレジスタの出力データがセレクタ１２２で選択されて、クロックＣＬＫの進行により、初期値格納部１２１に新たな初期値として格納される。また、初期値直前データ演算回路１２４では、当該初期値格納部１２１に格納された新たな初期値の直前のデータが生成される。以下、同様の動作によって、セレクタ１１によりフィードバック回路を切り替えることができるので、Ｍ系列擬似乱数生成回路１０Ａで生成されるＭ系列擬似乱数の周期を大幅に長期化することができる。
【００２４】
なお、Ｍ系列擬似乱数生成回路２０Ａで生成されるＭ系列擬似乱数の周期についても、同様の手法により、その周期を長期化できる。このとき、Ｍ系列擬似乱数生成回路１０Ａ，２０Ａで生成される２種類のＭ系列擬似乱数が、互いにプリファードペアとなるように、セレクタ１１，２１における選択状態を制御することが望ましい。
【００２５】
図３は初期値直前データ演算回路１２４の具体的回路図である。ここでは、Ｍ系列擬似乱数の次数が７次の場合のうち、次の(1)式の原始多項式が選択された場合について説明する。
Ｘ７＋Ｘ３＋Ｘ２＋Ｘ＋１                  (1)
この場合、初期値を７’ｈ６６（＝「１１００１１０」）とした場合は、式(1)からその直前のデータは、７’ｈ３３（＝「０１１００１１」）となるので、これを初期値直前データ演算回路１２４で生成する。
【００２６】
これは、ＭＳＢ以外のビットは、図３に示したように、初期値格納部１２１の値を１ビットだけＬＳＢ側にシフトした値として、各ビットに割り当てる。一方、ＭＳＢについては、図４に示す初期値直前ＭＳＢデータ演算回路１２４１で生成する。すなわち、セレクタ１２４１１で０側を選択して、排他的論理和回路ＸＯＲ４１の出力が得られるようにする。排他的論理和回路ＸＯＲ４１は、０次、１次、２次、および３次の係数が１である(1)の多項式に対応して、初期値格納部１２１のレジスタＦＦ３１，ＦＦ３２，ＦＦ３３，ＦＦ３４の値が入力される。このとき、ＦＦ３１〜ＦＦ３４の値は、「０１１０」であるので、排他的論理和回路ＸＯＲ４１の出力は０となる。このようにして、ＭＳＢ＝０が生成され、全体として、７’ｈ３３（＝「０１１００１１」）が生成される。
【００２７】
なお、次の(2)式の原始多項式が選択された場合は、
Ｘ７＋Ｘ５＋Ｘ４＋Ｘ３＋Ｘ２＋Ｘ＋１          (2)
図４においてセレクタ１２４１１の１側が選択され、レジスタＦＦ３１〜ＦＦ３６の出力データが排他的論理和回路ＸＯＲ４２に入力して、初期値直前データのＭＳＢが演算される。
【００２８】
ところで、Ｍ系列擬似乱数生成回路１０Ａ，２０Ａにおいて、現在使用しているＭ系列擬似乱数の次数分のレジスタのデータがオールゼロになる縮退状態に陥った場合、これを解消する必要がある。そこで、本実施例では、縮退状態検出回路３０として、図５に示すようなアンド回路ＡＮＤを使用し、アンド回路ＡＮＤの出力をイネーブル信号とする。ここでは、次数が３次の場合をＭ系列擬似乱数生成回路１０Ａについて示したが、他方のＭ系列擬似乱数生成回路２０Ａについても同様である。この場合、レジスタＦＦ１１〜ＦＦ１３の出力データを反転してアンド回路ＡＮＤに入力する。レジスタＦＦ１１〜ＦＦ１３の出力データがオールゼロのとき、アンド回路ＡＮＤの出力が１になり、イネーブル信号がアサートされるので、これを使用して縮退状態を解消する。
【００２９】
縮退状態解消を行う縮退状態解消回路としては、第１に、現在のＭ系列擬似乱数の生成に利用されていないシフトレジスタからのフィードバックが行われるように、例えば最大次数のＭ系列擬似乱数が生成されるように、セレクタ１１による選択を変更する回路がある。より低次のＭ系列擬似乱数が生成されるように変更する場合は、縮退状態は解消されない。次に、セレクタ１１によって選択されているフィードバック回路からフィードバックされるデータ値を１に変更する回路がある。ＸＯＲ１１〜ＸＯＲ１ｐの出力を強制的に１にする等の手法によるものである。第３に、使用されているシフトレジスタに再度初期値を入力する回路がある。例えば、図２の初期値格納部１２１に格納された初期値を入力する回路である。これらにより、レジスタＦＦ１１〜ＦＦ１３のデータがオールゼロになった事態が解消される。
【００３０】
なお、図５の縮退状態検出回路３０としては、生成させるＭ系列擬似乱数の次数が異なる個数だけ用意すればよい。また、この縮退状態の検出は、図２で説明した比較器１２５と同様な比較器を使用し、各ビットが０か否かを比較することでも行うことができる。
【００３１】
＜第２の実施例＞
図６は本発明の第２の実施例のＧＯＬＤ系列擬似乱数生成回路の構成を示す回路図である。１０Ｂ，２０Ｂは、相互相関特性の低いプリファードペアのＭ系列擬似乱数生成回路である。ここでは、Ｍ系列擬似乱数生成回路１０ＢのレジスタＦＦ１１〜ＦＦ１ｎに供給するクロックをＣＬＫ１とし、Ｍ系列擬似乱数生成回路２０ＢのレジスタＦＦ２１〜ＦＦ２ｎに供給するクロックをＣＬＫ２として、クロック発生回路４０から、両Ｍ系列擬似乱数生成回路１０Ｂ，２０Ｂに異なるクロックＣＬＫ１，ＣＬＫ２を供給している。他の構成は図１と同じである。
【００３２】
本実施例では、クロックＣＬＫ１，ＣＬＫ２の周波数を例えば一方の周波数の他方の周波数の整数倍にして同期を取れば、互いの遷移タイミングが揃うので、高い周波数のクロックに同期して遷移するＧＯＬＤ系列擬似乱数を生成させることができる。そして、クロックＣＬＫ１，ＣＬＫ２の周波数を切り替えることにより、ＧＯＬＤ系列擬似乱数の周期を長周期化することができる。なお、クロックＣＬＫ１，ＣＬＫ２の周波数の切り替えのタイミングは、図２で説明したように、Ｍ系列擬似乱数生成回路１０Ｂ又は２０ＢのＭ系列擬似乱数が初期値の直前又は何個か前になったときとすればよい。
【符号の説明】
【００３３】
１０Ａ，１０Ｂ，１０Ｃ，２０Ａ，２０Ｂ，２０Ｃ：Ｍ系列擬似乱数生成回路
１１：セレクタ
１２：制御回路、１２１：初期値格納部、１２２、１２３−１〜１２３−ｎ：セレクタ、１２４：初期値直前データ演算回路、１２４１：初期値直前ＭＳＢデータ演算回路、１２４１１：セレクタ、：１２５：比較器
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開平１１−２７５０５２号公報
【特許文献２】特開平１１−２５９２７６号公報
【特許文献３】特開２００３−１６７３８号公報
【図１】
2010160248.tif 000003
【図２】
2010160248.tif 000004
【図３】
2010160248.tif 000005
【図４】
2010160248.tif 000006
【図５】
2010160248.tif 000007
【図６】
2010160248.tif 000008
【図７】
2010160248.tif 000009