(57)【要約】【課題】チャネルホットエレクトロン書き込み方式が適用されるメモリセルのゲート長を縮小することが可能な不揮発性半導体記憶装置およびその制御方法を提供する。【解決手段】例えば、アクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の相互間に対応する半導体基板１０の表面部に、電荷蓄積用の窒化膜を介して、ワード線ＧＣ０，ＧＣ１を埋め込み形成する。また、ワード線ＧＣ０，ＧＣ１に対し、それぞれ斜め方向にチャネル電流が流れるように、ビット線ＢＬ０，ＢＬ１，ＢＬ２とそれぞれ交差するアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の各部位に、千鳥状に、ソースまたはドレインとなる拡散層領域１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅを配置する構成となっている。【選択図】      図３
2010021492.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する複数のトレンチ部を介して互いに離間した複数の活性化領域を有する半導体基板と、
少なくとも電荷蓄積層を有し、前記複数のトレンチ部の底面および両側面にそれぞれ形成された多層絶縁膜と、
前記多層絶縁膜を介して、前記複数のトレンチ部の内部にそれぞれ埋め込まれた複数のゲート電極と、
前記第１の方向と直交する第２の方向に延在し、前記半導体基板の表面上に層間絶縁膜を介して配設された、ビット線またはソース線として機能する複数の第１金属配線と、
前記複数の第１金属配線とそれぞれ交差する、前記複数の活性化領域の対応する部位に千鳥状に配置された、ソースまたはドレインとして機能する複数の第１導伝型拡散層領域と、
前記複数の活性化領域のそれぞれに設けられ、前記複数の第１導伝型拡散層領域を互いに電気的に分離する、前記複数の第１導伝型拡散層領域とは逆極性の第２導伝型拡散層領域と、
前記複数の第１導伝型拡散層領域を前記複数の第１金属配線にそれぞれ接続する、千鳥状に配置された複数のコンタクトと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板の表面上で、かつ、前記複数の第１金属配線よりも下層に配設され、前記複数のゲート電極にそれぞれ対向して前記第１の方向に延在する複数の第２金属配線をさらに具備し、
前記複数のゲート電極は、それぞれ対向する前記複数の第２金属配線の少なくとも一部と電気的に接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の第１金属配線とそれぞれ交差する、前記複数の活性化領域の対応する部位のうち、前記複数の第１導伝型拡散層領域が配置されない部位に対応して設けられた複数の冗長コンタクトと、
前記複数の第１導伝型拡散層領域が配置された部位に対応して設けられた、前記複数の第２金属配線と同層の複数の第３金属配線と、
をさらに具備し、
前記複数のコンタクトおよび前記複数の冗長コンタクトは、前記複数の第２金属配線および前記複数の第３金属配線よりも下層の第１コンタクト層と、前記複数の第２金属配線および前記複数の第３金属配線よりも上層の第２コンタクト層とを有し、
前記複数のコンタクトは、前記複数の第１導伝型拡散層領域の１つと前記第１コンタクト層とが接し、前記第２コンタクト層と前記複数の第１金属配線の１つとが接し、前記第１コンタクト層と前記第２コンタクト層とが、前記複数の第３金属配線の１つと同一配線層内で電気的に接続され、
前記複数の冗長コンタクトは、前記第２導伝型拡散層領域と前記第１コンタクト層とが接し、前記第２コンタクト層と前記複数の第１金属配線の１つとが接し、前記第１コンタクト層と前記第２コンタクト層とが電気的に分離されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の第１金属配線とそれぞれ交差する、前記複数の活性化領域の対応する部位のうち、前記複数の第１導伝型拡散層領域が配置されない部位に対応して設けられた複数の基板電位印加用コンタクトと、
前記半導体基板の表面上で、かつ、前記複数の第１金属配線よりも下層に配設され、前記複数の基板電位印加用コンタクトの上部を含む、前記複数のゲート電極にそれぞれ対向して前記第１の方向に延在する第２金属配線と、
前記複数の第１導伝型拡散層領域が配置された部位に対応して設けられた、前記第２金属配線と同層の複数の第３金属配線と、
をさらに具備し、
前記複数のコンタクトは、前記第２金属配線および前記複数の第３金属配線よりも下層の第１コンタクト層と、前記第２金属配線および前記複数の第３金属配線よりも上層の第２コンタクト層とを有し、前記第１コンタクト層と前記第２コンタクト層とが前記複数の第３金属配線の１つと同一配線層内で電気的に接続され、
前記第２金属配線は、前記第２金属配線と同一配線層内で前記複数の基板電位印加用コンタクトと電気的に接続され、かつ、前記複数の第１金属配線とは電気的に分離されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート電極に対して斜め方向に対向する前記第１導伝型拡散層領域間をチャネル電流が流れることを特徴とする請求項１ないし請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
請求項１ないし請求項５のいずれかに記載の不揮発性半導体記憶装置の制御方法であって、
前記複数のゲート電極のうち、書き込み対象となる選択セルに接続された第１ゲート電極に対して、第１の電圧を印加し、
前記第１ゲート電極に隣接し、書き込み対象とならない非選択セルに接続された第２ゲート電極に対して、接地電圧を印加し、
前記複数の第１金属配線のうち、前記選択セルのドレインとして機能する前記第１導伝型拡散層領域に接続された、ビット線として機能する第１の第１金属配線に対して、第２の電圧を印加し、
前記複数の第１金属配線のうち、前記選択セルのソースとして機能する前記第１導伝型拡散層領域に接続された、ソース線として機能する第２の第１金属配線に対して、接地電圧を印加する、
ことを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその制御方法に関するもので、例えば、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＮＯＲ型フラッシュメモリに関する。
【背景技術】
【０００２】
近年、ＮＯＲ型フラッシュメモリにおいては、世代の進行にともなって、ゲート長（Ｌ）のシュリンクが困難になってきている。特に、チャネルホットエレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：ＣＨＥ）注入型のフラッシュメモリでは、電荷蓄積層とチャネルとの間にあるシリコン酸化膜（トンネル酸化膜）のエネルギー障壁を越えるために、３ｅＶ以上のドレイン電圧（書き込み電圧）が必要である。
【０００３】
ところが、メモリセル（セルトランジスタのゲート電極）のゲート長をシュリンクしていくと、ドレイン−ソース間のパンチスルー耐圧が低下し、このパンチスルー耐圧が書き込みに必要なドレイン電圧を下回ると、誤書き込み現象が発生する。
【０００４】
誤書き込みとは、書き込みビット線に共通に繋がる非選択セルのドレイン端子に、選択セルと同じ３Ｖ以上の書き込み電圧が印加された場合に、耐圧がもたずにリーク電流が発生し、意図しないチャネル電流が流れることにより生じる電子もしくはホールがゲート電極に作用して、非選択セルのしきい値を変動させてしまう現象である。
【０００５】
さて、ＣＨＥ注入型方式のフラッシュメモリとしては、交互変換バーチャルグランド（Ａｌｔｅｒｎａｔｅ  Ｍｅｔａｌ  ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ：ＡＭＧ）型フラッシュメモリが既に知られている（例えば、非特許文献１参照）。このＡＭＧ型フラッシュメモリは、フローティングゲートを有したＣＨＥ注入型方式のフラッシュメモリであるが、フローティングゲートを有さないＭＯＮＯＳ構造のトラップ型フラッシュメモリとしても置き換えることが可能である。
【０００６】
しかしながら、上記したＭＯＮＯＳ構造のトラップ型フラッシュメモリにあっては、次のような問題があった。すなわち、ゲート電極をシリコン基板上に形成する平面構造のため、上述したドレイン−ソース間のパンチスルー耐圧の低下に起因して、メモリセルのシュリンクがゲート長によって律速されてしまう。
【非特許文献１】１９９７  Ｓｙｍｐｏｓｉｕｍ  Ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．６７−６８  “Ａ  ＮＥＷ  ＦＬＡＳＨ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＷＩＴＨ  Ａ  ５．８λ２  ＳＣＡＬＡＢＬＥ  ＡＭＧ  ＦＬＡＳＨ  ＣＥＬＬ”，  Ａｎｉｒｂａｎ  Ｒ．，ｅｔ  ａｌ
【特許文献１】特開平２−２１０８６９号公報
【特許文献２】特開平７−５８２９９号公報
【非特許文献２】２００２  ＩＳＳＣＣ  “Ａ  ５１２Ｍｂ  ＮＲＯＭ  Ｆｌａｓｈ  Ｄａｔａ  Ｓｔｏｒａｇｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ８ＭＢ／ｓ  Ｄａｔａ  Ｒａｔｅ”，  Ｅｄｕａｒｄｏ  Ｍ．，ｅｔ  ａｌ
【非特許文献３】１９９３  ＩＥＤＭ  ｐｐ．１５−１８  “ＮＯＲ  Ｖｉｒｔｕａｌ  Ｇｒｏｕｎｄ  （ＮＶＧ）−  Ａ  Ｎｅｗ  Ｓｃａｌｉｎｇ  Ｃｏｎｃｅｐｔ  Ｆｏｒ  Ｖｅｒｙ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＦＬＡＳＨ  ＥＥＰＲＯＭ  ａｎｄ  ｉｔｓ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｉｎ  ０．５ｕｍ  Ｐｒｏｃｅｓｓ”，  Ａ．  Ｂｅｒｇｅｍｏｎｔ．，ｅｔ  ａｌ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チャネルホットエレクトロン書き込み方式が適用されるメモリセルのゲート長を縮小することが可能な不揮発性半導体記憶装置およびその制御方法を提供する。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、第１の方向に延在する複数のトレンチ部を介して互いに離間した複数の活性化領域を有する半導体基板と、少なくとも電荷蓄積層を有し、前記複数のトレンチ部の底面および両側面にそれぞれ形成された多層絶縁膜と、前記多層絶縁膜を介して、前記複数のトレンチ部の内部にそれぞれ埋め込まれた複数のゲート電極と、前記第１の方向と直交する第２の方向に延在し、前記半導体基板の表面上に層間絶縁膜を介して配設された、ビット線またはソース線として機能する複数の第１金属配線と、前記複数の第１金属配線とそれぞれ交差する、前記複数の活性化領域の対応する部位に千鳥状に配置された、ソースまたはドレインとして機能する複数の第１導伝型拡散層領域と、前記複数の活性化領域のそれぞれに設けられ、前記複数の第１導伝型拡散層領域を互いに電気的に分離する、前記複数の第１導伝型拡散層領域とは逆極性の第２導伝型拡散層領域と、前記複数の第１導伝型拡散層領域を前記複数の第１金属配線にそれぞれ接続する、千鳥状に配置された複数のコンタクトと、を具備することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、チャネルホットエレクトロン書き込み方式が適用されるメモリセルのゲート長を縮小することが可能な不揮発性半導体記憶装置およびその制御方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の構成例を示すものである。なお、本実施形態では、チャネルホットエレクトロン書き込みを適用したＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリを例に説明する。
【００１２】
図１において、メモリセルアレイ１００は、データの電気的書き換えが可能な不揮発性のメモリセルである、複数個のフラッシュメモリセル（トレンチ・ゲート構造のＭＯＮＯＳ型トランジスタ）がマトリクス状に配置されて構成されている。また、メモリセルアレイ１００に近接して、ロウデコーダ（Ｒｏｗ  Ｄｅｃ．）１１０とデータ書き換えおよび読み出し回路（Ｙ−ｓｅｌｅｃｔｏｒ）１２０とが設けられている。
【００１３】
ロウデコーダ１１０は、ワード線（ゲート電極ＧＣ）に対して、消去、書き込み、および、読み出しの各動作に必要な電圧を選択的に印加するものである。データ書き換えおよび読み出し回路１２０は、データの書き込みおよび読み出しを行うためのもので、ビット線（ソース線）を制御するためのカラムデコーダによって構成されている。
【００１４】
上記ロウデコーダ１１０には、ロウアドレスデコーダ（Ｒｏｗ  Ａｄｄ．）１３０が接続されている。このロウアドレスデコーダ１３０は、入力されるアドレス信号（Ａｄｄ．）をデコードして、上記ロウデコーダ１１０に供給するものである。
【００１５】
一方、上記データ書き換えおよび読み出し回路１２０には、カラムアドレスデコーダ（Ｃｏｌｕｍｎ  Ａｄｄ．）１４０、センスアンプ回路（Ｓｅｎｓｅ  Ａｍｐ．）１５０、および、ビット線電位調整回路（書き込み負荷回路）１６０が接続されている。カラムアドレスデコーダ１４０は、入力されるアドレス信号（Ａｄｄ．）をデコードして、上記データ書き換えおよび読み出し回路１２０に供給するものである。
【００１６】
センスアンプ回路１５０は、上記データ書き換えおよび読み出し回路１２０が読み出したデータ（セル電流）をセンスするものである。このセンスアンプ回路１５０には、上記ビット線電位調整回路１６０および入出力回路（Ｉ／Ｏ）１７０が接続されている。入出力回路１７０は、センスアンプ回路１５０からの読み出しデータおよび外部からの書き込みデータの入出力に用いられるものである。
【００１７】
ビット線電位調整回路１６０は、上記入出力回路１７０より供給される書き込みデータに応じて、対応するビット線に与える電位（書き込み電圧／非書き込み電圧）を生成するもので、チャージポンプ回路１８０およびバンドギャップリファレンス回路１９０が接続されている。チャージポンプ回路１８０は、上記ビット線電位調整回路１６０に昇圧した内部電圧（または、減圧した内部電圧）を供給するものである。バンドギャップリファレンス回路１９０は、書き込み電圧／非書き込み電圧を生成する際の基準となるリファレンス電位（Ｖｒｅｆ．）を生成するものである。
【００１８】
図２は、上記したメモリセルアレイ１００の基本的な回路構成を示すものである。なお、この例では、８つのメモリセルＭＣ（ＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２，ＭＣ０２３，ＭＣ１２３，ＭＣ０３４，ＭＣ１３４）を例示している。
【００１９】
例えば図２に示すように、メモリセルアレイ１００は、５本のビット線（ソース線）ＢＬ０〜ＢＬ４と、各ビット線ＢＬ０〜ＢＬ４の配設された方向（第２の方向）と交差する方向（第１の方向）に形成された２本のワード線（ゲート電極）ＧＣ０，ＧＣ１と、を有している。各メモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２，ＭＣ０２３，ＭＣ１２３，ＭＣ０３４，ＭＣ１３４は、トレンチ・ゲート構造のＭＯＮＯＳ型トランジスタであって、それぞれ、各ワード線ＧＣ０，ＧＣ１と交差する、各ビット線ＢＬ０〜ＢＬ４の相互間に配置されている。
【００２０】
すなわち、ワード線ＧＣ０と交差するビット線ＢＬ０，ＢＬ１の相互間にはメモリセルＭＣ００１が配置され、ワード線ＧＣ１と交差するビット線ＢＬ０，ＢＬ１の相互間にはメモリセルＭＣ１０１が配置され、メモリセルＭＣ００１，ＭＣ１０１はそれぞれビット線ＢＬ０，ＢＬ１にコンタクトされている。
【００２１】
また、ワード線ＧＣ０と交差するビット線ＢＬ１，ＢＬ２の相互間にはメモリセルＭＣ０１２が配置され、ワード線ＧＣ１と交差するビット線ＢＬ１，ＢＬ２の相互間にはメモリセルＭＣ１１２が配置され、メモリセルＭＣ０１２，ＭＣ１１２はそれぞれビット線ＢＬ１，ＢＬ２にコンタクトされている。
【００２２】
また、ワード線ＧＣ０と交差するビット線ＢＬ２，ＢＬ３の相互間にはメモリセルＭＣ０２３が配置され、ワード線ＧＣ１と交差するビット線ＢＬ２，ＢＬ３の相互間にはメモリセルＭＣ１２３が配置され、メモリセルＭＣ０２３，ＭＣ１２３はそれぞれビット線ＢＬ２，ＢＬ３にコンタクトされている。
【００２３】
また、ワード線ＧＣ０と交差するビット線ＢＬ３，ＢＬ４の相互間にはメモリセルＭＣ０３４が配置され、ワード線ＧＣ１と交差するビット線ＢＬ３，ＢＬ４の相互間にはメモリセルＭＣ１３４が配置され、メモリセルＭＣ０３４，ＭＣ１３４はそれぞれビット線ＢＬ３，ＢＬ４にコンタクトされている。
【００２４】
ここで、メモリセルＭＣ１２３を選択セルとした場合を例に、ＣＨＥ注入型方式による書き込み動作について説明する。例えば、メモリセルＭＣ１２３にデータを書き込む場合、図２に示すように、選択ワード線となる選択セルＭＣ１２３につながるワード線ＧＣ１には５Ｖ（Ｖｇ）が、非選択ワード線となるワード線ＧＣ０には０Ｖが、それぞれ与えられる。
【００２５】
一方、選択ビット線となる選択セルＭＣ１２３につながるビット線ＢＬ２には、例えば４Ｖが、非選択ビット線となるビット線ＢＬ３，ＢＬ４には０Ｖ（ＶＳＳ）が、それぞれ与えられる。なお、この例の場合には、ビット線ＢＬ３がソース線として機能する。また、ディスターブ（誤書き込み）回避のために、非選択セルＭＣ００１，ＭＣ１０１につながるビット線ＢＬ０、および、非選択セルＭＣ０１２，ＭＣ１１２につながるビット線ＢＬ１には、それぞれ、選択ビット線ＢＬ２と同じ４Ｖが与えられる。
【００２６】
これにより、選択セルＭＣ１２３のドレイン端子側からソース端子側へとチャネル電流（ＣＨＥ）が流れる。すると、そのチャネル電流にともなって、電子（もしくは、ホール）が発生する。この電子（もしくは、ホール）が、選択セルＭＣ１２３のゲート電極ＧＣに作用して、選択セルＭＣ１２３のしきい値を変動させる。つまり、ドレイン端子側へのチャネル電流の注入によって、電荷蓄積用の窒化膜中に電子（もしくは、ホール）がトラップされ、これが選択セルＭＣ１２３のしきい値を上昇（もしくは、降下）させることにより、データの書き込みが行われる。
【００２７】
このように、ビット線とソース線とを交互に電気的に切り替えるメモリセルにおいて、データの書き込みに関しては、従来のＮＯＲ型フラッシュメモリ（例えば、特開平２−２１０８６９号公報、特開平７−５８２９９号公報参照）と同様の方式、つまり、ＣＨＥ注入型方式を踏襲している。なお、消去は、窒化膜中へのホットホールの注入によって実現される。
【００２８】
図３は、上記したメモリセルアレイ１００の構成例を示すものである。なお、この例では、図２の破線部に対応する、４つのメモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２を取り出して示している。また、同図（ａ）は内部を透過して示す平面図であり、同図（ｂ）は図（ａ）の３ｂ−３ｂ線に沿う断面図であり、同図（ｃ）は図（ａ）の３ｃ−３ｃ線に沿う断面図である。
【００２９】
図３（ａ）〜（ｃ）に示すように、半導体基板（例えば、ｐ型シリコン基板またはｐ−ｗｅｌｌなど）１０の表面部には、複数（この例の場合、３つ）のアクティブ領域（活性化領域）ＡＡ０，ＡＡ１，ＡＡ２が形成されている。各アクティブ領域ＡＡ０，ＡＡ１，ＡＡ２は第１の方向に延在し、互いに一定の間隔を有して配置されている。各アクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の相互間には、それぞれ、ゲート絶縁膜１１を介して、ワード線（トレンチ・ゲート構造のゲート電極）ＧＣ０，ＧＣ１が形成されている。ワード線ＧＣ０，ＧＣ１は、例えばポリシリコンからなり、その上面が半導体基板１０の上面とほぼ同じ高さとなるようにして、半導体基板１０の表面部に埋め込まれている。ゲート絶縁膜１１は、それぞれ、ワード線ＧＣ０，ＧＣ１の底面および側面に対応して形成されている。ゲート絶縁膜１１としては、例えば、酸化膜（Ｏ）／電荷蓄積用の窒化膜（Ｎ）／酸化膜（Ｏ）からなる３層構造のＯＮＯ膜（多層絶縁膜）が用いられる。
【００３０】
また、半導体基板１０の表面上には、犠牲酸化膜１２および層間膜１３を介して、第１の方向に配置されたワード線ＧＣ０，ＧＣ１と直交する第２の方向に沿って配置された、ビット線（ソース線）ＢＬ０，ＢＬ１，ＢＬ２が設けられている。ビット線ＢＬ０，ＢＬ１，ＢＬ２は、同一層からなる、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）などの低抵抗な第１金属配線（Ｍ１層）を用いて形成されている。
【００３１】
これにより、例えばＮ＋拡散層を埋め込むことによってビット線を形成する場合に比べ、読み出しにおけるセル電流の減少が抑えられて、高速な読み出しが可能となる。特に、ＣＨＥ注入型方式の書き込みにおいては、ドレインでの電圧降下による書き込み速度の劣化を防止できる。
【００３２】
ビット線ＢＬ０，ＢＬ１，ＢＬ２とアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２との交差箇所には、千鳥状に、ドレインまたはソースとなるＮ＋拡散層（第１導伝型拡散層領域）１４が設けられている。それ以外のアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２には、電気的絶縁のためのＰ＋  Ｉｓｏｌａｔｉｏｎ  ＡｒｅａとなるＰ＋拡散層（第２導伝型拡散層領域）１５が形成されている。
【００３３】
より具体的には、アクティブ領域ＡＡ０，ＡＡ１，ＡＡ２とビット線ＢＬ０，ＢＬ１，ＢＬ２との交差箇所のうち、アクティブ領域ＡＡ０の、ビット線ＢＬ０との交差箇所にはメモリセルＭＣ００１のドレインまたはソースとなるＮ＋拡散層１４ａが、アクティブ領域ＡＡ１の、ビット線ＢＬ１との交差箇所にはメモリセルＭＣ００１のソースまたはドレインとなるＮ＋拡散層１４ｂが、それぞれ形成されている。
【００３４】
また、アクティブ領域ＡＡ２の、ビット線ＢＬ０との交差箇所にはメモリセルＭＣ１０１のドレインまたはソースとなるＮ＋拡散層１４ｃが、アクティブ領域ＡＡ１の、ビット線ＢＬ１との交差箇所にはメモリセルＭＣ１０１のソースまたはドレインとなるＮ＋拡散層１４ｂが、それぞれ形成されている。
【００３５】
また、アクティブ領域ＡＡ０の、ビット線ＢＬ２との交差箇所にはメモリセルＭＣ０１２のドレインまたはソースとなるＮ＋拡散層１４ｄが、アクティブ領域ＡＡ１の、ビット線ＢＬ１との交差箇所にはメモリセルＭＣ０１２のソースまたはドレインとなるＮ＋拡散層１４ｂが、それぞれ形成されている。
【００３６】
また、アクティブ領域ＡＡ２の、ビット線ＢＬ２との交差箇所にはメモリセルＭＣ１１２のドレインまたはソースとなるＮ＋拡散層１４ｅが、アクティブ領域ＡＡ１の、ビット線ＢＬ１との交差箇所にはメモリセルＭＣ１１２のソースまたはドレインとなるＮ＋拡散層１４ｂが、それぞれ形成されている。
【００３７】
この例の場合、アクティブ領域ＡＡ１の、ビット線ＢＬ１との交差箇所に設けられたＮ＋拡散層１４ｂは、メモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２によって共有されている。
【００３８】
そして、メモリセルＭＣ００１のドレインまたはソースとなるＮ＋拡散層１４ａは、コンタクト（Ｃ／Ｈ１）１６を介して、ビット線ＢＬ０に接続され、ソースまたはドレインとなるＮ＋拡散層１４ｂは、コンタクト（Ｃ／Ｈ１）１６を介して、ビット線ＢＬ１に接続されている。
【００３９】
また、メモリセルＭＣ１０１のドレインまたはソースとなるＮ＋拡散層１４ｃは、コンタクト（Ｃ／Ｈ１）１６を介して、ビット線ＢＬ０に接続され、ソースまたはドレインとなるＮ＋拡散層１４ｂは、コンタクト１６を介して、ビット線ＢＬ１に接続されている。
【００４０】
また、メモリセルＭＣ０１２のドレインまたはソースとなるＮ＋拡散層１４ｄは、コンタクト（Ｃ／Ｈ１）１６を介して、ビット線ＢＬ２に接続され、ソースまたはドレインとなるＮ＋拡散層１４ｂは、コンタクト１６を介して、ビット線ＢＬ１に接続されている。
【００４１】
また、メモリセルＭＣ１１２のドレインまたはソースとなるＮ＋拡散層１４ｅは、コンタクト（Ｃ／Ｈ１）１６を介して、ビット線ＢＬ２に接続され、ソースまたはドレインとなるＮ＋拡散層１４ｂは、コンタクト（Ｃ／Ｈ１）１６を介して、ビット線ＢＬ１に接続されている。
【００４２】
このように、本実施形態のメモリセルアレイ１００は、Ｎ＋拡散層１４（１４ａ〜１４ｅ）およびコンタクト１６が、千鳥状に配置されている。これにより、メモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２は、ワード線ＧＣ０，ＧＣ１に対して、チャネル電流が斜め方向（コンタクト対向方向）に流れる。この場合、電子の多くは、例えば同図（ｃ）に示すように、Ｎ＋拡散層１４ｂ，１４ｃの近傍のゲート絶縁膜１１中にトラップされる（図中の○印）。
【００４３】
また、本実施形態の場合、メモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２をトレンチ・ゲート構造のＭＯＮＯＳ型トランジスタとすることにより、見かけ上のゲート長Ｌａに比べ、実際のゲート長（チャネル長）Ｃａを、ゲート電極（ＧＣ０，ＧＣ１）の深さに応じて十分に確保することが可能となる。つまり、メモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２のシュリンクがゲート長Ｌａによって律速される、という問題を回避できる。
【００４４】
図４は、上記したメモリセルアレイ１００の製造方法を示すものである。なお、この例では、メモリセル（トレンチ・ゲート構造のＭＯＮＯＳ型トランジスタ）ＭＣの製造方法について説明する。
【００４５】
まず、例えば同図（ａ）に示すように、半導体基板１０の表面上にレジスト膜１０ａをパターニングし、そのレジスト膜１０ａをマスクに、半導体基板１０の表面部をエッチングする。これにより、例えば同図（ｂ）に示すように、半導体基板１０の表面部に、第２の方向に一定の間隔を有して、ゲート電極（ＧＣ０，ＧＣ１，ＧＣ２）を埋め込むための複数のトレンチ部１０ｂを形成する。
【００４６】
次いで、上記レジスト膜１０ａを剥離した後、例えば同図（ｃ）に示すように、半導体基板１０の表面を覆うようにして、ゲート絶縁膜１１を堆積させる。
【００４７】
次いで、例えば同図（ｄ）に示すように、ゲート絶縁膜１１上にポリシリコン１０ｃを堆積させて、トレンチ部１０ｂ内を完全に埋め込む。
【００４８】
次いで、例えば同図（ｅ）に示すように、トレンチ部１０ｂ内にのみ、ゲート絶縁膜１１およびポリシリコン１０ｃが残存するように、ＣＭＰ法などによって半導体基板１０の上面を平坦化する。これにより、埋め込み構造のゲート電極ＧＣ０，ＧＣ１，ＧＣ２が形成される。
【００４９】
そして、平坦化した半導体基板１０の上面に犠牲酸化膜１２を形成した後、ゲート電極ＧＣ０，ＧＣ１，ＧＣ２に沿うアクティブ領域ＡＡに対して、それぞれ、Ｎ＋拡散層１４またはＰ＋拡散層１５の形成を行うことにより、メモリセルＭＣとなるトレンチ・ゲート構造のＭＯＮＯＳ型トランジスタが完成する。
【００５０】
上記したように、トレンチ・ゲート構造のＭＯＮＯＳ型トランジスタによって構成されたメモリセルに、斜め方向にチャネル電流が流れるようにしている。すなわち、メモリセルのそれぞれをトレンチ・ゲート構造のＭＯＮＯＳ型トランジスタによって構成するとともに、各メモリセルのドレインまたはソースとなるＮ＋拡散層を千鳥状に配置するようにしている。
【００５１】
これにより、セルのゲート長によらず、ゲート電極のトレンチ深さに応じて、実効的なチャネル長（ドレイン−ソース間の物理的距離）を十分に確保できるようになる。したがって、たとえ書き込みがＣＨＥ注入型方式のＮＯＲ型フラッシュメモリであっても、メモリセルをさらに小さくでき、コストを削減することが可能となるものである。
【００５２】
特に、セルの斜め方向にチャネル電流が流れるようにしているため、単にゲート電極と直交する方向にチャネル電流が流れるメモリセルに比べ、ゲート長のスケーリングに対して、より強固な構造とすることができる。
【００５３】
また、ゲート電極を埋め込む構造とすることによって、セルの高さを低く抑えることが可能となる。これにより、ビット線（ソース線）接続のためのコンタクトホールの深さを浅くできる分、寄生抵抗を低減させることが可能となる。その結果、読み出しおよび書き込みの性能を向上できるとともに、ビット線につながるセル数を格段に増加でき、メモリの大容量化が可能となる。
【００５４】
さらには、ゲート電極ＧＣの形成は、トレンチ部にポリシリコンを埋め込むことで行われるため、アクティブ領域ＡＡに対してセルフアラインに形成することが可能である。つまり、ゲート電極の形成には専用のマスクを必要としないため、専用のマスクを用いてフローティングゲートを形成するタイプのメモリセルに比べ、セルの加工が容易であるといった利点もある。
【００５５】
［第２の実施形態］
図５は、本発明の第２の実施形態にしたがった、ＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）における、メモリセルアレイ１０１の構成例を示すものである。この例では、図２の破線部に対応する、４つのメモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２を取り出して示している。また、同図（ａ）は内部を透過して示す平面図であり、同図（ｂ）は図（ａ）の５ｂ−５ｂ線に沿う断面図であり、同図（ｃ）は図（ａ）の５ｃ−５ｃ線に沿う断面図であり、同図（ｄ）は図（ａ）の５ｄ−５ｄ線に沿う断面図である。なお、第１の実施形態（図３）と同一部分には同一符号を付し、詳しい説明は割愛する。
【００５６】
本実施形態は、コンタクト（第１コンタクト層）１６の非形成位置に、それぞれ、冗長なコンタクト（ダミーコンタクト）を形成するようにした場合の例である。すなわち、このメモリセルアレイ１０１の場合、例えば図５（ａ）〜（ｄ）に示すように、千鳥状に配置されるコンタクト１６を除く、ビット線ＢＬ０，ＢＬ１，ＢＬ２とアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２との交差箇所に、それぞれ、ダミーコンタクト（第１コンタクト層）２１が設けられている。例えば、ダミーコンタクト２１は、アクティブ領域ＡＡ１とビット線ＢＬ０との交差箇所、アクティブ領域ＡＡ０とビット線ＢＬ１との交差箇所、アクティブ領域ＡＡ２とビット線ＢＬ１との交差箇所、および、アクティブ領域ＡＡ１とビット線ＢＬ２との交差箇所に、それぞれ設けられる。
【００５７】
こうすることにより、コンタクト１６のみを千鳥状に配置する場合に比べ、リソグラフィ工程での露光マージンを向上（リソマージンを確保）できるようになる。その結果として、コンタクト１６をより加工しやすくなる。
【００５８】
また、本実施形態の場合、例えば図５（ａ）〜（ｄ）に示すように、ワード線ＧＣ０，ＧＣ１の上方および各コンタクト１６の上部に、それぞれ独立して、低抵抗なＭ０層からなる金属配線層（第２，第３金属配線）３１が設けられている。ワード線ＧＣ０，ＧＣ１上の金属配線層（第２金属配線）３１は、ワード線ＧＣ０，ＧＣ１にそれぞれ対向して第１の方向に延在して設けられている。このワード線ＧＣ０，ＧＣ１上の金属配線層３１は、例えばメモリセルアレイ１０１の端部において、コンタクト３２を介して、ワード線ＧＣ０，ＧＣ１と接続されている。これにより、ワード線ＧＣ０，ＧＣ１の低抵抗化を図ることが可能となる。
【００５９】
一方、各コンタクト１６上の金属配線層（第３金属配線）３１は、さらにＣ／Ｈ２となるコンタクト（第２コンタクト層）３３を介して、例えばＭ１層からなるビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれかと接続されている。これにより、ビット線ＢＬ０，ＢＬ１，ＢＬ２の低抵抗化を図ることが可能となる。この場合も、例えば同図（ｄ）に示すように、ダミーコンタクト２１上に、層間膜１３を介して、コンタクト３３に対応する冗長なダミーコンタクト（第２コンタクト層）３４を形成することにより、コンタクト３３のリソマージンを確保できるようになる。
【００６０】
このように、ビット線ＢＬ０，ＢＬ１，ＢＬ２を、例えばＭ１層を用いて形成する場合においては、ゲート電極（ＧＣ０，ＧＣ１）の低抵抗化のためにＭ０層（３１）を用いるなど、配線層を使い分けることにより容易に実現できる。すなわち、ゲート電極（ＧＣ０，ＧＣ１）の低抵抗化のためにＭ１層（３１）を用いるようにした場合には、ビット線ＢＬ０，ＢＬ１，ＢＬ２を、例えばＭ２層を用いて形成するようにすればよい。
【００６１】
［第３の実施形態］
図６は、本発明の第３の実施形態にしたがった、ＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリ（不揮発性半導体記憶装置）における、メモリセルアレイ１０２の構成例を示すものである。この例では、図２の破線部に対応する、４つのメモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２を取り出して示している。また、同図（ａ）は内部を透過して示す平面図であり、同図（ｂ）は図（ａ）の６ｂ−６ｂ線に沿う断面図であり、同図（ｃ）は図（ａ）の６ｃ−６ｃ線に沿う断面図であり、同図（ｄ）は図（ａ）の６ｄ−６ｄ線に沿う断面図である。なお、第２の実施形態（図５）と同一部分には同一符号を付し、詳しい説明は割愛する。
【００６２】
本実施形態は、コンタクト（第１コンタクト層）１６の上部にそれぞれ低抵抗なＭ０層からなる金属配線層（第３金属配線）３１ａを設けるとともに、ワード線ＧＣ０，ＧＣ１の上方および基板電位印加用コンタクトとなるダミーコンタクト（第１コンタクト層）２１の上部をそれぞれ覆うようにして、低抵抗なＭ０層からなる金属配線層（第２金属配線）３１ｂを設けるようにした場合の例である。例えば、金属配線層３１ａは、各コンタクト１６上にそれぞれ独立して設けられている。金属配線層３１ｂは、各金属配線層３１ａと独立して設けられ、ワード線ＧＣ０，ＧＣ１にそれぞれ対向して第１の方向に延在する配線層が、各ダミーコンタクト２１上の配線層によって相互に接続されてなる構成とされている。
【００６３】
すなわち、このメモリセルアレイ１０２の場合、コンタクト１６上の金属配線層３１ａは、それぞれ、コンタクト１６と接続されるとともに、さらにコンタクト（第２コンタクト層）３３を介して、例えばＭ１層からなるビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれかと接続されている。
【００６４】
これに対し、ワード線ＧＣ０，ＧＣ１上およびダミーコンタクト２１上の金属配線層３１ｂは、上記した第２の実施形態の場合と同様に、メモリセルアレイ１０２の端部において、コンタクト３２を介して、ワード線ＧＣ０，ＧＣ１と接続されるとともに、例えば同図（ｄ）に示すように、ビット線ＢＬ０，ＢＬ１，ＢＬ２には接続されず、ダミーコンタクト２１を介して、半導体基板１０（Ｐ＋拡散層１５）にのみ接続されている。
【００６５】
本実施形態の場合、金属配線層３１ｂが半導体基板１０と電気的に接続されることにより、基板電位を取ることが容易に可能となる。つまり、ダミーコンタクト２１を基板電位印加用コンタクトとして利用することで、メモリセルＭＣ００１，ＭＣ１０１，ＭＣ０１２，ＭＣ１１２の基板電位を、金属配線層３１ｂより印加できるようになる。そのため、コンタクト１６の加工性の向上およびワード線ＧＣ０，ＧＣ１の低抵抗化のみでなく、書き込みおよび読み出しにおけるセルのバックゲート効果を低減でき、より安定したチップ動作を実現することが可能となる。
【００６６】
特に、メモリセルアレイ１０２内において、頻度高く基板電位を取ることができるため、アレイ外周部でウェルコンタクトを取る必要がなくなる分、アレイ１０２の小面積化が可能となる。
【００６７】
なお、上記した各実施形態においては、いずれも、ワード線（ゲート電極）の上面が半導体基板の上面とほぼ同じ高さとなるようにした場合について説明したが、これに限らず、例えば低抵抗化のためにゲート電極の断面積がより大きくなるように、ワード線の上面が半導体基板の上面よりも高くなるようにすることも可能である。
【００６８】
さらに、各実施形態においては、ＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリを例に説明したが、これに限らず、多値フラッシュメモリ（ＭＯＮＯＳ構造のＮＯＲ型多値フラッシュメモリとしては、例えば、ＩＳＳＣＣ  ２００２“Ａ  ５１２Ｍｂ  ＮＲＯＭ  Ｆｌａｓｈ  Ｄａｔａ  Ｓｔｏｒａｇｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ８ＭＢ／ｓ  Ｄａｔａ  Ｒａｔｅ”，Ｅｄｕａｒｄｏ  Ｍ．，ｅｔ  ａｌ  参照）にも同様に適用可能である。
【００６９】
さらに、各実施形態においては、ゲート電極をポリシリコンで形成する場合を例に説明したが、これに限らず、シリサイド、金属材料などをゲート電極材料に使用してもよい。
【００７０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置（ＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリ）の構成例を示すブロック図。
【図２】ＮＯＲ型フラッシュメモリにおける、メモリセルアレイの構成例を示す回路図。
【図３】メモリセルアレイの一例を示す構成図。
【図４】メモリセルアレイの製造方法を説明するために示す断面図。
【図５】本発明の第２の実施形態にしたがった、ＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリにおける、メモリセルアレイの一例を示す構成図。
【図６】本発明の第３の実施形態にしたがった、ＭＯＮＯＳ構造のＮＯＲ型フラッシュメモリにおける、メモリセルアレイの一例を示す構成図。
【符号の説明】
【００７２】
１０…半導体基板、１１…ゲート絶縁膜、１４（１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ）…Ｎ＋拡散層、１６，３３…コンタクト、２１，３４…ダミーコンタクト、３１，３１ａ，３１ｂ…金属配線層、１００…メモリセルアレイ、１６０，１６０’…ビット線電位調整回路、ＡＡ０，ＡＡ１，ＡＡ２…アクティブ領域、ＢＬ０〜ＢＬ４…ビット線（ソース線）、ＧＣ０，ＧＣ１…ワード線、ＭＣ００１〜ＭＣ１３４…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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