(57)【要約】【課題】微細化された３次元的なデバイスを実現し得る、半導体装置の製造方法を提供する。【解決手段】開示される、本発明の一実施形態による、半導体装置の製造方法によれば、ライン・アンド・スペース状の第２の層１２を、第２の層１２が延在する方向と交わる方向に延びるライン・アンド・スペース状の第８の層２５をマスクとしてエッチングすることにより、二次元的に配列される第２の層１２を得、これにより下地層をエッチングすることにより、二次元的に配列されるピラーを形成することができる。【選択図】図３
2010129683.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、第１の層、第２の層、第３の層、及び第４の層を積層するステップと、
前記第４の層を加工して、第１の方向に延びるストライプ状の第１のパターンを有する第１のマスク層を形成するステップと、
前記第１のマスク層を用いて前記第３の層を加工して、前記第１のパターンを有する第１の犠牲層を形成するステップと、
少なくとも前記第１の犠牲層を覆う第５の層を形成するステップと、
前記第５の層が前記第１の犠牲層の側壁に残るように前記第５の層を薄くするステップと、
前記第１の犠牲層を除去して、前記第１の方向に延びるストライプ状の第２のパターンを有する第１の側壁層を形成するステップと、
前記第１の側壁層を用いて前記第２の層を加工して、前記第２のパターンを有する第２のマスク層を形成するステップと、
前記第２のマスク層を埋めるように第６の層を形成するステップと、
前記第６の層の上に第７の層を形成するステップと、
前記第７の層を加工して、第１の方向と交差する第２の方向に延びるストライプ状の第３のパターンを有する第３のマスク層を形成するステップと、
前記第３のマスク層を用いて前記第６の層を加工して、前記第３のパターンを有する第２の犠牲層を形成するステップと、
少なくとも前記第２の犠牲層を覆う第８の層を形成するステップと、
前記第８の層が前記第２の犠牲層の側壁に残るように前記第８の層を薄くするステップと、
前記第２の犠牲層を除去して、前記第２の方向に延びるストライプ状の第４のパターンを有する第２の側壁層を形成するステップと、
前記第２の側壁層を用いて前記第２のマスク層を加工して、前記第１の方向と前記第２の方向とに沿って配列されるドットを有する第４のマスク層を形成するステップと、
前記第４のマスク層を用いて前記第１の層を加工して、第５のマスク層を形成するステップと、
前記第５のマスク層を用いて前記基板を加工するステップと
を含む、半導体装置の製造方法。
【請求項２】
前記第１の方向と前記第２の方向とのなす角度が９０°である、請求項１に記載の製造方法。
【請求項３】
前記基板がシリコンで形成され、
前記第１の層が窒化シリコンで形成され、
前記第２の層がシリコンで形成され、
前記第３の層が反射防止層であり、
前記第４の層がフォトレジストで形成される、
請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
基板の上に、第３の犠牲層、第１の層、第２の層、第３の層、及び第４の層を積層するステップと、
前記第４の層を加工して、第１の方向に延びるストライプ状の第１のパターンを有する第１のマスク層を形成するステップと、
前記第１のマスク層を用いて前記第３の層を加工して、前記第１のパターンを有する第１の犠牲層を形成するステップと、
少なくとも前記第１の犠牲層を覆う第５の層を形成するステップと、
前記第５の層が前記第１の犠牲層の側壁に残るように前記第５の層を薄くするステップと、
前記第１の犠牲層を除去して、前記第１の方向に延びるストライプ状の第２のパターンを有する第１の側壁層を形成するステップと、
前記第１の側壁層により前記第２の層を加工して、前記第２のパターンを有する第２のマスク層を形成するステップと、
前記第２のマスク層を埋めるように第６の層を形成するステップと、
前記第６の層の上に第７の層を形成するステップと、
前記第７の層を加工して、第１の方向と交差する第２の方向に延びるストライプ状の第３のパターンを有する第３のマスク層を形成するステップと、
前記第３のマスク層を用いて前記第６の層を加工して、前記第３のパターンを有する第２の犠牲層を形成するステップと、
少なくとも前記第２の犠牲層を覆う第８の層を形成するステップと、
前記第８の層が前記第２の犠牲層の側壁に残るように前記第８の層を薄くするステップと、
前記第２の犠牲層を除去して、前記第２の方向に延びるストライプ状の第４のパターンを有する第２の側壁層を形成するステップと、
前記第２の側壁層及び前記第２のマスク層を用いて、前記第３の犠牲層内に、前記基板に到達する孔を形成するステップと、
前記孔を埋め込む第２の埋込層を形成するステップと、
前記第２の埋込層を薄くして、前記第３の犠牲層を露出させるステップと、
前記第３の犠牲層を除去して、前記第２の埋込層から形成される第６のマスク層を形成するステップと、
前記第６のマスク層を用いて前記基板を加工するステップと
を含む、半導体装置の製造方法。
【請求項５】
前記第６の層を形成するステップが、
前記第２の層を埋める第１の埋込層を形成するステップと、
前記第１の埋込層を平坦化するステップと
を含み、
前記平坦化された前記埋込層の上に前記第６の層が形成される、請求項１又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路のより高い集積度を実現するため、デバイス構造の３次元化が期待されている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ素子においては、基板上の専有面積を小さくしつつ電極の表面を増大することによって比較的大きな蓄積容量を確保することが可能なシリンダー型キャパシタが重要視され、そのようなキャパシタ用の電極を確実に形成する方法が提案されている（特許文献１）。
【０００３】
また、能動素子に関しては、プレーナ型ＦＥＴ（Field Effect Transistor）におけるゲート長の縮小に伴って生じるリーク電流の増大という問題を解決するため、リーク電流を低く抑えつつ微細化をすることが可能なＦｉｎ−ＦＥＴ（Fin Field Effect Transistor）や（非特許文献１）、専有面積を縮小しつつ高速動作や低消費電力を実現可能なＳ−ＳＧＴ（Stacked-Surrounding Gate Transistor）などの３次元構造を有するトランジスタ（非特許文献２）が注目されている。
【０００４】
このような３次元化が実現されれば、集積度がより高い、高性能な大規模集積回路を実現することが可能となる。
【特許文献１】特開２００８−１３５６３２号公報
【非特許文献１】Digh Hisamoto, Toru Kaga, Eiji Takeda, "Impact of the Vertical SOI "DELTA" Structure on Planar Device Technology" IEEE TRANSACTIONS ON ELECTRON DEVICES Vol.38 No.6, June 1991.
【非特許文献２】T. Endoh, K. Shinmei, H. Sakuraba and F. Masuoka, "The analysis of the stacked-surrounding gate transistor (S-SGT) DRAM for the high speed and low voltage operation", IEICE Trans. Electron., vol. E81-C, No.9, p.1491, 1998.
【非特許文献３】T.Endoh et. al., IEICE TRANSACTIONS ON ELECTRONICS, Vol. E80-C, No.7, pp. 911-917, July, 1997.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のような３次元化デバイスを実現するためには、デバイス要素の更なる微細化を欠くことができず、従来の（又は現行の）フォトグラフィー技術により実現可能な限界寸法を下回る寸法を実現するため、例えば１３．５ｎｍといった波長を有する極端紫外線（ＥＵＶ）を利用するＥＵＶ露光技術の開発が進められている。しかし、ＥＵＶでは露光に長い時間がかかるなどの理由により、これまでのところ実用化には至っていない。このため、ＥＵＶ露光を始めとする新たな露光技術が開発されるのを待つことなく、微細化された３次元的なデバイスを提供し得る製造方法の開発が望まれている。
【０００６】
本発明は、このような事情に鑑み、微細化された３次元的なデバイスを実現し得る、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を実現するため、本発明の第１の態様は、基板の上に、第１の層、第２の層、第３の層、及び第４の層を積層するステップと、第４の層を加工して、第１の方向に延びるストライプ状の第１のパターンを有する第１のマスク層を形成するステップと、第１のマスク層を用いて第３の層を加工して、第１のパターンを有する第１の犠牲層を形成するステップと、少なくとも第１の犠牲層を覆う第５の層を形成するステップと、第５の層が第１の犠牲層の側壁に残るように第５の層を薄くするステップと、第１の犠牲層を除去して、第１の方向に延びるストライプ状の第２のパターンを有する第１の側壁層を形成するステップと、第１の側壁層を用いて第２の層を加工して、第２のパターンを有する第２のマスク層を形成するステップと、第２のマスク層を埋めるように第６の層を形成するステップと、第６の層の上に第７の層を形成するステップと、第７の層を加工して、第１の方向と交差する第２の方向に延びるストライプ状の第３のパターンを有する第３のマスク層を形成するステップと、第３のマスク層を用いて第６の層を加工して、第３のパターンを有する第２の犠牲層を形成するステップと、少なくとも第２の犠牲層を覆う第８の層を形成するステップと、第８の層が第２の犠牲層の側壁に残るように第８の層を薄くするステップと、第２の犠牲層を除去して、第２の方向に延びるストライプ状の第４のパターンを有する第２の側壁層を形成するステップと、第２の側壁層を用いて第２のマスク層を加工して、第１の方向と第２の方向とに沿って配列されるドットを有する第４のマスク層を形成するステップと、第４のマスク層を用いて第１の層を加工して、第５のマスク層を形成するステップと、第５のマスク層を用いて基板を加工するステップとを含む、半導体装置の製造方法を提供する。
【０００８】
本発明の第２の態様は、第１の態様の半導体装置の製造方法であって、上記の第１の方向と第２の方向とのなす角度が９０°である製造方法を提供する。
【０００９】
本発明の第３の態様は、第１又は第２の態様の半導体装置の製造方法であって、基板がシリコンで形成され、第１の層が窒化シリコンで形成され、第２の層がシリコンで形成され、第３の層が反射防止層であり、第４の層がフォトレジストで形成される製造方法を提供する。
【００１０】
本発明の第４の態様は、基板の上に、第３の犠牲層、第１の層、第２の層、第３の層、及び第４の層を積層するステップと、第４の層を加工して、第１の方向に延びるストライプ状の第１のパターンを有する第１のマスク層を形成するステップと、第１のマスク層を用いて第３の層を加工して、第１のパターンを有する第１の犠牲層を形成するステップと、少なくとも第１の犠牲層を覆う第５の層を形成するステップと、第５の層が第１の犠牲層の側壁に残るように第５の層を薄くするステップと、第１の犠牲層を除去して、第１の方向に延びるストライプ状の第２のパターンを有する第１の側壁層を形成するステップと、第１の側壁層により第２の層を加工して、第２のパターンを有する第２のマスク層を形成するステップと、第２のマスク層を埋めるように第６の層を形成するステップと、第６の層の上に第７の層を形成するステップと、第７の層を加工して、第１の方向と交差する第２の方向に延びるストライプ状の第３のパターンを有する第３のマスク層を形成するステップと、第３のマスク層を用いて第６の層を加工して、第３のパターンを有する第２の犠牲層を形成するステップと、少なくとも第２の犠牲層を覆う第８の層を形成するステップと、第８の層が第２の犠牲層の側壁に残るように第８の層を薄くするステップと、第２の犠牲層を除去して、第２の方向に延びるストライプ状の第４のパターンを有する第２の側壁層を形成するステップと、第２の側壁層及び第２のマスク層を用いて、第３の犠牲層内に、基板に到達する孔を形成するステップと、孔を埋め込む第２の埋込層を形成するステップと、第２の埋込層を薄くして、第３の犠牲層を露出させるステップと、第３の犠牲層を除去して、第２の埋込層から形成される第６のマスク層を形成するステップと、第６のマスク層を用いて基板を加工するステップとを含む、半導体装置の製造方法を提供する。
【００１１】
本発明の第５の態様は、第１又は第４の態様の半導体装置の製造方法であって、第６の層を形成するステップが、第２の層を埋める第１の埋込層を形成するステップと、第１の埋込層を平坦化するステップとを含み、平坦化された埋込層の上に第６の層が形成される製造方法を提供する。
【発明の効果】
【００１２】
本発明の実施形態によれば、微細化された３次元的なデバイスを実現し得る、半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきものである。
【００１４】
（第１の実施形態）
図１から図３は、本発明の一の実施形態による半導体装置の製造方法を説明する図であり、主な工程を経た後の基板の一部を拡大して模式的に示している。 
図１（ａ）を参照すると、基板１０の上に、第１の層１１、第２の層１２、第３の層１３、及び第４の層１４がこの順に形成されている。これらの層１１から１４は、マスク層又は犠牲層として機能し、本実施形態においては、基板１０が最終的なエッチングの対象である。
【００１５】
まず、第４の層１４が、図１（ｂ）に示すようにパターン化されて所定の形状を有することとなる。次に、パターン化された第４の層１４の全体が、図１（ｃ）に示すように縮小化されて、下地層である第３の層１３をエッチングするエッチングマスクへと形成される。第３の層１３に対するエッチングマスクとして機能することから、第４の層１４は、第３の層１３のエッチングにおいて十分なエッチング選択比を確保することが可能な材料により形成される。
【００１６】
また、第４の層１４は、第３の層１３のエッチング（オーバーエッチングを含む）後に残存し得るような厚さを有する。例えば、図１（ａ）に示す形成直後の第４の層１４の厚さＴ１４は、第４の層１４の縮小量をＳ１４とし、第３の層１３の厚さをＴ１３とし、第３の層１３をエッチングするときのエッチングレートをＲ１３とし、この場合の第４の層１４のエッチングレートをＲ１４とすると、
Ｔ１４≧Ｒ１４×（Ｔ１３／Ｒ１３＋α）＋Ｓ１４
∴Ｔ１４≧Ｔ１３×ＥＲ４３＋Ｒ１４×α＋Ｓ１４  ・・・式（１）
ここで、ＥＲ４３：エッチング選択比（＝Ｒ１４／Ｒ１３）
α：オーバーエッチング時間
といった関係を満たすように決定すると好ましい。
【００１７】
次いで、第４の層１４をマスクとして第３の層１３をエッチングして、第２の層１２の上面を露出させると、第３の層１３は、図１（ｄ）に示すように、マスクの平面形状とほぼ同一の平面形状を有することとなる。エッチング後の第３の層１３は、後述する第５の層１５を形成するための基礎として機能する。したがって、第３の層１３は、第５の層１５の形成のための基礎を提供し得る材料、具体的には、第３の層１３の上又は側面に第５の層１５を形成し得る材料で形成される。
【００１８】
なお、本実施形態では、第３の層１３の上に残存する第４の層１４もまた第５の層１５を形成するための基礎として利用される。このため、第４の層１４もその上又は側面に第５の層１５を形成し得る材料で形成されると好ましい。ただし、第３の層１３のエッチング後に第４の層１４を除去し、第３の層１３の上又は側面だけに第５の層１５を形成しても良い。
【００１９】
図１（ｅ）を参照すると、第２の層１２及び第４の層１４の上面と、第３の層１３及び第４の層１４の側面とに、第５の層１５が堆積されている。この堆積は、加熱触媒体で原料ガスを活性化させた化学気相堆積法、分子層堆積法（ＭＬＤ）などを始めとする種々の堆積法により行うことができる。
【００２０】
次いで、第２の層１２の表面と第４の層１４の表面とが露出するように、第５の層１５をエッチバックする（図１（ｆ））。これにより、第５の層１５は、第３の層１３及び第４の層１４の側面にのみ残ることとなる。次に、第３の層１３及び第４の層１４を除去すると、図１（ｇ）に示すように、第５の層１５のみが、所定のパターンで第２の層１２の上に残ることとなる。この第５の層１５は、第２の層１２に対するエッチングマスクとして機能する。このため、第５の層１５は、第２の層１２のエッチングにおいて十分なエッチング選択比を確保することが可能な材料により形成される。
【００２１】
なお、図１（ｆ）と図１（ｇ）を参照すると、エッチングマスクとしての第５の層１５の厚さＨ１５は、第３の層１３と第４の層１４の厚さの合計とほぼ等しいことが分かる。すなわち、第５の層１５の高さ（厚さ）Ｔ１５は、第３の層１３の厚さＴ１３により決定することが可能である。例えば、第３の層１３の厚さＴ１３を決定するに際しては、第２の層１２の厚さをＴ１２とし、第２の層１２のエッチングマスクとして必要な第５の層１５の高さをＨ１５とし、第２の層１２をエッチングするときの第２の層１２のエッチングレートをＲ１２とし、この場合の第５の層１５のエッチングレートをＲ１５としたときに、
Ｔ１３＋ＲＴ１４＝Ｈ１５≧ＥＲ５２×Ｔ１２＋β×Ｒ１５  ・・・式（２）
ここで、ＲＴ１４：第４の層１４の残存厚さ
ＥＲ５２：エッチング選択比（＝Ｒ１５／Ｒ１２）
β：オーバーエッチング時間
で表される関係を考慮することが好ましい。なお、ＲＴ１４は、式（１）から、
ＲＴ１４＝Ｔ１４−Ｒ１４×（Ｔ１３／Ｒ１３＋β）−Ｓ１４
で表される。
【００２２】
次に、図１（ｇ）に示す第５の層１５を用いて第２の層１２をエッチングする。これにより、第２の層１２における第５の層１５によってマスクされていない部分が除去されて、第１の層１１の上面が露出する（図１（ｈ））。続けて、第２の層１２の上の第５の層１５を除去すると、所定のパターンを有する第２の層１２が第１の層１１の上に残る（図１（ｉ））。
【００２３】
この後、図１（ｊ）に示すように、所定のパターンを有する第２の層１２を埋めるように、第１の層１１の上に第６の層２３を形成する。図示のとおり、第６の層２３は、その上面が平坦となるように形成され、平坦な第６の層２３の上には第７の層２４が形成される。
【００２４】
以下、図２を参照しながら、後続の工程を説明する。図２（ａ１）から図２（ａ５）は、図１（ｊ）のI−I線に沿った断面に相当する図であり、図２（ｂ１）から図２（ｂ５）は、図１（ｊ）のII−II線に沿った断面に相当する図である。
【００２５】
第７の層２４は、パターン化されて、図２（ａ１）及び図２（ｂ１）に示すように所定の形状を有することとなる。パターン化された第７の層２４は、第２の層１２と交差する方向に延びている。次に、第７の層２４は、図２（ａ２）及び図２（ｂ２）に示すように縮小化される。これにより、下地層である第６の層２３をエッチングするエッチングマスクが形成される。このため、第７の層２４は、第６の層２３のエッチングにおいて十分なエッチング選択比を確保することが可能な材料により形成される。
【００２６】
また、第７の層２４は、第６の層２３のエッチング（オーバーエッチングを含む）後に残存し得るような厚さを有する。例えば、第７の層２４の厚さは、第４の層１４について説明した式（１）を参照することにより決定することができる。
【００２７】
次いで、第７の層２４をマスクとして第６の層２３をエッチングすると、第６の層２３は、図２（ａ３）及び（ｂ３）に示すように、マスクの平面形状とほぼ同一の平面形状を有することとなる。このエッチングの終了後、図２（ａ３）においては第２の層１２が露出し、図２（ｂ３）においては第１の層１１が露出している。
【００２８】
エッチング後の第６の層２３は、後述する第８の層２５を形成するための基礎として機能する。したがって、第６の層２３は、第８の層２５の形成のための基礎を提供し得る材料、具体的には、第６の層２３の上又は側面に第８の層２５を形成し得る材料で形成される。
【００２９】
なお、本実施形態では、第６の層２３の上に残存する第７の層２４もまた、第８の層２５を形成するための基礎として利用されている。このため、第７の層２４も、その上又は側面に第８の層２５を形成し得る材料で形成されると好ましい。ただし、第６の層２３のエッチング後に、第７の層２４を除去し、第６の層２３の上又は側面だけに第８の層２５を形成しても良い。
【００３０】
続けて、第７の層２４及び第６の層２３を覆うように、第１の層１１及び第２の層１２の上に第８の層２５を堆積する（図２（ａ４）及び（ｂ４））。この堆積は、第５の層１５の堆積と同様に、加熱触媒体を用いた化学気相堆積法、分子層堆積法などを始めとする堆積法により行うことができる。この後、第８の層２５をエッチバックすることにより、第７の層２４、第２の層１２、及び第１の層１１の上面を露出させる（図２（ａ５）及び（ｂ５））。
【００３１】
この後、第７の層２４と第６の層２３を除去すると、図３に示す構造が得られる。上面図である図３（ａ）を参照すると、第８の層２５と、第２の層１２とが互いに交差して重ね合わされた格子状のパターンが形成されていることが分かる。格子の開口（格子のはりにより囲まれる部分）には、第１の層１１が露出している。
【００３２】
図３（ｂ）に示すように、第２の層１２の長手方向（Ｙ軸方向）に延びる一点鎖線に沿った断面では、第１の層１１の上に第２の層１２が形成され、第２の層１２の上に第８の層２５が形成されている。また、図３（ｃ）に示すように、第２の層１２の間に延びる一点鎖線に沿った断面では、第１の層１１の上に直接に第８の層２５が形成されている。一方、図３（ｅ）に示すように、第８の層２５の長手方向（Ｘ軸方向）に延びる一点鎖線に沿った断面においては、第１の層１１の上に第２の層１２が所定のピッチで配列し、第２の層１２を埋めるように第８の層２５が形成されている。また、図３（ｄ）に示すように、第８の層２５の間に延びる一点鎖線に沿った断面では、第１の層１１の上に第２の層１２が所定のパターンで配列されている。
【００３３】
この後、第８の層２５をマスクとして第８の層２５の間に露出している第２の層１２を除去すると、図４（ａ）の上面図に示すように、第８の層２５の間では全体に亘って第１の層１１が露出する。ここで、図４（ｅ）に最も適切に図示されるように、第８の層２５の下には、第２の層１２が第８の層２５の長手方向に沿って所定のピッチで配列されている。
【００３４】
次に、第８の層２５を除去すると、図５に示すように、第１の層１１の上に、第２の層１２から形成されたアレイ状に配置されるドット１２０が得られる。この後、ドット１２０をマスクとして第１の層１１をエッチングする。このエッチングにより、第１の層１１のドット１２０で覆われていない部分が除去されて基板１０が露出するとともに、ドット１２０で覆われていた部分が残り、第１の層１１によるドットが形成される。次いで、ドット１２０と、その下に残る、第１の層１１のドットとをマスクとして基板１０をエッチングし、このマスクを除去すると、図６に示すように、基板１０の上に２次元的に配列されたピラー１００が得られる。
【００３５】
なお、第２の層１２がドット１２０へ加工されて、第１の層１１に対するマスク層として機能するため、第２の層１２は、第１の層１１のエッチングにおいて十分なエッチング選択比を確保することが可能な材料により形成される。また、第２の層１２は、第１の層１１のエッチング（オーバーエッチングを含む）後に残存し得るような厚さを有する。例えば、図１（ａ）に示す第２の層１２の厚さＴ１２は、第１の層１１の厚さをＴ１１とし、第１の層１１をエッチングするときのエッチングレートをＲ１１とし、この場合の第２の層１２のエッチングレートをＲ１２とすると、
Ｔ１２≧Ｒ１２×（Ｔ１１／Ｒ１１＋α）
∴Ｔ１２≧Ｔ１１×ＥＲ２１＋Ｒ１２×α      ・・・式（３）
ここで、ＥＲ２１：エッチング選択比（＝Ｒ１２／Ｒ１１）
α：オーバーエッチング時間
といった関係を満たすように決定すると好ましい。また、第１の層１１（ドット）の上に残る第２の層１２から形成されたドット１２０の厚さを考慮に入れて第１の層１１の厚さを決定すると更に好ましい。
【００３６】
また、第１の層１１（のドット）は、基板１０に対するマスク層として機能するため、基板１０のエッチングにおいて十分なエッチング選択比を確保することが可能な材料により形成される。また、第１の層１１は、基板１０のエッチング後に残存し得るような厚さを有する。例えば、図１（ａ）に示す第１の層１１の厚さＴ１１は、基板１０のエッチング深さ（ピラー１００の高さ）をＤ１０とし、基板１０をエッチングするときのエッチングレートをＲ１０とし、この場合の第１の層１１のエッチングレートをＲ１１とすると、
Ｔ１１≧Ｒ１１×（Ｄ１０／Ｒ１０）
∴Ｔ１１≧Ｄ１０×ＥＲ１０      ・・・式（４）
ここで、ＥＲ１０：エッチング選択比（＝Ｒ１１／Ｒ１０）
といった関係を満たすように決定すると好ましい。
【００３７】
ここで、上記の基板１０、及び第１の層１１から第４の層１４の材質について例示すると、以下のとおりである。 
まず、基板１０は、本実施形態による半導体装置の製造方法を利用して製造される半導体装置に要求される特性に基づいて選択すると好ましい。例えば、基板１０は、シリコンウエハなどの半導体ウエハであって良く、表面に半導体層が形成された半導体ウエハであっても良い。また、表面に形成される半導体層は単一層であっても多層であっても良い。多層の場合には、それらの層は、例えば、ｎ型半導体層とｐ型半導体層とを含むことができる。さらに、表面に形成される半導体層は、半導体ウエハの材料と異なる材料で形成されても良い。例えば、基板１０は、シリコンウエハと、この上に形成されるシリコンゲルマニウム（ＳｉＧｅ）とから構成しても良い。
【００３８】
また、基板１０は、２つの半導体ウエハを貼り合わせることにより形成されていても良い。さらに、基板１０は、シリコンに限らず、ＳｉＧｅ、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）などを始めとする化合物半導体で形成しても良い。
【００３９】
また、第１の層１１、第２の層１２、第３の層１３（第６の層２３）、および第４の層１４（第７の層２４）は、上述のようにマスク層又は犠牲層として機能することができ、その機能を発揮する対象である他の層に対して上述の性質を有する限り、如何なる材料により形成して良い。
【００４０】
さらに、第１の層１１は、基板１０をエッチングするのに十分な選択比（例えば３以上の選択比）を有していると好ましい。また、第２の層１２は、第１の層１１をエッチングするに十分な選択比（例えば３以上の選択比）を有していると好ましい。第３の層１３及び第４の層１４は、第２の層１２に対しても高い選択比（例えば５以上）を有していると好ましく、第１５の層１５は、第２の層１２に対して十分な選択比（例えば３以上）を有していると好ましい。
【００４１】
第１の層１１は、限定されないが例えば、窒化シリコン、酸窒化シリコン、酸化シリコンなどで形成することができる。第２の層１２は、限定されないが例えば、アモルファスシリコン、ポリシリコン、単結晶シリコンなどで形成することができる。また、第３の層１３は、限定されないが例えば反射防止層であって良く、第４の層１４は、これらに限定されないが例えばフォトレジスト、ＳｉＢＮなどで形成することができる。さらに、第５の層１５及び第８の層２５は、限定されないが例えば窒化シリコン、酸窒化シリコン、酸化シリコンなどで形成することができる。そして、これらの材料から適宜選択した組み合わせを用いることにより、図６に示すピラー１００を形成することができる。なお、上記の材料は、各層が発揮すべき機能や他の層に対する性質を有する範囲において、他の構成元素や不純物を含んでも良い。また、例えば、アモルファスシリコン層とポリシリコン層を含む多層膜で第２の層１２を形成するといったように、各層を多層膜で形成しても構わない。
【００４２】
以下、第１の層１１が窒化シリコンで形成され、第２の層１２がアモルファスシリコンで形成され、第３の層１３が反射防止層であり、第４の層１４がフォトレジストで形成され、基板１０がシリコンウエハである例を参照しながら、本発明の第１の実施形態による半導体装置の製造方法およびその利点をより具体的に説明する。
【００４３】
＜実施例１＞
図１（ａ）を参照すると、エッチングの対象となるシリコンウエハ１０の上に、窒化シリコン層１１と、アモルファスシリコン層１２と、有機材料からなる反射防止膜（ＢＡＲＣ）１３と、フォトレジスト層１４とがこの順に形成されている。
【００４４】
次に、図１（ｂ）に示すように、フォトレジスト層１４を所定のフォトマスクを用いて露光し現像することによりパターニングする。本実施例においては、このパターニングによって、フォトレジスト層１４はライン・アンド・スペース状のパターンを有することとなる。このパターンにおいて、例えば、ライン幅は約６０±６ｎｍであり、ラインの間隔（スペース幅）も約６０±６ｎｍであって良い。これらは、現行のフォトグラフィー技術のほぼ限界の寸法に相当する。なお、図１に示すように、フォトレジスト層１４のラインの延在方向をＹ軸方向とし、これと直交する方向をＸ軸方向とする。
【００４５】
次に、フォトレジスト層１４がスリミングされる。これにより、図１（ｃ）に示すように、フォトレジスト層１４のライン幅は約３０±３ｎｍと狭くなり、スペース幅は約９０±９ｎｍに広がる。スリミングは、例えば、酸素プラズマ等を用いたプラズマエッチングにより行うことができる。次いで、フォトレジスト層１４をマスクとしてＢＡＲＣ１３をエッチングすると、図１（ｄ）に示すように、アモルファスシリコン層１２が露出する。ＢＡＲＣ１３のエッチングもまた例えば、酸素プラズマ等を用いたプラズマエッチングにより行うことができる。したがって、本実施例においては、フォトレジスト層１４のスリミングとＢＡＲＣ１３のエッチングとは一の工程で行うことも可能である。
【００４６】
続けて、アモルファスシリコン層１２及びフォトレジスト層１４の上面と、フォトレジスト層１４及びＢＡＲＣ１３の側面とに、酸化シリコン層１５を堆積する（図１（ｄ））。この堆積は、加熱触媒体で原料ガスを活性化させた化学気相堆積法や、例えばＢＴＢＡＳとオゾンを用いた分子層堆積法（ＭＬＤ）により行うことができる。これらの堆積法は、低温（例えば３００℃以下程度）で行うことができるため、フォトレジスト層１４の上面及び側面への酸化シリコン膜１９の堆積に好適である。また、酸化シリコン層１５の厚さは、アモルファスシリコン層１２及びフォトレジスト層１４の上面においても、フォトレジスト層１４及びＢＡＲＣ１３の側面においても、フォトレジスト層１４のライン幅にほぼ等しい約３０±３ｎｍに調整される。このような調整は、コンフォーマルな酸化シリコン層を実現できるＭＬＤを用いれば、比較的容易に実現される。フォトレジスト層１４がライン・アンド・スペース状であるため、酸化シリコン層１５もまたライン・アンド・スペース状を有することとなる。この場合、ラインがＹ軸方向に延びており、酸化シリコン層１５のスペース幅は約３０±３ｎｍである。
【００４７】
次に、図１（ｆ）に示すように、フォトレジスト層１４とアモルファスシリコン層１２とが露出するように酸化シリコン層１５をエッチバックする。このエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガス、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。このエッチングにより、フォトレジスト層１４及びＢＡＲＣ１３の側面のみに酸化シリコン層１５が残る。これらの側面に残った酸化シリコン層１５において、ライン幅は約３０±３ｎｍであり、スペース幅もまた約３０ｎｍ±３である（ピッチは約６０±６ｎｍ）。
【００４８】
この後、酸素プラズマを用いたアッシング等により、フォトレジスト層１４とＢＡＲＣ１３を除去すると、図１（ｇ）に示すように、酸化シリコン層１５で形成される約３０±３ｎｍのライン幅と約３０±３ｎｍのスペース幅を有するライン・アンド・スペース状のパターンが形成される。
【００４９】
次に、この酸化シリコン層１５をマスクとしてアモルファスシリコン層１２をエッチングする。このエッチングは、例えば、ＨＢｒガス等を用いて行うことができる。これにより、アモルファスシリコン層１２における酸化シリコン層１５にマスクされていない部分が除去されて、窒化シリコン層１１が露出する（図１（ｈ））。続けて、アモルファスシリコン層１２の上の酸化シリコン層１５をＣＦ系ガス等を用いたエッチングにより除去すると、ライン・アンド・スペース状のパターンを有するアモルファスシリコン層１２が窒化シリコン層１１の上に残る（図１（ｉ））。
【００５０】
この後、このアモルファスシリコン層１２を覆うように窒化シリコン層１１の上にＢＡＲＣ２３を形成する。ＢＡＲＣ２３は、液状の原料を回転塗布により形成することができるため、この原料の流動性によって、形成されるＢＡＲＣ２３の上面はほぼ平坦になることができる。続けて、ＢＡＲＣ２３の上にフォトレジスト層２４を形成する（図２（ｊ））。
【００５１】
この後、図２（ａ１）及び（ｂ１）に示すとおり、まず、フォトレジスト層２４を所定のフォトマスクを露光し現像することによりパターン化する。パターン化されたフォトレジスト層２４は、フォトレジスト層１４（図１（ｂ））と同様に、ライン・アンド・スペース状を有している。本実施例においては、ライン幅は約６０±６ｎｍであり、スペース幅も約６０±６ｎｍである。フォトレジスト層２４のライン（スペース）の長手方向は、アモルファスシリコン層１２のライン（スペース）の長手方向と交わる方向である。図示の例では、アモルファスシリコン層１２がＹ軸方向に延びるのに対して、フォトレジスト層２４はＸ軸方向に延びている。
【００５２】
次いで、酸素プラズマ等を用いてフォトレジスト層２４をスリミングする。これにより、フォトレジスト層２４におけるライン幅は約３０±３ｎｍと狭くなり、スペース幅は約９０±９ｎｍに広がる（図２（ａ２）及び（ｂ２））。続けて、フォトレジスト層２４をマスクとしてＢＡＲＣ２３をエッチングすると、下地層が露出する。具体的には、図２（ａ３）においてはアモルファスシリコン層１２が露出し、図２（ｂ３）においては窒化シリコン層１１が露出している。
【００５３】
次に、フォトレジスト層２４及びＢＡＲＣ２３を覆うようにアモルファスシリコン層１２及び窒化シリコン層１１の上に酸化シリコン層２５を堆積する（図２（ａ４）及び（ｂ４））。この堆積は、酸化シリコン層１５の堆積と同様に、加熱触媒体を用いた化学気相堆積法や、ＢＴＢＡＳとオゾンを用いた分子層堆積法により行うことができる。酸化シリコン層２５の厚さは、フォトレジスト層２４、アモルファスシリコン層１２、及び窒化シリコン層１１の上において約３０±３ｎｍであり、フォトレジスト層２４及びＢＡＲＣ２３の側面においても約３０±３ｎｍである。この後、酸化シリコン層２５を約３０±３ｎｍだけエッチバックすると、フォトレジスト層２４、アモルファスシリコン層１２（図２（ａ５））、及び窒化シリコン層１１の上面が露出する（図２（ｂ５））。
【００５４】
この後、フォトレジスト層２４と、その下のＢＡＲＣ２３とを酸素プラズマを用いたアッシング等により除去する。これにより、図３に示す構造が得られる。図３（ａ）は上面図であり、これを参照すると、ライン・アンド・スペース状の酸化シリコン層２５と、ライン・アンド・スペース状のアモルファスシリコン層１２とが互いに直交して重ね合わされた格子状のパターンが形成されていることが分かる。格子の開口には、窒化シリコン層１１が露出している。図３（ｂ）に示すように、アモルファスシリコン層１２の長手方向（図示の例ではＹ軸方向）に延びる一点鎖線に沿った断面では、窒化シリコン層１１の上にアモルファスシリコン層１２が形成され、アモルファスシリコン層２４の上に酸化シリコン層２５が形成されている。また、図３（ｃ）に示すように、アモルファスシリコン層１２の間に延びる一点鎖線に沿った断面では、窒化シリコン層１１の上に直接に酸化シリコン層２５が形成されている。
【００５５】
一方、図３（ｅ）に示すように、酸化シリコン層２５の長手方向（図示の例ではＸ軸方向）に延びる一点鎖線に沿った断面では、窒化シリコン層１１の上にアモルファスシリコン層１２が所定のピッチで配列され、このアモルファスシリコン層１２を埋めるように酸化シリコン層２５が形成されている。また、図３（ｄ）に示すように、酸化シリコン層２５の間に延びる一点鎖線に沿った断面では、窒化シリコン層１１の上にアモルファスシリコン層１２が配列されている。
【００５６】
次に、酸化シリコン層２５をマスクとし、ＨＢｒガス等を用いてアモルファスシリコン層１２をエッチングすると、図４（ａ）の上面図に示すように、ライン・アンド・スペース状の酸化シリコン層２５が残り、その間では全体に亘って窒化シリコン層１１が露出する。ここで、図４（ｅ）を参照すると、酸化シリコン層２５の下には、アモルファスシリコン層１２が、酸化シリコン層２５の長手方向に沿って所定のピッチで配列されている。ここで、アモルファスシリコン層１２の幅（ライン幅）は約３０±３ｎｍであり、間隔（スペース幅）も約３０±３ｎｍである。
【００５７】
次に、ＣＦ系ガス等を用いたエッチングにより酸化シリコン層２５を除去すると、図５に示すように、窒化シリコン層１１上にアレイ状に配置された、アモルファスシリコンで形成されるアモルファスシリコンドット１２０が得られる。この後、アモルファスシリコンドット１２０をマスクとして窒化シリコン層１１をエッチングする。このエッチングは、ＣＦ系ガス等により行うことができる。このエッチングにより、窒化シリコン層１１のアモルファスシリコンドット１４０で覆われていない部分が除去されてシリコンウエハ１０が露出するとともに、アモルファスシリコンドット１４０の下に窒化シリコンが残る。次いで、これらをマスクとしてシリコンウエハ１０をエッチングする。シリコンウエハ１０のエッチングには、ＨＢｒやＨＣｌをエッチングガスとしたドライエッチングを利用することができる。この後、使用したマスクをＣＦ系ガス等を用いたエッチングにより除去すると、図６に示すように、シリコンピラー１００が得られる。
【００５８】
以上、実施例１をも参照しながら説明したとおり、本発明の第１の実施形態による製造方法によれば、一の方向に延びるライン・アンド・スペース状の第５の層（酸化シリコン層）１５をマスクとして第２の層（アモルファスシリコン層）１２をエッチングすることにより、ライン・アンド・スペース状の第２の層（アモルファスシリコン層）１２が形成され、上記の一の方向と交わる方向に延びるライン・アンド・スペース状の第８の層（酸化シリコン層）２５をマスクとして第２の層（アモルファスシリコン層）１２をエッチングすることにより、ドット（アモルファスシリコンドット）１２０が形成される。ドット（アモルファスシリコンドット）１２０をマスクとしたエッチングにより、下地層である第１の層（窒化シリコン層）１１がエッチングされてドットが形成され、ドット（アモルファスシリコンドット）１２０と第１の層（窒化シリコン）１１によるドットとをマスクとしたエッチングにより、基板（シリコンウエハ）１０がエッチングされて基板（シリコンウエハ）１０の上にピラー１００が形成される。
【００５９】
上述のとおり、レジストの塗布／露光／現像により得られるフォトレジスト層１４（図１（ａ）、図２（ａ１）及び（ｂ１））は、従来の（又は現行の）露光技術により安定して実現される最小寸法（限界寸法）と同程度の約６０±６ｎｍといったライン幅とスペース幅を有しているが、得られるシリコンドットは、約３０±３ｎｍのライン幅とスペース幅を有している。このように、本実施形態によれば、露光技術の限界寸法を下回るライン幅とスペース幅を有する（限界寸法をＦとしたときにＦ／２の寸法を有する）ピラー１００を得ることができる。
【００６０】
なお、基板１０がシリコンウエハであるとき、ドット２１０をマスクとして用いたエッチングにおいては、シリコン結晶の結晶方位に依存して異方的にエッチングが進行することがあり、その結果、各ピラー１００は円柱状になる場合がある。この場合であっても、露光技術の限界寸法を下回る直径３０±３ｎｍ程度のピラー１００を得ることができる。
【００６１】
（第２の実施形態）
次に、本発明の第２の実施形態による半導体装置の製造方法を説明する。第２の実施形態においても、図１（ａ）に示すように、まず、基板１０の上に、第１の層１１、第２の層１２、第３の層１３、及び第４の層１４がこの順に形成される。これらの層の機能や他の層との関係は、第１の実施形態において説明したものと同じである。
【００６２】
第２の実施形態による半導体装置の製造方法は、第１の実施形態による製造方法と比較すると、第１の実施形態における第２の層１２のエッチングと第６の層２３の形成との間で平坦化工程が実施される点で主に相違する。以下の説明では相違点に中心に説明し、重複する説明を省略する。
【００６３】
まず、第１の実施形態において説明した第２の層１２をエッチングする工程までの一連の工程を行う。すなわち、図１（ａ）から図１（ｉ）を参照しながら説明した工程が行われる。これらの工程が終了した後の断面を図７（ａ）に示す。次に、図７（ｂ）に示すように、第１の層１１の上に残る第２の層１２を埋めるように第１の層１１の上に第９の層３５を堆積する。第９の層３５は、後述のとおり、化学機械研磨法（ＣＭＰ）による平坦化に供するため、第２の層１２のギャップ（スペース）を埋めることができ、第２の層１２との間で十分な研磨レート比を実現できる材料により形成される。
【００６４】
次に、ＣＭＰにより第９の層３５の上面を平坦化する（図７（ｃ））。ここで研磨は、例えば所定のエンドポイント検出を利用することにより、第２の層１２が露出するまで行われる。平坦化の後、第２の層１２と第９の層３５の上に第６の層２３と第７の層２４とをこの順に形成する（図７（ｄ））。
【００６５】
以下、図８を参照しながら、後続の工程を説明する。図８（ａ１）から図８（ａ５）は、図７（ｄ）のIII−III線に沿った断面に相当する図であり、図８（ｂ１）から図２（ｂ５）は、図７（ｄ）のIV−IV線に沿った断面に相当する図である。
【００６６】
図８（ａ１）及び（ｂ１）を参照すると、第７の層２４がパターン化されて、所定の形状を有している。パターン化された第７の層２４は、第２の層１２と交差する方向に延びている。また、図８（ａ１）においては、基板１０の上に、第１の層１１、第２の層１２、及び第６の層２３がこの順に積層されており、第６の層２３の上にパターン化された第７の層２４があるのに対して、図８（ｂ１）においては、基板１０の上に、第１の層１１、第９の層３５、及び第６の層２３がこの順に積層されており、第６の層２３の上にパターン化された第７の層２４がある。すなわち、図８（ｂ１）においては、図８（ａ１）における第２の層１２の代わりに第９の層３５が第１の層１１の上に形成されている。この第９の層３５は、上述の平坦化のために利用され、平坦化後に残存したものである。また、図８（ｂ１）と第１の実施形態における図２（ｂ１）とを比較することにより、平坦化工程の有無による相違が理解される。
【００６７】
次に、第７の層２４は、図８（ａ２）及び（ｂ２）に示すように縮小化される。これにより、下地層である第６の層２３をエッチングするエッチングマスクが形成される。
【００６８】
次いで、第７の層２４をマスクとして第６の層２３をエッチングすると、第６の層２３は、図８（ａ３）及び（ｂ３）に示すように、マスクの平面形状とほぼ同一の平面形状を有することとなる。なお、このエッチングの終了後、図８（ａ３）においては第２の層１２が露出し、図８（ｂ３）においては第９の層３５が露出している。
【００６９】
続けて、第７の層２４及び第６の層２３を覆うように、第２の層１２の上に第１０の層４５を堆積する（図８（ａ４）及び（ｂ４））。この堆積は、第５の層１５（図１（ｅ））の堆積と同様に、加熱触媒体を用いた化学気相堆積法、分子層堆積法などを始めとする堆積法により行うことができる。この後、第１０の層４５をエッチバックすることにより、第７の層２４、第９の層３５、及び第２の層１２の上面を露出させる（図８（ａ５）及び（ｂ５））。
【００７０】
この後、第７の層２４と第６の層２３を除去すると、図９に示す構造が得られる。上面図である図９（ａ）を参照すると、第１０の層４５と第２の層１２とが互いに交差して重ね合わされた格子状のパターンが形成されていることが分かる。格子の開口には、第１の層１１が露出している。
【００７１】
図９（ｂ）に示すように、第２の層１２の長手方向（図示の例ではＹ軸方向）に延びる一点鎖線に沿った断面では、第１の層１１の上に第２の層１２が形成され、第２の層１２の上に第１０の層４５が形成されている。また、図９（ｃ）に示すように、第２の層１２の間に延びる一点鎖線に沿った断面では、第１の層１１の上に第９の層３５が形成され、第９の層３５の上に第１０の層４５が形成されている。一方、図９（ｅ）に示すように、第１０の層４５の長手方向（図示の例ではＸ軸方向）に延びる一点鎖線に沿った断面においては、第１の層１１の上に、第２の層１２と第９の層３５とが交互に配列し、これらの上に第１０の層４５が形成されている。また、図９（ｄ）に示すように、第１０の層４５の間に延びる一点鎖線に沿った断面では、第１の層１１の上に第２の層１２と第９の層３５とが交互に配列されている。
【００７２】
この後、第１０の層４５をマスクとして、第１０の層４５の間に露出している第２の層１２を除去すると、図１０（ａ）の上面図に示すように、第１０の層４５の間には第９の層３５と第１の層１１が交互に露出している（図１０（ｄ））。また、図１０（ｅ）に最も適切に図示されるように、第１０の層４５の下には、第２の層１２と第９の層３５とが交互に配列されている。
【００７３】
次に、第１０の層４５と第９の層３５を除去すると、図５に示すように、第１の層１１の上に、第２の層１２から形成されたアレイ状に配置されたドット１２０が得られる。この後、ドット１２０をマスクとして第１の層１１をエッチングする。このエッチングにより、第１の層１１のドット１２０で覆われていない部分が除去されて基板１０が露出するとともに、ドット１２０で覆われていた部分が残る。次いで、ドット１２０と、その下に残る、第１の層１１のドットとをマスクとして基板１０をエッチングする。この後、ドット１２０とその下の第１の層１１のドットとを除去すると、図６に示すように、基板１０の上にピラー１００が得られる。
【００７４】
上述の第２の実施形態においても、第１の実施形態において説明したように、種々の材料の組み合わせを用いることにより、基板１０の上にピラー１００を形成することができる。好適な組み合わせとしては、第１の実施形態の実施例１と同様に、第１の層１１が窒化シリコンで形成され、第２の層１２がアモルファスシリコンで形成され、第３の層１３が反射防止層であれ、第４の層１４がフォトレジストで形成され、基板１０がシリコンウエハである場合を挙げることができる。また、実施例１で例示した材料を用い、実施例１を参照することにより、第２の実施形態による半導体装置の製造方法を具体的に実施することが可能である。この場合、平坦化のために堆積される第９の層３５は酸化シリコン層であると好ましく、この堆積には、低温での堆積が可能な加熱触媒体を用いた化学気相堆積法やＢＴＢＡＳとオゾンを用いた分子層堆積法を利用しても良いが、本実施形態では、フォトレジスト層１４は除去されているため、低温での堆積は必ずしも必要ではない。したがって、例えばテトラエトキシシラン（ＴＥＯＳ）を用いたプラズマ化学堆積法を利用して酸化シリコン層３５を堆積しても良い。また、アモルファスシリコン層１２の間のギャップを埋める観点から、コンフォーマル性の低い酸化シリコンの堆積を実現することができる堆積法を利用すると好ましい。
【００７５】
以上のとおり、第２の実施形態による半導体装置の製造方法によれば、第１の実施形態による半導体装置の製造方法の利点を有するとともに、一の方向に延びるライン・アンド・スペース状の第２の層１２が形成された後に、第９の層３５が堆積されて平坦化工程が行われるため、ライン・アンド・スペース状の第７の層２４（図８（ａ１）及び（ｂ１））の加工寸法精度を向上することができる。このため、全体として、ピラー１００の寸法精度が向上される。
【００７６】
ただし、平坦化工程を含まない第１の実施形態による製造方法は、この形成方法により製造する電子デバイスの製造コストを低減することができるという点で有利である。製造コストと寸法精度（歩留まり）の観点から、第１の実施形態および第２の実施形態による製造方法のいずれかを選択することが可能である。
【００７７】
（第３の実施形態）
次に、本発明の第３の実施形態による半導体装置の製造方法を説明する。 
第３の実施形態による製造方法は、第１の実施形態による製造方法と比較して、基板１０の上に第１１の層が形成され、第１１の層の上に、第１の層１１、第２の層１２、第３の層１３、及び第４の層１４がこの順に形成される点で相違する。また、第３の実施形態による製造方法は、第１の実施形態において図３を参照しつつ説明した工程から後の工程においても第１の実施形態による製造方法と相違する。以下の説明では相違点に中心に説明し、重複する説明を省略する。
【００７８】
まず、上述のとおり、基板１０の上に、第１１の層（以下、第１１の層５５と記す）、第１の層１１、第２の層１２、第３の層１３、及び第４の層１４をこの順に形成する。次に、図１から図３までを参照しながら説明した工程を順次行うと、図１１に示す構造が得られる。図１１（ａ）は上面図であり、図３（ａ）と同様に、一の方向に延びるライン・アンド・スペース状の第８の層２５と、一の方向と交差する方向に延びるライン・アンド・スペース状の第２の層１２とによる格子が形成されており、格子の開口には第１の層１１が露出している。
【００７９】
また、図１１（ｂ）から（ｅ）は、図１１（ａ）の各一点鎖線に沿った断面図であり、これらの図から分かるように、基板１０と第１の層１１との間に第１１の層５５が形成されているが、第１の層１１から上の構造は、図３（ｂ）から（ｅ）に示す構造と同じである。
【００８０】
次に、第８の層２５と第２の層１２とを格子状のマスクとして用いて、格子の開口に露出する第１の層１１をエッチングする。このエッチングにより、図１２（ａ）に示すように、第１の層１１にホール１１０が形成され、各ホール１１０の底には第１１の層５５が露出している。ホール１１０は、図１１（ａ）に示す格子の開口の配置に対応して二次元的に配置されている。なお、図１２（ａ）は、図１１（ｄ）に示す断面図に対応している（以下、図１２（ｂ）から図１２（ｅ）についても同様）。
【００８１】
続けて、第１２の層１２と、ホール１１０が形成された第１の層１１とをマスクとして、ホール１１０の底に露出する第１１の層５５をエッチングする。これにより、二次元的に配置されたホール５５０が第１１の層５５に形成される（図１２（ｂ））。この後、第１１の層５５の上に残るアモルファスシリコン層１２と、第１の層１１とを除去する。
【００８２】
次いで、図１２（ｃ）に示すように、第１１の層５５の上にホール５５０を埋め込むように第１２の層２１を堆積する。そして、第１２の層２１をエッチングにより又はＣＭＰにより薄くして、第１１の層５５の表面を露出させる（図１２（ｄ））。
【００８３】
次に、第１１の層５５を除去すると、図１２（ｅ）に示すように、基板１０上にドット２１０が形成される。ドット２１０は、第１１の層５５のホール５５０に埋め込まれた第１２の層２１から構成されている。すなわち、図１２（ａ）から図１２（ｅ）を参照しつつ説明した工程により、第１１の層５５のホール５５０のパターンが第１２の層２１により逆転写されてドット２１０のパターンが形成されたことになる。
【００８４】
続いて、ドット２１０をマスクとして基板１０をエッチングすると、図６と同様に、二次元的に配列されたピラー１００が形成される。
【００８５】
なお、ドット２１０は基板１０のエッチングの後にも残存し得る程度の厚さを有する。したがって、例えば、ドット２１０の高さ（厚さ）Ｔ２１０は、基板１０のエッチング深さ（ピラー１００の高さ）をＤ１０とし、基板１０のエッチングレートをＲ１０とし、このときのドット２１０のエッチングレートをＲ２１０とすると、
Ｔ２１０≧Ｒ１１×（Ｄ１０／Ｒ１０）
∴Ｔ２１０≧Ｄ１０×ＥＲ１０      ・・・式（５）
ここで、ＥＲ１０：エッチング選択比（＝Ｒ１１／Ｒ１０）
といった関係を満たすように決定すると好ましい。
【００８６】
また、上述のとおり、基板１０のエッチング用のマスクとして用いられるドット２１０は、第１１の層５５のホール５５０により形成されるから、ホール５５０の深さ、すなわち第１１の層５５の厚さにより、ドット２１０の厚さが決定される。したがって、第１１の層５５の厚さＴ５５は、
Ｔ５５＝Ｔ２１０≧Ｒ１１×（Ｄ１０／Ｒ１０）
∴Ｔ５５＝Ｔ２１０≧Ｄ１０×ＥＲ１０      ・・・式（５）
ここで、ＥＲ１０：エッチング選択比（＝Ｒ１１／Ｒ１０）
といった関係を満たすように決定すると好ましい。
【００８７】
なお、第３の実施形態においても、第１の実施形態において説明したように、種々の材料の組み合わせを用いることにより、基板１０の上にピラー１００を形成することができる。好適な組み合わせとしては、第１の実施形態の実施例１と同様に、第１の層１１が窒化シリコンで形成され、第２の層１２がアモルファスシリコンで形成され、第３の層１３が反射防止層であれ、第４の層１４がフォトレジストで形成され、基板１０がシリコンウエハである場合を挙げることができる。また、この場合において、第１１の層５５は酸化シリコンにより形成されると好ましく、第１２の層２１は窒化シリコンにより形成されると好ましい。これらの材料を用い、実施例１を参照することにより、第３の実施形態による半導体装置の製造方法を具体的に実施することが可能である。
【００８８】
なお、第１１の層５５を酸化シリコンで形成する場合、シリコンウエハ１０の熱酸化により酸化シリコン層５５を形成して良く、また、プラズマ支援化学気相堆積法を始めとする気相堆積法により形成しても良い。さらに、窒化シリコンにより形成される第１２の層２１（窒化シリコン層２１）は、窒化シリコン層１１と同様に形成することができる。
【００８９】
以上のとおり、本発明の第３の実施形態による製造方法によれば、一の方向に延びるライン・アンド・スペース状の第５の層１５をマスクとしたエッチングにより形成されるライン・アンド・スペース状の第２の層１２と、これに交差する他の方向に延びるように形成されるライン・アンド・スペース状の第８の層２５とから格子状パターンのマスクが形成され、このマスクを用いて下地層である第１の層１１をエッチングすることにより、二次元的に配置されるホール１１０が第１の層１１に形成される。さらに、第１の層１１の下地層である第１１の層５５がエッチングされて第１１の層５５にホール５５０が形成される。そして、ホール５５０を埋め込むように第１２の層２１を堆積し、エッチング又はＣＭＰにより第１２の層２１を露出させ、第１１の層５５を除去することにより、第１２の層１２からドット２１０が形成される。ドット２１０をマスクとして基板１０をエッチングすることにより、ピラー１００（図６）が形成される。
【００９０】
第１の実施形態の実施例１と同様に、第８の層２５と第２の層１２は、例えば約３０±３ｎｍのライン幅とスペース幅を有するライン・アンド・スペース状の形状へと形成することができるため、ピラー１００は、一辺が約３０±３ｎｍの正方形の上面形状を有することができ、各ピラー１００の間隔もまた約３０±３ｎｍとなる。すなわち、第３の実施形態による製造方法によっても、露光技術の限界寸法を下回る幅と間隔を有するピラー１００を得ることができる。
【００９１】
また、第３の実施形態による製造方法では、第８の層２５と第１２の層１２とによる格子の開口に対応する位置に各ピラー１００が配置されることとなる。これは、第１及び第２の実施形態による製造方法において、第８の層２５と第１２の層１２とによる格子の格子点に対応する位置に各ピラー１００が配置されるのと対照的である。
【００９２】
なお、第３の実施形態において、第１２の層２１は、フォトレジスト、ポリイミド、スピンオングラスなどの液状の原料を用いると塗布形成法により形成しても良い。これによっても、第１１の層５５のホール５５０を埋め込むことができる。
【００９３】
以上、幾つかの実施形態及び実施例を参照しながら、本発明を説明したが、本発明はそれらの実施形態に限定されることなく、種々に変更や変形が可能である。 
例えば、第１から第３の実施形態における具体的な材料として、第２の層１２がアモルファスシリコン層１２で形成される場合を例示したが、第２の層１２はポリシリコンで形成しても良い。
【００９４】
また、第１から第３の実施形態において、第４の層１４と第７の層２４とは同一の幅と間隔を有するパターンを有して良いが、これらの幅および間隔を変えることにより、長方形の上面形状を有するピラー１００を得ることも可能である。なお、この場合においても、エッチングによって長方形でなく楕円形の上面形状を有するシリコンピラーとなる場合がある。
【００９５】
さらに、第４の層１４と第７の層２４のピッチを変更することにより、一つのチップ（ダイ）の中で、ピラー１００の密度の高い領域と低い領域とを設けることも可能である。
【００９６】
また、図３（ａ）、図９（ａ）、図１１（ａ）等では、説明の便宜上、第２の層１２と第８の層２５（第１０の層４５）が直交するように図示されているが、直交に限られない。例えば、図１３は、図３（ａ）、図９（ａ）及び図１１（ａ）に相当する図であり、第２の層１２と第８の層２５とが、約４５°の角度で交差している。これは、例えば図１（ｊ）から図２（ａ１）及び（ｂ１）までを参照しながら説明した工程において、第２の層１２と約４５°の角度で交差するように第７の層２４をパターン化することにより実現することができる。図１３を用いて、図４から図６を参照しながら説明した工程を実施すると、図１４に示すような、平行四辺形の上面形状を有するピラー１０１が得られる。なお、上述のように基板１００のエッチングによって、平行四辺形でなく楕円形の上面形状を有するピラー１０１が得られる場合がある。
【００９７】
なお、上述の実施形態のいずれによっても、シリコンウエハにシリコンピラーを形成することができるが、このシリコンピラーは、例えば、ＳＧＴ又はＳ−ＳＧＴの形成のためのものであって良い。ＳＧＴの構造を図１５に例示する（詳細は非特許文献３を参照）。図示のとおり、基板１０は、第１のシリコンウエハ１０ａと、酸化シリコン層１０ｂと、第１のシリコンウエハ１０ｃとから構成されている。基板１０の上には、ｎ＋型シリコン層１０４と、ｐ型シリコン層１０３と、ｎ＋型シリコン層１０２とがこの順に積層されたシリコンピラー１００（１０１）が形成されている。このシリコンピラー１００は、基板１０上に例えばエピタキシャル成長により、ｎ＋型シリコン膜／ｐ型シリコン膜／ｎ＋型シリコン膜を成長した多層エピタキシャル基板を用意し、この多層エピタキシャル基板に対して上述の実施形態による製造方法を実施することにより得られる。また、シリコンピラー１００（１０１）の外周には、所定のゲート長Ｌを有するゲート絶縁膜１０５と、ゲート絶縁膜１０５を覆うように接するゲート電極１０６とが形成されている。このように構成されるＳＧＴ１１２は、ｎ＋型シリコン層１０２（ドレイン）とｎ＋型シリコン層１０４（ソース）との間に電圧を印加し、ゲート電極１０６に対して所定の電位を印加することにより、電界効果トランジスタとして機能する。
【００９８】
また、本発明の実施形態により形成されるシリコンピラーは、シリンダー型キャパシタの基礎として機能することも可能である。すなわち、各ピラーの外周面に電極を形成し、その電極の周りに誘電体を形成し、その誘電体の周りに電極を形成することにより、シリンダー型キャパシタを実現することができる。
【００９９】
上述の実施形態においては、現状の露光技術の限界寸法を６０ｎｍ程度として説明したが、露光技術の発展により限界寸法が更に縮小された場合には、それに伴って、各ピラー１００の寸法（間隔）もまた縮小され得ることは言うまでもない。
【０１００】
また、第３の実施形態による製造方法の変形例として、第２の実施形態による製造方法の始めから図９を参照しつつ説明した工程までを行ない、この後に、図１２に示す工程を実施しても良い。この変形例は、第３の実施形態による製造方法に、第２の実施形態による製造方法における平坦化工程（図７（ｂ）、図７（ｃ））を組み込んだ製造方法に相当する。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態による製造方法の工程を模式的に示す図
【図２】図１に引き続いて、本発明の第１の実施形態による製造方法の工程を模式的に示す図
【図３】図２に引き続いて、本発明の第１の実施形態による製造方法の工程を模式的に示す図
【図４】図３に引き続いて、本発明の第１の実施形態による製造方法の工程を模式的に示す図
【図５】図４に引き続いて、本発明の第１の実施形態による製造方法の工程を模式的に示す図
【図６】図５に引き続いて、本発明の第１の実施形態による製造方法の工程を模式的に示す図
【図７】本発明の第２の実施形態による製造方法の工程を模式的に示す図
【図８】図７に引き続いて、本発明の第２の実施形態による製造方法の工程を模式的に示す図
【図９】図８に引き続いて、本発明の第２の実施形態による製造方法の工程を模式的に示す図
【図１０】図９に引き続いて、本発明の第２の実施形態による製造方法の工程を模式的に示す図
【図１１】図９に引き続いて、本発明の第２の実施形態による製造方法の工程を模式的に示す図
【図１２】本発明の第３の実施形態による製造方法の工程を模式的に示す図
【図１３】本発明の実施形態の変形例を示す上面図
【図１４】図１３に示す変形例により得られるピラーを模式的に示す斜視図
【図１５】本発明の実施形態により得られるピラーから作製される３次元デバイスを示す図
【符号の説明】
【０１０２】
１０  基板、シリコンウエハ
１１  第１の層、窒化シリコン層
１２  第２の層、アモルファスシリコン層
１３  第３の層、ＢＡＲＣ
１４  第４の層、フォトレジスト層
１５  第５の層、酸化シリコン層
２３  第６の層、ＢＡＲＣ
２４  第７の層、フォトレジスト層
２５  第８の層、酸化シリコン層
３５  第９の層、酸化シリコン層
４５  第１０の層、酸化シリコン層
５５  第１１の層、酸化シリコン
２１  第１２の層、窒化シリコン層
１００、１０１  ピラー
１１２  ＳＧＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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