(57)【要約】【課題】動画ぼやけを低減しつつコストアップを抑制できる画像表示装置を提供する。【解決手段】映像信号と１フレーム分遅延した映像信号とからフレーム間に内挿する為の内挿映像信号を生成する。また、映像信号を１／２フレーム遅延させた遅延映像信号を生成する。そして画像表示部の水平方向に配列されている各画素に対応したソース電極に、遅延映像信号と内挿映像信号とを１ライン毎に交互に水平周期の半分の周期で印加するとともに、印加した遅延映像信号と内挿映像信号とが所定の垂直位置のラインに表示するためのゲートパルスを生成して、画像表示部の垂直方向に配列されている各画素に対応したゲート電極に印加する。【選択図】図１
2010101914.tif 000002
【特許請求の範囲】
【請求項１】
ＴＦＴ（薄膜トランジスタ）を有する画素が、行と列とのマトリクス状に配列されているとともに、前記ＴＦＴのゲート電極は、前記行として並ぶ前記画素同士で互いに接続され、前記ＴＦＴのソース電極は前記列として並ぶ前記画素同士で互いに接続されているアクティブマトリクス型表示パネルを有する画像表示装置において、
入力信号である、ライン総数がＭ本（但し、Ｍは自然数）で所定のライン周期と所定のフレーム周期とを有する第１の映像信号を、１フレーム分遅延させた第２の映像信号を生成するフレーム遅延手段と、
前記フレーム周期の１周期の期間をｎ（但し、ｎは３以上の自然数）の小期間に分割したときに、この分割された小期間のうちの時間的に前方から第１〜第ｎ−１の各期間にそれぞれ挿入すべき第１〜第ｎ−１の内挿映像信号を、前記第１の映像信号と前記第２の映像信号とを用いてそれぞれ生成する第１〜第ｎ−１の内挿映像信号生成手段と、
前記第２〜第ｎ−１の内挿映像信号をそれぞれ、（Ｍ＋ｌ）／ｎ×ｊライン（但し、ｌは−Ｍ／４から＋Ｍ／４までの範囲の整数であり、ｊは１〜ｎ−２までの整数）ライン分それぞれ遅延させた第１〜第ｎ−２の遅延映像信号を生成する第１〜第ｎ−２のライン遅延手段と、
前記第１の映像信号を（Ｍ＋ｌ）／ｎ×（ｎ−１）ライン分遅延させた第ｎ−１の遅延映像信号を生成する第ｎ−１のライン遅延手段と、
前記第１の内挿映像信号のｉライン（但し、iはＭ以下の自然数）を選択し、前記所定のライン周期の期間の１／ｎ以下の期間で、選択した前記ｉラインを出力した後、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍライン（但し、％は剰余演算を示す）を選択し、前記所定のライン周期の１周期の期間の１／ｎ以下の期間で、
選択した前記（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインを順次出力する処理を、前記ｉが１からＭに達するまでインクリメントしながら繰り返し行なうライン選択手段と、
前記ライン選択手段から前記所定のライン周期の期間内で供給される前記第１の内挿映像信号に応じて第１のソース信号を生成し、前記第１〜第ｎ−１の遅延映像信号に応じてそれぞれ第２〜第ｎのソース信号を生成するとともに、この生成した第１〜第ｎのソース信号を、第１、第２、．．．、第ｎの順に前記アクティブマトリクス型表示パネルの各前記列の一方の端部に水平方向に位置する各画素のＴＦＴのソース電極へ供給する処理を繰り返し行うソース信号供給手段と、
前記ライン選択手段で選択される前記第１の内挿映像信号のｉラインと前記第１〜第ｎ−１の遅延映像信号の（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインとのｎ本のラインを、前記アクティブマトリクス型表示パネル上に前記所定のライン周期の期間内で表示するための信号である第１〜第ｎのゲートパルスを生成し、この生成した第１のゲートパルスを、前記アクティブマトリクス型表示パネルの各前記行の一方の端部の垂直方向に位置する各画素のうち、前記第１の内挿映像信号のｉラインに相当する位置に存在する画素のＴＦＴのゲート電極へ供給した後、前記第２〜第ｎのゲートパルスを、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（（ｉ＋Ｍ／ｎ×ｊ）％Ｍ）ラインに相当する位置に存在する画素のＴＦＴのゲート電極へそれぞれ供給する処理を、前記ソース信号供給手段で実行される前記第１〜第ｎのソース信号の供給タイミングと同期して繰り返し行うゲートパルス供給手段と、
を有することを特徴とする画像表示装置。
【請求項２】
前記ソース信号供給手段は、前記アクティブマトリクス型表示パネルの前記列の端部に水平方向に位置する各画素のＴＦＴのソース電極へ供給するソース信号の電圧の極性を、少なくとも２フレーム以上同じ極性とし、かつ、１／５０秒以内の周期毎にその極性を反転させることを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記ソース信号供給手段は、前記ソース信号の極性を反転させた場合、その反転させた直後のソース信号の電圧を、極性が反転しない場合のソース信号の電圧より高くなるようにすることを特徴とする請求項２に記載の画像表示装置
【請求項４】
前記ゲートパルス供給手段は、前記ソース信号供給手段が供給するソース信号の極性が反転した場合、その反転した直後のソース信号の各ラインを選択するためのゲートパルスのパルス幅を、極性が反転しない場合のソース信号の各ラインを選択するためのゲートパルスのパルス幅よりも長くすることを特徴とする請求項２に記載の画像表示装置
【請求項５】
ＴＦＴ（薄膜トランジスタ）を有する画素が、行と列とのマトリクス状に配列されているとともに、前記ＴＦＴのゲート電極は、前記行として並ぶ前記画素同士で互いに接続され、前記ＴＦＴのソース電極は前記列として並ぶ前記画素同士で互いに接続されているアクティブマトリクス型表示パネルを有する画像表示装置における画像表示方法において、
前記画像表示装置が、
入力信号である、ライン総数がＭ本（但し、Ｍは自然数）で所定のライン周期と所定のフレーム周期とを有する第１の映像信号を、１フレーム分遅延させた第２の映像信号を生成するフレーム遅延ステップと、
前記フレーム周期の１周期の期間をｎ（但し、ｎは３以上の自然数）の小期間に分割したときに、この分割された小期間のうちの時間的に前方から第１〜第ｎ−１の各期間にそれぞれ挿入すべき第１〜第ｎ−１の内挿映像信号を、前記第１の映像信号と前記第２の映像信号とを用いてそれぞれ生成する第１〜第ｎ−１の内挿映像信号生成ステップと、
前記第２〜第ｎ−１の内挿映像信号をそれぞれ、（Ｍ＋ｌ）／ｎ×ｊライン（但し、ｌは−Ｍ／４から＋Ｍ／４までの範囲の整数であり、ｊは１〜ｎ−２までの整数）ライン分それぞれ遅延させた第１〜第ｎ−２の遅延映像信号を生成する第１〜第ｎ−２のライン遅延ステップと、
前記第１の映像信号を（Ｍ＋ｌ）／ｎ×（ｎ−１）ライン分遅延させた第ｎ−１の遅延映像信号を生成する第ｎ−１のライン遅延ステップと、
前記第１の内挿映像信号のｉライン（但し、iはＭ以下の自然数）を選択し、前記所定のライン周期の期間の１／ｎ以下の期間で、選択した前記ｉラインを出力した後、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍライン（但し、％は剰余演算を示す）を選択し、前記所定のライン周期の１周期の期間の１／ｎ以下の期間で、
選択した前記（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインを順次出力する処理を、前記ｉが１からＭに達するまでインクリメントしながら繰り返し行なうライン選択ステップと、
前記ライン選択ステップから前記所定のライン周期の期間内で供給される前記第１の内挿映像信号に応じて第１のソース信号を生成し、前記第１〜第ｎ−１の遅延映像信号に応じてそれぞれ第２〜第ｎのソース信号を生成するとともに、この生成した第１〜第ｎのソース信号を、第１、第２、．．．、第ｎの順に前記アクティブマトリクス型表示パネルの各前記列の一方の端部に水平方向に位置する各画素のＴＦＴのソース電極へ供給する処理を繰り返し行うソース信号供給ステップと、
前記ライン選択ステップで選択される前記第１の内挿映像信号のｉラインと前記第１〜第ｎ−１の遅延映像信号の（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインとのｎ本のラインを、前記アクティブマトリクス型表示パネル上に前記所定のライン周期の期間内で表示するための信号である第１〜第ｎのゲートパルスを生成し、この生成した第１のゲートパルスを、前記アクティブマトリクス型表示パネルの各前記行の一方の端部の垂直方向に位置する各画素のうち、前記第１の内挿映像信号のｉラインに相当する位置に存在する画素のＴＦＴのゲート電極へ供給した後、前記第２〜第ｎのゲートパルスを、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（（ｉ＋Ｍ／ｎ×ｊ）％Ｍ）ラインに相当する位置に存在する画素のＴＦＴのゲート電極へそれぞれ供給する処理を、前記ソース信号供給ステップで実行される前記第１〜第ｎのソース信号の供給タイミングと同期して繰り返し行うゲートパルス供給ステップと、
を実行することを特徴とする画像表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホールド型の画像表示装置、及び画像表示方法に関する。
【背景技術】
【０００２】
画像表示装置には、陰極線管（ＣＲＴ）を用いた表示装置のように画像の書き込みの瞬間に強く発光するインパルス型表示装置と、各画素毎にメモリ機能を持ったアクティブマトリクス型表示装置のように画像が書き込まれてから次のフレームの画像が書き込まれるまで表示を保持しているホールド型表示装置とがある。アクティブマトリクス型表示装置としては、薄膜トランジスタ（ＴＦＴ）を用いた液晶表示装置や有機ＥＬ表示装置等がある。このようなアクティブマトリクス型表示装置では、画素毎に配置されたＴＦＴとコンデンサとによって画素に書き込まれた画像を一定時間保持する。
【０００３】
アクティブマトリクス型表示装置は、動画を表示したときに残像や動画ぼやけを生じるという問題点があり、これを解決するための様々な方法が提案されている。
例えば、残像を軽減する方法として、隣接フレーム間の相関を利用し、映像信号を時間軸方向に強調する方法が提案されている（特許文献１）。
【０００４】
また、残像を軽減しても残る、動画ぼやけの発生を押さえる方法として、表示フレームの間に黒フレームを挿入してインパルス表示に近づける方法やフレーム数を増加して表示する方法などが提案されている（非特許文献１）。
【０００５】
このうち、黒を挿入する方法は、比較的簡単な処理で実現できるが、輝度の減少やフリッカ妨害など、動画ぼやけとは別の問題が発生する。一方、フレーム数を増加して表示する方法は、輝度の減少やフリッカ妨害のなどが発生しないが、フレーム数を増やすために、本来存在しないフレームである内挿フレームを実際のフレーム間に挿入する必要がある。そして、この内挿フレームを生成するためには、専用のフレームメモリが必要になる。
【０００６】
また、上記した残像を軽減するための映像信号を時間軸方向に強調する方法も、隣接フレーム間での相関を利用するので専用のフレームメモリが必要となる。
発明者は、先に、上記した方法のうち、映像信号を時間軸方向に強調する方法とフレーム数を増加して表示する方法と組み合わせ、かつ、各々の方法ごとに必要であったフレームメモリを1つのフレームメモリで共用することで、残像と動画ぼやけの両方を改善しながら、低コスト化とを図ることが可能な方法を示した（特許文献２）。
【０００７】
図１２は、この従来例の代表的な構成図である。以下に、この図１２を用いて従来例の内容を簡単に説明する。
図１２において、入力映像信号Ｆ０は画像メモリ１０に供給され、この画像メモリ１０で１フレーム分遅延された映像信号Ｆ２が生成される。この入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とはそれぞれ動きベクトル検出回路２０及び内挿映像信号生成回路２１に供給される。
【０００８】
動きベクトル検出回路２０は、供給された入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とを基に、フレーム間の動きベクトルを例えばマッチング法などを用いて検出し、内挿映像信号生成回路２１に供給する。
【０００９】
内挿映像信号生成回路２１は供給される動きベクトルに基づいて、入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とから内挿映像信号Ｆ１を生成する。そして、入力映像信号Ｆ０と内挿映像信号Ｆ１は時間軸強調回路３０に供給され、内挿映像信号Ｆ１と１フレーム分遅延された映像信号Ｆ２は時間軸強調回路３１に供給される。
【００１０】
時間軸強調回路３０は、供給される入力映像信号Ｆ０と内挿映像信号Ｆ１とを用いて、時間軸強調された強調映像信号Ｄｆｓ（特許文献２ではＦ０’）を生成し、時系列変換メモリ４０に供給する。
【００１１】
時間軸強調回路３１は、供給される内挿映像信号Ｆ１と１フレーム分遅延された映像信号Ｆ２とを用いて、時間軸強調された強調映像信号Ｄｆｐ（特許文献２ではＦ１’）を生成し、時系列変換メモリ４０に供給する。
【００１２】
時系列変換メモリ４０は、供給される強調映像信号Ｄｆｓ及びＤｆｐを一旦記憶し、強調映像信号Ｄｆｐ、Ｄｆｓの順に入力時のフレーム周波数の２倍のフレーム周波数で出力する。
【００１３】
なお、各部の詳細内容に関しては特許文献２を参照されたい。
【特許文献１】特開平１０−０３９８３７８号公報
【特許文献２】特開２００６−３３７４４８号公報
【非特許文献１】石黒秀一、栗田泰市郎：”８倍速ＣＲＴによるホールド発光型ディスプレイの動画質に関する検討”，信学技報 TECHNICAL REPORT OF IEICE.EID96-4(1996-06)
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、本発明者が示した特許文献２の方法においても、未だ解決されない以下の課題がある。
（１）フレームを増加させた後に施される時系列変換処理においては、増加させるフレームの数に応じた数のフレームメモリ（時系列変換メモリ４０）が必要になり、依然としてコストアップ要因が存在する。また、この時系列変換メモリの読み出し（出力）側のデータ転送速度も、増加させるフレーム数に応じて高速性が要求されるので、高速読み出しが可能なメモリが必要となり、これもコストアップの要因となる。
（２）各画素に対応するＴＦＴへ与えるソース信号の電圧（映像信号に基づいて生成される電圧）は、帯電を防ぐために、フレーム毎に極性を反転させる必要があるが、フレーム周波数がＮ（Ｎは２以上の整数）倍になることで、極性反転回数もＮ倍になり、この極性反転による充放電で消費される電力が増大する。
（３）フレーム周波数をＮ倍にすると、必然的に走査周波数もＮ倍になり、ＴＦＴへのゲートパルス印加時間は１／Ｎに短くなる。このゲートパルス印加時間が短いと、各画素が、対応するＴＦＴへ与えられたソース信号の電圧に応じた輝度に到達する前に、その画素に対応したＴＦＴがＯＦＦになってしまうので、映像信号の電圧レベルに応じた輝度が得られず、輝度の低下が生じるという課題がある。この課題に関して図１３、図１４を用いて詳細に説明する。
【００１５】
図１３、図１４は、ある一つの画素に対応するＴＦＴを駆動する際に各電極に印加する電圧と、これら印加電圧によって生成される画素電圧の様子を示した図である。図１３はフレーム周波数が従来の６０Ｈｚの場合であり、図１４はフレーム周波数が従来の２倍の１２０Ｈｚの場合の例である。
【００１６】
ＴＦＴのゲート電極（ゲートドライバ電極とも呼ぶ）へは、表示対象の画素の存在する行（ライン）をオンするためのゲートパルスが供給される。また、ＴＦＴのソース電極（ソースドライバ電極とも呼ぶ）へは、ソース信号に応じた電圧（目標電圧）が印加される。この目標電圧は、帯電を防ぐために、ＴＦＴの共通電極Vcomを基準電位として、フレーム毎に極性が反転するように制御して供給しなければならない。例えば、あるフレーム時にVsmなる電圧を目標電圧として与えたならば、次のフレーム時には、Vcomを基準に極性を反転させたVspなる電圧を与える。そして、それぞれ（Vcom−Vsm）、（Vsp−Vcom）で得られる目標電圧に対応した電圧をＴＦＴが画素電圧として生成し、対象の画素に印加することで、たとえば液晶表示装置の場合は、液晶の偏光方向（傾き）を制御する。この偏光の傾きの度合いによってバックライトからの透過光量が変化し、その画素の輝度が決定される。ＶＡ（垂直配向型）液晶のようにノーマリブラック型の液晶の場合、白（高輝度）表示するには、ゲートパルスによってＴＦＴがオンとなった時に生成される画素電圧が、低い電圧Vsmから、高い電圧Vspに変化しなければならない。
【００１７】
図１３のようにフレーム周波数が６０Ｈｚの場合は、十分なデートパルス印加時間が確保され、ＴＦＴは目標電圧であるＶｓｐと等しい電圧を画素電圧として生成することができる。しかし、フレーム周波数が２倍になり、図１４のようにゲートパルス印加時間が短くなると、ＴＦＴのオン期間が不十分になり、画素電圧が目標電圧であるＶｓｐに到達する前にオフとなってしまう。よって得られる輝度も不十分となり輝度低下が生じてしまう。さらには、各ＴＦＴのオン抵抗、各画素電極の容量には偏差（ばらつき）がある。従って、このＴＦＴで生成され、各画素に印加される画素電圧もばらついてしまい、輝度ムラや色ムラが生じる原因となる。尚、ソース信号の電圧は共通電圧Vcomに対して対称な電圧を精度良く与えることは困難であり、フリッカ発生を防ぐために極性反転は毎フレーム毎に行われなければならない。
【００１８】
本発明は、上記で示したような、フレーム数を増加して表示する方法を用いた画像表示装置で得られる動画ぼやけの改善効果を維持しつつ、上記（１）〜（３）の各課題を解決する画像表示装置、及び画像表示方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
そこで上記課題を解決するために本発明は、下記の装置、及び方法を提供するものである。
（１）ＴＦＴ（薄膜トランジスタ）を有する画素が、行と列とのマトリクス状に配列されているとともに、前記ＴＦＴのゲート電極は、前記行として並ぶ前記画素同士で互いに接続され、前記ＴＦＴのソース電極は前記列として並ぶ前記画素同士で互いに接続されているアクティブマトリクス型表示パネルを有する画像表示装置において、
入力信号である、ライン総数がＭ本（但し、Ｍは自然数）で所定のライン周期と所定のフレーム周期とを有する第１の映像信号を、１フレーム分遅延させた第２の映像信号を生成するフレーム遅延手段と、
前記フレーム周期の１周期の期間をｎ（但し、ｎは３以上の自然数）の小期間に分割したときに、この分割された小期間のうちの時間的に前方から第１〜第ｎ−１の各期間にそれぞれ挿入すべき第１〜第ｎ−１の内挿映像信号を、前記第１の映像信号と前記第２の映像信号とを用いてそれぞれ生成する第１〜第ｎ−１の内挿映像信号生成手段と、
前記第２〜第ｎ−１の内挿映像信号をそれぞれ、（Ｍ＋ｌ）／ｎ×ｊライン（但し、ｌは−Ｍ／４から＋Ｍ／４までの範囲の整数であり、ｊは１〜ｎ−２までの整数）ライン分それぞれ遅延させた第１〜第ｎ−２の遅延映像信号を生成する第１〜第ｎ−２のライン遅延手段と、
前記第１の映像信号を（Ｍ＋ｌ）／ｎ×（ｎ−１）ライン分遅延させた第ｎ−１の遅延映像信号を生成する第ｎ−１のライン遅延手段と、
前記第１の内挿映像信号のｉライン（但し、iはＭ以下の自然数）を選択し、前記所定のライン周期の期間の１／ｎ以下の期間で、選択した前記ｉラインを出力した後、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍライン（但し、％は剰余演算を示す）を選択し、前記所定のライン周期の１周期の期間の１／ｎ以下の期間で、
選択した前記（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインを順次出力する処理を、前記ｉが１からＭに達するまでインクリメントしながら繰り返し行なうライン選択手段と、
前記ライン選択手段から前記所定のライン周期の期間内で供給される前記第１の内挿映像信号に応じて第１のソース信号を生成し、前記第１〜第ｎ−１の遅延映像信号に応じてそれぞれ第２〜第ｎのソース信号を生成するとともに、この生成した第１〜第ｎのソース信号を、第１、第２、．．．、第ｎの順に前記アクティブマトリクス型表示パネルの各前記列の一方の端部に水平方向に位置する各画素のＴＦＴのソース電極へ供給する処理を繰り返し行うソース信号供給手段と、
前記ライン選択手段で選択される前記第１の内挿映像信号のｉラインと前記第１〜第ｎ−１の遅延映像信号の（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインとのｎ本のラインを、前記アクティブマトリクス型表示パネル上に前記所定のライン周期の期間内で表示するための信号である第１〜第ｎのゲートパルスを生成し、この生成した第１のゲートパルスを、前記アクティブマトリクス型表示パネルの各前記行の一方の端部の垂直方向に位置する各画素のうち、前記第１の内挿映像信号のｉラインに相当する位置に存在する画素のＴＦＴのゲート電極へ供給した後、前記第２〜第ｎのゲートパルスを、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（（ｉ＋Ｍ／ｎ×ｊ）％Ｍ）ラインに相当する位置に存在する画素のＴＦＴのゲート電極へそれぞれ供給する処理を、前記ソース信号供給手段で実行される前記第１〜第ｎのソース信号の供給タイミングと同期して繰り返し行うゲートパルス供給手段と、
を有することを特徴とする画像表示装置。
（２）前記ソース信号供給手段は、前記アクティブマトリクス型表示パネルの前記列の端部に水平方向に位置する各画素のＴＦＴのソース電極へ供給するソース信号の電圧の極性を、少なくとも２フレーム以上同じ極性とし、かつ、１／５０秒以内の周期毎にその極性を反転させることを特徴とする上記（１）に記載の画像表示装置。
（３）前記ソース信号供給手段は、前記ソース信号の極性を反転させた場合、その反転させた直後のソース信号の電圧を、極性が反転しない場合のソース信号の電圧より高くなるようにすることを特徴とする上記（２）に記載の画像表示装置
（４）前記ゲートパルス供給手段は、前記ソース信号供給手段が供給するソース信号の極性が反転した場合、その反転した直後のソース信号の各ラインを選択するためのゲートパルスのパルス幅を、極性が反転しない場合のソース信号の各ラインを選択するためのゲートパルスのパルス幅よりも長くすることを特徴とする上記（２）に記載の画像表示装置
（５）ＴＦＴ（薄膜トランジスタ）を有する画素が、行と列とのマトリクス状に配列されているとともに、前記ＴＦＴのゲート電極は、前記行として並ぶ前記画素同士で互いに接続され、前記ＴＦＴのソース電極は前記列として並ぶ前記画素同士で互いに接続されているアクティブマトリクス型表示パネルを有する画像表示装置における画像表示方法において、
前記画像表示装置が、
入力信号である、ライン総数がＭ本（但し、Ｍは自然数）で所定のライン周期と所定のフレーム周期とを有する第１の映像信号を、１フレーム分遅延させた第２の映像信号を生成するフレーム遅延ステップと、
前記フレーム周期の１周期の期間をｎ（但し、ｎは３以上の自然数）の小期間に分割したときに、この分割された小期間のうちの時間的に前方から第１〜第ｎ−１の各期間にそれぞれ挿入すべき第１〜第ｎ−１の内挿映像信号を、前記第１の映像信号と前記第２の映像信号とを用いてそれぞれ生成する第１〜第ｎ−１の内挿映像信号生成ステップと、
前記第２〜第ｎ−１の内挿映像信号をそれぞれ、（Ｍ＋ｌ）／ｎ×ｊライン（但し、ｌは−Ｍ／４から＋Ｍ／４までの範囲の整数であり、ｊは１〜ｎ−２までの整数）ライン分それぞれ遅延させた第１〜第ｎ−２の遅延映像信号を生成する第１〜第ｎ−２のライン遅延ステップと、
前記第１の映像信号を（Ｍ＋ｌ）／ｎ×（ｎ−１）ライン分遅延させた第ｎ−１の遅延映像信号を生成する第ｎ−１のライン遅延ステップと、
前記第１の内挿映像信号のｉライン（但し、iはＭ以下の自然数）を選択し、前記所定のライン周期の期間の１／ｎ以下の期間で、選択した前記ｉラインを出力した後、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍライン（但し、％は剰余演算を示す）を選択し、前記所定のライン周期の１周期の期間の１／ｎ以下の期間で、
選択した前記（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインを順次出力する処理を、前記ｉが１からＭに達するまでインクリメントしながら繰り返し行なうライン選択ステップと、
前記ライン選択ステップから前記所定のライン周期の期間内で供給される前記第１の内挿映像信号に応じて第１のソース信号を生成し、前記第１〜第ｎ−１の遅延映像信号に応じてそれぞれ第２〜第ｎのソース信号を生成するとともに、この生成した第１〜第ｎのソース信号を、第１、第２、．．．、第ｎの順に前記アクティブマトリクス型表示パネルの各前記列の一方の端部に水平方向に位置する各画素のＴＦＴのソース電極へ供給する処理を繰り返し行うソース信号供給ステップと、
前記ライン選択ステップで選択される前記第１の内挿映像信号のｉラインと前記第１〜第ｎ−１の遅延映像信号の（ｉ＋（Ｍ＋ｌ）／ｎ×ｊ）％Ｍラインとのｎ本のラインを、前記アクティブマトリクス型表示パネル上に前記所定のライン周期の期間内で表示するための信号である第１〜第ｎのゲートパルスを生成し、この生成した第１のゲートパルスを、前記アクティブマトリクス型表示パネルの各前記行の一方の端部の垂直方向に位置する各画素のうち、前記第１の内挿映像信号のｉラインに相当する位置に存在する画素のＴＦＴのゲート電極へ供給した後、前記第２〜第ｎのゲートパルスを、前記第１〜第ｎ−１の遅延映像信号のそれぞれ（（ｉ＋Ｍ／ｎ×ｊ）％Ｍ）ラインに相当する位置に存在する画素のＴＦＴのゲート電極へそれぞれ供給する処理を、前記ソース信号供給ステップで実行される前記第１〜第ｎのソース信号の供給タイミングと同期して繰り返し行うゲートパルス供給ステップと、
を実行することを特徴とする画像表示方法。
【発明の効果】
【００２０】
本発明によれば、従来例と同等の動画ぼやけの改善効果を維持しつつ、更に、以下に示す効果を得ることができる。
（１）従来必要であった時系列変換メモリを削減できるので、コストダウンが可能となる。
（２）極性反転の周期を１フレーム毎ではなく、所定数のフレーム毎とすることで消費電力の増加を抑制することが可能となる。
（３）極性反転直後のフレームにおいて、ゲートパルス印加時間を長くしたり、ＴＦＴに印加するソース信号の電圧レベルのゲインを大きくしたりすることで、ＴＦＴへのゲートパルス印加時間が短いことに起因する輝度低下や均一性劣化の問題を改善することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の画像表示装置について、添付図面を参照して説明する。
なお、本実施例は、アクティブマトリクス型表示装置のうち、液晶表示装置を例として説明する。
［実施例１］
＜全体構成＞
図１は本発明の画像表示装置の第１実施例を示すブロック図である。
【００２２】
図１において、入力映像信号Ｆ０は画像メモリ１０に供給され、この画像メモリ１０で１フレーム分遅延された映像信号Ｆ２が生成される。この入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とはそれぞれ動きベクトル検出回路２０及び内挿映像信号生成回路２１に供給される。
【００２３】
動きベクトル検出回路２０は、供給された入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とを基に、フレーム間の動きベクトルを例えばマッチング法などを用いて検出し、内挿映像信号生成回路２１に供給する。
【００２４】
内挿映像信号生成回路２１は供給される動きベクトルに基づいて、入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とから内挿映像信号Ｆ１を生成する。そして、入力映像信号Ｆ０と内挿映像信号Ｆ１は時間軸強調回路３０に供給され、内挿映像信号Ｆ１と１フレーム分遅延された映像信号Ｆ２は時間軸強調回路３１に供給される。
【００２５】
時間軸強調回路３０は、供給される入力映像信号Ｆ０と内挿映像信号Ｆ１とを用いて、時間軸強調された強調映像信号Ｄｆｓ’を生成し、１／２フレーム遅延メモリ５０へ供給する。
【００２６】
１／２フレーム遅延メモリ５０は、供給された強調映像信号Ｄｆｓ’を１／２フレーム遅延させた信号である強調映像信号Ｄｆｓを生成し、水平ライン切替回路６０に供給する。
なお、１／２フレーム遅延するとは、フレームのライン数がＭ本であるとすると、Ｍ／２ライン遅延させることと等価である。
【００２７】
時間軸強調回路３１は、供給される内挿映像信号Ｆ１と１フレーム分遅延された映像信号Ｆ２とを用いて、時間軸強調された強調映像信号Ｄｆｐを生成し、水平ライン切替回路６０に供給する。
【００２８】
水平ライン切替回路６０は、タイミング制御回路９０から供給される、水平ライン切替信号に基づいて、本回路に供給される強調映像信号Ｄｆｓと強調映像信号Ｄｆｐとを水平ライン毎に交互に切り換えることにより、時系列的に１つの信号として多重化された多重化映像信号Ｄｆｓｐを生成して極性制御回路７０へ供給する。
【００２９】
極性制御回路７０は、供給された多重化映像信号Ｄｆｓｐが有する電圧の極性を、タイミング制御回路９０から供給される極性制御信号に基づいて所定フレーム毎に反転して、ソースドライバ１００へ出力する。
【００３０】
同期処理回路８０は、入力信号として映像信号とともに入力される水平同期信号及び垂直同期信号に対して、映像信号との時間関係が以降の処理において最適となるようにタイミングを再調整し、タイミング制御回路９０へ供給する。
【００３１】
タイミング制御回路９０は、同期処理回路８０から供給される水平同期信号と垂直同期信号とに基づいて、水平ライン切替信号、極性制御信号、ゲートパルス制御信号をそれぞれ生成し、水平ライン切替信号は水平ライン切替回路６０へ供給し、極性制御信号は極性制御回路７０へ供給し、ゲートパルス制御信号はゲートドライバ１１０へ供給する。
【００３２】
ソースドライバ１００は、供給される極性反転された多重化映像信号Ｄｆｓｐ’に基づいて生成されるソース各画素に対応したソース信号の電圧を、液晶表示パネル１２０の水平方向に並んで配置される各ＴＦＴのソース電極に印加する。
【００３３】
ゲートドライバ１１０は、供給されるゲートパルス制御信号に基づいて生成されるゲートパルスを、液晶表示パネル１２０の垂直方向に並んで配置される各ＴＦＴのゲート電極に１ライン毎に切り換えて印加する。
【００３４】
液晶表示パネル１２０には、各画素に対応したＴＦＴが水平、垂直方向に格子状に配置されている。そして、ゲートドライバ１１０から印加されるゲートパルスによって水平方向の１つのラインに配置される各ＴＦＴがオンとなる。そして、このオンとなった各ＴＦＴは、ソースドライバ１００から印加されるソース信号の電圧に応じた画素電圧を生成し対応する画素に印加する。各画素は、印加される画素電圧に応じて、液晶の偏光方向（傾き）が変化する。この偏光の傾きの度合いによってバックライトからの透過光量が変化し、その画素の輝度が決定される。
【００３５】
なお、説明の便宜上、入力映像信号Ｆ０はフレーム周波数が６０Ｈｚの順次走査信号であることを前提とし、インターレースの形式のＮＴＳＣ信号やＨＤＴＶ信号においては、前段にて順次走査信号に変換する処理がなされているものとする。また、走査線数も、液晶表示パネルの垂直方向に並んで配置される画素数に対応した走査線数に変換されているものとする。
＜内挿映像信号生成回路＞
内挿映像信号生成回路２１は、供給される入力映像信号Ｆ０と１フレーム分遅延された映像信号Ｆ２とから、内挿映像信号Ｆ１を生成するものである。内挿映像信号Ｆ１とは、もともと映像信号が存在しない入力映像信号Ｆ０のフレーム間に挿入すべき映像信号である。この内挿映像信号Ｆ１は、上記の入力映像信号Ｆ０と、この入力映像信号Ｆ０が１フレーム分遅延された映像信号Ｆ２とから動きベクトル検出回路２０によって例えばマッチング法などを用いて検出される動きベクトルを基に動き補償補間を行なって生成される。
【００３６】
以下に図１６を用いて動き補償補間処理を詳細に説明する。
内挿映像信号生成回路２１における動き補償補間は、フレーム間において、図１６に示すようにベクトル移動を行うものである。図１６（Ａ）は内挿映像信号生成回路２１への入力映像信号Ｆ０を、図１６（Ｂ）は内挿映像信号生成回路２１で生成される内挿映像信号Ｆ１を示している。入力映像信号Ｆ０のフレーム番号をＦＲ１，ＦＲ２，ＦＲ３…とし、内挿映像信号Ｆ１のフレーム番号をｆｒ１２，ｆｒ２３，…とする。なお図１６（Ｂ）には、理解しやすいように図１６（Ａ）におけるフレームＦＲ１〜ＦＲ３を（図１６Ｂ）の時間軸上において存在する位置に点線で示している。フレームｆｒ１２はベクトル移動を行ってフレームＦＲ１，ＦＲ２間に挿入され、フレームｆｒ２３はベクトル移動を行ってフレームＦＲ２，ＦＲ３間に挿入される。
【００３７】
図１６（Ａ），（Ｂ）の右側には、フレームＦＲ〜ＦＲ３，フレームｆｒ１２〜ｆ２３による物体Ｏの移動の様子を示している。図１１（Ａ）において、物体ＯはフレームＦＲ１における位置からフレームＦＲ２における位置へと動きベクトルｖ1にて移動し、フレームＦＲ２における位置からフレームＦＲ３における位置へと動きベクトルｖ2にて移動する。図１６（Ｂ）におけるＦＲ１〜ＦＲ３での物体Ｏの位置は図１６（Ａ）におけるＦＲ１〜ＦＲ３での物体Ｏの位置とそれぞれ同じである。ここでフレームｆｒ１２の画像を生成するには、フレームＦＲ１の画像をＶ1／２だけ移動させればよく、フレームｆｒ２３の画像を生成するには、フレームＦＲ２の画像をＶ2／２だけ移動させればよい。
【００３８】
図１６に示す例では、フレームｆｒ１２を生成する際にはフレームＦＲ１の画像データのみを用い、フレームｆｒ２３を生成する際にはフレームＦＲ２の画像データのみを用いているが、前後のフレームを混合してもよい。フレームＦＲ１，ＦＲ３の画像データを合成してもよい。この場合、フレームｆｒ１２は、フレームＦＲ１の画像をＶ1／２だけ移動したＦＲ１’とフレームＦＲ２の画像を−Ｖ1／２だけ移動したＦＲ２’を求め、ＦＲ１’とＦＲ２’を１：１の割合で混合することによって得られる。また、フレームｆｒ２３は、フレームＦＲ２の画像をＶ2／２だけ移動したＦＲ２”とフレームＦＲ３の画像を−Ｖ2／２だけ移動したＦＲ３’を求め、Ｆ２”とＦ３’を１：１の割合で混合することによって得られる。ここに示す混合比は一例であり、この例に限定されるものではない。
【００３９】
このように、出力映像信号のフレームを生成する際に、１つのフレームだけでなく複数のフレームを用いて内挿を行うと、ノイズを低減することができるという効果を奏する。
＜時間軸強調回路＞
時間軸強調回路３０，３１は、映像信号を時間軸方向に強調するフィルタである。構成例を図１７に示す。この時間軸強調回路は、入力する二種類の映像信号をｆａ、ｆｂとして、下記（１）式にて表される出力信号ｆｏを得る回路である。
【００４０】
ｆｏ＝ｆａ＋ｋ（ｆａ−ｆｂ）      …（１）
ここで、ｋは映像信号を強調する度合いを決定する利得係数であり、液晶の応答特性に応じて設定される。応答が比較的速く残像が少ない場合にはｋを小さく設定し、応答が遅く残像が多い場合にはｋを大きく設定する。
【００４１】
時間軸強調回路３０においてはｆａが入力映像信号Ｆ０であり、ｆｂが内挿映像信号Ｆ１である。また時間軸強調回路３１においては、ｆａが内挿映像信号Ｆ１であり、ｆｂが１フレーム分遅延された映像信号Ｆ２である。
【００４２】
図１８は、この時間軸強調回路３０、３１による効果を説明するための図である。これは液晶画面を黒から白に変化させるための映像信号の電圧とその映像信号の電圧に対する光応答の度合いとを示している。図１８の（Ａ）、（Ｂ）ともに横軸が経過時間を示し、縦軸が映像信号の電圧と、この電圧によって発光する液晶画面の光応答の変化の様子とを示している。図１８（Ａ）が時間軸強調回路を使用しない場合の例であり、図１８（Ｂ）が本実施例の時間軸強調回路を使用する場合の例である。
【００４３】
図１８（Ａ）の場合、表示したい画面を黒から白に変化させるために映像信号の電圧をステップ的にあげても、液晶は応答速度が遅いために光応答は図に示すようになだらかにしか変化することができない。従って残像が発生しやすい。
【００４４】
時間軸強調回路を使用すると、図１８（Ｂ）に示すように画面を黒から白に変化させるための映像信号の電圧が図に示すように、変化した直後のフレームにおいては、従来例より高い電圧を出力するようになる。従って、光応答も図に示すように図１８（Ａ）の場合に比較して急峻に変化させることが可能となる。従って残像の発生を抑制することができる。
【００４５】
以上説明した、内挿映像信号生成回路２１、及び時間軸強調回路３０，３１は特許文献２に記載のものと本質的な動作は同じものである。
本実施例における特許文献２との差分部分に関して以下に詳細に説明する。
【００４６】
本実施例と図１２の従来例との構成上の違いは、従来必要であった時系列変換メモリ４０の代わりに、１／２フレーム遅延メモリ５０、水平ライン切替回路６０、極性制御回路７０を用いる点にある。併せて、これらを制御するための各制御信号を生成するタイミング制御回路も、その動作が従来例のタイミング制御回路とは異なる。なお、図１２においては、同期処理回路８０、タイミング制御回路９０が図示されていないが、これは、特許文献２の発明内容が、同期処理回路８０、タイミング制御回路９０とは関連性が希薄であった為に、図示、及び説明を省略したためである。
【００４７】
上記した構成とすることにより、強調映像信号Ｄｆｓ（以下単にＤｆｓと称する）と強調映像信号Ｄｆｐ（以下単にＤｆｐと称する）のＴＶ期間（垂直期間）は１／６０秒のままでありながら、フレーム数を２倍に増やした従来例と同等の残像の低減効果及び動画ぼやけの抑制効果を得ることが可能である。
＜タイミング制御方法＞
以下、図２及び図３を用いて本実施例のタイミング制御方法について詳細に説明する。
【００４８】
図２は、タイミング制御回路９０で生成するゲートパルス制御信号に基づき、ゲートドライバ１１０が生成して各ライン毎のＴＦＴのゲート電極へ印加する、ゲートパルスの様子をしたものである。
【００４９】
縦方向は、水平方向に並んで配置されるＴＦＴのラインの関係を示している。上側の３本は、ｉ行（但しiは自然数）、ｉ＋１行、ｉ＋２行の各ラインを示し、下側の３本は映像信号の１フレーム中の水平ラインの総数をＭ本としたときの、ｉ＋Ｍ／２行、ｉ＋Ｍ／２＋１行、ｉ＋Ｍ／２＋２行の各ラインを示している。つまり、上側の各ラインに対して下側の各ラインは、半画面分下側に位置していることを示している。
【００５０】
そして、各ラインの各ＴＦＴのゲート電極に印加するゲートパルスの様子を横軸に示している。それぞれにおける縦軸は電圧を示している。高電圧部分がゲートパルスであり、その印加時間は通常の場合（フレーム周波数が６０Ｈｚの場合）の印加時間であるＴＨ期間（水平周期）の半分の時間としている。
【００５１】
図２で明らかなように、タイミング制御回路９０は、ゲートパルスを、ｉ行へ印加したら、次は、ｉ＋Ｍ／２行へ印加し、次は、ｉ＋１行へ印加するというように、ｉをインクリメントしながら上側のラインと下側のラインとで交互にゲートパルスを印加するように、ゲートドライバ１１０を制御している。
【００５２】
なお、ゲートパルスを印加するラインがＭ行に達した場合は、１行に戻って繰り返されることは言うまでもない。つまり、下側に相当するラインは（ｉ＋Ｍ／２）％Ｍの剰余算で計算される行となる。
【００５３】
また、タイミング制御回路９０は、このゲートドライバの制御と同期して、ｉ行にゲートパルスを印加する際はＤｆｓをＴＨ期間の半分の時間でソースドライバへ出力し、ｉ＋Ｍ／２行にゲートパルスを印加する際はＤｆｐをＴＨ期間の半分の時間でソースドライバへ出力するように、水平ライン切替回路６０を制御する。つまり、図２においては、上側の３本のラインにゲートパルスを印加しているときは、このゲートパルスによって表示される１ライン毎の映像はＤｆｓであり、下側の３本にゲートパルスを印加しているときは、このゲートパルスによって表示される１ライン毎の映像はＤｆｐとなる。そして、各ゲートパルスの印加時間はＴＨ期間の半分であるので、ＴＨ期間には、ゲートパルスが印加されるＤｆｓとＤｆｐの２本のラインの映像が表示されることになる。
【００５４】
図３は、図２の時間軸をフレーム単位に拡大した走査イメージの図である。ゲートパルスが発生している部分を、同図中の左上側から右下側へ斜めに描かれている実線矢印で示している。同図中の点線内が図２で示している領域である。
【００５５】
Ｄｆｓは、予め１／２フレーム遅延メモリでＴＶ／２分遅延されているので、この図３のような関係が構築できる。
この図３で明らかなように、本実施例では、各ライン毎に、ＴＶ／２周期でＤｆｓとＤｆｐを交互に切替えて表示することになり、実質的に２倍のフレームレートで表示したことと等価の表示形態となる。従って、フレーム数を２倍にする方法による動画ぼやけの改善効果と同等の効果を得ることができる。
【００５６】
図１５は、図３と比較するための、フレーム数を２倍に増やした従来の方法（図１２）の場合の走査イメージの図である。
本実施例によれば、１／２フレーム遅延メモリ５０のみ用いれば良く、従来必要であった２フレーム分の時系列変換メモリ４０が不要になる。従って、メモリ容量が約１／４に削減できる。また、１／２フレーム遅延メモリ５０は、通常のフレーム周期（６０Ｈｚ）で動作すれば良いので、時系列変換メモリ４０で要求されるデータ出力の高速性（通常の２倍）が要求されず、通常の安価なメモリを用いることができる。
【００５７】
ここで、本実施例によるメモリ間のデータ転送レートとメモリ容量が従来例に比較してどれだけ改善するかを説明する。
本実施例の図１の構成と従来例の図１２の構成とを図４のような論理回路と外部メモリで実現する場合を仮定する。本実施例のデータ転送レートを表１、従来例のデータ転送レートを表２、本実施例の必要メモリ容量を表３、従来例の必要メモリ容量を表４にそれぞれ示す。これらの表で示されるデータを比較すると、本実施例は従来例に比べて、データ転送レートとメモリ容量のどちらも改善されていることがわかる。なお、これらの表での数値は、いずれも液晶表示パネルの画素数が１３６６×７６８であり、また、ＲＧＢ各８ビット（計２４ビット）で処理する場合の数値である。
【００５８】
【表１】
2010101914.tif 000003
【００５９】
【表２】
2010101914.tif 000004
【００６０】
【表３】
2010101914.tif 000005
【００６１】
【表４】
2010101914.tif 000006
上記説明は、時間軸強調回路３０、３１を用いることで、本来の目的の動画ぼやけを改善する効果に加えて残像を抑制する効果も得る例である。しかし、時間軸強調回路３０、３１を使用せずに、入力映像信号Ｆ０を１／２フレーム遅延させた信号をＤｆｓとし、内挿映像信号Ｆ１をＤｆｐとして水平ライン切替回路に供給しても良い。この場合でも、動画ぼやけを改善する効果を得ることができる。
【００６２】
また、時間軸強調回路３０、３１を用いない上記の方法によれば、入力映像信号Ｆ０を１フレーム遅延させる画像メモリ１０から１／２フレーム遅延のタイミングでデータを読み出せば１／２フレーム遅延メモリを省略でき、メモリ容量のさらなる削減が可能である。
【００６３】
なお、本説明では、Ｄｆｓを１／２フレーム遅延させてＤｆｐと切替え、かつ、ゲートパルスも１／２フレームに対応してＭ／２行オフセットさせてＴＦＴへ印加する例を示したが、厳密に１／２フレーム遅延、及びＭ／２行オフセットさせなくても良いのは言うまでもない。例えば、オフセットする行を、Ｍ／２行プラスマイナスＭ／４行程度の範囲とし、Ｄｆｓのフレーム遅延量もこの範囲に応じた量にした場合でも、同様の効果が得られることを実験にて確認済みである。
［実施例２］
実施例１を発展させ、ＤｆｓとＤｆｐとの２つのフレームを１ＴＶ期間で表示するために、この１ＴＶ期間で各ＴＦＴに２回印加するソース信号の電圧の極性を、従来のように１フレーム毎に反転させるのではなく数フレーム毎にしても良い。
【００６４】
図５は、この実施例２のＴＦＴの駆動波形を示した図である。また、図６は、全体の走査イメージの図に極性反転のタイミングを記した図である。
図５、図６で明らかなように、実施例２ではソース信号の電圧の極性を２フレーム毎に反転している。
【００６５】
従来例で、極性反転の周期を１フレーム（１／６０秒）毎に行わなければならなかった理由は、電圧バランスの違いによるフリッカ妨害である。しかし、本実施例のように１ＴＶ期間に映像を２回表示する場合には、その２回の極性を変化させなくても、極性反転の周期は従来の１フレームに相当する１ＴＶ期間（１／６０秒）を維持できるため、フリッカ妨害はほとんど現れない。
【００６６】
この第２実施例では、次のような効果が得られる。
例えば、各ＴＦＴに印加されるソース電圧は、Vsm、Vsm、Vsp、Vspの順番となる。このうち、VsmからVspへの移行、及びVspからVsmへの移行については、極性が反転する為に電圧変化が大きい。従って、ゲートパルスの印加時間が短いと、ＴＦＴへの充電が不足し、画素に印加する画素電圧が目標電圧に達せず、輝度が十分に得られない場合がある。しかし、VsmからVsmへの移行、及びVspからVspへの移行の場合は、電圧変化が小さい。従って、充電時間が短くても、ＴＦＴは十分充電でき、画素に印加する画素電圧は目標電圧となるので、十分な輝度が得られる。
【００６７】
すなわち、本実施例によれば、従来のフレーム数を増やす方法に比較して、ゲートパルスの印加時間が短いことによる輝度低下や輝度ムラの発生を抑制する効果が得られる。
また、極性反転の周期は１／６０秒であり、従来のフレーム数を増やす方法に比較して電力消費量を抑制する効果も得られる。
【００６８】
なお、本実施例はＮＴＳＣ方式の映像信号を前提として説明しているために、フレーム周期を１／６０秒としているが、ＰＡＬ方式やＳＥＣＡＭ方式の映像信号のように、フレーム周期が１／５０秒の場合でも本実施例を適用可能である。
［実施例３］
実施例２を発展させ、１ＴＶ期間内に２回印加するゲートパルスのパルス幅を異ならせても良い。
【００６９】
図７は、この実施例３のＴＦＴの駆動波形を示した図である。また、図８は、複数ラインにわたってのゲートパルスの様子を示した図である。
電圧の変化が大きい、VsmからVspへの移行、及びVspからVsmへの移行の際はパルス幅を長くし、電圧の変化が小さい、VsmからVsmへの移行、及びVspからVspへの移行の際はパルス幅を短くする。なお、上記２種類のパルス幅の和は１ＴＨ期間としなければならない。従って、各パルス幅は１ＴＨ期間を１００とした比率で表せる。一例としては、比率を７０：３０にする。
【００７０】
ゲートパルスのパルス幅が短いために生じるＴＦＴの充電時間不足は、ソース信号の電圧の変化が大きいときに起きるものであるから、極性反転するときに印加するゲートパルスのパルス幅を長くして、十分な充電時間を確保する。一方、極性反転しないときに印加するゲートパルスのパルス幅は短くしても大きな影響を受けない。
【００７１】
ＴＦＴの充電不足の影響は、ＴＦＴや電極容量の特性に応じて変化するため、パルス幅の比率は、最適な条件を実験的に求めて決定することが望ましい。
この実施例３では、実施例２よりも一層、輝度低下や輝度ムラを改善することが可能である。
［実施例４］
実施例２を発展させ、ＤｆｓとＤｆｐとの２つのフレームを１ＴＶ期間で表示するために、この１ＴＶ期間で各ＴＦＴに２回印加するソース信号の電圧の一方を、本来のソース信号の電圧よりも大きく変化させても良い。
【００７２】
図９は、この実施例４のＴＦＴの駆動波形を示した図である。
ソース信号の電圧は、電圧変化が大きい、VsmからVspへの移行、及びVspからVsmへの移行の際に、本来のソース信号の電圧よりも大きくなるようにゲイン設定した電圧をＴＦＴへ印加し、電圧変化が小さい、VsmからVsmへの移行、及びVspからVspへの移行の際は本来のソース信号の電圧をＴＦＴへ印加する。一例としては、ゲイン設定を１．２倍にする。
【００７３】
ゲートパルスのパルス幅が短いために生じるＴＦＴの充電時間不足は、ソース信号の電圧の変化が大きいときに起きるものであるから、極性反転するときに印加するソース信号の電圧を本来より大きい電圧にして、充電不足分を補償する。一方、極性反転しないときに印加するソース信号の電圧は、充電不足が発生しにくいので、本来のソース信号の電圧でよい。
【００７４】
ＴＦＴの充電不足の影響は、ＴＦＴや電極容量の特性に応じて変化するため、ゲインは、最適な条件を実験的に求めて決定することが望ましい。
この実施例４では、実施例２よりも一層、輝度低下や輝度ムラを改善することが可能である。
【００７５】
また、ゲート比率を異ならせるという実施例３と組み合わせることでより効果が高まる。
［実施例５］
実施例１は、フレーム間に挿入する内挿映像を１枚挿入する場合の実施例であるが、内挿映像を２枚以上生成して、擬似的なフレーム周波数を更に高くしても良い。
【００７６】
図１０は、内挿映像を３枚挿入し、擬似的なフレーム周波数を４倍にした場合の実施例の構成図である。実施例１と機能的に異なる部分は、１／２フレーム遅延メモリ５０が、１／４フレーム遅延メモリ５１、２／４フレーム遅延メモリ５２、３／４フレーム遅延メモリ５３、と置き換えた点である。その他の各機能ブロックの基本動作は実施例１と同様であるので説明は省略する。なお、内挿映像は３枚に限らない。システム的に可能であれば、内挿映像の枚数は多いほど残像や動画ぼやけを軽減する効果が期待できる。
【００７７】
また、図１１は、この実施例５における全体の走査イメージを示した図である。
実施例５に対しても、実施例２，３，４で説明した内容を盛り込むと、更に動画ぼやけを改善することができる。
【００７８】
尚、図１１にはソース信号の電圧の極性反転のシーケンスを「＋」と「−」で示してあるが、これと全く同じシーケンスとする必要はなく、２フレーム以上同じ極性を連続させ、かつ、１／５０秒以内にその極性を反転させるシーケンスであればどのようなタイミングでも、本実施例の効果が得られることを実験にて確認済みである。
【００７９】
また、これまで説明してきた実施例は、アクティブマトリクス型表示装置のうち、液晶表示装置を例として説明したが、ＴＦＴを用いたアクティブマトリクス型表示装置であればどのような表示装置にも本実施例は適用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるゲートパルスの様子を示す図である。
【図３】本発明の一実施例における走査イメージを示す図である。
【図４】本発明の一実施例と従来例とを比較するための論理回路と外部メモリを示す図である。
【図５】本発明の一実施例におけるＴＦＴ駆動の様子を示す図である。
【図６】本発明の一実施例における走査イメージを示す図である。
【図７】本発明の一実施例におけるＴＦＴ駆動の様子を示す図である。
【図８】本発明の一実施例におけるゲートパルスの様子を示す図である。
【図９】本発明の一実施例におけるＴＦＴ駆動の様子を示す図である。
【図１０】本発明の一実施例の構成を示す図である。
【図１１】本発明の一実施例における走査イメージを示す図である。
【図１２】従来例の構成を示す図である。
【図１３】フレーム周波数６０Ｈｚの場合のＴＦＴ駆動の様子を示す図である。
【図１４】フレーム周波数１２０Ｈｚの場合のＴＦＴ駆動の様子を示す図である。
【図１５】従来の走査イメージを示す図である。
【図１６】動き補償補間処理を説明するための図である。
【図１７】時間軸強調回路の構成を示す図である。
【図１８】時間軸強調処理の動作を説明するための図である。
【符号の説明】
【００８１】
１０  画像メモリ
２０  動きベクトル検出回路
２１  内挿映像信号生成回路
３０  時間軸強調回路
３１  時間軸強調回路
５０  １／２フレーム遅延メモリ
６０  水平ライン切替回路
７０  極性制御回路
８０  同期処理回路
９０  タイミング制御回路
１００  ソースドライバ
１１０  ゲートドライバ
１２０  液晶表示パネル
【図１】
2010101914.tif 000007
【図２】
2010101914.tif 000008
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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