(57)【要約】【課題】集積回路をより容易に製造できるように設計する。【解決手段】集積回路が、複数の別々にプリントされるパターン層から１つのリソグラフ層を形成する工程段階を含むリソグラフ工程で形成される。集積回路内には、少なくとも２つのマッチされたデバイスを含む回路が形成されており、これらのマッチされたデバイスの性能特性の整合がずれると、その回路の性能が低下する。マッチすべきデバイスの機能的コンタクト（構造的特徴部）を強制的に同じパターン層に割り当てるようにするためのダミーコンタクト３２（構造的特徴部）が回路デザイン中に設けられている。これにより、コンタクトの位置および／またはサイズのデバイス間でのバラツキが低減される。【選択図】図６
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【特許請求の範囲】
【請求項１】
１つのリソグラフ層を複数の別々にプリントされるパターン層から形成する工程段階を含むリソグラフ工程で形成される集積回路であって、
前記リソグラフ層を用いて形成される１つ以上の構造的特徴部をそれぞれに含む複数のデバイスを有する回路であって、前記複数のデバイスの少なくとも２つが、マッチされたデバイスであり、前記マッチされたデバイスの性能特性の整合がずれると前記回路の性能が低下するような回路と、
前記マッチされた各デバイスの前記１つ以上の構造的特徴部を前記パターン層のうちの共通の１つのパターン層に形成されるよう強制するように、前記マッチされた各デバイスの１つ以上の構造的特徴部に対して相対的に配置される１つ以上のダミーの構造的特徴部とを備える集積回路。
【請求項２】
前記１つ以上の構造的特徴部は１つ以上のコンタクトであり、
前記１つ以上のダミーの構造的特徴部は１つ以上のダミーコンタクトである、請求項１に記載の集積回路。
【請求項３】
前記１つ以上の構造的特徴部は１つ以上のビアであり、
前記１つ以上のダミーの構造的特徴部は１つ以上のダミービアである、請求項１に記載の集積回路。
【請求項４】
構造的特徴部には前記各パターン層内での間隔の最小限値がある、請求項１に記載の集積回路。
【請求項５】
前記１つ以上のダミーの構造的特徴部は、前記マッチされた各デバイスの前記１つ以上の構造的特徴部が、前記１つ以上のダミーの構造的特徴部とは異なる１つのパターン層に形成されるように、前記マッチされた各デバイスの前記１つ以上の構造的特徴部から前記最小限の間隔未満の間隔を置いて配置される、請求項４に記載の集積回路。
【請求項６】
前記複数の別々にプリントされるパターン層は、２つの別々にプリントされるパターン層を含む、請求項１に記載の集積回路。
【請求項７】
前記回路は、センスアンプ回路およびオペアンプ回路のうちの１つを含む、請求項１に記載の集積回路。
【請求項８】
前記デバイスの最小特徴部サイズが３２ｎｍ以下である、請求項１に記載の集積回路。
【請求項９】
前記複数のパターン層は、前記リソグラフ層内で、ある程度のランダムな配置誤差を前提として相対的に配置される、請求項１に記載の集積回路。
【請求項１０】
前記構造的特徴部には各々設計サイズがあり、パターン層ごとに、そこに形成される構造的特徴部のそれぞれの設計サイズからの変動の程度が異なる、請求項１に記載の集積回路。
【請求項１１】
集積回路の製造プロセスを、請求項１に記載の集積回路を形成するように制御する設計データを記憶した、コンピュータで読み取り可能な記憶媒体。
【請求項１２】
異なるマスクを用いて別々にプリントされる複数のパターン層から１つのリソグラフ層を形成する工程段階を含むリソグラフ工程により集積回路を製造するのに使用される複数のマスクの形成を制御するためのデータを生成する方法であって、前記集積回路が、前記リソグラフ層を用いて形成される１つ以上の構造的特徴部をそれぞれに含む複数のデバイスを有する回路を含み、前記複数のデバイスの少なくとも２つがマッチされたデバイスであり、前記マッチされたデバイスの性能特性の整合がずれると前記回路の性能が低下するものにおいて、前記方法は、
１つ以上のダミーの構造的特徴部を規定するデータを形成するステップと、
形成すべきコンタクトをそれぞれに１つのパターン層に割り当てるステップであって、前記マッチされた各デバイスの前記１つ以上の構造的特徴部に対する前記１つ以上のダミーの構造的特徴部の位置に応じて、前記マッチされた各デバイスの前記１つ以上の構造的特徴部を、前記パターン層のうちの共通の１つのパターン層に形成されるように強制的に割り当てるステップと、
各パターン層がそのように割り当てられた構造的特徴部を含むように、前記複数のパターン層をプリントするための複数のマスクの形成を制御するデータを生成するステップとを含む方法。
【請求項１３】
前記１つ以上の構造的特徴部は１つ以上のコンタクトであり、
前記１つ以上のダミーの構造的特徴部は１つ以上のダミーコンタクトである、請求項１２に記載の方法。
【請求項１４】
前記１つ以上の構造的特徴部は１つ以上のビアであり、
前記１つ以上のダミーの構造的特徴部は１つ以上のダミービアである、請求項１２に記載の方法。
【請求項１５】
形成すべき構造的特徴部をそれぞれ１つのパターン層に割り当てる前記ステップの後で、前記複数のマスクが前記１つ以上のダミーの構造的特徴部を形成しないように、前記１つ以上のダミーの構造的特徴部を規定するデータを取り除く、請求項１２に記載の方法。
【請求項１６】
構造的特徴部には前記各パターン層内での間隔の最小限値がある、請求項１２に記載の方法。
【請求項１７】
前記１つ以上のダミーの構造的特徴部は、前記マッチされた各デバイスの前記１つ以上の構造的特徴部が、前記１つ以上のダミーの構造的特徴部とは異なる１つのパターン層に形成されるように、前記マッチされた各デバイスの前記１つ以上の構造的特徴部から前記最小限の間隔未満の間隔を置いて配置される、請求項１６に記載の方法。
【請求項１８】
前記複数の別々にプリントされるパターン層は、２つの別々にプリントされるパターン層を含む、請求項１２に記載の方法。
【請求項１９】
前記回路は、センスアンプ回路およびオペアンプ回路のうちの１つを含む、請求項１２に記載の方法。
【請求項２０】
前記デバイスの最小特徴部サイズが３２ｎｍ以下である、請求項１２に記載の方法。
【請求項２１】
前記複数のパターン層は、前記リソグラフ層内で、ある程度のランダムな配置誤差を前提として相対的に配置される、請求項１２に記載の方法。
【請求項２２】
前記コンタクトには各々設計サイズがあり、パターン層ごとに、そこに形成される構造的特徴部のそれぞれの設計サイズからの変動の度合いが異なる、請求項１２に記載の集積回路。
【請求項２３】
請求項１に記載の集積回路を形成するように集積回路の製造プロセスを制御する設計データを記憶した、コンピュータで読み取り可能な記憶媒体。
【請求項２４】
コンピュータで読み取り可能な記憶媒体であって、複数の別々にプリントされるパターン層から１つのリソグラフ層を形成する工程段階を含むリソグラフ工程で形成される集積回路を規定するデータを記憶しており、前記集積回路が、前記リソグラフ層を用いて形成される１つ以上の構造的特徴部をそれぞれに含む複数のデバイスを有する回路を含み、前記複数のデバイスの少なくとも２つが、マッチされたデバイスであり、前記マッチされたデバイスの性能特性の整合がずれると前記回路の性能が低下するものにおいて、前記集積回路を規定する前記データが、
前記集積回路に形成すべき、前記マッチされた各デバイスの１つ以上の構造的特徴部を含む少なくとも１つの層を規定するデータと、
前記マッチされた各デバイスの前記１つ以上の構造的特徴部が前記パターン層のうちの共通の１つのパターン層に形成されるようになるように、前記マッチされた各デバイスの１つ以上の構造的特徴部に対して相対的に配置される１つ以上のダミーの構造的特徴部を含む少なくとも１つの層を規定するデータとを含む、コンピュータで読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路分野に関する。より詳細には、本発明は、集積回路をより容易に製造できるように設計することに関する。
【背景技術】
【０００２】
集積回路をリソグラフ工程により製造することは知られており、これにより、複数の積層された層膜で１つの集積回路が構成される。このようにして形成される層のうちの１つまたは複数には、一般的にコンタクト層が含まれており、このコンタクト層は、高分子シリコン層または拡散層などの、その下の層への電気コンタクトを提供している。また、下の層に対する電気接続を提供するためのビアを含む層を形成することも知られている。プロセスジオメトリの縮小化が進んでいるため、１つの完成したリソグラフ層を一度の作業でプリントすることができるマスクを形成するのが困難になっている。この問題に対処するため、所謂「二重パターン方式」を用いることが知られている。この方法では、２つのパターンを順次プリントし、合わせて１つのリソグラフ層を形成して、エッチングや蒸着などの、次のプロセスの制御に用いる。リソグラフ層の形成を２つ以上のプリントパターン層に分割することで、マスクの各特徴部を異なるパターンの層に分けて、互いの間隔を広げることができるようになるので、これらのマスクは、より容易に形成しプリントすることができる。
【０００３】
集積回路の分野において、複数のデバイスの回路を組み合わせて１つの集積回路を形成することも知られており、このようにして形成される集積回路の性能特性は、その回路を形成するために組み合わされるデバイス間の整合性が良いかどうかに依存している。例えば、１つの集積回路上に複数のセンスアンプまたは複数のオペアンプを形成する場合、それらの回路を形成する多様なデバイス（トランジスタ）の特性がぴったり整合していることが、回路全体としての性能特性の低下を防ぐために重要である。すなわち、オペアンプ内のデバイス間の整合性が悪いと、望ましくない高いオフセット電圧が発生することがある。あるいはセンスアンプ内のデバイス間の整合性が悪いと、センスアンプの一方の極性の電位差に対する感度が、他方の極性の電位差に比べて低くなるという不具合が生ずることがある。このようなデバイス間の不整合に対する敏感性は、プロセスジオメトリサイズが小さくなるにつれ高くなる。なぜなら、プロセスジオメトリサイズが小さくなるにつれ、製造偏差は概ね増大する傾向にあるからである。１つの集積回路内に形成された複数の回路の性能特性の上記のような低下は、歩留まりおよび／または全体的性能を、許容できないほど低下させる十分な原因となりうる。しかもこの問題は、デバイスのジオメトリが小さくなるほど悪化する。
【発明の概要】
【課題を解決するための手段】
【０００４】
１つの態様として、本発明は、１つのリソグラフ層を複数の別々にプリントされるパターン層から形成する工程段階を含むリソグラフ工程で形成される集積回路を提供するものである。この集積回路は、前記リソグラフ層を用いて形成される１つ以上の構造的特徴部をそれぞれに含む複数のデバイスを有する回路を備えており、この回路は、前記複数のデバイスの少なくとも２つが、マッチされたデバイスであり、前記マッチされたデバイスの性能特性の整合がずれると前記回路の性能が低下するような回路である。そして前記集積回路は、前記マッチされた各デバイスの前記１つ以上の構造的特徴部を前記パターン層のうちの共通の１つのパターン層に形成されるよう強制するように、前記マッチされた各デバイスの１つ以上の構造的特徴部に対して相対的に配置される１つ以上のダミーの構造的特徴部を備えている。
【０００５】
本発明の技術は、複数のパターン層を用いて、構造的特徴部を形成するための１つのリソグラフ層を生成するときに、組みにされた、つまりマッチされた、異なるデバイスの構造的特徴部を異なるパターン層から形成すると、これらのマッチされたデバイス間に不整合が起きる可能性が高まるという欠点を認識するものである。この問題点を認識するだけではなく、本発明の技術は、回路設計中にダミーの構造的特徴部（つまり回路の正規の機能にとって必要のない構造的特徴部）を用いるという解決法も提供するものである。このようなダミーの構造的特徴部は、マッチされたデバイスの構造的特徴部を強制的に同じパターン層に形成させるように、マッチされたデバイスの構造的特徴部に対して相対的に配置される。マッチされたデバイスの構造的特徴部を強制的に同じパターン層に形成させることにより、これらの構造的特徴部間のバラツキを減らすことができ、そのため不整合レベルを低下させることができるようになる。
【０００６】
形成される構造的特徴部は様々であってよい。本発明の技術はコンタクトおよび／またはビアの形成に用いることができる。
【０００７】
マッチされたデバイスの構造的特徴部を同じパターン層に形成させるためのダミーの構造的特徴部の用い方は、該当する製造プロセスのための設計ルールに応じて変わりうる。しかし、ダミーの構造的特徴部を用いるのが有利な出現頻度の高いケースの１つに、構造的特徴部が各パターン層内で保つべき最小限の間隔が設定されている場合がある。この場合、もしダミーの構造的特徴部を、マッチされたデバイスの２つの構造的特徴部から最小限間隔を置かずに配置すると、これらの構造的特徴部と同じパターン層にダミーの構造的特徴部を形成してはならなくなる。そのため、ダミーの構造的特徴部の存在により、デバイスの構造的特徴部は、ダミーの構造的特徴部とは異なるパターン層に形成されることになり、これにより大抵は、デバイスの構造的特徴部同士が同じパターン層になる。
【０００８】
なおリソグラフ層を作るために形成されるパターン層の数が可変であることは分かるであろう。とはいえ、２つのパターン層を組み合わせて１つのリソグラフ層を形成する場合が多く、ダミーの構造的特徴部を用いる本発明の技術は、そのような二重パターン方式と組み合わせると特に効果的である。
【０００９】
マッチされたデバイスを含む回路の形態が多様であってよいことは自明であろうが、オペアンプとセンスアンプとを含む集積回路は、一般的に本発明の技術が有用な形態である。なぜなら、このような回路は、デバイス間不整合の影響を受けやすいからである。
【００１０】
本発明の技術は、最小特徴部サイズが３２ｎｍ以下のデバイスを有する集積回路に好適である。なぜなら、そのような環境では、二重パターン方式がよく用いられ、デバイス間不整合に対する敏感性が高いからである。
【００１１】
デバイス間不整合を起こすパターン層間のバラツキの性質は様々であり得る。本発明の技術で対処しようとするバラツキの例としては、パターン層がリソグラフ層内で相対的配置されるため、ある程度のランダムな配置誤差が起こり、そのために各パターン層に形成される構造的特徴部のサイズが所期の設計サイズから異なる度合いで変動することが挙げられる。（例えば、あるパターン層では所期の設計サイズより小さいコンタクトが形成され、他のパターン層では所期の設計サイズより大きいコンタクトが形成されることがある。）
【００１２】
本発明の技術に従って製造される集積回路に反映される態様を有すると同様に、本発明には、コンピュータで読み取り可能な記憶媒体により提供されるもう１つの態様があることは理解されよう。この記憶媒体は、上記のような集積回路を形成するように集積回路の製造プロセスを制御するための設計データを記憶するものである。集積回路を形成するための設計データは、通常、コンピュータで読み取り可能な記憶媒体の形で製造工場に配られる。製造工場は、どこに設置されているものでも、および／または、どんな事業主のものであってもよい。デバイス間不整合の少ない集積回路の製造を容易にする上記の集積回路の設計特徴部は、設計データそのものの中に存在し、従って、そのような設計データが本発明の実施形態の１つを成す。
【００１３】
本発明の別の態様は、異なるマスクを用いて別々にプリントされる複数のパターン層から１つのリソグラフ層を形成する工程段階を含むリソグラフ工程で集積回路を製造するのに用いられる複数のマスクの形成を制御するためのデータを生成する方法を提供する。前記集積回路は、前記リソグラフ層を用いて形成される１つ以上の構造的特徴部をそれぞれに含む複数のデバイスを有する回路を含み、前記複数のデバイスの少なくとも２つがマッチされたデバイスであり、前記マッチされたデバイスの性能特性の整合がずれると前記回路の性能が低下する。本発明による方法は、１つ以上のダミーの構造的特徴部を規定するデータを形成するステップと、形成すべき各コンタクトを１つのパターン層に割り当てるステップであって、前記マッチされた各デバイスの前記１つ以上の構造的特徴部に対する前記１つ以上のダミーの構造的特徴部の配置に応じて割り当てが行われ、前記マッチされた各デバイスの前記１つ以上の構造的特徴部が、前記パターン層のうちの共通の１つのパターン層に形成されるように割り当てるステップと、各パターン層がそのように割り当てられた構造的特徴部を含むように、前記複数のパターン層をプリントするための複数のマスクの成形を制御するデータを生成するステップとを含む。
【００１４】
本発明の技術による集積回路の設計は、集積回路を製造するのに用いられるマスクの形成を制御するためのデータを提供するのに使用され、この制御により、１つ以上のダミーの構造的特徴部の位置に応じて、形成すべき構造的特徴部が１つのパターン層に割り当てられるようにする。このダミーの構造的特徴部は、マッチされたデバイスの構造的特徴部を強制的に同じパターン層になるようにするために設計の中に既に含められている。このパターン層データは、製造プロセスで用いるべき物理的マスクを形成する機械を駆動するのに用いることができる。
【００１５】
本発明のもう１つの態様は、コンピュータで読み取り可能な記憶媒体を提供するものである。このコンピュータで読み取り可能な記憶媒体は、異なるマスクを用いて形成される複数の別々にプリントされるパターン層から１つのリソグラフ層を形成する工程段階を含むリソグラフ工程で形成される集積回路を規定するデータを記憶しており、前記集積回路は、前記リソグラフ層を用いて形成される１つ以上の構造的特徴部をそれぞれに含む複数のデバイスを有する回路を含み、前記複数のデバイスの少なくとも２つが、マッチされたデバイスであり、前記マッチされたデバイスの性能特性の整合がずれると前記回路の性能が低下するものである。前記集積回路を規定する前記データは、前記集積回路に形成すべき、前記マッチされた各デバイスの１つ以上の構造的特徴部を含む少なくとも１つの層を規定するデータと、前記マッチされた各デバイスの前記１つ以上の構造的特徴部が前記パターン層のうちの共通の１つのパターン層に形成されるようになるように、前記マッチされた各デバイスの１つ以上の構造的特徴部に対して相対的に配置される１つ以上のダミーの構造的特徴部を含む少なくとも１つの層を規定するデータとを含む。
【００１６】
集積回路設計を規定するデータを記憶した、コンピュータで読み取り可能な記憶媒体でも、本発明の技術を実施できる。この場合、集積回路設計に、マッチされたデバイスの構造的特徴部を規定する少なくとも１つの層ならびにこれらの構造的特徴部に対して相対的に配置されたダミーの構造的特徴部を含む少なくとも１つの層のデータを組み込むことで、この層データにより規定される複数の層を含む集積回路の製造プロセス工程において、これらのマッチされたデバイスの構造的特徴部が共通の１つのパターン層に形成されるようにする。
【００１７】
本発明の上記およびその他の目的、特徴および利点は、添付の図面に関連付けて読まれるべき以下に記載の実施例の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００１８】
【図１】マッチされたデバイスを組み込んだ複数の回路を含む集積回路を示す概略図である。
【図２】２つのプリントパターン層として形成されたリソグラフ層を示す概略図である。
【図３】デバイスのコンタクトを異なるパターン層にどのように割り当てるかを説明する概略図である。
【図４】異なるパターン層に形成されるコンタクトの配置およびサイズのランダム変化を説明する概略図である。
【図５】コンタクトを異なるパターン層に非強制的に割り当てると、整合しないデバイスと整合するデバイスとが生ずることがあることを説明する概略図である。
【図６】ダミーコンタクトを用いて強制的にコンタクトを同じパターン層に割り当てることを説明する概略図である。
【図７】集積回路の設計製造のためのプロセスの流れを示す概略図である。
【図８】マスク生成のための駆動データを形成するプロセスを概略的に示すフローチャートである。
【発明を実施するための形態】
【００１９】
図１は、オペアンプ回路４と、ＲＡＭアレイ６およびセンスアンプ８を備えたメモリとを含む集積回路２を概略的に示す。集積回路が一般的に他に多数の回路構成要素を含むことは自明であろう。オペアンプ４とセンスアンプ８は、集積回路内に設けられる回路の中でも特に、オペアンプまたはセンスアンプをそれぞれ形成するデバイス間の不整合の影響を特に受けやすい回路の例として説明するものである。当業者には、デバイス不整合の影響を大なり小なり受ける他の種類の回路があることは周知であろう。一般的に、殆どの回路は、その回路を構成するデバイスの性能特性がぴったり整合しているほうが良好に動作する。
【００２０】
図２は、複数の直線から成るリソグラフ層を２つの別のパターン層を順次用いてプリントし、これらを合わせて、リソグラフ層のために設計された１つの全体的パターンを形成する方法を概略的に示す。一例として、リソグラフ層が図２の左側に示すような形のレジスト層から成る場合、このレジスト層を、先ず図２の右上のパターンを形成する１つのマスクを用いてプリントし、次に図２の右下のパターンを形成する別のマスクを用いてプリントする。２つの別のマスクを用いて２つの別のパターンの層を形成して組み合わせると、所望のリソグラフ層が作られる。別個のパターン層に分けることで、画定しようとする特徴部の線間隔を広げることができることが分かる。このように線間隔が広くなると、各パターン層を形成するのに必要なマスクを作るのが容易になる他に、それらのマスクを用いて、より簡単かつ精密に必要なパターンを形成することができるようになる。
【００２１】
図３は、ポリシリコン層１２と拡散層１４とから成るデバイス１０を概略的に示す。ポリシリコン層１２および拡散層１４上には、複数のコンタクト１６、例えば金属コンタクト、が形成されている。このような形のデバイスは当業者には周知であろう。この実施例では特徴部をコンタクトとしているが、他の実施例では、ビアを特徴部としてもよい。したがって、以下の説明においてコンタクトを引用するが、これは、本発明の技術で制御することのできる特徴部の一例を示すためのものであって、他の形も可能であることは理解されよう。例えば、コンタクト１６は、他の実施例ではビアであってもよい。図２に説明する二重パターン方式にしたがって、２つのパターン層を用いてデバイス１０にデバイスコンタクトを形成する過程を図３に示す。第１パターン層はデバイスコンタクト１８を形成し、第２パターン層はデバイスコンタクト２０を形成する。コンタクト１８および２０を、異なる別のパターン層を用いて形成するように分けることで、各パターン層内でのデバイスコンタクトの間隔を広げることができる。このようにして各パターン層内での間隔が広くなると、パターン層を形成するのが容易になる。製造プロセスの設計ルールによれば、各パターン層内のデバイスコンタクトは最小限の間隔を保つ必要がある。同じパターン層内でのデバイスコンタクトの間隔が狭すぎると、それらを誤差なく離して形成するのが難しくなる。
【００２２】
図４は図３に類似しているが、図４では、異なるパターン層の間で起こりうるランダムな変動の影響を示す。つまり、パターン層間で配置にズレがあり、その結果、第１層のコンタクト１８の配置と第２層のコンタクト２０の配置との間に差が生じている。これは、これらのコンタクト１８および２０を別々に形成するのに用いられたマスクの位置合わせ不良の結果である。同様にして、第１パターン層のコンタクト１８が、その設計サイズよりも大きくなる一方で、第２パターン層のコンタクト２０は、その設計サイズよりも小さくなることが示されている。このような、２組のコンタクト間のサイズ不整合は、整合されたデバイスとなるべきデバイス間の性能にバラツキをもたらす。同じことが、図４に示す配置のバラツキについても当てはまる。
【００２３】
図５は、１つの集積回路の一部として形成され、それぞれが２つのデバイスを含む２つの回路を概略的に示す。これらの回路は、性能特性を整合させるべき２つの並列デバイスを備えている。これらのマッチされたデバイスの性能特性が同じでないと、それらのデバイスにより構成される回路の性能が悪くなる。図５に示す回路において、コンタクトの特定パターン層に対する割り当てには制約がない。どのコンタクトをどのパターン層の一部として形成するかを割り当てるため従来使用されてきたアルゴリズムは、予測不可能であり、マッチされたデバイス間で同じコンタクト同士が必ずしも同じパターン層内に形成されるわけではない。図５の上方の回路は、このような所作の一例を示し、拡散層２４上のコンタクト２２が拡散層２８上のコンタクト２６よりも著しく小さくなっている。拡散層２４を含むデバイスと拡散層２８を含むデバイスは、マッチングされるべきデバイスであるので、コンタクト２２とコンタクト２６が互いに異なるパターン層に形成された結果それらのサイズが著しくばらついてしまうと、整合しないデバイスとなり、上方の回路の性能全体が悪くなってしまう。これに対して、図５の下方の回路は、コンタクト３０が全て同じパターン層に形成されれば、図５の下方の回路内のデバイスの整合性が良くなることを示している。どのコンタクトをどのパターン層に形成するかの割り当てに制約がないことで、整合ないしマッチングすべき何千ものデバイスを含むこともある集積回路に、整合不良のデバイスができる可能性が高くなる。そして、それは集積回路の性能および／または歩留まりを低下させることになる。
【００２４】
図６は、図５の回路を変形してダミーコンタクト３２を含めるようにした方法を概略的に示す。このようなダミーコンタクトは、コンタクト３４から最小限の間隔（二重パターン方式で規定される最小限値）よりも狭い間隔を置いて配置されており、そのため、マスク生成ソフトウエアによって、コンタクト３４とは異なるマスクに割り振られることになる。これにより、ダミーコンタクト３２は、否応なく、コンタクト３４が割り当てられるパターン層とは異なるパターン層に割り当てられる。この例ではパターン層が２つしかないので、結果的に、これらのコンタクト３４は同じパターン層に割り当てられることになる。これにより、これら２つのコンタクト３４にとって共通の（共有の）パターン層に関するサイズまたは位置の変化が、これら２つのコンタクト３４に等しく作用するようになる。２つのコンタクト３４が同じパターン層に割り当てられるよう規制すると、さらに、拡散層の上に形成され、コンタクト３４からの間隔が必要最小間隔よりも狭いコンタクト３６も、同様にして、コンタクト３４のパターン層とは別のパターン層に配分されるようになる。やはりこのようにして強制的に別のパターン層に振り分けることで、結果的に各コンタクト３６は互いに同じパターン層に配置されることになり、これにより、コンタクト３６間の位置的およびサイズのばらつきが少なくなる。
【００２５】
図６の上部のダミーコンタクト３２にも、コンタクト３８を同じパターン層に割り当るよう仕向けるという同様の効果があることは分かるであろう。コンタクト３８とコンタクト４０との間に必要最小間隔を置くという設計ルールのおかげで、コンタクト４０は全て、コンタクト３８とは異なるパターン層に配置され、つまり、コンタクト４０同士が同じパターン層に配置される。図６の上方および下方の回路においては、コンタクトが異なるパターン層に割り振られており、それにもかかわらずデバイス間のバランスが保たれていることが分かるであろう。
【００２６】
図６には、形成されるレイアウトのデバイスのジオメトリサイズが示されている。この例における最小特徴部サイズは３２ｎｍである。これは、３２ｎｍのプロセスジオメトリに相当する。このサイズ以下のジオメトリは、二重パターン方式を使用する必要性が高く、デバイス間不整合に対する敏感性が高いので、本発明の技術を適用するに相応しい。
【００２７】
図７は、集積回路の製造プロセスの流れを概略的に示す。集積回路の設計、例えばマイクロプロセッサのデザイン、をブロック４２で表す。実際には、この集積回路デザインは、その集積回路デザインを規定するデータを記憶した、コンピュータで読み取り可能な記憶媒体の形で実施することができよう。製造プロセスへの入力には、さらに、複数の構成単位を成す標準的セルデザイン４４のライブラリがあり、これらの構成単位から、集積回路デザイン４２を、集積回路の製造用レイアウトに変換することができる。このような標準的セルデザイン４４は、一般的に、論理ゲート、センスアンプ、オペアンプ、ラッチ、ＲＡＭセル等の回路を含んでおり、これらを総合して、より高次の機能的なレベルに詳細化された所望の集積回路デザイン４２を作ることができる。標準的セルデザイン４４は、標準的セルを構成する異なる複数のリソグラフ層の明細を示す。また標準的セルデザイン４４は、コンタクト、拡散領域、高分子シリコン層等の相対的位置およびサイズといった特徴部の明細を示す。本発明の技術のダミーコンタクトは、一般的には、この標準的セルデザイン４４の中に設けるようにする。例えば、図６に示すマッチされたデバイスを含む標準的セルに、ダミーコンタクト３２を追加するようにする。これらの標準的セルデザインが更に加工されるときに、後述するように、ダミーコンタクト３２の存在により、他のコンタクトは、否応なく別のパターン層に割り当てられるようになる。これにより、マッチされたデバイスのコンタクトは同じパターン層に配置されることになり、そのため、これらのマッチされたデバイス間の不整合が減る。
【００２８】
本発明の技術が標準的セルデザインに限定されず、例えば、完全にカスタムレイアウトの設計に用いてもよく、および／または、標準的セル同士を結びつける、位置およびルートのアルゴリズムに関連付けて用いてもよいことは、理解されよう。
【００２９】
製造プロセスに対しては、さらに設計ルール４６も入力される。これらの設計ルールは、集積回路デザイン４２と標準的セルデザイン４４とにより定められるデザインを、図示のように合成処理ブロック４８で組み立てる際に守るべき、最小コンタクト間隔等の要件を規定するものである。これらの、集積回路デザイン４２と標準的セルデザイン４４と設計ルール４６とを用いるプロセスは、当業者にとって周知であろう。合成処理４８は、一般的にはコンピュータプログラムによって実行される。従って、集積回路デザイン４２と標準的セルデザイン４４と設計ルール４６とを含む入力は、通常、コンピュータで読み取り可能な記憶媒体の形で（例えば、メモリや、ＣＤのような物理的媒体等に記憶されたデータの形で）提供される。
【００３０】
ブロック４８で示す統合プロセスに続いて、コンタクトを形成するための１つのリソグラフ層を、そのコンタクトリソグラフ層を形成するための２つのパターン層に分割するプロセスが行われる（なお、１つの集積回路が複数のコンタクト用リソグラフ層を有することもある）。これらの２つのパターン層は、それぞれに、製造プロセスに用いるために作成されるマスクに対応する。ブロック５０に示す段階で、異なるマスクに分割するということは、どのコンタクトを形成すべきかを定めるデータを、異なるコンタクトが異なるパターン層（つまりマスク）に割り当てられるように分割するということである。全てのコンタクトデータの割り当てが完了すると、コンタクトデータを用いて一連のデータを作り出すことができ、引き続きこの一連のデータにより、ブロック５２に示す工程でマスクが形成される。このようにしてブロック５２で形成されたマスクは、ブロック５４で示す製造設備において、物理的な集積回路を製造するために用いられる。
【００３１】
本発明の技術の変形例では、ダミーコンタクトを標準的セルデザイン４４の中に含めるが、そのデザインの中で別個の層として含めるようにする（例えば、機能をもつ回路にとって必要なコンタクトとは別の層に所属するものとして、メタデータで標識される）。このようにして設けられたダミーコンタクトにも、設計ルール４６が当てはめられるので、その他の機能的コンタクトを、それぞれの適当なパターン層に割り当てられるよう規制することになる。しかし、この「本当の」コンタクトの割り当てを規制するという働きを終えたら、ダミーコンタクトのデータは、「本当の」コンタクトを規定する他のデータから（例えば、先に述べたメタデータを用いて）取り除くことができる、ブロック５２に示す物理的マスクを形成するプロセスに伝達されないようにすることができる。この、ダミーコンタクトを取り除くプロセスは任意に選択可能であり、図７にブロック５６で示す。このようにして、ブロック５２および５４に示す回路製造プロセスでは、従来通りに、単に、どのマスクを形成すべきかを定めるデータを取得して、これらのマスクをブロック５２で形成し、次いで、これらのマスクを用いてブロック５４で物理的集積回路を製造するだけでよい。
【００３２】
ダミーコンタクトを、最終的に製造される集積回路に実際には物理的に形成されないようにブロック５６で取り除く場合、これらのダミーコンタクトに関しては設計ルール４６を緩和することができる。例えば、ダミーコンタクトが実際には物理的に形成されないので、それらの配置ルールを緩和することができる。このようにダミーコンタクトに関してルールを緩和すると、ダミーコンタクトの位置決めをより柔軟に行えるようになるという利点がある。これにより、実際に製造される他のコンタクトをどのパターン層に割り当てるかを制約するという役割を、ダミーコンタクトがより容易に果たせるようになる。
【００３３】
図８は、本発明の技術のもう１つの態様を概略的に説明するフローチャートである。ステップ５８で、本当のコンタクトとダミーコンタクトとを定めるデータが標準的セルライブラリと集積回路デザインとを用いて生成される。このようにして、所望のコンタクトを作り出すためのリソグラフ層の形を規定することができる。このようなデータの典型としては、製造プロセスを制御するコンピュータプログラムを駆動するための、コンピュータで読み取り可能なデータが挙げられる。
【００３４】
ステップ６０では、形成すべきコンタクトが各々、最小コンタクト間隔ルールに合うように、二重パターン方式の２つのパターン層のうちの１つのパターン層に割り当てられるように、リソグラフ層中のコンタクトを規定するデータが処理される。ステップ５８で規定されるデータの中で、ダミーコンタクトは、マッチされたデバイスのコンタクトが同じパターン層に割り当てられるように配置されており、これにより、デバイス間の性能特性のバラツキが減る。
【００３５】
ステップ６２で、ダミーコンタクトがパターン層から取り除かれる。ステップ６２は、行っても行わなくてもよい。ダミーコンタクトが物理的集積回路に実装されても構わないことがある。しかし、ある環境においては、ダミーコンタクトが、静電容量の増加といった望ましくない効果をもたらすこともある。
【００３６】
ステップ６４では、コンタクトが割り当てられた別個のパターン層を用いて、各パターン層のマスク作成プロセスを駆動するためのデータを形成する。このデータを回路製造設備に伝達することができ、これにより、物理的マスクを作成して物理的集積回路を作成するのに用いることができる。
【００３７】
以上本明細書において、添付の図面を参照して本発明の実施例を詳細に説明してきたが、本発明がこれらの詳細な実施形態に限定されず、当業者が本明細書に付随する特許請求の範囲に定める本発明の範囲および趣旨を逸脱することなく様々な変形および変更を行うことができることは理解されるべきである。
【符号の説明】
【００３８】
２  集積回路
４  オペアンプ回路
６  ＲＡＭアレイ
８  センスアンプ
１０  デバイス
１２  ポリシリコン層
１４  拡散層
１６，１８，２０  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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