(57)【要約】【課題】ヒューズ素子が切断された後も高電圧バイアスがヒューズ素子にかかり続けるという問題を解消するとともに、最適化条件の設定を容易に行うことができる半導体装置を提供する。【解決手段】０ビット〜ｎビットにそれぞれ対応付けられた、ｎ＋１個のヒューズ回路Ｂ０〜Ｂｎを備えるとともに、それらとは別個に制御され、流れる電流の調整が可能な電流バイパス回路ＰＣを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端が第１の電源に接続され、他端が第１のトランジスタの一方主電極に接続されたヒューズ素子をそれぞれ有した複数のヒューズ回路と、
前記第１の電源に一端が接続され、他端が第２のトランジスタの一方主電極に接続された抵抗素子を有した電流バイパス回路と、を備え、
前記第１および第２のトランジスタのそれぞれの他方主電極は共通して第２の電源に接続され、
前記複数のヒューズ回路は、何れかに含まれる前記ヒューズ素子に前記第１の電源から前記第２の電源に向けて電流を流して前記ヒューズ素子を切断することでプログラミングされ、
前記抵抗素子の抵抗値は、切断前の前記ヒューズ素子の抵抗値よりも大きく、切断後の前記ヒューズ素子の抵抗値よりも小さな値となるように設定され、
前記電流バイパス回路は、前記ヒューズ素子の切断に際して前記第１のトランジスタの制御電極に与えられるパルス状の切断信号に同期して、前記第２のトランジスタの制御電極にパルス状のバイパス信号が与えられる、半導体装置。
【請求項２】
前記第１のトランジスタと、前記第２のトランジスタのトランジスタサイズは同じである、請求項１記載の半導体装置。
【請求項３】
前記第１のトランジスタと、前記第２のトランジスタのトランジスタサイズは異なる、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に電気溶断ヒューズを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、種々の用途に対して複数のヒューズ回路が設けられ、当該ヒューズ回路を構成するヒューズ素子の溶断、非溶断により、その出力信号の状態が固定され、プログラミングが行われる。
【０００３】
ヒューズ素子には、レーザー光の照射により溶断されるレーザートリミングヒューズと、過電流を流すことにより溶断される電気溶断ヒューズとが存在する。
【０００４】
電気溶断ヒューズの場合、ヒューズに接続されたトランジスタ（切断トランジスタ）をオンさせることでヒューズに過電流が流れるように構成され、過電流によりヒューズ配線の温度を上昇させることでヒューズ配線を切断する構成が採られる。特許文献１の図４には電気溶断ヒューズの一例が示されている。
【０００５】
このような構成においては、切断トランジスタのドレイン電圧およびゲート電圧を最適化し、切断条件を求めた上で切断を実施していた。
【０００６】
【特許文献１】特開２００７−３１７８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電気溶断ヒューズの切断の際には、切断トランジスタのゲートにパルス電圧を与えて瞬間的に過電流を流すが、そのパルス電圧のタイミングや電圧印加時間は、予め最適化された切断条件によって一律に管理される。しかしながら、場合によってはヒューズ素子が切断された後も高電圧バイアスがヒューズ素子にかかり続け、例えばヒューズ配線である銅配線の切断面の銅の残渣が溶融し、切断面間が再接続されるという切断面の劣化が発生する可能性もあり、切断完了したヒューズ素子にとってはストレスとなるという問題があった。
【０００８】
また、ヒューズ素子を確実に溶断させるには、切断トランジスタの非飽和領域の電流であって、かつ溶断可能な電流が流れるように切断トランジスタのドレイン電圧およびゲート電圧を調整する必要があるため、最適化条件の設定に時間を費やすという問題があった。
【０００９】
本発明は、上記のような問題点を解決するためになされたものであり、ヒューズ素子が切断された後も高電圧バイアスがヒューズ素子にかかり続けるという問題を解消するとともに、最適化条件の設定を容易に行うことができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明に係る１の実施の形態においては、０ビット〜ｎビットにそれぞれ対応付けられた、ｎ＋１個のヒューズ回路を備えるとともに、それらとは別個に制御され、流れる電流の調整が可能な電流バイパス回路を備えている。電流バイパス回路は、ヒューズ切断用電源に一端が接続された抵抗素子と、抵抗素子の他端にドレインが接続されたＮＭＯＳトランジスタとを備えている。なお、ＮＭＯＳトランジスタのゲートには、ヒューズ切断時にバイパス信号が与えられる構成となっている。
【発明の効果】
【００１１】
上記実施の形態によれば、ヒューズ素子の切断により、その抵抗値が電流バイパス回路内の抵抗素子に設定した抵抗値を越えることで自動的に電流が電流バイパス回路に流れ、自己整合的に切断が完了する。
【００１２】
切断が完了すると、ヒューズ素子の抵抗値が電流バイパス回路内の抵抗素子の抵抗値よりも大きくなるので、ヒューズ切断用電源の電圧に応じた電流は電流バイパス回路内の抵抗素子に流れ、ヒューズ素子が切断された後も高電圧バイアスがかかり続け、例えばヒューズ配線である銅配線の切断面の銅の残渣が溶融し、切断面間が再接続されるという問題が防止される。
【００１３】
また、ヒューズ素子が切断された後も高電圧バイアスがかかり続けると、ヒューズ配線に接する層間絶縁膜へダメージを与える可能性があるが、それも防止される。
【００１４】
また、ヒューズ素子を確実に溶断させるには、切断トランジスタの非飽和領域の電流であって、かつ溶断可能な電流が流れるように切断トランジスタのドレイン電圧およびゲート電圧を調整する必要があり、従来は、切断電源の電圧およびヒューズ専用電源を個別に制御して切断電流条件を設定する必要があった。しかし、上記実施の形態によれば、例えば、切断電源は他のＩＯ電圧と共通で２．５Ｖに固定し、ヒューズ専用電源は他のコア回路の電源電圧と共通で１．２Ｖに固定せざるを得なくなった場合でも、バイパス信号を調整することで、電流バイパス回路のＮＭＯＳトランジスタのオン抵抗を調整して、抵抗素子に流れる電流を調整すれば、切断に必要な電流値の調整が可能となるので、最適化条件の設定を容易に行うことができる。
【発明を実施するための最良の形態】
【００１５】
＜実施の形態＞
＜装置構成＞
図１は、本発明に係る実施の形態の半導体装置１００の構成を示すブロック図である。
図１に示すように、半導体装置１００は、０ビット〜ｎビットにそれぞれ対応付けられた、ｎ＋１個のヒューズ回路Ｂ０〜Ｂｎを備えるとともに、それらとは別個に制御され、流れる電流の調整が可能な電流バイパス回路ＰＣを備えている。
【００１６】
ヒューズ回路Ｂ０〜Ｂｎの構成は何れも同じであり、ヒューズ回路Ｂ０を例に採ってその構成を説明する。
【００１７】
ヒューズ回路Ｂ０は、ヒューズ切断用電源ＶＤＤＦ（第１の電源）に一端が接続されたヒューズ素子Ｆ０と、ヒューズ素子Ｆ０の他端にドレインが接続され、ソースがバックゲートに接続されたＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｔ０とを有している。なお、ＮＭＯＳトランジスタＴ０のソースはスタンバイリーク抑制のためのＮＭＯＳトランジスタＴｘのドレインに接続されている。また、ＮＭＯＳトランジスタＴｘのソースはソース電源ＶＳＳ（第２の電源）に接続され、ゲートはヒューズ専用電源ＶＤＤ＿ＧＡＴＥに接続されている。
【００１８】
ここで、切断トランジスタであるＮＭＯＳトランジスタＴ０〜Ｔｎのトランジスタサイズが大きい場合、これらが並列に接続されていると、スタンバイリークが大きくなるので、ヒューズ切断時以外には、ＮＭＯＳトランジスタＴｘをオフ状態とすることで、スタンバイリークを抑制するものである。従って、スタンバイリークが問題にならないのであれば、ＮＭＯＳトランジスタＴｘは設けなくても良い。
【００１９】
また、ヒューズ回路Ｂ０は、ヒューズ素子Ｆ０とＮＭＯＳトランジスタＴ０との接続ノードに接続され、ヒューズ素子Ｆ０の切断、非切断を判定する判定回路１と、ＮＭＯＳトランジスタＴ０のゲート電圧を調整する電圧シフタ２とを有している。
【００２０】
判定回路１は、ヒューズ素子Ｆ０の抵抗値を測定して切断（１）、非切断（０）を判定する回路であり、ヒューズ判定回路用電源ＶＤＤＬを動作電源として動作する。
【００２１】
電圧シフタ２は、外部から与えられるパルス状の切断信号ｆｉ０を直接ＮＭＯＳトランジスタＴ０のゲートに与えるのではなく、最適化のために微調整して与える回路であり、ヒューズ専用電源ＶＤＤ＿ＧＡＴＥにより、ヒューズ判定回路用電源ＶＤＤＬの電圧、例えば１．２Ｖから１．４Ｖの範囲で調整可能に構成されている。なお、ヒューズ専用電源ＶＤＤ＿ＧＡＴＥは、ヒューズ切断時に外部のテスタから与えられ、切断が終了すると０Ｖに固定される。
【００２２】
ここで、ヒューズ切断用電源ＶＤＤＦの電圧は、ヒューズ切断時には例えば２．５Ｖが外部のテスタから与えられ、切断が終了すると１．２Ｖに固定される。
【００２３】
ヒューズ回路Ｂ１〜Ｂｎも上記と同様の構成であるが、ヒューズ回路Ｂ１ではヒューズ素子には符号Ｆ１を、切断トランジスタであるＮＭＯＳトランジスタには符号Ｔ１を付し、ヒューズ回路Ｂｎではヒューズ素子には符号Ｆｎを、切断トランジスタであるＮＭＯＳトランジスタには符号Ｔｎを付している。また、ヒューズ回路Ｂ１〜Ｂｎには、それぞれ外部から切断信号ｆｉ１〜ｆｉｎが与えられる構成となっている。
【００２４】
電流バイパス回路ＰＣは、ヒューズ切断用電源ＶＤＤＦに一端が接続された抵抗素子Ｒと、抵抗素子Ｒの他端にドレインが接続され、ソースがバックゲートに接続されるとともに、ＮＭＯＳトランジスタＴｘのドレインに接続されたＮＭＯＳトランジスタＴｒとを備えている。なお、ＮＭＯＳトランジスタＴｒのゲートには、ヒューズ切断時にバイパス信号ｂｎｇが与えられる構成となっている。
【００２５】
ここで、電流バイパス回路ＰＣ内の抵抗素子Ｒの抵抗値は、切断前のヒューズ素子の抵抗値よりも大きく、切断後のヒューズ素子の抵抗値よりも小さな値となるように設定されている。
【００２６】
なお、電流バイパス回路ＰＣ内のＮＭＯＳトランジスタＴｒのトランジスタサイズと、ヒューズ回路Ｂ０〜Ｂｎ内のＮＭＯＳトランジスタＴ０〜Ｔｎのトランジスタサイズとは同じ大きさとなるように設定されている。
【００２７】
これにより、電流バイパス回路のトータルの抵抗がトランジスタサイズで左右されず、抵抗素子Ｒの抵抗値で決めることができる。
【００２８】
＜装置動作＞
次に、図１を参照しつつ、図２に示すタイミングチャートを用いて半導体装置１００におけるヒューズ切断時の動作について説明する。
【００２９】
図２には、ヒューズ切断用電源ＶＤＤＦの電圧、ヒューズ判定回路用電源ＶＤＤＬの電圧、切断信号ｆｉ０およびバイパス信号ｂｎｇが示されている。
【００３０】
ヒューズ切断時には、ヒューズ回路Ｂ０〜Ｂｎのうち任意の１つが選択され、選択されたヒューズ回路の切断信号が「Ｈ」となると、切断トランジスタがオンして、ヒューズ切断用電源ＶＤＤＦからソース電源ＶＳＳ（この場合は０Ｖ）に向けて切断電流が流れ、ヒューズ素子を切断する。
【００３１】
図２では、ヒューズ回路Ｂ０が選択された場合を示しており、切断信号ｆｉ０が「Ｈ」になるタイミングで、バイパス信号ｂｎｇも「Ｈ」になる。なお、切断信号ｆｉ０の入力に先立って、外部のテスタからはヒューズ切断用電源ＶＤＤＦに２．５Ｖの電圧を与えておく。
【００３２】
これにより、切断信号ｆｉ０が「Ｈ」になると、ヒューズ回路Ｂ０のＮＭＯＳトランジスタＴ０がオンし、ヒューズ素子Ｆ０にヒューズ切断用電源ＶＤＤＦの電圧（２．５Ｖ）に応じた切断電流が流れ、ヒューズ素子Ｆ０が切断される。
【００３３】
＜効果＞
このように、半導体装置１００においては、ヒューズ素子の切断により、その抵抗値が電流バイパス回路ＰＣ内の抵抗素子Ｒに設定した抵抗値を越えることで自動的に電流が電流バイパス回路ＰＣに流れ、自己整合的に切断が完了する。
【００３４】
切断が完了すると、ヒューズ素子Ｆ０の抵抗値が電流バイパス回路ＰＣ内の抵抗素子Ｒの抵抗値よりも大きくなるので、ヒューズ切断用電源ＶＤＤＦの電圧に応じた電流は電流バイパス回路ＰＣ内の抵抗素子Ｒに流れ、ヒューズ素子が切断された後も高電圧バイアスがかかり続け、例えばヒューズ配線である銅配線の切断面の銅の残渣が溶融し、切断面間が再接続されるという問題が防止される。
【００３５】
また、ヒューズ素子が切断された後も高電圧バイアスがかかり続けると、ヒューズ配線に接する層間絶縁膜へダメージを与える可能性があるが、それも防止される。
【００３６】
また、ヒューズ素子を確実に溶断させるには、切断トランジスタの非飽和領域の電流であって、かつ溶断可能な電流が流れるように切断トランジスタのドレイン電圧およびゲート電圧を調整する必要があり、従来は、切断電源ＶＤＤＦの電圧およびヒューズ専用電源ＶＤＤ＿ＧＡＴＥを個別に制御して切断電流条件を設定する必要があった。しかし、半導体装置１００においては、例えば、切断電源ＶＤＤＦは他のＩＯ電圧と共通で２．５Ｖに固定し、ヒューズ専用電源ＶＤＤ＿ＧＡＴＥは他のコア回路の電源電圧と共通で１．２Ｖに固定せざるを得なくなった場合でも、バイパス信号ｂｎｇを調整することで、ＮＭＯＳトランジスタＴｘのオン抵抗を調整して、抵抗素子Ｒに流れる電流を調整すれば、切断に必要な電流値の調整が可能となるので、最適化条件の設定を容易に行うことができる。
【００３７】
＜変形例＞
図３に、上述した実施の形態の変形例として、半導体装置１００Ａの構成を示す。なお、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３８】
図１に示した半導体装置１００においては、電流バイパス回路ＰＣ内のＮＭＯＳトランジスタＴｒのトランジスタサイズと、ヒューズ回路Ｂ０〜Ｂｎ内のＮＭＯＳトランジスタＴ０〜Ｔｎのトランジスタサイズとは同じ大きさに設定されていた。半導体装置１００Ａでは、電流バイパス回路ＰＣ内のＮＭＯＳトランジスタＴｒ１のトランジスタサイズはヒューズ回路Ｂ０〜Ｂｎ内のＮＭＯＳトランジスタＴ０〜Ｔｎのトランジスタサイズとは異なる大きさに設定されている。
【００３９】
このような構成を採ることで、ＮＭＯＳトランジスタＴｒ１のトランジスタサイズによってオン抵抗を変更することができ、電流バイパス回路ＰＣに流れる電流を調整することが可能となる。
【００４０】
図４は、半導体装置１００Ａにおけるヒューズ切断時の動作を示すタイミングチャートであり、基本的な動作は図２を用いて説明した半導体装置１００と同じであるが、バイパス信号ｂｎｇに与える電圧は、ＮＭＯＳトランジスタＴｒ１のトランジスタサイズによって変わることが示されている。
【００４１】
ＮＭＯＳトランジスタＴｒ１のオン抵抗と、抵抗素子Ｒの抵抗値とで電流バイパス回路ＰＣに流れる電流を設定することができるので、ヒューズ素子の切断に必要な電流値の設定、すなわち最適化条件の設定を容易に行うことができる。
【００４２】
なお、ＮＭＯＳトランジスタＴｒ１のトランジスタサイズの変更によるオン抵抗の変更範囲は、バイパス信号ｂｎｇの調整によるオン抵抗の変更の範囲よりも広くすることができるので、最適化条件の設定には、より有効な方法となる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る実施の形態の半導体装置の構成を示すブロック図である。
【図２】本発明に係る実施の形態の半導体装置の動作を説明するタイミングチャートである。
【図３】本発明に係る実施の形態の半導体装置の変形例の構成を示すブロック図である。
【図４】本発明に係る実施の形態の半導体装置の変形例の動作を説明するタイミングチャートである。
【符号の説明】
【００４４】
Ｂ０〜Ｂｎ  ヒューズ回路。
【図１】
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【図２】
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【図３】
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【図４】
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