(57)【要約】【課題】ＳｉＧｅ膜をチャネル領域に用いるＦＥＴにおいて、このＳｉＧｅ膜中のＧｅ濃度及びＳｉＧｅ膜の膜厚のばらつきを抑制する。【解決手段】シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたＳｉＧｅ膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備える。【選択図】図１（ｉ）
2010021235.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを主成分とする基板と、
前記基板に形成され、素子領域を区画する溝と、
前記基板上に形成されたＳｉＧｅ膜と、
前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、
を備えることを特徴とする半導体装置。
【請求項２】
シリコンを主成分とする基板と、
前記基板に形成され、素子領域を区画する溝と、
前記基板上に形成されたＳｉＧｅ膜と、
前記溝の側壁の少なくとも上部を覆い、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、
を備えることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記ＳｉＧｅ膜の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記素子領域における前記基板の中に形成されたソース拡散層及びドレイン拡散層と、
をさらに備え、
前記ＳｉＧｅ膜は、前記ソース拡散層と前記ドレイン拡散層間のチャネルとして構成されている、
ことを特徴とする半導体装置。
【請求項４】
シリコンを主成分とする基板上に絶縁膜を形成し、
前記絶縁膜および前記基板をエッチングすることにより、前記基板に素子領域を区画する溝を形成し、
シリコン流動防止層を形成するために、前記溝の側壁の少なくとも上部を窒化及び／又は炭化し、
前記シリコン流動防止層を形成した後、前記絶縁膜を剥離し、水素アニールを行うことにより前記基板上の自然酸化膜を還元除去し、
前記水素アニールを行った後、前記基板上にＳｉＧｅ膜をエピタキシャル成長させる、
ことを特徴とする半導体装置の製造方法。
【請求項５】
シリコンを主成分とする基板上に絶縁膜を形成し、
前記絶縁膜および前記基板をエッチングすることにより、前記基板に素子領域を区画する溝を形成し、
前記溝の側壁の少なくとも上部及び前記絶縁膜の上に、シリコン化合物膜を形成し、
シリコン流動防止層を形成するために、前記シリコン化合物膜を異方性エッチングすることにより、前記溝の側壁の少なくとも上部に前記シリコン化合物膜を残存させ、
前記シリコン流動防止層を形成した後、前記絶縁膜を剥離し、水素アニールを行うことにより前記基板上の自然酸化膜を還元除去し、
前記水素アニールを行った後、前記基板上にＳｉＧｅ膜をエピタキシャル成長させる、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、例えば歪シリコン技術を用いた電界効果トランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
近時、半導体装置の微細化が進んでおり、６５ｎｍ以下のゲート長を有する超微細化・超高速半導体装置が研究開発されている。このような超微細化・超高速半導体装置のうち電界効果トランジスタ（ＦＥＴ）では、ゲート電極直下のチャネル領域の面積が、従来のＦＥＴと比較して非常に小さくなっている。このため、チャネル領域を走行するキャリア（電子あるいは正孔）の移動度が、チャネル領域に印加される応力により、大きな影響を受けることが知られている。このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが活発になされている。
【０００３】
例えば特許文献１に記載されているように、シリコン基板のチャネル領域に二軸圧縮歪みＳｉＧｅ薄膜を形成する技術を用いることにより、キャリアの移動度を増加させ、ＦＥＴの性能を向上させることが知られている。
【０００４】
また、メタルゲート電極と高誘電率絶縁膜をスタックしたゲート構造を有する次世代のＦＥＴについても研究されている。このＦＥＴの閾値電圧を制御する方法の一つとして、チャネル領域に形成されたＳｉＧｅ膜を利用する方法が検討されている。ＳｉＧｅ膜中のＧｅ濃度を変化させることで、ＳｉＧｅの仕事関数を変化させることができる。ＳｉＧｅの仕事関数とメタルゲート電極の仕事関数との差を制御することにより、閾値電圧を制御することが可能となる。この方法の利点として、ＳｉＧｅの組成比を変えることで比較的容易に閾値電圧を制御できるため、ゲート電極となるメタル材料の選択幅が広がるという点が挙げられる。
【特許文献１】特開平１０−９２９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＳｉＧｅ膜をチャネル領域に用いるＦＥＴにおいて、このＳｉＧｅ膜中のＧｅ濃度及びＳｉＧｅ膜の膜厚のばらつきを抑制することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、シリコンを主成分とする基板と、前記基板に形成され、素子領域を区画する溝と、前記基板上に形成されたＳｉＧｅ膜と、前記溝の側壁の少なくとも上部において前記側壁の表面から内部に形成された、窒素および炭素のうち少なくともいずれかを含む、シリコン流動防止層と、を備えることを特徴とする半導体装置が提供される。
【０００７】
本発明の別態様によれば、シリコンを主成分とする基板上に絶縁膜を形成し、前記絶縁膜および前記基板をエッチングすることにより、前記基板に素子領域を区画する溝を形成し、シリコン流動防止層を形成するために、前記溝の側壁の少なくとも上部を窒化及び／又は炭化し、前記シリコン流動防止層を形成した後、前記絶縁膜を剥離し、水素アニールを行うことにより前記基板上の自然酸化膜を還元除去し、前記水素アニールを行った後、前記基板上にＳｉＧｅ膜をエピタキシャル成長させる、ことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ＳｉＧｅ膜をチャネル領域に用いるＦＥＴにおいて、このＳｉＧｅ膜中のＧｅ濃度及びＳｉＧｅ膜の膜厚のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を説明する前に、本発明者が本発明をなすに至った経緯について説明する。
【００１０】
従来、エピタキシャル成長によるＳｉＧｅチャネル形成技術では、次のような問題があった。ＦＥＴ素子領域のマスク材（ＳｉＯ２）の開口およびＳｉＧｅ膜のエピタキシャル成長の前処理の際にエッチング処理が実施されるが、このとき、ＦＥＴ素子領域を区画するＳＴＩ溝に埋め込まれたシリコン酸化膜も一緒にエッチングされる。これにより、ディボッド（ｄｉｖｏｔ）と呼ばれる落ち込み部分が生じ、ＳＴＩ溝の側壁の一部が露呈する。その後、ＳｉＧｅ膜を形成する前に基板表面に形成されたシリコン酸化物などの自然酸化膜を還元除去するため、水素アニールが行われる。この際、ＦＥＴ素子領域端のＳｉ原子が前述のディボットに流動（マイグレーション）する。これにより、Ｓｉ原子が流動した領域の面方位は通常の面方位からずれてしまう。よって、面方位がずれた領域ではＳｉＧｅ膜を正常にエピタキシャル成長させることができなくなる。その結果、ＦＥＴ素子領域端の付近に形成されるＳｉＧｅ膜中のＧｅ濃度および成長膜厚にばらつきが生じてしまう。このＳｉＧｅ膜の組成および成長膜厚のばらつきにより、ＦＥＴの閾値電圧にばらつきが生じることが懸念される。さらに、ゲート絶縁膜がハフニウム（Ｈｆ）を含む高誘電率絶縁膜材料からなる場合、ハフニウムとＳｉＧｅ膜に含まれるゲルマニウムとの異常反応によるＦＥＴ素子の動作不良が懸念される。
【００１１】
図３は、エピタキシャル成長によりＳｉＧｅ膜を形成した後のＦＥＴ素子領域端付近の断面のＴＥＭ像を示している。この図からわかるように、ＳｉＧｅ膜はＳＴＩ溝に近づくにつれて膜厚が小さくなっている。このようなＦＥＴ素子領域端付近のＳｉＧｅ膜の形成不良は、素子の微細化が進展するにつれて、素子の特性に大きな影響を与えることが懸念される。
【００１２】
以上のことは、本発明者独自の技術的認識である。本発明はこのような本発明者に独自の技術的認識に基づいてなされたものである。
【００１３】
以下、本発明に係る２つの実施形態について図面を参照しながら説明する。
【００１４】
第１の実施形態及び第２の実施形態の相違点の一つは、Ｓｉ原子のディボットへの流動を防止するためのシリコン流動防止層の形成方法である。
【００１５】
（第１の実施形態）
第1の実施形態について図１（ａ）〜図１（ｉ）を用いて説明する。
図１（ａ）〜図１（ｉ）は、本実施形態に係るＳｉＧｅチャネルを有するｐ型ＦＥＴ１００の工程断面図を示している。
（１）まず、図１（ａ）に示すように、ｎ型のシリコン基板１０１の（００１）面または（０１１）面上に、シリコン酸化膜１０２とシリコン窒化膜１０３を順次形成する。このシリコン酸化膜１０２は、シリコン酸化膜以外の絶縁膜でもよい。  
なお、このシリコン窒化膜１０３は、後述の素子分離絶縁膜１０５をエッチングする際にシリコン酸化膜１０２がエッチングされないようにするためのマスク材である。
（２）次に、図１（ｂ）に示すように、シリコン基板１０１、シリコン酸化膜１０２及びシリコン窒化膜１０３からなる積層構造膜をパターンニングした後、異方性エッチングを行うことにより、素子分離用のＳＴＩ溝１０４を形成する。このＳＴＩ溝１０４はＦＥＴ素子領域を区画する。
（３）次に、図１（ｃ）に示すように、このＳＴＩ溝１０４にシリコン酸化膜を埋め込み、素子分離絶縁膜１０５を形成する。
（４）次に、図１（ｄ）に示すように、素子分離絶縁膜１０５のエッチングを行い、ＳＴＩ溝の側壁の一部１０４ａを露呈させる。このエッチング処理は、希釈ＨＦ等の薬液によるウエットエッチング又はＮＨ３ガス等によるドライエッチングにより行われる。
（５）次に、図１（ｅ）に示すように、薬液処理等によるエッチングを行うことによりシリコン窒化膜１０３を剥離する。
（６）次に、図１（ｅ）に示すように、プラズマ窒化処理を行い、露呈したＳＴＩ溝の側壁の一部１０４ａを窒化し、シリコン流動防止層１０６を形成する。このシリコン流動防止層１０６は、少なくとも２．５×１０２０ｃｍ−３の窒素を含むシリコンであることが好ましい。シリコン流動防止層１０６の厚さは少なくとも１ｎｍ以上であることが好ましい。また、このシリコン流動防止層１０６は、窒素の代わりに炭素（Ｃ）を含むシリコン、又は窒素と炭素の両方を含むシリコンでもよい。
（７）次に、図１（ｆ）に示すように、エッチングを行うことによりシリコン酸化膜１０２を剥離する。このエッチング処理は、希釈ＨＦ等の薬液によるウエットエッチング又はＮＨ３ガス等によるドライエッチングにより行われる。
（８）次に、還元性の水素雰囲気で熱処理（水素アニール）を行うことによって、シリコン基板１０１の表面に形成されたシリコン酸化物などの自然酸化膜を還元除去し、シリコン基板の表面にダングリングボンドを形成する。この際、シリコン流動防止層１０６が形成されているので、ＦＥＴ素子領域のＳｉ原子はＳＴＩ溝１０４に流動しない。
（９）次に、図１（ｇ）に示すように、シリコン基板１０１の表面に、ＳｉＧｅ膜１０７をエピタキシャル成長する。このＳｉＧｅ膜１０７のエピタキシャル成長は、微減圧（例えば、５〜１０Ｔｏｒｒ）、還元性の雰囲気（例えば水素ガス又はシランガス）において行われる。
（１０）次に、図１（ｇ）に示すように、ＳｉＧｅ膜１０７の上にＳｉキャップ膜１０８をエピタキシャル成長する。このシリコンキャップ膜１０８は、ＳｉＧｅ膜１０７の表面の酸化などを防止し、ＳｉＧｅ膜１０７の結晶性を保つためのものである。このＳｉキャップ膜１０８の膜厚は、例えば、１ｎｍである。
（１１）次に、図１（ｈ）に示すように、Ｓｉキャップ膜１０８の上にゲート絶縁膜１０９、ゲート電極１１０及びマスク材となるシリコン窒化膜１１１を順次形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。ここで、ゲート絶縁膜１０９の材料として、ＳｉＯ２、ＳｉＯＮのほか、高誘電率材料であるＨｆＳｉＯＮ、ＨｆＯ２を使用してもよい。ゲート電極１１０の材料として、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）のほか、金属材料である窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）を使用してもよい。  
なお、Ｓｉキャップ膜１０８は、ゲート絶縁膜１０９を形成する際に酸化されてゲート絶縁膜１０９の一部となり、最終的に残らないこともある。
（１２）次に、シリコン基板１０１及びシリコン窒化膜１１１の上に２〜１０ｎｍ程度の薄いシリコン窒化膜を堆積した後、ＲＩＥ等の異方性エッチングを行うことにより、図１（ｈ）に示すように、オフセットスペーサーとなる第１の側壁１１２を形成する。その後、ｐ型不純物をイオン注入技術により打ち込み、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）等の高温短時間の熱処理を行うことで、図１（ｈ）に示すように、シリコン基板１０１の表面にｐ型のソース／ドレインエクステンション領域１１３（拡散層）を形成する。ここで、ｐ型不純物としてボロン（Ｂ）又は二フッ化ボロン（ＢＦ２）が使用される。
（１３）次に、シリコン基板１０１、シリコン窒化膜１１１及び第１の側壁１１２の上にシリコン窒化膜を堆積した後、ＲＩＥ等の異方性エッチングを行うことにより、図１（ｉ）に示すように、第２の側壁１１４を形成する。その後、ｐ型不純物をイオン注入技術によりシリコン基板表面に打ち込み、ＲＴＡ等の高温短時間の熱処理を行うことで、図１（ｉ）に示すように、ｐ型のソース／ドレインコンタクト領域１１５（拡散層）を形成する。ここで、ｐ型不純物としてボロン（Ｂ）又は二フッ化ボロン（ＢＦ２）が使用される。
【００１６】
以上の工程により、ＳｉＧｅチャネルを有するｐ型ＦＥＴ１００が得られる。
【００１７】
なお、実際の半導体装置では、この後、ソース／ドレインコンタクト領域１１５およびゲート電極１１０の表面にニッケルモノシリサイド（ＮｉＳｉ）膜を形成し、そのＮｉＳｉ膜と接続される配線層を形成する。
【００１８】
以上説明したように、本実施形態によれば、ＳＴＩ溝の側壁の一部１０４ａの表面から内部にシリコン流動防止層１０６を形成することにより、ＦＥＴ素子領域の端部のＳｉ原子がＳＴＩ溝１０４に流動することを防止し、ＳｉＧｅ膜を正常にエピタキシャル成長させることができる。これにより、ＳｉＧｅ膜１０７中のＧｅ濃度およびＳｉＧｅ膜１０７の膜厚のばらつきを抑制し、ＦＥＴの閾値電圧のばらつきや動作不良を防止することができる。その結果、高速動作および閾値電圧の制御が可能という優れた特徴を持つ、ＳｉＧｅチャネルを有するＦＥＴを実現することができる。特に、前述のＳｉ原子のマイグレーション範囲が素子サイズと比較して無視できなくなる程に微細化されたＦＥＴ素子に好適である。
【００１９】
（第２の実施形態）
次に、第２の実施形態について図２（ａ）〜図２（ｉ）を用いて説明する。
図２（ａ）〜図２（ｉ）は、本実施形態に係るＳｉＧｅチャネルを有するｐ型ＦＥＴ２００の工程断面図を示している。
（１）まず、図２（ａ）に示すように、ｎ型のシリコン基板２０１の（００１）面または（０１１）面上に、シリコン酸化膜２０２とシリコン窒化膜２０３を順次形成する。このシリコン酸化膜２０２は、シリコン酸化膜以外の絶縁膜でもよい。  
なお、このシリコン窒化膜２０３は、後述の素子分離絶縁膜２０５をエッチングする際にシリコン酸化膜２０２がエッチングされないようにするためのマスク材である。
（２）次に、図２（ｂ）に示すように、シリコン基板２０１、シリコン酸化膜２０２及びシリコン窒化膜２０３からなる積層構造膜をパターンニングした後、異方性エッチングを行うことにより、素子分離用のＳＴＩ溝２０４を形成する。このＳＴＩ溝２０４はＦＥＴ素子領域を区画する。
（３）次に、図２（ｃ）に示すように、このＳＴＩ溝２０４にシリコン酸化膜を埋め込み、素子分離絶縁膜２０５を形成する。
（４）次に、図２（ｄ）に示すように、素子分離絶縁膜２０５のエッチングを行い、ＳＴＩ溝の側壁の一部２０４ａを露呈させる。このエッチング処理は、希釈ＨＦ等の薬液によるウエットエッチング又はＮＨ３ガス等によるドライエッチングにより行われる。
（５）次に、薬液処理等によるエッチングを行うことにより、シリコン窒化膜２０３を剥離する。
（６）次に、第２図（ｅ）に示すように、シリコン酸化膜２０２及び素子分離絶縁膜２０５の上に、シリコン化合物膜２０６Ａを形成する。このシリコン化合物膜２０６Ａの材料として、窒素を含むシリコン、炭素を含むシリコン、又は窒素と炭素の両方を含むシリコン（例えば、Ｓｉ３Ｎ４、ＳｉＣ又はＳｉＣＮ）を用いることができる。また、このシリコン化合物膜２０６Ａの膜厚は、１〜５ｎｍ程度であることが好ましい。
（７）次に、図２（ｆ）に示すように、シリコン化合物膜２０６Ａに対してＲＩＥ等の異方性エッチングを行い、ＳＴＩ溝の側壁の一部２０４ａの上にシリコン化合物膜２０６Ａを残存させることにより、シリコン流動防止層２０６を形成する。
（８）次に、図２（ｇ）に示すように、エッチングを行うことによりシリコン酸化膜２０２を剥離する。このエッチング処理は、希釈ＨＦ等の薬液によるウエットエッチング又はＮＨ３ガス等によるドライエッチングにより行われる。
（９）次に、還元性の水素雰囲気で熱処理（水素アニール）を行うことによって、シリコン基板２０１の表面に形成されたシリコン酸化物などの自然酸化膜を還元除去し、シリコン基板の表面にダングリングボンドを形成する。この際、シリコン流動防止層２０６が形成されているので、ＦＥＴ素子領域のＳｉ原子はＳＴＩ溝２０４に流動しない。
（１０）次に、図２（ｇ）に示すように、シリコン基板２０１表面に、ＳｉＧｅ２０７をエピタキシャル成長する。このＳｉＧｅ膜２０７のエピタキシャル成長は、微減圧（例えば、５〜１０Ｔｏｒｒ）、還元性の雰囲気（例えば水素ガス又はシランガス）において行われる。
（１１）次に、図２（ｇ）に示すように、ＳｉＧｅ膜２０７の上にＳｉキャップ膜２０８をエピタキシャル成長する。このシリコンキャップ膜２０８は、ＳｉＧｅ膜２０７の表面の酸化などを防止し、ＳｉＧｅ膜２０７の結晶性を保つためのものである。このＳｉキャップ膜２０８の膜厚は、例えば、１ｎｍである。
（１２）次に、図２（ｈ）に示すように、Ｓｉキャップ膜２０８の上にゲート絶縁膜２０９、ゲート電極２１０及びマスク材となるシリコン窒化膜２１１を順次形成し、この積層構造膜をパターニングすることによりゲート電極構造を形成する。ここで、ゲート絶縁膜２０９の材料として、ＳｉＯ２、ＳｉＯＮのほか、高誘電率材料であるＨｆＳｉＯＮ、ＨｆＯ２を使用してもよい。ゲート電極２１０の材料として、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）のほか、金属材料である窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、窒化タングステン（ＷＮ）を使用してもよい。  
なお、Ｓｉキャップ膜２０８は、ゲート絶縁膜２０９を形成する際に酸化されてゲート絶縁膜２０９の一部となり、最終的に残らないこともある。
（１３）次に、シリコン基板２０１及びシリコン窒化膜２１１の上に２〜１０ｎｍ程度の薄いシリコン窒化膜を堆積した後、ＲＩＥ等の異方性エッチングを行うことにより、図２（ｈ）に示すように、オフセットスペーサーとなる第１の側壁２１２を形成する。その後、ｐ型不純物をイオン注入技術により打ち込み、ＲＴＡ等の高温短時間の熱処理を行うことで、図２（ｈ）に示すように、シリコン基板２０１の表面にｐ型のソース／ドレインエクステンション領域２１３（拡散層）を形成する。ここで、ｐ型不純物としてボロン（Ｂ）又は二フッ化ボロン（ＢＦ２）が使用される。
（１４）次に、シリコン基板２０１、シリコン窒化膜２１１及び第１の側壁２１２の上にシリコン窒化膜を堆積した後、ＲＩＥ等の異方性エッチングを行うことにより、図２（ｉ）に示すように、第２の側壁２１４を形成する。その後、ｐ型不純物をイオン注入技術によりシリコン基板表面に打ち込み、ＲＴＡ等の高温短時間の熱処理を行うことで、図２（ｉ）に示すように、ｐ型のソース／ドレインコンタクト領域２１５（拡散層）を形成する。ここで、ｐ型不純物としてボロン（Ｂ）又は二フッ化ボロン（ＢＦ２）が使用される。
【００２０】
以上の工程により、ＳｉＧｅチャネルを有するｐ型ＦＥＴ２００が得られる。
【００２１】
なお、実際の半導体装置では、この後、ソース／ドレインコンタクト領域２１５およびゲート電極２１０の表面にニッケルモノシリサイド（ＮｉＳｉ）膜を形成し、そのＮｉＳｉ膜と接続される配線層を形成する。
【００２２】
以上説明したように、本実施形態によれば、ＳＴＩ溝の側壁の一部２０４ａを覆うようにシリコン流動防止層２０６を形成することにより、ＦＥＴ素子領域の端部のＳｉ原子がＳＴＩ溝２０４に流動することを防止し、ＳｉＧｅ膜を正常にエピタキシャル成長させることができる。これにより、ＳｉＧｅ膜２０７中のＧｅ濃度およびＳｉＧｅ膜２０７の膜厚のばらつきを抑制し、ＦＥＴの閾値電圧のばらつきや動作不良を防止することができる。その結果、高速動作および閾値電圧の制御が可能という優れた特徴を持つ、ＳｉＧｅチャネルを有するＦＥＴを実現することができる。特に、前述のＳｉ原子のマイグレーション範囲が素子サイズと比較して無視できなくなる程に微細化されたＦＥＴ素子に好適である。
【００２３】
以上、本発明に係る２つの実施形態について説明したが、本発明の技術的思想の範囲内で異なる実施形態をとることも可能である。
【００２４】
シリコン流動防止層１０６（２０６）の形成は、上記の方法以外にも例えば、ＳＴＩ溝１０４（２０４）を形成し、素子分離絶縁膜１０５（２０５）をＳＴＩ溝の側壁の少なくとも上部に形成した後に、素子分離絶縁膜１０５（２０５）を埋め込むようにしてもよい。
【００２５】
また、上述のシリコン基板１０１，２０１として、シリコンのみからなる基板（Ｓｉ基板）だけでなく、シリコンを主成分とする半導体基板を用いることもできる。例えば、Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２が挿入されたＳＯＩ基板、Ｓｉ基板と表面歪みＳｉ層の間にＳｉＯ２が挿入された歪みＳＯＩ基板（ｓＳＯＩ基板）でもよい。その他、Ｓｉ基板と表面歪みＳｉ層の間に、歪みＳｉＧｅと緩和ＳｉＧｅが挿入された基板を用いてもよい。
【００２６】
本発明に係る半導体装置は、ｐ型のＦＥＴに限られず、ｎ型のＦＥＴでもよい。この場合、通常のＦＥＴの場合と同様に、ｐ型の半導体基板を用いるか、若しくは半導体基板にｐウェルを形成し、その中にＦＥＴを作製する。ｎ型のソース／ドレイン拡散層は、ｎ型の不純物（例えばＡｓ、Ｐ）をイオン注入技術で打ち込み、その後、熱処理を行うことにより形成される。
【図面の簡単な説明】
【００２７】
【図１（ａ）】第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｂ）】図１（ａ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｃ）】図１（ｂ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｄ）】図１（ｃ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｅ）】図１（ｄ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｆ）】図１（ｅ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｇ）】図１（ｆ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｈ）】図１（ｇ）に続く、第1の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１（ｉ）】第１の実施形態に係る半導体装置の断面図である。
【図２（ａ）】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｂ）】図２（ａ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｃ）】図２（ｂ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｄ）】図２（ｃ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｅ）】図２（ｄ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｆ）】図２（ｅ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｇ）】図２（ｆ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｈ）】図２（ｇ）に続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２（ｉ）】第２の実施形態に係る半導体装置の断面図である。
【図３】ＳｉＧｅ膜形成後のＳＴＩ溝付近の断面を示すＴＥＭ像である。
【符号の説明】
【００２８】
１００，２００・・・ｐ型ＦＥＴ、１０１，２０１・・・シリコン基板、１０２，２０２・・・シリコン酸化膜、１０３，２０３・・・シリコン窒化膜、１０４，２０４・・・ＳＴＩ溝、１０４ａ，２０４ａ・・・ＳＴＩ溝の側壁の一部、１０５，２０５・・・素子分離絶縁膜、１０６，２０６・・・シリコン流動防止層、２０６Ａ・・・シリコン化合物膜、１０７，２０７・・・ＳｉＧｅ膜、１０８，２０８・・・Ｓｉキャップ膜、１０９，２０９・・・ゲート絶縁膜、１１０，２１０・・・ゲート電極、１１１，２１１・・・シリコン窒化膜、１１２，２１２・・・第１の側壁、１１３，２１３・・・ソース／ドレインエクステンション領域、１１４，２１４・・・第２の側壁、１１５，２１５・・・ソース／ドレインコンタクト領域
【図１（ａ）】
2010021235.tif 000003
【図１（ｂ）】
2010021235.tif 000004
【図１（ｃ）】
2010021235.tif 000005
【図１（ｄ）】
2010021235.tif 000006
【図１（ｅ）】
2010021235.tif 000007
【図１（ｆ）】
2010021235.tif 000008
【図１（ｇ）】
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【図１（ｈ）】
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【図１（ｉ）】
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【図２（ａ）】
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【図２（ｂ）】
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【図２（ｃ）】
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【図２（ｄ）】
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【図２（ｅ）】
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【図２（ｆ）】
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【図２（ｇ）】
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【図２（ｈ）】
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【図２（ｉ）】
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【図３】
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