(57)【要約】【課題】アナログフロントエンドでの消費電力を小さくすることにより、アナログフロントエンドからの発熱量を低減し、撮像装置の信頼性を向上できる技術を提供する。【解決手段】第１レベルシフタ用半導体チップＬＳＣＨＰ１と、第２レベルシフタ用半導体チップＬＳＣＨＰ２は、ＡＦＥ用半導体チップＡＦＥＣＨＰの対向する辺に偏って配置されている。そして、例えば、レベルシフタ用第１パッドＬＰＤ１と電極端子ＬＥＴ１とを接続するワイヤＬＷ１が第１長辺ＬＳＤ１および第１辺ＳＤ１をまたぐように形成するだけでなく、レベルシフタ用第２パッドＬＰＤ２と電極端子ＬＥＴ２とを接続するワイヤＬＷ２も第１長辺ＬＳＤ１および第１辺ＳＤ１をまたぐように形成する。【選択図】図１９
2010129841.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）配線基板と、
（ｂ）前記配線基板上に搭載され、ＡＦＥ回路を含むＡＦＥ用半導体チップと、
（ｃ）前記ＡＦＥ用半導体チップ上に搭載され、前記ＡＦＥ回路の電源電圧を変換する複数のレベルシフタ回路を含むレベルシフタ用半導体チップとを備え、
平面形状が矩形形状をした前記配線基板は、
（ａ１）前記配線基板に形成された複数の電極端子を有し、
平面形状が矩形形状をした前記ＡＦＥ用半導体チップは、
（ｂ１）互いに対向する第１辺および第２辺と、
（ｂ２）前記第１辺および前記第２辺と交差し、かつ、互いに対向する第３辺および第４辺と、
（ｂ３）前記第１辺、前記第２辺、前記第３辺および前記第４辺のそれぞれに沿って形成された複数のＡＦＥ用パッドとを有し、
平面形状が長方形をした前記レベルシフタ用半導体チップは、
（ｃ１）互いに対向する第１長辺および第２長辺と、
（ｃ２）前記第１長辺および前記第２長辺と交差し、かつ、互いに対向する第１短辺および第２短辺と、
（ｃ３）前記第１長辺に沿って形成された複数のレベルシフタ用第１パッドと、
（ｃ４）前記第２長辺に沿って形成された複数のレベルシフタ用第２パッドとを有し、
（ｄ１）前記複数の電極端子の一部のそれぞれと、前記複数のＡＦＥ用パッドのそれぞれとを電気的に接続する複数のＡＦＥ用ワイヤと、
（ｄ２）前記複数の電極端子の他の一部のそれぞれと、前記複数のレベルシフタ用第１パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第１ワイヤと、
（ｄ３）前記複数の電極端子のさらに他の一部のそれぞれと、前記複数のレベルシフタ用第２パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第２ワイヤとを有し、
前記ＡＦＥ用半導体チップの前記第１辺と、前記レベルシフタ用半導体チップの前記第１長辺が並行し、かつ、前記第１辺と前記第１長辺の距離が前記第１辺と前記第２長辺の距離よりも小さくなるように、前記ＡＦＥ用半導体チップ上に前記レベルシフタ用半導体チップを搭載する撮像素子制御用モジュールであって、
前記第１辺と前記第１長辺との間の距離が、前記第２辺と前記第２長辺との間の距離よりも小さくなるように、前記レベルシフタ用半導体チップを前記ＡＦＥ用半導体チップ上に偏って配置し、かつ、前記レベルシフタ用第１ワイヤと前記レベルシフタ用第２ワイヤは、ともに、前記第１辺および前記第１長辺をまたぐように形成されていることを特徴とする撮像素子制御用モジュール。
【請求項２】
請求項１記載の撮像素子制御用モジュールであって、
前記複数のレベルシフタ用第１パッドは、信号入力用の入力パッドであり、
前記複数のレベルシフタ用第２パッドは、信号出力用の出力パッドであることを特徴とする撮像素子制御用モジュール。
【請求項３】
請求項１記載の撮像素子制御用モジュールであって、
前記複数のレベルシフタ用第１パッドは、信号出力用の出力パッドであり、
前記複数のレベルシフタ用第２パッドは、信号入力用の入力パッドであることを特徴とする撮像素子制御用モジュール。
【請求項４】
請求項１記載の撮像素子制御用モジュールであって、
前記複数のレベルシフタ用第１パッドおよび前記複数のレベルシフタ用第２パッドは、デジタル信号用パッドであることを特徴とする撮像素子制御用モジュール。
【請求項５】
請求項１記載の撮像素子制御用モジュールであって、
前記複数のＡＦＥ用パッドは、デジタル信号用パッドとアナログ信号用パッドとを含むことを特徴とする撮像素子制御用モジュール。
【請求項６】
請求項５記載の撮像素子制御用モジュールであって、
前記複数のＡＦＥ用パッドのうち、前記第１辺に沿って配置されている複数のＡＦＥ用パッドは、デジタル信号用パッドであり、
前記複数のＡＦＥ用パッドのうち、前記第３辺に沿って配置されている複数のＡＦＥ用パッドは、アナログ信号用パッドを含むことを特徴とする撮像素子制御用モジュール。
【請求項７】
請求項６記載の撮像素子制御用モジュールであって、
前記ＡＦＥ用半導体チップの前記第１辺に沿って配置されている複数のＡＦＥ用パッドのそれぞれと、前記配線基板に形成されている前記複数の電極端子の一部のそれぞれとを電気的に接続するＡＦＥ用ワイヤは、前記ＡＦＥ用半導体チップの前記第１辺をまたぐように形成され、
前記ＡＦＥ用半導体チップの前記第３辺に沿って配置されている複数のＡＦＥ用パッドのそれぞれと、前記配線基板に形成されている前記複数の電極端子の一部のそれぞれとを電気的に接続するＡＦＥ用ワイヤは、前記ＡＦＥ用半導体チップの前記第３辺をまたぐように形成されていることを特徴とする撮像素子制御用モジュール。
【請求項８】
（ａ）配線基板と、
（ｂ）前記配線基板上に搭載され、ＡＦＥ回路を含むＡＦＥ用半導体チップと、
（ｃ）前記ＡＦＥ用半導体チップ上に搭載され、前記ＡＦＥ回路の電源電圧を変換する複数のレベルシフタ回路を含む第１レベルシフタ用半導体チップと、
（ｄ）前記ＡＦＥ用半導体チップ上に搭載され、前記ＡＦＥ回路の電源電圧を変換する複数のレベルシフタ回路を含む第２レベルシフタ用半導体チップとを備え、
平面形状が矩形形状をした前記配線基板は、
（ａ１）前記配線基板に形成された複数の電極端子を有し、
平面形状が矩形形状をした前記ＡＦＥ用半導体チップは、
（ｂ１）互いに対向する第１辺および第２辺と、
（ｂ２）前記第１辺および前記第２辺と交差し、かつ、互いに対向する第３辺および第４辺と、
（ｂ３）前記第１辺、前記第２辺、前記第３辺および前記第４辺のそれぞれに沿って形成された複数のＡＦＥ用パッドとを有し、
平面形状が長方形をした前記第１レベルシフタ用半導体チップは、
（ｃ１）互いに対向する第１長辺および第２長辺と、
（ｃ２）前記第１長辺および前記第２長辺と交差し、かつ、互いに対向する第１短辺および第２短辺と、
（ｃ３）前記第１長辺に沿って形成された複数のレベルシフタ用第１パッドと、
（ｃ４）前記第２長辺に沿って形成された複数のレベルシフタ用第２パッドとを有し、
平面形状が長方形をした前記第２レベルシフタ用半導体チップは、
（ｃ５）互いに対向する第３長辺および第４長辺と、
（ｃ６）前記第３長辺および前記第４長辺と交差し、かつ、互いに対向する第３短辺および第４短辺と、
（ｃ７）前記第３長辺に沿って形成された複数のレベルシフタ用第３パッドと、
（ｃ８）前記第４長辺に沿って形成された複数のレベルシフタ用第４パッドとを有し、
（ｄ１）前記複数の電極端子の一部のそれぞれと、前記複数のＡＦＥ用パッドのそれぞれとを電気的に接続する複数のＡＦＥ用ワイヤと、
（ｄ２）前記複数の電極端子の他の一部のそれぞれと、前記複数のレベルシフタ用第１パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第１ワイヤと、
（ｄ３）前記複数の電極端子のさらに他の一部のそれぞれと、前記複数のレベルシフタ用第２パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第２ワイヤと、
（ｄ４）前記複数の電極端子の他の一部のそれぞれと、前記複数のレベルシフタ用第３パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第３ワイヤと、
（ｄ５）前記複数の電極端子のさらに他の一部のそれぞれと、前記複数のレベルシフタ用第４パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第４ワイヤとを有し、
前記ＡＦＥ用半導体チップの前記第１辺と、前記第１レベルシフタ用半導体チップの前記第１長辺が並行し、かつ、前記第１辺と前記第１長辺の距離が前記第１辺と前記第２長辺の距離よりも小さくなり、
前記ＡＦＥ用半導体チップの前記第２辺と、前記第２レベルシフタ用半導体チップの前記第４辺が並行し、かつ、前記第２辺と前記第４長辺の距離が前記第２辺と前記第３長辺の距離よりも小さくなるように、前記ＡＦＥ用半導体チップ上に前記第１レベルシフタ用半導体チップと前記第２レベルシフタ用半導体チップとを搭載する撮像素子制御用モジュールであって、
前記第１辺と前記第１長辺との間の距離が、前記第２辺と前記第２長辺との間の距離よりも小さくなるように、前記第１レベルシフタ用半導体チップを前記ＡＦＥ用半導体チップ上に偏って配置し、かつ、前記レベルシフタ用第１ワイヤと前記レベルシフタ用第２ワイヤは、ともに、前記第１辺および前記第１長辺をまたぐように形成され、
前記第２辺と前記第４長辺との間の距離が、前記第１辺と前記第３長辺との間の距離よりも小さくなるように、前記第２レベルシフタ用半導体チップを前記ＡＦＥ用半導体チップ上に偏って配置し、かつ、前記レベルシフタ用第３ワイヤと前記レベルシフタ用第４ワイヤは、ともに、前記第２辺および前記第４長辺をまたぐように形成されていることを特徴とする撮像素子制御用モジュール。
【請求項９】
請求項８記載の撮像素子制御用モジュールであって、
前記複数のレベルシフタ用第１パッドおよび前記複数のレベルシフタ用第３パッドは、信号入力用の入力パッドであり、
前記複数のレベルシフタ用第２パッドおよび前記複数のレベルシフタ用第４パッドは、信号出力用の出力パッドであることを特徴とする撮像素子制御用モジュール。
【請求項１０】
請求項８記載の撮像素子制御用モジュールであって、
前記複数のレベルシフタ用第１パッドおよび前記複数のレベルシフタ用第３パッドは、信号出力用の出力パッドであり、
前記複数のレベルシフタ用第２パッドおよび前記複数のレベルシフタ用第４パッドは、信号入力用の入力パッドであることを特徴とする撮像素子制御用モジュール。
【請求項１１】
請求項８記載の撮像素子制御用モジュールであって、
前記複数のレベルシフタ用第１パッド、前記複数のレベルシフタ用第２パッド、前記複数のレベルシフタ用第３パッドおよび前記複数のレベルシフタ用第４パッドは、デジタル信号用パッドであることを特徴とする撮像素子制御用モジュール。
【請求項１２】
請求項８記載の撮像素子制御用モジュールであって、
前記複数のＡＦＥ用パッドは、デジタル信号用パッドとアナログ信号用パッドとを含むことを特徴とする撮像素子制御用モジュール。
【請求項１３】
請求項１２記載の撮像素子制御用モジュールであって、
前記複数のＡＦＥ用パッドのうち、前記第１辺に沿って配置されている複数のＡＦＥ用パッドと、前記第２辺に沿って配置されている複数のＡＦＥ用パッドは、デジタル信号用パッドであり、
前記複数のＡＦＥ用パッドのうち、前記第３辺に沿って配置されている複数のＡＦＥ用パッドと、前記第４辺に沿って配置されている複数のＡＦＥ用パッドは、アナログ信号用パッドを含むことを特徴とする撮像素子制御用モジュール。
【請求項１４】
請求項１３記載の撮像素子制御用モジュールであって、
前記ＡＦＥ用半導体チップの前記第１辺に沿って配置されている複数のＡＦＥ用パッドのそれぞれと、前記配線基板に形成されている前記複数の電極端子の一部のそれぞれとを電気的に接続するＡＦＥ用ワイヤは、前記ＡＦＥ用半導体チップの前記第１辺をまたぐように形成され、
前記ＡＦＥ用半導体チップの前記第２辺に沿って配置されている複数のＡＦＥ用パッドのそれぞれと、前記配線基板に形成されている前記複数の電極端子の一部のそれぞれとを電気的に接続するＡＦＥ用ワイヤは、前記ＡＦＥ用半導体チップの前記第２辺をまたぐように形成され、
前記ＡＦＥ用半導体チップの前記第３辺に沿って配置されている複数のＡＦＥ用パッドのそれぞれと、前記配線基板に形成されている前記複数の電極端子の一部のそれぞれとを電気的に接続するＡＦＥ用ワイヤは、前記ＡＦＥ用半導体チップの前記第３辺をまたぐように形成され、
前記ＡＦＥ用半導体チップの前記第４辺に沿って配置されている複数のＡＦＥ用パッドのそれぞれと、前記配線基板に形成されている前記複数の電極端子の一部のそれぞれとを電気的に接続するＡＦＥ用ワイヤは、前記ＡＦＥ用半導体チップの前記第４辺をまたぐように形成されていることを特徴とする撮像素子制御用モジュール。
【請求項１５】
請求項１記載の撮像素子制御用モジュールであって、
前記配線基板と前記ＡＦＥ用半導体チップとは、ペースト材を介して接着されていることを特徴とする撮像素子制御用モジュール。
【請求項１６】
請求項１５記載の撮像素子制御用モジュールであって、
前記ＡＦＥ用半導体チップと前記レベルシフタ用半導体チップとは、フィルム材を介して接着されていることを特徴とする撮像素子制御用モジュール。
【請求項１７】
配線基板と、
前記配線基板上に搭載され、ＡＦＥ回路を含むＡＦＥ用半導体チップと、
前記ＡＦＥ用半導体チップ上に搭載され、前記ＡＦＥ回路の電源電圧を変換する複数のレベルシフタ回路を含むレベルシフタ用半導体チップとを備え、
平面形状が矩形形状をした前記配線基板は、
前記配線基板に形成された複数の電極端子を有し、
平面形状が矩形形状をした前記ＡＦＥ用半導体チップは、
互いに対向する第１辺および第２辺と、
前記第１辺および前記第２辺と交差し、かつ、互いに対向する第３辺および第４辺と、
前記第１辺、前記第２辺、前記第３辺および前記第４辺のそれぞれに沿って形成された複数のＡＦＥ用パッドとを有し、
平面形状が長方形をした前記レベルシフタ用半導体チップは、
互いに対向する第１長辺および第２長辺と、
前記第１長辺および前記第２長辺と交差し、かつ、互いに対向する第１短辺および第２短辺と、
前記第１長辺に沿って形成された複数のレベルシフタ用第１パッドと、
前記第２長辺に沿って形成された複数のレベルシフタ用第２パッドとを有する撮像素子制御用モジュールの製造方法であって、
（ａ）前記配線基板上に前記ＡＦＥ用半導体チップを搭載する工程と、
（ｂ）前記ＡＦＥ用半導体チップ上に前記レベルシフタ用半導体チップを搭載する工程と、
（ｃ）前記配線基板に形成されている前記複数の電極端子の一部のそれぞれと、前記ＡＦＥ用半導体チップに形成されている前記複数のＡＦＥ用パッドのそれぞれとを、ＡＦＥ用ワイヤで電気的に接続する工程と、
（ｄ）前記配線基板に形成されている前記複数の電極端子の他の一部のそれぞれと、前記レベルシフタ用半導体チップに形成されている前記複数のレベルシフタ用第１パッドのそれぞれとを、レベルシフタ用第１ワイヤで電気的に接続する工程と、
（ｅ）前記配線基板に形成されている前記複数の電極端子のさらに他の一部のそれぞれと、前記レベルシフタ用半導体チップに形成されている前記複数のレベルシフタ用第２パッドのそれぞれとを、レベルシフタ用第２ワイヤで電気的に接続する工程と、
（ｆ）前記ＡＦＥ用半導体チップと前記レベルシフタ用半導体チップとを樹脂で封止する工程と、
（ｇ）前記配線基板のチップ搭載面とは反対側の面に半田ボールを形成する工程と、
（ｈ）前記配線基板を個片化する工程とを備え、
前記（ｂ）工程は、前記ＡＦＥ用半導体チップの前記第１辺と、前記レベルシフタ用半導体チップの前記第１長辺が並行し、かつ、前記第１辺と前記第１長辺の距離が前記第１辺と前記第２長辺の距離よりも小さくなる状態で、さらに、前記第１辺と前記第１長辺との間の距離が、前記第２辺と前記第２長辺との間の距離よりも小さくなるように、前記レベルシフタ用半導体チップを前記ＡＦＥ用半導体チップ上に偏って配置し、
前記（ｄ）工程は、前記レベルシフタ用第１ワイヤを、前記第１辺および前記第１長辺をまたぐように形成し、
前記（ｅ）工程は、前記レベルシフタ用第２ワイヤを、前記第１辺および前記第１長辺をまたぐように形成することを特徴とする撮像素子制御用モジュールの製造方法。
【請求項１８】
請求項１７記載の撮像素子制御用モジュールの製造方法であって、
前記（ａ）工程は、前記配線基板と前記ＡＦＥ半導体チップとをペースト材を使用して接着することを特徴とする撮像素子制御用モジュールの製造方法。
【請求項１９】
請求項１８記載の撮像素子制御用モジュールの製造方法であって、
前記（ｂ）工程は、前記ＡＦＥ用半導体チップと前記レベルシフタ用半導体チップとをフィルム材を使用して接着することを特徴とする撮像素子制御用モジュールの製造方法。
【請求項２０】
請求項１９記載の撮像素子制御用モジュールの製造方法であって、
前記（ｂ）工程は、前記ＡＦＥ用半導体チップと前記レベルシフタ用半導体チップとをフィルム材を使用して接着した後、前記配線基板に熱処理を施すことにより、前記フィルム材を硬化させることを特徴とする撮像素子制御用モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子制御用モジュールおよびその製造技術に関し、特に、低消費電力化の図る必要性がある撮像素子制御用モジュールおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−２８６８２４号公報（特許文献１）には、耐圧電圧が異なり、あるいは、ノイズ耐性の異なる複数の半導体チップを重ねて搭載したマルチチップモジュールにおいて、信号品質を向上させる技術が記載されている。具体的には、縁辺部に沿って複数個のボンディングパッドが配置されたパッケージ基板に重ねて搭載され、それぞれ、縁辺部に沿って複数個のボンディングパッドを有する第１の半導体チップと第２の半導体チップを有するとしている。そして、第１の半導体チップは、アナログ信号用のボンディングパッドを複数個有し、第２の半導体チップは、高電圧信号用のボンディングパッドを複数個有する。アナログ信号用のボンディングパッドが配置された縁辺部と、高電圧信号用のボンディングパッドが配置された縁辺部とは、相互にパッケージ基板の異なる縁辺部に沿う配置とする。これにより、パッケージ基板上で高電圧信号とアナログ信号との電極や配線が隣り合うことを容易に回避することができ、信号品質の劣化を抑制することができるとしている。
【特許文献１】特開２００６−２８６８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、半導体装置からなる撮像デバイスがデジタルカメラなどに使用されている。撮像デバイスは、基本的に、光を電子に変換するフォトダイオードと、電子を電気信号として読み出す走査回路から構成されている。このような撮像デバイスとしては、ＣＣＤ（charge coupled device）センサやＣＭＯＳ（complementary MOS）イメージセンサがある。
【０００４】
撮像デバイスから出力された電子（アナログ画像信号）は、例えば、アナログフロントエンド（ＡＦＥという）で、ノイズ除去、増幅およびＡ／Ｄ変換などの処理を実施された後、画像処理ＬＳＩでさらに処理される。このように撮像装置は、例えば、撮像デバイス、アナログフロントエンドおよび画像処理ＬＳＩから構成されている。
【０００５】
アナログフロントエンドは、上述したように、撮像デバイスからの出力信号を処理する機能を有しているが、さらに、撮像デバイスを制御する機能も有している。つまり、アナログフロントエンドは、デジタル回路であるタイミングジェネレータ（ＴＧという）や垂直ドライバなども有しており、タイミングジェネレータで生成した制御信号で垂直ドライバを駆動し、この垂直ドライバによって、例えば、ＣＣＤセンサなどの撮像デバイス（画素がアレイ状に配置された撮像デバイス）を駆動するようになっている。このとき、アナログフロントエンドにおいて、タイミングジェネレータや垂直ドライバは、デジタル回路から構成されており、例えば、タイミングジェネレータから出力される制御信号は、３．３Ｖ電源を使用している。そして、タイミングジェネレータから垂直ドライバに入力された信号（３．３Ｖの信号）は、例えば、５Ｖの電源を使用した制御信号（５Ｖの信号）として撮像デバイスへ出力される。
【０００６】
このようにアナログフロントエンドは、撮像デバイスからのアナログ画像信号を処理する機能を有するとともに、撮像デバイスを制御する機能も有していることになる。アナログフロントエンドの機能は、例えば、３．３Ｖの電源で駆動されるようになっているが、撮像デバイスが５Ｖの電源で駆動するように構成されているため、アナログフロントエンドに含まれる垂直ドライバでは、撮像デバイスを制御する制御信号を５Ｖの信号として出力する必要がある。したがって、アナログフロントエンドでは、３．３Ｖの電源だけでなく、５Ｖの電源も必要となっている。通常、アナログフロントエンドは、１つの半導体チップに形成されているが、５Ｖの電源も使用するため、アナログフロントエンドの消費電力が大きくなり、アナログフロントエンドを構成する半導体チップからの発熱量が問題として顕在化してきている。つまり、アナログフロントエンドで消費する消費電力が大きくなり、アナログフロントエンドを構成する半導体チップから発生する熱が大きくなる。この結果、撮像装置の信頼性が低下する問題点が発生するのである。
【０００７】
本発明の目的は、アナログフロントエンドでの消費電力を小さくすることにより、アナログフロントエンドからの発熱量を低減し、撮像装置の信頼性を向上できる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態による撮像素子制御用モジュールは、（ａ）配線基板と、（ｂ）前記配線基板上に搭載され、ＡＦＥ回路を含むＡＦＥ用半導体チップと、（ｃ）前記ＡＦＥ用半導体チップ上に搭載され、前記ＡＦＥ回路の電源電圧を変換する複数のレベルシフタ回路を含むレベルシフタ用半導体チップとを備える。このとき、平面形状が矩形形状をした前記配線基板は、（ａ１）前記配線基板に形成された複数の電極端子を有する。そして、平面形状が矩形形状をした前記ＡＦＥ用半導体チップは、（ｂ１）互いに対向する第１辺および第２辺と、（ｂ２）前記第１辺および前記第２辺と交差し、かつ、互いに対向する第３辺および第４辺と、（ｂ３）前記第１辺、前記第２辺、前記第３辺および前記第４辺のそれぞれに沿って形成された複数のＡＦＥ用パッドとを有する。さらに、平面形状が長方形をした前記レベルシフタ用半導体チップは、（ｃ１）互いに対向する第１長辺および第２長辺と、（ｃ２）前記第１長辺および前記第２長辺と交差し、かつ、互いに対向する第１短辺および第２短辺と、（ｃ３）前記第１長辺に沿って形成された複数のレベルシフタ用第１パッドと、（ｃ４）前記第２長辺に沿って形成された複数のレベルシフタ用第２パッドとを有する。さらに、撮像素子制御用モジュールは、（ｄ１）前記複数の電極端子の一部のそれぞれと、前記複数のＡＦＥ用パッドのそれぞれとを電気的に接続する複数のＡＦＥ用ワイヤを有する。そして、（ｄ２）前記複数の電極端子の他の一部のそれぞれと、前記複数のレベルシフタ用第１パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第１ワイヤと、（ｄ３）前記複数の電極端子のさらに他の一部のそれぞれと、前記複数のレベルシフタ用第２パッドのそれぞれとを電気的に接続する複数のレベルシフタ用第２ワイヤとを有する。ここで、前記ＡＦＥ用半導体チップの前記第１辺と、前記レベルシフタ用半導体チップの前記第１長辺が並行し、かつ、前記第１辺と前記第１長辺の距離が前記第１辺と前記第２長辺の距離よりも小さくなるように、前記ＡＦＥ用半導体チップ上に前記レベルシフタ用半導体チップを搭載する。このとき、前記第１辺と前記第１長辺との間の距離が、前記第２辺と前記第２長辺との間の距離よりも小さくなるように、前記レベルシフタ用半導体チップを前記ＡＦＥ用半導体チップ上に偏って配置する。そして、前記レベルシフタ用第１ワイヤと前記レベルシフタ用第２ワイヤは、ともに、前記第１辺および前記第１長辺をまたぐように形成されていることを特徴とするものである。
【００１１】
また、代表的な実施の形態による撮像素子制御用モジュールの製造方法は、配線基板と、前記配線基板上に搭載され、ＡＦＥ回路を含むＡＦＥ用半導体チップと、前記ＡＦＥ用半導体チップ上に搭載され、前記ＡＦＥ回路の電源電圧を変換する複数のレベルシフタ回路を含むレベルシフタ用半導体チップとを備える撮像素子制御用モジュールに関するものである。さらに、詳細には、平面形状が矩形形状をした前記配線基板は、前記配線基板に形成された複数の電極端子を有し、平面形状が矩形形状をした前記ＡＦＥ用半導体チップは、互いに対向する第１辺および第２辺と、前記第１辺および前記第２辺と交差し、かつ、互いに対向する第３辺および第４辺と、前記第１辺、前記第２辺、前記第３辺および前記第４辺のそれぞれに沿って形成された複数のＡＦＥ用パッドとを有する。そして、平面形状が長方形をした前記レベルシフタ用半導体チップは、互いに対向する第１長辺および第２長辺と、前記第１長辺および前記第２長辺と交差し、かつ、互いに対向する第１短辺および第２短辺と、前記第１長辺に沿って形成された複数のレベルシフタ用第１パッドと、前記第２長辺に沿って形成された複数のレベルシフタ用第２パッドとを有する撮像素子制御用モジュールに関するものである。このような撮像素子制御用モジュールの製造方法は、（ａ）前記配線基板上に前記ＡＦＥ用半導体チップを搭載する工程と、（ｂ）前記ＡＦＥ用半導体チップ上に前記レベルシフタ用半導体チップを搭載する工程とを有する。そして、（ｃ）前記配線基板に形成されている前記複数の電極端子の一部のそれぞれと、前記ＡＦＥ用半導体チップに形成されている前記複数のＡＦＥ用パッドのそれぞれとを、ＡＦＥ用ワイヤで電気的に接続する工程とを有する。さらに、（ｄ）前記配線基板に形成されている前記複数の電極端子の他の一部のそれぞれと、前記レベルシフタ用半導体チップに形成されている前記複数のレベルシフタ用第１パッドのそれぞれとを、レベルシフタ用第１ワイヤで電気的に接続する工程とを有する。続いて、（ｅ）前記配線基板に形成されている前記複数の電極端子のさらに他の一部のそれぞれと、前記レベルシフタ用半導体チップに形成されている前記複数のレベルシフタ用第２パッドのそれぞれとを、レベルシフタ用第２ワイヤで電気的に接続する工程とを有する。次に、（ｆ）前記ＡＦＥ用半導体チップと前記レベルシフタ用半導体チップとを樹脂で封止する工程と、（ｇ）前記配線基板のチップ搭載面とは反対側の面に半田ボールを形成する工程と、（ｈ）前記配線基板を個片化する工程とを備える。このとき、前記（ｂ）工程は、前記ＡＦＥ用半導体チップの前記第１辺と、前記レベルシフタ用半導体チップの前記第１長辺が並行し、かつ、前記第１辺と前記第１長辺の距離が前記第１辺と前記第２長辺の距離よりも小さくなる状態で、さらに、前記第１辺と前記第１長辺との間の距離が、前記第２辺と前記第２長辺との間の距離よりも小さくなるように、前記レベルシフタ用半導体チップを前記ＡＦＥ用半導体チップ上に偏って配置する。そして、前記（ｄ）工程は、前記レベルシフタ用第１ワイヤを、前記第１辺および前記第１長辺をまたぐように形成し、前記（ｅ）工程は、前記レベルシフタ用第２ワイヤを、前記第１辺および前記第１長辺をまたぐように形成することを特徴とするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
アナログフロントエンドからの発熱量を低減し、撮像装置の信頼性を向上できる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
本実施の形態では、画像を撮影する撮像装置について図面を参照しながら説明する。まず、撮像装置を構成する撮像素子の構成について説明する。撮像素子は、撮像素子に入力された光を電気信号に変換する素子である。図１は、撮像素子において、光を電気信号に変換する様子を示す模式図である。例えば、図１に示すように、対象物から発せられた光はレンズＬに入射し結像する。このレンズＬの結像位置にイメージセンサＩＳが配置されており、レンズＬによって結像された画像がイメージセンサＩＳに照射される。イメージセンサＩＳでは、光が照射されると、その光を電気信号に変換する。そして、イメージセンサＩＳから出力された電気信号を信号処理することにより画像が生成される。このようにイメージセンサＩＳは、入射した光を電気信号に変換して出力する機能を有する。
【００２０】
イメージセンサＩＳの受光面ＲＣを拡大すると、イメージセンサＩＳの受光面ＲＣには、オンチップレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤが配置されていることがわかる。つまり、イメージセンサＩＳは、オンチップレンズＯＬ、カラーフィルタＣＦおよびフォトダイオードＰＤを有していることがわかる。以下では、イメージセンサＩＳを構成するそれぞれの構成要素の機能について順次説明する。
【００２１】
まず、オンチップレンズＯＲについて説明する。図２はイメージセンサＩＳにオンチップレンズＯＲを設けない場合の構成を概略的に示す図である。図２に示すように、イメージセンサＩＳにオンチップレンズＯＲを設けない場合、イメージセンサＩＳに入射した光は、イメージセンサＩＳの受光面に配置されているフォトダイオードＰＤだけでなく、フォトダイオードＰＤの周辺領域にも照射される。すなわち、イメージセンサＩＳの受光面には、複数のフォトダイオードＰＤがアレイ上に配置されているが、個々のフォトダイオードＰＤは、一定の隙間を介して配置されている。したがって、イメージセンサＩＳに入射した光はすべてフォトダイオードＰＤに入射されるのではなく、フォトダイオードＰＤ間の隙間にも照射されることになる。
【００２２】
フォトダイオードＰＤに入射した光は、電気信号に変換することができるが、複数のフォトダイオードＰＤ間の隙間に入射した光は、フォトダイオードＰＤに照射されるものではないから、電気信号に変換することができない。つまり、複数のフォトダイオードＰＤ間の隙間に入射した光は無駄になることになる。したがって、イメージセンサＩＳに入射した光をなるべく多く電気信号に変換できるように構成することが望ましいが、イメージセンサＩＳにオンチップレンズＯＬを設けない場合は、イメージセンサＩＳで電気信号に変換されずに無駄になる光が多くなることがわかる。
【００２３】
これを解決する方法として、フォトダイオードＰＤを隙間無く配置することが考えられるが、個々のフォトダイオードＰＤで変換された電荷を転送するための走査回路などを設ける必要があるため、複数のフォトダイオードＰＤの間には必ず隙間が存在するのである。例えば、イメージセンサＩＳを１つの大きなフォトダイオードＰＤで形成する場合には、受光面での隙間を無くすことができるが、この場合は画像の分解能が得られないことになる。このため、画像の分解能を向上させるためには、互いに独立した複数の小さなフォトダイオードＰＤをできるだけ多く受光面に配置することが必要となる。この場合、各フォトダイオードＰＤからの電荷を独立して電気信号に変換することが必要となり、個々のフォトダイオオードＰＤが電気的に独立するように一定間隔の隙間（絶縁領域）を設ける必要がある。したがって、個々のフォトダイオードＰＤ間には一定の隙間が生じるため、フォトダイオードＰＤ間の隙間を完全に無くすことは困難である。
【００２４】
そこで、イメージセンサＩＳに入射した光を効率よく電気信号に変換するため、イメージセンサＩＳにオンチップレンズＯＬを設けることが行なわれている。図３は、フォトダイオードＰＤの前面にオンチップレンズＯＬを配置する例を示す模式図である。図３に示すように、複数のフォトダイオードＰＤのそれぞれに対応してオンチップレンズＯＬが配置されている。すなわち、オンチップレンズＯＬは、フォトダイオードＰＤの数と同じ数だけ配置されていることになる。図３に示すように、イメージセンサＩＳに入射した光はオンチップレンズＯＬに入射する。オンチップレンズＯＬに入射した光は、収束してフォトダイオードＰＤ上に照射される。このようにオンチップレンズＯＬは、イメージセンサＩＳに入射した光を収束させてフォトダイオードＰＤ上に照射する機能を有している。つまり、オンチップレンズＯＬが設けられていない場合には、フォトダイオードＰＤに入射せずにフォトダイオードＰＤ間の隙間に照射される光も、オンチップレンズＯＬを設けることにより、屈折してフォトダイオードＰＤに入射するようになるのである。すなわち、オンチップレンズＯＬは、入射光を収束させてフォトダイオードＰＤ上に照射されるようにする機能を有しているのである。したがって、イメージセンサＩＳにオンチップレンズＯＬを設けることにより、フォトダイオードＰＤ間の隙間に照射される光をフォトダイオードＰＤ上に集光することができることから、イメージセンサＩＳに入射する光を効率よく電気信号に変換することができる。
【００２５】
続いて、カラーフィルタＣＦについて説明する。そもそも、光を電気信号に変換するフォトダイオードＰＤは、色を識別する機能は持ち合わせておらず、光の明暗を区別できるだけである。したがって、フォトダイオードＰＤだけでは、撮像装置で写した画像がすべてモノクロとなってしまう。そこで、撮像装置でカラー画像を生成できるようにイメージセンサＩＳには、カラーフィルタＣＦが設けられているのである。人間の目も「赤」、「緑」、「青」の３原色しか感じることはできないが、これらの３原色の光量を調整することにより、あらゆる色を感じている。このことを「光の３原色による加色混合」という。例えば、「赤」と「緑」を同じ光量とすれば、「黄」となる。つまり、「赤」と「緑」を同じ光量とし、かつ、「青」の光量がない状態では、「青」の補色である黄色になる。そして、「赤」、「緑」、「青」を同じ光量とすると白色になる。一方、「赤」、「緑」、「青」のすべての光量がない場合には、黒色となる。この原理を利用したものが図４に示すカラーフィルタＣＦである。図４には、カラーフィルタＣＦの１つである原色フィルタが示されている。原色フィルタは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）の３原色を用いたフィルタである。この原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、「赤」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、「緑」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、「青」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。そして、赤色用のフォトダイオードＰＤの光量、緑色用のフォトダイオードＰＤの光量および青色用のフォトダイオードＰＤの光量に応じて、様々な色を実現することができるのである。このＲＧＢの３原色を使用した原色フィルタは、画像における色の再現性は良好であるが、イメージセンサＩＳの感度があまり良くなく暗い場所での撮影に弱いという副作用がある。このため、原色フィルタは感度のいい大型のイメージセンサＩＳに使用されることが多くなっている。
【００２６】
一方、カラーフィルタＣＦには、ＲＧＢの３原色を使用した原色フィルタの他に、補色フィルタと呼ばれるものもある。補色フィルタでは、例えば、図５に示すように、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。ただし、補色フィルタを使用した撮像装置では、実際に人間が撮像した画像を見ることを考慮してＣＭＹＧからＲＧＢに変換する必要があるが、この変換の際、ノイズが生じるという問題がある。しかし、補色フィルタは、原色フィルタに比べて感度がいいという利点があるので、サイズ（寸法）が小さい（言い換えれば、感度が低いといえる）イメージセンサＩＳに使用されることが多くなっている。
【００２７】
次に、フォトダイオードＰＤの構成について説明する。フォトダイオードＰＤは光を照射されると電荷を発生する機能を有するものである。このような機能を有するフォトダイオードＰＤは、例えば、ｐｎ接合によるダイオードから構成することができる。図６は、ｐｎ接合によるダイオードのバンド構造を示す図である。図６に示すように、左側領域がｐ型半導体領域であり、右側領域がｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。このように構成されているｐｎ接合によるダイオードでは、空乏層にバンドギャップ以上のエネルギーを有する光（ｈν）が入射されると、この光が空乏層で吸収されて一対の電子ｅと正孔ｈが発生する。電子ｅは、バンドの伝導帯に発生する一方、正孔ｈはバンドの価電子帯に発生する。そして、発生した電子ｅおよび正孔ｈは、空乏層に形成されている拡散電界によって、それぞれ電子ｅはｎ型半導体領域に注入され、正孔ｈはｐ型半導体領域に注入される。ただし、ｐｎ接合の形成で生じる拡散電界では、空乏層で発生した電子ｅあるいは正孔ｈを充分に加速できず、空乏層内で再結合する割合が多くなると考えられる。すると、ｐｎ接合によるダイオードから発生する電流が少なくなる。そこで、通常、フォトダイオードＰＤでは、ｐｎ接合によるダイオードに逆方向電圧ＶＧを印加して使用する。逆方向電圧ＶＧとは、ｐｎ接合による障壁が高くなる方向に印加される電圧である。具体的には、ｎ型半導体領域に正電圧を印加し、ｐ型半導体領域に負電圧を印加することになる。このように構成することにより、空乏層で発生した電子ｅと正孔ｈは、拡散電界および逆方向電圧ＶＧによる高電界で加速される。この結果、空乏層内で電子ｅと正孔ｈが再結合する割合を少なくすることができ、充分な電流を確保することができる。以上にようにして、フォトダイオードＰＤが構成されている。
【００２８】
撮像素子は上記のように構成されており、アレイ状に配列されたフォトダイオードＰＤで光を電荷に変換している。フォトダイオードＰＤで変換された電荷は電気信号として信号処理され画像が表示される。このとき、撮像素子では、アレイ状に配列されたフォトダイオードＰＤから順次電荷を出力するために走査回路が備えられている。
【００２９】
以下では、撮像素子を用いた撮像装置の全体構成について説明する。図７は、撮像装置の全体構成を示すブロック図である。図７に示すように、撮像装置は、イメージセンサＩＳ、アナログフロントエンドＡＦＥ（撮像素子制御用モジュール）および画像処理ＬＳＩＩＬを有している。イメージセンサＩＳは、レンズで結像した像をアナログ画像信号（電気信号）に変換するものである。アナログフロントエンドＡＦＥは、イメージセンサＩＳを制御するとともに、イメージセンサＩＳから出力されたアナログ画像信号を入力して信号処理するように構成されている。
【００３０】
このアナログフロントエンドＡＦＥは、ＡＦＥ回路から構成されており、具体的に、垂直ドライバＶＤ、タイミングジェネレータＴＧ、ノイズ低減回路ＣＤＳ、増幅回路ＡＧＣおよびＡ／Ｄ変換器ＡＤＣを有している。垂直ドライバＶＤは、イメージセンサＩＳの走査回路を制御するように構成されており、タイミングジェネレータＴＧは、イメージセンサＩＳの駆動タイミングパルスと各種信号処理用のパルスを発生するように構成されている。
【００３１】
ノイズ低減回路ＣＤＳは、イメージセンサＩＳから、信号が無いときの出力レベルと信号があるときの出力レベルを入力してその差分をとることにより、ノイズを大幅に低減するように構成されている。すなわち、信号が無いときのイメージセンサＩＳからの出力レベルはゼロであることが望ましいが、実際にはノイズ成分が出力されている。このノイズ成分は、信号があるときの出力レベルにも存在すると考えられるので、信号が無いときの出力レベルと信号があるときの出力レベルの差分をとることにより、ノイズ成分を除去することができるのである。この方法は、相関二重サンプル（ＣＤＳ：Correlated Double Sampling）と呼ばれる。
【００３２】
増幅回路ＡＧＣは、イメージセンサＩＳに入力する入射光量が少なくイメージセンサＩＳからの出力信号（アナログ画像信号）が低い場合に、自動的に増幅利得の調整を行ない、常に一定レベルの出力信号を維持することができるように構成されている。Ａ／Ｄ変換器ＡＤＣは、アナログ信号をデジタル信号に変換するように構成されている。
【００３３】
画像処理ＬＳＩＩＬは、アナログフロントエンドＡＦＥで生成されたデジタル信号を入力して処理することにより、画像を出力できるように構成されている。
【００３４】
このようにイメージセンサＩＳを用いた撮像装置は構成されており、以下に、その動作について説明する。最初に、イメージセンサＩＳを駆動する動作について説明し、その後、イメージセンサＩＳに入力された光から画像が生成される動作について説明する。
【００３５】
まず、被写体からの光がレンズを介してイメージセンサＩＳ上に結像する。そして、イメージセンサＩＳに入射した光は、電気信号（アナログ画像信号）に変換され、アナログフロントエンドＡＦＥからの制御に基づいてイメージセンサＩＳからアナログ画像信号が出力される。具体的に、図７に示すように、アナログフロントエンドＡＦＥ内にあるタイミングジェネレータＴＧで生成された制御信号（３．３Ｖ系）が垂直ドライバＶＤに入力され、５Ｖ系の制御信号が生成される。垂直ドライバＶＤで生成された５Ｖ系の制御信号はイメージセンサＩＳに入力され、この５Ｖ系の制御信号によって、イメージセンサＩＳにアレイ状に形成されているセル（撮像セル）を駆動する。これにより、イメージセンサＩＳに入射した光から電気信号であるアナログ画像信号が生成される。
【００３６】
続いて、イメージセンサＩＳから出力されたアナログ画像信号は、アナログフロントエンドＡＦＥに入力する。アナログフロントエンドＡＦＥに入力されたアナログ画像信号は、まず、ノイズ低減回路ＣＤＳでノイズを除去された後、増幅回路ＡＧＣで利得調整されて一定の出力レベルを有するアナログ画像信号となる。そして、増幅されたアナログ画像信号は、Ａ／Ｄ変換器ＡＤＣでデジタル画像信号に変換されて、アナログフロントエンドＡＦＥから出力される。アナログフロントエンドＡＦＥから出力されたデジタル画像信号は、画像処理ＬＳＩＩＬで信号処理される。この結果、画像が出力される。以上のようにしてイメージセンサＩＳを用いた撮像装置が動作する。
【００３７】
ここで、図７に示すアナログフロントエンドＡＦＥに着目すると、アナログフロントエンドＡＦＥには、イメージセンサＩＳを制御する機能を有するタイミングジェネレータＴＧと垂直ドライバＶＤを有している。このとき、タイミングジェネレータＴＧは３．３Ｖ電源が使用され、垂直ドライバＶＤは、３．３Ｖ電源と５Ｖ電源が使用される。したがって、アナログフロントエンドＡＦＥは、３．３Ｖ電源だけでなく５Ｖ電源も使用することになる。通常、アナログフロントエンドＡＦＥは、１つの半導体チップに形成されているが、５Ｖの電源も使用するため、アナログフロントエンドＡＦＥの消費電力が大きくなり、アナログフロントエンドＡＦＥを構成する半導体チップからの発熱量が問題として顕在化してきている。つまり、アナログフロントエンドＡＦＥで消費する消費電力が大きくなり、アナログフロントエンドＡＦＥを構成する半導体チップから発生する熱が大きくなる。この結果、撮像装置の信頼性が低下する問題点が発生するのである。
【００３８】
そこで、撮像装置の構成を図８に示すような構成にすることが考えられる。図８は、撮像装置の一構成例を示すブロック図である。図８に示す撮像装置では、アナログフロントエンドＡＦＥからレベルシフタＬＳを分離する構成が示されている。つまり、５Ｖ電源と３．３Ｖ電源を使用して３．３Ｖ系の制御信号から５Ｖ系の制御信号を生成するレベルシフタＬＳをアナログフロントエンドＡＦＥから分離するのである。このように構成すれば、アナログフロントエンドＡＦＥは、３．３Ｖ電源しか使用しないため、消費電力を少なくすることができ、アナログフロントエンドＡＦＥから発生する熱量を低減することができる。すなわち、５Ｖ系の制御信号を生成してドライバとして機能するレベルシフタＬＳをアナログフロントエンドＡＦＥとは別の半導体チップで形成する。これにより、アナログフロントエンドＡＦＥから発生する熱量とレベルシフタＬＳから発生する熱量を分離拡散することができるので、結果として、撮像装置全体の熱負荷による信頼性低下を回避することができるのである。
【００３９】
ここで、アナログフロントエンドＡＦＥと分離して形成されるレベルシフタＬＳの回路構成の一例について説明する。図９に示すように、レベルシフタＬＳを構成するレベルシフト回路は、ｎチャネル型トランジスタＭ１、Ｍ２とｐチャネル型トランジスタＭ３、Ｍ４を有している。そして、ｎチャネル型トランジスタＭ１のゲート電極に接続された入力ＩＮ１ａ（３．３Ｖ系）とｎチャネル型トランジスタＭ２のゲート電極に接続された入力ＩＮ１ｂ（３．３Ｖ系）を有している。入力ＩＮ１ａに対して入力ＩＮ１ｂは、入力ＩＮ１ａと同じタイミングの信号で入力ＩＮ１ａを反転した信号が入力されるようになっている。ｎチャネル型トランジスタＭ１、Ｍ２は、ｐチャネル型トランジスタＭ３、Ｍ４に対してオン時のオン抵抗が小さくなるように形成されている。ｎチャネル型トランジスタＭ１とｐチャネル型トランジスタＭ３とは、電源ＶＤＤ（５Ｖ）とＧＮＤとの間に直列に接続されている。同様に、ｎチャネル型トランジスタＭ２とｐチャネル型トランジスタＭ４とは電源ＶＤＤ（５Ｖ）とＧＮＤとの間に直列に接続されている。そして、ｎチャネル型トランジスタＭ１とｐチャネル型トランジスタＭ３の間にｐチャネル型トランジスタＭ４のゲート電極が接続され、ｎチャネル型トランジスタＭ２とｐチャネル型トランジスタＭ４の間にｐチャネル型トランジスタＭ３のゲート電極が接続されている。
【００４０】
これらの入力ＩＮ１ａ、ＩＮ１ｂは、アナログフロントエンドのタイミングジェネレータに接続されており、タイミングジェネレータで生成された３．３Ｖ系の制御信号が、レベルシフタＬＳに入力されるように構成されている。
【００４１】
このように構成されたレベルシフタＬＳの動作について説明する。
【００４２】
まず、レベルシフト回路の入力ＩＮ１ａに「Ｌｏ（０Ｖ）」が入力されているものとする。このとき、入力ＩＮ１ｂには「Ｈｉ（３．３Ｖ）」が入力されている。したがって、ｐチャネル型トランジスタＭ３はオンし、ｐチャネル型トランジスタＭ４はオフしている。
【００４３】
この状態で、レベルシフト回路の入力ＩＮ１ａに「Ｈｉ（３．３Ｖ）」が入力されると、入力ＩＮ１ａにゲート電極が接続されているｎチャネル型トランジスタＭ１がオンする。一方、入力ＩＮ１ａに「Ｈｉ（３．３Ｖ）」が入力される場合、入力ＩＮ１ｂには入力ＩＮ１ａの反転した信号が入力されるため、入力ＩＮ１ｂは「Ｌｏ（０Ｖ）」となる。入力ＩＮ１ｂは、ｎチャネル型トランジスタＭ２のゲート電極に接続されているため、ｎチャネル型トランジスタＭ２はオフする。ｎチャネル型トランジスタＭ２がオフすると、ｎチャネル型トランジスタＭ２とｐチャネル型トランジスタＭ４との間の電位は、以前の状態であるＧＮＤのままになる。
【００４４】
ここで、ｎチャネル型トランジスタＭ１がオンするので、ｐチャネル型トランジスタＭ４のゲート電極はオンしたｎチャネル型トランジスタＭ１を介して最終的にＧＮＤに接続される。この場合、途中の段階で、ｎチャネル型トランジスタＭ１とｐチャネル型トランジスタＭ３とが同時にオンすることになるが、ｎチャネル型トランジスタＭ１のオン抵抗がｐチャネル型トランジスタＭ３に対して低く設計されているためｐチャネル型トランジスタＭ４がオンするまでｐチャネル型トランジスタＭ４のゲート電圧が下がる。これにより、ｐチャネル型トランジスタＭ４がオンする。その後、ｐチャネル型トランジスタＭ４がオンすると、ｐチャネル型トランジスタＭ３のゲート電極に電源ＶＤＤ（５Ｖ）が印加されることになるので、ｐチャネル型トランジスタＭ３がオフする。これにより、ｐチャネル型トランジスタＭ４のゲート電極は完全にＧＮＤに接続されることになり、オン状態を維持する。
【００４５】
一方、ｐチャネル型トランジスタＭ４がオンすると、ｐチャネル型トランジスタＭ３のゲート電極に電源ＶＤＤ（５Ｖ）の電位が印加されることになるので、ｐチャネル型トランジスタＭ３はオフする。このとき、オンしているｐチャネル型トランジスタＭ４とオフしているｎチャネル型トランジスタＭ２の間の電位は電源ＶＤＤ（５Ｖ）の電位となる。この電位がレベルシフタＬＳを構成するレベルシフト回路からの出力ＯＵＴとなる。
【００４６】
次に、レベルシフト回路の入力ＩＮ１ａに「Ｈｉ（３．３Ｖ）」が入力されているものとする。このとき、入力ＩＮ１ｂには「Ｌｏ（０Ｖ）」が入力されている。したがって、ｐチャネル型トランジスタＭ３はオフし、ｐチャネル型トランジスタＭ４はオンしている。
【００４７】
この状態で、レベルシフト回路の入力ＩＮ１ａに「Ｌｏ」が入力されると、入力ＩＮ１ａにゲート電極が接続されているｎチャネル型トランジスタＭ１がオフする。ｎチャネル型トランジスタＭ１がオフすると、ｎチャネル型トランジスタＭ１とｐチャネル型トランジスタＭ３との間の電位は、以前の状態であるＧＮＤのままになる。一方、入力ＩＮ１ａに「Ｌｏ」が入力される場合、入力ＩＮ１ｂには入力ＩＮ１ａの反転した信号が入力されるため、入力ＩＮ１ｂは「Ｈｉ（３．３Ｖ）」となる。入力ＩＮ１ｂは、ｎチャネル型トランジスタＭ２のゲート電極に接続されているため、ｎチャネル型トランジスタＭ２はオンする。
【００４８】
ここで、ｎチャネル型トランジスタＭ２がオンするので、ｐチャネル型トランジスタＭ３のゲート電極はオンしたｎチャネル型トランジスタＭ２を介してＧＮＤに接続される。この場合、ｎチャネル型トランジスタＭ２とｐチャネル型トランジスタＭ４とが同時にオンすることになるが、ｎチャネル型トランジスタＭ２のオン抵抗がｐチャネル型トランジスタＭ４に対して低く設計されているためｐチャネル型トランジスタＭ３がオンするまでｐチャネル型トランジスタＭ３のゲート電圧が下がる。これにより、ｐチャネル型トランジスタＭ３がオンする。その後、ｐチャネル型トランジスタＭ３がオンすると、ｐチャネル型トランジスタＭ４のゲート電極に電源ＶＤＤ（５Ｖ）が印加されることになるので、ｐチャネル型トランジスタＭ４がオフする。これにより、ｐチャネル型トランジスタＭ３のゲート電極は完全にＧＮＤに接続されることになり、オン状態を維持する。
【００４９】
一方、ｐチャネル型トランジスタＭ３がオンすると、ｐチャネル型トランジスタＭ４のゲート電極に電源ＶＤＤ（５Ｖ）の電位が印加されることになるので、ｐチャネル型トランジスタＭ４はオフする。このとき、オフしているｐチャネル型トランジスタＭ４とオンしているｎチャネル型トランジスタＭ２の間の電位はＧＮＤの電位となる。このＧＮＤの電位がレベルシフタＬＳを構成するレベルシフト回路からの出力ＯＵＴとなる。以上のようにして、レベルシフタＬＳによれば、アナログフロントエンドから入力される３．３Ｖ系の制御信号（デジタル信号）から５Ｖ系の制御信号（デジタル信号）を出力することができる。
【００５０】
本実施の形態では、撮像装置全体の熱負荷による信頼性低下を回避する観点から、図８に示すように、アナログフロントエンドＡＦＥとレベルシフタＬＳとを別々の半導体チップから構成することを前提とする。そして、この前提のもと、本実施の形態は、アナログフロントエンドＡＦＥを構成する半導体チップと、レベルシフタＬＳを構成する半導体チップとを１パッケージ化する工夫を施している。つまり、本実施の形態は、アナログフロントエンドＡＦＥを構成する半導体チップと、レベルシフタＬＳを構成する半導体チップを１パッケージ化（ＳＩＰ：System In Package）する技術に関するものである。以下では、まず、一般的な１パッケージ化技術について説明し、この一般的な１パッケージ化技術では、アナログフロントエンドＡＦＥを構成する半導体チップと、レベルシフタＬＳを構成する半導体チップとの形状の特殊性から、１パッケージ化することが困難であることを説明する。そして、その後、この半導体チップの形状の特殊性を考慮して１パッケージ化を図る技術的思想について説明する。
【００５１】
まず、一般的な１パッケージ化技術について説明する。図１０は、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを１つのパッケージに搭載する例を示す図である。図１０において、半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、配線基板ＷＢ上に隣り合うように配置されている。具体的に、配線基板ＷＢの左側に半導体チップＣＨＰ１が搭載され、配線基板ＷＢの右側に半導体チップＣＨＰ２が搭載されている。半導体チップＣＨＰ１は矩形形状をしており、矩形形状を構成する４辺に沿ってパッドＰＤ１が形成されている。そして、この半導体チップＣＨＰ１に形成されているパッドＰＤ１は、ワイヤＷ１によって、配線基板ＷＢ上に形成されている電極端子ＥＴ１と電気的に接続されている。同様に、半導体チップＣＨＰ２も矩形形状をしており、矩形形状を構成する４辺に沿ってパッドＰＤ２が形成されている。そして、この半導体チップＣＨＰ２に形成されているパッドＰＤ２は、ワイヤＷ２によって、配線基板ＷＢ上に形成されている電極端子ＥＴ２と電気的に接続されている。
【００５２】
以上より、平面的に隣り合うように半導体チップＣＨＰ１と半導体チップＣＨＰ２とを配線基板ＷＢ上に配置し、この半導体チップＣＨＰ１と半導体チップＣＨＰ２を覆うように樹脂で封止することにより、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを１パッケージ化することができる。しかし、図１０に示す構成では、半導体チップＣＨＰ１と半導体チップＣＨＰ２を平面的に隣り合うように形成しているため、パッケージのサイズが大きくなってしまう問題点がある。
【００５３】
そこで、図１１に示すように、半導体チップＣＨＰ１（図示されず）と半導体チップＣＨＰ２とを積層して配線基板ＷＢ上に配置することが考えられる。図１１は、配線基板ＷＢ上に半導体チップＣＨＰ１（図示されず）と半導体チップＣＨＰ２を積層して配置する構成例を示す図である。図１１に示すように、配線基板ＷＢの中央部には半導体チップＣＨＰ２が配置されているが、この半導体チップＣＨＰ２の下層に半導体チップＣＨＰ１（図示されず）が配置されている。半導体チップＣＨＰ２の下層に形成されている半導体チップＣＨＰ１（図示されず）には、パッドＰＤ１（図示されず）が形成されており、このパッドＰＤ１（図示されず）と、配線基板ＷＢに形成された電極端子ＥＴ１がワイヤＷ１で電気的に接続されている。同様に、半導体チップＣＨＰ２にも４辺に沿ってパッドＰＤ２が形成されており、このパッドＰＤ２と、配線基板ＷＢ上の電極端子ＥＴ２とは、ワイヤＷ２で電気的に接続されている。
【００５４】
図１２は、図１１のＡ−Ａ線で切断した断面図である。図１２に示すように、配線基板ＷＢ上には接着材であるペースト材ＰＥ１を介して半導体チップＣＨＰ１が搭載されており、この半導体チップＣＨＰ１に形成されているパッドＰＤ１と、配線基板ＷＢに形成されている電極端子ＥＴ１がワイヤＷ１で電気的に接続されている。そして、半導体チップＣＨＰ１上には、スペーサＳＰを介して半導体チップＣＨＰ２が搭載されている。半導体チップＣＨＰ２とスペーサＳＰとは、ペースト材ＰＥ２を介して接着されている。半導体チップＣＨＰ２にはパッドＰＤ２が形成されており、このパッドＰＤ２と、配線基板ＷＢ上に形成されている電極端子ＥＴ２とは、ワイヤＷ２によって電気的に接続されている。スペーサＳＰは、パッドＰＤ１と電極端子ＥＴ１とを接続するワイヤＷ１が半導体チップＣＨＰ２と接触しないように設けられるものである。すなわち、スペーサＳＰを設けずに半導体チップＣＨＰ１上に半導体チップＣＨＰ２を搭載すると、半導体チップＣＨＰ２の底辺がワイヤＷ１とぶつかってしまうため、半導体チップＣＨＰ１上にスペーサＳＰを介して半導体チップＣＨＰ２を搭載しているのである。
【００５５】
以上のように（図１１および図１２参照）、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層して配線基板ＷＢ上に配置することにより、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを封止するパッケージのサイズを小型化することができる。つまり、図１０に示すように、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを平面的に隣り合うように配置する場合は、パッケージのサイズが大きくなってしまうが、図１１および図１２に示すように、半導体チップＣＨＰ１と半導体チップＣＨＰ２とを積層して配置することにより、パッケージのサイズを小さくすることができる。
【００５６】
なお、図１１および図１２は、半導体チップＣＨＰ１のサイズと、半導体チップＣＨＰ２のサイズが同じ場合の積層構造について説明しているが、図１３に示すように、半導体チップＣＨＰ１上に搭載される半導体チップＣＨＰ２のサイズが、半導体チップＣＨＰ１よりも小さい場合には、スペーサＳＰを設けなくても、半導体チップＣＨＰ２をワイヤＷ１とぶつからないように搭載することができる。すなわち、図１３は、半導体チップＣＨＰ１上に、半導体チップＣＨＰ１よりもサイズの小さな半導体チップＣＨＰ２を積層して搭載する構造例を示す図である。図１３に示すように、半導体チップＣＨＰ１に形成されているパッドＰＤ１が半導体チップＣＨＰ２で覆われないように配置されているため、パッドＰＤ１と電極ＥＴ１を電気的に接続するワイヤＷ１は、半導体チップＣＨＰ２と接触しないように構成される。これにより、半導体チップＣＨＰ１上に搭載される半導体チップＣＨＰ２のサイズが下層に配置される半導体チップＣＨＰ１のサイズよりも小さい場合には、スペーサを設けなくても、ワイヤＷ１と半導体チップＣＨＰ２がぶつかることなく、半導体チップＣＨＰ１上に半導体チップＣＨＰ２を配置することができる。
【００５７】
図１０〜図１３を用いて、２つの半導体チップＣＨＰ１、ＣＨＰ２を１パッケージ化する一般的な技術について説明している。特に、図１０では、２つの半導体チップＣＨＰ１、ＣＨＰ２を平面的に隣り合うように配置して１パッケージ化する技術を説明し、図１１〜図１３では、２つの半導体チップＣＨＰ１、ＣＨＰ２を積層して配置することにより、１パッケージ化する技術について説明している。このとき、パッケージのサイズの小型化を図る観点からは、２つの半導体チップＣＨＰ１、ＣＨＰ２を平面的に隣り合うように配置するよりも、２つの半導体チップＣＨＰ１、ＣＨＰ２を積層して配置するほうが望ましいことも説明している。したがって、図１１〜図１３で説明したように、２つの半導体チップＣＨＰ１、ＣＨＰ２を積層して１パッケージ化する技術を採用して、アナログフロントエンドを構成する半導体チップと、レベルシフタを構成する半導体チップとを、１パッケージ化することが考えられる。
【００５８】
しかし、アナログフロントエンドを構成する半導体チップと、レベルシフタを構成する半導体チップとは、その形状が大幅に異なるという特殊性から、図１１〜図１３で説明したパッケージ構造をそのまま適用することが困難となるのである。つまり、図１１〜図１３で説明したパッケージ構造は、ほぼ同サイズの半導体チップを積層することを前提とするものであり、まったく形状の異なる半導体チップを積層して１パッケージ化するには工夫を施す必要がある。
【００５９】
まず、アナログフロンエンドを構成する半導体チップと、レベルシフタを構成する半導体チップの形状の相違について説明する。図１４は、アナログフロントエンドを構成するＡＦＥ用半導体チップ（第１半導体チップ）ＡＦＥＣＨＰを示す平面図である。図１４において、ＡＦＥ用半導体チップＡＦＥＣＨＰは正方形に近い矩形形状をしており、互いに対向する第１辺ＳＤ１および第２辺ＳＤ２と、この第１辺ＳＤ１および第２辺ＳＤ２と交差し、かつ、互いに対向する第３辺ＳＤ３および第４辺ＳＤ４を有している。そして、第１辺ＳＤ１〜第４辺ＳＤ４に沿って、ＡＦＥ用パッドＡＦＥＰＤが形成されている。このＡＦＥ用パッドＡＦＥＰＤには、アナログ信号用パッドとデジタル信号用パッドが含まれている。例えば、第１辺ＳＤ１、第２辺ＳＤ２および第４辺ＳＤ４に沿って配置されているＡＦＥ用パッドＡＦＥＰＤは、デジタル信号用パッド、電源パッドおよびＧＮＤパッドである。一方、第３辺ＳＤ３に沿って配置されているＡＦＥ用パッドＡＦＥＰＤには、デジタル信号用パッドだけでなくアナログ信号用パッドも含まれている。すなわち、ＡＦＥ用半導体チップＡＦＥＣＨＰに形成されているＡＦＥ用パッドＡＦＥＰＤには、デジタル信号用パッドとアナログ信号用パッドが存在するが、アナログ信号用パッドは、ＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３にだけ配置されている。
【００６０】
続いて、レベルシフタＬＳを構成するレベルシフタ用半導体チップ（第２半導体チップ）ＬＳＣＨＰの構成について説明する。図１５は、レベルシフタＬＳの入力端子と出力端子の模式的な構成を示す図である。図１５に示すように、レベルシフタＬＳの一方の側に入力端子ＩＮ１〜ＩＮ８が形成されており、レベルシフタＬＳの他方の側に出力端子ＯＵＴ１〜ＯＵＴ８が形成されている。レベルシフタＬＳは、アナログフロントエンドより３．３Ｖ系の制御信号を入力して５Ｖ系の制御信号に変換して撮像素子に出力する機能を有しており、撮像素子の高解像度化に対応して複数のチャネル出力（出力端子ＯＵＴ１〜ＯＵＴ８）を有している。つまり、撮像素子の高解像度を実現するためには、撮像素子の画素数を増加させる必要があり、この増加した画素を効率良く制御するため、複数の画素を制御する回路も多チャネル化されるのである。したがって、レベルシフタＬＳを構成する出力も多チャネル化され、出力端子ＯＵＴ１〜ＯＵＴ８が形成されている。そして、レベルシフタＬＳには、この出力端子ＯＵＴ１〜ＯＵＴ８に対応する入力端子ＩＮ１〜ＩＮ８が形成されている。このことから、レベルシフタＬＳでは、一方の辺に入力端子ＩＮ１〜ＩＮ８を形成し、他方の辺に出力端子ＯＵＴ１〜ＯＵＴ８を形成する構成が採用される。
【００６１】
この結果、レベルシフタＬＳを構成するレベルシフタ用半導体チップＬＳＣＨＰは、例えば、図１６に示すような構成となる。図１６は、レベルシフタ用半導体チップＬＳＣＨＰを示す図であり、レベルシフタ用半導体チップＬＳＣＨＰは、長方形の形状をしている。図１６に示すように、レベルシフタ用半導体チップＬＳＣＨＰは、互いに対向する第１長辺ＬＳＤ１および第２長辺ＬＳＤ２と、この第１長辺ＬＳＤ１および第２長辺ＬＳＤ２と交差し、かつ、互いに対向する第１短辺ＳＳＤ１および第２短辺ＳＳＤ２とを有していることになる。
【００６２】
上述したレベルシフタ用半導体チップＬＳＣＨＰには、第１長辺ＬＳＤ１に沿ってレベルシフタ用第１パッドＬＰＤ１が形成され、かつ、第２長辺ＬＳＤ２に沿ってレベルシフタ用第２パッドＬＰＤ２が形成されている。さらに、レベルシフタ用半導体チップＬＳＣＨＰには、第１短辺ＳＳＤ１に沿ってグランドパッドＧＰＤ１が形成され、第２短辺ＳＳＤ２に沿って電源パッドＶＰＤ１が形成されている。
【００６３】
レベルシフタ用第１パッドＬＰＤ１（８個）は、レベルシフタＬＳの入力端子ＩＮ１〜ＩＮ８）に対応しており、レベルシフタ用第２パッドＬＰＤ２（８個）は、レベルシフタＬＳの出力端子ＯＵＴ１〜ＯＵＴ８に対応している。なお、レベルシフタ用第１パッドＬＰＤ１（８個）は、レベルシフタＬＳの出力端子（ＯＵＴ１〜ＯＵＴ８）に対応し、かつレベルシフタ用第２パッドＬＰＤ２（８個）は、レベルシフタＬＳの入力端子ＩＮ１〜ＩＮ８に対応するように構成してもよい。
【００６４】
このようにレベルシフタ用半導体チップＬＳＣＨＰは、撮像素子への多チャネル化に対応してレベルシフタ用第１パッドＬＰＤ１（入力端子ＩＮ１〜ＩＮ８に対応）とレベルシフタ用第２パッドＬＰＤ２（出力端子ＯＵＴ１〜ＯＵＴ８に対応）が多数形成されており、これらのレベルシフタ用第１パッドＬＰＤ１（入力端子ＩＮ１〜ＩＮ８に対応）とレベルシフタ用第２パッドＬＰＤ２（出力端子ＯＵＴ１〜ＯＵＴ８に対応）とを互いに対向する第１長辺ＬＳＤ１と第２長辺ＬＳＤ２に形成している。これにより、レベルシフタ用半導体チップＬＳＣＨＰは長方形で構成されることになる。
【００６５】
以上述べたように、ＡＦＥ用半導体チップＡＦＥＣＨＰは、図１４に示すように、ほぼ正方形の形状をしている一方、図１６に示すように、レベルシフタ用半導体チップＬＳＣＨＰは長方形の形状をしている。このことから、アナログフロントエンドを構成するＡＦＥ用半導体チップＡＦＥＣＨＰと、レベルシフタを構成するレベルシフタ用半導体チップＬＳＣＨＰとは、その形状が大幅に異なるという特殊性を有していることになる。
【００６６】
ＡＦＥ用半導体チップＡＦＥＣＨＰのサイズは、レベルシフタ用半導体チップＬＳＣＨＰのサイズに比べて大きく形成されているので、ＡＦＥ用半導体チップＡＦＥＣＨＰ上にレベルシフタ用半導体チップＬＳＣＨＰを搭載して１パッケージ化することが考えられる。図１７は、ＡＦＥ用半導体チップＡＦＥＣＨＰ上にレベルシフタ用半導体チップＬＳＣＨＰを搭載する例を示す図であり、ＡＦＥ用半導体チップＡＦＥＣＨＰとレベルシフタ用半導体チップＬＳＣＨＰとを、図１３に示す積層構造に適用した例を示す図である。
【００６７】
図１７に示すように、配線基板ＷＢ上にＡＦＥ用半導体チップＡＦＥＣＨＰが搭載され、このＡＦＥ用半導体チップＡＦＥＣＨＰの中央部にレベルシフタ用半導体チップＬＳＣＨＰが搭載されている。
【００６８】
このとき、ＡＦＥ用半導体チップＡＦＥＣＨＰにおいて、互いに対向する第１辺ＳＤ１と第２辺ＳＤ２がｘ軸方向に延在するように配置され、かつ、第１辺ＳＤ１および第２辺ＳＤ２と交差し、かつ、互いに対向する第３辺ＳＤ３および第４辺ＳＤ４がｙ軸方向に延在するように配置される。そして、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１〜第４辺ＳＤ４に沿ってＡＦＥ用パッドＡＦＥＰＤが形成されている。
【００６９】
第１辺ＳＤ１に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第１辺ＳＤ１と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ１とワイヤＡＦＥＷ１で電気的に接続されている。さらに、第２辺ＳＤ２に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第２辺ＳＤ２と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ２とワイヤＡＦＥＷ２で電気的に接続されている。同様に、第３辺ＳＤ３に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第３辺ＳＤ３と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ３とワイヤＡＦＥＷ３で電気的に接続されている。さらに、第４辺ＳＤ４に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第４辺ＳＤ４と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ４とワイヤＡＦＥＷ４で電気的に接続されている。
【００７０】
次に、ＡＦＥ用半導体チップＡＦＥＣＨＰ上には、レベルシフタ用半導体チップＬＳＣＨＰが搭載されている。具体的に、レベルシフタ用半導体チップＬＳＣＨＰの第１長辺ＬＳＤ１および第２長辺ＬＳＤ２が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１および第２辺ＳＤ２と並行するように、レベルシフタ用半導体チップＬＳＣＨＰがＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されている。別の言い方をすれば、レベルシフタ用半導体チップＬＳＣＨＰの第１短辺ＳＳＤ１および第２短辺ＳＳＤ２が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３および第４辺ＳＤ４と並行するように、レベルシフタ用半導体チップＬＳＣＨＰがＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されているということもできる。
【００７１】
このとき、レベルシフタ用半導体チップＬＳＣＨＰは、ＡＦＥ用半導体チップＡＦＥＣＨＰの中央部に配置されている。具体的には、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１とレベルシフタ用半導体チップＬＳＣＨＰの第１長辺ＬＳＤ１との距離は、ＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２とレベルシフタ用半導体チップＬＳＣＨＰの第２長辺ＬＳＤ２との距離と等しくなるように配置されている。この状態で、第１長辺ＬＳＤ１に沿って配置されているレベルシフタ用第１パッドＬＰＤ１は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ１の外側に形成され、かつ、第１長辺ＬＳＤ１（第１辺ＳＤ１）と並行する電極端子ＬＥＴ１とワイヤＬＷ１で電気的に接続されている。さらに、第２長辺ＬＳＤ２に沿って配置されているレベルシフタ用第２パッドＬＰＤ２は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ２の外側に形成され、かつ、第２長辺ＬＳＤ２（第２辺ＳＤ２）と並行する電極端子ＬＥＴ２とワイヤＬＷ２で電気的に接続されている。同様に、第１短辺ＳＳＤ１に沿って配置されているグランドパッドＧＰＤ１は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ３の外側に形成され、かつ、第１短辺ＳＳＤ１（第３辺ＳＤ３）と並行する電極端子ＬＧＥＴ１とワイヤＬＧＷ１で電気的に接続されている。さらに、第２短辺ＳＳＤ２に沿って配置されている電源パッドＶＰＤ１は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ４の外側に形成され、かつ、第２短辺ＳＳＤ２（第４辺ＳＤ４）と並行する電極端子ＬＶＥＴ１とワイヤＬＶＷ１で電気的に接続されている。
【００７２】
続いて、図１８は、図１７のＡ−Ａ線で切断した断面図である。図１８に示すように、配線基板ＷＢ上にはペースト材ＰＥ１を介してＡＦＥ用半導体チップＡＦＥＣＨＰが搭載されており、このＡＦＥ用半導体チップＡＦＥＣＨＰ上にペースト材ＰＥ２を介してレベルシフタ用半導体チップＬＳＣＨＰが搭載されている。そして、ＡＦＥ用半導体チップＡＦＥＣＨＰに形成されている複数のＡＦＥ用パッドＡＦＥＰＤには、配線基板ＷＢに形成されている電極端子ＡＦＥＥＴ１とワイヤＡＦＥＷ１で接続されているものや、配線基板ＷＢに形成されている電極端子ＡＦＥＥＴ２とワイヤＡＦＥＷ２で接続されているものがある。さらに、レベルシフタ用半導体チップＬＳＣＨＰに形成されているレベルシフタ用第１パッドＬＰＤ１は、配線基板ＷＢに形成されている電極端子ＬＥＴ１とワイヤＬＷ１で接続されている。同様に、レベルシフタ用半導体チップＬＳＣＨＰに形成されているレベルシフタ用第２パッドＬＰＤ２は、配線基板ＷＢに形成されている電極端子ＬＥＴ２とワイヤＬＷ２で接続されている。
【００７３】
以上のように（図１７および図１８参照）、ＡＦＥ用半導体チップＡＦＥＣＨＰ上にレベルシフタ用半導体チップＬＳＣＨＰを積層形成して１パッケージ化している。しかし、ＡＦＥ用半導体チップＡＦＥＣＨＰと、レベルシフタ用半導体チップＬＳＣＨＰとは、その形状が大幅に異なるという特殊性を有していることから、以下に示す問題点が生じる。
【００７４】
例えば、図１７に示すように、ＡＦＥ用半導体チップＡＦＥＣＨＰがほぼ正方形の形状をしているのに対し、レベルシフタ用半導体チップＬＳＣＨＰが極端な長方形の形状をしていることから、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１と、レベルシフタ用半導体チップＬＳＣＨＰの第１長辺ＬＳＤ１との距離が大きくなる。このため、レベルシフタ用半導体チップＬＳＣＨＰに形成されているレベルシフタ用第１パッドＬＰＤ１と、配線基板ＷＢに形成されている電極端子ＬＥＴ１との間の距離が大きくなる。このことは、レベルシフタ用第１パッドＬＰＤ１と電極端子ＬＥＴ１とを接続するワイヤＬＷ１のワイヤ長が長くなることを意味している。ワイヤＬＷ１のワイヤ長が長くなるということは、ワイヤＬＷ１の形成工程（ワイヤボンディング工程）において、ワイヤＬＷ１のループ形状がうまく形成されずにワイヤＬＷ１の形状不良が起こりやすくなる。特に、ワイヤＬＷ１のループ形状がうまく形成されないと、例えば、図１８に示すように、ワイヤＬＷ１とワイヤＡＦＥＷ１とのマージンが確保できずに接触してショート不良となりやすくなる。さらには、樹脂でワイヤＬＷ１を封止する場合、樹脂による圧力によってワイヤＬＷ１が流されやすくなり、ひどい場合には断線にいたるおそれも高くなる。したがって、一般的な１パッケージ化技術（図１７および図１８参照）では、ＡＦＥ用半導体チップＡＦＥＣＨＰと、レベルシフタ用半導体チップＬＳＣＨＰとの形状の特殊性から、１パッケージ化することが困難であることがわかる。
【００７５】
そこで、本実施の形態では、まったく形状の異なるＡＦＥ用半導体チップＡＦＥＣＨＰとレベルシフタ用半導体チップＬＳＣＨＰとを積層する構造を前提とし、レベルシフタ用半導体チップＬＳＣＨＰに形成されるパッドと、配線基板ＷＢに形成される電極端子とを接続するワイヤの長さをできるだけ短くする工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【００７６】
図１９は、本実施の形態における半導体装置のパッケージ形態を示す図である。図１９において、配線基板ＷＢ上にはＡＦＥ用半導体チップＡＦＥＣＨＰ（第１半導体チップ）が搭載され、このＡＦＥ用半導体チップＡＦＥＣＨＰ上に第１レベルシフタ用半導体チップＬＳＣＨＰ１（第３半導体チップ）と第２レベルシフタ用半導体チップＬＳＣＨＰ２（第４半導体チップ）が搭載されている。
【００７７】
このとき、ＡＦＥ用半導体チップＡＦＥＣＨＰにおいて、互いに対向する第１辺ＳＤ１と第２辺ＳＤ２がｘ軸方向に延在するように配置され、かつ、第１辺ＳＤ１および第２辺ＳＤ２と交差し、かつ、互いに対向する第３辺ＳＤ３および第４辺ＳＤ４がｙ軸方向に延在するように配置される。そして、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１〜第４辺ＳＤ４に沿ってＡＦＥ用パッドＡＦＥＰＤが形成されている。
【００７８】
第１辺ＳＤ１に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第１辺ＳＤ１と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ１とワイヤＡＦＥＷ１で電気的に接続されている。さらに、第２辺ＳＤ２に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第２辺ＳＤ２と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ２とワイヤＡＦＥＷ２で電気的に接続されている。同様に、第３辺ＳＤ３に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第３辺ＳＤ３と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ３とワイヤＡＦＥＷ３で電気的に接続されている。さらに、第４辺ＳＤ４に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、この第４辺ＳＤ４と並行するように配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ４とワイヤＡＦＥＷ４で電気的に接続されている。
【００７９】
第１辺ＳＤ１に沿って配置されている複数のＡＦＥ用パッドＡＦＥＰＤのそれぞれと、配線基板ＷＢに形成されている複数の電極端子ＡＦＥＥＴ１のそれぞれとを電気的に接続するワイヤＡＦＥＷ１は、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１をまたぐように形成されている。そして、第２辺ＳＤ２に沿って配置されている複数のＡＦＥ用パッドＡＦＥＰＤのそれぞれと、配線基板ＷＢに形成されている複数の電極端子ＡＦＥＥＴ２のそれぞれとを電気的に接続するワイヤＡＦＥＷ２は、ＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２をまたぐように形成されている。
【００８０】
同様に、第３辺ＳＤ３に沿って配置されている複数のＡＦＥ用パッドＡＦＥＰＤのそれぞれと、配線基板ＷＢに形成されている複数の電極端子ＡＦＥＥＴ３のそれぞれとを電気的に接続するワイヤＡＦＥＷ３は、ＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３をまたぐように形成されている。さらに、第４辺ＳＤ４に沿って配置されている複数のＡＦＥ用パッドＡＦＥＰＤのそれぞれと、配線基板ＷＢに形成されている複数の電極端子ＡＦＥＥＴ４のそれぞれとを電気的に接続するワイヤＡＦＥＷ４は、ＡＦＥ用半導体チップＡＦＥＣＨＰの第４辺ＳＤ４をまたぐように形成されている。
【００８１】
ここで、第１辺ＳＤ１、第２辺ＳＤ２および第４辺ＳＤ４に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、デジタル信号用パッドである。一方、第３辺ＳＤ３に沿って形成されているＡＦＥ用パッドＡＦＥＰＤは、デジタル信号用パッドとアナログ信号用パッドが含まれている。すなわち、ＡＦＥ用半導体チップＡＦＥＣＨＰは、アナログフロントエンド回路が形成されている半導体チップであり、アナログフロントエンド回路には、タイミングジェネレータなどのデジタル回路が形成されている、このタイミングジェネレータで生成された制御信号（３．３Ｖ系の制御信号）がレベルシフタに出力される。したがって、アナログフロントエンド回路からレベルシフタへ出力される制御信号（３．３Ｖ系の制御信号）はデジタル信号であり、このデジタル信号の入出力パッドが第１辺ＳＤ１、第２辺ＳＤ２および第４辺ＳＤ４に沿って形成されているＡＦＥ用パッドＡＦＥＰＤや第３辺ＳＤ３に沿って形成されているＡＦＥ用パッドＡＦＥＰＤの一部となっている。このとき、アナログフロントエンド回路からレベルシフタへ出力される制御信号（３．３Ｖ系の制御信号）は、多チャネル化されており、例えば、本実施の形態では、１６チャネルの制御信号（３．３Ｖ系の制御信号）を出力できるようになっている。このように、レベルシフタへ出力される制御信号が多チャネル化されているのは、撮像素子の高解像度を向上させることを目的として画素数が増加しているからであり、この増加した画素を効率よく駆動するために、撮像素子を制御する制御信号の多チャネル化が行なわれているのである。
【００８２】
さらに、アナログフロントエンド回路は、撮像素子から出力されたアナログ画像信号を処理する機能も有している。したがって、アナログフロントエンド回路を形成したＡＦＥ用半導体チップＡＦＥＣＨＰにはアナログ信号（例えば、アナログ画像信号）を入力するパッドが形成されており、このパッドは、ＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３に沿って形成されているＡＦＥ用パッドの一部を構成していることになる。
【００８３】
次に、ＡＦＥ用半導体チップＡＦＥＣＨＰ上には、第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２の２つの半導体チップが搭載されている。具体的に、第１レベルシフタ用半導体チップＬＳＣＨＰ１の第１長辺ＬＳＤ１および第２長辺ＬＳＤ２が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１および第２辺ＳＤ２と並行するように、第１レベルシフタ用半導体チップＬＳＣＨＰ１がＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されている。別の言い方をすれば、第１レベルシフタ用半導体チップＬＳＣＨＰ１の第１短辺ＳＳＤ１および第２短辺ＳＳＤ２が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３および第４辺ＳＤ４と並行するように、第１レベルシフタ用半導体チップＬＳＣＨＰ１がＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されているということもできる。
【００８４】
同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２の第３長辺ＬＳＤ３および第４長辺ＬＳＤ４が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１および第２辺ＳＤ２と並行するように、第２レベルシフタ用半導体チップＬＳＣＨＰ２がＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されている。別の言い方をすれば、第２レベルシフタ用半導体チップＬＳＣＨＰ２の第３短辺ＳＳＤ３および第４短辺ＳＳＤ４が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３および第４辺ＳＤ４と並行するように、第２レベルシフタ用半導体チップＬＳＣＨＰ２がＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されているということもできる。
【００８５】
このように本実施の形態では、例えば、ＡＦＥ用半導体チップＡＦＥＣＨＰ上に第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２が搭載されているのは、以下に示す理由からである。つまり、上述したように、ＡＦＥ用半導体チップＡＦＥＣＨＰ（タイミングジェネレータ）からは、３．３Ｖ系の制御信号が１６チャネルで出力される。これに対し、ＡＦＥ用半導体チップＡＦＥＣＨＰ（タイミングジェネレータ）から３．３Ｖ系の制御信号を入力し、撮像素子に５Ｖ系の制御信号を出力する第１レベルシフタ用半導体チップＬＳＣＨＰ１や第２レベルシフタ用半導体チップＬＳＣＨＰ２は８チャネルである。したがって、１つのＡＦＥ用半導体チップＡＦＥＣＨＰと２つの半導体チップ（第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２）を組み合わせることにより、１６チャネル分の制御信号を、ＡＦＥ用半導体チップＡＦＥＣＨＰからレベルシフト用半導体チップ（第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２）を介して撮像素子に出力することができるのである。このことから、本実施の形態では、１つのＡＦＥ用半導体チップＡＦＥＣＨＰに対して第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２とを搭載しているのである。
【００８６】
なお、ＡＦＥ用半導体チップＡＦＥＣＨＰにおける３．３Ｖ系の制御信号の出力が８チャネルの場合は、ＡＦＥ用半導体チップＡＦＥＣＨＰ上に搭載されるレベルシフタ用半導体チップは１つでも構わない。さらに、１つのレベルシフタ用半導体チップが１６チャネルに対応している場合も、１６チャネルに対応したＡＦＥ用半導体チップＡＦＥＣＨＰに対して、１つの１６チャネルに対応したレベルシフタ用半導体チップを搭載するように構成してもよい。
【００８７】
第１レベルシフタ用半導体チップＬＳＣＨＰ１は、ＡＦＥ用半導体チップＡＦＥＣＨＰの片方の辺に偏って配置されている。具体的には、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１と第１レベルシフタ用半導体チップＬＳＣＨＰ１の第１長辺ＬＳＤ１との距離が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１と第１レベルシフタ用半導体チップＬＳＣＨＰ１の第２長辺ＬＳＤ２との距離よりも小さくなるように配置することを前提とする。そして、この前提のもと、第１辺ＳＤ１と第１長辺ＬＳＤ１との間の距離が、第２辺ＳＤ２と第２長辺ＬＳＤ２との間の距離よりも小さくなるように、第１レベルシフタ用半導体チップＬＳＣＨＰ１をＡＦＥ用半導体チップＡＦＥＣＨＰ上に偏って配置されている。
【００８８】
同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２も、ＡＦＥ用半導体チップＡＦＥＣＨＰの片方の辺に偏って配置されている。具体的には、ＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２と第２レベルシフタ用半導体チップＬＳＣＨＰ２の第４長辺ＬＳＤ４との距離が、ＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２と第２レベルシフタ用半導体チップＬＳＣＨＰ２の第３長辺ＬＳＤ３との距離よりも小さくなるように配置することを前提とする。そして、この前提のもと、第２辺ＳＤ２と第４長辺ＬＳＤ４との間の距離が、第１辺ＳＤ１と第３長辺ＬＳＤ３との間の距離よりも小さくなるように、第２レベルシフタ用半導体チップＬＳＣＨＰ２をＡＦＥ用半導体チップＡＦＥＣＨＰ上に偏って配置されている。
【００８９】
以上のように第１レベルシフタ用半導体チップＬＳＣＨＰ１と、第２レベルシフタ用半導体チップＬＳＣＨＰ２は、ＡＦＥ用半導体チップＡＦＥＣＨＰの対向する辺に偏って配置されているが、この点が本実施の形態における特徴点の１つである。つまり、第１レベルシフタ用半導体チップＬＳＣＨＰ１と、第２レベルシフタ用半導体チップＬＳＣＨＰ２は、ＡＦＥ用半導体チップＡＦＥＣＨＰの対向する辺に偏って配置することにより、ワイヤのワイヤ長を比較的短く配置することができるのである。
【００９０】
この構成について説明する。第１レベルシフタ用半導体チップＬＳＣＨＰ１がＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１に偏って配置されている状態で、第１長辺ＬＳＤ１に沿って配置されているレベルシフタ用第１パッドＬＰＤ１は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ１の外側に形成され、かつ、第１長辺ＬＳＤ１（第１辺ＳＤ１）と並行する電極端子ＬＥＴ１とワイヤＬＷ１で電気的に接続されている。さらに、第２長辺ＬＳＤ２に沿って配置されているレベルシフタ用第２パッドＬＰＤ２も、配線基板ＷＢ上に配置されている電極端子ＬＥＴ１の外側に形成され、かつ、第１長辺ＬＳＤ１（第１辺ＳＤ１）と並行する電極端子ＬＥＴ２とワイヤＬＷ２で電気的に接続されている。このように、本実施の形態では、レベルシフタ用第１パッドＬＰＤ１と電極端子ＬＥＴ１とを接続するワイヤＬＷ１が第１長辺ＬＳＤ１および第１辺ＳＤ１をまたぐように形成するだけでなく、レベルシフタ用第２パッドＬＰＤ２と電極端子ＬＥＴ２とを接続するワイヤＬＷ２も第１長辺ＬＳＤ１および第１辺ＳＤ１をまたぐように形成する点に特徴の１つがある。言い換えれば、ワイヤＬＷ１とワイヤＬＷ２は両方とも、レベルシフタ用半導体チップＬＳＣＨＰ１の平面を構成する第１長辺ＬＳＤ１と配線基板ＷＢの平面を構成する第１辺ＳＤ１と平面的に重なるように構成されている（平面的に交差するように構成されている）。ここでいうレベルシフタ用半導体チップＬＳＣＨＰ１の平面や配線基板ＷＢの平面とは、配線基板ＷＢの主面に並行する面を意味している。
【００９１】
以上のように構成することにより、ワイヤＬＷ１の長さだけでなくワイヤＬＷ２の長さも短くすることができるのである。すなわち、第１レベルシフタ用半導体チップＬＳＣＨＰ１をＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１に偏って配置することにより、レベルシフタ用第１パッドＬＰＤ１と電極端子ＬＥＴ１との間の距離が短くなる。このため、レベルシフタ用第１パッドＬＰＤ１と電極端子ＬＥＴ１とを接続するワイヤＬＷ１の長さを短くすることができる。さらに、第１レベルシフタ用半導体チップＬＳＣＨＰ１をＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１に偏って配置することは、レベルシフタ用第２パッドＬＰＤ２と電極端子ＬＥＴ２（第１辺ＳＤ１側に配置されている）との間の距離も短くできることを意味する。この結果、レベルシフタ用第２パッドＬＰＤ２と電極端子ＬＥＴ２とを接続するワイヤＬＷ２の長さも短くすることができるのである。
【００９２】
例えば、第１レベルシフタ用半導体チップＬＳＣＨＰ１をＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１に偏って配置する場合、レベルシフタ用第２パッドＬＰＤ２と接続する電極端子ＬＥＴ２をＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２側に配置すると、レベルシフタ用第２パッドＬＰＤ２と電極端子ＬＥＴ２との距離が大きくなってしまう。そこで、本実施の形態では、レベルシフタ用第１パッドＬＰＤ１と接続する電極端子ＬＥＴ１だけでなく、レベルシフタ用第２パッドＬＰＤ２と接続する電極端子ＬＥＴ２も、ＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１側に配置している。これにより、第１レベルシフタ用半導体チップＬＳＣＨＰ１をＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１に偏って配置する場合、ワイヤＬＷ１の長さだけでなくワイヤＬＷ２の長さも短くできるのである。
【００９３】
このことから、本実施の形態によれば、ワイヤＬＷ１のワイヤ長およびワイヤＬＷ２のワイヤ長を短くすることができるので、ワイヤＬＷ１やワイヤＬＷ２の形成工程（ワイヤボンディング工程）において、ワイヤＬＷ１やワイヤＬＷ２のループ形状を良好に形成することができる。特に、ワイヤＬＷ１やワイヤＬＷ２のループ形状をうまく形成することができるので、例えば、ワイヤＬＷ１とワイヤＡＦＥＷ１あるいはワイヤＬＷ２とワイヤＬＷ１とのマージンを確保することができる結果、ショート不良を抑制することができる。さらには、ワイヤＬＷ１の長さやワイヤＬＷ２の長さを短くすることができるので、樹脂でワイヤＬＷ１やワイヤＬＷ２を封止する場合、樹脂による圧力によってワイヤＬＷ１やワイヤＬＷ２が流されにくくなり、ワイヤＬＷ１の断線やワイヤＬＷ２の断線も防止できる。さらには、ワイヤＬＷ１の長さやワイヤＬＷ２の長さが短くなることで、ワイヤを構成する材料の使用量も低減できることから、コスト低減を図ることもできる。したがって、本実施の形態における１パッケージ化技術によれば、ＡＦＥ用半導体チップＡＦＥＣＨＰと、レベルシフタ用半導体チップＬＳＣＨＰとの形状の特殊性を考慮して信頼性の高いパッケージングを行なうことができる。
【００９４】
一方、第１レベルシフタ用半導体チップＬＳＣＨＰ１の第１短辺ＳＳＤ１に沿って配置されているグランドパッドＧＰＤ１は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ３の外側に形成され、かつ、第１短辺ＳＳＤ１（第３辺ＳＤ３）と並行する電極端子ＬＧＥＴ１とワイヤＬＧＷ１で電気的に接続されている。さらに、第１レベルシフタ用半導体チップＬＳＣＨＰ１の第２短辺ＳＳＤ２に沿って配置されている電源パッドＶＰＤ１は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ４の外側に形成され、かつ、第２短辺ＳＳＤ２（第４辺ＳＤ４）と並行する電極端子ＬＶＥＴ１とワイヤＬＶＷ１で電気的に接続されている。
【００９５】
同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２がＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２に偏って配置されている状態で、第４長辺ＬＳＤ４に沿って配置されているレベルシフタ用第４パッドＬＰＤ４は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ２の外側に形成され、かつ、第４長辺ＬＳＤ４（第２辺ＳＤ２）と並行する電極端子ＬＥＴ４とワイヤＬＷ４で電気的に接続されている。さらに、第３長辺ＬＳＤ３に沿って配置されているレベルシフタ用第３パッドＬＰＤ３も、配線基板ＷＢ上に配置されている電極端子ＬＥＴ４の外側に形成され、かつ、第４長辺ＬＳＤ４（第２辺ＳＤ２）と並行する電極端子ＬＥＴ３とワイヤＬＷ３で電気的に接続されている。このように、本実施の形態では、レベルシフタ用第４パッドＬＰＤ４と電極端子ＬＥＴ４とを接続するワイヤＬＷ４が第４長辺ＬＳＤ４および第２辺ＳＤ２をまたぐように形成するだけでなく、レベルシフタ用第３パッドＬＰＤ３と電極端子ＬＥＴ３とを接続するワイヤＬＷ３も第４長辺ＬＳＤ４および第２辺ＳＤ２をまたぐように形成する点に特徴の１つがある。以上のように構成することにより、ワイヤＬＷ４の長さだけでなくワイヤＬＷ３の長さも短くすることができるのである。すなわち、第２レベルシフタ用半導体チップＬＳＣＨＰ２をＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２に偏って配置することにより、レベルシフタ用第４パッドＬＰＤ４と電極端子ＬＥＴ４との間の距離が短くなる。このため、レベルシフタ用第４パッドＬＰＤ４と電極端子ＬＥＴ４とを接続するワイヤＬＷ４の長さを短くすることができる。さらに、第２レベルシフタ用半導体チップＬＳＣＨＰ２をＡＦＥ用半導体チップＡＦＥＣＨＰの第４辺ＳＤ４に偏って配置することは、レベルシフタ用第３パッドＬＰＤ３と電極端子ＬＥＴ３（第２辺ＳＤ２側に配置されている）との間の距離も短くできることを意味する。この結果、レベルシフタ用第２パッドＬＰＤ２と電極端子ＬＥＴ２とを接続するワイヤＬＷ２の長さも短くすることができるのである。
【００９６】
例えば、第２レベルシフタ用半導体チップＬＳＣＨＰ１をＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２に偏って配置する場合、レベルシフタ用第３パッドＬＰＤ３と接続する電極端子ＬＥＴ３をＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１側に配置すると、レベルシフタ用第３パッドＬＰＤ３と電極端子ＬＥＴ３との距離が大きくなってしまう。そこで、本実施の形態では、レベルシフタ用第４パッドＬＰＤ４と接続する電極端子ＬＥＴ４だけでなく、レベルシフタ用第３パッドＬＰＤ３と接続する電極端子ＬＥＴ３も、ＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２側に配置している。これにより、第２レベルシフタ用半導体チップＬＳＣＨＰ２をＡＦＥ用半導体チップＡＦＥＣＨＰの第２辺ＳＤ２に偏って配置する場合、ワイヤＬＷ４の長さだけでなくワイヤＬＷ３の長さも短くできるのである。
【００９７】
このことから、本実施の形態によれば、ワイヤＬＷ４のワイヤ長およびワイヤＬＷ３のワイヤ長を短くすることができるので、ワイヤＬＷ４やワイヤＬＷ３の形成工程（ワイヤボンディング工程）において、ワイヤＬＷ４やワイヤＬＷ３のループ形状を良好に形成することができる。特に、ワイヤＬＷ４やワイヤＬＷ３のループ形状をうまく形成することができるので、例えば、ワイヤＬＷ４とワイヤＡＦＥＷ２あるいはワイヤＬＷ３とワイヤＬＷ４とのマージンを確保することができる結果、ショート不良を抑制することができる。さらには、ワイヤＬＷ４の長さやワイヤＬＷ３の長さを短くすることができるので、樹脂でワイヤＬＷ４やワイヤＬＷ３を封止する場合、樹脂による圧力によってワイヤＬＷ４やワイヤＬＷ３が流されにくくなり、ワイヤＬＷ４の断線やワイヤＬＷ３の断線も防止できる。さらには、ワイヤＬＷ４の長さやワイヤＬＷ３の長さが短くなることで、ワイヤを構成する材料の使用量も低減できることから、コスト低減を図ることもできる。したがって、本実施の形態における１パッケージ化技術によれば、ＡＦＥ用半導体チップＡＦＥＣＨＰと、レベルシフタ用半導体チップＬＳＣＨＰとの形状の特殊性を考慮して信頼性の高いパッケージングを行なうことができる。
【００９８】
一方、第２レベルシフタ用半導体チップＬＳＣＨＰ２の第３短辺ＳＳＤ３に沿って配置されているグランドパッドＧＰＤ２は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ３の外側に形成され、かつ、第３短辺ＳＳＤ３（第３辺ＳＤ３）と並行する電極端子ＬＧＥＴ２とワイヤＬＧＷ２で電気的に接続されている。さらに、第２レベルシフタ用半導体チップＬＳＣＨＰ２の第４短辺ＳＳＤ４に沿って配置されている電源パッドＶＰＤ２は、配線基板ＷＢ上に配置されている電極端子ＡＦＥＥＴ４の外側に形成され、かつ、第４短辺ＳＳＤ４（第４辺ＳＤ４）と並行する電極端子ＬＶＥＴ２とワイヤＬＶＷ２で電気的に接続されている。
【００９９】
次に、さらなる本実施の形態の特徴の１つについて図１９を参照しながら説明する。図１９において、第１レベルシフタ用半導体チップＬＳＣＨＰ１に接続されているワイヤＬＷ１およびワイヤＬＷ２は、第１長辺ＬＳＤ１および第１辺ＳＤ１をまたぐように形成されている。そして、ＡＦＥ用半導体チップＡＦＥＣＨＰに接続されているワイヤＡＦＥＷ１も第１辺ＳＤ１をまたぐように形成されている。このことから、ワイヤＬＷ１（ワイヤＬＷ２）とワイヤＡＦＥＷ１とは並行して近接するように配置される。したがって、ワイヤＬＷ１（ワイヤＬＷ２）を流れる電気信号とワイヤＡＦＥＷ１を流れる電気信号との間の干渉が問題になる可能性がある。
【０１００】
しかし、本実施の形態では、ワイヤＡＦＥＷ１を流れる電気信号の種類をデジタル信号としている。このとき、第１レベルシフタ用半導体チップＬＳＣＨＰ１はデジタル信号だけを取り扱うものであるから、ワイヤＬＷ１やワイヤＬＷ２を流れる電気信号はデジタル信号である。このように、互いにＡＦＥ用半導体チップＡＦＥＣＨＰの第１辺ＳＤ１をまたぐように配置されているワイヤＡＦＥＷ１とワイヤＬＷ１（ワイヤＬＷ２）は、ともにデジタル信号が流れることになる。デジタル信号間では干渉によるノイズの発生がそれほど問題とならない。つまり、デジタル信号は、例えば、あるしきい値電圧以上の電圧が印加されている場合（「１」）と、しきい値電圧以下の電圧が印加されている場合（「０」）とで、信号状態を区別している。このことから、多少のノイズが生じても、しきい値電圧を超えるような大きなノイズが生じなければ、信号状態が反転する誤動作が生じない。すなわち、デジタル信号はノイズに対する耐性が比較的高いのである。このため、ワイヤＬＷ１（ワイヤＬＷ２）とワイヤＡＦＥＷ１とを並行して近接するように配置してもそれほど影響を受けないのである。
【０１０１】
一方、アナログ信号は少しのノイズでも電圧値が変化することから、ノイズの影響を受けやすい信号といえる。このため、本実施の形態では、アナログ信号を伝達するワイヤ（ワイヤＡＦＥＷ３の中央部に配置されている一部のワイヤ）をＡＦＥ用半導体チップＡＦＥＣＨＰの第３辺ＳＤ３をまたぐように配置している。つまり、第１辺ＳＤ１と第３辺ＳＤ３とは、互いに離れており、かつ、直交していることから、第１辺ＳＤ１をまたぐように配置されているワイヤＬＷ１（ワイヤＬＷ２）と、第３辺ＳＤ３をまたぐように配置されているワイヤＡＦＥＷ３との間の干渉を抑制することができる。すなわち、本実施の形態では、デジタル信号の入出力信号を伝達するワイヤＬＷ１（ワイヤＬＷ２）と、アナログ信号を伝達するワイヤＡＦＥＷ３の一部とを、互いに直交する第１辺ＳＤ１と第３辺ＳＤ３をまたぐように配置していることから、アナログ信号とデジタル信号間の干渉を抑制できるのである。
【０１０２】
次に、本実施の形態におけるパッケージの断面構造について説明する。図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０において、配線基板ＷＢ上にペースト材ＰＥを介してＡＦＥ用半導体チップＡＦＥＣＨＰが搭載されている。そして、ＡＦＥ用半導体チップＡＦＥＣＨＰ上に第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２が配置されている。具体的に、第１レベルシフタ用半導体チップＬＳＣＨＰ１は、フィルム材ＦＬを介してＡＦＥ用半導体チップＡＦＥＣＨＰの左側端部に偏って配置されている。同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２は、フィルム材ＦＬを介してＡＦＥ用半導体チップＡＦＥＣＨＰの右側端部に偏って配置されている。
【０１０３】
そして、左側端部において、ＡＦＥ用半導体チップＡＦＥＣＨＰに形成されているＡＦＥ用パッドＡＦＥＰＤと、配線基板ＷＢに形成されている電極端子ＡＦＥＥＴ１は、ワイヤＡＦＥＷ１で接続されている。同様に、右側端部において、ＡＦＥ用半導体チップＡＦＥＣＨＰに形成されているＡＦＥ用パッドＡＦＥＰＤと、配線基板ＷＢに形成されている電極端子ＡＦＥＥＴ２は、ワイヤＡＦＥＷ２で接続されている。
【０１０４】
そして、第１レベルシフタ用半導体チップＬＳＣＨＰ１において、レベルシフタ用第１パッドＬＰＤ１と、配線基板ＷＢに形成されている電極端子ＬＥＴ１は、ワイヤＬＷ１で接続されている。このとき、ワイヤＬＷ１は、ワイヤＡＦＥＷ１を内包するように形成されている。さらに、レベルシフタ用第２パッドＬＰＤ２と、配線基板ＷＢに形成されている電極端子ＬＥＴ２は、ワイヤＬＷ２で接続されている。このとき、ワイヤＬＷ２は、ワイヤＬＷ１を内包するように形成されている。
【０１０５】
同様に、第１レベルシフタ用半導体チップＬＳＣＨＰ２において、レベルシフタ用第４パッドＬＰＤ４と、配線基板ＷＢに形成されている電極端子ＬＥＴ４は、ワイヤＬＷ４で接続されている。このとき、ワイヤＬＷ４は、ワイヤＡＦＥＷ２を内包するように形成されている。さらに、レベルシフタ用第３パッドＬＰＤ３と、配線基板ＷＢに形成されている電極端子ＬＥＴ３は、ワイヤＬＷ３で接続されている。このとき、ワイヤＬＷ３は、ワイヤＬＷ４を内包するように形成されている。
【０１０６】
ここで、本実施の形態における特徴の１つは、配線基板ＷＢとＡＦＥ用半導体チップＡＦＥＣＨＰとをペースト材ＰＥで接着し、かつ、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを硬化性のフィルム材ＦＬで接着している点にある。つまり、本実施の形態における特徴の１つは、配線基板ＷＢとＡＦＥ用半導体チップＡＦＥＣＨＰとを接着する材料と、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを接着する材料とを変えていることに特徴がある。
【０１０７】
配線基板ＷＢとＡＦＥ用半導体チップＡＦＥＣＨＰとをペースト材ＰＥで接着するのは以下に示す理由からである。すなわち、ＡＦＥ用半導体チップＡＦＥＣＨＰのチップサイズは比較的大きくなっている。このような大きなサイズのＡＦＥ用半導体チップＡＦＥＣＨＰをフィルム材で接着すると、パッケージを完成した後、顧客でこのパッケージを実装する際に行なわれるリフロー処理によって、ＡＦＥ用半導体チップＡＦＥ用半導体チップＡＦＥＣＨＰが配線基板ＷＢから剥がれてしまうのである。このため、大きなサイズのＡＦＥ用半導体チップＡＦＥＣＨＰは、ペースト材ＰＥによって配線基板ＷＢと接着しているのである。ペースト材ＰＥによれば、熱処理による接着力の低下を抑制できるので、ペースト材ＰＥを使用することにより、ＡＦＥ用半導体チップＡＦＥＣＨＰが配線基板ＷＢから剥がれることを防止することができる。
【０１０８】
続いて、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを硬化性のフィルム材ＦＬを使用している理由について説明する。本実施の形態では、例えば、図１９に示すように、第１レベルシフタ用半導体チップＬＳＣＨＰ１に形成されているレベルシフタ用第１パッドＬＰＤ１およびレベルシフタ用第２パッドＬＰＤ２を同じ側からワイヤＬＷ１（ワイヤＬＷ２）で引き出している。したがって、ワイヤＬＷ１とワイヤＬＷ２が高密度に配置されるとともに、ＡＦＥ用半導体チップＡＦＥＣＨＰのＡＦＥ用パッドＡＦＥＰＤと接続されているワイヤＡＦＥＷ１とも接触しないようにする必要がある。このことは、第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）の位置精度を確保する必要があることを意味している。
【０１０９】
このとき、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とをペースト材ＰＥで接着すると、ペースト材ＰＥが流動性の高い状態で接着することになる。このことから、ペースト材ＰＥ上に搭載された第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）が意図せず動く可能性が高くなる。つまり、ペースト材ＰＥを使用すると、第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）の位置精度が確保することが難しくなるのである。そこで、本実施の形態では、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを硬化性のフィルム材ＦＬで接着している。このようにフィルム材ＦＬによれば、流動性はないことから、ＡＦＥ用半導体チップＡＦＥＣＨＰ上に配置される第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）の位置精度を確保することができるのである。
【０１１０】
なお、フィルム材ＦＬを使用すると、リフロー時の熱処理によって、ＡＦＥ用半導体チップＡＦＥＣＨＰから第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）が剥がれるのではないかということが懸念されるが、第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）のサイズは小さいため、剥がれることはないのである。つまり、ＡＦＥ用半導体チップＡＦＥＣＨＰの場合はサイズが大きいことから接着性の低下の影響を受けやすいが、第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）のサイズは小さいため、接着性の低下の影響は受けにくいのである。
【０１１１】
ここで、通常のフィルム材ＦＬを使用せずに、硬化性のフィルム材ＦＬを使用しているのは、その後のワイヤボンディング工程でのワイヤの接続を考慮したものである。フィルム材ＦＬを使用することにより、第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）の位置精度は確保することができるが、このフィルム材ＦＬは弾力があるので、その後のワイヤボンディング工程で、例えば、第１レベルシフタ用半導体チップＬＳＣＨＰ１のレベルシフタ用第１パッドＬＰＤ１と、ワイヤＬＷ１との接続を良好に行なうことが難しくなるのである。つまり、ワイヤボンディング工程では超音波を使用してワイヤＬＷ１とレベルシフタ用第１パッドＬＰＤ１とを接続するが、フィルム材ＦＬに弾力があると超音波が伝わらずうまく接着することができないのである。そこで、本実施の形態では、熱硬化性のフィルム材ＦＬを使用している。これにより、フィルム材ＦＬで第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）を接着した後、フィルム材ＦＬを熱硬化させることにより、超音波の伝達も良好となるワイヤボンディング工程を確実に行なうことができるのである。つまり、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを硬化性のフィルム材ＦＬで接着することにより、位置精度の確保とワイヤ接続の確実性を向上することができるのである。
【０１１２】
本実施の形態における半導体装置は上記のように構成されており、以下に、その製造方法について図２１〜図２９を参照しながら説明する。
【０１１３】
まず、図２１に示すように、配線基板ＷＢ上にペースト材ＰＥを介してＡＦＥ用半導体チップＡＦＥＣＨＰを搭載する。このとき、配線基板ＷＢ上には電極端子ＡＦＥＥＴ１、ＡＦＥＥＴ２、ＬＥＴ１〜ＬＥＴ４が形成されている。一方、ＡＦＥ用半導体チップＡＦＥＣＨＰの表面にはＡＦＥ用パッドＡＦＥＰＤが形成されている。その後、ペースト材ＰＥを固めるためキュアベーク（熱処理）を実施する。これにより、ＡＦＥ用半導体チップＡＦＥＣＨＰは、配線基板ＷＢ上に確実に固定されることになる。
【０１１４】
次に、図２２に示すように、ＡＦＥ用半導体チップＡＦＥＣＨＰ上に第１レベルシフタ用半導体チップＬＳＣＨＰ１と第２レベルシフタ用半導体チップＬＳＣＨＰ２を搭載する。具体的に、第１レベルシフタ用半導体チップＬＳＣＨＰ１は、硬化性のフィルム材ＦＬを介してＡＦＥ用半導体チップＡＦＥＣＨＰの左側端部に偏って配置される。同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２は、硬化性のフィルム材ＦＬを介してＡＦＥ用半導体チップＡＦＥＣＨＰの右側端部に偏って配置される。フィルム材ＦＬによれば、流動性はないことから、ＡＦＥ用半導体チップＡＦＥＣＨＰ上に配置される第１レベルシフタ用半導体チップＬＳＣＨＰ１および第２レベルシフタ用半導体チップＬＳＣＨＰ２の位置精度を確保することができる。その後、フィルム材ＦＬに対してキュアベーク（熱処理）する。これにより、フィルム材ＦＬは硬化する。
【０１１５】
続いて、図２３に示すように、ＡＦＥ用半導体チップＡＦＥＣＨＰに形成されているＡＦＥ用パッドＡＦＥＰＤと、配線基板ＷＢ上に形成されている電極端子ＡＦＥＥＴ１とをワイヤＡＦＥＷ１で接続する。同様に、ＡＦＥ用半導体チップＡＦＥＣＨＰに形成されているＡＦＥ用パッドＡＦＥＰＤと、配線基板ＷＢ上に形成されている電極端子ＡＦＥＥＴ２とをワイヤＡＦＥＷ２で接続する。ワイヤＡＦＥＷ１、ＡＦＥＷ２は、例えば、金線などから形成されている。
【０１１６】
次に、図２４に示すように、第１レベルシフタ用半導体チップＬＳＣＨＰ１に形成されているレベルシフタ用第１パッドＬＰＤ１と、配線基板ＷＢ上に形成されている電極端子ＬＥＴ１とをワイヤＬＷ１で接続する。同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２に形成されているレベルシフタ用第４パッドＬＰＤ４と、配線基板ＷＢ上に形成されている電極端子ＬＥＴ４とをワイヤＬＷ４で接続する。このとき、第１レベルシフタ用半導体チップＬＳＣＨＰ１はＡＦＥ用半導体チップＡＦＥＣＨＰの左側端部に偏って配置されているので、ワイヤＬＷ１の長さを短くすることができる。この結果、ワイヤＬＷ１のループ形状を良好に形成することができるので、ワイヤＬＷ１とワイヤＡＦＥＷ１との接触を防止することができる。同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２はＡＦＥ用半導体チップＡＦＥＣＨＰの右側端部に偏って配置されているので、ワイヤＬＷ４の長さを短くすることができる。この結果、ワイヤＬＷ４のループ形状を良好に形成することができるので、ワイヤＬＷ４とワイヤＡＦＥＷ２との接触を防止することができる。
【０１１７】
本実施の形態では、第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とＡＦＥ用半導体チップＡＦＥＣＨＰとを熱硬化性のフィルム材ＦＬを使用している。これにより、フィルム材ＦＬで第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）を接着した後、フィルム材ＦＬを熱硬化させることにより、超音波の伝達も良好となるワイヤボンディング工程を確実に行なうことができるのである。つまり、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを硬化性のフィルム材ＦＬで接着することにより、位置精度の確保とワイヤ接続の確実性を向上することができるのである。
【０１１８】
続いて、図２５に示すように、第１レベルシフタ用半導体チップＬＳＣＨＰ１に形成されているレベルシフタ用第２パッドＬＰＤ２と、配線基板ＷＢ上に形成されている電極端子ＬＥＴ２とをワイヤＬＷ２で接続する。同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２に形成されているレベルシフタ用第３パッドＬＰＤ３と、配線基板ＷＢ上に形成されている電極端子ＬＥＴ３とをワイヤＬＷ３で接続する。このとき、第１レベルシフタ用半導体チップＬＳＣＨＰ１はＡＦＥ用半導体チップＡＦＥＣＨＰの左側端部に偏って配置されているので、ワイヤＬＷ２の長さを短くすることができる。この結果、ワイヤＬＷ２のループ形状を良好に形成することができるので、ワイヤＬＷ２とワイヤＬＷ１との接触を防止することができる。同様に、第２レベルシフタ用半導体チップＬＳＣＨＰ２はＡＦＥ用半導体チップＡＦＥＣＨＰの右側端部に偏って配置されているので、ワイヤＬＷ３の長さを短くすることができる。この結果、ワイヤＬＷ３のループ形状を良好に形成することができるので、ワイヤＬＷ３とワイヤＬＷ４との接触を防止することができる。
【０１１９】
この場合も、ＡＦＥ用半導体チップＡＦＥＣＨＰと第１レベルシフタ用半導体チップＬＳＣＨＰ１（第２レベルシフタ用半導体チップＬＳＣＨＰ２）とを硬化性のフィルム材ＦＬで接着しているので、位置精度の確保とワイヤ接続の確実性をともに向上することができるのである。
【０１２０】
そして、配線基板ＷＢの表面に対してプラズマクリーニングを実施した後、図２６に示すように、配線基板ＷＢ上に形成されているＡＦＥ用半導体チップＡＦＥＣＨＰ、第１レベルシフタ用半導体チップＬＳＣＨＰ１および第２レベルシフタ用半導体チップＬＳＣＨＰ２と、ワイヤＬＷ１〜ＬＷ４およびワイヤＡＦＥＷ１、ＡＦＥＷ２とを覆うように樹脂ＭＲで封止する。このとき、ワイヤＬＷ１〜ＬＷ４は短く形成されているので、封止される樹脂ＭＲに流されることなく、正常な形状を維持する。この結果、ワイヤＬＷ１〜ＬＷ４の断線を抑制することができる。その後、樹脂ＭＲに対してキュアベーク（熱処理）を施す。
【０１２１】
次に、図２７に示すように、半田ボールＳＢをピックアップし、配線基板ＷＢの裏面に半田ボールＳＢを搭載する。そして、配線基板ＷＢに対して熱処理を施す。これにより、配線基板ＷＢの裏面に半田ボールＳＢからなる外部接続端子を形成することができる。
【０１２２】
続いて、図２８に示すように、配線基板ＷＢをダイシングすることによりパッケージを個片化する。これにより、図２９に示すような本実施の形態におけるパッケージ（半導体装置）を製造することができる。
【０１２３】
本実施の形態によれば、５Ｖ系の制御信号を生成してドライバとして機能するレベルシフタをアナログフロントエンドとは別の半導体チップで形成している。これにより、アナログフロントエンドから発生する熱量とレベルシフタから発生する熱量を分離拡散することができるので、結果として、撮像装置全体の熱負荷による信頼性低下を回避することができる。
【０１２４】
このように、本実施の形態では、撮像装置全体の熱負荷による信頼性低下を回避する観点から、アナログフロントエンドとレベルシフタとを別々の半導体チップから構成することを前提とする。そして、この前提のもと、本実施の形態は、アナログフロントエンドを構成する半導体チップと、レベルシフタを構成する半導体チップとを１パッケージ化する工夫を施している。
【０１２５】
具体的な工夫は、以下に示すようなものである。すなわち、例えば、図１９に示すように、左側に偏って配置された第１レベルシフタ用半導体チップＬＳＣＨＰ１においては、ワイヤＬＷ１とワイヤＬＷ２とを同じ側（左側）から配線基板ＷＢに引き出すことができるので、ワイヤＬＷ１の長さとワイヤＬＷ２の長さを短くすることができる。同様に、右側に偏って配置された第２レベルシフタ用半導体チップＬＳＣＨＰ２においては、ワイヤＬＷ４とワイヤＬＷ３とを同じ側（右側）から配線基板ＷＢに引き出すことができるので、ワイヤＬＷ４の長さとワイヤＬＷ３の長さを短くすることができる。
【０１２６】
このことから、本実施の形態によれば、ワイヤＬＷ１〜ＬＷ４のワイヤ長を短くすることができるので、ワイヤＬＷ１〜ＬＷ４の形成工程（ワイヤボンディング工程）において、ワイヤＬＷ１〜ＬＷ４のループ形状を良好に形成することができる。特に、ワイヤＬＷ１〜ＬＷ４のループ形状をうまく形成することができるので、例えば、ワイヤＬＷ１とワイヤＬＷ２（ワイヤＬＷ１とワイヤＡＦＥＷ１、ワイヤＬＷ４とワイヤＡＦＥＷ２、ワイヤＬＷ４とワイヤＬＷ３）とのマージンを確保することができる結果、ショート不良を抑制することができる。さらには、ワイヤＬＷ１〜ＬＷ４の長さを短くすることができるので、樹脂でワイヤＬＷ１〜ＬＷ４を封止する場合、樹脂による圧力によってワイヤＬＷ１〜ＬＷ４が流されにくくなり、ワイヤＬＷ１〜ＬＷ４の断線も防止できる。さらには、ワイヤＬＷ１〜ＬＷ４の長さが短くなることで、ワイヤを構成する材料の使用量も低減できることから、コスト低減を図ることもできる。したがって、本実施の形態における１パッケージ化技術によれば、ＡＦＥ用半導体チップＡＦＥＣＨＰと、レベルシフタ用半導体チップＬＳＣＨＰとの形状の特殊性を考慮して信頼性の高いパッケージングを行なうことができる。
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２９】
【図１】撮像素子において、光を電気信号に変換する様子を示す模式図である。
【図２】撮像素子にオンチップレンズを設けない場合の構成を概略的に示す図である。
【図３】フォトダイオードの前面にオンチップレンズを配置する例を示す模式図である。
【図４】カラーフィルタの１つである原色フィルタを示す図である。
【図５】カラーフィルタの１つである補色フィルタを示す図である。
【図６】ｐｎ接合によるダイオードのバンド構造を示す図である。
【図７】本発明者が検討した撮像装置の構成を示すブロック図である。
【図８】本発明の実施の形態における撮像装置の構成を示すブロック図である。
【図９】レベルシフト回路の構成を示す図である。
【図１０】一般的なＳＩＰ構成の一例を示す図である。
【図１１】一般的な積層型のＳＩＰ構成の一例を示す図である。
【図１２】図１１のＡ−Ａ線で切断した断面図である。
【図１３】一般的な積層型のＳＩＰ構成の他の一例を示す図である。
【図１４】ＡＦＥ用半導体チップの構成を示す図である。
【図１５】レベルシフタの入力端子と出力端子の模式的な構成を示す図である。
【図１６】レベルシフタ用半導体チップの構成を示す図である。
【図１７】ＡＦＥ用半導体チップ上にレベルシフタ用半導体チップを搭載する例を示す図であり、ＡＦＥ用半導体チップとレベルシフタ用半導体チップとを、図１３に示す積層構造に適用した例を示す図である。
【図１８】図１７のＡ−Ａ線で切断した断面図である。
【図１９】実施の形態における半導体装置のパッケージ形態を示す図である。
【図２０】図１９のＡ−Ａ線で切断した断面図である。
【図２１】実施の形態における半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１３０】
ＡＦＥ  アナログフロントエンド
ＡＦＥＣＨＰ  ＡＦＥ用半導体チップ
ＡＦＥＥＴ１  電極端子
ＡＦＥＥＴ２  電極端子
ＡＦＥＥＴ３  電極端子
ＡＦＥＥＴ４  電極端子
ＡＦＥＰＤ  ＡＦＥ用パッド
ＡＦＥＷ１  ワイヤ
ＡＦＥＷ２  ワイヤ
ＡＦＥＷ３  ワイヤ
ＡＦＥＷ４  ワイヤ
ＡＧＣ  増幅回路
ＡＤＣ  Ａ／Ｄ変換器
ＣＤＳ  ノイズ低減回路
ＣＦ  カラーフィルタ
ＣＨＰ１  半導体チップ
ＣＨＰ２  半導体チップ
ＥＴ１  電極端子
ＥＴ２  電極端子
ＦＬ  フィルム材
ＧＰＤ１  グランドパッド
ＧＰＤ２  グランドパッド
ＩＬ  画像処理ＬＳＩ
ＩＮ１ａ  入力
ＩＮ１ｂ  入力
ＩＮ１〜ＩＮ８  入力端子
ＩＳ  イメージセンサ
Ｌ  レンズ
ＬＥＴ１  電極端子
ＬＥＴ２  電極端子
ＬＥＴ３  電極端子
ＬＥＴ４  電極端子
ＬＧＥＴ１  電極端子
ＬＧＥＴ２  電極端子
ＬＧＷ１  ワイヤ
ＬＧＷ２  ワイヤ
ＬＰＤ１  レベルシフタ用第１パッド
ＬＰＤ２  レベルシフタ用第２パッド
ＬＰＤ３  レベルシフタ用第３パッド
ＬＰＤ４  レベルシフタ用第４パッド
ＬＳ  レベルシフタ
ＬＳＣＨＰ  レベルシフタ用半導体チップ
ＬＳＣＨＰ１  第１レベルシフタ用半導体チップ
ＬＳＣＨＰ２  第２レベルシフタ用半導体チップ
ＬＳＤ１  第１長辺
ＬＳＤ２  第２長辺
ＬＳＤ３  第３長辺
ＬＳＤ４  第４長辺
ＬＶＥＴ１  電極端子
ＬＶＥＴ２  電極端子
ＬＶＷ１  ワイヤ
ＬＶＷ２  ワイヤ
ＬＷ１  ワイヤ
ＬＷ２  ワイヤ
ＬＷ３  ワイヤ
ＬＷ４  ワイヤ
Ｍ１  ｎチャネル型トランジスタ
Ｍ２  ｎチャネル型トランジスタ
Ｍ３  ｐチャネル型トランジスタ
Ｍ４  ｐチャネル型トランジスタ
ＭＲ  樹脂
ＯＬ  オンチップレンズ
ＯＵＴ  出力
ＯＵＴ１〜ＯＵＴ８  出力端子
ＰＤ  フォトダイオード
ＰＤ１  パッド
ＰＤ２  パッド
ＰＥ  ペースト材
ＰＥ１  ペースト材
ＰＥ２  ペースト材
ＲＣ  受光面
ＳＢ  半田ボール
ＳＤ１  第１辺
ＳＤ２  第２辺
ＳＤ３  第３辺
ＳＤ４  第４辺
ＳＰ  スペーサ
ＳＳＤ１  第１短辺
ＳＳＤ２  第２短辺
ＳＳＤ３  第３短辺
ＳＳＤ４  第４短辺
ＴＧ  タイミングジェネレータ
ＶＤ  垂直ドライバ
ＶＤＤ  電源
ＶＧ  逆方向電圧
ＶＰＤ１  電源パッド
ＶＰＤ２  電源パッド
Ｗ１  ワイヤ
Ｗ２  ワイヤ
ＷＢ  配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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