(57)【要約】【課題】横型半導体装置において、半導体装置の破壊を防止するための保護機能を備え、かつ半導体装置の耐圧を向上させる。【解決手段】ｎ+エミッタ領域６とｐ+コレクタ領域１２との間のウェハ表面にトレンチ１６を形成し、その中をトレンチ埋め込み絶縁膜１７で埋める。また、ｎ+エミッタ領域６とトレンチ１６との間のウェハ表面にｐ型フローティング領域１３を備える。これにより、半導体装置の異常を検出するための保護機能であるｐ型フローティング領域１３を備え、かつトレンチ１６により、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くする。このような半導体装置の保護回路内に設ける第１のスイッチには、半導体装置のゲート閾値電圧および半導体装置のターンオン時間以上のターンオン時間を設定する。第１のスイッチによりｐ型フローティング領域１３の電圧を検出し、半導体装置のゲート電圧を制御する。【選択図】  図１
2010186878.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、
前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、
前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、
前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、
前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
前記第１の半導体領域の表面層の一部に、前記第１の半導体領域および前記第２の半導体領域に接して、前記第３の半導体領域と前記トレンチとの間に設けられた第２導電型の第５の半導体領域と、
前記エミッタ領域に接するエミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
前記第５の半導体領域に接するフローティング電位のフローティング電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記エミッタ電極は接地されており、
前記フローティング電極は、第１の閾値電圧を有する第１の電界効果トランジスタのゲート端子に接続されており、
前記ゲート電極は、前記第１の閾値電圧よりも低い第２の閾値電圧の第２の電界効果トランジスタのドレイン端子に接続されており、
前記コレクタ電極は、高電圧の出力端子に接続されており、
前記第１の電界効果トランジスタのドレイン端子は、回路電源電位を有する第１の電源端子に接続されており、
前記第１の電界効果トランジスタのソース端子は、前記第２の電界効果トランジスタのゲート端子および抵抗体の一端に接続されており、
前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は接地電位であり、
前記第２の電界効果トランジスタのソース端子および前記抵抗体の他端は接地されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エミッタ電極は、抵抗体を介して第１の閾値電圧を有する第１の電界効果トランジスタのソース端子と接続されており、
前記エミッタ電極は、さらに、前記第１の閾値電圧よりも低い第２の閾値電圧の第２の電界効果トランジスタのソース端子および高電圧の出力端子に接続されており、
前記フローティング電極は、前記第１の電界効果トランジスタのゲート端子および前記第１の電界効果トランジスタのドレイン端子に接続されており、
前記ゲート電極は、前記第２の電界効果トランジスタのドレイン端子に接続されており、
前記コレクタ電極は、高電圧出力段の第２の電源端子に接続されており、
前記第１の電界効果トランジスタのソース端子は、前記第２の電界効果トランジスタのゲート端子および前記抵抗体の一端に接続されており、
前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は、前記エミッタ電極の電位に保たれており、
前記第２の電界効果トランジスタのソース端子および前記抵抗体の他端は、エミッタ電極に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタは、金属酸化物半導体構造の電界効果トランジスタであることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
第１導電型の第１の半導体領域と、
前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、
前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、
前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記第３の半導体領域の一部に設けられた第１導電型のソース領域と、
前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、
前記第４の半導体領域の一部に設けられた第１導電型のドレイン領域と、
前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、
前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
前記第１の半導体領域の表面層の一部に、前記第１の半導体領域および前記第２の半導体領域に接して、前記第３の半導体領域と前記トレンチとの間に設けられた第２導電型の第５の半導体領域と、
前記ソース領域に接するソース電極と、
前記ドレイン領域に接するドレイン電極と、
前記第５の半導体領域に接するフローティング電位のフローティング電極と、
を備えることを特徴とする半導体装置。
【請求項６】
前記第１の半導体領域は、支持基板上に絶縁層を介して設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１の半導体領域は、支持基板上に設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
前記第５の半導体領域は、前記トレンチに接していることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、横型のパワー半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とバイポーラトランジスタを融合したパワー半導体装置の一つである絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、その内部に形成されたｐｎｐトランジスタによる伝導度変調により、オン抵抗を大幅に低減させることができる。そのため、特にインバータドライバやプラズマディスプレイ（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）ドライバなどに用いられている。
【０００３】
一般に、ＩＧＢＴなどのパワー半導体装置は、大電流や過電圧に対する耐量を持ち、その耐量を超える負荷が半導体装置に加わった場合、電極間において内部短絡が生じ、破壊に至る恐れがある。半導体装置に内部短絡が生じる原因には、半導体装置がオン状態のときにコレクタ・エミッタ間電圧が過剰に高くなる（ＦＵＬ：Ｆａｕｌｔ  Ｕｎｄｅｒ  Ｌｏａｄ）ことや、コレクタ・エミッタ間電圧が高電位に固定された状態で半導体装置がターンオンされる（ＨＳＦ：Ｈａｒｄ  Ｓｗｉｔｃｈｉｎｇ  Ｆａｕｌｔ）ことなどが挙げられる。このような原因から生じるパワー半導体装置の破壊を防止するために、パワー半導体装置を過電流や過電圧から保護するための様々な保護機能が必要となる。
【０００４】
半導体装置を過電圧から保護するための方法として、例えば、トランジスタやＩＧＢＴなどの個別半導体装置（ディスクリートデバイス）にアバランシェダイオードを接続する方法が提案されている（例えば、非特許文献１参照。）。
【０００５】
また、半導体装置を過電流から保護するための方法として、メインＩＧＢＴにセンスＩＧＢＴを備えて、メインＩＧＢＴに流れる電流を監視し、メインＩＧＢＴに過電流が流れた場合にゲート電圧を遮断する方法が提案されている（例えば、非特許文献２参照。）。
【０００６】
また、半導体装置を過電流から保護するための別の方法として、ＩＧＢＴのコレクタ・エミッタ間電圧を監視し、コレクタ・エミッタ間に過電圧がかかった場合に、ＩＧＢＴを流れる電流を制御する方法（以下、電圧センシングとする）が提案されている（例えば、非特許文献３〜５参照。）。
【０００７】
非特許文献２の技術では、センスＩＧＢＴとメインＩＧＢＴとの電気性能の整合性が問われる他、消費電力が大きいという問題がある。また、電流検出時のフィードバックループにより、電流波形に振動が生じやすくなるという問題がある。一方、電圧センシングでは、非特許文献２の技術に比べて電流検出精度が低くなってしまうが、検出電流にノイズが少なく、装置全体を簡素化できるという利点がある。
【０００８】
上述した電圧センシングでは、半導体装置にかかる過電圧を監視するためのセンサー（以下、電圧センサーとする）を設けている。電圧センサーには、ダイオードを用いるものや、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜の膜厚と同程度の膜厚を有するゲート酸化膜を設けたＭＯＳＦＥＴ（以下、フィールドＭＯＳＦＥＴとする）を用いるものや、半導体装置と一体化して形成され、半導体装置の電源電圧から独立した半導体領域（以下、フローティング領域とする）を用いるものがある。
【０００９】
上述したそれぞれの電圧センサーついて説明する。なお、本明細書および添付図面において、ｎまたはｐを冠記した半導体は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す+または-は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高不純物濃度または比較的低不純物濃度であることを表す。
【００１０】
図２４は、従来の電圧センシングの一例を示す回路図である。図２４に示すように、ダイオードを用いた電圧センシングでは、ＩＧＢＴ２００１を保護するために、ＩＧＢＴ２００１に、ダイオード２００２、センシング抵抗２００３、コンパレータ２００４およびゲート制御回路２００５が設けられている。ＩＧＢＴ２００１のコレクタ端子は、ダイオード２００２のカソード端子と出力端子２００７に接続されている。ＩＧＢＴ２００１のエミッタ端子は接地されている。ＩＧＢＴ２００１のゲート端子には、ゲート制御回路２００５が接続されている。ダイオード２００２のアノード端子には、センシング抵抗２００３を介して制御電圧入力端子（センス入力）２００８が接続されている。出力端子２００７における電圧ＶOUTが制御電圧入力端子２００８における電圧ＶSよりも高い場合に、ダイオード２００２とセンシング抵抗２００３との間のノード２００６におけるセンス電圧ＶSENを、コンパレータ２００４によって、予め設定された電圧ＶREFと比較して、ゲート制御回路２００５が駆動される。ゲート制御回路２００５は、ＩＧＢＴ２００１のゲート電圧を遮断または低下させるように機能する（例えば、非特許文献３参照。）。
【００１１】
図２５は、従来の電圧センシングの別の一例を示す回路図である。図２５に示すように、フィールドＭＯＳＦＥＴを用いた電圧センシングでは、ＭＯＳＦＥＴ２１０１を保護するために、ＭＯＳＦＥＴ２１０１に、フィールドＭＯＳＦＥＴ２１０２、センシング抵抗２１０３およびゲート制御回路２１０５が接続されている。ＭＯＳＦＥＴ２１０１のドレイン端子は、出力端子２１０４を介してフィールドＭＯＳＦＥＴ２１０２のゲート端子に接続されている。ＭＯＳＦＥＴ２１０１のソース端子は、接地されている。ＭＯＳＦＥＴ２１０１のゲート端子は、ゲート制御回路２１０５に接続されている。フィールドＭＯＳＦＥＴ２１０２のドレイン端子は、電源電圧端子２１０６に接続されている。フィールドＭＯＳＦＥＴ２１０２のソース端子はセンシング抵抗２１０３およびゲート制御回路２１０５に接続されている。センシング抵抗２１０３およびゲート制御回路２１０５は接地されている。センシング抵抗２１０３の両端の電圧は、フィールドＭＯＳＦＥＴ２１０２のゲート・ソース間電圧−ドレイン・ソース間電流（Ｖgs−Ｉds）特性に制御され、ゲート制御回路２１０５に入力される。そして、ゲート制御回路２１０５によってＭＯＳＦＥＴ２１０１のゲート電圧が制御される（例えば、非特許文献６参照。）。
【００１２】
図２６は、従来の電圧センシングの別の一例を示す回路図である。図２６に示すように、縦型のメインＩＧＢＴ１０００にフローティング領域を設けた電圧センシングでは、メインＩＧＢＴ１０００のゲート電圧を制御するためのスイッチ１０１７を設けている。メインＩＧＢＴ１０００のおもて面には、ｎ-ドリフト層１００３の表面層の一部に、ｐベース領域１００４、ｐ+低抵抗領域１００５、ｎ+エミッタ領域１００６、エミッタ電極１００７、ゲート電極１００８およびゲート絶縁膜１００９が設けられている。メインＩＧＢＴ１０００の裏面には、ｎ-ドリフト層１００３の裏面に、ｎバッファ層１０１１、ｐ+コレクタ層１０１２およびコレクタ電極１０１０が設けられている。また、ゲート電極１００８、エミッタ電極１００７およびコレクタ電極１０１０には、ゲート端子１０１５、エミッタ端子１０１６およびコレクタ端子１０１８が接続されている。
【００１３】
ｎ-ドリフト層１００３の表面層の一部には、ｐベース領域１００４と離れてｐ型フローティング領域１０１３が設けられている。ｐ型フローティング領域１０１３の表面の一部には、フローティング電極１０１４が設けられている。フローティング電極１０１４は、ゲート絶縁膜１００９によりゲート電極１００８と電気的に絶縁されている。ｐ型フローティング領域１０１３は、フローティング電極１０１４を介してスイッチ１０１７のゲート端子と接続されている。
【００１４】
スイッチ１０１７のソース端子は、メインＩＧＢＴ１０００のエミッタ電極１００７と接続されている。スイッチ１０１７のドレイン端子はメインＩＧＢＴ１０００のゲート電極１００８と接続されている。スイッチ１０１７には例えばＭＯＳＦＥＴなどが用いられ、スイッチ１０１７のゲート閾値電圧は、メインＩＧＢＴ１０００のコレクタ・エミッタ間電圧の制限値に応じて設定される。メインＩＧＢＴ１０００のコレクタ・エミッタ間電圧が制限値を超えた場合に、スイッチ１０１７がターンオンされ、メインＩＧＢＴ１０００のゲート電圧を制御している（例えば、非特許文献７参照。）。
【００１５】
図２７は、従来の電圧センシングの別の一例を示す断面図である。図２７に示すように、横型のメインＩＧＢＴ１１００にフローティング領域を設けた電圧センシングでは、図２６に示す半導体装置と同様に、メインＩＧＢＴ１１００のゲート電圧を制御するためのスイッチ１０１７を設けている。図２７に示すメインＩＧＢＴ１１００は、ｐ+低抵抗率基板１００１のおもて面に、ｎ-ドリフト層１００３が設けられている。ｎ-ドリフト層１００３の表面層には、ｐベース領域１００４およびｎバッファ領域１０１１が互いに離れて設けられている。ｐベース領域１００４の表面層の一部には、ｎ+エミッタ領域１００６が設けられている。ｎ+エミッタ領域１００６に隣接して、ｐ+低抵抗領域１００５が設けられている。ｐ+低抵抗領域１００５の一部は、ｎ+エミッタ領域１００６の下の領域の一部を占めている。ｎバッファ領域１０１１の表面層の一部には、ｐ+コレクタ領域１０１２が設けられている。
【００１６】
ｎ+エミッタ領域１００６の表面の一部からｐ+低抵抗領域１００５の表面にかけて、エミッタ電極１００７が設けられている。つまり、エミッタ電極１００７により、ｎ+エミッタ領域１００６とｐ+低抵抗領域１００５は短絡している。ｎ+エミッタ領域１００６の表面の一部からｎ-ドリフト層１００３の表面の一部にかけて、ゲート絶縁膜１００９を介してゲート電極１００８が設けられている。ｐ+コレクタ領域１０１２の表面の一部には、コレクタ電極１０１０が設けられている。ゲート電極１００８とコレクタ電極１０１０の間において、ｎ-ドリフト層１００３の表面の一部には、絶縁膜１０１９を介してフローティング電極１０１４が設けられている。ｐ+低抵抗率基板１００１の裏面には、裏面電極１０２０が設けられている。ゲート電極１００８、エミッタ電極１００７およびコレクタ電極１０１０には、図示省略したゲート端子１０１５、エミッタ端子１０１６およびコレクタ端子１０１８が接続されている。絶縁膜１０１９およびフローティング電極１０１４が電圧センサーとして機能している。
【００１７】
ｎ-ドリフト層１００３は、フローティング電極１０１４を介してスイッチ１０１７のゲート端子と接続されている。スイッチ１０１７のソース端子は、メインＩＧＢＴ１１００のエミッタ電極１００７と接続されている。スイッチ１０１７のドレイン端子はメインＩＧＢＴ１１００のゲート電極１００８と接続されている。メインＩＧＢＴ１１００のゲート電圧の制御方法は、図２６に示す例と同様である（例えば、特許文献１参照。）。
【００１８】
特許文献１に示す技術では、スイッチ１０１７のゲート電圧ＶGM1は、絶縁膜１０１９下のｎ-ドリフト層１００３の表面層における静電ポテンシャルＶB、ｎ-ドリフト層１００３と絶縁膜１０１９を介したフローティング電極１０１４との間に形成される容量ＣSEN、スイッチ１０１７のゲート容量ＣGM1により、次の（１）式を満たす値となる。
【００１９】
ＶGM1＝（ＣSEN／（ＣSEN＋ＣGM1））ＶB  ・・・（１）
【００２０】
ゲート容量ＣGM1は、主にスイッチ１０１７のゲート絶縁膜による容量である。メインＩＧＢＴ１１００のゲート電圧を制御するための分圧を合理的に行うためには、センシング容量ＣSENとゲート容量ＣGM1とは同程度の大きさとする必要がある。
【００２１】
ところで、半導体装置内に設けられる各領域の面積を減らしつつ、半導体装置の耐圧を向上させる方法として、ドリフト領域に誘電体トレンチを設ける方法が広く知られている（例えば、特許文献２、非特許文献８および非特許文献９参照。）。
【００２２】
このような半導体装置として、例えば横型ＭＯＳＦＥＴを用いて説明する。図２８は、従来の誘電体トレンチを有する半導体装置を示す断面図である。図２８に示す半導体装置１３００では、ｐ型基板１３０１のおもて面に、ｎ+埋込層１３０２およびｎ-エピタキシャル層１３０３が積層されている。ｎ-エピタキシャル層１３０３の表面層の一部には、ｐボディ領域１３０５およびｎバッファ領域１３０４が互いに接して設けられている。ｐボディ領域１３０５の表面層の一部には、ｎ+ソース領域１３０７が設けられている。ｎ+ソース領域１３０７に隣接して、ｐ+低抵抗領域１３０６が設けられている。ｎバッファ領域１３０４の表面層の一部には、ｎ+ドレイン領域１３０８が設けられている。また、ｎ+ドレイン領域１３０８に接して、ｎバッファ領域１３０４を貫通しない程度のトレンチ１３０９が設けられている。トレンチ１３０９は、酸化膜等のトレンチ埋め込み絶縁膜１３１０により埋められている。
【００２３】
ｎ+ソース領域１３０７の一部からトレンチ１３０９の一部にかけて、ゲート酸化膜１３１３を介してゲート電極１３１２が設けられている。ソース電極１３１１は、ｎ+ソース領域１３０７とｐ+低抵抗領域１３０６の両方に接触し、ｎ+ソース領域１３０７とｐ+低抵抗領域１３０６を短絡している。ドレイン電極１３１４は、ｎ+ドレイン領域１３０８に接触している。ｎ+ドレイン領域１３０８のゲート電極１３１２側の端部は、ｐボディ領域１３０５とｎバッファ領域１３０４の境界から第１の長さＬDだけ離れている。トレンチ１３０９のゲート電極１３１２側の端部は、ｐボディ領域１３０５とｎバッファ領域１３０４の境界から第２の長さＬPだけ離れている。
【００２４】
このような半導体装置１３００では、ドリフト領域にシリコンに比べて破壊電界が大きいトレンチ埋め込み絶縁膜１３１０を設けることで、半導体基板中のキャリアがトレンチ１３０９に沿って移動するため、トレンチが形成されていない構造の半導体装置に比べて実効的なドリフト長Ｌeffを伸ばすことができる。そのため、半導体装置１３００のドリフト領域の表面面積を減らしたとしても、トレンチ１３０９の外周を調節することでドリフト長Ｌeffを伸ばすことができ、オン抵抗（ＲｏｎＡ：Ｓｐｅｃｉｆｉｃ  ｏｎ−Ｒｅｓｉｓｔａｎｃｅ）が低減される。このとき、ドリフト長Ｌeffは、第１の長さＬDに比べて長くすることができ、ｎ+ドレイン領域１３０８の下の領域からトレンチ１３０９の底面までのトレンチの深さＬTおよびトレンチ幅ＬBとしたときに、次の（２）式を満たす値となる。
【００２５】
Ｌeff＝ＬP＋２ＬT＋ＬB＞ＬD  ・・・（２）
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開平１１−２６６０１６号公報（図５４）
【００２７】
【特許文献２】特開２００６−５１７５号公報
【非特許文献】
【００２８】
【非特許文献１】ティー・ヤマザキ（Ｔ．Ｙａｍａｚａｋｉ）、外２名、ジ  ＩＧＢＴ  ウィズ  モノリシック  オーバーボルテージ  プロテクション  サーキット（Ｔｈｅ  ＩＧＢＴ  ｗｉｔｈ  ｍｏｎｏｌｉｔｈｉｃ  ｏｖｅｒｖｏｌｔａｇｅ  ｐｒｏｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ）、（米国）、パワー半導体デバイス国際シンポジウム１９９３（ＩＳＰＳＤ’９３：Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ  １９９３）、１９９３年、ｐ．４１−４５
【００２９】
【非特許文献２】ワイ・セキ（Ｙ．Ｓｅｋｉ）、外３名、ア  ニュー  ＩＧＢＴ  ウィズ  ア  モノリシック  オーバー−カレント  ボルテージ  プロテクション  サーキット（Ａ  ｎｅｗ  ＩＧＢＴ  ｗｉｔｈ  ａ  ｍｏｎｏｌｉｔｈｉｃ  ｏｖｅｒ−ｃｕｒｒｅｎｔ  ｐｒｏｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ）、（スイス）、パワー半導体デバイス国際シンポジウム１９９４（ＩＳＰＳＤ’９４：Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ  １９９４）、１９９４年、ｐ．３１−３５
【００３０】
【非特許文献３】アール・レター（Ｒ．Ｌｅｔｏｒ）、外１名、ショート  サーキット  ビヘイビュア  オブ  ＩＧＢＴ’ズ  コーレレイティド  トゥー  ジ  イントリンシック  デバイス  ストラクチャー  アンド  オン  ジ  アプリケーション  サーキット（Ｓｈｏｒｔ  ｃｉｒｃｕｉｔ  ｂｅｈａｖｉｏｒ  ｏｆ  ＩＧＢＴ’ｓ  ｃｏｒｒｅｌａｔｅｄ  ｔｏ  ｔｈｅ  ｉｎｔｒｉｎｓｉｃ  ｄｅｖｉｃｅ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｏｎ  ｔｈｅ  ａｐｐｌｉｃａｔｉｏｎ  ｃｉｒｃｕｉｔ）、（ＵＳＡ）、アイ・トリプル・イー  トランサクションズ  オン  インダストリー  アプリケーションズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｉｎｄｕｓｔｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ）、１９９５年３−４月、第３１巻、第２号、ｐ．２３４−２３９
【００３１】
【非特許文献４】エス・ムズメッチ（Ｓ．Ｍｕｓｕｍｅｃｉ）、外２名、ア  ニュー  ゲート  サーキット  パフォーミング  フォールト  プロテクション  オブ  ＩＧＢＴズ  デュアリング  ショート  サーキット  トランジェンツ（Ａ  ｎｅｗ  ｇａｔｅ  ｃｉｒｃｕｉｔ  ｐｅｒｆｏｒｍｉｎｇ  ｆａｕｌｔ  ｐｒｏｔｅｃｔｉｏｎ  ｏｆ  ＩＧＢＴｓ  ｄｕｒｉｎｇ  ｓｈｏｒｔ  ｃｉｒｃｕｉｔ  ｔｒａｎｓｉｅｎｔｓ）、（ＵＳＡ）、２００２  アイ・トリプル・イー  インダストリー  アプリケーションズ  カンファレンス（ＩＥＥＥ  Ｉｎｄｕｓｔｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２）、２００２年、第４巻、ｐ．２６１４−２６２１
【００３２】
【非特許文献５】シー・カラメル（Ｃ．Ｃａｒａｍｅｌ）、外４名、インタラクション  アナライズ  アンド  インスレイション  テクニキューズ  フォア  ショート−サーキット  インテグレイティド  プロテクション  ストラクチャー（Ｉｎｔｅｒａｃｔｉｏｎ  ａｎａｌｙｓｉｓ  ａｎｄ  ｉｎｓｕｌａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ｓｈｏｒｔ−ｃｉｒｃｕｉｔ  ｉｎｔｅｇｒａｔｅｄ  ｐｒｏｔｅｃｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）、（イタリア）、プロシーディングス  オブ  ザ  １８ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣ’ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）、２００６年６月４−８日、ｐ６−４６
【００３３】
【非特許文献６】ティー・テラシマ（Ｔ．Ｔｅｒａｓｈｉｍａ）、外３名、６０Ｖ  フィールド  ＮＭＯＳ  アンド  ＰＭＯＳ  トランジスタズ  フォア  ザ  マルチ−ボルテージ  システム  インテグレーション（６０Ｖ  ｆｉｅｌｄ  ＮＭＯＳ  ａｎｄ  ＰＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  ｔｈｅ  ｍｕｌｔｉ−ｖｏｌｔａｇｅ  ｓｙｓｔｅｍ  ｉｎｔｅｇｒａｔｉｏｎ）、パワー半導体デバイス国際シンポジウム２００１（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００１  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）、２００１年、ｐ．２５９−２６２
【００３４】
【非特許文献７】インファン  ジ（Ｉｎ−Ｈｗａｎ  Ｊｉ）、外７名、ア  ニュー  １２００Ｖ  ＰＴ−ＩＧＢＴ  ウィズ  プロテクション  サーキット  エンプロイイング  ザ  ラテラル  ＩＧＢＴ  アンド  フローティング  ｐウェル  ボルテージ  センシング  スキーム（Ａ  ｎｅｗ  １２００Ｖ  ＰＴ−ＩＧＢＴ  ｗｉｔｈ  ｐｒｏｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ  ｅｍｐｌｏｙｉｎｇ  ｔｈｅ  Ｌａｔｅｒａｌ  ＩＧＢＴ  ａｎｄ  ｆｌｏａｔｉｎｇ  ｐ−ｗｅｌｌ  ｖｏｌｔａｇｅ  ｓｅｎｓｉｎｇ  ｓｃｈｅｍｅ）、エクステンデッド  アブストラクツ  オブ  ザ  ２００６  インターナショナル  カンファレンス  オン  ソリッド  ステイト  デバイシズ  アンド  マテリアルズ（Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２００６  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ）、２００６年、ｐ．５１２−５１３
【００３５】
【非特許文献８】エム・ジトゥニ（Ｍ．Ｚｉｔｏｕｎｉ）、外５名、ア  ニュー  コンセプト  フォア  ザ  ラテラル  ＤＭＯＳ  トランジスタ  フォア  スマート  パワーＩＣ’ズ（Ａ  Ｎｅｗ  Ｃｏｎｃｅｐｔ  ｆｏｒ  ｔｈｅ  Ｌａｔｅｒａｌ  ＤＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｓｍａｒｔ  Ｐｏｗｅｒ  ＩＣ’ｓ）、（カナダ）、パワー半導体デバイス国際シンポジウム１９９９（ＩＳＰＳＤ’９９：Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣ’ｓ  １９９９）、１９９９年、ｐ．７３−７６
【００３６】
【非特許文献９】エッチ・テラニシ（Ｈ．Ｔｅｒａｎｉｓｈｉ）、外９名、ア  ハイ  デンシティ，  ロー  オン−レジスタンス  ７００Ｖ  クラス  トレンチ  オフセット  ドレイン  ＬＤＭＯＳＦＥＴ（ＴＯＤ−ＤＭＯＳ）（Ａ  ｈｉｇｈ  ｄｅｎｓｉｔｙ，  ｌｏｗ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ  ７００Ｖ  ｃｌａｓｓ  ｔｒｅｎｃｈ  ｏｆｆｓｅｔ  ｄｒａｉｎ  ＬＤＭＯＳＦＥＴ（ＴＯＤ−ＤＭＯＳ））、（米国）、アイ・トリプル・イー  インターナショナル  エレクトロン  デバイシズ  ミーティング  テクニカル  ダイジェスト  ２００３（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ２００３）、２００３年、ｐ．７５７−７６０
【発明の概要】
【発明が解決しようとする課題】
【００３７】
上述した非特許文献３〜６の技術（図２４および図２５参照）では、メインＩＧＢＴの他に、電圧センシングのための高耐圧デバイスが必要となってしまう。一方、上述した非特許文献７に示す技術（図２６参照）では、電圧センシングのための高耐圧デバイスは不要である。しかしながら、この技術を横型ＩＧＢＴに適用した場合にＩＧＢＴの耐圧が低下してしまうという問題が生じる。
【００３８】
上述した非特許文献７に示す技術を適用した横型ＩＧＢＴについて説明する。図２３は、電圧センシングの一例を示す断面図である。図２３に示すメインＩＧＢＴ１２００は、ｐ+低抵抗率基板１００１のおもて面に、絶縁層１００２が設けられている。絶縁層１００２の表面には、ｎ-ドリフト層１００３が設けられている。ｎ-ドリフト層１００３の表面層には、図２７に示す半導体装置と同様に、ｐベース領域１００４、ｐ+低抵抗領域１００５、ｎ+エミッタ領域１００６、エミッタ電極１００７、ゲート電極１００８、ゲート絶縁膜１００９、コレクタ電極１０１０、ｎバッファ層１０１１およびｐ+コレクタ層１０１２が設けられている。ｐ+低抵抗率基板１００１の裏面には、裏面電極１０２０が設けられている。また、ゲート電極１００８、エミッタ電極１００７およびコレクタ電極１０１０には、図示省略したゲート端子、エミッタ端子およびコレクタ端子が接続されている。
【００３９】
ｎ-ドリフト層１００３の表面層には、ｐベース領域１００４とｎバッファ層１０１１との間に、ｐ型フローティング領域１０１３が設けられている。ｐ型フローティング領域１０１３の表面には、フローティング電極１０１４が設けられている。スイッチ１０１７は、図２７に示す半導体装置と同様に、エミッタ電極１００７、ゲート電極１００８およびフローティング電極１０１４を介したｐ型フローティング領域１０１３に接続されている。
【００４０】
図２３に示すメインＩＧＢＴ１２００では、ｎ-ドリフト層１００３の表面層にｐ型フローティング領域１０１３が設けられていることで、実際にベース領域としての効果が現れる領域（以下、実効ベース領域とする）が短くなってしまう。そのため、メインＩＧＢＴ１２００の耐圧が低下してしまう。また、上述した図２７に示す横型ＩＧＢＴにおいては、メインＩＧＢＴ１１００の絶縁層１０１９が薄くなってしまい、メインＩＧＢＴ１１００の耐圧に悪影響を及ぼしている。
【００４１】
この発明は、上述した従来技術による問題点を解消するため、横型半導体装置において、半導体装置の破壊を防止するための保護機能を備えることができる半導体装置を提供することを目的とする。また、半導体装置の耐圧を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００４２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のエミッタ領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第２導電型のコレクタ領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記第１の半導体領域の表面層の一部に、前記第１の半導体領域および前記第２の半導体領域に接して、前記第３の半導体領域と前記トレンチとの間に設けられた第２導電型の第５の半導体領域と、前記エミッタ領域に接するエミッタ電極と、前記コレクタ領域に接するコレクタ電極と、前記第５の半導体領域に接するフローティング電位のフローティング電極と、を備えることを特徴とする。
【００４３】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記エミッタ電極は接地されており、前記フローティング電極は、第１の閾値電圧を有する第１の電界効果トランジスタのゲート端子に接続されており、前記ゲート電極は、前記第１の閾値電圧よりも低い第２の閾値電圧の第２の電界効果トランジスタのドレイン端子に接続されており、前記コレクタ電極は、高電圧の出力端子に接続されており、前記第１の電界効果トランジスタのドレイン端子は、回路電源電位を有する第１の電源端子に接続されており、前記第１の電界効果トランジスタのソース端子は、前記第２の電界効果トランジスタのゲート端子および抵抗体の一端に接続されており、前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は接地電位であり、前記第２の電界効果トランジスタのソース端子および前記抵抗体の他端は接地されていることを特徴とする。
【００４４】
請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、前記エミッタ電極は、抵抗体を介して第１の閾値電圧を有する第１の電界効果トランジスタのソース端子と接続されており、前記エミッタ電極は、さらに、前記第１の閾値電圧よりも低い第２の閾値電圧の第２の電界効果トランジスタのソース端子および高電圧の出力端子に接続されており、前記フローティング電極は、前記第１の電界効果トランジスタのゲート端子および前記第１の電界効果トランジスタのドレイン端子に接続されており、前記ゲート電極は、前記第２の電界効果トランジスタのドレイン端子に接続されており、前記コレクタ電極は、高電圧出力段の第２の電源端子に接続されており、前記第１の電界効果トランジスタのソース端子は、前記第２の電界効果トランジスタのゲート端子および前記抵抗体の一端に接続されており、前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は、前記エミッタ電極の電位に保たれており、前記第２の電界効果トランジスタのソース端子および前記抵抗体の他端は、エミッタ電極に接続されていることを特徴とする。
【００４５】
請求項４の発明にかかる半導体装置は、請求項２または３に記載の発明において、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタは、金属酸化物半導体構造の電界効果トランジスタであることを特徴とする。
【００４６】
請求項５の発明にかかる半導体装置は、第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層の一部に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第２の半導体領域と、前記第１の半導体領域および前記第２の半導体領域に接して前記第１の半導体領域の表面層の一部に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第３の半導体領域の一部に設けられた第１導電型のソース領域と、前記第１の半導体領域の表面層の一部に、前記第２の半導体領域および前記第３の半導体領域から離れて設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第４の半導体領域と、前記第４の半導体領域の一部に設けられた第１導電型のドレイン領域と、前記第２の半導体領域および前記第３の半導体領域と前記第４の半導体領域との間に設けられたトレンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記第１の半導体領域の表面層の一部に、前記第１の半導体領域および前記第２の半導体領域に接して、前記第３の半導体領域と前記トレンチとの間に設けられた第２導電型の第５の半導体領域と、前記ソース領域に接するソース電極と、前記ドレイン領域に接するドレイン電極と、前記第５の半導体領域に接するフローティング電位のフローティング電極と、を備えることを特徴とする。
【００４７】
請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第１の半導体領域は、支持基板上に絶縁層を介して設けられていることを特徴とする。
【００４８】
請求項７の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記第１の半導体領域は、支持基板上に設けられていることを特徴とする。
【００４９】
請求項８の発明にかかる半導体装置は、請求項１〜７のいずれか一つに記載の発明において、前記第５の半導体領域は、前記トレンチに接していることを特徴とする。
【００５０】
上述した各請求項の発明によれば、第１の半導体領域にトレンチを設けることにより、半導体基板中のキャリアがトレンチに沿って移動するため、半導体装置の実効的なドリフト長を、トレンチを設けていない構成の半導体装置のドリフト長よりも長くすることができる。また、このような半導体装置に、第５の半導体領域にかかる電圧を検出する第１の電界効果トランジスタを備えることで、半導体装置に過電圧がかかった場合に、ゲート電圧を低減することができる。これにより、半導体装置の実質的な短絡耐量を高くすることができる。
【発明の効果】
【００５１】
本発明にかかる半導体装置によれば、横型半導体装置において、半導体装置の破壊を防止するための保護機能を備えるという効果を奏する。また、半導体装置の耐圧を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１にかかる半導体装置を示す断面図である。
【図２】実施の形態１にかかる半導体装置の別の一例を示す断面図である。
【図３】実施の形態１にかかる半導体装置の別の一例を示す断面図である。
【図４】実施の形態１にかかる半導体装置の別の一例を示す断面図である。
【図５】実施の形態２にかかる半導体装置を示す断面図である。
【図６】実施の形態２にかかる半導体装置の別の一例を示す断面図である。
【図７】実施の形態２にかかる半導体装置の別の一例を示す断面図である。
【図８】実施の形態２にかかる半導体装置の別の一例を示す断面図である。
【図９】本発明のＩＧＢＴの製造に使用される半導体装置の製造途中の状態を示す断面図である。
【図１０】本発明のＩＧＢＴの製造に使用される半導体装置の製造途中の状態を示す断面図である。
【図１１】本発明のＩＧＢＴの製造に使用される半導体装置の製造途中の状態を示す断面図である。
【図１２】本発明のＩＧＢＴの製造に使用される半導体装置の製造途中の状態を示す断面図である。
【図１３】本発明のＩＧＢＴの製造に使用される半導体装置の製造途中の状態を示す断面図である。
【図１４】本発明にかかる半導体装置における降伏時の静電ポテンシャル分布を示す特性図である。
【図１５】図１４に示す半導体装置および従来の半導体装置におけるオフ状態の電流−電圧特性を示す特性図である。
【図１６】本発明にかかる半導体装置を用いた保護回路の一例を示す回路図である。
【図１７】本発明にかかる半導体装置の異常検出回路の一例を示す回路図である。
【図１８】本発明にかかる半導体装置の異常検出回路の一例を示す回路図である。
【図１９】本発明の半導体装置にかかるコレクタ・エミッタ間電圧とフローティング電圧との関係を示す特性図である。
【図２０】本発明にかかる半導体装置のコレクタ・エミッタ間電流と各電極の電圧との関係についてのシミュレーション結果を示す特性図である。
【図２１】本発明にかかる半導体装置のコレクタ・エミッタ間電流と各電極の電圧との関係についてのシミュレーション結果を示す特性図である。
【図２２】本発明にかかる半導体装置の電圧特性を示す特性図である。
【図２３】従来の電圧センシングの一例を示す断面図である。
【図２４】従来の電圧センシングの一例を示す回路図である。
【図２５】従来の電圧センシングの別の一例を示す回路図である。
【図２６】従来の電圧センシングの別の一例を示す回路図である。
【図２７】従来の電圧センシングの別の一例を示す断面図である。
【図２８】従来の誘電体トレンチを有する半導体装置を示す断面図である。
【発明を実施するための形態】
【００５３】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００５４】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す横型のｎチャネルＩＧＢＴは、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、ｐ支持基板１の上に、酸化膜等からなる絶縁層２およびｎ-ドリフト領域３ａを、この順に積層した構成となっている。ｎ-ドリフト領域３ａは、第１の半導体領域に相当する。
【００５５】
ｎウェル領域３ｂは、ｎ-ドリフト領域３ａの表面層の一部に設けられている。ｎウェル領域３ｂは、ｎ-ドリフト領域３ａよりも高濃度にドープされており、ｎ-ドリフト領域３ａよりも低い抵抗率を有する。
【００５６】
ｐベース領域４は、ｎ-ドリフト領域３ａの表面層の一部に、ｎ-ドリフト領域３ａとｎウェル領域３ｂに接して設けられている。ｎウェル領域３ｂおよびｐベース領域４は、それぞれ第２の半導体領域および第３の半導体領域に相当する。
【００５７】
ゲート電極８は、ｐベース領域４の一部およびｎウェル領域３ｂの表面上にゲート絶縁膜９を介して設けられている。ｎ+エミッタ領域６は、ｐベース領域４の一部に、ゲート電極８のｐベース領域側端部（図１では、ｎ+エミッタ領域６上の端部）に整合するように設けられている。
【００５８】
チャネルは、ゲート電圧が閾値電圧を超えたときに、ｎ+エミッタ領域６とｎウェル領域３ｂとの間のｐベース領域４と、ゲート絶縁膜９との界面に形成される。ｐベース領域４の一部には、ｎ+エミッタ領域６の下側を占めるように形成されたｐ+低抵抗領域５ａと、ｎ+エミッタ領域６に隣接するｐ+ベースコンタクト領域５ｂが設けられている。ｐ+低抵抗領域５ａは、本実施の形態のようにｎ+エミッタ領域６の下側を閾値に影響を及ぼさない範囲で占めるように形成されるのが望ましい。
【００５９】
ゲート電極８のｐベース領域側端部の外側には、その端部に接して酸化膜や窒化膜からなるゲート側壁スペーサ領域１８が設けられている。ｐ+低抵抗領域５ａは、閾値に影響を及ぼさないようにするため、ゲート側壁スペーサ領域１８を利用して、チャネルが形成される領域に入らないように形成されている。
【００６０】
また、ｎバッファ領域１１が、ｎウェル領域３ｂおよびｐベース領域４から離れて、ｎ-ドリフト領域３ａの表面層の一部に設けられている。ｎバッファ領域１１は、ｎ-ドリフト領域３ａよりも高濃度にドープされており、ｎ-ドリフト領域３ａよりも低い抵抗率を有する。ｎバッファ領域１１は、第４の半導体領域に相当し、ｎ-ドリフト領域３ａおよびｎウェル領域３ｂとともに、デバイスの耐圧を保持するドリフト領域となる。このように、本デバイスは、ｎバッファ領域１１を有するパンチスルー型のＩＧＢＴである。
【００６１】
ｐ+コレクタ領域１２は、ｎバッファ領域１１の一部に設けられており、ｎバッファ領域１１によりｎ-ドリフト領域３ａから隔離されている。
【００６２】
ｎウェル領域３ｂおよびｐベース領域４とｎバッファ領域１１との間には、トレンチ１６が、ｎウェル領域３ｂおよびｎバッファ領域１１と離れて、ｎ-ドリフト領域３ａを貫通しないように形成されている。トレンチ１６は、酸化膜等のトレンチ埋め込み絶縁膜１７により埋められている。
【００６３】
ｐ型フローティング領域１３は、ｐベース領域４とトレンチ１６との間の、ｎ-ドリフト領域３ａの表面層の一部に、ｎ-ドリフト領域３ａとｎウェル領域３ｂに接して設けられている。ｐ型フローティング領域１３は、第５の半導体領域に相当する。
【００６４】
エミッタ電極７は、ｎ+エミッタ領域６とｐ+ベースコンタクト領域５ｂの両方に接触し、ｐ+ベースコンタクト領域５ｂとｎ+エミッタ領域６を短絡している。コレクタ電極１０は、ｐ+コレクタ領域１２に接触している。フローティング電極１４は、ｐ型フローティング領域１３に接触している。図１において、符号１９は、製造時に、ゲート絶縁膜９に対するプラズマエッチングダメージを低減するために設けられる酸化膜等の絶縁膜カバー層であり、符号１５は、層間絶縁膜である。
【００６５】
以上の構成においては、トレンチ１６を設けることにより、半導体装置の実効的なドリフト長が、ｐベース領域４からｐ型フローティング領域１３の下の領域を経由したトレンチ１６までの長さ（以下、第１のドリフト長とする）Ａ1と、ｐ型フローティング領域１３の下の領域からトレンチ１６のゲート電極８側の側面に沿った長さ（以下、第２のドリフト長とする）Ａ2と、トレンチ１６の底面に沿った長さ（以下、第３のドリフト長とする）Ａ3と、トレンチ１６のコレクタ電極１０側の側面に沿った長さ（以下、第４のドリフト長とする）Ａ4と、トレンチ１６からｐ+コレクタ領域１２までの長さ（以下、第５のドリフト長とする）Ａ5との総和となる。
【００６６】
これにより、実施の形態１にかかる半導体装置のオフ状態の耐圧を、ｐベース領域４と、ｎ-ドリフト領域３ａおよびｎバッファ領域１１と、ｐ+コレクタ領域１２とからなるｐｎｐトランジスタの実効ベース領域で決まる耐圧とすることができる。
【００６７】
一方、トレンチ１６を設けていない構成の半導体装置（以下、従来例の半導体装置とする）では、ｐ+コレクタ領域１２の電圧が高くなると、ｐベース領域４とｎ-ドリフト領域３ａとｐ型フローティング領域１３とからなるｐｎｐトランジスタがパンチスルーし、実効ベース領域の幅が狭くなる。従来例の半導体装置における実効的なドリフト長は、ｐベース領域４からトレンチ１６までの長さ（以下、第６のドリフト長とする）Ｂ1と、第３のドリフト長Ａ3と、第５のドリフト長Ａ5の総和である。
【００６８】
そのため、実施の形態１にかかる半導体装置では、従来例の半導体装置に比べて、実効的なドリフト長を長くすることができる。これにより、実施の形態１にかかる半導体装置の耐圧を、従来例の半導体装置の耐圧よりも高くすることができる。その理由は、後述する。
【００６９】
また、ｐ型フローティング領域１３を設けずにトレンチ１６だけを設けた構成の半導体装置（以下、トレンチ１６のみを設けた半導体装置とする）では、トレンチを設けたことにより、実効的なドリフト長が、第６のドリフト長Ｂ1と、トレンチ１６のゲート電極８側の側面に沿った長さ（以下、第７のドリフト長とする）Ｂ2と、第３のドリフト長Ａ3と、第４のドリフト長Ａ4と、第５のドリフト長Ａ5の総和となる。
【００７０】
このとき、トレンチ１６のみを設けた半導体装置における第６のドリフト長Ｂ1と第７のドリフト長Ｂ2の和と、実施の形態１にかかる半導体装置における第１のドリフト長Ａ1と第２のドリフト長Ａ2の和とを、ほぼ同じ長さにすることができる。そのため、実施の形態１にかかる半導体装置では、ｐ型フローティング領域１３を設けたとしても、トレンチ１６のみを設けた半導体装置の実効的なドリフト長とほぼ同じ長さとすることができる。
【００７１】
これにより、実施の形態１にかかる半導体装置では、実効ベース領域の表面面積を狭くしたとしても、トレンチ１６の外周を調節することで、実効的なドリフト長を従来例の半導体装置と同等以上の長さにすることができる。つまり、実施の形態１にかかる半導体装置の耐圧を従来例の半導体装置に比べて維持または向上しつつ、半導体装置の小型化を図ることができる。
【００７２】
図２〜図４は、実施の形態１にかかる半導体装置の別の一例を示す断面図である。図２に示すように、横型ＩＧＢＴを、ＳＯＩ基板を用いずに、ｐ支持基板１の上にｎ-ドリフト領域３ａを積層した構成としても良い。また、図３および図４に示すように、横型ＩＧＢＴ構造に代えて、横型ＬＤＭＯＳトランジスタ構造としても良い。図３に示す半導体装置は、図２に示す半導体装置と同様に、ＳＯＩ基板を用いずに作製されている。図４に示す半導体装置は、ＳＯＩ基板を用いて作製されている。
【００７３】
図３および図４に示す横型ＬＤＭＯＳトランジスタ構造の半導体装置では、図１に示す半導体装置において、ｐ+コレクタ領域１２に代えてｎ+ドレイン領域３１が設けられている。ｎ+エミッタ領域６に代えてｎ+ソース領域３３が設けられている。エミッタ電極７に代えてソース電極３４が設けられている。ソース電極３４は、ｎ+ソース領域３３とｐ+ベースコンタクト領域５ｂの両方に接触し、ｐ+ベースコンタクト領域５ｂとｎ+ソース領域３３を短絡している。コレクタ電極１０に代えてドレイン電極３２が設けられている。ドレイン電極３２は、ｎ+ドレイン領域３１に接触している。
【００７４】
なお、横型ＬＤＭＯＳトランジスタ構造の半導体装置の耐圧は、ｐベース領域４と、ｎ-ドリフト領域３ａおよびｎバッファ領域１１と、ｎ+ドレイン領域３１とからなるｐｎｐトランジスタの実効ベース領域で決まる。
【００７５】
以上、説明したように、実施の形態１によれば、ｎ-ドリフト領域３ａにトレンチ１６を設けることで、半導体装置の実効的なドリフト長を、トレンチ１６を設けていない構成の半導体装置のドリフト長よりも長くすることができる。これにより、半導体装置の耐圧を、従来例の半導体装置の耐圧よりも高くすることができる。また、半導体装置の実効的なドリフト長を、ｐ型フローティング領域１３を設けずトレンチ１６だけを設けた構成の半導体装置のドリフト長とほぼ同じ長さとすることができる。これにより、半導体装置の小型化を図り、実効ベース領域の表面面積を狭くしたとしても、トレンチ１６の外周を調節することで実効的なドリフト長を従来例の半導体装置と同等以上の長さにすることができる。
【００７６】
（実施の形態２）
図５は、実施の形態２にかかる半導体装置を示す断面図である。図１に示す半導体装置において、ｐ型フローティング領域１３を、ｐベース領域４とトレンチ１６との間の、ｎ-ドリフト領域３ａの表面層の一部に、ｎ-ドリフト領域３ａとｎウェル領域３ｂとトレンチ１６とに接して設けても良い。
【００７７】
図６〜図８は、実施の形態２にかかる半導体装置の別の一例を示す断面図である。図６に示すように、横型ＩＧＢＴを、ＳＯＩ基板を用いずに、ｐ支持基板１の上にｎ-ドリフト領域３ａを積層した構成としても良い。また、図７および図８に示すように、横型ＩＧＢＴ構造に代えて、横型ＬＤＭＯＳトランジスタ構造としても良い。図７に示す半導体装置は、図６に示す半導体装置と同様に、ＳＯＩ基板を用いずに作製されている。図８に示す半導体装置は、ＳＯＩ基板を用いて作製されている。横型ＬＤＭＯＳトランジスタの構造は、実施の形態１（図３および図４参照）と同様である。
【００７８】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００７９】
次に、本発明にかかる半導体装置の製造プロセスについて図９〜図１３を参照しながら説明する。図９〜図１３は、本発明の半導体装置の製造途中の状態を示す断面図である。ここでは、実施の形態１にかかる半導体装置を例にして説明する。まず、図９に示すように、ｐ支持基板１の表面に酸化膜等の絶縁層２およびｎ-ドリフト領域３ａをこの順で積層し、通常のプレーナプロセスを用いて、ｎウェル領域３ｂ、ｐベース領域４、ｐ+低抵抗領域５ａ、ｐ+ベースコンタクト領域５ｂ、ｎ+エミッタ領域６、ゲート電極８、ゲート絶縁膜９、ｎバッファ領域１１、ｐ+コレクタ領域１２、ｐ型フローティング領域１３、ゲート側壁スペーサ領域１８、絶縁膜カバー層１９および層間絶縁膜１５を形成する。
【００８０】
このとき、ｐ+低抵抗領域５ａは、例えば、ゲート側壁スペーサ領域１８を介してボロンなどをイオン注入することで、ｎ+エミッタ領域６の下に形成される。その際、チャネル領域へのボロンイオンの注入が絶縁膜カバー層１９およびゲート電極８により阻止され、チャネル領域が保護される。また、ゲート側壁スペーサ領域１８を利用することにより、チャネル領域側にボロンイオンが入らないようにｐ+低抵抗領域５ａが形成される。
【００８１】
次いで、図１０に示すように、層間絶縁膜１５の表面に、トレンチエッチング用のフォトレジスト４１を塗布し、フォトリソグラフィにより、フォトレジスト４１にトレンチ１６を形成するためのマスクパターンを形成する。次いで、図１１に示すように、フォトレジスト４１をマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などにより層間絶縁膜１５を開口する。
【００８２】
次いで、図１２に示すように、フォトレジスト４１を除去し、基板を洗浄した後に、層間絶縁膜１５をマスクとして、トレンチエッチングによりｎ-ドリフト領域３ａにトレンチ１６を形成する。このトレンチエッチング工程では、基板表面および層間絶縁膜１５の開口部の側壁に残留するエッチング残渣なども除去される。エッチング残渣の除去では、図示省略するが、例えば、湿式エッチングを用いて層間絶縁膜１５の開口部を例えば１００ｎｍほど広げる。次いで、トレンチ１６の開口部近傍の、トレンチ１６の側壁を、化学乾式エッチング（ＣＤＥ：ケミカルドライエッチング）により、例えば１００ｎｍほど除去すると良い。
【００８３】
次いで、図１３に示すように、トレンチ１６の側壁および底面に例えば８００℃程度の低温酸化処理を行い例えば２０ｎｍ程度の酸化膜を成長させた後、トレンチ１６の内部をトレンチ埋め込み絶縁膜１７で埋める。トレンチ埋め込み絶縁膜１７は、緻密性の良い酸化膜である例えば高温での化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成される酸化膜と、埋め込み性の良い酸化膜である例えばオゾンＣＶＤ法を用いたテトラエトキシシラン（ＴＥＯＳ）膜により形成される。
【００８４】
次いで、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による平坦化後、フォトリソグラフィおよびＲＩＥによりフローティング電極１４のコンタクト部を形成し、このコンタクト部に接触するフローティング電極１４を形成する。次いで、エミッタ電極７およびコレクタ電極１０などを形成し、図１に示すような半導体装置が完成する。上述した製造プロセスは、横型ＬＤＭＯＳトランジスタの半導体装置にも適用することができる。
【００８５】
次に、本発明にかかる半導体装置のオフ状態における降伏時の電流−電圧（ＩCE−ＶCE）特性について説明する。図１４は、本発明にかかる半導体装置における降伏時の静電ポテンシャル分布を示す特性図である。また、図１５は、図１４に示す半導体装置および従来の半導体装置におけるオフ状態の電流−電圧特性を示す特性図である。図１４は、実施例の半導体装置における静電ポテンシャル分布を示している。また、次に示すように、実施例の半導体装置と、ｐ型フローティング領域１３のみを設けた構成の半導体装置（従来例の半導体装置）と、ｐ型フローティング領域１３およびトレンチ１６を設けていない構成の半導体装置（以下、比較例の半導体装置とする）とを作製し、それぞれの半導体装置におけるＩCE−ＶCE曲線を図１５に示した。実施例の半導体装置は、図１に示す構成において、ｎ-ドリフト領域３ａの厚さを１４μｍとし、ｐベース領域４とｐ型フローティング領域１３との間隔を３．０μｍとし、ゲート電極８のｐ型フローティング領域側端部とトレンチ１６との間隔を４．０μｍとし、トレンチ１６とｎバッファ領域１１との間隔と４．０μｍとし、トレンチ１６の深さを１０μｍとし、トレンチ１６の幅を０．８μｍとしたときの半導体装置である。
【００８６】
従来例の半導体装置は、図２３に示す半導体装置と同じような構成となっている。従来例の半導体装置では、ｎ-ドリフト領域３ａの厚さを１０μｍとし、ｐベース領域４とｐ型フローティング領域１３との間隔を４．０μｍとし、ｐ型フローティング領域１３とｎバッファ領域１１との間隔を４．０μｍとした。また、比較例の半導体装置では、ｐベース領域４とｎバッファ領域１１との間隔を１０．５μｍとした。
【００８７】
図１５に示す結果より、実施例の半導体装置は、従来例の半導体装置に比べて、半導体装置の耐圧が向上していることがわかる。実施例の半導体装置の耐圧は、２４８Ｖである。これは、従来例の半導体装置では、ｐ型フローティング領域１３の存在により、ｐベース領域４と、ｎ-ドリフト領域３ａおよびｎバッファ領域１１と、ｐ+コレクタ領域１２とからなるｐｎｐトランジスタの実効ベース領域の幅が狭くなるからである。
【００８８】
従来例の半導体装置では、ｐ+コレクタ領域１２の電圧が高くなると、ｐベース領域４と接しているｎ-ドリフト領域３ａの一部からｎバッファ領域１１に向かって空乏層が広がり、ある電圧値において、ｐベース領域４とｎ-ドリフト領域３ａとｐ型フローティング領域１３とからなるｐｎｐトランジスタがパンチスルーする。そのため、ｐ型フローティング領域１３とフローティング電極１４の電位ＶPが固定される。その後さらにｐ+コレクタ領域１２の電圧が高くなると、電位ＶPで固定されたｐ型フローティング領域１３と、ｎ-ドリフト領域３ａおよびｎバッファ領域１１と、ｐ+コレクタ領域１２とからなるｐｎｐトランジスタの実効ベース領域で決まる耐圧ＶP1に達し、従来例の半導体装置は降伏する。このときの従来例の半導体装置の全体の耐圧はＶP＋ＶP1となり、実施例の半導体装置よりも耐圧が低下することになる。
【００８９】
また、実施例の半導体装置は、比較例の半導体装置に比べて、半導体装置の耐圧が向上していることがわかる。この理由は、実施例の半導体装置では、トレンチ１６を設けることによりｐ型フローティング領域１３による耐圧への影響を抑制し、ｐベース領域４と、ｎ-ドリフト領域３ａおよびｎバッファ領域１１と、ｐ+コレクタ領域１２とからなるｐｎｐトランジスタの実効ベース領域を、比較例の半導体装置よりも長くすることができるからである。さらに、実施例の半導体装置では、ｎ-ドリフト領域３ａの厚さとトレンチ１６の深さとを調節することで、比較例の半導体装置の耐圧を維持しつつ小型化を図ることができる。
【００９０】
次に、例えばコンデンサーを駆動する回路を例に、本発明にかかる半導体装置を用いた電圧センシングについて説明する。図１６は、本発明にかかる半導体装置を用いた保護回路の一例を示す回路図である。図１６に示す回路の出力段は、いわゆるトーテムポール構成としている。図１６に示す回路は、第１のＩＧＢＴ５１、第２のＩＧＢＴ５２、コンデンサー５３、抵抗５４、定電流源５５、起動スイッチ５６、ハイレベル電源端子５７、ゲート制御信号入力端子５８および出力端子５９を備えている。第１のＩＧＢＴ５１のコレクタ端子は、出力端子５９を介して第２のＩＧＢＴ５２のエミッタ端子に接続されている。第１のＩＧＢＴ５１のエミッタ端子は、接地されている。第１のＩＧＢＴ５１のゲート端子は、ゲート制御信号入力端子５８に接続されている。第２のＩＧＢＴ５２のコレクタ端子は、高電圧出力段のハイレベル電源端子５７に接続されている。第２のＩＧＢＴ５２のゲート端子は、抵抗５４および高電圧の出力端子５９を介してコンデンサー５３に接続されている。コンデンサー５３の一方の電極は、接地されている。また、第２のＩＧＢＴ５２のコレクタ端子とゲート端子の間には、定電流源５５および起動スイッチ５６が接続されている。このような回路では、第１のＩＧＢＴ５１、第２のＩＧＢＴ５２および起動スイッチ５６のオン・オフ状態を調節することにより、コンデンサー５３の充電および放電を行っている。ハイレベル電源端子５７は、第２の電源端子に相当する。
【００９１】
また、図１６に示す第１のＩＧＢＴ５１および第２のＩＧＢＴ５２に、それぞれ過電圧を検出するための保護回路を設けた。図１７および図１８は、本発明にかかる半導体装置の異常検出回路の一例を示す回路図である。図１７に示す回路は、第１のＩＧＢＴ５１の過電圧を検出する回路であり、第１のスイッチ６１、第２のスイッチ６２および第１の分圧抵抗６３を備えている。第１のスイッチ６１および第２のスイッチ６２は、第１のＩＧＢＴ５１からの検出信号により、第１のＩＧＢＴ５１のゲート電圧を制御するスイッチである。第１のスイッチ６１および第１の分圧抵抗６３は、第１のＩＧＢＴ５１からの検出信号を第２のスイッチ６２に入力可能な電圧値に変換する機能を有する（以下、第１の分圧回路とする）。第１のスイッチ６１は、第１の電界効果トランジスタに相当する。第２のスイッチ６２は、第２の電界効果トランジスタに相当する。第１の分圧抵抗６３は、抵抗体に相当する。
【００９２】
第１のＩＧＢＴ５１のフローティング電極（図１のフローティング電極１４）端子とゲート端子の間には、第１の分圧回路を介して第２のスイッチ６２が接続されている。第２のスイッチ６２のドレイン端子は、第１のＩＧＢＴ５１のゲート端子に接続されている。第２のスイッチ６２のソース端子は、接地されている。第１の分圧回路では、第１のスイッチ６１のソース端子と第１の分圧抵抗６３の一端が接続されている。第１の分圧抵抗６３の他端は、接地されている。第２のスイッチ６２のゲート端子は、第１のスイッチ６１のソース端子と第１の分圧抵抗６３の中間ノードに接続されている。第１のスイッチ６１のゲート端子は、第１のＩＧＢＴ５１のフローティング電極端子に接続されている。第１のスイッチ６１のドレイン端子は、回路電源電位を有するローレベル電源端子に接続されている。第１のスイッチ６１および第２のスイッチ６２に用いる半導体基板の電位（ボディ電位）は、接地電位である。ローレベル電源端子は、第１の電源端子に相当する。
【００９３】
第１の分圧回路において、第１のＩＧＢＴ５１のフローティング電極から検出された電圧（以下、フローティング電圧とする）ＶPを第２のスイッチ６２に入力可能な電圧ＶG2に変換し、第２のスイッチ６２を駆動させる。第２のスイッチ６２がオン状態になると、第１のＩＧＢＴ５１のゲート端子が接地され、第１のＩＧＢＴ５１のゲート電圧ＶG1を低減させることができる。
【００９４】
このような第１のスイッチ６１および第２のスイッチ６２には、例えばＭＯＳＦＥＴが用いられる。第１のＩＧＢＴ５１と直接接続される第１のスイッチ６１において、第１のＩＧＢＴ５１のゲート・エミッタ間電圧（ゲート駆動電圧）ＶGEよりも高く、かつ第１のＩＧＢＴ５１のフローティング電圧ＶPの飽和電圧値以下に、ゲート閾値電圧を設定するのが良い。その理由は、第１のＩＧＢＴ５１が飽和モードに入っていない場合は、第１のスイッチング６１をオンさせないためである。第２のスイッチ６２のゲート閾値電圧は、第１のスイッチ６１よりも低いゲート閾値電圧とするのが良い。
【００９５】
図１８に示す回路は、第２のＩＧＢＴ５２の過電圧を検出する回路であり、第３のスイッチ７１、第４のスイッチ７２、および第２の分圧抵抗７３を備えている。第３のスイッチ７１および第４のスイッチ７２は、第２のＩＧＢＴ５２からの検出信号により、第２のＩＧＢＴ５２のゲート電圧を制御するスイッチである。また、第３のスイッチ７１および第２の分圧抵抗７３は、第２のＩＧＢＴ５２からの検出信号を第４のスイッチ７２に入力可能な電圧値に変換する機能を有する（以下、第２の分圧回路とする）。第３のスイッチ７１は、第１の電界効果トランジスタに相当する。第４のスイッチ７２は、第２の電界効果トランジスタに相当する。第２の分圧抵抗７３は、抵抗体に相当する。
【００９６】
第２のＩＧＢＴ５２のフローティング電極（図１のフローティング電極１４）端子とゲート端子の間には、第２の分圧回路を介して第４のスイッチ７２が接続されている。第３のスイッチ７１のドレイン端子は、第３のスイッチ７１のゲート端子に短絡されている。第４のスイッチ７２のソース端子および第２の分圧抵抗７３の他端は、第２のＩＧＢＴ５２のエミッタ端子に短絡されている。第３のスイッチ７１および第４のスイッチ７２のボディ電位は、第２のＩＧＢＴ５２のエミッタ端子電位となっている。その他の構成は、図１７に示す回路における第１のＩＧＢＴ５１、第１のスイッチ６１、第２のスイッチ６２および第１の分圧抵抗６３を、それぞれ第２のＩＧＢＴ５２、第３のスイッチ７１、第４のスイッチ７２および第２の分圧抵抗７３に代えた構成となっている。
【００９７】
第２の分圧回路において、第２のＩＧＢＴ５２のフローティング電圧ＶPを第４のスイッチ７２に入力可能な電圧ＶG4に変換し、第４のスイッチ７２を駆動させる。第４のスイッチ７２がオン状態になると、第２のＩＧＢＴ５２のゲート端子が接地され、第２のＩＧＢＴ５２のゲート電圧ＶG3を低減させることができる。
【００９８】
また、第３のスイッチ７１および第４のスイッチ７２は、それぞれ第１のスイッチ６１および第２のスイッチ６２と同様の方法で設定する。その際、第３のスイッチ７１では、第２のＩＧＢＴ５２のゲート・エミッタ間電圧ＶGEおよび第２のＩＧＢＴ５２のフローティング電圧ＶPの飽和電圧値を基準とする。
【００９９】
図１９は、本発明の半導体装置にかかるコレクタ・エミッタ間電圧とフローティング電圧との関係を示す特性図である。ここでは、図１７に示す保護回路を例に説明する。第１のＩＧＢＴ５１のコレクタ・エミッタ間電圧ＶCEが異常な原因により高くなる（以下、異常動作時とする）場合、第１のＩＧＢＴ５１に過電圧が印加されるとともに過電流が流れることで破壊に至る恐れがある。図１９に示す結果より、このとき、第１のＩＧＢＴ５１では、コレクタ・エミッタ間電圧ＶCEの増大に伴い、フローティング電圧ＶPも増大して飽和状態となることがわかった。
【０１００】
第１のＩＧＢＴ５１のターンオフ時、つまりゲート・エミッタ間電圧ＶGEが０Ｖの場合には、コレクタ・エミッタ間電圧ＶCEが２０Ｖ程度（測定結果Ｃ1）より大きい電圧値である例えば３０Ｖ以上で、フローティング電圧ＶPの飽和電圧は４Ｖ程度となる。一方、第１のＩＧＢＴ５１のターンオン時、つまりゲート・エミッタ間電圧ＶGEが２．０Ｖ以上の場合に、コレクタ・エミッタ間電圧ＶCEが２０Ｖ程度に達した時点で、フローティング電圧ＶPの飽和電圧は測定結果Ｃ1よりも大きくなる（測定結果Ｃ2）。例えば、ゲート・エミッタ間電圧ＶGEが６．０Ｖで、７Ｖ程度である。
【０１０１】
この測定結果Ｃ1と測定結果Ｃ2とのフローティング電圧ＶPの差は、ターンオン時における第１のＩＧＢＴ５１のｐベース領域（図１のｐベース領域４）とｐ型フローティング領域（図１のｐ型フローティング領域１３）との間に生じる電圧降下に起因している。そのため、フローティング電圧ＶPを検出することで、第１のＩＧＢＴ５１が破壊される前、すなわちコレクタ・エミッタ間電圧ＶCEが高くなりすぎる前に、第１のＩＧＢＴ５１のターンオフ時期を判別することができる。つまり、第１のスイッチ６１のゲート閾値電圧値に、第１のＩＧＢＴ５１のゲート・エミッタ間電圧（ゲート駆動電圧）ＶGEよりも高く、かつ第１のＩＧＢＴ５１のフローティング電圧ＶPの飽和電圧値以下の電圧値を設定する。これにより、第１のＩＧＢＴ５１を駆動させることができ、かつ第１のＩＧＢＴ５１が破壊に至る前に第１のＩＧＢＴ５１をターンオフすることができる。例えば、ゲート・エミッタ間電圧ＶGEが５Ｖのときに、コレクタ・エミッタ間電圧ＶCE＞２０Ｖおよびフローティング電圧ＶP＞６Ｖとなるときを異常状態とした場合は、第１のスイッチ６１のゲート閾値電圧を６Ｖに設定すれば良い。
【０１０２】
また、第１のスイッチ６１および第３のスイッチ７１に、ＬＯＣＯＳ酸化膜をゲート酸化膜として設けたフィールドＭＯＳＦＥＴを用いても良い。
【０１０３】
エッチ・スミダ（Ｈ．Ｓｕｍｉｄａ）らは、「ブレークダウン  キャラクタリスティックス  オブ  ア  ハイ−ボルテージ  ラテラル  ＰＭＯＳ  ウィズ  ＬＯＣＯＳ  ゲート  オン  ＳＯＩ（Ｂｒｅａｋｄｏｗｎ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ａ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｌａｔｅｒａｌ  ＰＭＯＳ  ｗｉｔｈ  ＬＯＣＯＳ  Ｇａｔｅ  ｏｎ  ＳＯＩ）」（ザ  ７ｔｈ  インターナショナル  シンポジウム  オン  セミコンダクタ  ウェハ  ボンディング  サイエンス，  テクノロジー，  アンド  アプリケーションズ，  ２０３ｒｄ  ミーティング  オブ  ジ  エレクトロケミカル  ソサイエティ（Ｔｈｅ  Ｓｅｖｅｎｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ  Ｓｃｉｅｎｃｅ，  Ｔｅｃｈｎｏｌｏｇｙ，  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，  ２０３ｒｄ  Ｍｅｅｔｉｎｇ  ｏｆ  ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ）、２００３年４月２９日、フランス）の中で、ゲート酸化膜の厚さを４００ｎｍとした高耐圧を有するｐチャネルＭＯＳＦＥＴについて報告している。
【０１０４】
本発明において、ｎチャネルＭＯＳＦＥＴのゲート閾値電圧Ｖthは、フラットバンド電圧Ｖfb、フェルミ準位とミッドギャプの差ΨB、誘電率εs、単位電荷ｑ、アクセプタ濃度Ｎa、ゲート酸化膜容量Ｃoxとしたときに、次の（３）式を満たす値として算出することができる。
【０１０５】
Ｖth＝Ｖfb＋２ΨB＋（４εsｑＮaΨB）0.5／Ｃox  ・・・（３）
【０１０６】
（３）式より、ゲート酸化膜Ｔox＝４００ｎｍ、アクセプタ濃度Ｎa＝１×１０16ｃｍ-3とした場合、ゲート閾値電圧Ｖthは約６Ｖとなる。
【０１０７】
次に、第１のＩＧＢＴ５１および第２のＩＧＢＴ５２の電流−電圧特性について説明する。図２０および図２１は、本発明にかかる半導体装置のコレクタ・エミッタ間電流と各電極の電圧との関係についてのシミュレーション結果を示す特性図である。図２０では、第２のＩＧＢＴ５２を動作させ、コンデンサー５３を充電させたときの電流−電圧特性を示している。また、図２１では、第１のＩＧＢＴ５１を動作させ、コンデンサー５３を放電させたときの電流−電圧特性を示している。各測定値を実測するにあたり、図１６〜図１８に示す回路を、次に示すように設定している。図１６に示す回路において、第１のＩＧＢＴ５１に流すことのできる電流値の上限（以下、電流能力とする）を０．６Ａとした。第２のＩＧＢＴ５２の電流能力を０．２Ａとした。コンデンサー５３の容量を２００ｐＦとした。抵抗５４の抵抗値を約５ｋΩとした。定電流源５５の定電流値を０．１Ａとした。ハイレベル電源端子５７に接続される回路電源の電圧を約１５０Ｖとした。
【０１０８】
また、図１７に示す回路において、第１のスイッチ６１および第２のスイッチ６２は、ｎチャネルＭＯＳＦＥＴを用いた。第１のスイッチ６１および第２のスイッチ６２のゲート閾値電圧Ｖthを、それぞれ６Ｖおよび１Ｖとした。第１のスイッチ６１のチャネル長Ｌおよびチャネル幅Ｗを、それぞれ２μｍおよび５０μｍとした。第２のスイッチ６２のチャネル長Ｌおよびチャネル幅Ｗを、それぞれ２μｍおよび１５μｍとした。第１の分圧抵抗６３の抵抗値を５０ｋΩとした。ローレベル電源端子に接続される回路電源の電圧を５Ｖとした。
【０１０９】
また、図１８に示す回路において、第３のスイッチ７１および第４のスイッチ７２は、ｎチャネルＭＯＳＦＥＴを用いた。第３のスイッチ７１および第４のスイッチ７２のゲート閾値電圧Ｖthを、それぞれ６Ｖおよび１Ｖとした。第３のスイッチ７１のチャネル長Ｌおよびチャネル幅Ｗを、それぞれ２μｍおよび５０μｍとした。第４のスイッチ７２のチャネル長Ｌおよびチャネル幅Ｗを、それぞれ２μｍおよび１５μｍとした。第２の分圧抵抗７３の抵抗値を５０ｋΩとした。なお、チャネル長Ｌとは、ＭＯＳＦＥＴのソース領域とドレイン領域との間でキャリアの流れる方向の長さをいう。また、チャネル幅Ｗとは、チャネル長Ｌと直行する方向のチャネル部分の長さをいう。
【０１１０】
コンデンサー５３を充電する場合、第１のＩＧＢＴ５１をオフ状態とし、起動スイッチ５６をオン状態にすることで、ハイレベル電源端子５７に接続される回路電源から電圧が印加され第２のＩＧＢＴ５２がターンオンされる。図２０の結果より、第２のＩＧＢＴ５２では、ハイレベル電源端子５７からの電圧により、ゲート電圧ＶGが、エミッタ電圧ＶEよりも約５Ｖほど高くなることがわかる。また、フローティング電圧ＶPは、エミッタ電圧ＶEよりも約１０Ｖほど高くなることがわかる。このとき、コレクタ・エミッタ間電流ＩCEは約０．２Ａまで増加した後に減少している。また、フローティング電圧ＶPがエミッタ電圧ＶEよりも高くなる時間（以下、充電時ＶPハイ時間とする）は、第３のスイッチ７１のゲート閾値電圧Ｖthを６Ｖに設定していることから、フローティング電圧ＶPとエミッタ電圧ＶEとの差が６Ｖ以上となる約１２ｎｓから約２１０ｎｓまでの、約２００ｎｓ間であることがわかる。つまり、第２のＩＧＢＴ５２に過電圧がかからない正常状態において、第２のＩＧＢＴ５２は２００ｎｓでターンオンすることがわかる。
【０１１１】
一方、コンデンサー５３を放電させる場合、第２のＩＧＢＴ５２をオフ状態とし、ローレベル電源端子に接続される回路電源から電圧を印加することにより、第１のＩＧＢＴ５１をターンオンさせる。図２１の結果より、第１のＩＧＢＴ５１では、ローレベル電源端子からの電圧により、ゲート電圧ＶGおよびコレクタ・エミッタ間電流ＩCEが増加し始めることがわかる。また、コレクタ電圧ＶCは、フローティング電圧ＶPの増加とともに減少し始めることがわかる。このとき、フローティング電圧ＶPが、ゲート電圧ＶG＝０Ｖのときのフローティング電圧ＶPの電圧値（約５Ｖ）よりも高くなる時間（以下、放電時ＶPハイ時間とする）は、ゲート電圧ＶGが２．５Ｖ以上となる約２０ｎｓから７０ｎｓまでの、約５０ｎｓ間であることがわかる。つまり、第１のＩＧＢＴ５１に過電圧がかからない正常状態において、第１のＩＧＢＴ５１は５０ｎｓでターンオンすることがわかる。
【０１１２】
そのため、このような回路において、第１のＩＧＢＴ５１および第２のＩＧＢＴ５２から構成される出力段を正常に動作させるためには、保護回路に用いる第１のスイッチ６１および第２のスイッチ６２のターンオン時間を、第１のＩＧＢＴ５１のターンオン時間よりも長くすることが好ましい。また、保護回路に用いる第３のスイッチ７１および第４のスイッチ７２のターンオン時間を、第２のＩＧＢＴ５２のターンオン時間よりも長くすることが好ましい。保護回路のスイッチのターンオン時間を、正常動作時のフローティング電圧ＶPがハイとなる時間よりも長くするのは、図１６に示すような回路の正常動作を妨害しないためである。
【０１１３】
次に、本発明の半導体装置のターンオン時間とフローティング電圧の関係について説明する。図２２は、本発明にかかる半導体装置の電圧特性を示す特性図である。ここでは、図１７を例に説明する。図２２では、第１のＩＧＢＴ５１のゲート容量を２４ｐＦとし、コンデンサー５３を放電させる場合の第１のＩＧＢＴ５１のゲート電圧ＶG1について示している。第１のＩＧＢＴ５１のゲート電圧ＶG1に電圧が印加されると、第１のＩＧＢＴ５１のフローティング電圧ＶPが上昇し始める。フローティング電圧ＶPが第１のスイッチ６１のゲート閾値電圧を超えた場合に、第２のスイッチ６２のゲート電圧ＶG2に電圧が印加され第２のスイッチ６２がオン状態となるため、第１のＩＧＢＴ５１のゲート電圧ＶG1が減少し始める。
【０１１４】
図２２に示す結果より、第１のＩＧＢＴ５１の異常動作時、例えば第１のスイッチ６１のターンオン時間を３４０ｎｓに設定している場合、つまり放電時ＶPハイ時間が３４０ｎｓとなる場合、第１のＩＧＢＴ５１のゲート電圧ＶG1は５Ｖから２Ｖまで降下する。一般に、ＩＧＢＴの短絡耐量はゲート電圧によって変化し、あるゲート電圧を超えると減少する。そのため、第１のＩＧＢＴ５１のゲート電圧ＶG1を減少させることで、第１のＩＧＢＴ５１の短絡耐量を増加させることができるため、異常放電時にフローティング電圧ＶPがハイとなる時間が長い場合でも、第１のＩＧＢＴ５１のゲート電圧ＶG1を制御することができる。また、異常放電時にフローティング電圧ＶPがハイとなる時間がもっと長ければ、第１のＩＧＢＴ５１のゲート電圧ＶG1の値は、第１のＩＧＢＴ５１の閾値よりも低くなり、第１のＩＧＢＴ５１はターンオフされる。
【０１１５】
一方、第１のＩＧＢＴ５１の正常動作時、第１のＩＧＢＴ５１は放電時ＶPハイ時間である５０ｎｓでプルダウンされる。このとき、図２２に示す結果より、第１のＩＧＢＴ５１のゲート電圧ＶG1の降下は０．５Ｖであり、図１７に示す回路の正常動作への影響は少ないことがわかる。
【０１１６】
図１８に示す保護回路では、第２のＩＧＢＴ５２のエミッタ端子が第４のスイッチ７２に短絡されていることで、図２２に示す電圧波形とほぼ同様の電圧波形となる。そこで、図２２に示す電圧波形を例に、コンデンサー５３を充電する場合の第２のＩＧＢＴ５２のゲート電圧ＶG3の電圧波形について説明する。このとき、図２２に示す第１のゲート電圧が、第２のＩＧＢＴ５２のゲート電圧ＶG3に相当する。図２２に示す第２のゲート電圧が、第４のスイッチ７２のゲート電圧ＶG4に相当する。第２のＩＧＢＴ５２の異常動作時、第１のＩＧＢＴ５１と同様に、第２のＩＧＢＴ５２のゲート電圧ＶG3を降下させることができ、第２のＩＧＢＴ５２が破壊されることを防止することができる。一方、第２のＩＧＢＴ５２の正常動作時、第２のＩＧＢＴ５２は放電時ＶPハイ時間である２００ｎｓでプルダウンされることとなるが、図２２に示すように、第２のＩＧＢＴ５２のゲート電圧ＶG1は２００ｎｓ間で５Ｖから３Ｖまで降下する。そのため、異常動作時と同様に、第２のＩＧＢＴ５２のゲート電圧ＶG3を制御することができる。
【０１１７】
以上の結果より、ＩＧＢＴの保護回路として設ける半導体スイッチにおいて、半導体スイッチのゲート閾値電圧を、ＩＧＢＴのゲート・エミッタ間電圧よりも高く、かつＩＧＢＴのフローティング電圧の飽和電圧値以下に設定することで、フローティング電圧の値によって、保護対象であるＩＧＢＴのターンオフ時期を判別することができることがわかった。また、半導体スイッチのターンオン時間をＩＧＢＴのターンオン時間以上に設定することで、例えばトーテムポール構成の出力段を正常に動作させることができることがわかった。また、上述したような設定とすることで、ＩＧＢＴが破壊される前にＩＧＢＴのゲート電圧を低減することができ、ＩＧＢＴの実質的な短絡耐量を高くすることができることがわかった。
【０１１８】
以上において、本発明の耐圧担持に関する構造は、高耐圧を必要とする横型ＬＤＭＯＳトランジスタなどにも応用可能である。また、本発明において、半導体装置のｎ-ドリフト領域の厚さ、トレンチの深さは、上述した数値に限らず種々変更可能である。また、本発明にかかる半導体装置を用いた回路の構成および保護回路の構成は、上述した回路構成に限らず種々変更可能であり、保護回路として用いるスイッチング素子のターンオン時間、ゲート閾値電圧などは、回路構成に合わせて好適な条件に変更することが望ましい。
【産業上の利用可能性】
【０１１９】
以上のように、本発明にかかるＩＧＢＴは、高い短絡耐量が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に用いる高耐圧スイッチング素子に適している。
【符号の説明】
【０１２０】
１  支持基板
２  絶縁層
３ａ  第１の半導体領域（ドリフト領域）
３ｂ  第２の半導体領域（ウェル領域）
４  第３の半導体領域（ベース領域）
５ａ  低抵抗領域
５ｂ  ベースコンタクト領域
６  エミッタ領域
７  エミッタ電極
８  ゲート電極
９  ゲート絶縁膜
１０  コレクタ電極
１１  第４の半導体領域（バッファ領域）
１２  コレクタ領域
１３  第５の半導体領域（ｐ型フローティング領域）
１４  フローティング電極
１５  層間絶縁膜
１６  トレンチ
１７  トレンチ埋め込み絶縁膜
１８  ゲート側壁スペーサ領域
１９  絶縁膜カバー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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