(57)【要約】【課題】オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができるＴＦＴを提供する。【解決手段】本発明のＴＦＴ１１は、絶縁基板１上に、ゲート電極１２、ゲート絶縁層１３、半導体層１４が、絶縁基板１側からこの順に積層されたボトムゲート型のＴＦＴである。半導体層１４は微結晶シリコンを含み、ＴＦＴ１１を絶縁基板１の法線方向から視たときに、ゲート電極１２を挟んで対向するソース電極１６およびドレイン電極１７におけるゲート電極１２側の各端面１６ａ・１７ａとゲート電極１２の端面１２ａ・１２ｂとがそれぞれ面一である。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に、ゲート電極、ゲート絶縁層、半導体層が、上記絶縁基板側からこの順に積層されたボトムゲート型の薄膜トランジスタであって、
上記半導体層は、微結晶シリコンを含み、
当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向するソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一であることを特徴とする薄膜トランジスタ。
【請求項２】
上記ソース電極およびドレイン電極が馬蹄形もしくは櫛歯状であり、上記ゲート電極は、上記ソース電極およびドレイン電極の輪郭に沿った蛇行形状を有していることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
請求項１または２記載の薄膜トランジスタを備えていることを特徴とするアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびアクティブマトリクス基板に関するものであり、より詳しくは、チャネル部に、微結晶シリコンを含む半導体層を用いた薄膜トランジスタおよびアクティブマトリクス基板に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（以下、「ＴＦＴ」と記す）は、半導体の電気特性を利用した三端子の能動素子であり、アクティブマトリクス型液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置におけるスイッチング素子、制御回路等として幅広い分野で利用されている。
【０００３】
上記半導体としては、一般的に、薄膜状のシリコン半導体が用いられている。シリコン半導体には、大別して、非晶質のアモルファスシリコン（ａ−Ｓｉ）と、結晶性を有する結晶性シリコンとがある。
【０００４】
アモルファスシリコンは、形成が比較的容易であり、量産性に優れている。このため、現在、最も多用されている。
【０００５】
しかしながら、半導体層（チャネル部）にアモルファスシリコンを用いたアモルファスシリコンＴＦＴは、半導体層（チャネル部）に結晶性シリコンを用いた結晶性シリコンＴＦＴに比べてオン電流が低く、半導体層内における電子および正孔の移動度（飽和領域移動度：μ_sat）が、最大でも０．４ｃｍ２／Ｖｓ程度しかない。
【０００６】
近年、液晶テレビ等の表示装置には、ディスプレイの大型化の要求に加え、微細化および高速駆動化が求められている。
【０００７】
このため、近年、アモルファスシリコンＴＦＴと比べて移動度（μ_sat）が高く、オン電流が大きい結晶性シリコンＴＦＴの研究が盛んに行われている。
【０００８】
結晶性シリコンＴＦＴとしては、例えば、半導体層（チャネル部）に多結晶シリコン（poly−Ｓｉ）を用いた多結晶シリコンＴＦＴ、半導体層（チャネル部）に微結晶シリコン（μｃ−Ｓｉ）を用いた微結晶シリコンＴＦＴが知られている。
【０００９】
これら結晶性シリコンＴＦＴは、移動度（μ_sat）が高く、オン電流が大きいことから、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができる。また、アクティブマトリクス基板内にドライバ等の周辺回路の一部または全体を作り込むことができ、アクティブマトリクス液晶表示装置あるいはイメージセンサ等において、駆動回路を同一基板上に同時に形成できるという利点を有している。
【００１０】
しかしながら、多結晶シリコンは、成膜温度が高く、安価なガラス基板を使用することができない。また、大粒径の結晶性シリコンを得るためには厚膜化が必要であり、良好な半導体特性を有する半導体層を絶縁基板全面に渡って成膜することが技術的に困難である。
【００１１】
そこで、現在、ディスプレイの大型化、微細化、および高速駆動化の観点から、微結晶シリコン（μｃ−Ｓｉ）を用いた微結晶シリコンＴＦＴが注目を集めている。
【００１２】
微結晶シリコンは微結晶相を有するシリコンであり、一般的に、プラズマＣＶＤ法等、アモルファスシリコン膜の形成方法と同様の方法を用いて作製される。その原料ガスには、水素ガスで希釈したシランガスを用いるのが一般的である。微結晶シリコンに含まれる結晶粒の粒径は数ｎｍ〜数１００ｎｍ程度と小さい。また、微結晶シリコンＴＦＴは、多結晶シリコンＴＦＴを作製するために必要とされる工程数よりも少ない工程数で作製が可能であり、アモルファスシリコンＴＦＴと同程度の工程数とコストで作製され得るという利点を有している。
【特許文献１】特開平９−８３１４号公報（公開日：１９９７年１月１０日）
【特許文献２】特開平３−２９３６４１号公報（公開日：１９９１年１２月２５日）
【特許文献３】特開平１０−１３５４６７号公報（公開日：１９９８年５月２２日）
【特許文献４】特開平６−１９４６８６号公報（公開日：１９９４年７月１５日）
【特許文献５】特開平６−３１４７８９号公報（公開日：１９９４年１１月８日）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴと比べてリーク電流（オフ電流）が高いという共通した課題を有している。
【００１４】
図１４は、Ｖｓｄ（ソース／ドレイン電圧）＝１０Ｖとしたときの微結晶シリコンＴＦＴおよびアモルファスシリコンＴＦＴのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を示すグラフである。
【００１５】
図１４に示すように、微結晶シリコンＴＦＴのＶｇ−Ｉｄ特性は、アモルファスシリコンＴＦＴと比べて優れたオン特性を発揮する一方で、Ｖｇがマイナス方向に向かうにしたがってオフ電流（Ｉｄ）が増加するという問題点を有している。このオフ電流の増加は、ディスプレイの表示品位の劣化を招く。
【００１６】
上記オフ電流の増加の要因としては、以下の二点が考えられる。
【００１７】
第一の要因としては、微結晶シリコンは、アモルファスシリコンに比べてエネルギーバンドギャップが狭く、アモルファスシリコンと比べてバンド遷移が起き易いことが挙げられる。このため、微結晶シリコンＴＦＴは、Ｖｇがマイナス側に移行するほどオフ電流が増加する。図１４におけるＶｇ＝−３０〜−２０ＶでのＩｄの跳ね上がりは、バンド遷移（Band to Band遷移）に起因する。
【００１８】
なお、オフ電流を下げる手法としては、これまで、ＬＤＤ（Lightly-Doped Drain）構造のＴＦＴ（特許文献１参照）あるいはオフセット構造のＴＦＴ（特許文献２、３参照）を用いることが提案されている。
【００１９】
ＬＤＤ構造とは、ゲート電極近傍のソース／ドレイン領域における不純物濃度を低下させるようにした構造であり、オフセット構造とは、半導体層（チャネル部）に、ゲート電極とオーバーラップしないオフセット部を設ける構造である。
【００２０】
ここで、まず、ＬＤＤ構造のＴＦＴを図１５に示す。図１５は、特許文献１に記載のＴＦＴの概略構成を示す断面図である。
【００２１】
図１５に示すように、特許文献１に記載のＴＦＴは、絶縁基板１０１上に、半導体層１０２、ゲート絶縁膜１０３、ゲート電極１０４が、絶縁基板１０１側から、この順に形成されており、上記半導体層１０２が、上記ゲート電極１０４と対向する部分に形成されたチャネル部１１１と、チャネル部１１１の両側に形成された高濃度不純物領域からなるソース領域１１２およびドレイン領域１１３と、チャネル部１１１とソース領域１１２およびドレイン領域１１３との間に形成された低濃度不純物領域１１４・１１５とを備えている。
【００２２】
上記半導体層１０２およびゲート絶縁膜１０３の上には、層間絶縁膜１０５が形成されており、ソース電極１０６およびドレイン電極１０７は、上記層間絶縁膜１０５に設けられたコンタクトホール１０８・１０９を介して、それぞれ上記ソース領域１１２およびドレイン領域１１３に電気的に接続されている。
【００２３】
上記特許文献１では、上記半導体層１０２のチャネル部１１１に、多結晶シリコンを用いており、ＬＤＤ構造のＴＦＴを構成する半導体層１０２のチャネル部１１１および低濃度不純物領域１１４・１１５を形成し、かつ、これら領域の幅を、多結晶シリコンの結晶粒径の１／２よりも小さくすることで、チャネル部１１１および低濃度不純物領域１１４・１１５での結晶粒界に沿って流れるオフ電流を排除して、オフ電流値を低減するとともに、オン／オフ電流比を向上させている。
【００２４】
次に、オフセット構造のＴＦＴを図１６に示す。図１６は、特許文献２に記載のＴＦＴの概略構成を示す断面図である。
【００２５】
図１６に示すように、特許文献２に記載のＴＦＴは、絶縁基板２０１上に、多結晶シリコン薄膜２０２、ゲート絶縁膜２０３、ゲート電極２０４が、絶縁基板２０１側から、この順に形成されている。
【００２６】
上記特許文献２では、上記多結晶シリコン薄膜２０２をパターニングすることにより、チャネル部２１１と、チャネル部２１１の両側に形成されたソース領域２１２およびドレイン領域２１３と、容量用下部電極２１４とが形成されているとともに、上記チャネル部２１１が、ゲート電極２０４の下方領域２１５とその両側のオフセット領域２１６・２１７とで形成されている。
【００２７】
このように、上記特許文献２では、上記チャネル部２１１における、ゲート電極２０４の下方領域２１５の両側にオフセット領域２１６・２１７を形成することにより、ＴＦＴのオフ電流を小さくして、画像品位の向上を図っている。
【００２８】
また、微結晶シリコンＴＦＴにおいてオフ電流が増加する第二の要因としては、微結晶シリコンＴＦＴでは、チャネル部の形成にチャネルエッチングプロセスを用いていることが挙げられる。以下にこの理由について説明する。
【００２９】
チャネル部がアモルファスシリコンからなる従来のＴＦＴは、ゲート電極よりも上層に半導体層が形成されるボトムゲート型のＴＦＴが主流であり、例えば、ガラス等の絶縁基板上に、ゲート電極、ゲート絶縁膜、真性アモルファスシリコンからなる半導体層、エッチングストッパ層、不純物をドープしたシリコン半導体（ｎ＋Ｓｉ）からなるソース／ドレイン電極あるいはソース／ドレイン電極の下層のオーミックコンタクト層が、この順に形成された構成を有し、上記半導体層上に形成されたエッチングストッパ層によって、不純物をドープしたシリコン半導体からなるソース／ドレイン電極あるいはソース／ドレイン電極の下層のオーミックコンタクト層が分離されている（特許文献４、５参照）。
【００３０】
これに対し、結晶性シリコンＴＦＴは、前記特許文献１〜３に示されているように、一般的に、半導体層より上方にゲート電極が形成されるトップゲート構造を有している。なお、この理由としては、例えば、以下の理由が挙げられる。
【００３１】
前記したように、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴと比べてオフ電流が高いという共通した課題を有し、このオフ電流を下げる手法として、ＬＤＤ構造のＴＦＴあるいはオフセット構造のＴＦＴが用いられている。
【００３２】
トップゲート構造のＴＦＴでは、半導体層より上方にゲート電極が形成されるため、例えば、ＬＤＤ構造としたときに、不純物注入領域を、ゲート電極と自己整合的に形成（セルフアライメント）することができる。
【００３３】
また、例えば、多結晶シリコンＴＦＴは、絶縁基板上にアモルファスシリコンを堆積した後、レーザあるいは加熱炉等で熱処理（アニール）することにより結晶化が行われる。このため、トップゲート構造のＴＦＴでは、ゲートメタルを成膜する前に、高温処理を伴う結晶化工程を行うことができるといった利点を有している。
【００３４】
このようなトップゲート構造のＴＦＴにおいては、絶縁基板上に例えば上記した手法により結晶性シリコンからなる半導体層を形成した後、この半導体層を島状にパターニング（プラズマエッチング）する。このとき、酸素プラズマ中から酸素等の不純物が導入される等すると、チャネル面にプラズマダメージが残る。
【００３５】
このように、結晶性シリコンＴＦＴでは、チャネル面にプラズマダメージが残り、エッチングストッパを用いたアモルファスシリコンＴＦＴと比べてオフ電流が発生し易くなる。
【００３６】
なお、このようなダメージを改善する手法としては、ＴＦＴのＬＤＤ構造化あるいはオフセット構造化とは別に、従来、例えば、Ｈ２プラズマ処理、Ｎ２プラズマ処理、Ｈｅプラズマ処理等の様々なプラズマトリートメント（終端化プロセス）が試みられている。
【００３７】
上記したように、オフ電流を下げる手法としては、多結晶シリコンＴＦＴにおいて、種々提案されている。
【００３８】
しかしながら、特許文献１〜３に示すように、ＬＤＤ構造のＴＦＴおよびオフセット構造のＴＦＴは、何れもトップゲート構造を有していることから、イオン注入機が必要である。このため、投資コストが高くなり、コストアップを招いている。
【００３９】
また、上記したようにＬＤＤ構造あるいはオフセット構造とする場合、マスク枚数並びに工程数が増加する。
【００４０】
さらに、トップゲート構造では、ゲート絶縁膜形成前に半導体層（チャネル部）を形成（パターニング）する必要があり、トランジスタ動作にとって重要な界面を形成するゲート絶縁膜／半導体層を連続的に成膜することは困難である。また、ゲート絶縁膜／半導体層を連続成膜するとしても、チャネル面は半導体層上面であるために、引き続き行われるゲート絶縁膜形成の際にプラズマ等によってチャネル面がダメージを受ける可能性が高い。
【００４１】
また、本願発明者らの検討によれば、オフセット構造のＴＦＴは、オフ電流は減少するものの、オン電流も急激に減少することが判った。
【００４２】
本発明は、上記問題点に鑑みなされたものであり、その目的は、オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができる薄膜トランジスタおよびアクティブマトリクス基板を提供することにある。
【課題を解決するための手段】
【００４３】
本発明にかかる薄膜トランジスタは、上記課題を解決するために、絶縁基板上に、ゲート電極、ゲート絶縁層、半導体層が、上記絶縁基板側からこの順に積層されたボトムゲート型の薄膜トランジスタであって、上記半導体層は、微結晶シリコンを含み、当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向するソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一であることを特徴としている。
【００４４】
また、本発明にかかるアクティブマトリクス基板は、上記薄膜トランジスタを備えていることを特徴としている。
【００４５】
なお、本発明において、「当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向する上記ソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一」とは、上記ソース電極およびドレイン電極における上記ゲート電極側の各端面が、上記ゲート電極の各端面の延長線上（つまり、同一面内）に位置し、平面視で（つまり、上記薄膜トランジスタを基板面に対し垂直方向から見たときに）、上記ソース電極およびドレイン電極が、上記ゲート電極とオーバーラップもしくは平面的に離間していないことを意味する。
【００４６】
本願発明者らは、上記課題を解決すべく鋭意検討した結果、微結晶シリコンを用いたボトムゲート型の薄膜トランジスタにおいて、該薄膜トランジスタを絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向する上記ソース電極およびドレイン電極における上記ゲート電極側（つまり、チャネル部側）の各端面と、上記ゲート電極の端面とがそれぞれ面一である場合のみ、オン電流を維持したままオフ電流のみを下げることができることを見出した。
【００４７】
また、上記薄膜トランジスタは、ボトムゲート構造を有していることから、トランジスタ動作にとって重要な界面を形成する上記ゲート絶縁層および半導体層を連続的に成膜することができるとともに、ゲート絶縁層形成の際に、プラズマ等によってチャネル面がダメージを受けることもない。
【００４８】
しかも、上記薄膜トランジスタは、ボトムゲート構造を有していることから、現行のアモルファスシリコンＴＦＴの生産ラインとの相性が良い。また、イオン注入機が不要であり、投資コストを低く抑えることができるとともに、ＬＤＤ構造あるいはオフセット構造とする場合のようにマスク枚数や工程数が増加することもない。
【００４９】
さらに、上記薄膜トランジスタは、チャネル部に微結晶シリコンを用いていることから、移動度（μ_sat）が高く、オン電流が大きい。このため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができる。また、アクティブマトリクス基板内にドライバ等の周辺回路の一部または全体を作り込むことができ、アクティブマトリクス液晶表示装置あるいはイメージセンサ等において、駆動回路を同一基板上に同時に形成できるという利点も有している。
【００５０】
また、微結晶シリコンは、成膜温度が低く、上記絶縁基板として、安価なガラス基板を使用することができる。
【００５１】
しかも、上記薄膜トランジスタは、上記半導体層、つまり、チャネル部に微結晶シリコンを用いていることから、多結晶シリコン薄膜トランジスタを作製するために必要とされる工程数よりも少ない工程数で作製が可能である。
【００５２】
したがって、上記薄膜トランジスタは、アモルファスシリコン薄膜トランジスタの生産プロセスと同等のマスク枚数での作製が可能であり、また、アモルファスシリコン薄膜トランジスタと同程度の工程数やコストで作製され得るという利点を有している。
【００５３】
したがって、上記の各構成によれば、オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができる薄膜トランジスタを提供することができる。
【００５４】
上記ソース電極およびドレイン電極は、馬蹄形もしくは櫛歯状であり、上記ゲート電極は、上記ソース電極およびドレイン電極の輪郭に沿った蛇行形状を有していることが好ましい。
【００５５】
薄膜トランジスタのオン電流は、通常、チャネル幅に比例することから、大きなオン電流を得るためには、チャネル長を小さくし、チャネル幅を大きくする必要がある。
【００５６】
前記したように、上記薄膜トランジスタにおいて、上記半導体層を挟んで対向するソース電極およびドレイン電極における上記半導体層側の各端面と、上記ゲート電極の端面とは、それぞれ面一に形成されている。したがって、上記ソース電極およびドレイン電極が馬蹄形もしくは櫛歯状である場合、上記ゲート電極は、上記ソース電極およびドレイン電極の輪郭に沿った蛇行形状を有している。
【００５７】
上記の構成によれば、上記ソース電極およびドレイン電極の輪郭に沿って蛇行する上記ゲート電極の形状で規定されるチャネル幅を、上記ソース電極およびドレイン電極間の距離で決定されるチャネル長に対して大きくすることができる。
【００５８】
したがって、上記の構成によれば、薄膜トランジスタを大型化することなく、オン電流を十分に大きくすることができる。言い換えれば、狭い面積でも広いチャネル幅を確保することができる。
【発明の効果】
【００５９】
本発明にかかる薄膜トランジスタおよびアクティブマトリクス基板は、以上のように、微結晶シリコンを用いたボトムゲート型の薄膜トランジスタにおいて、当該薄膜トランジスタを上記絶縁基板の法線方向から視たときに、上記ゲート電極を挟んで対向するソース電極およびドレイン電極における上記ゲート電極側の各端面と、上記ゲート電極の端面とがそれぞれ面一である構成を有し、これにより、オン電流を維持したままオフ電流のみを下げることができる。
【００６０】
また、上記薄膜トランジスタは、ボトムゲート構造を有していることから、トランジスタ動作にとって重要な界面を形成する上記ゲート絶縁層および半導体層を連続的に成膜することができるとともに、チャネル面のプラズマダメージを回避することができる。
【００６１】
さらに、上記薄膜トランジスタは、チャネル部に微結晶シリコンを用いていることから、移動度（μ_sat）が高く、オン電流が大きい。
【００６２】
しかも、上記薄膜トランジスタは、ボトムゲート構造を有していることから、現行のアモルファスシリコンＴＦＴの生産ラインとの相性が良く、イオン注入機が不要で、投資コストを低く抑えることができるとともに、マスク枚数や工程数も少なくて済むという利点を有している。
【００６３】
したがって、本発明によれば、オン電流を維持したままオフ電流を下げることができ、かつ、安価で優れた表示品位を得ることができる薄膜トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００６４】
〔実施の形態１〕
本発明の一実施形態について図１〜図１０に基づいて説明すれば以下の通りである。
【００６５】
図１は、本実施の形態にかかる薄膜トランジスタ（以下、「ＴＦＴ」と記す）の概略構成を示す断面図であり、図２は、図１に示すＴＦＴを備えたアクティブマトリクス基板（薄膜トランジスタ基板）の要部の概略構成を示す平面図である。
【００６６】
図２に示すように、本実施の形態にかかるアクティブマトリクス基板１０は、ガラス基板等の絶縁基板１上に、互いに平行に配置された複数のゲートライン２と、各ゲートライン２に直交して配置された複数のソースライン３とを備えている。これらゲートライン２とソースライン３とは、互いに異なる平面に形成されており、上記ゲートライン２上に形成されたゲート絶縁層１３（図１参照）によって電気的に絶縁分離されている。
【００６７】
これらゲートライン２とソースライン３とで囲まれた領域には、それぞれ、画素電極４が形成されている。これら画素電極４は、上記絶縁基板１上に、マトリクス状に配置されている。
【００６８】
また、上記ゲートライン２とソースライン３との各交差部には、スイッチング素子として、本実施の形態にかかるＴＦＴ１１が、それぞれ配置されている。
【００６９】
上記ＴＦＴ１１のゲート電極１２は、上記ゲートライン２の一部からなっている。また、上記ＴＦＴ１１のソース電極１６は、上記ソースライン３の一部からなっている。上記ＴＦＴ１１のドレイン電極１７は、上記画素電極４に電気的に接続されている。すなわち、上記画素電極４は、上記ゲートライン２に接続されたＴＦＴ１１を介して上記ソースライン３に接続されている。
【００７０】
また、上記画素電極４上には、必要に応じて、図示しない配向膜が設けられている。上記アクティブマトリクス基板１０は、例えば、図示しないカラーフィルタ基板等の対向と、液晶層等の表示媒体層を介して貼り合わされることにより、液晶表示装置等の表示装置として用いられる。
【００７１】
本実施の形態にかかるＴＦＴ１１は、図１に示すように、絶縁基板１上に、ゲート電極１２、ゲート絶縁層１３、半導体層１４（チャネル部）が、上記絶縁基板１側からこの順に配された、ボトムゲート型のＴＦＴである。
【００７２】
上記半導体層１４は、微結晶シリコンを含む微結晶シリコン層であり、ゲート絶縁層１３上に、島状に形成されている。
【００７３】
また、上記ゲート絶縁層１３上には、上記半導体層１４および該半導体層１４上に形成されたオーミックコンタクト層１５を介して、ソース電極１６およびドレイン電極１７が設けられている。また、上記半導体層１４、ソース電極１６、およびドレイン電極１７の上には、これら半導体層１４、ソース電極１６、およびドレイン電極１７を覆うパッシベーション膜３１（保護膜）が設けられている。
【００７４】
上記ＴＦＴ１１を上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２を挟んで対向する上記ソース電極１６およびドレイン電極１７における、上記ゲート電極１２側の各端面１６ａ・１７ａは、図１および図２において二点鎖線で囲んだ領域に示すように、上記ソース電極１６およびドレイン電極１７と対向する、上記ゲート電極１２の各端面１２ａ・１２ｂに対し、それぞれ面一となるように形成されている。言い換えれば、上記半導体層１４のチャネル部を挟んで対向する上記ソース電極１６およびドレイン電極１７における、チャネル部側の各端面１６ａ・１７ａは、上記ゲート電極１２の各端面１２ａ・１２ｂに対し、それぞれ面一となるように形成されている。
【００７５】
なお、本実施の形態において、「上記ＴＦＴ１１を上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２を挟んで対向する上記ソース電極１６およびドレイン電極１７における、上記ゲート電極１２側の各端面１６ａ・１７ａが、上記ゲート電極１２の各端面１２ａ・１２ｂに対し、それぞれ面一」とは、上記ソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記ゲート電極１２の各端面１２ａ・１２ｂの延長線上（つまり、同一面内）に位置しており、平面視で（つまり、上記ＴＦＴ１１を上から見たときに）、上記ソース電極１６およびドレイン電極１７が、ゲート電極１２とオーバーラップもしくは離間（平面的に離間）していないことを意味する。
【００７６】
図３は、従来のオフセット構造を有するＴＦＴにおけるソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を示すグラフである。図３は、オフセット構造を有するＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を示している。
【００７７】
また、図４は、ソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を調べるために用いたボトムゲート型のＴＦＴの概略構成を示す断面図であり、図５（ａ）・（ｂ）は、ボトムゲート型のＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときのソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を示すグラフである。なお、図５（ａ）は、図４に示すボトムゲート型のＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときの該オーバーラップ量（μｍ）と、Ｖｇ＝３０Ｖとしたときのオン電流（Ａ）との関係を示し、図５（ｂ）は、図４に示すボトムゲート型のＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量（μｍ）を種々変更したときの該オーバーラップ量（μｍ）と、Ｖｇ＝−３０Ｖとしたときのオフ電流（Ａ）との関係を示す。
【００７８】
なお、説明の便宜上、図４において、図１に示す構成要素と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。
【００７９】
図４に示すＴＦＴは、絶縁基板１上に、ゲート電極１２、ゲート絶縁層１３、半導体層１４（第１の半導体層、チャネル部）、Ｐ（リン）等のｎ型不純物をドープしたｎ＋シリコンからなるオーミックコンタクト層１５（第２の半導体層）、ソース電極１６およびドレイン電極１７が、この順に積層されている。
【００８０】
上記半導体層１４には、微結晶シリコンを含む微結晶シリコン層を用いた。また、オーミックコンタクト層１５には、ｎ＋アモルファスシリコンを用いた。上記測定は、ゲート電極１２とソース電極１６（あるいはドレイン電極１７）とのオーバーラップ量ｘ（μｍ）を変更した以外は、同じ測定条件にて測定した。なお、上記ゲート電極１２とソース電極１６とのオーバーラップ量ｘと、ゲート電極１２とドレイン電極１７とのオーバーラップ量ｘとは互いに等しくなるように設定されている。
【００８１】
図３に示すように、オフセット構造のＴＦＴは、ソース電極およびドレイン電極とゲート電極とのオーバーラップ量が−０．５μｍのときに見られるように、オフ電流は減少するが、オン電流も急激に減少する。
【００８２】
これに対し、図５（ａ）・（ｂ）に示すように、ソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａとゲート電極１２の各端面１２ａ・１２ｂとが面一（つまり、ソース電極１６およびドレイン電極１７とゲート電極１２とのオーバーラップ量ｘが０μｍ）の場合のみ、オン電流が高く、かつ、オフ電流が小さくなる。
【００８３】
なお、上記オーバーラップ依存性は、シミュレーションにより求めた。上記シミュレーションに用いた条件は、以下の通りである。
【００８４】
トランジスタサイズ：チャネル長Ｌ＝４μｍ（図４参照）、チャネル幅Ｗ＝２０μｍ
ゲート線幅ｄ（図４参照）：１４μｍ、１０μｍ、６μｍ、４μｍ、３μｍ
また、表１に、図５（ａ）・（ｂ）に示すシミュレーション結果をまとめて示す。
【００８５】
【表１】
2010129881.tif 000003
【００８６】
本実施の形態によれば、上記したようにソース電極１６およびドレイン電極１７とゲート電極１２とのオーバーラップ量ｘをゼロにする（つまり、図１に示す構成とする）ことで、オン電流を維持したままオフ電流のみを下げることができ、良好なＴＦＴ特性を得ることができることが判る。
【００８７】
ここで、上記したようにソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａとゲート電極１２の各端面１２ａ・１２ｂとが面一の重畳しない構造にすることによってオフ電流が低減するメカニズムについて以下に説明する。
【００８８】
図１０は、特許文献３に記載のＴＦＴの構成の一例を示す断面図である。
【００８９】
図１０に示す薄膜トランジスタは、トップゲート型のトランジスタであり、透明なガラス基板３０１上に、バッファ層３０２、多結晶シリコンからなる半導体層３０３、ゲート絶縁膜３０４、ゲート電極３０５、層間絶縁膜３０６、ソース電極３０７およびドレイン電極３０８が、ガラス基板３０１側からこの順に設けられた構成を有している。
【００９０】
上記半導体層３０３は、チャネル部３１１と、その両側に形成されたソース領域３１２およびドレイン領域３１３を備えるとともに、上記ソース領域３１２、ドレイン領域３１３と上記チャネル部３１１との間にそれぞれ設けられた、高抵抗のオフセット部３１４・３１５を備えている。上記ゲート電極３０５は、上記ゲート絶縁膜３０４上に、上記オフセット部３１４・３１５とオーバーラップしないように設けられており、ソース電極３０７およびドレイン電極３０８は、上記層間絶縁膜３０６に設けられたコンタクトホール３０９を介して、上記ソース領域３１２、ドレイン領域３１３とそれぞれ電気的に接続されている。
【００９１】
オフ電流の原因は、一般的に、トランジスタがオフのとき、ソース電極とドレイン電極との間に印加された電圧が、ドレイン領域とチャネル部との境界部分に集中し、ドレイン領域とチャネル部との接合部でトラップを介して漏れ電流が生じるためと考えられている。
【００９２】
したがって、図１０に示すようなオフセット構造の薄膜トランジスタは、ドレイン領域３１３とチャネル部３１１との間に設けられた高抵抗のオフセット部３１５で、上記接合部での電界を分散させることにより、オフ電流を低減させることができる。
【００９３】
なお、ＬＤＤ構造のＴＦＴも、基本的には図１０に示すオフセット構造のＴＦＴと同様の考え方で、オフ電流を低減させることができる。
【００９４】
ボトムゲート型のＴＦＴに関しても、同様のことが言える。図４に示すように、ボトムゲート型のＴＦＴでは、ドレイン電極１７とゲート電極１２との間のオーバーラップ量ｘが大きいほど漏れ電流は大きくなり、ドレイン電極１７とゲート電極１２との間に隙間（オフセット）をもたせると漏れ電流は小さくなる。
【００９５】
しかしながら、図３に示したように、ドレイン電極１７とゲート電極１２との間に隙間（オフセット）をもたせると、オン電流も下がる。つまり、漏れ電流の大きさと、オン電流の大きさとは、トレードオフの関係にある。
【００９６】
このため、オン電流を下げずにオフ電流を下げるには、ソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａとゲート電極１２の各端面１２ａ・１２ｂとが面一の重畳しない構造が最適と考えられる。
【００９７】
本実施の形態によれば、上記したように、微結晶シリコン（μｃ−Ｓｉ）を用いたボトムゲート型のＴＦＴにおいて、ゲート電極１２とドレイン電極１７とのオーバーラップを制御することで、オフ電流を低減し、オン／オフ特性の良いトランジスタ構造を実現することができる。すなわち、上記ＴＦＴ１１を用いれば、図５（ａ）・（ｂ）に示したように、オン電流を維持したままオフ電流のみを下げることができる。
【００９８】
また、上記ＴＦＴ１１は、図１に示すようにボトムゲート構造を有していることから、トランジスタ動作にとって重要な界面を形成する上記ゲート絶縁層１３および半導体層１４を連続的に成膜することができるとともに、ゲート絶縁層１３形成の際に、プラズマ等によってチャネル面がダメージを受けることもない。
【００９９】
しかも、上記ＴＦＴ１１は、ボトムゲート構造を有していることから、現行のアモルファスシリコンＴＦＴの生産ラインとの相性が良い。また、イオン注入機が不要であり、投資コストを低く抑えることができるとともに、ＬＤＤ構造あるいはオフセット構造とする場合のようにマスク枚数や工程数が増加することもない。
【０１００】
さらに、上記ＴＦＴ１１は、チャネル部に微結晶シリコンを用いていることから、移動度（μ_sat）が高く、オン電流が大きい。このため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができる。また、アクティブマトリクス基板１０内にドライバ等の周辺回路の一部または全体を作り込むことができ、アクティブマトリクス液晶表示装置あるいはイメージセンサ等において、駆動回路を同一基板上に同時に形成できるという利点も有している。
【０１０１】
また、微結晶シリコンは、成膜温度が低く、上記したように、絶縁基板１として、安価なガラス基板を使用することができる。なお、微結晶シリコンに含まれる結晶粒の粒径は数ｎｍ〜数１００ｎｍ程度と小さく、膜厚が薄く、良好な半導体特性を有する半導体層１４を、絶縁基板１全面に渡って成膜することができる。
【０１０２】
しかも、上記ＴＦＴ１１は、チャネル部に微結晶シリコンを用いていることから、多結晶シリコンＴＦＴを作製するために必要とされる工程数よりも少ない工程数で作製が可能である。
【０１０３】
したがって、上記ＴＦＴ１１は、アモルファスシリコンＴＦＴの生産プロセスと同等のマスク枚数での作製が可能であり、また、アモルファスシリコンＴＦＴと同程度の工程数やコストで作製され得るという利点を有している。
【０１０４】
以上のように、上記ＴＦＴ１１によれば、オン電流を維持したままオフ電流のみを下げることができるのみならず、安価で優れた表示品位を得ることができる。
【０１０５】
次に、上記ＴＦＴ１１の製造方法について、図６（ａ）〜（ｆ）を参照して以下に説明する。
【０１０６】
図６（ａ）〜（ｆ）は、本実施の形態にかかる、上記図１に示すＴＦＴ１１の製造方法の一例を、製造工程順に示す断面図である。
【０１０７】
まず、図６（ａ）に示すように、ガラス基板等の絶縁基板１上に、ゲート電極１２を形成する。ゲート電極１２は、上記絶縁基板１上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて導電層を形成し、その後、上記導電層上に、レジストパターン膜を形成し、このレジストパターン膜をマスクとするフォトリソグラフィにより上記導電層をパターニングすることによって形成することができる。上記ゲート電極１２は、例えば島状にパターン形成される。
【０１０８】
なお、上記ＴＦＴ１１を備えた薄膜トランジスタ基板（ＴＦＴ基板）として、図２に示すアクティブマトリクス基板１０を製造する場合、上記導電層をパターニングすることで、ゲートライン２、ゲート電極１２を同時にパターン形成することができる。
【０１０９】
上記導電材料としては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、インジウム錫酸化物（ＩＴＯ）、酸化錫（ＳｎＯ２）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）等の低抵抗の金属およびその合金が挙げられるが、これに限定されるものではない。また、上記ゲートライン２およびゲート電極１２は、単層で形成されていてもよく、上記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。
【０１１０】
また、上記パターニングには、ドライエッチングを用いてもよく、ウェットエッチングを用いてもよい。
【０１１１】
次に、図６（ｂ）に示すように、上記ゲート電極１２を覆うように、例えばプラズマＣＶＤ法（chemical vapor deposition；化学気相反応法）あるいはスパッタ法により、窒化シリコン（ＳｉＮｘ）等からなるゲート絶縁層１３、微結晶シリコンを含む半導体層１４（微結晶シリコンを含む半導体材料からなる層）、Ｐ（リン）等のｎ型不純物をドープしたｎ＋シリコン（ｎ＋アモルファスシリコンまたはｎ＋微結晶シリコン）からなるオーミックコンタクト層１５（ｎ＋シリコンを含む半導体材料からなる層）を、絶縁基板１側からこの順に連続成膜（積層）する。
【０１１２】
その後、図６（ｃ）に示すように、上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５をエッチングする。
【０１１３】
なお、上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５のエッチングは、例えば、塩素（Ｃｌ２）ガス、あるいは、塩化水素（ＨＣｌ）および六フッ化硫黄（ＳＦ６）系ガス等を用いたドライエッチング法にて行うことができる。
【０１１４】
また、上記エッチングに用いたレジストマスク（図示せず）は、上記エッチングの後に、有機アルカリを含む剥離液等を用いて剥離除去される。図６（ｃ）は、上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５の２層を島状にパターニングした後、上記レジストマスクを除去した状態を示している。
【０１１５】
次に、図６（ｄ）に示すように、上記ゲート絶縁層１３並びに上記微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる導電層を形成（積層）し、その上に、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７に対向するゲート電極１２の端面１２ａ・１２ｂと面一の開口端２１ａ・２１ｂを有する開口部２１ｃが設けられたレジストマスク２１を形成する。
【０１１６】
上記レジストマスク２１の種類は特に限定されるものではなく、上記レジストマスク２１としては、ネガ型レジストからなるマスクであってもよく、ポジ型レジストからなるマスクであっても構わない。
【０１１７】
上記レジストマスク２１は、ＴＦＴ１１のゲート幅（つまり、上記ゲート電極１２の端面１２ａと端面１２ｂとの間の距離）の設計寸法と、上記レジストマスク２１の開口幅（開口端２１ａと開口端２１ｂとの間の距離）の設計寸法とが一致するとともに、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２の端面１２ａ・１２ｂと上記レジストマスク２１の開口端２１ａ・２１ｂの位置が一致するように設計される。上記開口部２１ｃの開口形状は、上記ゲート電極１２と、平面視で同じ形状を有している。
【０１１８】
次いで、上記レジストマスク２１に設けられた開口部２１ｃ（上記レジストマスク２１で覆われていない領域）における上記導電層およびオーミックコンタクト層１５をエッチング除去することにより、図６（ｄ）に示すように、ソース／ドレイン電極分離パターニングが行われる。これにより、上記導電層からなるソース電極１６およびドレイン電極１７が形成される。このようにして形成されたソース電極１６およびドレイン電極１７は、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２とオーバーラップすることなくパターン分離されており、上記ゲート電極１２側の各端面１６ａ・１７ａと面一の端面１６ａ・１７ａをそれぞれ有している。
【０１１９】
その後、図６（ｅ）に示すように、引き続きエッチングを行って、上記オーミックコンタクト層１５をエッチングする。その後、さらに、上記微結晶シリコンを含む半導体層１４も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチ処理（チャネルエッチング加工）が行われる。
【０１２０】
以上のように、上記の方法によれば、図６（ｅ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたソース電極１６およびドレイン電極１７が形成される。
【０１２１】
なお、上記ソース電極１６およびドレイン電極１７に用いられる導電材料としては、前記例示の導電材料、すなわち、上記ゲートライン２およびゲート電極１２と同様の導電材料を用いることができる。また、上記ソース電極１６およびドレイン電極１７は、単層で形成されていてもよく、上記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。
【０１２２】
また、上記パターニングには、ドライエッチングを用いてもよく、ウェットエッチングを用いてもよい。
【０１２３】
なお、上記ＴＦＴ１１を備えたＴＦＴ基板として、図２に示すアクティブマトリクス基板１０を製造する場合、上記導電層をパターニングすることで、ソースライン３、上記ソース電極１６およびドレイン電極１７を同時にパターン形成することができる。
【０１２４】
上記ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。チャネル部の上面は、オフ電流を低減するために、上記したようにチャネル部上のオーミックコンタクト層１５を除去する際に、薄くエッチングされている。
【０１２５】
上記チャネルエッチ処理後、上記レジストマスク２１を、有機アルカリを含む剥離液等を用いて剥離除去することにより、本実施の形態にかかるＴＦＴ１１が得られる。図６（ｆ）は、上記ソース電極１６およびドレイン電極１７を形成した後、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）した状態を示している。
【０１２６】
このように、必要に応じて、上記半導体層１４、ソース電極１６、およびドレイン電極１７の上に、さらに窒化シリコン（ＳｉＮｘ）等のパッシベーション膜（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）してもよい。
【０１２７】
なお、図示はしないが、上記ＴＦＴ１１上に、感光性アクリル樹脂を塗布して層間絶縁膜を形成し、該層間絶縁膜に、上記ドレイン電極１７に達するコンタクトホールを形成し、その後、上記層間絶縁膜上に、ＩＴＯやＳｎＯ２等の透明導電膜をスパッタ法等により形成（積層）した後、パターニングして図２に示す画素電極４を形成することで、上記ＴＦＴ１１を備えたＴＦＴ基板として、図２に示すアクティブマトリクス基板１０を製造することができる。
【０１２８】
なお、本実施の形態において、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。
【０１２９】
以上の方法により、ゲート電極１２とソース電極１６との間、並びに、ゲート電極１２とドレイン電極１７との間のオーバーラップ量ｘがゼロ（０μｍ）の本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。
【０１３０】
上記構造（オーバーラップ量）は、光学顕微鏡あるいは電子顕微鏡による観察を行うことで、容易に確認することができる。
【０１３１】
なお、上記したように、図６（ａ）〜（ｆ）に示す製造方法では、通常のＴＦＴプロセスを使用し、ＴＦＴ１１のゲート幅とソース／ドレインのチャネル部の設計値を一致させることで、チャネル部のゲート電極１２とソース電極１６およびドレイン電極１７とのオーバーラップを無くす方法について説明した。しかしながら、本実施の形態はこれに限定されるものではない。上記方法以外にも、例えば、以下に示す３通りのＴＦＴプロセスが挙げられる。
【０１３２】
図７（ａ）〜（ｈ）は、リフトオフプロセスを用いたＴＦＴ１１の製造方法を、製造工程順に示す断面図である。
【０１３３】
なお、図７（ａ）〜（ｈ）に示す製造方法において、図７（ａ）〜（ｃ）に示す工程は、図６（ａ）〜（ｃ）に示す工程と同じである。したがって、図７（ａ）〜（ｃ）に示す工程については、その説明を省略する。なお、上記製造例においても、図7（ｃ）は、微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５の２層を島状にパターニングした後、上記半導体層１４およびオーミックコンタクト層１５のエッチングに用いたレジストマスク（図示せず）を除去した状態を示している。
【０１３４】
次に、図7（ｄ）に示すように、上記オーミックコンタクト層１５上にポジ型レジスト層２２を積層し、上記絶縁基板１の裏面側から光を照射することにより、上記ポジ型レジスト層２２を裏面露光する。
【０１３５】
このとき、上記ゲート電極１２がマスクとして機能することから、上記ポジ型レジスト層２２における上記ゲート電極１２の真上に位置する部分は露光されず、ゲート電極１２が存在しない領域の上に位置する部分のみが露光される。
【０１３６】
したがって、上記裏面露光後に現像を行うことで、図７（ｄ）に示すように、ゲート電極１２の端面１２ａ・１２ｂと面一な端面２２ａ・２２ｂを有する、上記ポジ型レジスト層２２からなるマスクを、上記ゲート電極１２に対して自己整合的に形成することができる。なお、図７（ｄ）は、上記したように、上記ポジ型レジスト層２２を裏面露光することで、上記ゲート電極１２の平面レイアウトと同様の平面レイアウトを有する、上記ポジ型レジスト層２２からなるマスクが、上記オーミックコンタクト層１５上に形成された状態を示している。
【０１３７】
次に、図７（ｅ）に示すように、上記ゲート絶縁層１３、半導体層１４、オーミックコンタクト層１５、および上記ポジ型レジスト層２２の上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる導電層２３を形成（積層）し、その上に、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７に対向するゲート電極１２の端面１２ａ・１２ｂと面一の開口端２４ａ・２４ｂを有する開口部２４ｃが設けられたレジストマスク２４を形成する。
【０１３８】
なお、上記レジストマスク２４は、前記レジストマスク２１と同様にして設計される。すなわち、上記レジストマスク２４は、前記レジストマスク２１と同様に、ＴＦＴ１１のゲート幅（つまり、上記ゲート電極１２の端面１２ａと端面１２ｂとの間の距離）の設計寸法と、上記レジストマスク２４の開口幅（開口端２４ａと開口端２４ｂとの間の距離）の設計寸法とが一致するとともに、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２の端面１２ａ・１２ｂと上記レジストマスク２４の開口端２４ａ・２４ｂの位置が一致するように設計される。また、上記方法においても、上記レジストマスク２４は、ネガ型レジストからなるマスクであってもポジ型レジストからなるマスクであってもよく、その種類は特に限定されるものではない。
【０１３９】
次に、図７（ｆ）に示すように、例えばウェットエッチングによって上記導電層２３をエッチングしてソース／ドレイン電極分離パターニングを行う際に、チャネル部上のポジ型レジスト層２２上に積層された上記導電層２３をリフトオフする。これにより、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７が、上記ゲート電極１２とオーバーラップすることなく、パターン分離される。このようにして形成されたソース電極１６およびドレイン電極１７は、図６（ｅ）に示すソース電極１６およびドレイン電極１７同様、上記ゲート電極１２側の各端面１６ａ・１７ａと面一の端面１６ａ・１７ａをそれぞれ有している。
【０１４０】
また、上記したように上記ソース電極１６およびドレイン電極１７のパターン分離にリフトオフプロセスを用いることで、上記パターン分離を、簡単かつ精度良く行うことができる。
【０１４１】
以降の工程は、図６（ｅ）・（ｆ）に示す工程と同様であり、図７（ｆ）に示す工程の後、図７（ｇ）に示すように、引き続きエッチングを行って、上記オーミックコンタクト層１５をエッチングする。その後、さらに、上記微結晶シリコンを含む半導体層１４も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチ処理（チャネルエッチング加工）が行われる。
【０１４２】
そして、上記チャネルエッチ処理後に、図７（ｈ）に示すように、上記レジストマスク２４を、有機アルカリを含む剥離液等を用いて剥離除去し、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜３１（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）する。これにより、本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。なお、アクティブマトリクス基板１０の製造方法については、前記した通りであり、上記方法においても、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。
【０１４３】
以上のように、上記の方法を用いた場合にも、図７（ｈ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたＴＦＴ１１が形成される。
【０１４４】
図７（ｈ）に示すＴＦＴ１１においても、ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。チャネル部の上面は、オフ電流を低減するために、上記したようにチャネル部上のオーミックコンタクト層１５を除去する際に、薄くエッチングされている。
【０１４５】
図８（ａ）〜（ｇ）は、リフトオフプロセスを用いたＴＦＴ１１の製造方法を、製造工程順に示す他の断面図である。
【０１４６】
まず、図８（ａ）に示すように、ガラス基板等の絶縁基板１上に、ゲート電極１２を形成する。上記ゲート電極１２は、例えば島状にパターン形成される。
【０１４７】
次に、図８（ｂ）に示すように、上記ゲート電極１２を覆うように、例えばプラズマＣＶＤ法あるいはスパッタ法により、窒化シリコン（ＳｉＮｘ）等からなるゲート絶縁層１３、微結晶シリコンを含む半導体層１４（微結晶シリコンを含む半導体材料からなる層）を、絶縁基板１側からこの順に連続成膜（積層）する。なお、ここまでの工程は、図６（ａ）・（ｂ）に示す半導体層１４の積層工程までの工程と同じであり、図６（ａ）・（ｂ）に示す方法と同様の方法並びに材料を用いることができる。
【０１４８】
次に、図８（ｃ）に示すように、上記半導体層１４上にポジ型レジスト層２２を積層し、上記絶縁基板１の裏面側から光を照射することにより、上記ポジ型レジスト層２２を裏面露光する。
【０１４９】
上記方法においても、図７（ｄ）に示す方法と同様に、上記ゲート電極１２がマスクとして機能することから、上記ポジ型レジスト層２２における上記ゲート電極１２の真上に位置する部分は露光されず、ゲート電極１２が存在しない領域の上に位置する部分のみが露光される。
【０１５０】
したがって、上記裏面露光後に現像を行うことで、図８（ｃ）に示すように、ゲート電極１２の端面１２ａ・１２ｂと面一な端面２２ａ・２２ｂを有する、上記ポジ型レジスト層２２からなるマスクを、上記ゲート電極１２に対して自己整合的に形成することができる。なお、図８（ｃ）は、上記したように、上記ポジ型レジスト層２２を裏面露光することで、上記ゲート電極１２の平面レイアウトと同様の平面レイアウトを有する、上記ポジ型レジスト層２２からなるマスクが、上記半導体層１４上に形成された状態を示している。
【０１５１】
次に、図８（ｄ）に示すように、上記ポジ型レジスト層２２からなるマスクを覆うように、上記半導体層１４上に、例えばプラズマＣＶＤ法あるいはスパッタ法により、Ｐ（リン）等のｎ型不純物をドープしたｎ＋シリコン（ｎ＋アモルファスシリコンまたはｎ＋微結晶シリコン）からなるオーミックコンタクト層１５（ｎ＋シリコンを含む半導体材料からなる層）を成膜（積層）する。
【０１５２】
その後、図８（ｄ）に示すように、上記半導体層１４およびオーミックコンタクト層１５を島状にエッチングする。
【０１５３】
続いて、図８（ｅ）に示すように、上記ゲート絶縁層１３、半導体層１４、オーミックコンタクト層１５の上に、スパッタ法あるいは蒸着法を用いて低抵抗の導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる導電層２３を形成（積層）し、その上に、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７に対向するゲート電極１２の端面１２ａ・１２ｂと面一の開口端２４ａ・２４ｂを有する開口部２４ｃが設けられたレジストマスク２４を形成する。
【０１５４】
なお、上記レジストマスク２４の材料並びに設計については、図７（ｅ）に示すレジストマスク２４と同様に設定することができる。したがって、ここでは、その説明を省略する。
【０１５５】
次に、図８（ｆ）に示すように、例えばウェットエッチングによって上記導電層２３をエッチングしてソース／ドレイン電極分離パターニングを行う際に、チャネル部上のポジ型レジスト層２２上に積層された上記導電層２３およびオーミックコンタクト層１５をリフトオフする。これにより、上記絶縁基板１の法線方向から視たときに、上記ソース電極１６およびドレイン電極１７が、上記ゲート電極１２とオーバーラップすることなく、パターン分離される。このようにして形成されたソース電極１６およびドレイン電極１７は、図６（ｅ）および図７（ｆ）に示すソース電極１６およびドレイン電極１７同様、上記ゲート電極１２側の各端面１６ａ・１７ａと面一の端面１６ａ・１７ａをそれぞれ有している。
【０１５６】
また、上記したように上記ソース電極１６およびドレイン電極１７のパターン分離にリフトオフプロセスを用いることで、上記パターン分離を、簡単かつ精度良く行うことができる。
【０１５７】
しかも、上記の方法によれば、上記したように、チャネル部上の導電層２３と一緒に、チャネル部上のオーミックコンタクト層１５がリフトオフされることから、図６（ｅ）あるいは図７（ｇ）に示すように引き続きエッチングを行ってチャネルエッチ処理（チャネルエッチング加工）を行う必要がない。したがって、チャネルエッチング工程を省略することができる。したがって、上記の方法によれば、上記したように高い精度でパターン分離されたＴＦＴ１１を、図７（ａ）〜（ｈ）に示す方法よりも簡単かつ安価に製造することができる。
【０１５８】
また、上記の方法によれば、図８（ｆ）において二点鎖線で囲んだように、オーミックコンタクト層１５とソース電極１６およびドレイン電極１７との接触領域を増加させることができる。したがって、より安定してオーミックコンタクトを行うことができる。
【０１５９】
上記したように、上記の方法は、チャネルエッチング工程を必要としないため、上記リフトオフ後、図８（ｇ）に示すように、上記レジストマスク２４を、有機アルカリを含む剥離液等を用いて剥離除去し、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜３１（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）することで、本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。なお、アクティブマトリクス基板１０の製造方法については、前記した通りであり、上記方法においても、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。
【０１６０】
以上のように、上記の方法を用いた場合にも、図８（ｇ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたＴＦＴ１１が形成される。
【０１６１】
なお、図８（ｇ）に示すＴＦＴ１１においても、上記ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。
【０１６２】
また、図７（ａ）〜（ｈ）および図８（ａ）〜（ｇ）に示す何れの製造方法においても、図６（ａ）〜（ｆ）に示す製造方法と同様に、上記ソース電極１６およびドレイン電極１７に用いられる導電材料としては、前記例示の導電材料、すなわち、上記ゲートライン２およびゲート電極１２と同様の導電材料を用いることができる。また、上記ソース電極１６およびドレイン電極１７は、単層で形成されていてもよく、上記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。
【０１６３】
また、図７（ａ）〜（ｈ）および図８（ａ）〜（ｇ）に示す何れの製造方法においても、上記ＴＦＴ１１を備えたＴＦＴ基板として、図２に示すアクティブマトリクス基板１０を製造する場合、上記導電層２３をパターニングすることで、ソースライン３、上記ソース電極１６およびドレイン電極１７を同時にパターン形成することができる。
【０１６４】
図９（ａ）〜（ｆ）は、ソース電極１６およびドレイン電極１７に透明導電膜を用いたＴＦＴ１１の製造方法を、製造工程順に示す断面図である。
【０１６５】
なお、図９（ａ）〜（ｆ）に示す製造方法において、図９（ａ）〜（ｃ）に示す工程は、図６（ａ）〜（ｃ）に示す工程と同じである。したがって、図９（ａ）〜（ｃ）に示す工程については、その説明を省略する。なお、上記製造例においても、図９（ｃ）は、微結晶シリコンを含む半導体層１４およびオーミックコンタクト層１５の２層を島状にパターニングした後、上記半導体層１４およびオーミックコンタクト層１５のエッチングに用いたレジストマスク（図示せず）を除去した状態を示している。
【０１６６】
次に、チャネル部以外の領域に、スパッタ法あるいは蒸着法を用いて、ソース／ドレイン配線（例えばソースライン３）となる低抵抗の導電材料からなる図示しない導電層を形成するとともに、図９（ｄ）に示すように、上記オーミックコンタクト層１５上に、スパッタ法あるいは蒸着法を用いて、ＩＴＯやＳｎＯ２等の透明な導電材料（電極材料）を堆積させて、ソース電極１６およびドレイン電極１７となる透明な導電層２７（透明導電膜）を形成（積層）する。
【０１６７】
なお、この場合にも、チャネル部以外のソース／ドレイン配線には、ゲートライン２およびゲート電極１２と同様の導電材料、すなわち、前記例示の低抵抗の導電材料を用いることができる。なお、チャネル部以外のソース／ドレイン配線は、前記したように、単層で形成されていてもよく、前記導電材料からなる層を複数組み合わせた積層構造を有していてもよい。
【０１６８】
この場合、まず、例えば、上記導電層２７並びに図示しない上記導電層上に、図９（ｄ）に示すようにポジ型レジスト層２８を積層し、上記絶縁基板１の表面側から光を照射することにより、上記ポジ型レジスト層２８を通常露光し、ソースライン３等の、チャネル部以外のソース／ドレイン配線のパターニングを行う。
【０１６９】
次に、図９（ｅ）に示すように、上記ポジ型レジスト層２８を、有機アルカリを含む剥離液等を用いて剥離除去した後、上記オーミックコンタクト層上にネガ型レジストを塗布することにより、上記オーミックコンタクト層上にネガ型レジスト層２９を積層する。
【０１７０】
続いて、上記絶縁基板１の裏面側から光を照射することにより、ゲート電極１２をマスクとして、上記ネガ型レジスト層２９を裏面露光する。
【０１７１】
この結果、上記ネガ型レジスト層２９における上記ゲート電極１２の真上に位置する部分は露光されず、ゲート電極１２が存在しない領域の上に位置する部分のみが露光される。したがって、上記裏面露光後に現像を行うことで、上記ゲート電極１２に対して自己整合的に形成された開口部２９ｃを有する、上記ネガ型レジスト層２９からなるマスク（レジストマスク）が形成される。上記ネガ型レジスト層２９の開口形状は、上記ゲート電極１２と、平面視で同じ形状を有している。
【０１７２】
以降の工程は、図６（ｄ）〜（ｆ）に示す工程と同様であり、上記ネガ型レジスト層２９の現像後、上記ネガ型レジスト層２９に設けられた開口部２９ｃ（上記ネガ型レジスト層２９からなるマスクで覆われていない領域）における上記導電層２７をエッチング除去することにより、図９（ｅ）に示すように、ソース／ドレイン電極分離パターニングが行われる。これにより、上記導電層２７からなるソース電極１６およびドレイン電極１７が形成される。
【０１７３】
その後、図９（ｅ）に示すように、引き続きエッチングを行って、上記オーミックコンタクト層１５をエッチングする。その後、さらに、上記微結晶シリコンを含む半導体層１４も部分的にエッチングされ、チャネル部の厚みを調整するチャネルエッチ処理（チャネルエッチング加工）が行われる。
【０１７４】
そして、上記チャネルエッチ処理後に、図９（ｆ）に示すように、上記ネガ型レジスト層２９を、有機アルカリを含む剥離液等を用いて剥離除去し、窒化シリコン（ＳｉＮｘ）等のパッシベーション膜３１（保護膜）を、プラズマＣＶＤ法またはスパッタ法等により形成（積層）する。これにより、本実施の形態にかかるＴＦＴ１１およびアクティブマトリクス基板１０を製造することができる。なお、アクティブマトリクス基板１０の製造方法については、前記した通りであり、上記方法においても、上記各層の層厚は特に限定されるものではなく、従来と同様の値に設定することができる。また、上記各層の材料、成膜条件並びにエッチング条件等も特に限定されるものではなく、従来と同様の条件を適用することができる。
【０１７５】
以上のように、上記の方法によれば、ソース電極１６およびドレイン電極１７に透明導電膜を使用することで、上記ゲート電極１２をマスクとする裏面露光により、上記ゲート電極１２に対して自己整合的に形成された開口部２９ｃを有するレジストマスクを形成することができる。したがって、上記の方法によれば、精密な寸法合わせ等を行うこと無く、図９（ｅ）に示すように、上記ゲート電極１２の端面１２ａ・１２ｂと面一の開口端２９ａ・２９ｂを有する開口部２９ｃを備えたレジストマスクを、容易かつ精度良く形成することができる。
【０１７６】
また、上記の方法によれば、上記チャネルエッチ処理、並びに、上記ソース電極１６およびドレイン電極１７を形成するためのレジストマスクを、上記ゲート電極１２をマスクとする裏面露光により形成しているので、そのようなレジストマスクを形成するために別途マスクを用いることなく、少ないマスク枚数で、高い位置決め精度を得ることができる。
【０１７７】
したがって、上記の方法によれば、上記ソース電極１６およびドレイン電極１７のパターン分離を、簡単かつ精度良く行うことができるとともに、図９（ｆ）および図２に示すように、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２および半導体層１４（チャネル部）を挟んで対向するソース電極１６およびドレイン電極１７の各端面１６ａ・１７ａが、上記オーミックコンタクト層１５の開口端面１５ａ・１５ｂ並びに上記ゲート電極１２における上記ソース電極１６およびドレイン電極１７で挟まれた各端面１２ａ・１２ｂと面一に形成されたＴＦＴ１１を容易に形成することができる。
【０１７８】
なお、図９（ｆ）に示すＴＦＴ１１においても、ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。チャネル部の上面は、オフ電流を低減するために、上記したようにチャネル部上のオーミックコンタクト層１５を除去する際に、薄くエッチングされている。
【０１７９】
以上のように、本実施の形態によれば、上記したようにゲート電極１２の端面１２ａ・１２ｂと、チャネル部に面したソース電極１６およびドレイン電極１７の端面１６ａ・１７ａとが面一に形成された、従来の問題点を改善したセルフアライメントのボトムゲート型のＴＦＴ１１およびその製造方法、並びに、上記ＴＦＴ１１を備えたアクティブマトリクス基板１０を提供することができる。上記ＴＦＴ１１を用いれば、ディスプレイの大型化、微細化、および高速駆動化を図ることができる。
【０１８０】
〔実施の形態２〕
本実施の形態について、図１１〜図１３に基づいて説明すれば以下の通りである。なお、本実施の形態では、前記実施の形態１との相違点について説明するものとし、前記実施の形態１と同様の機能を有する構成要素には同一の番号を付し、その説明を省略する。
【０１８１】
前記実施の形態１では、ＴＦＴ１１が、島状のゲート電極１２および半導体層１４（チャネル部）と、直線状に形成されたソース電極１６およびドレイン電極１７とを備え、上記絶縁基板１の法線方向から視たときに、上記ゲート電極１２とソース電極１６およびドレイン電極１７との境界線、並びに、上記ソース電極１６およびドレイン電極１７で挟まれた半導体層１４からなるチャネル部の形状（輪郭）が直線状である場合を例に挙げて説明した。しかしながら、これらゲート電極１２、半導体層１４、ソース電極１６、およびドレイン電極１７の形状は、これに限定されるものではない。
【０１８２】
図１１は、本実施の形態にかかるＴＦＴ１１の概略構成の一例を示す平面図であり、図１２は、図１１に示すＡ−Ａ’線で図１１に示すＴＦＴ１１を切断したときの、上記ＴＦＴ１１を備えたアクティブマトリクス基板１０（ＴＦＴ基板）の要部の概略構成を示す断面図である。
【０１８３】
本実施の形態にかかるＴＦＴ１１は、図１１および図１２に示すように、馬蹄形（Ｕ字状）のソース電極１６およびドレイン電極１７を備え、これらソース電極１６とドレイン電極１７とで囲まれた領域に、蛇行したゲート電極１２および半導体層１４のチャネル部を備えている点で、前記実施の形態１と異なっている。
【０１８４】
ＴＦＴのオン電流は、通常、チャネル幅（ゲート幅）に比例することから、大きなオン電流を得るためには、チャネル長を小さくし、チャネル幅を大きくする必要がある。
【０１８５】
そこで、図１１に示すように、ソース電極１６およびドレイン電極１７を馬蹄形とし、上記ゲート電極１２を蛇行させて、上記ソース電極１６およびドレイン電極１７の形状で規定される屈曲した細長い形状とすることで、実質的なチャネル長Ｌに対して実質的なチャネル幅Ｗを大きくすることができる。
【０１８６】
したがって、本実施の形態によれば、ＴＦＴ１１全体を大型化することなく、オン電流を十分に大きくすることができる。言い換えれば、狭い面積でも広いチャネル幅Ｗを確保することができる。
【０１８７】
なお、上記ＴＦＴ１１では、上記馬蹄形のソース電極１６およびドレイン電極１７の各先端部（突起部）がそれぞれ電極部として機能し、連結部１６ｃで連結された、上記ソース電極１６の各電極部１６ｄと、連結部１７ｃで連結された、ドレイン電極１７の各電極部１７ｄとの間の領域が、キャリアが移動するチャネル部となる。
【０１８８】
上記チャネル幅Ｗは、図１１に点線で示すように、上記ソース電極１６およびドレイン電極１７の輪郭に沿って蛇行する上記ゲート電極１２の形状で規定される長さ（上記ゲート電極１２の全長）で与えられる。また、チャネル長Ｌは、ソース電極１６の電極部１６ｄとドレイン電極１７の電極部１７ｄとの間隙（ソース／ドレインギャップ）の大きさによって与えられる。
【０１８９】
上記ソース電極１６およびドレイン電極１７は、図１１および図１２に示すように、ゲート電極１２を囲むように、上記ゲート電極１２の輪郭に沿って形成されている。このため、本実施の形態でも、上記ソース電極１６およびドレイン電極１７における上記半導体層１４のチャネル部側の端面１６ａ・１７ａは、ゲート電極１２の端面１２ａ・１２ｂと面一である。なお、本実施の形態では、上記半導体層１４は、図１２に示すように、蛇行したゲート電極１２全体を覆うように形成されている。
【０１９０】
本実施の形態でも、図１２に示すように、ソース電極１６およびドレイン電極１７で挟まれた半導体層１４はチャネル部として機能し、該チャネル部の上面にはオーミックコンタクト層１５は存在していない。
【０１９１】
また、上記したように、ソース電極１６およびドレイン電極１７は、平面視で、ゲート電極１２と重畳しない領域に形成される。チャネル部を除くソース電極１６およびドレイン電極１７と半導体層１４との間には、オーミックコンタクト層１５が介在されている。
【０１９２】
なお、本実施の形態でも、上記ＴＦＴ１１は、上記オーミックコンタクト層１５に、ｎ＋シリコンを用いているので、高い電子移動度が要求される高品質な表示装置に好適である。特に、上記ｎ＋シリコンとしてｎ＋微結晶シリコンを用いることで、上記絶縁基板１に、前記したようにガラス基板等の耐熱性が比較的低い基板を用いる場合にも十分に高い電子移動度を得ることができる。
【０１９３】
上記ＴＦＴ１１は、図１１および図１２に示すようにゲート電極１２の形状を変更することで、前記実施の形態１に記載のＴＦＴ１１と同様の方法により製造することができる。
【０１９４】
なお、本実施の形態でも、上記各層の層厚およびその材料、成膜条件並びにエッチング条件等は、特に限定されるものではない。
【０１９５】
上記ＴＦＴ１１を備えたアクティブマトリクス基板１０は、図１２に示すように、上記半導体層１４、ソース電極１６、およびドレイン電極１７の上にパッシベーション膜３１（保護膜）が設けられ、その上に、層間絶縁膜３２が設けられている。上記層間絶縁膜３２上には、図示しない画素電極４（図２参照）が形成されている。画素電極４は、上記層間絶縁膜３２に設けられた図示しないコンタクトホールを介して、上記ドレイン電極１７と電気的に接続されている。また、画素電極４上には、必要に応じて、図示しない配向膜が形成されていてもよい。
【０１９６】
上記パッシベーション膜３１、層間絶縁膜３２、画素電極４は、前記実施の形態１にかかるアクティブマトリクス基板１０の製造方法において説明した通り、ソース／ドレイン電極分離パターニングに用いたマスクを除去した後、窒化シリコン（ＳｉＮｘ）等の絶縁材料を、プラズマＣＶＤ法またはスパッタ法等により積層し、その上に、感光性アクリル樹脂を塗布して層間絶縁膜３２を形成した後、該層間絶縁膜３２に、上記ドレイン電極１７に達するコンタクトホールを形成し、その後、上記層間絶縁膜３２上に、ＩＴＯやＳｎＯ２等の透明導電膜をスパッタ法等により形成（積層）した後、パターニングすることで、形成することができる。
【０１９７】
また、図１３は、本実施の形態にかかるＴＦＴ１１の他の例を示す平面図である。
【０１９８】
図１３に示すＴＦＴ１１は、馬蹄形のソース電極１６およびドレイン電極１７に代えて、櫛歯状のソース電極１６およびドレイン電極１７を備えている。なお、図１３に示すＴＦＴ１１を、図１１に示すＡ−Ａ’線と同じ位置で切断したときの、上記ＴＦＴ１１を備えたアクティブマトリクス基板１０の要部の概略構成は、図１２と同じである。
【０１９９】
上記ＴＦＴ１１では、上記櫛歯状のソース電極１６およびドレイン電極１７の各櫛歯部分がそれぞれ電極部（櫛歯電極部）として機能し、連結部１６ｃで連結された、上記ソース電極１６の各電極部１６ｄと、連結部１７ｃで連結された、ドレイン電極１７の各電極部１７ｄとの間の領域が、キャリアが移動するチャネル部となる。
【０２００】
但し、図１３に示すＴＦＴ１１は、半導体層１４が、ゲート電極１２よりも一回り小さく形成されている。
【０２０１】
このため、図１３に示すＴＦＴ１１では、チャネル幅Ｗは、図１３に点線で示すように、上記ソース電極１６およびドレイン電極１７の輪郭に沿って蛇行する上記ゲート電極１２の上に形成された半導体層１４が、上記ソース電極１６の電極部１６ｄおよび上記ドレイン電極１７の電極部１７ｄの両方に重畳する領域における上記各電極部１６ｄ・１７ｄの延設方向の長さｗの合計の長さ、すなわち、ｗ×（上記ソース電極１６の各電極部１６ｄの本数＋ドレイン電極１７の各電極部１７ｄの本数−１）で与えられる。なお、上記電極部１６ｄの本数＝上記電極部１７ｄの本数であることは、言うまでもない。
【０２０２】
なお、図１３に示すＴＦＴ１１においても、チャネル長Ｌは、ソース電極１６の電極部１６ｄとドレイン電極１７の電極部１７ｄとの間隙（ソース／ドレインギャップ）の大きさ（より具体的には、上記ゲート電極１２の上に形成された半導体層１４が、上記ソース電極１６の電極部１６ｄおよび上記ドレイン電極１７の電極部１７ｄの両方に重畳する領域における、上記ゲート電極１２の端部１２ａと端部１２ｂとの間の距離）によって与えられる。
【０２０３】
上記したように、図１３に示すＴＦＴ１１においても、上記ソース電極１６およびドレイン電極１７は、ゲート電極１２を囲むように、上記ゲート電極１２の輪郭に沿って形成されている。このため、本実施の形態でも、上記ソース電極１６およびドレイン電極１７における上記半導体層１４のチャネル部側の端面１６ａ・１７ａは、ゲート電極１２の端面１２ａ・１２ｂと面一である。
【０２０４】
なお、上記ＴＦＴ１１は、図１２および図１３に示すようにゲート電極１２の形状並びにマスクの大きさを変更することで、前記実施の形態１に記載のＴＦＴ１１と同様の方法により製造することができる。また、上記ＴＦＴ１１における各層の層厚およびその材料、成膜条件並びにエッチング条件等も、特に限定されるものではない。
【０２０５】
図１３に示すＴＦＴ１１においても、前記実施の形態１並びに図１１に示すＴＦＴ１１と同様の効果を得ることができる。
【０２０６】
なお、実施の形態１および２では、上記絶縁基板１として、ガラス基板を用いた場合を例に挙げて説明したが、本発明はこれに限定されるものではない。
【０２０７】
上記絶縁基板としては、ガラス基板；ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチック基板（樹脂基板）；石英基板；シリコン基板；ガリウム砒素基板；等、従来公知の各種絶縁基板を用いることができる。
【０２０８】
また、上記絶縁基板１上には、例えばゲート電極１２と絶縁基板１との密着性（接合性）を向上させること等を目的として、必要に応じて、ベースコート（下地層）が設けられていてもよい。上記ベースコートとしては特に限定されないが、酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、ポリイミド、ポリアミド、あるいは架橋されて不溶化された高分子等が好適に用いられる。
【０２０９】
本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２１０】
本発明にかかる薄膜トランジスタおよび該薄膜トランジスタを有するアクティブマトリクス基板は、オン電流を維持したままオフ電流のみを下げることができ、安価で優れた表示品位を得ることができるので、アクティブマトリクス型液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）表示装置等の表示装置、オーディオ機器、通信機器、コンピュータ、家電機器等におけるスイッチング素子、制御回路等として幅広い分野で好適に用いることができる。
【図面の簡単な説明】
【０２１１】
【図１】本発明の実施の一形態にかかる薄膜トランジスタの概略構成を示す断面図である。
【図２】図１に示す薄膜トランジスタを備えたアクティブマトリクス基板の要部の概略構成を示す平面図である。
【図３】オフセット構造を有するＴＦＴにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量を種々変更したときのＶｇ−Ｉｄ特性を示すグラフである。
【図４】ソース電極およびドレイン電極とゲート電極とのオーバーラップ依存性を調べるために用いたボトムゲート型の薄膜トランジスタの概略構成を示す断面図である。
【図５】（ａ）は、図４に示す薄膜トランジスタにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量を種々変更したときの該オーバーラップ量と、Ｖｇ＝３０Ｖとしたときのオン電流との関係を示すグラフであり、（ｂ）は、図４に示す薄膜トランジスタにおいてソース電極およびドレイン電極とゲート電極とのオーバーラップ量を種々変更したときの該オーバーラップ量と、Ｖｇ＝−３０Ｖとしたときのオフ電流との関係を示すグラフである。
【図６】（ａ）〜（ｆ）は、本発明の実施の一形態にかかる薄膜トランジスタの製造方法の一例を、製造工程順に示す断面図である。
【図７】（ａ）〜（ｈ）は、リフトオフプロセスを用いた、本発明の実施の一形態にかかる薄膜トランジスタの製造方法を、製造工程順に示す断面図である。
【図８】（ａ）〜（ｇ）は、リフトオフプロセスを用いた、本発明の実施の一形態にかかる薄膜トランジスタの製造方法を、製造工程順に示す他の断面図である。
【図９】（ａ）〜（ｆ）は、ソース電極およびドレイン電極に透明導電膜を用いた、本発明の実施の一形態にかかる薄膜トランジスタの製造方法を、製造工程順に示す断面図である。
【図１０】特許文献３に記載の薄膜トランジスタの構成の一例を示す断面図である。
【図１１】本発明の実施の他の形態にかかる薄膜トランジスタの概略構成の一例を示す平面図である。
【図１２】図１１に示すＡ−Ａ’線で図１１に示す薄膜トランジスタを切断したときの、上記薄膜トランジスタを備えたアクティブマトリクス基板の要部の概略構成を示す断面図である。
【図１３】本発明の実施の他の形態にかかる薄膜トランジスタの他の例を示す平面図である。
【図１４】Ｖｇｄ＝１０Ｖとしたときの微結晶シリコン薄膜トランジスタおよびアモルファスシリコン薄膜トランジスタのＶｇ−Ｉｄ特性を示すグラフである。
【図１５】特許文献１に記載のＴＦＴの概略構成を示す断面図である。
【図１６】特許文献２に記載のＴＦＴの概略構成を示す断面図である。
【符号の説明】
【０２１２】
１    絶縁基板
２    ゲートライン
３    ソースライン
４    画素電極
１０    アクティブマトリクス基板
１１    ＴＦＴ（薄膜トランジスタ）
１２    ゲート電極
１２ａ  端面
１２ｂ  端面
１３    ゲート絶縁層
１４    半導体層
１５    オーミックコンタクト層
１５ａ  開口端面
１５ｂ  開口端面
１６    ソース電極
１６ａ  端面
１６ｃ  連結部
１６ｄ  電極部
１７    ドレイン電極
１７ａ  端面
１７ｃ  連結部
１７ｄ  電極部
２１    レジストマスク
２１ａ  開口端
２１ｂ  開口端
２１ｃ  開口部
２２    ポジ型レジスト層
２２ａ  端面
２２ｂ  端面
２３    導電層
２４    レジストマスク
２４ａ  開口端
２４ｂ  開口端
２４ｃ  開口部
２７    導電層
２８    ポジ型レジスト層
２９    ネガ型レジスト層
２９ａ  開口端
２９ｂ  開口端
２９ｃ  開口部
３１    パッシベーション膜
３２    層間絶縁膜
Ｌ    チャネル長
Ｗ    チャネル幅
ｘ    オーバーラップ量
【図１】
2010129881.tif 000004
【図２】
2010129881.tif 000005
【図３】
2010129881.tif 000006
【図４】
2010129881.tif 000007
【図５】
2010129881.tif 000008
【図６】
2010129881.tif 000009
【図７】
2010129881.tif 000010
【図８】
2010129881.tif 000011
【図９】
2010129881.tif 000012
【図１０】
2010129881.tif 000013
【図１１】
2010129881.tif 000014
【図１２】
2010129881.tif 000015
【図１３】
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【図１４】
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【図１５】
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【図１６】
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