(57)【要約】【課題】メモリセルを微細化してもコントロールゲートとフローティングゲートとの結合容量を増大さることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板上に設けられたトンネル絶縁膜１０３と、トンネル絶縁膜上に形成され、複数のメモリセルのそれぞれに対応して設けられたフローティングゲートＦＧ１、ＦＧ２と、フローティングゲート上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜上に設けられたコントロールゲートＣＧとを備え、或る単一のメモリセルＭＣに対応して設けられたフローティングゲートは、第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とを有し、該メモリセル内において第１のゲート部分と第２のゲート部分との間にトンネル絶縁膜とゲート絶縁膜とが接触する部分を有している。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に配列された複数のメモリセルを備えた半導体記憶装置であって、
前記半導体基板上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、前記複数のメモリセルのそれぞれに対応して設けられたフローティングゲートと、
前記フローティングゲート上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたコントロールゲートとを備え、
或る単一の前記メモリセルに対応して設けられた前記フローティングゲートは、第１のゲート部分と第２のゲート部分とを有し、該メモリセル内において前記第１のゲート部分と前記第２のゲート部分との間に、前記トンネル絶縁膜と前記ゲート絶縁膜とが接触する部分を有していることを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリセルは、互いに交差するワード線およびビット線の交点に対応して設けられており、
前記コントロールゲートは、前記ワード線の延伸方向における前記メモリセルの中間部で前記半導体基板に向かって突出している突出部を有し、
前記フローティングゲートは、前記ワード線の延伸方向における前記メモリセルの中間部で、垂直方向に分割されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板に向かって突出している前記コントロールゲートの突出部と前記半導体基板との間の前記ゲート絶縁膜の部分の膜厚は、前記フローティングゲートと前記コントロールゲートとの間の前記ゲート絶縁膜の部分の膜厚よりも厚いことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルをそれぞれ分離する素子分離をさらに備え、
前記素子分離の上面は、前記フローティングゲートの上面よりも前記半導体基板に近い位置にあり、
前記コントロールゲートは前記素子分離の領域において前記半導体基板に向かって突出していることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
半導体基板上に配列された複数のメモリセルを備えた半導体記憶装置の製造方法であって、前記半導体記憶装置は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたコントロールゲートとを備え、
当該方法は、
前記半導体基板の上方にダミーゲート材料を形成し、
前記複数のメモリセルのそれぞれを分離する素子分離の形成領域にある前記ダミーゲート材料および前記半導体基板を除去し、
前記素子分離の形成領域に絶縁材料を充填することによって前記素子分離を形成し、
前記ダミーゲート材料を除去し、
前記素子分離の上面および側面上に前記フローティングゲートの材料を堆積し、
単一の前記メモリセルに対応して設けられた前記フローティングゲートを前記メモリセルの中央部において前記トンネル絶縁膜の上面が露出するように前記フローティングゲートの材料を異方的にエッチングすることによって、前記フローティングゲートを前記素子分離の側面に沿って残し、
前記フローティングゲート上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記コントロールゲートを形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリなどの不揮発性メモリでは、ＣＧとＦＧとの結合容量を増大させることによって、コントロールゲート（以下、ＣＧともいう）はフローティングゲート（以下、ＦＧともいう）の電位を効率よく制御することができる。ＣＧとＦＧとの結合容量を増大させるためには、ＦＧとＣＧとの対向面積を大きくすることが考えられる。
【０００３】
従来、ＦＧとＣＧとの対向面積を大きくするために、ＣＧがＦＧの表面だけでなく、その側面にも面するように、ＳＴＩ（Shallow Trench Isolation）またはＦＧを加工していた。
【０００４】
例えば、隣接する２つのＦＧ間にあるＳＴＩの中央部の高さを低くし、ＣＧを隣接するＦＧ間に埋め込んでいた（非特許文献１（公知例１））。あるいは、ＦＧ自体の中央部の高さを低くし（またはＦＧの端部を突出させ）、ＣＧをＦＧの中央部に埋め込んでいた（非特許文献２、特許文献１（公知例２））。
【０００５】
しかしながら、メモリの高集積化が進み、セルサイズおよびＳＴＩの幅が狭くなると、公知例１におけるＣＧの埋込みがリソグラフィで形成することが困難になる。また、公知例２においてＣＧ−ＦＧ間のゲート絶縁膜(以下、ＩＰＤ（Inter-Poly-Si Dielectric）膜ともいう)の形成も困難になる。
【０００６】
また、公知例２では、メモリの微細化が進むと、ＩＰＤ膜上のＣＧの埋込み部分が突起形状になる。この突起部に電界が集中し、この突起部の先端近傍にあるＩＰＤ膜が絶縁破壊を引き起こす虞があった。さらに、この突起部に電界が集中すると、データ消去時において、電子がトンネル現象によってＣＧの突起部（埋込み部分）からＩＰＤ膜を介してＦＧに注入されることがある。これは、消去不良の原因となる。さらに、ＦＧの端部の突起部は、隣接する２つのＦＧの対向面積を増大させてしまう。ＳＴＩの幅が狭く、かつ、隣接するＦＧの対向面積が大きくなると、近接メモリセル間のカップリング容量が増大し、近接効果によるメモリセル間の干渉が増大する。
【非特許文献１】S. Aritome, “Advanced Flash Memory Technology and Trends for File Storage Application” IEDM2000T.
【非特許文献２】Kitamura et al., “A Low Voltage Operating Flash Memory Cell with High Coupling Ratio Using Horned Floating Gate with Fine HSG” VLSIシンポジウム1998
【特許文献１】特開２００２−１１８１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリセルを微細化しつつ、コントロールゲートとフローティングゲートとの結合容量を維持、あるいは、増大させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に配列された複数のメモリセルを備えた半導体記憶装置であって、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、前記複数のメモリセルのそれぞれに対応して設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたコントロールゲートとを備え、或る単一の前記メモリセルに対応して設けられた前記フローティングゲートは、第１のゲート部分と第２のゲート部分を有し、該メモリセル内において前記第１のゲート部分と前記第２のゲート部分との間に前記トンネル絶縁膜と前記ゲート絶縁膜とが接触する部分を有していることを特徴とする。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に配列された複数のメモリセルを備えた半導体記憶装置の製造方法であって、前記半導体記憶装置は、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたコントロールゲートとを備え、
当該方法は、前記半導体基板の上方にダミーゲート材料を形成し、前記複数のメモリセルのそれぞれを分離する素子分離の形成領域にある前記ダミーゲート材料および前記半導体基板を除去し、前記素子分離の形成領域に絶縁材料を充填することによって前記素子分離を形成し、前記ダミーゲート材料を除去し、前記素子分離の上面および側面上に前記フローティングゲートの材料を堆積し、単一の前記メモリセルに対応して設けられた前記フローティングゲートを前記メモリセルの中央部において前記トンネル絶縁膜の上面が露出するように前記フローティングゲートの材料を異方的にエッチングすることによって、前記フローティングゲートを前記素子分離の側面に沿って残し、前記フローティングゲート上に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記コントロールゲートを形成することを具備する。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、セルサイズを微細化しつつコントロールゲートとフローティングゲートとの結合容量を維持、あるいは、増大させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリ（以下、単に、メモリとも言う）の構成の一例を示す平面図である。本発明は、ＮＡＮＤ型フラッシュメモリ以外のフローティングゲートを有するメモリに適用することができる。特に限定しないが、本実施形態によるＮＡＮＤ型フラッシュメモリは、例えば、最小線幅が約３０ｎｍの世代または約２０ｎｍ以下の世代の製品に適用することが好ましい。この世代において、公知例１および２は上記問題の影響を受けやすいが、一方、本実施形態は上記問題点を解決することができるからである。つまり、この世代において、本実施形態を用いることが効果的と言えるからである。
【００１３】
本実施形態によるメモリは、ロウ方向に延伸するワード線ＷＬと、カラム方向に延伸するビット線ＢＬとを備えている。ワード線ＷＬとビット線ＢＬとは、互いに直交するように交差している。ワード線ＷＬとビット線ＢＬとの各交点に対応してメモリセルＭＣが設けられている。ワード線ＷＬは、コントロールゲートＧＣとしての機能をも有する。従って、ワード線ＷＬは、以下、コントロールゲートＧＣともいう。
【００１４】
メモリセルＭＣは、カラム方向に延伸するアクティブエリアＡＡに形成されている。アクティブエリアＡＡおよび素子分離としてのＳＴＩ１０２は、ともにカラム方向に延伸している。両者は、ロウ方向に交互に配置され、ストライプ状に設けられている。
【００１５】
ＮＡＮＤ型フラッシュメモリは、カラム方向に直列に接続された複数のメモリセルＭＣから構成されたＮＡＮＤストリングＮＳを備えている。図１には、３つのＮＡＮＤストリングＮＳを表示しているが、通常、多数のＮＡＮＤストリングが設けられている。各ＮＡＮＤストリングＮＳは、選択ゲートＳＧ１を介してビット線ＢＬに接続されており、選択ゲートＳＧ２を介してソースに接続されている。
【００１６】
尚、カラム方向およびロウ方向は、便宜的な呼称であり、それらの呼称は互いに入れ替えても差し支えない。
【００１７】
図２は、図１の２−２線に沿った断面図である。メモリセルＭＣは、隣接する２つのＳＴＩ１０２間のアクティブエリアＡＡに形成されている。各メモリセルＭＣｉ（ｉは整数）は、シリコン基板１０１上に設けられたトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に形成されたフローティングゲートＦＧ１、ＦＧ２と、フローティングゲートＦＧ１、ＦＧ２上に設けられたゲート絶縁膜としてのＩＰＤ１０４とを備えている。コントロールゲートＣＧ（ワード線ＷＬ）は、ＩＰＤ１０４上に設けられている。
【００１８】
公知例では、フローティングゲートは、各メモリセルＭＣｉに対してそれぞれ１つずつ設けられている。しかし、本実施形態では、フローティングゲートは、各メモリセルＭＣｉのそれぞれに対応して設けられているものの、ロウ方向に２つに分割されている（ＦＧ１、ＦＧ２）。即ち、単一のメモリセルＭＣｉに対応して設けられたフローティングゲートは、第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とに垂直方向に分割されている。従って、ＩＰＤ膜１０４は、フローティングゲートＦＧ１とフローティングゲートＦＧ２との間においてトンネル絶縁膜１０３と接触している。
【００１９】
第１のゲート部分ＦＧ１は、ロウ方向に隣接する２つのＳＴＩ１０２の一方の側面とトンネル絶縁膜１０３との間のコーナー部に設けられている。即ち、第１のゲート部分ＦＧ１は、その一方のＳＴＩ１０２の側面とトンネル絶縁膜１０３の表面に面している。
【００２０】
第２のゲート部分ＦＧ２は、ロウ方向に隣接する２つのＳＴＩ１０２の他方の側面とトンネル絶縁膜１０３との間のコーナー部に設けられている。即ち、第２のゲート部分ＦＧ２は、その他方のＳＴＩ１０２の側面とトンネル絶縁膜１０３の表面に面している。
【００２１】
第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とは、メモリセルＭＣｉのロウ方向における中間部分において、ＩＰＤ１０４によって電気的に分離されている。このように、フローティングゲートがロウ方向におけるメモリセルＭＣの中間部分において窪んでいる場合、コントロールゲートＣＧは、フローティングゲートの窪みに対応するようにシリコン基板１０１に向かって突出する突出部１０６を有することができる。
【００２２】
コントロールゲートＣＧが突出部１０６を有することによって、フローティングゲートＦＧ１、ＦＧ２とコントロールゲートＣＧとの対向面積を増大させることができる。これにより、フローティングゲート−コントロールゲート間の容量結合比Ｃｒ（Ｃｒ＝Ｃipd／（Ｃipd＋Ｃox））が増大する。ここで、Ｃipdは、ＩＰＤ１０４を介したフローティングゲート−コントロールゲート間の容量を示す。Ｃoxは、トンネル絶縁膜１０３を介したフローティングゲート−シリコン基板間の容量を示す。
【００２３】
また、本実施形態による第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とは、単一のメモリセルＭＣｉに対応していながら、互いに分離されている。よって、ロウ方向に隣接する他のメモリセルＭＣｉ−１またはＭＣｉ＋１による近接効果の影響が低減される。例えば、第１のゲート部分ＦＧ１側に隣接するメモリセルＭＣ１からメモリセルＭＣ０へ与えられる近接効果は、ほとんど第１のゲート部分ＦＧ１のみに影響する。第２のゲート部分ＦＧ２は、メモリセルＭＣ１から離れており、かつ、第１のゲート部分ＦＧ１と分離されているからである。
【００２４】
一方、第２のゲート部分ＦＧ２側に隣接するメモリセルＭＣ２からメモリセルＭＣ０へ与えられる近接効果は、ほとんど第２のゲート部分ＦＧ２のみに影響する。第１のゲート部分ＦＧ１は、メモリセルＭＣ２から離れており、かつ、第２のゲート部分ＦＧ２と分離されているからである。
【００２５】
このように、本実施形態は、フローティングゲートを複数に分割することによって、近接効果の影響をほぼ半減させることができる。よって、本実施形態は、ＳＴＩ１０２の幅を狭小化しても、近接効果を抑制することができる。
【００２６】
尚、近接効果は、注目のメモリセルの電気的特性（閾値電圧等）が、それに隣接する他のメモリセルのデータ状態の影響を受けて変化する現象である。
【００２７】
さらに、第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とが分離されていることによって、カラム方向に隣接する複数のメモリセルのフローティングゲート間の対向面積が低減する。例えば、フローティングゲートの中間部分が除去されて窪んでいる。これにより、図２に示される第１および第２のゲート部分ＦＧ１およびＦＧ２の断面積が小さくなり、カラム方向に隣接するフローティングゲート間の対向面積が小さくなる。その結果、カラム方向に隣接する複数のメモリセル間の近接効果も低減される。
【００２８】
本実施形態では、コントロールゲートＣＧの突出部１０６とシリコン基板１０１との間のＩＰＤ１０４の膜厚Ｔ１は、フローティングゲートＦＧ１、ＦＧ２とコントロールゲートＣＧとの間のＩＰＤ１０４の膜厚Ｔ２よりも厚い。これにより、コントロールゲートＣＧがシリコン基板１０１へ向かう突出部１０６を有していても、コントロールゲートＣＧとシリコン基板１０１間において、ＩＰＤ１０４の絶縁破壊を抑制することができる。
【００２９】
さらに、突出部１０６は、シリコン基板１０１上方においてシリコン基板１０に向かっている。このため、電荷のほとんどは、フローティングゲートＦＧではなく、シリコン基板１０１へトンネリングする。これにより、コントロールゲートＣＧからフローティングゲートＦＧ１、ＦＧ２への電荷のトンネリングが抑制され、その結果、電荷のトンネリングによるデータ消去不良が抑制され得る。
【００３０】
本実施形態による分離された第１および第２のゲート部分ＦＧ１、ＦＧ２は、リソグラフィを用いることなく異方性エッチングにより自己整合的に形成される。よって、本実施形態は、メモリセルＭＣの微細化に適している。
【００３１】
図３（Ａ）から図４（Ｃ）は、本実施形態によるメモリの製造方法を示す断面図である。まず、図３（Ａ）に示すように、シリコン基板１０１の表面に絶縁膜２０３を形成する。絶縁膜２０３上にダミーゲート２０４を堆積する。絶縁膜２０３は、例えば、シリコン酸化膜から成る。絶縁膜２０３をトンネル絶縁膜１０３としてそのまま用いる場合、絶縁膜２０３は、シリコン酸化膜のほか、シリコン酸化膜よりも比誘電率の高い高誘電体材料であってもよい。ダミーゲート２０４は、例えば、シリコン窒化膜から成る。ただし、ダミーゲート２０４は、絶縁膜２０３およびＳＴＩ１０２の各材料に対して選択比が十分大きな材料である限り、任意の材料でよい。
【００３２】
次に、図３（Ｂ）に示すように、リソグラフィおよびＲＩＥ（Reactive ion etching)を用いて、ＳＴＩ形成領域にあるダミーゲート２０４、絶縁膜２０３およびシリコン基板１０１を除去する。これにより、アクティブエリアＡＡが決定される。
【００３３】
次に、図３（Ｃ）に示すように、ＳＴＩ形成領域に絶縁膜を埋め込む。この際に、ＣＭＰ(chemical-mechanical polish)を用いて、絶縁膜の表面を平坦化する。これにより、ＳＴＩ１０２が形成される。
【００３４】
次に、図４（Ａ）に示すように、ダミーゲート２０４を除去する。ここで、絶縁膜２０３をトンネル絶縁膜１０３として用いる場合、絶縁膜２０３をトンネル絶縁膜１０３として残存させる。絶縁膜２０３をトンネル絶縁膜１０３として用いない場合、絶縁膜２０３を一旦除去し、改めて、トンネル絶縁膜１０３を形成する。
【００３５】
さらに、フローティングゲートＦＧ１およびＦＧ２の材料としてポリシリコン膜２０５をＳＴＩ１０２の上面、ＳＴＩ１０２の側面およびトンネル絶縁膜１０３上に堆積する。
【００３６】
次に、ＲＩＥを用いてポリシリコン膜２０５を異方的にエッチングする。これにより、図４（Ｂ）に示すように、第１のゲート部分ＦＧ１および第２のゲート部分ＦＧ２がＳＴＩ１０２の側面およびトンネル絶縁膜１０３上に互いに分離されるように形成される。第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とは、ロウ方向断面においてメモリセルＭＣの中央部分において分割されている。このとき、フローティングゲートＦＧ１とフローティングゲートＦＧ２との間において、トンネル絶縁膜１０３の上面が露出されている。このように、第１のゲート部分ＦＧ１および第２のゲート部分ＦＧ２は、サイドウォールあるいはスペーサの形成と同様に、リソグラフィを用いることなく自己整合的にＳＴＩ１０２の側面に沿って形成される。よって、本実施形態によるメモリは微細化に優れている。
【００３７】
第１のゲート部分ＦＧ１および第２のゲート部分ＦＧ２への不純物注入は、ポリシリコン膜２０５の堆積時にリンをドープしてもよい。あるいは、ポリシリコン膜２０５の堆積後に、不純物をポリシリコン膜２０５にイオン注入してもよい。尚、ポリシリコン膜２０５のエッチング後、酸化工程またはＣＤＥ(Chemical dry etching)のような等方性エッチングを用いて、第１のゲート部分ＦＧ１および第２のゲート部分ＦＧ２の先端部を丸める。ただし、第１のゲート部分ＦＧ１および第２のゲート部分ＦＧ２の先端部の尖りが問題にならない場合には、その先端部を丸める必要は無い。
【００３８】
次に、図４（Ｃ）に示すように、第１のゲート部分ＦＧ１および第２のゲート部分ＦＧ２上にＩＰＤ膜１０４を堆積する。さらに、ＩＰＤ膜１０４上にコントロールゲートＣＧの材料としてポリシリコン膜を堆積する。このとき、トンネル絶縁膜１０３の上面が露出されているので、ＩＰＤ膜１０４は、フローティングゲートＦＧ１とフローティングゲートＦＧ２との間においてトンネル絶縁膜１０３と接触する。このポリシリコン膜をパターニングすることによって、コントロールゲートＣＧが形成される。
【００３９】
その後、既知の工程を用いて、コンタクトおよび配線（ビット線等）を形成する。本実施形態では、フローティングゲートまたはコントロールゲートのいずれか一方を或いは両方を金属で形成してもよい。
【００４０】
（第２の実施形態）
図５は、本発明に係る第２の実施形態に従ったメモリセルの構成を示す断面図である。第２の実施形態の平面図は図１に示す平面図とほぼ同じである。
【００４１】
第２の実施形態では、コントロールゲートＣＧが、ＳＴＩ１０２の領域において、シリコン基板１０１に向かって突出した突出部１０８を備えている。即ち、コントロールゲートＣＧは、アクティブエリアＡＡにおいて突出部１０６を有するだけでなく、素子分離領域（ＳＴＩ領域）においても突出部１０８を有する。
【００４２】
より詳細には、ＳＴＩ１０２の上面がフローティングゲートＦＧ１、ＦＧ２の上面（頂点）よりもシリコン基板１０１に近い位置にある。つまり、ＳＴＩ１０２は、フローティングゲートＦＧ１、ＦＧ２に対して窪んでおり、その窪みにコントロールゲートＣＧが充填されている。
【００４３】
突出部１０８とフローティングゲートＦＧ１、ＦＧ２との間、並びに、突出部１０８とＳＴＩ１０２との間には、ＩＰＤ１０４が設けられている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４４】
第２の実施形態では、コントロールゲートＣＧは、アクティブエリアＡＡだけでなく、ＳＴＩ１０２上においてもフローティングゲートＦＧ１およびＦＧ２の側面に面している。よって、フローティングゲート−コントロールゲート間の容量結合比Ｃｒがさらに増大する。
【００４５】
図６（Ａ）および図６（Ｂ）は、第２の実施形態によるメモリの製造方法を示す断面図である。図３（Ａ）から図４（Ａ）を参照して説明した工程の実行後、図６（Ａ）に示すように、ＳＴＩ１０２をフローティングゲートＦＧ１、ＦＧ２の途中の高さまでエッチングバックしている。尚、第２の実施形態は、上記公知例１のようにリソグラフィを用いてＳＴＩの中央部のみを除去しているのではなく、ＳＴＩ１０２の上部を全体的にエッチングバックしている。よって、第２の実施形態は、メモリセルの微細化に適している。
【００４６】
次に、図６（Ｂ）に示すように、フローティングゲートＦＧ１、ＦＧ２の上面および側面、並びに、ＳＴＩ１０２の上面にＩＰＤ１０４を堆積する。さらに、コントロールゲートＣＧの材料（ポリシリコン）をＩＰＤ１０４上に堆積する。このとき、突出部１０６および１０８が同時に自己整合的に形成される。その後、コントロールゲートＣＧの材料をパターニングすることによって、コントロールゲートＣＧが形成される。第２の実施形態のその他の製造工程は、第１の実施形態の製造工程と同様である。
【００４７】
このように、第２の実施形態による製造方法は、フローティングゲートＦＧ１、ＦＧ２、および、突出部１０６、１０８がリソグラフィを用いることなく、自己整合的に形成される。よって、第２の実施形態によるメモリは微細化に優れている。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成の一例を示す平面図。
【図２】図１の２−２線に沿った断面図。
【図３】第１の実施形態によるメモリの製造方法を示す断面図。
【図４】図３に続く、メモリの製造方法を示す断面図。
【図５】本発明に係る第２の実施形態に従ったメモリセルの構成を示す断面図。
【図６】第２の実施形態によるメモリの製造方法を示す断面図。
【符号の説明】
【００４９】
１０１…シリコン基板、１０２…ＳＴＩ、１０３…トンネル絶縁膜、１０４…ゲート絶縁膜、ＭＣ…メモリセル、ＦＧ１…第１のゲート部分（フローティングゲート）、ＦＧ２…第２のゲート部分（フローティングゲート）、ＣＧ…コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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