(57)【要約】【課題】さらなる感度の向上を行うことが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を生成するＰＤ部１４と、電子を電圧に変換するためのＦＤ領域１５と、ＰＤ部１４に蓄積された電子を増加するための電子増倍部１３Ａと、電子増倍部１３Ａを覆うように形成された遮光部２３Ａと、遮光機能を有する複数のコンタクト部２２とを備える。【選択図】図２
2010021355.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を生成する光電変換部と、
信号電荷を電圧に変換するための電圧変換部と、
前記光電変換部に蓄積された信号電荷を増加するための電荷増加部と、
前記電荷増加部の少なくとも一部を覆うように形成された遮光膜と、
遮光機能を有する複数のコンタクト部とを備える、撮像装置。
【請求項２】
前記電荷増加部に電圧を印加するための第１電極と、
前記光電変換部と、前記第１電極との間に設けられる第２電極とをさらに備え、
前記第１電極は、前記第２電極の表面上に乗り上げるように形成されており、前記複数のコンタクト部は、前記遮光膜と前記第１電極との間に設けられている第１コンタクト部を含む、請求項１に記載の撮像装置。
【請求項３】
前記遮光膜と対向するように設けられる第１の膜をさらに備え、
前記複数のコンタクト部は、前記遮光膜と前記第１の膜とを接続するとともに、平面的に見て、行方向と列方向とにそれぞれ複数個づつ配置されている第２コンタクト部を含む、請求項１または２に記載の撮像装置。
【請求項４】
前記第２コンタクト部は、平面的に見て、所定の列に配置される第２コンタクト部と、前記所定の列に隣接する列に配置される第２コンタクト部とが列方向にずれるように配置されている、請求項３に記載の撮像装置。
【請求項５】
前記電荷増加部に電圧を印加するための第１電極と、
前記第１電極が延びる方向と交差する方向に形成され、前記第１電極と同じ層から形成される第２の膜をさらに備え、
前記複数のコンタクト部は、前記遮光膜と前記第２の膜との間に設けられている第３コンタクト部を含む、請求項１〜４のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、信号電荷を増加するための領域を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子（信号電荷）を増倍（増加）するための領域を備えた撮像装置（ＣＭＯＳイメージセンサ）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、光電変換機能を有するとともに、光電変換により生成された電子を蓄積するためのフォトダイオード部と、衝突電離により電子を増倍（増加）するための電界を印加する増倍ゲート電極とを備える撮像装置（ＣＭＯＳイメージセンサ）が開示されている。
【０００４】
【特許文献１】特開２００７−２３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の撮像装置にあっては、衝突電離により電子を増倍することにより、感度を高くすることが可能となるので、監視カメラや暗視カメラなど、光量が乏しい環境下で用いられる製品に適したものであるが、さらなる感度の向上が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、さらなる感度の向上を行うことが可能な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、信号電荷を生成する光電変換部と、信号電荷を電圧に変換するための電圧変換部と、光電変換部に蓄積された信号電荷を増加するための電荷増加部と、電荷増加部の少なくとも一部を覆うように形成された遮光膜と、遮光機能を有する複数のコンタクト部とを備える。
【発明の効果】
【０００８】
上記の構成により、撮像装置の感度を高くするとともに、シャッタの高速化を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、本発明の第１実施形態による画素の平面図である。図３〜図８は、本発明の第１実施形態による画素の構成を説明するための図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
第１実施形態によるＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素１を含む撮像部２と、行選択レジスタ３と、列選択レジスタ４とを備えている。
【００１２】
画素１には、図４に示すように、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域１１の表面に、各画素１をそれぞれ分離するための素子分離領域１２が形成されている。素子分離領域１２によって囲まれる各画素１のｐ型ウェル領域１１の表面には、ｎ−型不純物領域からなる埋込み層１３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ部）１４およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）１５が形成されている。なお、ＰＤ部１４およびＦＤ領域１５は、それぞれ、本発明の「光電変換部」および「電圧変換部」の一例である。
【００１３】
ＰＤ部１４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、ＰＤ部１４は、素子分離領域１２に隣接するとともに、埋込み層１３に隣接するように形成されている。ＦＤ領域１５は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。また、ＦＤ領域１５は、埋込み層１３に隣接するように形成されている。
【００１４】
埋込み層１３の上面上には、ＳｉＯ２からなるゲート絶縁膜１６が形成されている。ゲート絶縁膜１６上には、ポリシリコン膜からなる転送ゲート電極１７と、増倍ゲート電極１８と、転送ゲート電極１９と、蓄積ゲート電極２０と、読出ゲート電極２１とが、ＰＤ部１４側からＦＤ領域１５側に向かってこの順番に形成されている。なお、転送ゲート電極１７および増倍ゲート電極１８は、それぞれ、本発明の「第２電極」および「第１電極」の一例である。増倍ゲート電極１８は、Ｔ字形状の断面を有するように形成されており、増倍ゲート電極１８が転送ゲート電極１７および転送ゲート電極１９の表面上に乗り上げるように形成されている。蓄積ゲート電極２０も同様に、Ｔ字形状の断面を有するように形成されており、蓄積ゲート電極２０が転送ゲート電極１９および読出ゲート電極２１の表面上に乗り上げるように形成されている。増倍ゲート電極１８下の埋込み層１３には、電子増倍部１３Ａが設けられているとともに、蓄積ゲート電極２０下の埋込み層１３には、電子蓄積部１３Ｂが設けられている。なお、電子増倍部１３Ａは、本発明の「電荷増加部」の一例である。
【００１５】
図４に示すように、増倍ゲート電極１８には、コンタクト部２２を介して、電圧制御のためのクロック信号Φ２を供給する信号線２３（１層目配線）が電気的に接続されている。なお、コンタクト部２２は、図２および図３に示すように、信号線２３が延びる方向に沿って複数形成されている。これにより、図４に示すように、後述するマイクロレンズ４５を介して入射した光の一部（図４に示す矢印Ａ）が、ＰＤ部１４ではなく、増倍ゲート電極１８側に入射された場合でも、入射した光の一部は、コンタクト部２２により、遮光される。
【００１６】
信号線２３は、図３に示すように、平面的に見て、ＰＤ部１４に隣接するように配置されるとともに、ＦＤ領域１５側（矢印Ｘ方向側）に突出するように形成される遮光部２３Ａを有しており、この遮光部２３Ａは、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の上方を覆うように形成されている。これにより、後述するマイクロレンズ４５を介して入射した光の一部（図４に示す矢印Ｂ）が、ＰＤ部１４ではなく、増倍ゲート電極１８側に入射された場合でも、入射した光の一部は、遮光部２３Ａにより、遮光される。なお、遮光部２３Ａは、本発明の「遮光膜」の一例である。また、信号線２３（遮光部２３Ａ）は、図４に示すように、後述する信号線２７、３７、３８および３９が形成される配線層（３層目配線）よりも下層（１層目配線）の配線層により構成されている。これにより、遮光部２３Ａが、図７の点線に示す、遮光部２３Ｂ（２層目配線）および２３Ｃ（３層目配線）のように、マイクロレンズ４５を介して入射した光を遮ることを抑制することが可能となる。
【００１７】
図３に示すように、転送ゲート電極１７は、Ｌ字形状に形成されている。そして、図６に示すように、コンタクト部２４、パッド層２５（１層目配線）およびコンタクト部２６を介して、電圧制御のためのクロック信号Φ１を供給する信号線２７に接続されている。
【００１８】
図５に示すように、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１には、それぞれ、コンタクト部２８〜３０と、パッド層２８Ａ〜３０Ａ（１層目配線）と、コンタクト部３１〜３３と、パッド層３１Ａ〜３３Ａ（２層目配線）と、コンタクト部３４〜３６とを介して、電圧制御のためのクロック信号Φ３、Φ４およびΦ５を供給する信号線３７、３８および３９（３層目配線）が電気的に接続されている。なお、信号線２３、２７および３７〜３９は、マトリクス状に配置されている画素１の列毎に形成されており、図１に示すように、列選択レジスタ４に接続されている。
【００１９】
図４に示すように、ＦＤ領域１５には、コンタクト部４０、パッド層４１（１層目配線）およびコンタクト部４２を介して信号を取り出すための配線４３（２層目配線）が電気的に接続されている。
【００２０】
信号線２７および３７〜３９の上方には、電源電圧（ＶＤＤ）を供給する４層目配線からなる配線層４４が形成されている。配線層４４は、平面的に見て、ＰＤ部１４および転送ゲート電極１７上の信号線２３に対応する領域に開口部４４Ａが設けられており、ＰＤ部１４および転送ゲート電極１７上の信号線２３に対応する領域以外の領域を覆う遮光膜としての機能を有する。配線層４４の開口部４４Ａに対応する領域の上方には、マイクロレンズ４５が設けられている。マイクロレンズ４５は、画素１に対して入射する光を集光する機能を有している。なお、配線層４４の開口部４４Ａは、平面的に見て、ＰＤ部１４と同じ形状にくり抜いて形成してもよい。
【００２１】
図８に示すように、各々の画素１には、リセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３と、グローバルリセットトランジスタＴｒ４とが設けられている。リセットゲートトランジスタＴｒ１のゲートには、図示しないリセットゲート線が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のソース／ドレインの一方は、配線層４４（ＶＤＤ線）に接続されている。リセットゲートトランジスタＴｒ１のソース／ドレインの他方は、ＦＤ領域１５に接続されている。増幅トランジスタＴｒ２のソース／ドレインの一方は、リセットゲートトランジスタＴｒ１のソース／ドレインの一方（リセットドレインＲＤ）に接続されているとともに、増幅トランジスタＴｒ２のソース／ドレインの他方は、画素選択トランジスタＴｒ３のソース／ドレインの一方に接続されている。画素選択トランジスタＴｒ３のゲートには、行選択線４６が接続されるとともに、画素選択トランジスタＴｒ３のソース／ドレインの他方には、出力線４７が接続されている。グローバルリセットトランジスタＴｒ４のソース／ドレインの一方は、ＰＤ部１４に接続されるとともに、他方は、配線層４４に接続されている。なお、行選択線４６および出力線４７は、それぞれ、図１に示すように、行選択レジスタ３および列選択レジスタ４に接続されている。
【００２２】
図９および図１０は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２３】
まず、ＰＤ部１４に光が入射すると、光電変換により、ＰＤ部１４に電子が生成される。そして、図９に示す期間Ａにおいて、ＰＤ部１４（約３Ｖ）により生成された電子は、転送ゲート電極１７下の埋込み層１３（約４Ｖ）を介して、より高電位（約２５Ｖ）である増倍ゲート電極１８下の埋込み層１３（電子増倍部１３Ａ）に転送される。この後、電子は、期間Ｂにおいて転送ゲート電極１９下の埋込み層１３に転送されるとともに、期間Ｃにおいて、蓄積ゲート電極２０下の埋込み層１３（電子蓄積部１３Ｂ）に転送される。なお、期間Ｄでは、後述する増倍された電子が、ＦＤ領域１５（約５Ｖ）に転送される。
【００２４】
電子の増倍動作においては、図９の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極２０下の埋込み層１３（電子蓄積部１３Ｂ）に電子が蓄積された状態で、図１１および図１０に示す期間Ｅにおいて、増倍ゲート電極１８がオン状態にされるとともに、期間Ｆにおいて、転送ゲート電極１９がオン状態にされる。そして、蓄積ゲート電極２０がオフ状態にされることにより、電子蓄積部１３Ｂに蓄積された電子は、転送ゲート電極１９下の埋込み層１３（約４Ｖ）を介して、より高電位である増倍ゲート電極１８下の埋込み層１３（電子増倍部１３Ａ）に転送されるとともに、衝突電離により増倍される。そして、期間Ｇにおいて、転送ゲート電極１９がオフ状態にされることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作が複数回行われる。また、電子の増倍動作が終わった後、電子は、増倍ゲート電極１８下の埋込み層１３（電子増倍部１３Ａ）に蓄積され、各行毎にＦＤ領域１５に電子が読み出されるように構成されている。これにより、全ての画素１に蓄積された電子のリセットと電子の蓄積の開始とを一斉に行うグローバルシャッタを行うことが可能となる。
【００２５】
第１実施形態では、上記のように、埋込み層１３（電子増倍部１３Ａ、電子蓄積部１３Ｂ）を覆うように形成された遮光部２３Ａを備えることによって、電子の増倍動作中に、埋込み層１３に光が入射するのを抑制することができるので、電子の増倍動作の期間を長くしても埋込み層１３に入射する光の影響（光電変換により新たに電子が生成されノイズとなること）を抑制することができる。これにより、短い撮像期間に蓄積された電子を長い時間かけて増倍することができるので、撮像装置の感度を高めながら、シャッタの高速化を行うことができる。また、コンタクト部２２を信号線２３が延びる方向に沿って遮光部２３Ａと増倍ゲート電極１８との間に複数設けることによって、遮光部２３Ａと増倍ゲート電極１８との間に入射する光をコンタクト部２２により遮光することができるので、電子の増倍動作中に、埋込み層１３（電子増倍部１３Ａ、電子蓄積部１３Ｂ）に光が入射するのをより抑制することができる。
【００２６】
（第２実施形態）
図１１は、本発明の第２実施形態による画素の平面図である。図１２は、図１１の２３０−２３０線に沿った断面図である。この第２実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、遮光部２３Ａと金属膜４８との間にも遮光のためのコンタクト部４９が設けられている。
【００２７】
第２実施形態によるＣＭＯＳイメージセンサでは、図１１および図１２に示すように、遮光部２３Ａと対向し、かつ、平面的に見て、信号線２７および３７〜３９の下方の埋込み層１３を覆うように、２層目配線からなる金属膜４８が設けられている。なお、金属膜４８は、本発明の「第１の膜」の一例である。遮光部２３Ａと金属膜４８との間には、複数のコンタクト部４９が設けられている。なお、コンタクト部４９は、本発明の「第２コンタクト部」の一例である。コンタクト部４９は、平面的に見て、マトリクス状に配置されている。また、コンタクト部４９は、平面的に見て、信号線２７および３７〜３９の下方に配置されている。第２実施形態のその他の構成は、上記第１実施形態と同様である。また、第２実施形態の動作は、上記第１実施形態と同様である。
【００２８】
第２実施形態では、上記のように、遮光部２３Ａと金属膜４８とを接続するように、平面的に見て、マトリクス状に配置されるコンタクト部４９を設けることによって、コンタクト部４９により、遮光部２３Ａの表面上に入射した光が遮光部２３Ａと金属膜４８との間で反射を繰り返し隣接する画素１に入射されるのを抑制することができる。
【００２９】
第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００３０】
（第３実施形態）
図１３は、本発明の第３実施形態による画素の平面図である。この第３実施形態のＣＭＯＳイメージセンサでは、上記第２実施形態と異なり、コンタクト部４９Ａが千鳥格子状に設けられている。
【００３１】
第３実施形態によるＣＭＯＳイメージセンサでは、上記第２実施形態と同様に、遮光部２３Ａと対向し、かつ、平面的に見て、信号線２７および３７〜３９の下方の埋込み層１３を覆うように、２層目配線からなる金属膜４８（図１２参照）が設けられている。遮光部２３Ａと金属膜４８との間には、複数のコンタクト部４９Ａが設けられている。なお、コンタクト部４９Ａは、本発明の「第２コンタクト部」の一例である。コンタクト部４９Ａは、図１３に示すように、平面的に見て、千鳥格子状に配置されている。つまり、平面的に見て、信号線２７（３８）の下方に配置されるコンタクト部４９Ａと、信号線３７（３９）の下方に配置されるコンタクト部４９Ａとが列方向（信号線２７および３７〜３９が延びる方向）にずれて配置されている。なお、矢印Ｘ方向から見て、信号線２７（３８）の下方に配置される複数のコンタクト部４９Ａ間に、信号線３７（３９）の下方に配置される複数のコンタクト部４９Ａが配置されるように構成されている。第３実施形態のその他の構成は、上記第１実施形態と同様である。また、第３実施形態の動作は、上記第１実施形態と同様である。
【００３２】
第３実施形態では、上記のように、コンタクト部４９Ａを、平面的に見て、千鳥格子状に配置することによって、信号線２７（３８）の下方に設けられるコンタクト部４９Ａと、信号線３７（３９）の下方に設けられるコンタクト部４９Ａとが列方向（信号線２７、３７、３８および３９が延びる方向）にずれて配置されているので、遮光部２３Ａと金属膜４８との間に矢印Ｘ方向（図１３参照）から入射した光を信号線２７（３８）の下方に設けられるコンタクト部４９Ａ、または、信号線３７（３９）の下方に設けられるコンタクト部４９Ａによって遮光することができる。
【００３３】
第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００３４】
（第４実施形態）
図１４は、本発明の第４実施形態による画素の平面図である。この第４実施形態のＣＭＯＳイメージセンサでは、上記第２実施形態と異なり、コンタクト部４９Ｂが中心線Ｄに対して左右対称に設けられている。
【００３５】
第４実施形態によるＣＭＯＳイメージセンサでは、上記第２実施形態と同様に、遮光部２３Ａと対向し、かつ、平面的に見て、信号線２７および３７〜３９の下方の埋込み層１３を覆うように、２層目配線からなる金属膜４８（図１２参照）が設けられている。遮光部２３Ａと金属膜４８との間には、複数のコンタクト部４９Ｂが設けられている。なお、コンタクト部４９Ｂは、本発明の「第２コンタクト部」の一例である。コンタクト部４９Ｂは、図１４に示すように、平面的に見て、中心線Ｄに対して左右対称になるように配置されている。また、平面的に見て、信号線２７（３９）の下方に配置されるコンタクト部４９Ｂと、信号線３７（３８）の下方に配置されるコンタクト部４９Ｂとが列方向（信号線２７および３７〜３９が延びる方向）にずれて配置されている。また、矢印Ｘ方向から見て、信号線２７（３９）の下方に配置される複数のコンタクト部４９Ｂ間に、信号線３７（３８）の下方に配置される複数のコンタクト部４９Ｂが配置されるように構成されている。第４実施形態のその他の構成は、上記第１実施形態と同様である。また、第４実施形態の動作は、上記第１実施形態と同様である。
【００３６】
第４実施形態では、上記のように、コンタクト部４９Ｂを、平面的に見て、中心線Ｄに対して左右対称になるように配置するとともに、信号線２７（３９）の下方に配置されるコンタクト部４９Ｂと、信号線３７（３８）の下方に配置されるコンタクト部４９Ｂとが列方向（信号線２７および３７〜３９が延びる方向）にずれるように配置する。これにより、矢印Ｘ方向（図１４参照）に対して、たとえば４５°の角度（矢印Ｅ方向）をなして遮光部２３Ａと金属膜４８との間に光が入射した場合でも、信号線２７および３７〜３９の下方に配置されるコンタクト部４９Ｂのいずれかによって光が遮光されるので、入射した光が遮光部２３Ａと金属膜４８との間をすり抜けて隣接する画素１に入射するのを抑制することができる。
【００３７】
第４実施形態のその他の効果は、上記第１実施形態と同様である。
【００３８】
（第５実施形態）
図１５は、本発明の第５実施形態による画素の平面図である。図１６は、図１５の２４０−２４０線に沿った断面図である。この第５実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、信号線２３、２７および３７〜３９が延びる方向と交差する方向にも遮光のためのコンタクト部４９Ｃが設けられている。
【００３９】
第５実施形態によるＣＭＯＳイメージセンサでは、図１６に示すように、ｐ型ウェル領域１１の表面には、ＬＯＣＯＳ法により素子分離領域５０Ａおよび５０Ｂが形成されている。読出ゲート電極２１（転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９および蓄積ゲート電極２０）の端部は、素子分離領域５０Ａに乗り上げるように形成されている。素子分離領域５０Ｂの表面上には、ポリシリコン膜５１が形成されており、遮光部２３Ａとポリシリコン膜５１とは、コンタクト部４９Ｃを介して接続されている。なお、ポリシリコン膜５１は、本発明の「第２の膜」の一例である。また、コンタクト部４９Ｃは、本発明の「第３コンタクト部」の一例である。図１５に示すように、ポリシリコン膜５１は、信号線２３、２７および３７〜３９が延びる方向と交差する方向（矢印Ｘ方向）に形成されているとともに、コンタクト部４９Ｃは、平面的に見て、信号線２３、２７および３７〜３９の下方に設けられている。そして、コンタクト部４９Ｃは、信号線２３、２７および３７〜３９が延びる方向と交差する方向（矢印Ｘ方向）に形成されている。第５実施形態のその他の構成は、上記第１実施形態と同様である。また、第５実施形態の動作は、上記第１実施形態と同様である。
【００４０】
第５実施形態では、上記のように、遮光部２３Ａとポリシリコン膜５１とをコンタクト部４９Ｃを介して接続するとともに、コンタクト部４９Ｃを、平面的に見て、信号線２３、２７および３７〜３９が延びる方向に交差する方向（矢印Ｘ方向）に配置することによって、遮光部２３Ａとポリシリコン膜５１との間に矢印Ｙ方向側（図１５参照）から光が入射した場合でも、入射した光をコンタクト部４９Ｃにより遮光することができる。これにより、電子の増倍動作中に、埋込み層１３（電子増倍部１３Ａ、電子蓄積部１３Ｂ）に光が入射するのをより抑制することができる。
【００４１】
第５実施形態のその他の効果は、上記第１実施形態と同様である。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記第１〜第５実施形態では、撮像装置の一例として各画素１において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素１において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００４４】
また、上記第１〜第５実施形態では、ＰＤ部１４とＦＤ領域１５との間に、転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の５つの電極を設ける例を示したが、本発明はこれに限らず、ＰＤ部１４とＦＤ領域１５との間の電極を、３つの電極または４つの電極によって構成してもよい。
【００４５】
また、上記第１〜第５実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１１の表面に埋込み層１３、ＰＤ部１４およびＦＤ領域１５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に埋込み層１３、ＰＤ部１４およびＦＤ領域１５を形成するようにしてもよい。
【００４６】
また、上記第１〜第５実施形態では、信号電荷として電子を用いる例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いてもよい。
【００４７】
また、上記第１〜第５実施形態では、遮光部２３Ａが転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の上方を覆うように形成される例を示したが、本発明はこれに限らず、遮光部２３Ａが転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１のうち、電子の増倍動作に関与する電極の上方のみを覆うようにしてもよい。
【００４８】
また、上記第１〜第５実施形態では、遮光部２３Ａは、平面的に見て、ＰＤ部１４に隣接する信号線２３によって構成されている例を示したが、本発明はこれに限らず、遮光部２３Ａを信号線２３以外の信号線によって構成してもよい。
【００４９】
また、上記第２〜第４実施形態では、遮光部２３Ａと増倍ゲート電極１８との間に設けられるコンタクト部２２と、遮光部２３Ａと金属膜４８との間に設けられるコンタクト部４９（４９Ａ、４９Ｂ）との両方が設けられる例を示したが、本発明はこれに限らず、遮光部２３Ａと増倍ゲート電極１８との間に設けられるコンタクト部２２は設けずに、遮光部２３Ａと金属膜４８との間に設けられるコンタクト部４９（４９Ａ、４９Ｂ）のみを設けてもよい。
【００５０】
また、上記第５実施形態では、遮光部２３Ａと増倍ゲート電極１８との間に設けられるコンタクト部２２と、遮光部２３Ａとポリシリコン膜５１との間に設けられるコンタクト部４９Ｃとの両方が設けられる例を示したが、本発明はこれに限らず、遮光部２３Ａと増倍ゲート電極１８との間に設けられるコンタクト部２２は設けずに、遮光部２３Ａとポリシリコン膜５１との間に設けられるコンタクト部４９Ｃのみを設けてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の第１実施形態による画素の平面図である。
【図３】本発明の第１実施形態による遮光部の平面図である。
【図４】図２の２００−２００線に沿った断面図である。
【図５】図２の２１０−２１０線に沿った断面図である。
【図６】図２の２２０−２２０線に沿った断面図である。
【図７】本発明の第１実施形態による遮光部と入射光との関係を示す図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図９】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作を説明するためのポテンシャル図である。
【図１０】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。
【図１１】本発明の第２実施形態による画素の平面図である。
【図１２】図１１の２３０−２３０線に沿った断面図である。
【図１３】本発明の第３実施形態による画素の平面図である。
【図１４】本発明の第４実施形態による画素の平面図である。
【図１５】本発明の第５実施形態による画素の平面図である。
【図１６】図１５の２４０−２４０線に沿った断面図である。
【符号の説明】
【００５２】
１３Ａ  電子増倍部（電荷増加部）
１４  フォトダイオード部（ＰＤ部）（光電変換部）
１５  フローティングディフュージョン領域（ＦＤ領域）（電圧変換部）
１７  転送ゲート電極（第２電極）
１８  増倍ゲート電極（第１電極）
２２  コンタクト部（第１コンタクト部）
２３Ａ  遮光部（遮光膜）
４８  金属膜（第１の膜）
４９、４９Ａ、４９Ｂ  コンタクト部（第２コンタクト部）
４９Ｃ  コンタクト部（第３コンタクト部）
５１  ポリシリコン膜（第２の膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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