(57)【要約】【課題】固体撮像装置の低背化を実現し、グローバル配線による入射光の多重反射を防止すると共に入射効率を高め且つ混色，シェーディングを回避する。【解決手段】半導体基板５０の受光部領域に二次元アレイ状に配列形成された複数の感光素子３２と、各感光素子３２の各々に対応して形成され被写体からの受光量に応じて蓄積された該感光素子３２の信号電荷量に対応する撮像画像信号を検出する信号読出回路と、受光部領域の表面に沿う一方向に渡って形成され該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線４１，４２を備える。【選択図】図２
2010073735.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の受光部領域に二次元アレイ状に配列形成された複数の感光素子と、各感光素子の各々に対応して形成され被写体からの受光量に応じて蓄積された該感光素子の信号電荷量に対応する撮像画像信号を検出する信号読出回路と、前記受光部領域の表面に沿う一方向に渡って形成され該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線を備える固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置であって、前記第１種の配線と前記半導体基板の表面上で絶縁層を介して立体的に交差し該交差方向に沿って設けられている複数の前記信号読出回路に接続される導電性ポリシリコン膜で形成された第２種の配線を備える固体撮像装置。
【請求項３】
請求項１または請求項２に記載の固体撮像装置であって、前記第１種の配線は、前記信号読出回路に電源電圧を供給する電源線及び前記信号読出回路から前記撮像画像信号を出力する出力信号線である固体撮像装置。
【請求項４】
請求項２または請求項３に記載の固体撮像装置であって、前記第２種の配線は、前記信号読出回路の入力端子に接続する制御線である固体撮像装置。
【請求項５】
請求項１または請求項２に記載の固体撮像装置であって、前記信号読出回路は、前記感光素子の蓄積電荷が注入されるフローティングゲートを持つＭＯＳトランジスタ構造でなる書き込みメモリ素子及び読み出しメモリ素子を備える固体撮像装置。
【請求項６】
請求項５に記載の固体撮像装置であって、前記読み出しメモリ素子のドレイン電流が流れ始める閾値電圧を前記撮像画像信号として検出するセンスアンプを備える固体撮像装置。
【請求項７】
請求項５または請求項６に記載の固体撮像装置であって、前記第１種の配線は前記信号読出回路をグランドに接続するグランド線及び前記信号読出回路から前記撮像画像信号を出力する出力信号線である固体撮像装置。
【請求項８】
請求項２記載の固体撮像装置であって、前記信号読出回路は、前記感光素子の蓄積電荷が注入されるフローティングゲートを持つＭＯＳトランジスタ構造でなる書き込みメモリ素子及び読み出しメモリ素子を備え、前記第２種の配線は、前記信号読出回路のコントロールゲートに接続される固体撮像装置。
【請求項９】
請求項２または請求項８に記載の固体撮像装置であって、前記第１種の配線または前記第２種の配線と前記信号読出回路とを接続する配線が金属膜で形成される固体撮像装置。
【請求項１０】
請求項２または請求項８に記載の固体撮像装置であって、前記第１種の配線と前記信号読出回路を構成する該当のＭＯＳトランジスタの該当端子とを接続する配線が該第１種の配線と同一製造プロセスで製造される高濃度不純物拡散層で形成され、前記第２種の配線と前記信号読出回路を構成する該当のＭＯＳトランジスタの該当端子とを接続する配線が該第２種の配線と同一製造プロセスで製造される導電性ポリシリコン膜で形成される固体撮像装置。
【請求項１１】
半導体基板の受光部領域に二次元アレイ状に複数の感光素子を配列形成し、各感光素子の各々に対応して設けられ、被写体からの受光量に応じて蓄積された該感光素子の信号電荷量に対応する撮像画像信号を検出する信号読出回路を形成すると共に、前記受光部領域の表面に沿う一方向に渡って設けられ、該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線を形成する固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に形成した固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
図２２（ａ）は、複数のフォトダイオード（光電変換素子：感光素子）が半導体基板表面の受光面（Image Area）上に格子配列されたＣＭＯＳ型固体撮像装置の表面模式図であり、図２２（ｂ）は、その回路図である。図示するＣＭＯＳ型固体撮像装置１は、受光面２上に多数の単位画素３が配列形成されており、受光面２の脇に制御パルス生成回路４及び垂直走査回路５が、受光面２の下辺部に雑音抑制回路６及び水平走査回路７が形成されている。
【０００３】
単位画素３は、フォトダイオードを形成するｎ領域３ａ（図２３（ｂ）参照）と、このｎ領域３ａによって検出された信号を読み出す信号読出回路（図２２（ｂ）には、４トランジスタ構成の信号読出回路を図示しているが、３トランジスタ構成のものもある。）とにより構成される。
【０００４】
ＣＭＯＳ型固体撮像装置１の受光部領域２には、Ｘ方向（水平方向）に延びる配線１０と、Ｙ方向（垂直方向）に延びる配線１１とが敷設され、配線１０が制御パルス生成回路４及び垂直走査回路５に、配線１１が雑音制御回路６や水平走査回路７あるいは電源に接続される。
【０００５】
これらの、受光部領域２上にＸ方向またはＹ方向に渡って敷設された配線１０，１１を、例えば信号読出回路の内部配線や、制御パルス生成回路４，垂直走査回路５，雑音抑制回路６，水平走査回路７内の内部配線と区別するため、「グローバル配線」と呼ぶことにする。グローバル配線としては、行選択線，行リセット線，電源線，出力信号線があり、一般的には、アルミや銅等の金属膜で形成される。
【０００６】
図２３（ａ）は、ＣＭＯＳ型固体撮像装置の１単位画素分の概略斜視図であり、図２３（ｂ）は、その断面模式図である。各単位画素毎に、外部から可視光線１５が画素対応のマイクロレンズ（トップレンズ）１６，カラーフィルタ層（赤（Ｒ），緑（Ｇ），青（Ｂ））１７等を通して入射し、その光がフォトダイオードのｎ領域３ａに到達する。
【０００７】
半導体基板上に形成されたｎ領域３ａは、素子分離領域２１によって、信号選択，信号増幅を行う信号読出回路を構成するＭＯＳトランジスタ２２と分離される。ＣＭＯＳプロセスでは、ＭＯＳトランジスタ２２を構成するゲート電極が素子分離領域２１間に形成され、その上に平坦化保護膜２３が形成され、その後に最初の配線層がアルミなどの金属膜で形成される。
【０００８】
この最初の配線層が、仮にＸ方向のグローバル配線１０とすると、Ｙ方向のグローバル配線１１がグローバル配線１０と交差しかつ電気的に互いにショートしないように、Ｘ方向のグローバル配線１０の上に更に平坦化した絶縁膜を形成し、その上にＹ方向のグローバル配線１１が形成される。
【０００９】
通常、さらにその上に平坦化膜を形成して遮光膜１９を積層し、更にその上に平坦化膜を積層してカラーフィルタ層１７を積層する。この様に、ＣＭＯＳプロセスにおいて、グローバル配線は一般的に多層構造で形成され、このため、マイクロレンズ１６とフォトダイオードを形成するｎ領域３ａとの間の距離が離れてしまう。
【００１０】
この多層配線技術によって製造されたグローバル配線１０，１１は、入射光の一部を妨げ、グローバル配線１０，１１間あるいはｎ領域３ａ以外の信号読出回路１８（図２３（ａ）参照）等を遮光するための金属薄膜（遮光膜：通常はアルミ薄膜）１９との間において入射光の一部が多重反射し、この多重反射光２０が隣接するｎ領域３ａに漏れ込むと、撮像画像の画質を劣化させてしまう。
【００１１】
また、マイクロレンズ１６とフォトダイオードを形成するｎ領域３ａとの間が離れているため、入射光を精度良くフォトダイオード上に集光することが困難となり、混色やシェーディングの原因になってしまう。
【００１２】
そこで、下記の特許文献１記載の従来技術では、グローバル配線のうちの１層分の配線（例えば、図２３（ｂ）のグローバル配線１０）の替わりに、図２４に示す様に、素子分離領域２１上に形成したポリシリコン膜でなる配線２４を設け、多重反射を低減し、また、マイクロレンズ１６とｎ領域３ａとの間の距離を短くして、入射光のフォトダイオードへの集光効率を高くしている。しかし、１層分しかマイクロレンズ１６とｎ領域３ａとの間の距離を短くすることができず、更にマイクロレンズ，フォトダイオード間の距離を短くする（低背化）ことが望まれている。
【００１３】
上述した例は、従来一般的なＣＭＯＳ型固体撮像装置であるが、別の種類のＣＭＯＳ型固体撮像装置でも、多層配線による多重反射や、マイクロレンズとフォトダイオードとの間の距離が遠いことに起因する集光効率や混色，シェーディング等の問題を抱えている。
【００１４】
例えば、下記の特許文献２記載の固体撮像装置は、半導体基板の受光面上にアレイ状に形成された複数のフォトダイオードの各々から、フローティングゲートを用いた信号読出回路により撮像画像信号を読み出す構成になっているが、上記したＣＭＯＳ型固体撮像装置と同様に、受光面に渡ってグローバル配線を敷設する必要があるため、上記と同様に、多重反射や集光効率，混色，シェーディング，低背化等の問題がある。
【００１５】
【特許文献１】特開２００７―８１１３９号公報
【特許文献２】特開２００２―２８０５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＭＯＳトランジスタによる信号読出回路を備える固体撮像装置は、フォトダイオードや信号読出回路が形成された半導体基板の上に多層構造のグローバル配線層が形成され、その上にカラーフィルタやマイクロレンズ等の光学層が積層される構造になっているため、マイクロレンズやカラーフィルタ層を通った後の入射光がフォトダイオードに到達するまでの距離が長くなり、多重反射や入射効率，混色，シェーディング，低背化等の問題を抱えている。
【００１７】
本発明の目的は、グローバル配線による入射光の多重反射を低減すると共に、更に低背化を図ることで、入射効率を高め且つ混色，シェーディングを回避することが可能な固体撮像装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の固体撮像装置は、半導体基板の受光部領域に二次元アレイ状に配列形成された複数の感光素子と、各感光素子の各々に対応して形成され被写体からの受光量に応じて蓄積された該感光素子の信号電荷量に対応する撮像画像信号を検出する信号読出回路と、前記受光部領域の表面に沿う一方向に渡って形成され該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線を備える固体撮像装置とする。
【００１９】
本発明の固体撮像装置の製造方法は、半導体基板の受光部領域に二次元アレイ状に複数の感光素子を配列形成し、各感光素子の各々に対応して設けられ、被写体からの受光量に応じて蓄積された該感光素子の信号電荷量に対応する撮像画像信号を検出する信号読出回路を形成すると共に、前記受光部領域の表面に沿う一方向に渡って設けられ、該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線を形成する。
【００２０】
これにより、従来から用いられている多層構造の金属配線のうち１層分の金属配線層を高濃度不純物拡散層としたため、低背化が実現される。
【発明の効果】
【００２１】
本発明によれば、グローバル配線として、半導体基板に高濃度不純物拡散層で形成したグローバル配線を使用するため、固体撮像装置の低背化が実現され、グローバル配線による入射光の多重反射が低減されると共に、一層の低背化で入射効率が高くなり、且つ混色，シェーディングを回避することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態を、図面を参照して説明する。
【００２３】
図１は、本発明の実施形態を説明するＣＭＯＳ型固体撮像装置の回路図である。本実施形態のＣＭＯＳ型固体撮像装置３０は、複数の単位画素３１が半導体基板の受光面上に二次元アレイ状（図示する例では正方格子状）に配列形成され、各単位画素３１は、受光量に応じた信号電荷を検出するフォトダイオード３２と、フォトダイオード３２の蓄積電荷量に応じた撮像画像信号を読み出す後述の４トランジスタ（３３，３４，３５，３６）構成の信号読出回路とを備える。
【００２４】
半導体基板受光面の周辺部には、図２２に示したと同様に、制御パルス生成回路３７と、垂直走査回路３８と、雑音抑制回路３９と、水平走査回路４０とが設けられる。
【００２５】
各単位画素３１の信号読出回路は、出力トランジスタ３３と、出力トランジスタ３３のゲートとフォトダイオード３２との間の接続／遮断を行う行読出トランジスタ３４と、出力トランジスタ３３と出力信号線４１との間の接続／遮断を行う行選択トランジスタ３５と、出力トランジスタ３３のゲートと電源線４２との間の接続／遮断を行うリセットトランジスタ３６とで構成され、電源線４２は、出力トランジスタ３３にも接続される。
【００２６】
受光面上に配列形成される各信号読出回路のうち、同一水平ライン上の各々の行読出トランジスタ３４のゲートは、制御パルス生成回路３７，垂直走査回路３８から水平方向に延びるグローバル配線である行読出（リード）線４３に接続され、同一水平ライン上の各リセットトランジスタ３６のゲートは、これも水平方向に延びるグローバル配線であるリセット線４４に接続され、同一水平ライン上の各々の行選択トランジスタ３５のゲートは、水平方向に延びるグローバル配線である行選択（ローセレクト）線４５に接続される。
【００２７】
即ち、４トランジスタ構成の信号読出回路を備えるＣＭＯＳ型固体撮像装置の場合、水平方向のグローバル配線は、各単位画素行毎に、行読出（リード）線４３と、リセット線４４と、行選択線４５の３本が必要となる。各単位画素列毎に設けられる垂直方向のグローバル配線は、出力信号線４１と、電源線４２の２本となる。
【００２８】
この様なＣＭＯＳ型固体撮像装置３０では、各フォトダイオード３２が受光した後、行読出線４３にリード信号が印加されると、フォトダイオード３２の蓄積電荷が行読出トランジスタ３４を介して出力トランジスタ３３のゲート部分に移動する。そして、行選択線４５に垂直走査回路３８から選択信号が印加されると行選択トランジスタ３５が導通し、出力トランジスタ３３のゲートに蓄積された電荷量に応じた撮像画像信号が、出力トランジスタ３３から行選択トランジスタ３５を介して出力信号線４１に出力される。
【００２９】
その後、リセット線に垂直走査回路３８からリセット信号が印加されると、出力トランジスタ３３のゲート部分に溜まっていた電荷が、リセットトランジスタ３６を介して電源線４２に廃棄される。この様な信号読出動作が、単位画素行毎に順に行われる。
【００３０】
図２は、図１に示すＣＭＯＳ型固体撮像装置の略２単位画素分の断面模式図である。ｎ型半導体基板５０のｐウェル層５１には、ｎ領域３２ａが形成され、このｎ領域３２ａと周囲のｐ領域との間のｐｎ接合により、図１に示すフォトダイオード３２が形成される。ｎ領域３２ａの表面部には、暗電流防止用の表面高濃度ｐ層５２が形成される。
【００３１】
隣接するｎ領域３２ａ間には、３つの素子分離帯５３，５４，５５が離間して形成され、素子分離帯５３，５４間には、高濃度不純物拡散層でなる図１に示すグローバル配線（出力信号線）４１が形成され、素子分離帯５４，５５間には、高濃度不純物拡散層でなる図１に示すグローバル配線（電源線）４２が形成される。即ち、本実施形態では、垂直方向のグローバル配線４１，４２を、２本共に、半導体基板５０中に形成している。
【００３２】
半導体基板５０の最表面にはゲート絶縁膜５８が形成され、その上に、透明な図５に示す絶縁層６０が形成される。絶縁層６０は適宜箇所がエッチングされて、水平方向の図１に示すグローバル配線４３，４４，４５及び後述のゲート電極が形成され、その上に、平坦化層５９が形成される。即ち、エッチングされて凸凹になった絶縁層６０及びその上に積層されたポリシリコン膜の積層面が、平坦化層５９で平坦化される。グローバル配線４３，４４，４５は、金属膜で形成しても良いが、光の乱反射を低減するために、光反射率の小さい導電性ポリシリコン膜で形成するのが良い。この場合、更に光反射率を低減するために、導電性ポリシリコン膜の光入射方向の面を反射防止膜で覆うのが好ましい。
【００３３】
平坦化膜５９の上には、更に、透明な層間絶縁膜６１が形成され、その上に、信号読出回路内の内部配線層６２が形成される。この内部配線層６２は、占める表面積が広くないため、つまり、光乱反射が少ないため、アルミ等の金属膜でも良い。
【００３４】
内部配線層６２と水平方向のグローバル配線４３，４４とは、コンタクトビア６３で電気的接続がなされる。内部配線層６２と垂直方向のグローバル配線４２とも、後述の図６に示す様に、コンタクトビアで電気的に接続される。
【００３５】
内部配線層６２が形成された後は、透明な平坦化膜６４が形成され、その上に、金属膜たとえばアルミニウムでなる遮光膜６５が形成される。この遮光膜６５は、フォトダイオード３２を形成するｎ領域３２ａ上に開口６５ａが設けられ、ｎ領域３２ａ上方以外の、グローバル配線層４１，４２，４３，４４，４５及び内部配線層６２並びに信号読出回路の上方を覆い、遮光する。
【００３６】
遮光膜６５の上部には透明な平坦化膜６６が積層され、その上に、カラーフィルタ層６７が設けられ、その上に、透明な平坦化層６８を介して、マイクロレンズ層６９が設けられる。
【００３７】
図３は、図１に示す単位画素３１の平面模式図である。フォトダイオード３２を形成するｎ領域３２ａが略方形に形成され、その両脇に、垂直方向のグローバル配線４１，４２が形成され、上辺，下辺に沿って、水平方向のグローバル配線４３，４４，４５が形成される。
【００３８】
上辺側のグローバル配線４５とｎ領域３２ａとの間に、４つのＭＯＳトランジスタ３３，３４，３５，３６が形成されている。図３に、多数の「点」を打った領域が、不純物拡散層（ｎ領域３２ａ、垂直方向グローバル配線４１，４２、トランジスタ３３，３４，３５，３６のソース領域とドレイン領域）を示し、クロスハッチした領域が、導電性ポリシリコン領域（水平方向グローバル配線４３，４４，４５、各トランジスタのゲート電極３３ａ，３４ａ，３５ａ，３６ａ）を示している。
【００３９】
図示する例では、内部配線層（白抜き部分）は３箇所あり、第１の内部配線層６２ａは、行読出線４３と行読出トランジスタ３４のゲート電極３４ａとを接続し、第２の内部配線層６２ｂは、リセット線４４と、リセットトランジスタ３６のゲート電極３６ａとを接続している。また、第３の内部配線層６２ｃは、電源線４２をリセットトランジスタ３６及び出力トランジスタ３３に接続している。内部配線６２内に示す点線矩形枠は、コンタクトビアを示す。
【００４０】
尚、図３に示す単位画素の垂直方向下側に隣接する単位画素用の内部配線や、水平方向右側の単位画素用の内部配線の図示は省略し、グローバル配線だけを見易く図示している。
【００４１】
図４は、図３のIV―IV線断面模式図であり、単位画素の左側のグローバル配線４２から右側のグローバル配線４１までにおける、トランジスタ３４，３３，３５の水平方向断面を示す図である。ｐウェル層５１には、左側から、高濃度不純物拡散層でなるグローバル配線（電源線）４２と、素子分離帯５５と、フォトダイオード３２から行読出トランジスタ３４まで延びたｎ領域３２ａが形成され、このｎ領域３２ａから若干離間した位置にｎ領域３４ｂが形成される。
【００４２】
そして、図示するｎ領域３２ａとｎ領域３４ｂとの間のゲート絶縁膜５８上部に導電性ポリシリコン膜でなるゲート電極３４ａが形成され、ｎ領域３２ａ／ゲート電極３４ａ／ｎ領域３４ｂで、行読出トランジスタ３４が構成される。
【００４３】
ゲート電極３４ａは、コンタクトビア７１により、アルミ配線６２ａに接続される。このアルミ配線６２ａは、図３に示す様に読出線４３に接続されており、読出線４３にリード信号が印加されたとき、行読出トランジスタ３４は導通し、フォトダイオード３２の蓄積電荷は、ｎ領域３４ｂに移動する。
【００４４】
ｎ領域３４ｂに隣接して素子分離帯７２が形成され、これに隣接してｎ領域３３ｂが形成される。このｎ領域３３ｂは、コンタクトビア７３を介してアルミ配線６２ｃに接続され、これにより、ｎ領域３３ｂがアルミ配線６２ｃを介して電源線４２に接続される。
【００４５】
ｎ領域３３ｂと若干離間してｎ領域３３ｃが形成され、ｎ領域３３ｂとｎ領域３３ｃとの間のゲート絶縁膜５８上部に導電性ポリシリコン膜でなるゲート電極３３ａが形成され、ｎ領域３３ｂ／ゲート電極３３ａ／ｎ領域３３ｃで、出力トランジスタ３３が構成される。出力トランジスタ３３のゲート電極３３ａは、図３に示す様に、コンタクトビア７３を避けるようにコの字状に形成され、他端側で、コンタクトビア７４によりｎ領域３４ｂに接続される。これにより、ｎ領域３４ｂの蓄積電荷に対応する電圧が、出力トランジスタ３３のゲート電極３３ａに印加される。
【００４６】
ｎ領域３３ｃと離間して形成されている高濃度不純物拡散層でなるグローバル配線（出力信号線）４１との間のゲート絶縁膜５８上部に導電性ポリシリコン膜でなるゲート電極３５ａが形成され、ｎ領域３３ｃ／ゲート電極３５ａ／グローバル配線４１側部で、行選択トランジスタ３５が構成される。
【００４７】
水平方向のグローバル配線である行選択線４５は、本実施形態では導電性ポリシリコン膜でなり、この行選択線４５は、図５に示す絶縁層、例えばＣＶＤによるシリコン酸化層６０上に形成される。このシリコン酸化層６０のゲート電極位置対応箇所がエッチングされ、行選択線４５とゲート電極３５ａ，３３ａ，３４ａ，３６ａとが導電性ポリシリコン膜で同時に形成され、その後に、ゲート電極膜３５ａ，３３ａ，３４ａ，３６ａ等を覆う平坦化膜５９が積層される。
【００４８】
図５は、図３のＶ―Ｖ線断面模式図であり、リセットトランジスタ３６の垂直方向断面を示す図である。ｐウェル層５１には、３本の水平方向グローバル配線４３，４４，４５の下部位置に素子分離帯７６が形成され、遮光膜開口６５ａの下部位置にフォトダイオードを形成するｎ領域３２ａが形成され、ｎ領域３２ａに隣接して形成された素子分離帯７７と素子分離帯７６との間に、リセットトランジスタ３６が形成されている。
【００４９】
リセットトランジスタ３６は、素子分離帯７６に隣接して形成された前述のｎ領域３４ｂと、これとフォトダイオードを形成するｎ領域３２ａ側に離間して設けられたｎ領域３６ｂと、両ｎ領域３４ｂ，３６ｂ間のゲート絶縁膜５８上部に形成された導電性ポリシリコン膜でなるゲート電極３６ａとで構成される。ｎ領域３６ｂには、コンタクトビア７８を介してアルミ配線６２ｃが接続され、ｎ領域３６ｂがアルミ配線６２ｃを介して電源線４２に接続される。
【００５０】
図６は、図３のVI―VI線断面模式図であり、グローバル配線４２に沿う垂直方向断面を示す図である。ｐウェル層５１には、垂直方向に沿って高濃度不純物拡散層でなるグローバル配線４２が形成される。グローバル配線４２と３本の水平方向グローバル配線４３，４４，４５とは、シリコン酸化膜６０を介して立体的に交差し、グローバル配線４３，４４，４５の上に、層間絶縁膜６１を介してアルミ配線６２ｂ，６２ｃが形成される。
【００５１】
水平方向のグローバル配線（リセット線）４４とアルミ配線６２ｂとがコンタクトビア６３で接続され、リセット信号がコンタクトビア６３，アルミ配線６２ｂ，コンタクトビア７９（図３参照）を介して、リセットトランジスタ３６のゲート電極３６ａに印加される様になっている。
【００５２】
電源線４２と、アルミ配線６２ｃとは、コンタクトビア８０により接続され、コンタクトビア８０とアルミ配線６２を介してリセットトランジスタ３６と出力トランジスタ３３とが電源線４２に接続される。
【００５３】
以上述べた実施形態によれば、垂直方向の２本のグローバル配線を高濃度不純物拡散層で形成し、水平方向の３本のグローバル配線を導電性ポリシリコン膜で形成し、各単位画素内に形成される信号読出回路をグローバル配線に接続する内部配線層だけを金属膜としたため、低背化を実現してマイクロレンズ６９とフォトダイオードのｎ領域３２ａとの間の距離を短くすることが可能になる。
【００５４】
これにより、金属配線面積が少なくなって入射光の多重反射による撮像画像の画質劣化が低減され、フォトダイオード３２のｎ領域３２ａへの入射効率が高くなり、且つ混色，シェーディングを回避することが可能となる。
【００５５】
また、本実施形態では、４トランジスタの形成位置を水平方向のグローバル配線側に偏在させるレイアウト構成としたため、金属配線とする内部配線の面積を必要最小限にすることができ、これによっても、金属配線による乱反射を低減することが可能となる。
【００５６】
図７は、本発明の別実施形態のＣＭＯＳ型固体撮像装置９０の回路図である。図１に示す実施形態のＣＭＯＳ型固体撮像装置に対し異なる点は、本実施形態の各単位画素内に設ける信号読出回路が３トランジスタ構成である点だけである。従って、同じ部材には同一符号を付してその説明は省略し、異なる部分だけ説明する。
【００５７】
図１の４トランジスタ構成と、図７の３トランジスタ構成との違いは、４トランジスタのうちの行読出トランジスタ３４が省略されている点である。このため、図１のリード線４３も不要となり、水平方向のグローバル配線は、リセット線４４と、行選択線４５の２本となる。垂直方向のグローバル配線は、図１と同様に、出力信号線４１と電源線４２の２本である。
【００５８】
図８は、図７に示すＣＭＯＳ型固体撮像装置９０を構成する単位画素の平面模式図である。フォトダイオード３２を形成するｎ領域３２ａの左右には、夫々、高濃度不純物拡散層でなる２本の垂直方向グローバル配線４１，４２が形成され、上下には、夫々、導電性ポリシリコン膜でなる２本の水平方向グローバル配線４４，４５が設けられている。
【００５９】
上面視で矩形に形成されたｎ領域３２ａの左下隅には、リセットトランジスタ３６が形成され、左上隅には出力トランジスタ３３が形成され、右上隅には行選択トランジスタ３５が形成される。
【００６０】
リセットトランジスタ３６のゲート電極３６ａは、ｎ領域３２ａの側部と、電源線４２から単位画素方向に若干延設されたｎ領域との間に設けられ、リセット信号線４４と一体に製造されている。リセット信号線４４にリセット信号が印加されると、ｎ領域３２ａの蓄積電荷は、リセットトランジスタ３６を介して電源線４２に廃棄される。
【００６１】
出力トランジスタ３３は、出力トランジスタ３３と行選択トランジスタ３５の共通のｎ領域３３ｃと、電源線４２から単位画素方向に若干延設されたｎ領域と、両者間に設けられたゲート電極３３ａとで構成され、導電性ポリシリコン膜でなるゲート電極３３ａが、ｎ領域３２ａにコンタクトビア８２を介して接続される。これにより、ゲート電極３３ａにはｎ領域３２ａの蓄積電荷分の電圧が印加される。
【００６２】
行選択トランジスタ３５は、ｎ領域３３ｃと、出力信号線４１の単位画素方向に若干延設されたｎ領域と、両者間に設けられたゲート電極３５ａとで構成され、導電性ポリシリコン膜でなるゲート電極３５ａは、水平方向グローバル配線（行選択線）４５と一体形成される。
【００６３】
これにより、行選択信号がグローバル配線４５からゲート電極３５ａに印加されると、出力トランジスタ３３と行選択トランジスタ３５を介して電源線４２と出力信号線４１との間にｎ領域３２の蓄積電荷量に応じた電流が流れ、出力信号線４１に撮像画像信号が出力される。
【００６４】
図９は、図８のIX―IX線断面模式図である。垂直方向上下の各単位画素のフォトダイオード３２間（ｎ領域３２ａ間）には、ｐウェル層５１に、素子分離帯７６と、ｎ領域３３ｃと、素子分離帯７７とが設けられる。素子分離帯７６の上方位置のシリコン酸化層６０上に、導電性ポリシリコン膜でなる水平方向グローバル配線４４，４５が設けられ、その上の層間絶縁膜６１上に遮光膜６５が設けられる。
【００６５】
この図９と図６とを比較すると、図９では図６の平坦化膜６４が設けられていない。これは、本実施形態では、図６の内部配線が不要なレイアウト構成となっているため、つまり、水平方向，垂直方向共に、２本づつのグローバル配線となっており、２本のうちの１本が他方のグローバル配線を跨いで接続しないで済むレイアウトを採用しているためである。これにより、図６に示す実施形態よりも更に低背化が実現される。尚、図９のグローバル配線４４，４５は、導電性ポリシリコン膜で形成したが、これを金属膜とすることも可能である。
【００６６】
図１０は、図８のＸ―Ｘ線断面模式図であり、垂直方向グローバル配線４１，４２の断面を示す図である。本実施形態でも、垂直方向のグローバル配線４１，４２を高濃度ｎ型不純物拡散層で形成している。
【００６７】
垂直方向のグローバル配線、特に、出力信号線４１は、抵抗分が大きいと電位降下が発生するが、このグローバル配線の横断面積を大きくし、その不純物濃度を高濃度に調整することで、電位降下を低減し実用的なグローバル配線を得ることができる。このＣＭＯＳ型固体撮像装置の多画素化，微細化が進んで、出力信号線４１を細くせざるを得なくなれば、出力信号線４１をメタル裏打ち配線とすることで電位降下を回避できる。
【００６８】
この場合でも、図９の層間絶縁膜６１の上に図６と同様にメタル配線によるグローバル配線４１を設け、平坦化層６４を積層すれば良いため、図６に示す実施形態と同じ高さの低背化が実現される。また、この場合、高濃度不純物拡散層で形成される電源線４２の線幅を、出力信号線４１が無い分だけ２倍にでき、電源線４２として十分に機能させることができる。
【００６９】
図１１は、図８のXI―XI線断面模式図であり、グローバル配線４２の垂直方向断面を示す図である。高濃度ｎ型不純物拡散層でなる垂直方向グローバル配線４２がｐウェル層５１に形成される。水平方向グローバル配線４４，４５との間には図５に示すシリコン酸化層６０が設けられ、垂直方向，水平方向のグローバル配線は、シリコン酸化層６０を介して立体的に交差する。
【００７０】
図１２は、図８のXII―XII線断面模式図であり、トランジスタ３３，３５の水平方向の断面を示す図である。高濃度ｎ型不純物拡散層でなるグローバル配線４２と、ｎ領域３３ｃとの間のゲート絶縁膜５８上に導電性ポリシリコン膜でなるゲート電極３３ａが設けられることで出力トランジスタ３３が形成され、ｎ領域３３ｃと高濃度不純物拡散層４１との間のゲート絶縁膜５８の上に導電性ポリシリコン膜でなるゲート電極３５ａが設けられることで行選択トランジスタ３５が形成される。
【００７１】
ゲート電極３５ａは、絶縁層６０の所要箇所をエッチングすることで、水平方向グローバル配線４５と繋がる様に一緒に形成され、行選択信号が行選択線４５に印加されたとき、行選択トランジスタ３５が導通状態になる。
【００７２】
以上述べた実施形態によれば、垂直方向のグローバル配線を半導体基板中に高濃度不純物拡散層で形成し、水平方向のグローバル配線を、半導体基板の表面部に絶縁層を介して形成した導電性ポリシリコン膜としたので、低背化が達成でき、マイクロレンズ６９とフォトダイオードのｎ領域３２ａとの間の距離を短くすることが可能になる。これにより、入射光の多重反射による撮像画像の画質劣化が低減され、ｎ領域３２ａへの入射効率が高くなり、且つ混色，シェーディングを回避することが可能となる。
【００７３】
更に、本実施形態では、垂直方向，水平方向のグローバル配線を２本づつとし、３トランジスタの形成位置を、図３に示す実施形態と異なり、内部配線（金属配線）を不要とする位置にレイアウトしたため、図３に示す実施形態より更なる低背化を達成することが可能となる。
【００７４】
図１３は、本発明の更に別実施形態の固体撮像装置の構成図である。この固体撮像装置１００の基本的な構成は、特許文献２記載の固体撮像装置と同じであり、半導体基板の受光部領域には、複数の単位画素ＰＸが二次元アレイ状に配列形成されている。図示する例では、２×２＝４個の単位画素ＰＸしか示していないが、実際には、数百万以上の単位画素ＰＸが受光部領域に設けられる。
【００７５】
単位画素ＰＸは、感光素子（光電変換素子）である１つのフォトダイオードＰＤと、この固体撮像装置の信号読出回路を構成する書き込みメモリ素子ＷＭ及び読み出しメモリ素子ＲＭとを備える。
【００７６】
書き込みメモリ素子ＷＭは、フォトダイオードＰＤに接続された書き込みソースＷＳと、フローティングゲートＦＧと、書き込みコントロールゲートＷＧと、書き込みドレインＷＤとを有するＭＯＳトランジスタ構造で構成される。
【００７７】
書き込みコントロールゲートＷＧは、後述の垂直制御回路ＶＣＴの書き込み垂直シフトレジスタＶＳＷにより制御される。書き込みメモリ素子ＷＭは３端子構造のＭＯＳトランジスタであるが、読み出しメモリ素子ＲＭとフローティングゲートＦＧが共通し、読み出し側のＭＯＳトランジスタ（ＲＭ）からでも、フォトダイオードＰＤの記録情報の読み出しを行える。
【００７８】
読み出しメモリ素子ＲＭは、読み出しソースＲＳと、フローティングゲートＦＧと、読み出しコントロールゲートＲＧと、読み出しドレインＲＤとを有するＭＯＳトランジスタ構造で構成される。
【００７９】
読み出しコントロールゲートＲＧには、垂直制御回路ＶＣＴの読み出し垂直シフトレジスタＶＳＲから、例えば三角波的に単調に増加する電圧が供給される。後述のセンスアンプＳＡは、読み出しドレインＲＤにドレイン電圧を供給し、読み出しコントロールゲートＲＧの電位に対する読み出しドレインＲＤの電流値から、読み出しメモリ素子の閾値電圧Ｖｔｈを検出する。この閾値電圧Ｖｔｈが、フォトダイオードＰＤの検出電荷量に対応する撮像画像信号となる。
【００８０】
両ＭＯＳトランジスタ構造のメモリ素子ＷＭ，ＲＭのフローティングゲートＦＧは、上述した様に、電気的に共通に接続されている。
【００８１】
単位画素ＰＸが設けられる受光部領域の周辺部、例えば左側部には、垂直制御回路ＶＣＴが形成され、受光部領域の上辺部には、水平制御回路ＨＣＴが形成される。
【００８２】
垂直制御回路ＶＣＴは、垂直シフトレジスタＶＳＷと垂直シフトレジスタＶＳＲを備える。水平制御回路ＨＣＴは、センスアンプＳＡと、サンプルホールド回路Ｓ／Ｈと、アナログデジタル変換部Ａ／Ｄと、ラッチ回路ＬＴと、シフトレジスタＳＲとを備え、このシフトレジスタＳＲの出力が、アンプＡＭＰに接続される。
【００８３】
図１４に、センスアンプＳＡの閾値検出回路の等価回路を示す。比較器ＣＯＭＰの反転入力端子に参照電位Ｖｒｅｆが供給され、非反転入力端子に、読み出しメモリ素子ＲＭの読み出しドレインＲＤの電圧が供給される。
【００８４】
読み出しメモリ素子ＲＭには電流源ＣＳから電流が供給され、比較器ＣＯＭＰの出力電圧が、読み出しコントロールゲートＲＧに供給される。読み出しコントロールゲートＲＧは、書き込みコントロールゲートＷＧから独立しており、読み出し垂直シフトレジスタＶＳＲにより制御される。
【００８５】
比較器ＣＯＭＰに与える参照電位Ｖｒｅｆを変えながら、読み出しメモリ素子ＲＭのチャネル電流を検出することにより、メモリの閾値電圧Ｖｔｈが検出される。
【００８６】
センスアンプＳＡで検出された閾値電圧（撮像画像信号）は、サンプルホールド回路Ｓ／Ｈ、アナログデジタル変換部Ａ／Ｄで処理されてデジタルデータとなり、ラッチ回路ＬＴで記録され、次に、水平シフトレジスタＳＲによって水平方向に順次読み出され、出力バッファアンプＡＭＰを通して、固体撮像装置の外部にデジタルデータとして出力される。
【００８７】
被写体からの入射光が上述した構成の固体撮像装置に入射すると、入射光量に応じてフォトダイオードＰＤに信号電荷（電子）が蓄積され、信号電荷量に応じた少なくともその一部電荷（電子）をフローティングゲートＦＧに注入する。この注入は、トンネル注入またはホットエレクトロン注入現象を用いて行うことができる。
【００８８】
フローティングゲートＦＧに注入された信号電荷量に対応して、ＭＯＳトランジスタ構造の閾値電圧（Ｖｔｈ）が変化するため、この閾値電圧（Ｖｔｈ）を上述したセンスアンプＳＡを用いて検出し、外部に撮像画像信号として出力する。
【００８９】
この固体撮像装置１００では、図１３に示す様に、垂直シフトレジスタＶＳＲを各単位画素行毎の各読み出しコントロールゲートＲＧに接続する読み出し信号線１０１と、垂直シフトレジスタＶＳＷを各単位画素行毎の各書き込みコントロールゲートＷＧに接続する書き込み信号線１０２とが、水平方向（Ｘ方向）のグローバル配線として設けられる。
【００９０】
また、センスアンプＳＡを各単位画素列毎の各読み出しドレインＲＤに接続する出力信号線１０３と、読み出しメモリ素子ＲＭの読み出しソースＲＳをグランドに接続するグランド線１０４（図１５参照。図１３では図示省略）とが、垂直方向（Ｙ方向）のグローバル配線として設けられる。
【００９１】
図１５は、図１３の構成の固体撮像装置１００におけるグローバル配線を示す図であり、グローバル配線とゲート電極だけを取り出した図面である。各単位画素ＰＸを格子状に区画する様に、垂直方向に２本のグローバル配線１０３，１０４と水平方向の２本のグローバル配線１０１，１０２が敷設されている。単位画素中に示すＲ，Ｇ，Ｂは、単位画素に形成されたカラーフィルタの色（赤（Ｒ），緑（Ｇ），青（Ｂ））を示している。
【００９２】
各単位画素ＰＸ内の方向にグローバル配線１０１から延びる短手の線１０１ａは、この単位画素ＰＸに設けられる読み出しコントロールゲートＲＧを兼用するゲート線である。また、各単位画素ＰＸ内方向にグローバル配線１０２から延びる短手の線１０２ａは、この単位画素ＰＸに設けられる書き込みコントロールゲートＷＧを兼用するゲート線である。
【００９３】
図１５では、ゲート線１０２ａを短手の線で示しているが、その形状は任意である。後述する実施形態（図１６）では、ゲート線１０２ａを「コの字」形状としている。
【００９４】
図１６は、図１５に示す単位画素ＰＸの１個分の平面模式図である。２本の水平方向に延びるグローバル配線１０１，１０２と、２本の垂直方向に延びるグローバル配線１０３，１０４とで区画される矩形領域が１個の単位画素ＰＸに対応している。
【００９５】
本実施形態では、垂直方向に延びるグローバル配線１０３，１０４を、半導体基板の表面部に形成した高濃度不純物拡散層で形成し、水平方向に延びるグローバル配線１０１，１０２を半導体基板の表面に敷設した導電性を有するポリシリコン膜で形成している。グローバル配線１０３，１０４を半導体基板に埋設した状態で形成し、半導体基板の光入射側に形成されるグローバル配線１０１，１０２を低反射導電材料でなるポリシリコン膜としたため、多重反射を抑制することができる。
【００９６】
２本のポリシリコン配線１０１，１０２は、リソグラフィー法により同一平面上で互いに離間して形成されても、また、絶縁膜（例えば、ポリシリコン酸化膜）により配線１０１，１０２間が電気的に絶縁された状態で形成され、少なくともその一部が互いに重なり合った構造（多層ポリシリコン法）で形成されても良い。
【００９７】
グローバル配線１０１から延びる短手のゲート線１０１ａが図１３に示すコントロールゲートＲＧに対応し、グローバル配線１０２から延びるコの字状（コの字の開口端が配線１０２と接続されるため、全体的には閉じた矩形枠形状となる。）のゲート線１０２ａが、図１３に示すコントロールゲートＷＧに対応する。
【００９８】
両方のコントロールゲートＲＧ，ＷＧに渡る部分（図１６の点線で示した領域）に形成されたのがフローティングゲートＦＧである。フローティングゲートＦＧのうち、配線１０１方向に延びる部分以外は、単位画素ＰＸを構成する後述のｎ領域１１１の全周を囲むように且つｎ領域１１１の境界部分に隣接する様に、形成される。
【００９９】
グローバル配線１０４はグランド線であり、このグランド線１０４からコントロールゲートＲＧの端下まで延びる高濃度不純物拡散層でなる線１０４ａが、図１３の読み出しソースＲＳとなり、信号出力線１０３からコントロールゲートＲＧの端下まで延びる高濃度不純物拡散層でなる線１０３ａが、図１３の読み出しドレイン（ＲＤ）となる。図中の一点鎖線で示した矩形枠１０６ａは、遮光膜開口である。
【０１００】
図１７は、図１６のXVII―XVII線断面模式図である。Ｐ型半導体基板１１０の表面部またＮ型半導体基板に形成されたＰウェル層１１０の表面部に、ｎ領域１１１が形成されることで、感光素子であるフォトダイオードＰＤが形成される。ｎ領域１１１の表面部には、暗電流を抑制する高濃度ｐ型表面層１１２が形成される。
【０１０１】
水平方向に隣接するｎ領域１１１間には、素子分離領域１１３が形成され、その素子分離領域１１３を挟んだ両脇に、高濃度不純物拡散層でなるグローバル配線１０３，１０４が形成される。素子分離領域１１３は、ＳＴＩ（シャロートレンチアイソレーション）でも良い。
【０１０２】
半導体基板１１０の表面には表面熱酸化膜１１４が形成される。そして、配線層１０３と、ｎ領域１１１との間の表面熱酸化膜１１４の上には、ｎ領域１１１の境界に隣接するフローティングゲートＦＧが形成される。このフローティングゲートＦＧは、グローバル配線１０２と同様に、導電性のポリシリコン膜で形成される。
【０１０３】
フローティングゲートＦＧ下の酸化膜１１４ａは、図１７下段の拡大図に示す様に、他所の表面熱酸化膜１１４より厚さが薄く形成され、膜厚が１００オングストローム以下のトンネル酸化膜になっている。このため、ｎ領域１１１に蓄積された電子は、フローティングゲートＦＧに効率的に注入可能となる。
【０１０４】
尚、図１７では、１箇所のフローティングゲートＦＧ下の酸化膜が薄くなっていることを示しているが、どの場所のフローティングゲートＦＧでも、その下の酸化膜はトンネル酸化膜となっている。
【０１０５】
フローティングゲートＦＧの上部には、絶縁層を介してコントロールゲートＷＧが形成される。このコントロールゲートＷＧは、グローバル配線１０２と同時にポリシリコン膜で形成される。コントロールゲートＷＧの上には、平坦化保護膜１０５を介して遮光性の優れたタングステン膜でなる遮光膜１０６が形成され、遮光膜１０６のｎ領域１１１上方に、遮光膜開口１０６ａが設けられる。
【０１０６】
遮光膜１０６の上には平坦化膜１０７が形成され、その上に、カラーフィルタ層１０８が形成され、その上に、平坦化層１０９を介してマイクロレンズ１１５が積層される。
【０１０７】
本実施形態の固体撮像装置１００では、グローバル配線として、高濃度不純物拡散層でなる配線と、導電性ポリシリコン膜でなる配線とを用いたため、低背化すなわちフォトダイオード（ＰＤ）のｎ領域１１１から見たマイクロレンズ１１５までの高さを低くすることができ、従来の様な多層の金属配線でなるグローバル配線による多重反射，混色，シェーディングを回避でき、入射効率を高めることが可能となる。
【０１０８】
図１８は、図１６のXVIII―XVIII線断面模式図であり、水平方向のグローバル配線１０１，１０２の断面模式図である。半導体基板のｐウェル層１１０は、隣接する単位画素間や適宜箇所が高濃度ｐ型素子分離領域１１３で分離されている。そして、ｐウェル層１１０の表面に酸化膜１１４が形成され、その上に、透明なシリコン酸化膜１２１が形成される。そして、シリコン酸化膜１２１の上に、水平方向の導電性ポリシリコンでなるグローバル配線１０１，１０２が敷設され、その上に、平坦化膜１０５を介して遮光膜１０６が積層される。
【０１０９】
図１９は、図１６のIXX―IXX線断面模式図であり、垂直方向のグローバル配線１０３，１０４と水平方向のグローバル配線１０１，１０２とが交わる場所の断面模式図である。
【０１１０】
ｐウェル層１１０には、２本の垂直方向に延びる高濃度ｎ型不純物拡散層でなるグローバル配線１０３，１０４が離間して形成され、両配線１０３，１０４間は、高濃度ｐ型素子分離領域１１３により素子分離されている。半導体基板表面は酸化膜１１４が形成され、その上に、透明なシリコン酸化膜１２１が形成され、その上に、水平方向に延びる導電性ポリシリコン膜でなるグローバル配線１０１（１０２）が敷設され、その上に、平坦化膜１０５を介して遮光膜１０６が積層される。
【０１１１】
図２０は、ポリシリコン膜で形成するグローバル配線の別実施形態の断面図である。グローバル配線１０１，１０２は、図２０上段に示す様に、オーバーラップ部分を有する２層ポリシリコン膜で形成しても良い。しかし、図２０下段に示す様に、２層ポリシリコン膜で形成された配線１０１，１０２（図２０上段）を、ＣＭＰ（ケミカルメカニカルポリッシング）処理でオーバーラップ部分を平坦化処理すると、平坦化保護膜１０５を薄く積層するだけで済み、全体の低背化を更に図ることが可能になるので好ましい。
【０１１２】
ポリシリコン膜で形成するグローバル配線は、例えば、リン（Ｐ），砒素（Ａｓ），ボロン（Ｂ）を高濃度にドープしたドープドポリシリコンで良く、あるいは、チタン（Ｔｉ）やタングステン（Ｗ）等の各種金属とシリコンを組み合わせたシリサイド（Silicide）やサリサイド（Self-alingn Silicide）でも良い。
【０１１３】
このように、垂直方向または水平方向の一方のグローバル配線を、半導体基板表面部に形成した高濃度不純物拡散層で形成したため、多層構造で形成するアルミ配線を１層分は削減できるため、低背化を達成することができる。更に、他方のグローバル配線をポリシリコン膜で形成すれば、アルミ配線を１層分削減でき、更なる低背化を実現できる。
【０１１４】
即ち、上述した実施形態の固体撮像装置によれば、次の効果が得られる。
（１）ＣＭＯＳ型の固体撮像装置の入射角度依存性が改善され、短焦点光学系や低Ｆ値光学系とＣＭＯＳ型固体撮像装置との組み合わせが可能になり、撮像モジュールの薄型化が実現される。
（２）ＣＭＯＳ型の固体撮像装置においてもタングステン遮光膜が使用できるので、隣接画素への光の漏れやアルミ遮光膜の問題（ピンホール等）を解決できる。
（３）通常のＣＭＯＳプロセスに大きな変更を加えることなく高画質の画像を撮像できるイメージセンサを製造できる。
【０１１５】
また、次の効果も得られる。
（４）画素領域内に外部配線とのコンタクト部が不要となるため、画素の微細化や、フォトダイオードの面積拡大（高感度・広ダイナミックレンジ化）が可能になる。
（５）画素の微細化に伴うマイクロレンズの短焦点距離化に対応できる。
（６）イメージセンサの周辺部での感度落ちをいわゆる「マイクレンズ／カラーフィルタの位置ずらし」による補正が容易になる（位置ずらし量を、小さく抑えることができる。）。
【０１１６】
図２１は、上述した固体撮像装置の製造手順の要部を示すフローチャートである。先ず、半導体基板にｐウェル層１１０を形成し（ステップＳ１）、図１７のｎ領域１１１等を形成した後のステップＳ２で、素子分離領域１１３を形成し、半導体基板表面を酸化して表面酸化膜１１４を形成する（ステップＳ３）。
【０１１７】
次のステップＳ４では、信号読出回路を構成するＭＯＳ構造トランジスタのチャネルイオンを注入する。そして、次のステップＳ５で、図１７の下段拡大図に示す１００オングストローム程度のトンネル酸化膜１１４ａを形成する。
【０１１８】
そして次に、ドープドポリシリコン層をＣＶＤ（ケミカルベーパーデポジション）で積層し、これを、パターニングすることで、フローティングゲートＦＧを形成する（ステップＳ６）。このフローティングゲートＦＧの表面を熱酸化して酸化膜厚を１５０オングストローム以上にし（ステップＳ７）た後、次のステップＳ８で、グローバル配線１０３，１０４（図１７参照）を形成するために、砒素（Ａｓ）等の高濃度イオンを注入する。
【０１１９】
次のステップＳ９では、層間絶縁膜（酸化膜）をＣＤＶで形成してパターニングすることにより、図１８，図１９のシリコン酸化膜１２１を形成する。そして、ステップＳ１０で、第１ドープドポリシリコン層をＣＶＤで形成してパターニングすることで、図２０上段のグローバル配線１０２を形成し、次に、このグローバル配線１０２を熱酸化し（ステップＳ１１）、第２ドープドポリシリコン層をＣＶＤで形成してパターニングすることで、図２０上段のグローバル配線１０１を形成する（ステップＳ１２）。次のステップＳ１３では、ＣＭＰ法により、グローバル配線１０１を平坦化して図２０下段の状態にする。
【０１２０】
ＣＭＰ法を用いずに、図１８に示す単層構造のグローバル配線１０１，１０２を第１ドープドポリシリコン膜からパターンニングする場合には、ステップＳ１２，Ｓ１３は不要となる。次のステップＳ１４では、信号読出回路を構成するＭＯＳ構造トランジスタのソース形成箇所，ドレイン形成箇所に高濃度イオンを注入してソース，ドレインを形成する。
【０１２１】
次のステップＳ１５では、図１７，図１８，図１９に示す層間絶縁膜１０５をＣＶＤで形成してパターニングし、その上に、タングステン遮光膜１０６をスパッタリングすると共にパターニングして開口１０６ａを形成する（ステップＳ１６）。
【０１２２】
次に、１層分のアルミ配線を半導体基板の上層に形成する必要が生じた場合にはステップＳ１７で、層間絶縁膜をＣＶＤで形成してパターニングし、ステップＳ１８で、アルミ配線層がスパッタリング，パターニングされる。
【０１２３】
尚、図１６，図１７に示す実施形態では、アルミ配線層を不要とした構造のためこのステップＳ１７，Ｓ１８は不要であるが、図３に示す実施形態の様に、内部配線としてアルミ配線が必要となるレイアウト構成の場合には、このステップＳ１７，Ｓ１８でアルミ配線層を形成する。
【０１２４】
次のステップＳ１９では、適宜箇所の層間絶縁膜が形成され、周辺回路（図１３のＶＣＴ，ＨＣＴ，ＡＭＰ等）のアルミ配線が形成され（ステップＳ２０）、層間絶縁膜１０７（図１７参照）が形成されて（ステップＳ２１）、以後、ステップＳ２２で、カラーフィルタ層１０８，マイクロレンズ１１５等が形成される。
【０１２５】
尚、上述した各実施形態では、「垂直方向」「水平方向」という用語を用いてグローバル配線を説明したが、「垂直」「水平」とは、受光部領域の表面に沿う「一方向」「この一方向と直交する方向」という意味にすぎない。
【０１２６】
以上述べた様に、本発明によれば、半導体基板の受光部領域に二次元アレイ状に配列形成された複数の感光素子と、各感光素子の各々に対応して形成され被写体からの受光量に応じて蓄積された該感光素子の信号電荷量に対応する撮像画像信号を検出する信号読出回路と、前記受光部領域の表面に沿う一方向に渡って形成され該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線を備える固体撮像装置としたため、固体撮像装置の低背化が実現され、マイクロレンズとフォトダイオードとの間の距離を短くすることが可能となる。
【０１２７】
また、上述した固体撮像装置であって、前記第１種の配線と前記半導体基板の表面上で絶縁層を介して立体的に交差し該交差方向に沿って設けられている複数の前記信号読出回路に接続される導電性ポリシリコン膜で形成された第２種の配線を備える固体撮像装置としたため、更なる低背化を実現することが可能となる。
【０１２８】
また、上述した固体撮像装置であって、前記第１種の配線は、前記信号読出回路に電源電圧を供給する電源線及び前記信号読出回路から前記撮像画像信号を出力する出力信号線である固体撮像装置としたため、ＣＭＯＳ型イメージセンサに適用可能となる。
【０１２９】
また、上述した固体撮像装置であって、前記第２種の配線は、前記信号読出回路の入力端子に接続する制御線である固体撮像装置としたため、ＣＭＯＳ型イメージセンサに適用可能となる。
【０１３０】
また、上述した固体撮像装置であって、前記信号読出回路は、前記感光素子の蓄積電荷が注入されるフローティングゲートを持つＭＯＳトランジスタ構造でなる書き込みメモリ素子及び読み出しメモリ素子を備える固体撮像装置としたため、フローティングゲート型固体撮像装置に適用可能となる。
【０１３１】
また、上述した固体撮像装置であって、前記読み出しメモリ素子のドレイン電流が流れ始める閾値電圧を前記撮像画像信号として検出するセンスアンプを備える固体撮像装置としたため、フローティングゲート型固体撮像装置に適用可能となる。
【０１３２】
また、上述した固体撮像装置であって、前記第１種の配線は前記信号読出回路をグランドに接続するグランド線及び前記信号読出回路から前記撮像画像信号を出力する出力信号線である固体撮像装置としたため、フローティングゲート型固体撮像装置に適用可能となる。
【０１３３】
また、上述した固体撮像装置であって、前記信号読出回路は、前記感光素子の蓄積電荷のうちの一部が注入されるフローティングゲートを共通に持つＭＯＳトランジスタ構造でなる書き込みメモリ素子及び読み出しメモリ素子を備え、前記第２種の配線は、前記信号読出回路のコントロールゲートに接続される固体撮像装置としたため、フローティングゲート型固体撮像装置に適用可能となる。
【０１３４】
また、上述した固体撮像装置であって、前記第１種の配線または前記第２種の配線と前記信号読出回路とを接続する配線が金属膜で形成される固体撮像装置としたため、配線の自由度が向上し、固体撮像装置の設計が容易となる。
【０１３５】
また、上述した固体撮像装置であって、前記第１種の配線と前記信号読出回路を構成する該当のＭＯＳトランジスタの該当端子とを接続する配線が該第１種の配線と同一製造プロセスで製造される高濃度不純物拡散層で形成され、前記第２種の配線と前記信号読出回路を構成する該当のＭＯＳトランジスタの該当端子とを接続する配線が該第２種の配線と同一製造プロセスで製造される導電性ポリシリコン膜で形成される固体撮像装置としたため、ＣＣＤ型イメージセンサと同程度の低背化が実現可能となる。
【０１３６】
また、本発明の固体撮像装置の製造方法は、半導体基板の受光部領域に二次元アレイ状に複数の感光素子を配列形成し、各感光素子の各々に対応して設けられ、被写体からの受光量に応じて蓄積された該感光素子の信号電荷量に対応する撮像画像信号を検出する信号読出回路を形成すると共に、前記受光部領域の表面に沿う一方向に渡って設けられ、該方向に沿って設けられている複数の前記信号読出回路に接続される高濃度不純物拡散層で形成された第１種の配線を形成するため、固体撮像装置の低背化が実現される。
【産業上の利用可能性】
【０１３７】
本発明に係る固体撮像装置は、低背化が実現できるため、各画素（フォトダイオード）への光入射効率が高くなり、混色やシェーディングの発生も抑制することができ、デジタルカメラや携帯電話機等の撮像装置に搭載すると有用である。
【図面の簡単な説明】
【０１３８】
【図１】本発明の一実施形態のＣＭＯＳ型固体撮像装置の回路図である。
【図２】図１に示すＣＭＯＳ型固体撮像装置の略２画素分の断面模式図である。
【図３】図１に示すＣＭＯＳ型固体撮像装置の一単位画素分の平面模式図である。
【図４】図３のIV―IV線断面模式図である。
【図５】図３のＶ―Ｖ線断面模式図である。
【図６】図３のVI―VI線断面模式図である。
【図７】本発明の別実施形態のＣＭＯＳ型固体撮像装置の回路図である。
【図８】図７に示すＣＭＯＳ型固体撮像装置の１単位画素分の平面模式図である。
【図９】図８のIX―IX線断面模式図である。
【図１０】図８のＸ―Ｘ線断面模式図である。
【図１１】図８のXI―XI線断面模式図である。
【図１２】図８のXII―XII線断面模式図である。
【図１３】本発明の更に別実施形態の固体撮像装置の全体構成図である。
【図１４】図１３に示すセンスアンプの等価回路図である。
【図１５】図１３に示す固体撮像装置のグローバル配線を示す図である。
【図１６】図１５に示す固体撮像装置の１単位画素分の平面模式図である。
【図１７】図１６のXVII―XVII線断面模式図とその一部拡大図である。
【図１８】図１６のXVIII―XVIII線断面模式図である。
【図１９】図１６のIXX―IXX線断面模式図である。
【図２０】ポリシリコン配線のＣＭＰ処理の説明図である。
【図２１】図１３に示す固体撮像装置の製造手順の要部を示すフローチャートである。
【図２２】従来のＣＭＯＳ型固体撮像装置の表面模式図及び回路図である。
【図２３】図２２に示すＣＭＯＳ型固体撮像装置の１単位画素分の斜視図及び断面模式図である。
【図２４】従来の低背化を図ったＣＭＯＳ型固体撮像装置の断面模式図である。
【符号の説明】
【０１３９】
３０  ４トランジスタ構成のＣＭＯＳ型固体撮像装置
３２  フォトダイオード
３２ａ，１１１  フォトダイオードを形成するｎ領域
３３，３４，３５，３６  ＭＯＳトランジスタ
４１，４２，１０３，１０４  垂直方向グローバル配線（高濃度不純物拡散層）
４３，４４，４５，１０１，１０２  水平方向グローバル配線（導電性ポリシリコン膜）
５０  半導体基板
５１，１１０  Ｐウェル層
５３，５４，５５，７６，７７  素子分離帯
５８  ゲート絶縁膜
６０，１２１  絶縁層（シリコン酸化膜）
６２，６２ａ，６２ｂ，６２ｃ  アルミ配線（内部配線）
６５，１０６  遮光膜
９０  ３トランジスタ構成のＣＭＯＳ型固体撮像装置
１００  ＦＧ（フローティング）型の固体撮像装置
１０５  層間絶縁膜
１０８  カラーフィルタ層
１１４  熱酸化膜
１１４ａ  トンネル酸化膜
１１５  マイクロレンズ
ＰＸ  単位画素
ＷＭ  書き込みメモリ素子
ＷＧ  書き込みコントロールゲート
ＷＳ  書き込みソース
ＷＤ  書き込みドレイン
ＲＭ  読み出しメモリ素子
ＲＧ  読み出しコントロールゲート
ＲＳ  読み出しソース
ＲＤ  読み出しドレイン
ＳＡ  センスアンプ
ＶＣＴ  垂直制御回路
ＨＣＴ  水平制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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