(57)【要約】【課題】  絶縁破壊をより効果的に防ぐことができる保護回路を用いた、半導体表示装置の提供を課題とする。【解決手段】  本発明では、保護ダイオードとして用いるＴＦＴを覆って第１の層間絶縁膜が形成されており、更に該第１の層間絶縁膜上に形成された配線を覆って、絶縁性の塗布膜である第２の層間絶縁膜が形成されている場合に、第２の層間絶縁膜の表面に蓄積した電荷を放電させる経路を確保するために、該ＴＦＴと他の半導体素子とを接続するための配線を、第２の層間絶縁膜上に接するように形成する。なお保護ダイオードとして用いるＴＦＴは、その第１の端子または第２の端子のいずれか一方がゲート電極と接続された、所謂ダイオード接続のＴＦＴである。【選択図】  図１
2010186185.tif 000002
【特許請求の範囲】
【請求項１】
第１のＴＦＴ及び第２のＴＦＴと、
前記第１のＴＦＴ及び前記第２のＴＦＴを覆って形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記第１のＴＦＴのソース領域又はドレイン領域の一方とゲート電極にダイオード接続された第１の配線、及び前記第１のＴＦＴのソース領域又はドレイン領域の他方と接続された第２の配線と、
前記第１の層間絶縁膜上に形成され、前記第２のＴＦＴのソース領域又はドレイン領域の一方と接続された第３の配線と、
前記第１乃至第３の配線を覆って、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記第２の配線と接続された第４の配線と、
前記第２の層間絶縁膜上に形成され、前記第３の配線と接続された第５の配線と、
前記第２の層間絶縁膜上に形成され、前記第５の配線と接続された表示素子とを有することを特徴とする表示装置。
【請求項２】
第１のＴＦＴ乃至第３のＴＦＴと、
前記第１のＴＦＴ乃至前記第３のＴＦＴを覆って形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記第１のＴＦＴのソース領域又はドレイン領域の一方とゲート電極にダイオード接続された第１の配線、及び前記第１のＴＦＴのソース領域又はドレイン領域の他方と接続された第２の配線と、
前記第１の層間絶縁膜上に形成され、前記第２のＴＦＴのソース領域又はドレイン領域の一方とゲート電極にダイオード接続された第３の配線、及び前記第２のＴＦＴのソース領域又はドレイン領域の他方と接続された第４の配線と、
前記第１の層間絶縁膜上に形成され、前記第３のＴＦＴのソース領域又はドレイン領域の一方と接続された第５の配線と、
前記第１乃至第５の配線を覆って、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記第２の配線及び前記第３の配線と接続された第６の配線と、
前記第２の層間絶縁膜上に形成され、前記第５の配線と接続された第７の配線と、
前記第２の層間絶縁膜上に形成され、前記第７の配線と接続された表示素子とを有することを特徴とする表示装置。
【請求項３】
第１のＴＦＴ乃至第３のＴＦＴと、
前記第１のＴＦＴ乃至前記第３のＴＦＴを覆って形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記第１のＴＦＴのソース領域又はドレイン領域の一方とゲート電極にダイオード接続された第１の配線と、
前記第１の層間絶縁膜上に形成され、前記第１のＴＦＴのソース領域又はドレイン領域の他方に接続され、且つ前記第２のＴＦＴのソース領域又はドレイン領域の一方と、前記第２のＴＦＴのゲート電極にダイオード接続された第２の配線と、
前記第１の層間絶縁膜上に形成され、前記第２のＴＦＴのソース領域又はドレイン領域の他方と接続された第３の配線と、
前記第１の層間絶縁膜上に形成され、前記第３のＴＦＴのソース領域又はドレイン領域の一方と接続された第４の配線と、
前記第１乃至第４の配線を覆って、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記第２の配線と接続された第５の配線と、
前記第２の層間絶縁膜上に形成され、前記第４の配線に接続された第６の配線と、
前記第２の層間絶縁膜上に形成され、前記第６の配線に接続された表示素子とを有することを特徴とする表示装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記表示素子は発光素子または液晶素子であることを特徴とする表示装置。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記第２の層間絶縁膜は塗布法を用いて形成されることを特徴とする表示装置。
【請求項６】
請求項１乃至請求項４のいずれか１項において、
前記第２の層間絶縁膜は、積層された絶縁膜で形成され、前記積層された絶縁膜のいずれか１層は塗布法を用いて形成されることを特徴とする表示装置。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
前記第２の層間絶縁膜は、有機樹脂膜、無機絶縁膜またはシロキサン系の材料を用いて形成された絶縁膜であることを特徴とする表示装置。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記半導体表示装置は、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末、記録媒体を備えた画像再生装置のいずれか一に用いられていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の絶縁破壊を防ぐことができる保護回路を用いた、半導体表示装
置に関する。
【背景技術】
【０００２】
半導体素子の劣化或いは絶縁破壊に繋がる帯電現象（チャージング）を如何に抑えるか
は、半導体装置の作製工程における重要な課題である。特に、高集積化に伴い、チャネル
長の微細化のみならず、ゲート絶縁膜などに代表される各種の絶縁膜の膜厚が減少傾向に
あり、チャージングがよる絶縁破壊はより深刻な問題になっている。
【０００３】
チャージングの発生する原因や環境は極めて複雑で多岐に渡っている。そのため、チャ
ージングが発生する原因や環境を究明することのみならず、半導体装置の構成に、チャー
ジングによる劣化或いは絶縁破壊に対する耐性を高めるような工夫を凝らす必要がある。
チャージングによる劣化或いは絶縁破壊を防ぐためには、ダイオード（保護ダイオード）
を用いた保護回路による放電経路の確保が有効である。放電経路を確保しておくことで、
絶縁膜に蓄積された電荷が半導体素子の近傍で放電するのを防ぐことができ、よって放電
のエネルギーによって半導体素子が劣化されたり、破壊されたりする現象（ＥＳＤ：Elec
tro-Static Discharge）を防ぐことができる。
【０００４】
また保護回路を設けておくことで、信号や電源電圧と共に雑音が配線に入力されても、
該雑音により後段の回路が誤動作するのを防ぐことができ、また該雑音により半導体素子
が劣化或いは破壊されるのを防ぐことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、液晶表示装置や発光装置に代表される半導体表示装置において、ビデオ信号
の入力後も表示素子への信号の供給をある程度維持することができるアクティブマトリク
ス型は、パネルの大型化、高精細化に柔軟に対応することができるので、今後の主流とな
りつつある。具体的に提案されているアクティブマトリクス型の半導体表示装置における
画素の構成は、メーカーによって多少異なっている。通常少なくとも、発光素子や液晶素
子などの表示素子と、該表示素子の動作を制御するためのＴＦＴとが、各画素に設けられ
ている。
【０００６】
そして半導体表示装置は、ＴＦＴを覆っている絶縁膜（第１の層間絶縁膜）上に、ＴＦ
Ｔの第１の端子または第２の端子と直接接続されている配線と共に、表示素子が形成され
ている構成と、該配線を更に覆っている絶縁膜（第２の層間絶縁膜）上に表示素子が形成
されている構成とがある。発光素子からの光が、ＴＦＴとは反対の側から取り出される発
光装置の場合は、前者に比べ後者の方が、発光に寄与する領域の画素部全体に占める割合
が高まるので、コントラストを高めることができ、望ましい。
【０００７】
しかし、配線を更に覆っている第２の層間絶縁膜は、その表面の凹凸が表示素子の特性
に影響を与える恐れがあるので、平坦化が容易な塗布法を用いて成膜される。この絶縁性
を有する塗布膜は、塗布時において帯電しやすいという問題を有している。ところが通常
保護ダイオードはＴＦＴを用いており、該ＴＦＴは他の回路を構成しているＴＦＴと同じ
層に形成されている。そのため、保護ダイオードとして用いるＴＦＴを覆っている絶縁膜
よりも、更に上の層に形成されている絶縁膜に帯電している電荷は、保護回路によって確
保されている放電経路を通って放電されにくい。よって該電荷により、絶縁破壊が起きや
すいという問題があった。
【０００８】
本発明では上述した問題に鑑み、絶縁破壊をより効果的に防ぐことができる保護回路を
用いた、半導体表示装置の提供を課題とする。
【課題を解決するための手段】
【０００９】
本発明では、保護ダイオードとして用いるＴＦＴを覆って第１の層間絶縁膜が形成され
ており、更に該第１の層間絶縁膜上に形成された配線を覆って、絶縁性の塗布膜である第
２の層間絶縁膜が形成されている場合に、第２の層間絶縁膜の表面に蓄積した電荷を放電
させる経路を確保するために、該ＴＦＴと他の半導体素子とを接続するための配線を、第
２の層間絶縁膜上に接するように形成する。なお保護ダイオードとして用いるＴＦＴは、
その第１の端子または第２の端子のいずれか一方がゲート電極と接続された、所謂ダイオ
ード接続のＴＦＴである。
【００１０】
なお本明細書において、第１の端子と第２の端子は、いずれか一方がソース領域、他方
がドレイン領域に相当し、第１の端子と第２の端子との電位の関係によって、その都度ソ
ース領域かドレイン領域かが決まる。具体的に、ｎチャネル型ＴＦＴの場合、第１の端子
と第２の端子のうち、電位のより低い端子がソース領域、電位のより高い端子がドレイン
領域に相当する。またｐチャネル型ＴＦＴの場合、第１の端子と第２の端子のうち、電位
のより高い端子がソース領域、電位のより低い端子がドレイン領域に相当する。
【００１１】
ダイオード接続されたｎチャネル型ＴＦＴにおいて、第１の端子とゲート電極とが接続
されていると仮定する。この場合、第１の端子の電位が第２の端子の電位よりも高いと、
第１の端子がドレイン領域、第２の端子がソース領域に相当し、ｎチャネル型ＴＦＴはオ
ンする。よって、第１の端子から第２の端子への順方向電流が得られる。逆に、第１の端
子の電位が第２の端子の電位よりも低いと、第１の端子がソース領域、第２の端子がドレ
イン領域に相当し、ｎチャネル型ＴＦＴはオフする。
【００１２】
またダイオード接続されたｐチャネル型ＴＦＴにおいて、第１の端子とゲート電極とが
接続されていると仮定する。この場合、第１の端子の電位が第２の端子の電位よりも高い
と、第１の端子がソース領域、第２の端子がドレイン領域に相当し、ｐチャネル型ＴＦＴ
はオフする。逆に、第１の端子の電位が第２の端子の電位よりも低いと、第１の端子がド
レイン領域、第２の端子がソース領域に相当し、ｐチャネル型ＴＦＴはオンする。よって
、第２の端子から第２の端子への順方向電流が得られる。
【００１３】
具体的に本発明の半導体表示装置は、保護ダイオードとして用いるＴＦＴが絶縁表面上
に形成されており、前記ＴＦＴを覆って第１の層間絶縁膜が形成されており、前記第１の
層間絶縁膜を覆って第２の層間絶縁膜が形成されており、前記ＴＦＴの第１の端子または
第２の端子のいずれか一方とゲート電極とが、第１の配線によって接続されており、前記
第１の配線は第２の配線に接続されており、前記第１の配線は前記第１の層間絶縁膜上に
接するように形成されており、前記第２の配線は前記第２の層間絶縁膜上に接するように
形成されていることを特徴とする。
【００１４】
本発明の半導体表示装置は、表示素子に信号を供給するための第１のＴＦＴと、保護ダ
イオードとして用いる第２のＴＦＴ及び第３のＴＦＴが絶縁表面上に形成されており、前
記第１のＴＦＴ、前記第２のＴＦＴ及び前記第３のＴＦＴを覆って第１の層間絶縁膜が形
成されており、前記第１の層間絶縁膜を覆って第２の層間絶縁膜が形成されており、前記
第２の層間絶縁膜上に表示素子が形成されており、前記第１のＴＦＴの第１の端子または
第２の端子と前記表示素子とは、第１の配線及び第２の配線によって接続されており、前
記第２のＴＦＴの第１の端子とゲート電極とは、第３の配線によって接続されており、前
記第３のＴＦＴの第１の端子または第２の端子とゲート電極とは、第４の配線によって接
続されており、前記第２のＴＦＴの第２の端子は、第５の配線及び前記第６の配線により
前記第４の配線と接続されており、前記第１の配線、前記第３の配線、前記第４の配線及
び前記第５の配線は、前記第１の層間絶縁膜上に接するように形成されており、前記第２
の配線及び前記第６の配線は、前記第２の層間絶縁膜上に接するように形成されているこ
とを特徴とする。
【００１５】
また本発明の半導体表示装置の別の構成は、表示素子に信号を供給するための第１のＴ
ＦＴと、保護ダイオードとして用いる第２のＴＦＴ及び第３のＴＦＴが絶縁表面上に形成
されており、前記第１のＴＦＴ、前記第２のＴＦＴ及び前記第３のＴＦＴを覆って第１の
層間絶縁膜が形成されており、前記第１の層間絶縁膜を覆って第２の層間絶縁膜が形成さ
れており、前記第２の層間絶縁膜上に表示素子が形成されており、前記第１のＴＦＴの第
１の端子または第２の端子と前記表示素子とは、第１の配線及び第２の配線によって接続
されており、前記第２のＴＦＴの第１の端子とゲート電極とは、第３の配線によって接続
されており、前記第２のＴＦＴの第２の端子と、前記第３のＴＦＴの第１の端子または第
２の端子と、ゲート電極とは、第４の配線によって接続されており、前記第４の配線は第
５の配線に接続されており、前記第１の配線、前記第３の配線及び前記第４の配線は、前
記第１の層間絶縁膜上に接するように形成されており、前記第２の配線及び前記第５の配
線は、前記第２の層間絶縁膜上に接するように形成されていることを特徴とする。
【発明の効果】
【００１６】
本発明は上記構成により、保護ダイオードとして用いる２つのＴＦＴを覆って第１の層
間絶縁膜が形成されており、更に該第１の層間絶縁膜上に形成された配線を覆って第２の
層間絶縁膜が形成されている場合に、第２の層間絶縁膜の表面に蓄積した電荷を放電させ
る経路を確保することができる。したがって、第２の層間絶縁膜の表面が帯電した電荷が
放電することで、半導体素子が破壊される現象を防ぐことができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の保護回路の回路図と、断面図とを示す図。
【図２】本発明の保護回路の回路図を示す図。
【図３】本発明の保護回路が設けられた基板の上面図。
【図４】本発明の保護回路の回路図。
【図５】本発明の半導体表示装置の作製方法を示す図。
【図６】本発明の半導体表示装置の作製方法を示す図。
【図７】本発明の半導体表示装置の作製方法を示す図。
【図８】本発明の半導体表示装置が有する信号線駆動回路と保護回路の位置関係を示す図。
【図９】本発明の半導体表示装置が有する信号線駆動回路と保護回路の等価回路図。
【図１０】本発明の半導体表示装置が有する走査線駆動回路と保護回路の等価回路図。
【図１１】本発明の発光装置が有する画素の等価回路図。
【図１２】本発明の発光装置が有する画素の等価回路図。
【図１３】本発明の発光装置が有する画素の上面図。
【図１４】本発明の発光装置の上面図及び断面図。
【図１５】本発明の半導体表示装置を用いた電子機器の図。
【発明を実施するための形態】
【００１８】
図１を用いて、本発明の半導体表示装置に用いられている保護回路の構成について説明
する。本発明において保護回路は、放電経路に保護ダイオードが設けられている。図１（
Ａ）は、本発明の保護回路の一形態を示す回路図に相当し、正の電荷が放電される経路と
、負の電荷が放電される経路とのそれぞれに、少なくとも１つづつ、ダイオード接続され
たＴＦＴ１０１、１０２が設けられている。
【００１９】
具体的にＴＦＴ１０１、１０２は、それぞれ第１の端子とゲート電極とが接続されてい
る。そしてＴＦＴ１０１は、第１の端子に電位Ｖｄｄが与えられており、ＴＦＴ１０２は
、第２の端子に電位Ｖｓｓが与えられている。なお本明細書において、電位Ｖｓｓ＜電位
Ｖｄｄとする。またＴＦＴ１０１の第２の端子とＴＦＴ１０２の第１の端子は、互いに電
気的に接続されており、さらに、保護したい半導体素子に共に電気的に接続されている。
なお図１（Ａ）では、ＴＦＴ１０１の第２の端子及びＴＦＴ１０２の第１の端子が、配線
１０３に電気的に接続されているものと仮定する。
【００２０】
なお図１（Ａ）では、ＴＦＴ１０１、１０２が共にｐチャネル型ＴＦＴである例を示し
ているが、ＴＦＴ１０１、１０２のいずれか一方または両方がｎチャネル型ＴＦＴであっ
ても良い。ｎチャネル型ＴＦＴを用いる場合も、第１の端子とゲート電極とを接続する。
【００２１】
そして本発明の保護回路では、保護ダイオードとして用いるＴＦＴどうしを電気的に接
続するための配線、具体的にはそのレイアウトに特徴を有する。図１（Ｂ）に、ＴＦＴ１
０１とＴＦＴ１０２の断面図を、一例として示す。
【００２２】
ＴＦＴ１０１は、島状の半導体膜１０４と、島状の半導体膜１０４に接しているゲート
絶縁膜１０５と、ゲート絶縁膜１０５を間に挟んで島状の半導体膜１０４と重なっている
ゲート電極１０６とを有している。島状の半導体膜１０４は、ゲート電極１０６と重なっ
ているチャネル形成領域１０７と、チャネル形成領域１０７を間に挟んだソース領域また
はドレイン領域に相当する、第１の端子１０８、第２の端子１０９とを有している。
【００２３】
ＴＦＴ１０２は、島状の半導体膜１１４と、島状の半導体膜１１４に接しているゲート
絶縁膜１０５と、ゲート絶縁膜１０５を間に挟んで島状の半導体膜１１４と重なっている
ゲート電極１１６とを有している。島状の半導体膜１１４は、ゲート電極１１６と重なっ
ているチャネル形成領域１１７と、チャネル形成領域１１７を間に挟んだソース領域また
はドレイン領域に相当する、第１の端子１１８、第２の端子１１９とを有している。
【００２４】
そしてＴＦＴ１０１とＴＦＴ１０２は、単数または複数の絶縁膜を有する第１の層間絶
縁膜１２０に覆われている。そして第１の層間絶縁膜１２０に形成されたコンタクトホー
ルを介してＴＦＴ１０１、ＴＦＴ１０２に接続された配線１２１〜１２４が、第１の層間
絶縁膜１２０上に接するように形成されている。
【００２５】
具体的に配線１２１は、ＴＦＴ１０１の第１の端子１０８とゲート電極１０６とに接続
されており、配線１２２はＴＦＴ１０１の第２の端子１０９に接続されている。また配線
１２３は、ＴＦＴ１０２の第１の端子１１８とゲート電極１１６とに接続されており、配
線１２４はＴＦＴ１０２の第２の端子１１９に接続されている。
【００２６】
なお図１（Ｂ）では、配線１２１〜１２４がそれぞれ単数の配線で構成されているが、
本発明はこの構成に限定されない。配線１２１〜１２４は、それぞれ、電気的に接続され
た複数の配線で構成されていても良い。
【００２７】
そして配線１２１〜１２４を覆うように、第１の層間絶縁膜１２０上に第２の層間絶縁
膜１２５が形成されている。第２の層間絶縁膜１２５は、その上に表示素子を形成する必
要があるので、表面がより平坦化されていることが望ましく、塗布法で形成することが好
ましい。なお、第２の層間絶縁膜１２５は、単数の絶縁膜で形成されていても良いし、複
数の絶縁膜で形成されていても良い。いずれの場合にしても、少なくとも１層の絶縁膜が
塗布法で形成されていることが好ましい。
【００２８】
そして第２の層間絶縁膜１２５に形成されたコンタクトホールを介して配線１２２、１
２３に接続された配線１２６が、第２の層間絶縁膜１２５上に接するように形成されてい
る。配線１２２、１２３、１２６によって、ＴＦＴ１０１の第２の端子１０９と、ＴＦＴ
１０２の第１の端子及びゲート電極１１６とが、電気的に接続される。そして、配線１２
２、１２３、１２６は、図１（Ａ）で示す配線１０３に、電気的に接続されている。
【００２９】
なお図１（Ｂ）では、配線１２６が単数の配線で構成されているが、本発明はこの構成
に限定されない。配線１２６は、電気的に接続された複数の配線で構成されていても良い
。
【００３０】
また本発明では、配線１２２と配線１２３とが、配線１２６を介して電気的に接続され
ているが、本発明はこの構成に限定されない。例えば図１（Ｃ）に示すように、ＴＦＴ１
０１の第２の端子１０９と、ＴＦＴ１０２の第１の端子１１８及びゲート電極１１６とが
、第１の層間絶縁膜１２０上に接するように形成された配線１２７によって接続されてい
ても良い。配線１２７は、単数の配線であっても電気的に接続された複数の配線で構成さ
れていても良い。そして配線１２７は、配線１２６とも接続されている。
【００３１】
図１（Ｂ）の場合、図１（Ｃ）の場合と比べてＴＦＴに直接接続されている配線の長さ
を短くすることができるので、アンテナ効果によってＴＦＴ１０１、１０２に絶縁破壊が
起こるのを抑えることができる。また図１（Ｃ）の場合、第２の層間絶縁膜１２５を形成
する前に、既に保護回路より放電の経路が確保されているので、より確実にチャージング
よるＥＳＤを防ぐことができる。
【００３２】
そして図１（Ｂ）、図１（Ｃ）において、例えば第２の層間絶縁膜１２５の表面に正の
電荷が帯電し、配線１２６に電位Ｖｄｄよりも高い電位Ｖｄｄ’が与えられた場合、図２
（Ａ）に示すようにＴＦＴ１０１がオンになり、ＴＦＴ１０２がオフになる。よって、該
正の電荷はＴＦＴ１０１を介して放電される。また図１（Ｂ）、図１（Ｃ）において、例
えば第２の層間絶縁膜１２５の表面に負の電荷が帯電し、配線１２６に電位Ｖｓｓよりも
低い電位Ｖｓｓ’が与えられた場合、図２（Ｂ）に示すようにＴＦＴ１０１がオフになり
、ＴＦＴ１０２がオンになる。よって、該負の電荷はＴＦＴ１０２を介して放電される。
【００３３】
従って、いずれの場合も、配線１０３にＶｄｄよりも高い電位、或いはＶｓｓよりも低
い電位が与えられることはないため、配線１０３に電気的に接続された半導体素子へのチ
ャージングによるダメージを回避することができる。
【００３４】
なお上記保護回路は、第２の層間絶縁膜が塗布法で形成されるときに生じるチャージン
グにより、半導体素子が劣化したり破壊されたりするのを防ぐのに特に有効である。しか
し本発明の半導体表示装置は、第２の層間絶縁膜が塗布膜であることに限定されない。チ
ャージングの発生する原因や環境は極めて複雑で多岐に渡っており、塗布法で第２の層間
絶縁膜が形成されるとき以外にも、チャージングが発生する可能性は否定できない。よっ
て本発明は、第２の層間絶縁膜が塗布法以外の成膜方法、例えば蒸着法、スパッタ法、Ｃ
ＶＤ法などで成膜された場合にも、ＥＳＤを防ぐのに有効である。
【００３５】
次に図３を用いて、本発明の半導体表示装置の構成について説明する。図３は、半導体
表示装置が有する基板１３０の上面図であり、基板１３０上に、画素部１３１、画素部１
３１が有する画素を選択する走査線駆動回路１３２と、選択された画素にビデオ信号を供
給する信号線駆動回路１３３とが形成されている。また１３４は、基板１３０上に形成さ
れた各種回路へ、信号または電源電位を供給するための入力端子に相当する。
【００３６】
そして１３５〜１３７は保護回路に相当する。そして基板１３０上に形成された各種回
路間は配線によって接続されており、該配線は保護回路１３５〜１３７に接続されている
。
【００３７】
具体的に、入力端子１３４と信号線駆動回路１３３とは配線１４０によって接続されて
おり、保護回路１３５は該配線１４０に接続されている。保護回路１３５によって、信号
線駆動回路１３３が有する各種の半導体素子を保護することができる。
【００３８】
また、信号線駆動回路１３３と画素部１３１とは信号線１４１によって接続されており
、保護回路１３６は該信号線１４１に接続されている。保護回路１３６によって、信号線
駆動回路１３３と画素部１３１が有する各種の半導体素子を保護することができる。なお
保護回路１３６は、信号線１４１に接続されていれば良い。よって保護回路１３６は、例
えば図３に示すように、信号線駆動回路１３３と画素部１３１との間に設けられていても
良いし、画素部１３１を間に挟んで信号線駆動回路１３３の反対側に設けられていても良
い。また図示してはいないが、保護回路１３６は信号線駆動回路１３３と入力端子１３４
との間に設けられていても良い。
【００３９】
また、走査線駆動回路１３２と画素部１３１とは走査線１４２によって接続されており
、保護回路１３７は、該走査線１４２に接続されている。保護回路１３７によって、走査
線駆動回路１３２と画素部１３１が有する各種の半導体素子を保護することができる。な
お保護回路１３７は、走査線１４２に接続されていれば良い。よって保護回路１３７は、
例えば図３に示すように、走査線駆動回路１３２と画素部１３１との間に設けられていて
も良いし、画素部１３１を間に挟んで走査線駆動回路１３２の反対側に設けられていても
良い。また図示してはいないが、保護回路１３７は走査線駆動回路１３２と入力端子１３
４との間に設けられていても良い。
【００４０】
なお保護回路１３５〜１３７は全て設ける必要はなく、いずれか１つまたは複数を有し
ていても良い。
【００４１】
本発明において保護回路は、第２の層間絶縁膜に帯電した電荷の放電のみならず、信号
または電源電圧と共に配線に入力された雑音を、低減させることができ、該雑音により半
導体素子が劣化したりまたは破壊されたりするのを防ぐことができる。
【００４２】
なお図３では、画素部１３１と同じ基板１３０上に信号線駆動回路１３３、走査線駆動
回路１３２を形成しているが、本発明はこの構成に限定されない。例えば、画素部１３１
を構成する半導体素子として、非晶質半導体又は微結晶半導体を用いる場合、別途形成し
た信号線駆動回路１３３、走査線駆動回路１３２をＣＯＧ方式やＴＡＢ方式等の公知の方
式により基板１３０に実装しても良い。この場合保護回路は、入力端子と画素部とを接続
する配線に、接続する。また、画素部１３１を構成する素子として、微結晶半導体を用い
る場合、走査線駆動回路と画素部とを同一基板上に微結晶半導体で形成し、信号線駆動回
路は実装するようにしてもよい。また、走査線駆動回路の一部または信号線駆動回路の一
部を、画素部と共に同一基板上に形成し、走査線駆動回路のほかの部分または信号線駆動
回路の他の部分を実装するようにしても良い。つまり、駆動回路の形態は様々であるため
、保護回路はその形態に合わせて設ける数及び場所を定めるようにする。
【００４３】
次に、本発明で用いられる保護回路の具体例について、図４を用いて説明する。
【００４４】
図４（Ａ）に示す保護回路は、複数のＴＦＴを用いた保護ダイオード４０１〜４０４を
有している。保護ダイオード４０１は、直列に接続された２つのｐチャネル型ＴＦＴ４０
１ａ、４０１ｂを有している。そして、直列に接続された２つのｐチャネル型ＴＦＴ４０
１ａ、４０１ｂの一端は、２つのｐチャネル型ＴＦＴ４０１ａ、４０１ｂのゲート電極と
接続されている。そして、他の保護ダイオード４０２〜４０４も保護ダイオード４０１と
同様に、それぞれ直列に接続された複数のＴＦＴを有しており、なおかつ直列に接続され
た複数のＴＦＴの一端は、複数のＴＦＴのゲート電極と接続されている。
【００４５】
なお本発明において、各保護ダイオード４０１〜４０４が有するＴＦＴの数及び極性は
、図４（Ａ）に示す構成に限定されない。
【００４６】
そして、保護ダイオード４０１〜４０４は順に直列に接続されており、なおかつ保護ダ
イオード４０２と保護ダイオード４０３の間のノードは、配線４０５に接続されている。
なお配線４０５は、保護対象となる半導体素子に接続されていものると仮定する。なお配
線４０５と接続するノードは、保護ダイオード４０２と保護ダイオード４０３の間のノー
ドに限定されず、直列に接続される保護ダイオード４０１〜４０４間の複数のノードのう
ち、いずれのノードであっても良い。
【００４７】
そして直列に接続されている保護ダイオード４０１〜４０４の一端には電位Ｖｓｓが、
もう一端には電位Ｖｄｄが与えられている。そして各保護ダイオード４０１〜４０４は、
逆方向バイアスの電圧がかかるような向きで接続されている。
【００４８】
図４（Ｂ）に示す保護回路は、保護ダイオード４１０、４１１、容量素子４１２、４１
３、抵抗素子４１４を有する。抵抗素子４１４は２端子の抵抗であり、一端には配線４１
５に与えられる電位Ｖｉｎが、他端には電位Ｖｓｓが与えられる。抵抗素子４１４は、電
位Ｖｉｎが与えられなくなったときに、配線４１５の電位を電位Ｖｓｓに落とすために設
けられており、その抵抗値は配線４１４の配線抵抗よりも十分に大きくなるように設定す
る。各保護ダイオードは４１０、４１１は、ダイオード接続されたｐチャネル型ＴＦＴを
用いている。
【００４９】
電位Ｖｉｎが電位Ｖｄｄよりも高い場合、そのゲート電極とソース領域間の電圧により
、保護ダイオードは４１０が有するｐチャネル型ＴＦＴはオン、保護ダイオードは４１１
が有するｐチャネル型ＴＦＴはオフとなる。そうすると、電位Ｖｄｄが保護ダイオードは
４１０を介して、配線４１５に与えられる。従って、雑音等により、電位Ｖｉｎが電位Ｖ
ｄｄよりも高くなっても、配線４１５に与えられる電位は、電位Ｖｄｄよりも高くなるこ
とはない。一方、電位Ｖｉｎが電位Ｖｓｓよりも低い場合、そのゲート電極とソース領域
間の電圧により、保護ダイオードは４１０が有するｐチャネル型ＴＦＴはオフ、保護ダイ
オードは４１１が有するｐチャネル型ＴＦＴはオンとなる。そうすると、電位Ｖｓｓが配
線に与えられる。従って、雑音等により、電位Ｖｉｎが電位Ｖｓｓよりも低くなっても、
配線４１５に与えられる電位は、電位Ｖｓｓよりも低くなることはない。さらに、容量素
子４１２、４１３により、入力の電位Ｖｉｎが有するパルス状の雑音を鈍らせることがで
き、雑音による電位の急峻な変化をある程度小さくすることができる。
【００５０】
上記構成の保護回路の配置により、配線の電位は、電位Ｖｓｓと電位Ｖｄｄの間に保た
れ、この範囲外の異常に高いまたは低い電位の印加から、後段の回路を保護することがで
きる。さらに、信号が入力される入力端子に保護回路を設けることで、信号が入力されて
いないときに、信号が与えられる全ての配線の電位を、一定（ここでは電位Ｖｓｓ）の高
さに保つことができる。つまり信号が入力されていないときは、配線同士をショートさせ
ることができるショートリングとしての機能も有する。そのため、配線間での電位差に起
因する静電破壊を防ぐことができる。また、信号を入力しているときは、抵抗素子４１４
の抵抗値が十分に大きいので、配線に与えられる信号が電位Ｖｓｓに引っ張られることが
ない。
【００５１】
図４（Ｃ）に示す保護回路は、保護ダイオード４１０、４１１を、それぞれ２つのｐチ
ャネル型ＴＦＴで代用した等価回路図である。
【００５２】
なお、図４（Ｂ）、図４（Ｃ）に示す保護回路は、保護ダイオードとしてダイオード接
続されたｐチャネル型ＴＦＴを用いているが、本発明はこの構成に限定されない。保護ダ
イオードとして、ダイオード接続されたｎチャネル型ＴＦＴを用いていても良い。
【００５３】
また、図４（Ｄ）に示す保護回路は、保護ダイオード４２０〜４２７と、抵抗素子４２
８とを有している。抵抗素子４２８は配線４２９と直列に接続されている。各保護ダイオ
ード４２０〜４２３は、それぞれダイオード接続されたｎチャネル型ＴＦＴを用いており
、各保護ダイオード４２４〜４２７は、それぞれダイオード接続されたｐチャネル型ＴＦ
Ｔを用いている。
【００５４】
保護ダイオード４２０、４２１は直列に接続されており、一端には電位Ｖｓｓが与えら
れ、他端は配線４２９に接続されている。保護ダイオード４２２、４２３は直列に接続さ
れており、一端には電位Ｖｄｄが与えられ、他端は配線４２９に接続されている。保護ダ
イオード４２４、４２５は直列に接続されており、一端には電位Ｖｓｓが与えられ、他端
は配線４２９に接続されている。保護ダイオード４２６、４２７は直列に接続されており
、一端には電位Ｖｄｄが与えられ、他端は配線４２９に接続されている。
【００５５】
また、図４（Ｅ）に示す保護回路は、抵抗素子４３０、４３１と、保護ダイオード４３
２とを有する。図４（Ｅ）では、保護ダイオード４３２としてダイオード接続されたｎチ
ャネル型ＴＦＴを用いているが、本発明はこの構成に限定されない。ダイオード接続され
たｐチャネル型ＴＦＴを用いていても良いし、ダイオード接続された複数のＴＦＴを用い
ていても良い。抵抗素子４３０、４３１と、保護ダイオード４３２とは、配線４３３に直
列に接続されている。
【００５６】
抵抗素子４３０、４３１によって、配線４３３の電位の急激な変動を緩和し、半導体素
子の劣化又は破壊を防止することができる。また、保護ダイオード４３２によって、電位
の変動により配線４３３に逆方向バイアスの電流が流れるのを防ぐことができる。
【００５７】
なお抵抗素子のみを配線に直列に接続する場合、配線の電位の急激な変動を緩和し、半
導体素子の劣化又は破壊を防止することができる。また保護ダイオードのみを配線に直列
に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐことができる。
【実施例１】
【００５８】
次に、本発明の半導体表示装置の一形態に相当する、発光装置の具体的な作製方法につ
いて説明する。なお本実施例では、保護回路に用いられるＴＦＴと、発光素子への電流の
供給を制御するためのＴＦＴとを、同一基板上に作製する例について説明する。
【００５９】
まず図５（Ａ）に示すように、基板２０１上に下地膜２０２を形成する。基板２０１に
は、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、
石英基板、セラミック基板等を用いることができる。また、ＳＵＳ基板を含む金属基板ま
たはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓
性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向に
あるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【００６０】
下地膜２０２は基板２０１中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が
、半導体膜中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために
設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができ
る酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施例では、
プラズマＣＶＤ法を用いて窒化酸化珪素膜を１０〜４００ｎｍ（好ましくは５０〜３００
ｎｍ）の膜厚になるように成膜した。
【００６１】
なお下地膜２０２は単層であっても複数の絶縁膜を積層したものであっても良い。また
ガラス基板、ＳＵＳ基板またはプラスチック基板のように、アルカリ金属やアルカリ土類
金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から
下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない
場合は、必ずしも設ける必要はない。
【００６２】
次に下地膜２０２上に、活性層として用いる島状の半導体膜２０３〜２０５を形成する
。島状の半導体膜２０３〜２０５の膜厚は２５〜１００ｎｍ（好ましくは３０〜６０ｎｍ
）とする。なお島状の半導体膜２０３〜２０５は、非晶質半導体であっても良いし、セミ
アモルファス半導体（微結晶半導体）または多結晶半導体であっても良い。また半導体は
珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを
用いる場合、ゲルマニウムの濃度は０．０１〜４．５atomic％程度であることが好ましい
。
【００６３】
多結晶半導体を用いる場合、まず非晶質半導体を成膜して、公知の結晶化方法を用いて
該非晶質半導体を結晶化すれば良い。公知の結晶化方法としては、加熱器による加熱で結
晶化を行なう方法、レーザー光の照射で結晶化を行なう方法、触媒金属を用いて結晶化を
行なう方法、赤外光を用いて結晶化を行なう方法等が挙げられる。
【００６４】
例えばレーザ光を用いて結晶化する場合、パルス発振型または連続発振型のエキシマレ
ーザー、ＹＡＧレーザー、ＹＶＯ4レーザー等を用いれば良い。例えばＹＡＧレーザーを
用いる場合は、半導体膜に吸収されやすい第２高調波の波長を用いるのが望ましい。そし
て発振周波数３０〜３００ｋＨｚ、エネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的
には３５０〜５００ｍＪ／ｃｍ2)とし、任意のポイントに数ショットずつ照射できるよう
に走査速度を設定すると良い。
【００６５】
次に、該島状の半導体膜２０３〜２０５を用いてＴＦＴを形成する。なお本実施例では
、図５（Ｂ）に示すように、島状の半導体膜２０３〜２０５を用いてトップゲート型のＴ
ＦＴ２０６〜２０８を形成する。
【００６６】
具体的には、島状の半導体膜２０３〜２０５を覆うようにゲート絶縁膜２０９を成膜す
る。そして、ゲート絶縁膜２０９上に導電膜を成膜し、パターニングすることで、ゲート
電極２１０〜２１２を形成する。そして、ゲート電極２１０〜２１２や、あるいはレジス
トをマスクとして用い、島状の半導体膜２０３〜２０５にｎ型またはｐ型を付与する不純
物を添加し、ソース領域、ドレイン領域、さらにはＬＤＤ領域等を形成する。なおここで
は、ＴＦＴ２０６〜２０８が全てｐ型の場合について示す。
【００６７】
なおゲート絶縁膜２０９には、例えば酸化珪素、窒化珪素または窒化酸化珪素等を用い
ることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることがで
きる。例えば、酸化珪素を用いたゲート絶縁膜をプラズマＣＶＤ法で成膜する場合、ＴＥ
ＯＳ（Tetraethyl Orthosilicate）とＯ2を混合したガスを用い、反応圧力４０Ｐａ、基
板温度３００〜４００℃、高周波（１３．５６MHz）電力密度０．５〜０．８Ｗ／ｃｍ2と
し、成膜する。
【００６８】
また窒化アルミニウムをゲート絶縁膜２０９として用いることができる。窒化アルミニ
ウムは熱伝導率が比較的高く、ＴＦＴで発生した熱を効率的に発散させることができる。
またアルミニウムの含まれない酸化珪素や酸化窒化珪素等を形成した後、窒化アルミニウ
ムを積層したものをゲート絶縁膜として用いても良い。
【００６９】
上記一連の工程によって、保護ダイオードに用いるＴＦＴ２０６、２０７と、発光素子
に供給する電流を制御するＴＦＴ２０８とを形成することができる。なおＴＦＴの作製方
法は、上述した工程に限定されない。液滴吐出法によりゲート電極や配線を作製しても良
い。
【００７０】
次に、ＴＦＴ２０６〜２０８を覆うように、第１の層間絶縁膜の一部に相当するパッシ
ベーション膜２１３を形成する。パッシベーション膜２１３は、珪素を含む酸化珪素、窒
化珪素、酸化窒化珪素などの絶縁膜を用いることができ、その厚さは１００〜２００ｎｍ
程度とする。
【００７１】
次に、島状の半導体膜２０３〜２０５に添加された不純物元素を活性化するために、熱
処理を行なう。この工程はファーネスアニール炉を用いる熱アニール法、レーザーアニー
ル法、またはラピッドサーマルアニール法（ＲＴＡ法）を用いることができる。例えば熱
アニール法で活性化を行なう場合、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以
下の窒素雰囲気中で、４００〜７００℃（好ましくは５００〜６００℃）で行なう。さら
に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を
行い、島状の半導体膜を水素化する工程を行なう。この工程は、熱的に励起された水素に
よりダングリングボンドを終端する目的で行なわれる。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）を行っても良い。また活性化処理は
パッシベーション膜２１３を成膜する前に行っても良い。
【００７２】
次に図５（Ｃ）に示すように、パッシベーション膜２１３を覆うように、第１の絶縁膜
２１４を形成する。第１の絶縁膜２１４は、有機樹脂膜、無機絶縁膜、シロキサン系の材
料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨX結合手を含む絶縁膜等を用い
ることができる。本実施例では、第１の絶縁膜２１４とパッシベーション膜２１３とが積
層された膜が、第１の層間絶縁膜２１５に相当する。なお、第１の層間絶縁膜２１５は、
単層の絶縁膜で形成されていても良いし、複数の絶縁膜で形成されていても良い。
【００７３】
次いで、ゲート絶縁膜２０９及び第１の層間絶縁膜２１５をエッチングし、コンタクト
ホールを形成する。そして、第１の層間絶縁膜２１５に接するように、島状の半導体膜２
０３〜２０５及びゲート電極２１０、２１１と接続する配線２１６〜２２１を形成する。
【００７４】
なおＴＦＴ２０６は、ソース領域またはドレイン領域に相当する第１の端子２２３と、
ゲート電極２１０とが、配線２１６によって接続されている。またＴＦＴ２０６のソース
領域またはドレイン領域に相当する第２の端子２２５は、配線２１７に接続されている。
ＴＦＴ２０７は、ソース領域またはドレイン領域に相当する第１の端子２２６と、ゲート
電極２１１とが、配線２１８によって接続されている。またＴＦＴ２０７のソース領域ま
たはドレイン領域に相当する第２の端子２２８は、配線２１９に接続されている。ＴＦＴ
２０８は、ソース領域またはドレイン領域に相当する第１の端子２２９と、ゲート電極２
１２とが、配線２２０によって接続されている。またＴＦＴ２０８のソース領域またはド
レイン領域に相当する第２の端子２３１は、配線２２１に接続されている。
【００７５】
次に図６（Ａ）に示すように、配線２１６〜２２１を覆って、第１の絶縁膜２１４上に
接するように、第２の絶縁膜２３３と第３の絶縁膜２３４とを順に形成する。第２の絶縁
膜２３３と第３の絶縁膜２３４とが積層された膜が、第２の層間絶縁膜２３５に相当する
。なお、第２の層間絶縁膜２３５は、単層の絶縁膜で形成されていても良いし、複数の絶
縁膜で形成されていても良い。
【００７６】
第２の絶縁膜２３３として、有機樹脂膜、無機絶縁膜、シロキサン系の材料を出発材料
として形成されたＳｉ−Ｏ結合とＳｉ−ＣＨX結合手を含む絶縁膜等を用いることができ
る。本実施例では、シロキサン系の材料を用いて形成された絶縁膜を用いて、塗布法で形
成する。第３の絶縁膜２３４は、水分や酸素などの発光素子の劣化を促進させる原因とな
る物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、ＲＦスパッタ
法で形成された窒化珪素膜を用いるが、その他にもダイヤモンドライクカーボン（ＤＬＣ
）膜や、窒化アルミニウム膜などを用いることができる。
【００７７】
次いで図６（Ｂ）に示すように、第２の層間絶縁膜２３５をエッチングし、コンタクト
ホールを形成する。そして、配線２１７、２１８、２２１と接続する配線２３６、２３７
を、第２の層間絶縁膜２３５上に接するように形成する。具体的に、配線２３６は配線２
１７、２１８と接続されており、配線２３７は配線２２１と接続されている。
【００７８】
次に図７（Ａ）に示すように、配線２３６、２３７を覆って、第３の絶縁膜２３４上に
接するように、陽極２４０を形成する。陽極２４０は配線２３７と接続されている。陽極
２４０として、例えばＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ等の１つまた
は複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化
チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることが
できる。本実施例では、ＴｉＮを用いて陽極２４０を形成する。
【００７９】
なお本実施例では、陰極側から光を取り出す場合について説明しているが、陽極２４０
側から光を取り出すようにしても良い。この場合、陽極２４０は、酸化インジウムスズ（
ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸
化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ
及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯとする）や、酸化珪素を含んだ
酸化インジウムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良
い。
【００８０】
次に隔壁２４１を、第３の絶縁膜２３４上に形成する。隔壁２４１として、有機樹脂膜
、無機絶縁膜、シロキサン系の材料を出発材料として形成されたＳｉ−Ｏ結合とＳｉ−Ｃ
ＨX結合手を含む絶縁膜等を用いることができる。隔壁２４１は、陽極２４０の端部を覆
い、なおかつ陽極２４０と重なる領域において開口部を有するようにする。隔壁２４１の
開口部における端部は、該端部において後に成膜される電界発光層に穴があかないように
、丸みを帯びさせることが望ましい。具体的には、開口部における隔壁２４１の断面が描
いている曲線の曲率半径が、０．２〜２μｍ程度であることが望ましい。
【００８１】
図７（Ａ）では、隔壁２４１として、ポジ型の感光性のアクリル樹脂を用いた例を示し
ている。感光性の有機樹脂には、光、電子、イオンなどのエネルギー線が露光された箇所
が除去されるポジ型と、露光された箇所が残るネガ型とがある。本発明ではネガ型の有機
樹脂膜を用いても良い。また感光性のポリイミドを用いて隔壁２４１を形成しても良い。
ネガ型のアクリルを用いて隔壁２４１を形成した場合、開口部における端部が、Ｓ字状の
断面形状となる。このとき開口部の上端部及び下端部における曲率半径は、０．２〜２μ
ｍとすることが望ましい。
【００８２】
上記構成により、後に形成される電界発光層や陰極のカバレッジを良好とすることがで
き、陽極２４０と陰極が電界発光層に形成された穴においてショートするのを防ぐことが
できる。また電界発光層の応力を緩和させることで、発光領域が減少するシュリンクとよ
ばれる不良を低減させることができ、信頼性を高めることができる。
【００８３】
なお、電界発光層を形成する前に、陽極２４０の表面が平坦化されるように、ＣＭＰ法
、ポリビニルアルコール系の多孔質体による拭浄などで、その表面を研磨しておいても良
い。
【００８４】
また電界発光層を形成する前に、隔壁２４１及び陽極２４０に吸着した水分や酸素等を
除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）
を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜
３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×
１０-7Ｔｏｒｒ以下とし、可能であるならば３×１０-8Ｔｏｒｒ以下とするのが最も望ま
しい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層を成膜する場合、電界
発光層を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高
めることができる。また真空ベークの前または後に、陽極２４０に紫外線を照射してもよ
い。
【００８５】
なお、第２の層間絶縁膜２３５に接するように形成される電極（本実施例では陽極２４
０）を、ＩＴＳＯのように透光性酸化物導電材料と酸化珪素を含む導電膜で形成し、第２
の層間絶縁膜２３５のうち該電極に接する絶縁膜（本実施例では第３の絶縁膜２３４）を
窒化珪素で形成することで、陽極２４０と第３の絶縁膜２３４を他の材料で形成した組み
合わせよりも、発光素子の輝度を高めることができる。この場合、陽極２４０に含まれる
酸化珪素によって、水分が付着しやすいので、上述した真空ベークは特に有効である。
【００８６】
次に図７（Ｂ）に示すように、陽極２４０上に電界発光層２４２を成膜する。電界発光
層２４２は、単数または複数の層からなり、各層には有機材料のみならず無機材料が含ま
れていても良い。電界発光層２４２は陰極に用いられる材料の仕事関数が十分小さくない
場合、電子注入層を設けることが望ましい。
【００８７】
次に、電界発光層２４２を覆うように陰極２４３を形成する。陽極２４０、電界発光層
２４２、陰極２４３は、隔壁２４１の開口部において重なり合っており、該重なり合って
いる部分が発光素子２４４に相当する。
【００８８】
陰極２４３は、透光性を有している。具体的には、酸化インジウムスズ（ＩＴＯ）、酸
化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺ
Ｏ）などその他の透光性酸化物導電材料を用いることが可能である。ＩＴＯ及び酸化珪素
を含む酸化インジウムスズ（以下、ＩＴＳＯとする）や、酸化珪素を含んだ酸化インジウ
ムに、さらに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。この場合
、電界発光層２４２に、陰極２４３に接するように電子注入層を設けるのが望ましい。
【００８９】
また、仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを
、光が透過する程度の膜厚で形成し、陰極２４３として用いることができる。具体的には
、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、および
これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用
い、５ｎｍ〜３０ｎｍ程度の膜厚で陰極２４３を形成することができる。また電子注入層
を設ける場合、Ａｌなどの他の導電層を、光が透過する程度の膜厚で形成し、陰極２４３
として用いることも可能である。なお、光が透過する程度の膜厚で陰極２４３を形成する
場合、該陰極２４３の上または下に接するように透光性酸化物導電材料を用いて透光性を
有する導電層を形成し、陰極のシート抵抗を抑えるようにしても良い。なお陰極２４３側
において光を反射させ、陽極２４０側からのみ光を取り出したい場合は、光が反射する程
度の膜厚で陰極２４３を形成しても良い。
【００９０】
なお発光素子２４４を形成したら、陰極２４３上に、保護膜を形成しても良い。保護膜
は第３の絶縁膜２３４と同様に、水分や酸素などの発光素子の劣化を促進させる原因とな
る物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ
膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また
上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物
質を透過させやすい膜とを積層させて、保護膜として用いることも可能である。
【００９１】
なお図７（Ｂ）では、陽極が陰極よりも基板に近い側に形成されている例を示している
が、本発明はこの構成に限定されない。陰極が陽極よりも基板に近い側に形成されていて
も良い。
【００９２】
なお、実際には図７（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や
透光性のカバー材でパッケージング（封入）することが好ましい。その際、カバー材の内
部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりする
と発光素子の信頼性が向上する。
【００９３】
なお本発明の発光装置の作製方法は、必ずしも上述した形態に限定されない。さらに、
本発明の半導体表示装置は、発光装置だけではなく液晶表示装置もその範疇に含む。上述
した実施例は、本発明の一形態について具体的に説明しただけであり、本発明は、上述し
た実施例に限定されるものではなく、発明の技術的思想に基づく各種の変形が可能である
。
【００９４】
なお、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する
基板上に転写することで、半導体表示装置を形成しても良い。転写は、基板と半導体素子
の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、
転写する方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射
またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、
転写する方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッ
チングで除去することで半導体素子を基板から切り離し、転写する方法等、様々な方法を
用いることができる。なお転写は、表示素子を作製する前に行なっても良いし、作製した
後に転写しても良い。
【実施例２】
【００９５】
本実施例では、本発明の半導体表示装置が有する駆動回路と保護回路の位置関係につい
て説明する。
【００９６】
図８（Ａ）に本実施例の信号線駆動回路のブロック図を示す。図８（Ａ）において、９
００は画素部、９０１は信号線駆動回路、９０２は保護回路、９０３は入力端子に相当す
る。信号線駆動回路９０１は、シフトレジスタ９０４、ラッチＡ９０５、ラッチＢ９０６
を有している。
【００９７】
シフトレジスタ９０４には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が
入力されている。またＣＬＫ、ＳＰの他に切り替え信号（Ｌ／Ｒ）が入力されていても良
い。ＣＬＫとＳＰが入力されると、シフトレジスタ９０４においてタイミング信号が生成
される。またＬ／Ｒによって、タイミング信号のパルスの出現する順序を切り替えること
ができる。生成したタイミング信号は、一段目のラッチＡ９０５に順に入力される。ラッ
チＡ９０５にタイミング信号が入力されると、該タイミング信号のパルスに同期して、ビ
デオ信号（ＶＳ）が順にラッチＡ９０５に書き込まれ、保持される。なお、本実施例では
ラッチＡ９０５に順にビデオ信号を書き込んでいるが、本発明はこの構成に限定されない
。複数のステージのラッチＡ９０５をいくつかのグループに分け、グループごとに並行し
てビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの
数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割
で分割駆動すると言う。
【００９８】
ラッチＡ９０５の全てのステージのラッチへの、ビデオ信号の書き込みが一通り終了す
るまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えら
れた期間をライン期間に含むことがある。
【００９９】
１ライン期間が終了すると、２段目のラッチＢ９０６にラッチ信号（Latch Signal）が
供給され、該ラッチ信号に同期してラッチＡ９０５に保持されているビデオ信号が、ラッ
チＢ９０６に一斉に書き込まれ、保持される。ビデオ信号をラッチＢ９０６に送出し終え
たラッチＡ９０５には、再びシフトレジスタ９０４からのタイミング信号に同期して、次
のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、ラッチＢ９
０６に書き込まれ、保持されているビデオ信号が、信号線９０７を介して画素部９００に
入力される。
【０１００】
なお、シフトレジスタ９０４の代わりに、例えばデコーダ回路のような信号線の選択が
できる別の回路を用いても良い。
【０１０１】
図８（Ａ）では、保護回路９０２が信号線駆動回路９０１と画素部９００の間に設けら
れている。そして保護回路９０２は、信号線９０７に接続されている。保護回路９０２に
より、信号線９０７に接続された各種半導体素子をＥＳＤから防ぐことができる。
【０１０２】
なお図８（Ａ）では、信号線９０７に保護回路９０２を接続する例を示しているが、信
号線駆動回路９０１にビデオ信号（ＶＳ）を入力するための配線に、保護回路を設けても
良い。
【０１０３】
図９に、図８（Ａ）に示したシフトレジスタ９０４、ラッチＡ９０５、ラッチＢ９０６
と、保護回路９０２の具体的な回路図を一例として示す。なお図９では、ビデオ信号（Ｖ
Ｓ）を入力するための配線にも保護回路９０８を設けている例を示す。図９に示すように
、各回路間には、バッファ、インバータなどが設けられていても良い。
【０１０４】
また図１０に、走査線駆動回路が有するシフトレジスタと、走査線に接続された保護回
路の、具体的な回路図を一例として示す。図１０において、走査線駆動回路は、シフトレ
ジスタ１１０１、バッファ１１０３を有している。また１１０２は保護回路、１１０４は
走査線に相当する。走査線駆動回路はレベルシフタを有していても良い。走査線駆動回路
では、シフトレジスタ１１０１にＣＬＫ及びＳＰが入力されることによって、選択信号が
生成される。生成された選択信号はバッファ１１０３において緩衝増幅され、対応する走
査線１１０４に入力される。走査線１１０４には、１ライン分の画素のトランジスタのゲ
ートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなく
てはならないので、バッファ１１０３は大きな電流を流すことが可能なものが用いられる
。保護回路１１０２は走査線１１０４に接続されている。
【０１０５】
なお、シフトレジスタ１１０１の代わりに、例えばデコーダ回路のような信号線の選択
ができる別の回路を用いても良い。
【０１０６】
なお図８（Ａ）では、信号線９０７に接続されている保護回路９０２が、信号線駆動回
路９０１と画素部９００の間に設けられているが、本発明はこの構成に限定されない。信
号線９０７を第１の層間絶縁膜上に接するように形成し、該信号線９０７を、第２の層間
絶縁膜上に接するように形成された配線と接続し、引き回すことで、保護回路９０７の位
置は如何様にも変えられる。
【０１０７】
図８（Ｂ）に、信号線９０７に接続した保護回路９０７を、入力端子９０３と信号線駆
動回路９０１の間に設けた例を示す。配線９０９の引き回しによって、発光素子を基板と
カバー材の間に封止するためのシール材９１０と、保護回路９０７とを重ねることができ
、スペースを有効活用することができる。
【０１０８】
なお、本発明の半導体表示装置が有する信号線駆動回路と走査線駆動回路は、上述した
構成に限定されない。また信号線駆動回路の数及びレイアウトは、設計者が任意に設定す
ることができる。
【実施例３】
【０１０９】
次に、本発明の半導体表示装置の一形態に相当する、発光装置の画素について、図１１
を用いて説明する。図１１（Ａ）は、画素の等価回路図を示したものであり、信号線６１
１４、電源線６１１５、６１１７、走査線６１１６、発光素子６１１３、画素へのビデオ
信号の入力を制御するＴＦＴ６１１０、発光素子６１１３の両電極間に流れる電流値を制
御するＴＦＴ６１１１、該ＴＦＴ６１１１のゲート電極とソース領域間の電圧を保持する
容量素子６１１２を有する。なお、図１１（Ａ）では、容量素子６１１２を図示したが、
ＴＦＴ６１１１のゲート容量や他の寄生容量で賄うことが可能な場合には、設けなくても
よい。
【０１１０】
図１１（Ｂ）は、図１１（Ａ）に示した画素に、ＴＦＴ６１１８と走査線６１１９を新
たに設けた構成の画素回路である。ＴＦＴ６１１８の配置により、強制的に発光素子６１
１３に電流が流れない状態を作ることができるため、全ての画素に対する信号の書き込み
を待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができる
。従って、デューティ比が向上して、動画の表示は特に良好に行なうことができる。
【０１１１】
図１１（Ｃ）は、図１１（Ｂ）に示した画素に、新たにＴＦＴ６１２５と、配線６１２
６を設けた画素回路である。本構成では、ＴＦＴ６１２５のゲート電極を一定の電位に保
持した配線６１２６に接続することにより、このゲート電極の電位を固定し、なおかつ飽
和領域で動作させる。また、ＴＦＴ６１２５と直列に接続させ、線形領域で動作するＴＦ
Ｔ６１１１のゲート電極には、ＴＦＴ６１１０を介して、画素の点灯又は非点灯の情報を
伝えるビデオ信号を入力する。線形領域で動作するＴＦＴ６１１１のソース領域とドレイ
ン領域間電圧の値は小さいため、ＴＦＴ６１１１のゲート電極とソース領域間の電圧の僅
かな変動は、発光素子６１１３に流れる電流値には影響を及ぼさない。従って、発光素子
６１１３に流れる電流値は、飽和領域で動作するＴＦＴ６１２５により決定される。上記
構成を有する発光装置は、ＴＦＴ６１２５の特性バラツキに起因した発光素子６１１３の
輝度ムラを改善して画質を高めることができる。なお、ＴＦＴ６１２５のチャネル長Ｌ1
、チャネル幅Ｗ1、ＴＦＴ６１１１のチャネル長Ｌ2、チャネル幅Ｗ2は、Ｌ1／Ｗ1：Ｌ2／
Ｗ2＝５〜６０００：１を満たすように設定するとよい。また、両ＴＦＴは同じ導電型を
有していると作製工程上好ましい。さらに、ＴＦＴ６１２５には、エンハンスメント型だ
けでなく、ディプリーション型のＴＦＴを用いてもよい。
【０１１２】
なお、本発明の発光装置には、アナログのビデオ信号、デジタルのビデオ信号のどちら
を用いてもよい。但し、デジタルのビデオ信号を用いる場合、そのビデオ信号が電圧を用
いているのか、電流を用いているのかで異なる。つまり、発光素子の発光時において、画
素に入力されるビデオ信号は、定電圧のものと、定電流のものがある。ビデオ信号が定電
圧のものには、発光素子に印加される電圧が一定のものと、発光素子に流れる電流が一定
のものとがある。またビデオ信号が定電流のものには、発光素子に印加される電圧が一定
のものと、発光素子に流れる電流が一定のものとがある。この発光素子に印加される電圧
が一定のものは定電圧駆動であり、発光素子に流れる電流が一定のものは定電流駆動であ
る。定電流駆動は、発光素子の抵抗変化によらず、一定の電流が流れる。本発明の発光装
置は、その駆動に電圧のビデオ信号、電流のビデオ信号のどちらを用いてもよく、また定
電圧駆動、定電流駆動のどちらを用いてもよい。本実施例は、上記の実施の形態、実施例
と自由に組み合わせることができる。
【実施例４】
【０１１３】
本実施例では、図１１に示した画素の変形例について説明する。
【０１１４】
図１２（Ａ）に、図１１（Ｂ）に示した画素において、ＴＦＴ６１１１の代わりに、直
列に接続された２つのＴＦＴ６１１１ａ、６１１１ｂを用いる例を示す。ＴＦＴ６１１１
ａ、６１１１ｂは同じ極性を有し、なおかつゲート電極が互いに接続されている。なお代
わりに用いるＴＦＴは２つに限らず、複数であれば良い。
【０１１５】
なお、図１１（Ａ）に示した画素も同様に、ＴＦＴ６１１１の代わりに、直列に接続さ
れた複数のＴＦＴを用いることができる。また図１１（Ｃ）に示した画素も同様に、ＴＦ
Ｔ６１２５の代わりに、直列に接続された複数のＴＦＴを用いることができる。
【０１１６】
次に図１２（Ｂ）に、図１１（Ｂ）に示した画素において、ＴＦＴ６１１１の代わりに
、並列に接続された２つのＴＦＴ６１１１ａ、６１１１ｂを用いる例を示す。ＴＦＴ６１
１１ａ、６１１１ｂは同じ極性を有し、なおかつゲート電極が互いに接続されている。な
お代わりに用いるＴＦＴは２つに限らず、複数であれば良い。
【０１１７】
なお、図１１（Ａ）に示した画素も同様に、ＴＦＴ６１１１の代わりに、並列に接続さ
れた複数のＴＦＴを用いることができる。また図１１（Ｃ）に示した画素も同様に、ＴＦ
Ｔ６１２５の代わりに、並列に接続された複数のＴＦＴを用いることができる。
【０１１８】
図１１（Ａ）、図１１（Ｂ）に示した画素において、ＴＦＴ６１１１を飽和領域で動作
させることで、発光素子の６１１３が劣化しても、発光素子６１１３の両電極間に流れる
電流値が低減するのを抑えることができ、よって発光素子の６１１３の輝度の低下を抑え
ることができる。また、図１１（Ｃ）に示した画素において、ＴＦＴ６１２５を飽和領域
で動作させることで、発光素子の６１１３が劣化しても、発光素子６１１３の両電極間に
流れる電流値が低減するのを抑えることができ、よって発光素子の６１１３の輝度の低下
を抑えることができる。そして、この場合ＴＦＴ６１１１、６１２５のチャネル幅に対す
るチャネル長の比が高いと、飽和領域におけるドレイン電流の線形性を高めることができ
、より劣化による輝度の低下を抑えることができるので望ましい。しかしチャネル長が長
くなると、ＴＦＴが有する島状の半導体膜の面積が増大し、島状の半導体膜の面積とゲー
ト絶縁膜の面積比（アンテナ比）が増大する傾向にある。本実施例のように、ＴＦＴ６１
１１、６１２５のそれぞれの代わりに、島状の半導体膜が互いに分離した複数のＴＦＴを
用いることで、アンテナ比の増大を抑えることができる。
【０１１９】
図１３に、図１２（Ａ）に示した画素の上面図を、一例として示す。図１３において、
ＴＦＴ６１１１ａとＴＦＴ６１１１ｂは、互いに分離した島状の半導体膜６１３０、６１
３１を有している。またＴＦＴ６１１１ｂは、発光素子６１１３が有する第１の電極６１
３２に、配線６１３３、配線６１３４を介して電気的に接続されている。なお、配線６１
３３はＴＦＴ６１１０、６１１８、６１１１ａ、６１１１ｂを覆っている第１の層間絶縁
膜上に、接するように形成されており、配線６１３４及び第１の電極６１３２は、第１の
層間絶縁膜上に形成された第２の層間絶縁膜上に、接するように形成されている。
【実施例５】
【０１２０】
本実施例では、本発明の一形態に相当する発光装置の、パネルの外観について、図１４
を用いて説明する。図１４は、基板上に形成されたトランジスタ及び発光素子を、カバー
材との間にシール材によって封止した、パネルの上面図であり、図１４（Ｂ）は、図１４
（Ａ）のＡ−Ａ’における断面図に相当する。
【０１２１】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆
動回路４００４と、保護回路４０２０とを囲むようにして、シール材４００５が設けられ
ている。また画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４の
上にカバー材４００６が設けられている。よって画素部４００２と、信号線駆動回路４０
０３と、走査線駆動回路４００４とは、基板４００１とシール材４００５とカバー材４０
０６とによって、充填材４００７と共に密封されている。
【０１２２】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査
線駆動回路４００４と、保護回路４０２０とは、ＴＦＴを複数有しており、図１４（Ｂ）
では、信号線駆動回路４００３に含まれるＴＦＴ４００８と、保護回路４０２０に含まれ
るＴＦＴ４００９ａ、４００９ｂと、画素部４００２に含まれるＴＦＴ４０１０とを示す
。保護回路４０２０に含まれるＴＦＴ４００９ａ、４００９ｂは、ダイオード接続されて
おり、配線４０２１によって直列に接続されている。
【０１２３】
また４０１１は発光素子に相当し、ＴＦＴ４０１０と電気的に接続されている。
【０１２４】
また引き回し配線４０１４は、画素部４００２と、信号線駆動回路４００３と、走査線
駆動回路４００４と、保護回路４０２０とに、信号または電源電圧を供給するための配線
に相当する。引き回し配線４０１４は、引き回し配線４０１５ａ及び引き回し配線４０１
５ｂを介して接続端子４０１６と接続されている。接続端子４０１６は、ＦＰＣ４０１８
が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１２５】
なお、基板４００１としては、ガラス、金属（代表的にはステンレス）、セラミックス
のほか、プラスチックに代表されるようなフレキシブルな素材を用いることができる。プ
ラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓ
ｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエ
ステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウム
ホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる
。またカバー材４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはア
クリルフィルムのような透光性を有する材料を用いる。
【０１２６】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル
、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素
を用いた。
【０１２７】
また充填材４００７を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しう
る物質にさらしておくために、カバー材４００６の基板４００１側の面に凹部４００７を
設けて吸湿性物質または酸素を吸着しうる物質を配置しても良い。
【０１２８】
なお本発明の半導体表示装置は、表示素子を有する画素部が形成されたパネルと、該パ
ネルにＩＣが実装されたモジュールとを、その範疇に含む。
【実施例６】
【０１２９】
本発明の半導体表示装置は、様々な電子機器に用いることができる。具体的に本発明の
半導体表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型デ
ィスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（
カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）
、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc）等の記
録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
これら電子機器の具体例を図１５に示す。
【０１３０】
図１５（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、ス
ピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の半導体表示装置は、表
示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要
なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置
は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。
【０１３１】
図１５（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、マウス２２０６等を
含む。本発明の半導体表示装置は、表示部２２０３に用いることができる。
【０１３２】
図１５（Ｃ）は携帯情報端末（ＰＤＡ）であり、本体２１０１、表示部２１０２、操作
キー２１０３、モデム２１０４等を含む。モデム２１０４は本体２１０１に内蔵されてい
ても良い。本発明の半導体表示装置は、表示部２２０２に用いることができる。
【０１３３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は、実施例１〜５に示したいずれの構成の半導体
表示装置を用いても良い。
【図１】
2010186185.tif 000003
【図２】
2010186185.tif 000004
【図３】
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【図４】
2010186185.tif 000006
【図５】
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【図６】
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【図７】
2010186185.tif 000009
【図８】
2010186185.tif 000010
【図９】
2010186185.tif 000011
【図１０】
2010186185.tif 000012
【図１１】
2010186185.tif 000013
【図１２】
2010186185.tif 000014
【図１３】
2010186185.tif 000015
【図１４】
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【図１５】
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