(57)【要約】【課題】ウエル近接効果の発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法においては、半導体基板ＳＵＢの主表面上に反射防止膜ＢＫが形成される。その反射防止膜ＢＫ上に、パターン端部において半導体基板ＳＵＢ側に向かって広がるような傾斜を有するレジストパターンＰＲ１が形成される。そのレジストパターンＰＲ１をマスクとして半導体基板ＳＵＢの主表面にイオンが注入される。【選択図】図２
2010021416.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に反射防止膜を形成する工程と、
前記反射防止膜上に、パターン端部において前記パターンが前記半導体基板側に向かって広がるような傾斜を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記レジストパターンを形成する工程は、前記パターンの端部が２°以上５°以下の傾斜角度で前記半導体基板側に向かって広がるように前記レジストパターンを形成する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の主表面上にレジストパターンを形成する工程と、
前記レジストパターンの周囲にシリコンおよびゲルマニウムの少なくともいずれかを含む有機材料層を形成する工程と、
前記レジストパターンおよび前記有機材料層をマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。
【請求項４】
前記有機材料層を形成する工程は、
シリコンおよびゲルマニウムの少なくともいずれかを含み、かつ前記レジストパターン中の酸成分を触媒として熱架橋反応を起こして硬化する有機材料を、前記レジストパターンを覆うように形成する工程と、
加熱処理を施して前記レジストパターンに接する部分の前記有機材料を熱硬化させることにより、前記レジストパターンの周囲に前記有機材料層を形成する工程とを含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板の主表面上に、シリコン、ゲルマニウムおよび色素よりなる群から選ばれる１種以上を含むレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。
【請求項６】
半導体基板の主表面上に、マイナスに帯電させたレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。
【請求項７】
マイナスに帯電させたレジストパターンを形成する工程は、前記レジストパターンにエレクトロンを照射する工程を含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記イオンは、前記半導体基板の前記主表面にウェルを形成するために前記主表面に注入される、請求項１〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、レジストパターンをマスクとしたイオン注入工程を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体基板上にトランジスタやダイオードなどの素子を形成するためには、選択的に不純物イオンを注入する必要があった。フォトリソグラフィ技術を使って、半導体基板上にレジストパターンを形成し、このレジストパターンをマスクとして、加速されたイオンが半導体ウエハへ注入されていた。レジストパターンのレジストが残っている部分ではイオンはレジスト膜内にトラップされ基板まで到達しない。一方、レジストパターンのレジストが残っていない部分では、イオンは基板内部に到達して不純物となり、ｎ型やｐ型の半導体領域を形成することになる。
【０００３】
レジスト内にトラップされたイオンは、レジストを構成する原子と衝突することで、分子を切断や重合させながら、エネルギーを失っていき、やがて停止する。レジストは樹脂や感光剤で構成される有機物なので、一般的には結晶ではなくアモルファス構造をとっている。したがって、レジスト内に注入されたイオンは、レジストを構成する原子と衝突することにより、あらゆる方向に散乱される。
【０００４】
また、イオンが停止するまでの平均の距離（平均自由行程）は、加速電圧や、イオン種、レジストの組成にもよるが、概ね１μｍ程度である。そのため、イオンを確実にレジスト内にトラップするには、レジストの膜厚としては、１〜２μｍが必要である。このように、レジストの内部では、イオンは完全に停止するまでに、１μｍ程度動いている。
【０００５】
このようにレジスト内に注入されたイオンはレジスト内であらゆる方向に散乱されて平均自由行程を移動する。このため、レジストパターンの側壁から平均自由行程以内の範囲内のレジストに侵入したイオンの場合、平均自由行程に達する前に、レジスト側壁からレジスト外へ出て行くイオンが少なからず存在する。
【０００６】
このレジスト外へ出たイオンは、半導体基板に到達するので、半導体基板にはイオンが必要以上に注入された領域ができ、不純物分布が不均一となる。すなわちｐｎ分離境界近傍で形成される素子の性能は、他の位置の素子特性に比べて変動している。この効果はウエル近接効果（well proximity effect）と呼ばれている。
【０００７】
このようなウエル近接効果に関しては、たとえば特開２００７−３６２４９号公報、特開２００７−３０５８５８号公報などに開示されている。
【特許文献１】特開２００７−３６２４９号公報
【特許文献２】特開２００７−３０５８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ウエル近接効果のため、ｐｎ分離境界近傍で形成される素子の性能が他の位置の素子特性に比べて変動している。これを、ＬＳＩ（Large Scale Integrated Circuit）を設計する観点からみると、素子性能のばらつきが大きくなるという不具合として現れる。
【０００９】
ＬＳＩを設計する際には、ある程度の素子の特性バラツキがあることを考慮した設計をすることが一般的である。しかし、ばらつきが大きいことを前提とすると、十分なマージンをとる必要があるので、結果としてチップサイズが拡大することになる。この時、ウエハ１枚に製造できる半導体集積回路の数が減り、チップ単価が上昇するという不具合が発生する。
【００１０】
本発明は、上記の課題に鑑みてなされたもので、その目的は、ウエル近接効果の発生を抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本実施の形態の半導体装置の製造方法は、以下の工程を備えている。
まず半導体基板の主表面上に反射防止膜が形成される。その反射防止膜上に、パターン端部においてそのパターンが半導体基板側に向かって広がるような傾斜を有するレジストパターンが形成される。そのレジストパターンをマスクとして半導体基板の主表面にイオンが注入される。
【発明の効果】
【００１２】
本実施の形態の半導体装置の製造方法によれば、イオン注入の際に半導体基板の主表面上に反射防止膜が形成されている。このため、イオン注入時にレジストパターンの側壁から散乱された２次イオンが反射防止膜に捕捉され、半導体基板の主表面に到達しにくくなる。これにより、半導体基板の主表面への２次イオンの注入が抑制され、ウエル近接効果の発生を抑制することが可能となる。
【００１３】
またレジストパターンのパターン端部は半導体基板側に向かって広がるような傾斜を有している。このため、レジストパターンから半導体基板の主表面へ向かう２次イオンの発生を抑制することができる。これにより、半導体基板の主表面への２次イオンの注入が抑制され、ウエル近接効果の発生を抑制することが可能となる。
【００１４】
また反射防止膜の上にレジストパターンが形成されるため、レジストパターンの端部を半導体基板側に向かって広がるような傾斜にすることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の製造方法でのイオン注入プロセスを示すフロー図である。図１を参照して、イオン注入プロセスにおいては、まず半導体集積回路装置を形成するための半導体基板が準備される。この半導体基板がステージ上に固定される（ステップＳ１）。この状態で半導体基板上にフォトレジストが塗布される（ステップＳ２）。そのフォトレジストが選択的に露光され（ステップＳ３）、その露光後にレジストが現像されて微細パターンを有するレジストパターンが形成される（ステップＳ４）。このレジストパターンをマスクとして半導体基板の主表面に選択的にイオンが注入される（ステップＳ５）。この後、レジストパターンが除去される（ステップＳ６）。
【００１６】
上記のイオン注入プロセスにより半導体基板の主表面に選択的にイオンが注入され、それによりたとえばウエル領域などが半導体基板の主表面に形成される。
【００１７】
本発明の実施の形態における半導体装置の製造方法では、上記のイオン注入プロセスにおいて、光リソグラフィー法に特殊な改良が施される。それにより、レジストパターンから散乱された２次イオンが半導体基板の主表面に到達することが抑制されて、ほぼ均一なイオン注入プロファイルが実現される。
【００１８】
本実施の形態においては、レジストパターンで散乱されたイオンが半導体基板の主表面に到達することを抑制する手段として、以下の手段が採られる。
【００１９】
（１）ＢＡＲＣ（Bottom Anti-Reflective Coating）上にフォトレジストが形成されて、そのフォトレジストが現像された後に、そのフォトレジストをマスクとしてＢＡＲＣ越しに半導体基板の主表面にイオンが注入される。なおイオン注入後には、必要に応じてＢＡＲＣは剥離される。
【００２０】
（２）半導体基板の主表面上にレジストパターンが形成された後、そのレジストパターンにＲＥＬＡＣＳ（Resolution Enhancement Lithography Assisted by Chemical Shrink）処理が行なわれて、レジストパターンの周囲にシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）を含んだ有機材料層が形成される。その有機材料層とレジストパターンとをマスクとして半導体基板の主表面にイオンが注入される。
【００２１】
（３）シリコン、ゲルマニウムおよび色素を有するレジストパターンをマスクとして、半導体基板の主表面にイオンが注入される。
【００２２】
（４）イオン注入工程前のフォトレジスト（またはレジストパターン）に電子線が全面照射され、マイナスに帯電させたレジストパターンをマスクとして半導体基板の主表面にイオンが注入される。
【００２３】
上記の（１）〜（４）の手段で注入されたイオンの不純物プロファイルを透過型電子顕微鏡で計測することにより、ウェル近接効果を定量化することができる。
【００２４】
上記の（１）〜（４）の手段により半導体基板の主表面にイオンを注入することにより、ウェル近接効果が軽減されるため、半導体基板内のｐｎ分離境界（たとえばｐ型ウェルとｎ型ウェルとの境界）近傍に形成される素子の性能の変動を小さくすることができる。これを、ＬＳＩ（Large Scale Integrated circuit）を設計する観点からみると、素子性能のばらつきが小さくなるという利点が発生する。
【００２５】
ＬＳＩを設計する際には、ある程度の素子の特性バラツキがあることを考慮した設計をすることが一般的である。バラツキが小さいことは、必要以上の設計マージンをとらなくてもよいので、チップサイズが縮小できることを意味する。すなわち、ウェハ１枚に製造できる半導体集積回路の数が増え、チップ単価が下落するという利点が発生する。
【００２６】
上記の（１）〜（４）の手段は、ウェル近接効果の軽減の程度を考慮して、それ単独で採用することもでき、またそれらの任意の組み合わせを採用することもできる。
【００２７】
（実施の形態２）
本実施の形態は実施の形態１の手段（１）に基づくものである。
【００２８】
図２および図３（Ａ）は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。また図３（Ｂ）は、図３（Ａ）の一点鎖線ＩＩＩＢ−ＩＩＩＢに沿うｐ型ウェルのｐ型不純物濃度の分布を示す図である。
【００２９】
図２を参照して、本実施の形態の半導体装置の製造方法においては、まずｐ型の半導体基板ＳＵＢの主表面にｎ型領域ＮＲが形成される。この半導体基板ＳＵＢの主表面にトレンチＴＲが形成され、このトレンチＴＲ内を埋め込むように充填層ＢＩが形成される。このトレンチＴＲと充填層ＢＩとによりＳＴＩ（Shallow Trench Isolation）が構成される。
【００３０】
この半導体基板ＳＵＢの主表面上に、ＢＡＲＣとなる反射防止膜ＢＫが形成される。ＢＡＲＣとは、フォトレジストの下に形成される塗布型の反射防止膜のことであり、半導体基板ＳＵＢからの反射光をなくすことで、下地段差からのハレーションをなくす効果を有するものである。この反射防止膜ＢＫ上にフォトレジストＰＲ１が塗布される。この後、フォトレジストＰＲ１が光リソグラフィー法によりパターニングされて、レジストパターンＰＲ１が形成される。
【００３１】
この際、レジストパターンＰＲ１のパターン端部が上部から半導体基板ＳＵＢの主表面に向かって広がるような傾斜となるようにレジストパターンＰＲ１が形成される。このような傾斜を持ったレジストパターンＰＲ１は、後述するように反射防止膜ＢＫの厚みｄを適切に設定することにより形成され得る。
【００３２】
このレジストパターンＰＲ１のパターン端部の傾斜角度θは２°以上５°以下であることが好ましい。
【００３３】
レジストパターンＰＲ１をマスクとして半導体基板ＳＵＢの主表面にイオンが注入される。このイオン注入により、半導体基板ＳＵＢの主表面に、たとえばｐ型ウェルＰＷが形成される。この後、レジストパターンがたとえばアッシングなどにより除去され、さらに反射防止膜ＢＫがたとえばエッチングなどにより除去される。
【００３４】
図３（Ａ）を参照して、上記のｐ型ウェルＰＷの形成方法と同様の方法により半導体基板ＳＵＢの主表面に、ｐ型ウェルＰＷと隣接するようにｎ型ウェルＮＷが形成される。この後、半導体基板ＳＵＢの主表面にたとえばｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ｎＭＯＳトランジスタと称する）ＮＴなどの電子デバイスが形成される。このｎＭＯＳトランジスタＮＴの形成においては、まず半導体基板ＳＵＢの主表面にゲート酸化膜ＧＩとゲート電極ＧＥとが形成される。このゲート電極などをマスクとして半導体基板ＳＵＢの主表面にイオン注入などをすることにより半導体基板ＳＵＢの主表面に比較的低濃度のｎ型領域ＬＤが形成される。
【００３５】
この後、ゲート電極ＧＥの側壁を覆うように側壁絶縁層ＳＷが半導体基板ＳＵＢの主表面上に形成される。この側壁絶縁層ＳＷ、ゲート電極ＧＥなどをマスクとして半導体基板ＳＵＢの主表面にイオン注入などをすることにより半導体基板ＳＵＢの主表面に比較的高濃度のｎ型領域ＨＤが形成される。
【００３６】
この比較的低濃度のｎ型領域ＬＤと比較的高濃度のｎ型領域ＨＤとによりＬＤＤ（Lightly Doped Drain）またはＭＤＤ（Middle Doped Drain）構造のソース／ドレイン領域ＳＤが形成される。そして１対のソース／ドレイン領域ＳＤと、ゲート酸化膜ＧＩと、ゲート電極ＧＥとによりｎＭＯＳトランジスタＮＴが形成される。
【００３７】
またイオン注入などにより、ｐ型ウェルＰＷの表面にはｐ+領域ＰＲが形成される。このｐ+領域ＰＲ、ソース／ドレイン領域ＳＤおよびゲート電極ＧＥの各表面に接するように高融点金属が形成され熱処理が行なわれる。これにより、ｐ+領域ＰＲ、ソース／ドレイン領域ＳＤおよびゲート電極ＧＥの各々と高融点金属との接する部分に、高融点金属のシリサイド層ＳＣが形成される。この後、未反応の高融点金属が除去される。
【００３８】
以上により、図３（Ａ）に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について、図４（Ａ）に示す方法でイオン注入した場合との対比で説明する。
【００３９】
図４（Ａ）は、反射防止膜が形成されず、かつレジストパターンのパターン端部が傾斜していない状態でイオン注入を行なう様子を示す図である。また図４（Ｂ）は、図４（Ａ）の一点鎖線ＩＶＢ−ＩＶＢに沿う位置におけるｐ型不純物濃度の分布を示す図である。
【００４０】
図４（Ａ）を参照して、反射防止膜が形成されず、かつレジストパターンＰＲのパターン端部が傾斜していない（つまりパターン端部が半導体基板ＳＵＢの主表面に対して略垂直である）場合、イオン注入時に２次イオンがレジストパターンＰＲの側壁から半導体基板ＳＵＢの主表面に過剰に注入される。
【００４１】
これにより図４（Ｂ）に示すように、ｐ型不純物イオンがパターン端部の近傍（ｐｎ分離境界近傍）において過剰に注入され、ｐ型不純物の濃度分布が不均一となる。このため、ｐｎ分離境界近傍に形成される素子の性能が他の位置（たとえばｐ型ウェルＰＷの中央部）に形成される素子の特性に比べて変動する、いわゆるウエル近接効果が生じる。
【００４２】
これに対して本実施の形態によれば、図２に示すイオン注入の際に半導体基板ＳＵＢの主表面上に反射防止膜ＢＫが形成されている。このため、イオン注入時にレジストパターンＰＲ１の側壁から散乱された２次イオンが反射防止膜ＢＫに捕捉される。つまり、レジストパターンＰＲ１から出る２次イオンは、既にある程度エネルギーを失っている上に、斜めに反射防止膜ＢＫへ入射するので、反射防止膜ＢＫの表面や内部にトラップされ得る。これにより、２次イオンが半導体基板ＳＵＢの主表面に到達しにくくなる。
【００４３】
またレジストパターンＰＲ１のパターン端部は上部から半導体基板ＳＵＢの主表面側に向かって広がるような傾斜を有している。このため、レジストパターンＰＲ１から半導体基板ＳＵＢの主表面へ向かう２次イオンの発生を抑制することができる。これにより、半導体基板ＳＵＢの主表面への２次イオンの注入が抑制される。
【００４４】
以上より本実施の形態によれば、図３（Ｂ）に示すように、ｐ型ウェルＰＷの端部におけるｐ型不純物の濃度分布の不均一さが図４（Ｂ）よりも改善される。これにより、ウエル近接効果の発生を抑制することが可能となる。
【００４５】
また反射防止膜ＢＫにより半導体基板ＳＵＢからの反射光が抑制できるので、レジストパターンＰＲ１の寸法の制御性が向上する。
【００４６】
また本実施の形態においては、図２に示すレジストパターンＰＲ１のパターン端部の傾斜角度θが２°以上５°以下であることが好ましい。以下、そのことを説明する。
【００４７】
２次イオンは、レジストパターンＰＲ１の側壁の法線方向を中心に再放出される。このことから、傾斜角度θを決めるに際して、以下の２つの要因を考慮する必要がある。
【００４８】
（ａ）ウェル近接効果への改善効果を期待する観点から見ると、レジストパターンＰＲ１のパターン端部における傾斜角度θは大きいほうがよい。
【００４９】
（ｂ）レジストパターンＰＲ１のパターン端部における傾斜角度θが大きすぎると、傾斜の斜め部分のチップ面積が無駄になってしまう。よって、半導体チップの微細化を追求する観点から見ると、傾斜角度θは小さいほうがよい。
【００５０】
上記（ａ）と（ｂ）とは相反するので、最適値を見積もるために、本発明者はイオン注入のモンテカルロシミュレーションを実施した。
【００５１】
このモンテカルロシュミレーションは、図５に示す構造を用いて行なった。図５はシミュレーションを行った構造の概略断面図を示している。図５を参照して、シミュレーションに用いた構造は、シリコン基板ＳＵＢと、そのシリコン基板ＳＵＢの表面に選択的に形成された酸化シリコン（ＳｉＯ2）よりなる反射防止膜ＢＫと、反射防止膜ＢＫ上に形成されたレジストパターンＰＲ１とを有している。
【００５２】
この構造について、注入エネルギー：２００ｋｅＶ、ドーズ量：１×１０13／ｃｍ-2の条件でボロンイオン（Ｂ+）をイオン注入してシリコン基板ＳＵＢにｐ型拡散層を形成する場合についてシミュレーションを行なった。その結果を、図６および図７に示す。
【００５３】
なお図６は、図５の構造における一点鎖線ＶＩＡ−ＶＩＡに沿う部分（中央）と、一点鎖線ＶＩＢ−ＶＩＢに沿う部分（端）の各々における深さ方向（Ｚ方向）の濃度分布を示している。また図７は、図５の構造における一点鎖線ＶＩＩＡ−ＶＩＩＢに沿う部分の横方向（Ｘ方向）の濃度分布を示している。
【００５４】
図６の結果から、ｐ型拡散層の中央部と端部との深さ方向の濃度分布を比較すると、傾斜角度がわずか２°〜３°であっても、パターン端部が傾斜していると、２次イオンの影響が軽減されていることがわかる。特にｐ型拡散層の端部におけるシリコン基板ＳＵＢの表面近くにて、２次イオンの影響が顕著に軽減されている。
【００５５】
また図７の結果から、レジストパターンＰＲ１の影響で、ｐ型拡散層の端部の濃度はｐ型拡散層の中央部の濃度より１桁ほど高くなっていることがわかる。また、傾斜角度θの依存性がｐ型拡散層の端部で若干あることがわかる。
【００５６】
これらのモンテカルロシミュレーションの結果によると、傾斜角度θがわずか２°〜３°であってもパターン端部が傾斜していると、２次イオンの影響（すなわちウェル近接効果）は軽減されている。また、傾斜角度θが大きすぎると（θ＝１０°）、レジストパターンを付き抜けてシリコン基板ＳＵＢの主表面に注入されるイオンを無視することができない。そこで、本実施の形態における傾斜角度θの好ましい範囲は２°〜５°に設定される。
【００５７】
次に、図２に示すレジストパターンＰＲ１に傾斜角度θを付与する方法について説明する。
【００５８】
傾斜角度θを付与する方法としては、ＢＡＲＣとなる反射防止膜ＢＫを採用する方法がある。しかし、傾斜角度θを２°〜５°に制御するには、以下のような方法が必要である。
【００５９】
まず、通常のＢＡＲＣプロセスでは、反射防止膜ＢＫの上下面からの反射光の位相が１８０°反転するような反射防止膜ＢＫの膜厚ｄが用いられる。つまり、反射防止膜ＢＫに入射する光に対して反射防止膜ＢＫから反射する光の位相を１８０°反転させることにより、入射光と反射光とが互いに相殺しあって反射が防止される。
【００６０】
ここで、たとえばレジストパターンＰＲ１、反射防止膜ＢＫおよび半導体基板ＳＵＢのそれぞれの屈折率をＮresist、Ｎbarc、Ｎsubとしたとき、Ｎresist＜Ｎbarc＜Ｎsubの関係が成り立つとすると、この時、４×Ｎbarc×ｄ＝ｍ×λの関係が成立する。さらに、Ｎbarc×Ｎbarc＝Ｎresist×Ｎsubの関係が成立すると、最小の反射率に設定することができる。この条件は、マスクやウエハでの反射防止プロセスでよく用いられている関係である。
【００６１】
しかし、レジストパターンＰＲ１の傾斜角度θを２°〜５°に設定するためには、反射光が完全に０にされるのではなく、制御された多少の反射光が必要である。たとえば、反射防止膜ＢＫの上下面からの反射光の位相を９０°や２７０°に設定するような反射防止膜ＢＫの膜厚ｄを用いることができる。
【００６２】
この時、４×Ｎbarc×ｄ＝（ｍ＋１／４）×λや４×Ｎbarc×ｄ＝（ｍ−１／４）×λの関係がそれぞれ成立する。この条件が満たされると、レジストパターンＰＲ１の下地である反射防止膜ＢＫからの反射光がほどよく発生し、２°〜５°の傾斜角度θを持ったレジストパターンＰＲ１が得られる。将来的には、プロセス全体の微細化に伴い、露光波長、レジスト、ＢＡＲＣ材などが変更されていくので、その度に最適化作業が必要なのはいうまでもない。
【００６３】
上記のように反射防止膜の膜厚ｄを適切に設定することにより、２°〜５°の傾斜角度θを持ったパターン端部を有するレジストパターンＰＲ１を形成することが可能となる。
【００６４】
（実施の形態３）
本実施の形態は実施の形態１の手段（２）に基づくものである。
【００６５】
図８は、本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。図８を参照して、本実施の形態においては、実施の形態２と同様の工程を経て、半導体基板ＳＵＢの主表面にｎ型領域ＮＲとＳＴＩとが形成される。
【００６６】
この後、半導体基板ＳＵＢの主表面上に、フォトレジストＰＲ２が塗布される。この後、フォトレジストＰＲ２が光リソグラフィー法によりパターニングされて、レジストパターンＰＲ２が形成される。このレジストパターンＰＲ２の周囲を覆うように、シリコンおよびゲルマニウムの少なくともいずれかを含む有機材料層ＲＥがたとえばＲＥＬＡＣＳ処理により形成される。
【００６７】
これらのレジストパターンＰＲ１および有機材料層ＲＥをマスクとして半導体基板ＳＵＢの主表面にイオンが注入される。このイオン注入により、半導体基板ＳＵＢの主表面に、たとえばｐ型ウェルＰＷが形成される。この後、有機材料層ＲＥおよびレジストパターンが除去される。
【００６８】
図３（Ａ）を参照して、上記のｐ型ウェルＰＷの形成方法と同様の方法により半導体基板ＳＵＢの主表面に、ｐ型ウェルＰＷと隣接するようにｎ型ウェルＮＷが形成される。この後、実施の形態１と同様の工程を経ることにより、半導体基板ＳＵＢの主表面にたとえばｎＭＯＳトランジスタＮＴなどの電子デバイスが形成される。これにより、図３（Ａ）に示す本実施の形態の半導体装置が製造される。
【００６９】
次に、図８に示す有機材料層ＲＥをＲＥＬＡＣＳ処理により形成する方法について具体的に説明する。
【００７０】
図９〜図１２は、本発明の実施の形態３における半導体装置の製造方法において、有機材料層ＲＥをＲＥＬＡＣＳ処理により形成する方法を工程順に示す概略断面図である。図９を参照して、ＳＴＩが形成された半導体基板ＳＵＢの主表面上にレジストパターンＰＲ２が形成される。
【００７１】
図１０を参照して、このレジストパターンＰＲ２を覆うように半導体基板ＳＵＢの主表面上に有機材料ＰＲ３が形成される。この有機材料ＰＲ３は、シリコンおよびゲルマニウムの少なくともいずれかを含み、かつレジストパターンＰＲ２中の酸成分を触媒として熱架橋反応を起こして硬化する材料よりなっている。有機材料ＰＲ３は、たとえばシリコンおよびゲルマニウムの少なくともいずれかを含む水性塩基可溶性シリコン含有フェノール性ポリマーよりなっている。
【００７２】
また有機材料ＰＲ３にシリコン含有レジストが用いられる場合には、たとえば特開２０００−２２１６８７号公報に示されたような様々な構造や組成のシリコン含有レジストが用いられる。また２次イオンの遮蔽の観点からは、ベース樹脂のシリコンの含有率が高い構成が好ましい。
【００７３】
上記のように有機材料層ＲＥが形成された後に加熱処理が施される。
図１１を参照して、上記の加熱処理により、有機材料ＰＲ３は、レジストパターンＰＲ２と接している部分において、レジストパターンＰＲ２中の酸成分を触媒として熱架橋反応を起こして硬化する。これにより、レジストパターンＰＲ２の周囲に、シリコンおよびゲルマニウムの少なくともいずれかを含む有機材料層ＲＥが形成される。この後、有機材料ＰＲ３の未硬化部分がたとえば水洗により除去される。
【００７４】
図１２を参照して、上記の水洗除去により有機材料ＰＲ３の未硬化部分が除去されて、半導体基板ＳＵＢの主表面が露出する。これにより、レジストパターンＰＲ２の周囲を覆う有機材料層ＲＥがＲＥＬＡＣＳ処理により形成される。
【００７５】
次に、本実施の形態の作用効果について説明する。
本実施の形態によれば、イオン注入の際に、レジストパターンＰＲ２の周囲に有機材料層ＲＥが形成されており、この有機材料層ＲＥにはシリコンおよびゲルマニウムの少なくともいずれかが含まれている。このため、イオン注入時に有機材料層ＲＥに注入されたイオンは有機材料層ＲＥ中でシリコンやゲルマニウムに衝突する。シリコンやゲルマニウムは炭素よりも重い元素であるため、シリコンやゲルマニウムに衝突したイオンは、炭素に衝突する場合よりも大きな運動エネルギーを失うため、有機材料層ＲＥ中のイオンの平均自由工程が小さくなる。したがって、イオンは有機材料層ＲＥから外部へ出にくくなり、半導体基板ＳＵＢの主表面への２次イオンの注入が抑制される。
【００７６】
以上より本実施の形態においても、実施の形態２と同様、図３（Ｂ）に示すように、ｐ型ウェルＰＷの端部におけるｐ型不純物の濃度分布の不均一さが図４（Ｂ）よりも改善される。これにより、ウエル近接効果の発生を抑制することが可能となる。
【００７７】
（実施の形態４）
本実施の形態は実施の形態１の手段（３）に基づくものである。
【００７８】
図１３は、本発明の実施の形態４における半導体装置の製造方法を示す概略断面図である。図１３を参照して、本実施の形態においては、実施の形態２と同様の工程を経て、半導体基板ＳＵＢの主表面にｎ型領域ＮＲとＳＴＩとが形成される。
【００７９】
この後、半導体基板ＳＵＢの主表面上に、シリコン、ゲルマニウムおよび色素よりなる群より選ばれる１種以上を含むフォトレジストＰＲ４が塗布される。この後、フォトレジストＰＲ４が光リソグラフィー法によりパターニングされて、レジストパターンＰＲ４が形成される。
【００８０】
このレジストパターンＰＲ４をマスクとして半導体基板ＳＵＢの主表面にイオンが注入される。このイオン注入により、半導体基板ＳＵＢの主表面に、たとえばｐ型ウェルＰＷが形成される。この後、レジストパターンＰＲ４がたとえばアッシングなどにより除去される。
【００８１】
図３（Ａ）を参照して、上記のｐ型ウェルＰＷの形成方法と同様の方法により半導体基板ＳＵＢの主表面に、ｐ型ウェルＰＷと隣接するようにｎ型ウェルＮＷが形成される。この後、実施の形態１と同様の工程を経ることにより、半導体基板ＳＵＢの主表面にたとえばｎＭＯＳトランジスタＮＴなどの電子デバイスが形成される。これにより、図３（Ａ）に示す本実施の形態の半導体装置が製造される。
【００８２】
上記においてフォトレジストＰＲ４にシリコン含有レジストが用いられる場合には、特開２０００−２２１６８７号公報に示されたような水性塩基可溶性シリコン含有フェノール性ポリマーを用いたレジストを用いることができる。
【００８３】
またフォトレジストＰＲ４に用いるシリコン含有レジストとしては、特開２０００−２２１６８７号公報に示されたような様々な構造や組成のシリコン含有レジストがある。また２次イオンの遮蔽の観点からは、ベース樹脂のシリコン含有率が高い構成が好ましい。
【００８４】
また上記においてフォトレジストＰＲ４に色素入りレジストが用いられる場合には、フォトレジストＰＲ４に含ませる色素としてアゾ色素を用いることができる。アゾ色素には、特開２００８−７７３２号公報に示されるような様々な構造や組成がある。２次イオンの遮蔽の観点からは、なるべく原子番号の大きい原子が含まれていることが好ましい。
【００８５】
本実施の形態によれば、レジストパターンＰＲ４にはシリコン、ゲルマニウムおよび色素の少なくともいずれかが含まれている。このため、イオン注入時にレジストパターンＰＲ４に注入されたイオンはレジストパターンＰＲ４中でシリコンやゲルマニウムや色素に衝突する。シリコンやゲルマニウムや色素は炭素よりも重いため、シリコンやゲルマニウムや色素に衝突したイオンは、炭素に衝突する場合よりも大きな運動エネルギーを失うため、レジストパターンＰＲ４中のイオンの平均自由工程が小さくなる。したがって、イオンはレジストパターンＰＲ４から外部へ出にくくなり、半導体基板ＳＵＢの主表面への２次イオンの注入が抑制される。
【００８６】
以上より本実施の形態においても、実施の形態２と同様、図３（Ｂ）に示すように、ｐ型ウェルＰＷの端部におけるｐ型不純物の濃度分布の不均一さが図４（Ｂ）よりも改善される。これにより、ウエル近接効果の発生を抑制することが可能となる。
【００８７】
（実施の形態５）
本実施の形態は実施の形態１の手段（４）に基づくものである。
【００８８】
図１４は、本発明の実施の形態５における半導体装置の製造方法を示す概略断面図である。図１４を参照して、本実施の形態においては、実施の形態２と同様の工程を経て、半導体基板ＳＵＢの主表面にｎ型領域ＮＲとＳＴＩとが形成される。
【００８９】
この後、半導体基板ＳＵＢの主表面上に、マイナスに帯電させたレジストパターンＰＲ５が形成される。このレジストパターンＰＲ５をマイナスに帯電させる工程には、たとえばフォトレジストにエレクトロンシャワーを照射する工程が含まれる。
【００９０】
このマイナスに帯電したレジストパターンＰＲ５をマスクとして半導体基板ＳＵＢの主表面にイオンが注入される。このイオン注入により、半導体基板ＳＵＢの主表面に、たとえばｐ型ウェルＰＷが形成される。この後、レジストパターンＰＲ４がたとえばアッシングなどにより除去される。
【００９１】
図３（Ａ）を参照して、上記のｐ型ウェルＰＷの形成方法と同様の方法により半導体基板ＳＵＢの主表面に、ｐ型ウェルＰＷと隣接するようにｎ型ウェルＮＷが形成される。この後、実施の形態１と同様の工程を経ることにより、半導体基板ＳＵＢの主表面にたとえばｎＭＯＳトランジスタＮＴなどの電子デバイスが形成される。これにより、図３（Ａ）に示す本実施の形態の半導体装置が製造される。
【００９２】
本実施の形態によれば、レジストパターンＰＲ５がエレクトロンシャワーの照射によりマイナスに帯電している。またイオン注入の際に半導体基板ＳＵＢに注入されるイオンは通常プラスイオンである。このため、イオン注入の初期段階では、クーロン引力によりイオンはレジストパターンＰＲ５に引き寄せられ、またレジストパターンＰＲ５に注入されたイオンが２次イオンとなってレジストパターンＰＲ５から放出されにくくなる。したがって、イオンはレジストパターンＰＲ５から外部へ出にくくなり、半導体基板ＳＵＢの主表面への２次イオンの注入が抑制される。
【００９３】
以上より本実施の形態においても、実施の形態２と同様、図３（Ｂ）に示すように、ｐ型ウェルＰＷの端部におけるｐ型不純物の濃度分布の不均一さが図４（Ｂ）よりも改善される。これにより、ウエル近接効果の発生を抑制することが可能となる。
【００９４】
（実施の形態６）
本実施の形態では、実施の形態１〜５におけるイオン注入方法により改善された、図３（Ｂ）に示すようなイオンの不純物濃度プロファイルが透過型電子顕微鏡により計測されることで、ウェル近接効果が定量化される。
【００９５】
このように透過型電子顕微鏡を用いてウェル近接効果を定量化できるので、実施の形態１〜５による改善効果をモニタすることができる。このモニタの結果、仮に改善効果が不足していた場合には、実施の形態２〜５の条件を変更したり、実施の形態２〜５の複数の形態を組み合わせて使うことができる。また、仮に改善効果が過剰であった場合には、改善効果が適切となるように、実施の形態２〜５の条件を変更するなどして調整することができる。これにより、効果的にウェル近接効果を軽減でき、トランジスタの性能のバラツキを軽減することができる。
【００９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９７】
本発明は、レジストパターンをマスクとしたイオン注入工程を有する半導体装置の製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態１における半導体装置の製造方法でのイオン注入プロセスを示すフロー図である。
【図２】本発明に係る実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明に係る実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図（Ａ）、および（Ａ）の一点鎖線ＩＩＩＢ−ＩＩＩＢに沿うｐ型ウェルのｐ型不純物濃度の分布を示す図（Ｂ）である。
【図４】反射防止膜が形成されず、かつレジストパターンのパターン端部が傾斜していない状態でイオン注入を行なう様子を示す図（Ａ）、および（Ａ）の一点鎖線ＩＶＢ−ＩＶＢに沿う位置におけるｐ型不純物濃度の分布を示す図（Ｂ）である。
【図５】モンテカルロシュミレーションを行った構造の概略断面図を示している。
【図６】図５の構造における一点鎖線ＶＩＡ−ＶＩＡに沿う部分（中央）と、一点鎖線ＶＩＢ−ＶＩＢに沿う部分（端）の各々における深さ方向の濃度分布を示している。
【図７】図５の構造における一点鎖線ＶＩＩＡ−ＶＩＩＢに沿う部分の横方向の濃度分布を示している。
【図８】本発明の実施の形態３における半導体装置の製造方法を示す概略断面図である。
【図９】本発明の実施の形態３における半導体装置の製造方法において、有機材料層ＲＥをＲＥＬＡＣＳ処理により形成する方法の第１工程を概略断面図である。
【図１０】本発明の実施の形態３における半導体装置の製造方法において、有機材料層ＲＥをＲＥＬＡＣＳ処理により形成する方法の第２工程を概略断面図である。
【図１１】本発明の実施の形態３における半導体装置の製造方法において、有機材料層ＲＥをＲＥＬＡＣＳ処理により形成する方法の第３工程を概略断面図である。
【図１２】本発明の実施の形態３における半導体装置の製造方法において、有機材料層ＲＥをＲＥＬＡＣＳ処理により形成する方法の第４工程を概略断面図である。
【図１３】本発明の実施の形態４における半導体装置の製造方法を示す概略断面図である。
【図１４】本発明の実施の形態５における半導体装置の製造方法を示す概略断面図である。
【符号の説明】
【００９９】
ＢＩ  充填層、ＢＫ  反射防止膜、ＧＥ  ゲート電極、ＧＩ  ゲート酸化膜、ＨＤ  比較的高濃度の領域、ＬＤ  比較的低濃度の領域、ＮＲ  ｎ型領域、ＮＴ  ｎＭＯＳトランジスタ、ＰＲ，ＰＲ１，ＰＲ２，ＰＲ４，ＰＲ５  レジストパターン、ＰＲ３  有機材料、ＰＷ  ｐ型ウェル、ＲＥ  有機材料層、ＳＣ  シリサイド層、ＳＤ  ソース／ドレイン領域、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁層、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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