(57)【要約】【課題】チャネル領域に対し応力歪みを与えるトランジスタを形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法を得ることを目的とする。【解決手段】本発明における半導体装置の製造方法は、はじめに、上面上にゲート絶縁膜２、ゲート電極３およびサイドウォール５が形成された半導体基板１を準備する。次に、半導体基板１上にカバー膜７を形成し、第１導電型のトランジスタ形成領域のカバー膜７上にフォトレジスト膜８を形成する。次に、第２導電型のトランジスタ形成領域のカバー膜７をエッチング除去し、さらに同じエッチング装置で第２導電型のトランジスタ形成領域に第１の溝１０を形成する。次に、フォトレジスト膜８を除去し、等方性エッチングを行い第２の溝１１を形成する。最後に、第２の溝１１に半導体基板１と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域６を形成する。【選択図】図６
2010021240.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型のトランジスタ形成領域および第２導電型のトランジスタ形成領域を有し、それらの領域各々の上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成された半導体基板を準備する工程と、
（ｂ）前記半導体基板上にカバー膜を形成する工程と、
（ｃ）前記第１導電型のトランジスタ形成領域の前記カバー膜上にフォトレジスト膜を形成する工程と、
（ｄ）前記フォトレジスト膜をマスクとして、前記第２導電型のトランジスタ形成領域の前記カバー膜をエッチング除去し、さらに同じエッチング装置で前記フォトレジスト膜、前記第２導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとしてエッチングすることにより、前記第２導電型のトランジスタ形成領域の前記半導体基板に第１の溝を形成する工程と、
（ｅ）前記工程（ｄ）の後、前記フォトレジスト膜を除去する工程と、
（ｆ）前記工程（ｅ）の後、前記第２導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとして、前記第１の溝が形成された領域に等方性エッチングを行い第２の溝を形成する工程と、
（ｇ）前記第２の溝に前記半導体基板と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域を形成する工程と、を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にチャネル領域に対して応力歪みを与える構成を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、システムＬＳＩの４５ｎｍプロセス以降の開発において、チャネル領域に対しストレスを印加するトランジスタの形成が検討されている。これは、半導体基板が応力歪みを受けることでキャリアの移動度が変化するという特性を利用するものである。この応力歪みを印加する技術の一つとして、ｅ−ＳｉＧｅ（embedded：埋め込みＳｉＧｅ）技術が各ＳｏＣメーカーで開発されている。ｅ−ＳｉＧｅ技術は、サイドウォール形成後に、このサイドウォールとゲート電極をマスクにしてＳｉ基板を等方性エッチングし、その部分にＳｉＧｅをエピタキシャル成長させる構成である。この構成により、格子定数の差からトランジスタのチャネル部に圧縮応力が印加して、駆動能力が向上するという技術である。
【０００３】
一般的にＰｃｈトランジスタのチャネル領域には圧縮応力を与え、Ｎｃｈトランジスタのチャネル領域には引っ張り応力を与えると、ＭＯＳトランジスタの性能が向上することが知られている。すなわち、ソース・ドレイン領域としてＳｉＧｅを埋め込むことにより圧縮応力を印加する方式は、Ｎｃｈトランジスタには有効ではないので、Ｐｃｈトランジスタ領域にのみ施す。
【０００４】
図７から図１０は、チャネル領域に対して応力歪みを与える構成を有する従来の半導体装置の製造方法を示した図である。まず、半導体基板１上にゲート絶縁膜２、ｐｏｌｙ−Ｓｉ材料を用いたゲート電極３を形成する。ここで、ゲート電極３のｐｏｌｙ−Ｓｉをパターニングする際は、酸化膜または窒化膜のマスク４を用いてエッチングを行い、フォトレジストマスクは用いない。理由は、後述するＳｉＧｅエピタキシャル成長をゲート電極３であるｐｏｌｙ−Ｓｉ上に発生させないためである。
【０００５】
その後、窒化膜、ＮＳＧ酸化膜などで薄いサイドウォールを何層か（図に示した例では２層）形成した後、窒化膜（ＳｉＮ膜）のサイドウォールを形成する（図７）。こうした何層ものサイドウォール５は、それぞれのサイドウォールをマスクとした注入を行うことにより、注入種のプロファイルを微妙に制御するのに使用される。
【０００６】
次に、半導体基板上にカバー膜７（例えば酸化膜）を形成し、Ｎｃｈトランジスタ形成領域のカバー膜７上にフォトレジスト膜８を形成する。次に、フォトレジスト膜８をマスクとしてエッチングを行い、Ｐｃｈトランジスタ形成領域のカバー膜７を除去する（図８）。これは、ｅ−ＳｉＧｅ方式がＰｃｈトランジスタにしか有効でないため、Ｎｃｈはカバー膜７で保護しておきたいためである。次に、フォトレジスト膜８を除去し、サイドウォール形成後のゲートをマスクとして、Ｓｉ基板１にエッチングを等方的に行い溝を形成する（図９）。その後、溝にＳｉＧｅを堆積し、エピタキシャル成長させて、応力歪みを有する半導体装置を形成する（図１０）。
【０００７】
ＳｉＧｅとＳｉ基板１とは格子定数に差があり、ＳｉＧｅの方が若干大きいため歪みが発生し、その結果チャネル部のソースからドレインへ向かう方向に対して圧縮する方向に応力が働く。ここでは等方性エッチング形状であることが歪みの印加に有効に働くと考えられている。その結果、ＰｃｈＭＯＳトランジスタの駆動能力が向上する。これに関連する技術が下記特許文献に開示されている。
【０００８】
【特許文献１】米国特許第６８６１３１８号明細書
【特許文献２】米国特許第７１１８９５２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した製造方法では、Ｓｉ基板に溝を形成する等方性エッチング工程中にＮｃｈトランジスタ領域に形成したカバー膜もエッチングされてしまう。エッチングによりカバー膜が消失すると、Ｎｃｈ部の保護膜が消失することになり、その後のソース・ドレイン領域形成工程でＮｃｈ領域にもＳｉＧｅが堆積されてしまうという問題があった。
【００１０】
そこで本発明はかかる問題を解決するためになされたものであり、チャネル領域に対し応力歪みを与える構成を有するトランジスタを一の導電型領域に形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施形態における半導体装置の製造方法は、はじめに、第１導電型のトランジスタ形成領域および第２導電型のトランジスタ形成領域を有し、それらの領域各々の上面上にゲート絶縁膜、ゲート電極およびサイドウォールが形成された半導体基板を準備する。次に、半導体基板上にカバー膜を形成し、第１導電型のトランジスタ形成領域のカバー膜上にフォトレジスト膜を形成する。次に、フォトレジスト膜をマスクとして、第２導電型のトランジスタ形成領域のカバー膜をエッチング除去し、さらに同じエッチング装置でフォトレジスト膜、第２導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとしてエッチングすることにより、第２導電型のトランジスタ形成領域の半導体基板に第１の溝を形成する。次に、フォトレジスト膜を除去し、第２導電型のトランジスタ形成領域のゲート電極およびサイドウォールをマスクとして、第１の溝が形成された領域に等方性エッチングを行い第２の溝を形成する。最後に、第２の溝に前記半導体基板と格子定数の異なる半導体材料を埋め込み、ソース・ドレイン領域を形成する。
【発明の効果】
【００１２】
本発明の一実施形態によれば、カバー膜がエッチングされるＳｉ等方性エッチ工程でのエッチング時間が少なくすむため、カバー膜のエッチング量を抑制したうえで、従来と同じＳｉエッチングの深さを実現することができる。
【発明を実施するための最良の形態】
【００１３】
はじめに、本発明の実施の形態の前提として、従来の半導体装置の製造方法について説明する。上述したように、チャネル領域に対し応力歪みを与える構成を有するトランジスタを一の導電型領域に形成する際に、他の導電型領域ではカバー膜のエッチングが生じる。図１１は、Ｎｃｈトランジスタ領域でカバー膜７が消失した状態を示した図である。図に示すように、カバー膜７が消失した後はＳｉエッチが進むため、Ｓｉ基板１もある程度エッチングされてしまう。カバー膜７の材料としては、酸化膜が使われることが多いが、デバイス上の要求から最近ではウェハに高温をかけることができないため、低温で形成した緻密でない酸化膜（ＮＳＧ：non-dope Sillicate glass等）を使わざるを得ない。こうした緻密でない膜は、エッチング速度が大きく、消失の危険性が大きい。
【００１４】
図１２は、カバー膜７消失の対策として、カバー膜７を厚く形成した半導体装置の構成を示した図である。しかしながら、図に示すように、ゲート間の狭スペース部に双方向矢印で示すようにカバー膜７が埋まってしまうことにより実効的な膜厚が増え、カバー膜７エッチングの際に除去しにくくなってしまう。また、図１３は、カバー膜７消失の対策として、フォトレジスト膜８をマスクとしてカバー膜７をエッチングした後、そのままＳｉ等方性エッチを行う半導体装置の構成を示した図である。しかしながら、図に示すように、レジストに含まれる不純物がエッチング後のＳｉ最表面に残ることになり、デバイスへの悪影響が懸念されるという問題があった。
【００１５】
そこで、本発明の実施の形態では、チャネル領域に対し応力歪みを与える構成を有するトランジスタを一の導電型領域に形成する際に、他の導電型領域で生じるカバー膜のエッチング量を低減することが可能な半導体装置の製造方法について説明する。各図において同一の符号は、同一または実質的に同一の構成として説明を省略する。
【００１６】
＜実施の形態１＞
図１から図６は、本発明の実施の形態における半導体装置の製造方法を示した図である。図６は、チャネル領域に対して応力歪みを与えるトランジスタを形成した後の半導体装置の構成を示した図である。本発明における半導体装置は、シリコン基板１上にＰｃｈトランジスタ領域２０とＮｃｈトランジスタ領域３０を組み合わせて構成したＣＭＯＳトランジスタを示している。本実施の形態では、チャネル領域に応力歪みを与える構成を有するトランジスタにＰｃｈトランジスタを用いることとし、図６を参照して以下に半導体装置の構成について説明する。
【００１７】
本実施の形態における半導体装置は、Ｓｉ基板１、Ｓｉ基板１上に形成されたゲート絶縁膜２、ゲート絶縁膜２上に形成されたゲート電極３、ゲート電極３上に形成されたマスク４、ゲート絶縁膜２およびゲート電極３の側面に形成されたサイドウォール５（本実施の形態では、第１のサイドウォール５ａ、第２のサイドウォール５ｂ、および第３のサイドウォール５ｃからなる３層のサイドウォール５を用いる）、Ｓｉ基板１の表層であってサイドウォール５の隣り合う領域に形成されたソース・ドレイン領域６、を備える。
【００１８】
ここで、ソース・ドレイン領域６の半導体材料はＳｉと格子定数の異なる材料を用いることで歪みが発生し、その結果チャネル部に応力が働く。本実施の形態におけるＰｃｈトランジスタでは、ソース・ドレイン領域６にＳｉＧｅを使用する。ＳｉＧｅとＳｉでは、ＳｉＧｅのほうが格子定数が若干大きいため歪みが発生し、その結果チャネル部のソースからドレインに向かう方向に対しては圧縮する方向に応力が働く。
【００１９】
次に、図１から図６を参照して、本実施の形態における半導体装置の製造方法について説明する。はじめに、シリコン基板１上にゲート絶縁膜２、ゲート電極３を形成する。次に、ゲート電極３上にマスク４を形成してパターニングを行う。次に、ゲート電極３の側面に窒化膜、ＮＳＧ酸化膜などで薄いサイドウォールを何層か形成する。本実施の形態では、窒化膜からなる第１のサイドウォール５ａとＮＳＧ酸化膜からなる第２のサイドウォール５ｂの２層のサイドウォールを形成する。薄いサイドウォールを形成した後、窒化膜（ＳｉＮ膜）からなる第３のサイドウォール５ｃを形成する（図１）。
【００２０】
次に、Ｓｉ基板１、ゲート電極３、サイドウォール５を形成した半導体基板上にカバー膜７（例えばＮＳＧ等の酸化膜）を形成する。このとき、ＮＳＧ膜厚は１０ｎｍとする。次に、Ｎｃｈトランジスタ領域３０のカバー膜７上にフォトレジスト膜８を形成する（図２）。このフォトレジスト膜８をマスクとしてドライエッチングを行い、Ｐｃｈトランジスタ領域２０のみカバー膜７を除去する（図３）。続いて、同じエッチング装置を用いて、フォトレジスト膜８、ゲート電極３およびサイドウォール５をマスクとしてドライエッチングを行い、Ｐｃｈトランジスタ領域２０に第１の溝１０を形成する（図４）。例えば、エッチング装置、エッチング条件としては、以下のものを用いる。step１でＮＳＧをstep２でＳｉをエッチングする。
【００２１】
エッチング装置は、平行平板型ＲＩＥ（Riactive Ion Etcher）を用いる。step１の条件は、Ｃ4Ｆ8／Ｏ2／Ａｒ＝７／７／５００ｓｃｃｍ、ＲＦ（top/bottom）＝１５００Ｗ／１００Ｗ、２．７Ｐａ、０℃、１５ｓｅｃとする。また、step２の条件は、ＣＨＦ3／Ｏ2／Ａｒ＝５０／２０／４００ｓｃｍ、ＲＦ（top/bottom）＝１０００／１００Ｗ、２．７Ｐａ、３０ｓｅｃとする。
【００２２】
step１のＮＳＧ膜のエッチングレート（Ｅ／Ｒ）は、８０ｎｍ／ｍｉｎである。上記１５ｓｅｃはＮＳＧ膜２０ｎｍ相当のエッチングとなるため、１０ｎｍのＮＳＧはなくなる。このときＳｉ基板１はほとんどエッチングされない。step２のＥ／Ｒ（Ｓｉ）は４５ｎｍ／ｍｉｎである。従って、３０ｓｅｃでＳｉ基板１は約２０ｎｍエッチングされる。図４に示す第１の溝１０はこのときの状態を示した図である。
【００２３】
次に、レジストをアッシング＋ｗｅｔ処理により除去し、その後ゲート電極３およびサイドウォール５をマスクとして、第１の溝１０の領域にＳｉ等方性エッチングを行い、第２の溝１１を形成する（図５）。例えば、等方性エッチング装置、エッチング条件としては以下のものを用いる。
【００２４】
エッチング装置は、リモートプラズマ型等方性エッチング装置を用いる。エッチング条件は、ＣＦ4／Ｏ2＝３６０／４０ｓｃｍ、μ波＝４００Ｗ、５０Ｐａ、２０℃とする。この等方性エッチング条件の性能は、Ｅ／Ｒ（Ｓｉ）＝１５０ｎｍ／ｍｉｎ、Ｅ／Ｒ（ＮＳＧ）＝２２ｎｍ／ｍｉｎ、選択比（Ｓｉ／ＮＳＧ）＝６．８（選択比＝Ｅ／Ｒの比率）となる。
【００２５】
この条件は、Ｓｉエッチングにおいて良好な等方性エッチング形状が得られ、エッチング深さのパターン間の差も少ない条件である。計算上、Ｓｉを現在の狙いの値である６０ｎｍ相当エッチングしたとき、ＮＳＧ膜は９ｎｍエッチングされてしまう。すなわちＮＳＧ消失マージンがほとんど無く、場所によっては消失してしまう。これに対し、ＮＳＧエッチング工程においてＳｉ基板１を２０ｎｍエッチングしておくことにより、Ｓｉ等方性エッチングにおけるＳｉエッチング量は４０ｎｍに低減することができる。計算によりこのときのＮＳＧ膜エッチング量は６ｎｍとなるため、マージンを考えてもＮＳＧ消失の可能性はほぼなくなる。
【００２６】
その後、第２の溝１１にＳｉＧｅを埋め込みエピタキシャル成長させてソース・ドレイン領域６を形成すると、図６に示す半導体装置が形成される。ここで、ＳｉＧｅとＳｉは格子定数に差があり、ＳｉＧｅのほうが若干大きいため歪みが発生し、その結果チャネル部のソースからドレインに向かう方向に対して圧縮する方向に応力が働く。
【００２７】
以上より、本実施の形態における半導体装置の製造方法によれば、カバー膜７をエッチングする際に同時にＳｉ基板１もエッチングすることにより、Ｓｉ等方性エッチング工程のエッチング量を低減することができ、カバー膜７の消失を防止することができる。これにより、埋め込みＳｉＧｅプロセスを安定的に生産することができる。
【産業上の利用可能性】
【００２８】
本発明は、４５〜３２ｎｍ世代以降のシステムＬＳＩ製品へ利用可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態における半導体装置の製造方法を示した図である。
【図２】本発明の実施の形態における半導体装置の製造方法を示した図である。
【図３】本発明の実施の形態における半導体装置の製造方法を示した図である。
【図４】本発明の実施の形態における半導体装置の製造方法を示した図である。
【図５】本発明の実施の形態における半導体装置の製造方法を示した図である。
【図６】本発明の実施の形態における半導体装置の製造方法を示した図である。
【図７】従来の半導体装置の製造方法を示した図である。
【図８】従来の半導体装置の製造方法を示した図である。
【図９】従来の半導体装置の製造方法を示した図である。
【図１０】従来の半導体装置の製造方法を示した図である。
【図１１】従来の半導体装置の製造方法における問題点を示した図である。
【図１２】従来の半導体装置の製造方法における問題点を示した図である。
【図１３】従来の半導体装置の製造方法における問題点を示した図である。
【符号の説明】
【００３０】
１  Ｓｉ基板、２  ゲート絶縁膜、３  ゲート電極、４  マスク、５  サイドウォール、５ａ  第１のサイドウォール、５ｂ  第２のサイドウォール、５ｃ  第３のサイドウォール、６  ソース・ドレイン領域、７  カバー膜、８  フォトレジスト膜、１０  第１の溝、１１  第２の溝、２０  Ｐｃｈトランジスタ領域、３０  Ｎｃｈトランジスタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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