(57)【要約】【課題】簡単な構成で様々な遅延値を有する遅延回路を設計する技術及び遅延回路の電力消費量を減らす技術を提供すること。【解決手段】直列に接続される複数の第１の遅延部２１０〜２３０と、複数の第１の遅延部２１０〜２３０の各々の出力端Ａ〜Ｃに備えられ、対応する第１の遅延部２１０〜２３０の出力信号Ａ〜Ｃまたは外部入力信号ＩＮを選択して出力する複数の第１の選択部２５０〜２７０と、最後段の第１の選択部２７０の出力信号を受信し、遅延設定情報ＳＥＬに応じて設定される遅延値の分だけ、受信した信号を遅延して出力する第２の遅延部２４０とを備える。【選択図】図２
2010158004.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続される複数の第１の遅延部と、
該複数の第１の遅延部の各々の出力端に備えられ、対応する前記第１の遅延部の出力信号または外部入力信号を選択して出力する複数の第１の選択部と、
最後段の前記第１の選択部の出力信号を受信し、遅延設定情報に応じて設定される遅延値の分だけ、受信した信号を遅延して出力する第２の遅延部と、
を備えることを特徴とする可変遅延回路。
【請求項２】
前記複数の第１の遅延部の各々が、単位遅延値×Ｍの遅延値を有し（前記Ｍは自然数であり、前記第１の遅延部毎に定められる値である）、前記第２の遅延部が、０〜単位遅延値×Ｎまでの遅延値の調整が可能な（前記Ｎは自然数である）ことを特徴とする請求項１に記載の可変遅延回路。
【請求項３】
前記Ｎ値が、前記Ｍ値のうち、最も小さい値以上の値を有することを特徴とする請求項２に記載の可変遅延回路。
【請求項４】
前記第１の遅延部の各々が、直列接続された前記Ｍ個のフリップフロップを含んで構成されることを特徴とする請求項２に記載の可変遅延回路。
【請求項５】
前記第２の遅延部が、
直列接続された前記Ｎ個のフリップフロップと、
前記第２の遅延部の入力信号または前記フリップフロップの出力信号のうちの１つを選択して出力する第２の選択部と、
を備えることを特徴とする請求項２に記載の可変遅延回路。
【請求項６】
基準クロックを互いに異なる値で分周し、複数の分周されたクロックを出力する分周部と、
互いに直列に接続され、前記複数の分周されたクロックのうちの１つのクロックに基づいて、入力信号を遅延させて出力する複数の第１の遅延部と、
該複数の第１の遅延部の各々の出力端に備えられ、対応する前記第１の遅延部の出力信号または外部入力信号を選択して出力する複数の第１の選択部と、
前記基準クロックまたは前記複数の分周されたクロックのうちの１つのクロックを選択して出力する第２の選択部と、
該第２の選択部の出力クロックに基づいて、最後段の前記第１の選択部の出力信号を遅延して出力する第２の遅延部と、
を備えることを特徴とする可変遅延回路。
【請求項７】
前記可変遅延回路が、前記第２の遅延部の出力信号と前記外部入力信号とのうちの１つを選択して出力する第３の選択部をさらに備えることを特徴とする請求項６に記載の可変遅延回路。
【請求項８】
前記複数の第１の遅延部が、受信したクロックに同期して入力信号を遅延させる少なくとも１つ以上のフリップフロップを備えることを特徴とする請求項６に記載の可変遅延回路。
【請求項９】
前記第２の遅延部が、前記第２の選択部の出力クロックに同期して入力信号を遅延させる少なくとも１つ以上のフリップフロップを備えることを特徴とする請求項８に記載の可変遅延回路。
【請求項１０】
互いに直列に接続され、入力信号が入力された後、予め設定された個数の分だけのクロックが入力されると出力信号を出力する複数の第１の遅延部と、
該複数の第１の遅延部の各々の出力端に備えられ、対応する前記第１の遅延部の出力信号または外部入力信号を選択して出力する複数の第１の選択部と、
最後段の前記第１の選択部の出力信号が入力され、遅延設定情報に応じて設定される個数のクロックが入力された後、入力信号を出力する第２の遅延部と、
を備えることを特徴とする可変遅延回路。
【請求項１１】
前記可変遅延回路が、前記第２の遅延部の出力信号と前記外部入力信号とのうちの１つを選択して出力する第２の選択部をさらに備えることを特徴とする請求項１０に記載の可変遅延回路。
【請求項１２】
前記第１の遅延部の各々が、
前記第１の遅延部の入力信号に応じてクロックをイネーブルさせ、前記第１の遅延部の出力信号に応じてクロックをディセーブルさせるクロック制御部と、
前記クロックをカウントしてカウントコードを出力するカウント部と、
前記カウントコードが所定値に到達すると、前記第１の遅延部の出力信号をイネーブルさせる出力信号生成部と、
を備えることを特徴とする請求項１０に記載の可変遅延回路。
【請求項１３】
前記カウント部が、前記第１の遅延部の入力信号に応じて、前記カウントコードを予め設定された値で初期化することを特徴とする請求項１２に記載の可変遅延回路。
【請求項１４】
前記第２の遅延部が、
前記第２の遅延部の入力信号に応じてクロックをイネーブルさせ、前記第２の遅延部の出力信号に応じてクロックをディセーブルさせるクロック制御部と、
前記クロックをカウントしてカウントコードを出力するカウント部と、
前記カウントコードが所定値に到達すると、前記第２の遅延部の出力信号をイネーブルさせる出力信号生成部と、
を備え、
前記カウント部が、前記第２の遅延部の入力信号に応じて、前記遅延設定情報に応じた値で前記カウントコードを初期化することを特徴とする請求項１０に記載の可変遅延回路。
【請求項１５】
入力信号に応じてクロックをイネーブルさせ、出力信号に応じてクロックをディセーブルさせるクロック制御部と、
前記クロックをカウントしてカウントコードを出力するカウント部と、
前記カウントコードが所定値に到達すると、前記出力信号をイネーブルさせる出力信号生成部と、
を備えることを特徴とする遅延回路。
【請求項１６】
前記カウント部が、前記入力信号に応じて、前記カウントコードを予め設定された値で初期化することを特徴とする請求項１５に記載の遅延回路。
【請求項１７】
前記カウント部が、前記入力信号に応じて、前記カウントコードを遅延設定情報に応じた値で初期化することを特徴とする請求項１５に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を遅延させて出力する遅延回路及び可変遅延回路に関し、簡単な構成で様々な遅延値を有する遅延回路を設計する技術及び遅延回路の電力消費量を減らす技術に関する。
【背景技術】
【０００２】
遅延回路とは、信号のタイミングを合わせるために、入力信号を一定時間遅延させて出力する回路をいう。特に、可変遅延回路とは、設定された値に応じて入力信号を遅延させて出力する回路をいう。各種の半導体装置は、各々固有の動作順序及び動作タイミングに同期して動作しなければならないため、遅延回路及び可変遅延回路は、種々の半導体装置に広く応用されている。
【０００３】
図１は、入力信号を０クロック〜１６クロック分だけ遅延させて出力する従来の可変遅延回路の構成図である。
【０００４】
同図に示すように、従来の可変遅延回路は、直列に接続された１６個のフリップフロップ１１１〜１２６と、外部からの入力信号ＩＮおよびフリップフロップ１１１〜１２６の出力ＦＦ１〜ＦＦ１６のうちの１つを選択して出力する選択部１３０とを備える。
【０００５】
フリップフロップ１１１〜１２６は、クロックＣＬＫに同期して、自身の入力信号ＩＮおよびＦＦ１〜ＦＦ１５を各々１クロックずつ遅延させて出力する。そして、選択部１３０は、外部からの入力信号ＩＮおよびフリップフロップ１１１〜１２６の出力ＦＦ１〜ＦＦ１６のうちの１つを選択して、可変遅延回路の出力信号ＯＵＴとして出力する。したがって、選択部１３０がどの信号を選択して出力信号ＯＵＴとして出力するかによって、可変遅延信号の遅延値が変わる。例えば、選択部１３０がフリップフロップ１１２の出力値ＦＦ２を選択すると、可変遅延回路は、入力信号ＩＮを２クロック分だけ遅延させて出力し、選択部１３０がフリップフロップ１２５の出力値ＦＦ１５を選択すると、可変遅延回路は、入力信号ＩＮを１５クロック分だけ遅延させて出力する。
【０００６】
このような従来の可変遅延回路は、以下の３つの問題を有する。
【０００７】
１番目の問題は、可変遅延回路が様々な遅延値を提供しようとするほど、選択部１３０のローディング（ｌｏａｄｉｎｇ）が増加するということである。図１に示すように、１７個の信号ＩＮ、ＦＦ１〜ＦＦ１６のうちの１つの信号を選択する選択部１３０の入力端には、１７個の信号ＩＮ、ＦＦ１〜ＦＦ１６が入力される。したがって、選択部１３０の入力端に１７個の信号ＩＮ、ＦＦ１〜ＦＦ１６のラインが並列に接続されるが、これは、選択部１３０の入力端ＩＮ、ＦＦ１〜ＦＦ１６及び出力端ＯＵＴのローディングを著しく増加させることになり、可変遅延回路の性能が低下する。このような問題は、可変遅延回路がさらに様々な遅延値を提供しようとするほど、より大きくなる。
【０００８】
２番目の問題は、可変遅延回路が様々な遅延値を提供しようとするほど、選択部１３０を制御する信号ＳＥＬ＜０：１６＞の個数が増加するということである。図１に示すように、選択部１３０が１７個の信号ＩＮ、ＦＦ１〜ＦＦ１６のうちの１つの信号を選択する場合には、このような選択を制御するために、１７個の信号ＳＥＬ＜０：１６＞が必要になるが、これは、制御すべき信号ＳＥＬ＜０：１６＞の個数が多くなることを意味し、信号ＳＥＬ＜０：１６＞の配線に必要なラインの本数も多くなることを意味する。
【０００９】
３番目の問題は、可変遅延回路が多くの電力を消費するということである。可変遅延回路を構成するフリップフロップ１１１〜１２６は、自身の入力信号が入力されるか否かにかかわらず、常にクロックに同期して動作する。したがって、フリップフロップ１１１〜１２６は、クロックＣＬＫがトグルするたびに常に電力を消費するという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】大韓民国特許第１０−０８５５２７４号明細書
【特許文献２】大韓民国特許出願公開第１０−２００８−００７５４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、可変遅延回路において様々な遅延値を提供するために、信号を選択する過程で発生するローディングを減らすことにある。
【００１２】
本発明の他の目的は、可変遅延回路が信号を遅延させる方式を改善して、可変遅延回路の全体面積を減らすことにある。
【００１３】
本発明のさらに他の目的は、可変遅延回路が消費する電力量を減らすことにある。
【００１４】
本発明のさらに他の目的は、新しい方式で信号を遅延する遅延回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するための本発明に係る可変遅延回路は、直列に接続される複数の第１の遅延部と、該複数の第１の遅延部の各々の出力端に備えられ、対応する前記第１の遅延部の出力信号または外部入力信号を選択して出力する複数の第１の選択部と、最後段の前記第１の選択部の出力信号を受信し、遅延設定情報に応じて設定される遅延値の分だけ、受信した信号を遅延して出力する第２の遅延部とを備えて構成され得る。
【００１６】
また、上記の目的を達成するための本発明に係る可変遅延回路は、基準クロックを互いに異なる値で分周し、複数の分周されたクロックを出力する分周部と、互いに直列に接続され、前記複数の分周されたクロックのうちの１つのクロックに基づいて、入力信号を遅延させて出力する複数の第１の遅延部と、該複数の第１の遅延部の各々の出力端に備えられ、対応する前記第１の遅延部の出力信号または外部入力信号を選択して出力する複数の第１の選択部と、前記基準クロックまたは前記複数の分周されたクロックのうちの１つのクロックを選択して出力する第２の選択部と、該第２の選択部の出力クロックに基づいて、最後段の前記第１の選択部の出力信号を遅延して出力する第２の遅延部とを備えて構成され得る。
【００１７】
また、上記の目的を達成するための本発明に係る可変遅延回路は、互いに直列に接続され、入力信号が入力された後、予め設定された個数の分だけのクロックが入力されると出力信号を出力する複数の第１の遅延部と、該複数の第１の遅延部の各々の出力端に備えられ、対応する前記第１の遅延部の出力信号または外部入力信号を選択して出力する複数の第１の選択部と、最後段の前記第１の選択部の出力信号が入力され、遅延設定情報に応じて設定される個数のクロックが入力された後、入力信号を出力する第２の遅延部とを備えて構成され得る。
【００１８】
また、上記の目的を達成するための本発明に係る遅延回路は、入力信号に応じてクロックをイネーブルさせ、出力信号に応じてクロックをディセーブルさせるクロック制御部と、前記クロックをカウントしてカウントコードを出力するカウント部と、前記カウントコードが所定値に到達すると、前記出力信号をイネーブルさせる出力信号生成部とを備えて構成され得る。
【００１９】
さらに、前記遅延回路が一定の遅延値を有するように設計される場合に、前記カウント部は、前記入力信号に応じて、前記カウントコードを予め設定された値で初期化することを特徴とする。
【００２０】
さらに、前記遅延回路が変動する遅延値を有するように設計される場合に、前記カウント部は、前記入力信号に応じて、前記カウントコードを遅延設定情報に応じた値で初期化することを特徴とする。
【発明の効果】
【００２１】
本発明に係る可変遅延回路は、様々な遅延値を提供しつつ、信号の選択を少なくすることができる。したがって、信号の選択過程で発生するローディングを著しく減らすことができるという長所がある。
【００２２】
また、本発明に係る可変遅延回路は、分周されたクロックを用いることにより、可変遅延回路の全体面積を減らすことができるという長所がある。
【００２３】
また、本発明に係る可変遅延回路は、入力信号のイネーブル時点からクロックをカウントして出力信号を生成する方式を利用することにより、可変遅延回路が消費する全体電力量を減らすことができるという長所がある。
【図面の簡単な説明】
【００２４】
【図１】入力信号を０クロック〜１６クロック分だけ遅延させて出力する従来の可変遅延回路の構成図である。
【図２】本発明に係る可変遅延回路の構成図である。
【図３】図２に示す可変遅延回路の第１の実施形態の構成図である。
【図４】図２に示す可変遅延回路の第２の実施形態の構成図である。
【図５】図２に示す可変遅延回路の第３の実施形態の構成図である。
【図６】図５に示す第１の遅延部２１０の実施形態の図である。
【図７】図６に示す第１の遅延部２１０の動作タイミング図である。
【図８】図５に示す第２の遅延部２４０の実施形態の図である。
【図９】図８に示す第２の遅延部２４０の動作タイミング図である。
【発明を実施するための形態】
【００２５】
以下、添付の図面を参照して、本発明の好ましい実施形態を、本発明の属する技術分野における通常の知識を有する者が本発明を実施することができる程度に詳細に説明する。
【００２６】
図２は、本発明に係る可変遅延回路の構成図である。
【００２７】
同図に示すように、本発明に係る可変遅延回路は、直列に接続される複数の第１の遅延部２１０〜２３０と、複数の第１の遅延部２１０〜２３０の各々の出力端Ａ、Ｂ、Ｃに備えられ、自身に対応する第１の遅延部２１０〜２３０の出力信号Ａ、Ｂ、Ｃまたは外部からの入力信号ＩＮを選択して出力する複数の第１の選択部２５０〜２７０と、最後段の第１の選択部２７０の出力信号を受信し、遅延設定情報ＳＥＬ＜３：７＞に応じて設定される遅延値の分だけ、自身が受信した信号を遅延して出力する第２の遅延部２４０とを備える。
【００２８】
同図に示された可変遅延回路は、単位遅延値×０〜単位遅延値×１６までの遅延値を提供する。ここで、単位遅延値とは、遅延値の最小単位であり、このような単位遅延値の例としてクロックを挙げることができる。単位遅延値の基準をクロックとする場合、１単位遅延値は１クロックの時間になり、２単位遅延値は２クロックの時間になる。
【００２９】
第１の遅延部２１０〜２３０は、各々が単位遅延値×Ｍの分だけ固定された遅延値を有し、第２の遅延部２４０は、０〜単位遅延値×Ｎの間で変更可能な遅延値を有する。前記Ｍ、Ｎは自然数であり、Ｍ値は、それぞれの第１の遅延部２１０〜２３０毎に互いに異なる値でありうる。本発明は、第１の遅延部２１０〜２３０を用いて、比較的大きい範囲の遅延値を調整し（例えば、４単位遅延値の単位で遅延値を調整）、第２の遅延部２４０を用いて、比較的小さい範囲の遅延値を調整する（例えば、０〜４単位遅延値の分だけを調整）方法を利用する。したがって、可変遅延回路が０〜最大遅延値の間の遅延値をすべて提供するためには（図２の場合、０〜１６単位遅延値の間のすべての遅延値を提供するためには）、Ｎ値はＭ値のうち、最も小さい値以上の値を有しなければならない。
【００３０】
以下、第１の遅延部２１０〜２３０は、全て４単位遅延値の分だけの遅延値を有し、第２の遅延部２４０は、０〜４単位遅延値の分だけの遅延値を有するという仮定下で、可変遅延回路について説明する。
【００３１】
遅延設定情報ＳＥＬ＜０：２＞は、第１の選択部２５０〜２７０が自身に入力される信号Ａ、Ｂ、Ｃ、ＩＮのどの信号を選択するかを決定する。第１の選択部２５０〜２７０に入力される遅延設定情報ＳＥＬ＜０：２＞が「１」の値を有すると、第１の選択部２５０〜２７０は、前段の第１の遅延部２１０〜２３０を通過した信号Ａ、Ｂ、Ｃを選択して出力し、第１の選択部２５０〜２７０に入力される遅延設定情報ＳＥＬ＜０：２＞が「０」の値を有すると、第１の選択部２５０〜２７０は、外部からの入力信号ＩＮを選択して出力する。したがって、遅延設定情報ＳＥＬ＜０：２＞をどのように制御するかによって、外部からの入力信号ＩＮが第２の遅延部２４０に伝達されるまでの間に経由する第１の遅延部２１０〜２３０の個数が決められる。外部からの入力信号ＩＮが１つの第１の遅延部２３０を経て第２の遅延部２４０に伝達されると、第２の遅延部２４０の前段までの遅延値は４単位遅延値になり、外部からの入力信号ＩＮが２つの第１の遅延部２２０、２３０を経て第２の遅延部２４０に伝達されると、第２の遅延部２４０の前段までの遅延値は８単位遅延値になる。このように、第１の選択部２５０〜２７０を制御することにより、第２の遅延部２４０の前段までの遅延値を、０、４、８、１２単位遅延値のうちの１つに調整することが可能になる。
【００３２】
第２の遅延部２４０は、遅延設定情報ＳＥＬ＜３：７＞に応じて設定される遅延値の分だけ、自身の入力信号を遅延させて出力する。遅延設定情報ＳＥＬ＜３：７＞が（１、０、０、０、０）の値を有すると、第２の遅延部２４０は、自身の入力信号をそのまま出力信号として出力し、遅延設定情報ＳＥＬ＜３：７＞が（０、１、０、０、０）の値を有すると、第２の遅延部２４０は、自身の入力信号を１単位遅延値の分だけ遅延させて出力信号ＯＵＴとして出力する。同様に、遅延設定情報ＳＥＬ＜３：７＞が（０、０、０、０、１）の値を有すると、第２の遅延部２４０は、自身の入力信号を４単位遅延値の分だけ遅延させて出力信号ＯＵＴとして出力する。このように、第２の遅延部２４０は、遅延設定情報ＳＥＬ＜３：７＞の論理値に応じて、自身に入力された信号を０、１、２、３、４単位遅延値のうちの１つの値の分だけ遅延させて出力する。
【００３３】
このように、遅延設定情報ＳＥＬ＜０：２＞を調整すると、第２の遅延部２４０の前段までの遅延値を０、４、８、１２単位遅延値のうちの１つに調整することが可能であり、遅延設定情報ＳＥＬ＜３：７＞を調整すると、第２の遅延部２４０の遅延値を０、１、２、３、４単位遅延値のうちの１つに調整することが可能である。したがって、遅延設定情報ＳＥＬ＜０：７＞の調整によって、外部からの入力信号ＩＮが出力信号ＯＵＴとして出力されるまでの遅延値を、０〜１６単位遅延値の間の全ての遅延値に調整することが可能になる。
【００３４】
下記の表１は、可変遅延回路が有する遅延値に応じて、遅延設定情報ＳＥＬ＜０：７＞をどのように設定すべきであるかを表す。下記の表１において、Ｘは、設定値が「０」または「１」のいずれの論理値を有しても構わないことを表す。
【００３５】
【表１】
2010158004.tif 000003
【００３６】
図１に示す従来の可変遅延回路は、１７個の遅延値を提供するために、１７個の信号のうちの１つを選択する選択部１３０を使用していた。このため、選択部１３０のローディングが大きく増加し、結果的に、可変遅延回路の性能を低下させていた。これに対して、図２の可変遅延回路は、図１と同様に１７個の遅延値を提供しているが、複数の信号を選択する動作を行わない。
【００３７】
第１の選択部２５０〜２７０は、単に２つの信号のうちの１つを選択する動作のみを行う。このため、図２の可変遅延回路は、信号を選択する過程で発生するローディングを、図１に示す可変遅延回路に比べて大きく減らすことができる。
【００３８】
また、図１に示す従来の可変遅延回路は、１７個の遅延値を提供するために、これら遅延値を制御する信号ＳＥＬ＜０：１６＞も１７個必要であったが、図２の可変遅延回路は、８個の信号ＳＥＬ＜０：７＞を用いて１７個の遅延値を提供する。したがって、図２の可変遅延回路を用いると、制御すべき信号ＳＥＬ＜０：７＞の個数を大きく減らすことができ、これに必要な配線も大きく減らすことができるという長所がある。
【００３９】
図３は、図２に示す可変遅延回路の第１の実施形態の構成図である。
【００４０】
同図に示すように、第１の実施形態によれば、第１の遅延部２１０〜２３０は、クロックＣＬＫ（図３ではフリップフロップに印加されるクロックの図示を省略する）に同期して動作するフリップフロップ３１１〜３１４、３２１〜３２４、３３１〜３３４を直列に接続して構成される。この直列に接続されるフリップフロップ３１１〜３１４、３２１〜３２４、３３１〜３３４の個数は、第１の遅延部２１０〜２３０の遅延値に応じて変更され得るが、図３の第１の遅延部２１０〜２３０は、自身の入力信号を４クロック分だけ遅延させて出力するように設計しているので、各々４個のフリップフロップ３１１〜３１４、３２１〜３２４、３３１〜３３４を直列に接続して構成している。
【００４１】
第１の実施形態によれば、第２の遅延部２４０は、直列に接続されて各々自身の入力信号を１クロックずつ遅延させるフリップフロップ３４１〜３４４と、第２の遅延部２４０の入力信号またはフリップフロップ３４１〜３４４の出力のうちの１つを選択して出力する第２の選択部３４５とを備える。第２の選択部３４５がどの信号を選択するかによって、第２の遅延部３４５は、０クロック〜４クロックまで各々異なる遅延値を有するようになる。
【００４２】
前記表１を参照すれば、遅延設定情報ＳＥＬ＜３：７＞に応じて、第２の選択部３４５がどの信号を選択するのかが分かる。
【００４３】
図４は、図２に示す可変遅延回路の第２の実施形態の構成図である。
【００４４】
同図に示すように、第２の実施形態に係る可変遅延回路は、基準クロックＣＬＫ（第２の実施形態では種々のクロックが出現するが、クロックＣＬＫの１周期が単位遅延値に該当するので、クロックＣＬＫを「基準クロック」と記す）を互いに異なる値で分周し、複数の分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４を出力する分周部４５０と、複数の分周されたクロックのうちの１つのクロックＣＬＫ＿１／４に基づいて、自身の入力信号を遅延させて出力する、直列に接続された複数の第１の遅延部２１０〜２３０と、複数の第１の遅延部２１０〜２３０の各々の出力端に備えられ、自身に対応する第１の遅延部２１０〜２３０の出力信号Ａ、Ｂ、Ｃまたは外部からの入力信号ＩＮを選択して出力する複数の第１の選択部２５０〜２７０と、基準クロックＣＬＫまたは複数の分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ１／４のうちの１つのクロックを選択して出力する第２の選択部４６０と、第２の選択部４６０の出力クロックに基づいて、最後段の第１の選択部２７０の出力信号を遅延して出力する第２の遅延部２４０とを備える。
【００４５】
また、第２の実施形態の可変遅延回路は、０の遅延値を提供するために、第２の遅延部２４０の出力と外部からの入力信号ＩＮとのうちの１つを選択して出力する第３の選択部４４２をさらに備えることができる。
【００４６】
分周部４５０は、基準クロックＣＬＫを分周し、複数の分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４を出力する。分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４に付いている記号「＿」は、分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４の、基準クロックＣＬＫに対する周波数を表す。例えば、分周されたクロックＣＬＫ＿１／２に付いている記号「＿」は、分周されたクロックＣＬＫ＿１／２が基準クロックＣＬＫの周波数×１／２の周波数を有することを表し、分周されたクロックＣＬＫ＿１／４に付いている記号「＿」は、分周されたクロックＣＬＫ＿１／４が基準クロックＣＬＫの周波数×１／４の周波数を有することを表す。
【００４７】
第１の遅延部２１０〜２３０は、分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４のうちの１つに基づいて、自身の入力信号を遅延させて出力する。第１の遅延部２１０〜２３０は、分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４のどのクロックを用いるかによって遅延値が変わるが、図４には、第１の遅延部２１０〜２３０が、分周されたクロックＣＬＫ＿１／４を受信し、自身の入力信号を、基準クロックＣＬＫを基準として４クロック分だけ遅延させて出力する場合を示した。第１の遅延部２１０〜２３０の各々は、フリップフロップ４１１、４２１、４３１を備える。フリップフロップ４１１、４２１、４３１は、分周されたクロックＣＬＫ＿１／４を基準として、自身の入力信号を１クロック分だけ遅延させて出力する。したがって、フリップフロップ４１１、４２１、４３１は、基準クロックＣＬＫを基準として、自身の入力信号を４クロック分だけ遅延させて出力する。図４では、１つのフリップフロップ４１１、４２１、４３１を用いて第１の遅延部２１０〜２３０を構成した例を示したが、第１の遅延部２１０〜２３０は、１つ以上のフリップフロップを用いて構成されてもよい。例えば、第１の遅延部２１０〜２３０の各々を、直列に接続された２つのフリップフロップを用いて構成し、この２つのフリップフロップを、分周されたクロックＣＬＫ＿１／２に同期させて動作させると、結果的には、図４に示す第１の遅延部２１０〜２３０と同様に動作する（入力信号を、基準クロックを基準として４クロック分だけ遅延させる）。
【００４８】
第２の選択部４６０は、遅延設定情報ＳＥＬ＜４：７＞に応じて、基準クロックＣＬＫまたは複数の分周されたクロックＣＬＫ＿１／２、ＣＬＫ＿１／３、ＣＬＫ＿１／４のうちの１つのクロックを選択して出力する。第２の選択部４６０は、遅延設定情報ＳＥＬ＜４＞が「１」の値を有すると、基準クロックＣＬＫを選択して出力し、遅延設定情報ＳＥＬ＜５＞が「１」の値を有すると、分周されたクロックＣＬＫ＿１／２を選択して出力し、遅延設定情報ＳＥＬ＜６＞が「１」の値を有すると、分周されたクロックＣＬＫ＿１／３を選択して出力し、遅延設定情報ＳＥＬ＜７＞が「１」の値を有すると、分周されたクロックＣＬＫ＿１／４を選択して出力する。
【００４９】
第２の遅延部２４０は、第２の選択部４６０によって選択されたクロックに基づいて、自身の入力信号を遅延して出力する。このような第２の遅延部２４０は、第２の選択部４６０の出力クロックに同期して、自身の入力信号を遅延させて出力するフリップフロップ４４１を備える。フリップフロップ４１１は、第２の選択部４６０の出力クロックを基準として、自身の入力信号を１クロック分だけ遅延させて出力する。したがって、第２の選択部４６０がどのクロックを選択して出力するかによって、第２の遅延部２４０の遅延値が変わるが、第２の選択部４６０は、遅延設定情報ＳＥＬ＜４：７＞に応じて自身が選択するクロックを決めるので、第２の遅延部２４０の遅延値も、遅延設定情報ＳＥＬ＜４：７＞に応じて変わる。第２の選択部４６０から基準クロックＣＬＫが出力されると、第２の遅延部２４０は、基準クロックＣＬＫを基準として１クロック分だけの遅延値を有するようになり、第２の選択部４６０から分周されたクロックＣＬＫ＿１／２が出力されると、第２の遅延部２４０は、基準クロックＣＬＫを基準として２クロック分だけの遅延値を有するようになる。同様に、第２の選択部４６０から分周されたクロックＣＬＫ＿１／３が出力されると、第２の遅延部２４０は、基準クロックＣＬＫを基準として３クロック分だけの遅延値を有するようになり、第２の選択部４６０から分周されたクロックＣＬＫ＿１／４が出力されると、第２の遅延部２４０は、基準クロックＣＬＫを基準として４クロック分だけの遅延値を有するようになる。
【００５０】
第２の遅延部２４０を図４に示すように構成する場合、第２の遅延部２４０は、基準クロックＣＬＫを基準として１クロック〜４クロック分だけの遅延値を有するが、０の遅延値を有することはできない。これを補完するために、可変遅延回路は第３の選択部４４２をさらに備えることができる。第３の選択部４４２は、遅延設定情報ＳＥＬ＜３＞に応じて、外部からの入力信号ＩＮまたは第２の遅延部２４０の出力信号のうちの１つを選択して出力することにより、可変遅延回路が０の遅延値を有し得るようにする。
【００５１】
図４に示すように第１の遅延部２１０〜２３０及び第２の遅延部２４０を構成すると、必要なフリップフロップ４１１、４２１、４３１、４４１の個数を、図３の場合と比較して大きく減らすことができる。フリップフロップ４１１、４２１、４３１、４４１の個数を減らすと、回路の全体面積が減ることになり、電力消費も低下するという長所がある。もちろん、図４に示す可変遅延回路を構成するためには、分周部４５０が必要であるが、半導体装置の内部には既に分周部４５０が内蔵されている場合が多いため、既存の分周部を用いることにより、面積の増加を防げることができる。また、半導体装置が内部に複数個の可変遅延回路を備える場合に、複数の可変遅延回路が分周部４５０を共有することも可能なので、分周部４５０による回路面積の増加は問題にならない。
【００５２】
図５は、図２に示す可変遅延回路の第３の実施形態の構成図である。
【００５３】
同図に示すように、第３の実施形態に係る可変遅延回路は、自身の入力信号が入力された後、予め設定された個数の分だけのクロックＣＬＫが入力されると出力信号を出力する、直列に接続される複数の第１の遅延部２１０〜２３０と、複数の第１の遅延部２１０〜２３０の各々の出力端に備えられ、自身に対応する第１の遅延部２１０〜２３０の出力信号または外部からの入力信号ＩＮを選択して出力する、複数の第１の選択部２５０〜２７０と、最後段の第１の選択部２７０の出力信号が入力され、遅延設定情報ＳＥＬ＜４：５＞に応じて設定される個数のクロックが入力された後、自身の出力信号を出力する第２の遅延部２４０とを備える。
【００５４】
また、第３の実施形態の可変遅延回路は、０の遅延値を提供するために、第２の遅延部２４０の出力と外部からの入力信号ＩＮとのうちの１つを選択して出力する第２の選択部５４４をさらに備えることができる。
【００５５】
第１の遅延部２１０〜２３０は、自身の入力信号が入力された時点から予め設定された個数の分だけのクロックＣＬＫが入力されると、出力信号を出力する。したがって、予め設定された個数が４である場合には、入力信号が入力されて、クロックＣＬＫが４回トグルすると出力信号が出力される。すなわち、入力信号の入力後、４クロック分だけの遅延時間後に出力信号が出力される。したがって、出力信号は、入力信号を４クロック分だけ遅延した信号になる。このような第１の遅延部２１０〜２３０の各々は、クロック制御部５１１、５２１、５３１と、カウント部５１２、５２２、５３２と、出力信号生成部５１３、５２３、５３３とを備えるが、これに対するより詳しい説明は、図面とともに後述する。
【００５６】
第２の遅延部２４０は、自身の入力信号が入力された時点から、遅延設定情報ＳＥＬ＜４：５＞に応じて設定される個数の分だけのクロックＣＬＫが入力されると、出力信号を出力する。入力信号が入力された時点からいくつのクロックが入力された後に自身の出力信号を出力するのかが、遅延設定情報ＳＥＬ＜４：５＞に応じて決められるので、第２の遅延部２４０の遅延値は、遅延設定情報ＳＥＬ＜４：５＞がいかなる値を有するかによって変更される。このような第２の遅延部２４０は、クロック制御部５４１と、カウント部５４２と、出力信号生成部５４３とを備えるが、これに対するより詳しい説明は、図面とともに後述する。
【００５７】
第２の遅延部２４０は、遅延設定情報ＳＥＬ＜４：５＞の値に応じて１クロック〜４クロック分だけの遅延値を有する。しかし、０の遅延値は有さない。これを補完するために、第２の選択部５４４が可変遅延回路にさらに含まれ得る。第２の選択部５４４は、遅延設定情報ＳＥＬ＜３＞に応じて、外部からの入力信号ＩＮまたは第２の遅延部２４０の出力信号のうちの１つを選択して出力することにより、可変遅延回路が０の遅延値を有し得るようにする。
【００５８】
図６は、図５に示す第１の遅延部２１０の実施形態の図であり、図７は、図６に示す第１の遅延部２１０の動作タイミング図である。
【００５９】
図中の「ＩＮＰＵＬＳＥ」は、第１の遅延部２１０が遅延させるべき入力信号であり、「ＯＵＴＰＵＬＳＥ」は、第１の遅延部２１０が出力する出力信号である。また、「ＲＥＳＥＴＢ」は、可変遅延回路のリセット信号であって、可変遅延回路が動作しない期間の間には「ロー」レベルを維持し、可変遅延回路が動作する期間の間には「ハイ」レベルを維持する信号である。図６では、第１の遅延部２１０のみを図示したが、残りの第１の遅延部２２０、２３０も、図６に示す第１の遅延部２１０と同様に構成され得る。
【００６０】
図６に示すように、第１の遅延部２１０は、入力信号ＩＮＰＵＬＳＥに応じてクロックＣＬＫＩＮをイネーブルさせ、出力信号ＯＵＴＰＵＬＳＥに応じて（クロック制御部５１１が「ＯＵＴＰＵＬＳＥ」を直接受信してはいないが、クロック制御部５１１が受信する「ＥＱＵＡＬＢ」、「ＥＱＵＡＬＤ」信号は、「ＯＵＴＰＵＬＳＥ」の活性化時点に関する情報を有している）クロックＣＬＫＩＮをディセーブルさせるクロック制御部５１１と、クロックＣＬＫＩＮをカウントしてカウントコードＣＮＴ＜１：０＞を出力するカウント部５１２と、カウントコードＣＮＴ＜１：０＞が所定値に到達すると、出力信号をイネーブルさせる出力信号生成部５１３とを備える。
【００６１】
クロック制御部５１１は、図面のようにインバータ６１１、６１６、ＮＡＮＤゲート６１２、６１３、６１７、ＮＯＲゲート６１４、及びＯＲゲート６１５を備える。クロック制御部５１１は、入力信号ＩＮＰＵＬＳＥが活性化されて入力される時点から、出力信号ＯＵＴＰＵＬＳＥが活性化されて出力される時点までの期間の間にのみ、カウント部５１２に入力されるクロックＣＬＫＩＮをトグルさせ、それ以外の期間の間にはカウント部５１２に入力されるクロックＣＬＫＩＮをトグルさせないようにする。
【００６２】
カウント部５１２は、入力信号ＩＮＰＵＬＳＥが活性化される時点で、カウントコードＣＮＴ＜１：０＞を予め設定された値で初期化させる。前述したように、入力信号ＩＮＰＵＬＳＥが活性化されると、クロック制御部５１１の制御によって、カウント部５１２に入力されるクロックＣＬＫＩＮもトグルし始める。したがって、入力信号ＩＮＰＵＬＳＥが活性化されると、カウント部５１２は、常に同じ初期値からカウントを開始する。図面では、カウントコードＣＮＴ＜１：０＞の初期値として（１、１）が用いられる例を示している。
【００６３】
出力信号生成部５１３は、図面のようにＮＡＮＤゲート６２１、インバータ６２２〜６２６、及びＮＯＲゲート６２７を備える。出力信号生成部５１３は、カウントコードＣＮＴ＜１：０＞が所定値（図６の場合、その値は（１、１）である）に到達すると、出力信号ＯＵＴＰＵＬＳＥを活性化させる。入力信号ＩＮＰＵＬＳＥの活性化時点で、カウントコードは（１、１）に初期化され、その時点から、入力されるクロックＣＬＫＩＮがカウントされ始める。そして、カウントコードＣＮＴ＜１：０＞がさらに（１、１）の値に到達すると、出力信号ＯＵＴＰＵＬＳＥが活性化される。したがって、出力信号ＯＵＴＰＵＬＳＥは、入力信号ＩＮＰＵＬＳＥの活性化時点から４クロック以後に活性化される。
【００６４】
次に、図７のタイミング図を参照しながら、第１の遅延部２１０の全体動作を説明する。
【００６５】
入力信号ＩＮＰＵＬＳＥが非活性化されている初期期間の間、クロックイネーブル信号ＣＬＫ＿ＥＮは「ロー」レベルの非活性化状態を維持する。したがって、カウント部５１２に入力されるクロックＣＬＫＩＮはトグルしない。その後、入力信号ＩＮＰＵＬＳＥが活性化されると、クロックイネーブル信号ＣＬＫ＿ＥＮは「ハイ」レベルに活性化される。そして、これと同時に、カウントコードＣＮＴ＜１：０＞も（１、１）の値で初期化される。クロックイネーブル信号ＣＬＫ＿ＥＮが「ハイ」レベルに活性化されると、カウント部５１２に入力されるクロックＣＬＫＩＮがトグルし始め、これにより、初期値（１、１）からカウントコードＣＮＴ＜１：０＞がカウントされ始める。その後、カウントコードＣＮＴ＜１：０＞が（１、１）になると、「ＥＱＵＡＬＢ」信号が「ハイ」レベルから「ロー」レベルに遷移し、これより少し遅れた時点で「ＥＱＵＡＬＤ」信号が「ロー」レベルから「ハイ」レベルに遷移する。「ＥＱＵＡＬＢ」信号と「ＥＱＵＡＬＤ」信号とが両方とも「ロー」レベルの期間で出力信号ＯＵＴＰＵＬＳＥが活性化され、クロックイネーブル信号ＣＬＫ＿ＥＮが「ロー」レベルに遷移する。したがって、カウント部５１２に入力されるクロックＣＬＫＩＮはトグルを止める。
【００６６】
図７に示すように、入力信号ＩＮＰＵＬＳＥの活性化時点から４クロックが経過した後、出力信号ＯＵＴＰＵＬＳＥが活性化されることを確認することができる。
【００６７】
第１の遅延部２１０のカウント部５１２は、入力信号ＩＮＰＵＬＳＥの活性化時点から出力信号ＯＵＴＰＵＬＳＥの活性化時点までの間にのみ、クロックＣＬＫＩＮをカウントする動作を行うが、これは、すなわち、図６に示す第１の遅延部２１０は、入力信号ＩＮＰＵＬＳＥの活性化時点から出力信号ＯＵＴＰＵＬＳＥの活性化時点までの間にのみ電力を消費し、それ以外の期間の間は電力をほとんど消費しないことを意味する。つまり、図６のように第１の遅延部２１０を構成すると、第１の遅延部２１０の待機電力を大きく減少させることができるようになる。
【００６８】
図８は、図５に示す第２の遅延部２４０の実施形態の図であり、図９は、図８に示す第２の遅延部２４０の動作タイミング図である。
【００６９】
図中の「ＩＮＰＵＬＳＥ」は、第２の遅延部２４０が遅延させるべき入力信号であり、「ＯＵＴＰＵＬＳＥ」は、第２の遅延部２４０が出力する出力信号である。また、「ＲＥＳＥＴＢ」は、可変遅延回路のリセット信号であって、可変遅延回路が動作しない期間の間には「ロー」レベルを維持し、可変遅延回路が動作する期間の間には「ハイ」レベルを維持する信号である。
【００７０】
図８に示すように、第２の遅延部２４０は、入力信号ＩＮＰＵＬＳＥに応じてクロックＣＬＫＩＮをイネーブルさせ、出力信号ＯＵＴＰＵＬＳＥに応じて（クロック制御部５４１が「ＯＵＴＰＵＬＳＥ」を直接受信してはいないが、クロック制御部５４１が受信する「ＥＱＵＡＬＢ」、「ＥＱＵＡＬＤ」信号は、「ＯＵＴＰＵＬＳＥ」の活性化時点に関する情報を有している）クロックＣＬＫＩＮをディセーブルさせるクロック制御部５４１と、クロックＣＬＫＩＮをカウントしてカウントコードＣＮＴ＜１：０＞を出力するカウント部５４２と、カウントコードＣＮＴ＜１：０＞が所定値に到達すると、出力信号をイネーブルさせる出力信号生成部５４３とを備える。
【００７１】
図８に示す第２の遅延部２４０は、基本的に、図６に示す第１の遅延部２１０と同様に構成される。しかし、第１の遅延部２１０のカウント部５１２が常に一定の初期値（１、１）を有することに対し、第２の遅延部２４０のカウント部５４２は、遅延設定情報ＳＥＬ＜４：５＞に応じて決められる初期値を有するという相違点を有する。
【００７２】
カウント部５４２は、入力信号ＩＮＰＵＬＳＥに応じて決められる遅延設定情報ＳＥＬ＜４：５＞の値で、カウントコードＣＮＴ＜１：０＞を初期化させる。カウントコードＣＮＴ＜１：０＞の初期化動作は、入力信号ＩＮＰＵＬＳＥの活性化時点で行なわれ、初期化されるカウントコードＣＮＴ＜１：０＞の値は、遅延設定情報ＳＥＬ＜４：５＞の値に応じて決められる。遅延設定情報ＳＥＬ＜５＞の論理値はカウントコードＣＮＴ＜１＞の初期値になり、遅延設定情報ＳＥＬ＜４＞の論理値はカウントコードＣＮＴ＜０＞の初期値になる。第１の遅延部２１０のカウント部５１２は、常に同じ初期値（１、１）からカウントコードＣＮＴ＜１：０＞をカウントするので、常に同じ遅延値を有する。これに対して、第２の遅延部２４０のカウント部５４２は、遅延設定情報ＳＥＬ＜４：５＞に応じて決められる初期値からカウントコードＣＮＴ＜１：０＞をカウントするので、第２の遅延部２４０の遅延値は、遅延設定情報の値に応じて１クロック〜４クロックの間で変動する。
【００７３】
次に、図９のタイミング図を参照しながら、第２の遅延部２４０の全体動作を説明する。
【００７４】
入力信号ＩＮＰＵＬＳＥが非活性されている初期期間の間、クロックイネーブル信号ＣＬＫ＿ＥＮは「ロー」レベルの非活性化状態を維持する。したがって、カウント部５４２に入力されるクロックＣＬＫＩＮはトグルしない。その後、入力信号ＩＮＰＵＬＳＥが活性化されると、クロックイネーブル信号ＣＬＫ＿ＥＮは「ハイ」レベルに活性化される。そして、これと同時に、カウントコードＣＮＴ＜１：０＞も、遅延設定情報ＳＥＬ＜４：５＞に応じて決められる値で初期化される（図面では（０、１）で初期化されるものを示す）。クロックイネーブル信号ＣＬＫ＿ＥＮが「ハイ」レベルに活性化されると、カウント部５４２に入力されるクロックＣＬＫＩＮがトグルし始め、これにより、初期値（０、１）からカウントコードＣＮＴ＜１：０＞がカウントされ始める。その後、カウントコードＣＮＴ＜１：０＞が（１、１）になると、「ＥＱＵＡＬＢ」信号が「ハイ」レベルから「ロー」レベルに遷移し、これより少し遅れた時点で「ＥＱＵＡＬＤ」信号が「ロー」レベルから「ハイ」レベルに遷移する。「ＥＱＵＡＬＢ」信号と「ＥＱＵＡＬＤ」信号とが両方とも「ロー」レベルの期間で出力信号ＯＵＴＰＵＬＳＥが活性化され、クロックイネーブル信号ＣＬＫ＿ＥＮが「ロー」レベルに遷移する。したがって、カウント部５４２に入力されるクロックＣＬＫＩＮはトグルを止める。
【００７５】
図９に示すように、入力信号ＩＮＰＵＬＳＥの活性化時点から２クロックが経過した後、出力信号ＯＵＴＰＵＬＳＥが活性化されることを確認することができる。もし、遅延設定情報ＳＥＬ＜４：５＞に応じて、カウントコードＣＮＴ＜１：０＞の初期値が（０、１）と異なる値で初期化されると、第２の遅延部２４０の遅延値は、２クロックと異なる値を有するようになるであろう。
【００７６】
以上、本発明の技術的思想を上記実施形態に基づいて具体的に説明したが、上記の実施形態は本発明を説明するためのものであり、本発明を制限するためのものではないということに留意すべきである。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で様々な実施形態が具現可能であることが理解できるであろう。
【００７７】
特に、図７及び図９に各々示す第１の遅延部２１０と第２の遅延部２４０とは、可変遅延回路の１つの構成として説明したが、このような第１の遅延部２１０と第２の遅延部２４０とは、それ自体だけでも遅延回路になり得ることは当然である。
【符号の説明】
【００７８】
２１０〜２３０      第１の遅延部
２５０〜２７０      第１の選択部
２４０      第２の遅延部
３１１〜３１４、３２１〜３２４、３３１〜３３４、３４１〜３４４、４１１、４２１、４３１、４４１      フリップフロップ
３４５、４６０、５４４      第２の選択部
４５０      分周部
４６０      第２の選択部
４４２      第３の選択部
５１１、５２１、５３１、５４１      クロック制御部
５１２、５２２、５３２、５４２      カウント部
５１３、５２３、５３３、５４３      出力信号生成部
【図１】
2010158004.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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