(57)【要約】【課題】基準クロック信号の位相に対して、クロック信号の位相を制御する遅延ロックループ回路であって、回路規模の縮小化及び低消費電力化を図かったアナログDLL回路を提供する。【解決手段】基準クロック信号の位相と、第１のクロック信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、イニシャル信号の入力時において、位相比較器が出力する信号に応じた選択信号を発生する初期位相差検出器と、イニシャル信号の入力時において、初期位相差検出器からの選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、基準クロック信号に最も近接した位相を有する第２のクロックを選択して、第３のクロック信号として出力する初期位相差設定回路と、第３のクロック信号に、位相比較器からの信号に応じた、位相遅延を付加した第１のクロック信号を出力する電圧制御可変遅延線とを備える遅延ロックループ回路を提供する。【選択図】      図４
2010081627.tif 000002
【特許請求の範囲】
【請求項１】
イニシャル信号の入力により第１のクロックの初期位相設定を行う遅延ロックループ回路であって、
位相比較器と、
初期位相差検出器と、
初期位相設定回路と、
位相遅延付加手段とを備え、
前記位相比較器は、基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較して得た位相差に応じた電位を有する信号を出力する機能を有し、
前記初期位相差検出器は、前記イニシャル信号の入力時において、前記位相比較器が出力する信号の電位に応じた選択信号を発生する機能を有し、
前記初期位相設定回路は、前記イニシャル信号の入力時において、前記初期位相差検出器からの選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第２のクロック信号を選択して、第３のクロック信号として出力する機能を有し、
前記位相遅延付加手段は、前記第３のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第１のクロック信号を出力する機能を有し、
前記複数の第２のクロック信号は、ｎ個の第２のクロックから構成され、
前記ｎ個の第２のクロックは、前記基準クロック信号のｎ倍の高周波数のクロックを受けた前記初期位相設定回路が、前記ｎ倍の高周波数のクロックを分周することにより発生され、
前記ｎ個の第２のクロック信号の内、ｋ番目の第２のクロック信号の位相は、１８０度をｎで除し、ｋ倍した位相を有することを特徴とする遅延ロックループ回路。
【請求項２】
請求項１に記載した遅延ロックループ回路において、
前記位相遅延付加手段が付加できる前記位相遅延の範囲は0度から１８０度をｎで除した範囲であることを特徴とする遅延ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
基準クロック信号の位相と、クロック信号の位相とを、合致させるように位相を制御する遅延ロックループ回路(以下、DLL（delay locked loop）回路という。)に関するものであり、特に、回路規模の縮小化及び低消費電力化を図った、遅延線の遅延量が電圧により制御される電圧制御可変遅延線（VCDL（voltage controlled delay line））を使用するアナログDLL回路に関する。
【背景技術】
【０００２】
一般に、基準クロック信号とクロック信号との同期をとる回路として知られている、VCO(voltage controlled oscillator)を使用するPLL（phase locked loop）回路ではクロック信号の位相と基準クロック信号の位相とを合致させるため、クロック信号の周波数を制御する。
【０００３】
一方、本発明が関連する、VCDLを使用するアナログDLL回路では、基準クロック信号とクロック信号との位相を合致させるため、クロック信号の位相を制御する。
【０００４】
図１を使用して、一般的なDLL回路の構成について説明する。図１に示す、一般的なDLL回路は、基準クロック信号19Cの位相とクロック信号19bの位相を比較するためのPD（Phase Detector）回路16と、PD回路16からの信号線の電圧を積算するLPF（Low Pass Filter）回路17と、インプット信号19aの位相を遅延させ、クロック信号19b として出力するVCDL回路18とから構成されている。そして、上記のVCDL回路18は位相を遅延させる遅延線を含み、その遅延線を構成する遅延要素回路の数により位相制御範囲が決定される。VCDL回路18を使用するDLL回路は、基準クロック信号19cとクロック信号19bとの位相を合致させるため、インプット信号19aに付加する位相を制御する。しかし、位相を制御するためのVCDL回路18内の遅延線の遅延要素回路の数は有限であるため、有限の位相範囲内でしか位相の制御ができない。従って、初期動作時や、バースト雑音等により、上記の有限の位相制御範囲内をはずれ、大きく位相がずれた場合には、位相の制御ができない状態、いわゆる、アンロック状態を生じる。
【０００５】
そこで、上記の位相制御範囲を広げるべく、遅延線の遅延要素回路の数を多くする必要がある。また、初期動作時や、バースト雑音等によるアンロック状態を、有限な遅延線であっても避けるため、DLL回路に対して、リセット信号を入力した後、一定の初期動作を行うことが必要である。しかし、広い範囲の位相を制御するため、位相を制御するための遅延線の遅延要素回路の数を多くすると、回路規模が増加する。また、遅延線の遅延要素回路の数を多くするため、消費電力が増大する。さらに、一定の初期動作を行うため、余分な回路を付加すると回路規模は増加し、消費電力が増大する。
【０００６】
そこで、初期動作時や、バースト雑音等によるアンロック状態を、有限な遅延線であっても避けるため、下記のような従来例がある。
【０００７】
図２に第１の従来例に係る遅延ロックループ回路（DLL回路）を示す。第１の従来例に係る遅延ロックループ回路(DLL回路)は、可変遅延線１と、クロック増幅器２と、固定素子３と、位相検出器４と、リセット論理回路５とから構成されている。可変遅延線１は基準クロック信号７に位相遅延を付加する機能を有し、遅延クロック信号８を出力する。位相検出器４は、基準クロック信号７と遅延クロック信号８の位相差を検出する機能を有する回路である。リセット論理回路５は、リセット信号６の入力により、可変遅延線１への制御電圧をリセットする機能を有する回路である。クロック増幅器２は、遅延クロック信号８を増幅する機能を有する回路である。固定素子３は、基準クロック信号７に一定の遅延を与える機能を有する回路である。そして、第１の従来例では、遅延ロックループ回路（DLL回路）の初期動作時においては、リセット論理回路５を利用して、可変遅延線１の制御電圧を、強制的に固定した後、位相制御が可能な範囲へ、遅延クロック信号８の位相が入るようにリセットする。（特許文献１）
図３に第２の従来例に係る遅延ロックループ回路（DLL回路）を示す。第２の従来例に
係る遅延ロックループ回路（DLL回路）は、LPF（Low Pass Filter）10と、CP（charge pump）11と、位相比較器12と、遅延線13と、内部回路遅延素子14とから構成されている。遅延線13は、基準クロック信号15bに、LPF10からの信号の電圧に応じて、位相遅延を付加する機能を有し、その結果、遅延クロック信号15cを出力する。位相比較器12は、遅延クロック信号15cがさらに内部回路遅延素子14を通過した後の遅延クロック信号15cと、基準クロック信号15bの位相差を検出する機能を有する回路である。位相比較器12は、初期動作時は、リセット信号15aの入力により、固定電位を有する信号を出力するCP11は、位相比較器12からの信号に応じて、所定の電位を出力する機能を有する回路である。LPF10は、CP11からの電位を積算する機能を有する回路であり、積算した電位を有する信号を遅延線13に出力する。LPF10は、初期動作時は、リセット信号15aの入力により、遅延線13の遅延量が最小状態となる電位を出力する。第２の従来例は、遅延ロックループ回路（DLL回路）の初期動作時において、まず、リセット信号15aを入力することにより、LPF10からの信号線の電位を制御し、遅延線の制御電圧を、最小遅延状態になるように設定する。次に、遅延線13の制御電圧を決定しているLPF10のCP11からの電位を積算する部分の電位を下げるため、すなわち、現実に最小遅延状態とするため、位相比較器12から‘Ｌ’論理を持つ信号を連続的に出力させる。そして、LPF10のCP11からの電位を積算する部分が、最小遅延状態と一致したときに、設定回路からの制御をやめて、本来の制御に戻す。(特許文献２)
しかし、遅延線を長くする必要はなくなったが、リセット回路又は設定回路をあらたに必要する。また、強制的な回路状態の設定、又は、リセットにより、無駄な消費電力を必要とする。さらに、遅延ロックループ回路（DLL回路）に対して、いっそうの、回路規模の減少、及び、低消費電力が求められている。
【特許文献１】特開平4-364609号公報
【特許文献２】特開平11-205102号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
回路規模の縮小化及び低消費電力化を図った、遅延線の遅延量が電圧により制御される電圧制御可変遅延線（VCDL）を使用するアナログDLL回路を提供する。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、第１の発明は、イニシャル信号の入力により第１のクロックの初期位相設定を行う遅延ロックループ回路であって、位相比較器と、初期位相差検出回路と、初期位相設定回路と、位相遅延付加手段とを備え、前記位相比較器は、基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じた信号を出力する機能を有し、前記初期位相差検出回路は、前記イニシャル信号の入力時において、前記位相比較器が出力する信号に応じて選択信号を発生する機能を有し、前記初期位相設定回路は、前記イニシャル信号の入力時において、前記初期位相差検出回路からの選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第２のクロック信号を選択して、第３のクロック信号として出力する機能を有し、前記位相遅延付加手段は、前記第３のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第１のクロック信号を出力する機能を有することを特徴とする遅延ロックループ回路を提供する。
【００１０】
第１の発明によれば、ます、イニシャル信号入力時に、基準クロックと比較対象のクロックの位相差を初期位相差検出回路で検出する。次に、基準クロックに対して、あらかじめ用意したクロックの中から、位相が近接するクロックを選択して、比較対象のクロックと入れ換える。そこで、位相が近接するクロックと基準クロックの位相の差のみを位相遅延付加手段で付加する。
【００１１】
上記の課題を解決するため、第２の発明は、第１の発明に記載した遅延ロックループ回路において、前記複数の第２のクロック信号は、ｎ個の第２のクロックから構成され、前記初期位相設定回路が、前記基準クロック信号のｎ倍の高周波数のクロックを受け、分周をして、発生し、前記ｎ個の第２のクロック信号の内、ｋ番目の第２のクロック信号の位相は、360度をｎで除し、ｋ倍した位相を有することを特徴とする遅延ロックループ回路を提供する。
【００１２】
第２の発明によれば、まず、イニシャル信号入力時に、基準クロックと比較対象のクロックの位相差を初期位相差検出回路で検出する。次に、基準クロックに対して、あらかじめ用意したクロックの中から、基準クロックに対して0〜360/n度以内にあるクロックを選択して、比較対象のクロックと入れ換える。そこで、位相が近接するクロックと基準クロックの位相の差のみを位相遅延付加手段で付加する。
【００１３】
上記の課題を解決するため、第３の発明は、リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行ない、イニシャル信号の入力により第１のクロックの初期位相設定を行う遅延ロックループ回路であって、基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じた電位を有する信号を出力する位相比較器と、前記リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記位相比較器が出力する信号に応じて選択信号を発生する初期位相差検出回路と、前記リセット信号の入力により前記位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記初期位相差検出回路からの前記選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、前記基準クロックに最も近接した位相を有する第２のクロックを選択して、第３のクロック信号として出力する初期位相設定回路と、前記第３のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第１のクロック信号を出力する位相遅延付加手段とを備えることを特徴とする遅延ロックループ回路を提供する。
【００１４】
第３の発明によれば、まず、位相比較器をリセット信号により一旦リセット状態とし、その後、リセット状態を解除して、位相比較器が一定期間動作した後、イニシャル信号を入力して、基準クロックと比較対象のクロックの位相差を初期位相差検出回路で検出する。次に、基準クロックに対して、あらかじめ用意したクロックの中から、位相が近接するクロックを選択して、比較対象のクロックと入れ換える。そこで、位相が近接するクロックと基準クロックの位相の差のみを位相遅延付加手段で付加する。
【００１５】
上記の問題を解決するため、第４の発明は、第３の発明に記載した遅延ロックループ回路において、前記位相比較器は、前記基準クロック信号と前記第１のクロック信号とが入力された場合は、前記基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じて、論理値’H’又は’L’を有する信号を出力し、前記基準クロック信号と固定電位を有する固定信号が入力された場合は、論理値’H’又は論理値’L’を有する固定電位の信号を出力する位相判定部と、前記位相判定部からの信号の電位を積算して得られた電位を有する信号を出力する積算部とを有し、前記位相遅延付加手段は、前記リセット信号を受けた場合は、前記第１のクロック信号の出力に変えて、前記固定信号を出力することを特徴とする遅延ロックループ回路。
【００１６】
第４の発明によれば、リセット信号の入力時は、位相遅延付加手段から位相判定部への出力信号を固定電位とし、位相判定部から固定電位を有する固定信号を出力させ、積算部が出力する信号の初期設定を行なう。
【発明の効果】
【００１７】
本発明によれば、位相遅延を制御するための遅延線に係る素子は減少し、大規模なリセット回路も必要ないので、回路規模が小さく、低消費電力である遅延ロックループを提供する効果がある。
【図面の簡単な説明】
【００１８】
【図１】図１は、一般的なDLL回路の構成について説明し、DLL回路の課題について説明する図である。
【図２】図２は、第１の従来例に係る遅延ロックループ回路（DLL回路）を示す図である。
【図３】図３は、第２の従来例に係る遅延ロックループ回路（DLL回路）を示す図である。
【図４】図４は、実施例１に係るDLL回路の概略の構成図を示した図である。
【図５】図５は、エッジトリガ型リニアPD20を構成する詳細回路を示す図である。
【図６】図６は、出力停止機能付きVCDL23の詳細構成について示す図である。
【図７】図７は、可変要素遅延回路35の詳細構成と、可変遅延量と遅延量制御信号の電圧との関係を示すグラフである。
【図８】図８は、実施例１に係るDLL回路の全体を示す図である。
【図９】図９は、DLL回路の初期動作を示す、0〜20nsec間の信号波形図である。
【図１０】図10は、DLL回路の初期動作を示す、0〜150nsec間の信号波形図である。
【図１１】図11は、実施例2に係るDLL回路を示す図である。
【発明を実施するための最良の形態】
【００１９】
最良の形態をいかに示す。
【実施例１】
【００２０】
まず、図４を使用して、DLL回路の課題を解決する実施例１に係るDLL回路の構成について説明する。次に、図５、図６、図７、図８を用いて、実施例１に係るDLL回路の各構成要素について説明する。
【００２１】
図４は、実施例１に係るDLL回路の概略の構成図を示した図である。そして、実施例1に係るDLL回路は、基準クロック25と、アウトプットクロック26の入力を受け、双方の位相を比較するエッジトリガ型リニアPD（phase detector）20と、エッジトリガ型リニアPD20からの信号電位を積算するLPF（Low Pass Filter）回路21と、初期動作時において、リセット信号27を一時停止する機能を持つ出力停止機能付VCDL（voltage controlled delay line）回路23と、エッジトリガ型リニアPD20へのリセット信号27解除後であって、イニシャル信号29入力時のエッジトリガ型リニアPD20の信号電圧により初期位相を判断する初期位相差検出回路22と、インプットクロック28aから複数の位相の異なるクロックを作成し、基準クロック25の最も近い位相を有する選択クロック28bを発生する初期位相設定回路24とから構成されている。
【００２２】
そして、LPF回路21は、エッジトリガ型リニアPD20からの相補信号出力を受け、相補信号の対応する一対の反転増幅するアンプと、相補信号の対応する一対のLPF、例えば、接地電位と信号線との間の容量とから構成されており、反転増幅アンプからの信号の電位を積算した電位を有する信号を出力する回路である。
【００２３】
また、以下、図５を用いて、エッジトリガ型リニアPD20の説明を行ない、図６、図７を用いて、出力停止機能付VCDL回路23の説明を行ない、図８を用いて、初期位相差検出回路22、及び、初期位相設定回路24を説明する。
【００２４】
なお、エッジトリガ型リニアPD20とLPF回路21との間、LPF回路21と出力停止機能付VCDL回路23との間、及び、初期位相設定回路24と出力停止機能付VCDL回路23との間では、回路の構成上、相補信号により信号伝達のほうが有利なため、相補信号が使用されている。ただし、各回路内で、単相信号から、インバータの採用により相補信号を作成するという対策、また、実施例１の場合には、後に図７により説明する遅延要素回路の構成を変更する対策等によれば、単相信号による信号伝達も可能である。なお、その他の回路間は単相信号により接続されている。 
【００２５】
次に、エッジトリガ型リニアPD20について、図５を用いて説明する。まず、図５は、エッジトリガ型リニアPD20を構成する詳細回路を示す５図(a)と、エッジトリガ型リニアPD20の信号電位の位相に対する特性を示す５図(b)とから構成されている。
【００２６】
図５（ａ）によると、エッジトリガ型リニアPD20は、エッジトリガ型PD30と、LPF31とから構成されている。
【００２７】
そして、エッジトリガ型PD30は、基準クロック25の位相とアウトプットクロック26の位相とを比較し、アウトプットクロック26に対して基準クロック25が遅れているときに、Q端子から論理値’H’の信号を出力し、NQ端子からは論理値’Ｌ’の信号を出力する。逆に、アウトプットクロック26に対して基準クロック25が進んでいるときは、Q端子から論理値’Ｌ’の信号を出力し、NQ端子からは論理値’Ｈ’の信号を出力する機能を有する回路である。従って、例えば、2個の２入力NANDから構成されるセット-リセット回路であることが望ましい。さらに、上記のセット-リセット回路の入力にはパルス間隔を一定とするために、一方の端子には直接信号が入力され、他方の端子には同様な信号を２個の増幅器を介して入力される1個の２入力AND回路が接続されていてもよい。
【００２８】
さらに、LPF31は、Q端子に一方の端が接続する抵抗と、抵抗の他方の端と接地電位との間に配置されている容量と、NQ端子に一方の端が接続する抵抗と、抵抗の他方の端と接地電位との間に配置されている容量とから構成されている。そして、LPF31はエッジトリガ型PD30の論理信号の出力電位を積算する機能を有する。
【００２９】
従って、アウトプットクロック26の位相に対して基準クロック25の位相が、連続して遅れていると判断されるときは、エッジトリガ型PD30のＱ端子に接続しているLPF31の端子からの出力信号の電位は正電位へシフトする。
【００３０】
また、アウトプットクロック26の位相と、基準クロック25の位相がほぼ180度の関係にあるときは、あるクロック周期内では、遅れていると判断されても、次の周期までのあいだには、基準クロックを進めるフィードバックがかかって、次のクロック周期では進んでいると判断される。すなわち、エッジトリガ型PD30のＱ端子に接続しているLPF31の出力は、エッジトリガ型PD30から論理値’H’と論理値’L’の信号が順番に出力されるので、エッジトリガ型リニアPD20の出力信号の電位は０ボルト近辺にとどまる。
【００３１】
従って、アウトプットクロック26の位相と、基準クロック25の位相がほぼ180度の関係となったところで、安定する。
【００３２】
次に、図５（ｂ）を用いて、エッジトリガ型PD30の出力特性について、説明する。ここで、図５（ｂ）は、横軸が位相を、縦軸が出力電圧を示すグラフである。そして、Vaは論理振幅の電圧を示すものであり、論理振幅の中点の電圧を基準として、0Vを表している。なお、実施例1においては、例えば、InP(インジウム・リン) HEMT(High Electron Mobility transistor)トランジスタの論理振幅は0.8Vであり、論理振幅の中点の電圧は1.7Vである。
【００３３】
そして、図５（ｂ）のグラフによれば、エッジトリガ型PD30のＱ端子に接続しているLPF31から出力される信号の電位は位相差に応じた電位となる。すなわち、LPF31からの出力電位は、位相差に対してリニアに変化する。
【００３４】
位相差に対してリニアとなるのは、エッジトリガ型PD30は’H’又は’L’の一定電圧を持つ信号をクロック周期毎に出力し、LPF31は積載する機能を有するからである。
【００３５】
従って、例えば、エッジトリガ型PD30のＱ端子に接続しているLPF31の出力信号の電位は、360度の位相差の時に、-1.3Vであり、０度の位相差の時に、-2.1Vである。
【００３６】
なお、上記のLPF31の説明においては、主に、エッジトリガ型PD30のＱ端子に接続しているLPF31の端子について、説明を行ったが、エッジトリガ型PD30のNQ端子に接続しているLPF31の端子については、NQ端子から出力される信号の論理値が逆であることを考慮すれば、エッジトリガ型PD30のNQ端子に接続しているLPF31の出力信号の電位は、360度の位相差の時に、-2.1Vであり、０度の位相差の時に、-1.3Vである。
【００３７】
次に、図６を用いて、出力停止機能付VCDL回路23について説明する。まず、図６は、出力停止機能付きVCDL23の詳細構成について示す図である。そして、出力停止機能付きVCDL23は、選択クロック38を受け、選択クロック38に位相を付加する複数の可変遅延要素回路35と、リセット信号41を受け信号を選択する選択回路36とから構成されている。なお、選択クロック38に付加する位相は位相コントロール信号40の電位に応じて制御される。ここで、図６に示す選択クロック38は図４に示す選択クロック28bに対応し、図６に示す位相コントロール信号40は、図４に示すLPF21からの信号に対応する。
【００３８】
ここで、選択回路36は、論理値が’L’に固定されているFIXL信号37と、可変遅延要素回路35の最終段からの信号とをリセット信号41の論理値により選択する回路であり、例えば、リセット信号41の論理値が’L’のときにはFIXL信号37を選択し、リセット信号41の論理値が’H’のときには、可変遅延要素回路35の最終段からの信号を選択する回路である。
【００３９】
また、可変遅延要素回路35について、図７を用いて説明する。まず、図７は、可変要素遅延回路35の詳細構成を示す図７（ａ）と、可変遅延量と遅延量制御信号の電圧との関係を示すグラフである図７（ｂ）とからなっている。そして、図７（ａ）の可変遅延要素回路35は、相補信号48bを受ける信号受信差動回路45と、信号受信差動回路45内の一対の電流経路間の電位差をさらに増幅する増幅差動回路46と、信号受信差動回路45内の一対の電流経路間の電位差に応じた出力相補信号48cを出力する信号出力部47を有する。そして、信号受信差動回路45と、増幅差動回路46とは、電流経路に電流量を制御するトランジスタを共有し、そのトランジスタのゲート電極に印加する位相コントロール信号48aの電圧に応じて、電流量を制御することにより、信号受信差動回路45が信号を受信してから、信号出力部47が信号を出力するまでの遅延時間が、制御される。なお、図６の位相コントロール信号40と図７(a)の位相コントロール信号48aは対応し、図６の複数の可変遅延要素回路35の内、最初の回路の入力する選択クロック38と図７(b)の相補信号48bは対応する。
【００４０】
また、信号受信差動回路45は、例えば、電圧電源と接続する1個の抵抗及びその抵抗と直列接続され、相補信号の一方をゲート電極でうける１個のN型トランジスタとからなる一方の電流経路と、電圧電源と接続する１個の抵抗及びその抵抗と直列接続され、相補信号の他方をゲート電極で受ける１個のN型トランジスタとからなる他方の電流経路と、それらの電流経路を束ね、反応速度を決定するため位相コントロール信号48aの一方の信号線を受ける1個のN型トランジスタと、そのN型トランジスタと直列にソース電極が接続され、グランド電源とゲート電極が接続され、グランド電源とドレイン電極が接続するN型トランジスタとから構成される。
【００４１】
増幅差動回路46は、例えば、受信差動回路の一方の電流経路と接続され、相補信号の一方をゲート電極でうける１個のN型トランジスタとからなる一方の電流経路と、受信差動回路の他方の電流経路と接続され、相補信号の他方をゲート電極で受ける１個のN型トランジスタとからなる他方の電流経路と、それらの電流経路を束ね、反応速度を決定するため位相コントロール信号48aの他方の信号線を受ける1個のN型トランジスタと、そのN型トランジスタと直列にソース電極が接続され、グランド電源とゲート電極が接続され、グランド電源とドレイン電極が接続するN型トランジスタとから構成される。
【００４２】
信号出力部47は、例えば、出力相補信号48cの一対の信号を発生する2個の信号発生部からなる。信号発生部は、例えば、電圧電源と接続されるN型トランジスタと、一方がそのN型トランジスタのドレイン電極と直列接続され、他方の端子が出力相補信号48の一方の信号線と接続される1個のダイオードと、及び、そのダイオードとソース電極が接続され、ゲート電極とドレイン電極がグランド電極に接続される1個のN型トランジスタとから構成される。
【００４３】
次に、可変遅延量と遅延量制御信号の電圧との関係を示す図７（ｂ）のグラフにおいて、横軸は遅延量制御信号の電圧を表し、縦軸は遅延量を表す。また、実線は、遅延量制御信号の電圧に対応する遅延量をプロットしたものである。例えば、遅延量制御信号の電圧が-0.4Vの時は、遅延量は0psecであり、遅延量制御信号の電圧が-0.2Vの時は、遅延量は約1psec、遅延量制御信号の電圧が-0.1Vの時は、遅延量は1〜2psec、遅延量制御信号の電圧が0Vの時は、遅延量は20psec、遅延量制御信号の電圧が0.1Vの時は、遅延量は40psec、遅延量制御信号の電圧が0.2Vの時は、遅延量は52psec、遅延量制御信号の電圧が0.3Vの時は、遅延量は60psec、遅延量制御信号の電圧が0.4Vの時は、遅延量は62psec、遅延量制御信号の電圧が0.5Vの時は、遅延量は63psecである。なお、可変遅延要素回路35の信号出力部47がNトランジスタとダイオードとが直列接続された回路から構成されており、出力端子が、前記の回路の中間ノードに接続していることを考慮すると、遅延量制御信号の電圧が-0.4V、-0.3V、-0.2V、-0.1V、0.0V、0.1V、0.2V、0.3V、0.4V、0.5V以外の電圧であっても、遅延量は図７(b) のグラフにおいて、横軸は遅延量制御信号の電圧を表し、縦軸は遅延量を表す。また、実線は、遅延量制御信号の電圧に対応する遅延量をプロットしたものである。例えば、遅延量制御信号の電圧が-0.4Vの時は、遅延量は0psecであり、遅延量制御信号の電圧が-0.2Vの時は、遅延量は約1psec、遅延量制御信号の電圧が-0.1Vの時は、遅延量は1〜2psec、遅延量制御信号の電圧が0Vの時は、遅延量は20psec、遅延量制御信号の電圧が0.1Vの時は、遅延量は40psec、遅延量制御信号の電圧が0.2Vの時は、遅延量は52psec、遅延量制御信号の電圧が0.3Vの時は、遅延量は60psec、遅延量制御信号の電圧が0.4Vの時は、遅延量は62psec、遅延量制御信号の電圧が0.5Vの時は、遅延量は63psecである。なお、可変遅延要素回路35の信号出力部47がNトランジスタとダイオードとが直列接続された回路から構成されており、出力端子が、前記の回路の中間ノードに接続していることを考慮すると、遅延量制御信号の電圧が-0.4V、-0.3V、-0.2V、-0.1V、0.0V、0.1V、0.2V、0.3V、0.4V、0.5V以外の電圧であっても、遅延量は図７(b) のグラフの実線で示された遅延量であると推測できる。
【００４４】
次に、図６に戻って、出力停止機能付きVCDLの全体の機能について説明する。すなわち、出力停止機能付きVCDL回路23は、N個の遅延要素回路35を有することにより、約63psecにNを乗じて得られた遅延量をインプットクロックに追加して、アウトプットクロックとする機能を有する。また、回路全体のリセットが行われた後の初期動作時には、選択回路36へのリセット信号の入力により、エッジトリガ型リニアPD回路20からの出信号の電位を論理値’L’に設定するため、選択回路36は論理値’L’の一定電圧を出力する機能を有する。なお、上記の論理値については、’H’とする選択も可能である。その後の回路の設計により、インバータ素子等により、論理変換を行えばよいからである。
【００４５】
次に、図８を用いて、図４に示した初期位相差検出回路22と、初期位相設定回路24について説明する。そして、図８は、実施例１に係るDLL回路の全体を示しているが、特に図４に示した初期位相差検出回路22と、初期位相設定回路24について、詳細構成を示したものである。ここで、図８に示すDLL回路は、図４に示したDLL回路と同様な機能を有するエッジトリガ型リニアPD50と、LPF回路51と、リセット信号57により、出力が固定され、アウトプットクロック56を発生する出力停止機能付VCDL回路52と、リセット信号57解除後であって、イニシャル信号58入力時のエッジトリガ型リニアPD50の信号電圧により初期位相を判断する初期位相差検出回路53と、インプットクロック59aから複数の位相の異なるクロックを作成し、基準クロック55に最も近い位相を有する選択クロック59bを発生する初期位相設定回路54とから構成されている。
【００４６】
そして、初期位相差検出回路53は、イニシャル信号58が入力されると、基準電圧-1.3V(60)を受け、エッジトリガ型リニアPD50の出力信号の電位と比較する第１電圧比較器と、基準電圧-1.4V(61)を受け、エッジトリガ型リニアPD20の出力信号の電位と比較する第２電圧比較器と、基準電圧-1.6V(62)を受け、エッジトリガ型リニアPD50の出力信号の電位と比較する第３電圧比較器と、第１電圧比較器、第２電圧比較器、及び、第３電圧比較器からの信号について論理をとって、エッジトリガ型リニアPD50の出力信号の電位が-1.3V以上である第１状態、-1.3Vから-1.4Vの範囲である第２状態、-1.4Vから-1.6Vの範囲である第３状態、-1.6V以下である第４状態の内、どの状態にあるかを２つの信号、すなわち、PC0(60)信号及びPC1(61)信号の論理値で表す論理回路とから構成されている。
【００４７】
例えば、PC0(60)信号の論理値が’H’、 PC1(61)信号の論理値が’L’の時に第１状態をあらわし、PC0(60)信号の論理値が’H’、PC1(61)の論理値が’H’の時に第２状態をあらわし、PC0(60)信号の論理値が’L’、 PC1(61)の論理値が’L’の時に第３状態をあらわし、PC0(60)信号の論理値が’L’、 PC1(61)の論理値が’H’の時に第４状態をあらわす。
【００４８】
すなわち、エッジトリガ型リニアPD50がリセット信号によるリセット状態を解除されてから、イニシャル信号58が入力された時に、初期位相差検出回路53は、エッジトリガ型リニアPD50の信号電位が上記の第１の状態から第４の状態のどれにあるかを瞬間的に判断する機能を有する。
【００４９】
なお、上記の第１の状態から第４の状態のどれにあるかを示す信号、PC0(60)信号及びPC1(61)信号を発生する論理回路は、例えば、第１の電圧比較器の出力信号の反転信号と第２の電圧比較器の出力信号が入力される第１のAND回路と、第３の電圧比較器の出力信号の反転信号と第１のAND回路の出力が入力される第１のOR回路と、第１のOR回路の出力とイニシャル信号58が入力される第２のAND回路と、第２のAND回路の出力をイニシャル信号58で保持する第１のフリップフロップ回路と、第２の電圧比較器の出力とイニシャル信号58とが入力される第３のAND回路と、第３のAND回路の出力をイニシャル信号58で保持する第２のフリップフロップ回路とから構成することができる。
【００５０】
ところで、エッジトリガ型リニアPD50の出力信号の電位は、-1.3V〜-2.1Vの範囲内であり、上記の電位は位相差0度〜360度に対応している。一方、上記の基準電圧は-1.3Vから-1.6までの値であり、いずれも、0度〜110度程度の間の位相差に対応する値である。
【００５１】
しかし、リセット信号からイニシャル信号までの間に、エッジトリガ型リニアPD50が動作した後、エッジトリガ型リニアPD50の出力信号の電位がどのような電位の状態にあるかを判断すれば、エッジトリガ型リニアPD50の出力信号の電位が完全に位相差を反映するまで待たなくても、位相差が0〜90度程度なのか、90〜180度程度なのか、180〜270度程度なのか、270〜360度程度なのかの判断は可能である。
【００５２】
なぜなら、まず、イニシャル信号58入力時においては、PC0(60)信号及びPC1(61)信号を発生する論理回路のフリップフロップの出力は、位相0度のアウトプットクロック56を選択するように設定される。そこで、アウトプットクロック56と基準クロック55との比較をすると、図５(b) のグラフに示すその位相差に見合う電圧を出力するまでエッジトリガ型リニアPD50の信号の電位は低下しようとする。しかし、電位の低下する速度は、以下の理由により、位相差が大きい程大きくなるからである。すなわち、リセット信号によるリセット状態の解除後もVCDLは、アウトプットクロック56と基準クロック55の位相差を縮める方向に動作するため、位相差が小さい程、先に、エッジトリガ型リニアPD50の信号の電位は位相差に見合う電圧に近づき、電位の低下速度は低下するからである。
【００５３】
従って、リセット状態の解除後、位相差によるレベル変化が電圧比較器の最小分解能を越えてから、VCDLが位相の付加を行える限界となる前に、イニシャル信号が入力される必要がある。例えば、基準クロックが1Ghz程度とすると、約20nsec後程度にイニシャル信号を入力し、初期位相差検出回路がエッジトリガ型リニアPD50の信号電位を検出するのが、望ましい。
【００５４】
次に、初期位相設定回路は、基準クロック55の2倍の周波数を有するインプットクロック59aを受け、基準クロック55の位相との差が0から90度の範囲内にあり、基準クロック55と同周波数をもつ第１中間クロックと、基準クロック55の位相との差が90から180度の範囲内にあり、基準クロック55と同周波数をもつ第２中間クロックとを発生する分周器と、上記第１中間クロック及び第２中間クロックの内どちらかを、上記PC0(60)の論理値に応じて選択し、選択中間クロックとして出力する選択回路と、選択中間クロックから、選択中間クロックの正転クロック又は反転クロックを上記PC1(61)の論理値に応じて発生するイクスクルーシブオア回路とから構成されている。すなわち、上記の第１の状態では、第１中間クロックを選択し、正転クロックとして出力し、上記の第２の状態では、第２中間クロックを選択し、正転クロックとして出力し、上記の第３の状態では、第１中間クロックを選択し、反転クロックとして出力し、上記の第４の状態では、第２中間クロックを選択し、反転クロックとして出力する機能を有する。
【００５５】
なお、上記の初期位相設定回路の構成においては、基準クロックの2倍の周波数を有するインプットクロック59aを受け、複数の中間クロックを、初期位相設定回路において作成したが、あらかじめ、DLL回路の外部で作成した、複数の中間クロックを入力する構成とすることもできる。
【００５６】
また、上記の初期位相設定回路の構成においては、基準クロックの2倍の周波数を有するインプットクロック59aを受け、2種類の中間クロックを発生させた。しかし、初期位相設定回路は、４種類の中間クロック、すなわち、0度、90度、180度、270度の位相を持つ中間クロックを発生させる分周回路と、PC0(60)、PC1(61)を受けて中間クロックを選択する選択回路とから構成することもできる。
【００５７】
さらに、上記の初期位相設定回路の構成において、基準クロックの2倍の周波数を有するインプットクロック59aを受け、2種類の中間クロックを発生させた。しかし、基準クロックと同一周波数を受け、ハイブリットカプラ等により0度と90度の2種類の中間クロックを発生させる構成とすることもできる。
【００５８】
なお、ハイブリッドカプラとは、例えば、電気的な伝送路を利用した移相器のことをいい、伝送路aの両端にそれぞれ異なる伝送路b、cを接続し、さらに、伝送路b、cの他方の端を一定のリアクタンスにより接続し、伝送経路の異なる信号を合成することにより信号の位相を変更するものである。
【００５９】
次に、図９及び図10の信号波形図を用いて、図５、図６、図７、及び、図８を用いて説明した実施例１に係るDLL回路の全体の各要素回路の機能に基づいて、実施例１に係るDLL回路の全体がどのように動作するかを説明する。
【００６０】
ここで、図９は、DLL回路の初期動作を示す、0〜20nsec間の信号波形図であり、実施例１に係るDLL回路の初期動作について、リセット信号90と、イニシャル信号91と、エッジトリガ型リニアPDの出力であるPD出力信号92と、インプットクロック93と、アウトプットクロック94と、基準クロック95と、初期位相差検出回路からの2つの論理信号(PC0(96)、PC1(97))の初期動作における信号電圧の時間変化を示した信号波形図である。そして、横軸は0〜30nsecまでの時間軸をあらわす。また、縦軸は、上記の信号を順番に並べた軸を表し、補助メモリあたり0.4Vを示す。
【００６１】
また、図10は、DLL回路の初期動作を示す、0〜150nsec間の信号波形図であり、実施例1に係るDLL回路の初期動作について、リセット信号100と、イニシャル信号101と、エッジトリガ型リニアPDの出力信号であるPD出力信号102と、LPFの出力信号であるLPF信号103を示した信号波形図である。そして、横軸は0〜160nsecまでの時間軸をあらわす。また、縦軸に上記の信号を順番に並べた軸を表し、補助メモリあたり0.4Vを示す。
【００６２】
実施例１に係るDLL回路の全体の動作を以下に説明する。
【００６３】
まず、図９によれば、実施例１に係るDLL回路は、初期動作時において、論理値’L’のリセット信号90及び論理値’L’のイニシャル信号91の入力を受ける。
【００６４】
そうすると、論理値’L’のイニシャル信号91の入力により、初期位相差検出回路は初期化される。
【００６５】
一方、論理値’L’のリセット信号90の入力により、出力停止機能付きVCDLは論理値’L’固定の信号を所定の期間、例えば2nsec間出力する。その結果、図９の信号波形図に示すように、エッジトリガ型リニアPDからのPD出力信号92の電位は、上限値に向け上昇する。  
【００６６】
なぜなら、出力停止機能付きVCDLからの信号の電位が論理値’L’の電位であれば、エッジトリガ型リニアPD内のエッジトリガ型PDのＱ端子は、論理値’H’の電位を有する信号を出力し続けるため、エッジトリガ型リニアPDのLPFがエッジトリガ型PDの出力信号の電位を積算した結果、Ｑ端子が出力する信号の電位が上昇するからである。 
【００６７】
そして、リセット信号が’H’となると、リセット状態は解除され、エッジトリガ型リニアPDは、アウトプットクロック56と基準クロック55の位相差を反映するよう動作するため、エッジトリガ型リニアPDのＱ端子が出力する信号の電位が下降する。
【００６８】
次に、所定の期間、例えば、図９の信号波形図に示すように、20nsec間経過の後、イニシャル信号の論理値を’H’とする初期位相差検出回路は初期位相差を検出する。その結果、上記の第１の状態から第４の状態の内のどの状態にあるかに応じた論理値を有する２つの信号、PC0(96)及びPC1(97)を出力する。そうすると、初期位相設定回路が動作して、出力停止機能付きVCDLへのクロック信号が設定される。その結果、例えば、図９の22.5nsec付近に示すように、PC1(97)の論理レベルが変更され、アウトプットクロック94の位相が変更される。
【００６９】
その後も、例えば、30nsec経過後も、図10の信号波形図に示すPD出力信号102に示すように、エッジトリガ型リニアPDが動作する。その結果、出力停止機能付きVCDLからのアウトプットクロックと基準クロックとの位相を一致させるように、エッジトリガ型リニアPDのPD出力信号102の電位は低下或いは上昇し、安定点に向け収束する。さらに、エッジトリガ型リニアPD のPD出力信号102が反転増幅された結果、LPF回路からの出力信号であるLPF信号103の電位も上昇或いは低下し、安定点に向け収束する。なお、図10が、図９に示す時間帯を含み、それ以降の時間帯をも示す信号波形図であることを示すため、リセット信号100とイニシャル信号101とを図10に含めた。
【００７０】
以上の説明を簡単にまとめると、実施例１のDLL回路は、基準クロックの位相とアウトプットクロックの位相を比較し、比較結果に応じた電圧を有する信号を出力するエッジトリガ型PDと、位相比較器からの信号の電圧を積分した結果に応じた電圧を有する信号を出力する第１のLPFとからなるエッジトリガ型リニアPDと、第１のLPFからの信号を反転増幅するインバータと、前記のインバータからの信号の電圧を積算して、信号を出力する第２のLPFと、初期位相設定回路から出力された選択クロック信号に位相遅延を付加したアウトプットクロック信号を出力し、第２のLPFからの信号の電圧に応じて、前記位相遅延を制御する出力停止機能付きVCDLと、第１のLPFが出力する信号の電圧により、基準クロック信号の位相と、アウトプットクロック信号の位相との差を特定し、複数のインプットクロック信号を選択する信号を出力する初期位相差検出回路と、初期位相差検出回路からの選択信号に応じて、インプットクロック信号を分周して得た、複数の中間クロック信号の中から基準クロック信号の位相と0〜90度内の位相差を有する中間クロック信号を選択し、選択クロックとして発生する初期位相設定回路とを有する。
【００７１】
従って、実施例1のDLL回路によれば、初期起動時に、基準クロックとアウトプットクロックの位相差を初期位相差検出回路で検出し、基準クロックに対して0〜90度以内にあるインプットクロックを選択し、分周することにより、選択クロックとするため、停止機能付きVCDL回路の可変遅延要素回路が0〜90度内の位相の調整を行える程度の数に抑えられる効果がある。従って、DLL回路にとって、可変遅延要素回路が回路の大きな部分を占めるので、可変遅延要素回路の数を少なくすることは、回路規模の縮小につながる効果がある。
【００７２】
また、同時に、可変遅延要素回路の数を少なくすることには、DLL回路の消費電流を削減する効果がある。
【００７３】
さらに、初期動作時に、リセット信号の入力により、出力停止機能付きVCDL回路からエッジトリガ型リニアPDへの出力信号を固定電位とし、エッジトリガ型リニアPDから出力する信号の電位の初期設定を行なうこととした為、余分な回路を必要とせず、すなわち、DLL回路の一部の機能を使用して、エッジトリガ型リニアPD回路の初期設定を行うことができる効果がある。従って、リセット回路等の余分な回路はなく、回路規模の縮小ができる効果がある。
【００７４】
加えて、エッジトリガ型リニアPDがリセット信号によるリセット状態を解除されてから、イニシャル信号が入力された時に、初期位相差検出回路は、エッジトリガ型リニアPDの信号電位が上記の第１の状態から第４の状態のどれにあるかを短い時間に判断する機能を有するため、すなわち、基準クロックとアウトプットクロックの初期位相がどの程度なのかを短い期間で判断できるため、位相ロックに要する時間を短縮できる効果がある。
【実施例２】
【００７５】
実施例２に係るDLL回路は、実施例１に係るDLL回路の初期位相差検出回路と、初期位相設定回路とが変形した例であり、図11を用いて説明をする。
【００７６】
図11は、実施例2に係るDLL回路を示しているが、特に初期位相差検出回路70と、初期位相設定回路76について、詳細構成を示したものである。なお、エッジトリガ型リニアPD65と、LPF66と、停止機能付きVCDL67と、基準クロック85と、アウトプットクロック68と、リセット信号69と、イニシャル信号71は実施例１に係るDLL回路において対応するものと同様な機能を有する回路であるか、又は、同様な電位遷移をする信号である。ただし、停止機能付きVCDL67が付加する位相遅延の範囲は、０度から45度の範囲内である。
【００７７】
そして、初期位相差検出回路70は、基準電圧-1.30V(77)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第１電圧比較器と、基準電圧-1.32V(78)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第２電圧比較器と、基準電圧-1.34V(79)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第３電圧比較器と、基準電圧-1.36V(80)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第４電圧比較器と、基準電圧-1.38V(81)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第５電圧比較器と、基準電圧-1.4V(82)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第６電圧比較器と、基準電圧-1.6V(83)を受け、エッジトリガ型リニアPD65の出力信号の電位と比較する第７電圧比較器と、第１電圧比較器、第２電圧比較器、第３電圧比較器、第４電圧比較器、第５電圧比較器、第６の電圧比較器、及び、第７電圧比較器からの信号について論理をとって、エッジトリガ型リニアPD65の出力信号の電位が、-1.3V以上である第１状態、-1.3Vから-1.32V以下である第２状態、-1.32Vから-1.34Vの範囲である第３状態、-1.34Vから-1.36Vの範囲である第４状態、-1.36Vから-1.38Vの範囲である第５状態、-1.38Vから-1.4Vの範囲である第６状態、--1.4Vから-1.6Vの範囲である第７状態、1.6V以下である第８状態の内、どの状態にあるかを３つの信号(PC0(72 )、PC1(73 )、PC2(74 ))の論理値で表す論理回路とから構成されている。すなわち、エッジトリガ型リニアPD65がリセット信号によるリセット状態を解除されてから、イニシャル信号71が入力された時に、初期位相差検出回路は、エッジトリガ型リニアPD65の信号電位が上記の第１の状態から第８の状態のどれにあるかを瞬間的に判断する機能を有する。
【００７８】
ここで、エッジトリガ型リニアPD65にとって、-1.3v、-1.32v、-1.34v、-1.36v、-1.38v、-1.4v、-1.6vはいずれも、0〜110度程度の範囲にある位相差を示す電圧である。しかし、実施例1に係るDLL回路の初期位相差検出回路に対する説明と同様に、エッジトリガ型リニアPD65の一定時間の動作後の出力電位から、エッジトリガ型リニアPD65の出力電圧が反映するまで待たずして、選択クロック75bと基準クロック85との現実の位相差が、判断可能である。
【００７９】
すなわち、例えば、PC0(72)の論理値が’L’、PC1(73)の論理値が’L’、 PC2(74)の論理値が’L’の状態は、第１状態を表し、以下、PC0(72)の論理値’、PC1(73)の論理値’、及び、 PC2(74)の論理値の組合せにより第１の状態から第８の状態が表される。
【００８０】
そして、第１状態はアウトプットクロックの位相と基準クロックの位相の差が0〜45度であることに相当し、第２状態はアウトプットクロックの位相と基準クロックの位相の差が45〜90度であることに相当し、第３状態はアウトプットクロックの位相と基準クロックの位相の差が90〜135度であることに相当し、第４状態はアウトプットクロックの位相と基準クロックの位相の差が135〜180度であることに相当し、第５状態はアウトプットクロックの位相と基準クロックの位相の差が180〜225度であることに相当し、第６状態はアウトプットクロックの位相と基準クロックの位相の差が225〜270度であることに相当し、第７状態はアウトプットクロックの位相と基準クロックの位相の差が270〜315度であることに相当し、第８状態はアウトプットクロックの位相と基準クロックの位相の差が315〜360度であることに相当する。
【００８１】
なお、PC0(72)、PC1(73)、及び、PC2(74)を出力する論理回路は、例えば、第１の電圧比較器の出力信号の反転信号と第２の電圧比較器の出力信号が入力される第１のAND回路と、第３の電圧比較器の出力信号と第１のAND回路の出力が入力される第１のイクスクルーシブオア回路と、第４の電圧比較器の出力信号とイニシャル信号71が入力される第２のAND回路と、第２の電圧比較器の出力とイニシャル信号71と第２のAND回路の出力とが入力される第２の3入力AND回路と、第１のイクスクルーシブオア回路の出力とイニシャル信号71と第２のAND回路の出力とが入力される第２の3入力AND回路と、第２のAND回路の出力を受け反転信号を出力するインバータと、第５の電圧比較器の出力信号の反転信号と第６の電圧比較器の出力信号とが入力される第３のAND回路と、第３のAND回路の出力と第７の電圧比較器の出力信号とが入力される第２のイクスクルーシブオア回路と、第６の電圧比較器の出力信号とインバータからの反転信号とイニシャル信号71とが入力される第３の３入力AND回路と、第２のイクスクルーシブオア回路の出力信号とインバータからの反転信号とイニシャル信号71とが入力される第３の３入力AND回路と、第２の３入力AND回路の出力と第４の３入力AND回路の出力とが入力される第２のOR回路と、第３の３入力AND回路の出力と第１の３入力AND回路の出力とが入力される第２のOR回路と、第２のAND回路の出力をイニシャル信号71で保持する第１のフリップフロップ回路と、第２のOR回路の出力をイニシャル信号71で保持する第２のフリップフロップ回路と、第１のOR回路の出力をイニシャル信号71で保持する第３のフリップフロップ回路とから構成することができる。
【００８２】
次に、初期位相設定回路76は、基準クロック85の４倍の周波数を持つインプットクロック75aを受け、基準クロック85の位相との差が0から45度の範囲内にある第１中間クロックと、基準クロック85の位相との差が45度から90度の範囲内にある第２中間クロックと、基準クロック85の位相との差が90度から135度の範囲内にある第３中間クロックと、基準クロック85の位相との差が135度から180度の範囲内にある第４中間クロックとを発生する分周器と、上記第１中間クロック、第２中間クロック、第３中間クロック、及び、第４中間クロックの内どれかを、上記PC1(74)及びPC2(73)の論理値に応じて選択し、選択クロック75bとして出力する選択回路と、選択クロック75bから、選択クロック75bの正転クロック又は反転クロックを上記PC0(72)の論理値に応じて発生するイクスクルージブオア回路とから構成されている。すなわち、上記の第１の状態では、第１中間クロックを選択し、それを分周し、正転クロックとして出力し、上記の第２の状態では、第２中間クロックを選択し、それを分周し、正転クロックとして出力し、上記の第３の状態では、第３中間クロックを選択し、それを分周し、正転クロックとして出力し、上記の第４の状態では、第４中間クロックを選択し、それを分周し、正転クロックとして出力する機能を有する。また、第５の状態から第８の状態においても、第１の状態から第４の状態と同様に、順次、第１の中間クロックから第４の中間クロックを選択し、分周する。しかし、第５の状態から第８の状態において、中間クロックを反転クロックとして出力する点では相違する。
【００８３】
なお、上記の例では、インプットクロックとしてアウトプットクロックの4倍の周波数をもつクロックを採用したが、それにこだわることはなく、n倍の周波数をもつインプットクロックを採用することもできる。その場合、n個の中間クロックの内、k番目のクロックの位相と、基準クロックの位相との差は、360度をnで除し、k倍した位相差となる。それに伴い、初期位相差検出回路から出力される選択信号は、n個のクロックの内の一つを選択可能とする本数となる。さらに、初期位相差検出回路ではn-1種類の基準値が設定され、初期位相差検出回路はn-1の比較器を有することになる。加えて、停止機能付きVCDL67が付加する位相遅延の範囲は、０度から360/n度の範囲内である。
【００８４】
以上をまとめると、実施例２に係るDLL回路が基準クロック信号の位相と、アウトプットクロック信号の位相を比較し、比較結果に応じた電圧を有する信号を出力するエッジトリガ型リニアPDと、エッジトリガ型リニアPDからの信号の電圧を積分した結果に応じた電圧を有する信号を出力する第１のLPFと、第１のLPFからの信号を増幅する増幅器と、増幅器からの信号の電圧を積分した結果に応じた電圧を有する信号を出力する第２のLPFと、第１のLPFが出力する信号の電圧により、基準クロック信号の位相と、アウトプットクロック信号の位相との差を認識し、その位相差に応じた選択信号を発生する初期位相差検出回路と、初期位相差検出回路からの選択信号に応じて、基準クロックの最近接した位相を有し、アウトプットクロック信号のｎ倍の周波数を有し、360度をnで除し、k倍した位相を有する、ｎ個のクロックの内のｋ番目のクロックを選択し、アウトプットクロック信号と同一の周波数を有するように分周した選択クロック信号を出力する初期位相設定回路と前記選択クロック信号に位相遅延を付加したアウトプットクロック信号を出力し、第２のLPFからの信号の電圧に応じて、前記位相遅延を制御する電圧制御可変遅延線とを有する。
【００８５】
従って、実施例２のDLL回路によれば、初期起動時に、基準クロックとアウトプットクロックの位相差を初期位相差検出回路で検出し、基準クロックに対して0〜360/n度以内にあるインプットクロックを選択し、分周することにより、選択クロックとするため、停止機能付きVCDL回路の可変遅延要素回路が0〜360/n度内の位相の調整を行える程度の数に抑えられる効果がある。従って、DLL回路にとって、可変遅延要素回路が回路の大きな部分を占めるので、可変遅延要素回路の数を少なくすることは、回路規模の縮小につながる効果がある。
【００８６】
また、同時に、可変遅延要素回路の数を少なくすることには、DLL回路の消費電流を削減する効果がある。
以下に本発明の特徴を付記する。
（付記１）
イニシャル信号の入力により第１のクロックの初期位相設定を行う遅延ロックループ回路であって、
位相比較器と、
初期位相差検出回路と、
初期位相設定回路と、
位相遅延付加手段とを備え、
前記位相比較器は、基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じた信号を出力する機能を有し、
前記初期位相差検出回路は、前記イニシャル信号の入力時において、前記位相比較器が出力する信号に応じて選択信号を発生する機能を有し、
前記初期位相設定回路は、前記イニシャル信号の入力時において、前記初期位相差検出回路からの選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第２のクロック信号を選択して、第３のクロック信号として出力する機能を有し、
前記位相遅延付加手段は、前記第３のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第１のクロック信号を出力する機能を有することを特徴とする遅延ロックループ回路。
（付記２）
イニシャル信号の入力により第１のクロック信号の初期位相設定を行う遅延ロックループ回路であって、
基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じた信号を出力する位相比較器と、
前記イニシャル信号の入力時において、前記位相比較器が出力する信号に応じた選択信号を発生する初期位相差検出回路と、
前記イニシャル信号の入力時において、前記初期位相差検出回路からの前記選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、前記基準クロック信号に最も近接した位相を有する第２のクロックを選択して、第３のクロック信号として出力する初期位相設定回路と、
前記第３のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第１のクロック信号を出力する電圧制御可変遅延線とを備えること
を特徴とする遅延ロックループ回路。
（付記３）
付記１に記載した遅延ロックループ回路において、
前記複数の第２のクロック信号は、前記初期位相設定回路が、前記基準クロック信号より高周波数を有するクロックを受け、分周することにより発生することを
特徴とする遅延ロックループ回路。
（付記４）
付記１に記載した遅延ロックループ回路において、
前記複数の第２のクロック信号は、ｎ個の第２のクロックから構成され、
前記初期位相設定回路が、前記基準クロック信号のｎ倍の高周波数のクロックを受け、分周をして、発生し、
前記ｎ個の第２のクロック信号の内、ｋ番目の第２のクロック信号の位相は、360度をｎで除し、ｋ倍した位相を有することを特徴とする遅延ロックループ回路。
（付記５）
付記４に記載した遅延ロックループ回路において、
前記位相遅延付加手段が付加できる前記位相遅延の範囲は0度から360度をｎで除した範囲であることを特徴とする遅延ロックループ回路。
（付記６）
付記１に記載した遅延ロックループ回路において、
前記複数の第２のクロック信号は、前記初期位相設定回路が、前記基準クロック信号と同一のクロック周波数を有するクロックを受け、位相を変更することにより発生することを特徴とする遅延ロックループ回路。
（付記７）
リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行ない、イニシャル信号の入力により第１のクロックの初期位相設定を行う遅延ロックループ回路であって、
基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じた電位を有する信号を出力する位相比較器と、
前記リセット信号の入力により位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記位相比較器が出力する信号に応じて選択信号を発生する初期位相差検出回路と、
前記リセット信号の入力により前記位相比較器から出力する信号の電位の初期設定を行なった後、前記イニシャル信号の入力を行ない、前記初期位相差検出回路からの前記選択信号に応じて、複数の位相が異なる第２のクロック信号の内から、前記基準クロックに最も近接した位相を有する第２のクロックを選択して、第３のクロック信号として出力する初期位相設定回路と、
前記第３のクロック信号に、前記位相比較器からの信号に応じた、位相遅延を付加した前記第１のクロック信号を出力する位相遅延付加手段とを備える
ことを特徴とする遅延ロックループ回路。
（付記８）
付記７に記載した遅延ロックループ回路において、
前記位相比較器は、
前記基準クロック信号と前記第１のクロック信号とが入力された場合は、前記基準クロック信号の位相と、前記第１のクロック信号の位相とを比較し、比較結果に応じて、論理値’H’又は’L’を有する信号を出力し、
前記基準クロック信号と固定電位を有する固定信号が入力された場合は、論理値’H’又は論理値’L’を有する固定電位の信号を出力する位相判定部と、
前記位相判定部からの信号の電位を積算して得られた電位を有する信号を出力する積算部とを有し、
前記位相遅延付加手段は、前記リセット信号を受けた場合は、前記第１のクロック信号の出力に変えて、前記固定信号を出力することを
特徴とする遅延ロックループ回路。
（付記９）
付記７に記載した遅延ロックループ回路において、
前記初期位相差検出回路は、
前記位相比較器からの出力信号の電位を、前記初期位相差検出回路に与えられた基準電圧と比較し、高い場合には論理値’H’の信号を出力し、低い場合には論理値’L’の信号を出力する複数の電位判定部と、
前記イニシャル信号が入力された時に、複数の電位判定部からの論理信号の論理をとった論理結果を保持し、前記論理結果に応じた選択信号を出力する論理回路部とを有することを特徴とする遅延ロックループ回路。
【産業上の利用可能性】
【００８７】
本発明によれば、位相遅延を制御するための遅延線に係る素子は減少し、大規模なリセット回路も必要ないので、回路規模が小さく、低消費電力である遅延ロックループ回路を提供できる。
【符号の説明】
【００８８】
１  可変遅延線
２  クロック増幅器
３  固定素子
４  位相検出回路
５  リセット論理回路
６  リセット信号
７  基準クロック信号
８  遅延クロック信号
10  LPF
11  CP
12  位相比較器
13  遅延線
14  内部回路遅延素子
15a  リセット信号
15b  基準クロック信号
15c  遅延クロック信号
16  PD回路
17  LPF
18  VCDL回路
19a  インプット信号
19b  クロック信号
19c  基準クロック信号
20  PD
21  LPF回路
22  初期位相差検出回路
23  出力停止機能付VCDL回路
24  初期位相設定回路
25  基準クロック
26  アウトプットクロック
27  リセット信号
28a  インプットクロック
28b  選択クロック
29  イニシャル信号
30  PD
31  LPF
35  可変遅延要素回路
36  選択回路
37  FIXL信号
38  選択クロック
39  アウトプットクロック
40  位相コントロール信号
41  リセット信号
45  信号受信差動回路
46  増幅差動回路
47  信号出力部
48a  位相コントロール信号
48b  相補信号
48c  出力相補信号
50  エッジトリガ型リニアPD
51  LPF回路
52  出力停止機能付VCDL回路
53  初期位相差検出回路
54  初期位相設定回路
55  基準クロック
56  アウトプットクロック
57  リセット信号
58  イニシャル信号
59a  インプットクロック
59b  選択クロック
60   PC0
61   PC1
65  エッジトリガ型リニアPD
66  LPF
67  停止機能-付きVCDL
68  アウトプットクロック
69  リセット信号
70  初期位相差検出回路
71  イニシャル信号」
72  PC0
73  PC1
74  PC2
75a  インプットクロック
75b  選択クロック
76  初期位相設定回路
77  基準電圧-1.3V
78  基準電圧-1.32V
79  基準電圧-1.34V
80  基準電圧-1.36V
81  基準電圧-1.38V
82  基準電圧-1.4V
83  基準電圧-1.6V
85  基準クロック
90、100  リセット信号
91、101  イニシャル信号
93  インプットクロック
94  アウトプットクロック
95  基準クロック
96  PC0
97  PC1
102  PD出力信号
103  LPF信号
【図１１】
2010081627.tif 000003
【図１】
2010081627.tif 000004
【図２】
2010081627.tif 000005
【図３】
2010081627.tif 000006
【図４】
2010081627.tif 000007
【図５】
2010081627.tif 000008
【図６】
2010081627.tif 000009
【図７】
2010081627.tif 000010
【図８】
2010081627.tif 000011
【図９】
2010081627.tif 000012
【図１０】
2010081627.tif 000013