(57)【要約】【課題】入力電圧の変化に対するバイアス電圧のダイナミックレンジ及びその傾きを可変とした可変バイアス回路を提供する。【解決手段】レイルツーレイルアンプを構成する第１のアンプ４及び第２のアンプ５を設ける。ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７とでカレントミラー回路を構成する。ＰＭＯＳトランジスタＭＰ６のドレインとＶＳＳ電源線２との間に、基本電流生成回路１２と、選択により基本電流生成回路１２に並列接続される選択電流生成回路１４〜１７とを接続する。基本電流生成回路１２に並列接続させる選択電流生成回路の数を制御することにより、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させる。【選択図】図１
2010081455.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が与えられる第１のアンプと、前記入力電圧が与えられる第２のアンプとを有するレイルツーレイルアンプと、
ソースを第１の電源に接続し、ゲートをドレインに接続した第１導電形の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレインと前記第１の電源より低電圧の第２の電源との間に接続され、前記第１のアンプの出力電圧を入力して基本電流を生成する基本電流生成回路と、
選択により前記基本電流生成回路に並列接続され、前記第１のアンプの出力電圧と前記第２のアンプの出力電圧とを入力して選択電流を生成する１以上の選択電流生成回路と、
ソースを前記第１の電源に接続し、ゲートを前記第１の電界効果トランジスタのゲートに接続した第１導電形の第２の電界効果トランジスタと、
ゲートをドレインに接続し、ドレインを前記第２の電界効果トランジスタのドレインに接続し、ソースを前記第２の電源に接続した第２導電形の第３の電界効果トランジスタとを有し、
前記第１の電界効果トランジスタのドレインを第１のバイアス電圧の出力ノード、前記第３の電界効果トランジスタのドレインを第２のバイアス電圧の出力ノードとしていること
を特徴とする可変バイアス回路。
【請求項２】
前記基本電流生成回路は、
ドレインを前記第１の電界効果トランジスタのドレインに接続し、ソースを前記第２の電源線に接続し、ゲートに前記第１のアンプの出力電圧が印加される第２導電形の第４の電界効果トランジスタを有し、
前記選択電流生成回路は、
ドレインを前記第１の電界効果トランジスタのドレインに接続し、ゲートに導通、非導通を制御する制御信号が印加される第２導電形の第５の電界効果トランジスタと、
ドレインを前記第５の電界効果トランジスタのソースに接続し、ゲートに前記第１のアンプの出力電圧及び前記第２のアンプの出力電圧のいずれか一方の電圧が印加される第２導電形の第６の電界効果トランジスタと、
ドレインを前記第６の電界効果トランジスタのソースに接続し、ソースを前記第２の電源線に接続し、ゲートに、前記第１のアンプの出力電圧及び前記第２のアンプの出力電圧のうち、前記第６の電界効果トランジスタのゲートに印加されていない電圧が印加される第２導電形の第７の電界効果トランジスタとを有すること
を特徴とする請求項１に記載の可変バイアス回路。
【請求項３】
前記選択電流生成回路を２個以上設けている場合、前記第６の電界効果トランジスタ及び前記第７の電界効果トランジスタのサイズは各選択電流生成回路で異なること
を特徴とする請求項１又は２に記載の可変バイアス回路。
【請求項４】
前記第１の電源の電圧値をモニタし、前記制御信号を生成する電源モニタ回路を更に有すること
を特徴とする請求項１乃至３のいずれか一項に記載の可変バイアス回路。
【請求項５】
前記第１のバイアス電圧から第１のバイアス電流を生成する第１のバイアス電流生成回路と、
前記第２のバイアス電圧から第２のバイアス電流を生成する第２のバイアス電流生成回路とを更に有すること
を特徴とする請求項１乃至４のいずれか一項に記載の可変バイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイルツーレイル（rail to rail）アンプを備えた可変バイアス回路に関する。
【背景技術】
【０００２】
従来、電圧制御発振器として、例えば、奇数個のインバータをリング接続すると共に、各インバータにバイアス電流を与えるバイアス電流生成用の電界効果トランジスタを設けてなるリング発振器と、制御電圧に対応したバイアス電圧をバイアス電流生成用の電界効果トランジスタに与えるバイアス回路を備えたものが知られている。
【特許文献１】特開平１１−２７１０６号公報
【特許文献２】特表平１０−５０２７８８号公報
【特許文献３】特開２００５−２４４３５４号公報
【特許文献４】特開２００４−２７４２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の電圧制御発振器が設けるバイアス回路は、制御電圧（入力電圧）の変化に対するバイアス電圧（出力電圧）のダイナミックレンジが一定で、かつ、そのダイナミックレンジの傾きを変えることが出来なかった。このため、発振周波数範囲を変更することができず、電源電圧の変化に対する追従性が悪く、電源電圧の幅が広い場合や、異なる電源電圧範囲で使用する場合には、複数の電源電圧範囲に対応した複数のバイアス回路を搭載する必要があるという問題点があった。
【０００４】
本発明は、入力電圧の変化に対するバイアス電圧又はバイアス電流のダイナミックレンジ及びその傾きを可変とした可変バイアス回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
開示する可変バイアス回路は、レイルツーレイルアンプと、第１導電形の第１の電界効果トランジスタと、基本電流生成回路と、１以上の選択電流生成回路と、第１導電形の第２の電界効果トランジスタと、第２導電形の第３の電界効果トランジスタとを有し、前記第１の電界効果トランジスタのドレインを第１のバイアス電圧の出力ノード、前記第３の電界効果トランジスタのドレインを第２のバイアス電圧の出力ノードとするものである。
【０００６】
前記レイルツーレイルアンプは、入力電圧が与えられる第１のアンプと、前記入力電圧が与えられる第２のアンプとを有するものである。前記第１の電界効果トランジスタは、ソースを第１の電源に接続し、ゲートをドレインに接続したものである。
【０００７】
前記基本電流生成回路は、前記第１の電界効果トランジスタのドレインと前記第１の電源より低電圧の第２の電源との間に接続され、前記第１のアンプの出力電圧を入力して基本電流を生成するものである。前記１以上の選択電流生成回路は、選択により前記基本電流生成回路に並列接続され、前記第１のアンプの出力電圧と前記第２のアンプの出力電圧とを入力して選択電流を生成するものである。
【０００８】
前記第２の電界効果トランジスタは、ソースを前記第１の電源に接続し、ゲートを前記第１の電界効果トランジスタのゲートに接続したものである。前記第３の電界効果トランジスタは、ゲートをドレインに接続し、ドレインを前記第２の電界効果トランジスタのドレインに接続し、ソースを前記第２の電源に接続したものである。
【発明の効果】
【０００９】
開示した可変バイアス回路においては、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとでカレントミラー回路が構成されている。そして、前記第１の電界効果トランジスタのドレインと前記第２の電源との間に、前記基本電流生成回路と、選択により前記基本電流生成回路に並列接続される前記１以上の選択電流生成回路とが接続されている。
【００１０】
したがって、前記基本電流生成回路に並列接続される前記選択電流生成回路の数を制御することにより、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタに流れる電流を変化させることができる。即ち、入力電圧の変化に対する前記第１のバイアス電圧及び前記第２のバイアス電圧のダイナミックレンジ及びその傾きを可変とすることができる。
【００１１】
また、前記第１のバイアス電圧から第１のバイアス電流を生成する第１のバイアス電流生成回路と、前記第２のバイアス電圧から第２のバイアス電流を生成する第２のバイアス電流生成回路とを備えるように構成する場合には、入力電圧に対する第１のバイアス電流及び第２のバイアス電流のダイナミックレンジ及びその傾きを可変とすることができる。
【発明を実施するための最良の形態】
【００１２】
（第１実施形態）
図１は本発明の第１実施形態を示す回路図である。図１中、１は正の電源電圧ＶＤＤを供給するＶＤＤ電源線、２は接地電圧ＶＳＳに設定されるＶＳＳ電源線、３は入力電圧ＶＩＮが与えられる入力端子、４は第１のアンプ、５は第２のアンプ、６は第１のアンプ４に対応して設けられた第１のアンプ安定化回路、７は第２のアンプ５に対応して設けられた第２のアンプ安定化回路、８は第１のバイアス電圧ＶＯＵＴ１を生成する第１のバイアス電圧生成回路、９は第２のバイアス電圧ＶＯＵＴ２を生成する第２のバイアス電圧生成回路である。
【００１３】
第１のアンプ４及び第２のアンプ５はレイルツーレイルアンプを構成するものである。第１のアンプ４は、定電流源１０と、駆動トランジスタをなすＰＭＯＳトランジスタＭＰ１、ＭＰ２と、カレントミラー負荷回路を構成するＮＭＯＳトランジスタＭＮ３、ＭＮ４とを有している。
【００１４】
定電流源１０は、電流入力端子をＶＤＤ電源線１に接続している。ＰＭＯＳトランジスタＭＰ１は、ソースを定電流源１０の電流出力端子に接続し、ゲートを入力端子３に接続し、ドレインをノードＮ１に接続している。ＰＭＯＳトランジスタＭＰ２は、ソースを定電流源１０の電流出力端子に接続し、ゲートをノードＮ２に接続し、ドレインをノードＮ３に接続している。
【００１５】
ＮＭＯＳトランジスタＭＮ３は、ドレインをノードＮ１に接続し、ゲートをＮＭＯＳトランジスタＭＮ４のゲートに接続し、ソースをＶＳＳ電源線２に接続している。ＮＭＯＳトランジスタＭＮ４は、ドレイン及びゲートをノードＮ３に接続し、ソースをＶＳＳ電源線２に接続している。
【００１６】
第２のアンプ５は、カレントミラー負荷回路を構成するＰＭＯＳトランジスタＭＰ３、ＭＰ４と、駆動トランジスタをなすＮＭＯＳトランジスタＭＮ１、ＭＮ２と、定電流源１１とを有している。ＰＭＯＳトランジスタＭＰ３は、ソースをＶＤＤ電源線１に接続し、ゲートをＰＭＯＳトランジスタＭＰ４のゲートに接続し、ドレインをノードＮ４に接続している。ＰＭＯＳトランジスタＭＰ４は、ソースをＶＤＤ電源線１に接続し、ゲート及びドレインをノードＮ５に接続している。
【００１７】
ＮＭＯＳトランジスタＭＮ１は、ドレインをノードＮ４に接続し、ゲートを入力端子３に接続し、ソースを定電流源１１の電流入力端子に接続している。ＮＭＯＳトランジスタＭＮ２は、ドレインをノードＮ５に接続し、ゲートをノードＮ６に接続し、ソースを定電流源１１の電流入力端子に接続している。定電流源１１は、電流出力端子をＶＳＳ電源線２に接続している。
【００１８】
第１のアンプ安定化回路６は、ＰＭＯＳトランジスタＭＰ５と、ＮＭＯＳトランジスタＭＮ５、ＭＮ６とを有している。ＰＭＯＳトランジスタＭＰ５は、ソースをＶＤＤ電源線１に接続し、ゲート及びドレインをノードＮ２に接続している。ＮＭＯＳトランジスタＭＮ５は、ドレインをノードＮ２に接続し、ゲートに電源電圧ＶＤＤが印加されるように構成されている。ＮＭＯＳトランジスタＭＮ６は、ドレインをＮＭＯＳトランジスタＭＮ５のソースに接続し、ゲートをノードＮ１に接続し、ソースをＶＳＳ電源線２に接続している。
【００１９】
第２のアンプ安定化回路７は、ＰＭＯＳトランジスタＭＰ７と、ＮＭＯＳトランジスタＭＮ９、ＭＮ１０とを有している。ＰＭＯＳトランジスタＭＰ７は、ソースをＶＤＤ電源線１に接続し、ゲート及びドレインをノードＮ６に接続している。ＮＭＯＳトランジスタＭＮ９は、ドレインをノードＮ６に接続し、ゲートに電源電圧ＶＤＤが印加されるように構成されている。ＮＭＯＳトランジスタＭＮ１０は、ドレインをＮＭＯＳトランジスタＭＮ９のソースに接続し、ゲートをノードＮ４に接続し、ソースをＶＳＳ電源線２に接続している。
【００２０】
第１のバイアス電圧生成回路８は、ＰＭＯＳトランジスタＭＰ６と、基本電流生成回路１２と、選択電流生成回路群１３とを有し、ノードＮ７を第１のバイアス電圧ＶＯＵＴ１の出力ノードとしている。ＰＭＯＳトランジスタＭＰ６は、ソースをＶＤＤ電源線１に接続し、ゲート及びドレインをノードＮ７に接続している。
【００２１】
基本電流生成回路１２は、ＮＭＯＳトランジスタＭＮ７、ＭＮ８を有している。ＮＭＯＳトランジスタＭＮ７は、ドレインをノードＮ７に接続し、ゲートに電源電圧ＶＤＤが印加されるように構成されている。ＮＭＯＳトランジスタＭＮ８は、ドレインをＮＭＯＳトランジスタＭＮ７のソースに接続し、ゲートをノードＮ１に接続し、ソースをＶＳＳ電源線２に接続している。ＮＭＯＳトランジスタＭＮ６、ＭＮ８は同一サイズとされている。
【００２２】
第２のバイアス電圧生成回路９は、ＰＭＯＳトランジスタＭＰ７と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２とを有し、ノードＮ８を第２のバイアス電圧ＶＯＵＴ２の出力ノードとしている。ＰＭＯＳトランジスタＭＰ７は、ソースをＶＤＤ電源線１に接続し、ゲートをノードＮ７に接続している。ＮＭＯＳトランジスタＭＮ１１は、ドレインをＰＭＯＳトランジスタＭＰ７のドレインに接続し、ソースをノードＮ８に接続し、ゲートに電源電圧ＶＤＤが印加されるように構成されている。ＮＭＯＳトランジスタＭＮ１２は、ドレイン及びゲートをノードＮ８に接続し、ソースをＶＳＳ電源線２に接続している。
【００２３】
図２は選択電流生成回路群１３の構成を示す回路図である。選択電流生成回路群１３は、選択電流生成回路１４〜１７を有している。選択電流生成回路１４は、ＮＭＯＳトランジスタＭＮ１３〜ＭＮ１５を有している。ＮＭＯＳトランジスタＭＮ１３は、スイッチ素子として機能するものであり、ドレインをノードＮ７に接続し、ゲートをスイッチ制御信号ＳＷ１が印加される外部端子であるスイッチ制御信号入力端子１８に接続している。
【００２４】
ＮＭＯＳトランジスタＭＮ１４は、ドレインをＮＭＯＳトランジスタＭＮ１３のソースに接続し、ゲートをノードＮ１に接続している。ＮＭＯＳトランジスタＭＮ１５は、ドレインをＮＭＯＳトランジスタＭＮ１４のソースに接続し、ゲートをノードＮ４に接続し、ソースをＶＳＳ電源線２に接続している。したがって、ＮＭＯＳトランジスタＭＮ１４のゲートには第１のアンプ４の出力電圧ＶＢが与えられ、ＮＭＯＳトランジスタＭＮ１５のゲートには第２のアンプ５の出力電圧ＶＡが与えられる。ＮＭＯＳトランジスタＭＮ１４のゲートには第２のアンプ５の出力電圧ＶＡが与えられ、ＮＭＯＳトランジスタＭＮ１５のゲートには第１のアンプ４の出力電圧ＶＢが与えられるように構成しても良い。
【００２５】
選択電流生成回路１５は、ＮＭＯＳトランジスタＭＮ１６〜ＭＮ１８を有している。ＮＭＯＳトランジスタＭＮ１６は、スイッチ素子として機能するものであり、ドレインをノードＮ７に接続し、ゲートをスイッチ制御信号ＳＷ２が印加される外部端子であるスイッチ制御信号入力端子１９に接続している。
【００２６】
ＮＭＯＳトランジスタＭＮ１７は、ドレインをＮＭＯＳトランジスタＭＮ１６のソースに接続し、ゲートをノードＮ１に接続している。ＮＭＯＳトランジスタＭＮ１８は、ドレインをＮＭＯＳトランジスタＭＮ１７のソースに接続し、ゲートをノードＮ４に接続し、ソースをＶＳＳ電源線２に接続している。したがって、ＮＭＯＳトランジスタＭＮ１７のゲートには第１のアンプ４の出力電圧ＶＢが与えられ、ＮＭＯＳトランジスタＭＮ１８のゲートには第２のアンプ５の出力電圧ＶＡが与えられる。ＮＭＯＳトランジスタＭＮ１７のゲートには第２のアンプ５の出力電圧ＶＡが与えられ、ＮＭＯＳトランジスタＭＮ１８のゲートには第１のアンプ４の出力電圧ＶＢが与えられるように構成しても良い。
【００２７】
選択電流生成回路１６は、ＮＭＯＳトランジスタＭＮ１９〜ＭＮ２１を有している。ＮＭＯＳトランジスタＭＮ１９は、スイッチ素子として機能するものであり、ドレインをノードＮ７に接続し、ゲートをスイッチ制御信号ＳＷ３が印加される外部端子であるスイッチ制御信号入力端子２０に接続している。
【００２８】
ＮＭＯＳトランジスタＭＮ２０は、ドレインをＮＭＯＳトランジスタＭＮ１９のソースに接続し、ゲートをノードＮ１に接続している。ＮＭＯＳトランジスタＭＮ２１は、ドレインをＮＭＯＳトランジスタＭＮ２０のソースに接続し、ゲートをノードＮ４に接続し、ソースをＶＳＳ電源線２に接続している。したがって、ＮＭＯＳトランジスタＭＮ２０のゲートには第１のアンプ４の出力電圧ＶＢが与えられ、ＮＭＯＳトランジスタＭＮ２１のゲートには第２のアンプ５の出力電圧ＶＡが与えられる。ＮＭＯＳトランジスタＭＮ２０のゲートには第２のアンプ５の出力電圧ＶＡが与えられ、ＮＭＯＳトランジスタＭＮ２１のゲートには第１のアンプ４の出力電圧ＶＢが与えられるように構成しても良い。
【００２９】
選択電流生成回路１７は、ＮＭＯＳトランジスタＭＮ２２〜ＭＮ２４を有している。ＮＭＯＳトランジスタＭＮ２２は、スイッチ素子として機能するものであり、ドレインをノードＮ７に接続し、ゲートをスイッチ制御信号ＳＷ４が印加される外部端子であるスイッチ制御信号入力端子２１に接続している。
【００３０】
ＮＭＯＳトランジスタＭＮ２３は、ドレインをＮＭＯＳトランジスタＭＮ２２のソースに接続し、ゲートをノードＮ１に接続している。ＮＭＯＳトランジスタＭＮ２４は、ドレインをＮＭＯＳトランジスタＭＮ２３のソースに接続し、ゲートをノードＮ４に接続し、ソースをＶＳＳ電源線２に接続している。したがって、ＮＭＯＳトランジスタＭＮ２３のゲートには第１のアンプ４の出力電圧ＶＢが与えられ、ＮＭＯＳトランジスタＭＮ２４のゲートには第２のアンプ５の出力電圧ＶＡが与えられる。ＮＭＯＳトランジスタＭＮ２３のゲートには第２のアンプ５の出力電圧ＶＡが与えられ、ＮＭＯＳトランジスタＭＮ２４のゲートには第１のアンプ４の出力電圧ＶＢが与えられるように構成しても良い。なお、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５、ＭＮ１７、ＭＮ１８、ＭＮ２０、ＭＮ２１、ＭＮ２３、ＭＮ２４は同一サイズとされている。
【００３１】
このように構成された本発明の第１実施形態においては、入力端子３に入力電圧ＶＩＮが印加されると、第１のアンプ４のＰＭＯＳトランジスタＭＰ１のゲートと第２のアンプ５のＮＭＯＳトランジスタＭＮ１のゲートに入力電圧ＶＩＮが印加される。この場合、第１のアンプ４と第２のアンプ５とのイマジナリーショートにより、ＰＭＯＳトランジスタＭＰ２のゲート電圧とＮＭＯＳトランジスタＭＮ２のゲート電圧とが入力電圧ＶＩＮと等しくなるように第１のアンプ４、第２のアンプ５、第１のアンプ安定化回路６及び第２のアンプ安定化回路７が動作する。
【００３２】
即ち、第１のアンプ４は、ＰＭＯＳトランジスタＭＰ１のゲートに入力電圧ＶＩＮが印加されることにより、ノードＮ１に出力電圧ＶＢを出力する。この出力電圧ＶＢは、ＮＭＯＳトランジスタＭＮ６のゲートに印加される。この結果、ＮＭＯＳトランジスタＭＮ６は、入力電圧ＶＩＮとＰＭＯＳトランジスタＭＰ２のゲート電圧が同一になるような電流Ｉ１ａを流し、第１のアンプ４の動作が安定する。
【００３３】
第２のアンプ５は、ＮＭＯＳトランジスタＭＮ１のゲートに入力電圧ＶＩＮが印加されることにより、ノードＮ４に出力電圧ＶＡを出力する。この出力電圧ＶＡは、ＮＭＯＳトランジスタＭＮ１０のゲートに印加される。この結果、ＮＭＯＳトランジスタＭＮ１０は、入力電圧ＶＩＮとＮＭＯＳトランジスタＭＮ２のゲート電圧が同一になるような電流Ｉ２を流し、第２のアンプ５の動作が安定する。
【００３４】
第１のアンプ４の出力電圧ＶＢは、ＮＭＯＳトランジスタＭＮ８のゲートにも印加される。この結果、ＮＭＯＳトランジスタＭＮ８のドレイン・ソース間電流Ｉｄｓとして、基本電流Ｉ１ｂが流れる。ＮＭＯＳトランジスタＭＮ６、ＭＮ８は同一サイズとされているので、基本電流Ｉ１ｂの電流値は、電流Ｉ１ａの電流値に等しい。
【００３５】
また、第１のアンプ４の出力電圧ＶＢは、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１７、ＭＮ２０、ＭＮ２３のゲートに印加される。第２のアンプ５の出力電圧ＶＡは、ＮＭＯＳトランジスタＭＮ１５、ＭＮ１８、ＭＮ２１、ＭＮ２４のゲートに印加される。そこで、ＮＭＯＳトランジスタＭＮ１３がＯＮになると、選択電流生成回路１４には選択電流Ｉαが流れる。ＮＭＯＳトランジスタＭＮ１６がＯＮになると、選択電流生成回路１５には選択電流Ｉβが流れる。ＮＭＯＳトランジスタＭＮ１９がＯＮになると、選択電流生成回路１６には選択電流Ｉγが流れる。ＮＭＯＳトランジスタＭＮ２２がＯＮになると、選択電流生成回路１７には選択電流Ｉδが流れる。
【００３６】
本発明の第１実施形態では、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５、ＭＮ１７、ＭＮ１８、ＭＮ２０、ＭＮ２１、ＭＮ２３、ＭＮ２４は同一サイズとされているので、選択電流Ｉα、Ｉβ、Ｉγ、Ｉδの電流値は同一となる。また、選択電流Ｉα、Ｉβ、Ｉγ、Ｉδの電流値は、電流Ｉ１ａ及び電流Ｉ２のうち、電流値の少ない方の電流の電流値と等しくなる。
【００３７】
ここで、例えば、スイッチ制御信号ＳＷ１〜ＳＷ４＝Ｌレベルの場合には、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１６、ＭＮ１９、ＭＮ２２がＯＦＦとなり、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３は基本電流Ｉ１ｂとなる。ＰＭＯＳトランジスタＭＰ６、ＭＰ７は、カレントミラー回路を構成しているので、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４の電流値は、基本電流Ｉ１ｂの電流値となる。
【００３８】
スイッチ制御信号ＳＷ１＝Ｈレベル、スイッチ制御信号ＳＷ２〜ＳＷ４＝Ｌレベルの場合には、ＮＭＯＳトランジスタＭＮ１３がＯＮ、ＮＭＯＳトランジスタＭＮ１６、ＭＮ１９、ＭＮ２２がＯＦＦとなり、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３は、「基本電流Ｉ１ｂ＋選択電流Ｉα」となる。この結果、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３の電流値及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４の電流値は、基本電流Ｉ１ｂの電流値と選択電流Ｉαの電流値との合計電流値となる。
【００３９】
スイッチ制御信号ＳＷ１、ＳＷ２＝Ｈレベル、スイッチ制御信号ＳＷ３、ＳＷ４＝Ｌレベルの場合には、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１６がＯＮ、ＮＭＯＳトランジスタＭＮ１９、ＭＮ２２がＯＦＦとなり、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３は、「基本電流Ｉ１ｂ＋選択電流Ｉα＋選択電流Ｉβ」となる。この結果、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３の電流値及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４の電流値は、基本電流Ｉ１ｂの電流値と選択電流Ｉα、Ｉβの電流値との合計電流値となる。
【００４０】
スイッチ制御信号ＳＷ１〜ＳＷ３＝Ｈレベル、スイッチ制御信号ＳＷ４＝Ｌレベルの場合には、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１６、ＭＮ１９がＯＮ、ＮＭＯＳトランジスタＭＮ２２がＯＦＦとなり、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３は、「基本電流Ｉ１ｂ＋選択電流Ｉα＋選択電流Ｉβ＋選択電流Ｉγ」となる。この結果、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４の電流値は、基本電流Ｉ１ｂの電流値と選択電流Ｉα、Ｉβ、Ｉγの電流値との合計電流値となる。
【００４１】
また、スイッチ制御信号ＳＷ１〜ＳＷ４＝Ｈレベルの場合には、ＰＭＯＳトランジスタＭＰ６に流れる電流は、「基本電流Ｉ１ｂ＋選択電流Ｉα＋選択電流Ｉβ＋選択電流Ｉγ＋選択電流Ｉδ」となる。この結果、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３の電流値及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４の電流値は、基本電流Ｉ１ｂの電流値と選択電流Ｉα、Ｉβ、Ｉγ、Ｉδの電流値との合計電流値となる。
【００４２】
図３は本発明の第１実施形態の効果を説明するための図であり、入力電圧ＶＩＮとＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３との関係を示している。図３中、Ｐ０は電流Ｉ３＝基本電流Ｉ１ｂの場合、Ｐ１は電流Ｉ３＝「基本電流Ｉ１ｂ＋選択電流Ｉα」の場合、Ｐ２は電流Ｉ３＝「基本電流Ｉ１ｂ＋選択電流Ｉα＋選択電流Ｉβ」の場合、Ｐ３は電流Ｉ３＝「基本電流Ｉ１ｂ＋選択電流Ｉα＋選択電流Ｉβ＋選択電流Ｉγ」の場合、Ｐ４は電流Ｉ３＝「基本電流Ｉ１ｂ＋選択電流Ｉα＋選択電流Ｉβ＋選択電流Ｉγ＋選択電流Ｉδ」の場合である。
【００４３】
図３から明らかなように、基本電流生成回路１２に並列接続される選択電流生成回路の数を変えると、入力電圧ＶＩＮの変化に対するＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３のダイナミックレンジ及びその傾きが変化することが分かる。この場合、基本電流生成回路１２に並列接続される選択電流生成回路の数が増えるほど、入力電圧ＶＩＮの変化に対するＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３のダイナミックレンジが広がり、かつ、ダイナミックレンジの傾きが増加することが分かる。
【００４４】
なお、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５のサイズと、ＮＭＯＳトランジスタＭＮ１７、ＭＮ１８のサイズと、ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１のサイズと、ＭＮ２３、ＭＮ２４のサイズとを異なるものとすることにより、選択電流生成回路１４、１５、１６、１７に流れる選択電流Ｉα、Ｉβ、Ｉγ、Ｉδの電流値を異なるものとしても良い。例えば、（選択電流Ｉαの電流値）×８＝（選択電流Ｉβの電流値）×４＝（選択電流Ｉγの電流値）×２＝（選択電流Ｉδの電流値）となるように重み付けを行うようにしても良い。
【００４５】
図４は本発明の第１実施形態の使用例を示す回路図であり、ＰＬＬ（Phase-locked loop）回路を示している。図４に示すＰＬＬ回路は、位相周波数検出器２４と、チャージポンプ２５と、ローパスフィルタ２６と、本発明の第１実施形態２７と、電圧制御発振器２８と、分周器２９とを有している。
【００４６】
図５は電圧制御発振器２８が備えるリング発振器を構成する差動遅延バッファの構成を示す回路図である。図５中、ＭＰ８、ＭＰ９はＰＭＯＳトランジスタ、ＭＮ２５〜ＭＮ２７はＮＭＯＳトランジスタ、ＩＮ、／ＩＮは相補関係にある入力信号、ＯＵＴ、／ＯＵＴは相補関係にある出力信号である。本例では、ＰＭＯＳトランジスタＭＰ８、ＭＰ９のゲートにバイアス電圧ＶＯＵＴ１が与えられ、ＮＭＯＳトランジスタＭＮ２７のゲートにバイアス電圧ＶＯＵＴ２が与えられる。
【００４７】
なお、ＰＭＯＳトランジスタＭＰ８、ＭＰ９のゲートにバイアス電圧ＶＯＵＴ１を与え、ＮＭＯＳトランジスタＭＮ２７のゲートには固定バイアス電圧を与えるように構成することもできるし、また、ＰＭＯＳトランジスタＭＰ８、ＭＰ９のゲートに固定バイアス電圧を与え、ＮＭＯＳトランジスタＭＮ２７のゲートにバイアス電圧ＶＯＵＴ２を与えるように構成することもできる。
【００４８】
図６は図４に示すＰＬＬ回路における本発明の第１実施形態２７への入力電圧ＶＩＮと電圧制御発振器２８の発振周波数との関係を示す図である。図６中、Ｑ０は電流Ｉ３＝基本電流Ｉ１ｂの場合、Ｑ１は電流Ｉ３＝「基本電流Ｉ１ｂ＋選択電流Ｉα」の場合である。図６から、電圧制御発振器２８の発振周波数範囲は、基本電流生成回路１２に選択電流生成回路１４を並列接続した場合（Ｑ１）の方が、基本電流生成回路１２に選択電流生成回路１４を並列接続しない場合（Ｑ０）よりも広くなっていることが分かる。
【００４９】
以上のように、本発明の第１実施形態においては、レイルツーレイルアンプを構成する第１のアンプ４及び第２のアンプ５を設けている。また、ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７とでカレントミラー回路を構成している。そして、ＰＭＯＳトランジスタＭＰ６のドレインとＶＳＳ電源線２との間に、基本電流生成回路１２と、選択により基本電流生成回路１２に並列接続される選択電流生成回路１４〜１７とを接続している。
【００５０】
したがって、スイッチ制御信号ＳＷ１〜ＳＷ４によって、基本電流生成回路１２に並列接続させる選択電流生成回路の数を制御することにより、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させることができる。この結果、第１のバイアス電圧ＶＯＵ１及び第２のバイアス電圧ＶＯＵＴ２のダイナミックレンジ及びその傾きを変化させることができる。
【００５１】
したがって、また、本発明の第１実施形態を使用する図４に示すＰＬＬ回路においては、電圧制御発振器２８内のリング発振器を構成する差動遅延バッファに与えるバイアス電圧のダイナミックレンジ及びその傾きを可変とすることができる。これにより、電圧制御発振器２８の電源電圧変化に対する追随性が良くなり、電源電圧の幅が広い場合や、異なる電源電圧範囲で使用する場合においても、複数の電源電圧範囲に対応した複数のバイアス回路を搭載する必要がないという効果を得ることができる。
【００５２】
また、スイッチ制御信号ＳＷ１〜ＳＷ４により、発振周波数範囲を選択することができるので、回路の流用性が高まり、開発の効率化や品質の安定化を図ることができるという効果や、発振周波数範囲を従来よりも広くとれることから、より高速な回路に使用可能となる。
【００５３】
（第２実施形態）
図７は本発明の第２実施形態を示す回路図である。本発明の第２実施形態は、本発明の第１実施形態が設けるスイッチ制御信号入力端子１８〜２１を設けず、この代わりに、電源モニタ回路３２を設け、電源モニタ回路３２が出力するスイッチ制御信号ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４をそれぞれＮＭＯＳトランジスタＭＮ１３、ＭＮ１６、ＭＮ１９、ＭＮ２２のゲートに与えるようにし、その他については、本発明の第１実施形態と同様に構成したものである。
【００５４】
図８は電源モニタ回路３２の構成を示す回路図である。図８中、３３、３４はＶＤＤ電源線１とＶＳＳ電源線２との間に直列接続された抵抗、３５はノードＮ９の電圧を検出するボルテージフォロア回路をなすオペアンプ、３６はオペアンプ３５の出力電圧をスイッチ制御信号ＳＷ１〜ＳＷ４に変換するアナログ／デジタル変換器である。
【００５５】
アナログ／デジタル変換器３６は、Ｖ１＞ＶＤＤ≧Ｖ２のときは、スイッチ制御信号ＳＷ１〜ＳＷ４＝Ｌレベル、Ｖ２＞ＶＤＤ≧Ｖ３のときは、スイッチ制御信号ＳＷ１＝Ｈレベル、スイッチ制御信号ＳＷ２〜ＳＷ４＝Ｌレベル、Ｖ３＞ＶＤＤ≧Ｖ４のときは、スイッチ制御信号ＳＷ１、ＳＷ２＝Ｈレベル、スイッチ制御信号ＳＷ３、ＳＷ４＝Ｌレベル、Ｖ４＞ＶＤＤ≧Ｖ５のときは、スイッチ制御信号ＳＷ１〜ＳＷ３＝Ｈレベル、スイッチ制御信号ＳＷ４＝Ｌレベル、Ｖ５＞ＶＤＤ≧Ｖ６のときは、スイッチ制御信号ＳＷ１〜ＳＷ４＝Ｈレベルとなるように、オペアンプ３５の出力電圧をスイッチ制御信号ＳＷ１〜ＳＷ４に変換する。電圧Ｖ１〜Ｖ６は設計事項である。
【００５６】
本発明の第２実施形態によれば、電源電圧ＶＤＤの電圧値の変化に対して、基本電流生成回路１２に並列接続させる選択電流生成回路の数を電源モニタ回路３２により自動制御し、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させることができる。この結果、第１のバイアス電圧ＶＯＵ１及び第２のバイアス電圧ＶＯＵＴ２のダイナミックレンジ及びその傾きを変化させることができる。
【００５７】
したがって、また、図４に示すＰＬＬ回路において、本発明の第１実施形態２７の代わりに、本発明の第２実施形態を使用する場合には、電源電圧ＶＤＤの電圧値の変化に対して、電圧制御発振器内のリング発振器を構成する差動遅延バッファに与えるバイアス電流のダイナミックレンジ及びその傾きを自動制御することができ、電圧制御発振器２８の電源電圧変化に対する追随性を向上させることができる。また、本発明の第１実施形態と同様に、電源電圧の幅が広い場合や、異なる電源電圧範囲で使用する場合においても、複数の電源電圧範囲に対応した複数のバイアス回路を搭載する必要がないという効果を得ることができる。
【００５８】
（第３実施形態）
図９は本発明の第３実施形態を示す回路図である。本発明の第３実施形態は、本発明の第１実施形態に、第１のバイアス電流生成回路を構成するＰＭＯＳトランジスタＭＰ１０と、第２のバイアス電流生成回路を構成するＮＭＯＳトランジスタＭＮ２８とを追加したものである。
【００５９】
ＰＭＯＳトランジスタＭＰ１０は、ソースをＶＤＤ電源線１に接続し、ゲートをノードＮ７に接続している。ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ１０とでカレントミラー回路が構成されており、ＰＭＯＳトランジスタＭＰ１０には、ＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ３に比例したバイアス電流ＩＯＵＴ１が流れる。
【００６０】
ＮＭＯＳトランジスタＭＮ２８は、ソースをＶＳＳ電源線２に接続し、ゲートをノードＮ８に接続している。ＮＭＯＳトランジスタＭＮ１２とＮＭＯＳトランジスタＭＮ２８とでカレントミラー回路が構成されており、ＮＭＯＳトランジスタＭＮ２８には、ＮＭＯＳトランジスタＭＮ１２に流れる電流Ｉ４に比例したバイアス電流ＩＯＵＴ２が流れる。
【００６１】
図１０は本発明の第３実施形態の使用例を示す回路図であり、ＤＬＬ（Delay-locked loop）回路を示している。図１０に示すＤＬＬ回路は、バッファ３９〜４１と、位相周波数検出器４２と、チャージポンプ４３と、ローパルフィルタ４４と、本発明の第３実施形態４５と、遅延回路４６とを有している。ＦＩＮは入力信号、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴｎは出力信号である。
【００６２】
本例の場合、例えば、ＰＭＯＳトランジスタＭＰ１０は、遅延回路４６を構成する遅延バッファのＶＤＤ電源側に設けられるバイアス電流生成用のＰＭＯＳトランジスタとして使用され、ＮＭＯＳトランジスタＭＮ２８は、遅延回路４６を構成する遅延バッファのＶＳＳ電源側に設けられるバイアス電流生成用のＮＭＯＳトランジスタとして使用される。
【００６３】
本発明の第３実施形態においては、スイッチ制御信号ＳＷ１〜ＳＷ４によって、基本電流生成回路１２に並列接続させる選択電流生成回路の数を制御することにより、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させることができる。この結果、第１のバイアス電流ＩＯＵＴ１及び第２のバイアス電流ＩＯＵＴ２のダイナミックレンジ及びその傾きを変化させることができる。
【００６４】
したがって、また、本発明の第３実施形態を使用する図１０に示すＤＬＬ回路においては、遅延回路４６内の遅延バッファに与えるバイアス電流のダイナミックレンジ及びその傾きを可変とすることができる。これにより、遅延回路４６の電源電圧変化に対する追随性が良くなり、入力周波数範囲を広くすることができる。
【００６５】
また、スイッチ制御信号ＳＷ１〜ＳＷ４により、入力周波数範囲を選択することができるので、回路の流用性が高まり、開発の効率化や品質の安定化を図ることができるという効果や、入力周波数範囲を従来よりも広くとれることから、より高速な回路に使用可能となる。
【００６６】
（第４実施形態）
図１１は本発明の第４実施形態を示す回路図である。本発明の第４実施形態は、本発明の第３実施形態が設けるスイッチ制御信号入力端子１８〜２１を設けず、この代わりに、図７に示す電源モニタ回路３２と同一構成の電源モニタ回路４７を設け、電源モニタ回路４７が出力するスイッチ制御信号ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４をそれぞれＮＭＯＳトランジスタＭＮ１３、ＭＮ１６、ＭＮ１９、ＭＮ２２のゲートに与えるようにし、その他については、本発明の第３実施形態と同様に構成したものである。
【００６７】
本発明の第４実施形態によれば、電源電圧ＶＤＤの変動に対して、基本電流生成回路１２に並列接続させる選択電流生成回路の数を電源モニタ回路４７により自動制御し、ＮＭＯＳトランジスタＭＰ６に流れる電流Ｉ３及びＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ４のダイナミックレンジ及びその傾きを変化させることができる。この結果、第１のバイアス電流ＩＯＵＴ１及び第２のバイアス電流ＩＯＵＴ２のダイナミックレンジ及びその傾きを変化させることができる。
【００６８】
したがって、また、図１０に示すＤＬＬ回路において、本発明の第３実施形態４５の代わりに、本発明の第４実施形態を使用する場合には、電源電圧ＶＤＤの電圧値の変化に対して、遅延回路４６内の遅延バッファに与えるバイアス電流のダイナミックレンジ及びその傾きを自動制御することができる。これにより、遅延回路４６の電源電圧変化に対する追随性を向上させることができ、入力周波数範囲を広くすることができる。
【００６９】
なお、本発明の第１実施形態〜第４実施形態においては、基本電流生成回路１２を構成するＮＭＯＳトランジスタＭＮ８のゲートを第１のアンプ４のノードＮ１に接続しているが、この代わりに、第２のアンプ５のノードＮ４に接続するように構成しても良い。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態を示す回路図である。
【図２】本発明の第１実施形態が備える選択電流生成回路群の構成を示す回路図である。
【図３】本発明の第１実施形態の効果を説明するための図である。
【図４】本発明の第１実施形態の使用例を示す回路図である。
【図５】図４に示すＰＬＬ回路内の電圧制御発振器が備えるリング発振器を構成する差動遅延バッファの構成を示す回路図である。
【図６】図４に示すＰＬＬ回路における本発明の第１実施形態への入力電圧と電圧制御発振器の発振周波数との関係を示す図である。
【図７】本発明の第２実施形態を示す回路図である。
【図８】本発明の第２実施形態が備える電源モニタ回路の構成を示す回路図である。
【図９】本発明の第３実施形態を示す回路図である。
【図１０】本発明の第３実施形態の使用例を示す回路図である。
【図１１】本発明の第４実施形態を示す回路図である。
【符号の説明】
【００７１】
ＭＰ１〜ＭＰ１０…ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ２８…ＮＭＯＳトランジスタ
１…ＶＤＤ電源線
２…ＶＳＳ電源線
３…入力端子
４…第１のアンプ
５…第２のアンプ
６…第１のアンプ安定化回路
７…第２のアンプ安定化回路
８…第１のバイアス電圧生成回路
９…第２のバイアス電圧生成回路
１０、１１…定電流源
１２…基本電流生成回路
１３…選択電流生成回路群
１４〜１７…選択電流生成回路
１８〜２１…スイッチ制御信号入力端子
２４…位相周波数検出器
２５…チャージポンプ
２６…ローパスフィルタ
２７…本発明の第１実施形態
２８…電圧制御発振器
２９…分周器
３２…電源モニタ回路
３３、３４…抵抗
３５…オペアンプ
３６…アナログ／デジタル変換器
３９〜４１…バッファ
４２…位相周波数検出器
４３…チャージポンプ
４４…ローパスフィルタ
４５…本発明の第３実施形態
４６…遅延回路
４７…電源モニタ回路
【図１】
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【図２】
2010081455.tif 000004
【図３】
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【図４】
2010081455.tif 000006
【図５】
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【図６】
2010081455.tif 000008
【図７】
2010081455.tif 000009
【図８】
2010081455.tif 000010
【図９】
2010081455.tif 000011
【図１０】
2010081455.tif 000012
【図１１】
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