(57)【要約】【課題】シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができる撮像素子およびその制御方法並びにカメラを提供する。【解決手段】３トランジスタ駆動型の画素回路１１において、リセットトランジスタ１１３のドレインが駆動信号線ＤＲＮＬ（ｎ）に接続され、増幅トランジスタ１１４のドレインが電源電圧ＶＤＤに接続されている。行駆動回路１２ａは、駆動信号線ＤＲＮＬ（ｎ）に印加する電圧レベルを、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に切り替え、最低レベル電圧ＶＬＬから低レベル電圧ＶＬを経て、元の高レベル電圧ＶＨへゆっくりと復帰させる。【選択図】図２
2010081168.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数の画素回路と、
同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、
複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路と
を有し、
上記各々の画素回路は、
光電変換によって入射光を電荷に変換する光電変換部と、
上記光電変換部の電荷が転送されるノードと、
制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、
第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続され、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、
上記選択駆動回路は、
上記出力トランジスタの出力停止期間には、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する基準の電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる
撮像素子。
【請求項２】
上記複数の電圧レベルは、
上記第１の電圧レベルと、
上記第２の電圧レベルと、
上記出力トランジスタをオフの状態に保持する基準の電圧レベルとなる第３の電圧レベルとを含み、
上記選択駆動回路は、
上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記第１の電圧レベルから上記第２の電圧レベルに移行させ、上記第３の電圧レベルを経て上記第１の電圧レベルに復帰させる
請求項１記載の撮像素子。
【請求項３】
上記選択駆動回路は、
上記第２の電圧レベルの選択駆動信号を他の電圧レベルの選択駆動信号よりも短い期間、上記選択駆動線に印加する
請求項２記載の撮像素子。
【請求項４】
上記選択駆動回路は、
第５の接続端子に上記第２または第３の電圧レベルのうち、いずれかの電圧レベルの電圧が印加され、当該第５の接続端子に印加された電圧レベルの電圧を上記選択駆動線に出力する第１のトランジスタと、
上記トランジスタと同極性の第２のトランジスタとを有し、
上記第２のトランジスタは、
第７の接続端子が上記トランジスタの第６の接続端子に接続され、第８の接続端子が上記選択駆動線に接続されている
請求項１から３のいずれか一に記載の撮像素子。
【請求項５】
上記選択駆動回路は、
上記選択駆動線の両端に上記選択駆動信号を印加する
請求項１から４のいずれか一に記載の撮像素子。
【請求項６】
複数の異なる電圧レベルの選択駆動信号を、同一方向に配列された複数の画素回路に共通に接続された選択駆動線に選択的に印加し、当該複数の画素回路の選択および駆動を行い、当該選択した複数の画素回路が、光電変換によって入射光を電荷に変換し、当該電荷量に応じた電圧を出力信号として出力信号線に出力する第１のステップと、
上記複数の画素回路の上記出力信号を上記複数の画素回路の電荷読みだし後に所定期間停止する第２のステップと
を有し、
上記第１のステップにおいては、
光電変換部で光電変換された電荷をノードに転送し、
第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続された制御トランジスタが、出力トランジスタの制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位をリセットし、
上記制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が上記出力信号線に接続された上記出力トランジスタが、上記制御トランジスタの制御によって、上記ノードの電位を増幅し、当該増幅した電圧を上記出力信号として上記出力信号線に出力し、
上記第２のステップにおいては、
上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる
撮像素子の制御方法。
【請求項７】
撮像素子と、
上記撮像素子の画素領域に入射光を導く光学系と、
上記撮像素子が出力した出力信号を処理する信号処理部とを有し、
上記撮像素子は、
マトリクス状に配列された複数の画素回路と、
同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、
複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路と
を有し、
上記各々の画素回路は、
光電変換によって入射光を電荷に変換する光電変換部と、
上記光電変換部の電荷が転送されるノードと、
制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、
第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続され、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、
上記選択駆動回路は、
上記出力トランジスタの出力停止期間には、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する基準の電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる
カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の撮像素子およびその制御方法並びにカメラに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、リセット（電子シャッタともいう）が実行され、光電変換素子が蓄積した電荷は電圧信号として垂直信号線に出力される。以下、一般的なＣＭＯＳイメージセンサの主要部およびその動作の概要を図１３および図１４に関連付けて説明する。
【０００３】
図１３は、一般的なＣＭＯＳイメージセンサの構成例を示す主要部の等価回路図である。
図１４は、図１３に図示するＣＭＯＳイメージセンサのタイミングチャートである。図１４（Ａ）は駆動信号ＳＤＲＮを示し、図１４（Ｂ）はリセット信号ＳＲＳＴを示し、図１４（Ｃ）は転送信号ＳＴＲＮを示している。
【０００４】
図１３に図示するＣＭＯＳイメージセンサ３の画素回路３０は、画素部３１１に配列されている。画素回路３０は、転送トランジスタ３２、リセットトランジスタ３３、および増幅トランジスタ３４を有し、行駆動回路３７によって駆動される。図１３のように構成された画素回路３０は、「３トランジスタ駆動型の画素回路」、「３トランジスタ駆動型のＣＭＯＳイメージセンサ」等と称される。
【０００５】
行駆動回路３７は、低レベル電圧ＶＬの駆動信号ＳＤＲＮを駆動信号線３１０に印加するためのトランジスタ３９と、高レベル電圧ＶＨの駆動信号ＳＤＲＮを駆動信号線３１０に印加するためのトランジスタ３８とを有する。なお、高レベル電圧ＶＨは、たとえば電源電圧ＶＤＤであり、低レベル電圧ＶＬは、増幅トランジスタ３４をオフの状態に保持する電圧である。
【０００６】
画素回路３０が３トランジスタ駆動型の場合、行駆動回路３７は、低レベル電圧ＶＬと高レベル電圧ＶＨとの２値の電圧を駆動信号線３１０に印加し、画素回路３０を駆動する。
【０００７】
行駆動回路３７は、時刻ｔ１から時刻ｔ４の期間、トランジスタ３８のゲートにゲート電圧ＶＬを印加してトランジスタ３８のみをオンの状態に保持し、高レベル電圧ＶＨの駆動信号ＳＤＲＮを駆動信号線３１０に印加する（図１４（Ａ）参照）。
【０００８】
光電変換素子３１が電荷の読み出しを開始する前に（時刻ｔ２）、行駆動回路３７は、リセットトランジスタ３３のゲート接続されたリセット信号線ＲＳＴＬにパルス状のリセット信号ＳＲＳＴを印加する（図１４（Ｂ）参照）。これにより、フローティングディフュージョンＦＤの電位は、高レベル電圧ＶＨにリセットされる。
【０００９】
時刻ｔ３において、行駆動回路３７は、転送トランジスタ３２のゲートに接続された転送信号線ＴＲＮＬにパルス状の転送信号ＳＴＲＮを印加する（図１４（Ｃ）参照）。これにより、光電変換素子３１が蓄積した電荷は、フローティングディフュージョンＦＤに転送される。
【００１０】
このとき、増幅トランジスタ３４は、ゲートにフローティングディフュージョンＦＤの電位が印加され、ドレインに高レベル電圧ＶＨが印加されている。そのため、増幅トランジスタ３４は、フローティングディフュージョンＦＤの電位をソース−ゲート間電圧に応じて増幅し、増幅した電位を電圧信号として垂直信号線３５に出力する。増幅トランジスタ３４による電圧信号の出力は、「電荷の読み出し」、「画素の読み出し」等と称され、時刻ｔ４まで継続される。
【００１１】
電荷の読み出し後、行駆動回路３７は、時刻ｔ４から時刻ｔ５の期間、トランジスタ３９のみをオンの状態に保持し、低レベル電圧ＶＬの駆動信号ＳＤＲＮを駆動信号線３１０に印加すると共に（図１４（Ａ）参照）、リセット信号線ＲＳＴＬにパルス状のリセット信号ＳＲＳＴを印加する（図１４（Ｂ）参照）。
【００１２】
低レベル電圧ＶＬが増幅トランジスタ３４のゲート（フローティングディフュージョンＦＤ）に印加された後、リセット信号ＳＲＳＴが低レベル電圧ＶＬに戻る。
【００１３】
これにより、増幅トランジスタ３４は、オフ状態に保持され、画素回路３０は電圧信号の出力が停止された非選択状態となり、ＣＭＯＳイメージセンサ３の１水平期間Ｈの動作が終了する。
【００１４】
上述したように、電荷の読み出しが実行されると、垂直信号線３５に画素回路３０からの電圧信号が印加され、垂直信号線３５の電位が変化する。
【００１５】
このとき、非選択状態の画素回路３０が僅かであったとしても、電圧を垂直信号線３５に出力した場合、この電圧信号と読み出し行の画素回路３０が出力した電圧信号とが重畳される。その結果、各画素回路の出力電圧が画素領域全体に亘って影響を与え、シェーディングを初めとする種々のノイズが引き起こされる。
【００１６】
これらの現象と時刻ｔ４における駆動信号ＳＤＲＮの立ち下がり方との間には、密接な関係がある。駆動信号ＳＤＲＮの立ち下がりが急峻である程（図１４参照）、画素回路３０を構成するトランジスタのｐ型ウェルの電位が激しく揺れ、シェーディング等の現象が引き起こされる。
【００１７】
そこで、駆動信号ＳＤＲＮを複数の電圧レベルで多値化し、この立ち下がりを緩やかにすることで、シェーディング等の現象を低減させる方法が開示されている（特許文献１，２参照）。
【特許文献１】特開２００５−２１７７０４号公報
【特許文献２】特開２００５−３１１９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
例示した引用文献１，２において、３トランジスタ駆動型における画素回路は、図１３に図示するように、リセットトランジスタ３３のドレインと、増幅トランジスタ３４のドレインとが駆動信号線３１０に共通に接続されている。
【００１９】
このため、駆動信号線３１０の配線負荷抵抗が大きくなり、駆動信号ＳＤＲＮの減衰や遅延が発生し、画素回路３０を高速駆動させることが困難となる。引用文献１，２は、駆動信号線３１０に印加する駆動信号ＳＤＲＮを多値化しているが、これはパルスの立ち下がりを遅くするためであって、画素の高速な読み出しには不向きである。
【００２０】
本発明は、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができる撮像素子およびその制御方法並びにカメラを提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の観点の撮像素子は、マトリクス状に配列された複数の画素回路と、同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路とを有し、上記各々の画素回路は、光電変換によって入射光を電荷に変換する光電変換部と、上記光電変換部の電荷が転送されるノードと、制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続され、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、上記選択駆動回路は、上記出力トランジスタの出力停止期間には、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する基準の電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる。
【００２２】
好適には、上記複数の電圧レベルは、上記第１の電圧レベルと、上記第２の電圧レベルと、上記出力トランジスタをオフの状態に保持する基準の電圧レベルとなる第３の電圧レベルとを含み、上記選択駆動回路は、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記第１の電圧レベルから上記第２の電圧レベルに移行させ、上記第３の電圧レベルを経て上記第１の電圧レベルに復帰させる。
【００２３】
好適には、上記選択駆動回路は、上記第２の電圧レベルの選択駆動信号を他の電圧レベルの選択駆動信号よりも短い期間、上記選択駆動線に印加する。
【００２４】
好適には、上記選択駆動回路は、第５の接続端子に上記第２または第３の電圧レベルのうち、いずれかの電圧レベルの電圧が印加され、当該第５の接続端子に印加された電圧レベルの電圧を上記選択駆動線に出力するトランジスタと、上記トランジスタと同極性であり、当該選択駆動回路内の短絡を防止する短絡防止トランジスタとを有し、上記短絡防止トランジスタは、第７の接続端子が上記トランジスタの第６の接続端子に接続され、第８の接続端子が上記選択駆動線に接続されている。
【００２５】
好適には、上記選択駆動回路は、上記選択駆動線の両端に上記選択駆動信号を印加する。
【００２６】
本発明の第２の観点の撮像素子の制御方法は、複数の異なる電圧レベルの選択駆動信号を、同一方向に配列された複数の画素回路に共通に接続された選択駆動線に選択的に印加し、当該複数の画素回路の選択および駆動を行い、当該選択した複数の画素回路が、光電変換によって入射光を電荷に変換し、当該電荷量に応じた電圧を出力信号として出力信号線に出力する第１のステップと、上記複数の画素回路の上記出力信号を上記複数の画素回路の電荷読みだし後に所定期間停止する第２のステップとを有し、上記第１のステップにおいては、光電変換部で光電変換された電荷をノードに転送し、第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続された制御トランジスタが、出力トランジスタの制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位をリセットし、上記制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が上記出力信号線に接続された上記出力トランジスタが、上記制御トランジスタの制御によって、上記ノードの電位を増幅し、当該増幅した電圧を上記出力信号として上記出力信号線に出力し、上記第２のステップにおいては、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる。
【００２７】
本発明の第３の観点のカメラは、撮像素子と、上記撮像素子の画素領域に入射光を導く光学系と、上記撮像素子が出力した出力信号を処理する信号処理部とを有し、上記撮像素子は、マトリクス状に配列された複数の画素回路と、同一方向に配列された上記複数の画素回路に共通に接続された選択駆動線と、複数の異なる電圧レベルの選択駆動信号を上記選択駆動線に選択的に印加し、上記画素回路の選択および駆動を行う選択駆動回路とを有し、上記各々の画素回路は、光電変換によって入射光を電荷に変換する光電変換部と、上記光電変換部の電荷が転送されるノードと、制御端子が上記ノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続され、上記ノードの電位を増幅し、当該増幅した電圧を出力信号として当該出力信号線に出力する出力トランジスタと、第３の接続端子が上記ノードに接続され、第４の接続端子が上記選択駆動信号が印加される上記選択駆動線に接続され、上記出力トランジスタの上記制御端子が接続された上記ノードの電位を上記電圧レベルに応じた電位に設定し、当該ノードの電位のリセットおよび上記出力トランジスタの出力を制御する制御トランジスタとを有し、上記選択駆動回路は、上記出力トランジスタの出力停止期間には、上記選択駆動線に印加する上記選択駆動信号の電圧レベルを、上記出力トランジスタをオンの状態に保持する第１の電圧レベルから上記出力トランジスタをオフの状態に保持する基準の電圧レベルを超過した第２の電圧レベルに移行させ、当該第２の電圧レベルから当該第１の電圧レベルまで段階的に復帰させる。
【００２８】
本発明によれば、制御端子がノードに接続され、第１の接続端子が所定の電圧源に接続され、第２の接続端子が出力信号線に接続された出力トランジスタは、ノードの電位を増幅し、増幅した電圧を出力信号として出力信号線に出力する。
第３の接続端子がノードに接続され、第４の接続端子が選択駆動信号が印加される選択駆動線に接続された制御トランジスタは、ノードの電位を電圧レベルに応じた電位に設定し、ノードの電位のリセットおよび出力トランジスタの出力を制御する。
選択駆動回路は、複数の異なる電圧レベルの選択駆動信号を、同一方向に配列された複数の画素回路に共通に接続された選択駆動線に選択的に印加し、出力トランジスタの出力停止期間には、選択駆動線に印加する電圧レベルを、第１の電圧レベルから第２の電圧レベルに移行させ、第２の電圧レベルから第１の電圧レベルまで段階的に復帰させる。
【発明の効果】
【００２９】
本発明によれば、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３１】
（第１実施形態）
図１は、第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。図１には、ＣＭＯＳイメージセンサ１の主要部のみが図示されている。
【００３２】
図１に図示するように、ＣＭＯＳイメージセンサ（ＣＭＯＳ）１は、複数の画素部１０、画素回路１１、行駆動回路（ＤＲＶ）１２、水平転送回路１３、およびタイミングジェネレータ１４を有する。
【００３３】
なお、本発明の撮像素子はＣＭＯＳイメージセンサ１に対応し、本発明の画素領域は画素部１０に対応し、本発明の選択駆動回路は行駆動回路１２に対応する。
【００３４】
画素部１０は、入射光を受光する画素領域であって、ｎ（行方向）×ｍ（列方向）個の画素回路１１がマトリクス状に配列されている。ｎおよびｍは、正の整数であって、ｎおよびｍの最大値は、たとえば２０４８である。
【００３５】
各画素回路１１は、３トランジスタ駆動型の画素回路である。各画素回路１１は、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応したカラーフィルタが被され、たとえばベイヤ型の配列形態をもって配列されている。同一行の画素回路１１には、駆動信号線ＤＲＮＬ（ｎ）、リセット信号線ＲＳＴＬ（ｎ）、および転送信号線ＴＲＮＬ（ｎ）が共通に接続されている。
【００３６】
各画素回路１１は、入射光を光電変換によって電荷（電子）に変換し、その電荷量に応じた電圧信号を垂直信号線ＶＳＬ（ｍ）に出力する。
【００３７】
なお、本発明の選択駆動線は、駆動信号線ＤＲＮＬ（ｎ）に対応し、本発明の出力信号線は、垂直信号線ＶＳＬ（ｍ）に対応し、本発明の出力信号は、デジタル信号に対応している。
【００３８】
行駆動回路１２は、走査する行を選択し、同一行の画素回路１１を駆動する。具体的には、行駆動回路１２は、駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加し、リセット信号ＳＲＳＴをリセット信号線ＲＳＴＬ（ｎ）に印加し、転送信号ＳＴＲＮを転送信号線ＴＲＮＬ（ｎ）に印加する。
【００３９】
水平転送回路１３は、たとえば、列毎に設けられたカラム回路１３１、列毎の垂直信号線ＶＳＬ（ｍ）を選択するためのスイッチ１３２，水平転送信号線ＨＳＣＮＬで構成されている。
【００４０】
水平転送回路１３は、列ごとのスイッチ１３２を開閉して垂直信号線ＶＳＬ（ｍ）を順次選択し、選択した列の画素回路１１から電荷（電圧信号）を読み出す。このとき、カラム回路１３１は、垂直信号線（ｍ）に印加されたアナログの電圧信号をデジタル信号化し、リセットレベルと信号レベルでのＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理を行った後、このデジタル信号を水平転送信号線ＨＳＣＮＬに出力する。その後、水平転送回路１３は、ＣＤＳ処理されたデジタル信号を出力信号ＳＩＧとしてＣＭＯＳイメージセンサ１外部の信号処理装置に出力する。
【００４１】
タイミングジェネレータ１４は、行駆動回路１２や水平転送回路１３、ＣＭＯＳイメージセンサ１を構成する回路等にクロックを供給する。
【００４２】
次に、画素回路１１および行駆動回路１２を図２に関連付けて説明する。
【００４３】
図２は、第１実施形態に係る画素回路および行駆動回路の構成例を示す等価回路図である。図２には、画素部１０の第ｎ行、第ｍ列目に配列された画素回路１１が図示され、行駆動回路１２の主要部のみが図示されている。
【００４４】
初めに、画素回路１１の回路構成例について説明する。
【００４５】
図２に図示するように、画素部１０の画素回路１１は、光電変換素子１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、およびフローティングディフュージョンＦＤを有する。この画素回路１１は、３トランジスタ駆動型の画素回路である。
【００４６】
なお、本発明の出力トランジスタは増幅トランジスタ１１４に対応し、本発明の制御トランジスタはリセットトランジスタ１１３に対応し、本発明のノードはフローティングディフュージョンＦＤに対応している。本発明の所定の電圧源は増幅トランジスタ１１４のドレインに接続された電源電圧ＶＤＤが対応する。
【００４７】
光電変換素子１１１は、たとえばフォトダイオードである。光電変換素子１１１は、アノード側が接地（ＧＮＤ）され、カソード側が転送トランジスタ１１２のソースに接続されている。光電変換素子１１１は、入射光をその光量に応じて電荷（本実施形態においては電子）に光電変換し、その電荷を蓄積する。光電変換素子１１１が電荷を蓄積することを「画素回路が電荷を蓄積する」と称され、光電変換素子１１１が電荷を蓄積する期間を電荷蓄積期間という。
【００４８】
画素回路１１の各トランジスタには、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一例として採用され、各トランジスタは、次のような接続形態を取っている。
【００４９】
転送トランジスタ１１２は、ソースが光電変換素子１１１のカソード側に接続され、ドレインがフローティングディフュージョンＦＤに接続され、ゲートが転送信号線ＴＲＮＬ（ｎ）に接続されている。
【００５０】
フローティングディフュージョンＦＤには、転送トランジスタ１１２のドレイン、リセットトランジスタ１１３のソース、および増幅トランジスタ１１４のゲートが接続されている。
【００５１】
リセットトランジスタ１１３は、ソース（第３の接続端子）がフローティングディフュージョンＦＤに接続され、ドレイン（第４の接続端子）が駆動信号線ＤＲＮＬ（ｎ）に接続され、ゲートがリセット信号線ＲＳＴＬ（ｎ）に接続されている。
【００５２】
増幅トランジスタ１１４は、ソース（第２の接続端子）が垂直信号線ＶＳＬ（ｍ）に接続され、ドレイン（第１の接続端子）が電源電圧ＶＤＤに接続され、ゲートがフローティングディフュージョンＦＤに接続されている。この増幅トランジスタ１１４と定電流源回路１５とによって、ソースフォロワ回路が構成されている。
【００５３】
上述したように、第１実施形態の特徴として、リセットトランジスタ１１３のドレインと、増幅トランジスタ１１４のドレインとには、異なる電圧供給源から電圧が印加される。
【００５４】
各画素回路１１は、フローティングディフュージョンＦＤの電位を駆動信号線ＤＲＮＬ（ｎ）の電位（高電圧レベルＶＨ）に設定するための「リセット」を行う。
【００５５】
その後、光電変換素子１１１が蓄積した電荷はフローティングディフュージョンＦＤに転送され、この電荷の読み出しが行われる。
【００５６】
次に、行駆動回路１２の主要部の回路構成例について説明する。
【００５７】
行駆動回路１２は、レベルトランジスタ１２１〜１２３を行毎に有する。図２には、レベルトランジスタ１２１~１２３で構成される第ｎ行目の回路部分のみが図示されている。
【００５８】
レベルトランジスタ１２１および１２２には、ｎチャネルのＭＯＳＦＥＴが一例として採用され、レベルトランジスタ１２３には、ｐチャネルのＭＯＳＦＥＴが一例として採用されている。
【００５９】
レベルトランジスタ１２１は、ソースが最低レベル電圧ＶＬＬの電圧源に接続され、ドレインがノードＮＤ１に接続されている。
【００６０】
レベルトランジスタ１２２および１２３は、互いのドレインがノードＮＤ２にて共通に接続されている。レベルトランジスタ１２２のソースは、低レベル電圧ＶＬの電圧源に接続され、レベルトランジスタ１２３のソースは、高レベル電圧ＶＨの電圧源に接続されている。
【００６１】
ノードＮＤ１およびノードＮＤ２は、駆動信号線ＤＲＮＬ（ｎ）に共通に接続されている。
【００６２】
高レベル電圧ＶＨは、たとえば電源電圧ＶＤＤである。最低レベル電圧ＶＬＬは、低レベル電圧ＶＬよりも低い電圧であって（ＶＬ＞ＶＬＬ）、たとえば接地電位ＧＮＤである。
【００６３】
低レベル電圧ＶＬは、高レベル電圧ＶＨよりも低く、最低レベル電圧ＶＬＬよりも高い電圧である（ＶＨ＞ＶＬ＞ＶＬＬ）。具体的には、低レベル電圧ＶＬは、その電圧が増幅トランジスタ１１４のゲートに印加されたときに、増幅トランジスタ１１４をオフの状態に保持可能な基準となる電圧（たとえば０．６Ｖ）である。
【００６４】
なお、本発明の第１の電圧レベルは高レベル電圧ＶＨに対応し、本発明の第２の電圧レベルは最低レベル電圧ＶＬＬに対応し、本発明の第３の電圧レベルは低レベル電圧ＶＬに対応する。
【００６５】
上述した構成の行駆動回路１２は、高レベル電圧ＶＨ、低レベル電圧ＶＬ、および最低レベル電圧ＶＬＬという、３値の電圧レベルの駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に選択的に印加する。この行駆動回路１２の動作を図３に関連づけて説明する。
【００６６】
図３は、第１実施形態に係る行駆動回路の動作例を示すタイミングチャートである。
【００６７】
図３（Ａ）は駆動信号ＳＤＲＮを示す。図３（Ｂ）はレベルトランジスタ１２１のゲートに印加されるゲート電圧ＶＧＮ１を示し、図３（Ｃ）はレベルトランジスタ１２２のゲートに印加されるゲート電圧ＶＧＮ２を示し、図３（Ｄ）はレベルトランジスタ１２３のゲートに印加されるゲート電圧ＶＧＰを示している。
【００６８】
行駆動回路１２は、図３（Ａ）に示す駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加するため、以下の動作を行う。
【００６９】
第ｎ行目の画素回路１１の選択期間ＴＳにおいては、リセットトランジスタ１１３を作動させ、増幅トランジスタ１１４の出力を制御するため、行駆動回路１２は、駆動信号線ＤＲＮＬ（ｎ）に高レベル電圧ＶＨの駆動信号ＳＤＲＮを印加する。
【００７０】
なお、選択期間ＴＳは、画素回路１１が電荷の読み出しを完了するまでの期間である。
【００７１】
このとき、行駆動回路１２は、レベルトランジスタ１２３のゲートのみに低レベル電圧ＶＬを印加する（図３（Ｄ）参照）。ゲート電圧ＶＧＰが低レベル電圧ＶＬであるため、レベルトランジスタ１２３は、選択期間ＴＳにおいてオンの状態に保持され、駆動信号線ＤＲＮＬ（ｎ）には、高レベル電圧ＶＨの駆動信号ＳＤＲＮが印加される。
【００７２】
一方、画素回路１１の非選択設定期間ＴＮにおいては、行駆動回路１２は、増幅トランジスタ１１４の出力を停止させるため、駆動信号線ＤＲＮＬ（ｎ）に低レベル電圧ＶＬの駆動信号ＳＤＲＮを印加する。
【００７３】
ただし、非選択設定期間ＴＮの開始時に、行駆動回路１２は、駆動信号ＳＤＲＮの電圧レベルを高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に下げる。
【００７４】
なお、非選択設定期間ＴＮは、増幅トランジスタ１１４が電圧信号の垂直信号線ＶＳＬ（ｍ）への出力を停止するために、行駆動回路１２が低レベル電圧ＶＬを駆動信号線ＤＲＮＬ（ｎ）に印加するための期間である。
【００７５】
詳細には、このとき、行駆動回路１２は、レベルトランジスタ１２３のゲートに高レベル電圧ＶＨを印加する（図３（Ｄ）参照）。ゲート電圧ＶＧＰが高レベル電圧ＶＨであるため、レベルトランジスタ１２３は、非選択設定期間ＴＮにおいてオフの状態に保持される。
【００７６】
非選択設定期間ＴＮの開始時に、行駆動回路１２は、レベルトランジスタ１２１のゲートに短パルス状（パルス幅Ｔ１）の高レベル電圧ＶＨを印加する（図３（Ｂ）参照）。なお、この間、レベルトランジスタ１２２はオフの状態に保持されている。
【００７７】
ゲート電圧ＶＧＮ１が高レベル電圧ＶＨであるため、レベルトランジスタ１２１のみが、オンの状態に保持され、駆動信号線ＤＲＮＬ（ｎ）には、最低レベル電圧ＶＬＬの駆動信号ＳＤＲＮが印加される。
【００７８】
その結果、図３（Ａ）に図示するように、駆動信号ＳＤＲＮは、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に立ち下がる。
【００７９】
次の選択期間ＴＳの開始時は、駆動信号ＳＤＲＮを最低レベル電圧ＶＬＬから高レベル電圧ＶＨに立ち上げる必要がある。このとき、行駆動回路１２は、最低レベル電圧ＶＬＬの駆動信号ＳＤＲＮから高レベル電圧ＶＨの駆動信号ＳＤＲＮまで段階的に復帰させる。
【００８０】
具体的には、行駆動回路１２は、レベルトランジスタ１２１のゲートに短パルス状の高レベル電圧ＶＨを印加した後、レベルトランジスタ１２２のゲートに高レベル電圧ＶＨを非選択設定期間ＴＮの終了時まで期間Ｔ２、印加する（図３（Ｃ）参照）。無論、パルス幅Ｔ１は、期間Ｔ２よりも極めて短い（Ｔ２＞＞Ｔ１）。
【００８１】
ゲート電圧ＶＧＮ２が高レベル電圧ＶＨであるため、レベルトランジスタ１２２のみが、オンの状態に保持され、駆動信号線ＤＲＮＬ（ｎ）には、低レベル電圧ＶＬの駆動信号ＳＤＲＮが印加される。
【００８２】
その結果、図３（Ａ）に図示するように、駆動信号ＳＤＲＮは、最低レベル電圧ＶＬＬから増幅トランジスタ１１４をオフ状態にするための低レベル電圧ＶＬを経て高レベル電圧ＶＨまでゆっくりと復帰している。非選択設定期間ＴＮの開始時おける駆動信号ＳＤＲＮの急速な立ち下がり時の電圧（最低レベル電圧ＶＬＬ）は、低レベル電圧ＶＬを超過したアンダーシュートであるものと捉えることができる。
【００８３】
上述したように、非選択設定期間ＴＮにおいて、行駆動回路１２が、駆動信号ＳＤＲＮを高レベル電圧ＶＨから急速に最低レベル電圧ＶＬＬに立ち下げ、最低レベル電圧ＶＬＬから低レベル電圧ＶＬを経てゆっくりと元の高レベル電圧ＶＨに復帰させることで、非選択設定期間ＴＮが短縮され、画素回路１１の高速駆動化を図ることができる。
【００８４】
（行駆動回路１２の変形例）
行駆動回路１２では、駆動信号ＳＤＲＮの立ち下がり時に、レベルトランジスタ１２１がオンの状態に、レベルトランジスタ１２２がオフの状態に保持されている（図３の期間Ｔ１）。
【００８５】
このとき、低レベル電圧ＶＬは、最低レベル電圧ＶＬＬよりも高い（ＶＬ＞ＶＬＬ）ため、これらの２つの電位差によっては、レベルトランジスタ１２２の寄生ダイオードによって、行駆動回路１２内で短絡が発生する場合がある。
【００８６】
上述のような短絡を防止するため、本変形例の行駆動回路１２ａは、図４に図示する構成を採っている。
【００８７】
図４は、第１実施形態に係る駆動回路の変形例を示す等価回路図である。図４には、第ｎ行目の回路部分のみが図示されている。
【００８８】
図４に図示するように、行駆動回路１２ａは、レベルトランジスタ１２１〜１２３に加え、レベルトランジスタ１２４を有する。このレベルトランジスタ１２４には、ｎチャネルのＭＯＳＦＥＴが一例として採用されている。
【００８９】
レベルトランジスタ１２４は、ノードＮＤ２とレベルトランジスタ１２２との間に配置されている。詳細には、レベルトランジスタ１２４は、ソースがレベルトランジスタ１２２のドレインに接続され、ドレインがノードＮＤ２に接続されている。
【００９０】
なお、本発明の第１のトランジスタは、レベルトランジスタ１２２に対応し、本発明の第２のトランジスタは、レベルトランジスタ１２４に対応している。
【００９１】
図５は、図４の各レベルトランジスタの断面模式図である。ただし、図５には、レベルトランジスタ１２３の図示が省略されている。
【００９２】
図５において、Ｓ１２１，Ｓ１２２，およびＳ１２４は、各レベルトランジスタ１２１，１２２，および１２４のソース電極を示す符号である。Ｄ１２１，Ｄ１２２，およびＤ１２４は、各レベルトランジスタ１２１，１２２，および１２４のドレイン電極を示す符号である。Ｇ１２１，Ｇ１２２，およびＧ１２４は、各レベルトランジスタ１２１，１２２，および１２４のゲート配線を示す符号である。
【００９３】
図５に図示するように、レベルトランジスタ１２１のサブストレートＳＢ１２１には、最低レベル電圧ＶＬＬの電圧源が接続されている。レベルトランジスタ１２２のサブストレートＳＢ１２２には、低レベル電圧ＶＬの電圧源が接続されている。レベルトランジスタ１２４のサブストレートＳＢ１２４には、最低レベル電圧ＶＬＯＷの電圧源が接続されている。
【００９４】
この最低レベル電圧ＶＬＯＷは、最低レベル電圧ＶＬＬと同一電圧、もしくは最低レベル電圧ＶＬＬよりも低い電圧である（ＶＬＬ≧ＶＬＯＷ）。ＶＬＯＷは、負の電圧（たとえば−１Ｖ）であってもよく、本変形例においては、最低レベル電圧ＶＬＬと同一の接地電位ＧＮＤであるものとする。
【００９５】
レベルトランジスタ１２４を図５に図示するように配置しない場合、駆動信号ＳＤＲＮの立ち下がり時に、寄生ダイオードによる電流（レベルトランジスタ１２２のｐ型ウェル層とドレイン層との間に流れる電流）が発生し、回路内部で短絡が発生する場合がある。
【００９６】
しかし、レベルトランジスタ１２４をノードＮＤ２とレベルトランジスタ１２２との間に配置することによって、寄生ダイオードによる電流の発生を抑制し、回路内短絡を防止することができる。
【００９７】
次に、図４に図示する行駆動回路１２ａの動作について説明する。
【００９８】
図６は、図４に示す行駆動回路の動作例を示すタイミングチャートである。
【００９９】
なお、図６（Ｄ）はレベルトランジスタ１２４のゲートに印加されるゲート電圧ＶＧＮ３を示し、図６（Ｅ）はレベルトランジスタ１２３のゲートに印加されるゲート電圧ＶＧＰを示している。
【０１００】
図６（Ａ）〜（Ｃ）に図示する、駆動信号ＳＤＲＮ、レベルトランジスタ１２１のゲートに印加されるゲート電圧ＶＧＮ１、およびレベルトランジスタ１２２のゲートに印加されるゲート電圧ＶＧＮ２は、図３（Ａ）〜（Ｃ）に図示する行駆動回路１２のものと同一である。
【０１０１】
図６（Ｃ），（Ｄ）に図示するように、行駆動回路１２ａは、ゲート電圧ＶＧＮ３をゲート電圧ＶＧＮ２に連動させて、レベルトランジスタ１２４のゲートに印加する。すなわち、ゲート電圧ＶＧＮ２が高レベル電圧ＶＨのとき、ゲート電圧ＶＧＮ３も高レベル電圧ＶＨである。ゲート電圧ＶＧＮ２が低レベル電圧ＶＬのとき、ゲート電圧ＶＧＮ３は低レベル電圧ＶＬＯＷ（低レベル電圧ＶＬでもよい）である。
【０１０２】
以後の実施形態では、図４に図示する回路構成の行駆動回路１２ａを採用したＣＭＯＳイメージセンサ１について説明する。
【０１０３】
図７を参照しながら、第ｎ行、第ｍ列目の画素回路１１の動作を中心とした、ＣＭＯＳイメージセンサの動作について説明する。
【０１０４】
図７は、第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。図７（Ａ）は駆動信号ＳＤＲＮを示し、図７（Ｂ）はリセット信号ＳＲＳＴを示し、図７（Ｃ）は転送信号ＳＴＲＮを示している。
【０１０５】
選択期間ＴＳ（時刻ｔ１〜ｔ４）において、行駆動回路１２ａは、高レベル電圧ＶＨの駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加する（図７（Ａ）参照）。
【０１０６】
時刻ｔ２において、行駆動回路１２ａは、リセットトランジスタ１１３のリセット信号線ＲＳＴＬにパルス状（高レベル電圧ＶＨ）のリセット信号ＳＲＳＴを印加する（図７（Ｂ）参照）。
【０１０７】
このパルス幅の期間、リセットトランジスタ１１３は、オンの状態に保持される。これにより、フローティングディフュージョンＦＤの電位は、高レベル電圧ＶＨにリセットされる。
【０１０８】
時刻ｔ３において、行駆動回路１２ａは、転送トランジスタ１１２の転送信号線ＴＲＮＬ（ｎ）にパルス状（高レベル電圧ＶＨ）の転送信号ＳＴＲＮを印加する（図７（Ｃ）参照）。
【０１０９】
このパルス幅の期間、転送トランジスタ１１２は、オンの状態に保持される。これにより、光電変換素子１１１が電荷蓄積期間に蓄積した電荷は、フローティングディフュージョンＦＤに転送される。
【０１１０】
光電変換素子１１１からフローティングディフュージョンＦＤに電荷が転送されたことにより、フローティングディフュージョンＦＤの電位は電荷量に応じて変動し、この電位は増幅トランジスタ１１４のゲートに印加される。そして、増幅トランジスタ１１４のドレインに電源電圧ＶＤＤが印加されていることから、転送トランジスタ１１２は、フローティングディフュージョンＦＤの電位をゲート−ソース間電圧に応じて増幅し、増幅した電位を垂直信号線ＶＳＬ（ｍ）に出力する。
【０１１１】
水平転送回路１３は、第ｍ列目のスイッチ１３２を開閉して垂直信号線ＶＳＬ（ｍ）を選択し、選択した列の画素回路１１から信号を読み出す。このとき、カラム回路１３１は、垂直信号線（ｍ）に印加されたアナログの電圧信号をディジタル化し、このデジタル信号を水平転送信号線ＨＳＣＮＬに出力する。
【０１１２】
その後、水平転送回路１３は、ＣＤＳ処理されたデジタル信号を出力信号ＳＩＧとしてＣＭＯＳイメージセンサ１外部の信号処理装置に出力する。
【０１１３】
電荷の読み出しの終了後、画素回路１１を非選択状態にするため、行駆動回路１２ａは、増幅トランジスタ３４の出力を停止させる。
【０１１４】
詳細には、非選択設定期間ＴＮ（時刻ｔ４〜ｔ６）において、行駆動回路１２ａは、リセットトランジスタ１１３のリセット信号線ＲＳＴＬにパルス状（高レベル電圧ＶＨ）のリセット信号ＳＲＳＴを印加する（図７（Ｂ）参照）。
【０１１５】
非選択設定期間ＴＮの開始時に、行駆動回路１２ａは、駆動信号線ＤＲＮＬ（ｎ）に短パルス状（図３のパルス幅Ｔ１）の最低レベル電圧ＶＬＬの駆動信号ＳＤＲＮを時刻ｔ４から時刻ｔ５まで印加する。これにより、駆動信号ＳＤＲＮの電圧レベルは、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に下がる。
【０１１６】
次に、行駆動回路１２ａは、駆動信号線ＤＲＮＬ（ｎ）に低レベル電圧ＶＬの駆動信号ＳＤＲＮを時刻ｔ５から時刻ｔ６まで印加する。
【０１１７】
その結果、フローティングディフュージョンＦＤの電位は、低レベル電圧ＶＬに設定される。
【０１１８】
これにより、増幅トランジスタ１１４のゲートには、低レベル電圧ＶＬが印加される。次の行の選択期間ＴＳが開始すると、増幅トランジスタ１１４のドレインには電源電圧ＶＤＤが印加され、垂直信号線ＶＳＬ（ｍ）には、他の行の画素回路１１からの電荷の読み出しによって、電圧信号（この電圧信号は、低レベル電圧ＶＬより高い）が印加されている。したがって、他の行が選択されている期間、増幅トランジスタ１１４はオフの状態に保持される。
【０１１９】
上述したように、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を高レベル電圧ＶＨ、低レベル電圧ＶＬ、あるいは最低レベル電圧ＶＬＬに設定し、増幅トランジスタ１１４の出力を制御する。
【０１２０】
増幅トランジスタ１１４は、フローティングディフュージョンＦＤの電位を増幅し、増幅した電位を電圧信号として垂直信号線ＶＳＬ（ｍ）に出力する。
【０１２１】
以上で、１水平期間ＨのＣＭＯＳイメージセンサ１の動作が完了する。
【０１２２】
第１実施形態によれば、３トランジスタ駆動型の画素回路１１において、リセットトランジスタ１１３のドレインが駆動信号線ＤＲＮＬ（ｎ）に接続され、増幅トランジスタ１１４のドレインが電源電圧ＶＤＤに接続されている。
【０１２３】
行駆動回路１２ａは、画素回路１１の非選択設定期間ＴＮにおいて、駆動信号線ＤＲＮＬ（ｎ）に印加する電圧レベルを、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に切り替え、最低レベル電圧ＶＬＬから低レベル電圧ＶＬを経て、元の高レベル電圧ＶＨへ段階的に復帰させる。
【０１２４】
このことから、３トランジスタ駆動型の画素回路を高速駆動させ、高フレームレートで画素の読み出しを行うことができる。この点について、図８〜図１０を参照しながら説明する。
【０１２５】
図８は、第１実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。ただし、図８には、第ｎ行目の画素回路１１が図示され、リセット信号線ＲＳＴＬ等が適宜省略されて図示されている。図８に示す符号１２（ｎ）ａは、行駆動回路１２ａの第ｎ行目の回路部分を示す（図４参照）。
【０１２６】
第ｎ行において、行駆動回路１２ａ（ｎ）から最も離れた第１列目の画素回路１１（Ｌ）と、行駆動回路１２ａ（ｎ）から最も近い最終列目の画素回路１１（Ｒ）とが共通に接続された駆動信号線ＤＲＮＬ（ｎ）には、配線抵抗Ｒおよび寄生容量Ｃが存在する。
【０１２７】
したがって、駆動信号ＳＤＲＮは、画素回路１１（Ｒ）から画素回路１１（Ｌ）に到達するまでに、配線抵抗Ｒによって減衰し、寄生容量Ｃによって遅延する。コンピュータシミュレーションによる駆動信号ＳＤＲＮの伝搬の様子を図９に関連付けて説明する。
【０１２８】
図９は、第１実施形態に係るＣＭＯＳイメージセンサのシミュレーション結果を示す図である。
【０１２９】
図９（Ａ）は、駆動信号ＳＤＲＮ（図７（Ａ）参照）が画素回路１１（Ｌ）に（図８参照）伝搬されたときの駆動信号ＳＤＲＮ（Ｌ）の波形である。図９（Ｂ）は、駆動信号ＳＤＲＮが画素回路１１（Ｒ）に（図８参照）伝搬したときの駆動信号ＳＤＲＮ（Ｒ）の波形である。
【０１３０】
図９（Ｃ）は、ゲート電圧ＶＧＮ１を示し（図６（Ｂ）参照）、図９（Ｄ）は、ゲート電圧ＶＧＮ２を示し（図６（Ｃ）参照）、図９（Ｅ）は、ゲート電圧ＶＧＮ３（図６（Ｄ）参照）を示し、図９（Ｆ）は、ゲート電圧ＶＧＰを示す（図６（Ｅ）参照）。
【０１３１】
なお、図９の横軸は時間（ｓ）を示し、縦軸は駆動信号ＳＤＲＮの電圧（Ｖ）を示す。ゲート電圧ＶＧＮ２は、時刻ｔ５よりも若干早く、低レベル電圧ＬＬから高レベル電圧ＶＨに立ち上がっている。ゲート電圧ＶＧＮ３についても同様である。
【０１３２】
行駆動回路１２ａに最も近い画素回路１１（Ｒ）では、リセットトランジスタ１１３のドレインに図９（Ｂ）には、図示するような波形の駆動信号ＳＤＲＮ（Ｒ）が印加される。この駆動信号ＳＤＲＮ（Ｒ）は、時刻ｔ４において、高レベル電圧ＶＨから最低レベル電圧ＶＬＬに急速に立ち下がっている。
【０１３３】
パルス幅Ｔ１のゲート電圧ＶＧＮ１がレベルトランジスタ１２１のゲートに印加される期間では（図９（Ｃ）参照）、駆動信号ＳＤＲＮ（Ｒ）は、最低レベル電圧ＶＬＬに略一定に保持されている（図９（Ｂ）参照）。すなわち、駆動信号ＳＤＲＮ（Ｒ）は、低レベル電圧ＶＬよりも低い最低レベル電圧ＶＬＬにアンダーシュート（超過）している。
【０１３４】
駆動信号ＳＤＲＮが、行駆動回路１２ａから最も遠い位置の画素回路１１（Ｌ）に伝搬された時、リセットトランジスタ１１３のドレインには、図９（Ａ）に図示するような波形の駆動信号ＳＤＲＮ（Ｌ）が印加される。
【０１３５】
駆動信号ＳＤＲＮは、配線抵抗Ｒによって減衰しているため、最低レベル電圧ＶＬＬにアンダーシュートしておらず、駆動信号ＳＤＲＮ（Ｌ）の立ち下がりは、駆動信号ＳＤＲＮ（Ｒ）のものと比較して非常に滑らかである。寄生容量Ｃによる遅延により、駆動信号ＳＤＲＮ（Ｌ）は、時刻ｔ５において高レベル電圧ＶＨから低レベル電圧ＶＬに達する。
【０１３６】
よって、非選択設定期間ＴＮ中に、ｎ行目の画素回路１１の増幅トランジスタ１１４のゲートに低レベル電圧ＶＬを印加することで、非選択行にすることができる。
【０１３７】
このように、駆動信号線ＤＲＮＬ（ｎ）の配線抵抗Ｒおよび寄生容量Ｃを考慮し、行駆動回路１２ａは、アンダーシュートした駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に印加し、駆動信号ＳＤＲＮの立ち下がり時間を高速化する。
【０１３８】
図１３に図示する一般的なＣＭＯＳイメージセンサ３の場合、駆動信号ＳＤＲＮは図１０に図示するように伝搬される。
【０１３９】
図１０は、一般的なＣＭＯＳイメージセンサのシミュレーション結果を示す図である。
【０１４０】
図１０（Ａ）は、駆動信号ＳＤＲＮ（図１４（Ａ）参照）が画素回路３０（Ｌ）に（図１３参照）伝搬されたときの駆動信号ＳＤＲＮ（Ｌ）の波形である。図１０（Ｂ）は、駆動信号ＳＤＲＮが画素回路３０（Ｒ）に伝搬したときの駆動信号ＳＤＲＮ（Ｒ）の波形である。
【０１４１】
図１０（Ｃ）は、トランジスタ３８のゲートに印加されるゲート電圧ＶＧＮを示し、図１０（Ｄ）は、トランジスタ３９のゲートにゲート電圧ＶＧＰを示す。
【０１４２】
行駆動回路３７から最も離れた第１列目の画素回路３０（Ｌ）と、行駆動回路３７から最も近い最終列目の画素回路３０（Ｒ）とが共通に接続された駆動信号線３１０には、配線抵抗Ｒおよび寄生容量Ｃが存在するものとする。
【０１４３】
一般的なＣＭＯＳイメージセンサ３の場合、非選択設定期間ＴＮにおいて、駆動信号ＳＤＲＮ（Ｌ）、（Ｒ）が共に低レベル電圧ＶＬに集束するためには（図１０（Ａ）、（Ｂ）参照）、図９に図示する駆動信号ＳＤＲＮ（Ｌ）、（Ｒ）よりも０．１μｓ程度の余分な時間が必要となる。
【０１４４】
非選択設定期間ＴＮを短縮することは、３トランジスタ駆動型の画素回路における高速駆動化には必須である。上述したように、第１実施形態に係るＣＭＯＳイメージセンサによれば、非選択設定期間ＴＮを従来のものよりも大幅に短縮し、画素回路を高速に駆動することができるだけでなく、高フレームレートで画素の読み出しを行うことができる。
【０１４５】
上述したように、駆動信号ＳＤＲＮの立ち下がりが急峻であるにも拘わらず、画素回路１１を構成するトランジスタのｐ型ウェルの電位の揺れを低減させ、シェーディングを抑えることができる。この点について、再び図１３を参照しながら説明する。
【０１４６】
一般的な３トランジスタ駆動型のＣＭＯＳイメージセンサ３において、画素回路３０から垂直信号線３５に流れる電流経路には、次のような２つの経路が存在する。
【０１４７】
第１の電流経路Ｉ１は、駆動信号線３１０からリセットトランジスタ３３を介し、フローティングディフュージョンＦＤを経由した垂直信号線３５までの経路である（図１３の破線矢印参照）
【０１４８】
第２の電流経路Ｉ２は、駆動信号線３１０から増幅トランジスタ３４を介した垂直信号線３５までの経路である（図１３の破線矢印参照）
【０１４９】
２つの電流経路は、リセットトランジスタ３３のドレインと、増幅トランジスタ３４のドレインとが駆動信号線３１０に共通に接続されているため発生する。その上、第２の電流経路Ｉ２のインピーダンスは、第１の電流経路Ｉ１のものよりも低いため、駆動信号ＳＤＲＮの能力として大きなバッファが必要となる。これにより、画素回路３０を構成するトランジスタのｐ型ウェルの電位が激しく揺れる。
【０１５０】
しかし、第１実施形態によれば、リセットトランジスタ１１３のドレインが、駆動信号線ＤＲＮＬ（ｎ）に接続され、増幅トランジスタ１１４のドレインが、電源電圧ＶＤＤに接続されているため、第２の電流経路Ｉ２は存在せず、上述したｐ型ウェルの電位の揺れを低減することができる。
【０１５１】
したがって、駆動信号ＳＤＲＮの立ち下がりが急峻であっても、シェーディングを低減させることができる。
【０１５２】
なお、駆動信号線ＤＲＮＬ（ｎ）に印加する高レベル電圧ＶＨは、増幅トランジスタ１１４のドレインに接続された電源電圧ＶＤＤと同じである必要はない。低消費電力化のために、高レベル電圧ＶＨを電源電圧ＶＤＤよりも低い電圧に設定することもできる（ＶＤＤ＞ＶＨ＞ＶＬ）。逆に、電源電圧ＶＤＤを高レベル電圧ＶＨよりも低い電圧に設定することもできる（ＶＨ＞ＶＤＤ＞ＶＬ）。
【０１５３】
高レベル電圧ＶＨを高電圧に設定することで、飽和信号量を増やすためにフローティングディフュージョンＦＤを高電圧でリセットすることができる。４値以上の電圧レベルを設け、非選択設定期間ＴＮにおいて、駆動信号ＳＤＲＮを最低レベル電圧ＶＬＬから高レベル電圧ＶＨに段階的に復帰させることもできる。
【０１５４】
たとえば、４値の電圧レベルを設ける場合、低レベル電圧ＶＬより高く、高レベル電圧ＶＨよりも低い第４の電圧レベルを設け、駆動信号ＳＤＲＮが最低レベル電圧ＶＬＬから高レベル電圧ＶＨに復帰する際に、低レベル電圧ＶＬ、第４の電圧レベルを経て高レベル電圧ＶＨに復帰することもできる。
【０１５５】
（第２実施形態）
第１実施形態では、駆動信号ＳＤＲＮが、駆動信号線ＤＲＮＬ（ｎ）の一端に印加される（図８参照）のに対し、第２実施形態では、駆動信号ＳＤＲＮが、駆動信号線ＤＲＮＬ（ｎ）の両端に印加される。
【０１５６】
図１１は、第２実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。ただし、図１１には、第ｎ行目の画素回路１１が図示され、リセット信号線ＲＳＴＬ等が適宜省略されて図示されている。図１１示す符号１２ａ−１（ｎ）、１２ａ−２（ｎ）は、行駆動回路１２ａ−１、１２ａ−２の第ｎ行目の回路部分を示す。
【０１５７】
図１１に図示するように、図４と同様の回路構成の行駆動回路１２ａ−１、１２ａ−２が画素部１０の両側に配置されている。駆動信号線ＤＲＮＬ（ｎ）の一端には、行駆動回路１２ａ−１（ｎ）が接続され、駆動信号線ＤＲＮＬ（ｎ）の他端には、行駆動回路１２ａ−２（ｎ）が接続されている。
【０１５８】
行駆動回路１２ａ−１、１２ａ−２は、図６（Ａ）に図示するタイミングで、駆動信号ＳＤＲＮを駆動信号線ＤＲＮＬ（ｎ）に同時に印加する。
【０１５９】
駆動信号線ＤＲＮＬ（ｎ）に接続された画素回路１１のうち、中央に配置された画素回路１１では、駆動信号線ＤＲＮＬ（ｎ）の両端から駆動信号ＳＤＲＮが伝達される。このため、第２実施形態に係るＣＭＯＳイメージセンサは、第１実施形態のものよりもより高速に画素回路１１を駆動することができる。
【０１６０】
このような効果を有するＣＭＯＳイメージセンサ１は、デジタルカメラやビデオカメラ等の撮像デバイスとして適用することができる。
【０１６１】
図１２は、本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【０１６２】
カメラ２は、図１２に示すように、撮像素子としてのＣＭＯＳイメージセンサ１、このＣＭＯＳイメージセンサ１の画素領域（画素部１０）に入射光を導く（被写体像を結像する）光学系、およびＣＭＯＳイメージセンサ１の出力信号ＳＩＧを処理する信号処理回路(ＤＳＰ)２２を有する。光学系は、たとえば入射光（像光）を撮像面上に結像させるレンズ２１で構成されている。
【０１６３】
信号処理回路２２は、ＣＭＯＳイメージセンサ１の出力信号ＳＩＧに対して画像処理を施す。信号処理回路２２で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。信号処理回路２２で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１６４】
上述したように、カメラ等にＣＭＯＳイメージセンサを搭載することで、シェーディング等のノイズを低減させるだけではなく、画素の高速な読み出しを実行することができるカメラを実現することができる。
【図面の簡単な説明】
【０１６５】
【図１】第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す概略構成図である。
【図２】第１実施形態に係る画素回路および行駆動回路の構成例を示す等価回路図である。
【図３】第１実施形態に係る行駆動回路の動作例を示すタイミングチャートである。
【図４】第１実施形態に係る駆動回路の変形例を示す等価回路図である。
【図５】図４の各レベルトランジスタの断面模式図である。
【図６】図４に示す行駆動回路の動作例を示すタイミングチャートである。
【図７】第１実施形態に係るＣＭＯＳイメージセンサの動作例を示すタイミングチャートである。
【図８】第１実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。
【図９】第１実施形態に係るＣＭＯＳイメージセンサのシミュレーション結果を示す図である。
【図１０】一般的なＣＭＯＳイメージセンサのシミュレーション結果を示す図である。
【図１１】第２実施形態に係る画素部および行駆動回路の詳細例を示す等価回路図である。
【図１２】本発明の実施形態に係るＣＭＯＳイメージセンサが適用されるカメラの構成例を示す図である。
【図１３】一般的なＣＭＯＳイメージセンサの構成例を示す主要部の等価回路図である。
【図１４】図１３に図示するＣＭＯＳイメージセンサのタイミングチャートである。
【符号の説明】
【０１６６】
１…ＣＭＯＳイメージセンサ、２…カメラ、３…ＣＭＯＳイメージセンサ、１０…画素部、１１…画素回路、１２…行駆動回路、１３…水平転送回路、１４…タイミングジェネレータ、１５…定電流源回路、２１…レンズ、２２…信号処理回路、１１１…光電変換素子、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、１２１〜１２４…レベルトランジスタ、１３１…カラム回路、１３２…スイッチ、ＤＲＮＬ…駆動信号線、ＦＤ…フローティングディフュージョン、ＲＳＴＬ…リセット信号線、ＴＲＮＬ…転送信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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