(57)【要約】【課題】ゲート信号におけるノイズを抑制するゲート信号線駆動回路、及び、それを用いた表示装置の提供。【解決手段】ゲート信号線駆動回路に備えられた第１の基本回路は、信号ハイ期間に応じてゲート信号線にハイ電圧を印加するハイ電圧印加スイッチング素子と、信号ロー期間に応じてゲート信号線にロー電圧を印加するロー電圧印加スイッチング素子とを備え、信号ハイ期間に応じて、第１の基本回路のロー電圧印加スイッチング素子のスイッチが、第１の基本回路より前に信号ハイ期間となる第２の基本回路のハイ電圧印加スイッチング素子のスイッチに印加される信号によって、オフされる。【選択図】図４
2010277001.tif 000002
【特許請求の範囲】
【請求項１】
信号ハイ期間にハイ電圧となり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧となる、ゲート信号を、ゲート信号線に出力する基本回路、を複数備えるゲート信号線駆動回路において、
前記複数の基本回路には、
第１の基本回路と、
前記第１の基本回路の前記信号ハイ期間より前に信号ハイ期間となる第２の基本回路と、が含まれ、
前記第１の基本回路及び前記第２の基本回路には、それぞれ、
前記信号ロー期間に応じて、前記ゲート信号線にロー電圧を印加するロー電圧印加スイッチング回路と、
前記信号ハイ期間に応じて、前記ゲート信号線にハイ電圧を印加するハイ電圧印加スイッチング素子と、
前記信号ハイ期間に応じて、前記ロー電圧印加スイッチング素子がオフされるよう、前記ロー電圧印加スイッチング回路のスイッチ入力にロー電圧を印加するロー電圧印加オフ制御素子と、を備え、
前記第１の基本回路の前記ロー電圧印加オフ制御素子は、前記第２の基本回路の前記ハイ電圧印加スイッチング素子のスイッチに印加される信号によって、オンされる、
ことを特徴とするゲート信号線駆動回路。
【請求項２】
請求項１に記載のゲート信号線駆動回路であって、
前記第１の基本回路において、
前期信号ハイ期間に応じて、前記ロー電圧印加スイッチング回路のスイッチがオフされた後、前記ハイ電圧印加スイッチング素子がオンされる、
ことを特徴とするゲート信号線駆動回路。
【請求項３】
請求項１又は請求項２に記載のゲート信号線駆動回路であって、
前記第１の基本回路において、
前記ロー電圧印加スイッチング回路には、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態に置いて前記ゲート信号線にロー電圧を印加する複数のロー電圧印加スイッチング素子を備え、
前記複数のロー電圧印加スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされる、
ことを特徴とするゲート信号線駆動回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、ゲート信号線駆動回路が出力するゲート信号におけるノイズの抑制に関する。
【背景技術】
【０００２】
従来より、例えば、液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。従来技術に係るシフトレジスタ回路として、特許文献１及び特許文献２に記載されている。
【０００３】
ゲート信号線駆動回路に備えられたシフトレジスタ回路を構成する複数の基本回路それぞれは、一フレーム期間のうち、その基本回路からゲート信号が出力されるゲート信号線に対応するゲート走査期間（以下、信号ハイ期間と記す）にのみ、ハイ電圧がゲート信号Ｇｏｕｔとしてゲート信号線に出力され、それ以外の期間（以下、信号ロー期間と記す）は、ロー電圧がゲート信号Ｇｏｕｔとしてゲート信号線に出力される。
【０００４】
図１０は、従来技術に係るシフトレジスタ回路の基本回路の構成を、簡単に示した模式図である。シフトレジスタ回路の基本回路には、信号ロー期間に応じてゲート信号線にロー電圧を出力するロー電圧印加スイッチング素子ＳＷＡと、信号ハイ期間に応じてゲート信号線にハイ電圧を出力するハイ電圧印加スイッチング素子ＳＷＧを備えられている。
【０００５】
ロー電圧印加スイッチング素子ＳＷＡの入力側には、ロー電圧線ＶＧＬが接続されている。基本回路のゲート信号Ｇｏｕｔが、信号ロー期間に、ロー電圧が安定して出力されるよう、信号ロー期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオンされ、ロー電圧線ＶＧＬの電圧であるロー電圧がゲート信号Ｇｏｕｔに出力される。また、信号ハイ期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオフされる。ロー電圧印加スイッチング素子ＳＷＡのスイッチに印加される電圧をノードＮ２とする。ロー電圧印加スイッチング素子ＳＷＡがオンされている間、ノードＮ２はハイ電圧となっており、ロー電圧印加スイッチング素子ＳＷＡのスイッチには、ハイ電圧が印加される。また、ロー電圧印加スイッチング素子ＳＷＡがオフされている間、ノードＮ２はロー電圧となっており、ロー電圧印加スイッチング素子ＳＷＡのスイッチにはロー電圧が印加される。
【０００６】
ハイ電圧印加スイッチング素子ＳＷＧの入力側には、基本クロック信号ＣＬＫが接続されている。対応するゲート信号線に対して、信号ハイ期間にハイ電圧が出力されるよう、信号ハイ期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオンされ、基本クロック信号ＣＬＫの電圧がゲート信号Ｇｏｕｔに出力される。ここで、基本クロック信号ＣＬＫは、信号ハイ期間には、ハイ電圧となっている。また、信号ロー期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオフされ、基本クロック信号ＣＬＫの信号を遮断し、出力しない。ハイ電圧印加スイッチング素子ＳＷＧのスイッチに印加される電圧をノードＮ１とする。ハイ電圧印加スイッチング素子ＳＷＧがオンされている間、ノードＮ１はハイ電圧となっており、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはハイ電圧が印加される。また、ハイ電圧印加スイッチング素子ＳＷＧがオフされている間、ノードＮ１はロー電圧となっており、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはロー電圧が印加される。
【０００７】
ハイ電圧印加スイッチング素子ＳＷＧのスイッチに、すなわち、ノードＮ１に、信号ロー期間に応じて、ロー電圧を供給するスイッチング信号供給スイッチング素子ＳＷＢが接続されている。スイッチング信号供給スイッチング素子ＳＷＢの入力側にはロー電圧線ＶＧＬが接続されていて、信号ロー期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢはオンされ、ノードＮ１はロー電圧となり、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにロー電圧が印加される。また、信号ハイ期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢはオフされる。スイッチング信号供給スイッチング素子ＳＷＢのスイッチに印加される電圧は、ロー電圧印加スイッチング素子ＳＷＡのスイッチに印加される電圧と導通しており、同じくノードＮ２である。スイッチング信号供給スイッチング素子ＳＷＢがオンされている間、上述の通り、ノードＮ２はハイ電圧となっており、スイッチング信号供給スイッチング素子ＳＷＢのスイッチにはハイ電圧が印加される。
【０００８】
図１１は、従来技術に係るシフトレジスタ回路の基本回路の回路図である。図１１に示す通り、ロー電圧印加スイッチング回路２１１に備えられたトランジスタＴ６が、ロー電圧印加スイッチング素子ＳＷＡに相当している。信号ロー期間に応じて、ノードＮ２はハイ電圧に維持され、ロー電圧線ＶＧＬのロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【０００９】
また、図１１に示す通り、ハイ電圧印加スイッチング回路２１２に備えたトランジスタＴ５が、ハイ電圧印加スイッチング素子ＳＷＧに相当している。信号ハイ期間に応じて、ノードＮ１はハイ電圧となり、入力端子ＩＮ１より入力される基本クロック信号ＣＬＫ１の電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【００１０】
さらに、図１１に示す通り、ノードＮ１ロー電圧供給回路２１３に備えられたトランジスタＴ２が、スイッチング信号供給スイッチング素子ＳＷＢに相当している。同様に、ノードＮ２ロー電圧供給回路２１４に備えられたロー電圧印加オフ制御素子となるトランジスタＴ７がオンされることにより、ノードＮ２はロー電圧に変化する。さらに、信号ハイ期間に応じて、ノードＮ１がハイ電圧に変化するのに伴い、トランジスタＴ４がオンされることにより、ノードＮ２はロー電圧に維持される。
【００１１】
すなわち、信号ロー期間に応じて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に維持され、信号ハイ期間に応じて、ノードＮ１はハイ電圧に、ノードＮ２はロー電圧に変化する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−９５１９０号公報
【特許文献２】特開２００８−１２２９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ゲート信号Ｇｎは、対応するゲート信号線に出力される。ゲート信号線は、対応する複数の画素領域を貫くよう、配置されている。この画素領域の各々には、対応する映像信号線が配置されている。映像信号線には、対応する画素領域の画素電極に印加されるよう、映像信号の電圧が印加される。
【００１４】
各画素領域に設けられたスイッチング素子としてのトランジスタの内部容量などにより、これら映像信号線における映像信号が、ゲート信号線にノイズとして印加される場合が生じる。
【００１５】
トランジスタＴ７のゲートには、入力端子ＩＮ３が接続されており、入力端子ＩＮ３には、前段の基本回路のゲート信号Ｇｎ−１が入力される。よって、このゲート信号Ｇｎ−１にノイズが印加されていると、このノイズにより、トランジスタＴ７が一部オンされてしまうことがあり得る。これにより、トランジスタＴ７の入力側に接続されたロー電圧線ＶＧＬのロー電圧により、信号オフ期間に応じてハイ電圧に維持されるべきノードＮ２の電圧が低下してしまう。そして、信号オフ期間に応じてゲート信号Ｇｎをロー電圧に維持しているトランジスタＴ６が、ノードＮ２の電圧の低下により、十分にオンされた状態を維持できなくなる。
【００１６】
トランジスタＴ６が十分にオンされた状態を維持できなくなると、例えば、トランジスタＴ５を介して、もしくは、外部のゲート信号線から、ノイズ信号が生じてしまったとしても、そのノイズ信号がロー電圧線ＶＧＬを通じて十分に吸収され抑制されなくなってしまう。
【００１７】
すなわち、前段の基本回路のゲート信号Ｇｎ−１に含まれるノイズ信号によって、当該基本回路のゲート信号Ｇｎにもノイズ信号が印加され、さらに、それが次段の基本回路においても、ゲート信号Ｇｎ＋１にノイズ信号が印加され、ノイズ信号が連鎖的に発生してしまうこととなる。
【００１８】
本発明は、このような課題を鑑みて、ゲート信号におけるノイズを抑制するゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【００１９】
（１）本発明に係るゲート信号線駆動回路は、信号ハイ期間にハイ電圧となり、前記信号ハイ期間以外の期間である信号ロー期間にロー電圧となる、ゲート信号を、ゲート信号線に出力する基本回路、を複数備えるゲート信号線駆動回路であって、前記複数の基本回路には、第１の基本回路と、前記第１の基本回路の前記信号ハイ期間より前に信号ハイ期間となる第２の基本回路と、が含まれ、前記第１の基本回路及び前記第２の基本回路には、それぞれ、前記信号ロー期間に応じて、前記ゲート信号線にロー電圧を印加するロー電圧印加スイッチング回路と、前記信号ハイ期間に応じて、前記ゲート信号線にハイ電圧を印加するハイ電圧印加スイッチング素子と、前記信号ハイ期間に応じて、前記ロー電圧印加スイッチング素子がオフされるよう、前記ロー電圧印加スイッチング回路のスイッチ入力にロー電圧を印加するロー電圧印加オフ制御素子と、を備え、前記第１の基本回路の前記ロー電圧印加オフ制御素子は、前記第２の基本回路の前記ハイ電圧印加スイッチング素子のスイッチに印加される信号によって、オンされる、ことを特徴とする。
【００２０】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記第１の基本回路において、前期信号ハイ期間に応じて、前記ロー電圧印加スイッチング回路のスイッチがオフされた後、前記ハイ電圧印加スイッチング素子がオンされてもよい。
【００２１】
（３）上記（１）又は（２）に記載のゲート信号線駆動回路であって、前記第１の基本回路において、前記ロー電圧印加スイッチング回路には、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態に置いて前記ゲート信号線にロー電圧を印加する複数のロー電圧印加スイッチング素子を備え、前記複数のロー電圧印加スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされていてもよい。
【００２２】
（４）上記（１）乃至（３）のいずれかに記載のゲート信号線駆動回路を備える表示装置であってもよい。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図３】本発明の実施形態に係るシフトレジスタ回路のブロック図である。
【図４】本発明の第１の実施形態に係るｎ番目の基本回路の回路図である。
【図５】本発明の第１の実施形態に係るｎ番目の基本回路に係る入力信号、ノード、ゲート信号の電圧の時間変化を示す図である。
【図６】本発明の第２の実施形態に係るｎ番目の基本回路の回路図である。
【図７】本発明の第２の実施形態に係る交流電圧線の電圧の時間変化を示す図である。
【図８】本発明の第３の実施形態に係るｎ番目の基本回路の回路図である。
【図９】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図１０】従来技術に係るシフトレジスタ回路の基本回路の構成を示す模式図である。
【図１１】従来技術に係るシフトレジスタ回路の基本回路の一例を示す回路図である。
【発明を実施するための形態】
【００２４】
[第１の実施形態]
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、図１に示す液晶表示装置の全体斜視図の通り、ゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及び、ＴＦＴ１０９などが配置されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。
【００２５】
図２は、ＴＦＴ基板１０２の等価回路の概念図である。ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００２６】
ゲート信号線駆動回路１０４には、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２が備えられており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。
【００２７】
シフトレジスタ回路１１２には、複数のゲート信号線１０５それぞれに対応して、基本回路１１３が複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路１１３が８００個、シフトレジスタ回路１１２に備えられる。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路１１３は、一フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。
【００２８】
また、データ駆動回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００２９】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００３０】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲート電極にゲート電圧が選択的に印加されることにより、ＴＦＴ１０９を流れる電流が制御される。ゲート電極に選択的にゲート電圧が印加されたＴＦＴ１０９を通じて、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３１】
図２では、簡単の説明のために、シフトレジスタ回路１１２は、左片側にのみ図示されているが、実際には、シフトレジスタ回路１１２の基本回路１１３は、表示領域の左右両側に配置され、例えば、ゲート信号線１０５が８００本あるとすると、両側にそれぞれ複数配置された基本回路１１３によって、例えば、右側の基本回路１１３は奇数番目の信号線に、左側の基本回路１１３は偶数番目の信号線に、それぞれゲート信号を供給している。
【００３２】
図３は、シフトレジスタ回路１１２のブロック図である。両側に並んだ基本回路１１３のうち、奇数番目の基本回路が図３の右側に、偶数番目の基本回路が図３の左側に配置され、それぞれの基本回路１１３は、図３の中央に位置する表示領域１２０に、ゲート信号Ｇｎを出力している。図３には、ｎ番目の基本回路が、基本回路１１３―ｎとして記されている。
【００３３】
シフトレジスタ制御回路１１４がシフトレジスタ回路１１２へ出力する制御信号１１５は、図３の右側に位置する奇数番目の基本回路と、図３の左側に位置する偶数番目の基本回路とに、それぞれ入力される。奇数番目の基本回路には、４相の互いに位相の異なる基本クロック信号Ｖｎ，Ｖｎ＋２，Ｖｎ＋４，Ｖｎ＋６、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬ、補助信号ＶＳＴ１などが入力される。同様に、偶数番目の基本回路には、４相の互いに位相の異なる基本クロック信号Ｖｎ＋１，Ｖｎ＋３，Ｖｎ＋５，Ｖｎ＋７、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬ、補助信号ＶＳＴ２などが入力される。
【００３４】
図３に示す基本回路１１３それぞれには、図の基本回路１１３―１に示される通り、４つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４、ＩＮ５、ＩＮ６と、２つの出力端子ＯＵＴ、ＯＵＴ２とが備えられ、さらに、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬがそれぞれ接続されている。
【００３５】
ｎ番目の基本回路１１３―ｎの入力端子ＩＮ１，ＩＮ２について説明する。ｎ番目の基本回路１１３―ｎにおいて、基本クロック信号Ｖｎ，Ｖｎ＋２が、それぞれ、入力端子ＩＮ１，ＩＮ２に入力される。ここで、４相からなる２組の基本クロック信号が接続されており、ｎの値を変化させた場合であっても、Ｖｎ＋８＝Ｖｎ＝Ｖｎ−８などとすればよい。
【００３６】
ｎ番目の基本回路１１３―ｎの出力端子ＯＵＴから出力されるゲート信号をＧｎと定義する。ｎ番目の基本回路１１３―ｎの入力端子ＩＮ３には、ｎ−２番目の基本回路１１３―（ｎ−２）からのゲート信号Ｇｎ−２が、同じく入力端子ＩＮ４には、ｎ＋２番目の基本回路１１３―（ｎ＋２）からのゲート信号Ｇｎ＋２が、それぞれ、入力される。なお、１番目の基本回路１１３―１及び２番目の基本回路１１３―２の入力端子ＩＮ３には、対応するゲート信号がないため、補助信号ＶＳＴ１，ＶＳＴ２が、それぞれ、入力される。同様に、７９９目の基本回路１１３―７９９及び８００番目の基本回路１１３―８００の入力端子ＩＮ４には、８０１番目のダミー回路のゲート信号Ｇ８０１及び８０２番目のダミー回路のゲート信号Ｇ８０２が、それぞれ入力され、８０１番目の基本回路１１３−８０１及び８０２番目の基本回路１１３−８０２の入力端子ＩＮ４には補助信号ＶＳＴ１，ＶＳＴ２が入力される。
【００３７】
さらに、ｎ番目の基本回路１１３―ｎの入力端子ＩＮ５には、ｎ−２番目の基本回路１１３―（ｎ−２）の出力端子ＯＵＴ２からの出力信号が入力される。なお、ｎ番目の基本回路１１３―ｎの出力端子ＯＵＴ２には、ｎ番目の基本回路１１３―ｎのノードＮ１の電圧が出力される。ここで、１番目の基本回路１１３―１及び２番目の基本回路１１３―２の入力端子ＩＮ５には、対応するノードＮ１の電圧がないため、補助信号ＶＳＴ１，ＶＳＴ２が、それぞれ、入力される。また、ｎ番目の基本回路１１３―ｎの入力端子ＩＮ６には、ｎが奇数の場合は補助信号ＶＳＴ１が、ｎが偶数の場合は補助信号ＶＳＴ２が入力される。
【００３８】
図４は、シフトレジスタ回路１１２のｎ番目の基本回路１１３―ｎの回路図である。入力端子ＩＮ６に入力される補助信号ＶＳＴは、ｎが奇数の場合は補助信号ＶＳＴ１が、ｎが偶数の場合は補助信号ＶＳＴ２を表している。
【００３９】
図１１に示す従来技術に係るシフトレジスタ回路の基本回路との主な相違点は、従来技術に係るシフトレジスタ回路においては、信号ハイ期間に応じて、前段の基本回路のゲート信号Ｇｎ−１によって、ノードＮ２ロー電圧供給回路２１４に備えられたトランジスタＴ７がオンされることにより、ノードＮ２はハイ電圧からロー電圧に変化していたのに対して、本実施例に係るシフトレジスタ回路においては、信号ハイ期間に応じて、ｎ−２番目の基本回路のノードＮ１の電圧によって、ノードＮ２ロー電圧供給回路１４に備えられたロー電圧印加オフ制御素子となるトランジスタＴ４Ａがオンされることにより、ノードＮ２はハイ電圧からロー電圧に変化している点である。
【００４０】
ここで、ｎ番目の基本回路１１３―ｎを第１の基本回路とすると、ｎ−２番目の基本回路１１３―（ｎ−２）が第２の基本回路となり、ｎ−２番目の基本回路１１３―（ｎ−２）のノードＮ１の電圧によって、ｎ番目の基本回路１１３―ｎのトランジスタＴ４Ａがオンされている。
【００４１】
図５は、ｎ番目の基本回路１１３―ｎのノードＮ１，Ｎ２の時間的な変化を、入力信号である基本クロック信号と、近傍の基本回路のゲート信号やノードＮ１とともに示したものである。以下、図５に示す各信号の時間変化とともに、基本回路１１３の動作について説明する。
【００４２】
図４に示す通り、トランジスタＴ４Ａのゲートには、入力端子ＩＮ５が接続されており、ｎ−２番目の基本回路１１３―（ｎ−２）の出力端子ＯＵＴ２が出力するノードＮ１の電圧Ｎ１ｎ−２が入力端子ＩＮ５に入力される。図５に示す期間Ｐ１に、ｎ−２番目の基本回路１１３―（ｎ−２）のノードＮ１の電圧Ｎ１ｎ−２がハイ電圧となるので、期間Ｐ１に、トランジスタＴ４Ａはオンされる。
【００４３】
トランジスタＴ４Ａの入力側には、ロー電圧線ＶＧＬが接続されている。よって、トランジスタＴ４Ａがオンされると、ロー電圧線ＶＧＬのロー電圧がノードＮ２に印加される。
【００４４】
図４に示す通り、ノードＮ１ハイ電圧供給回路１５に備えられたトランジスタＴ１のゲートには、入力端子ＩＮ３が接続されており、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２が入力端子ＩＮ３に入力される。図５に示す期間Ｐ２に、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２がハイ電圧となるので、期間Ｐ２にトランジスタＴ１はオンされる。
【００４５】
トランジスタＴ１の入力側には、ハイ電圧線ＶＧＨが接続されている。よって、トランジスタＴ１がオンされると、ハイ電圧線ＶＧＨのハイ電圧がノードＮ１に印加される。
【００４６】
なお、期間Ｐ２において、図５に示す通り、ｎ−２番目の基本回路１１３―（ｎ−２）のノードＮ１の電圧Ｎ１ｎ−２がハイ電圧で維持されており、トランジスタＴ４Ａはオン状態で維持される。また、ノードＮ２ロー電圧供給回路１４に備えられるトランジスタＴ４のゲートには、ノードＮ１が接続されており、期間Ｐ２において、ノードＮ１はハイ電圧となるので、トランジスタＴ４もオンされる。トランジスタＴ４の入力側には、ロー電圧線ＶＧＬが接続されている。よって、期間Ｐ２において、２個のトランジスタＴ４，Ｔ４Ａが共にオンされており、ロー電圧線ＶＧＬのロー電圧がノードＮ２に印加される。
【００４７】
ハイ電圧印加スイッチング回路１２に備えられたハイ電圧印加スイッチング素子ＳＷＧに相当するトランジスタＴ５の入力側には、入力端子ＩＮ１が接続されており、基本クロック信号Ｖｎが入力端子ＩＮ１に入力される。期間Ｐ３において、ノードＮ１はハイ電圧で維持されているので、トランジスタＴ５はオン状態で維持されている。期間Ｐ３において、基本クロック信号Ｖｎはハイ電圧となっているので、信号ハイ期間である期間Ｐ３に、出力端子ＯＵＴより、ハイ電圧となるゲート信号Ｇｎが出力される。
【００４８】
ここで、実際には、トランジスタＴ１に、閾値電圧Ｖｔｈが存在するために、期間Ｐ２において、ノードＮ１の電圧は、ハイ電圧線ＶＧＨのハイ電圧から、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Ｐ３において、トランジスタＴ５を十分にオンすることが出来ない場合もあり得るので、ハイ電圧印加スイッチング回路１２には、昇圧容量Ｃ１がトランジスタＴ５と並列に接続されている。期間Ｐ３になると、ゲート信号Ｇｎ−２がロー電圧に変化し、トランジスタＴ１がオフされるが、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオンされ状態を保つ。期間Ｐ３には、出力端子ＯＵＴに、入力端子ＩＮ１に入力される基本クロック信号Ｖｎのハイ電圧が印加され、昇圧容量Ｃ１の容量カップリングにより、ノードＮ１は更に高電圧に昇圧される。これは、ブートストラップ電圧と呼ばれている。
【００４９】
なお、期間Ｐ３において、図５に示す通り、ｎ−２番目の基本回路１１３―（ｎ−２）のノードＮ１の電圧Ｎ１ｎ−２はロー電圧となり、トランジスタＴ４Ａはオフされる。しかし、ｎ番目の基本回路１１３―ｎのノードＮ１は、上記ブートストラップ電圧により昇圧された高い電圧となっており、ノードＮ２ロー電圧供給回路１４に備えられるトランジスタＴ４はオン状態で維持されるので、トランジスタＴ４Ａがオフされた後も、ノードＮ２はロー電圧に維持される。
【００５０】
図４に示す通り、トランジスタＴ９の入力側には、ロー電圧線ＶＧＬが接続されており、トランジスタＴ９のゲートには入力端子ＩＮ４が接続されている。入力端子ＩＮ４に、ｎ＋２番目の基本回路１１３―（ｎ＋２）からのゲート信号Ｇｎ＋２が入力される。
【００５１】
図５に示す通り、期間Ｐ４に、ゲート信号Ｇｎ＋２がハイ電圧となるので、期間Ｐ４に、トランジスタＴ９はオンされ、ロー電圧線ＶＧＬのロー電圧がノードＮ１に印加される。これにより、トランジスタＴ５はオフされる。また、同時に、トランジスタＴ４もオフされる。
【００５２】
図４に示す通り、ロー電圧線ＶＧＬとハイ電圧線ＶＧＨの間には、保持容量Ｃ３及びトランジスタＴ３が直列に接続されている。トランジスタＴ３の出力端子と保持容量Ｃ３の正極は、ノードＮ２に接続されている。また、保持容量のＣ３の負極にはロー電圧線ＶＧＬが、トランジスタＴ３の入力側にはハイ電圧線ＶＧＨが、それぞれ接続されている。トランジスタＴ３のゲートには、入力端子ＩＮ２が接続され、入力端子ＩＮ２に基本クロック信号Ｖｎ＋２が入力される。
【００５３】
期間Ｐ４に、基本クロック信号Ｖｎ＋２がハイ電圧となるので、期間Ｐ４に、トランジスタＴ３はオンされ、ノードＮ２の電圧をハイ電圧に変化させる。同時に、保持容量Ｃ３がハイ電圧に充電される。
【００５４】
その後、期間Ｐ５に、基本クロック信号Ｖｎ＋２がロー電圧となり、トランジスタＴ３がオフされた後も、保持容量Ｃ３によりノードＮ２の電圧はハイ電圧で維持される。さらに、基本クロック信号Ｖｎ＋２は周期的にハイ電圧となり、保持容量Ｃ３を周期的に充電し続けるので、ノードＮ２の電圧は安定的にハイ電圧に維持されることとなる。
【００５５】
さらに、図１１に示す従来技術に係る基本回路とは異なり、図４に示すｎ番目の基本回路１１３―ｎには、トランジスタＴ３と並列に、トランジスタＴ１０が備えられている。トランジスタＴ１０のゲートには、入力端子ＩＮ６が接続され、上述の補助信号ＶＳＴが入力端子ＩＮ６に入力される。トランジスタＴ３が定期的にオンされることにより保持容量Ｃ３を周期的に充電し続けることに加えて、補助信号ＶＳＴがハイ電圧になる毎に、トランジスタＴ１０がオンされ、これによっても、保持容量Ｃ３は充電される。
【００５６】
ここで、補助信号ＶＳＴとは、上述の通り、ｎが奇数の場合は補助信号ＶＳＴ１が、ｎが偶数の場合は補助信号ＶＳＴ２を表している。よって、ｎが奇数となるｎ番目の基本回路１１３−ｎは、補助信号ＶＳＴ１がハイ電圧になるタイミングで、また、ｎが偶数となるｎ番目の基本回路１１３−ｎは、補助信号ＶＳＴ２がハイ電圧になるタイミングで、それぞれ、一斉に、それぞれの基本回路に備えられたＴ１０により、保持容量Ｃ３は充電される。補助信号ＶＳＴを、１フレーム期間において、表示領域に書き込む期間以外の時間である帰数期間などにおいて、ハイ電圧にすることにより、信号オフ期間に応じて、より安定的にノードＮ２をハイ電圧に維持することが出来る。
【００５７】
スイッチング信号供給スイッチング素子ＳＷＢに相当するトランジスタＴ２は、ノードＮ１ロー電圧供給回路１３に備えられたおり、ロー電圧印加スイッチング素子ＳＷＡに相当するトランジスタＴ６は、ロー電圧印加スイッチング回路１１に備えられている。トランジスタＴ２，Ｔ６のゲートには、ノードＮ２が接続されており、トランジスタＴ２の入力側にはロー電圧線ＶＧＬが接続されている。信号オフ期間に応じて、ノードＮ２はハイ電圧に維持され、トランジスタＴ２はオンされる。トランジスタＴ２がオン状態に維持されることにより、ノードＮ１には、ロー電圧線ＶＧＬのロー電圧が印加される。すなわち、信号オフ期間に応じて、ノードＮ１はロー電圧に維持される。
【００５８】
同様に、信号オフ期間に応じて、トランジスタＴ６はオンされ、出力端子ＯＵＴより、ロー電圧線ＶＧＬのロー電圧となるゲート信号Ｇｎが出力される。
【００５９】
以上により、信号ハイ期間に応じて、期間Ｐ２，Ｐ３の期間においては、ノードＮ１はハイ電圧となり、ハイ電圧印加スイッチング素子であるトランジスタＴ５はオンされ、この期間、基本クロック信号Ｖｎの電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。とくに、期間Ｐ３において、基本クロック信号Ｖｎはハイ電圧となるので、ゲート信号Ｇｎもこの期間、ハイ電圧になる。また、期間Ｐ１，Ｐ２，Ｐ３において、ノードＮ２はロー電圧となり、ロー電圧印加スイッチング素子であるトランジスタＴ６、及び、スイッチング信号供給スイッチング素子であるトランジスタＴ２は、オフされる。
【００６０】
また、信号ロー期間に応じて、１フレーム期間のうち、期間Ｐ１，Ｐ２，Ｐ３以外の期間においては、ノードＮ２がハイ電圧で維持され、トランジスタＴ２がオンされ、ノードＮ１はロー電圧で維持される。同じく、トランジスタＴ６がオンされ、交流電圧線ＶＧＬ＿ＡＣ１Ｂのロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力する。そして、１フレーム期間のうち、大部分の時間において、トランジスタＴ６及びトランジスタＴ２のゲートにはハイ電圧が印加されることとなる。なお、期間Ｐ１においては、トランジスタＴ２はオフされているが、ノードＮ１はロー電圧で維持される。
【００６１】
このように、ｎ−２番目の基本回路１１３―（ｎ−２）のゲート信号Ｇｎ−２など、表示領域などシフトレジスタ回路１１２の外部と直接接続されている言わば外部信号によってではなく、ｎ−２番目の基本回路１１３―（ｎ−２）のノードＮ１の電圧Ｎ１ｎ−２によって、信号ハイ期間に応じて、ｎ番目の基本回路１１３―ｎのノードＮ２がハイ電圧からロー電圧に変化している。
【００６２】
ノードＮ１の電圧Ｎ１ｎ−２は、ｎ−２番目の基本回路１１３―（ｎ−２）の出力端子ＯＵＴ２より出力し、ｎ番目の基本回路１１３―ｎの入力端子ＩＮ５に入力されているが、シフトレジスタ回路１１２の外部へは出力されておらず、外部とは直接接続されていない、言わばシフトレジスタ回路１１２の内部信号である。
【００６３】
以上説明した通り、ゲート信号のように、外部よりノイズ信号が印加されてしまう外部信号ではなく、ノードＮ１の電圧のように、外部に対して直接接続されていないシフトレジスタ回路１１２の内部信号によって、信号ハイ期間に応じて、ｎ番目の基本回路１１３―ｎのノードＮ２がハイ電圧からロー電圧に変化することにより、外部において生じたノイズ信号の影響がノードＮ２に及ぶのを抑制することが出来る。これにより、シフトレジスタ回路１１２を備えるゲート信号線駆動回路１０４が出力するゲート信号のノイズを抑制することが出来る。また、このゲート信号線駆動回路１０４を用いた表示装置の表示品質は向上する。
【００６４】
さらに、信号ハイ期間に応じて、異なる信号により、ノードＮ１とノードＮ２は、それぞれ、ロー電圧からハイ電圧へ、ハイ電圧からロー電圧に変化しており、それら信号を例えば本実施形態のように選択することにより、その変化するタイミングを、ノードＮ１とノードＮ２とで異ならせることが可能となる。
【００６５】
本実施形態において、期間Ｐ２の最初の時刻に、ノードＮ２は、ハイ電圧からロー電圧に変化しており、期間Ｐ２においては、ノードＮ２はロー電圧となっており、ノードＮ１をロー電圧に維持しているトランジスタＴ２はオフされている。その後、期間Ｐ１の最初の時刻に、ノードＮ１は、ロー電圧からハイ電圧に変化する。
【００６６】
ここで、図１１に示す従来技術に係る基本回路のように、この変化するタイミングが、ノードＮ１とノードＮ２とで同じである場合には、例えば、トランジスタＴ１がオンされるタイミングとトランジスタＴ２がオフされるタイミングが同じである。実際には、トランジスタが持つ閾値電圧のために、トランジスタが十分にオンされるまで、及び、トランジスタＴ２が十分にオフされるまでには、有限の時間がかかる。すなわち、トランジスタＴ２が十分にオフされる前に、トランジスタＴ１がオンされるために、ノードＮ１がハイ電圧線ＶＧＨともロー電圧線ＶＧＬとも一部導通してしまう可能性が生じてしまい、ノードＮ１がロー電圧からハイ電圧に変化するのにも、より時間を有してしまうこととなる。
【００６７】
これに対して、本実施形態にかかるｎ番目の基本回路１１３―ｎにおいては、トランジスタＴ２が十分にオフされた後に、トランジスタＴ１がオンされるので、ノードＮ１は、安定的に、かつ、短期間に、ロー電圧からハイ電圧に変化することが出来る。
【００６８】
さらに、前述の通り、ノードＮ１がロー電圧からハイ電圧に変化するタイミングよりも前に、ノードＮ２がハイ電圧からロー電圧に変化しているため、トランジスタＴ１には高い駆動能力を必要ではなくなる。それゆえ、トランジスタＴ１の電極間長をより長くすることが出来、製品の歩留まりが向上する。また、トランジスタＴ１の電極幅をより短くすることが出来、表示パネルにおいてさらに狭額縁化が可能となり、平面パネルの付加価値が向上する。なお、ここでは、基本クロック信号が４相となっているものについて説明したが、５相以上の基本クロック信号についても適用できる。
【００６９】
[第２の実施形態]
本発明の第２の実施形態に係る表示装置は、上述した第１の実施形態に係る表示装置と、基本的には同じ構成をしている。第１の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路１１３の構成にある。
【００７０】
図６は、本発明の第２の実施形態に係る表示装置に備えられたｎ番目の基本回路１１３―ｎの回路図である。図４に示す第１の実施形態に係るｎ番目の基本回路１１３―ｎとの主な相違点として、第１の実施形態に係る基本回路１１３において、ロー電圧印加スイッチング回路１１には、ロー電圧印加スイッチング素子ＳＷＡに相当するトランジスタＴ６が１個備えられているところ、本実施形態に係る基本回路１１３には、ロー電圧印加スイッチング回路１１に、２個の並列に接続されたトランジスタＴ６，Ｔ６Ａが備えられている。同様に、第１の実施形態にかかる基本回路１１３において、ノードＮ１ロー電圧供給回路１３には、スイッチング信号供給スイッチング素子ＳＷＢに相当するトランジスタＴ２が１個備えられているところ、本実施形態に係る基本回路１１３には、２個の並列に接続されたトランジスタＴ２，Ｔ２Ａが備えられている。
【００７１】
また、図６に示すｎ番目の基本回路１１３―ｎには、さらに、２対の交流電圧線が入力される。ノードＮ２は、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４を介して、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂに接続されている。また、トランジスタＴ２，Ｔ２Ａの入力側には、もう１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂそれぞれに接続されて、トランジスタＴ２，Ｔ２Ａの出力端子は、ともにノードＮ１と接続されている。同様に、トランジスタＴ６，Ｔ６Ａの入力側には、この１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂそれぞれに接続されて、トランジスタＴ６，Ｔ６Ａの出力端子は、ともに出力端子ＯＵＴと接続されている。
【００７２】
トランジスタＴＡ１，ＴＡ３のゲートには、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれに接続されている。ノードＮ２は、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ３を介して、それぞれ、ノードＮ２Ａ，Ｎ２Ｂと接続されている。
【００７３】
トランジスタＴＡ４，ＴＡ２のゲートにも、同様に、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれに接続されている。トランジスタＴＡ２を介して、交流電圧線ＶＧＬ＿ＡＣ１とＮ２Ａが、また、トランジスタＴＡ４を介して、交流電圧線ＶＧＬ＿ＡＣ１ＢとＮ２Ｂが、それぞれ接続されている。
【００７４】
トランジスタＴ２，Ｔ２Ａのゲートには、それぞれ、ノードＮ２Ａ，Ｎ２Ｂが、同様に、トランジスタＴ６，Ｔ６Ａのゲートには、それぞれ、ノードＮ２Ａ，Ｎ２Ｂが、接続されている。
【００７５】
図７は、２対の交流電圧線の電圧の時間変化を示す図である。横軸方向は時間を表し、縦軸方向には、２対の交流電圧線それぞれのハイ電圧（Ｈ）とロー電圧（Ｌ）が表されている。図に示す通り、この２対の交流電圧線の電圧は、交互にハイ電圧とロー電圧になるよう周期的に変化している。
【００７６】
図７に示す通り、交流電圧線ＶＧＬ＿ＡＣ１に係るそれぞれの期間を、Ｐ１Ａ，Ｐ２Ａ，Ｐ３Ａ，・・・と、交流電圧線ＶＧＬ＿ＡＣ１Ｂに係るそれぞれの期間を、Ｐ１Ｂ，Ｐ２Ｂ，Ｐ３Ｂ，・・・と、図に示す時刻を、それぞれｔ１，ｔ２と、定義する。図７に示す通り、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂは、ともに、ハイ電圧である期間が、ロー電圧である期間よりも長くなっている。例えば、交流電圧線ＶＧＬ＿ＡＣ１において、ハイ電圧である期間Ｐ１Ａ，Ｐ３Ａ，・・・は、ロー電圧である期間Ｐ２Ａ，Ｐ４Ａ，・・・よりも、長くなっている。そして、１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂは、それぞれ、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの逆位相となっている。
【００７７】
それゆえ、例えば、期間Ｐ１Ｂにおいてロー電圧であった交流電圧線ＶＧＬ＿ＡＣ１Ｂが、時刻ｔ１に、ハイ電圧に変化する。その後、期間Ｐ１Ａにおいてハイ電圧であった交流電圧線ＶＧＬ＿ＡＣ１が、時刻ｔ２に、ロー電圧に変化する。すなわち、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂには、ハイ電圧となっている各期間において、ロー電圧からハイ電圧に変化してしばらくの期間、そして、ハイ電圧からロー電圧に変化する直前のしばらくの期間、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂがともにハイ電圧となっている重なりの期間が存在している。
【００７８】
以下、ノードＮ２Ａ，Ｎ２Ｂの変化について、図７に示す時間変化に従って説明する。期間Ｐ１Ｂにおいて、交流電圧線ＶＧＬ＿ＡＣ１はハイ電圧であるので、トランジスタＴＡ１はオンされ、また、交流電圧線ＶＧＬ＿ＡＣ１Ｂはロー電圧であるので、トランジスタＴＡ２はオフされており、ノードＮ２ＡはノードＮ２と導通している。また、期間Ｐ１Ｂにおいて、交流電圧線ＶＧＬ＿ＡＣ１はハイ電圧であるので、トランジスタＴＡ４はオンされ、また、交流電圧線ＶＧＬ＿ＡＣ１Ｂはロー電圧であるので、トランジスタＴＡ３はオフ、かつ、ノードＮ２Ｂはロー電圧に保たれている。
【００７９】
時刻ｔ１に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧からハイ電圧に、変化する。これにより、トランジスタＴＡ３はオンされ、ノードＮ２ＢとノードＮ２が導通する。また、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧に変化したことにより、ノードＮ２Ｂはロー電圧からハイ電圧に変化する。これら２点により、ノードＮ２ＢもノードＮ２と同じハイ電圧に変化する。そして、このとき、ノードＮ２は、ノードＮ２ＡとノードＮ２Ｂの両方と導通することとなる。
【００８０】
時刻ｔ２に、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧からロー電圧に、変化する。これにより、トランジスタＴＡ１はオフされ、ノードＮ２ＡとノードＮ２の導通がなくなる。また、交流電圧線ＶＧＬ＿ＡＣ１がロー電圧に変化したことにより、Ｎ２Ａはハイ電圧からロー電圧に変化する。
【００８１】
以上述べたように、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧のとき、Ｎ２ＡがＮ２と導通し、信号ロー期間に応じてハイ電圧となり、トランジスタＴ２，Ｔ６はオン状態となる。このとき、交流電圧線ＶＧＬ＿ＡＣ１と逆位相となっている交流電圧線ＶＧＬ＿ＡＣ２はロー電圧であり、トランジスタＴ２，Ｔ６は、それぞれ、ノードＮ１及び出力端子ＯＵＴに、交流電圧線ＶＧＬ＿ＡＣ２のロー電圧を印加する。また、交流電圧線ＶＧＬ＿ＡＣ１がロー電圧のとき、Ｎ２ＡとＮ２の導通はなくなり、Ｎ２Ａはロー電圧となり、トランジスタＴ２，Ｔ６はオフ状態となる。
【００８２】
同様に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧のとき、Ｎ２ＢがＮ２と導通し、信号ロー期間に応じてハイ電圧となり、トランジスタＴ２Ａ，Ｔ６Ａはオン状態となる。このとき、交流電圧線ＶＧＬ＿ＡＣ１Ｂと逆位相となっている交流電圧線ＶＧＬ＿ＡＣ２Ｂはロー電圧であり、トランジスタＴ２Ａ，Ｔ６Ａは、それぞれ、ノードＮ１及び出力端子ＯＵＴに、交流電圧線ＶＧＬ＿ＡＣ２Ｂのロー電圧を印加する。また、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧のとき、Ｎ２ＢとＮ２の導通はなくなり、Ｎ２Ｂはロー電圧となり、トランジスタＴ２Ａ，Ｔ６Ａはオフ状態となる。
【００８３】
制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４、及び、交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂによって、ノードＮ２Ａ及びノードＮ２Ｂが、ノードＮ２と接続するか否かが制御される。ノードＮ２と導通していない時には、ロー電圧に維持されていたノードＮ２Ａが、ノードＮ２と導通される際に、ノードＮ２Ａはロー電圧からハイ電圧に変化するように制御されるために、ノードＮ２Ｂと導通しているノードＮ２が、さらにノードＮ２Ａとも導通する際に生じるノードＮ２の電圧の低下を抑制することが出来る。ノードＮ２ＢがノードＮ２と導通する際も、同様である。
【００８４】
このように、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３に、それぞれ複数のトランジスタを備えることにより、本来、トランジスタのゲートに、長時間、ハイ電圧が印加されていたところ、トランジスタのゲートにハイ電圧が印加される時間を、それぞれ複数のトランジスタに、それぞれ分担させることが出来ている。これにより、スイッチング素子の劣化への時間を遅らせることができ、また、長寿命化を実現させることが出来ている。
【００８５】
そして、本実施形態に係る基本回路１１３において、その複数のトランジスタの駆動切り替え時に生じるノードＮ２の低下を抑制することが出来ており、このような基本回路１１３に、本発明に係るトランジスタＴ４Ａを備えることにより、ノードＮ２の電圧の安定化の効果はさらに高まることとなる。
【００８６】
以上、第２の実施形態に係る基本回路１１３において、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３それぞれに、複数のスイッチング素子が並列に接続される場合にも、本発明は適用される。なお、ここでは、基本クロック信号が４相となっているものについて説明したが、５相以上の基本クロック信号についても適用できる。
【００８７】
[第３の実施形態]
本発明の実施例３に係る表示装置は、上述した第２の実施形態に係る表示装置と、基本的には同じ構成をしている。第２の実施形態に係る表示装置との主な違いは、シフトレジスタ回路１１２の基本回路１１３の構成にある。
【００８８】
図８は、本発明の第３の実施形態に係る表示装置に備えられたｎ番目の基本回路１１３―ｎの回路図である。図６に示す第２の実施形態に係るｎ番目の基本回路１１３―ｎとの主な相違点として、ノードＮ１ハイ電圧供給回路１５に、トランジスタＴ１と並列に、さらにトランジスタＴ１Ａを備えている。そして、トランジスタＴ１Ａのゲートは、入力端子ＩＮ７に接続され、ｎ−４番目の基本回路１１３―（ｎ−４）のゲート信号Ｇｎ−４が入力端子ＩＮ７に入力される。
【００８９】
ｎ番目の基本回路１１３―ｎにおいて、図５に示す期間Ｐ１において、ｎ−４番目の基本回路１１３―（ｎ−４）のゲート信号Ｇｎ−４はハイ電圧になっており、トランジスタＴ１Ａがオン状態となり、ノードＮ１がハイ電圧に変化する。
【００９０】
これに伴い、ｎ−２番目の基本回路１１３―（ｎ−２）においても、図５に示す期間Ｐ１より１つ前の期間において、ノードＮ１の電圧Ｎ１ｎ−２はハイ電圧となっている。これにより、ｎ番目の基本回路１１３―ｎのＴ４Ａがオンとなり、ｎ番目の基本回路１１３―ｎのノードＮ２はロー電圧に変化する。なお、本実施形態に係る基本回路１１３においては、トランジスタＴ３がオンされるタイミングとの重複を避けるために、基本クロック信号が５相以上であることが望ましい。
【００９１】
本実施形態に係る基本回路１１３において、信号ハイ期間である図５に示す期間Ｐ３の２つ前の期間である期間Ｐ１より、ノードＮ１をハイ電圧に変化させることにより、より安定的に、信号ハイ期間に、基本クロック信号Ｖｎのハイ電圧をゲート信号Ｇｎとして出力することが出来る。これにより、ゲート信号のノイズ抑制の効果はさらに高まることとなる。
【００９２】
なお、図４及び図６に示す基本回路１１３においては、ロー電圧印加スイッチング回路１１及びノードＮ１ロー電圧供給回路１３それぞれに、２個のトランジスタが並列に備えられているが、２個に限定されることはない。３個、４個とさらに、増加させてもよい。その場合、それぞれのノードに対応して接続される３対、４対の交流電圧線とさらに、増加させることとなる。トランジスタにハイ電圧が印加される時間を、さらに多くのトランジスタで分担することとなり、１個当たりのトランジスタにハイ電圧が印加される時間を、さらに軽減させることが出来る。
【００９３】
また、本実施形態に係るシフトレジスタ回路１１２は、図３に示す通り、表示領域１２０の両側にそれぞれ複数の基本回路１１３が配置される場合について説明したが、例えば、表示領域１２０の片側に配置される場合、また、その他の場合であっても、本発明が適用されることは言うまでもない。
【００９４】
さらに、本発明の実施形態に係る表示装置において、上記では、図２に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図９は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。
【符号の説明】
【００９５】
１１  ロー電圧印加スイッチング回路、１２  ハイ電圧印加スイッチング回路、１３  ノードＮ１ロー電圧供給回路、１４  ノードＮ２ロー電圧供給回路、１５  ノードＮ１ハイ電圧供給回路、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  ゲート信号線駆動回路、１０５  ゲート信号線、１０６  データ駆動回路、１０７  映像信号線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１１２  シフトレジスタ回路、１１３  基本回路、１１４  シフトレジスタ制御回路、１１５  制御信号、１２０  表示領域、２１１  ロー電圧印加スイッチング回路、２１２  ハイ電圧印加スイッチング回路、２１３  ノードＮ１ロー電圧供給回路、２１４  ノードＮ２ロー電圧供給回路、Ｃ１  昇圧容量、Ｃ３  保持容量、ＣＬＫ  基本クロック信号、Ｇｎ，Ｇｏｕｔ  ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４，ＩＮ５，ＩＮ６，ＩＮ７  入力端子、Ｎ１，Ｎ２，Ｎ２Ａ，Ｎ２Ｂ  ノード、ＯＵＴ，ＯＵＴ２  出力端子、ＳＷＡ  ロー電圧印加スイッチング素子、ＳＷＢ  スイッチング信号供給スイッチング素子、ＳＷＧ  ハイ電圧印加スイッチング素子、ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，Ｔ１，Ｔ１Ａ，Ｔ２，Ｔ２Ａ，Ｔ４，Ｔ４Ａ，Ｔ５，Ｔ６，Ｔ６Ａ，Ｔ９，Ｔ１０  トランジスタ、ＶＧＨ  ハイ電圧線、ＶＧＬ  ロー電圧線、ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ  交流電圧線、Ｖｎ  基本クロック信号、ＶＳＴ，ＶＳＴ１，ＶＳＴ２  補助信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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