(57)【要約】【課題】本発明は、ＮＡＮＤフラッシュメモリにおいて、より小面積化できるようにする。【解決手段】たとえば、ＮＡＮＤフラッシュメモリにおいては、ワード線方向に複数のブロックＢＬＫが設けられる。複数のブロックＢＬＫは、選択ゲート線ＳＧＤ，ＳＧＤが互いに隣接するようにして配置される。隣接する各ブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域には、ビット線ＢＬと選択ゲートトランジスタＳＧ１のドレインとをそれぞれ接続するための複数のビット線コンタクトＣＢが配置される。ビット線コンタクトＣＢは、ワード線方向にピッチＰｙを有して、ビット線方向に延びる３本の平行線Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ビット線ＢＬの周期（２ＨＰ）の３倍と等しいピッチＰｘだけ離隔して配置される。【選択図】図１
2010186833.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが形成された半導体基板と、
前記半導体基板上の、第１の方向と直交する第２の方向に、一定の間隔を有して配置された、前記第１の方向に延びる複数のライン状ビット線と、
隣接するメモリセルの選択ゲート間に配置され、前記複数のビット線と前記半導体基板とをそれぞれ接続する複数のビット線コンタクトであって、前記第２の方向に隣接するビット線に接続された２つのビット線コンタクトの中心位置が、前記第１の方向にずれつつ、前記第１の方向にそれぞれずれた３以上の複数列上に各々の中心位置が配置された複数のコンタクトと
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記複数のコンタクトは、各列上に形成されたコンタクト間の前記第２の方向のピッチが、前記複数のビット線のピッチの、３以上の自然数倍に設定されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のコンタクトは、前記第２の方向に隣接する少なくとも３つのコンタクトの中心位置が、前記第１の方向に一定のピッチでずれていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２の方向に隣接するコンタクト間の最短距離が、前記複数のビット線のピッチよりも大きいことを特徴とする請求項１ないし３のいずれかに記載の半導体記憶装置。
【請求項５】
前記各列の数は３列であり、前記各列上に形成されたコンタクト間の前記第２の方向のピッチが、前記複数のビット線のピッチの３倍であることを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、電荷蓄積層と制御ゲートとを積層してなる不揮発性メモリセルを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、半導体記憶装置として、不揮発性のＮＡＮＤセル型ＥＥＰＲＯＭ（ＮＡＮＤフラッシュメモリ）が注目されている。ＮＡＮＤフラッシュメモリは、電荷蓄積層と制御ゲートとを積層してなる不揮発性メモリセルを記憶素子として用いている。
【０００３】
ＮＡＮＤフラッシュメモリにおいては、集積度の向上を目的として、ＮＡＮＤセルユニットの選択トランジスタの拡散層に接続されるビット線コンタクトを、ビット線に沿う方向に交互にずらしてレイアウト（二連千鳥配置ともいう）したものが知られている（たとえば、特許文献１参照）。
【０００４】
上記した従来技術（特許文献１）の場合、ＮＡＮＤフラッシュメモリにおける配線のパターンニング条件がＨＰ・ＮＡ／λ＜０．２５であったため、集積度の向上には有用であった。なお、上記ＨＰはビット線の幅（ハーフピッチ）であり、上記ＮＡはリソグラフィ装置における投影レンズの開口数であり、上記λはリソグラフィ装置における照明光学系からの照明光の波長である。
【０００５】
しかしながら、配線のパターンニング条件としてＨＰ・ＮＡ／λ＜０．１５を必要とするＮＡＮＤフラッシュメモリにおいては、ビット線コンタクトを安定に形成できないという問題が顕著になってきた。
【０００６】
この問題を解決するために、ビット線コンタクトをビット線に沿う方向（ワード線方向）に長穴化することによって、リソグラフィ工程でのプロセスマージンを確保できるようにする方法が考えられる。
【０００７】
ところが、ビット線コンタクトを長穴化した場合、選択ゲート線間の距離を長くする必要があるため、チップ面積の拡大につながる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３４４１１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、選択ゲート線間の距離を長くすることなしに、ビット線コンタクトを安定に配置できるなど、チップ面積が拡大するのを防止することが可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明は、複数のメモリセルが形成された半導体基板と、前記半導体基板上の、第１の方向と直交する第２の方向に、一定の間隔を有して配置された、前記第１の方向に延びる複数のライン状ビット線と、隣接するメモリセルの選択ゲート間に配置され、前記複数のビット線と前記半導体基板とをそれぞれ接続する複数のビット線コンタクトであって、前記第２の方向に隣接するビット線に接続された２つのビット線コンタクトの中心位置が、前記第１の方向にずれつつ、前記第１の方向にそれぞれずれた３以上の複数列上に各々の中心位置が配置された複数のコンタクトとを具備したことを特徴とする。
【発明の効果】
【００１１】
本発明は、選択ゲート線間の距離を長くすることなしに、ビット線コンタクトを安定に配置できるなど、チップ面積が拡大するのを防止することが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る半導体記憶装置（ＮＡＮＤフラッシュメモリ）のアレイ構成を示す平面図である。
【図２】実施例１にしたがった、ＮＡＮＤフラッシュメモリの製造に用いられるリソグラフィ装置を示す構成図である。
【図３】実施例１にしたがった、ＮＡＮＤフラッシュメモリの製造に用いられるフォトマスクの一例を示す平面図である。
【図４】実施例１にしたがった、リソグラフィ装置における照明光学系の構成例を示す平面図である。
【図５】実施例１にしたがった、投影レンズの開口数とビット線コンタクトのビット線方向のピッチおよびワード線方向のピッチとの関係について説明するために示す図である。
【図６】実施例１にしたがったＮＡＮＤフラッシュメモリの、他のアレイ構成を示す平面図である。
【図７】本発明の実施例２に係る半導体記憶装置（ＮＡＮＤフラッシュメモリ）のアレイ構成を示す平面図である。
【図８】実施例２にしたがった、ＮＡＮＤフラッシュメモリの製造に用いられるフォトマスクの一例を示す平面図である。
【図９】実施例２にしたがったＮＡＮＤフラッシュメモリの、他のアレイ構成を示す平面図である。
【図１０】実施例２にしたがったＮＡＮＤフラッシュメモリの、他のアレイ構成を示す平面図である。
【図１１】実施例２にしたがったＮＡＮＤフラッシュメモリの、他のアレイ構成を示す平面図である。
【図１２】実施例２にしたがったＮＡＮＤフラッシュメモリの、他のアレイ構成を示す平面図である。
【図１３】実施例２にしたがったＮＡＮＤフラッシュメモリの、他のアレイ構成を示す平面図である。
【図１４】リソグラフィ装置における照明光学系の他の構成例を示す平面図である。
【図１５】リソグラフィ装置における照明光学系のさらに別の構成例を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る半導体記憶装置におけるメモリセルアレイの構成例を示すものである。本実施例１では、記憶素子に電荷蓄積層と制御ゲートとを積層してなる不揮発性メモリセルを用いた不揮発性の半導体記憶装置としての、ＮＡＮＤフラッシュメモリ（ＮＡＮＤセル型ＥＥＰＲＯＭ）を例に説明する。また、ビット線コンタクトを３連千鳥配置とした場合の例である。
【００１５】
図１に示すように、このメモリセルアレイは、複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵをマトリクス状に配列して構成される。各ＮＡＮＤセルユニットＮＵは、データの電気的書き換えが可能な複数個（たとえば、３２個）の不揮発性メモリセルＭＣ０〜ＭＣ３１と、その両端をそれぞれビット線ＢＬとソース線（図示していない）とに接続するための選択ゲートトランジスタ（ＭＯＳ型トランジスタ）ＳＧ１，ＳＧ２と、を有する。
【００１６】
不揮発性メモリセルＭＣ０〜ＭＣ３１としては、電荷蓄積層（たとえば、浮遊ゲート）と制御ゲートとが積層された積層ゲート構造のＭＯＳ型トランジスタが用いられる。通常、浮遊ゲートに電子が注入されたしきい値電圧の高い状態（正のしきい値電圧状態）を“０”データとし、浮遊ゲートの電子を放出させたしきい値電圧の低い状態（負のしきい値電圧状態）を“１”データとして、２値データの記憶が行われる。
【００１７】
図１において、メモリセルＭＣ０〜ＭＣ３１の制御ゲートは、それぞれ、異なるワード線ＷＬ０〜ＷＬ３１に接続される。ワード線ＷＬ０〜ＷＬ３１は、各ビット線ＢＬと直交するようにして配置される。選択ゲートトランジスタＳＧ１，ＳＧ２の各ゲートは、ワード線ＷＬ０〜ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１８】
ワード線ＷＬ０〜ＷＬ３１を共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。図１では、代表的に一つのブロックＢＬＫを例示しているが、通常、ビット線ＢＬに沿う方向（ワード線方向／第１の方向）に複数のブロックが配列される。複数のブロックは、互いに線対称となる状態で配列される。つまり、あるブロックの選択ゲートトランジスタＳＧ１は、隣接するブロックの選択ゲートトランジスタＳＧ１とドレイン部を共有し、あるブロックの選択ゲートトランジスタＳＧ２は、隣接するブロックの選択ゲートトランジスタＳＧ２とソース部を共有する。
【００１９】
隣接するブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域には、複数のビット線コンタクトＣＢが配置されている。ビット線コンタクトＣＢは、ビット線ＢＬと選択ゲートトランジスタＳＧ１のドレイン部とをそれぞれつなぐものである。本実施例の場合、各ビット線ＢＬにそれぞれ接続されるビット線コンタクトＣＢは、いわゆる３連千鳥配置とされている。すなわち、ビット線コンタクトＣＢのそれぞれは、ワード線方向に互いに位置をずらした状態で、ビット線方向（第２の方向）に３列に配置される。
【００２０】
たとえば、ビット線方向に延びた３本の平行線（仮想線）Ｈａ，Ｈｂ，Ｈｃ上に、それぞれ、ピッチＰｘ（第１の間隔）を有して、複数のビット線コンタクトＣＢが配置されている。また、第１の平行線Ｈａ上に配置されたビット線コンタクトＣＢと第２の平行線Ｈｂ上に配置されたビット線コンタクトＣＢ、および、第２の平行線Ｈｂ上に配置されたビット線コンタクトＣＢと第３の平行線Ｈｃ上に配置されたビット線コンタクトＣＢは、それぞれ、ワード線方向にピッチＰｙ（第２の間隔）を有している。
【００２１】
本実施例においては、第１の平行線Ｈａ上に配置されたビット線コンタクトＣＢに対して、第２の平行線Ｈｂ上に配置されたビット線コンタクトＣＢは、それぞれ、ピッチＰｙだけずれて配置されている。第２の平行線Ｈｂ上に配置されたビット線コンタクトＣＢに対して、第３の平行線Ｈｃ上に配置されたビット線コンタクトＣＢは、それぞれ、ピッチＰｙだけずれて配置されている。
【００２２】
ここで、配線工程におけるパターニング条件として、ＨＰ（ハーフピッチ）・ＮＡ／λ＜０．１５を必要とするＮＡＮＤフラッシュメモリについて考える。ただし、上記ＮＡはリソグラフィ装置における投影レンズ（投影光学系）の開口数であり、上記λはリソグラフィ装置における照明光学系からの照明光の波長である。この例の場合、ＨＰ幅のビット線ＢＬに対して、ピッチＰｙずつずれる各列のビット線コンタクトＣＢはそれぞれ６ＨＰの間隔を有して配置される。つまり、平行線が３列の場合、各列上に形成されるビット線コンタクトＣＢ間のビット線方向のピッチＰｘはビット線ＢＬのピッチの３倍となり、６ＨＰずつ離れたビット線ＢＬには、それぞれ同じ位置（同一の平行線上）に、ビット線コンタクトＣＢが配置される。そして、隣接するビット線ＢＬに対し、各列のビット線コンタクトＣＢは、それぞれ、ビット線方向に２ＨＰずつずれて配置される（この場合、ビット線方向に隣接するビット線コンタクトＣＢ間の最短距離（Ｐｘ／３）は、ビット線ＢＬのピッチ（２ＨＰ）より大きくてもよい）。
【００２３】
なお、上記のピッチＰｘ，Ｐｙの関係において、各平行線Ｈａ，Ｈｂ，Ｈｃ上にそれぞれのビット線コンタクトＣＢの中心が位置する場合に、各平行線Ｈａ，Ｈｂ，Ｈｃ間の距離がピッチＰｙに等しくなる。
【００２４】
このように、ビット線ＢＬ上にそれぞれ配置されるビット線コンタクトＣＢは、３連千鳥配置とされている。これにより、ビット線ＢＬの細線化およびビット線ＢＬ間の狭ピッチ化が図られたＮＡＮＤフラッシュメモリにおいて、ビット線コンタクトＣＢを高精度に配置（形成）することが可能となる。
【００２５】
次に、上記したＮＡＮＤフラッシュメモリの製造に用いられるリソグラフィ装置の構成について説明する。なお、ビット線コンタクトＣＢ用のコンタクトホールの形成に用いて好適なリソグラフィ装置の詳細については、先願明細書（たとえば、特願２００８−３３０６２１号参照）に開示されているので、ここでは簡単に説明する。
【００２６】
図２において、１１１は照明光学系、１１２はフォトマスク、１１３は投影光学系（投影レンズ）、１１４は基板（半導体ウェハ）、１１５は光軸である。照明光学系１１１の射出側開口数はｓｉｎ（θ１）、投影光学系１１３の入射側開口数はｓｉｎ（θ２）であり、σ値はｓｉｎ（θ１）／ｓｉｎ（θ２）と定義される。
【００２７】
照明光学系１１１に二重極照明のような変形照明を用いる場合、上記σ値の定義を拡張して、σ座標系を用いるのが一般的である。σ座標系は、光軸１１５を原点とし、投影光学系１１３の入射側開口数を「１」に規格化した座標系である。したがって、図２のＴ点の照明位置は、σ座標系で表すと、
（σｘ，σｙ）＝（ｓｉｎ（θ１）／ｓｉｎ（θ２），０）
となる。
【００２８】
図３は、上記したフォトマスク１１２の一例を示すものである。なお、本実施例は、ＮＡＮＤフラッシュメモリのビット線コンタクトＣＢ用のコンタクトホール（密集ホールパターンであって、ホールが直交格子状配列でない、いわゆるＮＡＮＤ−ＣＢ層の３連千鳥配置ホール）を形成する場合の例である。
【００２９】
図３において、フォトマスク１１２は、メイン開口（第１のメイン開口）３１１、メイン開口（第２のメイン開口）３１２、メイン開口（第３のメイン開口）３１３、アシスト開口（第１のアシスト開口）３２１、アシスト開口（第２のアシスト開口）３２２、アシスト開口（第３のアシスト開口）３２３、アシスト開口（第４のアシスト開口）３２４、アシスト開口（第５のアシスト開口）３２５、および、アシスト開口（第６のアシスト開口）３２６を、それぞれ複数個ずつ有している。これらの開口３１１，３１２，３１３，３２１，３２２，３２３，３２４，３２５，３２６は、遮光領域（非透明領域）３３１によって囲まれている。遮光領域３３１は、たとえばクロム膜が形成された遮光領域、あるいは、たとえばモリブデンシリサイド膜が形成された半透明のハーフトーン位相シフト領域である。
【００３０】
メイン開口３１１，３１２，３１３は互いに同一形状および同一寸法とされ、アシスト開口３２１，３２２，３２３，３２４，３２５，３２６は互いに同一形状および同一寸法とされている。また、アシスト開口３２１，３２２，３２３，３２４，３２５，３２６は、メイン開口３１１，３１２，３１３よりも小さい。
【００３１】
メイン開口３１１，３１２，３１３は、ビット線コンタクトＣＢ用のコンタクトホールパターンに対応した開口パターン（転写パターン）であり、リソグラフィ工程および現像工程の後、メイン開口３１１，３１２，３１３に対応したパターンがフォトレジストに形成される。アシスト開口３２１，３２２，３２３，３２４，３２５，３２６は補助的なパターン（非解像のアシストパターン）であり、リソグラフィ工程および現像工程を経ても、アシスト開口３２１，３２２，３２３，３２４，３２５，３２６に対応したパターンはフォトレジストには形成されない。
【００３２】
メイン開口３１１は、ビット線方向（第２の方向）に延びた直線（第１の直線）３４１上に、ピッチＰｘ（第２の間隔）で複数配置されている。すなわち、各メイン開口３１１の中心が直線３４１上に位置している。メイン開口３１１に隣接するメイン開口３１２は、ビット線方向に延びた直線（第２の直線）３４２上に、ピッチＰｘで複数配置されている。すなわち、各メイン開口３１２の中心が直線３４２上に位置している。メイン開口３１２に隣接するメイン開口３１３は、ビット線方向に延びた直線（第３の直線）３４３上に、ピッチＰｘで複数配置されている。すなわち、各メイン開口３１３の中心が直線３４３上に位置している。
【００３３】
直線３４１と直線３４２と直線３４３とは互いに平行であり、直線３４１と直線３４２と直線３４３との距離（第１の方向（ワード線方向）の第１の距離（第１の間隔））はＰｙである。また、メイン開口３１１とメイン開口３１２とメイン開口３１３とは、ビット線方向に互いにＰｘ／３（２ＨＰ）だけずれて配置されている。
【００３４】
メイン開口３１１に隣接するアシスト開口３２１は、ビット線方向に延びた直線（第４の直線）３４４上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口３２１の中心が直線３４４上に位置している。メイン開口３１３に隣接するアシスト開口３２２は、ビット線方向に延びた直線（第５の直線）３４５上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口３２２の中心が直線３４５上に位置している。アシスト開口３２１に隣接するアシスト開口３２３は、ビット線方向に延びた直線（第６の直線）３４６上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口３２３の中心が直線３４６上に位置している。アシスト開口３２２に隣接するアシスト開口３２４は、ビット線方向に延びた直線（第７の直線）３４７上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口３２４の中心が直線３４７上に位置している。アシスト開口３２３に隣接するアシスト開口３２５は、ビット線方向に延びた直線（第８の直線）３４８上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口３２５の中心が直線３４８上に位置している。アシスト開口３２４に隣接するアシスト開口３２６は、ビット線方向に延びた直線（第９の直線）３４９上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口３２６の中心が直線３４９上に位置している。
【００３５】
直線３４１，３４２，３４３，３４４，３４５，３４６，３４７，３４８および３４９は互いに平行である。直線３４１と直線３４４との距離（第１の間隔）はＰｙであり、直線３４３と直線３４５との距離もＰｙである。また、直線３４４と直線３４６との距離はＰｙであり、直線３４５と直線３４７との距離もＰｙである。また、直線３４６と直線３４８との距離はＰｙであり、直線３４７と直線３４９との距離もＰｙである。
【００３６】
なお、ビット線方向において、アシスト開口３２２，３２５はメイン開口３１１と同一ピッチ（Ｐｘ）で配置されている。また、アシスト開口３２３，３２４はメイン開口３１２と同一ピッチ（Ｐｘ）で配置されている。また、アシスト開口３２１，３２６はメイン開口３１３と同一ピッチ（Ｐｘ）で配置されている。つまり、アシスト開口３２１，３２６とアシスト開口３２３，３２４とアシスト開口３２２，３２５とは、それぞれ、ビット線方向にＰｘ／３ずつずれて配置されている。
【００３７】
以上の説明から分かるように、アシスト開口３２５、アシスト開口３２３、アシスト開口３２１、メイン開口３１１、メイン開口３１２、メイン開口３１３、アシスト開口３２２、アシスト開口３２４、および、アシスト開口３２６は、斜め方向に同一ピッチで配置されている。すなわち、図３に示したフォトマスク１１２は、アシスト開口３２１，３２２，３２３，３２４，３２５，３２６を付加することで、斜め方向の周期性を高めるようにしている。
【００３８】
図４は、ホールパターンの露光に使用される光リソグラフィ技術において、開口パターンの最小パターンピッチがλ／ＮＡとなる条件での露光に適した、照明光学系１１１の構成例を示すものである。本実施例の場合、照明光学系１１１としては、変形照明である変形二重極照明が用いられる。
【００３９】
図４に示すように、変形二重極照明は、半径が“１”の単位円上に、発光領域（第１の発光領域）４５１および発光領域（第２の発光領域）４５２を有している。これらの発光領域４５１，４５２は、非発光領域４６１によって囲まれている。
【００４０】
発光領域４５１と発光領域４５２とは、照明の中心４７０に対して、ｘ方向（±σｘ）およびｙ方向（±σｙ）により規定される対称の位置に設けられている。すなわち、発光領域４５１と発光領域４５２とは互いに同一形状および同一寸法を有し、発光領域４５１の中心と発光領域４５２の中心とが照明の中心４７０に対して互いに対称な位置にある。この場合、照明の中心４７０と発光領域４５１の中心との距離（σ）および照明の中心４７０と発光領域４５２の中心との距離は互いに等しい。理想的には、発光領域４５１の中心と内包する点（輝点位置）とが一致し、発光領域４５２の中心と内包する点とが一致していることが望ましい。
【００４１】
なお、照明光の波長をλ、照明光が通過する投影レンズ１１３の開口数をＮＡとすると、照明の中心４７０と内包する点との距離σを規定する輝点位置座標σｘ，σｙは、下記数１の式（１），（２）によって与えられる。
【数１】
2010186833.tif 000003
【００４２】
上記式（１），（２）より、内包する点の照明の中心位置４７０からの距離σは、下記数２の式（３），（４）のようになる。
【数２】
2010186833.tif 000004
【００４３】
上述した変形二重極照明からの斜め照明光を、フォトマスク１１２を介して、基板１１４上のフォトレジストに照射することで、そのフォトレジスト上に寸法誤差が抑制された高精度のコンタクトホールパターンを形成することができる。
【００４４】
すなわち、ＮＡＮＤフラッシュメモリの製造に使用されるリソグラフィ装置においては、通常「σ＜１」であるから、上記式（４）より、下記数３の式（５）が成り立つ。
【数３】
2010186833.tif 000005
【００４５】
この式（５）を変形すると、下記数４の式（６）が得られる。
【数４】
2010186833.tif 000006
【００４６】
この式（６）を満たすように、上記フォトマスク１１２における開口パターンのビット線方向のピッチＰｘおよびワード線方向のピッチＰｙを決定することにより、ビット線コンタクトＣＢを、リソグラフィ工程において安定的に形成することが可能な配置とすることができる。
【００４７】
すなわち、ビット線コンタクトＣＢを３連千鳥配置とする場合において、ビット線方向のピッチＰｘおよびワード線方向のピッチＰｙが、上記式（６）を満足するように設定することによって、ビット線コンタクトＣＢ間のスペースの確保が可能となり、製造プロセスをより容易なものとすることが可能となる。したがって、選択ゲート線ＳＧＤ，ＳＧＤ間のワード線方向の距離を長くしたりすることなしに、ビット線方向の微細化が可能となるなど、チップの小面積化を実現し得るものである。
【００４８】
なお、上記式（４）を、ワード線方向のピッチＰｙについて解くと、下記数５の式（７）が得られる。
【数５】
2010186833.tif 000007
【００４９】
ここで、ビット線コンタクトＣＢのビット線方向のピッチＰｘとワード線方向のピッチＰｙとの関係について説明する。
【００５０】
図５は、σ＝０．８５、λ＝１９３ｎｍとした場合の、投影レンズ１１３の開口数ＮＡと、ビット線コンタクトＣＢのビット線方向のピッチＰｘとワード線方向のピッチＰｙとの関係について、上記式（７）をもとにシミュレーションした結果を示すものである。
【００５１】
本図より、あるピッチＰｘに対しては、開口数ＮＡが大きいほど、ピッチＰｙの最適値は小さくなることが分かる。また、ある開口数ＮＡにおいては、ピッチＰｘが小さいほど、ピッチＰｙが大きくなる傾向がある。したがって、図１に示したようなビット線コンタクトＣＢの３連千鳥配置においては、必ずしもＰｘ＝３Ｐｙが適正なレイアウトであるとはいえず、ピッチＰｘ，Ｐｙの最適値は、投影レンズ１１３の開口数ＮＡと照明光学系１１１のσ値とに応じて変化する。すなわち、開口パターンのピッチＰｘ，Ｐｙを適正に設定することにより、製造プロセスにおけるパターン寸法のバラツキを小さくできる。
【００５２】
なお、上記した実施例（図１参照）においては、３個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｂ，Ｈｃの順に繰り返し配置された場合を例に説明したが、これに限らず、たとえば図６に示すように、３個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｃ，Ｈｂの順に繰り返し配置されるものであってもよい。
【実施例２】
【００５３】
図７は、本発明の実施例２に係る半導体記憶装置におけるメモリセルアレイの構成例を示すものである。本実施例２は、不揮発性半導体記憶装置としてのＮＡＮＤフラッシュメモリにおいて、ビット線コンタクトを４連千鳥配置とした場合の例である。なお、実施例１と同一部分には同一符号を付して、詳しい説明は割愛する。
【００５４】
すなわち、図７に示すように、隣接するブロックＢＬＫの、選択ゲート線ＳＧＤ，ＳＧＤ間の領域に、複数のビット線コンタクトＣＢのそれぞれが、ワード線方向（第１の方向）に互いに位置をずらした状態で、ビット線方向（第２の方向）に４列に配置される。
【００５５】
たとえば、ビット線方向に延びた４本の平行線（仮想線）Ｈａ，Ｈｂ，Ｈｃ，Ｈｄ上に、それぞれ、ピッチＰｘ（第１の間隔）を有して、複数のビット線コンタクトＣＢが配置されている。また、第１の平行線Ｈａ上に配置されたビット線コンタクトＣＢと第２の平行線Ｈｂ上に配置されたビット線コンタクトＣＢ、第２の平行線Ｈｂ上に配置されたビット線コンタクトＣＢと第３の平行線Ｈｃ上に配置されたビット線コンタクトＣＢは、および、第３の平行線Ｈｃ上に配置されたビット線コンタクトＣＢと第４の平行線Ｈｄ上に配置されたビット線コンタクトＣＢは、それぞれ、ワード線方向にピッチＰｙ（第２の間隔）を有している。
【００５６】
本実施例の場合、ＨＰ幅のビット線ＢＬに対して、ピッチＰｙずつずれる各列のビット線コンタクトＣＢはそれぞれ８ＨＰの間隔を有して配置される。つまり、平行線が４列の場合、各列上に形成されるビット線コンタクトＣＢ間のビット線方向のピッチＰｘはビット線ＢＬのピッチの４倍となり、８ＨＰずつ離れたビット線ＢＬには、それぞれ同じ位置（同一の平行線上）に、ビット線コンタクトＣＢが配置される。そして、隣接するビット線ＢＬに対し、各列のビット線コンタクトＣＢは、それぞれ、ビット線方向に２ＨＰずつずれて配置される（この場合、ビット線方向に隣接するビット線コンタクトＣＢ間の最短距離（Ｐｘ／３）は、ビット線ＢＬのピッチ（２ＨＰ）より大きくてもよい）。
【００５７】
なお、上記のピッチＰｘ，Ｐｙの関係において、各平行線Ｈａ，Ｈｂ，Ｈｃ，Ｈｄ上にそれぞれのビット線コンタクトＣＢの中心が位置する場合に、各平行線Ｈａ，Ｈｂ，Ｈｃ，Ｈｄ間の距離がピッチＰｙに等しくなる。
【００５８】
このように、ビット線ＢＬ上にそれぞれ配置されるビット線コンタクトＣＢを、４連千鳥配置とした場合にも、ビット線ＢＬの細線化およびビット線ＢＬ間の狭ピッチ化が図られたＮＡＮＤフラッシュメモリにおいて、ビット線コンタクトＣＢを高精度に配置（形成）することが可能となる。
【００５９】
図８は、上記した４連千鳥配置とされたビット線コンタクトＣＢの形成に用いられる、フォトマスク１１２の一例を示すものである。つまり、ＮＡＮＤフラッシュメモリのビット線コンタクトＣＢ用のコンタクトホール（密集ホールパターンであって、ホールが直交格子状配列でない、いわゆるＮＡＮＤ−ＣＢ層の４連千鳥配置ホール）を形成するためのフォトマスク１１２の例である。
【００６０】
図８において、フォトマスク１１２は、メイン開口（第１のメイン開口）５１１、メイン開口（第２のメイン開口）５１２、メイン開口（第３のメイン開口）５１３、メイン開口（第４のメイン開口）５１４、アシスト開口（第１のアシスト開口）５２１、アシスト開口（第２のアシスト開口）５２２、アシスト開口（第３のアシスト開口）５２３、アシスト開口（第４のアシスト開口）５２４、アシスト開口（第５のアシスト開口）５２５、および、アシスト開口（第６のアシスト開口）５２６を、それぞれ複数個ずつ有している。これらの開口５１１，５１２，５１３，５１４，５２１，５２２，５２３，５２４，５２５，５２６は、遮光領域（非透明領域）５３１によって囲まれている。遮光領域５３１は、たとえばクロム膜が形成された遮光領域、あるいは、たとえばモリブデンシリサイド膜が形成された半透明のハーフトーン位相シフト領域である。
【００６１】
メイン開口５１１，５１２，５１３，５１４は互いに同一形状および同一寸法とされ、アシスト開口５２１，５２２，５２３，５２４，５２５，５２６は互いに同一形状および同一寸法とされている。また、アシスト開口５２１，５２２，５２３，５２４，５２５，５２６は、メイン開口５１１，５１２，５１３，５１４よりも小さい。
【００６２】
メイン開口５１１，５１２，５１３，５１４は、ビット線コンタクトＣＢ用のコンタクトホールパターンに対応した開口パターン（転写パターン）であり、リソグラフィ工程および現像工程の後、メイン開口５１１，５１２，５１３，５１４に対応したパターンがフォトレジストに形成される。アシスト開口５２１，５２２，５２３，５２４，５２５，５２６は補助的なパターン（非解像のアシストパターン）であり、リソグラフィ工程および現像工程を経ても、アシスト開口５２１，５２２，５２３，５２４，５２５，５２６に対応したパターンはフォトレジストには形成されない。
【００６３】
メイン開口５１１は、ビット線方向に延びた直線（第１の直線）５４１上に、ピッチＰｘ（第２の間隔）で複数配置されている。すなわち、各メイン開口５１１の中心が直線５４１上に位置している。メイン開口５１１に隣接するメイン開口５１２は、ビット線方向に延びた直線（第２の直線）５４２上に、ピッチＰｘで複数配置されている。すなわち、各メイン開口５１２の中心が直線５４２上に位置している。メイン開口５１２に隣接するメイン開口５１３は、ビット線方向に延びた直線（第３の直線）５４３上に、ピッチＰｘで複数配置されている。すなわち、各メイン開口５１３の中心が直線５４３上に位置している。メイン開口５１３に隣接するメイン開口５１４は、ビット線方向に延びた直線（第４の直線）５４４上に、ピッチＰｘで複数配置されている。すなわち、各メイン開口５１４の中心が直線５４４上に位置している。
【００６４】
直線５４１と直線５４２と直線５４３と直線５４４とは互いに平行であり、直線５４１と直線５４２と直線５４３と直線５４４との距離（第１の方向（ワード線方向）の第１の距離（第１の間隔））はＰｙである。また、メイン開口５１１とメイン開口５１２とメイン開口５１３とメイン開口５１４とは、ビット線方向に互いにＰｘ／４（２ＨＰ）だけずれて配置されている。
【００６５】
メイン開口５１１に隣接するアシスト開口５２１は、ビット線方向に延びた直線（第５の直線）５４５上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口５２１の中心が直線５４５上に位置している。メイン開口５１４に隣接するアシスト開口５２２は、ビット線方向に延びた直線（第６の直線）５４６上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口５２２の中心が直線５４６上に位置している。アシスト開口５２１に隣接するアシスト開口５２３は、ビット線方向に延びた直線（第７の直線）５４７上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口５２３の中心が直線５４７上に位置している。アシスト開口５２２に隣接するアシスト開口５２４は、ビット線方向に延びた直線（第８の直線）５４８上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口５２４の中心が直線５４８上に位置している。アシスト開口５２３に隣接するアシスト開口５２５は、ビット線方向に延びた直線（第９の直線）５４９上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口５２５の中心が直線５４９上に位置している。アシスト開口５２４に隣接するアシスト開口５２６は、ビット線方向に延びた直線（第１０の直線）５５０上に、ピッチＰｘで複数配置されている。すなわち、各アシスト開口５２６の中心が直線５５０上に位置している。
【００６６】
直線５４１，５４２，５４３，５４４，５４５，５４６，５４７，５４８，５４９および５５０は互いに平行である。直線５４１と直線５４５との距離（第１の間隔）はＰｙであり、直線５４４と直線５４６との距離もＰｙである。また、直線５４５と直線５４７との距離はＰｙであり、直線５４６と直線５４８との距離もＰｙである。また、直線５４７と直線５４９との距離はＰｙであり、直線５４８と直線５５０との距離もＰｙである。
【００６７】
なお、アシスト開口５２５、アシスト開口５２３、アシスト開口５２１、メイン開口５１１、メイン開口５１２、メイン開口５１３、メイン開口５１４、アシスト開口５２２、アシスト開口５２４、および、アシスト開口５２６は、斜め方向に同一ピッチで配置されている。すなわち、図８に示したフォトマスク１１２は、アシスト開口５２１，５２２，５２３，５２４，５２５，５２６を付加することで、斜め方向の周期性を高めるようにしている。
【００６８】
このようなパターンレイアウトを有するフォトマスク１１２を、ＮＡＮＤフラッシュメモリを製造する際の、ビット線コンタクトＣＢの形成のためのリソグラフィ工程で用いることにより、図７に示した４連千鳥配置のビット線コンタクトＣＢを高精度に形成できるようになる。
【００６９】
すなわち、上記式（６）を満たすように、フォトマスク１１２における開口パターンのビット線方向のピッチＰｘおよびワード線方向のピッチＰｙを決定することにより、ビット線コンタクトＣＢを、リソグラフィ工程において安定的に形成することが可能な配置とすることができる。これにより、ビット線コンタクトＣＢを４連千鳥配置とする場合において、ビット線コンタクトＣＢ間のスペースの確保が可能となり、製造プロセスをより容易なものとすることが可能となる。したがって、選択ゲート線ＳＧＤ，ＳＧＤ間のワード線方向の距離を長くしたりすることなしに、ビット線方向の微細化が可能となるなど、チップの小面積化を実現し得るものである。
【００７０】
なお、本実施例の場合にも、図７に示したようなビット線コンタクトＣＢの４連千鳥配置においては、必ずしもＰｘ＝４Ｐｙが適正なレイアウトであるとはいえず、ピッチＰｘ，Ｐｙの最適値は、投影レンズ１１３の開口数ＮＡと照明光学系１１１のσ値とに応じて変化する。すなわち、開口パターンのピッチＰｘ，Ｐｙを適正に設定することにより、製造プロセスにおけるパターン寸法のバラツキを小さくできる。
【００７１】
また、上記した実施例（図７参照）においては、４個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｂ，Ｈｃ，Ｈｄの順に繰り返し配置された場合を例に説明したが、これに限らず、たとえば図９に示すように、４個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｂ，Ｈｄ，Ｈｃの順に繰り返し配置されるもの、または、たとえば図１０に示すように、４個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｃ，Ｈｂ，Ｈｄの順に繰り返し配置されるもの、または、たとえば図１１に示すように、４個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｃ，Ｈｄ，Ｈｂの順に繰り返し配置されるもの、または、たとえば図１２に示すように、４個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｄ，Ｈｄ，Ｈｃの順に繰り返し配置されるもの、または、たとえば図１３に示すように、４個のビット線コンタクトＣＢが平行線Ｈａ，Ｈｄ，Ｈｃ，Ｈｂの順に繰り返し配置されるものであってもよい。
【００７２】
上記したように、ＨＰ・ＮＡ／λ＜０．１５の配線パターニングを必要とするＮＡＮＤフラッシュメモリにおいて、ビット線方向に延びる３本以上の平行線上に、それぞれ、ビット線コンタクトＣＢをビット線ＢＬの周期の３以上の自然数倍分だけ離間させて配置するようにしている。すなわち、隣接する各ブロックの選択ゲート線間の領域に配置されるビット線コンタクトを、３連またはそれ以上の千鳥配置とするようにしている。これにより、製造プロセスを単に容易なものとすることが可能となるのみでなく、ビット線コンタクト間のスペースの確保が可能となる。したがって、ビット線方向の微細化に対しても、選択ゲート線間のワード線方向の距離を長くしたりすることなしにビット線コンタクトの配置が可能となり、チップをより小面積化できるようになるものである。
【００７３】
また、ビット線の周期の縮小にともなう電気的ショートマージン、および、ワード線方向に隣り合うメモリセル間の耐圧に対するマージン、さらには、リソグラフィ工程におけるビット線コンタクト用のホールの形成性をも改善することが可能である。
【００７４】
なお、上述した各実施例においては、いずれの場合も、ビット線コンタクトＣＢが第１の平行線Ｈａより配置される場合を例に説明したが、これに限定されるものではない。
【００７５】
また、ビット線コンタクトは、３連千鳥配置または４連千鳥配置に限らず、５連以上の千鳥配置とすることもできる。
【００７６】
また、各実施例においては、フォトマスク上に６列のアシスト開口を設けた場合を例に説明したが、これに限らず、たとえば８列、あるいは、それ以上またはそれ以下のアシスト開口を設けるようにしてもよい。
【００７７】
また、メイン開口およびアシスト開口の形状は正方形に限らず、たとえば、長方形、円形、楕円形などであってもよい。
【００７８】
また、ビット線コンタクト（メイン開口）のワード線方向のピッチＰｙは必ずしも一定でなくてもよい。
【００７９】
また、照明光学系としては、上記した変形二重極照明に限らず、たとえば、変形四重極照明または変形六重極照明などの変形照明を用いることも可能である。
【００８０】
変形四重極照明としては、たとえば図１４に示すように、発光領域（第１の発光領域）６５１、発光領域（第２の発光領域）６５２、発光領域（第３の発光領域）６５３、および、発光領域（第４の発光領域）６５４を有し、これらの発光領域６５１，６５２，６５３，６５４は非発光領域６６１によって囲まれている。
【００８１】
変形六重極照明としては、たとえば図１５に示すように、発光領域（第５，第６の発光領域）４５１，４５２と発光領域（第１ないし第４の発光領域）６５１，６５２，６５３，６５４とを有し、これらの発光領域４５１，４５２，６５１，６５２，６５３，６５４は非発光領域６６１によって囲まれている。
【００８２】
なお、変形照明の発光領域の形状は円形に限定されず、楕円形、扇形などであってもよい。
【００８３】
また、ＮＡＮＤフラッシュメモリのビット線コンタクトを例に説明したが、これに限定されるものではなく、たとえば、各種の半導体記憶装置における配線コンタクトにも適用できる。
【００８４】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８５】
ＢＬ…ビット線、ＢＬＫ…ブロック、ＣＢ…ビット線コンタクト、Ｈａ，Ｈｂ，Ｈｃ，Ｈｄ…平行線、ＭＣ０〜ＭＣ３１…メモリセル、ＮＵ…ＮＡＮＤセルユニット、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＳＧＤ，ＳＧＳ…選択ゲート線、ＷＬ０〜ＷＬ３１…ワード線、１１１…照明光学系、１１２…フォトマスク、１１３…投影光学系。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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