(57)【要約】      （修正有）【課題】近年システムの低消費電力化、システムの大規模化、及び動作周波数の高速化のために、セルの電圧降下を低減するだけでなく、各セルの電圧降下のばらつきを低減することが求められている。そこで各セルの電圧降下のばらつきを低減するための半導体集積回路の設計装置を提供する。【解決手段】設計仕様に定められた電圧であるターゲット電圧を含む半導体集積回路のパラメータ及び電圧降下のばらつきの許容範囲を入力する入力部１２と、パラメータに基づいて、半導体集積回路の電源供給点と電源供給点に接続されるセルとの間の電源配線レイアウトを作成するレイアウト作成部１４ａと、電源配線レイアウトの電源配線電圧を算出する電源配線電圧算出部１４ｃと、ターゲット電圧と電源配線電圧との差分電圧を算出する差分電圧算出部１４ｄと、差分電圧が許容範囲に含まれている場合に、電源配線レイアウトを出力する出力部１８と、を備えている。【選択図】図１
2010186320.tif 000002
【特許請求の範囲】
【請求項１】
設計仕様に定められた電圧であるターゲット電圧を含む半導体集積回路のパラメータ及び電圧降下のばらつきの許容範囲を入力する入力部と、
前記パラメータに基づいて、前記半導体集積回路の電源供給点と前記電源供給点に接続されるセルとの間の電源配線レイアウトを作成するレイアウト作成部と、
前記電源配線レイアウトの電源配線電圧を算出する電源配線電圧算出部と、
前記ターゲット電圧と前記電源配線電圧との差分電圧を算出する差分電圧算出部と、
前記差分電圧が前記許容範囲に含まれている場合に、前記電源配線レイアウトを出力する出力部と、を備えることを特徴とする半導体集積回路の設計装置。
【請求項２】
前記差分電圧が前記入力部によって入力された許容範囲に含まれていない場合に、前記ターゲット電圧を修正し、前記修正されたターゲット電圧に基づいて前記電源配線レイアウトを修正するレイアウト修正部をさらに備え、
前記出力部は、前記修正された電源配線レイアウトを出力する請求項１に記載の半導体集積回路の設計装置。
【請求項３】
前記レイアウト修正部は、前記複数のセルの電圧の平均値を用いて前記ターゲット電圧を修正する請求項２に記載の半導体集積回路の設計装置。
【請求項４】
前記電源配線レイアウトに基づいて、各セルについて、前記電源供給点と前記セルとを接続する電源配線の抵抗、前記電源供給点と前記セルとの間の電圧降下値、及び前記セルの電圧を含むパラメータを算出するパラメータ算出部をさらに備え、
前記電源配線電圧算出部は、前記算出されたパラメータに基づいて、前記電源配線電圧を算出する請求項１乃至３の何れか１項に記載の半導体集積回路の設計装置。
【請求項５】
前記入力部は、前記電源配線の幅の最大値を前記パラメータとして入力する請求項１乃至４の何れか１項に記載の半導体集積回路の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計装置に関し、特に、電源配線の設計に用いられる半導体集積回路の設計装置に関する。
【背景技術】
【０００２】
近年の半導体集積回路では、搭載されるシステムの高機能化、大規模化、及び高速化に伴って消費電流が増大するとともに、メタル配線プロセスの微細化に伴って配線抵抗が高くなっている。その結果、セルの電圧降下が発生しやすくなっている。セルの電圧降下は、回路の動作速度の低下、半導体集積回路のパフォーマンスの低下、及び半導体集積回路の誤動作を引き起こすという問題がある。従って、半導体集積回路の設計において、セルの電圧降下を防ぐための対策が求められている。
【０００３】
しかしながら、電源供給点とセルとを接続する電源配線は配線抵抗を有している。従って、原理上は、セルの電圧降下をまったく発生させないようにすることは困難である。
【０００４】
これに対して、従来の半導体集積回路の設計技術として、電圧降下が最も大きいセルの誤動作を防ぐために、このセルの電圧降下を動作可能電圧の範囲内に抑える技術が知られている（特許文献１を参照）。
【０００５】
しかしながら、消費電流が同じセルであっても、電源供給点からセルへの電源配線距離が短い（抵抗が小さい）セルの電圧降下は小さくなり、電源配線距離が長い（抵抗が大きい）セルの電圧降下は大きくなる。従って、従来の半導体集積回路の設計技術では、セルへの電源配線距離に依存して、各セルの電圧降下にばらつきが発生してしまう。このばらつきは、以下の問題を引き起こす。
【０００６】
第１に、セルの動作遅延が電圧降下の度合いによって異なるために、タイミング検証において各セルの電圧降下のばらつきを考慮して、各セルが正常に動作する程度にセルサイズを十分に大きくしなければならない。その結果、半導体集積回路のチップ面積が増大するという問題がある。
【０００７】
第２に、各セルの電圧降下のばらつきが発生しているセル同士が信号配線によって接続されている場合には、トランジスタのゲート電圧とソース電圧が異なることになる。その結果、低消費電力化を実現したときにリーク電流が発生するという問題がある。
【０００８】
すなわち、近年の半導体集積回路の設計には、システムの低消費電力化、システムの大規模化、及び動作周波数の高速化のために、セルの電圧降下を低減するだけでなく、各セルの電圧降下のばらつきを低減することが求められている。しかしながら、従来の半導体集積回路の設計技術では、各セルの電圧降下のばらつきを低減することに着目していないので、上記のような問題がある。これらの問題は、半導体集積回路のチップ面積の縮小化及び低消費電力化を制約する要因となっている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１６７９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、各セルの電圧降下のばらつきを低減するための半導体集積回路の設計装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明によれば、設計仕様に定められた電圧であるターゲット電圧を含む半導体集積回路のパラメータ及び電圧降下のばらつきの許容範囲を入力する入力部と、
前記パラメータに基づいて、前記半導体集積回路の電源供給点と前記電源供給点に接続されるセルとの間の電源配線レイアウトを作成するレイアウト作成部と、
前記電源配線レイアウトの電源配線電圧を算出する電源配線電圧算出部と、
前記ターゲット電圧と前記電源配線電圧との差分電圧を算出する差分電圧算出部と、
前記差分電圧が前記許容範囲に含まれている場合に、前記電源配線レイアウトを出力する出力部と、を備えることを特徴とする半導体集積回路の設計装置が提供される。
【発明の効果】
【００１２】
本発明によれば、各セルの電圧降下のばらつきを低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体集積回路の設計装置の構成を示すブロック図である。
【図２】本発明の実施例に係る図１に示すセル情報ファイル１６ｂのデータ構造を示す概略図である。
【図３】本発明の実施例に係る図１に示す電源配線情報ファイル１６ｃのデータ構造を示す概略図である。
【図４】本発明の実施例に係る図１に示すグループ情報ファイル１６ｄのデータ構造を示す概略図である。
【図５】本発明の実施形態に係る設計処理の手順を示すフローチャートである。
【図６】本発明の実施例に係る図５に示すレイアウト作成工程（Ｓ５０２）において作成される電源配線レイアウトの一例を示す概略図である。
【図７】本発明の実施形態に係る図６に示す電源配線レイアウトのパッドＰＡの拡大図である。
【図８】本発明の実施形態に係る図５に示すレイアウト修正処理（Ｓ５１０）の手順を示すフローチャートである。
【図９】本発明の実施形態に係る図５に示すレイアウト修正処理（Ｓ５１０）において修正された電源配線レイアウトのパッドＰＡの拡大図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、詳細に説明する。
【００１５】
本発明の実施形態に係る半導体集積回路の設計装置の構成について図面を参照して説明する。図１は、本発明の実施形態に係る半導体集積回路の設計装置の構成を示すブロック図である。図２は、本発明の実施例に係る図１に示すセル情報ファイル１６ｂのデータ構造を示す概略図である。図３は、本発明の実施例に係る図１に示す電源配線情報ファイル１６ｃのデータ構造を示す概略図である。図４は、本発明の実施例に係る図１に示すグループ情報ファイル１６ｄのデータ構造を示す概略図である。
【００１６】
図１に示すように、本発明の実施形態に係る半導体集積回路の設計装置は、入力部１２と、プロセッサ１４と、メモリ１６と、出力部１８と、を備えている。プロセッサ１４は、入力部１２と、メモリ１６と、出力部１８と、に接続されている。
【００１７】
図１に示す入力部１２は、所定の情報を入力するように構成されている。例えば、入力部１２は、キーボードやマウス等の入力装置から所定の情報を入力してもよいし、インターネット等の通信回線（無線通信も含む）から所定の情報を入力してもよい。
【００１８】
図１に示すプロセッサ１４は、メモリ１６に記憶された設計プログラム１６ａを起動して、レイアウト作成部１４ａと、パラメータ算出部１４ｂと、電源配線電圧算出部１４ｃと、差分電圧算出部１４ｄと、レイアウト修正部１４ｅと、を実現するように構成されている。
【００１９】
図１に示すメモリ１６は、設計プログラム１６ａと、セル情報ファイル１６ｂと、電源配線情報ファイル１６ｃと、グループ情報ファイル１６ｄと、を記憶可能に構成されている。設計プログラム１６ａは、レイアウト作成部１４ａと、パラメータ算出部１４ｂと、電源配線電圧算出部１４ｃと、差分電圧算出部１４ｄと、レイアウト修正部１４ｅと、を実現するためのアプリケーションプログラムである。図２に示すように、セル情報ファイル１６ｂは、セル情報（「セル名（セルの名称）」、「セルタイプ名（セルの種類）」、「セル位置情報（セルの座標）」、「セル消費電流」、「電源供給点からの電源配線抵抗」、「電源供給点からの電圧降下」、「電源供給点からの電圧」）を格納するファイルである。図３に示すように、電源配線情報ファイル１６ｃは、電源配線情報（「最大電源配線幅」、「最小電源配線幅」、「電源供給点に接続されるセルのセル情報」）を格納するファイルである。「電源供給点に接続されるセルのセル情報」は、「電源供給点名（電源供給点の名称）」と、「セル名」と、を含んでいる。図４に示すように、グループ情報ファイル１６ｄは、グループ毎のグループ情報（「グループ名（グループの名称）」、「電源供給点名」、「ターゲット電圧」）を格納するファイルである。また、メモリ１６は、設計プログラム１６ａの実行中に発生する様々なデータを記憶可能に構成されている。
【００２０】
図１に示す出力部１８は、所定の情報を出力するように構成されている。例えば、出力部１８は、液晶ディスプレイやプリンタ等の出力装置から所定の情報を出力してもよいし、インターネット等の通信回線（無線通信も含む）から所定の情報を出力してもよい。
【００２１】
本発明の実施形態に係る半導体集積回路の設計装置の動作について図面を参照して説明する。図５は、本発明の実施形態に係る設計処理の手順を示すフローチャートである。図６は、本発明の実施例に係る図５に示すレイアウト作成工程（Ｓ５０２）において作成される電源配線レイアウトの一例を示す概略図である。図７は、本発明の実施形態に係る図６に示す電源配線レイアウトのパッドＰＡの拡大図である。図８は、本発明の実施形態に係る図５に示すレイアウト修正処理（Ｓ５１０）の手順を示すフローチャートである。図９は、本発明の実施形態に係る図５に示すレイアウト修正処理（Ｓ５１０）において修正された電源配線レイアウトのパッドＰＡの拡大図である。
【００２２】
本発明の実施形態に係る設計処理について説明する。一般的な半導体集積回路のレイアウトの設計は、パッド配置などのフロアプラン設計、セル配置設計、電源配線設計、信号配線設計、検証、及び検証結果の出力の順に行われる。本発明の実施形態に係る設計処理は、電源配線設計において用いられる。なお、初期状態において、図２に示すセル情報ファイル１６ｂの「セル名」、「セルタイプ名」、「セル位置情報」、及び「セル消費電流」には予め所定の情報が格納されており、「電源供給点からの電源配線抵抗」、「電源供給点からの電圧降下」、及び「電源供給点からの電圧」は空である。また、初期状態において、図３に示す電源配線情報ファイル１６ｃ及び図４に示すグループ情報ファイル１６ｄは空である。
【００２３】
＜図５：入力工程（Ｓ５０１）＞  ユーザは、入力装置を用いて、半導体集積回路のパラメータと電圧降下のばらつきの許容範囲（Ｘ）を指定する。パラメータは、電源配線の幅の最大値及び最小値、各電源供給点に接続するセル名、電圧を共通にすべきセルのグループ名、並びに設計仕様に定められている電圧であるターゲット電圧を含んでいる。入力部１２は、ユーザが指定したパラメータ及び許容範囲（Ｘ）を設計装置に入力する。ここで、入力部１２は、電源配線の幅の最大値を電源配線情報ファイル１６ｃの「最大電源配線幅」に格納し、電源配線の幅の最小値を電源配線情報ファイル１６ｃの「最小電源配線幅」に格納し、各電源供給点に接続するセル名を電源配線情報ファイル１６ｃの「電源供給点に接続されるセルのセル情報」に格納し、電圧を共通にすべきセルのグループの名称をグループ情報ファイル１６ｄの「グループ名」に格納し、ターゲット電圧をグループ情報ファイル１６ｄの「ターゲット電圧」に格納し、許容範囲（Ｘ）をメモリ１６の所定の領域に格納する。すなわち、入力工程（Ｓ５０１）において、設計処理に必要な情報がメモリ１６に格納される。
【００２４】
＜図５：レイアウト作成工程（Ｓ５０２）＞  レイアウト作成部１４ａは、パラメータに基づいて、半導体集積回路のすべての電源供給点と各電源供給点に接続されるすべてのセルとの間の電源配線レイアウトを作成する。ここで、レイアウト作成部１４ａは、最初のレイアウト作成工程（Ｓ５０２）において、セル情報ファイル１６ｂの「最大電源配線幅」に格納された値を用いて電源配線レイアウトを作成する（図６及び図７を参照）。すなわち、レイアウト作成工程（Ｓ５０２）において、サンプルとなる電源配線レイアウトが作成される。
【００２５】
＜図５：パラメータ算出工程（Ｓ５０３）＞  パラメータ算出部１４ｂは、電源配線の幅及び電源供給点からセルまでの電源配線の長さに基づいて電源配線の抵抗を算出して、セル情報ファイル１６ｂの「電源供給点からの電源配線抵抗」に格納し、セルの消費電流を算出して、セル情報ファイル１６ｂの「セル消費電流」に格納し、電圧降下値を算出して、セル情報ファイル１６ｂの「電源供給点からの電圧降下」に格納する。すなわち、パラメータ算出工程（Ｓ５０３）において、すべてのパラメータがメモリ１６に格納される。なお、パラメータ算出部１４ｂは、電源配線の経路がＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）パッケージの内部や電源メッシュを通過するような場合には、その経路の抵抗をセル情報ファイル１６ｂの「電源供給点からの電源配線抵抗」に格納する。
【００２６】
＜図５：電源配線電圧算出工程（Ｓ５０４）＞  電源配線電圧算出部１４ｃは、入力部１２によって入力されたパラメータ又はパラメータ算出部１４ｂによって算出されたパラメータに基づいて、電源配線レイアウトの電源配線電圧を算出する。すなわち、電源配線電圧算出工程（Ｓ５０４）において、パラメータに対応する電源配線電圧が算出される。
【００２７】
＜図５：差分電圧算出工程（Ｓ５０５）＞  差分電圧算出部１４ｄは、グループ情報ファイル１６ｄのグループ情報毎に、ターゲット電圧と電源配線電圧との差である差分電圧を算出する。すなわち、差分電圧算出工程（Ｓ５０５）において、電源配線レイアウトの適否を判断するための要素である差分電圧が算出される。
【００２８】
＜図５：Ｓ５０６＞  差分電圧が、入力部１２によって入力された許容範囲（Ｘ）より小さい場合には（Ｓ５０６−ＹＥＳ）、出力工程（Ｓ５０７）が行われ、許容範囲（Ｘ）以上である場合には（Ｓ５０６−ＮＯ）、レイアウト修正処理（Ｓ５１０）が行われる。
【００２９】
＜出力工程（Ｓ５０７）＞  出力部１８は、差分電圧が許容範囲（Ｘ）より小さいという条件を具備する（すなわち、差分電圧が許容範囲（Ｘ）に含まれている）場合に、電源配線レイアウトを出力する。すなわち、出力工程（Ｓ５０７）において、各セルの電圧降下のばらつきが小さい電源配線レイアウトが出力される。
【００３０】
＜図５：レイアウト修正処理（Ｓ５１０）＞  レイアウト修正処理（Ｓ５１０）について図面を参照して説明する。
【００３１】
＜図８：ターゲット電圧修正工程（Ｓ８０１）＞  レイアウト修正部１４ｅは、差分電圧が許容範囲（Ｘ）より小さいという条件を具備しない（すなわち、差分電圧が許容範囲（Ｘ）に含まれていない）場合に、ターゲット電圧を修正する。ここで、レイアウト修正部１４ｅは、差分電圧が許容範囲（Ｘ）に含まれていないセルが属するグループについて、そのグループ内の任意の数のセルの電圧の分布の平均値を用いてターゲット電圧を修正する。すなわち、ターゲット電圧修正工程（Ｓ８０１）において、差分電圧が許容範囲（Ｘ）より小さくなるようなターゲット電圧が算出される。
【００３２】
＜図８：電源配線レイアウト修正工程（Ｓ８０２）＞  レイアウト修正部１４ｅは、修正されたターゲット電圧を用いて、半導体集積回路のすべての電源供給点と各電源供給点に接続されるすべてのセルとの間の電源配線レイアウトを修正する（図９を参照）。ここで、レイアウト修正部１４ｅは、設計仕様に定められた電圧がターゲット電圧より高い場合には、電源配線の抵抗が高くなるように電源配線レイアウトを修正し、設計仕様に定められた電圧がターゲット電圧よりも低い場合には、電源配線の抵抗が低くなるように電源配線レイアウトを修正する。すなわち、電源配線レイアウト修正工程（Ｓ８０２）において、差分電圧が許容範囲（Ｘ）より小さくなるような電源配線レイアウトが作成される。
【００３３】
図８に示すように、本発明の実施形態に係るレイアウト修正処理（Ｓ５１０）は、電源配線レイアウト修正工程（Ｓ８０２）の後に完了する。
【００３４】
図５に示すように、レイアウト修正処理（Ｓ５１０）の後は、電源配線電圧算出工程（Ｓ５０４）に戻る。すなわち、修正された電源配線レイアウトについて、電源配線電圧算出工程（Ｓ５０４）及び差分電圧算出工程（Ｓ５０５）が行われる。また、電源配線電圧算出工程（Ｓ５０４）、差分電圧算出工程（Ｓ５０５）、及びレイアウト修正処理（Ｓ５１０）は、差分電圧が許容範囲（Ｘ）に含まれるまで繰り返される（Ｓ５０６）。
【００３５】
図５に示すように、本発明の実施形態に係る設計処理は、出力工程（Ｓ５０７）の後に完了する。
【００３６】
本発明の実施形態に係る設計処理の具体例について図面を参照して説明する。
【００３７】
はじめに、図５に示す入力工程（Ｓ５０１）の後のレイアウト作成工程（Ｓ５０２）において、図６に示す電源配線レイアウトが作成される。図６に示す電源配線レイアウトには、１６個の電源供給点（パッドＰＡ乃至パッドＰＰ）が設けられており、３つのグループ（電源１（１．０Ｖ）、電源２（１．２Ｖ）、及び電源３（１．５Ｖ））が存在する。図７に示すように、パッドＰＡは、６つのセル（セルＡ１乃至セルＡ６）に対して電源を供給している。図７に示すように、パッドＰＡから各セル（セルＡ１乃至セルＡ６）への電源配線距離がそれぞれ異なるので、各セル（セルＡ１乃至セルＡ６）の電圧降下もそれぞれ異なる。
【００３８】
次に、図５に示す電源配線電圧算出工程（Ｓ５０４）及び差分電圧算出工程（Ｓ５０５）の後に差分電圧が許容範囲（Ｘ）以上となったとする（Ｓ５０６−ＮＯ）。この場合には、図８に示すレイアウト修正処理（Ｓ５１０）において、図９に示す電源配線レイアウトに修正される。図７に示す電源配線レイアウトでは、セルＡ１への電源配線距離がセルＡ２への電源配線距離よりも長いので、セルＡ１に接続される電源配線の幅が広くなるように電源配線レイアウトが修正される。また、セルＡ３乃至セルＡ６への電源配線距離が等しくなり、且つ、セルＡ３乃至セルＡ６に接続される電源配線の幅がセルＡ１に接続される電源配線とセルＡ２に接続される電源配線との中間値になるように電源配線レイアウトが修正される。その結果、図９に示すように、パッドＰＡに接続するすべてのセルＡ１乃至Ａ６の電圧降下が等しくなるような電源配線レイアウトが作成される。
【００３９】
次に、図５に示す出力工程（Ｓ５０７）において、図９に示す電源配線レイアウトが出力される。その結果、ユーザは、各セルの電圧降下のばらつきが小さい電源配線レイアウトを知ることができる。
【００４０】
なお、本発明の実施形態は、外部からＬＳＩパッケージへ電源を供給する電源供給点、ＬＳＩパッケージから半導体集積回路へ電源を供給する電源供給点、及び電源パッドとセル付近との間の任意の電源供給点の何れについても、ユーザが電源供給点に対する任意の電圧を指定することによって同様に適用可能である。
【００４１】
また、本発明の実施形態は、電源メッシュと組み合わせて用いてもよい。この場合には、電源メッシュを通過して本方式の電源配線の電源供給点に到達するまでの電圧降下を予めセル情報ファイル１６ｂに格納しておく。具体的には、「電源供給点からの電圧降下」の値として“Ｄｒｏｐ：０．０１０Ｖ”を、「電源供給点からの電圧」の値として“Ｖ：０．９９５Ｖ”を、それぞれ初期値としてセル情報ファイル１６ｂに格納しておく。そして、本方式のパラメータ算出工程（Ｓ５０３）においてこの初期値が加算されるので、各セルの電圧降下のばらつきを低減することができる。なお、この初期値は、パラメータ算出工程（Ｓ５０３）以降の工程において書き換えられることはない。
【００４２】
また、本発明の実施形態は、ＬＳＩパッケージの電源供給ボールを電源供給点とする方式に適用してもよい。この場合には、ＬＳＩパッケージ内の電源配線による電圧降下や、ＬＳＩパッケージと半導体集積回路を接続するワイヤーによる電圧降下を引いた値を、電源供給ボールに接続されるセル群のセル情報ファイル１６ｂに予め格納しておく。具体的には、「電源供給点からの電圧降下」の値として“Ｄｒｏｐ：０．０１０Ｖ”を、「電源供給点からの電圧」の値として“Ｖ：０．９９５Ｖ”を、それぞれ初期値としてセル情報ファイル１６ｂに格納しておく。そして、本方式のパラメータ算出工程（Ｓ５０３）においてこの初期値が加算されるので、電源供給ボールに接続される各セルの電圧降下のばらつきを低減することができる。なお、この初期値は、パラメータ算出工程（Ｓ５０３）以降の工程において書き換えられることはない。
【００４３】
また、本発明の第１実施形態は、最初のレイアウト作成工程（Ｓ５０２）において、各セルの電圧降下のばらつき考慮して電源配線レイアウトを作成してもよい。各セルの電圧降下のばらつきを算出する場合には、ユーザが、各セルに接続する電源配線長及び電源配線幅をレイアウトが示された図面などから取得して、手計算を行う。
【００４４】
本発明の実施形態によれば、電源供給点に接続される複数のセルの消費電流と電源供給点からの電圧降下を算出し、各セルの電圧降下にばらつきがないような電源配線レイアウトを作成するので、各セルの電圧降下のばらつきを低減することができる。
【００４５】
また、本発明の実施形態によれば、複数のセルの電圧の平均値を用いてターゲット電圧を修正するので、レイアウト修正処理（Ｓ５１０）を１回行うだけで、差分電圧が許容範囲（Ｘ）より小さくなる電源配線レイアウトを出力することができる。すなわち、設計装置の処理時間を短縮することができる。
【００４６】
本発明の実施形態に係る半導体集積回路の設計装置の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、半導体集積回路の設計装置の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。
【００４７】
また、本発明の実施形態に係る半導体集積回路の設計装置の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
【００４８】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４９】
１２  入力部
１４  プロセッサ
１４ａ  レイアウト作成部
１４ｂ  パラメータ算出部
１４ｃ  電源配線電圧算出部
１４ｄ  差分電圧算出部
１４ｅ  レイアウト修正部
１６  メモリ
１６ａ  設計プログラム
１６ｂ  セル情報ファイル
１６ｃ  電源配線情報ファイル
１６ｄ  グループ情報ファイル
１８  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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