(57)【要約】【課題】電流の立ち上り特性、リーク電流特性に優れた結晶性シリコン薄膜半導体装置を提供する。【解決手段】基板１００上に、アモルファスシリコン層１０１、パタンニングされたソース及びドレイン電極層１０２、基板１００側でアモルファスシリコン層１０１に接触しかつソースおよびドレイン電極層１０２にオーミック接触した結晶性シリコン層１０４、ならびにアモルファスシリコン層１０１に接触した結晶性シリコン層１０４の基板１００とは反対側にゲート絶縁層１０５を挟んで配置されたゲート電極層１０６、を有することを特徴とする薄膜半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、アモルファスシリコン層、パタンニングされたソース及びドレイン電極層、前記基板側で前記アモルファスシリコン層に接触しかつ前記ソースおよびドレイン電極層にオーミック接触した結晶性シリコン層、ならびに前記アモルファスシリコン層に接触した前記結晶性シリコン層の前記基板とは反対側にゲート絶縁層を挟んで配置されたゲート電極層、を有することを特徴とする薄膜半導体装置。
【請求項２】
前記ソース及びドレイン電極層が、前記アモルファスシリコン層の上に形成されていることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
前記アモルファスシリコン層の一部が前記ソース及びドレイン電極層の上に形成されていることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項４】
前記アモルファスシリコン層が、表面に、結晶性のシリコン結合を含む個所を有していることを特徴とする請求項１ないし３のいずれか１項に記載の薄膜半導体装置。
【請求項５】
前記結晶性シリコン層が、微結晶シリコンを含むことを特徴とする請求項１から４のいずれか１項に記載の薄膜半導体装置。
【請求項６】
基板上に、アモルファスシリコン層を形成する工程と、ソースおよびドレイン電極層を形成しパタンニングする工程と、前記アモルファスシリコン層の表面と前記ソースおよびドレイン電極層の表面に結晶性シリコン層を形成する工程と、前記結晶性シリコン層を覆うゲート絶縁層を形成する工程と、前記アモルファスシリコン層の表面に形成された前記結晶性シリコン層の上に前記ゲート絶縁層を介してゲート電極層を形成する工程と、を有することを特徴とする薄膜半導体装置の製造方法。
【請求項７】
前記ソースおよびドレイン電極層を形成しパタンニングする工程が、ハロゲン元素を含む乾式または湿式の工程であることを特徴とする請求項６に記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶性シリコン層を活性層とする半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、薄膜半導体を画素の駆動に用いるアクティブマトリクス型の表示装置が知られている。これらの装置に用いられる薄膜半導体には、薄膜状のシリコン半導体を用いるのが一般的である。
【０００３】
薄膜状のシリコン半導体を用いた薄膜半導体装置としては、例えば、アモルファスシリコン層を活性層とする薄膜トランジスタ（アモルファスシリコンＴＦＴ）、結晶性シリコン層を活性層とする薄膜トランジスタ（結晶性シリコンＴＦＴ）等がある。
【０００４】
また、特許文献１にあるように、半導体層として微結晶シリコン層の下にアモルファスシリコン層を積層した形からなるトップゲートスタガー型のＴＦＴも知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１‐７７３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、アモルファスシリコン層はソース及びドレイン電極層である下部電極層上でｎ+Ｓｉ層上に形成しており、チャネルの反対側の界面にあたる。
【０００７】
このように、ｎ+Ｓｉ層上に、バンドギャップの広いアモルファスシリコン層をある規定膜厚以上堆積させることにより、チャネルより外側の半導体層を通って流れるリーク電流が低減される、としている。
【０００８】
しかしながら、ソース及びドレイン電極層と半導体層間にあるバンドギャップの広い層は、キャリアの移動に対して障壁になっているため、ソース及びドレイン間の電界が小さい場合に電流が流れにくくなり、電流の立ち上り特性が悪くなる。
【０００９】
また、特許文献１には、微結晶シリコン層を堆積させるにあたり、下部層がアモルファスシリコン層であるというだけで、微結晶シリコン層との界面の改質に関して開示は無い。
【００１０】
そこで、本発明は、電流の立ち上がり特性、リーク電流特性に優れた結晶性シリコン薄膜半導体装置を提供すること、及び前記薄膜半導体装置に適した製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、基板上に、アモルファスシリコン層、パタンニングされたソース及びドレイン電極層、前記基板側で前記アモルファスシリコン層に接触しかつ前記ソースおよびドレイン電極層にオーミック接触した結晶性シリコン層、ならびに前記アモルファスシリコン層に接触した前記結晶性シリコン層の前記基板とは反対側にゲート絶縁層を挟んで配置されたゲート電極層、を有することを特徴とする薄膜半導体装置を提供するものである。
【００１２】
また、本発明は、基板上に、アモルファスシリコン層を形成する工程と、ソースおよびドレイン電極層を形成しパタンニングする工程と、前記アモルファスシリコン層の表面と前記ソースおよびドレイン電極層の表面に結晶性シリコン層を形成する工程と、前記結晶性シリコン層を覆うゲート絶縁層を形成する工程と、前記アモルファスシリコン層の表面に形成された前記結晶性シリコン層の上に前記ゲート絶縁層を介してゲート電極層を形成する工程と、を有することを特徴とする薄膜半導体装置の製造方法を提供するものである。
【発明の効果】
【００１３】
本発明の結晶性シリコン薄膜半導体装置及びその製造方法によれば、電流の立ち上り特性、リーク電流特性に優れた電気特性を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好適な実施形態に係る半導体装置の断面概略図である。
【図２−１】本発明の好適な実施形態に係る半導体装置の製造方法を断面概略図を用いて示した図である。
【図２−２】本発明の好適な実施形態に係る半導体装置の製造方法を断面概略図を用いて示した図である。
【図２−３】本発明の好適な実施形態に係る半導体装置において、ゲート絶縁層を二層にしたときの断面概略図である。
【図３】本発明の好適な実施形態に係る半導体装置の製造方法を上面概略図を用いて示した図である。
【図４】本発明の好適な実施形態に係る半導体装置の断面概略図である。
【図５−１】本発明の好適な実施形態に係る半導体装置の製造方法を断面概略図を用いて示した図である。
【図５−２】本発明の好適な実施形態に係る半導体装置の製造方法を断面概略図を用いて示した図である。
【図６】本発明の好適な実施形態に係る半導体装置の断面概略図である。
【図７−１】本発明の好適な実施形態に係る半導体装置の製造方法を断面概略図を用いて示した図である。
【図７−２】本発明の好適な実施形態に係る半導体装置の製造方法を断面概略図を用いて示した図である。
【図８】従来の半導体装置の断面概略図である。
【図９】本発明及び従来の半導体装置のラマン分光結果を示す図である。
【図１０】本発明及び従来の半導体装置のＶG−ＩD特性を示す図である。
【図１１】本発明及び従来の半導体装置のＶD−ＩD特性を示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら本発明の好適な実施形態について説明する。
【００１６】
図１は本発明の実施形態に係る薄膜半導体装置の代表的な例を示すトップゲートスタガー型ＴＦＴの断面概略図であり、基板上に、アモルファスシリコン層、ソース及びドレイン電極層、結晶性シリコン層、ゲート絶縁層、ゲート電極層が積層されている。
【００１７】
図１において、１００は基板であり、例えば、高融点ガラス、石英、セラミック等を使用することができる。
【００１８】
１０１は基板上に形成されたアモルファスシリコン層である。
【００１９】
なお、本発明の実施形態において、ラマン分光法により、５２０ｃｍ-1にラマンシフトが観察されても結晶の体積分率が２０％以下のシリコン及び５２０ｃｍ-1にラマンシフトが観察されないシリコンをアモルファスシリコンという。
【００２０】
本発明で結晶性シリコン層の下地として好適に用いられるのはこのアモルファスシリコンである。
【００２１】
アモルファスシリコン層１０１は、多くの領域で不規則な構造をとっているものの、短距離的には結晶性シリコンと同じ構造である領域もある。
【００２２】
１０１’はシリコンからなる結晶成長核表面（「結晶性シリコン成長核」と記載することもある）である。
【００２３】
また、結晶成長核表面は、アモルファスシリコン層の表面を改質することによって、構造的に弱いアモルファスシリコン部分が除去された後にアモルファスシリコン層の表面上に残る結晶性の高いシリコン部分である。
【００２４】
なお、図１の薄膜半導体装置では、アモルファスシリコン層の表面上に、結晶性シリコン成長核１０１’を有しているが、結晶性シリコン成長核１０１’はなくても良い。
【００２５】
１０２はアモルファスシリコン層上に形成されたソース及びドレイン電極層であり、例えば、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金、それらの積層構造体等を形成し、フォトリソグラフィ技術を用いてパタンニングしたものである。
【００２６】
１０３はソース及びドレイン電極層上に形成されたオーミックコンタクト層であり、例えば、ｎ型アモルファスシリコン（ｎ+Ｓｉ）等を使用することができる。
【００２７】
１０４はアモルファスシリコン層上及びオーミックコンタクト層上に形成された結晶性シリコン層である。本発明の実施形態においては、半導体層である結晶性シリコン層を活性層とする。
【００２８】
本明細書においては、ラマン分光法により、５２０ｃｍ-1にラマンシフトが観察され、なおかつ５２０ｃｍ-1の４８０ｃｍ-1に対する強度比、いわゆる結晶の体積分率が２０％以上であるようなシリコン層を結晶性シリコンと定義する。
【００２９】
結晶性シリコンの中でも結晶粒径の大きさで微結晶と多結晶とを区別することもある。
【００３０】
前記微結晶シリコンが結晶性シリコン層１０４として好適に用いられる。
【００３１】
結晶性シリコンＴＦＴの利点について述べると、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴに比べ、移動度が大きいため、駆動能力が高いという優位な特性を有している。
【００３２】
また、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴに比べ、対電流ストレス耐性が高いため、長時間駆動した後のＶthのシフトが小さいという利点を持っている。
【００３３】
ここで、結晶性シリコン層１０４は、ソース及びドレイン電極層１０２とオーミック接触しており、かつ、基板側でアモルファスシリコン層１０１と接触している。即ち、チャネル部分の反対側にバンドギャップの広いアモルファスシリコン層１０１が存在する。
【００３４】
結晶性シリコン層１０４をソース及びドレイン電極層１０２にオーミック接触させることによって、電流の立ち上りが良くなり、リーク電流が低減され、ＴＦＴの電気特性を改善することができる。また、ＴＦＴの構造が簡単になり、歩留まりも向上する。
【００３５】
さらに、結晶性シリコン層１０４は、ソースおよびドレイン電極層１０２に接触するところ以外は、基板との間にアモルファスシリコン層を有している。結晶性シリコン層１０４の下地層としては、表面が改質されたアモルファスシリコン層１０１が好ましい。
【００３６】
ここで改質されたアモルファスシリコン層とは、部分的に結晶に近いシリコン結合があるアモルファスシリコン層である。
【００３７】
詳しい改質工程は後述するが、改質処理が施されたアモルファスシリコン層の表面には、所々に、四面体構造のシリコン結合が多く存在する部分がある。
【００３８】
このような個所は、その上に結晶性シリコンの膜を形成していく際に、結晶の核となり、それ以外のところから成長するよりも大きな結晶粒が生じやすい。
【００３９】
改質によって形成された成長核を成長起点として結晶性シリコン層１０４を堆積していくと、結晶性シリコン層１０４の結晶性が高くなる。
【００４０】
１０５はソース及びドレイン電極層上、及び結晶性シリコン層上に形成されたゲート絶縁層であり、例えば、ＳｉＯ2やＳｉＮ等を使用することができ、窒化シリコン（ＳｉＮx）が好適に用いられる。
【００４１】
また、ゲート絶縁層１０５は、ゲート電極層１０６と結晶性シリコン層１０４の間で電気的な絶縁を保っているが、結晶性シリコン層１０４の側面を絶縁するために、ゲート絶縁層１０５を２層構成とする事もある。
【００４２】
１０６はゲート絶縁層上に形成されたゲート電極層であり、例えば、Ａｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｔａやそれらの積層膜等を使用することができる。
【００４３】
なお、本発明の好適な実施形態は、図１に示す薄膜半導体装置に限定されるわけではなく、本発明の他の好適な実施形態の例として、図４や図６に示す薄膜半導体装置もある。
【００４４】
図４の薄膜半導体装置は、アモルファスシリコン層１０１をソース及びドレイン電極層１０２の間にのみ形成した例である。図１の薄膜半導体装置と同じ部材には同じ符号を付してある。
【００４５】
基板１００にソースおよびドレイン電極層１０２とオーミックコンタクト層１０３を形成しパタンニングした後で、アモルファスシリコン層１０１をソースおよびドレイン電極層１０２とオーミックコンタクト層１０３の厚さよりも厚く堆積させる。
【００４６】
その後、アモルファスシリコン層１０１を、オーミックコンタクト層１０３が露出するまで研磨し、チャネル部分を除いて、それ以外の不要な部分を取り除く。
【００４７】
その上に結晶性シリコンを成長させる。以後、図１の構造を作るときと同様の工程でゲート絶縁層１０５とゲート電極層１０６を形成する。
【００４８】
図６の薄膜半導体装置は、ソース及びドレイン電極層１０２とアモルファスシリコン層１０１の堆積順序を逆にした例である。
【００４９】
図６において、図１の薄膜半導体装置と同じ部材には同じ符号を付してある。
【００５０】
基板１００にソースおよびドレイン電極層１０２を形成しパタンニングした後で、アモルファスシリコン層１０１を堆積させる。
【００５１】
さらに、この上に成長する結晶性シリコン層とソースおよびドレイン電極層１０２とをオーミック接触させるために、その部分のアモルファスシリコン層は除去してソースおよびドレイン電極層１０２を露出させておく。
【００５２】
以後の工程は図１の構造を作るときと同様である。
【００５３】
以上の図１、４，６のＴＦＴは、いずれも、結晶性シリコン層１０４が基板側で改質されたアモルファスシリコン層１０１と接触し、その反対側にゲート絶縁層１０５を挟んでゲート電極層１０６が配置されている。
【００５４】
チャネルは、結晶性シリコン層１０４の上側（基板と反対側）の表面の、ゲート電極層１０６に対向したところにできる。
【００５５】
改質されたアモルファスシリコン層１０１を下地として成長した、結晶性の高いシリコン層にチャネルができるので、キャリアの移動度が高いＴＦＴが得られる。
【００５６】
さらに、ソースおよびドレイン電極層とオーミック接触しているので、キャリアの移動障壁がなく、電流の立ち上がり特性も向上する。
【００５７】
次に、図２−１、図２−２、図２−３、図３を用いて、上記構造のＴＦＴの製造方法について説明する。
【００５８】
なお、図２−１、図２−２、図２−３は上記構造のＴＦＴの製造方法を断面概略図を用いて示した図であり、図３は上記構造のＴＦＴの製造方法を上面概略図を用いて示した図である。図３のＡ−Ａ’の断面図が図２−１、図２−２、図２−３である。
【００５９】
まず、図２−１（ａ）に示すように、基板１００上に、例えば、プラズマＣＶＤ法等でアモルファスシリコン層１０１を堆積する。なお、アモルファスシリコン層１０１の厚みは、一般には５０〜３００ｎｍ、望ましくは１００〜２００ｎｍである。
【００６０】
ここで、アモルファスシリコン層１０１の成膜条件は、相対的に低パワー密度、高反応圧力、低水素希釈であることが望ましい。
【００６１】
ＲＦパワー密度としては、一般的には０．０１〜１Ｗ／ｃｍ2、望ましくは０．０１〜０．３Ｗ／ｃｍ2である。
【００６２】
反応圧力としては、一般的には６６．６６６〜６６６．６６０Ｐａ（０．５〜５ｔｏｒｒ）、望ましくは９３．３３２〜２６６．６６４Ｐａ（０．７〜２．０ｔｏｒｒ）である。
【００６３】
また、原料ガスとしては、例えば、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＦ4、ＳｉＨ2Ｆ2等を用いることが望ましく、希釈ガスとしては、例えば、Ｈ2や不活性ガス等を用いることが望ましい。
【００６４】
なお、シリコン系原料ガスのＨ2希釈率は、一般には０〜２０倍希釈、望ましくは０〜１５倍希釈である。
【００６５】
また、アモルファスシリコン層１０１にはドーパントとしてホウ素を混合しても良く、ドーピングガスとしては、例えば、ＢＦ3、Ｂ2Ｈ6等が適用可能である。
【００６６】
ドーピング量は一般的には１×１０19ａｔｍ／ｃｍ3以下、望ましくは１×１０17〜２×１０18ａｔｍ／ｃｍ3である。
【００６７】
なお、ホウ素のドーピングはアモルファスシリコン層１０１の電気特性を制御するために用いるものである。
【００６８】
次に、アモルファスシリコン層１０１上に、例えば、スパッタ法や真空蒸着法等によってソース及びドレイン電極層１０２を堆積する。なお、ソース及びドレイン電極層１０２の厚みは、１０〜３００ｎｍであることが望ましい。
【００６９】
そして、ソース及びドレイン電極層１０２上に、例えば、プラズマＣＶＤ法等でオーミックコンタクト層１０３を堆積する。なお、オーミックコンタクト層１０３の厚みは、一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。
【００７０】
その後、オーミックコンタクト層１０３に、レジスト１０７でパターンを形成する。
【００７１】
さらに、ハロゲン元素を含むドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ソース及びドレイン電極層１０２、及びオーミックコンタクト層１０３を島状にパタンニングする。
【００７２】
このようにハロゲン元素を含むエッチング処理を行なうと、図２−１（ｂ）及び図３（ａ）のように、エッチング処理後のアモルファスシリコン層１０１上に、結晶構造に近い結合を多く含む表面（結晶性シリコン成長核１０１’）が現れる。
【００７３】
この、結晶構造に近い結合を多く含む部分は、後の結晶性シリコンの成膜工程で結晶成長の核となる。
【００７４】
このような表面になるのは、ハロゲン元素により、アモルファスシリコン層１０１の表面の弱い結合が除去され、より強い結合、つまり結晶構造に近い結合だけが取り残されるためと考えられている。
【００７５】
次に、アモルファスシリコン層１０１上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法等で結晶性シリコン層１０４を堆積する。図２−１（ｃ）にこの結果を示す。
【００７６】
結晶性シリコン層１０４は、アモルファスシリコン層１０１の表面の結晶性シリコン成長核１０１’を成長起点として堆積するため、全体に大きな結晶粒を多く含む膜が形成される。
【００７７】
なお、結晶性シリコン層１０４の厚みは、一般には２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
【００７８】
結晶性シリコンを薄膜技術により形成する方法は、アモルファスシリコンをレーザアニールにより結晶化させる方法に比べ、レーザーアニールプロセスが必要ないことに加え、成膜と同時にイオンドーピングを行うことができるという利点も有する。
【００７９】
さらに、レーザーアニール処理で見られる結晶性のばらつきが無く、大面積化が容易である。
【００８０】
結晶性シリコン層１０４の成膜条件は、アモルファスシリコンの成膜条件に対し、相対的に高圧力、高水素希釈である。
【００８１】
ＲＦパワー密度としては、０．０５〜１Ｗ／ｃｍ2、望ましくは０．１〜０．８Ｗ／ｃｍ2である。
【００８２】
反応時のガス圧力としては、１３３．３３２〜１３３３．３２０Ｐａ（１．０〜１０ｔｏｒｒ）、望ましくは１９９．９９８〜１０６６．６５６Ｐａ（１．５〜８．０ｔｏｒｒ）である。
【００８３】
また、原料ガスとしては、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＦ4、ＳｉＨ2Ｆ2等を用いる。希釈ガスとしては、Ｈ2や不活性ガス等を用いる。
【００８４】
原料ガスのＨ2希釈率は、１００〜２０００倍が好適である。
【００８５】
好ましい希釈率は、シリコン系原料ガスがハロゲン系元素を含む場合、含まない場合に比べて小さくなる。
【００８６】
結晶性シリコン層１０４を堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積することにより、結晶性シリコン層１０４の結晶性をより高くすることができる。
【００８７】
成膜ガスのマスフローコントローラーを調整することで、シリコン層の堆積と水素プラズマ照射を交互に繰り返すことが可能である。シリコン層の堆積と水素プラズマ照射の時間配分は、堆積速度と結晶化率を勘案して適宜調整される。
【００８８】
次いで、図２−２（ｄ）に示すように、結晶性シリコン層１０４に、レジスト１０８でパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、結晶性シリコン層１０４を島状にパタンニングする。
【００８９】
乾式及び／または湿式のエッチングにより、結晶性シリコン層１０４を島状に分離した結果を、図２−２（ｅ）及び図３（ｂ）に示す。
【００９０】
その後、図２−２（ｆ）に示すように、ソース及びドレイン電極層１０２上、及び結晶性シリコン層１０４上に、プラズマＣＶＤ法でゲート絶縁層１０５を堆積する。好ましいゲート絶縁層１０５の厚みは、５０〜３００ｎｍである。
【００９１】
ゲート絶縁層１０５となるＳｉＯ2やＳｉＮは、ＴＥＯＳとＯ2の混合ガス、ＳｉＨ4、ＮＨ3とＮ2の混合ガス等からプラズマＣＶＤ法で積層しても良い。
【００９２】
ゲート絶縁層１０５は、第１のゲート絶縁層と第２のゲート絶縁層に分けて堆積しても良い。この場合、図２−１（ｃ）に示す結晶性シリコン層１０４を堆積した後、続けて図２−３（ｇ）に示すように第１のゲート絶縁層１０５’を堆積する。
【００９３】
第１のゲート絶縁層１０５’の厚みは、３０〜２００ｎｍであることが望ましい。第１のゲート絶縁層１０５’堆積後、図２−２（ｄ）に示すレジスト１０８でパターン形成後、アイソレーションを行なう。
【００９４】
次に、パターン形成された第１のゲート絶縁層１０５’上に図２−３（ｇ）に示すように第２のゲート絶縁層１０５を堆積する。第２のゲート絶縁層の厚みは１００〜３００ｎｍであることが望ましい。
【００９５】
次に、ゲート絶縁層１０５上に、ゲート電極層１０６を堆積、パタンニングする。結果を図２−２（ｆ）及び図３（ｃ）に示す。好ましいゲート電極層１０６の厚みは、１００〜６００ｎｍである。
【００９６】
本発明は、図２−１、図２−２、図２−３に示す薄膜半導体装置の製造方法に限定されるわけではない。
【００９７】
他の好適なＴＦＴ構造の例として、図４（製造方法を図５−１、２に示す。）や図６（製造方法を図７−１、２に示す）がある。これらについては、以下の実施例で詳しく説明する。
【実施例】
【００９８】
［実施例１］
図１に示すトップゲートスタガー型ＴＦＴを、以下の方法により作製した。図１のＴＦＴの製造方法を示す図２−１及び図２−２を用いて説明する。
【００９９】
まず、基板１００としてガラスを使用し、基板１００上に、プラズマＣＶＤ法により、２００ｎｍのアモルファスシリコン層１０１を堆積した。
【０１００】
次に、アモルファスシリコン層１０１上に、スパッタ法により、ソース及びドレイン電極層１０２として５０ｎｍのＭｏ層を堆積した。
【０１０１】
そして、ソース及びドレイン電極層１０２上に、プラズマＣＶＤ法により、オーミックコンタクト層１０３として５０ｎｍのｎ+Ｓｉ層を堆積した。
【０１０２】
その後、フォトリソグラフィー及びドライエッチングにより、ソース及びドレイン電極層１０２をパタンニングし、アモルファスシリコン層１０１上に、結晶性シリコン成長核１０１’を形成した（図２−１（ａ）（ｂ）参照）。
【０１０３】
アモルファスシリコン層１０１の成膜条件、及びドライエッチングの条件は以下の通りである。
（成膜条件）
基板サイズ                    ３００×４００ｍｍ
基板温度                      ３００℃
ＲＦパワー                    ０．０５Ｗ／ｃｍ2
圧力                          １９９．９９８Ｐａ（１．５ｔｏｒｒ）
ＳｉＨ4                       ２５０ｓｃｃｍ
Ｈ2                           ２０００ｓｃｃｍ
（ドライエッチング条件）
ＣＦ4                         １００ｓｃｃｍ
ＲＦパワー                    ０．１Ｗ／ｃｍ2
【０１０４】
次に、アモルファスシリコン層１０１上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法により、５０ｎｍの結晶性シリコン層１０４を堆積した（図２−１（ｃ）参照）。
【０１０５】
このとき、結晶性シリコン層１０４としては、微結晶シリコンを使用し、微結晶シリコン層をアモルファスシリコン層１０１の表面の結晶性シリコン成長核１０１’を成長起点として堆積した。
【０１０６】
ここでは、結晶性シリコン層１０４の堆積工程と水素プラズマ照射工程を交互に繰返し行っており、それぞれの工程の条件は以下の通りである。
（成膜条件）
基板温度                      ２００℃
ＲＦパワー                    ０．１８Ｗ／ｃｍ2
圧力                          ２６６．６６４Ｐａ（２．０ｔｏｒｒ）
膜厚                          ５０ｎｍ
（堆積工程）
ＳｉＨ4                       ２０ｓｃｃｍ
Ｈ2                           ２０００ｓｃｃｍ
（水素プラズマ照射工程）
ＳｉＨ4                       ０ｓｃｃｍ
Ｈ2                           ２０００ｓｃｃｍ
（工程サイクル）
堆積／水素プラズマ照射        １０サイクル
【０１０７】
図２−１（ｃ）の状態までサンプルを作製した後、サンプルの一部を分析用に分離した。
【０１０８】
それ以外のサンプルについては、結晶性シリコン層１０４を、フォトリソグラフィーとドライエッチングにより、島状に形成した（図２−２（ｄ）（ｅ）参照）。
【０１０９】
次に、ソース及びドレイン電極層１０２上、及び結晶性シリコン層１０４上に、プラズマＣＶＤ法により、ゲート絶縁層１０５として２００ｎｍのＳｉＮx膜を堆積した。
【０１１０】
最後に、ゲート絶縁層１０５上に、ウェットエッチングにより、ゲート電極層１０６としてＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積した（図２−２（ｆ）参照）。
【０１１１】
そして、ソース電極層、ドレイン電極層部分のコンタクトホールをゲート絶縁層１０５上からフォトリソグラフィー及びドライエッチングにより形成した。
【０１１２】
このようにして作製したＴＦＴに対して、結晶性シリコン層１０４が最表面にある状態のサンプルについては結晶性の評価を行ない、ＴＦＴとして作製したサンプルについては電気特性を測定した。
【０１１３】
ここで、結晶性については、サーモエレクトロン社製のラマン分光装置で測定した。
【０１１４】
また、電気測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、作製したＴＦＴは２５℃に保たれたステージ上で測定した。
【０１１５】
測定条件は、ソース電極に０Ｖ、ドレイン電極に０．１Ｖ、１．０Ｖ、１０Ｖをそれぞれ印加した状態でゲート電圧を−１０Ｖから＋２０Ｖまでスィープさせた。こうして得られた特性をＴＦＴのＶG−ＩD特性とした。
【０１１６】
一方、ソース電極に０Ｖ、ゲート電極に０Ｖ、５．０Ｖ、１０Ｖをそれぞれ印加した状態でドレイン電圧を０Ｖから＋２０Ｖまでスィープさせた特性をＴＦＴのＶD−ＩD特性とした。
【０１１７】
上記結果の中から代表的なものを、図９、図１０、図１１に示す。
【０１１８】
［比較例］
図８は従来例を示すトップゲートスタガー型ＴＦＴの断面概略図である。
【０１１９】
図８に示すトップゲートスタガー型ＴＦＴを、以下の方法により作製した。本比較例については、図８を用いて説明する。
【０１２０】
まず、基板１００としてガラスを使用し、基板１００上に、スパッタ法により、ソース及びドレイン電極層１０２として５０ｎｍのＭｏ層を堆積した。
【０１２１】
次に、ソース及びドレイン電極層１０２上に、プラズマＣＶＤ法により、オーミックコンタクト層１０３として５０ｎｍのｎ+Ｓｉ層を堆積した。
【０１２２】
そして、フォトリソグラフィー及びドライエッチングにより、ソース及びドレイン電極層１０２をパタンニングした。
【０１２３】
その後、基板１００上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法により、５０ｎｍのアモルファスシリコン層１０１を堆積した。
【０１２４】
さらに、アモルファスシリコン層１０１上に、５０ｎｍの結晶性シリコン層１０４を実施例１の結晶性シリコン層１０４と同条件で堆積した。
【０１２５】
ただし、本比較例では、アモルファスシリコン層１０１上に、結晶性シリコン層１０４を堆積するときに、結晶性シリコン成長核を成長起点として堆積しなかった。
【０１２６】
ここまでサンプルを作製した後、実施例１と同様に、サンプルの一部を分析用に分離した。
【０１２７】
それ以外のサンプルについては、実施例１と同様に、結晶性シリコン層１０４を、フォトリソグラフィーとドライエッチングにより、島状に形成した。
【０１２８】
次に、実施例１と同様に、ソース及びドレイン電極層１０２上、及び結晶性シリコン層１０４上に、プラズマＣＶＤ法により、ゲート絶縁層１０５として２００ｎｍのＳｉＮx膜を堆積した。
【０１２９】
最後に、実施例１と同様に、ゲート絶縁層１０５上に、ウェットエッチングにより、ゲート電極層１０６としてＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積した。
【０１３０】
そして、実施例１と同様に、ソース電極層、ドレイン電極層部分のコンタクトホールを形成した。
【０１３１】
このようにして作製したＴＦＴに対して、実施例１と同様に、結晶性の評価及び電気特性の測定を実施した。
【０１３２】
その結果の中から代表的なものを、図９、図１０、図１１に示す。
【０１３３】
以下に、本発明の実施例１の結果と従来例である比較例の結果について説明する。
【０１３４】
まず、図９は結晶性シリコン層１０４の表面の結晶性を示している。
【０１３５】
図９（ｂ）は実施例１で作製したサンプル表面の結晶性の結果であり、図９（ａ）は比較例で作製したサンプル表面の結晶性の結果である。
【０１３６】
この結果から、結晶の体積分率を計算したところ、実施例１では結晶成分が２５％以上であったのに対し、比較例では２０％未満であった。
【０１３７】
次に、図１０はＴＦＴのＶG−ＩD特性を示している。
【０１３８】
図１０（ｂ）は実施例１によるＴＦＴの結果であり、図１０（ａ）は比較例のＴＦＴの結果である。
【０１３９】
この結果から明らかなように、実施例１のＴＦＴは比較例のＴＦＴよりもＯＮ電流／ＯＦＦ電流の比が大きくなっている。
【０１４０】
そして、図１１はＴＦＴのＶD−ＩD特性を示している。
【０１４１】
図１１（ｂ）は実施例１によるＴＦＴの結果であり、図１１（ａ）は比較例のＴＦＴの結果である。
【０１４２】
この結果から明らかなように、比較例のＴＦＴでは、小さいＶD領域において低いＩDとなっている。これは、オーミックコンタクト層１０３と結晶性シリコン層１０４の間にあるアモルファスシリコン層１０１が障壁となっているからである。
【０１４３】
一方、実施例１のＴＦＴでは、オーミックコンタクト層１０３と結晶性シリコン層１０４の間にアモルファスシリコン層１０１がなく、結晶性シリコン層１０４がソース及びドレイン電極層１０２とオーミック接触しているため、ＩDの立ち上がりが良好であった。
【０１４４】
［実施例２］
図４は本発明の実施形態に係る薄膜半導体装置の一例を示すトップゲートスタガー型ＴＦＴの断面概略図である。また、図５−１及び図５−２は図４のＴＦＴの製造方法を断面概略図を用いて示した図である。
【０１４５】
図４に示すトップゲートスタガー型ＴＦＴを、以下の方法により作製した。図５−１及び図５−２を用いて説明する。
【０１４６】
まず、基板１００としてガラスを使用し、基板１００上に、スパッタ法により、ソース及びドレイン電極層１０２として３０ｎｍのＭｏ層を堆積した。
【０１４７】
次に、ソース及びドレイン電極層１０２上に、プラズマＣＶＤ法により、オーミックコンタクト層１０３として３０ｎｍのｎ+Ｓｉ層を堆積した。
【０１４８】
そして、フォトリソグラフィー及びドライエッチングにより、ソース及びドレイン電極層１０２をパタンニングした。
【０１４９】
その後、基板１００上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法により、６０ｎｍのアモルファスシリコン層１０１を堆積した（図５−１（ａ）参照）。
【０１５０】
さらに、アモルファスシリコン層１０１は、レジスト１０７を用いてフォトリソグラフィー及びドライエッチングを行い、オーミックコンタクト層１０３上のアモルファスシリコンを除去した（図５−１（ｂ）（ｃ）参照）。
【０１５１】
続いて、レジスト１０７を剥離し、アモルファスシリコン層１０１の表面上に、プラズマ処理を行ない、アモルファスシリコン層１０１の表面を改質して、結晶性シリコン成長核１０１’を形成した（図５−１（ｄ）（ｅ）参照）。
【０１５２】
アモルファスシリコン層１０１の成膜条件、ドライエッチングの条件、及びプラズマ処理の条件は以下の通りである。
（成膜条件）
基板サイズ                    ３００×４００ｍｍ
基板温度                      ３００℃
ＲＦパワー                    ０．０５Ｗ／ｃｍ2
圧力                          １９９．９９８Ｐａ（１．５ｔｏｒｒ）
ＳｉＨ4                       ２５０ｓｃｃｍ
Ｈ2                           ２０００ｓｃｃｍ
（ドライエッチング条件）
ＣＦ4                         １００ｓｃｃｍ
ＲＦパワー                    ０．１Ｗ／ｃｍ2
（プラズマ処理条件）
Ｈ2                           ５００ｓｃｃｍ
ＲＦパワー                    ０．２Ｗ／ｃｍ2
【０１５３】
次に、アモルファスシリコン層１０１上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法により、５０ｎｍの結晶性シリコン層１０４を堆積した（図５−２（ｆ）参照）。
【０１５４】
このとき、結晶性シリコン層１０４としては、微結晶シリコンを使用し、微結晶シリコン層をアモルファスシリコン層１０１の表面の結晶性シリコン成長核１０１’を成長起点として堆積した。
【０１５５】
ここでは、結晶性シリコン層１０４の堆積工程のみで作製しており、工程の条件は以下の通りである。
（成膜条件）
基板温度                      ３００℃
ＲＦパワー                    ０．２５Ｗ／ｃｍ2
圧力                          １３３３．３２０Ｐａ（１０．０ｔｏｒｒ）
膜厚                          ５０ｎｍ
（堆積工程）
ＳｉＨ4                       ２０ｓｃｃｍ
Ｈ2                           ８０００ｓｃｃｍ
【０１５６】
図５−２（ｆ）の状態までサンプルを作製した後、サンプルの一部を分析用に分離した。
【０１５７】
それ以外のサンプルについては、結晶性シリコン層１０４を、フォトリソグラフィーとドライエッチングにより、島状に形成した（図５−２（ｇ）（ｈ）参照）。
【０１５８】
次に、ソース及びドレイン電極層１０２上、及び結晶性シリコン層１０４上に、プラズマＣＶＤ法により、ゲート絶縁層１０５として２００ｎｍのＳｉＮx膜を堆積した。
【０１５９】
最後に、ゲート絶縁層１０５上に、ウェットエッチングにより、ゲート電極層１０６としてＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積した（図５−２（ｉ）参照）。
【０１６０】
そして、実施例１と同様に、ソース電極層、ドレイン電極層部分のコンタクトホールを形成した。
【０１６１】
このようにして作製したＴＦＴに対して、実施例１と同様に、結晶性の評価及び電気特性の測定を実施した。
【０１６２】
上記特性に関して、実施例２の結果と比較例の結果を対比したところ、実施例１と同じように、結晶性が向上していると共に、ＯＮ電流／ＯＦＦ電流の比が大きくなっており、ＩDの立ち上がりも良好な結果が得られた。
【０１６３】
［実施例３］
図６は本発明の実施形態に係る薄膜半導体装置の一例を示すトップゲートスタガー型ＴＦＴの断面概略図である。また、図７−１及び図７−２は図６のＴＦＴの製造方法を断面概略図を用いて示した図である。
【０１６４】
図６に示すトップゲートスタガー型ＴＦＴを、以下の方法により作製した。図７−１及び図７−２を用いて説明する。
【０１６５】
まず、基板１００としてガラスを使用し、基板１００上に、スパッタ法により、ソース及びドレイン電極層１０２として２０ｎｍのＭｏ層を堆積した。
【０１６６】
次に、ソース及びドレイン電極層１０２上に、プラズマＣＶＤ法により、オーミックコンタクト層１０３として３０ｎｍのｎ+Ｓｉ層を堆積した。
【０１６７】
そして、フォトリソグラフィー及びドライエッチングにより、ソース及びドレイン電極層１０２をパタンニングした。
【０１６８】
その後、基板１００上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法により、５０ｎｍのアモルファスシリコン層１０１を堆積した（図７−１（ａ）参照）。
【０１６９】
さらに、アモルファスシリコン層１０１は、レジスト１０７を用いてフォトリソグラフィー及びドライエッチングを行い、オーミックコンタクト層１０３上に一部を残して、アモルファスシリコンを除去した（図７−１（ｂ）（ｃ）参照）。
【０１７０】
続いて、レジスト１０７を剥離し、アモルファスシリコン層１０１の表面上にプラズマ処理を行ない、アモルファスシリコン層１０１の表面を改質して、結晶性シリコン成長核１０１’を形成した（図７−１（ｄ）（ｅ）参照）。
【０１７１】
アモルファスシリコン層１０１の成膜条件、ドライエッチングの条件、及びプラズマ処理の条件は以下の通りである。
（成膜条件）
基板サイズ                    ３００×４００ｍｍ
基板温度                      ３００℃
ＲＦパワー                    ０．０８Ｗ／ｃｍ2
圧力                          １５９．９９８Ｐａ（１．２ｔｏｒｒ）
ＳｉＨ4                       ２２５ｓｃｃｍ
Ｈ2                           １５００ｓｃｃｍ
（ドライエッチング条件）
ＣＦ4                         １００ｓｃｃｍ
ＲＦパワー                    ０．１Ｗ／ｃｍ2
（プラズマ処理条件）
Ｈ2                           １０００ｓｃｃｍ
ＲＦパワー                    ０．２Ｗ／ｃｍ2
【０１７２】
次に、アモルファスシリコン層１０１上及びオーミックコンタクト層１０３上に、プラズマＣＶＤ法により、８０ｎｍの結晶性シリコン層１０４を堆積した（図７−２（ｆ）参照）。
【０１７３】
このとき、結晶性シリコン層１０４としては、微結晶シリコンを使用し、微結晶シリコン層をアモルファスシリコン層１０１の表面の結晶性シリコン成長核１０１’を成長起点として堆積した。
【０１７４】
ここでは、結晶性シリコン層１０４の堆積工程のみで作製しており、工程の条件は以下の通りである。
（成膜条件）
基板温度                      ２５０℃
ＲＦパワー                    ０．１８Ｗ／ｃｍ2
圧力                          ９３３．３２４Ｐａ（７．０ｔｏｒｒ）
膜厚                          ８０ｎｍ
（堆積工程）
ＳｉＨ4                       ２０ｓｃｃｍ
Ｈ2                           ８０００ｓｃｃｍ
【０１７５】
図７−２（ｆ）の状態までサンプルを作製した後、サンプルの一部を分析用に分離した。
【０１７６】
それ以外のサンプルについては、結晶性シリコン層１０４を、フォトリソグラフィーとドライエッチングにより、島状に形成した（図７−２（ｇ）（ｈ）参照）。
【０１７７】
次に、ソース及びドレイン電極層１０２上、及び結晶性シリコン層１０４上に、プラズマＣＶＤ法により、ゲート絶縁層１０５として１８０ｎｍのＳｉＮx膜を堆積した。
【０１７８】
最後に、ゲート絶縁層１０５上に、ウェットエッチングにより、ゲート電極層１０６としてＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積した（図７−２（ｉ）参照）。
【０１７９】
そして、実施例１と同様に、ソース電極層、ドレイン電極層部分のコンタクトホールを形成した。
【０１８０】
このようにして作製したＴＦＴに対して、実施例１と同様に、結晶性の評価及び電気特性の測定を実施した。
【０１８１】
上記特性に関して、実施例３の結果と比較例の結果を対比したところ、実施例１と同じように、結晶性が向上していると共に、ＯＮ電流／ＯＦＦ電流の比が大きくなっており、ＩDの立ち上がりも良好な結果が得られた。
【符号の説明】
【０１８２】
１００      基板
１０１      アモルファスシリコン層
１０１’    結晶成長核表面
１０２      ソース及びドレイン電極層
１０３      オーミックコンタクト層
１０４      結晶性シリコン層
１０５      ゲート絶縁層
１０５’    ゲート絶縁層
１０６      ゲート電極層
１０７      レジスト（ソース及びドレイン電極層用）
１０８      レジスト（半導体層用）
【図１】
2010186767.tif 000003
【図２−１】
2010186767.tif 000004
【図２−２】
2010186767.tif 000005
【図２−３】
2010186767.tif 000006
【図３】
2010186767.tif 000007
【図４】
2010186767.tif 000008
【図５−１】
2010186767.tif 000009
【図５−２】
2010186767.tif 000010
【図６】
2010186767.tif 000011
【図７−１】
2010186767.tif 000012
【図７−２】
2010186767.tif 000013
【図８】
2010186767.tif 000014
【図９】
2010186767.tif 000015
【図１０】
2010186767.tif 000016
【図１１】
2010186767.tif 000017