(57)【要約】【課題】ＮＭＯＳＦＥＴの高誘電率膜に第１金属を拡散させ、かつＰＭＯＳＦＥＴの高誘電率膜に第２金属を拡散させるときに、高誘電率膜上に異物が生じることを抑制する。【解決手段】ＮＭＯＳＦＥＴ形成領域８０とＰＭＯＳＦＥＴ形成領域８２に第１金属を含む膜１６を形成し、ＰチャネルＭＯＳＦＥＴ形成領域８２から膜１６を除去する。次いで、ＮチャネルＭＯＳＦＥＴ形成領域８０とＰチャネルＭＯＳＦＥＴ形成領域８２に高誘電率膜２０を形成する。次いで、ＮチャネルＭＯＳＦＥＴ形成領域８０とＰチャネルＭＯＳＦＥＴ形成領域８２に第２金属を含む膜２２を形成し、ＮチャネルＭＯＳＦＥＴ形成領域８０から膜２２を除去する。次いで半導体基板１０を熱処理することにより、第１金属および第２金属を高誘電率膜２０の中に拡散させて第１高誘電率膜５８及び第２高誘電率膜６０を形成する。【選択図】図１
2010129926.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置であって、
前記ＮチャネルＭＯＳＦＥＴは、前記半導体基板上に形成され、シリコン酸化膜よりも誘電率の高い第１高誘電率膜を含む第１ゲート絶縁膜を有し、
前記ＰチャネルＭＯＳＦＥＴは、前記半導体基板上に形成され、シリコン酸化膜よりも誘電率の高い第２高誘電率膜を含む第２ゲート絶縁膜を有し、
前記第１高誘電率膜は第１金属を含み、前記第１金属の濃度が前記第１高誘電率膜の表面から前記半導体基板側に向かって増大しており、
前記第２高誘電率膜は第２金属を含み、前記第２金属の濃度が前記第２高誘電率膜の表面から前記半導体基板側に向かって減少していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ゲート絶縁膜は、前記第１高誘電率膜と、前記半導体基板と前記第１高誘電率膜との間に形成されたシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜からなる群から選択される少なくとも一つの膜と、が積層した膜からなり、
前記第２ゲート絶縁膜は、前記第２高誘電率膜と、前記半導体基板と前記第２高誘電率膜との間に形成されたシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜からなる群から選択される少なくとも一つの膜と、が積層した膜からなること、を特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１および第２高誘電率膜は、ＨｆＯ２またはＺｒＯ２であること、を特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第１金属はＬａまたはＤｙである半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第２金属はＡｌである半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記第１および第２高誘電率膜の上に、第３金属からなるゲート電極をさらに有すること、を特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第３金属は、ＴｉＮ、ＷＮ、ＴａＳｉＮ、ＴｉＡｌＮ、Ｔｉ、Ｗ、ＴｉＡｌ、Ｒｕからなる群から選択される少なくとも一つの金属からなること、を特徴とする半導体装置。
【請求項８】
半導体基板上にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置の製造方法であって、
前記半導体基板の上のＮチャネルＭＯＳＦＥＴ形成領域とＰチャネルＭＯＳＦＥＴ形成領域に第１金属を含む膜を形成する工程と、
前記ＰチャネルＭＯＳＦＥＴ形成領域から前記第１金属を含む膜を除去する工程と、
前記ＮチャネルＭＯＳＦＥＴ形成領域と前記ＰチャネルＭＯＳＦＥＴ形成領域に、シリコン酸化膜よりも誘電率の高い高誘電率膜を形成する工程と、
前記ＮチャネルＭＯＳＦＥＴ形成領域と前記ＰチャネルＭＯＳＦＥＴ形成領域に第２金属を含む膜を形成する工程と、
前記ＮチャネルＭＯＳＦＥＴ形成領域から前記第２金属を含む膜を除去する工程と、
前記半導体基板を熱処理することにより、前記第１金属を前記高誘電率膜の中に拡散させて第１高誘電率膜を形成するとともに前記第２金属を前記高誘電率膜の中に拡散させて第２高誘電率膜を形成する工程と、
を含むこと、を特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１金属を含む膜を形成する工程の前に、
前記半導体基板上の前記ＮチャネルＭＯＳＦＥＴ形成領域と前記ＰチャネルＭＯＳＦＥＴ形成領域に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜からなる群から選択される少なくとも一つの膜を形成する工程を含むこと、を特徴とする半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法において、
前記高誘電率膜は、ＨｆＯ２またはＺｒＯ２であること、を特徴とする半導体装置の製造方法。
【請求項１１】
請求項８乃至１０いずれかに記載の半導体装置の製造方法において、
前記第１金属を含む膜は、Ｌａ膜、Ｄｙ膜、Ｌａ２Ｏ３膜、Ｄｙ２Ｏ３膜からなる群から選択される少なくとも一つである半導体装置の製造方法。
【請求項１２】
請求項８乃至１１いずれかに記載の半導体装置の製造方法において、
前記第２金属を含む膜はＡｌ膜またはＡｌ２Ｏ３膜である半導体装置の製造方法。
【請求項１３】
請求項８乃至１２いずれかに記載の半導体装置の製造方法において、
前記第２金属を含む膜を除去する工程の後、かつ前記半導体基板を熱処理して前記第１高誘電率膜および前記第２高誘電率膜を形成する工程の前に、
前記ＮチャネルＭＯＳＦＥＴ形成領域と前記ＰチャネルＭＯＳＦＥＴ形成領域に、第３金属からなる膜を形成する工程を含むこと、を特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第３金属は、ＴｉＮ、ＷＮ、ＴａＳｉＮ、ＴｉＡｌＮ、Ｔｉ、Ｗ、ＴｉＡｌ、Ｒｕからなる群から選択される少なくとも一つの金属からなること、を特徴とする半導体装置の製造方法。
【請求項１５】
請求項８乃至１４いずれかに記載の半導体装置の製造方法において、
前記ＮチャネルＭＯＳＦＥＴ形成領域から前記第２金属を含む膜を除去する工程は、ＨＦ／Ｈ２Ｏ、ＨＦ／Ｈ２Ｏ２／Ｈ２Ｏ、ＴＭＡＨ／Ｈ２Ｏからなる群から選択される薬液を用いたエッチング工程を有する半導体装置の製造方法。
【請求項１６】
請求項８乃至１５いずれかに記載の半導体装置の製造方法において、
前記ＰチャネルＭＯＳＦＥＴ形成領域から前記第１金属を含む膜を除去する工程は、ＨＣｌ／Ｈ２Ｏ、Ｈ２Ｏ、Ｈ２Ｏ２／Ｈ２Ｏ、Ｏ３／Ｈ２Ｏ、ＨＦ／Ｈ２Ｏ２からなる群から選択される薬液を用いる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化シリコンより誘電率が高い高誘電率膜をゲート絶縁膜に有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術、およびゲート絶縁膜に高誘電率膜（ｈｉｇｈ−ｋ膜）を用いて物理膜厚を厚くすることでゲートリーク電流を低減する技術が検討されている。
【０００３】
ｈｉｇｈ−ｋ絶縁膜および金属ゲート電極を用いたＭＯＳＦＥＴにおいては、閾値電圧の低減が要求されている。低閾値電圧化の技術のひとつとして、Ｄｕａｌ−Ｈｉｇｈ−ｋ技術が提案されている。
【０００４】
Ｄｕａｌ−Ｈｉｇｈ−ｋ技術とは、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記載）及びＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴと記載）それぞれに適した閾値電圧制御用の金属を含む膜をＨｉｇｈ−ｋ絶縁膜上に形成し、その後で熱処理により、ＳｉＯ２膜／高誘電率膜の界面に閾値電圧制御用の金属を拡散させる技術である。ＳｉＯ２膜／高誘電率膜界面に閾値制御用の金属を存在させることにより、低閾値電圧化を実現することができる。
【０００５】
以下、Ｄｕａｌ−Ｈｉｇｈ−ｋ技術を利用した従来の半導体装置の製造方法を図１２および図１３により説明する。まず、半導体基板１０２上に素子分離領域１０４（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）を形成する。次に、半導体基板１０２上に熱酸化膜１０６を形成し、その上に高誘電率膜としてＨｆＯ２膜１０８を形成する。続いて、ＨｆＯ２膜１０８上にＮＭＯＳＦＥＴの閾値電圧制御用金属であるＬａ膜１１０を成膜する（図１２（ａ））。
【０００６】
次に、図１２（ｂ）のように、ＮＭＯＳＦＥＴ形成領域２００をレジスト１１２でマスクする。その後、ＰＭＯＳＦＥＴ形成領域２１０のＬａ膜１１０をエッチングにより除去する（図１２（ｃ））。続いて、レジスト１１２を除去する（図１３（ａ））。
【０００７】
次に、ＰＭＯＳＦＥＴの閾値電圧制御用金属であるＡｌ２Ｏ３膜１１４を全面に成膜し（図１３（ｂ））、ＰＭＯＳＦＥＴ形成領域２１０をレジスト１１６でマスクする（図１３（ｃ））。その後、ＮＭＯＳＦＥＴ形成領域２００のＡｌ２Ｏ３膜１１４をエッチングにより除去する。続いて、レジスト１１６を除去する。
【０００８】
次に、金属ゲート電極、ポリシリコン電極、及びサイドウォールを形成した後、ソース／ドレイン拡散層の不純物注入を行う。さらに、熱処理を行うことにより、ソース／ドレイン領域の不純物を活性化すると同時に、閾値電圧制御用金属を高誘電率膜表面からＳｉＯ２膜／高誘電率膜の界面へ向かって拡散させる。これにより、ＮＭＯＳＦＥＴのＳｉＯ２膜／高誘電率膜の界面にはＬａ原子が存在し、ＰＭＯＳＦＥＴのＳｉＯ２膜／高誘電率膜の界面にはＡｌ原子が存在する半導体装置が得られる。
【０００９】
なお、特許文献１には、複数の金属ゲート電極を含むＣＭＯＳデバイスを作成する方法として、高誘電率膜上に金属ゲート電極を形成するサブトラクティブ法が開示されている。
また、特許文献２には、ＰＭＯＳＦＥＴのニッケルシリサイドゲート電極とＨｆＳｉＯＮ絶縁膜との間にＡｌＯ膜を設けることにより、閾値電圧を制御する技術が開示されている。
【特許文献１】特表２００８−５０７１４１号公報
【特許文献２】特開２００８−０６０５３８号公報
【特許文献３】特開２００７−２４３００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記の製造方法においては、ＮＭＯＳＦＥＴ形成領域のＡｌ２Ｏ３膜をＤＨＦで除去する際、下層のＬａ膜がＤＨＦ中のＦと反応して、ＬａＦ３になってしまう。ＬａＦ３は難溶性の異物であり、ウェット処理等で除去することは困難である。この結果、閾値電圧制御やデバイスの信頼性を低下させる。
【００１１】
かかる問題点は、Ｌａ膜の代わりにＬａ２Ｏ３膜を使用する場合、及びＡｌ２Ｏ３膜の代わりにＡｌ膜を使用する場合においても生じる。
このように、ＮＭＯＳＦＥＴの高誘電率膜に第１金属を拡散させ、かつＰＭＯＳＦＥＴの高誘電率膜に第２金属に拡散させようとした場合に、高誘電率膜上に異物が生じる可能性があった。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体基板上にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置であって、
前記ＮチャネルＭＯＳＦＥＴは、前記半導体基板上に形成され、シリコン酸化膜よりも誘電率の高い第１高誘電率膜を含む第１ゲート絶縁膜を有し、
前記ＰチャネルＭＯＳＦＥＴは、前記半導体基板上に形成され、シリコン酸化膜よりも誘電率の高い第２高誘電率膜を含む第２ゲート絶縁膜を有し、
前記第１高誘電率膜は第１金属を含み、前記第１金属の濃度が前記第１高誘電率膜の表面から前記半導体基板側に向かって増大しており、
前記第２高誘電率膜は第２金属を含み、前記第２金属の濃度が前記第２高誘電率膜の表面から前記半導体基板側に向かって減少していることを特徴とする半導体装置が提供される。
【００１３】
本発明によれば、半導体基板上にＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置の製造方法であって、
前記半導体基板の上のＮチャネルＭＯＳＦＥＴ形成領域とＰチャネルＭＯＳＦＥＴ形成領域に第１金属を含む膜を形成する工程と、
前記ＰチャネルＭＯＳＦＥＴ形成領域から前記第１金属を含む膜を除去する工程と、
前記ＮチャネルＭＯＳＦＥＴ形成領域と前記ＰチャネルＭＯＳＦＥＴ形成領域に、シリコン酸化膜よりも誘電率の高い高誘電率膜を形成する工程と、
前記ＮチャネルＭＯＳＦＥＴ形成領域と前記ＰチャネルＭＯＳＦＥＴ形成領域に第２金属を含む膜を形成する工程と、
前記ＮチャネルＭＯＳＦＥＴ形成領域から前記第２金属を含む膜を除去する工程と、
前記半導体基板を熱処理することにより、前記第１金属を前記高誘電率膜の中に拡散させて第１高誘電率膜を形成するとともに前記第２金属を前記高誘電率膜の中に拡散させて第２高誘電率膜を形成する工程と、
を含むこと、を特徴とする半導体装置の製造方法が提供される。
【００１４】
本発明によれば、ＰＭＯＳＦＥＴの閾値電圧制御金属である第２金属をＮＭＯＳＦＥＴ形成領域から除去する際、表面にＮＭＯＳＦＥＴの閾値電圧制御金属である第１金属が露出しない。したがって、ＮＭＯＳＦＥＴの高誘電率膜に第１金属を拡散させ、かつＰＭＯＳＦＥＴの高誘電率膜に第２金属を拡散させる際に、高誘電率膜上に異物が生じることを抑制できる。
【発明の効果】
【００１５】
本発明によれば、ＮＭＯＳＦＥＴの高誘電率膜に第１金属を拡散させ、かつＰＭＯＳＦＥＴの高誘電率膜に第２金属を拡散させる際に、高誘電率膜上に異物が生じることを抑制できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
図１は、本実施形態における半導体装置１を示す断面図である。この半導体装置１は、半導体基板１０上に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを備える。ＮＭＯＳＦＥＴのゲート絶縁膜５９（第１ゲート絶縁膜）は、シリコン酸化膜よりも誘電率の高い高誘電率膜５８（第１高誘電率膜）を含んでいる。ＰＭＯＳＦＥＴのゲート絶縁膜６１（第２ゲート絶縁膜）は、高誘電率膜６０（第２高誘電率膜）を含んでいる。なお、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴそれぞれは、半導体基板１０と高誘電率膜５８，６０との間に形成されたシリコン酸化膜１４を有している。すなわちゲート絶縁膜５９はシリコン酸化膜１４と高誘電率膜５８とが積層した膜から構成されており、ゲート絶縁膜６１はシリコン酸化膜１４と高誘電率膜６０とが積層した膜から構成されている。なお、シリコン酸化膜１４の代わりにシリコン酸窒化膜又はシリコン窒化膜を用いても良いし、シリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜のいずれか複数を積層した膜を用いても良い。
【００１８】
高誘電率膜５８は、例えばＨｆＯ２またはＺｒＯ２であり、ＮＭＯＳＦＥＴの閾値電圧制御用金属であるＬａ（第１金属）を含んでいる。高誘電率膜５８中のＬａの濃度は、高誘電率膜５８の表面から半導体基板１０側に向かって増大している。ＮＭＯＳＦＥＴの閾値電圧制御用金属としては、Ｌａ以外では例えば、Ｄｙを用いてもよい。Ｄｙを用いても、ＮＭＯＳＦＥＴの閾値電圧制御についてＬａと同様の効果を有する。
【００１９】
高誘電率膜６０は、例えばＨｆＯ２またはＺｒＯ２であり、ＰＭＯＳＦＥＴの閾値電圧制御用金属であるＡｌ（第２金属）を含んでいる。高誘電率膜６０中のＡｌの濃度は、高誘電率膜６０の表面から半導体基板１０側に向かって減少している。
【００２０】
またＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴは、それぞれゲート絶縁膜５９、６１上に位置する金属ゲート電極２６を有している。金属ゲート電極２６は、ＴｉＮ、ＷＮ、ＴａＳｉＮ、ＴｉＡｌＮ、Ｔｉ、Ｗ、ＴｉＡｌ、Ｒｕからなる群から選択される少なくとも一つの金属から構成される。
【００２１】
次に、本発明の実施の形態にかかる半導体装置の製造方法について図２〜図１１の断面図を参照して説明する。
【００２２】
まず図２（ａ）に示すように、半導体基板１０上に素子分離酸化膜（素子分離用絶縁膜）１１を、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いて形成する。その後、ＮＭＯＳＦＥＴ形成領域８０にＰウエル１２、ＰＭＯＳＦＥＴ形成領域８２にＮウエル１３を形成する。そして、ベースゲート絶縁膜として１．０ｎｍのシリコン酸化膜１４を形成する（図２（ｂ））。シリコン酸化膜１４の形成方法は、硫酸／過酸化水素水混合液もしくはオゾン水による薬液処理方法、又は熱酸化法などである。
【００２３】
その後、図２（ｃ）に示すように、シリコン酸化膜１４上にＬａ膜１６をスパッタリング法により形成する。Ｌａ膜１６は、ＮＭＯＳＦＥＴ形成領域８０及びＰＭＯＳＦＥＴ形成領域８２の双方に形成される。Ｌａ膜１６の膜厚は、例えば０．１ｎｍ以上、５ｎｍ以下の範囲である。Ｌａ膜の代わりに、Ｄｙ膜、Ｌａ２Ｏ３膜、Ｄｙ２Ｏ３膜を用いてもよい。
【００２４】
そして、図２（ｄ）に示すように、レジスト膜１８を形成する。レジスト膜１８は、ＮＭＯＳＦＥＴ形成領域８０には形成されているが、ＰＭＯＳＦＥＴ形成領域８２からは除去されている。次いで図３（ａ）に示すように、レジスト膜１８をマスクとしたウェットエッチング処理により、ＰＭＯＳＦＥＴ形成領域８２のＬａ膜を除去する。ウェットエッチング処理は、例えば、ＨＣｌ／Ｈ２Ｏ（希塩酸）を用いて行うことができる。ただし、ＨＣｌ／Ｈ２Ｏ（希塩酸）の代わりにＨ２Ｏ、Ｈ２Ｏ２／Ｈ２Ｏ、又はＯ３／Ｈ２Ｏを用いても良い。
【００２５】
次に、アッシング処理により、レジスト膜１８を除去する（図３（ｂ））。
【００２６】
その後、図３（ｃ）に示すように、Ｈｉｇｈ−ｋ絶縁膜（高誘電率膜）２０を形成する。Ｈｉｇｈ−ｋ絶縁膜２０は、例えばＨｆＯ２膜である。ただし、ＨｆＯ２膜の代わりにＺｒＯ２膜を用いてもよい。Ｈｉｇｈ−ｋ絶縁膜２０の成膜方法は、例えばＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法である。Ｈｉｇｈ−ｋ絶縁膜２０の膜厚は、例えば１．０〜５．０ｎｍである。
【００２７】
次に、図３（ｄ）に示すように、Ａｌ２Ｏ３膜２２を形成する。成膜方法は、スパッタ法、ＡＬＣＶＤ法、ＣＶＤ法から選択される方法である。膜厚は、０．１ｎｍ以上、５ｎｍ以下の範囲である。また、Ａｌ２Ｏ３膜２２の代わりにＡｌ膜を用いてもよい。
【００２８】
そして、図４（ａ）に示すように、レジスト膜２４を形成する。レジスト膜２４は、ＰＭＯＳＦＥＴ形成領域８２には形成されているが、ＮＭＯＳＦＥＴ形成領域８０からは除去されている。次いで、レジスト膜２４をマスクとしたウェットエッチング処理により、ＮＭＯＳＦＥＴ形成領域８０のＡｌ２Ｏ３膜２２を除去する（図４（ｂ））。ウェット処理は、希釈ＨＦ／Ｈ２Ｏ２混合液を用いる。Ｈｉｇｈ−ｋ絶縁膜２０を構成するＨｆＯ２は、希釈ＨＦ／Ｈ２Ｏ混合液に対して高選択比がとれるため、選択的にＡｌ２Ｏ３膜２２を除去することが可能である。ウェット処理に用いる薬液としては、希釈ＨＦ／Ｈ２Ｏ混合液のほかに、例えば、ＨＦ／Ｈ２Ｏ２／Ｈ２Ｏ混合液、ＴＭＡＨ／Ｈ２Ｏ混合液を用いることができる。
【００２９】
Ａｌ２Ｏ３膜２２の除去後、アッシング処理により、レジスト膜２４を除去する（図４（ｃ））。その後、図４（ｄ）に示すように、金属ゲート電極２６、シリコンゲート電極２８、及びハードマスク３０をこの順に成膜する。シリコンゲート電極２８は、例えばポリシリコン電極であるが、アモルファスシリコン電極とすることもできる。
【００３０】
金属ゲート電極２６は、材料ＴｉＮ、ＷＮ、ＴａＳｉＮ、ＴｉＡｌＮ、Ｔｉ、Ｗ、Ｒｕから選択される少なくとも一つの金属からなり、膜厚は、１ｎｍ以上、２０ｎｍ以下の範囲である。成膜方法は、スパッタリング法である。
【００３１】
また、シリコンゲート電極２８は、ＣＶＤ法、スパッタ法により形成される。膜厚は、２０ｎｍ以上、１００ｎｍ以下の範囲である。ハードマスク３０の材料は、ＳｉＯ２である。成膜方法は、ＣＶＤ法である。膜厚は、１０ｎｍ以上、５０ｎｍ以下の範囲である。
【００３２】
そして、図５（ａ）に示すように、レジスト膜３２を形成する。次いで、レジスト膜３２をマスクとしたドライエッチングより、金属ゲート電極２６、シリコンゲート電極２８、およびハードマスク３０を加工する（図５（ｂ））。このとき、シリコン酸化膜１４、Ｌａ膜１６、Ｈｉｇｈ−ｋ膜２０、及びＡｌ２Ｏ３膜２２も加工される場合がある。その後、レジスト膜３２、ハードマスク３０を除去し、図５（ｃ）のように、金属ゲート電極２６及びシリコンゲート電極２８からなるゲート電極を形成する。
【００３３】
そして、図５（ｄ）に示すように、窒化膜３４を形成し、ドライエッチングにより、図６（ａ）に示すように、オフセットスペーサー膜３６を形成する。
【００３４】
その後、レジスト膜３８によりＰＭＯＳＦＥＴ形成領域８２をマスクし（図６（ｂ））、ＮＭＯＳＦＥＴ形成領域８０に、Ｅｘｔｅｎｓｉｏｎ領域４０をイオン注入により形成する（図６（ｃ））。照射する不純物は、例えばＡｓ及びＢＦ２である。注入条件は、不純物としてＡｓを照射するときは、イオン注入エネルギーが２ｋｅＶ、イオン照射密度が８Ｅ１４ａｔｏｍｓ／ｃｍ２、注入角度が０度であり、不純物としてＢＦ２を用いるときは、イオン注入エネルギーが５０ｋｅＶ、イオン照射密度が３Ｅ１３ａｔｏｍｓ／ｃｍ２、注入角度が３０度である。その後、レジスト膜３８を除去する（図６（ｄ））。
【００３５】
続いて、レジスト膜４２によりＮＭＯＳＦＥＴ形成領域８０をマスクし（図７（ａ））、ＰＭＯＳＦＥＴ形成領域８２に、Ｅｘｔｅｎｓｉｏｎ領域４４をイオン注入により形成する（図７（ｂ））。照射する不純物は、例えばＢＦ２及びＡｓである。注入条件は、不純物としてＢＦ２を用いるときは、イオン注入エネルギーが３ｋｅＶ、イオン照射密度が８Ｅ１４ａｔｏｍｓ／ｃｍ２、注入角度が０度であり、不純物としてＡｓを照射するときは、イオン注入エネルギーが５０ｋｅＶ、イオン照射密度が３Ｅ１３ａｔｏｍｓ／ｃｍ２、注入角度が３０度である。
【００３６】
そして、レジスト膜４２を除去した後（図７（ｃ））、窒化膜もしくは酸化膜からなるサイドウォールスペーサー膜４６を形成し（図７（ｄ））、サイドウォールスペーサー膜４６をドライエッチングすることにより、図８（ａ）に示すように、サイドウォールスペーサー膜４８を形成する。
【００３７】
その後、ＰＭＯＳＦＥＴ形成領域８２をレジスト膜５０によりマスクし（図８（ｂ））、ＮＭＯＳＦＥＴ形成領域８０に、ＤｅｅｐＳＤ領域５２をイオン注入により形成する（図８（ｃ）。照射する不純物は、例えばＡｓ及びＰである。注入条件は、不純物としてＡｓを照射するときは、イオン注入エネルギーが２０ｋｅＶ、イオン照射密度が２Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度が０度であり、不純物としてＰを用いるときは、イオン注入エネルギーが２０ｋｅＶ、イオン照射密度が５Ｅ１３ａｔｏｍｓ／ｃｍ２、注入角度が０度である。その後、レジスト膜５０を除去する（図８（ｄ））。
【００３８】
次いで、ＮＭＯＳＦＥＴ形成領域８０をレジスト膜５４によりマスクし（図９（ａ））、ＰＭＯＳＦＥＴ形成領域８２に、ＤｅｅｐＳＤ領域５２をイオン注入により形成する（図９（ｂ））。照射する不純物は、例えばＢであり、Ｂを２回注入することによりＤｅｅｐＳＤ領域５２が形成される。一方のＢの注入条件は、イオン注入エネルギーが１．５ｋｅＶ、イオン照射密度が１．５Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度が０度であり、他方のＢの注入条件は、イオン注入エネルギーが３．５ｋｅＶ、イオン照射密度が５Ｅ１３ａｔｏｍｓ／ｃｍ２  、注入角度が０度である。その後、レジスト膜５４を除去する（図９（ｃ））。
【００３９】
そして、熱処理を行うことにより、Ｅｘｔｅｎｓｉｏｎ４０、４４、ＤｅｅｐＳＤ領域５２、５６の不純物を活性化させる（図９（ｄ））。熱処理条件は、例えば８００℃以上１３５０℃以下であり、熱処理時間は１ミリ秒以上１秒以下である。この熱処理により、イオン注入した不純物が活性化する。また、ＮＭＯＳＦＥＴ形成領域８０においては、Ｌａが高誘電率膜の中に拡散してＬａ含有ＨｆＯ２膜である高誘電率膜５８が形成され、ＰＭＯＳＦＥＴ形成領域８２においては、Ａｌが高誘電率膜の中に拡散してＡｌ含有ＨｆＯ２膜である高誘電率膜６０が形成される。
【００４０】
上記したように、高誘電率膜５８の中では、Ｌａ濃度は高誘電率膜５８の表面から半導体基板１０に向かって増大している。逆に、高誘電率膜６０の中では、Ａｌ濃度は、高誘電率膜６０の表面から半導体基板１０に向かって減少している。
【００４１】
その後、図１０（ａ）に示すように、ＮｉＰｔ合金膜６２をスパッタ法により、膜厚８ｎｍ程度形成する。ＮｉＰｔ合金膜６２中のＰｔ含有量は約５％である。続いて、例えば３７５℃で熱処理して、１次シリサイド層６４を形成する（図１０（ｂ））。そして、未反応のＮｉＰｔ合金膜６２を王水により除去し、１次シリサイド層６４の表面を露出させる（図１０（ｃ））。次に温度５００℃で、熱処理することにより、２次シリサイド膜６６を形成する（図１０（ｄ））。
【００４２】
そして、図１１（ａ）に示すように、コンタクトエッチングストッパー膜６８を成膜する。コンタクトエッチングストッパー膜６８の材料としては、例えば窒化膜とすることができる。膜厚は、１０ｎｍ以上、１００ｎｍ以下である。更に、酸化膜からなる層間絶縁膜７０を成膜し（図１１（ｂ））、層間絶縁膜７０中にコンタクト７２を形成する（図１１（ｃ））。これにより、図１の半導体装置１が得られる。
【００４３】
次に、本実施形態の作用効果を説明する。
図４（ａ）に示すように、ウェットエッチング処理することにより、ＮＭＯＳＦＥＴ形成領域８０の表面に露出したＡｌ２Ｏ３膜を除去する。Ａｌ２Ｏ３膜除去後の表面は、図４（ｂ）に示すように、Ｈｉｇｈ−ｋ膜２０が露出するが、Ｌａ膜１６は露出しないため、Ｌａ膜１６がエッチング液に晒されない。したがって、ＬａＦ３などの異物は形成されない。よって、この後の熱処理によって、ＬａをＨｉｇｈ−ｋ膜２０中に均一に拡散させることができるため、ＮＭＯＳＦＥＴの閾値電圧の制御を十分に行うことができる。従って、高性能、高信頼性の半導体装置を得ることがきできる。
【００４４】
また、本実施形態に係る半導体装置は、高誘電率膜５８の中では、Ｌａ濃度は高誘電率膜５８の表面から半導体基板１０に向かって増大する分布となる。逆に、高誘電率膜６０の中では、Ａｌ濃度は、高誘電率膜６０の表面から半導体基板１０に向かって減少する分布となる。そして、ＰＭＯＳＦＥＴにおいてＬａが残留することを抑制でき、かつ、ＮＭＯＳＦＥＴにおいてＡｌ２Ｏ３が残留することを抑制できる。従って、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの両方の閾値を精度よく制御することができる。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４６】
【図１】実施形態に係る半導体装置の構成を示す断面図である。
【図２】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図３】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図４】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図５】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図６】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図７】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図８】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図９】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図１０】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図１１】各図は図１に示した半導体装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４７】
１    半導体装置
１０  半導体基板
１１  素子分離酸化膜（素子分離用絶縁膜）
１２  Ｐウエル
１３  Ｎウエル
１４  シリコン酸化膜
１６  Ｌａ膜
１８  レジスト膜
２０  Ｈｉｇｈ−ｋ膜（高誘電率膜）
２２  Ａｌ２Ｏ３膜
２４  レジスト膜
２６  金属ゲート電極
２８  シリコンゲート電極
３０  ハードマスク
３２  レジスト膜
３４  窒化膜
３６  オフセットスペーサー膜
３８  レジスト膜
４０  ｎ−不純物のエクステンション領域
４２  レジスト膜
４４  ｐ−不純物のエクステンション領域
４６  サイドウォールスペーサー膜
４８  サイドウォールスペーサー膜
５０  レジスト膜
５２  ＤｅｅｐＳＤ領域（ｎ＋Ｄｅｅｐソース／ドレイン領域）
５４  レジスト膜
５６  ＤｅｅｐＳＤ領域（ｐ＋Ｄｅｅｐソース／ドレイン領域）
５８  第１高誘電率膜
５９  ゲート絶縁膜（第１ゲート絶縁膜）
６０  第２高誘電率膜
６１  ゲート絶縁膜（第２ゲート絶縁膜）
６２  ＮｉＰｔ合金膜
６４  １次シリサイド層
６６  ２次シリサイド層
６８  コンタクトエッチングストッパー膜
７０  層間絶縁膜
７２  コンタクト
８０  ＮＭＯＳＦＥＴ形成領域
８２  ＰＭＯＳＦＥＴ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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