(57)【要約】【課題】回路面積を大きくせずに、適正な参照電圧を発生させる参照電圧発生回路を提供する。【解決手段】参照電圧発生回路１は、第１のノードＶＢＬと、第２のノードＢと、第１のトランジスタ（第１のスイッチ）１５と、第２のトランジスタ（第２のスイッチ）１６と、複数のキャパシタ１０〜１３と、スイッチ制御部１８と、電圧制御部１９とを備えている。電圧制御部１９により、第２のノードＢの電圧を０ＶまたはＶｉｎｔのいずれかに任意に設定できるようにすれば、回路面積を大きくすることなく、参照ビット線５の電圧ＶＢＬを、図２のような低い電圧範囲と図３のような高い電圧範囲を合わせた計３１通りもの電圧範囲で設定でき、メモリセル３の特性に合わせて最適な参照ビット線５の電圧を設定できる。【選択図】図１
2010160851.tif 000002
【特許請求の範囲】
【請求項１】
複数の電圧レベルのいずれかである参照電圧に設定可能な第１のノードと、
所定のプリチャージ電圧に設定される第２のノードと、
前記第１および第２のノードの間に直列接続される第１および第２のスイッチと、
それぞれの一端が前記第１および第２のスイッチの間の接続ノードに接続され、他端の電圧レベルを個別に設定可能な複数のキャパシタと、
初期状態では前記第１のスイッチをオフして前記第２のスイッチをオンし、その後、前記第２のスイッチをオフした後に前記第１のスイッチをオンするスイッチ制御部と、
前記第１のスイッチがオンした後に前記複数のキャパシタの他端側電圧をそれぞれ個別に設定する電圧制御部と、を備えることを特徴とする参照電圧発生回路。
【請求項２】
前記電圧制御部は、初期状態では前記複数のキャパシタの他端をいずれも同一電圧レベルの初期電圧に設定し、前記第１のスイッチがオンした後に前記複数のキャパシタの他端側電圧をそれぞれ個別に設定することを特徴とする請求項１に記載の参照電圧発生回路。
【請求項３】
前記電圧制御部は、初期状態では前記複数のキャパシタの他端側電圧をそれぞれ個別に設定し、前記第１のスイッチがオンした後に前記複数のキャパシタの他端側電圧をそれぞれ個別に再設定することを特徴とする請求項１に記載の参照電圧発生回路。
【請求項４】
周囲温度を検知する温度検知部を備え、
前記電圧制御部は、前記温度検知部による検知結果に基づいて、前記複数のキャパシタの他端側電圧をそれぞれ設定することを特徴とする請求項１乃至３のいずれかに記載の参照電圧発生回路。
【請求項５】
メモリセルと、
前記メモリセルに接続されたビット線と、
参照ビット線と、
前記参照ビット線に供給される参照電圧を発生させる参照電圧発生回路と、
前記ビット線の電圧と前記参照電圧とを比較して、前記メモリセルから前記ビット線を介して読出したデータをセンスするセンスアンプと、を備え、
前記参照電圧発生回路は、
複数の電圧レベルのいずれかである参照電圧に設定可能な第１のノードと、
所定のプリチャージ電圧に設定される第２のノードと、
前記第１および第２のノードの間に直列接続される第１および第２のスイッチと、
それぞれの一端が前記第１および第２のスイッチの間の接続ノードに接続され、他端の電圧レベルを個別に設定可能な複数のキャパシタと、
初期状態では前記第１のスイッチをオフして前記第２のスイッチをオンし、その後、前記第２のスイッチをオフした後に前記第１のスイッチをオンするスイッチ制御部と、
前記第１のスイッチがオンした後に前記複数のキャパシタの他端側電圧をそれぞれ個別に設定する電圧制御部と、を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、参照電圧を発生させる参照電圧発生回路および半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリ等に記憶されている情報を読み出すには、センスアンプにて、メモリセルからビット線に読み出された電圧を参照ビット線の電圧（参照電圧）と比較して、両電圧差をセンスする。例えば、センスアンプは、ビット線に読み出される電圧が参照電圧より高ければハイ、低ければロウと判定する。センス動作を正しく行うには、適正な参照電圧を発生させる回路が必要である。
【０００３】
非特許文献１には、キャパシタの一端側の電圧Ｖｄｃを調整することで、参照ビット線の電圧レベルを制御する参照電圧発生回路が開示されている。
【０００４】
しかしながら、電圧Ｖｄｃを調整するための電源回路を別に搭載する必要があり、回路面積が増大してしまうという問題がある。
【非特許文献１】D.Takashima et al., "A 76mm2 8Mb chain Ferroelectric memory", IEEE J. solid-state circuits, Vol.36, No.11, pp.1713-1720, Nov. 2001.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、回路面積を大きくせずに、適正な参照電圧を発生させる参照電圧発生回路および半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、複数の電圧レベルのいずれかである参照電圧に設定可能な第１のノードと、所定のプリチャージ電圧に設定される第２のノードと、前記第１および第２のノードの間に直列接続される第１および第２のスイッチと、それぞれの一端が前記第１および第２のスイッチの間の接続ノードに接続され、他端の電圧レベルを個別に設定可能な複数のキャパシタと、初期状態では前記第１のスイッチをオフして前記第２のスイッチをオンし、その後、前記第２のスイッチをオフした後に前記第１のスイッチをオンするスイッチ制御部１８と、前記第１のスイッチがオンした後に前記複数のキャパシタの他端側電圧をそれぞれ個別に設定する電圧制御部と、を備えることを特徴とする参照電圧発生回路が提供される。
【発明の効果】
【０００７】
本発明によれば、回路面積を大きくせずに、適正な参照電圧を発生できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る参照電圧発生回路および半導体記憶装置の実施形態について、図面を参照しながら具体的に説明する。以下では、主に、強誘電体メモリで用いられる参照電圧発生回路について説明するが、本発明に係る参照電圧発生回路は、強誘電体メモリ以外の各種の半導体記憶装置でも用いることが可能である。
【０００９】
（第１の実施形態）
図１は本発明の第１の実施形態に係る参照電圧発生回路１を内蔵する強誘電体メモリの概略構成を示す図である。
【００１０】
図１の強誘電体メモリは、参照電圧発生回路１と、センスアンプ２と、強誘電体メモリセル（以下、単にメモリセルと呼ぶ）３と、ビット線４と、参照ビット線５と、プレート線７と、ワード線８を備えている。
【００１１】
強誘電体メモリは、ＤＲＡＭと原理的に動作原理が似ており、書き込み時にはワード線８を活性化して、ビット線４の電圧に応じた電荷をメモリセル３に蓄積する。読出し時には、メモリセル３に蓄積された電荷に応じてビット線４の電圧を変化させる。センスアンプ２は、読出し時のビット線４の電圧を、参照電圧発生回路１で生成した参照ビット線５の電圧と比較して、両電圧差をセンスする。
【００１２】
参照電圧発生回路１は、第１のノードＶＢＬと、第２のノードＢと、第１のトランジスタ（第１のスイッチ）１５と、第２のトランジスタ（第２のスイッチ）１６と、複数のキャパシタ１０〜１３と、スイッチ制御部１８と、電圧制御部１９とを備えている。第１のノードＶＢＬには容量ＣＢＬの寄生容量６が寄生しているものとする。
【００１３】
第１のノードＶＢＬは、複数の電圧レベルのいずれかである参照電圧に設定される参照ビット線５に対応する。第２のノードＢは、所定のプリチャージ電圧に設定される。第１および第２のトランジスタ１５，１６は、第１および第２のノードＶＢＬ，Ｂの間に縦続接続される。
【００１４】
キャパシタ１０〜１３の一端はいずれも、第１および第２のトランジスタ１５，１６間の接続ノード（以下、第３のノード）ｎ１に接続され、キャパシタ１０〜１３の他端である端子Ａ０〜Ａ３は電圧制御部１９によりそれぞれ別個の電圧に設定可能である。図１では、４つのキャパシタ１０〜１３を設けて、それぞれの容量をＣ，２Ｃ，４Ｃ，８Ｃとした例を示しているが、キャパシタの数や容量には特に制限はない。
【００１５】
スイッチ制御部１８は、第１および第２のトランジスタ１５，１６のオン・オフを切替制御する。より具体的には、スイッチ制御部１８は、初期状態では第１のトランジスタ１５をオフして第２のトランジスタ１６をオンし、その後、第２のトランジスタ１６をオフした後に第１のトランジスタ１５をオンする。
【００１６】
第２のトランジスタ１６の一端Ｂには電圧制御部１９からプリチャージ電圧が供給されており、初期状態では第２のトランジスタ１６がオンするため、第３のノードｎ１がプリチャージ電圧にプリチャージされる。電圧制御部１９は、初期状態では、その出力端子Ａ０〜Ａ３の電圧を０Ｖに設定する。したがって、キャパシタ１０〜１３のそれぞれには、プリチャージ電圧に応じた電荷が蓄積される。
【００１７】
第２のトランジスタ１６がオフして第１のトランジスタ１５がオンした後に、電圧制御部１９は、その出力端子Ａ０〜Ａ３の電圧を個別に設定する。これにより、キャパシタ１０〜１３の容量結合により、出力端子Ａ０〜Ａ３の電圧に応じて第３のノードｎ１の電圧が変化する。すなわち、電圧制御部１９は、出力端子Ａ０〜Ａ３の電圧を制御することにより、第３のノードｎ１の電圧を調整することができる。
【００１８】
例えば、電圧制御部１９は、出力端子Ａ０〜Ａ３，Ｂに与える電圧を、電圧ＶｉｎｔまたはＧＮＤ（０Ｖ）に設定可能である。スイッチ制御部１８は、端子ＤＷＬ，ＤＲＳＴに電圧ＶｐｐまたはＧＮＤ（０Ｖ）を供給することにより、第１および第２のトランジスタ１５，１６のオン・オフを切替える。
【００１９】
電圧Ｖｉｎｔおよび電圧Ｖｐｐは一定の電圧であり、電圧Ｖｐｐは電圧Ｖｉｎｔに第１および第２のトランジスタ１５，１６の閾値電圧を加えた電圧より高いものとする。電圧Ｖｉｎｔ，Ｖｐｐはメモリ内部で生成してもよいし、メモリの外部から供給を受けてもよい。例えば、Ｖｉｎｔ＝１．５Ｖ、Ｖｐｐ＝３．３Ｖであるが、電圧レベルには特に依存しない。
【００２０】
本実施形態では、第１および第２のトランジスタ１５，１６がＮＭＯＳトランジスタである例を示すが、ＰＭＯＳトランジスタで構成してもよいし、バイポーラトランジスタで構成してもよい。
【００２１】
図２は、参照電圧発生回路１の動作の一例を表す電圧波形図である。横軸は時間、縦軸は各部の電圧レベルを表している。以下、図２を用いて、本実施形態に係る参照電圧発生回路１の動作を説明する。
【００２２】
まず、初期状態では、第１のノードＶＢＬの電圧ＶＢＬ＝０Ｖと仮定し、スイッチ制御部１８は、ＤＷＬ＝０Ｖ、ＤＲＳＴ＝Ｖｐｐに設定する。したがって、第２のトランジスタ１６はオンし、第３のノードｎ１と第２のノードＢは導通する。一方、第１のトランジスタ１５はオフし、第３のノードｎ１と第１のノードＶＢＬは遮断されている。
【００２３】
また、電圧制御部１９は、初期状態では、Ａｉ（ｉ＝０〜３）＝０Ｖ，Ｂ＝０Ｖに設定する。する。第２のトランジスタ１６がオン状態であるため、第３のノードｎ１の電圧は、第２のノードＢの電圧に等しく０Ｖである。
【００２４】
次に、スイッチ制御部１８は、時刻ｔ１でＤＲＳＴ＝０Ｖに設定する。これにより、第２のトランジスタ１６はオフ状態となり、第３のノードｎ１と第２のノードＢは遮断される。その後、スイッチ制御部１８は、時刻ｔ２でＤＷＬ＝Ｖｐｐに設定する。これにより、第１のトランジスタ１５はオン状態となり、第３のノードｎ１と第１のノードＶＢＬが導通する。このとき、第３のノードｎ１は０Ｖであるため、第１のノードＶＢＬの電圧ＶＢＬは０Ｖのままである。
【００２５】
さらに、時刻ｔ３で、電圧制御部１９は、出力端子Ａ０〜Ａ３のうち、任意の端子の電圧をＶｉｎｔに設定する。ここで、出力端子Ａｉの電圧をＶｉ（ｉ＝０〜３で、Ｖｉ＝０ＶまたはＶｉｎｔ）とすると、電荷保存の法則により、以下の（１）式の関係が成立する。
0 = CBL*VBL + C (VBL −V0) + 2C (VBL − V1) + 4C (VBL − V2) + 8C (VBL − V3)
・・・（１）
【００２６】
上記（１）式を変形すると、第１のノードＶＢＬの電圧ＶＢＬは以下の（２）式のようになる。
VBL = C (V0 + 2V1 + 4V2 + 8V3) / (CBL + 15C)  ・・・（２）
【００２７】
第１のノードＶＢＬの電圧ＶＢＬは、出力端子Ａ０〜Ａ３の電圧がすべて０Ｖのままのとき（Ｖ０＝Ｖ１＝Ｖ２＝Ｖ３＝０Ｖ）、最小値ＶＢＬ＝０Ｖとなり、出力端子Ａ０〜Ａ３の電圧がすべて電圧Ｖｉｎｔのとき（Ｖ０＝Ｖ１＝Ｖ２＝Ｖ３＝Ｖｉｎｔ）、最大値ＶＢＬ＝１５Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）となる。
【００２８】
また、キャパシタ１０〜１３の容量の比は、１：２：４：８となっているので、（２）式の第１のノードＶＢＬの電圧ＶＢＬが取りうる電圧は、上記最小値と最大値の間を１５等分した１６通りの電圧（（２）式右辺の分子＝０，Ｃ＊Ｖｉｎｔ，２Ｃ＊Ｖｉｎｔ・・・１５Ｃ＊Ｖｉｎｔ）である。
【００２９】
以上のように、電圧制御部１９が、初期状態（時刻ｔ０）でＡｉ＝０Ｖ，Ｂ＝０Ｖとし、時刻ｔ３で出力端子Ａ０〜Ａ３のうち、任意の端子の電圧を適宜選択して電圧Ｖｉｎｔに設定することで、０〜１５Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）を１５等分した１６通りの電圧のうち任意の電圧を第１のノードＶＢＬに発生させることができる。
【００３０】
図３は、参照電圧発生回路１の動作の一例を表す電圧波形図である。横軸、縦軸は図２と同様である。図２は、電圧制御部１９が初期状態（時刻ｔ０）でＡｉ＝０Ｖ，Ｂ＝０Ｖに設定する例を示したが、図３は、電圧制御部１９が初期状態でＡｉ＝０Ｖ，Ｂ＝Ｖｉｎｔに設定する例を示している。
【００３１】
まず、初期状態では、第１のノードＶＢＬの電圧ＶＢＬ＝０Ｖと仮定し、スイッチ制御部１８はＤＷＬ＝０Ｖ、ＤＲＳＴ＝Ｖｐｐに設定する。これにより、第２のトランジスタ１６はオンし、第３のノードｎ１と第２のノードＢは導通する。一方、第１のトランジスタ１５はオフし、第３のノードｎ１と第１のノードＶＢＬは遮断されている。
【００３２】
また、初期状態では、電圧制御部１９は、Ａｉ（ｉ＝０〜３）＝０Ｖ、Ｂ＝Ｖｉｎｔに設定する。第２のトランジスタ１６がオン状態であるため、第３のノードｎ１の電圧は第２のノードＢの電圧と等しく、電圧Ｖｉｎｔである。また、キャパシタ１０〜１３には、それぞれＣ＊Ｖｉｎｔ，２Ｃ＊Ｖｉｎｔ，４Ｃ＊Ｖｉｎｔ，８Ｃ＊Ｖｉｎｔの電荷が蓄えられており、合計で１５Ｃ＊Ｖｉｎｔの電荷が蓄えられている。
【００３３】
次に、スイッチ制御部１８は、時刻ｔ１でＤＲＳＴ＝０Ｖに設定する。これにより、第２のトランジスタ１６はオフ状態となり、第３のノードｎ１と第２のノードＢは遮断される。その後、スイッチ制御部１８は、時刻ｔ２でＤＷＬ＝Ｖｐｐに設定する。これにより、第１のトランジスタ１５はオン状態となり、第３のノードｎ１と第１のノードＶＢＬが導通する。このとき、時刻ｔ１で蓄えられた１５Ｃ＊Ｖｉｎｔの電荷が、キャパシタ１０〜１３および寄生容量６に再分配されるので、以下の（３）式の関係が成立する。
15C*Vint = (CBL+ C + 2C + 4C + 8C) VBL  ・・・（３）
【００３４】
よって、第１のノードＶＢＬの電圧ＶＢＬは以下の（４）式のようになる。
VBL = 15C*Vint / (CBL + 15C)  ・・・（４）
【００３５】
さらに、時刻ｔ３で、電圧制御部１９は、出力端子Ａ０〜Ａ３のうち、任意の端子の電圧をＶｉｎｔに設定する。ここで、出力端子Ａｉの電圧をＶｉ（ｉ＝０〜３で、Ｖｉ＝０ＶまたはＶｉｎｔ）とすると、第３のノードｎ１には上述のように合計１５Ｃ＊Ｖｉｎｔの電荷が蓄えられていたので、以下の（５）式の関係が成立する。
15 C*Vint = CBL*VBL + C (VBL − V0) + 2C (VBL − V1) + 4C (VBL − V2) + 8C (VBL − V3)
・・・（５）
【００３６】
よって、第１のノードＶＢＬの電圧ＶＢＬは以下の（６）式のようになる。
VBL = C(15Vint + V0 + 2V1 + 4V2 + 8V3) / (CBL + 15C)  ・・・（６）
【００３７】
第１のノードＶＢＬの電圧ＶＢＬは、出力端子Ａ０〜Ａ３の電圧がすべて０Ｖのままのとき（Ｖ０＝Ｖ１＝Ｖ２＝Ｖ３＝０Ｖ）、最小値ＶＢＬ＝１５Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）となり、出力端子Ａ０〜Ａ３の電圧がすべて電圧Ｖｉｎｔのとき（Ｖ０＝Ｖ１＝Ｖ２＝Ｖ３＝Ｖｉｎｔ）に、最大値ＶＢＬ＝３０Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）となる。
【００３８】
また、キャパシタ１０〜１３の容量の比は、１：２：４：８となっているので、（６）式の第１のノードＶＢＬの電圧ＶＢＬが取りうる電圧は、上記最小値と最大値の間を１５等分した１６通りの電圧（（６）式右辺の分子＝１５Ｃ＊Ｖｉｎｔ，１６Ｃ＊Ｖｉｎｔ，１７Ｃ＊Ｖｉｎｔ・・・３０＊Ｖｉｎｔ）である。
【００３９】
以上のように、電圧制御部１９が、初期状態（時刻ｔ０）でＡｉ＝０Ｖ，Ｂ＝Ｖｉｎｔとし、時刻ｔ３で出力端子Ａ０〜Ａ３のうち、任意の端子の電圧を適宜選択して電圧Ｖｉｎｔに設定することで、１５Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）〜３０Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）を１５等分した１６通りの電圧のうち任意の電圧を第１のノードＶＢＬに発生させることができる。
【００４０】
なお、第２のノードＢの電圧は、電圧制御部１９がプリチャージ電圧を設定できるようにしてもよいし、予め定めた電圧に固定していてもよい。この場合でも、第２のノードＢの電圧をＶｉｎｔに固定しておくと図３の動作が実現できるし、第２のノードＢの電圧を０Ｖに固定しておくと図２の動作が実現できる。
【００４１】
図１において、第２のトランジスタ１６がないとすると、第１のノードＶＢＬの電圧ＶＢＬは、図２および（２）式で示した電圧範囲でしか可変調整できなくなり、電圧ＶＢＬの可変幅が小さく、かつ選択できる電圧レベルも最大で１６通りしか選べない。これに対して、本実施形態のように、第２のトランジスタ１６を設けると、図３のような高い電圧範囲に電圧ＶＢＬを設定できるようになる。仮に、第２のトランジスタ１６を設けない場合に、図３と同様の電圧範囲を得るためには、キャパシタ１０〜１３の容量を大きくしなければならず、回路面積が大きくなってしまう。第２のトランジスタ１６を設けることにより、回路面積を大きくすることなく、第１のノードの電圧ＶＢＬを高く設定できる。
【００４２】
また、電圧制御部１９により、第２のノードＢの電圧を０Ｖまたは電圧Ｖｉｎｔのいずれかに任意に設定できるようにすれば、第１のノードＶＢＬの電圧ＶＢＬを、図２のような低い電圧範囲と図３のような高い電圧範囲を合わせた計３１通りもの電圧範囲で設定でき、メモリセル３の特性に合わせて最適な第１のノードＶＢＬの参照電圧を設定できる。
【００４３】
（第２の実施形態）
第１の実施形態では、第１のノードＶＢＬが同じ電圧レベルになるための電圧制御部１９の電圧設定方法は１通りに限られていた。第２の実施形態では、初期状態においても電圧制御部１９が出力端子Ａ０〜Ａ３の電圧を任意に設定できるようにして、第１のノードＶＢＬが同じ電圧レベルになるための電圧制御部１９の電圧設定方法を複数通り用意して冗長性を持たせたものである。
【００４４】
図４は、参照電圧発生回路１の動作の一例を表す電圧波形図である。横軸、縦軸は図２と同様である。図２，３は、電圧制御部１９が初期状態（時刻ｔ０）でＡｉ＝０Ｖに設定する例を示したが、図４は、電圧制御部１９が初期状態で、Ａｉ＝０ＶまたはＶｉｎｔに設定する例を示している。
【００４５】
まず、初期状態では、第１のノードＶＢＬの電圧ＶＢＬ＝０Ｖと仮定し、スイッチ制御部１８はＤＷＬ＝０Ｖ、ＤＲＳＴ＝Ｖｐｐに設定する。これにより第２のトランジスタ１６はオンし、第３のノードｎ１と第２のノードＢは導通する。一方、第１のトランジスタ１５はオフし、第３のノードｎ１と第１のノードＶＢＬは遮断されている。
【００４６】
また、初期状態では、電圧制御部１９は、出力端子Ａｉ（ｉ＝０〜３）の電圧を個別に設定可能であり、Ａｉ＝０ＶまたはＶｉｎｔ、Ｂ＝Ｖｉｎｔに設定する。第２のトランジスタ１６がオン状態であるため、第３のノードｎ１の電圧は第２のノードＢの電圧と等しく、Ｖｉｎｔである。
【００４７】
初期状態での出力端子Ａｉの電圧をＶｉ０（ｉ＝０〜３で、Ｖｉ０＝０ＶまたはＶｉｎｔ）とすると、キャパシタ１０〜１３には、それぞれＣ＊（Ｖｉｎｔ−Ｖ００），２Ｃ＊（Ｖｉｎｔ−Ｖ１０），４Ｃ＊（Ｖｉｎｔ−Ｖ２０），８Ｃ＊（Ｖｉｎｔ−Ｖ３０）の電荷が蓄えられており、合計でＣ（１５Ｖｉｎｔ−Ｖ００−２Ｖ１０−４Ｖ２０−８Ｖ３０）の電荷が蓄えられている。
【００４８】
次に、スイッチ制御部１８は、時刻ｔ１でＤＲＳＴ＝０Ｖに設定する。これにより、第２のトランジスタ１６はオフ状態となり、第３のノードｎ１と第２のノードＢは遮断される。その後、スイッチ制御部１８は、時刻ｔ２でＤＷＬ＝Ｖｐｐに設定する。これにより、第１のトランジスタ１５はオン状態となり、第３のノードｎ１と第１のノードＶＢＬが導通する。このとき、時刻ｔ１で蓄えられたＣ（１５Ｖｉｎｔ−Ｖ００−２Ｖ１０−４Ｖ２０−８Ｖ３０）の電荷が、キャパシタ１０〜１３および寄生容量６に再分配される。このときの第１のノードＶＢＬの電圧をＶＢＬ０とすると、以下の（７）式の関係が成立する。
C (15Vint − V00 − 2V10 − 4V20 − 8V30)
= CBL*VBL0 + C (VBL0 − V00) + 2C (VBL0 − V10) + 4C (VBL0 − V20) + 8C (VBL0 − V30)
・・・（７）
【００４９】
よって、第１のノードＶＢＬの電圧ＶＢＬ０は以下の（８）式のようになる。
VBL0 = 15C*Vint / (CBL + 15C)  ・・・（８）
【００５０】
さらに、時刻ｔ３で、電圧制御部１９は、出力端子Ａ０〜Ａ３のうち、任意の端子の電圧を０ＶまたはＶｉｎｔに設定する。出力端子Ａｉの電圧をＶｉ１（ｉ＝０〜３で、Ｖｉ１＝０ＶまたはＶｉｎｔ）、第１のノードＶＢＬの電圧をＶＢＬ１とすると、第３のノードｎ１には上述のように合計Ｃ（１５＊Ｖｉｎｔ−Ｖ００−２Ｖ１０−４Ｖ２０−８Ｖ３０）の電荷が蓄えられていたので、以下の（９）式の関係が成立する。
C (15Vint − V00 − 2V10 − 4V20 − 8V30)
= CBL*VBL1 + C (VBL1 − V01) + 2C (VBL1 − V11) + 4C (VBL1 − V21) + 8C (VBL1 − V31)
・・・（９）
【００５１】
よって、第１のノードＶＢＬの電圧ＶＢＬ１は以下の（１０）式のようになる。
VBL1 = C {15Vint + (V01 − V00) + 2(V11 − V10) + 4(V21 − V20) + 8(V31 − V30)} 
/ (CBL + 15C)  ・・・（１０）
【００５２】
第１のノードＶＢＬの電圧ＶＢＬ１は、Ｖ００＝Ｖ１０＝Ｖ２０＝Ｖ２０＝Ｖｉｎｔ，Ｖ０１＝Ｖ１１＝Ｖ２１＝Ｖ３１＝０Ｖのときに、最小値ＶＢＬ１＝０Ｖとなり、Ｖ００＝Ｖ１０＝Ｖ２０＝Ｖ２０＝０Ｖ，Ｖ０１＝Ｖ１１＝Ｖ２１＝Ｖ３１＝Ｖｉｎｔのときに、最大値ＶＢＬ１＝３０Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）となる。
【００５３】
第１の実施形態では、電圧制御部１９による出力端子Ａ０〜Ａ３の電圧設定と第１のノードＶＢＬの電圧ＶＢＬ１とは、一対一に対応しており、出力端子Ａ０〜Ａ３の電圧設定が変われば、第１のノードＶＢＬの電圧も変化した。これに対して、本実施形態では、出力端子Ａ０〜Ａ３の電圧設定が変わっても、必ずしも、第１のノードＶＢＬの電圧ＶＢＬ１は変化しない。言い換えれば、第１のノードＶＢＬが同じ電圧レベルになるための電圧制御部１９の電圧設定方法は複数ありうる。このように、本実施形態では、電圧制御部１９の電圧設定方法に冗長性を持たせている。
【００５４】
以下、この冗長性について詳述する。例えば、電圧制御部１９が初期状態で出力端子Ａ０〜Ａ２を０Ｖに設定し（Ｖ００＝Ｖ１０＝Ｖ２０＝０Ｖ）、時刻ｔ３で出力端子Ａ０〜Ａ２をＶｉｎｔに設定し（Ｖ０１＝Ｖ１１＝Ｖ２１＝Ｖｉｎｔ）、出力端子Ａ３は常に固定電圧に設定した（Ｖ３０＝Ｖ３１＝０ＶまたはＶ３０＝Ｖ３１＝Ｖｉｎｔ）とする。この場合、第１のノードＶＢＬの電圧ＶＢＬ１は、（８）および（１０）式より、ＶＢＬ１＝ＶＢＬ０＋７Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）になる。
【００５５】
第１のノードＶＢＬを、上記の電圧ＶＢＬ１に設定するための電圧制御部１９の設定方法は、上述した設定方法を含めて４通りある。図５はこれら４通りの電圧設定方法を示す図である。図５において、電圧ＶＢＬ１は、時刻ｔ３で７Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）に相当する電荷を転送した＋７番目の電圧レベルであるため、トリミングレベルが＋７と記載している。また、図５では、電圧制御部１９が、初期状態で０であった端子を、時刻ｔ３でＶｉｎｔに設定することを「ＧＮＤ⇒Ｖｉｎｔ」、初期状態で電圧Ｖｉｎｔであった端子を、時刻ｔ３で０に設定することを「Ｖｉｎｔ⇒０」、常に固定電圧に設定することを「ＧＮＤのまま」もしくは「Ｖｉｎｔのまま」と記載している。
【００５６】
このように、第２の実施形態では、初期状態においても、電圧制御部１９が出力端子Ａ０〜Ａ３の電圧を任意に設定できるようにした。このため、第１のノードＶＢＬを同じ電圧に設定するための電圧制御部１９の電圧設定方法は必ずしも一通りではなくなり、複数通りの電圧設定方法がありうる。よって、コンデンサ１０〜１３の種類や容量を増やすことなく、電圧制御部１９の電圧設定方法に冗長性を持たせることができる。このような冗長性を持たせることによる利点は、後述する第３の実施形態で説明する。
【００５７】
（第３の実施形態）
一般に、強誘電体メモリの読み出し時のビット線電圧は正の温度特性を有しており、周囲温度が高いと読み出し時のビット線電圧は高くなり、周囲温度が低いと読み出し時のビット線電圧は低くなる。このため、参照電圧発生回路１は、周囲温度が高いときは第１のノードＶＢＬに与える参照電圧を高く、周囲温度が低いときは参照電圧を低く設定する必要がある。
【００５８】
第３の実施形態は、第２の実施形態で説明した、電圧制御部１９の電圧設定方法の冗長性を利用して、強誘電体メモリの温度依存性を考慮して第１のノードＶＢＬに参照電圧を発生させる参照電圧発生回路に係るものである。
【００５９】
図６は、本発明の第３の実施形態に係る参照電圧発生回路１を内蔵する強誘電体メモリの概略構成を示す図である。図６では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００６０】
図６の電圧制御部１９は、第２の実施形態と同様に、初期状態で出力端子Ａ０〜Ａ３の電圧を任意に設定でき、かつ第２のトランジスタ１６がオフして第１のトランジスタ１５がオンした後にも出力端子Ａ０〜Ａ３の電圧を任意に再設定することができる。
【００６１】
図６の参照電圧発生回路１は、図１の参照電圧発生回路１に加えて温度検知部２０をさらに備えている。温度検知部２０は、例えばダイオードやＭＯＳトランジスタの温度特性を用いた温度検知回路であり、参照電圧発生回路１等と同一のチップ上に搭載されている。電圧制御部１９は、温度検知部２０で検知した周囲温度の検知結果（以下、温度情報）に基づいて、出力端子Ａ０〜Ａ３の電圧を制御する。
【００６２】
温度情報に応じて参照電圧を変える場合、上述した冗長な電圧設定が重要である。以下では、参照電圧発生回路１が、基準温度以上の時（高温時）にはトリミングレベル＋８、基準温度以下の時（低温時）にはトリミング＋７の参照電圧を発生させる場合を例に取って説明する。トリミングレベル＋８、トリミングレベル＋７はそれぞれ、電圧VBL0から数えて＋８番目、＋７番目の電圧レベルを意味している。
【００６３】
図７は、トリミングレベル＋８を発生させるための電圧設定方法を示す図である。図７に示すように、トリミングレベル＋８の参照電圧を発生させる場合、電圧制御部１９による設定方法は１通りしかない。一方、図５に示すように、トリミングレベル＋７の参照電圧を発生させる場合、電圧制御部１９は、出力端子Ａ０〜Ａ３への電圧設定方法を４通りから選択できる。
【００６４】
仮に、電圧制御部１９が図５（ａ）に示す電圧設定方法を選択した場合、参照電圧発生回路１は、低温時にはキャパシタ１０〜１２（容量Ｃ，２Ｃ，４Ｃ）に蓄えられる電荷を再配分してトリミングレベル＋７（＋１＋２＋４）の参照電圧を発生させる。また、参照電圧発生回路１は、高温時にはキャパシタ１３（容量８Ｃ）に蓄えられる電荷を再配分してトリミングレベル＋８の参照電圧を発生させる。このため、製造プロセスのばらつき等に起因して、キャパシタ１０〜１２の容量の総計がキャパシタ１３の容量より大きい場合、トリミングレベル＋７と＋８の電圧レベルが逆転し、低温時に発生させる参照電圧が、高温時に発生させる参照電圧より高くなってしまうおそれがある。
【００６５】
一方、電圧制御部１９が図５（ｂ）に示す電圧設定方法を選択した場合、参照電圧発生回路１は、低温時はキャパシタ１０，１３（容量Ｃ，８Ｃ）に蓄えられる電荷を再配分してトリミングレベル＋７（−１＋８）の参照電圧を発生させる。このときのトリミングレベル＋７は、キャパシタ１３によってトリミングレベルを＋８とし、キャパシタ１０によって−１として生成されるため、トリミングレベル＋７の電圧レベルは、トリミングレベル＋８の電圧レベルより必ず低くなる。すなわち、トリミングレベル＋７もトリミングレベル＋８も、キャパシタ１３を用いて生成するため、トリミングレベル＋７とトリミングレベル＋８の電圧レベルが逆転することはありえない。よって、参照電圧発生回路１は、確実に高温時には低温時より高い参照電圧を発生することができる。
【００６６】
以上に説明したとおり、温度情報に基づいてトリミングレベルを切り替える場合、高温時と低温時で参照電圧が逆転しないよう、電圧制御部１９が適切な電圧設定方法を選択することで、参照電圧発生回路１は確実に温度依存性を考慮した参照電圧を発生させることができる。
【００６７】
電圧制御部１９による出力端子Ａ０〜Ａ３へ設定する電圧の制御法は種々考え得るが、例えば、温度検知部２０から得られる温度情報に応じたルックアップテーブル方式とすることができる。図８は、ルックアップテーブル方式により、電圧制御部１９が出力端子Ａ０〜Ａ３に電圧を設定する手法を示す図である。温度検知部２０から得られる温度情報が、周囲の温度が基準温度以下であることを示す場合、トリミングレベル＋７の電圧を発生させるため、電圧制御部１９は、Ｖ００＝Ｖｉｎｔ，Ｖ０１＝ＧＮＤ，Ｖ１０＝Ｖ１０＝ＧＮＤ，Ｖ２０＝Ｖ２１＝ＧＮＤ，Ｖ３０＝ＧＮＤ，Ｖ３１＝Ｖｉｎｔを出力端子Ａ０〜Ａ３へ設定する。また、温度情報が基準温度以上であることを示す場合、トリミングレベル＋８の電圧を発生させるため、電圧制御部１９は、Ｖ００＝Ｖ０１＝ＧＮＤ，Ｖ１０＝Ｖ１０＝ＧＮＤ，Ｖ２０＝Ｖ２１＝ＧＮＤ，Ｖ３０＝ＧＮＤ，Ｖ３１＝Ｖｉｎｔを出力端子Ａ０〜Ａ３へ設定する。
【００６８】
図８はルックアップテーブルの一例に過ぎず、例えば温度に応じてより細かく、電圧制御部１９が出力端子Ａ０〜Ａ３に設定する電圧を切り替えてもよい。またルックアップテーブルを用いる以外の手法により電圧制御部１９が出力端子Ａｉに電圧を設定してもよい。
【００６９】
本実施形態では、高温時と低温時とでトリミングレベルを切り替える例を示したが、参照電圧の切り替えは、この２段階に限られるものではない。例えば、温度が１０度変化する毎にトリミングレベルを切り替えることにしてもよい。
【００７０】
このように、第３の実施形態では、第１のノードＶＢＬの参照電圧レベルを設定するための電圧制御部１９の電圧設定方法に冗長性を持たせて、温度検知部２０から得られる温度情報に基づいて、電圧制御部１９が最適な電圧設定方法を選択するため、参照電源発生回路１は、メモリセル３の温度依存性を考慮に入れて適切な参照電圧を発生させることができる。
【００７１】
上述した各実施形態では、強誘電体メモリ等の半導体記憶装置の参照ビット線を設定するための参照電圧発生回路について説明したが、本発明に係る参照電圧発生回路は、参照ビット線の設定以外の目的にも適用可能である。例えば、本発明は、基準となる参照電圧を利用する種々の装置にも用いることができ、必ずしも半導体記憶装置に用いられるわけではない。
【００７２】
本発明に係る参照電圧発生回路は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、本発明に係る参照電圧発生回路は、プリント基板等にディスクリート部品を用いて実装してもよい。
【００７３】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る参照電圧発生回路１を内蔵する強誘電体メモリの概略構成を示す図。
【図２】参照電圧発生回路１の動作の一例を表す電圧波形図。
【図３】参照電圧発生回路１の動作の一例を表す電圧波形図。
【図４】参照電圧発生回路１の動作の一例を表す電圧波形図。
【図５】ＶＢＬ０＋７Ｃ＊Ｖｉｎｔ／（ＣＢＬ＋１５Ｃ）を発生させるための４通りの電圧設定方法を示す図。
【図６】本発明の第３の実施形態に係る参照電圧発生回路１を内蔵する強誘電体メモリの概略構成を示す図。
【図７】トリミングレベル＋８を発生させるための電圧設定方法を示す図。
【図８】ルックアップテーブルを用いて、電圧制御部１９が出力端子Ａ０〜Ａ３に電圧を設定する手法を示す図。
【符号の説明】
【００７５】
１  参照電圧発生回路
５  参照ビット線
１０〜１３  キャパシタ
１５  ＮＭＯＳトランジスタ（第１のスイッチ）
１６  ＮＭＯＳトランジスタ（第２のスイッチ）
１８  スイッチ制御部
１９  電圧制御部
２０  温度検知部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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