(57)【要約】【課題】ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上の全面にシリコン酸窒化膜５を形成し、シリコン酸窒化膜５上にランタン酸化膜６を形成し、ｐＭＯＳ領域ＲｐＭＯＳからランタン酸化膜６を除去する。次に、全面に高誘電率膜である窒化ハフニウムシリケイト膜７を形成し、アルミニウム含有窒化チタン膜８を形成し、ポリシリコン膜９を形成し、これらの積層膜をゲート電極形状に加工する。次に、ソース・ドレイン領域１２及び１３に不純物を導入し、これらの不純物を活性化させるアニール処理を利用して、アルミニウム含有窒化チタン膜８中に含まれるアルミニウムを、ｐＭＯＳ領域ＲｐＭＯＳにおけるシリコン酸窒化膜５と窒化ハフニウムシリケイト膜７との界面まで拡散させる。【選択図】図１０
2010129880.tif 000002
【特許請求の範囲】
【請求項１】
ｎＭＯＳ領域及びｐＭＯＳ領域が設定された半導体装置の製造方法であって、
半導体基板上における前記ｎＭＯＳ領域及び前記ｐＭＯＳ領域にシリコン及び酸素を含む第１絶縁膜を形成する工程と、
前記ｎＭＯＳ領域及び前記ｐＭＯＳ領域における前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記ｐＭＯＳ領域から前記第２絶縁膜を除去する工程と、
前記ｐＭＯＳ領域における前記第１絶縁膜上及び前記ｎＭＯＳ領域における前記第２絶縁膜上に、誘電率が前記第１絶縁膜の誘電率よりも高い第３絶縁膜を形成する工程と、
前記第３絶縁膜上にアルミニウムを含む導電膜を形成する工程と、
前記導電膜中に含まれるアルミニウムを前記ｐＭＯＳ領域における前記第１絶縁膜と前記第３絶縁膜との界面まで拡散させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を、２Ａ族又は３Ｂ族の元素を含む材料によって形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電膜を、窒化チタンを含有する膜とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板として、シリコンにより形成された基板を使用し、
前記ｐＭＯＳ領域における前記半導体基板の上面上にシリコンジャーマナイドエピタキシャル層を形成する工程をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
ｎＭＯＳ領域及びｐＭＯＳ領域が設定された半導体装置であって、
半導体基板と、
前記ｎＭＯＳ領域及び前記ｐＭＯＳ領域における前記半導体基板上に形成され、シリコン及び酸素を含む第１絶縁膜と、
前記ｎＭＯＳ領域における前記第１絶縁膜上に形成された第２絶縁膜と、
前記ｐＭＯＳ領域における前記第１絶縁膜上及び前記ｎＭＯＳ領域における前記第２絶縁膜上に形成され、誘電率が前記第１絶縁膜の誘電率よりも高く、アルミニウムを含有した第３絶縁膜と、
前記第３絶縁膜上に設けられアルミニウムを含有した導電膜と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ｎチャネル型ＭＯＳＦＥＴ及びｐチャネル型ＭＯＳＦＥＴの双方が形成された半導体装置並びにその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が形成された半導体装置については、ドレイン電流を確保するためにゲート絶縁膜の薄膜化が図られているが、ゲート絶縁膜を薄くするとトンネル効果によるリーク電流が増加してしまうという問題がある。このため、従来からゲート絶縁膜として用いられているシリコン酸化膜やシリコン酸窒化膜では、その薄膜化が物理的な限界に直面している。
【０００３】
そこで、リーク電流の抑制と実効的なゲート絶縁膜の薄膜化とを両立させるために、高誘電率材料によりゲート絶縁膜を形成する技術、いわゆる「Ｈｉｇｈ−ｋゲート絶縁膜」を用いる技術が提案されている。高誘電率材料には、誘電率がシリコン酸化物及びシリコン酸窒化物の誘電率よりも高い材料、例えば、ＨｆＯ２又はＨｆＳｉＯ等が用いられる。これにより、物理膜厚を厚く維持したまま、電気膜厚を薄くすることができ、リーク電流を抑制しつつドレイン電流を増加させることができる。
【０００４】
一方、従来の不純物を含有したポリシリコンからなるゲート電極においては、ゲート絶縁膜との界面近傍に空乏層が形成されてしまい、実効的なゲート絶縁膜が厚くなってしまうという問題がある。このため、ゲート電極としてメタル電極を用いる技術が提案されている。このように、ゲート絶縁膜としてＨｉｇｈ−ｋゲート絶縁膜を用い、ゲート電極としてメタル電極を用いることにより、ゲート絶縁膜の実効的な膜厚を薄くすることができる。
【０００５】
しかしながら、このようなＨｉｇｈ−ｋゲート絶縁膜及びメタルゲート電極をＣＭＯＳ（Complementary MOSFET：相補型ＭＯＳＦＥＴ）用いる場合には、各ＭＯＳＦＥＴの閾値電圧制御が問題となる。すなわち、ＭＯＳＦＥＴの閾値電圧はゲート電極を形成する材料の仕事関数に依存するが、ｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」ともいう）とｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」ともいう）とでは、電極材料の最適な仕事関数が異なる。具体的には、ｎＭＯＳの閾値電圧を低減するためには、電極材料の仕事関数はシリコンの伝導帯付近（約４．０５ｅＶ）である必要があり、ｐＭＯＳの閾値電圧を低減するためには、電極材料の仕事関数はシリコンの価電子帯付近（約５．１５ｅＶ）である必要がある。このため、ｎＭＯＳにおいて閾値電圧を低くするために仕事関数が小さい電極材料を用いると、ｐＭＯＳの閾値電圧が高くなってしまい、ｐＭＯＳにおいて閾値電圧を低くするために仕事関数が大きい電極材料を用いると、ｎＭＯＳの閾値電圧が高くなってしまう。
【０００６】
そこで、ｎＭＯＳのゲート電極の電極材料とｐＭＯＳのゲート電極の電極材料とを相互に異ならせる技術が提案されている。例えば、特許文献１においては、仕事関数が４．２ｅＶ未満の金属によりｎＭＯＳのゲート電極を形成し、仕事関数が４．９ｅＶよりも大きい金属によりｐＭＯＳのゲート電極を形成する技術が開示されている。しかし、この方法では、ｎＭＯＳとｐＭＯＳとで別々にゲート電極を形成しなくてはならないため、半導体装置の製造プロセスが複雑になり、製造コストが増加してしまう。
【０００７】
【特許文献１】特表２００８−５３７３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、ｎＭＯＳ領域及びｐＭＯＳ領域が設定された半導体装置の製造方法であって、半導体基板上における前記ｎＭＯＳ領域及び前記ｐＭＯＳ領域にシリコン及び酸素を含む第１絶縁膜を形成する工程と、前記ｎＭＯＳ領域及び前記ｐＭＯＳ領域における前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記ｐＭＯＳ領域から前記第２絶縁膜を除去する工程と、前記ｐＭＯＳ領域における前記第１絶縁膜上及び前記ｎＭＯＳ領域における前記第２絶縁膜上に、誘電率が前記第１絶縁膜の誘電率よりも高い第３絶縁膜を形成する工程と、前記第３絶縁膜上にアルミニウムを含む導電膜を形成する工程と、前記導電膜中に含まれるアルミニウムを前記ｐＭＯＳ領域における前記第１絶縁膜と前記第３絶縁膜との界面まで拡散させる工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１０】
本発明の他の一態様によれば、ｎＭＯＳ領域及びｐＭＯＳ領域が設定された半導体装置であって、半導体基板と、前記ｎＭＯＳ領域及び前記ｐＭＯＳ領域における前記半導体基板上に形成され、シリコン及び酸素を含む第１絶縁膜と、前記ｎＭＯＳ領域における前記第１絶縁膜上に形成された第２絶縁膜と、前記ｐＭＯＳ領域における前記第１絶縁膜上及び前記ｎＭＯＳ領域における前記第２絶縁膜上に形成され、誘電率が前記第１絶縁膜の誘電率よりも高く、アルミニウムを含有した第３絶縁膜と、前記第３絶縁膜上に設けられアルミニウムを含有した導電膜と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体装置は、半導体基板上にＣＭＯＳが形成されたデバイスであり、ｎチャネル型ＭＯＳＦＥＴが形成された領域（以下、「ｎＭＯＳ領域」という）と、ｐチャネル型ＭＯＳＦＥＴが形成された領域（以下、「ｐＭＯＳ領域」という）とが設定されている。
【００１３】
以下、本実施形態に係る半導体装置の製造方法について説明する。
図１乃至図９は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１０は、本実施形態に係る半導体装置を例示する断面図である。
【００１４】
先ず、図１に示すように、半導体基板１を用意する。半導体基板１は、例えば、単結晶のシリコンウェーハである。半導体基板１には、ｎＭＯＳ領域ＲｎＭＯＳ及びｐＭＯＳ領域ＲｐＭＯＳが設定されている。そして、半導体基板１の上層部分におけるｎＭＯＳ領域ＲｎＭＯＳとｐＭＯＳ領域ＲｐＭＯＳとの境界部分に、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）技術を用いて、素子分離膜２を形成する。また、ｎＭＯＳ領域ＲｎＭＯＳにおいては、半導体基板１の上層部分にｐ型ウエル３を形成し、ｐＭＯＳ領域ＲｐＭＯＳにおいては、半導体基板１の上層部分にｎ型ウエル４を形成する。
【００１５】
次に、図２に示すように、熱酸化処理又はオゾン水酸化処理等の酸化処理を行い、半導体基板１の上面におけるシリコンの露出領域に、厚さが例えば１．０ｎｍのシリコン酸化膜を形成する。その後、プラズマ窒化処理等の窒化処理を行い、このシリコン酸化膜中に窒素を導入する。これにより、半導体基板１上にシリコン酸窒化膜５（第１絶縁膜）を形成する。シリコン酸窒化膜５は、シリコン酸窒化物（ＳｉＯＮ）からなり、ｎＭＯＳ領域ＲｎＭＯＳ及びｐＭＯＳ領域ＲｐＭＯＳの双方に形成される。
【００１６】
次に、図３に示すように、ＰＶＤ法（Physical Vapor Deposition法：物理蒸着法）により、シリコン酸窒化膜５上の全面にランタン（Ｌａ）を堆積させる。このランタンの堆積厚さは、例えば０．２ｎｍとする。その後、このランタンの堆積膜を大気に曝すことにより酸化させ、ランタン酸化膜６（第２絶縁膜）に変化させる。ランタン酸化膜６はランタン酸化物（Ｌａ２Ｏ３）からなり、ｎＭＯＳ領域ＲｎＭＯＳ及びｐＭＯＳ領域ＲｐＭＯＳの双方に形成される。
【００１７】
次に、図４に示すように、ランタン酸化膜６上の全面に、フォトレジスト膜を成膜する。そして、このフォトレジスト膜をリソグラフィ法によってパターニングすることにより、ｎＭＯＳ領域ＲｎＭＯＳを覆い、ｐＭＯＳ領域ＲｐＭＯＳを露出させるようなレジストマスクＭを形成する。
【００１８】
次に、図５に示すように、レジストマスクＭをマスクとして、希塩酸水溶液を用いたウェットエッチング等のエッチング処理を施し、ランタン酸化膜６を選択的に除去する。これにより、ランタン酸化膜６をｎＭＯＳ領域ＲｎＭＯＳに残留させつつ、ｐＭＯＳ領域ＲｐＭＯＳから除去する。その後、シンナー等の有機溶剤を用いてレジストマスクＭを除去する。
【００１９】
次に、図６に示すように、全面にハフニウムシリケイト（ＨｆＳｉＯ）膜を例えば２ｎｍの厚さに堆積させる。そして、このハフニウムシリケイト膜に対してプラズマ窒化処理等の窒化処理を施して窒素を導入する。その後、例えば、圧力が5Torr（約670Pa）の窒素希釈酸素（希釈率0.1%）雰囲気中で1000度の温度に１０秒間保持する熱処理を行い、ハフニウムシリケイト膜内に導入された窒素を安定化させる。これにより、シリコン酸窒化膜５及びランタン酸化膜６を覆うように、窒化ハフニウムシリケイト膜７（第３絶縁膜）を形成する。すなわち、ｐＭＯＳ領域ＲｐＭＯＳにおけるシリコン酸窒化膜５上及びｎＭＯＳ領域ＲｎＭＯＳにおけるランタン酸化膜６上に、窒化ハフニウムシリケイト膜７を形成する。
【００２０】
窒化ハフニウムシリケイト膜７は、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）からなり、ｎＭＯＳ領域ＲｎＭＯＳ及びｐＭＯＳ領域ＲｐＭＯＳの双方に形成されている。従って、ｎＭＯＳ領域ＲｎＭＯＳにおいては、窒化ハフニウムシリケイト膜７の下面はランタン酸化膜６の上面に接触しており、ｐＭＯＳ領域ＲｐＭＯＳにおいては、窒化ハフニウムシリケイト膜７の下面はシリコン酸窒化膜５の上面に接触している。また、窒化ハフニウムシリケイト膜７はいわゆる高誘電率材料膜（Ｈｉｇｈ−ｋ膜）であり、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）の誘電率はシリコン酸化物及びシリコン酸窒化物の誘電率よりも高い。
【００２１】
次に、図７に示すように、窒化ハフニウムシリケイト膜７上に、導電膜として、アルミニウム（Ａｌ）を含有する窒化チタン（ＴｉＮ）からなり、厚さが例えば７ｎｍのアルミニウム含有窒化チタン膜８を形成する。
【００２２】
次に、図８に示すように、アルミニウム含有窒化チタン膜８上に、厚さが例えば６０ｎｍのポリシリコン膜９を形成する。アルミニウム含有窒化チタン膜８及びポリシリコン膜９は、ｎＭＯＳ領域ＲｎＭＯＳ及びｐＭＯＳ領域ＲｐＭＯＳの双方に形成される。
【００２３】
次に、図９に示すように、ポリシリコン膜９、アルミニウム含有窒化チタン膜８、窒化ハフニウムシリケイト膜７、ランタン酸化膜６及びシリコン酸窒化膜５に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施し、これらの膜を選択的に除去して、ｎＭＯＳ領域ＲｎＭＯＳの一部及びｐＭＯＳ領域ＲｐＭＯＳの一部に残留させる。この結果、ｎＭＯＳ領域ＲｎＭＯＳの一部には、ゲート電極形状に加工された積層構造体１０ｎが作製される。また、ｐＭＯＳ領域ＲｐＭＯＳの一部には、ゲート電極形状に加工された積層構造体１０ｐが作製される。このようにして、ｎＭＯＳ領域ＲｎＭＯＳの一部及びｐＭＯＳ領域ＲｐＭＯＳの一部における窒化ハフニウムシリケイト膜７上に、アルミニウムを含む導電膜としてのアルミニウム含有窒化チタン膜８が形成される。これにより、ゲートスタックの基本構造が完成する。
【００２４】
積層構造体１０ｎにおいては、下層側から順に、シリコン酸窒化膜５、ランタン酸化膜６、窒化ハフニウムシリケイト膜７、アルミニウム含有窒化チタン膜８及びポリシリコン膜９が積層されている。一方、積層構造体１０ｐにおいては、下層側から順に、シリコン酸窒化膜５、窒化ハフニウムシリケイト膜７、アルミニウム含有窒化チタン膜８及びポリシリコン膜９が積層されており、ランタン酸化膜６は設けられていない。
【００２５】
次に、図１０に示すように、通常の方法により、加工された積層構造体１０ｎ及び１０ｐの両側面上に側壁１１を形成する。次に、レジストマスク（図示せず）を形成してｐＭＯＳ領域ＲｐＭＯＳを覆い、ｎＭＯＳ領域ＲｎＭＯＳを露出させた状態で、積層構造体１０ｎ及びその両側の側壁１１をマスクとしてドナーをイオン注入する。また、レジストマスク（図示せず）を形成してｎＭＯＳ領域ＲｎＭＯＳを覆い、ｐＭＯＳ領域ＲｐＭＯＳを露出させた状態で、積層構造体１０ｐ及びその両側の側壁１１をマスクとしてアクセプタをイオン注入する。
【００２６】
次に、アニール処理を行って、半導体基板１に導入されたドナー及びアクセプタを活性化させる。これにより、ｎＭＯＳ領域ＲｎＭＯＳにおいて、半導体基板１の上層部分における積層構造体１０ｎの直下域の両側にｎ＋型のソース・ドレイン領域１２が形成される。また、ｐＭＯＳ領域ＲｐＭＯＳにおいて、半導体基板１の上層部分における積層構造体１０ｐの直下域の両側にｐ＋型のソース・ドレイン領域１３が形成される。
【００２７】
また、このアニール処理により、アルミニウム含有窒化チタン膜８に含まれているアルミニウム（Ａｌ）が窒化ハフニウムシリケイト膜７内に拡散し、窒化ハフニウムシリケイト膜７が窒化ハフニウムアルミニウムシリケイト膜１４に変化する。そして、ｐＭＯＳ領域ＲｐＭＯＳにおいては、拡散したアルミニウムが窒化ハフニウムシリケイト膜７とシリコン酸窒化膜５との界面に到達する。一方、ｎＭＯＳ領域ＲｎＭＯＳにおいては、アルミニウムはランタン酸化膜６によって拡散を阻止され、ランタン酸化膜６とシリコン酸窒化膜５との界面には到達しない。このように、ソース・ドレイン領域の不純物を活性化させるための熱処理を利用して、アルミニウム含有窒化チタン膜８（導電膜）中に含まれるアルミニウムをｐＭＯＳ領域ＲｐＭＯＳにおけるシリコン酸窒化膜５（第１絶縁膜）と窒化ハフニウムアルミニウムシリケイト膜１４（第３絶縁膜）との界面まで拡散させる。その後、層間絶縁膜（図示せず）及び上層配線層（図示せず）を形成し、ウェーハをダイシングする。これにより、本実施形態に係る半導体装置２０が製造される。
【００２８】
次に、上述の如く製造された本実施形態に係る半導体装置の構成について説明する。
図１０に示すように、本実施形態に係る半導体装置２０は、ｎＭＯＳ領域ＲｎＭＯＳ及びｐＭＯＳ領域ＲｐＭＯＳが設定され、ＣＭＯＳが形成された半導体装置である。半導体装置２０においては、例えば単結晶のシリコンからなる半導体基板１が設けられている。半導体基板１の上層部分において、ｎＭＯＳ領域ＲｎＭＯＳにはｐ型ウエル３が形成されており、ｐＭＯＳ領域ＲｐＭＯＳにはｎ型ウエル４が形成されており、ｎＭＯＳ領域ＲｎＭＯＳとｐＭＯＳ領域ＲｐＭＯＳとの境界部分には、例えばシリコン酸化物からなる素子分離膜２が埋め込まれている。
【００２９】
また、ｎＭＯＳ領域ＲｎＭＯＳの一部においては、半導体基板１上に積層構造体１０ｎが設けられている。一方、ｐＭＯＳ領域ＲｐＭＯＳにおいては、半導体基板１上に積層構造体１０ｐが設けられている。積層構造体１０ｎにおいては、下層側から順に、シリコン酸窒化膜５（第１絶縁膜）、ランタン酸化膜６（第２絶縁膜）、窒化ハフニウムアルミニウムシリケイト膜１４（第３絶縁膜）、アルミニウム含有窒化チタン膜８（導電膜）及びポリシリコン膜９が積層されている。一方、積層構造体１０ｐにおいては、下層側から順に、シリコン酸窒化膜５（第１絶縁膜）、窒化ハフニウムアルミニウムシリケイト膜１４（第３絶縁膜）、アルミニウム含有窒化チタン膜８（導電膜）及びポリシリコン膜９が積層されている。なお、積層構造体１０ｐにおいては、ランタン酸化膜６（第２絶縁膜）は設けられていない。
【００３０】
そして、積層構造体１０ｎ及び１０ｐにおいては、シリコン酸窒化膜５、ランタン酸化膜６及び窒化ハフニウムアルミニウムシリケイト膜１４からなる積層膜がゲート絶縁膜として機能し、アルミニウム含有窒化チタン膜８及びポリシリコン膜９からなる積層膜がゲート電極として機能する。
【００３１】
更に、積層構造体１０ｎ及び１０ｐのそれぞれの両側面上には、側壁１１が形成されている。更にまた、半導体基板１の上層部分において、積層構造体１０ｎの直下域の両側にはｎ＋型のソース・ドレイン領域１２が形成されており、ｐ型ウエル３におけるソース・ドレイン領域１２間の領域がチャネル領域となっている。一方、積層構造体１０ｐの直下域の両側にはｐ＋型のソース・ドレイン領域１３が形成されており、ｎ型ウエル４におけるソース・ドレイン領域１３間の領域がチャネル領域となっている。
【００３２】
次に、本実施形態に係る半導体装置の動作について説明する。
半導体装置２０のｐＭＯＳ領域ＲｐＭＯＳにおいては、図２乃至図７に示す工程において、シリコン酸窒化膜５、窒化ハフニウムシリケイト膜７及びアルミニウム含有窒化チタン膜８がこの順に積層される。これにより、図１０に示す工程において、不純物を活性化させるためにアニール処理を行ったときに、アルミニウム含有窒化チタン膜８中のアルミニウムが窒化ハフニウムシリケイト膜７中に拡散する。この結果、窒化ハフニウムシリケイト膜７は窒化ハフニウムアルミニウムシリケイト膜１４に変化し、アルミニウムはシリコン酸窒化膜５と窒化ハフニウムアルミニウムシリケイト膜１４との界面に到達する。これにより、この界面においてシリコン酸窒化膜５側を負極とし窒化ハフニウムアルミニウムシリケイト膜１４側を正極とする電気双極子が形成される。この結果、ゲート電極の実効的な仕事関数が増加し、ｐＭＯＳの閾値電圧が低下する。
【００３３】
一方、ｎＭＯＳ領域ＲｎＭＯＳにおいては、仮に、シリコン酸窒化膜５とランタン酸化膜６との界面にアルミニウムが到達していれば、上述のような電気双極子が形成され、ゲート電極の実効的な仕事関数が増加し、ｎＭＯＳの閾値電圧が増大する。しかし、本実施形態においては、ランタン酸化膜６がアルミニウムの拡散を防止するため、上述のような電気双極子が形成されることはなく、アルミニウムに起因してｎＭＯＳの閾値電圧が増大することがない。
【００３４】
逆に、シリコン酸窒化膜５とランタン酸化膜６との界面においては、ランタンが存在することにより、シリコン酸窒化膜５側を正極としランタン酸化膜６側を負極とする電気双極子が形成される。この結果、ゲート電極の実効的な仕事関数が減少し、ｎＭＯＳの閾値電圧が低下する。なお、ｐＭＯＳ領域ＲｐＭＯＳにおいては、ランタン酸化膜６が設けられていないため、このような電気双極子は形成されない。
【００３５】
次に、本実施形態の効果について説明する。
本実施形態においては、ゲート絶縁膜内に、シリコン酸化膜及びシリコン酸窒化膜よりも誘電率が高い窒化ハフニウムアルミニウムシリケイト膜１４を設けることにより、ゲート絶縁膜の物理膜厚を厚く保ったまま、電気膜厚を薄くすることができる。この結果、リーク電流を抑制しつつ、ｎＭＯＳ及びｐＭＯＳの電流駆動能力を高めることができる。これにより、ＣＭＯＳデバイスの消費電力低減と高性能化とを両立させることができる。
【００３６】
また、本実施形態においては、ゲート電極の下層部分を、導電膜であるアルミニウム含有窒化チタン膜８によって構成することにより、ゲート電極におけるゲート絶縁膜と接する部分に空乏層が形成されることを防止できる。この結果、ゲート絶縁膜の実効的な膜厚をより一層薄くすることができる。
【００３７】
更に、本実施形態においては、上述の如く、ｐＭＯＳにおいては、シリコン酸窒化膜５と窒化ハフニウムアルミニウムシリケイト膜１４との界面にアルミニウムを介在させることにより、閾値電圧を低下させている。一方、ｎＭＯＳにおいては、ランタン酸化膜６を設けることにより、シリコン酸窒化膜５にアルミニウムが到達することを防止し、アルミニウムの存在によって閾値電圧が増加することを防止している。また、これに加えて、ランタン酸化膜６を設けることにより、シリコン酸窒化膜５とランタン酸化膜６との界面にランタンを介在させて、ｎＭＯＳの閾値電圧を低下させている。このように、本実施形態によれば、ｎＭＯＳ及びｐＭＯＳの双方において、閾値電圧を低減することができる。これにより、半導体装置２０において、低いゲート電圧によりｎＭＯＳ及びｐＭＯＳを駆動することができる。
【００３８】
更にまた、本実施形態によれば、ｎＭＯＳ領域ＲｎＭＯＳにランタン酸化膜６を形成することのみにより、ｎＭＯＳ及びｐＭＯＳのゲート電極材料の仕事関数をそれぞれ調整し、閾値電圧を共に低減させている。このため、ｎＭＯＳとｐＭＯＳとの間でゲート電極を作り分ける必要がなく、半導体装置の製造プロセスを簡略化することができる。これにより、半導体装置の製造コストを抑え、製造ばらつきを抑制し、歩留まりを向上させることができる。
【００３９】
更にまた、本実施形態によれば、上述のアルミニウムの拡散を、ソース・ドレイン領域の不純物を活性化させるための熱処理を利用して行っている。これにより、アルミニウムを拡散させるために専用の処理を行う必要がなく、製造プロセスをより一層簡略化することができる。
【００４０】
次に、本発明の第２の実施形態について説明する。
図１１は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１２は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態においては、前述の第１の実施形態におけるアルミニウム含有窒化チタン膜８（図１０参照）の代わりに、導電膜として（ＴｉＮ／Ａｌ／ＴｉＮ）三層膜２８を形成する。
【００４１】
先ず、前述の第１の実施形態と同様に、図１乃至図６に示す工程を実行し、図６に示す構造体を作製する。
次に、図１１に示すように、窒化ハフニウムシリケイト膜７上に、窒化チタン（ＴｉＮ）からなる下層膜２８ａを、例えば２ｎｍの厚さに形成する。次に、例えばスパッタ法により、アルミニウムからなる中層膜２８ｂを、例えば１ｎｍの厚さに形成する。その後、窒化チタンからなる上層膜２８ｃを、例えば１．５ｎｍの厚さに形成する。これにより、下層側から、下層膜２８ａ、中層膜２８ｂ及び上層膜２８ｃがこの順に積層された三層膜２８が形成される。
【００４２】
以後の工程は、図８乃至図１０に示す工程と同様である。すなわち、三層膜２８上にポリシリコン膜９を堆積させ、シリコン酸窒化膜５からポリシリコン膜９までの積層膜をパターニングし、ゲート電極形状の積層構造体を形成する。その後、積層構造体の両側面上に側壁１１を形成し、半導体基板１の上層部分に不純物を注入する。そして、アニール処理を行うことにより、注入した不純物を活性化させ、ソース・ドレイン領域１２及び１３を形成する。
【００４３】
そして、本実施形態においては、上述の不純物を活性化させるためのアニール処理において、三層膜２８の中層膜２８ｂを形成するアルミニウムが、下層膜２８ａ及び上層膜２８ｃを介して拡散する。これにより、下層膜２８ａ及び上層膜２８ｃの組成は、アルミニウムを含有した窒化チタンとなる。また、窒化ハフニウムシリケイト膜７が窒化ハフニウムアルミニウムシリケイト膜１４に変化する。そして、ｐＭＯＳ領域ＲｐＭＯＳにおいては、アルミニウムが窒化ハフニウムアルミニウムシリケイト膜１４とシリコン酸窒化膜５との界面に到達する。
【００４４】
このようにして、図１２に示す半導体装置３０が製造される。半導体装置３０においては、窒化ハフニウムシリケイト膜７とポリシリコン膜９との間に、三層膜２８が設けられている。三層膜２８においては、下層側から順に、アルミニウム含有窒化チタンからなる下層膜２８ａ、アルミニウムからなる中層膜２８ｂ、及びアルミニウム含有窒化チタンからなる上層膜２８ｃが積層されている。
【００４５】
本実施形態によれば、ポリシリコン膜９を窒化チタンからなりアルミニウムを含まない上層膜２８ｃ上に堆積させることにより、上層膜２８ｃとポリシリコン膜９との界面にアルミナ膜が形成されることを防止し、ゲート絶縁膜の厚さが増加することを防止できる。また、ゲート絶縁膜中に金属アルミニウムからなる中層膜２８ｂを介在させることにより、ゲート絶縁膜の電気膜厚を薄くすることができる。本実施形態における上記以外の製造方法、構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４６】
次に、本発明の第３の実施形態について説明する。
図１３は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図１４は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置は、前述の第１の実施形態と比較して、ｐＭＯＳ領域ＲｐＭＯＳにおいて、シリコンからなる半導体基板１とシリコン酸窒化膜５との間に、シリコンジャーマナイド（ＳｉＧｅ）エピタキシャル層が形成されている点が異なっている。
【００４７】
以下、本実施形態に係る半導体装置の製造方法について説明する。
先ず、図１に示すように、シリコンからなる半導体基板１を用意し、ｎＭＯＳ領域ＲｎＭＯＳとｐＭＯＳ領域ＲｐＭＯＳとの境界部分に素子分離膜２を形成する。また、ｎＭＯＳ領域ＲｎＭＯＳにはｐ型ウエル３を形成し、ｐＭＯＳ領域ＲｐＭＯＳにはｎ型ウエル４を形成する。
【００４８】
次に、図１３に示すように、ｐＭＯＳ領域ＲｐＭＯＳにおいて、半導体基板１の上面上に、シリコンジャーマナイド（ＳｉＧｅ）をエピタキシャル成長させ、シリコンジャーマナイドエピタキシャル層３２を形成する。シリコンジャーマナイドエピタキシャル層３２の厚さは、例えば７〜１０ｎｍとする。なお、シリコンジャーマナイドエピタキシャル層３２は、ｎＭＯＳ領域ＲｎＭＯＳには形成しない。
【００４９】
以後の製造方法は、図２乃至図１０に示す方法と同様である。これにより、図１４に示す半導体装置４０が製造される。本実施形態に係る半導体装置４０においては、ｐＭＯＳ領域ＲｐＭＯＳにおいて、半導体基板１のｎ型ウエル４とシリコン酸窒化膜５との間にシリコンジャーマナイドエピタキシャル層３２が形成されている。
【００５０】
本実施形態においては、ｐＭＯＳ領域ＲｐＭＯＳにシリコンジャーマナイドエピタキシャル層３２を設けることにより、ｐＭＯＳの閾値電圧をより一層低減することができる。本実施形態における上記以外の製造方法、構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５１】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００５２】
例えば、前述の各実施形態においては、半導体基板１をシリコンにより形成する例を示したが、本発明はこれに限定されず、シリコン以外の半導体材料によって形成してもよい。例えば、半導体基板１をシリコンジャーマナイド（ＳｉＧｅ）により形成してもよく、シリコンを含まない半導体材料によって形成してもよい。但し、半導体基板１をシリコンにより形成すれば、図２に示す工程において、半導体基板１の上面に対して酸化処理及び窒化処理を施すことにより、シリコン酸窒化膜５を容易に形成することができる。
【００５３】
また、前述の各実施形態においては、第１絶縁膜としてシリコン酸窒化膜５を設ける例を示したが、本発明はこれに限定されず、シリコン酸窒化膜の代わりにシリコン酸化膜を設けてもよい。
【００５４】
更に、前述の各実施形態においては、ｎＭＯＳ領域ＲｎＭＯＳのみに設け、アルミニウムの拡散を防止する第２絶縁膜として、ランタン酸化膜６を設ける例を示したが、本発明はこれに限定されず、アルミニウムの拡散を阻止できる膜であれば、アルミニウムの作用によってｎＭＯＳの閾値電圧が増加することを防止できる。但し、第２絶縁膜を２Ａ族又は３Ｂ族の元素を含む材料によって形成すれば、シリコン酸窒化膜５との界面において、シリコン酸窒化膜５側を正極としランタン酸化膜６側を負極とする電気双極子を形成し、ｎＭＯＳの閾値電圧を低減することができるため、好ましい。なお、ランタン（Ｌａ）は希土類元素であり３Ｂ族に属するため、ランタン酸化物（Ｌａ２Ｏ３）は２Ａ族又は３Ｂ族の元素を含む材料に相当する。また、例えば、ランタン酸化物の代わりにランタン窒化物を用いてもよい。
【００５５】
更にまた、前述の各実施形態においては、Ｈｉｇｈ−ｋ膜（第３絶縁膜）として窒化ハフニウムアルミニウムシリケイト（ＡｌＳｉＨｆＮ）膜１４を設ける例を示したが、本発明はこれに限定されず、Ｈｉｇｈ−ｋ膜は、誘電率がシリコン酸化物及びシリコン酸窒化物の誘電率よりも高い絶縁材料により形成されていればよい。なお、このＨｉｇｈ−ｋ膜中にはアルミニウムを拡散させるため、完成後の半導体装置においては、この膜中には必ずアルミニウムが含有されることになる。例えば、Ｈｉｇｈ−ｋ膜には、アルミニウムを含有したハフニウムシリケイト膜、ジルコニウムシリケイト膜、ハフニウム酸化膜、ジルコニウム酸化膜、ハフニウムジルコニウム酸化膜、ハフニウムジルコニウムシリケイト膜等を用いることができ、これらによっても前述の各実施形態と同等な効果を得ることができる。
【００５６】
更にまた、前述の各実施形態においては、メタルゲート電極を構成する導電膜として、アルミニウム含有窒化チタン膜８を設ける例を示したが、本発明はこれに限定されず、アルミニウムを含有した導電性材料によって形成された膜であればよい。このような導電性材料として、例えば、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、窒化モリブデン、窒化タングステン、又は炭化タンタル等にアルミニウムを添加した材料が挙げられる。
【００５７】
但し、導電膜のベース材料を窒化チタンとすれば、窒化チタン自体の仕事関数は、ｐＭＯＳの閾値電圧を低減するために要求されるゲート材料の仕事関数と、ｎＭＯＳの閾値電圧を低減するために要求されるゲート材料の仕事関数との中間の値となるため、ｐＭＯＳ及びｎＭＯＳの双方の閾値電圧を調整することが容易になる。すなわち、ｐＭＯＳに関してはアルミニウムを拡散させることにより、ｎＭＯＳに関してはランタンを添加することにより、閾値電圧を低減することができる。
【００５８】
なお、導電膜をアルミニウム単体によって形成することも可能であるが、アルミニウムは融点が低く耐熱性が低いため、その後の製造プロセスが制約される。製造プロセス上の制約がなければ、メタルゲート電極をアルミニウム単体によって形成することも可能である。
【００５９】
更にまた、前述の各実施形態においては、ゲート電極の上部をポリシリコン膜９によって構成する例を示したが、本発明はこれに限定されず、ポリシリコン膜９を設けなくてもよく、他の導電膜によって構成してもよい。
【００６０】
更にまた、前述の各実施形態においては、ゲート絶縁膜を構成するシリコン酸窒化膜５、ランタン酸化膜６及び窒化ハフニウムアルミニウムシリケイト膜１４が、ゲート電極を構成するアルミニウム含有窒化チタン膜８及びポリシリコン膜９と同形状にパターニングされている例を示したが、本発明はこれに限定されず、ゲート絶縁膜は少なくともゲート電極と半導体基板との間に配置されていればよい。例えば、ゲート絶縁膜はパターニングされておらず、ｎＭＯＳ領域及びｐＭＯＳ領域の全体に配置されていてもよい。
【００６１】
更にまた、前述の各実施形態においては、ソース・ドレイン領域に注入された不純物を活性化させるためのアニール処理を利用して、ｐＭＯＳ領域において、アルミニウム含有窒化チタン膜８中のアルミニウムをシリコン酸窒化膜５まで拡散させる例を示したが、本発明はこれに限定されず、他の熱処理工程を利用してアルミニウムを拡散させてもよく、アルミニウムを拡散させるための専用の処理を実施してもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】第１の実施形態に係る半導体装置を例示する断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】第２の実施形態に係る半導体装置を例示する断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】第３の実施形態に係る半導体装置を例示する断面図である。
【符号の説明】
【００６３】
１  半導体基板、２  素子分離膜、３  ｐ型ウエル、４  ｎ型ウエル、５  シリコン酸窒化膜、６  ランタン酸化膜、７  窒化ハフニウムシリケイト膜、８  アルミニウム含有窒化チタン膜、９  ポリシリコン膜、１０ｎ、１０ｐ  積層構造体、１１  側壁、１２、１３  ソース・ドレイン領域、１４  窒化ハフニウムアルミニウムシリケイト膜、２０  半導体装置、２８  三層膜、２８ａ  下層膜、２８ｂ  中層膜、２８ｃ  上層膜、３０  半導体装置、３２  シリコンジャーマナイドエピタキシャル層、４０  半導体装置、Ｍ  レジストマスク、ＲｎＭＯＳ  ｎＭＯＳ領域、ＲｐＭＯＳ  ｐＭＯＳ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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