(57)【要約】【課題】特別な製造工程を用いる必要がなく、また電源投入時の誤動作を防止することのできるＥＳＤ保護回路を備えた半導体集積回路装置を提供する。【解決手段】出力端子２００からＶＤＤ電源ラインへ順方向に接続されたダイオードＤ１と、ＧＮＤラインから出力端子２００へ順方向に接続されたダイオードＤ２と、ＶＤＤ電源ラインとＧＮＤラインとの間に接続されたＮＭＯＳトランジスタＴＮ１１と、ＮＭＯＳトランジスタＴＮ１１のゲート電極と出力端子２００との間に接続されたＰＭＯＳトランジスタＴＰ１１と、を備える。ＰＭＯＳトランジスタＴＰ１１のゲート電極は、通常動作時にＰＭＯＳトランジスタＴＰ１１を非導通とするＶＤＤ電源ラインに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電位線と接地電位線との間に設けられた出力回路と、前記出力回路の出力が接続される出力端子とを備える半導体集積回路であって、
前記出力端子から前記電源電位線へ順方向に接続された第１のダイオードと、
前記接地電位線から前記出力端子へ順方向に接続された第２のダイオードと、
前記電源電位線と前記接地電位線との間に接続された第１の第１導電型ＭＯＳトランジスタと、
前記第１の第１導電型ＭＯＳトランジスタのゲート電極と前記出力端子との間に接続された第１の第２導電型ＭＯＳトランジスタと
を備え、
前記第１の第２導電型ＭＯＳトランジスタのゲート電極が、前記電源電位線あるいは前記接地電位線のいずれかのうち、通常動作時に前記第２導電型ＭＯＳトランジスタを非導通とする電位を与える側の電位線に接続される
ことを特徴とする半導体集積回路装置。
【請求項２】
前記第１の第１導電型ＭＯＳトランジスタのゲート電極と前記第１の第２導電型ＭＯＳトランジスタのゲート電極が接続される電位線とは逆極性の電位線との間に挿入される第２の第１導電型ＭＯＳトランジスタ
をさらに備え、
前記第２の第１導電型ＭＯＳトランジスタのゲート電極が、前記第１の第２導電型ＭＯＳトランジスタのゲート電極が接続される電位線に接続される
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
電源電位線と接地電位線との間に設けられた出力回路と、前記出力回路の出力が接続される出力端子とを備える半導体集積回路であって、
前記出力端子から前記電源電位線へ順方向に接続された第１のダイオードと、
前記接地電位線から前記出力端子へ順方向に接続された第２のダイオードと、
前記電源電位線と前記接地電位線との間に接続された第１のＮＭＯＳトランジスタと、
前記電源電位線と前記接地電位線との間に接続された第１のＰＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのゲート電極と前記出力端子との間に接続された第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート電極と前記出力端子との間に接続された第２のＮＭＯＳトランジスタと
を備え、
前記第２のＰＭＯＳトランジスタのゲート電極が、前記電源電位線に接続され、
前記第２のＮＭＯＳトランジスタのゲート電極が、前記接地電位線に接続される
ことを特徴とする半導体集積回路装置。
【請求項４】
前記第１のＮＭＯＳトランジスタのゲート電極と前記接地電位線との間に挿入される第３のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート電極と前記電源電位線との間に挿入される第３のＰＭＯＳトランジスタと
をさらに備え、
前記第３のＮＭＯＳトランジスタのゲート電極が、前記電源電位線に接続され、
前記第３のＰＭＯＳトランジスタのゲート電極が、前記接地電位線に接続される
ことを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置では、外部端子から印加されるサージから内部回路を保護するために、外部端子に接続されるＥＳＤ保護回路が設けられる。
【０００３】
そのうち、出力端子のＥＳＤ保護回路は、出力端子からＶＤＤ電源ラインへ順方向接続された第１の保護ダイオードと、ＧＮＤラインから出力端子へ順方向接続された第２の保護ダイオードと、ＶＤＤ電源ラインとＧＮＤラインとの間に接続される電源間保護回路と、により構成される。
【０００４】
この出力端子に、例えばプラスのサージが印加された場合、上述のＥＳＤ保護回路は、第１の保護ダイオードが出力端子からＶＤＤ電源ラインへ電流を流し、電源間保護回路がＶＤＤ電源ラインからＧＮＤラインへ電流を流すことによって、内部回路へサージ電流が流入することを防止する。
【０００５】
この電源間保護回路として、従来、ＶＤＤ電源ラインとＧＮＤラインとの間に第１のＮＭＯＳトランジスタを接続し、この第１のトランジスタのゲート端子に第２のトランジスタの出力を接続する回路が提案されている（特許文献１参照。）。
【０００６】
この提案された回路では、ゲート酸化膜を内部回路のＭＯＳトランジスタのゲート酸化膜よりも薄くしてスナップバック電圧を下げた第２のＮＭＯＳトランジスタが、内部回路のＭＯＳトランジスタよりも早くオンすることにより、第１のＮＭＯＳトランジスタをオンさせ、サージ電流を流すようにしている。
【０００７】
しかし、上述の回路では、第２のＮＭＯＳトランジスタのゲート酸化膜を内部回路のＭＯＳトランジスタのゲート酸化膜よりも薄くする必要があり、通常の製造工程とは異なる特別な製造工程を用いる必要がある、という問題があった。
【０００８】
また、第１のＮＭＯＳトランジスタのゲート端子とＶＤＤ電源およびＧＮＤとの間に寄生容量があって、ＶＤＤ電源との寄生容量が大きいような場合、ＶＤＤ電源の投入時に第１のＮＭＯＳトランジスタがオンし、ＶＤＤ電源からＧＮＤへ電流が流れてしまう。そのため、ＶＤＤ電源が、ＤＣ−ＤＣコンバータから供給されているような場合、ＤＣ−ＤＣコンバータの出力がショート状態となり、ＤＣ−ＤＣコンバータが正常に動作しなくなることがある、という問題があった。
【特許文献１】特開２００８−９８５８７号公報  （第４−５ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、特別な製造工程を用いる必要がなく、また電源投入時の誤動作を防止することのできるＥＳＤ保護回路を備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、電源電位線と接地電位線との間に設けられた出力回路と、前記出力回路の出力が接続される出力端子とを備える半導体集積回路であって、前記出力端子から前記電源電位線へ順方向に接続された第１のダイオードと、前記接地電位線から前記出力端子へ順方向に接続された第２のダイオードと、前記電源電位線と前記接地電位線との間に接続された第１の第１導電型ＭＯＳトランジスタと、前記第１の第１導電型ＭＯＳトランジスタのゲート電極と前記出力端子との間に接続された第１の第２導電型ＭＯＳトランジスタとを備え、前記第１の第２導電型ＭＯＳトランジスタのゲート電極が、前記電源電位線あるいは前記接地電位線のいずれかのうち、通常動作時に前記第２導電型ＭＯＳトランジスタを非導通とする電位を与える側の電位線に接続されることを特徴とする半導体集積回路装置が提供される。
【００１１】
また、本発明の別の一態様によれば、電源電位線と接地電位線との間に設けられた出力回路と、前記出力回路の出力が接続される出力端子とを備える半導体集積回路であって、前記出力端子から前記電源電位線へ順方向に接続された第１のダイオードと、前記接地電位線から前記出力端子へ順方向に接続された第２のダイオードと、前記電源電位線と前記接地電位線との間に接続された第１のＮＭＯＳトランジスタと、前記電源電位線と前記接地電位線との間に接続された第１のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのゲート電極と前記出力端子との間に接続された第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート電極と前記出力端子との間に接続された第２のＮＭＯＳトランジスタとを備え、前記第２のＰＭＯＳトランジスタのゲート電極が、前記電源電位線に接続され、前記第２のＮＭＯＳトランジスタのゲート電極が、前記接地電位線に接続されることを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１２】
本発明によれば、特別な製造工程を用いなくても製造でき、また電源投入時の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係る半導体集積回路の構成の例を示す回路図である。本実施例の半導体集積回路は、ＶＤＤ電源ラインとＧＮＤ（接地電位）ラインとの間に設けられた出力回路１００と、出力回路１００の出力が接続される出力端子２００とを備える。
【００１５】
本実施例では、出力回路１００の出力トランジスタ（ＰＭＯＳトランジスタＰ１００およびＮＭＯＳトランジスタＮ１００）を、出力端子２００に印加されるサージから保護するＥＳＤ保護回路として、出力端子２００からＶＤＤ電源ラインへ順方向に接続されたダイオードＤ１と、ＧＮＤラインから出力端子２００へ順方向に接続されたダイオードＤ２と、ＶＤＤ電源ラインとＧＮＤラインとの間に接続されたＮＭＯＳトランジスタＴＮ１１と、ＮＭＯＳトランジスタＴＮ１１のゲート電極と出力端子２００との間に接続されたＰＭＯＳトランジスタＴＰ１１と、を備える。
【００１６】
ＰＭＯＳトランジスタＴＰ１１のゲート電極は、ＶＤＤ電源ラインに接続されている。そのため、通常動作時におけるＰＭＯＳトランジスタＴＰ１１は、非導通である。
【００１７】
本実施例の半導体集積回路のＥＳＤ保護回路は、出力端子２００に印加される接地電位基準のプラスサージに対する保護機能を有する。
【００１８】
図２を用いて、この接地電位基準のプラスサージに対する保護機能について説明する。
【００１９】
出力端子２００にプラスサージが印加されると、サージ電流は、ダイオードＤ１を流れる電流Ｉ１と、ダイオードＤ２を流れる電流Ｉ２とに分かれる。このとき、電流Ｉ１はダイオードＤ１の順方向電流であり、電流Ｉ２はダイオードＤ２の逆方向電流であるので、その電流の大きさは、電流Ｉ１の方が圧倒的に多い。
【００２０】
このとき、プラスサージの電圧をＶ１、ダイオードＤ１の順方向降下電圧をＶｆ１、ＰＭＯＳトランジスタＴＰ１１のゲート電圧をＶＧ１とすると、
ＶＧ１＝Ｖ１−Ｖｆ１
となる。
【００２１】
すなわち、ＰＭＯＳトランジスタＴＰ１１のゲート電圧ＶＧ１は、ソース電圧Ｖ１よりも低くなる。通常、電源系の寄生容量ＣＤＤの容量値が大きいので、ゲート電圧ＶＧ１の電位の上昇は遅い。したがって、通常動作時は非導通であるＰＭＯＳトランジスタＴＰ１１が、このときは導通状態となり、プラスサージの電圧をＮＭＯＳトランジスタＴＮ１１のゲート電極へ伝達する。その結果、ＮＭＯＳトランジスタＴＮ１１は導通状態となる。
【００２２】
これにより、ダイオードＤ１を介してＶＤＤ電源ラインへ流入したサージ電流Ｉ１は、ＮＭＯＳトランジスタＴＮ１１を通って、ＧＮＤラインへ流れる。すなわち、ダイオードＤ１を通る大電流のサージ電流をＧＮＤラインへ逃がすことができ、出力回路１００の出力トランジスタを保護することができる。
【００２３】
このような本実施例によれば、特別な製造工程を用いなくても、出力端子に印加される接地電位基準のプラスサージから出力回路を保護することができる。
【実施例２】
【００２４】
実施例１の回路において、ＮＭＯＳトランジスタＴＮ１１のゲート電極に浮遊容量が存在した場合、電源投入時に、ＮＭＯＳトランジスタＴＮ１１が誤動作を起こす可能性がある。そこで、本実施例では、そのような誤動作を防止する回路を追加した半導体集積回路の例を示す。
【００２５】
図３は、本発明の実施例２に係る半導体集積回路の構成の例を示す回路図である。図３に示す、Ｃ１、Ｃ２は、ＮＭＯＳトランジスタＴＮ１１のゲート電極とＶＤＤ電源ライン、およびＧＮＤラインとの間の浮遊容量を示す。
【００２６】
実施例１の場合、このＣ１の容量値がＣ２の容量値よりも大きいと、電源投入時に、Ｃ１とＣ２の容量分圧によりＮＭＯＳトランジスタＴＮ１１のゲート電圧が高くなり、ＮＭＯＳトランジスタＴＮ１１が導通してしまう現象が発生する。そのため、ＶＤＤ電源がＤＣ−ＤＣコンバータから供給されているような場合、ＤＣ−ＤＣコンバータの出力がショート状態となり、ＤＣ−ＤＣコンバータが正常に動作しなくなるなどの問題が発生する。
【００２７】
本実施例では、そのような問題を防止するため、ＮＭＯＳトランジスタＴＮ１１のゲート電極とＧＮＤラインとの間に、抵抗Ｒ１１を介して挿入されるＮＭＯＳトランジスタＴＮ１２を付加する。このＮＭＯＳトランジスタＴＮ１２のゲート電極は、ＶＤＤ電源ラインに接続される。
【００２８】
これにより、電源投入時には、ＮＭＯＳトランジスタＴＮ１２が先に導通し、ＮＭＯＳトランジスタＴＮ１１のゲート電圧をＧＮＤレベルとする。その結果、電源投入時のＮＭＯＳトランジスタＴＮ１１は非導通となり、ＤＣ−ＤＣコンバータの出力をショートさせるような問題は発生しなくなる。
【００２９】
本実施例も、実施例１と同様、出力端子２００に印加される接地電位基準のプラスサージから出力回路１００を保護する機能を有する。そのＥＳＤ保護機能の動作は、先に説明した実施例１の動作と同じであるので、ここでは、その説明を省略する。
【００３０】
このような本実施例によれば、電源投入時の誤動作を防止できるとともに、出力端子に印加される接地電位基準のプラスサージから出力回路を保護することができる。
【実施例３】
【００３１】
実施例１および実施例2では、出力端子に印加される接地電位基準のプラスサージに対する保護機能を有する半導体集積回路の例を示したが、本実施例では、出力端子に印加されるＶＤＤ基準のマイナスサージに対する保護機能を有する半導体集積回路の例を示す。
【００３２】
図４は、本発明の実施例３に係る半導体集積回路の構成の例を示す回路図である。
【００３３】
本実施例の半導体集積回路は、出力回路１００の出力トランジスタ（ＰＭＯＳトランジスタＰ１００およびＮＭＯＳトランジスタＮ１００）を、出力端子２００に印加されるサージから保護するＥＳＤ保護回路として、出力端子２００からＶＤＤ電源ラインへ順方向に接続されたダイオードＤ１と、ＧＮＤラインから出力端子２００へ順方向に接続されたダイオードＤ２と、ＶＤＤ電源ラインとＧＮＤラインとの間に接続されたＰＭＯＳトランジスタＴＰ２１と、ＰＭＯＳトランジスタＴＰ２１のゲート電極と出力端子２００との間に接続されたＮＭＯＳトランジスタＴＮ２１と、を備える。
【００３４】
ＮＭＯＳトランジスタＴＮ２１のゲート電極は、ＧＮＤラインに接続されている。そのため、通常動作時におけるＮＭＯＳトランジスタＴＮ２１は、非導通である。
【００３５】
本実施例の半導体集積回路のＥＳＤ保護回路は、出力端子２００に印加されるＶＤＤ基準のマイナスサージに対する保護機能を有する。
【００３６】
図５を用いて、このＶＤＤ基準のマイナスサージに対する保護機能について説明する。
【００３７】
出力端子２００に印加されたマイナスサージの電圧をＶ２、ダイオードＤ２の順方向降下電圧をＶｆ２、ＮＭＯＳトランジスタＴＮ２１のゲート電圧をＶＧ２とすると、
ＶＧ２＝Ｖ２＋Ｖｆ２
となる。
【００３８】
すなわち、ＮＭＯＳトランジスタＴＮ２１のゲート電圧ＶＧ２は、ソース電圧Ｖ２よりも高くなる。通常、電源系の寄生容量の容量値が大きいので、ゲート電圧ＶＧ２の電位の下降は遅い。したがって、通常動作時は非導通であるＮＭＯＳトランジスタＴＮ２１が、このときは導通状態となり、マイナスサージの電圧をＰＭＯＳトランジスタＴＰ２１のゲート電極へ伝達する。その結果、ＰＭＯＳトランジスタＴＰ２１は導通状態となる。
【００３９】
したがって、サージ電流は、ＶＤＤ電源ラインからダイオードＤ１を通って出力端子２００へ流れる電流ＩＤ１と、ＶＤＤ電源ラインからＰＭＯＳトランジスタＴＰ２１、ダイオードＤ２を通って出力端子２００へ流れる電流ＩＤ２とに分かれる。このとき、電流ＩＤ１はダイオードＤ１の逆方向電流であるが、電流ＩＤ２はダイオードＤ２の順方向電流であるので、ダイオードＤ２に多くの電流が流れる。
【００４０】
これにより、ＶＤＤ電源ラインからＰＭＯＳトランジスタＴＰ２１およびダイオードＤ２を介して、出力端子２００へ速やかにサージ電流を逃がすことができ、出力回路１００の出力トランジスタを保護することができる。
【００４１】
このような本実施例によれば、出力端子に印加されるＶＤＤ基準のマイナスサージから出力回路を保護することができる。
【実施例４】
【００４２】
実施例３においても実施例1と同様、ＰＭＯＳトランジスタＴＰ２１のゲート電極に浮遊容量が存在した場合、電源投入時に、ＰＭＯＳトランジスタＴＰ２１が誤動作を起こす可能性がある。そこで、本実施例では、そのような誤動作を防止する回路を追加した半導体集積回路の例を示す。
【００４３】
図６は、本発明の実施例４に係る半導体集積回路の構成の例を示す回路図である。図６に示す、Ｃ１、Ｃ２は、ＰＭＯＳトランジスタＴＰ２１のゲート電極とＶＤＤ電源ライン、およびＧＮＤラインとの間の浮遊容量を示す。
【００４４】
実施例３の場合、このＣ２の容量値がＣ１の容量値よりも大きいと、電源投入時のＰＭＯＳトランジスタＴＰ２１のゲート電圧が低く、ＰＭＯＳトランジスタＴＰ２１が導通し、ＶＤＤ電源ラインとＧＮＤラインがショート状態となる問題が発生する。
【００４５】
本実施例では、そのような問題を防止するため、ＰＭＯＳトランジスタＴＰ２１のゲート電極とＧＮＤラインとの間に、抵抗Ｒ２１を介して挿入されるＰＭＯＳトランジスタＴＰ２２を付加する。このＰＭＯＳトランジスタＴＰ２２のゲート電極は、ＧＮＤラインに接続される。
【００４６】
これにより、電源投入時には、ＰＭＯＳトランジスタＴＰ２２が先に導通し、ＰＭＯＳトランジスタＴＰ２１のゲート電圧をＶＤＤレベルとする。その結果、電源投入時のＰＭＯＳトランジスタＴＰ２１は非導通となり、ＶＤＤ電源ラインとＧＮＤラインがショート状態となるような問題は発生しなくなる。
【００４７】
本実施例も、実施例３と同様、出力端子２００に印加されるＶＤＤ基準のマイナスサージから出力回路１００を保護する機能を有する。そのＥＳＤ保護機能の動作は、先に説明した実施例３の動作と同じであるので、ここでは、その説明を省略する。
【００４８】
このような本実施例によれば、電源投入時の誤動作を防止できるとともに、出力端子に印加されるＶＤＤ基準のマイナスサージから出力回路を保護することができる。
【実施例５】
【００４９】
図７は、本発明の実施例５に係る半導体集積回路の構成の例を示す回路図である。本実施例は、実施例１のＥＳＤ保護機能と実施例３のＥＳＤ保護機能を併せ持つようにした回路を備える。
【００５０】
すなわち、本実施例の半導体集積回路は、出力端子２００とＶＤＤ電源ラインとの間に接続されたダイオードＤ１と、出力端子２００とＧＮＤラインとの間に接続されたダイオードＤ２と、ＶＤＤ電源ラインとＧＮＤラインとの間に接続されたＮＭＯＳトランジスタＴＮ１１およびＰＭＯＳトランジスタＴＰ２１と、ＮＭＯＳトランジスタＴＮ１１のゲート電極と出力端子２００との間に接続されたＰＭＯＳトランジスタＴＰ１１と、ＰＭＯＳトランジスタＴＰ２１のゲート電極と出力端子２００との間に接続されたＮＭＯＳトランジスタＴＮ２１と、を備える。
【００５１】
本実施例のＥＳＤ保護機能の動作は、実施例１および実施例３で説明したものと同じであるので、ここではその説明を省略する。
【００５２】
このような本実施例によれば、出力端子に印加される接地電位基準のプラスサージ、およびＶＤＤ基準のマイナスサージから出力回路を保護することができる。
【実施例６】
【００５３】
図８は、本発明の実施例６に係る半導体集積回路の構成の例を示す回路図である。本実施例は、実施例５の回路に、実施例２および実施例４で示した電源投入時の誤動作防止回路を付加したものである。
【００５４】
すなわち、本実施例の半導体集積回路は、図７に示した回路に、ＮＭＯＳトランジスタＴＮ１１のゲート電極とＧＮＤラインとの間に、抵抗Ｒ１１を介して挿入されるＮＭＯＳトランジスタＴＮ１２を付加し、ＰＭＯＳトランジスタＴＰ２１のゲート電極とＧＮＤラインとの間に、抵抗Ｒ２１を介して挿入されるＰＭＯＳトランジスタＴＰ２２を付加する。ＮＭＯＳトランジスタＴＮ１２のゲート電極は、ＶＤＤ電源ラインに接続され、ＰＭＯＳトランジスタＴＰ２２のゲート電極は、ＧＮＤラインに接続される。
【００５５】
本実施例における電源投入時の誤動作防止機能の動作は、実施例２および実施例４で説明したものと同じであるので、ここではその説明を省略する。
【００５６】
このような本実施例によれば、電源投入時の誤動作を防止できるとともに、出力端子に印加される接地電位基準のプラスサージおよびＶＤＤ基準のマイナスサージから出力回路を保護することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１に係る半導体集積回路の構成の例を示す回路図。
【図２】実施例１の半導体集積回路におけるＥＳＤ保護機能を示す説明図。
【図３】本発明の実施例２に係る半導体集積回路の構成の例を示す回路図。
【図４】本発明の実施例３に係る半導体集積回路の構成の例を示す回路図。
【図５】実施例３の半導体集積回路におけるＥＳＤ保護機能を示す説明図。
【図６】本発明の実施例４に係る半導体集積回路の構成の例を示す回路図。
【図７】本発明の実施例５に係る半導体集積回路の構成の例を示す回路図。
【図８】本発明の実施例６に係る半導体集積回路の構成の例を示す回路図。
【符号の説明】
【００５８】
Ｄ１、Ｄ２  ダイオード
ＴＮ１１、ＴＮ１２、ＴＮ２１  ＮＭＯＳトランジスタ
ＴＰ１１、ＴＰ２１、ＴＰ２２  ＰＭＯＳトランジスタ
Ｒ１１、Ｒ１２  抵抗
【図１】
2010021214.tif 000003
【図２】
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【図３】
2010021214.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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