(57)【要約】      （修正有）【課題】製品の歩留まりを向上することが可能な半導体装置を提供する。【解決手段】半導体装置１００は、埋め込み絶縁膜上に第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｎ型の不純物を含む第１のフィン層１０３ａと、第１のフィン層の表面に選択的に形成され、ｎ型の不純物を含みソース・ドレイン拡散層を構成する第１のエピタキシャル成長層１１２ａ，１１２ｂと、同様に、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｐ型の不純物を含む第２のフィン層１０３ｂと、第２のフィン層の表面に選択的に形成され、ｐ型の不純物を含みソース・ドレイン拡散層を構成する第２のエピタキシャル成長層１１２ｃ，１１２ｄと、第１のエピタキシャル成長層と第２のエピタキシャル成長層との間に形成された第１の分離絶縁膜１０７ａ，１０７ｂと、を備える。【選択図】図１Ａ
2010073869.tif 000002
【特許請求の範囲】
【請求項１】
ダブルゲート構造を有する半導体装置であって、
半導体基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｎ型の不純物を含む第１のフィン層と、
前記第１のフィン層の両側壁に選択的に形成された第１のゲート絶縁膜と、
前記第１のフィン層の両側壁に前記第１のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第１の方向と直交する第２の方向に延びて形成された第１のゲート電極と、
前記第１のフィン層の表面に選択的に形成され、ｎ型の不純物を含みソース・ドレイン拡散層を構成する第１のエピタキシャル成長層と、
前記埋め込み絶縁膜上に前記第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｐ型の不純物を含む第２のフィン層と、
前記第２のフィン層の両側壁に選択的に形成された第２のゲート絶縁膜と、
前記第２のフィン層の両側壁に前記第２のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第２の方向に延びて形成された第２のゲート電極と、
前記第２のフィン層の表面に選択的に形成され、ｐ型の不純物を含みソース・ドレイン拡散層を構成する第２のエピタキシャル成長層と、
前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層との間に形成された第１の分離絶縁膜と、を備える
ことを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極と前記第２のゲート電極とは、電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のエピタキシャル成長層および前記第２のエピタキシャル成長層は、単結晶シリコン、単結晶シリコンゲルマニウム、単結晶シリコンカーバイドの何れかで構成されている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の分離絶縁膜は、前記第１のエピタキシャル成長層および前記第２のエピタキシャル成長層が形成される前に、形成されている
ことを特徴とする請求項１ないし３の何れかに記載の半導体装置。
【請求項５】
ダブルゲート構造を有する半導体装置の製造方法であって、
半導体基板上の埋め込み絶縁膜上に形成されたシリコンまたはゲルマニウムの単結晶からなる半導体層上に、第１の方向に延びるマスク膜を形成する工程と、
前記マスク膜をマスクとして、前記半導体層を選択的にエッチングすることにより、前記第１の方向に延びる第１のフィン層および前記第１の方向に延びる第２のフィン層を形成する工程と、
前記第１のフィン層の両側壁に選択的に第１のゲート絶縁膜を形成するとともに、前記第２のフィン層の両側壁に選択的に第２のゲート絶縁膜を形成する工程と、
前記第１のフィン層の両側壁に前記第１のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第１の方向と直交する第２の方向に延びる第１のゲート電極を形成する工程と、
前記第２のフィン層の両側壁に前記第２のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第２の方向に延びる第２のゲート電極を形成する工程と、
前記第１のフィン層のソース・ドレイン拡散層となる部分と前記第２のフィン層のソース・ドレイン拡散層となる部分との間に、前記第１の方向に延びる第１の分離絶縁膜を形成する工程と、
前記第１のフィン層のソース・ドレイン拡散層となる部分の表面にエピタキシャル成長により第１のエピタキシャル成長層を形成し、前記第２のフィン層のソース・ドレイン拡散層となる部分の表面にエピタキシャル成長により第２のエピタキシャル成長層を形成する工程と、
前記第１のフィン層のソース・ドレイン拡散層となる部分、および前記第１のエピタキシャル成長層に、ｎ型の不純物を注入する工程と、
前記第２のフィン層のソース・ドレイン拡散層となる部分、および前記第２のエピタキシャル成長層に、ｐ型の不純物を注入する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルゲート構造を有するフィンＦＥＴに用いられる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ハーフピッチ（Ｈａｌｆ Ｐｔｉｃｈ）３２世代以降のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に対して、β−レシオの制御がその構造上容易であり、且つ不純物バラつきが小さいダブルゲート型フィンＦＥＴの適用が検討されている（例えば、非特許文献１参照。）。
【０００３】
一方、上記世代のフィンＦＥＴのソース／ドレイン幅は、例えば、２０ｎｍ程度と非常に薄い。このため、このフィンＦＥＴのソース／ドレイン領域は、寄生抵抗が高い。この寄生抵抗がフィンＦＥＴの性能を劣化させる要因となっている。
【０００４】
最近では、フィンＦＥＴのソース／ドレイン領域をエピタキシャル成長法により形成することにより、ソース／ドレイン領域の体積、シリサイドの面積を増大させ、寄生抵抗を低減させることが試みられている（例えば、特許文献１参照。）。
【０００５】
しかし、微細化により、隣接するフィンＦＥＴのフィン層間のスペースが狭くなると、隣接するエピタキシャル成長層が接触して、これらのエピタキシャル成長層間にリーク電流が発生する。これにより、製品の歩留まりが低下し得る。
【特許文献１】特開２００６−２６９９７５号公報
【非特許文献１】Fu-Liang Yang, Haur-Ywh Chen, Fang-Cheng Chen, Yi-Lin Chan, Kuo-Nan Yang, Chih-Jian Chen, Hun-Jan Tao, Yang-Kyu Choi, Mong-Song Liang, and Cheing Hu、“３５ CMOS FinFETs”、IEEE、２００２、Symposium on VLSI Technology Digest of Technical Papers、p.１０４-１０５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、製品の歩留まりを向上することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る実施例に従った半導体装置は、
ダブルゲート構造を有する半導体装置であって、
半導体基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｎ型の不純物を含む第１のフィン層と、
前記第１のフィン層の両側壁に選択的に形成された第１のゲート絶縁膜と、
前記第１のフィン層の両側壁に前記第１のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第１の方向と直交する第２の方向に延びて形成された第１のゲート電極と、
前記第１のフィン層の表面に選択的に形成され、ｎ型の不純物を含みソース・ドレイン拡散層を構成する第１のエピタキシャル成長層と、
前記埋め込み絶縁膜上に前記第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｐ型の不純物を含む第２のフィン層と、
前記第２のフィン層の両側壁に選択的に形成された第２のゲート絶縁膜と、
前記第２のフィン層の両側壁に前記第２のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第２の方向に延びて形成された第２のゲート電極と、
前記第２のフィン層の表面に選択的に形成され、ｐ型の不純物を含みソース・ドレイン拡散層を構成する第２のエピタキシャル成長層と、
前記第１のエピタキシャル成長層と前記第２のエピタキシャル成長層との間に形成された第１の分離絶縁膜と、を備えることを特徴とする。
【０００８】
本発明の一態様に係る実施例に従った半導体装置の製造方法は、
ダブルゲート構造を有する半導体装置の製造方法であって、
半導体基板上の埋め込み絶縁膜上に形成されたシリコンまたはゲルマニウムの単結晶からなる半導体層上に、第１の方向に延びるマスク膜を形成する工程と、
前記マスク膜をマスクとして、前記半導体層を選択的にエッチングすることにより、前記第１の方向に延びる第１のフィン層および前記第１の方向に延びる第２のフィン層を形成する工程と、
前記第１のフィン層の両側壁に選択的に第１のゲート絶縁膜を形成するとともに、前記第２のフィン層の両側壁に選択的に第２のゲート絶縁膜を形成する工程と、
前記第１のフィン層の両側壁に前記第１のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第１の方向と直交する第２の方向に延びる第１のゲート電極を形成する工程と、
前記第２のフィン層の両側壁に前記第２のゲート絶縁膜を介して接し、且つ前記埋め込み絶縁膜上に前記第２の方向に延びる第２のゲート電極を形成する工程と、
前記第１のフィン層のソース・ドレイン拡散層となる部分と前記第２のフィン層のソース・ドレイン拡散層となる部分との間に、前記第１の方向に延びる第１の分離絶縁膜を形成する工程と、
前記第１のフィン層のソース・ドレイン拡散層となる部分の表面にエピタキシャル成長により第１のエピタキシャル成長層を形成し、前記第２のフィン層のソース・ドレイン拡散層となる部分の表面にエピタキシャル成長により第２のエピタキシャル成長層を形成する工程と、
前記第１のフィン層のソース・ドレイン拡散層となる部分、および前記第１のエピタキシャル成長層に、ｎ型の不純物を注入する工程と、
前記第２のフィン層のソース・ドレイン拡散層となる部分、および前記第２のエピタキシャル成長層に、ｐ型の不純物を注入する工程と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置によれば、製品の歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る実施例では、製品の歩留まりを向上することが可能なダブルゲート構造を有する半導体装置を提案する。
【００１１】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１２】
図１Ａは、本発明の一態様である実施例１に係る半導体装置１００の構成の一例を示す平面図である。また、図１Ｂは、図１Ａのａ−ａ線に沿った半導体装置１００の断面を示す断面図である。また、図１Ｃは、図１Ａのｂ−ｂ線に沿った半導体装置１００の断面を示す断面図である。
【００１３】
図１Ａ〜図１Ｃに示すように、ダブルゲート型フィンＦＥＴである半導体装置１００は、ｎＭＯＳＦＥＴ１００ａと、ｐＭＯＳＦＥＴ１００ｂと、を備える。
【００１４】
すなわち、この半導体装置１００は、半導体基板１０１と、埋め込み絶縁膜１０２と、第１のフィン層１０３ａと、第２のフィン層１０３ｂと、第１のゲート絶縁膜１０４ａと、第２のゲート絶縁膜１０４ｂと、第１のゲート電極１０５ａと、第２のゲート電極１０５ｂと、絶縁膜１０６ａ、１０６ｂと、第１の分離絶縁膜１０７ａ、１０７ｂと、第２の分離絶縁膜１０７ｃ、１０７ｅと、第３の分離絶縁膜１０７ｄ、１０７ｆと、絶縁膜１０９、１１０と、第１のエピタキシャル成長層１１２ａ、１１２ｂと、第２のエピタキシャル成長層１１２ｃ、１１２ｄと、を備える。
【００１５】
埋め込み絶縁膜１０２は、半導体基板１０１上に形成されている。
【００１６】
第１のフィン層１０３ａは、埋め込み絶縁膜１０２上に第１の方向Ｘに延びて形成されている。この第１のフィン層１０３ａは、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｎ型の不純物を含む。
【００１７】
第１のゲート絶縁膜１０４ａは、第１のフィン層１０３ａの両側壁に選択的に形成されている。
【００１８】
第１のゲート電極１０５ａは、第１のフィン層１０３ａの両側壁に第１のゲート絶縁膜１０４ａを介して接し、且つ埋め込み絶縁膜１０２上に第１の方向Ｘと直交する第２の方向Ｙに延びて形成されている。
【００１９】
第１のエピタキシャル成長層１１２ａ、１１２ｂは、第１のフィン層１０３ａの表面に選択的に形成されている。この第１のエピタキシャル成長層１１２ａ、１１２ｂは、ソース・ドレイン拡散層を構成し、ｎ型の不純物を含む。
【００２０】
第２のフィン層１０３ｂは、埋め込み絶縁膜１０２上に第１の方向Ｘに延びて形成されている。この第２のフィン層１０３ｂは、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｐ型の不純物を含む。
【００２１】
第２のゲート絶縁膜１０４ｂは、第２のフィン層１０３ｂの両側壁に選択的に形成されている。
【００２２】
第２のゲート電極１０５ｂは、第２のフィン層１０３ｂの両側壁に第２のゲート絶縁膜１０４ｂを介して接し、且つ埋め込み絶縁膜１０２上に第２の方向Ｙに延びて形成されている。
【００２３】
なお、本実施例では、第１のゲート電極１０５ａと第２のゲート電極１０５ｂとは、電気的に接続されている。しかし、第１のゲート電極１０５ａと第２のゲート電極１０５ｂとは、電気的に接続されていなくてもよい。
【００２４】
第２のエピタキシャル成長層１１２ｃ、１１２ｄは、第２のフィン層１０３ｂの表面に選択的に形成されている。この第２のエピタキシャル成長層１１２ｃ、１１２ｄは、ソース・ドレイン拡散層を構成し、ｐ型の不純物を含む。
【００２５】
なお、第１のエピタキシャル成長層１１２ａ、１１２ｂおよび第２のエピタキシャル成長層１１２ｃ、１１２ｄは、例えば、単結晶シリコン、単結晶シリコンゲルマニウム、単結晶シリコンカーバイドで構成されている。
【００２６】
第１の分離絶縁膜１０７ａ、１０７ｂは、第１のエピタキシャル成長層１１２ａ、１１２ｂと第２のエピタキシャル成長層１１２ｃ、１１２ｄとの間に形成されている。
【００２７】
なお、この第１の分離絶縁膜１０７ａ、１０７ｂは、後述のように、第１のエピタキシャル成長層１１２ａ、１１２ｂおよび第２のエピタキシャル成長層１１２ｃ、１１２ｄが形成される前に、形成されている。
【００２８】
第２の分離絶縁膜１０７ｃ、１０７ｅは、第１の分離絶縁膜１０７ａ、１０７ｂとの間に第１のフィン層１０３ａが位置するように、埋め込み絶縁膜１０２上に第１の方向Ｘに延びて形成されている。
【００２９】
なお、この第２の分離絶縁膜１０７ｃ、１０７ｅは、後述のように、第１のエピタキシャル成長層１１２ａ、１１２ｂが形成される前に、形成されている。
【００３０】
第３の分離絶縁膜１０７ｄ、１０７ｆは、第１の分離絶縁膜１０７ａ、１０７ｂとの間に第２のフィン層１０３ｂが位置するように、埋め込み絶縁膜１０２上に第１の方向Ｘに延びて形成されている。
【００３１】
なお、この第３の分離絶縁膜１０７ｄ、１０７ｆは、後述のように、第２のエピタキシャル成長層１１２ｃ、１１２ｄが形成される前に、形成されている。
【００３２】
また、第１、第２のエピタキシャル成長層１１２ａ〜１１２ｄは、ゲート側壁絶縁膜として機能する絶縁膜１１０により、第１、第２のゲート電極１０５ａ、１０５ｂと絶縁されている。
【００３３】
また、第１、第２のエピタキシャル成長層１１２ａ〜１１２ｄの大きさ（断面積）を制御することにより、ソース／ドレインの断面積を増加させることができる。すなわち、ソース／ドレインの寄生抵抗を大幅に低減することができる。
【００３４】
ここで、第１、第２のフィン層１０３ａ、１０３ｂ間には、第１の分離絶縁膜１０７ａ、１０７ｂが形成されている。このため、この第１の分離絶縁膜１０７ａ、１０７ｂによりエピタキシャル成長が阻害される。すなわち、第１、第２のエピタキシャル成長層１１２ａ〜１１２ｄ間のショートを防止することができる。
【００３５】
また、後述のように、第１、第２のエピタキシャル成長層１１２ａ〜１１２ｄの膜厚は、酸化膜１１０の膜厚によって制御可能である。このため、隣接するフィン層の間隔が異なるフィンＦＥＴ間において、その特性を揃えることができる。
【００３６】
このように、隣接するフィン層間に、絶縁層を形成することでエピタキシャル成長層同士のショートを防ぐことが可能となり、製品の歩留まりが低下するのを抑制することができる。
【００３７】
なお、本実施例では、絶縁膜１０６ａ、１０６ｂは、後述のように、ゲート加工用のハードマスクとして機能するように形成されている。これにより、半導体装置１００は、ダブルゲート構造を有することになる。しかし、ゲート加工後、これらの絶縁膜１０６ａ、１０６ｂを剥離し、第１、第２のフィン層１０３ａ、１０３ｂ上（絶縁膜１０６ａ、１０６ｂが形成されていた部分）にゲート絶縁膜として機能する絶縁膜が形成されてもよい。
【００３８】
ここで、以上のような構成を有する半導体装置１００の動作について簡単に説明する。
【００３９】
ｎＭＯＳＦＥＴ１００ａにおいて、第１のゲート電極１０５ａに制御電圧を印加することにより、第１のフィン層１０３ａのうち第１のゲート電極１０５ａに挟まれた部分の両側面にチャネルが形成される。そして、該制御電圧を制御することにより、第１のフィン層１０３ａと第１のエピタキシャル成長層１１２ａ、１１２ｂで構成されたソース／ドレイン拡散層間の電流を制御することができる。
【００４０】
また、ｐＭＯＳＦＥＴ１００ｂにおいて、第２のゲート電極１０５ｂに制御電圧を印加することにより、第２のフィン層１０３ｂのうち第２のゲート電極１０５ｂに挟まれた部分の両側面にチャネルが形成される。そして、該制御電圧を制御することにより、第２のフィン層１０３ｂと第２のエピタキシャル成長層１１２ｃ、１１２ｄで構成されたソース／ドレイン拡散層間の電流を制御することができる。
【００４１】
次に、以上のようなダブルゲート構造を有する半導体装置１００の製造方法の一例について、説明する。
【００４２】
図２Ａないし図１０Ａは、本発明の実施例１に係る半導体装置１００の製造方法を説明するための各工程の平面図である。また、図２Ｂないし図１０Ｂは、図２Ａないし図１０Ａのａ−ａ線に沿った工程の断面を示す断面図である。また、図２Ｃないし図１０Ｃは、図２Ａないし図１０Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【００４３】
先ず、半導体基板１０１上の埋め込み絶縁膜１０２上に形成されたシリコンまたはゲルマニウムの単結晶からなる半導体層１０３上に、マスク膜となる絶縁膜（例えば、シリコン窒化膜）１０６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により形成する（図２Ａ〜図２Ｃ）。すなわち、ＳＯＩ基板１上に絶縁膜１０６を形成する。
【００４４】
次に、第１の方向Ｘに延びるフォトレジスト（図示せず）を複数形成する。このフォトレジストをマスクとして、絶縁膜１０６をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、エッチングする。これにより、半導体層１０３上に、第１の方向に延びるマスク膜となる絶縁膜１０６ａ、１０６ｂを形成する。
【００４５】
さらに、絶縁膜１０６ａ、１０６ｂをハードマスクとして、半導体層１０３を選択的にエッチングする。これにより、第１の方向Ｘに延びる第１のフィン層１０３ａおよび第１の方向Ｘに延びる第２のフィン層１０３ｂを形成する（図３Ａ〜図３Ｃ）。
【００４６】
次に、例えば、熱酸化により、第１のフィン層１０３ａの両側壁に選択的に（チャネル領域に相当する領域近傍に）第１のゲート絶縁膜１０４ａを形成するとともに、第２のフィン層１０３ｂの両側壁に選択的に（チャネル領域に相当する領域近傍に）第２のゲート絶縁膜１０４ｂを形成する。
【００４７】
その後、ゲート電極となる電極材料層（例えば、ポリシリコン）１０５を半導体基板１０１上全面に成膜し、さらに、この電極材料層１０５上に、絶縁膜（例えば、シリコン窒化膜）１０９を堆積させる（図４Ａ〜図４Ｃ）。
【００４８】
次に、第１、第２のフィン層１０３ａ、１０３ｂの中央部分にゲート電極が形成されるように、レジスト（図示せず）をパターンニングする。このレジストをマスクとして、例えば、ＲＩＥにより、電極材料層１０５を選択的にエッチングする。
【００４９】
これにより、第１のフィン層１０３ａの両側壁に第１のゲート絶縁膜１０４ａを介して接し、且つ埋め込み絶縁膜１０２上に第２の方向Ｙに延びる第１のゲート電極１０５ａを形成するとともに、第２のフィン層１０３ｂの両側壁に第２のゲート絶縁膜１０４ｂを介して接し、且つ埋め込み絶縁膜１０２上に第２の方向Ｙに延びる第２のゲート電極１０５ｂを形成する（図５Ａ〜図５Ｃ）。なお、既述のように、第１のゲート電極１０５ａと第２のゲート電極１０５ｂとが電気的に接続されている。
【００５０】
このように、本実施例では、第１のゲート電極１０５ａと第２のゲート電極１０５ｂとが、同時に形成される。しかし、これら第１、第２のゲート電極１０５ａ、１０５ｂを別々に形成してもよい。
【００５１】
次に、第１、第２のゲート電極１０５ａ、１０５ｂのゲート側壁を形成するために、例えば、ＣＶＤにより、半導体基板１０１全面に、絶縁膜（例えば、シリコン窒化膜）１１０を堆積させる（図６Ａ〜図６Ｃ）。
【００５２】
なお、絶縁膜１１０が表面に形成された第１、第２のフィン層１０３ａ、１０３ｂ間には、第１の方向Ｘに延びる溝状の凹部１１０ａが形成されている（図６Ｂ）。ここで、凹部１１０ａの内部の幅ｄは、絶縁膜１１０の膜厚を制御することにより、制御できる。
【００５３】
次に、半導体基板１０１の全面に、例えば、シリコン酸化膜のような絶縁膜１０７を堆積させる（図７Ａ〜図７Ｃ）。これにより、凹部１１０ａに、絶縁膜１０７が充填される（図７Ｂ）。
【００５４】
次に、絶縁膜１０７を、例えば、ＲＩＥにより、エッチバックする（図８Ａ〜図８Ｃ）。
【００５５】
これにより、第１のフィン層１０３ａのソース・ドレイン拡散層となる部分と第２のフィン層１０３ｂのソース・ドレイン拡散層となる部分との間に、第１の方向Ｘに延びる第１の分離絶縁膜１０７ａ、１０７ｂが形成される。さらに、第１の分離絶縁膜１０７ａ、１０７ｂとの間に第１のフィン層１０３ａが位置するように、絶縁膜１１０を介して埋め込み絶縁膜１０２上に第１の方向Ｘに延びる第２の分離絶縁膜１０７ｃ、１０７ｅが形成される。さらに、第１の分離絶縁膜１０７ａ、１０７ｂとの間に第２のフィン層１０３ｂが位置するように、絶縁膜１１０を介して埋め込み絶縁膜１０２上に第１の方向Ｘに延びる第２の分離絶縁膜１０７ｄ、１０７ｆが形成される。
【００５６】
なお、既述のように、凹部１１０ａの内部の幅ｄ（図６Ｂ）は、絶縁膜１１０の膜厚を制御することにより、制御できる。すなわち、絶縁膜１１０の膜厚を制御することにより、第１の分離絶縁膜１０７ａ、１０７ｂの幅を制御することができる。
【００５７】
次に、絶縁膜１１０、および絶縁膜１０９を、例えば、ＲＩＥにより、エッチバックする（図９Ａ〜図９Ｃ）。
【００５８】
このとき、絶縁膜１１０、１０９をエッチバックする量を調整することにより、第１、第２のゲート電極１０５ａ、１０５ｂの側面にのみ絶縁膜１１０を残すことができる。すなわち、第１、第２のゲート電極１０５ａ、１０５ｂのゲート側壁を形成することができる。
【００５９】
次に、第１のフィン層１０３ａのソース・ドレイン拡散層となる部分の表面にエピタキシャル成長により第１のエピタキシャル成長層１１１ａ、１１１ｂを形成する。さらに、第２のフィン層１０３ｂのソース・ドレイン拡散層となる部分の表面にエピタキシャル成長により第２のエピタキシャル成長層１１１ｃ、１１１ｄを形成する（図１０Ａ〜図１０Ｃ）。
【００６０】
ここで、従来は、隣接するエピタキシャル成長層同士がショートしないように、成膜条件の設定が必要であった。しかし、本実施例では、第１の分離絶縁膜１０７ａ、１０７ｂがストッパとなるため、該ショートが抑制される。これにより、製品の歩留まりを向上することができる。さらに、該ショートを防ぐための成膜条件の設定を考慮する必要がない。すなわち、半導体装置１００の設計が容易になる。
【００６１】
なお、第１、第２のエピタキシャル成長層１１１ａ〜１１１ｄの膜厚は、成膜条件が同じ場合、第１の分離絶縁膜１０７ａ、１０７ｂの幅によって制御される。ここで、既述のように、絶縁膜１１０の膜厚を制御することにより、第１の分離絶縁膜１０７ａ、１０７ｂの幅を制御することができる。
【００６２】
すなわち、第１、第２のエピタキシャル成長層１１１ａ〜１１１ｄの膜厚は、絶縁膜１１０の膜厚によって規定される。このため、隣接するフィン層の間隔が異なるフィンＦＥＴ間において、その特性を揃えることができる。
【００６３】
次に、レジスト（図示せず）をマスクとして、イオン注入法により、第１のフィン層１０３ａのソース・ドレイン拡散層となる部分、および第１のエピタキシャル成長層１１１ａ、１１ｂに、ｎ型の不純物を注入する。さらに、レジスト（図示せず）をマスクとして、イオン注入法により、第２のフィン層１０３ｂのソース・ドレイン拡散層となる部分、および第２のエピタキシャル成長層１１１ｃ、１１１ｄに、ｐ型の不純物を注入する。
【００６４】
これにより、ｎＭＯＳＦＥＴ１００ａとｐＭＯＳＦＥＴ１００ｂとが形成される（図１Ａ〜図１Ｃ）。
【００６５】
なお、上記不純物を注入する順序は、逆であってもよい。
【００６６】
以上のような工程により、製品の歩留まりを向上することが可能なダブルゲート構造を有する半導体装置１００が形成される。
【００６７】
以上のように、本実施例に係る半導体装置によれば、製品の歩留まりを向上することができる。
【図面の簡単な説明】
【００６８】
【図１Ａ】本発明の一態様である実施例１に係る半導体装置１００の構成の一例を示す平面図である。
【図１Ｂ】図１Ａのａ−ａ線に沿った半導体装置１００の断面を示す断面図である。
【図１Ｃ】図１Ａのｂ−ｂ線に沿った半導体装置１００の断面を示す断面図である。
【図２Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための工程の平面図である。
【図２Ｂ】図２Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図２Ｃ】図２Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図３Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図２Ａに続く工程の平面図である。
【図３Ｂ】図３Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図３Ｃ】図３Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図４Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図３Ａに続く工程の平面図である。
【図４Ｂ】図４Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図４Ｃ】図４Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図５Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図４Ａに続く工程の平面図である。
【図５Ｂ】図５Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図５Ｃ】図５Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図６Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図５Ａに続く工程の平面図である。
【図６Ｂ】図６Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図６Ｃ】図６Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図７Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図６Ａに続く工程の平面図である。
【図７Ｂ】図７Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図７Ｃ】図７Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図８Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図７Ａに続く工程の平面図である。
【図８Ｂ】図８Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図８Ｃ】図８Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図９Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図８Ａに続く工程の平面図である。
【図９Ｂ】図９Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図９Ｃ】図９Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【図１０Ａ】本発明の実施例１に係る半導体装置１００の製造方法を説明するための図９Ａに続く工程の平面図である。
【図１０Ｂ】図１０Ａのａ−ａ線に沿った工程の断面を示す断面図である。
【図１０Ｃ】図１０Ａのｂ−ｂ線に沿った工程の断面を示す断面図である。
【符号の説明】
【００６９】
１  ＳＯＩ基板
１００  半導体装置
１００ａ  ｎＭＯＳＦＥＴ
１００ｂ  ｐＭＯＳＦＥＴ
１０１  半導体基板
１０２  埋め込み絶縁膜
１０３  半導体層
１０３ａ  第１のフィン層
１０３ｂ  第２のフィン層
１０４ａ  第１のゲート絶縁膜
１０４ｂ  第２のゲート絶縁膜
１０５  電極材料層
１０５ａ  第１のゲート電極
１０５ｂ  第２のゲート電極
１０６ａ、１０６ｂ  絶縁膜
１０７ａ、１０７ｂ  第１の分離絶縁膜
１０７ｃ、１０７ｅ  第２の分離絶縁膜
１０７ｄ、１０７ｆ  第３の分離絶縁膜
１０９、１１０  絶縁膜
１１１ａ、１１１ｂ、１１２ａ、１１２ｂ  第１のエピタキシャル成長層
１１１ｃ、１１１ｄ、１１２ｃ、１１２ｄ  第２のエピタキシャル成長層
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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