(57)【要約】【課題】負荷の誤動作をより確実に防止できる負荷駆動回路を提供する。【解決手段】インピーダンス制御部１４は、電源が投入された直後の一定期間に出力端子のインピーダンスを一時的に高くするように制御して、ＬＥＤ３の誤点灯を防止する。具体的には、制御回路１１の信号出力部６がＣＭＯＳ型で構成され、出力端子にロウレベルを出力することでトランジスタ１をオンさせてＬＥＤ３を通電する場合、信号出力部６を構成するＦＥＴ８とグランド端子Ｇとの間に、ＰチャネルＦＥＴ１２とＮチャネルＦＥＴ１３とを並列接続したインピーダンス制御部１４を配置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力端子に所定レベルの信号を出力することで、負荷を通電する負荷駆動回路において、
電源が投入された直後の一定期間に、前記出力端子のインピーダンスを一時的に高くするように制御して、前記負荷の誤動作を防止する誤動作防止手段を備えたことを特徴とする負荷駆動回路。
【請求項２】
信号出力部がＣＭＯＳ型で構成され、前記出力端子にロウレベルを出力することで前記負荷を通電する場合、
前記誤動作防止手段は、
前記信号出力部を構成するＮチャネルＭＯＳＦＥＴとグランドとの間に接続される、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの並列回路と、
前記信号出力部を構成するＦＥＴのゲートと、グランドとの間に接続される分圧回路とを備え、
前記並列回路を構成するＰチャネルＭＯＳＦＥＴのゲートをグランドに接続し、
前記並列回路を構成するＮチャネルＭＯＳＦＥＴのゲートに、前記分圧回路により分圧される電位点を接続して構成されることを特徴とする請求項１記載の負荷駆動回路。
【請求項３】
信号出力部がＣＭＯＳ型で構成され、前記出力端子にハイレベルを出力することで前記負荷を通電する場合、
前記誤動作防止手段は、
電源と、前記信号出力部を構成するＰチャネルＭＯＳＦＥＴとの間に接続される、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの並列回路と、
電源と、前記信号出力部を構成するＦＥＴのゲートとの間に接続される分圧回路とを備え、
前記並列回路を構成するＮチャネルＭＯＳＦＥＴのゲートを電源に接続し、
前記並列回路を構成するＰチャネルＭＯＳＦＥＴのゲートに、前記分圧回路により分圧される電位点を接続して構成されることを特徴とする請求項１記載の負荷駆動回路。
【請求項４】
前記負荷は、ＬＥＤであり、
前記出力端子より出力する信号により、前記ＬＥＤと直列に接続される駆動トランジスタを制御することを特徴とする請求項１乃至３の何れかに記載の負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力端子に所定レベルの信号を出力することで、負荷を通電する負荷駆動回路に関する。
【背景技術】
【０００２】
近年、低消費電力化の要請により、回路部品や素子の動作電圧について低圧化が進んでいる。例えば発光素子であるＬＥＤ（Light Emitting Diode）では、少ない消費電流で必要な光量が確保できるものが生産されている。ところが、斯様な構成のＬＥＤには、一方で微小な電流の変動（例えば数１００μＡ程度）が生じると、意図せずに点灯するという問題がある。
【０００３】
一般に、ＬＥＤの点灯はデジタル制御で行われる場合が多く、ＬＥＤを制御する際に誤点灯する領域の電圧（中間電圧）を出力しないようにして誤点灯を防止している。図３は、ＬＥＤの点灯制御を行う回路の一例を示す。電源ＶＢとグランドとの間には、ＰＮＰトランジスタ１，電流制限用の抵抗素子２，ＬＥＤ３の直列回路が接続されており、電源ＶＢとトランジスタ１のベースとの間には、プルアップ用の抵抗素子４が接続されている（ハイサイド駆動方式）。
【０００４】
制御回路５の信号出力部６（Ａ，Ｂ）は、電源端子Ｖとグランド端子Ｇとの間にＰチャネルＭＯＳＦＥＴ７，ＮチャネルＭＯＳＦＥＴ８が直列に接続されたＣＭＯＳ構成となっており、両者の共通接続点であるドレインが出力端子となり、トランジスタ１のベースに接続されている。ＦＥＴ７，８のゲートは、ＡＮＤゲート９の出力端子に接続されており、ＡＮＤゲート９の入力端子には、ＬＥＤ３の点灯制御を行うため、ＣＰＵにより出力されるデータと、パワーオンリセット回路（何れも図示せず）により出力されるパワーオンリセット（ＰＯＲ）信号とが与えられている。
【０００５】
尚、特許文献１には、上記従来構成との関連性は高くないが、複数の電源電圧を有する半導体集積回路において、高電圧と低電圧とが切り替わる場合に、内部電源駆動用トランジスタや出力用トランジスタの急激なコンダクタンス変化による内部降圧電圧の急激な変化やスイッチングノイズを防止して、動作マージンの確保を図る構成が開示されている。
【特許文献１】特開平７−３６５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような制御回路５では、ＣＭＯＳ構成の論理回路自体が、論理レベルの閾値付近の電圧では動作が不安定となるため、電源の投入直後や電源の瞬断が発生した場合には、ＦＥＴ７及び８に貫通電流が流れてＬＥＤ３が意図しない明滅動作を行うことがある。そのように意図しない点灯を防止するため、電源投入時には、ロウアクティブのＰＯＲ信号によりＦＥＴ８をオフするように制御している。
【０００７】
ここで、例えば図４に示すように、制御回路５の電源端子Ｖに供給される電源電圧が５Ｖである場合、ＰＯＲ信号がインアクティブとなる電圧は４Ｖ程度に設定されることが多い。すると、ＬＥＤ３の消費電流が少ない場合には、電源電圧が４Ｖに達する以前にＦＥＴ７及び８に流れる貫通電流によってＬＥＤ３が点灯することがあり、対策が不十分であることが問題となっている。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、負荷の誤動作をより確実に防止できる負荷駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の負荷駆動回路によれば、誤動作防止手段は、電源が投入された直後の一定期間に出力端子のインピーダンスを一時的に高くするように制御して、負荷の誤動作を防止する。すなわち、電源投入直後に負荷駆動用の信号出力が有意レベルになったとしても出力端子のインピーダンスが一時的に高くなるから、その際に負荷に通電される電流を通常動作時よりも小さくするように制限でき、その電流制限作用によって負荷の誤動作を防止することが可能となる。
【００１０】
請求項２記載の負荷駆動回路によれば、信号出力部がＣＭＯＳ型で構成され、出力端子にロウレベルを出力することで負荷を通電する場合、誤動作防止手段に、信号出力部を構成するＮチャネルＦＥＴとグランドとの間に接続される、ＰチャネルＦＥＴとＮチャネルＦＥＴとの並列回路を備える。この場合、電源投入時においてＣＭＯＳ構成の信号出力部に貫通電流が流れることに伴い出力端子のレベルが不定となり、負荷を通電させる方向にシンク電流が流れると、信号出力部を構成するＮチャネルＦＥＴがオンしているので、並列回路を構成するＰチャネルＦＥＴがオンする。これにより、信号出力部を構成するＮチャネルＦＥＴのソース電位は、ＰチャネルＦＥＴの閾値電圧ＶＴＰとなる。
【００１１】
この時、並列回路を構成するＮチャネルＦＥＴのゲート電位は、分圧回路により分圧されるため同ＦＥＴはオフする。すると、信号出力部を構成するＮチャネルＦＥＴのソース電位はＰチャネルＦＥＴの閾値電圧ＶＴＰとなり、同ゲート電位は、自身の閾値電圧ＶＴＮを加えた（ＶＴＰ＋ＶＴＮ）にクランプされる。したがって、上記ゲート電位のクランプ作用と並列回路を構成するＰチャネルＦＥＴの比較的高いオン抵抗（高インピーダンス状態）とによりシンク電流が制限されるので、負荷の誤動作を防止することができる。
一方、通常動作時において、信号出力部を構成するＮチャネルＦＥＴをオンさせる場合には、並列回路を構成するＮチャネルＦＥＴがオンすることで、同ＰチャネルＦＥＴ側はカットオフする。したがって、通常動作時の出力端子は低インピーダンス状態となるから、負荷に十分なレベルの電流を通電することができる。
【００１２】
請求項３記載の負荷駆動回路によれば、信号出力部がＣＭＯＳ型で構成され、出力端子にハイレベルを出力することで負荷を通電する場合、誤動作防止手段に、電源と、信号出力部を構成するＰチャネルＭＯＳＦＥＴとの間に接続される、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの並列回路を備える。
この場合、電源投入時においてＣＭＯＳ構成の信号出力部に貫通電流が流れることに伴い出力端子のレベルが不定となり、負荷を通電させる方向にソース電流が流れると、信号出力部を構成するＰチャネルＦＥＴがオンしているので、並列回路を構成するＮチャネルＦＥＴがオンする。これにより、信号出力部を構成するＰチャネルＦＥＴのドレイン電位はＮチャネルＦＥＴの閾値電圧ＶＴＮとなる。
【００１３】
この時、並列回路を構成するＰチャネルＦＥＴのゲート電位は、分圧回路により分圧されるためオフする。すると、信号出力部を構成するＰチャネルＦＥＴのドレイン電位はＮチャネルＦＥＴの閾値電圧ＶＴＮとなり、同ゲート電位は、自身の閾値電圧ＶＴＰを加えた（ＶＴＮ＋ＶＴＰ）にクランプされる。したがって、上記ゲート電位のクランプ作用と並列回路を構成するＮチャネルＦＥＴの比較的高いオン抵抗（高インピーダンス状態）とによりソース電流が制限されるので、負荷の誤動作を防止することができる。
一方、通常動作時において、信号出力部を構成するＰチャネルＦＥＴをオンさせる場合には、並列回路を構成するＰチャネルＦＥＴがオンすることで、同ＮチャネルＦＥＴ側はカットオフする。したがって、通常動作時の出力端子は低インピーダンス状態となるから、負荷に十分なレベルの電流を通電することができる。
【００１４】
請求項４記載の負荷駆動回路によれば、負荷がＬＥＤであり、出力端子より出力する信号によってＬＥＤと直列に接続される駆動トランジスタを制御するので、電源投入時において、ＬＥＤが微小な電流変動により誤点灯することを確実に防止できる。
【発明を実施するための最良の形態】
【００１５】
（第１実施例）
以下、本発明の第１実施例について図１を参照して説明する。尚、図３と同一部分には同一符号を付して説明を省略し、異なる部分についてのみ説明する。本実施例の制御回路１１（負荷駆動回路）は半導体集積回路として構成され、ＦＥＴ８のソースとグランド端子Ｇとの間に、アナログスイッチのように、ＰチャネルＭＯＳＦＥＴ１２とＮチャネルＭＯＳＦＥＴ１３との並列回路で構成されるインピーダンス制御部１４（誤動作防止手段）を配置している。
【００１６】
ＦＥＴ１２のゲートは、グランド端子Ｇに接続されている。ＦＥＴ７及び８のゲートとグランド端子Ｇとの間には、抵抗素子１５及び１６の直列回路（分圧回路）が接続されており、両者の共通接続点はＦＥＴ１３のゲートに接続されている。信号出力部６（Ａ，Ｂ）は、ＣＰＵ１７等により、出力ポート１８及びバッファ１９を介して出力されるデータにより制御される。尚、ＡＮＤゲート９は削除されている。また、出力端子であるＦＥＴ７及び８のドレインとトランジスタ１（駆動トランジスタ）のベースとの間には、抵抗素子２０が挿入されている。
【００１７】
次に、本実施例の作用について説明する。制御回路１１への電源投入時において、ＣＭＯＳ構成の信号出力部６に貫通電流が流れて出力端子のレベルが不定となり、ＬＥＤ３を通電させる方向にシンク電流が流れた場合、ＦＥＴ８がオンしているのでインピーダンス制御部１４を構成するＦＥＴ１２がオンする。これにより、ＦＥＴ８のソース電位はＦＥＴ１２の閾値電圧ＶＴＰとなるが、ＦＥＴ１３のゲート電位は分圧回路により分圧されるため、ＦＥＴ１３はオフする。
【００１８】
この時、ＦＥＴ８のゲート電位は、自身の閾値電圧ＶＴＮを加えた（ＶＴＰ＋ＶＴＮ）にクランプされる。したがって、上記ゲート電位のクランプ作用とＦＥＴ１２の比較的高いオン抵抗（高インピーダンス状態）とによりシンク電流，トランジスタ１のベース電流が制限されて、ＬＥＤ３が誤点灯することは防止される。また、ＦＥＴ１２がオンすることで、信号出力部６Ｂ側の出力端子に対して電流の回り込み（破線で示す）が発生することも防止される。
一方、通常動作時において、信号出力部６を構成するＦＥＴ８をオンさせる場合には、ＦＥＴ１３がオンすることでＦＥＴ１２側はカットオフする。したがって、通常動作時の出力端子は低インピーダンス状態となり、ＬＥＤ３に十分なレベルの電流を通電することができる。
【００１９】
以上のように本実施例によれば、インピーダンス制御部１４は、電源が投入された直後の一定期間に出力端子のインピーダンスを一時的に高くするように制御してＬＥＤ３の誤点灯を防止するので、電源投入直後に出力端子がロウレベルになったとしても、出力端子のインピーダンスが一時的に高くなるから、その際にＬＥＤ３に通電される電流を通常動作時よりも小さくするように制限でき、その電流制限作用によって負荷の誤動作を防止することが可能となる。
【００２０】
具体的には、制御回路１１の信号出力部６がＣＭＯＳ型で構成され、出力端子にロウレベルを出力することでトランジスタ１をオンさせてＬＥＤ３を通電する場合、信号出力部６を構成するＦＥＴ８とグランド端子Ｇとの間に、ＰチャネルＦＥＴ１２とＮチャネルＦＥＴ１３とを並列接続したインピーダンス制御部１４を配置した。したがって、電源投入時の一定期間は、ＦＥＴ１２側がオンすることで出力端子を高インピーダンス状態として、通常動作時には、ＦＥＴ８をオンさせる制御信号によりＦＥＴ１３側がオンすることで出力端子を低インピーダンス状態にすることができる。
【００２１】
（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と異なる部分について説明する。第２実施例は、ＬＥＤ３をロウサイド駆動する場合の適用例を示す。電源ＶＢとグランドとの間には、電流制限用の抵抗素子２１，ＬＥＤ３，ＮＰＮトランジスタ２２（駆動トランジスタ）の直列回路が接続されており、トランジスタ２２のベースとグランドとの間には、プルダウン用の抵抗素子２３が接続されている。
【００２２】
制御回路（負荷駆動回路）２４では、信号出力部６の構成は第１実施例と同様であるが、ＮチャネルＦＥＴ２５とＰチャネルＦＥＴ２６とを並列接続したインピーダンス制御部（誤動作防止手段）２７は、電源端子ＶとＦＥＴ７のソースとの間に配置されている。ＦＥＴ２５のゲートは、電源端子Ｖに接続されている。ＦＥＴ７及び８のゲートと電源端子Ｖとの間には、抵抗素子２８及び２９の直列回路（分圧回路）が接続されており、両者の共通接続点はＦＥＴ２６のゲートに接続されている。
【００２３】
次に、第２実施例の作用について説明する。制御回路２４への電源投入時において、ＣＭＯＳ構成の信号出力部６に貫通電流が流れて出力端子のレベルが不定となり、ＬＥＤ３を通電させる方向にソース電流が流れた場合、ＦＥＴ７がオンしているのでインピーダンス制御部２７を構成するＦＥＴ２５がオンする。これにより、ＦＥＴ７のソース電位はＦＥＴ２５の閾値電圧ＶＴＮとなるが、ＦＥＴ２６のゲート電位は分圧回路により分圧されるため、ＦＥＴ２６はオフする。
【００２４】
この時、ＦＥＴ７のゲート電位は、自身の閾値電圧ＶＴＰを加えた（ＶＴＮ＋ＶＴＰ）にクランプされる。したがって、上記ゲート電位のクランプ作用とＦＥＴ２５の比較的高いオン抵抗（高インピーダンス状態）とによりソース電流，トランジスタ２２のベース電流が制限されて、ＬＥＤ３が誤点灯することは防止される。一方、通常動作時において、信号出力部６を構成するＦＥＴ７をオンさせる場合には、ＦＥＴ２６がオンすることでＦＥＴ２５側はカットオフする。したがって、通常動作時の出力端子は低インピーダンス状態となり、ＬＥＤ３に十分なレベルの電流を通電することができる。
【００２５】
以上のように第２実施例によれば、制御回路２４の出力端子にハイレベルを出力することでトランジスタ２２をオンさせてＬＥＤ３を通電する場合、電源端子Ｖと信号出力部６を構成するＦＥＴ７との間に、ＮチャネルＦＥＴ２５とＰチャネルＦＥＴ２６とを並列接続したインピーダンス制御部２７を配置した。したがって、電源投入時の一定期間は、ＦＥＴ２５側がオンすることで出力端子を高インピーダンス状態として、通常動作時には、ＦＥＴ７をオンさせる制御信号によりＦＥＴ２６側がオンすることで出力端子を低インピーダンス状態にすることができる。
【００２６】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
負荷はＬＥＤに限ることなく、直流電流によって駆動される負荷であれば適用が可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施例であり、ＬＥＤの制御回路を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】従来技術を示す図１相当図
【図４】電源投入時における各部の電圧変化を示す図
【符号の説明】
【００２８】
図面中、１はＰＮＰトランジスタ（駆動トランジスタ）、３はＬＥＤ（負荷）、６は信号出力部、７はＰチャネルＭＯＳＦＥＴ、８はＮチャネルＭＯＳＦＥＴ、１１は制御回路（負荷駆動回路）、１２はＰチャネルＭＯＳＦＥＴ、１３はＮチャネルＭＯＳＦＥＴ、１４はインピーダンス制御部（誤動作防止手段）、１５及び１６は抵抗素子（分圧回路）、２２はＮＰＮトランジスタ（駆動トランジスタ）、２４は制御回路（負荷駆動回路）、２５はＮチャネルＭＯＳＦＥＴ、２６はＰチャネルＭＯＳＦＥＴ、２７はインピーダンス制御部（誤動作防止手段）、２８及び２９は抵抗素子（分圧回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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