(57)【要約】【課題】基板実装のリフロー時の接合不良を防止する半導体チップと半導体装置およびそれらの製造方法を提供することを目的とする。【解決手段】半導体チップ１の裏面にシリコン粒子を付着させたシリコン粒子付着領域５ｂを形成することにより、半導体チップ裏面とダイボンド材との接合面に低密着界面の領域が形成され、リフローの際に生じる接合界面でのひずみが緩和されるため、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができる。【選択図】図１
2010129935.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つ以上の第１の電極パッドと素子回路が形成された主面に対する裏面に、シリコン粒子非付着領域とシリコン粒子を付着させたシリコン粒子付着領域とを形成することを特徴とする半導体チップ。
【請求項２】
前記シリコン粒子付着領域を前記半導体チップの裏面外周部で前記半導体チップの各辺に沿った領域に形成し、前記半導体チップ裏面の前記シリコン粒子付着領域の内面部に前記シリコン粒子非付着領域を形成することを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記シリコン粒子付着領域と前記シリコン粒子非付着領域との境界線が波形であることを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記シリコン粒子付着領域を前記半導体チップの裏面外周コーナ部に形成することを特徴とする請求項１に記載の半導体チップ。
【請求項５】
前記シリコン粒子付着領域により前記シリコン粒子非付着領域が複数の区画に分割されるように前記シリコン粒子付着領域および前記シリコン粒子非付着領域を形成することを特徴とする請求項１に記載の半導体チップ。
【請求項６】
前記シリコン粒子の直径が１０ｎｍ以下であることを特徴とする請求項１〜請求項５のいずれかに記載の半導体チップ。
【請求項７】
前記シリコン粒子の付着厚が５ｎｍ以上であることを特徴とする請求項１〜請求項５のいずれかに記載の半導体チップ。
【請求項８】
前記シリコン粒子付着領域の幅が前記半導体チップのチップ厚以上であることを特徴とする請求項２に記載の半導体チップ。
【請求項９】
前記シリコン粒子非付着領域を分割する前記シリコン粒子付着領域の幅が前記半導体チップのチップ厚以上であることを特徴とする請求項５に記載の半導体チップ。
【請求項１０】
請求項１〜請求項９のいずれかに記載の半導体チップを、配線部材のダイパッド上にダイボンド材を介して接合してなり、前記半導体チップの裏面の前記シリコン粒子付着領域に前記ダイパッドとの低密着界面の領域が形成されることを特徴とする半導体装置。
【請求項１１】
前記配線部材に第２の電極パッドを設け、前記第１の電極パッドと前記第２の電極パッドとをワイヤで接続し、前記半導体チップと前記配線部材の上面と前記ワイヤを封止樹脂で封止することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
裏面領域にシリコン粒子付着領域を形成するに際し、
テープ粘着材が塗布されたＵＶ変性型ダイシングテープに複数の溝を形成する工程と、
前記シリコン粒子付着領域の幅で前記溝周辺のみにＵＶ照射する工程と、
前記ダイシングテープに形成した複数の前記溝の位置と半導体ウェ−ハのスクライブレーンの位置を合わせ込んで前記半導体ウェ−ハを貼り付ける工程と、
前記溝に至るまで前記半導体ウェーハを切断して半導体チップの裏面の前記シリコン粒子付着領域にシリコン粒子を付着させる工程と
を有することを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイボンド材を用いて半導体チップをダイパッドに接合して形成される半導体装置とその半導体チップおよび半導体チップの製造方法に関する。
【背景技術】
【０００２】
以下、従来の半導体チップ，半導体装置および半導体チップの製造方法について、図１６〜図１９を用いて説明する。
図１６（ａ）は従来の半導体チップ表面を示す構成図で、図１６（ｂ）は従来の半導体チップ裏面を示す構成図である。
【０００３】
図１６に示す従来の半導体チップにおいて、１は半導体チップ、２は電極パッド、３は素子回路領域、５ａはシリコン粒子非付着領域である。半導体チップ１表面には素子回路領域３とその周囲に電極パッド２が形成される。また、半導体チップ１裏面にはシリコン粒子等は付着されず、シリコン粒子非付着領域５ａとなる。
【０００４】
以上のように構成された従来の半導体チップの製造方法を説明する。
図１７は従来の半導体チップの製造方法を示す工程断面図であり、図１７（ａ）は従来の半導体チップの製造方法におけるウェーハマウント工程を示す断面図、図１７（ｂ）は従来の半導体チップの製造方法におけるダイシング工程を示す断面図、図１７（ｃ）は従来の半導体チップの製造方法におけるＵＶ照射工程を示す断面図、図１７（ｄ）は従来の半導体チップの製造方法におけるピックアップ工程を示す断面図である。
【０００５】
図１７において、１は半導体チップ、７はテープ基材、８はテープ粘着材、１０はブレード、１１は溝、１２はＵＶランプ、１３はＵＶ光、１７は半導体ウェーハ、１８はスクライブレーン、１９はピックアップピン、２０はコレットである。
【０００６】
まず、図１７（ａ）に示すように、半導体ウェーハ１７の裏面側にテープ基材７とテープ粘着材８を一体化したＵＶ変性型ダイシングテープのテープ粘着材８面側を貼り合わせる（ウェーハマウント工程）。
【０００７】
次に、図１７（ｂ）に示すように、半導体ウェーハ１７のスクライブレーン１８に該当する部位に対し、半導体ウェーハ１７とテープ基材７の上層とテープ粘着材８をブレード１０で溝１１を形成しながら切断し、半導体チップ１に分離する（ダイシング工程）。
【０００８】
次に、図１７（ｃ）に示すように、テープ基材７側からＵＶランプ１２のＵＶ光１３を照射し、ＵＶ光１３が透過してテープ粘着材８の粘着力を低下させる（ＵＶ照射工程）。
最後に、図１７（ｄ）に示すように、ピックアップピン１９でテープ基材７側から突き上げ、半導体チップ１をコレット２０で拾い上げ、半導体チップ１を単体とする（ピックアップ工程）。
【０００９】
上記の工程を経て、半導体チップ１を搭載する半導体装置の製造工程に移行する。
次に、半導体チップ１を搭載する半導体装置について説明する。
図１８は従来の半導体装置の構成を示す図であり、図１８（ａ）は従来の半導体装置の封止樹脂を透視した上面図、図１８（ｂ）は従来の半導体装置における半導体チップ裏面側を示す図、図１８（ｃ）は従来の半導体装置の構成を示す断面図、図１８（ｄ）は従来の半導体装置の要部拡大図であり、図１８（ｃ）に示すＧ部を拡大した内部構成図である。
【００１０】
図１８に示す従来の半導体装置において、１は半導体チップ、２は半導体チップ１の電極パッド、３は素子回路領域、２１は半導体装置の電極パッド、２２は半導体チップ１の搭載部となるダイパッド、２３は半導体装置の外部端子となるボール、２４は半導体チップの搭載基板となる配線部材、２５は半導体チップ１を接続するダイボンド材、２６は半導体チップ１と半導体装置を接続するワイヤ、２７は半導体チップ１を樹脂封止する封止樹脂、２８ａは半導体チップ１とダイボンド材２５との固着界面である。
【００１１】
以上のように構成された従来の半導体装置について説明する。
図１８（ａ）、図１８（ｃ）に示すように、従来の半導体装置は、電極パッド２と素子回路領域３を表面に形成した半導体チップ１の裏面側を電極パッド２１とダイパッド２２を有した配線部材２４のダイパッド２１上にダイボンド材２５を介して接合し、半導体チップ１の電極パッド２と配線部材２４の電極パッド２１をワイヤ２６で接続し、半導体チップ１と配線部材２４の上面とワイヤ２６を封止樹脂２７で封止した構成である。
【００１２】
また、図１８（ｂ）、図１８（ｄ）に示すように、半導体チップ１の裏面側と配線部材２４のダイパッド２２はダイボンド材２５を介して接合するため、半導体チップ１の裏面側とダイボンド材２５は全面で固着界面２８ａを形成する構成である。
【００１３】
さらに、従来の半導体装置を電子機器の実装基板上に接合する場合の構成を説明する。
図１９は従来の半導体装置の実装構造を説明する図であり、従来の半導体装置におけるリフロー環境下での接合不良を説明する断面模式図である。
【００１４】
図１９において、１は半導体チップ、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２６はワイヤ、２７は封止樹脂、２９は実装基板、３０、３１は応力、３４は剥離、３５は接合不良である。
【００１５】
図１９に示すように、リフロー環境下では半導体装置は高温となり、半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２９の熱膨張率の差異により、室温環境下とは異なる内部構成の変形が生じる。従来、この種の半導体装置の内部構成では界面極所に熱応力が集中し、半導体チップ１の裏面側界面で一気に全領域の剥離３４へと成長する。全領域の剥離３４は配線部材２４の反りに影響し、平坦性を維持する機能を著しく欠き、基板実装との接合不良３５に至っていた。
【００１６】
このような状況で、より高密度に実装することができるように、半導体チップ１の電極パッド２と素子回路領域３を形成した表面側以外の面に少なくとも１つ以上の溝が設けられている半導体装置も公開されている（例えば、特許文献１参照）。
【特許文献１】特開２００１−３３８９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、素子回路の多機能高集積化が進むにつれ、電極パッドの数は増大し、チップサイズは拡大している。一方で半導体チップを搭載する半導体装置は小型・薄型化が進み、上記のような構造、製造方法では、半導体装置の耐湿性と剛性が低下し、基板実装のリフロー時に接合不良を生じ、半導体装置としての品質が確保できないという問題点を有していた。
【００１８】
また、溝が形成された従来の半導体チップでは、半導体チップの裏面の溝加工が必要なため、半導体チップの溝加工の際に生じるチッピング等を防止するためにブレード回転数や送り速度と言ったダイシング条件が制約され、加工時間と加工コストが増加していた。
しかも極薄の半導体チップは溝部で著しく抗折強度が低下し、この種の半導体チップを搭載する半導体装置を安定して製造できないという問題点も有していた。
【００１９】
本発明は上記従来の問題点を解決するものであり、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止する半導体チップと半導体装置およびそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の半導体チップは、少なくとも１つ以上の第１の電極パッドと素子回路が形成された主面に対する裏面に、シリコン粒子非付着領域とシリコン粒子を付着させたシリコン粒子付着領域とを形成することを特徴とする。
【００２１】
また、前記シリコン粒子付着領域を前記半導体チップの裏面外周部で前記半導体チップの各辺に沿った領域に形成し、前記半導体チップ裏面の前記シリコン粒子付着領域の内面部に前記シリコン粒子非付着領域を形成することを特徴とする。
【００２２】
また、前記シリコン粒子付着領域と前記シリコン粒子非付着領域との境界線が波形であることを特徴とする。
また、前記シリコン粒子付着領域を前記半導体チップの裏面外周コーナ部に形成することを特徴とする。
【００２３】
また、前記シリコン粒子付着領域により前記シリコン粒子非付着領域が複数の区画に分割されるように前記シリコン粒子付着領域および前記シリコン粒子非付着領域を形成することを特徴とする。
【００２４】
また、前記シリコン粒子の直径が１０ｎｍ以下であることを特徴とする。
また、前記シリコン粒子の付着厚が５ｎｍ以上であることを特徴とする。
また、前記シリコン粒子付着領域の幅が前記半導体チップのチップ厚以上であることを特徴とする。
【００２５】
また、前記シリコン粒子非付着領域を分割する前記シリコン粒子付着領域の幅が前記半導体チップのチップ厚以上であることを特徴とする。
さらに、本発明の半導体装置は、前記半導体チップを配線部材のダイパッド上にダイボンド材を介して接合してなり、前記半導体チップの裏面の前記シリコン粒子付着領域に前記ダイパッドとの低密着界面の領域が形成されることを特徴とする。
【００２６】
また、前記配線部材に第２の電極パッドを設け、前記第１の電極パッドと前記第２の電極パッドとをワイヤで接続し、前記半導体チップと前記配線部材の上面と前記ワイヤを封止樹脂で封止することを特徴とする。
【００２７】
さらに、本発明の半導体チップの製造方法は、裏面領域にシリコン粒子付着領域を形成するに際し、テープ粘着材が塗布されたＵＶ変性型ダイシングテープに複数の溝を形成する工程と、前記シリコン粒子付着領域の幅で前記溝周辺のみにＵＶ照射する工程と、前記ダイシングテープに形成した複数の前記溝の位置と半導体ウェ−ハのスクライブレーンの位置を合わせ込んで前記半導体ウェ−ハを貼り付ける工程と、前記溝に至るまで前記半導体ウェーハを切断して半導体チップの裏面の前記シリコン粒子付着領域にシリコン粒子を付着させる工程とを有することを特徴とする。
【００２８】
以上により、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができる。
【発明の効果】
【００２９】
以上のように、半導体チップの裏面にシリコン粒子を付着させた領域を形成することにより、半導体チップ裏面とダイボンド材との接合面に低密着界面の領域が形成され、リフローの際に生じる接合界面でのひずみが緩和されるため、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができる。
【発明を実施するための最良の形態】
【００３０】
本発明は、半導体チップの裏面にシリコン粒子を付着させた領域を形成することにより、半導体チップの裏面側を配線部材のダイパッド上にダイボンド材を介して接合する際、シリコン粒子が分子間力でのみ付着しているため、遊離しやすく、半導体チップ裏面とダイボンド材との接合面に低密着界面の領域が形成され、リフローの際の高温環境下で半導体チップとダイボンド材と配線部材と封止樹脂との熱膨張率の差異により生じる応力に逆らわずに半導体チップ裏面とダイボンド材との接合が解除されるので、接合界面でのひずみが緩和され、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができる。
【００３１】
以下、本発明の実施例について、図面を参照しながら説明する。
（実施例１）
まず、実施例１における半導体チップ，半導体装置およびそれらの製造方法について、図１〜図５を用いて説明する。
【００３２】
図１は実施例１の半導体チップを示しており、図１（ａ）は実施例１の半導体チップ表面を示す構成図、図１（ｂ）は実施例１の半導体チップ裏面を示す構成図である。
図１（ａ）、（ｂ）において、１は半導体チップ、２は電極パッド、３は素子回路領域、５ａはシリコン粒子非付着領域、５ｂはシリコン粒子付着領域である。
【００３３】
半導体チップ１の裏面外周部で半導体チップ１の各辺に沿った領域にシリコン粒子付着領域５ｂと、半導体チップ１におけるシリコン粒子付着領域５ｂの内側の裏面内面部にシリコン粒子非付着領域５ａを形成することにより、半導体チップ１の裏面外周部で前記半導体チップの各辺に沿った領域のみシリコン粒子が分子間力でのみ付着しているため、半導体チップ１から遊離しやすく、半導体チップ１に低密着界面の領域を形成できる。
【００３４】
シリコン粒子の直径は、ブレードで切削する砥粒の大きさに依存し、砥粒が大きい程、切削時間が少なくてすむが、その反面、半導体チップのチッピングサイズは大きくなる。切削時間の増加を抑制すると共に、チッピングを小さくするためには、砥粒の大きさを制御し、シリコン粒子の直径を１０ｎｍ以下とすることが望ましい。また、シリコン粒子の直径を１０ｎｍ以下とすることにより、シリコン粒子の自重が小さくなり、半導体チップ裏面とシリコン粒子とのなす間隔が小さいため、間隔の二乗に反比例する分子間力は大きくなる。このため、半導体チップ１の裏面外周部で前記半導体チップの各辺に沿った領域は、緻密にシリコン粒子を付着させた領域を形成できる。
【００３５】
半導体チップ１の裏面とダイボンド材との間隔が小さい場合、ダイボンド材の化学結合力が顕著に作用し、シリコン粒子の分子間力を無効にするため、シリコン粒子の付着厚を標準的シリコン粒子の半径以上とすることが望ましい。シリコン粒子の付着厚を標準的シリコン粒子の半径以上すなわち５ｎｍ以上とすることにより、緻密にシリコン粒子を付着させた領域を形成できると共にシリコン粒子のみがダイボンド材の化学結合に作用し、一方で半導体チップ１の裏面外周部はシリコン粒子を介して一定間隔を保持しているためダイボンド材の化学結合の影響を直接的に受けない。よって、半導体チップ１の裏面外周部で前記半導体チップの各辺に沿った領域は、半導体チップ１の裏面とダイボンド材との間隔を安定して確保でき、半導体チップ１の裏面側を配線部材のダイパッド上にダイボンド材を介して接合する際、裏面外周部はダイボンド材の化学結合の影響を直接的に受けないため、半導体チップ１の裏面とダイボンド材との接合面に低密着界面の領域を安定して形成する効果が得られる。
【００３６】
また、低密着界面は一定以上の領域を以って、接合界面でのひずみを緩和する効果が得られる。各接合界面のひずみは３次元的に分散するため、チップ厚側のひずみもまたチップ裏面側の界面に影響し、低密着界面がチップ厚以下の場合、チップ厚側に生じる接合界面でのひずみを十分に緩和しきれず剥離を生じる可能性がある。半導体チップ１の外周部に形成されたシリコン粒子付着領域５ｂの幅（図１（ｂ）に示すｔ）を半導体チップ１のチップ厚以上にすることにより、チップ厚側に生じる封止樹脂界面でのひずみを半導体チップ１のチップ厚以上のシリコン粒子付着領域５ｂが十分に緩和するため、低密着界面の領域を十分に確保する効果が得られる。
【００３７】
以上のように構成された実施例１の半導体チップの製造方法を説明する。
図２，図３は実施例１における半導体チップの製造方法を示す工程断面図である。図２（ａ），図２（ｂ）は実施例１の半導体チップの製造方法におけるテープ貼り付け工程を示す工程断面図であり、図２（ｂ）は図２（ａ）のＡ部拡大図である。図２（ｃ）は実施例１の半導体チップの製造方法におけるテープ加工工程を示す工程断面図、図２（ｄ），図２（ｅ）は実施例１の半導体チップの製造方法におけるマスキングＵＶ照射工程を示す工程断面図であり、図２（ｅ）は図２（ｄ）のＢ部拡大図である。図２（ｆ）は実施例１の半導体チップの製造方法におけるセパレータ剥がし工程を示す工程断面図である。図３（ａ），図３（ｂ）は実施例１の半導体チップの製造方法におけるウェーハマウント工程を示す工程断面図であり、図３（ｂ）は図３（ａ）のＣ部拡大図である。図３（ｃ），図３（ｄ）は実施例１の半導体チップの製造方法におけるダイシング工程を示す工程断面図であり、図３（ｄ）は図３（ｃ）のＤ部拡大図である。図３（ｅ），図３（ｆ）は実施例１の半導体チップの製造方法におけるＵＶ照射工程を示す工程断面図であり、図３（ｆ）は図３（ｅ）のＥ部拡大図である。図３（ｇ）は実施例１の半導体チップの製造方法におけるピックアップ工程を示す工程断面図である。
【００３８】
図２，図３において、１は半導体チップ、４はシリコン粒子、５ａはシリコン粒子非付着領域、５ｂはシリコン粒子付着領域、６はフレーム、７はテープ基材、８はテープ粘着材、８ｂは低粘着性テープ粘着材、９はセパレータ、１０はブレード、１１は溝、１２はＵＶランプ、１３はＵＶ光、１４はマスク、１５は開口部、１６は剥離テープ、１９はピックアップピン、２０はコレットである。
【００３９】
まず、図２（ａ）、（ｂ）に示すように、フレーム６にテープ基材７とテープ粘着材８とセパレータ９が一体となったＵＶ変性型ダイシングテープのセパレータ９側を貼り合わせる（テープ貼り付け工程）。
【００４０】
次に、図２（ｃ）に示すように、ＵＶ変性型ダイシングテープのテープ基材７の上層部とテープ粘着材８とセパレータ９に対し、半導体ウェーハ１７のスクライブレーン１８に該当する部位に沿って、かつ半導体ウェーハ１７の外周より広範囲に、セパレータ９側からブレード１０で複数の溝１１を形成しながら切削する。
【００４１】
複数形成とは少なくとも縦横各３本で１組の構成を示し、中央の１本の溝１１はウェーハに形成されたスクライブレーンと平面上で同一配置となり、中央の１本に平行した２本の溝１１が両脇に配置される。中央の１本の溝１１を形成した構成により、ウェーハマウント後のダイシングではブレードがダイシングテープに接触しないため、テープ基材７やテープ粘着材８の切削屑を発生しない。したがって、不純物を添加しない高純度のシリコン粒子を発生させることができる。また、両脇の２本の溝１１を形成した構成により、ダイシング時に発生するシリコン粒子を含有した切削水の浸透を溝１１で遮断し、シリコン粒子付着領域を確実に規制することができる。また、溝１１の形成をブレード１０で行うことにより、多種多様な製品への展開が容易であり、既存部材の適用が可能である（テープ加工工程）。
【００４２】
次に、図２（ｄ）、（ｅ）に示すように、シリコン粒子付着領域５ｂが形成される部分が開口するようなマスク１４を使用し、テープ基材７側からＵＶランプ１２のＵＶ光１３を照射し、マスク１４の開口部１５からＵＶ光１３が透過して、開口部１５に該当する位置のテープ粘着材８の粘着力を低下させる（マスキングＵＶ照射工程）。
次に、図２（ｆ）に示すように、剥離テープ１６をＵＶ変性型ダイシングテープのセパレータ９側に貼り合わせた後にセパレータ９と一緒に剥離テープ１６を剥がす（セパレータ剥がし工程）。
【００４３】
次に、図３（ａ）、（ｂ）に示すように、スクライブレーン１８の中心位置とテープ加工した複数の溝１１の中心位置を画像認識で合わせ、半導体ウェーハ１７の裏面側とＵＶ変性型ダイシングテープのテープ粘着材８側を貼り合わせる。半導体ウェーハ１７外周より広範囲に溝１１を形成することにより、画像認識により位置合わせを精度良く実行できる（ウェーハマウント工程）。
【００４４】
次に、図３（ｃ）、（ｄ）に示すように、半導体ウェーハ１７のスクライブレーン１８に該当する部位に対し、ブレード１０で溝１１に至るように半導体ウェーハ１７を切削し、半導体チップ１に分離する。この際、予めテープ加工工程で溝１１を形成しているので、ダイシングブレードがシリコン粒子４以外の切削物は発生しない。
【００４５】
また、半導体チップの裏面に粘着力を低下させた低粘着性テープ粘着材８ｂを形成しているので、切削時に発生したシリコン粒子がブレード１０の機械的作用により半導体チップ１の裏面側のＵＶ光１３が照射された領域に滲入し、半導体チップ１の裏面側とテープ粘着材８ｂが貼り合わさった位置で滲入を阻止できる。その後、半導体チップ１の表面はスピンナーで洗浄・乾燥する。スピンナーの洗浄・乾燥では、半導体チップ１の裏面側に付着したシリコン粒子４は除去されないため、半導体チップ１の裏面側にシリコン粒子付着領域５ｂとシリコン粒子非付着領域５ａを実現できる（ダイシング工程）。
【００４６】
次に、図３（ｅ）、（ｆ）に示すように、テープ基材７側からＵＶランプ１２のＵＶ光１３を照射し、ＵＶ光１３が透過してテープ粘着材８の粘着力を低下させる（ＵＶ照射工程）。
【００４７】
次に、図３（ｇ）に示すように、ピックアップピン１９でテープ基材７側から突き上げ、半導体チップ１をコレット２０で拾い上げ、半導体チップ１を単体とする（ピックアップ工程）。
上記の工程を経て、実施例１の半導体チップを搭載する半導体装置の製造工程に移行する。
【００４８】
次に、実施例１における半導体チップ１を搭載する半導体装置について図４を用いて説明する。
図４は実施例１の半導体装置の構成を示す図であり、図４（ａ）は実施例１の半導体装置の封止樹脂を透視した上面図、図４（ｂ）は実施例１の半導体装置における半導体チップ裏面側を示す図、図４（ｃ）は実施例１の半導体装置の構成を示す断面図、図４（ｄ）は実施例１の半導体装置の要部拡大図であり、図４（ｃ）に示すＦ部を拡大した内部構成図である。
【００４９】
図４に示す従来の半導体装置において、１は半導体チップ、２は電極パッド、３は素子回路領域、２１は電極パッド、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２６はワイヤ、２７は封止樹脂、２８ａは固着界面、２８ｂは低密着界面である。
【００５０】
図４（ａ）、（ｃ）に示すように、実施例１の半導体装置は、電極パッド２と素子回路領域３を表面に形成した半導体チップ１の裏面側を電極パッド２１とダイパッド２２を有した配線部材２４のダイパッド２２上にダイボンド材２５を介して接合し、半導体チップ１の電極パッド２と配線部材２４の電極パッド２１をワイヤ２６で接続し、半導体チップ１と配線部材２４の上面とワイヤ２０を封止樹脂２７で封止した構成である。
【００５１】
また、図４（ｂ）、（ｄ）に示すように、半導体チップ１の裏面側と配線部材２４のダイパッド２２はダイボンド材２５を介して接合する。半導体チップ１の裏面外周部で半導体チップ１の各辺に沿った領域にシリコン粒子が分子間力でのみ付着しているため、遊離しやすく、半導体チップ１の裏面とダイボンド材２５との接合面に低密着界面の領域を形成できる。
【００５２】
さらに、実施例１の半導体装置を電子機器の実装基板上に接合する場合の構成を説明する。
図５は実施例１の半導体装置の実装構造を説明する図であり、図５（ａ）は実施例１の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図、図５（ｂ）は実施例１の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図である。
【００５３】
図５（ａ）、（ｂ）において、１は半導体チップ、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２９は実装基板、３０と３１は応力、３２ａは半導体チップ１の裏面とダイボンド材２５とが密着する密着領域、３２ｂは半導体チップ１の裏面とダイボンド材２５とが強く密着しない低密着領域、３３は実装基板２９に半導体装置が良好に接合している接合良好箇所である。
【００５４】
以上のように構成された実施例１の半導体装置の実装基板上に接合する状況について説明する。
図５（ａ）、（ｂ）に示すように、リフロー環境下では半導体装置は高温となり、半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２７の熱膨張率の差異により、室温環境下とは異なる内部構成の変形が生じる。実施例１の半導体装置の内部構成では半導体チップ１の裏面外周部で半導体チップ１の各辺に沿った領域に半導体チップ１の裏面とダイボンド材２５との接合面に低密着界面の領域を形成しているので、応力に応じて半導体チップ１の裏面とダイボンド材２５との接合が解除されて界面極所の熱応力を低密着界面の領域で緩和し、半導体装置と実装基板との接合を維持することができ、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができる。
（実施例２）
次に、実施例２における半導体チップ，半導体装置およびそれらの製造方法について、図６〜図９を用いて説明する。
【００５５】
図６は実施例２の半導体チップを示しており、図６（ａ）は実施例２の半導体チップ表面を示す構成図、図６（ｂ）は実施例２の半導体チップ裏面を示す構成図である。
図６（ａ）、（ｂ）において、１は半導体チップ、２は電極パッド、３は素子回路領域、５ａはシリコン粒子非付着領域、５ｂはシリコン粒子付着領域である。
【００５６】
半導体チップ１の裏面外周部にシリコン粒子を付着させたシリコン粒子付着領域５ｂと、半導体チップ１におけるシリコン粒子付着領域５ｂの内側の裏面内面部に境界線が波形となるシリコン粒子を付着させないシリコン粒子非付着領域５ａを形成することにより、半導体チップ１の裏面側を配線部材のダイパッド上にダイボンド材を介して接合する際、半導体チップ１の裏面外周部と裏面内面部の境界線が波形を描き前記裏面外周部における前記境界線までの領域のみにシリコン粒子が分子間力でのみ付着しているため、シリコン粒子は半導体チップから遊離しやすく、半導体チップ１に低密着界面の領域を形成できる。また、半導体チップ１の裏面外周部と裏面内面部の境界線が波形を描くことにより、接合界面でのひずみを四方八方に分散できる。
【００５７】
以上のように構成された実施例２の半導体チップの製造方法を説明する。
図７は実施例２の半導体チップの製造方法における特徴的な工程を示し、図７（ａ）は実施例２の半導体チップのテープ加工工程を示す概略上面図、図７（ｂ）は実施例２の半導体チップのウェーハマウント工程を示す概略上面図である。
【００５８】
実施例２における半導体チップの製造方法は、テープ加工工程とウェーハマウント工程およびダイシング工程以外は実施例１における半導体チップの製造方法と同様であるので説明を省略する。
【００５９】
図７（ａ）、（ｂ）において、６はフレーム、８はテープ粘着材、９はセパレータ、１０はブレード、１１は溝、１７は半導体ウェーハである。
図７（ａ）に示すように、ＵＶ変性型ダイシングテープのテープ基材７の上層部とテープ粘着材８とセパレータ９に対し、半導体ウェーハ１７のスクライブレーン１８に該当する部位に対し、４５°の角度に交差する方向で、かつ半導体ウェーハ１７の外周からはみ出す程度に、セパレータ９側からブレード１０で複数の溝１１を形成しながら切削する（テープ加工工程）。
【００６０】
また、図７（ｂ）に示すように、スクライブレーン１８とテープ加工した複数の溝１１が４５°の角度に交差するように、半導体ウェーハ１７の裏面側とＵＶ変性型ダイシングテープのテープ粘着材側を貼り合わせる。半導体ウェーハ１７外周より広範囲に溝１１を形成することにより、画像認識により位置合わせを精度良く実行できる（ウェーハマウント工程）。
【００６１】
その後、半導体ウェーハ１７のスクライブレーン１８に該当する部位に対し、半導体ウェーハ１７とテープ基材７の上部とテープ粘着材８をブレード１０で溝を形成しながら切削し、半導体チップ１に分離する。この際、半導体チップ１の裏面の各辺に交差する形で溝を形成しているので、切削時に発生したシリコン粒子がブレード１０の機械的作用により半導体チップ１の裏面側に滲入し、半導体チップ１の裏面側とテープ粘着材８が貼り合わさった位置で止まる。半導体チップ１の裏面の各辺に交差する形の溝が、半導体チップ１の裏面外周部と裏面内面部の境界線の一部に相当し、裏面外周部における境界線までの領域に波形を描きつつシリコン粒子が滲入する。その後、半導体チップ１の表面をスピンナーで洗浄・乾燥する。スピンナーの洗浄・乾燥では、半導体チップ１の裏面側に付着したシリコン粒子は除去されないため、半導体チップ１の裏面側に、境界線が波形のシリコン粒子の非付着領域５ａとシリコン粒子の付着領域５ｂを形成できる（ダイシング工程）。
【００６２】
上記の工程を経て、実施例２の半導体チップを搭載する半導体装置の製造工程に移行する。
次に、実施例２における半導体チップ１を搭載する半導体装置について図８を用いて説明する。
【００６３】
図８は実施例２の半導体装置の構成を示す図であり、図８（ａ）は実施例２の半導体装置の封止樹脂を透視した上面図、図８（ｂ）は実施例２の半導体装置における半導体チップ裏面側を示す図、図８（ｃ）は実施例２の半導体装置の構成を示す断面図である。
【００６４】
図８に示す実施例２の半導体装置において、１は半導体チップ、２は電極パッド、３は素子回路領域、２１は電極パッド、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２６はワイヤ、２７は封止樹脂、２８ａは固着界面、２８ｂは低密着界面である。
【００６５】
以上のように構成された実施例２の半導体装置について説明する。
図８（ｂ）に示すように、半導体チップ１の裏面外周部と裏面内面部の境界線が波形を描き、前記裏面外周部における前記境界線までの領域のみ、前記シリコン粒子が分子間力でのみ付着しているため、半導体チップ１が遊離しやすく、半導体チップ１の裏面とダイボンド材２５との接合面に低密着界面２８ｂの領域を形成できる。
【００６６】
さらに、実施例２の半導体装置を電子機器の実装基板上に接合する場合の構成を説明する。
図９は実施例２の半導体装置の実装構造を説明する図であり、図９（ａ）は実施例２の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図、図９（ｂ）は実施例２の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図である。
【００６７】
図９（ａ）、（ｂ）において、１は半導体チップ、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２７は封止樹脂、２９は実装基板、３０と３１は応力、３２ａは半導体チップ１の裏面とダイボンド材２５とが密着する密着領域、３２ｂは半導体チップ１の裏面とダイボンド材２５とが強く密着しない低密着領域、３３は実装基板２９に半導体装置が良好に接合している接合良好箇所である。
【００６８】
以上のように構成された実施例２の半導体装置の実装基板上に接合する状況について説明する。
図９（ａ）、（ｂ）に示すように、リフロー環境下では半導体装置は高温となり、半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２７の熱膨張率の差異により、室温環境下とは異なる内部構成の変形が生じるが、半導体チップ１の裏面外周部の低密着界面の領域と、裏面内周部に固着界面領域の境界線が波形を描く半導体装置とすることにより、高温環境下で半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２７の熱膨張率の差異により生じる接合界面でのひずみは変局点に集中するため、変化点を多くすることによりひずみの発生箇所は多くなる。一方で１箇所あたりに生じるひずみの大きさは小さくでき、接合界面に剥離を生じさせる程の応力に至らない。また、ひずみの方向は波形の変局点に追従するため、四方八方に分散し、半導体装置と実装基板との接合を維持することができ、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができる。
（実施例３）
次に、実施例３における半導体チップおよび半導体装置について、図１０〜図１２を用いて説明する。
【００６９】
図１０は実施例３の半導体チップを示しており、図１０（ａ）は実施例３の半導体チップ表面を示す構成図、図１０（ｂ）は実施例３の半導体チップ裏面を示す構成図である。
図１０（ａ）、（ｂ）において、１は半導体チップ、２は電極パッド、３は素子回路領域、５ａはシリコン粒子非付着領域、５ｂはシリコン粒子付着領域である。
【００７０】
半導体チップの裏面外周コーナ部にシリコン粒子を付着させたシリコン粒子付着領域５ｂを形成することにより、実施例１，実施例２と同様に前記半導体チップの裏面側を配線部材のダイパッド上にダイボンド材を介して接合する際、前記半導体チップの裏面外周コーナ部に低密着界面の領域を形成できる。
【００７１】
次に、実施例３における半導体チップ１を搭載する半導体装置について図１１を用いて説明する。
図１１は実施例３の半導体装置の構成を示す図であり、図１１（ａ）は実施例３の半導体装置の封止樹脂を透視した上面図、図１１（ｂ）は実施例３の半導体装置における半導体チップ裏面側を示す図、図１１（ｃ）は実施例３の半導体装置の構成を示す断面図である。
【００７２】
図１１に示す実施例３の半導体装置において、１は半導体チップ、２は電極パッド、３は素子回路領域、２１は電極パッド、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２６はワイヤ、２７は封止樹脂、２８ａは固着界面、２８ｂは低密着界面である。
【００７３】
以上のように構成された実施例３の半導体装置について説明する。
図１１（ｂ）に示すように、半導体チップ１の裏面外周コーナ部にシリコン粒子を付着させたシリコン粒子付着領域５ｂを形成することにより、半導体チップ１の裏面側を配線部材のダイパッド上にダイボンド材を介して接合する際、半導体チップ１の裏面外周コーナ部に低密着界面２８ｂの領域を形成できる。
【００７４】
さらに、実施例３の半導体装置を電子機器の実装基板上に接合する場合の構成を説明する。
図１２は実施例３の半導体装置の実装構造を説明する図であり、図１２（ａ）は実施例３の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図、図１２（ｂ）は実施例３の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図である。
【００７５】
図１２（ａ）、（ｂ）において、１は半導体チップ、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２７は封止樹脂、２９は実装基板、３０と３１は応力、３２ａは半導体チップ１の裏面とダイボンド材２５とが密着する密着領域、３２ｂは半導体チップ１の裏面とダイボンド材２５とが強く密着しない低密着領域、３３は実装基板２９に半導体装置が良好に接合している接合良好箇所である。
【００７６】
以上のように構成された実施例３の半導体装置の実装基板上に接合する状況について説明する。
図１２（ａ）、（ｂ）に示すように、リフロー環境下では半導体装置は高温となり、半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２７の熱膨張率の差異により、室温環境下とは異なる内部構成の変形が生じるが、半導体チップ１の裏面側を配線部材のダイパッド２２上にダイボンド材２５を介して接合する接合強度を確保すると共に、半導体チップ１の裏面外周コーナ部にシリコン粒子付着領域５ｂを設けることにより、高温環境下で半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２７の熱膨張率の差異により生じる接合界面でのひずみを緩和する効果が得られ、半導体装置と実装基板との接合を維持することができ、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができると共に、半導体チップ１の裏面内周部にシリコン粒子非付着領域３２ａを十分に確保し、ダイボンド工程やワイヤーボンド工程で必要となる半導体チップ１とダイパッド２２上との接合強度を確保できるため、小チップサイズの半導体装置に有効である。
（実施例４）
次に、実施例４における半導体チップおよび半導体装置について、図１３〜図１５を用いて説明する。
【００７７】
図１３は実施例４の半導体チップを示しており、図１３（ａ）は実施例４の半導体チップ表面を示す構成図、図１３（ｂ）は実施例４の半導体チップ裏面を示す構成図である。
図１３（ａ）、（ｂ）において、１は半導体チップ、２は電極パッド、３は素子回路領域、５ａはシリコン粒子非付着領域、５ｂはシリコン粒子付着領域である。
【００７８】
半導体チップ１の裏面にシリコン粒子を付着させたシリコン粒子付着領域５ｂによりシリコン粒子非付着領域５ａが複数の区画に分割されるようにシリコン粒子付着領域５ｂおよびシリコン粒子非付着領域５ａを形成することにより、実施例１〜実施例３と同様に前記半導体チップの裏面側を配線部材のダイパッド上にダイボンド材を介して接合する際、前記半導体チップの裏面に低密着界面の領域を形成できる。
【００７９】
図１３の例では、半導体チップ１の外周部および半導体チップ１の周辺に平行で互いに直行するようにシリコン粒子付着領域５ｂを形成し、半導体チップ１のシリコン粒子付着領域５ｂが形成された領域以外の領域に、シリコン粒子付着領域５ｂにより複数の区画に分割されるシリコン粒子非付着領域５ａを形成している。
【００８０】
次に、実施例４における半導体チップ１を搭載する半導体装置について図１４を用いて説明する。
図１４は実施例４の半導体装置の構成を示す図であり、図１４（ａ）は実施例４の半導体装置の封止樹脂を透視した上面図、図１４（ｂ）は実施例４の半導体装置における半導体チップ裏面側を示す図、図１４（ｃ）は実施例４の半導体装置の構成を示す断面図である。
【００８１】
図１４に示す実施例３の半導体装置において、１は半導体チップ、２は電極パッド、３は素子回路領域、２１は電極パッド、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２６はワイヤ、２７は封止樹脂、２８ａは固着界面、２８ｂは低密着界面である。
【００８２】
以上のように構成された実施例４の半導体装置について説明する。
図１４（ｂ）に示すように、半導体チップ１の裏面内周部にシリコン粒子非付着領域５ａを複数の区画に分割する形でシリコン粒子を付着させたシリコン粒子付着領域５ｂを形成することにより、半導体チップ１の裏面側を配線部材２４のダイパッド２２上にダイボンド材２５を介して接合する際、半導体チップ１の裏面内周部に固着界面２８ａを複数の区画に分割する形で低密着界面２８ｂの領域を形成できる。
【００８３】
また、半導体チップ１の外周部に形成されたシリコン粒子付着領域５ｂおよびシリコン粒子非付着領域５ａを区画するシリコン粒子付着領域５ｂの幅（図１３（ｂ）に示すｔ）を半導体チップ１のチップ厚以上にすることにより、チップ厚側に生じる封止樹脂界面でのひずみを半導体チップ１のチップ厚以上のシリコン粒子付着領域５ｂが十分に緩和するため、低密着界面の領域を十分に確保する効果が得られる。
【００８４】
さらに、実施例４の半導体装置を電子機器の実装基板上に接合する場合の構成を説明する。
図１５は実施例４の半導体装置の実装構造を説明する図であり、図１５（ａ）は実施例４の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図、図１５（ｂ）は実施例４の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図である。
【００８５】
図１５（ａ）、（ｂ）において、１は半導体チップ、２２はダイパッド、２３はボール、２４は配線部材、２５はダイボンド材、２７は封止樹脂、２９は実装基板、３０と３１は応力、３２ａは半導体チップ１の裏面とダイボンド材２５とが密着する密着領域、３２ｂは半導体チップ１の裏面とダイボンド材２５とが強く密着しない低密着領域、３３は実装基板２９に半導体装置が良好に接合している接合良好箇所である。
【００８６】
以上のように構成された実施例４の半導体装置の実装基板上に接合する状況について説明する。
図１５（ａ）、（ｂ）に示すように、リフロー環境下では半導体装置は高温となり、半導体チップ１とダイボンド材２５と配線部材２４と封止樹脂２７の熱膨張率の差異により、室温環境下とは異なる内部構成の変形が生じるが、複数に区画されたシリコン粒子非付着領域５ａとシリコン粒子付着領域５ｂとの界面で接合界面でのひずみを分割し、応力の集中を防ぐ効果が得られ、導体装置と実装基板との接合を維持することができ、製造時間の増加を抑制しながら基板実装のリフロー時の接合不良を防止することができると共に、区画することにより大きなひずみを幾つもの小さなひずみに分割できるので１区画あたりのひずみは小さくなり応力緩和効果が強まるため、大チップサイズの半導体装置に有効である。
【産業上の利用可能性】
【００８７】
本発明は、製造工程を増加させることなく、基板実装のリフロー時の接合不良を防止することができ、ダイボンド材を用いて半導体チップをダイパッドに接合して形成される半導体装置とその半導体チップおよび半導体チップの製造方法等に有用である。
【図面の簡単な説明】
【００８８】
【図１】（ａ）実施例１の半導体チップ表面を示す構成図（ｂ）実施例１の半導体チップ裏面を示す構成図
【図２】（ａ）実施例１の半導体チップの製造方法におけるテープ貼り付け工程を示す工程断面図（ｂ）実施例１の半導体チップの製造方法におけるテープ貼り付け工程を示す工程断面図（ｃ）実施例１の半導体チップの製造方法におけるテープ加工工程を示す工程断面図（ｄ）実施例１の半導体チップの製造方法におけるマスキングＵＶ照射工程を示す工程断面図（ｅ）実施例１の半導体チップの製造方法におけるマスキングＵＶ照射工程を示す工程断面図（ｆ）実施例１の半導体チップの製造方法におけるセパレータ剥がし工程を示す工程断面図
【図３】（ａ）実施例１の半導体チップの製造方法におけるウェーハマウント工程を示す工程断面図（ｂ）実施例１の半導体チップの製造方法におけるウェーハマウント工程を示す工程断面図（ｃ）実施例１の半導体チップの製造方法におけるダイシング工程を示す工程断面図（ｄ）実施例１の半導体チップの製造方法におけるダイシング工程を示す工程断面図（ｅ）実施例１の半導体チップの製造方法におけるＵＶ照射工程を示す工程断面図（ｆ）実施例１の半導体チップの製造方法におけるＵＶ照射工程を示す工程断面図（ｇ）実施例１の半導体チップの製造方法におけるピックアップ工程を示す工程断面図
【図４】（ａ）実施例１の半導体装置の封止樹脂を透視した上面図（ｂ）実施例１の半導体装置における半導体チップ裏面側を示す図（ｃ）実施例１の半導体装置の構成を示す断面図（ｄ）実施例１の半導体装置の要部拡大図
【図５】（ａ）実施例１の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図（ｂ）実施例１の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図
【図６】（ａ）実施例２の半導体チップ表面を示す構成図（ｂ）実施例２の半導体チップ裏面を示す構成図
【図７】（ａ）実施例２の半導体チップのテープ加工工程を示す概略上面図（ｂ）実施例２の半導体チップのウェーハマウント工程を示す概略上面図
【図８】（ａ）実施例２の半導体装置の封止樹脂を透視した上面図（ｂ）実施例２の半導体装置における半導体チップ裏面側を示す図（ｃ）実施例２の半導体装置の構成を示す断面図
【図９】（ａ）実施例２の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図（ｂ）実施例２の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図
【図１０】（ａ）実施例３の半導体チップ表面を示す構成図（ｂ）実施例３の半導体チップ裏面を示す構成図
【図１１】（ａ）実施例３の半導体装置の封止樹脂を透視した上面図（ｂ）実施例３の半導体装置における半導体チップ裏面側を示す図（ｃ）実施例３の半導体装置の構成を示す断面図
【図１２】（ａ）実施例３の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図（ｂ）実施例３の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図
【図１３】（ａ）実施例４の半導体チップ表面を示す構成図（ｂ）実施例４の半導体チップ裏面を示す構成図
【図１４】（ａ）実施例４の半導体装置の封止樹脂を透視した上面図（ｂ）実施例４の半導体装置における半導体チップ裏面側を示す図（ｃ）実施例４の半導体装置の構成を示す断面図
【図１５】（ａ）実施例４の半導体装置におけるリフロー環境下での応力の状況を説明する断面模式図（ｂ）実施例４の半導体装置におけるリフロー環境下での半導体チップの接合状況を説明する模式図
【図１６】（ａ）従来の半導体チップ表面を示す構成図（ｂ）従来の半導体チップ裏面を示す構成図
【図１７】（ａ）従来の半導体チップの製造方法におけるウェーハマウント工程を示す断面図（ｂ）従来の半導体チップの製造方法におけるダイシング工程を示す断面図（ｃ）従来の半導体チップの製造方法におけるＵＶ照射工程を示す断面図（ｄ）従来の半導体チップの製造方法におけるピックアップ工程を示す断面図
【図１８】（ａ）従来の半導体装置の封止樹脂を透視した上面図（ｂ）従来の半導体装置における半導体チップ裏面側を示す図（ｃ）従来の半導体装置の構成を示す断面図（ｄ）従来の半導体装置の要部拡大図
【図１９】従来の半導体装置におけるリフロー環境下での接合不良を説明する断面模式図
【符号の説明】
【００８９】
１    半導体チップ
２    電極パッド
３    素子回路領域
４    シリコン粒子
５ａ    非付着領域
５ｂ    付着領域
６    フレーム
７    テープ基材
８    テープ粘着材
８ｂ    低粘着性テープ粘着材
９    セパレータ
１０    ブレード
１１    溝
１２    ＵＶランプ
１３    ＵＶ光
１４    マスク
１５    開口部
１６    剥離テープ
１７    半導体ウェーハ
１８    スクライブレーン
１９    ピックアップピン
２０    コレット
２１    電極パッド
２２    ダイパッド
２３    ボール
２４    配線部材
２５    ダイボンド材
２６    ワイヤ
２７    封止樹脂
２８ａ    固着界面
２８ｂ    低密着界面
２９    実装基板
３０    応力
３１    応力
３２ａ    密着領域
３２ｂ    低密着領域
３３    接合良好箇所
３４    剥離
３５    接合不良
【図１】
2010129935.tif 000003
【図２】
2010129935.tif 000004
【図３】
2010129935.tif 000005
【図４】
2010129935.tif 000006
【図５】
2010129935.tif 000007
【図６】
2010129935.tif 000008
【図７】
2010129935.tif 000009
【図８】
2010129935.tif 000010
【図９】
2010129935.tif 000011
【図１０】
2010129935.tif 000012
【図１１】
2010129935.tif 000013
【図１２】
2010129935.tif 000014
【図１３】
2010129935.tif 000015
【図１４】
2010129935.tif 000016
【図１５】
2010129935.tif 000017
【図１６】
2010129935.tif 000018
【図１７】
2010129935.tif 000019
【図１８】
2010129935.tif 000020
【図１９】
2010129935.tif 000021