(57)【要約】【課題】画素電極を形成した後の静電気対策及びアレイ検査の双方を実現する。【解決手段】マトリクス状に設けられた複数の画素電極２０ａと、各画素電極２０ａの整列方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線１８ａと、各表示用配線１８ａの端部にそれぞれ設けられた複数の入力端子２０ｃと、各入力端子２０ｃに導通可能に設けられた短絡配線２０ｂとを備え、各入力端子２０ｃに重なるように圧電素子６ａが設けられ、各入力端子２０ｃと短絡配線２０ｂとの間には、短絡配線２０ｂが帯電したときに各入力端子２０ｃと短絡配線２０ｂとを導通状態にすると共に、各入力端子２０ｃが押圧されたときに圧電素子６ａからの電気信号により各入力端子２０ｃと短絡配線２０ｂとを非導通状態にするスイッチング素子８ａがそれぞれ設けられている。【選択図】図１
2010224162.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数の画素電極と、
上記各画素電極の整列する方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線と、
上記各表示用配線の端部にそれぞれ設けられた複数の入力端子と、
上記各入力端子に導通可能に設けられた短絡配線とを備えたアクティブマトリクス基板であって、
上記各入力端子に重なるように圧電素子が設けられ、
上記各入力端子と上記短絡配線との間には、上記短絡配線が帯電したときに上記各入力端子と上記短絡配線とを導通状態にすると共に、上記各入力端子が押圧されたときに上記圧電素子からの電気信号により上記各入力端子と上記短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられていることを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１に記載されたアクティブマトリクス基板において、
上記スイッチング素子は、上記短絡配線に接続された第１ゲート電極と、上記圧電素子に接続された第２ゲート電極と、上記第１ゲート電極及び第２ゲート電極の間に絶縁膜を介して設けられた半導体層とを備えていることを特徴とするアクティブマトリクス基板。
【請求項３】
請求項２に記載されたアクティブマトリクス基板において、
上記スイッチング素子の半導体層は、Ｎ型又はＰ型であることを特徴とするアクティブマトリクス基板。
【請求項４】
請求項２に記載されたアクティブマトリクス基板において、
上記スイッチング素子は、上記各入力端子に対して一対設けられ、
上記一方のスイッチング素子の半導体層は、Ｎ型であり、
上記他方のスイッチング素子の半導体層は、Ｐ型であることを特徴とするアクティブマトリクス基板。
【請求項５】
請求項１乃至４の何れか１つに記載されたアクティブマトリクス基板において、
上記圧電素子と上記スイッチング素子との間には、該圧電素子からの電気信号を増幅するための半導体層を有する増幅回路が設けられていることを特徴とするアクティブマトリクス基板。
【請求項６】
請求項５に記載されたアクティブマトリクス基板において、
上記増幅回路の半導体層は、Ｎ型又はＰ型であることを特徴とするアクティブマトリクス基板。
【請求項７】
請求項５に記載されたアクティブマトリクス基板において、
上記増幅回路は、上記各入力端子に対して一対設けられ、
上記一方の増幅回路の半導体層は、Ｎ型であり、
上記他方の増幅回路の半導体層は、Ｐ型であることを特徴とするアクティブマトリクス基板。
【請求項８】
請求項１乃至７の何れか１つに記載されたアクティブマトリクス基板において、
上記各画素電極の整列する方向の他方向に沿って互いに平行に延びるように設けられた複数の他の表示用配線と、
上記各他の表示用配線に導通すると共に、上記短絡配線に導通可能に設けられた他の入力端子と、
上記他の入力端子に重なるように設けられた他の圧電素子と、
上記他の入力端子と上記短絡配線との間に設けられ、上記短絡配線が帯電したときに上記他の入力端子と上記短絡配線とを導通状態にすると共に、上記他の入力端子が押圧されたときに上記他の圧電素子からの電気信号により上記他の入力端子と上記短絡配線とを非導通状態にするように構成された他のスイッチング素子とを備えていることを特徴とするアクティブマトリクス基板。
【請求項９】
マトリクス状に設けられた複数の画素電極と、
上記各画素電極の整列する方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線と、
上記各表示用配線の端部にそれぞれ設けられた複数の入力端子と、
上記各入力端子に導通可能に設けられた短絡配線とを備え、
上記各入力端子に重なるように圧電素子が設けられ、
上記各入力端子と上記短絡配線との間に、上記短絡配線が帯電したときに上記各入力端子と上記短絡配線とを導通状態にすると共に、上記各入力端子が押圧されたときに上記圧電素子からの電気信号により上記各入力端子と上記短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられたアクティブマトリクス基板を検査する方法であって、
上記各入力端子に検査用針を押圧させた状態で該各入力端子に検査信号を入力して、上記各画素電極に電荷を書き込むことにより、アレイ検査を行うことを特徴とするアクティブマトリクス基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及びその検査方法に関し、特に、液晶表示パネルなどの表示パネルを構成するアクティブマトリクス基板のアレイ検査技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画像の最小単位である各画素毎にスイッチング素子として薄膜トランジスタ（以下、ＴＦＴと称する）が設けられたアクティブマトリクス基板（ＴＦＴアレイ基板）と、そのアクティブマトリクス基板に対向して配置するように設けられた対向基板と、それらの両基板の間に設けられた液晶層とを備えている。
【０００３】
アクティブマトリクス基板の周縁部には、製造工程中に発生する静電気による静電破壊を防ぐために、ショートリングと呼ばれる配線パターンが設けられている。このショートリングは、ゲート線、ソース線、容量線、電源線、制御線などに接続され、通常、パネル組み立て後のスクライブ工程や面取り工程で除去される。
【０００４】
例えば、特許文献１には、複数の走査線と、各走査線に略直行して配置される複数の信号線と、各走査線及び各信号線の交点にマトリクス状に配置される画素電極と、各走査線及び各信号線の先端にそれぞれ設けられる接続パッドと、各接続パッドの列の外周側に設けられ各接続パッドへと延びる分岐部を有するショートリングと、分岐部中に設けられる非線形抵抗素子と、給電部からショートリングにまで延びた給電ラインとを備え、給電ラインが各接続パッドとショートリングとを切り離す操作を行った際に同時に切断されるように配置されたアレイ基板が開示されている。そして、特許文献１には、これによれば、ショートリングの切断忘れを防止することができる、と記載されている。
【０００５】
また、特許文献２には、基板上に、平行に配設された複数の走査線と、各走査線と交差するように平行に配設された複数の信号線と、各信号線及び／又は各走査線の入力側及び非入力側に、各信号線及び／又は各走査線と交差するように配設された複数の予備配線とを有し、各予備配線への不所望の高電圧印加から基板を保護するため、予備配線の各隣り合う線を接続する保護回路を備えるアクティブマトリクス基板が開示されている。そして、特許文献２には、これによれば、予備配線と信号線もしくは走査線との交差部における絶縁破壊を防止し、さらに、電位の突き上げによるＴＦＴ素子の特性劣化を防止できる、と記載されている。
【０００６】
ところで、液晶表示パネルを検査する方法としては、パネルを点灯して、パネルの前面からパネルの動作状態を検査する点灯検査が広く知られている。しかしながら、この点灯検査では、検出された欠陥画素などにより液晶表示パネルが不良と判断されると、その液晶表示パネルを構成していた対向基板などが無駄になってしまうので、近年、アクティブマトリクス基板をパネル状態でなく基板状態で検査する電荷検出法などのアレイ検査が注目されている。
【０００７】
例えば、特許文献３には、第１の信号線と、第１の信号線に交差する第２の信号線と、第１の信号線と第２の信号線との間に形成され、第１の信号線と第２の信号線とを絶縁する絶縁層と、第１の信号線に電気的に接続された第１のロジック回路と、第２の信号線に電気的に接続された第２のロジック回路と、第１のロジック回路と第２のロジック回路とのそれぞれに信号を入力する信号入力制御回路と、信号入力制御回路に電気的に接続された入力端子と、入力端子に接続された第１のスイッチング素子と、第１のスイッチング素子に電気的に接続されたショートリングと、第１のスイッチング素子と並列回路を構成するように、入力端子とショートリングとに電気的に接続された第２のスイッチング素子とを有し、第１のスイッチング素子と第２のスイッチング素子とは極性が異なるアレイ基板が開示されている。そして、特許文献３には、これによれば、静電破壊を十分に抑止することができ、アレイ検査などの製造工程における検査が容易なアレイ基板を実現することができる、と記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２５０８１号公報
【特許文献２】特開平１１−２７１７２２号公報
【特許文献３】特開２００６−３１７５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１６は、従来のアクティブマトリクス基板１３０の周縁部を示す平面図であり、図１７は、アクティブマトリクス基板１３０の製造工程の一部を示すフローチャートである。
【００１０】
アクティブマトリクス基板１３０は、図１６に示すように、例えば、マトリクス状に設けられた複数の画素電極１２０ａと、各画素電極１２０ａの下辺に沿って互いに平行に延びるように設けられた複数のゲート線１１６と、各画素電極１２０ａの左辺に沿って互いに平行に延びるように設けられた複数のソース線１１８と、各ゲート線１１６及び各ソース線１１８の交差する部分にそれぞれ設けられた複数のＴＦＴ（不図示）と、各ゲート線１１６の端部に接続されたロジック回路Ｌと、各ソース線１１８及びロジック回路Ｌから引き出された配線にそれぞれ接続された複数の入力端子Ｔと、基板上辺に沿って延びるように設けられたショートリングＳと、各入力端子Ｔ及びショートリングＳをそれぞれ接続するように設けられた複数の接続配線１２０ｂとを備えている。
【００１１】
アクティブマトリクス基板１３０の製造では、図１７に示すように、例えば、ソース層形成工程を行って基板上にＴＦＴを形成した後に、各入力端子Ｔに検査信号を入力して電荷検出法などでアレイ検査工程を行い、さらに、ＩＴＯ（Indium Tin Oxide）層形成工程で各接続配線１２０ｂを各画素電極１２０ａと同時に形成することにより、後工程（例えば、液晶注入工程）における静電気対策として、各入力端子ＴをショートリングＳに接続することになる。
【００１２】
しかし、この製造方法によれば、ＩＴＯ層形成工程の前であれば、各入力端子Ｔの間が導通していないので、アレイ検査工程を行うことができるものの、ＩＴＯ層形成工程で各接続配線１２０ｂを一旦形成してしまうと、各入力端子Ｔの間が導通しているので、アレイ検査を行うことができない。ここで、アクティブマトリクス基板の製造において、各画素電極を形成した後に各画素を検査することは、特性ばらつき、欠陥などの不具合箇所を見つけ出し、直ちに修正することにより、不具合箇所を改善するための重要な手段と考えられるものの、上記の理由によって実現することが困難であるので、画素電極を形成した後の静電気対策及びアレイ検査は、トレードオフの関係にある。なお、アレイ検査を行った後に、ショートリングＳと各入力端子Ｔとを導電膜の成膜及びパターニングなどにより接続して静電気対策を行う方法も考えられるものの、この方法では、ショートリングＳと各入力端子Ｔとを接続するために形成された配線自体の検査ができないなどにより、現実的とは言えない。
【００１３】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、画素電極を形成した後の静電気対策及びアレイ検査の双方を実現することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、各入力端子に重なるように圧電素子を設け、各入力端子と短絡配線との間に両者間の導通／非導通の状態を、圧電素子から、直接的に発せられる電気信号、より好ましくは、増幅回路及び変換回路を介して間接的に発せられる電気信号により、スイッチングするスイッチング素子を設けるようにしたものである。
【００１５】
具体的に本発明に係るアクティブマトリクス基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極の整列する方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線と、上記各表示用配線の端部にそれぞれ設けられた複数の入力端子と、上記各入力端子に導通可能に設けられた短絡配線とを備えたアクティブマトリクス基板であって、上記各入力端子に重なるように圧電素子が設けられ、上記各入力端子と上記短絡配線との間には、上記短絡配線が帯電したときに上記各入力端子と上記短絡配線とを導通状態にすると共に、上記各入力端子が押圧されたときに上記圧電素子からの電気信号により上記各入力端子と上記短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられていることを特徴とする。
【００１６】
上記の構成によれば、各表示用配線の端部の各入力端子に重なるように圧電素子が設けられているので、各入力端子が押圧されたときに各圧電素子から電気信号が発生することになる。そして、各入力端子と短絡配線との間には、短絡配線が帯電したときに各入力端子と短絡配線とを導通状態にすると共に、各入力端子が押圧されたときに圧電素子からの電気信号により各入力端子と短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられている。
【００１７】
そのため、例えば、画素電極が形成された後の製造工程でアクティブマトリクス基板上に静電気が発生した場合には、アクティブマトリクス基板上の各入力端子が短絡配線及びスイッチング素子を介して互いに導通するので、静電気による電荷がアクティブマトリクス基板上で均一化され、アクティブマトリクス基板の静電破壊が抑制される。
【００１８】
また、アレイ検査工程でアクティブマトリクス基板上の各入力端子に検査信号を入力する場合には、アクティブマトリクス基板上の各入力端子がスイッチング素子により互いに導通しないので、各画素電極に電荷を書き込んでアレイ検査を行うことが可能になる。ここで、各入力端子と短絡配線との間の導通（開）／非導通（閉）をスイッチングするスイッチング素子は、各入力端子を検査用針（プローブピン）で押圧することにより、その下に配置された圧電素子から発せられる電気信号をゲート電圧として入力することによって直接的に開閉するか、又は検査用針による押圧（針圧）が変動してもスイッチング素子の開閉動作が不安定にならないように、圧電素子から発せられる電気信号の電位を増幅回路で昇圧（又は減圧）した後に、その昇圧（又は減圧）された信号をインバータ（変換）回路のゲート信号として入力し、そのインバータ回路で安定化された信号をゲート電圧として入力することにより、間接的に開閉するように構成されているので、各画素電極に電荷を書き込んでアレイ検査を行うことが具体的に可能になる。
【００１９】
したがって、画素電極を形成した後の静電気対策及びアレイ検査の双方を実現することが可能になる。
【００２０】
上記スイッチング素子は、上記短絡配線に接続された第１ゲート電極と、上記圧電素子に接続された第２ゲート電極と、上記第１ゲート電極及び第２ゲート電極の間に絶縁膜を介して設けられた半導体層とを備えていてもよい。
【００２１】
上記の構成によれば、スイッチング素子が、短絡配線に接続された第１ゲート電極と、、圧電素子から直接的に、又はより好ましくは間接的に引き出された第２ゲート電極と、第１ゲート電極及び第２ゲート電極の間に設けられた半導体層とを備えているので、例えば、Ｎ型のスイッチング素子では、画素電極が形成された後の製造工程で基板上に静電気が発生した場合には、第１ゲート電極が相対的に高電位に保持されることにより、アクティブマトリクス基板上の各入力端子が具体的に互いに導通することなり、また、アレイ検査工程でアクティブマトリクス基板上の各入力端子に検査信号を入力する場合には、第２ゲート電極が相対的に低電位に保持されることにより、アクティブマトリクス基板上の各入力端子が具体的に互いに導通しないことになる。
【００２２】
上記スイッチング素子の半導体層は、Ｎ型又はＰ型であってもよい。
【００２３】
上記の構成によれば、スイッチング素子の半導体層が、例えば、圧電素子、増幅回路及び変換回路の極性を適宜選択して、Ｎ型（又はＰ型）であるので、短絡配線に対して各入力端子の電位が低く（又は高く）なるように静電気が発生した場合には、スイッチング素子として、Ｎ型のダイオード（又はＰ型のダイオード）が動作することにより、静電気による電荷がアクティブマトリクス基板上で均一化される。
【００２４】
上記スイッチング素子は、上記各入力端子に対して一対設けられ、上記一方のスイッチング素子の半導体層は、Ｎ型であり、上記他方のスイッチング素子の半導体層は、Ｐ型であってもよい。
【００２５】
上記の構成によれば、一方のスイッチング素子の半導体層がＮ型であり、他方のスイッチング素子の半導体層がＰ型であるので、短絡配線に対して各入力端子の電位が低くなるように静電気が発生した場合には、スイッチング素子として、Ｎ型のダイオードが動作すると共に、短絡配線に対して各入力端子の電位が高くなるように静電気が発生した場合には、スイッチング素子として、Ｐ型のダイオードが動作することにより、静電気による電荷がアクティブマトリクス基板上で均一化される。
【００２６】
上記圧電素子と上記スイッチング素子との間には、該圧電素子からの電気信号を増幅するための半導体層を有する増幅回路が設けられていてもよい。
【００２７】
上記の構成によれば、圧電素子とスイッチング素子との間に増幅回路が設けられているので、アレイ検査工程でアクティブマトリクス基板上の各入力端子に検査信号を入力する際に、各入力端子が押圧されて発生した圧電素子からの電気信号が比較的弱くても、その電気信号を増幅して、各入力端子と短絡配線とを非導通状態にすることが可能になる。
【００２８】
上記増幅回路の半導体層は、Ｎ型又はＰ型であってもよい。
【００２９】
上記の構成によれば、増幅回路の半導体層がＮ型又はＰ型であるので、増幅回路の半導体層がＮ型である場合には、圧電素子で発生した電気信号の電位が高くシフトするように増幅され、増幅回路の半導体層がＰ型である場合には、圧電素子で発生した電気信号の電位が低くシフトするように増幅される。
【００３０】
上記増幅回路は、上記各入力端子に対して一対設けられ、上記一方の増幅回路の半導体層は、Ｎ型であり、上記他方の増幅回路の半導体層は、Ｐ型であってもよい。
【００３１】
上記の構成によれば、一方の増幅回路の半導体層がＮ型であり、他方の増幅回路の半導体層がＰ型であるので、半導体層がＮ型であるスイッチング素子、及び半導体層がＮ型である一方の増幅回路によって、圧電素子で発生した電気信号の電位が高くシフトするように増幅され、半導体層がＰ型であるスイッチング素子、及び半導体層がＰ型である他方の増幅回路によって、圧電素子で発生した電気信号の電位が低くシフトするように増幅されることにより、スイッチング素子の特性が良好になる。
【００３２】
上記各画素電極の整列する方向の他方向に沿って互いに平行に延びるように設けられた複数の他の表示用配線と、上記各他の表示用配線に導通すると共に、上記短絡配線に導通可能に設けられた他の入力端子と、上記他の入力端子に重なるように設けられた他の圧電素子と、上記他の入力端子と上記短絡配線との間に設けられ、上記短絡配線が帯電したときに上記他の入力端子と上記短絡配線とを導通状態にすると共に、上記他の入力端子が押圧されたときに上記他の圧電素子からの電気信号により上記他の入力端子と上記短絡配線とを非導通状態にするように構成された他のスイッチング素子とを備えていてもよい。
【００３３】
上記の構成によれば、各表示用配線に交差するように複数の他の表示用配線が設けられ、各他の表示用配線の端部においても、各表示用配線の端部と同様に、短絡配線が帯電したときに各他の入力端子と短絡配線とを導通状態にすると共に、各他の入力端子が押圧されたときに他の圧電素子からの電気信号により各他の入力端子と短絡配線とを非導通状態にするための他の圧電素子及び他のスイッチング素子を備えているので、画素電極を形成した後の静電気対策及びアレイ検査の双方を具体的に実現することが可能になる。
【００３４】
また、本発明に係るアクティブマトリクス基板の検査方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極の整列する方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線と、上記各表示用配線の端部にそれぞれ設けられた複数の入力端子と、上記各入力端子に導通可能に設けられた短絡配線とを備え、上記各入力端子に重なるように圧電素子が設けられ、上記各入力端子と上記短絡配線との間に、上記短絡配線が帯電したときに上記各入力端子と上記短絡配線とを導通状態にすると共に、上記各入力端子が押圧されたときに上記圧電素子からの電気信号により上記各入力端子と上記短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられたアクティブマトリクス基板を検査する方法であって、上記各入力端子に検査用針を押圧させた状態で該各入力端子に検査信号を入力して、上記各画素電極に電荷を書き込むことにより、アレイ検査を行うことを特徴とする。
【００３５】
上記の方法によれば、各表示用配線の端部の各入力端子に重なるように圧電素子が設けられているので、各入力端子が押圧されたときに各圧電素子から電気信号が発生することになる。そして、各入力端子と短絡配線との間には、短絡配線が帯電したときに各入力端子と短絡配線とを導通状態にすると共に、各入力端子が押圧されたときに圧電素子からの電気信号により各入力端子と短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられている。
【００３６】
そのため、例えば、画素電極が形成された後の製造工程でアクティブマトリクス基板上に静電気が発生した場合には、アクティブマトリクス基板上の各入力端子が短絡配線及びスイッチング素子を介して互いに導通するので、静電気による電荷がアクティブマトリクス基板上で均一化され、アクティブマトリクス基板の静電破壊が抑制される。
【００３７】
また、アレイ検査工程でアクティブマトリクス基板上の各入力端子に検査用針（プローブピン）を押圧させた状態で各入力端子に検査信号を入力する場合には、アクティブマトリクス基板上の各入力端子がスイッチング素子により互いに導通しないので、各画素電極に電荷を書き込んでアレイ検査を行うことが可能になる。ここで、各入力端子と短絡配線との間の導通（開）／非導通（閉）をスイッチングするスイッチング素子は、各入力端子を検査用針で押圧することにより、その下に配置された圧電素子から発せられる電気信号をゲート電圧として入力することによって直接的に開閉するか、又は検査用針による押圧（針圧）が変動してもスイッチング素子の開閉動作が不安定にならないように、圧電素子から発せられる電気信号の電位を増幅回路で昇圧（又は減圧）した後に、その昇圧（又は減圧）された信号をインバータ（変換）回路のゲート信号として入力し、そのインバータ回路で安定化された信号をゲート電圧として入力することにより、間接的に開閉するように構成されているので、各画素電極に電荷を書き込んでアレイ検査を行うことが具体的に可能になる。
【００３８】
したがって、画素電極を形成した後の静電気対策及びアレイ検査の双方を実現することが可能になる。
【発明の効果】
【００３９】
本発明によれば、各入力端子に重なるように圧電素子を設け、各入力端子と短絡配線との間に両者間の導通／非導通の状態を、圧電素子から、直接的に発せられる電気信号、より好ましくは、増幅回路及び変換回路を介して間接的に発せられる電気信号により、スイッチングするスイッチング素子が設けられているので、画素電極を形成した後の静電気対策及びアレイ検査の双方を実現することができ、基板完成後のアレイ検査による品質管理が実現し、安価で高品質な液晶表示パネルを供給することができる。
【図面の簡単な説明】
【００４０】
【図１】実施形態１に係るアクティブマトリクス基板３０ａを示す平面図である。
【図２】アクティブマトリクス基板３０ａの各画素を示す平面図である。
【図３】図２中のIII−III線に沿ったアクティブマトリクス基板３０ａの断面図である。
【図４】アクティブマトリクス基板３０ａの周縁部を概略的に示す平面図である。
【図５】アクティブマトリクス基板３０ａの周縁部を示す等価回路図である。
【図６】アクティブマトリクス基板３０ａの周縁部を具体的に示す平面図である。
【図７】図４中のVII−VII線に沿ったアクティブマトリクス基板３０ａの断面図である。
【図８】アクティブマトリクス基板３０ａを構成するスイッチング素子８ａのスイッチング特性を示す特性概念図である。
【図９】アクティブマトリクス基板３０ａの周縁部のスイッチング回路の動作を示す動作説明図である。
【図１０】アクティブマトリクス基板３０ａの周縁部のスイッチング回路の動作を示す動作特性図である。
【図１１】アクティブマトリクス基板３０ａの製造工程の一部を示すフローチャートである。
【図１２】実施形態２に係るアクティブマトリクス基板３０ｂの周縁部を概略的に示す平面図である。
【図１３】アクティブマトリクス基板３０ｂの周縁部を示す等価回路図である。
【図１４】アクティブマトリクス基板３０ｂの周縁部を具体的に示す平面図である。
【図１５】アクティブマトリクス基板３０ｂを構成するスイッチング素子８ｐのスイッチング特性を示す特性概念図である。
【図１６】従来のアクティブマトリクス基板１３０の周縁部を示す平面図である。
【図１７】アクティブマトリクス基板１３０の製造工程の一部を示すフローチャートである。
【発明を実施するための形態】
【００４１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００４２】
《発明の実施形態１》
図１〜図１１は、本発明に係るアクティブマトリクス基板及びその検査方法の実施形態１を示している。具体的に図１は、本実施形態のアクティブマトリクス基板３０ａを示す平面図である。また、図２は、アクティブマトリクス基板３０ａの各画素を拡大して示す平面図であり、図３は、図２中のIII−III線に沿ったアクティブマトリクス基板３０ａの断面図である。さらに、図４は、アクティブマトリクス基板３０ａの周縁部を概略的に示す平面図であり、図５は、その周縁部を示す等価回路図であり、図６は、その周縁部を具体的に示す平面図である。また、図７は、図４中のVII−VII線に沿ったアクティブマトリクス基板３０ａの断面図である。そして、図８は、アクティブマトリクス基板３０ａを構成するスイッチング素子８ａのスイッチング特性を示す特性概念図であり、図９は、アクティブマトリクス基板３０ａの周縁部のスイッチング回路の動作を示す動作説明図であり、図１０は、その周縁部のスイッチング回路の動作を示す動作特性図である。
【００４３】
アクティブマトリクス基板３０ａは、図１〜図４に示すように、マトリクス状に設けられた複数の画素電極２０ａと、図１及び図２における横方向に沿って互いに平行に延びるように表示用配線として設けられた複数のゲート線１６ａと、各ゲート線１６ａの間で各画素電極２０ａの短辺に沿って互いに平行に延びるように表示用配線として設けられた複数の容量線１６ｂと、図１及び図２における縦方向に沿って（各画素電極２０ａの長辺に沿って）互いに平行に延びるように表示用配線として設けられた複数のソース線１８ａと、各ゲート線１６ａ及び各ソース線１８ａの交差する部分毎にそれぞれ設けられた複数のＴＦＴ５と、各ソース線１８ａの端部にそれぞれ設けられた複数の入力端子２０ｃと、各ゲート線１６ａの端部に接続されたロジック回路Ｌと、ロジック回路Ｌから引き出された一対の配線にそれぞれ接続された一対の入力端子２０ｅと、図１における上辺に沿って延び、各入力端子２０ｃ及び２０ｅに導通可能に短絡配線として設けられたショートリング２０ｂと、各入力端子２０ｃ及び２０ｅに重なるように設けられた圧電素子６ａ及び６ｂと、各入力端子２０ｃ及び２０ｅ並びにショートリング２０ｂの間にそれぞれ設けられたスイッチング素子８ａ及び８ｂと、圧電素子６ａ及び６ｂ並びにスイッチング素子８ａ及び８ｂの間にそれぞれ設けられた増幅回路７とを備えている。
【００４４】
ＴＦＴ５は、図２及び図３に示すように、絶縁基板１０上に第１ゲート絶縁膜１３を介して島状に設けられたＮ型の半導体層１４ａと、半導体層１４ａを覆うように設けられた第２ゲート絶縁膜１５と、第２ゲート絶縁膜１５上に設けられたゲート電極１６ａａと、ゲート電極１６ａａを覆うように設けられた第１層間絶縁膜１７と、第１層間絶縁膜１７上に設けられたソース電極（ソース線１８ａ）及びドレイン電極１８ｂとを備えている。そして、第１層間絶縁膜１７上には、図３に示すように、ソース電極（ソース線１８ａ）及びドレイン電極１８ｂを覆うように第２層間絶縁膜１９が設けられている。ここで、ゲート電極１６ａａは、図２に示すように、各ゲート線１６ａが側方に突出した部分である。また、上記ソース電極は、図２及び図３に示すように、各ソース線１８ａの一部であり、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホール１７ｃａを介して半導体層１４ａに接続されている。さらに、ドレイン電極１８ｂは、図２及び図３に示すように、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホール１７ｃｂを介して半導体層１４ａに接続されていると共に、第２層間絶縁膜１９に形成されたコンタクトホール１９ｃａを介して各画素電極２０ａに接続されている。また、半導体層１４ａは、ゲート電極１６ａａに重なるチャネル領域（不図示）と、ソース電極（ソース線１８ａ）に接続されたソース領域（不図示）と、ドレイン電極１８ｂに接続されたドレイン領域（不図示）とを備えている。ここで、半導体層１４ａのソース領域及びドレイン領域には、不純物としてリンがドープされている。さらに、半導体層１４ａのドレイン領域は、図２及び図３に示すように、容量線１６ｂに第２ゲート絶縁膜１５を介して重なるように設けられることにより、補助容量を構成している。
【００４５】
圧電素子６ａは、図４〜図７に示すように、ソース導電層１８ｄａを介して接地された第１集電電極１１ａと、第１集電電極１１ａの矩形状の集電部に重なるように設けられた圧電体層１２と、圧電体層１２に第１ゲート絶縁膜１３及び第２ゲート絶縁膜１５を介して重なるように第２集電電極として設けられたゲート導電層１６ｃａとを備え、各ソース線１８ａの入力端子２０ｃの表面が検査プローブＰの先端で押圧されたときに、その圧力が圧電体層１２に伝達され、圧電効果により圧電体層１２に（正の）電位が発生するように構成されている。ここで、圧電体層１２は、例えば、０．３ｍｍ×０．５ｍｍの入力端子２０ｃに重なるように、０．１μｍ程度の膜厚で形成されている。なお、圧電素子６ｂの構成は、上述した圧電素子６ａの構成と実質的に同じになっているので、その詳細な説明を省略する。
【００４６】
増幅回路７は、図４〜図６に示すように、入力電極として設けられた（圧電素子６ａの）ゲート導電層１６ｃａと、出力電極として設けられた第２ゲート電極１１ｂと、ゲート導電層１６ｃａ及び第２ゲート電極１１ｂの間に順に設けられた電圧増幅部７ａ及び電圧変換部７ｂとを備えている。
【００４７】
電圧増幅部７ａは、図６に示すように、圧電素子６ａの一部であるゲート導電層１６ｃａと、略Ｔ字状に設けられたソース導電層１８ｄｂと、ソース導電層１８ｄｂに接続された半導体層１４ｄａ及びゲート導電層１６ｃａの重なり合う部分に設けられた第１コンデンサＣａと、増幅用電源Ｖｇｎｄに接続されたソース導電層１８ｄａ及びソース導電層１８ｄｂの間に抵抗Ｒとして設けられた半導体層１４ｄｃと、ソース導電層１８ｄｂに接続されたゲート導電層１６ｃｂと、ソース導電層１８ｄａに接続された半導体層１４ｄｄ（抵抗Ｒ）及びゲート導電層１６ｃｂの重なり合う部分に設けられた第２コンデンサＣｂと、増幅用電源Ｖｄに接続されたソース導電層１８ｄｃ及びソース導電層１８ｄｂの間に抵抗部Ｒとして設けられた半導体層１４ｄｂと、半導体層１４ｄｄに接続されたソース導電層１８ｄｅと、ソース導電層１８ｄｃ及びソース導電層１８ｄｅの間に抵抗部Ｒとして設けられた半導体層１４ｄｈと、ソース導電層１８ｄｅに接続された半導体層１４ｄｅと、半導体層１４ｄｅに重なるように設けられたゲート導電層１６ｃｃと、半導体層１４ｄｅ及びゲート導電層１６ｃｃの重なり合う部分に設けられた第３コンデンサＣｃとを備えている。
【００４８】
電圧変換部７ｂは、図６に示すように、電圧増幅部７ａの一部である略Ｙ字状のゲート導電層１６ｃｃと、制御用電源Ｈｉに接続されたソース導電層１８ｄｆと、ソース導電層１８ｄｆに接続されたＰ型の半導体層１４ｄｆと、制御用電源Ｌｏに接続されたソース導電層１８ｄｇと、ソース導電層１８ｄｇに接続されたＮ型の半導体層１４ｄｇと、半導体層１４ｄｆ及び１４ｄｇ並びに第２ゲート電極１１ｂに接続されたソース導電層１８ｄｄとを備えている。
【００４９】
そして、増幅回路７では、図９及び図１０に示すように、圧電素子６ａで発生した電位がゲート導電層１６ｃａを介して入力されると、その電位が電圧増幅部７ａにより一定電圧以上に増幅された後に、電圧変換部７ｂにおいて、一定電圧に変換され、その一定な電圧を第２ゲート電極１１ｂから出力するようになっている。ここで、増幅回路７では、例えば、圧電素子で発生した１０Ｖ以上且つ破壊電圧以下程度の電位をスイッチング素子８ａを動作させるために必要な５Ｖ〜１０Ｖ程度の電圧に変換してもよい。
【００５０】
スイッチング素子８ａは、図４及び図７に示すように、絶縁基板１０上に設けられた第２ゲート電極１１ｂと、第２ゲート電極１１ｂを覆うように設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に島状に設けられたＮ型の半導体層１４ｃと、半導体層１４ｃを覆うように設けられた第２ゲート絶縁膜１５と、第２ゲート絶縁膜１５上に設けられた第１ゲート電極１６ｄと、第１ゲート電極１６ｄを覆うように設けられた第１層間絶縁膜１７と、第１層間絶縁膜１７上に設けられたソース電極（ソース線１８ａ）及びドレイン電極１８ｃとを備えている。ここで、第１ゲート電極１６ｄは、図４に示すように、第１層間絶縁膜１７に形成されたコンタクトホールを介してショートリング２０ｂに接続されている。そして、第２ゲート電極１１ｂは、図４に示すように、増幅回路７の出力電極である。また、上記ソース電極は、図４及び図７に示すように、各ソース線１８ａの端部であり、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホール１７ｃｃを介して半導体層１４ｃに接続されている。さらに、ドレイン電極１８ｃは、図４及び図７に示すように、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホール１７ｃｄを介して半導体層１４ｃに接続されていると共に、ショートリング２０ｂに接続されている。また、半導体層１４ｃは、第１ゲート電極１６ｄ及び第２ゲート電極１１ｂに重なるチャネル領域（不図示）と、ソース電極（ソース線１８ａ）に接続されたソース領域（不図示）と、ドレイン電極１８ｃに接続されたドレイン領域（不図示）とを備えている。ここで、半導体層１４ｃのソース領域及びドレイン領域には、不純物としてリンがドープされている。そして、スイッチング素子８ａは、図４、図７及び図８に示すように、ショートリング２０ｂが帯電したときに、相対的に高電位の第１ゲート電極１６ｄで動作してオン状態になり、入力端子２０ｃとショートリング２０ｂとを導通状態にすると共に、入力端子２０ｃが押圧されたときに、相対的に低電位の第２ゲート電極１１ｂで動作してオフ状態になり、入力端子２０ｃとショートリング２０ｂとを非導通状態にするように構成されている。なお、スイッチング素子８ｂの構成は、上述したスイッチング素子８ａの構成と実質的に同じになっているので、その詳細な説明を省略する。
【００５１】
上記構成のアクティブマトリクス基板３０ａは、それに対向して配置される対向基板（不図示）と、それらの両基板の間に封入される液晶層（不図示）と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成する。
【００５２】
次に、本実施形態のアクティブマトリクス基板３０ａの製造方法及び検査方法について一例を挙げて説明する。ここで、図１１は、アクティブマトリクス基板３０ａの製造工程の一部を示すフローチャートである。
【００５３】
まず、ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、窒化タンタル膜及びタングステン膜を順次成膜し、その後、フォトリソグラフィを用いてパターニングして、第１集電電極１１ａ及び第２ゲート電極１１ｂを形成する。
【００５４】
続いて、第１集電電極１１ａ及び第２ゲート電極１１ｂが形成された基板全体に、スパッタリング法により、例えば、酸化亜鉛膜を成膜し、その後、フォトリソグラフィを用いてパターニングして、圧電体層１２を形成する。なお、酸化亜鉛膜は、酸化亜鉛微粒子の分散液を塗布して、その塗布膜を焼成することにより、成膜してもよい。
【００５５】
さらに、圧電体層１２が形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、酸化シリコン膜や窒化シリコン膜を成膜して、第１ゲート絶縁膜１３を形成する。
【００５６】
続いて、第１ゲート絶縁膜１３が形成された基板全体に、例えば、原料ガスとしてジシランなどを用いて、プラズマＣＶＤ法により、アモルファスシリコン膜を成膜した後、レーザ光の照射や加熱処理などによる結晶化を行ってポリシリコン膜に変成する。その後、そのポリシリコン膜をフォトリソグラフィを用いてパターニングして、島状の半導体層１４ａ、１４ｃ及び１４ｄａ〜１４ｄｈを形成する。
【００５７】
さらに、半導体層１４ａ、１４ｃ及び１４ｄａ〜１４ｄｈが形成された基板全体に、プラズマＣＶＤ法により、例えば、酸化シリコン膜や窒化シリコン膜を成膜して、第２ゲート絶縁膜１５を形成する。
【００５８】
そして、第２ゲート絶縁膜１５が形成された基板全体に、スパッタリング法により、例えば、窒化タンタル膜及びタングステン膜を順次成膜し、その後、フォトリソグラフィを用いてパターニングして、ゲート線１６ａ、ゲート電極１６ａａ、容量線１６ｂ、ゲート導電層１６ｃａ〜１６ｃｃ及び第１ゲート電極１６ｄを形成する（ゲート層形成工程）。
【００５９】
続いて、ゲート電極１６ａａ、ゲート導電層１６ｃａ〜１６ｃｃ及び第１ゲート電極１６ｄをマスクとして、ゲート絶縁膜１５を介して半導体層１４ａ、１４ｃ及び１４ｄａ〜１４ｄｈにリン又はボロンをイオンドーピング装置によりイオンドープして、ゲート電極１６ａａ及び１６ｃ並びに第１ゲート電極１６ｄに重なる部分にチャネル領域、その外側にソース領域及びドレイン領域を形成し、その後、加熱処理を行い、ドープしたリン又はボロンの活性化処理を行う。
【００６０】
さらに、ゲート線１６ａ、ゲート電極１６ａａ、容量線１６ｂ、ゲート導電層１６ｃａ〜１６ｃｃ及び第１ゲート電極１６ｄが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜及び酸化シリコン膜を順に成膜して第１層間絶縁膜１７を形成する。
【００６１】
その後、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜を部分的にエッチング除去して、コンタクトホール１７ｃａ、１７ｃｂ、１７ｃｃ及び１７ｃｄを形成する。
【００６２】
そして、第１層間絶縁膜１７上の基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜を順次成膜し、その後、フォトリソグラフィを用いてパターニングして、ソース線（ソース電極）１８ａ、ドレイン電極１８ｂ及び１８ｃ、並びにソース導電層１８ｄａ〜１８ｄｇを形成する（ソース層形成工程）。
【００６３】
続いて、加熱処理を行い、半導体層１４ａ、１４ｃ及び１４ｄａ〜１４ｄｈを水素化して、そのダングリングボンドを終端化する。
【００６４】
さらに、ソース線（ソース電極）１８ａ、ドレイン電極１８ｂ及び１８ｃ、並びにソース導電層１８ｄａ〜１８ｄｇが形成された基板全体に、例えば、アクリル樹脂などをスピンコーティング法で塗布して、第２層間絶縁膜１９を形成する。
【００６５】
その後、第２層間絶縁膜１９を部分的にエッチング除去して、コンタクトホール１９ｃａを形成する。
【００６６】
最後に、第２層間絶縁膜１９が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜した後、フォトリソグラフィを用いてパターニングして、画素電極２０ａ、ショートリング２０ｂ、並びに入力端子２０ｃ、２０ｄ及び２０ｅを形成する（ＩＴＯ層形成工程）。
【００６７】
以上のようにして、アクティブマトリクス３０ａを製造することができる。その後、製造されたアクティブマトリクス３０ａに対して、以下のアレイ検査工程を行う。
【００６８】
各入力端子２０ｃ、２０ｄ及び２０ｅの表面に検査プローブＰの先端を押圧させた状態で、各入力端子２０ｃに検査信号、及び各入力端子２０ｅにロジック回路Ｌへの制御信号をそれぞれ入力すると共に、入力端子２０ｄ（増幅用電源Ｖｇｎｄ及びＶｄ、並びに制御用電源Ｈｉ及びＬｏ）に制御信号を入力することにより、各画素のＴＦＴ５にアクセスして、各画素電極２０ａに対応する補助容量に電荷を書き込んだ後に、その補助容量に書き込まれた電荷を読み出して、各画素のリーク欠陥又は特性不良欠陥の有無を検出する。ここで、欠陥画素がない領域では、各画素で読み出される電荷量がほぼ均一に検出され、また、欠陥画素がない領域では、欠陥画素の電荷量がその周囲の各画素の電荷量と異なって検出される。したがって、検出される電荷量の相対値によって欠陥の有無、位置及び性質などを識別することができる。そして、各入力端子２０ｃを介して各画素電極２０ａに電荷を書き込むことにより、隣り合う画素電極２０ａの間のリーク欠陥を検出することもできる。
【００６９】
以上説明したように、本実施形態のアクティブマトリクス基板３０ａ及びその検査方法によれば、各ソース線１８ａの端部の各入力端子２０ｃ（及び各ゲート線１６ａに導通する各入力端子２０ｅ）に重なるように圧電素子６ａ（６ｂ）が設けられているので、各入力端子２０ｃ（２０ｅ）が押圧されたときに各圧電素子６ａ（６ｂ）から電気信号が発生することになる。そして、各入力端子２０ｃ（２０ｅ）とショートリング２０ｂとの間には、ショートリング２０ｂが帯電したときに各入力端子２０ｃ（２０ｅ）とショートリング２０ｂとを導通状態にすると共に、各入力端子２０ｃ（２０ｅ）が押圧されたときに圧電素子６ａ（６ｂ）からの電気信号により各入力端子２０ｃ（２０ｅ）とショートリング２０ｂとを非導通状態にするように構成されたスイッチング素子８ａ（８ｂ）がそれぞれ設けられている。そのため、例えば、画素電極２０ａが形成された後の製造工程（液晶注入工程など）でアクティブマトリクス基板３０ａに静電気が発生した場合には、アクティブマトリクス基板３０ａ上の各入力端子２０ｃ（２０ｅ）がショートリング２０ｂ及びスイッチング素子８ａ（８ｂ）を介して互いに導通するので、静電気による電荷がアクティブマトリクス基板３０ａ上で均一化され、アクティブマトリクス基板３０ａの静電破壊を抑制することができる。また、アレイ検査工程でアクティブマトリクス基板３０ａ上の各入力端子２０ｃ（２０ｅ）に検査用プローブＰを押圧させた状態で各入力端子２０ｃ（２０ｅ）に検査信号を入力する場合には、アクティブマトリクス基板３０ａ上の各入力端子２０ｃ（２０ｅ）がスイッチング素子８ａ（８ｂ）により互いに導通しないので、各画素電極２０ａに電荷を書き込んでアレイ検査を行うことができる。したがって、画素電極２０ａを形成した後の工程完了となった状態の基板で静電気対策及びアレイ検査の双方を実現することができる。これにより、製造工程の途中でしか行うことができなかったアレイ検査を工程完了後に行うことができ、全製造工程の品質管理を実現することができるので、表示品位及び製品の品質を向上させることができる。また、従来の工程（図１７参照）では、不可能であった隣り合う画素電極２０ａの間のリーク欠陥が検出することができるので、そのリーク欠陥を修正することにより、製造歩留まりを向上させることができる。
【００７０】
また、本実施形態のアクティブマトリクス基板３０ａ及びその検査方法によれば、上記のように、基板上にショートリング２０ｂが存在する場合においても、アレイ検査を行うことができるだけでなく、後工程におけるショートリング２０ｂの除去が不要となると共に、後工程の端子接続工程において、圧着時の圧力不足による接続不良が発生した場合には、ショートリング２０ｂとの導通状態、又は圧電素子からの出力電圧を容易に調べることが可能であるので、簡易な検査を行うこともできる。なお、本実施形態のアクティブマトリクス基板３０ａを後工程（スクライブ工程）において、個別に分離する際に、ショートリング２０ｂ、増幅回路７、並びにスイッチング素子８ａ及び８ｂを基板本体から切り離してもよい。このとき、ソース線１８ａなどに静電気が発生した場合には、分離後に有効になる保護回路（不図示）により、発生した電荷が分散し均一化される。
【００７１】
また、本実施形態のアクティブマトリクス基板３０ａによれば、スイッチング素子８ａ及び８ｂの半導体層１４ｃがＮ型であるので、ショートリング２０ｂに対して各入力端子２０ｃ及び２０ｅの電位が低くなるように静電気が発生した場合には、スイッチング素子として、Ｎ型のダイオードが動作することにより、静電気による電荷をアクティブマトリクス基板上で均一化することができる。なお、本実施形態では、Ｎ型の半導体層１４ｃを例示したが、スイッチング素子の半導体層は、Ｐ型であってもよい。このとき、短絡配線に対して各入力端子の電位が高くなるように静電気が発生した場合には、スイッチング素子として、Ｐ型のダイオードが動作することにより、静電気による電荷をアクティブマトリクス基板上で均一化することができる。
【００７２】
また、本実施形態のアクティブマトリクス基板３０ａによれば、圧電素子６ａ（６ｂ）とスイッチング素子８ａ（８ｂ）との間に増幅回路７が設けられているので、アレイ検査工程でアクティブマトリクス基板３０ａ上の各入力端子２０ｃ（２０ｅ）に検査信号を入力する際に、各入力端子２０ｃ（２０ｅ）が押圧されて発生した圧電素子６ａからの電気信号が比較的弱くても、その電気信号を増幅して、各入力端子２０ｃ（２０ｅ）とショートリング２０ｂとを非導通状態にすることができる。
【００７３】
また、本実施形態のアクティブマトリクス基板３０ａによれば、増幅回路７の電圧変換部７ｂにおいて、半導体層１４ｄｇがＮ型であると共に、半導体層１４ｄｆがＰ型であるので、圧電素子６ａで発生した電気信号を電圧増幅部７ａで増幅し、電圧変換部７ｂで逆転させたり固定電圧に変圧させることにより、スイッチング制御することができる。
【００７４】
《発明の実施形態２》
図１２は、本実施形態のアクティブマトリクス基板３０ｂの周縁部を概略的に示す平面図であり、図１３は、その周縁部を示す等価回路図であり、図１４は、その周縁部を具体的に示す平面図である。そして、図１５は、アクティブマトリクス基板３０ｂを構成するスイッチング素子８ｐのスイッチング特性を示す特性概念図である。なお、以下の実施形態において、図１〜図１１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００７５】
上記実施形態１のアクティブマトリクス基板３０ａでは、スイッチング素子８ａ及び８ｂの半導体層１４ｃがそれぞれＮ型であったが、本実施形態のアクティブマトリクス基板３０ｂでは、Ｎ型の半導体層１４ｃｎを有するスイッチング素子８ｎ、Ｐ型の半導体層１４ｃｐを有するスイッチング素子８ｐ、スイッチング素子８ｎに接続された増幅回路７ｎ、及びスイッチング素子８ｐに接続された増幅回路７ｐが設けられ、その他の構成がアクティブマトリクス基板３０ａと実質的に同じになっている。
【００７６】
具体的に増幅回路７ｎは、図１３及び図１４に示すように、入力電極として設けられた（圧電素子６ａの）ゲート導電層１６ｃａｎと、出力電極として設けられた第２ゲート電極１１ｂｎと、ゲート導電層１６ｃａｎ及び第２ゲート電極１１ｂｎの間に順に設けられた電圧増幅部７ａｎ及び電圧変換部７ｂｎとを備えている。
【００７７】
電圧増幅部７ａｎ及び後述する電圧増幅部７ａｐは、図１４に示すように、上記実施形態１の電圧増幅部７ａ（図６参照）と実質的に同じになっている。また、電圧変換部７ｂｎ及び後述する電圧変換部７ｂｐは、図１４に示すように、上記実施形態１の電圧変換部７ｂ（図６参照）と実質的に同じになっている。なお、図１４では、増幅回路７ｎ及び７ｐを構成する各要素を、対応する図６の増幅回路７を構成する各要素の符号の末尾にｎ及びｐをそれぞれ付して示している。
【００７８】
そして、増幅回路７ｎでは、圧電素子６ａで発生した電位がゲート導電層１６ｃａｎを介して入力されると、その電位が電圧増幅部７ａｎにより一定電圧以上に増幅された後に、電圧変換部７ｂｎにおいて、一定電圧に変換され、その一定な電圧を第２ゲート電極１１ｂｎから出力するようになっている。
【００７９】
また、増幅回路７ｐは、図１３及び図１４に示すように、入力電極として設けられた（圧電素子６ａの）ゲート導電層１６ｃａｐと、出力電極として設けられた第２ゲート電極１１ｂｐと、ゲート導電層１６ｃａｐ及び第２ゲート電極１１ｂｐの間に順に設けられた電圧増幅部７ａｐ及び電圧変換部７ｂｐとを備えている。
【００８０】
そして、増幅回路７ｐでは、圧電素子６で発生した電位がゲート導電層１６ｃａｐを介して入力されると、その電位が電圧増幅部７ａｐにより一定電圧以上に増幅された後に、電圧変換部７ｂｐにおいて、一定電圧に変換され、その一定な電圧を第２ゲート電極１１ｂｐから出力するようになっている。
【００８１】
スイッチング素子８ｎは、図１２〜図１４に示すように、絶縁基板１０上に設けられた第２ゲート電極１１ｂｎと、第２ゲート電極１１ｂｎを覆うように設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に島状に設けられたＮ型の半導体層１４ｃｎと、半導体層１４ｃｎを覆うように設けられた第２ゲート絶縁膜１５と、第２ゲート絶縁膜１５上に設けられた第１ゲート電極１６ｄｎと、第１ゲート電極１６ｄｎを覆うように設けられた第１層間絶縁膜１７と、第１層間絶縁膜１７上に設けられたソース電極１８ａｎ及びドレイン電極１８ｃｎとを備えている。ここで、第１ゲート電極１６ｄｎは、図１２に示すように、中継電極１８ｄｎを介してショートリング２０ｂに接続されている。そして、第２ゲート電極１１ｂｎは、図１２に示すように、増幅回路７ｎの出力電極である。また、ソース電極１８ａｎは、図１２に示すように、各ソース線１８ａの分岐した一方の端部であり、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホールを介して半導体層１４ｃｎに接続されていると共に、入力端子２０ｃに接続されている。さらに、ドレイン電極１８ｃｎは、図１２に示すように、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホールを介して半導体層１４ｃｎに接続されていると共に、ショートリング２０ｂに接続されている。また、半導体層１４ｃｎは、第１ゲート電極１６ｄｎ及び第２ゲート電極１１ｂｎに重なるチャネル領域（不図示）と、ソース電極１８ａｎに接続されたソース領域（不図示）と、ドレイン電極１８ｃｎに接続されたドレイン領域（不図示）とを備えている。ここで、半導体層１４ｃｎのソース領域及びドレイン領域には、不純物としてリンがドープされている。そして、スイッチング素子８ｎは、図８及び図１２に示すように、ショートリング２０ｂが帯電したときに、相対的に高電位の第１ゲート電極１６ｄｎで動作してオン状態になり、入力端子２０ｃとショートリング２０ｂとを導通状態にすると共に、入力端子２０ｃが押圧されたときに、相対的に低電位の第２ゲート電極１１ｂｎで動作してオフ状態になり、入力端子２０ｃとショートリング２０ｂとを非導通状態にするように構成されている。
【００８２】
スイッチング素子８ｐは、図１２に示すように、絶縁基板１０上に設けられた第２ゲート電極１１ｂｐと、第２ゲート電極１１ｂｐを覆うように設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に島状に設けられたＰ型の半導体層１４ｃｐと、半導体層１４ｃｐを覆うように設けられた第２ゲート絶縁膜１５と、第２ゲート絶縁膜１５上に設けられた第１ゲート電極１６ｄｐと、第１ゲート電極１６ｄｐを覆うように設けられた第１層間絶縁膜１７と、第１層間絶縁膜１７上に設けられたソース電極１８ａｐ及びドレイン電極１８ｃｐとを備えている。ここで、第１ゲート電極１６ｄｐは、図１２に示すように、中継電極１８ｄｐを介してショートリング２０ｂに接続されている。そして、第２ゲート電極１１ｂｐは、図１２に示すように、増幅回路７ｐの出力電極である。また、ソース電極１８ａｐは、図１２に示すように、各ソース線１８ａの分岐した他方の端部であり、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホールを介して半導体層１４ｃｐに接続されていると共に、入力端子２０ｃに接続されている。さらに、ドレイン電極１８ｃｐは、図１２に示すように、第２ゲート絶縁膜１５及び第１層間絶縁膜１７の積層膜に形成されたコンタクトホールを介して半導体層１４ｃｐに接続されていると共に、ショートリング２０ｂに接続されている。また、半導体層１４ｃｐは、第１ゲート電極１６ｄｐ及び第２ゲート電極１１ｂｐに重なるチャネル領域（不図示）と、ソース電極１８ａｐに接続されたソース領域（不図示）と、ドレイン電極１８ｃｐに接続されたドレイン領域（不図示）とを備えている。ここで、半導体層１４ｃｐのソース領域及びドレイン領域には、不純物としてボロンがドープされている。そして、スイッチング素子８ｐは、図１０に示すように、ショートリング２０ｂが帯電したときに、相対的に高電位の第１ゲート電極１６ｄｐで動作してオン状態になり、入力端子２０ｃとショートリング２０ｂとを導通状態にすると共に、入力端子２０ｃが押圧されたときに、相対的に低電位の第２ゲート電極１１ｂｐで動作してオフ状態になり、入力端子２０ｃとショートリング２０ｂとを非導通状態にするように構成されている。
【００８３】
上記構成のアクティブマトリクス基板３０ｂは、上記実施形態１で説明した製造方法において、第１集電電極１１ａ、第２ゲート電極１１ｂ、半導体層１４ｃ及び１４ｄａ〜１４ｄｈ、ゲート導電層１６ｃａ〜１６ｃｃ、第１ゲート電極１６ｄ、ソース線１８ａ、ドレイン電極１８ｃ、並びにソース導電層１８ｄａ〜１８ｄｇを形成する際のパターン形状を変更すると共に、半導体層１４ｃ及び１４ｄａ〜１４ｄｈにリン又はボロンをドーピングする際に、リン及びボロンを適宜ドープすれば、製造することができる。なお、各符号の数字が同じ構成要素同士は、基板上に同一層に同一材料により形成される。
【００８４】
以上説明したように、本実施形態のアクティブマトリクス基板３０ｂ及びその検査方法によれば、上記実施形態１と同様に、各ソース線１８ａの端部の各入力端子２０ｃに重なるように圧電素子６ａが設けられ、各入力端子２０ｃとショートリング２０ｂとの間に、ショートリング２０ｂが帯電したときに各入力端子２０ｃとショートリング２０ｂとを導通状態にすると共に、各入力端子２０ｃが押圧されたときに圧電素子６ａからの電気信号により各入力端子２０ｃとショートリング２０ｂとを非導通状態にするように構成されたスイッチング素子８ｎ及び８ｐが設けられているので、画素電極２０ａを形成した後の静電気対策及びアレイ検査の双方を実現することができると共に、一方のスイッチング素子８ｎの半導体層１４ｃｎがＮ型であり、他方のスイッチング素子８ｐの半導体層１４ｃｐがＰ型であるので、ショートリング２０ｂに対して各入力端子２０ｃの電位が低くなるように静電気が発生した場合には、スイッチング素子として、Ｎ型のダイオードが動作すると共に、ショートリング２０ｂに対して各入力端子２０ｃの電位が高くなるように静電気が発生した場合には、スイッチング素子として、Ｐ型のダイオードが動作することにより、静電気による電荷をアクティブマトリクス基板上で均一化することができる。また、一方の増幅回路７ｎの半導体層１４ｂｎがＮ型であり、他方の増幅回路７ｐの半導体層１４ｂｐがＰ型であるので、半導体層１４ｃｎがＮ型であるスイッチング素子８ｎ、及び半導体層１４ｂｎがＮ型である増幅回路７ｎによって、圧電素子６ａで発生した電気信号を電圧増幅部７ａｎで増幅した後に、電圧変換部７ｂｎで逆転させて、スイッチング制御され、半導体層１４ｃｐがＰ型であるスイッチング素子８ｐ、及び半導体層１４ｂｐがＰ型である増幅回路７ｐによって、圧電素子６ａで発生した電気信号を電圧増幅部７ａｐで増幅した後に、電圧変換部７ｂｐで固定電圧に変圧して、スイッチング制御されることにより、スイッチング特性を良好にすることができる。
【００８５】
上記各実施形態では、液晶表示パネルを構成するアクティブマトリクス基板を例示したが、本発明は、有機ＥＬ（ElectroLuminescence）表示パネルなどの他の表示パネル、及びＸ線センサーなどのような各画素電極に帯電する電荷を読み取るセンサー基板を構成するアクティブマトリクス基板にも適用することができる。
【産業上の利用可能性】
【００８６】
以上説明したように、本発明は、画素電極を形成した後の静電気対策及びアレイ検査の双方を実現することができるので、特に、液晶注入工程における静電気対策が要望される液晶表示パネルを構成するアクティブマトリクス基板について有用である。
【符号の説明】
【００８７】
Ｐ        検査プローブ
６ａ，６ｂ        圧電素子
７，７ｎ，７ｐ    増幅回路
８ａ，８ｂ，８ｎ，８ｐ        スイッチング素子
１１ｂ，１１ｂｎ，１１ｂｐ    第２ゲート電極
１３      第１ゲート絶縁膜
１４ｃ，１４ｃｎ，１４ｃｐ，１４ｄａ〜１４ｄｈ    半導体層
１５      第２ゲート絶縁膜
１６ａ    ゲート線（他の表示用配線）
１６ｄ，１６ｄｎ，１６ｄｐ    第１ゲート電極
１８ａ    ソース線（表示用配線）
２０ａ    画素電極
２０ｂ    ショートリング（短絡配線）
２０ｃ，２０ｅ    入力端子
３０ａ，３０ｂ    アクティブマトリクス基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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