(57)【要約】【課題】定電流源を含むセンス回路の製造ばらつきの影響を低減することが可能な半導体装置を提供する。【解決手段】半導体装置１０１は、対応の第１の定電流源ＩＳの出力端子に結合された導通電極を有し、閾値電圧が変更可能であり、閾値電圧に基づいてデータを記憶する複数のメモリセルＭＣと、第２の定電流源ＩＳＲの出力端子に結合された可変抵抗素子と、対応の第１の定電流源ＩＳの出力端子の電位と第２の定電流源ＩＳＲの出力端子の電位とを比較し、比較結果を示す信号を出力する複数のセンスアンプＳＡと、対応の第１の定電流源ＩＳの出力端子に結合された導通電極を有し、閾値電圧が変更可能な複数の第１の調整用メモリセルＭＣＴと、第２の定電流源ＩＳＲの出力端子に結合された導通電極を有し、閾値電圧が変更可能な第２の調整用メモリセルＭＣＴＲとを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の第１の定電流源と、
前記第１の定電流源に対応して設けられ、対応の前記第１の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能であり、閾値電圧に基づいてデータを記憶する複数のメモリセルと、
第２の定電流源と、
前記第２の定電流源の出力端子に結合された可変抵抗素子と、
前記第１の定電流源に対応して設けられ、対応の前記第１の定電流源の前記出力端子の電位と前記第２の定電流源の前記出力端子の電位とを比較し、前記比較結果を示す信号を出力する複数のセンスアンプと、
前記第１の定電流源に対応して設けられ、対応の前記第１の定電流源の前記出力端子に結合された導通電極を有し、閾値電圧が変更可能な複数の第１の調整用メモリセルと、
前記第２の定電流源の前記出力端子に結合された導通電極を有し、閾値電圧が変更可能な第２の調整用メモリセルとを備える半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記第１の調整用メモリセルの制御電極および前記第２の調整用メモリセルの制御電極に結合された第１のワード線を備える請求項１に記載の半導体装置。
【請求項３】
前記可変抵抗素子は、閾値電圧が変更可能な参照用メモリセルであり、
前記半導体装置は、さらに、
前記メモリセルの制御電極および前記参照用メモリセルの制御電極に結合された第２のワード線を備える請求項２に記載の半導体装置。
【請求項４】
前記メモリセル、前記参照用メモリセル、前記第１の調整用メモリセルおよび前記第２の調整用メモリセルは、同一構造を有する請求項３に記載の半導体装置。
【請求項５】
前記メモリセル、前記第１の調整用メモリセルおよび前記第２の調整用メモリセルは、同一構造を有する請求項１に記載の半導体装置。
【請求項６】
前記複数のメモリセルは、行列状に配置され、
前記第１の定電流源は、前記メモリセル列に対応して設けられ、対応の各前記メモリセルの導通電極に結合された前記出力端子を有し、
前記半導体装置は、さらに、
前記メモリセルに対応して設けられ、対応の前記メモリセルの前記導通電極と前記第１の定電流源の前記出力端子および前記センスアンプとの間に接続された複数の選択トランジスタを備える請求項１に記載の半導体装置。
【請求項７】
複数の第１の定電流源と、前記第１の定電流源に対応して設けられ、対応の前記第１の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能であり、閾値電圧に基づいてデータを記憶する複数のメモリセルと、第２の定電流源と、前記第２の定電流源の出力端子に結合された可変抵抗素子と、前記第１の定電流源に対応して設けられ、対応の前記第１の定電流源の前記出力端子の電位と前記第２の定電流源の前記出力端子の電位とを比較し、前記比較結果を示す信号を出力する複数のセンスアンプと、前記第１の定電流源に対応して設けられ、対応の前記第１の定電流源の前記出力端子に結合された導通電極を有し、閾値電圧が変更可能な複数の第１の調整用メモリセルと、前記第２の定電流源の前記出力端子に結合された導通電極を有し、閾値電圧が変更可能な第２の調整用メモリセルとを備える半導体装置の調整方法であって、
前記第２の定電流源の出力電流が所定値になるように前記可変抵抗素子の抵抗値を調整
するステップと、
各前記センスアンプから出力される前記比較結果を示す信号の論理レベルが反転する各前記第１の定電流源の出力電流値を測定するステップと、
各前記第１の定電流源から対応の前記メモリセルおよび対応の前記第１の調整用メモリセルへ流れる電流と、前記第２の定電流源から前記可変抵抗素子および前記第２の調整用メモリセルへ流れる電流とが、前記所定値および前記測定された各前記第１の定電流源の出力電流値の最大値になるように各前記第１の調整用メモリセルおよび前記第２の調整用メモリセルの閾値電圧を調整するステップとを含む半導体装置の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその調整方法に関し、特に、閾値電圧に基づいてデータを記憶する複数のメモリセルを備える半導体装置およびその調整方法に関する。
【背景技術】
【０００２】
フローティングゲートもしくは電荷蓄積層に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる半導体装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは、フローティングゲートと、コントロールゲートと、ソースと、ドレインとを有するメモリセルを備える。メモリセルは、フローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子を抜き取ると閾値電圧が低下する。
【０００３】
このようなフラッシュメモリの一例として、たとえば、特許文献１には、以下のような構成が開示されている。すなわち、制御ゲート、ドレイン、ソースおよび浮遊ゲートを有する電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタで構成されたメモリセルと、第１のリファレンスセルを有する読み出し手段とを備えた不揮発性半導体メモリ装置であって、第２のリファレンスセルと、第１のリファレンスセルのしきい値と第２のリファレンスセルのしきい値とを比較するしきい値比較手段と、しきい値比較手段が第１のリファレンスセルのしきい値と第２のリファレンスセルのしきい値とを比較した結果に基づいて、第１のリファレンスセルのしきい値を設定するしきい値設定手段とを備える。
【０００４】
また、フラッシュメモリにおいて、各メモリトランジスタを通して流れる読み出し電流のばらつきを抑制して記憶データの誤読み出しを防ぐための構成が特許文献２に開示されている。すなわち、ビット線に供給するための基準電流を生成する電流生成回路は、第１電源線に接続された第１主電極と、相互接続された第２主電極および制御電極を有する第１トランジスタと、第１トランジスタの第２主電極に接続された第１端と、第２電源線に接続された第２端とを有する抵抗と、第１電源線に接続された第１主電極と、第１トランジスタの制御電極に接続された制御電極とを有する複数個の第２トランジスタと、第２トランジスタ毎に設けられ、対応する第２トランジスタの第２主電極に接続された第１主電極と、基準電流が出力される第２主電極とを有する複数の第３トランジスタと、第３トランジスタのオン・オフを個別に制御する電流制御回路とを備える。
【特許文献１】特開２００４−３９０７５号公報
【特許文献２】特開２００５−１４９６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献２記載の構成では、メモリトランジスタに読み出し電流を供給するカレントミラー回路において、読み出し電流を供給するトランジスタの数すなわちオン状態となるトランジスタの数を制御することにより読み出し電流を調整している。しかしながら、このような構成では、調整がデジタル的になり、しかも調整単位がトランジスタ単位であるため、トランジスタの特性ばらつきを抑制することができない。
【０００６】
それゆえに、本発明の目的は、定電流源を含むセンス回路の製造ばらつきの影響を低減することが可能な半導体装置およびその調整方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、複数の第１の定電流源と、第１の定電流源に対応して設けられ、対応の第１の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能であり、閾値電圧に基づいてデータを記憶する複数のメモリセルと、第２の定電流源と、第２の定電流源の出力端子に結合された可変抵抗素子と、第１の定電流源に対応して設けられ、対応の第１の定電流源の出力端子の電位と第２の定電流源の出力端子の電位とを比較し、比較結果を示す信号を出力する複数のセンスアンプと、第１の定電流源に対応して設けられ、対応の第１の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能な複数の第１の調整用メモリセルと、第２の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能な第２の調整用メモリセルとを備える。
【０００８】
好ましくは、半導体装置は、さらに、第１の調整用メモリセルの制御電極および第２の調整用メモリセルの制御電極に結合された第１のワード線を備える。
【０００９】
より好ましくは、可変抵抗素子は、閾値電圧が変更可能な参照用メモリセルであり、半導体装置は、さらに、メモリセルの制御電極および参照用メモリセルの制御電極に結合された第２のワード線を備える。
【００１０】
より好ましくは、メモリセル、参照用メモリセル、第１の調整用メモリセルおよび第２の調整用メモリセルは、同一構造を有する。
【００１１】
好ましくは、メモリセル、第１の調整用メモリセルおよび第２の調整用メモリセルは、同一構造を有する。
【００１２】
好ましくは、複数のメモリセルは、行列状に配置され、第１の定電流源は、メモリセル列に対応して設けられ、対応の各メモリセルの導通電極に結合された出力端子を有し、半導体装置は、さらに、メモリセルに対応して設けられ、対応のメモリセルの導通電極と第１の定電流源の出力端子およびセンスアンプとの間に接続された複数の選択トランジスタを備える。
【００１３】
上記課題を解決するために、この発明のある局面に係わる半導体装置の調整方法は、複数の第１の定電流源と、第１の定電流源に対応して設けられ、対応の第１の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能であり、閾値電圧に基づいてデータを記憶する複数のメモリセルと、第２の定電流源と、第２の定電流源の出力端子に結合された可変抵抗素子と、第１の定電流源に対応して設けられ、対応の第１の定電流源の出力端子の電位と第２の定電流源の出力端子の電位とを比較し、比較結果を示す信号を出力する複数のセンスアンプと、第１の定電流源に対応して設けられ、対応の第１の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能な複数の第１の調整用メモリセルと、第２の定電流源の出力端子に結合された導通電極を有し、閾値電圧が変更可能な第２の調整用メモリセルとを備える半導体装置の調整方法であって、第２の定電流源の出力電流が所定値になるように可変抵抗素子の抵抗値を調整するステップと、各センスアンプから出力される比較結果を示す信号の論理レベルが反転する各第１の定電流源の出力電流値を測定するステップと、各第１の定電流源から対応のメモリセルおよび対応の第１の調整用メモリセルへ流れる電流と、第２の定電流源から可変抵抗素子および第２の調整用メモリセルへ流れる電流とが、所定値および測定された各第１の定電流源の出力電流値の最大値になるように各第１の調整用メモリセルおよび第２の調整用メモリセルの閾値電圧を調整するステップとを含む。
【発明の効果】
【００１４】
本発明によれば、定電流源を含むセンス回路の製造ばらつきの影響を低減することがで
きる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
図１は、本発明の実施の形態に係る半導体装置の構成を示す図である。
図１を参照して、半導体装置１０１は、メモリアレイ１と、Ｘデコーダ２と、Ｙデコーダ３と、センス回路（読み出し回路）４と、コマンドデコーダ５と、メモリコントローラ６と、アドレスラッチ＆コマンドジェネレータ７と、アドレスデコーダ８と、データバッファ９と、ラッチ回路１０とを備える。
【００１７】
メモリアレイ１は、行列状に配置され、たとえばデータを不揮発的に記憶する複数のメモリセルを含む。
【００１８】
アドレスラッチ＆コマンドジェネレータ７は、外部から入力されたアドレス信号ＡＤをメモリコントローラ６から受けたタイミング信号に応答してラッチし、ラッチしたアドレス信号ＡＤをアドレスデコーダ８へ出力する。また、アドレスラッチ＆コマンドジェネレータ７は、ラッチしたアドレス信号ＡＤに基づいてコマンド信号をコマンドデコーダ５へ出力する。
【００１９】
アドレスデコーダ８は、アドレスラッチ＆コマンドジェネレータ７から受けたアドレス信号ＡＤをデコードして内部アドレス信号ＩＡＤを生成し、Ｘデコーダ２およびＹデコーダ３へ出力する。
【００２０】
Ｘデコーダ２は、アドレスデコーダ８から受けた内部アドレス信号ＩＡＤに基づいて、アクセス対象のメモリセルＭＣに対応するワード線を選択する。
【００２１】
Ｙデコーダ３は、アドレスデコーダ８から受けた内部アドレス信号ＩＡＤに基づいて、アクセス対象のメモリセルＭＣに対応するビット線を選択する。
【００２２】
Ｘデコーダ２によるワード線の選択と、Ｙデコーダ３によるビット線の選択とにより、書き込み対象、読み出し対象および消去対象のメモリセルが特定される。
【００２３】
コマンドデコーダ５は、外部から入力されたコマンド信号およびアドレスラッチ＆コマンドジェネレータ７から受けたコマンド信号を解読し、解読結果を示す信号をメモリコントローラ６へ出力する。
【００２４】
メモリコントローラ６は、コマンドデコーダ５から受けた信号に基づいて各種の制御信号をＸデコーダ２およびＹデコーダ３等へ出力することにより、メモリセルに対するデータ書き込み、データ読み出しおよびデータ消去等を行なう。
【００２５】
メモリアレイ１からセンス回路４を介して読み出されたデータは、ラッチ回路１０、データバッファ９を介して外部へ出力される。
【００２６】
また、外部から入力されたデータＤＱはデータバッファ９を介してラッチ回路１０へ出力される。
【００２７】
図２は、本発明の実施の形態に係る半導体装置における読み出し回路の構成を示す図である。図２は、２行２列のメモリセルに対応する回路を代表的に示しており、以下、この
回路について代表的に説明する。
【００２８】
図２を参照して、半導体装置１０１は、センスアンプＳＡ１，ＳＡ２と、定電流源ＩＳ１，ＩＳ２，ＩＳＲと、行列状に配置されたメモリセルＭＣ１Ａ，ＭＣ１Ｂ，ＭＣ２Ａ，ＭＣ２Ｂと、参照用メモリセルＭＣＲＡ，ＭＣＲＢと、調整用メモリセルＭＣＴ１，ＭＣＴ２，ＭＣＴＲと、スイッチＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ１Ｃと、スイッチＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃと、選択トランジスタＴＲＳ１Ａ，ＴＲＳ１Ｂ，ＴＲＳ２Ａ，ＴＲＳ２Ｂと、外部パッドＰ１Ａ，Ｐ１Ｂ，Ｐ２Ａ，Ｐ２Ｂと、ワード線ＷＬＡ，ＷＬＢと、調整用ワード線ＷＬＴＮと、ビット線ＢＬとを備える。
【００２９】
図１に示すセンス回路（読み出し回路）４は、センスアンプＳＡ１，ＳＡ２と、定電流源ＩＳ１，ＩＳ２，ＩＳＲと、調整用メモリセルＭＣＴ１，ＭＣＴ２，ＭＣＴＲと、スイッチＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ１Ｃと、スイッチＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃとで構成される。
【００３０】
以下では、行列状に配置されたメモリセルＭＣ１Ａ，ＭＣ１Ｂ，ＭＣ２Ａ，ＭＣ２Ｂの行および列をそれぞれメモリセル行およびメモリセル列とも称する。
【００３１】
また、定電流源ＩＳ１，ＩＳ２，ＩＳＲの各々を定電流源ＩＳと称する場合がある。また、メモリセルＭＣ１Ａ，ＭＣ１Ｂの各々をメモリセルＭＣ１と称する場合がある。また、メモリセルＭＣ２Ａ，ＭＣ２Ｂの各々をメモリセルＭＣ２と称する場合がある。また、参照用メモリセルＭＣＲＡ，ＭＣＲＢの各々を参照用メモリセルＭＣＲと称する場合がある。また、メモリセルＭＣ１，ＭＣ２の各々をメモリセルＭＣと称する場合がある。また、調整用メモリセルＭＣＴ１，ＭＣＴ２，ＭＣＴＲの各々を調整用メモリセルＭＣＴと称する場合がある。また、センスアンプＳＡ１，ＳＡ２の各々をセンスアンプＳＡと称する場合がある。また、選択トランジスタＴＲＳ１Ａ，ＴＲＳ１Ｂの各々を選択トランジスタＴＲＳ１と称する場合がある。また、選択トランジスタＴＲＳ２Ａ，ＴＲＳ２Ｂの各々を選択トランジスタＴＲＳ２と称する場合がある。また、ワード線ＷＬＡ，ＷＬＢの各々をワード線ＷＬと称する場合がある。
【００３２】
メモリセルＭＣ１Ａは、ワード線ＷＬＡに接続されたコントロールゲートと、選択トランジスタＴＲＳ１Ａのソースに接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。メモリセルＭＣ２Ａは、ワード線ＷＬＡに接続されたコントロールゲートと、選択トランジスタＴＲＳ２Ａのソースに接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。メモリセルＭＣ１Ｂは、ワード線ＷＬＢに接続されたコントロールゲートと、選択トランジスタＴＲＳ１Ｂのソースに接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。メモリセルＭＣ２Ｂは、ワード線ＷＬＢに接続されたコントロールゲートと、選択トランジスタＴＲＳ２Ｂのソースに接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。
【００３３】
選択トランジスタＴＲＳ１Ａは、ゲートと、スイッチＳＷ１Ｃの第１端に接続されたドレインと、メモリセルＭＣ１Ａのドレインに接続されたソースとを有する。選択トランジスタＴＲＳ２Ａは、ゲートと、スイッチＳＷ２Ｃの第１端に接続されたドレインと、メモリセルＭＣ２Ａのドレインに接続されたソースとを有する。選択トランジスタＴＲＳ１Ｂは、ゲートと、スイッチＳＷ１Ｃの第１端に接続されたドレインと、メモリセルＭＣ１Ｂのドレインに接続されたソースとを有する。選択トランジスタＴＲＳ２Ｂは、ゲートと、スイッチＳＷ２Ｃの第１端に接続されたドレインと、メモリセルＭＣ２Ｂのドレインに接続されたソースとを有する。
【００３４】
調整用メモリセルＭＣＴ１は、調整用ワード線ＷＬＴＮに接続されたコントロールゲートと、スイッチＳＷ１Ｃの第１端に接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。調整用メモリセルＭＣＴ２は、調整用ワード線ＷＬＴＮに接続されたコントロールゲートと、スイッチＳＷ２Ｃの第１端に接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。
【００３５】
参照用メモリセルＭＣＲＡは、ワード線ＷＬＡに接続されたコントロールゲートと、選択トランジスタＴＲＳＲＡのソースに接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。参照用メモリセルＭＣＲＢは、ワード線ＷＬＢに接続されたコントロールゲートと、選択トランジスタＴＲＳＲＢのソースに接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。
【００３６】
選択トランジスタＴＲＳＲＡは、ゲートと、定電流源ＩＳＲの出力端子に接続されたドレインと、参照用メモリセルＭＣＲＡのドレインに接続されたソースとを有する。選択トランジスタＴＲＳＲＢは、ゲートと、定電流源ＩＳＲの出力端子に接続されたドレインと、参照用メモリセルＭＣＲＢのドレインに接続されたソースとを有する。
【００３７】
調整用メモリセルＭＣＴＲは、調整用ワード線ＷＬＴＮに接続されたコントロールゲートと、定電流源ＩＳＲの出力端子に接続されたドレインと、接地電圧の供給される接地ノードに接続されたソースとを有する。
【００３８】
センスアンプＳＡ１および定電流源ＩＳ１は、メモリセルＭＣ１Ａ，ＭＣ１Ｂによって構成されるメモリセル列に対応して設けられている。センスアンプＳＡ２および定電流源ＩＳ２は、メモリセルＭＣ２Ａ，ＭＣ２Ｂによって構成されるメモリセル列に対応して設けられている。
【００３９】
センスアンプＳＡ１は、定電流源ＩＳＲの出力端子、選択トランジスタＴＲＳＲＡのドレインおよび調整用メモリセルＭＣＴＲのドレインに接続された反転入力端子と、定電流源ＩＳ１の出力端子、スイッチＳＷ１Ｃの第２端およびスイッチＳＷ１Ａの第１端に接続された非反転入力端子と、スイッチＳＷ１Ｂの第１端およびラッチ回路１０の入力に接続された出力端子とを有する。センスアンプＳＡ２は、定電流源ＩＳＲの出力端子、選択トランジスタＴＲＳＲＡのドレインおよび調整用メモリセルＭＣＴＲのドレインに接続された反転入力端子と、定電流源ＩＳ２の出力端子、スイッチＳＷ２Ｃの第２端およびスイッチＳＷ２Ａの第１端に接続された非反転入力端子と、スイッチＳＷ２Ｂの第１端およびラッチ回路１０の入力に接続された出力端子とを有する。
【００４０】
スイッチＳＷ１Ａは、定電流源ＩＳ１の出力端子に接続された第１端と、外部パッドＰ１Ａに接続された第２端とを有する。スイッチＳＷ２Ａは、定電流源ＩＳ２の出力端子に接続された第１端と、外部パッドＰ２Ａに接続された第２端とを有する。
【００４１】
スイッチＳＷ１Ｂは、センスアンプＳＡ１の出力端子に接続された第１端と、外部パッドＰ１Ｂに接続された第２端とを有する。スイッチＳＷ２Ｂは、センスアンプＳＡ２の出力端子に接続された第１端と、外部パッドＰ２Ｂに接続された第２端とを有する。
【００４２】
定電流源ＩＳ１，ＩＳ２，ＩＳＲは、電源電圧ＶＤＤが供給される電源ノードに接続されている。
【００４３】
メモリセルＭＣ１Ａ，ＭＣ１Ｂ，ＭＣ２Ａ，ＭＣ２Ｂ、参照用メモリセルＭＣＲＡ，ＭＣＲＢ、および調整用メモリセルＭＣＴ１，ＭＣＴ２，ＭＣＴＲは、たとえば同一構造を有する。すなわち、これらのメモリセルは、たとえば、フローティングゲートと、コント
ロールゲートと、ソースと、ドレインとを有する。このような構成により、半導体装置１０１の各種特性の向上および調整の容易化を図ることができる。
【００４４】
なお、メモリセルＭＣ１Ａ，ＭＣ１Ｂ，ＭＣ２Ａ，ＭＣ２Ｂ、参照用メモリセルＭＣＲＡ，ＭＣＲＢ、および調整用メモリセルＭＣＴ１，ＭＣＴ２，ＭＣＴＲは、このような構成に限定されるものではなく、閾値電圧が変更可能であり、閾値電圧に基づいてデータを記憶する素子であればどんなものでもよい。
【００４５】
定電流源ＩＳ１は、スイッチＳＷ１Ｃおよび選択トランジスタＴＲＳ１Ａを介してメモリセルＭＣ１Ａのドレインに電流を供給する。また、定電流源ＩＳ１は、スイッチＳＷ１Ｃおよび選択トランジスタＴＲＳ１Ｂを介してメモリセルＭＣ１Ｂのドレインに電流を供給する。また、定電流源ＩＳ１は、スイッチＳＷ１Ｃを介して調整用メモリセルＭＣＴ１のドレインに電流を供給する。
【００４６】
定電流源ＩＳ２は、スイッチＳＷ２Ｃおよび選択トランジスタＴＲＳ２Ａを介してメモリセルＭＣ２Ａのドレインに電流を供給する。また、定電流源ＩＳ２は、スイッチＳＷ２Ｃおよび選択トランジスタＴＲＳ２Ｂを介してメモリセルＭＣ２Ｂのドレインに電流を供給する。また、定電流源ＩＳ２は、スイッチＳＷ２Ｃを介して調整用メモリセルＭＣＴ２のドレインに電流を供給する。
【００４７】
定電流源ＩＳＲは、選択トランジスタＴＲＳＲＡを介して参照用メモリセルＭＣＲＡのドレインに電流を供給する。また、定電流源ＩＳＲは、選択トランジスタＴＲＳＲＢを介して参照用メモリセルＭＣＲＢのドレインに電流を供給する。また、定電流源ＩＳＲは、調整用メモリセルＭＣＴＲのドレインに電流を供給する。
【００４８】
センスアンプＳＡ１は、スイッチＳＷ１Ｃの第２端および定電流源ＩＳ１の出力端子の接続ノードＮ１の電位と選択トランジスタＴＲＳＲＡ，ＴＲＳＲＢのドレインおよび定電流源ＩＳＲの出力端子の接続ノードＲＥＦＮの電位とを比較し、比較結果を示す信号ＲＤ１をラッチ回路１０へ出力する。また、センスアンプＳＡ２は、スイッチＳＷ２Ｃの第２端および定電流源ＩＳ２の出力端子の接続ノードＮ２の電位と選択トランジスタＴＲＳＲＡ，ＴＲＳＲＢのドレインおよび定電流源ＩＳＲの出力端子の接続ノードＲＥＦＮの電位とを比較し、比較結果を示す信号ＲＤ２をラッチ回路１０へ出力する。
【００４９】
選択トランジスタＴＲＳ１ＡおよびＴＲＳ１Ｂを選択的にオンすることにより、メモリセルＭＣ１ＡおよびＭＣ１ＢのいずれかがセンスアンプＳＡ１に接続される。選択トランジスタＴＲＳ２ＡおよびＴＲＳ２Ｂを選択的にオンすることにより、メモリセルＭＣ２ＡおよびＭＣ２ＢのいずれかがセンスアンプＳＡ２に接続される。
【００５０】
メモリセルＭＣ１ＡおよびＭＣ２Ａのコントロールゲートならびに参照用メモリセルＭＣＲＡのコントロールゲートは、ワード線ＷＬＡに接続されている。メモリセルＭＣ１ＢおよびＭＣ２Ｂのコントロールゲートならびに参照用メモリセルＭＣＲＢのコントロールゲートは、ワード線ＷＬＢに接続されている。
【００５１】
調整用メモリセルＭＣＴ１およびＭＣＴ２のコントロールゲートならびに調整用メモリセルＭＣＴＲのコントロールゲートは、調整用ワード線ＷＬＴＮに接続されている。このような構成により、半導体装置１０１の構成の簡易化を図ることができる。
【００５２】
参照用メモリセルＭＣＲを通して流れる電流の大きさは、参照用メモリセルＭＣＲのコントロールゲートに供給される電圧および参照用メモリセルＭＣＲの閾値電圧によって変わる。ここで、半導体装置１０１が調整用メモリセルＭＣＴ１，ＭＣＴ２，ＭＣＴＲを備
えないと仮定した場合、接続ノードＲＥＦＮの電位は、定電流源ＩＳＲの出力電流ＩＲＥＦと、参照用メモリセルＭＣＲを通して流れる電流とによって決定され、たとえば１Ｖである。そして、接続ノードＮ１の電位は、定電流源ＩＳ１の出力電流と、メモリセルＭＣ１を通して流れる電流とによって決定され、メモリセルＭＣ１の閾値電圧と参照用メモリセルＭＣＲの閾値電圧とが等しい場合であって定電流源ＩＳＲの出力電流と定電流源ＩＳ１の出力電流とが等しいときには、同じく１Ｖである。また、接続ノードＮ２の電位は、定電流源ＩＳ２の出力電流と、メモリセルＭＣ２を通して流れる電流とによって決定され、メモリセルＭＣ２の閾値電圧と参照用メモリセルＭＣＲの閾値電圧とが等しい場合であって定電流源ＩＳＲの出力電流と定電流源ＩＳ２の出力電流とが等しいときには、同じく１Ｖである。
【００５３】
しかしながら、定電流源ＩＳＲならびに定電流源ＩＳ１およびＩＳ２の各々が出力する定電流は、製造ばらつきにより異なる場合がある。この場合、接続ノードＳＡＲＥＦの電位ならびに接続ノードＮ１およびＮ２の電位が異なってしまい、記憶データの誤読み出しが生じやすくなってしまう。
【００５４】
そこで、本発明の実施の形態に係る半導体装置では、以下のような調整方法により、定電流源ＩＳの特性ばらつきによる影響を防ぐ。以下、本発明の実施の形態に係る半導体装置における読み出し回路の調整方法を説明する。ここでは、代表的にメモリセルＭＣ１Ａ，ＭＣ２Ａを用いた場合の調整方法について説明する。
【００５５】
図３は、本発明の実施の形態に係る半導体装置が読み出し回路の調整を行なう際の動作手順を定めたフローチャートである。図４は、本発明の実施の形態に係る半導体装置における読み出し回路の調整内容を示す図である。
【００５６】
まず、選択トランジスタＴＲＳ１Ａ，ＴＲＳ２Ａ，ＴＲＳＲＡをオンし、選択トランジスタＴＲＳ１Ｂ，ＴＲＳ２Ｂ，ＴＲＳＲＢをオフする。
【００５７】
次に、定電流源ＩＳＲの出力電流を初期値に設定する。より詳細には、ワード線ＷＬＡにたとえば５Ｖの電圧を供給したときに、参照用メモリセルＭＣＲＡがオンし、参照用メモリセルＭＣＲＡを通してたとえば１０マイクロアンペア（図４の初期値）の初期電流が流れるように、参照用メモリセルＭＣＲＡの閾値電圧を調整する（ステップＳ１）。
【００５８】
次に、スイッチＳＷ１ＡおよびＳＷ２Ａをオンすることにより、定電流源ＩＳ１およびＩＳ２の出力端子をそれぞれ外部パッドＰ１ＡおよびＰ２Ａに接続する。また、スイッチＳＷ１ＢおよびＳＷ２Ｂをオンすることにより、センスアンプＳＡ１およびＳＡ２の出力端子をそれぞれ外部パッドＰ１ＢおよびＰ２Ｂに接続する（ステップＳ２）。
【００５９】
また、スイッチＳＷ１Ｃをオフすることにより、メモリセルＭＣ１Ａ，ＭＣ１Ｂおよび調整用メモリセルＭＣＴ１と定電流源ＩＳ１との接続を遮断する。また、スイッチＳＷ２Ｃをオフすることにより、メモリセルＭＣ２Ａ，ＭＣ２Ｂおよび調整用メモリセルＭＣＴ２と定電流源ＩＳ２との接続を遮断する（ステップＳ３）。
【００６０】
次に、外部パッドＰ１ＡおよびＰ２Ａならびに外部パッドＰ１ＢおよびＰ２Ｂを図示しないテスタに接続し、定電流源ＩＳ１およびＩＳ２からテスタへ電流を流す。このとき、テスタ側において定電流源ＩＳ１およびＩＳ２の出力端子に接続される負荷の抵抗値を調整することにより、定電流源ＩＳ１およびＩＳ２の出力電流を変化させる。
【００６１】
そして、テスタにおいてセンスアンプＳＡ１およびＳＡ２の出力信号ＲＤ１およびＲＤ２を監視し、これらの出力信号の論理レベルが反転した時の定電流源ＩＳ１およびＩＳ２
の出力電流値（以下、反転電流値とも称する。）をそれぞれ測定する（ステップＳ４）。
【００６２】
この測定された各反転電流値と、参照用メモリセルＭＣＲＡを通して流れる１０マイクロアンペアとの差が、定電流源ＩＳＲ、定電流源ＩＳ１およびＩＳ２のばらつきに対応する。
【００６３】
たとえば、センスアンプＳＡ１の出力信号の論理レベルが反転した時の定電流源ＩＳ１の出力電流が１２マイクロアンペア（図４の初期値）である場合、定電流源ＩＳＲと定電流源ＩＳ１との出力電流のばらつきは＋２マイクロアンペアである。また、センスアンプＳＡ２の出力信号の論理レベルが反転した時の定電流源ＩＳ２の出力電流が８マイクロアンペア（図４の初期値）である場合、定電流源ＩＳＲと定電流源ＩＳ２との出力電流のばらつきは−２マイクロアンペアである。
【００６４】
次に、定電流源ＩＳＲ、定電流源ＩＳ１およびＩＳ２から各メモリセルへの出力電流が、定電流源ＩＳＲの初期電流、定電流源ＩＳ１およびＩＳ２の反転電流の中の最大値になるように設定する。上記の具体例の場合、定電流源ＩＳ１の出力端子に結合された調整用メモリセルＭＣＴ１の閾値電圧を、調整用ワード線ＷＬＴＮにたとえば１Ｖの電圧が供給されたときに調整用メモリセルＭＣＴ１を通して０マイクロアンペア（図４の補正値）の電流が流れるように設定する。また、定電流源ＩＳ２の出力端子に結合された調整用メモリセルＭＣＴ２の閾値電圧を、調整用ワード線ＷＬＴＮにたとえば１Ｖの電圧が供給されたときに調整用メモリセルＭＣＴ２を通して４マイクロアンペア（図４の補正値）の電流が流れるように設定する。また、定電流源ＩＳＲの出力端子に接続された調整用メモリセルＭＣＴＲの閾値電圧を、調整用ワード線ＷＬＴＮにたとえば１Ｖの電圧が供給されたときに調整用メモリセルＭＣＴＲを通して２マイクロアンペア（図４の補正値）の電流が流れるように設定する（ステップＳ５）。
【００６５】
以上のような調整を行ない、データ読み出しならびにデータ書き込みおよびデータ消去のベリファイにおいて、調整用ワード線ＷＬＴＮに調整時と同じ１Ｖの電圧を供給する。これにより、定電流源ＩＳ１からメモリセルＭＣ１および調整用メモリセルＭＣＴ１へ流れる電流、定電流源ＩＳ２からメモリセルＭＣ２および調整用メモリセルＭＣＴ２へ流れる電流、ならびに定電流源ＩＳＲから参照用メモリセルＭＣＲおよび調整用メモリセルＭＣＴＲへ流れる電流をすべて１２マイクロアンペア（図４の合計値）に設定することができる。したがって、本発明の実施の形態に係る半導体装置では、各定電流源ＩＳの特性ばらつきによる影響を防ぐことができる。
【００６６】
本発明の実施の形態に係る半導体装置では、読み出し回路における定電流源の特性ばらつきを補正するための調整用メモリセルＭＣＴの数が少なくて済み、レイアウト面積の増大を抑制することができる。
【００６７】
また、本発明の実施の形態に係る半導体装置では、メモリセルＭＣのコントロールゲートに接続されるワード線ＷＬとは別に、調整用メモリセルＭＣＴのコントロールゲートに接続される調整用ワード線ＷＬＴＮを設ける。このような構成により、メモリセルＭＣのコントロールゲートに供給すべき電圧より低い電圧を調整用メモリセルＭＣＴのコントロールゲートに供給することができる。すなわち、調整用メモリセルＭＣＴの閾値電圧を低く設定しても所望の電流を定電流源ＩＳから調整用メモリセルＭＣＴを通して流すことができる。したがって、調整用メモリセルＭＣＴの閾値電圧の設定時間を短縮することができる。
【００６８】
また、データ読み出しにおいては、閾値電圧のばらつきに対するマージンは比較的大きいが、データ書き込みおよびデータ消去においては、ベリファイによってメモリセルの閾
値電圧を所定値に合わせる調整を行なうことから、閾値電圧のばらつきに対するマージンは小さい。そして、フラッシュメモリでは、各メモリセルは一括書き込みまたは一括消去されるため、各定電流源の特性ばらつきにより、各メモリセルの閾値電圧がばらつき、メモリセルの過消去が生じる場合がある。
【００６９】
しかしながら、本発明の実施の形態に係る半導体装置では、上記のように定電流源ＩＳ１，ＩＳ２からメモリセルＭＣおよび調整用メモリセルＭＣＴへ流れる電流、ならびに定電流源ＩＳＲから参照用メモリセルＭＣＲおよび調整用メモリセルＭＣＴへ流れる電流を等しく設定することができる。これにより、各メモリセルの閾値電圧のばらつきを防ぎ、メモリセルの過消去を防ぐことができる。
【００７０】
なお、本発明の実施の形態に係る半導体装置では、定電流源ＩＳＲの出力端子に参照用メモリセルＭＣＲが結合される構成であるとしたが、これに限定するものではなく、たとえば、可変抵抗素子であってもよい。しかしながら、本発明の実施の形態に係る半導体装置では、メモリセルＭＣと同じ構造を有する参照用メモリセルＭＣＲを用いることにより、ゲート電圧対ドレイン電流特性が同じになるため、メモリセルの記憶データの読み出しマージンの減少を防ぎ、ノイズ耐性を向上させることができる。
【００７１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の実施の形態に係る半導体装置における読み出し回路の構成を示す図である。
【図３】本発明の実施の形態に係る半導体装置が読み出し回路の調整を行なう際の動作手順を定めたフローチャートである。
【図４】本発明の実施の形態に係る半導体装置における読み出し回路の調整内容を示す図である。
【符号の説明】
【００７３】
１  メモリアレイ、２  Ｘデコーダ、３  Ｙデコーダ、４  センス回路（読み出し回路）、５  コマンドデコーダ、６  メモリコントローラ、７  アドレスラッチ＆コマンドジェネレータ、８  アドレスデコーダ、９  データバッファ、１０  ラッチ回路、１０１  半導体装置、ＳＡ１，ＳＡ２  センスアンプ、ＩＳ１，ＩＳ２，ＩＳＲ  定電流源、ＭＣ１Ａ，ＭＣ１Ｂ，ＭＣ２Ａ，ＭＣ２Ｂ  メモリセル、ＭＣＲＡ，ＭＣＲＢ  参照用メモリセル、ＭＣＴ１，ＭＣＴ２，ＭＣＴＲ  調整用メモリセル、ＳＷ１Ａ，ＳＷ１Ｂ，ＳＷ１Ｃ，ＳＷ２Ａ，ＳＷ２Ｂ，ＳＷ２Ｃ  スイッチ、ＴＲＳ１Ａ，ＴＲＳ１Ｂ，ＴＲＳ２Ａ，ＴＲＳ２Ｂ  選択トランジスタ、Ｐ１Ａ，Ｐ１Ｂ，Ｐ２Ａ，Ｐ２Ｂ  外部パッド、ＷＬＡ，ＷＬＢ  ワード線、ＷＬＴＮ  調整用ワード線、ＢＬ  ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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