(57)【要約】【課題】空洞を有する導体配線上のソースコンタクト電極のコンタクトオープンを防止すると共に、ソース配線の抵抗を低くする。【解決手段】本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。その結果、ソース配線２１が延伸する方向に複数の素子領域及び素子分離絶縁膜上に亘って形成された下部導体配線５３によってソース配線２１の空洞２２が埋まる。この下部導体配線５３上にソースコンタクト電極２３が形成されることによって、ソースコンタクト電極２３がこの空洞２２に落ちることなくコンタクトオープンを防止することが可能となっている。【選択図】      図３
2010073858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に、第１方向に延伸し、素子分離絶縁膜を介して前記第１方向と直交する第２方向に配置された複数の素子領域と、
各前記素子領域上に、前記第１方向に間隔をおいて配列され、ゲート絶縁膜を介して形成された浮遊ゲート電極及びその上に電極間絶縁膜を介して形成された制御ゲート電極とを有し、且つ前記第２方向の同一配列上の前記制御ゲート電極がそれぞれ共通接続されたゲート電極と、
各前記素子領域において、一方の隣り合う前記ゲート電極間に共通に形成されたソース領域と、
各前記素子領域において、他方の隣り合う前記ゲート電極間に形成されたドレイン領域と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に前記第１方向に延伸し、且つ前記第２方向に間隔をおいて配列された第１及び第２上層配線層と、
前記ソース領域上の前記層間絶縁膜中に、前記第２方向の同一配列上の前記ソース領域及び前記素子分離絶縁膜を連続して露出する溝の底部及び内側面部に、溝全長に亘って形成され、前記ソース領域を共通接続するＵ字構造の導体配線と、
前記Ｕ字構造の下部導体配線内に埋め込まれた下部導体配線と、
前記第２方向における前記ソース領域のうち、選択された前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記第1上層配線層とコンタクトするソースコンタクト電極と
前記第２方向における前記ソース領域のうち、非選択の前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記層間絶縁膜により前記第１上層配線層と分離されたダミーソースコンタクト電極と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
半導体基板の主面に、第１方向に延伸し、素子分離絶縁膜を介して前記第１方向と直交する第２方向に配列され複数の素子領域と、
各前記素子領域上に、前記第１方向に間隔をおいて配列され、ゲート絶縁膜を介して形成された浮遊ゲート電極及びその上に電極間絶縁膜を介して形成された制御ゲート電極とを有し、且つ前記第２方向の同一配列上の前記制御ゲート電極がそれぞれ共通接続されたゲート電極と、
各前記素子領域において、一方の隣り合う前記ゲート電極間に共通に形成されたソース領域と、
各前記素子領域において、他方の隣り合う前記ゲート電極間に形成されたドレイン領域と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に前記第１方向に延伸し、且つ前記第２方向に間隔をおいて配列された第１及び第２上層配線層と、
前記ソース領域上の前記層間絶縁膜中に、前記第２方向の同一配列上の前記ソース領域及び前記素子分離絶縁膜を連続して露出する溝の底部及び内側面部に、溝全長に亘って形成され、前記ソース領域を共通接続するＵ字構造の導体配線と、
前記Ｕ字構造の下部導体配線内に埋め込まれた下部導体配線と、
前記第２方向における前記ソース領域のうち、選択された前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記第1上層配線層とコンタクトするソースコンタクト電極と、
前記第２方向における前記ソース領域のうち、非選択の前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記層間絶縁膜により前記第１上層配線層と分離されたダミーソースコンタクト電極と、
前記ソースコンタクト電極が形成された前記素子領域を除く、前記素子領域における前記ドレイン領域上の前記層間絶縁膜中に形成され、下端部が前記ドレイン領域とコンタクトし、且つ上端部が前記第２上層配線層とコンタクトするドレインコンタクト電極と、
前記ソースコンタクト電極が形成された前記素子領域における前記ドレイン領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、上端部が前記層間絶縁膜により前記第２上層配線層と分離されたダミードレインコンタクト電極と、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記下部導体配線と前記ソースコンタクト電極及び前記ダミーソースコンタクト電極とが同じ材料であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板の主面に、第１方向に延伸し、素子分離絶縁膜を介して複数の素子領域を前記第1方向と直交する第２方向に配列し、各前記素子領域にゲート絶縁膜を介して形成された浮遊ゲート電極及びその上に電極間絶縁膜を介して形成された制御ゲート電極を有するゲート電極を前記第1方向に間隔をおいて配列し、前記第２方向における同一配列上の前記制御ゲート電極をそれぞれ共通に接続し、各前記素子領域において、一方の隣り合う前記ゲート電極間にソース領域、他方の隣り合う前記ゲート電極間にドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域に第１層間絶縁膜を堆積する工程と、
前記ソース領域上の前記第１層間絶縁膜中に、前記第２方向の同一配列上の前記ソース領域及び前記素子分離絶縁膜を連続して露出する溝を形成する工程と、
前記溝内に第１導電体を堆積させて、前記溝内にその底面及び内側面に沿ってＵ字構造の導体配線を形成する工程と、
各前記ドレイン領域上の前記第１層間絶縁膜中に、前記溝幅よりも大きなホール径を有する下部コンタクトホールを形成する工程と、
前記下部コンタクトホール内に前記第１導電体を堆積させ、第１下部導電体を埋め込む工程と、
前記第１層間絶縁膜、前記導体配線及び前記第１下部導電体上に第２層間絶縁膜を堆積すると共に、前記Ｕ字構造の導体配線全長に亘って空洞を残存させる工程と、
前記ソース領域上の前記第２層間絶縁膜中に、前記導体配線の前記空洞の上端面を露出する第１中部コンタクトホールを形成する工程と、
前記ドレイン領域上の前記第２層間絶縁膜中に、前記第１下部導電体の上端面を露出する第２中部コンタクトホールを形成する工程と、
前記第１中部コンタクトホール内に第２導電体を堆積させて、前記第１中部コンタクトホールを介して前記空洞内に第２下部導電体を埋め込むと共に、前記第１中部コンタクトホール内に第１中部導電体を埋め込み工程と、
前記第２中部コンタクトホール内に前記第２導電体を堆積させ、第２中部導電体を埋め込む工程と、
前記第２層間絶縁膜、前記第１及び第２中部導電体上に第３層間絶縁膜を堆積する工程と、
前記第２方向における前記ソース領域のうち、選択された前記ソース領域上の前記第３層間絶縁膜中に前記第２中部導電体の上端面を露出する第１上部コンタクトホールを形成する工程と、
選択された前記ソース領域を有する前記素子領域を除く、前記素子領域における前記ドレイン領域上の前記第３層間絶縁膜中に前記第２中部導電体の上端面を露出する第２上部コンタクトホールを形成する工程と、
前記第１及び第２上部コンタクトホール内に、それぞれ第１及び第２上部導電体を埋め込む工程と、
前記第３層間絶縁膜上に、それぞれ前記第１上部導電体とコンタクトする第１上層配線層と、前記第２上部導電体とコンタクトする第２上層配線層とを形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第２下部導体並びに第1及び第２中部導電体がそれぞれ同一工程において形成されることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係わり、特にＮＯＲ型フラッシュメモリのメモリセルアレイ内のソース配線及びこのソース配線上に形成されたソースコンタクト電極の配置に関する。
【背景技術】
【０００２】
ＮＯＲ型不揮発性メモリにおいては、メモリセルアレイは、メモリセル領域に行方向に延伸し、列方向に配列された複数の素子領域を有する。各素子領域にはゲート絶縁膜を介して浮遊ゲート電極が設けられ、この浮遊ゲート電極上に電極間絶縁膜を介して制御ゲート電極が設けられた２層ゲート構造のメモリセルトランジスタＭＴが列方向に配列されている。このメモリセルトランジスタＭＴは、隣り合う２個で１組をなし、それぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルトランジスタＭＴがそれぞれのソース領域Ｓを共有している。
【０００３】
そして、同一行のメモリセルトランジスタＭＴの制御ゲート電極に共通に連なるように複数のワードラインＷＬが行方向に配設され、同一行のメモリセルトランジスタＭＴのソース領域Ｓに共通に接続されたローカルソース線ＬＳがワードラインＷＬ配列内に行方向に配設されている。
【０００４】
また、同一列のメモリセルトランジスタＭＴのドレインＤに共通にコンタクトするように複数のビットラインＢＬが列方向に配設され、また、ローカルソース線ＬＳにソースコンタクト電極を介して接続するソース配線がビットラインＢＬ配列内に列方向に配設されている（例えば、特許文献１参照）。
【０００５】
近年、ＮＯＲ型不揮発性メモリにおいては、微細化が進みワードラインＷＬ間の間隔が狭くなり、それに伴いソース配線の幅も狭くなってきている。一方、ソース配線は溝を形成してから導電体を埋めるダマシーンプロセスにより形成しているため、溝の幅が狭くなると溝中に導電体が完全に埋まらず、ソース配線中にソース配線の延伸する方向に連続して空洞が形成される。その後、ソース配線上にソースコンタクト電極を形成するためのコンタクトホールを形成すると、このソース配線中の空洞とコンタクトホールが接続し、コンタクトホールを導電体で埋め込もうとしても、導電体がこのソース配線を介してソース配線中に形成された空洞に流れ込んでしまう。その結果、ソースコンタクト電極が導電体で埋まらずコンタクトオープンを起してしまう。
【０００６】
この問題を解決するために、コンタクトホールが形成される部分のソース配線の上部をプラグで埋め込む方法が開示されている（例えば、特許文献２参照）。しかし、この製造方法では、コンタクトホールが形成されるソース配線の上面を選択的に削り、プラグを埋め込み、プラグの上面を平坦にするという工程が加わり製造工程が大幅に増えてしまう。さらに、ソース配線に形成された空洞も埋まらずソース配線の抵抗が上昇しデータの書き込み及び読み出し特性が劣化してしまう。
【特許文献１】特開２００５−７９２８２号公報
【特許文献２】特開２００３−１６３２６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記点に鑑み、ソースコンタクト電極のコンタクトオープンを防止すると共に、ソース配線の抵抗を低くすることが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の半導体記憶装置は、半導体基板の主面に、第１方向に延伸し、素子分離絶縁膜を介して前記第１方向と直交する第２方向に配置された複数の素子領域と、各前記素子領域上に、前記第１方向に間隔をおいて配列され、ゲート絶縁膜を介して形成された浮遊ゲート電極及びその上に電極間絶縁膜を介して形成された制御ゲート電極とを有し、且つ前記第２方向の同一配列上の前記制御ゲート電極がそれぞれ共通接続されたゲート電極と、各前記素子領域において、一方の隣り合う前記ゲート電極間に共通に形成されたソース領域と、各前記素子領域において、他方の隣り合う前記ゲート電極間に形成されたドレイン領域と、前記ゲート電極、前記ソース領域及び前記ドレイン領域上に形成された層間絶縁膜と、前記層間絶縁膜上に前記第１方向に延伸し、且つ前記第２方向に間隔をおいて配列された第１及び第２上層配線層と、前記ソース領域上の前記層間絶縁膜中に、前記第２方向の同一配列上の前記ソース領域及び前記素子分離絶縁膜を連続して露出する溝の底部及び内側面部に、溝全長に亘って形成され、前記ソース領域を共通接続するＵ字構造の導体配線と、前記Ｕ字構造の下部導体配線内に埋め込まれた下部導体配線と、前記第２方向における前記ソース領域のうち、選択された前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記第1上層配線層とコンタクトするソースコンタクト電極と、前記第２方向における前記ソース領域のうち、非選択の前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記層間絶縁膜により前記第１上層配線層と分離されたダミーソースコンタクト電極と、を具備することを特徴としている。
【０００９】
また、本発明の別態様の半導体記憶装置は、半導体基板の主面に、第１方向に延伸し、素子分離絶縁膜を介して前記第１方向と直交する第２方向に配列され複数の素子領域と、
各前記素子領域上に、前記第１方向に間隔をおいて配列され、ゲート絶縁膜を介して形成された浮遊ゲート電極及びその上に電極間絶縁膜を介して形成された制御ゲート電極とを有し、且つ前記第２方向の同一配列上の前記制御ゲート電極がそれぞれ共通接続されたゲート電極と、各前記素子領域において、一方の隣り合う前記ゲート電極間に共通に形成されたソース領域と、各前記素子領域において、他方の隣り合う前記ゲート電極間に形成されたドレイン領域と、前記ゲート電極、前記ソース領域及び前記ドレイン領域上に形成された層間絶縁膜と、前記層間絶縁膜上に前記第１方向に延伸し、且つ前記第２方向に間隔をおいて配列された第１及び第２上層配線層と、前記ソース領域上の前記層間絶縁膜中に、前記第２方向の同一配列上の前記ソース領域及び前記素子分離絶縁膜を連続して露出する溝の底部及び内側面部に、溝全長に亘って形成され、前記ソース領域を共通接続するＵ字構造の導体配線と、前記Ｕ字構造の下部導体配線内に埋め込まれた下部導体配線と、前記第２方向における前記ソース領域のうち、選択された前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記第1上層配線層とコンタクトするソースコンタクト電極と、前記第２方向における前記ソース領域のうち、非選択の前記ソース領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、且つ上端部が前記層間絶縁膜により前記第１上層配線層と分離されたダミーソースコンタクト電極と、前記ソースコンタクト電極が形成された前記素子領域を除く、前記素子領域における前記ドレイン領域上の前記層間絶縁膜中に形成され、下端部が前記ドレイン領域とコンタクトし、且つ上端部が前記第２上層配線層とコンタクトするドレインコンタクト電極と、前記ソースコンタクト電極が形成された前記素子領域における前記ドレイン領域上の前記層間絶縁膜中に形成され、下端部が前記下部導体配線とコンタクトし、上端部が前記層間絶縁膜により前記第２上層配線層と分離されたダミードレインコンタクト電極と、を具備することを特徴としている。
【００１０】
さらに、本発明の別態様の半導体記憶装置の製造方法は、半導体基板の主面に、第１方向に延伸し、素子分離絶縁膜を介して複数の素子領域を前記第1方向と直交する第２方向に配列し、各前記素子領域にゲート絶縁膜を介して形成された浮遊ゲート電極及びその上に電極間絶縁膜を介して形成された制御ゲート電極を有するゲート電極を前記第1方向に間隔をおいて配列し、前記第２方向における同一配列上の前記制御ゲート電極をそれぞれ共通に接続し、各前記素子領域において、一方の隣り合う前記ゲート電極間にソース領域、他方の隣り合う前記ゲート電極間にドレイン領域を形成する工程と、前記ゲート電極、前記ソース領域及び前記ドレイン領域に第１層間絶縁膜を堆積する工程と、前記ソース領域上の前記第１層間絶縁膜中に、前記第２方向の同一配列上の前記ソース領域及び前記素子分離絶縁膜を連続して露出する溝を形成する工程と、前記溝内に第１導電体を堆積させて、前記溝内にその底面及び内側面に沿ってＵ字構造の導体配線を形成する工程と、各前記ドレイン領域上の前記第１層間絶縁膜中に、前記溝幅よりも大きなホール径を有する下部コンタクトホールを形成する工程と、前記下部コンタクトホール内に前記第１導電体を堆積させ、第１下部導電体を埋め込む工程と、前記第１層間絶縁膜、前記導体配線及び前記第１下部導電体上に第２層間絶縁膜を堆積すると共に、前記Ｕ字構造の導体配線全長に亘って空洞を残存させる工程と、前記ソース領域上の前記第２層間絶縁膜中に、前記導体配線の前記空洞の上端面を露出する第１中部コンタクトホールを形成する工程と、前記ドレイン領域上の前記第２層間絶縁膜中に、前記第１下部導電体の上端面を露出する第２中部コンタクトホールを形成する工程と、前記第１中部コンタクトホール内に第２導電体を堆積させて、前記第１中部コンタクトホールを介して前記空洞内に第２下部導電体を埋め込むと共に、前記第１中部コンタクトホール内に第１中部導電体を埋め込み工程と、前記第２中部コンタクトホール内に前記第２導電体を堆積させ、第２中部導電体を埋め込む工程と、前記第２層間絶縁膜、前記第１及び第２中部導電体上に第３層間絶縁膜を堆積する工程と、前記第２方向における前記ソース領域のうち、選択された前記ソース領域上の前記第３層間絶縁膜中に前記第２中部導電体の上端面を露出する第１上部コンタクトホールを形成する工程と、選択された前記ソース領域を有する前記素子領域を除く、前記素子領域における前記ドレイン領域上の前記第３層間絶縁膜中に前記第２中部導電体の上端面を露出する第２上部コンタクトホールを形成する工程と、前記第１及び第２上部コンタクトホール内に、それぞれ第１及び第２上部導電体を埋め込む工程と、前記第３層間絶縁膜上に、それぞれ前記第１上部導電体とコンタクトする第１上層配線層と、前記第２上部導電体とコンタクトする第２上層配線層とを形成する工程と、を含むことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、ソースコンタクト電極のコンタクトオープンを防止するとが可能であり、ソース配線の抵抗を低くすることができる。
【発明を実施するための最良の形態】
【００１２】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号をしている。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１３】
［第１の実施形態］
第１の実施形態は、ＮＯＲ型不揮発性メモリにおいて、同一配列上の各素子領域のソース領域及び素子分離絶縁膜を連続して露出するようにＵ字構造のソース配線を形成し、選択されたソース領域におけるソース配線上にはソースコンタクト電極を形成し、非選択のソース領域におけるソース配線上にはダミーコンタクト電極を形成することにより、ソースコンタクト電極のコンタクトオープンを防止するものである。
【００１４】
図１は本発明の第1の実施形態に係るＮＯＲ型不揮発性メモリのメモリセルアレイを模式的に示す図であり、図２は図１のメモリセルアレイから上層メタル配線への接続を模式的に示す平面図、図３（ａ）は図１及び図２のＡ−Ａ線に沿う断面図、図３（ｂ）は図１及び図２のＢ−Ｂ線に沿う断面図、図４（ａ）は図１及び図２のＣ−Ｃ線に沿う断面図、図４（ｂ）は図１及び図２のＤ−Ｄ線に沿う断面図である。
【００１５】
図１に示すように、ＮＯＲ型不揮発性メモリのメモリセルアレイは、半導体基板のメモリセル領域に、第一方向、例えば行方向に延伸し、第一方向と直交する、例えば列方向に所定の間隔で配列された複数の素子領域１１−１から１１−７を有する。この素子領域１１−１〜１１−７の各行間は素子分離絶縁膜１２によりに電気的に分離されている。各素子領域１１−１〜１１−７には、２層ゲート電極構造のメモリセルトランジスタＭＴ１〜ＭＴ４が行方向に所定の間隔をおいて配列されている。このメモリセルトランジスタＭＴ１〜ＭＴ４は、隣り合う２個で1組をなし、それぞれドレイン領域Ｄを共有し、隣り合う２組のメモリセルトランジスタＭＴ１〜ＭＴ４はそれぞれソース領域Ｓを共有している。
【００１６】
そして、同一列のメモリセルトランジスタＭＴ１〜ＮＴ４における２層ゲート電極は、その上側の制御ゲート電極が共通接続されて列方向に延伸し、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を構成している。
【００１７】
また、同一列のメモリセルトランジスタＭＴ１〜ＭＴ４の各ソース領域Ｓに共通に接続されたソース配線２１が各素子分離絶縁膜１２を横切って、且つワードラインＷＬ１〜ＷＬ４の配列内に列方向に配設されている。ここでは、ソース配線２１は、ワードラインＷＬ２とＷＬ３との列間に、その間隔よりも狭い幅を持って、各素子領域１１−１〜１１−７及び各素子分離絶縁膜１２を横切って延伸している。このソース配線２１の幅中央部には、後述する下部導体配線が埋め込まれる空洞２２がソース配線２１の全長に亘って形成されている。
【００１８】
また、図２に示すように、素子領域１１−１〜１１−７の配列内のうち、所定の素子領域１１−４を除いた各素子領域１１−１〜１１−３、１１−５〜１１−７上には、ビットラインＢＬ１〜ＢＬ６がそれぞれ行方向に配設されている。そして、所定の素子領域１１−４、ここでは、ビットラインＢＬ３とＢＬ４との行間の素子領域１１−４上には、ソースラインＳＬが行方向に配設されている。
【００１９】
ソース領域Ｓとソース配線２１との交差部分のうち、素子領域１１−４におけるソース領域Ｓのソース配線２１上には、ソースラインＳＬと電気的に接続するソースコンタクト電極２３が形成され、このソースコンタクト電極２３を介して同一列の各素子領域のソース領域ＳがソースラインＳＬに接続されている。この素子領域１１−４以外の素子領域１１−１〜１１−３、１１−５〜１１−７におけるソース領域Ｓのソース配線２１上にはダミーソースコンタクト電極２４が形成されているが、このダミーソースコンタクト電極２４はビットラインＢＬには接続されない。
【００２０】
上記したように隣り合う２個のメモリセルトランジスタＭＴ１〜ＭＴ４で共有するドレイン領域Ｄ上には、それぞれのドレイン領域Ｄに電気的に接続するドレインコンタクト電極２５が形成され、このドレインコンタクト電極２５を介して各ビットラインＢＬ１〜ＢＬ６に同一行のメモリセルトランジスタＭＴ１〜ＭＴ４のドレイン領域Ｄが接続されている。ただし、ビットラインＢＬ３とＢＬ４との間の素子領域１１−４のドレイン領域Ｄには、ダミードレインコンタクト電極２６が形成され、このダミードレインコンタクト２６は、ソースラインＳＬには接続されない。
【００２１】
図３（ａ）のソースラインＳＬに沿う断面に示すように、メモリセルトランジスタＭＴ１〜ＭＴ４は、半導体基板３１上にゲート絶縁膜３２を介してゲート電極を有する。このゲート電極は、ゲート絶縁膜３２上に形成された浮遊ゲート電極３３と、この浮遊ゲート電極３３上に形成された電極間絶縁膜３４、この電極間絶縁膜３４上に形成された制御ゲート電極３５と、この制御ゲート電極３５上に形成されたメタル層３６とから構成されている。そして、同一列のメモリセルトランジスタＭＴ１〜ＮＴ４におけるゲート電極の制御ゲート電極３５が共通接続されて列方向に延伸し、ワードライン（またはゲート電極ともいう）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を構成している。このゲート電極は電極絶縁膜３７により覆われている。この構成により、メモリセルトランジスタＭＴ１〜ＭＴ４は、ゲート絶縁膜３２、電極間絶縁膜３４及び電極絶縁膜３７に囲まれた浮遊ゲート電極３３に電荷を蓄積することによりデータを記憶素子として機能する。
【００２２】
さらに、ゲート電極上及びその間には、第１層間絶縁膜４０と、第１層間絶縁膜４０上に形成された第２層間絶縁膜４１と、第２層間絶縁膜４１上に形成された第３層間絶縁膜４２からなる層間絶縁膜４３が形成されている。第３層間絶縁膜４２上には上層配線であるソースラインＳＬ及びビットラインＢＬ１〜ＢＬ６が形成されている。
【００２３】
図３及び図４（ａ）に示すように、上記隣接するゲート電極ＷＬ２とＷＬ３との間のソース領域Ｓ上の第１層間絶縁膜４０中には、そのゲート電極ＷＬ２とＷＬ３間よりも狭い幅Ｌ１を有する溝２０が第１層間絶縁膜４０の上面と同じ高さで、且つソース領域Ｓと素子分離絶縁膜１２を跨いでソース配線２１の全長に亘って連続して設けられ、ソース領域Ｓ及び素子分離絶縁膜１２の表面が露出される。この溝２０の底部及び内側面部には、導体配線２１（またはソース配線ともいう）が各ソース領域Ｓの表面と接触して形成されている。このソース配線２１は、Ｕ字構造を有し、その底部及び内側面部に囲まれた空洞（または窪みともいう）２２が形成されている。
【００２４】
この窪み２２内には、下部導体配線５３が第１層間絶縁膜４０の上面と同じ高さでソース配線２１の全長に亘って形成されている。
【００２５】
このソース配線２１上で、ソース領域Ｓとソース配線２１との交差部における第２層間絶縁膜４１中には、底部が溝２０の上面に接する第１中部コンタクトホール５４ａが形成されている。この第１中部コンタクトホール５４ａは、その上面が第２層間絶縁膜４１の上面と同じ高さで、溝２０の幅Ｌ１より大きい径Ｌ２を有する。この第１中部コンタクトホール５４ａ内には、ソース配線５１及び下部導体配線５３と電気的に接続する第１中部導電体５４が形成されている。
【００２６】
さらに、中部導電体電極５４上で、ビットラインＢＬ３、ＢＬ４間のソース領域Ｓとソース配線２１との交差部における第３層間絶縁膜４２中には、その上面が第３層間絶縁膜４２の上面と同じ高さで、その底部が第１中部コンタクトホール５４ａに接する第１上部コンタクトホール５５ａが形成されている。この第１上部コンタクトホール５５ａは、その上面が第３層間絶縁膜４２の上面と同じ高さで、第１中部コンタクトホール５４ａの径Ｌ２よりも大きい径Ｌ３を有する。この第１上部コンタクトホール５５ａ内には、第１上部導電体５５が形成されている。ここで、第１中部導電体５４と第１上部導電体５５からなるソースコンタクト電極２３が構成され、ソースラインＳＬと電気的に接続されている。
【００２７】
一方、このビットラインＢＬ３、ＢＬ４間のソース領域Ｓとソース配線２１との交差部以外の第１中部導電体５４上には第１上部導電体電極５５が形成されず、第１中部導電体５４のみで構成されるダミーソースコンタクト電極２４となる。このダミーソースコンタクト電極２４は、ソースラインＳＬとは第３層間絶縁膜４２により電気的に分離されている。
【００２８】
なお、溝２０の幅Ｌ１と第１中部導電体５４の径Ｌ２は同じの大きさでも構わないし、第１中部導電体５４の径Ｌ２が小さくても構わない。また、第１中部導電体５４の径Ｌ２と第１上部導電体５５の径Ｌ３は同じでも構わないし、第１上部導電体５５の径Ｌ３が小さくても構わない。
【００２９】
図３及び図４（ｂ）に示すように、ドレイン領域Ｄ上の第１層間絶縁膜４０中には、下部コンタクトホール５６ａが形成されている。この下部コンタクトホール５６ａは、その上面が第１層間絶縁膜４０の上面と同じ高さで、底部がドレイン領域Ｄの表面に接し、且つ隣接するゲート電極ＷＬの間隔よりも狭き径Ｌ４を有している。この下部コンタクトホール５６ａ内には、第１下部導電体５６が形成されている。
【００３０】
この第１下部導電体５６上の第２層間絶縁膜４１中には、第２中部コンタクトホール５７ａが形成されている。この第２中部コンタクトホール５７ａは、その上面が第３層間絶縁膜４２と接し、底部が下部コンタクトホール５６ａに接し、且つ下部コンタクトホール５６ａの径Ｌ４とほぼ同じ径を有する。この第２中部コンタクトホール５７ａ内には、第１下部導電体５６と電気的に接続される第２中部導電体５７が形成されている。
【００３１】
さらに、第２中部導電体５７上で、ソースコンタクト電極２３が形成された素子領域１１−４以外のドレイン領域Ｄ、すなわちビットラインＢＬ３、ＢＬ４間以外のドレイン領域Ｄにおける第３絶縁膜４２中には、その上面が第３層間絶縁膜４２の上面と同じ高さで、その底部が第２中部コンタクトホール５７ａに接する第２上部コンタクトホール５８ａが形成されている。この第２上部コンタクトホール５８ａは、その上面が第３層間絶縁膜４２の上面と同じ高さで、第２中部コンタクトホール５７ａの径Ｌ４よりも大きい径Ｌ５を有する。この第２上部コンタクトホール５８ａ内には、第２上部導電体５８が形成されている。ここで、第１下部、第２中部及び第２上部導電体５６、５７、５８からなるドレインコンタクト電極２５が構成され、ビットラインＢＬ１〜ＢＬ６と電気的に接続されている。
【００３２】
一方、ソースコンタクト電極２３が形成された素子領域１１−４のドレイン領域Ｄには、第２上部導電体５８は形成されず、第１下部導電体５６及び第２中部導電体５７によるダミードレインコンタクト電極２６を構成し、ソースラインＳＬとは第３層間絶縁膜４２により電気的に分離さている。
【００３３】
なお、第１下部導電体５６の径Ｌ４と第２中部導電体５７のコンタクト径は異なっていても構わない。また、ダミードレインコンタクト電極２６は第１下部導電体５６のみで構成することも可能である。
【００３４】
次に、このＮＯＲ型不揮発性メモリの製造方法を図５乃至図３６を参照して説明する。図５乃至図３６は、ＮＯＲ型不揮発性メモリの製造工程の模式的な断面図である。図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５の各図（ａ）は図１のＡ−Ａ線に沿った断面図であり各図（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６の各図（ａ）は図１のＣ−Ｃ線に沿った断面図、各図（ｂ）は図１のＤ−Ｄ線に沿った断面図である。
【００３５】
図５及び図６に示すように、まず、半導体基板（例えばシリコン基板）３１上に、例えばシリコン酸化膜（以下、ＳｉＯ２と称する）からなるゲート絶縁膜３２を膜厚５０Åから１００Å程度に形成する。このゲート絶縁膜３２上に、後工程で浮遊ゲート電極となる、例えば多結晶シリコンからなる第１の電極層３３ａを膜厚３０ｎｍから１５０ｎｍ程度に形成する。なお、多結晶シリコンに、例えばリンまたはヒ素またはボロンなどの不純物をドープすることも可能である。
【００３６】
次に、第１の電極層３３ａ上に、例えばシリコン窒化膜（ＳｉＮ）からなる第１マスク材６１を形成し、フォトレジスト（図示せず）を塗布し、フォトレジストをリソグラフィによりパターンニングし、図１中の素子分離絶縁膜１２が形成される領域を露出させ、第１マスク材６１、第１の電極層３３ａ、ゲート絶縁膜３２及び半導体基板３１をエッチングし、素子分離溝（図示せず）を形成し、フォトレジストパターンを除去する。この素子分離溝に、例えばシリコン酸化膜（ＳｉＯ２）を埋め込んだ後、このシリコン酸化膜の上面を第１の電極層３３ａの上面の位置と合せる。これらの工程により素子分離絶縁膜１２及び自己整合的に素子分離絶縁膜１２に挟まれる複数の素子領域１１−１〜１１−７が形成される。
【００３７】
次に、図７及び図８に示すように、素子分離絶縁膜１２の上面を第１の電極層３３ａの上面の位置より低くし、その後、第１マスク材６１を取り除く。次に、第１の電極層３３ａ及び素子分離絶縁膜１２上に、後工程で電極間絶縁膜となる、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜３４ａを形成し、このＯＮＯ膜３４ａ上に、後工程で制御ゲート電極となる、例えば多結晶シリコンからなる第２の電極層３５ａを形成し、この第２の電極層３５ａ上に、後にメタル層となる、例えばタングステンからなる金属層３６ａを形成する。その後、金属層３６ａ、第２の電極層３５ａ、ＯＮＯ膜３４ａ、第１の電極層３３ａ及びゲート絶縁膜３２をエッチング加工することにより、ゲート絶縁膜３２上に浮遊ゲート電極３３／電極間絶縁膜３４／制御ゲート電極３５の２層ゲート構造を有するメモリセルトランジスタＭＴ１〜ＭＴ４のゲート電極が形成される。また、同一列のメモリセルトランジスタＭＴ１〜ＭＴ４のゲート電極の制御ゲート層３５及びメタル層３６が共通接続されて列方向に延伸されることによりワードライン（またはゲート電極ともいう）ＷＬ１〜ＷＬ４が形成される。その後、ゲート電極、素子分離絶縁膜１１及び半導体基板３１を覆うように、例えばＳｉＮからなる電極絶縁膜３７を形成し、ゲート絶縁膜３２、電極間絶縁膜３４及び電極絶縁膜３７に囲まれた浮遊ゲート電極３３に電荷を蓄積することができるメモリセルトランジスタＭＴ１〜ＭＴ４が形成される。なお、メタル層３６はシリサイド化合を用いて形成することも可能である。
【００３８】
次に、ゲート電極ＷＬ１〜ＷＬ４をマスクにして、一方の隣り合うゲート電極間、例えばゲート電極ＷＬ２とＷＬ３間、ＷＬ１及びＷＬ４と隣り合うゲート電極（図示略）との間の各素子領域１１−１〜１１−７にソース領域Ｓを形成し、他の隣り合うゲート電極ＷＬ１とＷＬ２間、ＷＬ３とＷＬ４間の各素子領域１１−１〜１１−７にドレイン領域Ｄを形成する。
【００３９】
次に、図９及び図１０に示すように、ゲート電極ＷＬ１〜ＷＬ４の上及びその間に電極絶縁膜３７を介して、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｒａｓｓ）、ＴＥＯＳ、またはＳｉＯ２からなる第１層間絶縁膜４０を形成する。この第１層間絶縁膜４０上に、例えばＳｉＮまたはＴＥＯＳからなる第２マスク材６２を形成する。その後、リソグラフィを用いたパターンニングにより、後にソース配線２１が形成される領域上の第２マスク材６２に開口部６３を形成する。
【００４０】
次に、図１１及び図１２に示すように、マスク材６２をマスクとして、エッチングにより第１層間絶縁膜４０及び電極絶縁膜３７除去し、ゲート電極ＷＬ１〜ＷＬ４が延伸する方向と同じ方向にソース領域Ｓ及び素子分離絶縁膜１２を連続して露出する溝２０を形成する。
【００４１】
次に、図１３及び図１４に示すように、第１層間絶縁膜上に、例えばＳｉＮまたはＴＥＯＳからなる第３マスク材６４を形成する。その後、リソグラフィを用いたパターンニングにより、溝２０に隣接するゲート電極を挟み溝２０と反対側のゲート電極ＷＬ１とＷＬ２の間及びゲート電極ＷＬ３とＷＬ４の間、つまり、後に第１下部導電体５６が形成される領域上の第３マスク材６４に開口部６５を形成する。
【００４２】
次に、図１５及び図１６に示すように、第３マスク材６４をマスクとして、エッチングにより第１層間絶縁膜４０及び電極絶縁膜３７を除去し、素子領域１１−１〜１１−７を露出する下部コンタクトホール５６ａを形成する。この下部コンタクトホール５６ａは溝２０の径Ｌ１よりも大きい径Ｌ４を有する。
【００４３】
次に、図１７及び図１８に示すように、溝２０と下部コンタクトホール５６ａに、例えばタングステンからなる第１導電体７０を例えば、スパッタ法などにより埋め込む。ここで、幅の広い下部コンタクトホール５６ａ内には、第１導電体７０がほぼ完全に埋め込まれるが、幅が狭い溝２０には、第１導電体７０は完全に埋め込まれない。この現象は溝２０の幅が１３０ｎｍ以下で顕著である。その結果、溝２０の底部及び内側面部に形成され、中央部に窪み２２を有するＵ字構造に形成される。なお、第１導電体７０を埋め込む前に、例えばチタンナイトライドなどのバリアメタルを溝２０及び下部コンタクトホール５６ａの内面に形成しておいてもよい。また、下部コンタクトホール５６ａも第１導電体７０で完全に埋め込まれない場合も有る。
【００４４】
次に、図１９及び図２０に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、第１層間絶縁膜４０上に形成された第１導体７０及び第１層間絶縁膜４０の上部を削り平坦化する。この工程により、溝２０の底部及び内側面部にＵ字構造のソース配線２１が、下部コンタクトホール５６ａ内に第１下部導電体５６が形成される。なお、図２０（ａ）の第１導体７０は溝２０の底部に形成されているため削られない。
【００４５】
次に、図２１及び図２２に示すように、第１層間絶縁膜４０、第１下部導電体５６及び窪み５２ａを跨ぐようにソース配線２１上に、例えばＴＥＯＳ、またはＳｉＯ２からなる第２層間絶縁膜４１を堆積することにより、ソース配線２１中の窪み５２ａの上面が第２層間絶縁膜４１によって閉じられる。この工程によりゲート電極ＷＬの延伸する方向にソース配線２１の全長に亘って空洞２２が形成される。
【００４６】
次に、図２３及び図２４に示すように、第２層間絶縁膜４１上に、例えばＳｉＮからなる第４マスク材６６を形成する。その後、リソグラフィを用いたパターンニングにより、第１及び第２中部導電体５４、５７が形成される領域上の第４マスク材６６に開口部６７を形成する。
【００４７】
次に、図２５及び図２６に示すように、第４マスク材６６をマスクとして、エッチングにより第２層間絶縁膜４１を除去し、ソース配線２１の空洞２２の上面を露出する第１中部コンタクトホール５４ａ及び第１下部導電体５６の上面を露出する第２中部コンタクトホール５７ａを形成する。第１中部コンタクトホール５４ａは、溝２０の径Ｌ１よりも大きい径Ｌ２を有し、第１下部コンタクトホール５６ａは、第２中部コンタクトホールの径Ｌ４と同じ径を有する。
【００４８】
次に、図２７及び図２８に示すように、第１中部コンタクトホール５４ａ及び第２中部コンタクトホール５７ａに、例えばタングステンからなる第２導電体７１を埋め込む。ここで、第１中部コンタクトホール５４ａを介してソース配線２１の空洞２２に第２導電体７１が充填され、下部導体配線５３が形成される。ここで、第２導電体７１の埋め込みにはスパッタ法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法が使用される。
【００４９】
次に、図２９及び図３０に示すように、例えばＣＭＰにより、第２層間絶縁膜４１上に形成された第２導電体７１及び第２層間絶縁膜４１の上部を削り平坦化する。この工程により、第１中部コンタクトホール５４ａ内に第１中部導電体５４がソース配線２１及び下部導電体５３とコンタクトして形成され、第２中部コンタクトホール５７ａ内に第２中部導電体５７が第１下部導電体５６とコンタクトして形成される。
【００５０】
次に、図３１及び図３２に示すように、第２層間絶縁膜４１、第１中部導電体５４及び第２中部導電体５７上に、例えばＴＥＯＳ、またはＳｉＯ２からなる第３層間絶縁膜４２を形成する。第３層間絶縁膜４２上に、例えばＳｉＮからなる第５マスク材６８を形成する。その後、リソグラフィを用いたパターンニングにより、ソースコンタクト電極２３及びドレインコンタクト電極２５が形成される領域上の第５マスク材６８に開口部６９を形成する。
【００５１】
次に、図３３及び図３４に示すように、第５マスク材６８をマスクとして、エッチングにより第３層間絶縁膜４２を除去し、第１中部導電体５４及び第２中部導電体５７の上面を露出する第１上部コンタクトホール５５ａ及び第２上部コンタクトホール５８ａを形成する。その後、第１上部コンタクトホール５５ａ内及び第２上部コンタクトホール５８ａ内に第３導電体７２を埋め込む。
【００５２】
次に、図３５及び図３６に示すように、第３導電体７２を例えばＣＭＰ法により、第３層間絶縁膜４２の上面までエッチングすることにより、第１上部コンタクトホール５５ａ内に第１上部導電体５５が埋め込まれる。その後、ソースラインＳＬ及びビットラインＢＬ１〜ＢＬ６の材料となるＡｌなどを堆積し、リソグラフィでパターンを形成しＲＩＥ等で加工することによりこの第１上部導電体５５にコンタクトしたソースラインＳＬが形成され、また第２上部コンタクトホール５８ａ内に第２上部導電体５８が埋め込まれると共にその上にビットラインＢＬ１〜ＢＬ６が形成される。これにより、素子領域１１−４のソース領域Ｓは、下部導体配線５３、第１中部導電体５４及び第１上部導電体５５からなるソースコンタクト電極２３を介してソースラインＳＬに接続される。ただし、素子領域１１−４以外の素子領域１１−１〜１１−３、及び１１−５〜１１−７のソース領域Ｓ上には、第１上部導電体５５が形成されず、下部導体配線５３と第１中部導電体５４からなるダミーソースコンタクト電極２４が設けられ、ビットラインＢＬ１１−１〜ＢＬ１１−３、及びＢＬ１１−５〜ＢＬ１１−７とは第３層間絶縁膜で分離されてなる。
【００５３】
また、ソースコンタクト電極２３が設けられた素子領域１１−４におけるドレイン領域Ｄ上の第１下部導電体５６上には、第２上部導電体５８が形成されず、第１下部導電体５６及び第２中部導電体５７からなるダミードレインコンタクト電極２６が設けられ、ソースラインＳＬとは第３層間絶縁膜４２で分離されている。しかし、素子領域１１−４以外の素子領域１１−１〜１１−３、及び１１−５〜１１−７におけるドレイン領域Ｄは、下部導体配線５６と、第２中部導電体５７及び第２上部導電体５８からなるドレインコンタクト電極２５とを介してビットラインＢＬ１１−１〜ＢＬ１１−３、及びＢＬ１１−５〜ＢＬ１１−７にそれぞれ接続される。
【００５４】
その後、ビットラインＢＬ１〜ＢＬ６及びソースラインＳＬ間に絶縁体が埋め込まれることにより本実施形態に係るＮＯＲ型不揮発性メモリが出来上がる。
【００５５】
本実施形態によれば、ソース配線５１の窪み２２に形成された空洞にはソースコンタクトホール５４ａに加えてダミーソースコンタクトホール５４ｂからも第２導電体７１が供給される。その結果、ソース配線５１が延伸する方向に複数の素子領域１１及び素子分離絶縁膜１２上に亘って形成された下部導体配線５３によってソース配線５１の空洞が埋まる。この下部導体配線５３上にソースコンタクト電極２３が形成されることによって、ソースコンタクト電極２３がこの空洞に落ちることなくコンタクトオープンを防止することが可能となっている。
【００５６】
また、ソース配線５１の窪み２２に形成された空洞は下部導体配線５３で埋められているためソース配線の抵抗が低くなり、データの書き込み及び読み出し特性が向上する。
【００５７】
また、ダミーソースコンタクト電極２４及びダミードレインコンタクト電極２６の上面の位置をソースコンタクト電極２３及びドレインコンタクト電極２５の上面よりも低くすることによりセルアレイ内のビットラインＢＬ及びソースラインＳＬの配線の引き回しを容易にしている。
【００５８】
［第２の実施形態］
第２の実施形態も、第１の実施形態と同様にソースコンタクト電極のコンタクトオープンを防止するものである。第１の実施形態と異なる点は、第３層間絶縁膜、ソースコンタクト電極及びドレインコンタクト電極の第１及び第２上部導電体が無いこと、ダミーソースコンタクト電極及びダミードレインコンタクト電極の第１及び第２中部コンタクトホールに代えて第４層間絶縁膜が形成されていることである。
【００５９】
図３７及び図３８は第２の実施形態に係るＮＡＮＤ型不揮発性メモリの模式的な図面であり、図３７（ａ）は図１及び図２のＡ−Ａ線に沿う断面図、図３７（ｂ）は図１及び図２のＢ−Ｂ線に沿う断面図、図３８（ａ）は図１及び図２のＣ−Ｃ線に沿う断面図、図３８（ｂ）は図１及び図２のＤ−Ｄ線に沿う断面図である。なお、説明の便宜上前記第１の実施形態にて説明した図面と同じ機能を有する部材については同じ符号を付記し、その説明を省略する。
【００６０】
図３７（ａ）のソースラインＳＬに沿う断面に示すように、ゲート電極上及びその間には、第１層間絶縁膜４０と、第１層間絶縁膜４０上に形成された第２層間絶縁膜からなる層間絶縁膜４３が形成されている。第２層間絶縁膜４１上には上層配線であるソースラインＳＬ及びビットラインＢＬ１〜ＢＬ６が形成されている。
【００６１】
図３及び図４（ａ）に示すように、中部導電体電極５４はソースコンタクト電極２３として機能し、ソースラインＳＬと電気的に接続されている。一方、このビットラインＢＬ３、ＢＬ４間のソース領域Ｓとソース配線２１との交差部以外においては、第１中部導電体５４が形成されず、代わりに第１下部導電体５３上に第４層間絶縁膜４４が形成され、第１下部導電体５３のみで構成されるダミーソースコンタクト電極２４となる。この第４層間絶縁膜４４の下面は第１下部導電体５３の上面と接し、上面は第２層間絶縁膜４１の上面とほぼ等しい。このダミーソースコンタクト電極２４は、ソースラインＳＬとは第４層間絶縁膜４４により電気的に分離されている。
【００６２】
なお、溝２０の幅Ｌ１と第１中部導電体５４の径Ｌ２は同じの大きさでも構わないし、第１中部導電体５４の径Ｌ２が小さくても構わない。
【００６３】
図３７及び図３８（ｂ）に示すように、ドレイン領域Ｄ上の第１層間絶縁膜４０中において、第１下部、第２中部導電体５６、５７からなるドレインコンタクト電極２５が構成され、ビットラインＢＬ１〜ＢＬ６と電気的に接続されている。
【００６４】
一方、ソースコンタクト電極２３が形成された素子領域１１−４のドレイン領域Ｄには、第２中部導電体５７は形成されず、代わりに第１下部導電体５６上に第４層間絶縁膜４４が形成され、第１下部導電体５６のみで構成されるダミードレインコンタクト電極２５を構成し、ソースラインＳＬとは第４層間絶縁膜４４により電気的に分離さている。
【００６５】
なお、第１下部導電体５６の径Ｌ４と第２中部導電体５７のコンタクト径は異なっていても構わない。
【００６６】
次に、このＮＯＲ型不揮発性メモリの製造方法を図３９乃至図４４を参照して説明する。図３９乃至図４４は、ＮＯＲ型不揮発性メモリの製造工程の模式的な断面図である。図３９、図４１、図４３の各図（ａ）は図１のＡ−Ａ線に沿った断面図であり各図（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図４０、図４２、図４４の各図（ａ）は図１のＣ−Ｃ線に沿った断面図、各図（ｂ）は図１のＤ−Ｄ線に沿った断面図である。
【００６７】
図３０までの工程は、第１の実施形態と同じであるため省略する。
【００６８】
次に、図３９及び図４０に示すように、リソグラフィを用いたパターンニングにより、ソースコンタクト電極２３及びドレインコンタクト電極２５が形成される領域上にフォトレジスト、または、ＳｉＮからなる第６マスク材６９を形成する。
【００６９】
次に、図４１及び図４２に示すように、第６マスク材６９をマスクとして、エッチングにより第２中部導電体５７の上部を除去し、第４コンタクトホール５９を形成する。また、第４コンタクトホール５９は第２中部導電体５７を全てエッチングして形成しても良いし、第１下部導電体５６の上部までエッチングして形成しても良い。その後、第６マスク剤６９を取り除く。
【００７０】
次に、図４３及び図４４に示すように、半導体基板３１の全面に、例えば、ＳｉＮからなる絶縁膜を埋め込み、例えば、第２層間絶縁膜４１をストッパとしたＣＭＰにて平坦化することにより、第４コンタクトホール５９中に第４層間絶縁膜４４を形成する。この工程により、第４層間絶縁膜の上面は、第２層間絶縁膜４１の上面とほぼ等しくなる。よって、この後に形成されるソースラインＳＬの加工精度が向上する。
【００７１】
その後の工程は、第１の実施形態の図３３及び図３４以降と同じであるため省略する。
【００７２】
本実施形態によれば、第１の実施形態と同じ効果が得られることに加え、ダミーソースコンタクト電極２４及びダミードレインコンタクト電極２５の高さを低くすることができるため、ソースコンタクト電極２３及びドレインコンタクト電極２６との寄生容量を減らすことができる。その結果、さらなる高速動作が可能となる。
【００７３】
また、本発明はＮＯＲ型不揮発性メモリに限られることは無く、ＮＡＮＤ型不揮発性メモリ及び揮発性メモリであるＤＲＡＭにも用いることができる。
【図面の簡単な説明】
【００７４】
【図１】図１は本発明の第１の実施形態におけるＮＯＲ型不揮発性メモリのメモリセルアレイの構造を模式的に示した平面図である。
【図２】図２は本発明の第１の実施形態におけるＮＯＲ型不揮発性メモリのメモリセルアレイの上層メタル配線への接続を模式的に示した図である。
【図３】図３（ａ）は図１のＡ−Ａ線に沿った断面図であり、図３（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図４】図４（ａ）は図１のＣ−Ｃ線に沿った断面図であり、図４（ｂ）は図１のＤ−Ｄ線に沿った断面図である。
【図５】図５は本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図６】図６は本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図７】図７は図５に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図８】図８は図６に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図９】図９は図７に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１０】図１０は図８に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１１】図１１は図９に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１２】図１２は図１０に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１３】図１３は図１１に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１４】図１４は図１２に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１５】図１５は図１３に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１６】図１６は図１４に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１７】図１７は図１５に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１８】図１８は図１６に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１９】図１９は図１７に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２０】図２０は図１８に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２１】図２１は図１９に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２２】図２２は図２０に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２３】図２３は図２１に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２４】図２４は図２２に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２５】図２５は図２３に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２６】図２６は図２４に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２７】図２７は図２５に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２８】図２８は図２６に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２９】図２９は図２７に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３０】図３０は図２８に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３１】図３１は図２９に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３２】図３２は図３０に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３３】図３３は図３１に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３４】図３４は図３２に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３５】図３５は図３３に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３６】図３６は図３５に続く、本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３７】図３７は本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの断面図であり、図３７（ａ）は図１のＡ−Ａ線に沿った断面図であり、図３７（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３８】図３８は本発明の第１の実施形態に係わるＮＯＲ型不揮発性メモリの断面図であり、図３８（ａ）は図１のＣ−Ｃ線に沿った断面図であり、図３８（ｂ）は図１のＤ−Ｄ線に沿った断面図である。
【図３９】図３９は本発明の第２の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４０】図４０は本発明の第２の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４１】図４１は図３９に続く、本発明の第２の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４２】図４２は図４０に続く、本発明の第２の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４３】図４２は図４１に続く、本発明の第２の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４４】図４４は図４２に続く、本発明の第２の実施形態に係わるＮＯＲ型不揮発性メモリの製造工程を示す模式的な断面図である。
【符号の説明】
【００７５】
ＭＴ…メモリセルトランジスタ、ＷＬ…ワードライン（ゲート電極）、ＢＬ…ビットライン、ＳＬ…ソースライン、１１…素子領域、１２…素子分離絶縁膜、２０…溝、２１…ソース配線、２２…空洞（窪み）、２３…ソースコンタクト電極、２４…ダミーソースコンタクト電極、２５…ドレインコンタクト電極、２６…ダミードレインコンタクト電極、３１…半導体基板、３２…ゲート絶縁膜、３３…浮遊ゲート電極、３４…電極間絶縁膜、３５…制御ゲート電極、４０…第１層間絶縁膜、４１…第２層間絶縁膜、４２…第３層間絶縁膜、４３…層間絶縁膜、５３…下部導体配線、５４…第１中部導電体、５５…第１上部導電体、５６…第１下部導電体、５７…第２中部導電体、５８…第２上部導電体、
５４ａ…第１中部コンタクトホール、５５ａ…第１上部コンタクトホール、５６ａ…第２下部コンタクトホール、５７ａ…第２中部コンタクトホール、５８ａ…第２上部コンタクトホール、７０…第１導電体、７１…第２導電体、７２…第３導電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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