(57)【要約】【課題】メモリセルのゲート絶縁膜の劣化を抑制しつつ、ゲート絶縁膜内の界面準位を有効に利用することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、支持基板と、支持基板上に設けられた絶縁膜と、絶縁膜上に設けられたソース層Ｓと、絶縁膜上に設けられたドレイン層Ｄと、ソース層とドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域Ｂと、少なくともボディ領域とソース層との境界部分Ｂｓ上、および、ボディ領域とドレイン層との境界部分Ｂｄ上に設けられた境界ゲート絶縁膜４０と、ボディ領域上に境界ゲート絶縁膜に隣接して設けられ、該境界ゲート絶縁膜よりも界面準位の多いセンタゲート絶縁膜５０とを備えている。【選択図】図２
2010129828.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられたソース層と、
前記絶縁膜上に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
少なくとも前記ボディ領域と前記ソース層との境界部分上、および、前記ボディ領域と前記ドレイン層との境界部分上に設けられた境界ゲート絶縁膜と、
前記ボディ領域上に前記境界ゲート絶縁膜に隣接して設けられ、該境界ゲート絶縁膜よりも界面準位の多いセンタゲート絶縁膜とを備えた半導体記憶装置。
【請求項２】
支持基板と、
前記支持基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられたソース層と、
前記絶縁膜上に設けられたドレイン層と、
前記ソース層と前記ドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、
少なくとも前記ボディ領域と前記ソース層との境界部分上、および、前記ボディ領域と前記ドレイン層との境界部分上に設けられ、界面準位密度（Ｄｉｔ）が１０１１ｅＶ−１ｃｍ−２未満である境界ゲート絶縁膜と、
前記ボディ領域上に前記境界ゲート絶縁膜に隣接して設けられ、界面準位密度（Ｄｉｔ）が１０１１ｅＶ−１ｃｍ−２以上であるセンタゲート絶縁膜とを備えた半導体記憶装置。
【請求項３】
前記データの劣化を回復させるリフレッシュ動作を実行する際に、
前記ボディ領域の電位が或る臨界値よりも大きい場合には、前記ボディ領域内に注入される電荷数が前記ボディ領域から排出される電荷数よりも多く、
前記ボディ領域の電位が前記臨界値よりも小さい場合には、前記ボディ領域内に注入される電荷数が前記ボディ領域から排出される電荷数よりも少ないことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記データの劣化を回復させるリフレッシュ動作を実行する際に、
前記ボディ領域内に注入される電荷は、インパクトイオン化電流により生成され、
前記ボディ領域から排出される電荷は、チャージポンピング電流により前記ボディ領域から消滅し、
前記リフレッシュ動作の１周期内に流れる前記インパクトイオン化電流に基づいて前記ボディ領域へ注入される電荷量と前記リフレッシュ動作の１周期内に流れる前記チャージポンピング電流に基づいて前記ボディ領域から排出される電荷量とがほぼ等しくなる平衡状態へ遷移することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
ソース層とドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域を含む複数のＦＥＴをメモリセルとして備えた半導体記憶装置の製造方法であって、
絶縁膜上に設けられた半導体層上にセンタゲート絶縁膜を形成し、
前記センタゲート絶縁膜上に第１のゲート電極を形成し、
前記メモリセルのチャネル長方向に前記第１のゲート電極の幅が狭くなるように該第１のゲート電極の側面をエッチングし、
前記第１のゲート電極をマスクとして用いて、前記センタゲート絶縁膜をエッチングし、
露出された前記半導体層上に境界ゲート絶縁膜を形成し、
前記第１のゲート電極の側壁に第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極をマスクとして用いて、前記半導体層に不純物を導入し、前記ソース層および前記ドレイン層を形成することを具備し、
前記境界ゲート絶縁膜は、前記ボディ領域と前記ソース層との境界部分上、および、前記ボディ領域と前記ドレイン層との境界部分上に形成されており、
前記センタゲート絶縁膜は、前記ボディ領域上に前記境界ゲート絶縁膜に隣接して設けられていることを具備し、
前記センタゲート絶縁膜は、前記境界ゲート絶縁膜よりも界面準位が多いことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。例えば、Ｎ型ＦＥＴからなるＦＢＣにおいて、ボディに蓄積されているホール数が多い状態をデータ“１”とし、それが少ない状態をデータ“０”とする。データ“０”を格納するメモリセルを“０”セルと呼び、データ“１”を格納するメモリセルを“１”セルと呼ぶ。
【０００３】
“１”セルに対するディスターブとして、チャージポンピング現象がある。チャージポンピング現象は、読出し／書込み時に非選択メモリセルに蓄積されていた正孔がメモリセルのゲート絶縁膜内の界面準位にトラップされた電子と再結合する現象である。チャージポンピング現象が繰り返されると、非選択メモリセルのデータ“１”の状態がデータ “０”に変化してしまう虞がある。従って、一般的には、チャージポンピング現象は、“１”セルに対するディスターブとして認識されている。
【０００４】
また、ゲート絶縁膜の界面準位は、ボディ−ドレイン間の境界部分、または、ボディ−ソース間の境界部分においてゲート絶縁膜を劣化させてしまう。
【０００５】
従って、従来から“１”セルに対するディスターブを抑制するために、メモリセルのゲート絶縁膜内にある界面準位を低減させる努力がなされてきた。
【特許文献１】特開２００２−２４６５７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリセルのゲート絶縁膜の劣化を抑制しつつ、ゲート絶縁膜内の界面準位を有効に利用することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられたソース層と、前記絶縁膜上に設けられたドレイン層と、前記ソース層と前記ドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、少なくとも前記ボディ領域と前記ソース層との境界部分上、および、前記ボディ領域と前記ドレイン層との境界部分上に設けられた境界ゲート絶縁膜と、前記ボディ領域上に前記境界ゲート絶縁膜に隣接して設けられ、該境界ゲート絶縁膜よりも界面準位の多いセンタゲート絶縁膜とを備えている。
【０００８】
本発明に係る他の実施形態に従った半導体記憶装置は、支持基板と、前記支持基板上に設けられた絶縁膜と、前記絶縁膜上に設けられたソース層と、前記絶縁膜上に設けられたドレイン層と、前記ソース層と前記ドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域と、少なくとも前記ボディ領域と前記ソース層との境界部分上、および、前記ボディ領域と前記ドレイン層との境界部分上に設けられ、界面準位密度（Ｄｉｔ）が１０１１ｅＶ−１ｃｍ−２未満である境界ゲート絶縁膜と、前記ボディ領域上に前記境界ゲート絶縁膜に隣接して設けられ、界面準位密度（Ｄｉｔ）が１０１１ｅＶ−１ｃｍ−２以上であるセンタゲート絶縁膜とを備えている。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、ソース層とドレイン層との間に設けられ、データを記憶するために電荷を蓄積し、あるいは、電荷を放出する電気的に浮遊状態のボディ領域を含む複数のＦＥＴをメモリセルとして備えた半導体記憶装置の製造方法であって、
絶縁膜上に設けられた半導体層上にセンタゲート絶縁膜を形成し、
前記センタゲート絶縁膜上に第１のゲート電極を形成し、
前記メモリセルのチャネル長方向に前記第１のゲート電極の幅が狭くなるように該第１のゲート電極の側面をエッチングし、
前記第１のゲート電極をマスクとして用いて、前記センタゲート絶縁膜をエッチングし、
露出された前記半導体層上に境界ゲート絶縁膜を形成し、
前記第１のゲート電極の側壁に第２のゲート電極を形成し、
前記第１のゲート電極および前記第２のゲート電極をマスクとして用いて、前記半導体層に不純物を導入し、前記ソース層および前記ドレイン層を形成することを具備し、
前記境界ゲート絶縁膜は、前記ボディ領域と前記ソース層との境界部分上、および、前記ボディ領域と前記ドレイン層との境界部分上に形成されており、
前記センタゲート絶縁膜は、前記ボディ領域上に前記境界ゲート絶縁膜に隣接して設けられていることを具備し、
前記センタゲート絶縁膜は、前記境界ゲート絶縁膜よりも界面準位が多いことを特徴とする。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、メモリセルのゲート絶縁膜の劣化を抑制しつつ、ゲート絶縁膜内の界面準位を有効に利用することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る実施形態に従ったＦＢＣメモリの構成を示す部分的な平面図である。メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡを構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのドレインに接続されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。
【００１３】
本実施形態では、ソース線ＳＬは、ワード線ＷＬと同様にロウ方向に延伸しており、メモリセルＭＣのソースに接続されている。１本のソース線ＳＬは、２本のワード線ＷＬに対して共通に設けられている。即ち、隣接する２本のワード線ＷＬに接続されたメモリセルＭＣは、ソース線ＳＬを共有している。ビット線ＢＬは、メモリセルＭＣのドレインに接続されており、メモリセルＭＣの各カラムの配列に対応して設けられている。しかし、ビット線ＢＬの延伸方向（カラム方向）に隣接する２つのメモリセルＭＣのドレインは、該２つのメモリセルＭＣに共有されている。即ち、カラム方向に隣接する２つのメモリセルＭＣのドレインは、１つのビット線コンタクトＢＬＣに共通に接続されている。
【００１４】
尚、ロウ方向とカラム方向との呼称は、便宜的なものであって、互いに入れ替えても差し支えない。
【００１５】
図２は、図１の２−２線に沿った断面図である。図３は、図１の３−３線に沿った断面図である。メモリセルＭＣは、シリコン基板１０、ＢＯＸ層２０およびｐ型のＳＯＩ層３０を含むＳＯＩ基板上に設けられている。メモリセルＭＣは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の構成を有する。ＳＯＩ層３０は、ストライプ状に形成されており、アクティブエリアを構成する。アクティブエリア間には、図３に示すように、ＳＴＩ（Shallow Trench Isolation）が埋め込まれている。シリコン基板１０には、プラグ（図示せず）を介して或る電位が印加されている。
【００１６】
ＢＯＸ層２０上のＳＯＩ層３０内に、ｎ＋型のソースＳおよびｎ＋型のドレインＤが設けられている。ボディＢは、ソースＳとドレインＤとの間のＳＯＩ層３０に形成されている。ボディＢは、ソースＳおよびドレインＤとは逆導電型の半導体からなり、電気的に浮遊状態である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディＢは、ソースＳ、ドレインＤ、ＢＯＸ層２０、境界ゲート絶縁膜４０、センタゲート絶縁膜５０およびＳＴＩによって、その一部または全部が囲まれることによって電気的に浮遊状態である。ボディＢは、データを記憶するために多数キャリア（ホール）を蓄積し、あるいは、多数キャリアを放出する。ＦＢＣメモリは、ボディＢ内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００１７】
ソースＳおよびドレインＤは、不純物濃度の高いｎ＋型の拡散層の周囲に形成されたｎ−型のエクステンション層を含んでいてもよい。
【００１８】
１つのメモリセルＭＣのゲート絶縁膜は、境界ゲート絶縁膜４０およびセンタゲート絶縁膜５０を含む。境界ゲート絶縁膜４０は、少なくともボディＢとソースＳとの境界部分Ｂｓ上、および、ボディＢとドレインＤとの境界部分Ｂｄ上に設けられている。本実施形態では、メモリセルＭＣのチャネル部のうち中央部分以外のゲート絶縁膜は、境界ゲート絶縁膜４０である。センタゲート絶縁膜５０は、ボディＢ上に境界ゲート絶縁膜４０に隣接して設けられ、メモリセルＭＣのチャネル部の中央部に位置している。センタゲート絶縁膜５０は、境界部分ＢｓおよびＢｄ上には設けられていない。
【００１９】
センタゲート絶縁膜５０は、境界ゲート絶縁膜４０よりも界面準位の多い材料で形成されている。センタゲート絶縁膜５０は、例えば、Ｄｉｔ（界面準位密度（interface state density））が１０１１ｅＶ−１ｃｍ−２以上の絶縁膜である。具体的には、センタゲート絶縁膜５０は、シリコン窒化膜、ＨｆＳｉＯＮ膜、ＬＰ（Low Pressure）−ＴＥＯＳ膜、あるいは、シリコン窒化膜とシリコン酸化膜との積層膜（ＮＯ膜）からなる。その他の絶縁膜がセンタゲート絶縁膜５０上に積層されていてもよい。
【００２０】
境界ゲート絶縁膜４０は、例えば、Ｄｉｔが１０１１ｅＶ−１ｃｍ−２未満の絶縁膜である。具体的には、シリコン熱酸化膜である。その他の絶縁膜が境界ゲート絶縁膜４０上に積層されていてもよい。尚、Ｄｉｔは絶縁膜の形成方法によって変化するため、センタゲート絶縁膜５０および境界ゲート絶縁膜４０の材料は、上記の材料に限定されない。
【００２１】
ゲート電極Ｇは、境界ゲート絶縁膜４０およびセンタゲート絶縁膜５０上に形成されている。ゲート電極Ｇは、図３に示すように、ロウ方向に連続的に延伸しており、ワード線ＷＬとして機能する。ワード線ＷＬの側面には、側壁膜６０が形成されている。ワード線ＷＬおよび側壁膜６０は、層間絶縁膜ＩＬＤによって被覆されている。
【００２２】
ソース線コンタクトＳＬＣは、ソース線ＳＬとソースＳとの間を接続するように層間絶縁膜ＩＬＤ内に設けられている。ビット線コンタクトＢＬＣは、ビット線ＢＬとドレインＤとの間を接続するように層間絶縁膜ＩＬＤ内に設けられている。ソース線コンタクトＳＬＣは、カラム方向に隣接する２つのメモリセルＭＣの共通のソースＳに接続されている。ビット線コンタクトＢＬＣは、カラム方向に隣接する２つのメモリセルＭＣの共通のドレインＤに接続されている。さらに、ソース線コンタクトＳＬＣおよびビット線コンタクトＢＬＣは、カラム方向に交互に設けられている。
【００２３】
ゲート電極Ｇとソース・ドレイン拡散層とのオフセット領域（境界部分ＢｓからゲートＧの端部までの領域、並びに、境界部分ＢｄからゲートＧの端部までの領域）に設けられた境界ゲート絶縁膜４０は、センタゲート絶縁膜５０よりも界面準位が少ない。このため、データ“１”の書込み時にゲート絶縁膜がインパクトイオン化により生じるホットキャリアによって劣化してしまうことを抑制することができる。よって、ゲート絶縁膜の寿命を保持することができる。尚且つ、チャネル部の中央部のゲート絶縁膜が、境界ゲート絶縁膜４０よりも界面準位の多いセンタゲート絶縁膜５０で形成されている。このため、本実施形態によるＦＢＣメモリは、チャージポンピング現象を効率よく生じさせることができる。
【００２４】
上述の通り、一般的に、チャージポンピング現象は、“１”セルのディスターブを生じさせる好ましくない現象として考えられている。しかし、一方で、チャージポンピング現象は、“０”セルから正孔を排除するために、有効に利用することができる。
【００２５】
本実施形態による自律リフレッシュでは、チャージポンピング現象は、“１”セルおよび“０”セルの両方に生じる。チャージポンピング現象は、“０”セルのボディ電位を回復させることができる。一方、チャージポンピング現象は、“１”セルの正孔を減少させるが、このとき“１”セルにはインパクトイオン化による多数の正孔が蓄積されている。よって、このときのチャージポンピング現象は、“１”セルのボディ電位にはさほど影響を与えない。
【００２６】
以下、本実施形態によるリフレッシュ動作を説明する。本実施形態は、自律リフレッシュ（autonomous refresh）を実行することによって、同一カラムに存在する“１”セルおよび“０”セルを同時にリフレッシュすることができる。リフレッシュ動作は、“０”セルおよび“１”セルの劣化したデータを回復させる動作である。本実施形態では、“１”セルのボディＢにホールを補充し、“０”セルのボディＢからホールを引き抜く動作である。リフレッシュ動作により、データ“１”とデータ“０”との信号差がデータ書込み時のそれとほぼ同等に回復される。
【００２７】
自律リフレッシュは、データの読出しを行うことなく、“０”セルおよび“１”セルの両方に適切な同一ワード線電位ＶＷＬおよび適切な同一ビット線電位ＶＢＬを印加することによって、“０”セルおよび“１”セルの両方を同時に自律的にリフレッシュする動作である。本実施形態による自律リフレッシュでは、“１”セルにインパクトイオン化電流を流し、“０”セルおよび“１”セルにチャージポンピング現象を生じさせる。インパクトイオン化は、“１”セルと“０”セルとのボディ電位の差によって“１”セルに生じ、“０”セルではほとんど生じない。よって、“１”セルのボディＢには、多数のホールが蓄積されるが、“０”セルのボディＢ内のホール数はほとんど変わらない。チャージポンピング現象は、“０”セルおよび“１”セルの両方に起きる。しかし、“１”セルのボディＢには、多数のホールがすでに蓄積されている。よって、チャージポンピング現象により消滅するホール数は、“１”セルのボディ電位にさほど影響を与えない。一方、“０”セルのデータを劣化させているホール数はさほど多くない。従って、チャージポンピング現象は、“０”セルのボディ電位を回復させることができる。
【００２８】
チャージポンピング現象は、ゲート電極ＧにメモリセルＭＣの閾値電圧より高い電圧を印加した後、その閾値電圧より低い電圧を印加することによって実現できる。ゲート電極Ｇに閾値電圧より高い電圧を印加すると、ゲート電極Ｇの直下のシリコン界面（チャネル部）は、反転層を形成する。このとき、電子がセンタゲート絶縁膜５０の界面準位にトラップされる。次に、ゲート電極Ｇに閾値電圧より低い電圧を与えると、チャネル部は、蓄積状態となる。このとき、“０”セルのボディＢ中にある過剰多数キャリアがセンタゲート絶縁膜５０界面準位にトラップされた電子と再結合する。これにより、“０”セルのボディＢ中のホールを減らすことができる。
【００２９】
上述のように、一般に、チャージポンピング現象は、メモリにとって好ましくない現象として考えられていることから、ゲート絶縁膜内の界面準位を低下させる努力が従来からなされている。しかし、本実施形態では、“０”セルの自律リフレッシュにチャージポンピング現象を利用しているので、センタゲート絶縁膜５０は、より多くの界面準位を有していることが好ましい。一方、界面準位が多いとゲート絶縁膜は劣化しやすい。よって、ホットキャリアの影響を受けやすいゲート電極Ｇとソース・ドレイン拡散層とのオフセット領域におけるゲート絶縁膜には、界面準位の少ない境界ゲート絶縁膜４０を用いている。これにより、本実施形態によるＦＢＣメモリは、信頼性が高く、かつ、チャージポンピング現象を有効に利用することができる。
【００３０】
リフレッシュ時にボディＢに流れる電流をボディ電流Ｉｂｏｄｙとし、ボディＢの電圧をボディ電圧Ｖｂｏｄｙとすると、ボディ電流Ｉｂｏｄｙとボディ電圧Ｖｂｏｄｙとの関係は、図４のように示される。ボディ電流Ｉｂｏｄｙおよびボディ電圧Ｖｂｏｄｙは、２つの安定な平衡点（stationary state）Ｐ０、Ｐ１および１つの不安定な平衡点ＰＨを有する。不安定な平衡点ＰＨは、２つの安定な平衡点Ｐ０とＰ１との間に位置する。
【００３１】
ボディ電位がＶｂ０以下の領域を第１の領域Ｒ１、ボディ電位がＶｂ０〜Ｖｂｃの領域を第２の領域Ｒ２、ボディ電位がＶｂｃ〜Ｖｂ１の領域を第３の領域Ｒ３、ボディ電位がＶｂ１以上の領域を第４の領域Ｒ４とすると、第１から第４の領域Ｒ１〜Ｒ４は、それぞれ以下の式１〜式４を満たす。
Ｉｂｏｄｙ＞０ （Ｖｂｏｄｙ＜Ｖｂ０）            （式１）
Ｉｂｏｄｙ＜０ （Ｖｂ０＜Ｖｂｏｄｙ＜Ｖｂｃ）    （式２）
Ｉｂｏｄｙ＞０ （Ｖｂｃ＜Ｖｂｏｄｙ＜Ｖｂ１）    （式３）
Ｉｂｏｄｙ＜０ （Ｖｂ１＜Ｖｂｏｄｙ）            （式４）
【００３２】
第１の領域Ｒ１では、ボディ電位Ｖｂｏｄｙは上昇し、メモリセルＭＣの状態は平衡点Ｐ０に接近する。第２の領域Ｒ２では、ボディ電位Ｖｂｏｄｙは下降し、メモリセルＭＣの状態は平衡点Ｐ０に接近する。第３の領域Ｒ３では、ボディ電位Ｖｂｏｄｙは上昇し、メモリセルＭＣの状態は平衡点Ｐ１に接近する。第４の領域Ｒ４では、 ボディ電位Ｖｂｏｄｙは下降し、メモリセルＭＣの状態は平衡点Ｐ１に接近する。このように、ボディ電流Ｉｂｏｄｙを流すことによって、メモリセルＭＣは、不安定点ＰＨを臨界値として安定な平衡点Ｐ０およびＰ１に接近する。換言すると、ボディ電位ＶｂｏｄｙがＶｂ０またはＶｂ１のいずれか一方に収束するように、ボディ電流は、ボディＢ内のホール数を自律的に調節する。この特性を利用して、本実施形態によるメモリセルＭＣは、データ保持時において、静的（static）に２つの安定な平衡点Ｐ０およびＰ１のいずれかの状態に維持される。
【００３３】
ボディ電位Ｖｂｏｄｙが臨界値ＰＨの電位ＶｂＣよりも大きい場合には、ボディＢ内に注入されるホール数がボディＢから排出されるホール数よりも多い。ボディ電位Ｖｂｏｄｙが臨界値ＰＨの電位ＶｂＣよりも小さい場合には、ボディＢから排出されるホール数がボディＢ内に注入されるホール数よりも多い。よって、上記のように自律リフレッシュが実現される。
【００３４】
本実施形態では、ボディＢに注入されるホールのほとんどは、インパクトイオン化電流により生成される。また、ボディＢから排出されるホールのほとんどは、チャージポンピング電流によりボディ領域から排出される。
【００３５】
平衡状態Ｐ１，Ｐ０では、自律リフレッシュ動作の１周期（１サイクル）に流れるインパクトイオン化電流によってボディＢへ注入されるホール量は、同一サイクルでチャージポンピング電流によってボディＢから排出されるホール量とほぼ等しい。尚、チャージポンピング現象を利用した“０”セルの自律リフレッシュでは、“０”セルの状態は、平衡点Ｐ０に接近するものの、平衡点Ｐ０まで完全に戻らない場合もある。しかし、自律リフレッシュ動作の実行頻度を調節することによって、この問題は解決することができる。
【００３６】
図５〜図１６（Ｂ）は、第１の実施形態によるＦＢＣメモリの製造方法を示す平面図または断面図である。
【００３７】
まず、ＳＯＩ基板を準備する。図５に示すように、ＳＯＩ層３０の素子分離形成領域に絶縁膜を埋込み、ＳＴＩを形成する。ＳＯＩ層３０のうちＳＴＩ以外の領域は、アクティブエリアとして機能する。アクティブエリアのロウ方向の幅は、Ｆ（Feature size）である。Ｆは、リソグラフィを用いて加工可能な最小幅を意味する。図６（Ａ）は、図５のＡ−Ａ線に沿った断面図である。図６（Ｂ）は、図５のＢ−Ｂ線に沿った断面図である。
【００３８】
次に、図７〜図８（Ｂ）に示すように、センタゲート絶縁膜５０の材料をＳＯＩ層３０上に形成する。このとき、センタゲート絶縁膜５０の材料は、界面準位の多い材料にする。例えば、センタゲート絶縁膜５０の材料は、界面準位密度（Ｄｉｔ）が１０１１ｅＶ−１ｃｍ−２以上の絶縁膜である。あるいは、センタゲート絶縁膜５０の材料は、ＳＯＩ層３０の表面を窒化することによって粗くした後、ＳＯＩ層３０上に形成されたシリコン酸化膜であってもよい。
【００３９】
次に、センタゲート絶縁膜５０上に第１のゲート電極Ｇ１（ワード線ＷＬ１）を形成する。カラム方向に隣接する第１のゲート電極Ｇ１（ＷＬ１）の間隔はＦである。尚、図８（Ａ）は、図７のＡ−Ａ線に沿った断面図である。図８（Ｂ）は、図７のＢ−Ｂ線に沿った断面図である。
【００４０】
次に、図９に示すように、メモリセルＭＣのチャネル長方向（カラム方向）に第１のゲート電極Ｇ１（ＷＬ１）の幅が狭くなるように第１のゲート電極Ｇ１（ＷＬ１）の側面をエッチングする。このとき、カラム方向の第１のゲート電極Ｇ１（ＷＬ１）の幅がセンタゲート絶縁膜５０の幅になる。尚、図９は、図８（Ａ）に続く、製造方法を示す断面図である。
【００４１】
次に、第１のゲート電極Ｇ１（ＷＬ１）をマスクとして用いて、センタゲート絶縁膜５０の材料をエッチングする。これにより、カラム方向のセンタゲート絶縁膜５０の幅が決定される。
【００４２】
次に、図１０に示すように、カバー膜５５が、第１のゲート電極Ｇ１（ＷＬ１）、ＳＯＩ層３０上に形成する。カバー膜５５は、第１のゲート電極Ｇ１（ＷＬ１）の側壁を保護するために設けられる。従って、カバー膜５５は、センタゲート絶縁膜５０の加工前に堆積してもよい。この場合、カバー膜５５およびセンタゲート絶縁膜５０は、第１のゲート電極Ｇ１（ＷＬ１）をマスクとして同時にエッチングされる。また、カバー膜５５の材料は、センタゲート絶縁膜５０と同じ材料で形成されていてもよい。これにより、カバー膜５５およびセンタゲート絶縁膜５０は、同一工程で容易に加工することができる。
【００４３】
図１１〜図１２（Ｂ）に示すように、カバー膜５５を異方的にエッチングされる。これにより、カバー膜５５は、第１のゲート電極Ｇ１（ＷＬ１）の側壁に残置される。
【００４４】
次に、図１３に示すように、カバー膜５５およびセンタゲート絶縁膜５０を除去した後、ＳＯＩ層３０上に境界ゲート絶縁膜４０の材料を形成する。例えば、境界ゲート絶縁膜４０の材料は、界面準位密度（Ｄｉｔ）が１０１１ｅＶ−１ｃｍ−２未満の絶縁膜である。境界ゲート絶縁膜４０の形成時に、第１のゲート電極Ｇ１（ＷＬ１）の側面は、カバー膜５５によって被覆されている。よって、第１のゲート電極Ｇ１（ＷＬ１）の側面は酸化されない。尚、図１３は、図１２（Ａ）に続く、製造方法を示す断面図である。
【００４５】
次に、カバー膜５５を等方性エッチングによって除去し、第１のゲート電極Ｇ１（ＷＬ１）の側面を露出させる。次に、図１４に示すように、第１のゲート電極Ｇ１（ＷＬ１）の側面に第２のゲート電極Ｇ２（ワード線ＷＬ２）を形成する。第１のゲート電極Ｇ１（ＷＬ１）および第２のゲート電極Ｇ２（ＷＬ２）は、同一材料（例えば、ポリシリコン）で形成されている。よって、第１のゲート電極Ｇ１（ＷＬ１）および第２のゲート電極Ｇ２（ＷＬ２）は、一体として１本のワード線ＷＬとして機能する。したがって、以下、第１のゲート電極Ｇ１（ＷＬ１）および第２のゲート電極Ｇ２（ＷＬ２）をまとめてワード線ＷＬと呼ぶ。尚、図１４は、図１３に続く、製造方法を示す断面図である。
【００４６】
次に、図１５〜図１６（Ｂ）に示すように、ワード線ＷＬの側面に側壁膜６０を形成する。側壁膜６０は、例えば、シリコン窒化膜から成る。ワード線ＷＬおよび側壁膜６０をマスクとして用いて、ＳＯＩ層３０にｎ型不純物を導入する。さらに、熱処理することによって、n+型拡散層が自己整合的に形成される。この拡散層がソースＳはたはドレインＤになる。必要に応じて、ｎ型エクステンション層（図示せず）をソースＳはたはドレインＤの周囲に形成してもよい。ソースＳとドレインＤとの間のＳＯＩ層３０は、ボディＢになる。尚、図１６（Ａ）は、図１５のＡ−Ａ線に沿った断面図である。図１６（Ｂ）は、図１５のＢ−Ｂ線に沿った断面図である。
【００４７】
境界ゲート絶縁膜４０は、ワード線ＷＬの端からボディ−ソース間の境界までのオフセット部分上、および、ワード線ＷＬの端からボディ−ドレイン間の境界までのオフセット部分上に形成されている。センタゲート絶縁膜５０は、ボディＢ上に境界ゲート絶縁膜４０に隣接して設けられている。
【００４８】
その後、層間絶縁膜を全面に堆積し、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成することによって本実施形態によるＦＢＣメモリが完成する。
【００４９】
本実施形態によれば、ワード線ＷＬの端部のオフセット領域のゲート絶縁膜には界面準位が少なく、チャネル中央部上のゲート絶縁膜は界面準位が多い。これにより、ホットキャリアによるゲート絶縁膜の信頼性劣化を抑制し、且つ、チャージポンピング現象を利用した自律リフレッシュを効率的に実行することができる。
【００５０】
（第２の実施形態）
第２の実施形態は、第１の実施形態と製造方法が異なる。第２の実施形態によるＦＢＣメモリの構成は、第１の実施形態と同様でよい。以下、第２の実施形態によるＦＢＣメモリの製造方法を説明する。
【００５１】
第１の実施形態と同様に、ＳＯＩ基板を準備し、ＳＴＩを形成する。次に、図１７（Ａ）および図１７（Ｂ）に示すように、境界ゲート絶縁膜４０の材料をＳＯＩ層３０上に堆積し、さらに、境界ゲート絶縁膜４０上にマスク材９０を堆積する。マスク材９０は、例えば、シリコン窒化膜からなる。
【００５２】
次に、図１８〜図１９（Ｂ）に示すように、ワード線ＷＬの形成領域にあるマスク材９０を除去する。このとき、ワード線ＷＬの形成領域にある境界ゲート絶縁膜４０の上面が露出される。尚、ワード線ＷＬの形成領域のカラム方向の幅はＦである。
【００５３】
次に、図２０〜図２１（Ｂ）に示すように、マスク材９０の側面に第１のゲート電極Ｇ１（ワード線ＷＬ１）を形成する。第１のゲート電極Ｇ１（ＷＬ１）のカラム方向の幅は、例えば、Ｆ／３でよい。尚、図１９（Ａ）は、図１８のＡ−Ａ線に沿った断面図である。図１９（Ｂ）は、図１８のＢ−Ｂ線に沿った断面図である。
【００５４】
次に、図２２〜図２３（Ｂ）に示すように、第１のゲート電極Ｇ１、ＷＬ１およびマスク材９０をマスクとして用いて、境界ゲート絶縁膜４０を窒化する。境界ゲート絶縁膜４０のうち窒化された部分がセンタゲート絶縁膜５０となる。窒化後、センタゲート絶縁膜５０の膜厚をエッチングにより調節する。このとき、第１のゲート電極Ｇ１（ＷＬ１）の表面も同時に窒化されるおそれがある。しかし、第１のゲート電極Ｇ１（ＷＬ１）はポリシリコンで形成されている。窒化したポリシリコンは、単結晶シリコンから形成された窒化膜に比べエッチングレートが速い。よって、センタゲート絶縁膜５０を残存させたまま、第１のゲート電極Ｇ１（ＷＬ１）上に形成された窒化膜を除去することができる。あるいは、第１のゲート電極Ｇ１（ＷＬ１）上に形成された窒化膜は、残存していてもよい。後の工程で、第１のゲート電極と第２のゲート電極は、コンタクトにより電気的に接続可能であるからである。尚、図２３（Ａ）は、図２２のＡ−Ａ線に沿った断面図である。図２３（Ｂ）は、図２２のＢ−Ｂ線に沿った断面図である。
【００５５】
次に、図２４〜図２５（Ｂ）に示すように、ワード線ＷＬの形成領域に第２のゲート電極を充填する。このとき、第２のゲート電極の材料は、第１のゲート電極の材料と同じである。第１のゲート電極および第２のゲート電極は、一体化して１本のワード線ＷＬとして機能する。従って、以下、第１のゲート電極および第２のゲート電極をまとめてワード線ＷＬと呼ぶ。尚、図２５（Ａ）は、図２４のＡ−Ａ線に沿った断面図である。図２５（Ｂ）は、図２４のＢ−Ｂ線に沿った断面図である。
【００５６】
次に、図２６〜図２７（Ｂ）に示すように、マスク材９０を除去した後、ワード線ＷＬの側面に側壁膜６０を形成する。ワード線ＷＬおよび側壁膜６０をマスクとして用いて、ＳＯＩ層３０にｎ型不純物を導入する。さらに、熱処理することによって、n+型拡散層が自己整合的に形成される。この拡散層がソースＳはたはドレインＤになる。必要に応じて、ｎ型エクステンション層（図示せず）をソースＳはたはドレインＤの周囲に形成してもよい。ソースＳとドレインＤとの間のＳＯＩ層３０は、ボディＢになる。尚、図２７（Ａ）は、図２６のＡ−Ａ線に沿った断面図である。図２７（Ｂ）は、図２６のＢ−Ｂ線に沿った断面図である。
【００５７】
境界ゲート絶縁膜４０は、ワード線ＷＬの端からボディ−ソース間の境界までのオフセット部分上、および、ワード線ＷＬの端からボディ−ドレイン間の境界までのオフセット部分上に形成されている。センタゲート絶縁膜５０は、ボディＢ上に境界ゲート絶縁膜４０に隣接して設けられている。
【００５８】
尚、第１のゲート電極Ｇ１（ＷＬ１）が窒化されている場合、図２５（Ａ）に示す工程において、ＣＭＰ（Chemical Mechanical Polishing）を用いて、ワード線ＷＬの上部を研磨する。これにより、第１のゲート電極Ｇ１（ＷＬ１）がワード線ＷＬの上面に現れる。これにより、ワード線ＷＬのコンタクト（図示せず）が第１および第２のゲート電極の両方に接触可能である。よって、図２３（Ａ）に示す工程において、第１のゲート電極Ｇ１（ＷＬ１）の表面に窒化膜が形成されていても問題にはならない。
【００５９】
（第３の実施形態）
第３の実施形態は、第１の実施形態と製造方法が異なる。第３の実施形態によるＦＢＣメモリの構成は、第１の実施形態と同様でよい。以下、第３の実施形態によるＦＢＣメモリの製造方法を説明する。
【００６０】
図５から図８（Ｂ）に示す工程を経た後、図２８〜図２９（Ｂ）に示すように、ゲート電極Ｇ（ワード線ＷＬ）をマスクとして用いて、センタゲート絶縁膜５０をエッチングする。さらに、センタゲート絶縁膜５０のカラム方向の幅が狭くなるように、等方的にエッチングを行う。これにより、ゲート電極Ｇ（ＷＬ）の幅Ｆよりも狭いセンタゲート絶縁膜５０が形成される。尚、第３の実施形態では、ワード線ＷＬは、第１および第２のゲート電極に分離されてはいない。
【００６１】
次に、ゲート電極Ｇ（ＷＬ）およびＳＯＩ層３０の表面に境界ゲート絶縁膜４０の材料を形成する。さらに、境界ゲート絶縁膜４０の材料をエッチングバックする。これにより、図３０に示すように、ゲート電極Ｇ（ＷＬ）の下に、センタゲート絶縁膜５０と隣接するように境界ゲート絶縁膜４０が形成される。センタゲート絶縁膜５０および境界ゲート絶縁膜４０の材料は、第１の実施形態のそれらの材料と同様でよい。
【００６２】
その後、他の実施形態と同様に、ワード線ＷＬの側面に側壁膜６０を形成する。ワード線ＷＬおよび側壁膜６０をマスクとして用いて、ＳＯＩ層３０にｎ型不純物を導入し、ソースＳおよびドレインＤを形成する。その後、層間絶縁膜を全面に堆積し、ソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ、ソース線ＳＬおよびビット線ＢＬを形成することによって第３の実施形態によるＦＢＣメモリが完成する。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る実施形態に従ったＦＢＣメモリの構成を示す部分的な平面図。
【図２】図１の２−２線に沿った断面図。
【図３】図１の３−３線に沿った断面図。
【図４】ボディ電流Ｉｂｏｄｙとボディ電圧Ｖｂｏｄｙとの関係を示すグラフ。
【図５】第１の実施形態によるＦＢＣメモリの製造方法を示す平面図。
【図６】第１の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図７】図５に続く、ＦＢＣメモリの製造方法を示す平面図。
【図８】図６に続く、ＦＢＣメモリの製造方法を示す断面図。
【図９】図８（Ａ）に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１０】図９に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１１】図１０に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１２】図１０に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１３】図１２（Ａ）に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１４】図１３に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１５】図１４に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１６】図１４に続く、ＦＢＣメモリの製造方法を示す断面図。
【図１７】第２の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図１８】図１７に続く、ＦＢＣメモリの製造方法を示す平面図。
【図１９】図１７に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２０】図１８に続く、ＦＢＣメモリの製造方法を示す平面図。
【図２１】図１９に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２２】図２０に続く、ＦＢＣメモリの製造方法を示す平面図。
【図２３】図２１に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２４】図２２に続く、ＦＢＣメモリの製造方法を示す平面図。
【図２５】図２３に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２６】図２４に続く、ＦＢＣメモリの製造方法を示す平面図。
【図２７】図２５に続く、ＦＢＣメモリの製造方法を示す断面図。
【図２８】第３の実施形態によるＦＢＣメモリの製造方法を示す平面図。
【図２９】第３の実施形態によるＦＢＣメモリの製造方法を示す断面図。
【図３０】図２９に続く、ＦＢＣメモリの製造方法を示す断面図。
【符号の説明】
【００６４】
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、１０…シリコン基板、２０…ＢＯＸ、３０…ＳＯＩ層、Ｂ…ボディ、Ｓ…ソース、Ｄ…ドレイン、４０…境界ゲート絶縁膜、５０…センタゲート絶縁膜、６０…側壁膜、ＩＬＤ…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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