(57)【要約】【課題】プロセスが簡便で小型化・薄化も容易な、ＭＥＭＳデバイスと半導体デバイスが混載された半導体装置の製造方法を提供する。【解決手段】第１の半導体基板上に、可動構造体形成層の少なくとも一部をエッチングし可動構造体がリリースされない限度で加工された複数のＭＥＭＳデバイスを形成し、ＭＥＭＳデバイス形成した後に、第１の半導体基板を切断することにより複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成し、第２の半導体基板上に、複数の半導体デバイスを形成し、第２の半導体基板を切断することにより複数の半導体デバイスを個々に分割し、複数の半導体チップを形成し、ＭＥＭＳチップと半導体チップを樹脂により略同一平面状に接着し、ＭＥＭＳチップと半導体チップとを電気的に接続する配線層を形成し、その後に、可動構造体をリリースすることを特徴とする半導体装置の製造方法。【選択図】図１
2010179401.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板上に、可動構造体形成層の少なくとも一部をエッチングし可動構造体がリリースされない限度で加工された複数のＭＥＭＳデバイスを形成するＭＥＭＳデバイス形成工程と、
前記ＭＥＭＳデバイス形成工程の後に、前記第１の半導体基板を切断することにより前記複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成するＭＥＭＳチップ形成工程と、
第２の半導体基板上に、複数の半導体デバイスを形成する半導体デバイス形成工程と、
前記半導体デバイス形成工程の後に、前記第２の半導体基板を切断することにより前記複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する半導体チップ形成工程と、
前記ＭＥＭＳチップと前記半導体チップを樹脂により略同一平面状に接着する接着工程と、
前記ＭＥＭＳチップと前記半導体チップとを電気的に接続する配線層を形成する配線層形成工程と、
前記配線層形成工程の後に、前記可動構造体をリリースするリリース工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記可動構造体形成層が犠牲層上に形成され、前記リリース工程において、前記犠牲層を除去することで前記可動構造体をリリースすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記可動構造体形成層が犠牲層上に形成され、前記ＭＥＭＳデバイス形成工程において、前記可動構造体形成層を前記犠牲層が露出するまでエッチングすることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記リリース工程において、前記ＭＥＭＳチップと前記半導体チップ上に保護膜を形成し、パターニングにより前記可動構造体上が開口された前記保護膜をマスクにエッチングを行うことにより前記可動構造体をリリースすることを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記半導体デバイス形成工程においてパッド電極が形成され、前記リリース工程において前記パターニングにより前記パッド電極上が開口されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記リリース工程の後に、少なくとも前記可動構造体上にキャップ層を設けることを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置の製造方法。
【請求項７】
第１の半導体基板上に、可動構造体形成層の少なくとも一部をエッチングし可動構造体がリリースされない限度で加工された複数のＭＥＭＳデバイスを形成するＭＥＭＳデバイス形成工程と、
前記ＭＥＭＳデバイス形成工程の後に、前記第１の半導体基板を切断することにより前記複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成するＭＥＭＳチップ形成工程と、
第２の半導体基板上に、複数の半導体デバイスを形成する半導体デバイス形成工程と、
前記半導体デバイス形成工程の後に、前記第２の半導体基板を切断することにより前記複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する半導体チップ形成工程と、
前記ＭＥＭＳチップと前記半導体チップを樹脂により略同一平面状に接着する接着工程と、
前記ＭＥＭＳチップと前記半導体チップとを電気的に接続する配線層を形成する配線層形成工程と、
前記配線層形成工程の後に、前記可動構造体をリリースするリリース工程を有する製造方法により製造されることを特徴とする半導体装置。
【請求項８】
前記可動構造体形成層が犠牲層上に形成され、前記リリース工程において、前記犠牲層を除去することで前記可動部をリリースすることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記可動構造体形成層が犠牲層上に形成され、前記ＭＥＭＳデバイス形成工程において、前記可動構造体形成層を前記犠牲層が露出するまでエッチングすることを特徴とする請求項７または請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＥＭＳデバイスと半導体デバイスが混載された半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）デバイスは、センサやディスプレイ等の分野で幅広い応用が期待されている。そして、ＭＥＭＳデバイスを搭載する機器の小型化、高性能化を実現するために、ＭＥＭＳデバイスを他の半導体デバイスと同一基板上に混載し集積化することが望まれている。
【０００３】
もっとも、ＭＥＭＳデバイスは、ロジックやメモリ等の半導体デバイスと異なり、その内部に物理的な可動構造体を形成する必要がある。すなわち、デバイス内に中空構造が形成される。このことが、ＭＥＭＳデバイスを他の半導体デバイスと混載し集積化することを難しくしている。
【０００４】
ＭＥＭＳデバイスを他の半導体デバイスと混載し集積化する方法の一つとして、ＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）がある。ＳＯＣは複数のデバイスを一つのチップ上に形成する技術である。複数のデバイスを一つのチップ上に形成することからデバイスの高集積化が可能である。
【０００５】
しかしながら、ＭＥＭＳデバイスは、可動構造体を形成する必要があるため、通常の半導体デバイスとはプロセスが大きく異なる。このため、一つのチップ上にＭＥＭＳデバイスと他の半導体デバイスを形成する場合、両者のプロセス整合性をとることが困難である。
【０００６】
また、ＭＥＭＳデバイスを他の半導体デバイスと混載し集積化する別の方法として、ＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）がある。ＳＩＰは、各々のデバイスを別々に形成し、それぞれを分割してチップ化し、インターポーザーと呼ばれる基板上に実装する技術である。この方法によれば、ＭＥＭＳデバイスと他の半導体デバイスは別々に製造されるため、プロセス整合性を懸念する必要がない。
【０００７】
しかしながら、ＳＩＰではインターポーザーとチップの間はワイヤボンディングやバンプなどで電気的に接続する必要がある。このため、デバイスの高集積化やパッケージの薄化が困難である。
【０００８】
ＳＯＣやＳＩＰの上記問題点を克服するため、いわゆる擬似ＳＯＣ技術が提案されている（特許文献１）。擬似ＳＯＣでは、各々のデバイスを別々に形成し、それぞれを分割してチップ化し、ウェハ上に樹脂で接着して混載する。その後、最先端の半導体プロセスを用いて微細な配線層を上面に形成し、ＭＥＭＳデバイスと他の半導体デバイスを電気的に接続する。
【０００９】
擬似ＳＯＣ技術によれば、ＭＥＭＳデバイスと他の半導体デバイスとのプロセス整合性をとることが、ＳＯＣに比べて容易になる。また、微細な配線層が形成可能なため高集積化が容易である。そして、インターポーザー基板が不要なため、パッケージの薄化も容易となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２６０８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
擬似ＳＯＣにおいては、配線層形成プロセスにおける可動構造体の保護のため、ウェハ上への混載の前に、いったん形成した中空構造を埋め戻したり、可動構造体上に中空キャップを形成したりする方法が考えられる。しかし、中空構造を埋め戻す方法では、プロセスステップが増大し、コストの増大が懸念される。また、中空キャップを形成する方法では、中空キャップが厚くなるため、パッケージの薄化が十分に図れないおそれがある。
【００１２】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、プロセスが簡便で小型化・薄化も容易な、ＭＥＭＳデバイスと半導体デバイスが混載された半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様の半導体装置の製造方法は、第１の半導体基板上に、可動構造体形成層の少なくとも一部をエッチングし可動構造体がリリースされない限度で加工された複数のＭＥＭＳデバイスを形成するＭＥＭＳデバイス形成工程と、前記ＭＥＭＳデバイス形成工程の後に、前記第１の半導体基板を切断することにより前記複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成するＭＥＭＳチップ形成工程と、第２の半導体基板上に、複数の半導体デバイスを形成する半導体デバイス形成工程と、前記半導体デバイス形成工程の後に、前記第２の半導体基板を切断することにより前記複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する半導体チップ形成工程と、前記ＭＥＭＳチップと前記半導体チップを樹脂により略同一平面状に接着する接着工程と、前記ＭＥＭＳチップと前記半導体チップとを電気的に接続する配線層を形成する配線層形成工程と、前記配線層形成工程の後に、前記可動構造体をリリースするリリース工程を有することを特徴とする。
【００１４】
前記第１の態様の半導体装置の製造方法において、前記可動構造体形成層が犠牲層上に形成され、前記リリース工程において、前記犠牲層を除去することで前記可動構造体をリリースすることが望ましい。
【００１５】
前記第１の態様の半導体装置の製造方法において、前記可動構造体形成層が犠牲層上に形成され、前記ＭＥＭＳデバイス形成工程において、前記可動構造体形成層を前記犠牲層が露出するまでエッチングすることが望ましい。
【００１６】
前記第１の態様の半導体装置の製造方法において、前記リリース工程において、前記ＭＥＭＳチップと前記半導体チップ上に保護膜を形成し、パターニングにより前記可動構造体上が開口された前記保護膜をマスクにエッチングを行うことにより前記可動構造体をリリースすることが望ましい。
【００１７】
前記第１の態様の半導体装置の製造方法において、前記半導体デバイス形成工程においてパッド電極が形成され、前記リリース工程において前記パターニングにより前記パッド電極上が開口され、前記リリース工程において、前記ＭＥＭＳチップと前記半導体チップ上に保護膜を形成し、パターニングにより前記可動構造体上が開口された前記保護膜をマスクにエッチングを行うことにより前記可動構造体をリリースすることが望ましい。
【００１８】
前記第１の態様の半導体装置の製造方法において、前記リリース工程の後に、少なくとも前記可動構造体上にキャップ層を設けることが望ましい。
【００１９】
本発明の第２の態様の半導体装置は、第１の半導体基板上に、可動構造体形成層の少なくとも一部をエッチングし可動構造体がリリースされない限度で加工された複数のＭＥＭＳデバイスを形成するＭＥＭＳデバイス形成工程と、前記ＭＥＭＳデバイス形成工程の後に、前記第１の半導体基板を切断することにより前記複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成するＭＥＭＳチップ形成工程と、第２の半導体基板上に、複数の半導体デバイスを形成する半導体デバイス形成工程と、前記半導体デバイス形成工程の後に、前記第２の半導体基板を切断することにより前記複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する半導体チップ形成工程と、前記ＭＥＭＳチップと前記半導体チップを樹脂により略同一平面状に接着する接着工程と、前記ＭＥＭＳチップと前記半導体チップとを電気的に接続する配線層を形成する配線層形成工程と、前記配線層形成工程の後に、前記可動構造体をリリースするリリース工程を有する製造方法により製造されることを特徴とする。
【００２０】
前記第２の態様の半導体装置において、前記可動構造体形成層が犠牲層上に形成され、前記リリース工程において、前記犠牲層を除去することで前記可動構造体をリリースすることが望ましい。
【００２１】
前記第２の態様の半導体装置において、前記可動構造体形成層が犠牲層上に形成され、前記ＭＥＭＳデバイス形成工程において、前記可動構造体形成層を前記犠牲層が露出するまでエッチングすることが望ましい。
【発明の効果】
【００２２】
本発明によれば、プロセスが簡便で小型化・薄化も容易な、ＭＥＭＳデバイスと半導体デバイスが混載された半導体装置の製造方法および半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態の半導体装置の断面図である。
【図２】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図９】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１０】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１１】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００２４】
本発明の発明者らは、異種デバイスであるＭＥＭＳデバイスと半導体デバイスとの混載を実現する実装技術である擬似ＳＯＣ技術において、最適の製造方法について鋭意検討を行った。その結果、ＭＥＭＳデバイスの中空構造を一部まで形成した後に、ＭＥＭＳデバイスを分割したＭＥＭＳチップと半導体チップとを樹脂により一体化し、さらにＭＥＭＳチップと半導体チップを電気的に接続する配線を形成した後、ＭＥＭＳチップの最終的な中空構造の形成をエッチングにより行うことで、小型化、薄化、低コスト化を実現できることを見出した。発明の骨子は、ＭＥＭＳデバイスの可動構造体の作製を段階的に行い、その最適の状態でＭＥＭＳチップと半導体チップとを一体化させることにある。
【００２５】
以下、図面を参照しつつ本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００２６】
本明細書中「可動構造体」とは、ＭＥＭＳデバイスの主要部であり、その周囲に空隙を有し、支持部によって構造的に自立し、物理的に動作可能な構造体を意味する。マイクロ構造体、物理的可動機構等とも称される。たとえば、マイクロミラーデバイスのミラー部、加速度センサの錘部、櫛歯型電極等が可動構造体に相当する。
【００２７】
また、本明細書中「リリースする」とは、ＭＥＭＳデバイスの製造プロセス中、可動構造体の周囲の膜等を除去することにより、可動構造体を支持部によって自立させることを意味する。
【００２８】
（第１の実施の形態）
本発明の第１の実施の形態の半導体装置の製造方法は、第１の半導体基板上に、可動構造体形成層の少なくとも一部をエッチングし可動構造体がリリースされない限度で加工された複数のＭＥＭＳデバイスを形成するＭＥＭＳデバイス形成工程と、ＭＥＭＳデバイス形成工程の後に、第１の半導体基板を切断することにより複数のＭＥＭＳデバイスを個々に分割し、複数のＭＥＭＳチップを形成するＭＥＭＳチップ形成工程と、第２の半導体基板上に、複数の半導体デバイスを形成する半導体デバイス形成工程と、半導体デバイス形成工程の後に、第２の半導体基板を切断することにより複数の半導体デバイスを個々に分割し、複数の半導体チップを形成する半導体チップ形成工程と、ＭＥＭＳチップと半導体チップを樹脂により略同一平面状に接着する接着工程と、ＭＥＭＳチップと半導体チップとを電気的に接続する配線層を形成する配線層形成工程と、配線層形成工程の後に、可動構造体をリリースするリリース工程を有する。
【００２９】
また、本発明の第１の実施の形態の半導体装置は、上記半導体装置の製造方法により製造される半導体装置である。以下、ＭＥＭＳデバイスとして櫛歯電極を可動構造体とする加速度センサを例に説明する。また、半導体デバイスとして、加速度センサで検出された加速度信号をオペアンプによって増幅する増幅デバイスを例に説明する。
【００３０】
図１は、本実施の形態の半導体装置の断面図である。この半導体装置１００は、ＭＥＭＳチップ１２と半導体チップ１４とが樹脂４２により略同一平面状に接着されて形成されている。そして、ＭＥＭＳチップ１２と半導体デバイス１４とは、配線層５０によって電気的に接続されている。
【００３１】
ＭＥＭＳチップ１２は、シリコン基板１６上の二酸化シリコンのＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層１８と、ＢＯＸ層１８上のＳＯＩ層２２を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１０上に形成されている。このＢＯＸ層１８がいわゆる犠牲層となる。また、ＳＯＩ層２２が可動構造体形成層となる。
【００３２】
そして、ＳＯＩ層２２がパターニングされて、可動構造体である櫛歯電極２６が形成されている。櫛歯電極２６の周囲には、空隙があり、櫛歯電極２６は支持部（図示せず）によってシリコン基板１６に固定されて自立している。このように、ＭＥＭＳチップ１２は、櫛歯電極２６を物理的に可動させるための中空構造を有している。
【００３３】
図２〜図１０は、本実施の形態の半導体装置の製造方法を示す工程断面図である。以下、図２〜図１０および図１を参照して、本実施の形態の半導体装置の製造方法について説明する。
【００３４】
まず、図２に示すように、シリコン基板１６と、シリコン基板１６上のＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層１８と、ＢＯＸ層１８上のＳＯＩ層２２を有するＳＯＩ基板１０を準備する。このＳＯＩ基板１０上に、可動構造体形成層であるＳＯＩ層２２の少なくとも一部をエッチングし可動構造体である櫛歯電極２６がリリースされない限度で加工された複数のＭＥＭＳデバイス１２ａを形成する。
【００３５】
櫛歯電極２６は、フォトリソグラフィーとＤ−ＲＩＥ（Ｄｅｅｐ−Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等を用いて、層間絶縁膜２８とＳＯＩ層２２をエッチングすることで形成される。ここで、ＳＯＩ層２２は、犠牲層であるＢＯＸ層１８が露出するまでエッチングされる。後のリリース工程を簡便にするためには、このように、ＢＯＸ層１８が露出するまでＳＯＩ層２２をエッチングすることが望ましい。
【００３６】
ＳＯＩ基板１０には、大きな起伏もないため、櫛歯電極２６の間隔が、例えば５μｍ以下と微細になっても加工は容易である。なお、ＢＯＸ層１８の少なくとも一部は、可動構造体を支えるために残存させるようにする。すなわち、この時点では、櫛歯電極２６は、犠牲層があるためリリースされていない。
【００３７】
その後、層間絶縁膜２８を開口して電極パッド３０が形成される。この電極パッド３０は、例えば、櫛歯電極２６によって検出される信号を出力するために設けられる。
【００３８】
そして、上記のように、ＭＥＭＳデバイス１２ａの中空構造が一部まで形成された状態で、ＳＯＩ基板１０がダイサーによって切断分割される。これにより、複数個のＭＥＭＳチップ１２が形成される。切断する際には、犠牲層が残っているために櫛歯電極２６部分の物理的強度は保たれている。したがって、切断の際に生ずる櫛歯電極２６の破損を防止することができる。
【００３９】
次に、図３に示すように、シリコン基板３２上に、公知のＣＭＯＳプロセスを用いて、増幅デバイスである半導体デバイス１４ａが形成される。半導体デバイス１４ａには、層間絶縁膜３４を開口して電極パッド３６が形成される。基板としてシリコン基板を用い、かつ、通常のＣＭＯＳプロセスを用いるため、半導体デバイス１４ａは安価かつ高歩留りで製造できる。
【００４０】
その後、シリコン基板３２がダイサーによって切断分割される。これにより、複数個の半導体チップ１４が形成される。
【００４１】
次に、図４に示すように、仮接着工程を行う。すなわち、マウンターを用いて、ＭＥＭＳチップ１２と半導体チップ１４をガラス基板３８上の粘着層４０にフェイスダウンで仮接着する。この際、複数のＭＥＭＳチップ１２と半導体チップ１４を例えばウェハ形状の同一ガラス基板３８上に仮接着することが望ましい。
【００４２】
次に、図５に示すように、例えば印刷法を用いて、ＭＥＭＳチップ１２と半導体チップ１４を樹脂４２で接着する。あらかじめ、ガラス基板３８上に接着されていたＭＥＭＳチップ１２と半導体チップ１４は、樹脂４２により略同一平面状に接着される。
【００４３】
樹脂４２の材料に関しては、チップ・樹脂界面付近の残留応力に着目して最適化することが、半導体装置１００の信頼性を確保する観点から望ましい。材料の最適化は、例えば、残留応力をＦＥＭ（Ｆｉｎｉｔｅ  Ｅｌｅｍｅｎｔａｒｙ  Ｍｏｄｅｌ）シミュレーションを用いて算出した後、応力特異場理論を用いて解析を行うことで実現可能である。
【００４４】
上記、最適化手法の一例として、パラメータとして樹脂内部のフィラー含有量と樹脂厚を選択し、これらのパラメータを変化させた際の残留応力を検討した。この結果、フィラー含有量を０（ｖｏｌ．％）から３３（ｖｏｌ．％）まで変化させても応力変化は少ないが、フィラー含有量を５５（ｖｏｌ．％）以上にすると応力低減が図られるという知見を得た。この際、応力値は樹脂厚を０．８ｍｍ以下に薄くすると単調減少する。
【００４５】
次に、図６に示すように、樹脂で一体化されたＭＥＭＳチップ１２と半導体チップ１４を、ガラス基板３８から剥離する。そして、樹脂４２を完全に硬化させるためにオーブンにて焼成する。このようにして、ＭＥＭＳチップ１２と半導体チップ１４とがそれぞれ複数混載されるウェハ状基板が形成される。
【００４６】
次に、図７に示すように、ウェハ状基板上に平坦化層４４として絶縁膜を、例えばスピンコート法により形成する。その後、平坦化層４４にスルーホールを開口し、配線層５０を、例えば、スパッタ法にて堆積した薄膜メタル層で形成する。
【００４７】
なお、平坦化層４４としては、例えば、スピンコート法により塗布が可能な感光性ポリイミドを用いることが可能である。あるいは、ＳＵ−８と呼称されるレジストシートを用いてもよい。また、薄膜メタル層としては、例えば、スパッタ法で形成するアルミニウム、メッキ法で形成する銅や金等を適用することが可能である。
【００４８】
次に、例えば、図８に示すように化学的機械的研磨法（ＣＭＰ法）を用いて、ウェハ状基板を、例えば１５０μｍ程度の厚さにまで薄化する。この際、櫛歯電極２６はリリースされていないため破損が生じにくい。したがって、薄化が容易である。
【００４９】
次に、図９に示すように、ウェハ状基板上面に保護膜４６を形成する。保護膜４６としては、例えば、気相蒸着法による形成するパラレン（あるいはパラキシリレン）を用いることが可能である。パラレンはコンフォーマル性が高く、ウェハ状基板の裏面にも蒸着可能であるため、裏面の樹脂４２保護の観点からも望ましい材料である。その後、この保護膜４６をパターニングしてＭＥＭＳチップ１２の櫛歯電極２６上を開口する。
【００５０】
そして、図１０に示すように、保護膜４６をマスクに、例えば、ＨＦ  Ｖａｐｏｒにより、犠牲層であるＢＯＸ層１８をエッチングし、櫛歯電極２６をリリースする。
【００５１】
その後、この保護膜４６について、半導体チップ１４の電極パッド３６上を、例えば、実装の際のボンディングのために開口する。そして、その後、ウェハ状基板の樹脂４２部分を切断分割し個別化することで、図１に示す、本実施の形態の半導体装置１００が製造される。
【００５２】
本実施の形態の製造方法によれば、ＭＥＭＳデバイスの可動構造体をリリースする前に、ＭＥＭＳチップと半導体チップ間を接続する配線層の形成が可能である。したがって、可動構造体の破損等を懸念することなく、最先端の半導体プロセスを適用して、微細な配線層を形成することが容易となる。また、配線層の形成前に、いったん形成した中空構造を埋め戻したり、可動構造体上に中空キャップを形成したりするプロセスも不要である。したがって、プロセスが簡便となるとともに小型化、薄化、低コスト化の実現が可能となる。
【００５３】
また、ＭＥＭＳデバイスの可動構造体はリリースする直前までは、半導体デバイスと独立に形成される。したがって、ＭＥＭＳ固有の可動構造体の形成のための大部分の工程を、同一ウェハ上の複数個のＭＥＭＳデバイスについてまとめて行うことができる。また、これらの工程を半導体デバイスプロセスとの整合性を考慮せずに行うことが可能である。よって、この観点からもプロセスが簡便となり、低コスト化の実現が可能となる。
【００５４】
（第２の実施の形態）
本発明の第２の実施の形態の半導体装置の製造方法は、保護膜４６形成後に、ＭＥＭＳチップ１２の櫛歯電極２６上の保護膜４６と、半導体チップ１４の電極パッド３６上の保護膜４６とを同一プロセスで開口するパターニングを行うことを特徴とする。その他の製造プロセスは、基本的に第１の実施の形態と同様である。
【００５５】
本実施の形態の半導体装置の製造方法によれば、プロセスステップ数が削減され、より製造プロセスが簡便となる。よって、第１の実施の形態に比べ、更なる低コスト化の実現が可能となる。
【００５６】
（第３の実施の形態）
本発明の第３の実施の形態の半導体装置の製造方法は、第２の実施の形態の半導体装置の製造方法に加え、リリース工程の後に保護膜上の少なくともＭＥＭＳチップの可動構造体上にキャップ層を設ける工程を備えることを特徴とする。
【００５７】
図１１は、本実施の形態の半導体装置の製造方法を示す工程断面図である。図１１に示すように、保護膜４６をパターニングしてＭＥＭＳチップ１２の櫛歯電極２６上と、半導体チップ１４の電極パッド３６上の開口が行われ、櫛歯電極２６がリリースされるリリース工程の後に、キャップ膜５２を形成する。
【００５８】
キャップ膜５２は、少なくともＭＥＭＳチップ１２の櫛歯電極２６上の開口部（中空構造）を覆うように形成される。このキャップ膜５２により、ＭＥＭＳチップ１２の中空封止が実現される。このようにして、半導体装置２００が製造される。
【００５９】
キャップ膜５２の形成は、例えば、レジストシートであるＳＵ−８膜をラミネータにより成膜し、リソグラフィーによりＭＥＭＳチップ１２の開口部のみにＳＵ−８膜を残すことで実現される。また、例えば、個片化されたＳＵ−８膜を機械マウンターによって圧着することでも形成可能である。
【００６０】
本実施の形態の半導体装置の製造方法によれば、第１または第２の実施の形態に比べ、ＭＥＭＳチップ１２を中空封止することで、より信頼性の高い半導体装置を製造することが可能となる。
【００６１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。
【００６２】
例えば、ここではＭＥＭＳデバイスとして、櫛歯電極を用いる加速度センサを例に説明したが、例えば、ＲＦ−ＭＥＭＳデバイスや圧電膜を用いたＭＥＭＳデバイスを半導体デバイスと混載させる半導体装置であっても構わない。また、半導体デバイスに関しても、増幅デバイスに限らず、所望の機能を実現する上であらゆる種類の半導体デバイスを混載することが可能である。また、抵抗やコンデンサ等の受動部品を同時に混載することも可能である。また、ＦＢＡＲフィルタやラメ波フィルタ等を組み合わせた素子を混載しても構わない。
【００６３】
また、実施の形態の説明においては、半導体装置の製造方法および半導体装置等で、本発明の説明に直接必要としない部分については記載を省略したが、必要とされる半導体装置の製造方法および半導体装置等に関わる要素を適宜選択して用いることができる。また、それぞれの実施の形態で説明した各構成要素を、適宜、他の実施の形態に適用することも可能である。
【００６４】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法および半導体装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００６５】
１０        ＳＯＩ基板
１２        ＭＥＭＳチップ
１２ａ      ＭＥＭＳデバイス
１４        半導体チップ
１４ａ      半導体デバイス
１６        シリコン基板
１８        ＢＯＸ層
２２        ＳＯＩ層
２６        櫛歯電極
２８        層間絶縁膜
３０        電極パッド
３２        シリコン基板
３４        層間絶縁膜
３６        電極パッド
３８        ガラス基板
４０        粘着層
４２        樹脂
４４        平坦化層
４６        保護膜
５０        配線層
５２        キャップ膜
１００      半導体装置
２００      半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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