(57)【要約】【課題】簡易な手順で、トレンチゲートを有する半導体装置の帰還容量を低減する。【解決手段】半導体装置１００は、ｐ型半導体層１０３と、その上に形成されたｎ型のチャネル層１１１とを含む半導体基板１０１と、チャネル層１１１を貫通し、ｐ型半導体層１０３にまで到達するゲートトレンチ１０５と、ゲートトレンチ１０５の底面および側面に形成された酸化膜（１０６および１０７）と、ゲートトレンチ１０５を埋め込むゲート電極１１０と、ゲートトレンチ１０５底部に形成され、ｎ型の不純物としてヒ素を主成分として含むｎ型領域１０９と、その下方に形成されたｐ型の不純物濃度が低い低濃度ｐ型領域１０８と、半導体基板１０１の裏面に形成されたドレイン電極１１６とを含む。酸化膜は、ゲートトレンチ１０５の底面において、側面よりも膜厚が厚く形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型半導体層と、前記ｐ型半導体層上に形成されたｎ型のチャネル層とを含む基板と、
前記チャネル層を貫通し、前記ｐ型半導体層にまで到達するトレンチと、
前記トレンチの底面および側面に形成された酸化膜と、
前記トレンチ内で前記酸化膜上に形成され、前記トレンチを埋め込むゲート電極と、
前記ｐ型半導体層の前記トレンチ底部に形成され、ｎ型の不純物としてヒ素を主成分として含むｎ型領域と、当該ｎ型領域の下方に形成され、前記ｐ型半導体層の他の部分よりもｐ型の不純物濃度が低い低濃度ｐ型領域と、
前記基板の裏面に形成されたドレイン電極と、
を含み、
前記酸化膜は、前記トレンチの底面において、前記トレンチの側面よりも膜厚が厚く形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記低濃度ｐ型領域は、ｎ型の不純物としてリンを主成分として含む半導体装置。
【請求項３】
表面にｐ型半導体層が形成された基板にトレンチを形成する工程と、
前記トレンチ底部に、ｎ型の不純物をイオン注入する工程と、
熱処理により、前記基板表面を酸化して前記トレンチ内壁に酸化膜を形成するとともに、前記トレンチ底部にｎ型領域と、当該ｎ型領域の下方に形成され、前記ｐ型半導体層の他の部分よりもｐ型の不純物濃度が低い低濃度ｐ型領域とを形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記基板の全面にｎ型の不純物をイオン注入して、前記ｐ型半導体層の上部にｎ型のチャネル層を形成する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を含み、
前記ｎ型の不純物をイオン注入する工程は、少なくとも前記ｎ型の不純物としてヒ素を注入する工程を含み、
前記ｎ型領域と前記低濃度ｐ型領域とを形成する工程において、前記ｎ型領域がｎ型の不純物としてヒ素を主成分として含み、前記酸化膜が、前記トレンチの底面において、前記トレンチの側面よりも膜厚が厚く形成される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記ｎ型領域と前記低濃度ｐ型領域とを形成する工程において、前記トレンチ底部の前記ｎ型領域のヒ素による増速酸化によって、前記酸化膜が前記トレンチの底面において、前記トレンチの側面よりも膜厚が厚く形成される半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記ｎ型の不純物をイオン注入する工程は、前記ヒ素を注入する工程に加えて、前記ｎ型の不純物としてリンを注入する工程をさらに含み、
前記ｎ型領域と前記低濃度ｐ型領域とを形成する工程において、前記低濃度ｐ型領域が、ｎ型の不純物としてリンを主成分として含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記ｎ型の不純物をイオン注入する工程において、前記リンを注入する工程は、前記ヒ素を注入する工程において前記ヒ素が注入される位置よりも深い位置に前記リンを注入する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、パワーデバイス用のゲート電極として、半導体基板にゲートトレンチを形成し、当該ゲートトレンチ内にゲート電極を形成するトレンチゲートが用いられている。ところで、トレンチゲートを有する縦型ＭＯＳ型トランジスタでは、ゲート底部と裏面のドレイン間に帰還容量が生じる。この容量はＭＯＳ型トランジスタのスイッチング速度を遅くさせるため、低減することが求められている。
【０００３】
特許文献１（特開２００５−１１６８２２号公報）には、トレンチゲートを有する半導体装置が記載されている。当該半導体装置は、以下の手順で形成される。まず、Ｎ＋ドレイン領域となるＮ＋基板上にエピタキシャル成長およびイオン注入によりＮ−ドリフト領域、Ｐ−ボディ領域およびＮ＋ソース領域を形成する。次に、底部がＮ−ドリフト領域にまで到達するトレンチを形成する。次に、トレンチの底部からイオン注入および熱拡散処理を行うことでトレンチ底部にＰフローティング領域を形成する。次に、トレンチ内部に絶縁物を堆積し、エッチングすることでトレンチ内部に堆積絶縁層を形成する。次に、トレンチの壁面にゲート絶縁膜となる酸化膜を形成する。そして、堆積絶縁層の上部に導体を堆積することでゲート電極を形成する。
【０００４】
これにより、高耐圧化と低オン抵抗化とを両立させ、簡便に作製することができる絶縁ゲート型半導体装置およびその製造方法が提供できるとされている。すなわち、フローティング領域により、オフ時のドリフト領域の空乏化を促進することができる。トレンチ部の中に堆積絶縁層を有していることにより、ゲート絶縁膜およびゲート電極は、トレンチ部の損傷の影響を受けない。よって、素子特性の劣化および信頼性の低下が抑止される。また、堆積絶縁層の上端は、フローティング領域の上端よりも上方に位置している。これにより、ゲート電極とフローティング領域との対面が抑止され、オン抵抗の増大が防止される、とされている。
【０００５】
特許文献２（特開２００７−８７９８５号公報）には、トレンチ底部のみに選択的にｐ型不純物をイオン注入し、トレンチ底部が位置するｎ−型半導体層（ドレイン領域）に低濃度不純物領域を形成した絶縁ゲート型半導体装置が記載されている。低濃度不純物領域の不純物濃度をｎ−型半導体層より低くすることにより、ゲート−ドレイン間容量Ｃｇｄを低減することができるとされている。また、これにより、ドレイン領域の不純物濃度を低減することなく、帰還容量Ｃｒｓｓを低減することができるとされている。
【特許文献１】特開２００５−１１６８２２号公報
【特許文献２】特開２００７−８７９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献２に記載された構成では、トレンチ底部に低濃度不純物領域を形成しただけなので、容量の低減が不充分であるという懸念がある。
【０００７】
また、特許文献１に記載の技術では、Ｎ−ドリフト領域内にＰフローティング領域が形成され、Ｎ−ドリフト領域とＰフローティング領域との間のＰＮ接合により、空乏層が形成されるようになっている。そのため、Ｎ−ドリフト領域における不純物濃度が高いと、空乏層の広がりが大きくならず、容量の低減が不充分となってしまう。また、Ｎ−ドリフト領域における不純物濃度が低いと、ドレイン抵抗が高くなってしまう。さらに、堆積絶縁層を形成するために、トレンチ内部に絶縁物を堆積し、エッチングする処理を行う必要があり、工程が増えるという問題もある。
【課題を解決するための手段】
【０００８】
本発明によれば、
ｐ型半導体層と、前記ｐ型半導体層上に形成されたｎ型のチャネル層とを含む基板と、
前記チャネル層を貫通し、前記ｐ型半導体層にまで到達するトレンチと、
前記トレンチの底面および側面に形成された酸化膜と、
前記トレンチ内で前記酸化膜上に形成され、前記トレンチを埋め込むゲート電極と、
前記ｐ型半導体層の前記トレンチ底部に形成され、ｎ型の不純物としてヒ素を主成分として含むｎ型領域と、当該ｎ型領域の下方に形成され、前記ｐ型半導体層の他の部分よりもｐ型の不純物濃度が低い低濃度ｐ型領域と、
前記基板の裏面に形成されたドレイン電極と、
を含み、
前記酸化膜は、前記トレンチの底面において、前記トレンチの側面よりも膜厚が厚く形成された半導体装置が提供される。
【０００９】
本発明によれば、
表面にｐ型半導体層が形成された基板にトレンチを形成する工程と、
前記トレンチ底部に、ｎ型の不純物をイオン注入する工程と、
熱処理により、前記基板表面を酸化して前記トレンチ内壁に酸化膜を形成するとともに、前記トレンチ底部にｎ型領域と、当該ｎ型領域の下方に形成され、前記ｐ型半導体層の他の部分よりもｐ型の不純物濃度が低い低濃度ｐ型領域とを形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記基板の全面にｎ型の不純物をイオン注入して、前記ｐ型半導体層の上部にｎ型のチャネル層を形成する工程と、
前記基板の裏面にドレイン電極を形成する工程と、
を含み、
前記ｎ型の不純物をイオン注入する工程は、少なくとも前記ｎ型の不純物としてヒ素を注入する工程を含み、
前記ｎ型領域と前記低濃度ｐ型領域とを形成する工程において、前記ｎ型領域がｎ型の不純物としてヒ素を主成分として含み、前記酸化膜が、前記トレンチの底面において、前記トレンチの側面よりも膜厚が厚く形成される半導体装置の製造方法が提供される。
【００１０】
この構成によれば、ゲートトレンチ底面の酸化膜の膜厚が厚いので、ゲート電極の底面と基板の裏面のドレイン電極との間の帰還容量のうち、酸化膜に起因する容量を減少することができる。また、ゲートトレンチの底部にｎ型領域と低濃度ｐ型領域とが互いに隣接して形成されているので、ゲート電極直下において、ｎ型領域と低濃度ｐ型領域との間で接合容量の空乏層が広がることにより、ゲート電極とドレイン電極との間の帰還容量を低減することができる。このような２つの現象によって効果的な帰還容量の低減が実施できる。
【００１１】
さらに、本発明によれば、ゲートトレンチの底部に不純物イオンを注入する工程を追加するだけの簡易な方法でゲートトレンチ底部にｎ型領域および低濃度ｐ型領域を形成できる。また、同時に、ｎ型領域がｎ型の不純物としてヒ素を主成分として含むので、ヒ素による増速酸化により、ゲートトレンチ底面の酸化膜の膜厚を厚くすることができる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、簡易な手順で、トレンチゲートを有する半導体装置の帰還容量を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成を示す断面図である。図２は、図１のＡ−Ａ’面を示す平面断面図である。
半導体装置１００は、トレンチゲートを含むＰチャネル型パワーＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）とすることができる。半導体装置１００は、ｐ型（ｐ＋）のシリコン基板１０２と、その上に形成されたｐ型（ｐ）半導体層１０３と、さらにその上に形成されたｎ型（ｎ）のチャネル層１１１とから構成される半導体基板（基板）１０１を含む。
【００１６】
半導体装置１００は、さらに、チャネル層１１１上の半導体基板１０１の表面に形成されたｎ型（ｎ＋）のボディ領域１１２と、平面視でボディ領域１１２の四方を囲むｐ型（ｐ＋）のソース領域１１３とを含む。また、半導体装置１００は、チャネル層１１１を貫通し、ｐ型半導体層１０３にまで到達するゲートトレンチ（トレンチ）１０５と、ゲートトレンチ１０５の側面に形成されたゲート酸化膜（酸化膜）１０６と、ゲートトレンチ１０５の底面に形成され、ゲート酸化膜１０６よりも膜厚が厚い厚膜酸化膜（酸化膜）１０７と、ゲートトレンチ１０５内でゲート酸化膜１０６および厚膜酸化膜１０７上に形成され、ゲートトレンチ１０５を埋め込むゲート電極１１０とを含む。
【００１７】
また、半導体装置１００は、半導体基板１０１上に形成されたソース電極１１５と、ゲート電極１１０上に形成され、ゲート電極１１０とソース電極１１５とを絶縁する層間絶縁膜１１４と、半導体基板１０１のソース電極１１５が形成された面とは反対側の裏面にシリコン基板１０２に接して設けられたドレイン電極１１６とを含む。
【００１８】
本実施の形態において、半導体装置１００は、さらに、ゲートトレンチ１０５底部のｐ型半導体層１０３上面に形成され、ｎ型の不純物としてヒ素を主成分として含むｎ型（ｎ）領域１０９と、ｎ型領域１０９の下方に形成された低濃度ｐ型（ｐ−）領域１０８とを含む。低濃度ｐ型領域１０８は、ｐ型半導体層１０３の他の部分よりもｐ型の不純物濃度が低い。
【００１９】
本実施の形態において、ゲートトレンチ１０５の底部に厚膜酸化膜１０７が形成されている。これにより、ゲート電極１１０の底面と半導体基板１０１の裏面のドレイン電極１１６との間の帰還容量のうち、酸化膜に起因する容量を減少することができる。ここで、ゲート酸化膜１０６の膜厚は、たとえば３０ｎｍ〜６０ｎｍ程度、厚膜酸化膜１０７の膜厚は、たとえば１００ｎｍ〜３００ｎｍ程度とすることができる。
【００２０】
また、ゲートトレンチ１０５の底部にｎ型領域１０９と低濃度ｐ型領域１０８とが互いに隣接して形成されている。これにより、ゲート電極１１０直下において、ｎ型領域１０９と低濃度ｐ型領域１０８との間で接合容量の空乏層が広がることにより、ゲート電極１１０とドレイン電極１１６との間の帰還容量を低減することができる。低濃度ｐ型領域１０８は、ｐ型半導体層１０３よりもｐ型の不純物濃度が低いため、ｎ型領域１０９と低濃度ｐ型領域１０８との間の空乏層の広がりを広くすることができるとともに、ｐ型半導体層１０３のｐ型の不純物濃度を高く保つことができ、ドレイン抵抗を低くすることができる。ここで、ｎ型領域１０９の積層方向の厚さは、たとえば１００ｎｍ〜３００ｎｍ程度とすることができる。また、低濃度ｐ型領域１０８の積層方向の厚さは、たとえば３００ｎｍ〜６００ｎｍ程度とすることができる。
本実施の形態における半導体装置１００によれば、以上のような２つの現象によって効果的な帰還容量の低減が実施できる。
【００２１】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図３から図５は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、シリコン基板１０２と、ｐ型半導体層１０３がこの順で積層された構成を有する。ここで、ｐ型半導体層１０３は、半導体基板１０１の表面に形成されている。
【００２２】
つづいて、フォトリソグラフィー技術により、半導体基板１０１にゲートトレンチ１０５を形成する。まず、半導体基板１０１上に、半導体基板１０１にゲートトレンチを形成するための開口部が形成されたレジスト膜１０４を形成する（図３（ａ））。次いで、レジスト膜１０４をマスクとして半導体基板１０１を選択的にエッチングして、半導体基板１０１にゲートトレンチ１０５を形成する（図３（ｂ））。
【００２３】
その後、後に低濃度ｐ型領域１０８を形成するために、半導体基板１０１上にレジスト膜１０４を残したまま、ゲートトレンチ１０５底部にｎ型不純物１０８ａを注入する（図３（ｃ））。ここで、ｎ型不純物１０８ａのイオン種はリン（Ｐ＋）とすることができる。また、注入条件は、熱処理後、ｐ型半導体層１０３の導電型が反転しない程度の低ドーズ量（たとえば１Ｅ１２ｃｍ−２、加速電圧１５０ｋｅＶ）とすることができる。
【００２４】
つづいて、後にｎ型領域１０９を形成するために、半導体基板１０１上にレジスト膜１０４を残したまま、ゲートトレンチ１０５底部にｎ型不純物１０９ａを注入する（図４（ａ））。ここで、ｎ型不純物１０９ａのイオン種はヒ素（Ａｓ＋）とすることができる。また、注入条件は、後にゲート酸化膜１０６形成時に、増速酸化によりトレンチ底部に厚膜酸化膜１０７も同時に形成される程度の高ドーズ量（たとえば５Ｅ１５ｃｍ−２、加速電圧３０ｋｅＶ）とすることができる。
【００２５】
ここで、ｎ型不純物１０８ａを注入する工程では、ｎ型不純物１０９ａをイオン注入する工程においてヒ素が注入される位置よりも深い位置にリンを注入することができる。また、リンは、ヒ素よりも拡散速度が速いため、ヒ素とリンとを同じ位置に注入した場合でも、リンがヒ素よりも深い位置に移動するようにすることができる。
【００２６】
次いで、レジスト膜１０４を除去する。その後、熱処理により、半導体基板１０１の全面を熱酸化して、ゲートトレンチ１０５の内壁にゲート酸化膜１０６を形成する。その際、熱処理によって、ゲートトレンチ１０５に注入された低ドーズ量のｎ型不純物１０８ａがｐ型半導体層１０３へ拡散して低濃度ｐ型領域１０８を形成する。さらに、高ドーズ量のｎ型不純物１０９ａがｐ型半導体層１０３へ拡散してｎ型領域１０９を形成する。このとき、同時に、ヒ素による増速酸化によってゲートトレンチ１０５底部に厚膜酸化膜１０７が形成される（図４（ｂ））。ｎ型の不純物としてヒ素を用いることにより、増速酸化により、ゲートトレンチ１０５底面の酸化膜をゲートトレンチ１０５側面の酸化膜の膜厚よりも厚くすることができる。
【００２７】
その後、ゲート電極１１０用のポリシリコンを堆積し、ゲートトレンチ１０５に充填する。つづいて、半導体基板１０１の全面に不純物を注入する。次いで、エッチバックを行い、ゲートトレンチ１０５外部に露出したポリシリコンを除去してゲートトレンチ１０５内にゲート電極１１０を形成する（図５（ａ））。なお、ゲート電極１１０のポリシリコンは、不純物を含んだ材料を堆積させてもよい。
【００２８】
次いで、半導体基板１０１の全面にｎ型不純物をイオン注入して、ｎ型不純物を拡散させ、ｐ型半導体層１０３の上部にチャネル層１１１を形成する。ここで、チャネル層１１１は、その下端が、ゲートトレンチ１０５の底面よりも上に位置するように形成することができる。また、チャネル層１１１の形成は、ゲートトレンチ１０５を形成する前に行ってもよく、形成順序はとくに限定されない。
【００２９】
その後、フォトリソグラフィー技術により、さらにｎ型不純物を注入し、熱処理を行ってボディ領域１１２を形成する。つづいて、フォトリソグラフィー技術により、ｐ型不純物を注入し、熱処理を行ってソース領域１１３を形成する（図５（ｂ））。
【００３０】
次いで、半導体基板１０１上の全面に、たとえばＢＰＳＧ（Boron Phosphorus Silicon Glass)により構成される層間絶縁膜１１４を形成する。その後、フォトリソグラフィー技術により、層間絶縁膜１１４およびゲート酸化膜１０６を選択的にエッチングし、ゲート電極１１０上に層間絶縁膜１１４を形成する。つづいて、半導体基板１０１表面にアルミニウムをスパッタし、パターニングしてソース電極１１５を形成する。また、半導体基板１０１の裏面にも、アルミニウムをスパッタし、パターニングしてドレイン電極１１６を形成する。以上で、図１に示したＰチャネル型パワーＭＯＳＦＥＴである半導体装置１００が形成される。
【００３１】
本実施の形態によれば、ゲートトレンチ１０５の底部に不純物イオンを注入する工程を追加するだけの簡易な方法でゲートトレンチ１０５底部にｎ型領域１０９および低濃度ｐ型領域１０８を形成できる。また、ｎ型領域１０９に含まれるヒ素の影響による増速酸化より、同時にゲートトレンチ１０５底面の酸化膜の膜厚を厚くすることができる。これにより、ゲート電極１１０とドレイン電極１１６との間の帰還容量の低減ができ、スイッチング特性の改善を実現できる。
【００３２】
さらに、本実施の形態において、低濃度ｐ型領域１０８を形成するためには、ｎ型不純物１０８ａとしてリンを用い、ｎ型領域１０９を形成するためにはヒ素を用いて、それぞれ注入条件を制御しているため、熱処理時に、良好に低濃度ｐ型領域１０８およびｎ型領域１０９を形成することができる。
【００３３】
（第２の実施の形態）
図６および図７は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。本実施の形態において、ゲートトレンチ１０５底部へのｎ型不純物の注入工程を１回とする点で、第１の実施の形態と異なる。
【００３４】
本実施の形態においても、第１の実施の形態で図３（ａ）および図３（ｂ）を用いて説明したのと同様の手順で、半導体基板１０１にゲートトレンチ１０５を形成する（図３（ｂ）参照）。
【００３５】
つづいて、後にｎ型領域１０９および低濃度ｐ型領域１０８を形成するために、半導体基板１０１上にレジスト膜１０４を残したまま、ゲートトレンチ１０５底部にｎ型不純物１０９ａを注入する（図６（ａ））。ここで、ｎ型不純物１０９ａのイオン種はヒ素（Ａｓ＋）とすることができる。また、注入条件は、後にゲート酸化膜１０６形成時に、増速酸化によりトレンチ底部に厚膜酸化膜１０７も同時に形成される程度の高ドーズ量（たとえば５Ｅ１５ｃｍ−２、加速電圧７０ｋｅＶ）とすることができる。
【００３６】
次いで、レジスト膜１０４を除去する。その後、半導体基板１０１の全面を熱酸化して、ゲートトレンチ１０５の内壁にゲート酸化膜１０６を形成する。その際、熱処理によって、ゲートトレンチ１０５に注入されたｎ型不純物１０９ａがｐ型半導体層１０３へ拡散して、ｎ型不純物１０９ａ濃度の高いｎ型領域１０９と、ｎ型不純物１０９ａ濃度の低い低濃度ｐ型領域１０８とが形成される。このとき、同時に、増速酸化によってゲートトレンチ１０５底部に厚膜酸化膜１０７が形成される（図６（ｂ））。
本実施の形態において、ｎ型不純物１０９ａを注入する際に第１の実施の形態よりも加速電圧を高くして  ゲートトレンチ１０５底部からより深い位置にヒ素分布のピークを設けるとともに、第１の実施の形態よりも高温の熱処理にて拡散を行い、ヒ素がより深い位置に拡散するようにすることにより、ｎ型領域１０９と、低濃度ｐ型領域１０８とを形成することができる。
【００３７】
その後、ゲート電極１１０用のポリシリコンを堆積し、ゲートトレンチ１０５に充填する。つづいて、半導体基板１０１の全面に不純物を注入する。次いで、エッチバックを行い、ゲートトレンチ１０５外部に露出したポリシリコンを除去してゲートトレンチ１０５内にゲート電極１１０を形成する（図６（ｃ））。なお、ゲート電極１１０のポリシリコンは、不純物を含んだ材料を堆積させてもよい。
【００３８】
次いで、ｎ型不純物を拡散させてチャネル層１１１を形成する。その後、フォトリソグラフィー技術により、さらにｎ型不純物を注入し、熱処理を行ってボディ領域１１２を形成する。つづいて、フォトリソグラフィー技術により、ｐ型不純物を注入し、熱処理を行ってソース領域１１３を形成する（図７（ａ））。
【００３９】
次いで、半導体基板１０１上の全面に、たとえばＢＰＳＧにより構成される層間絶縁膜１１４を形成する。その後、フォトリソグラフィー技術により、層間絶縁膜１１４およびゲート酸化膜１０６を選択的にエッチングし、ゲート電極１１０上に層間絶縁膜１１４を形成する。つづいて、半導体基板１０１表面にアルミニウムをスパッタし、パターニングしてソース電極１１５を形成する。また、半導体基板１０１の裏面にも、アルミニウムをスパッタし、パターニングしてドレイン電極１１６を形成する。以上で、本実施の形態における半導体装置１００が形成される（図７（ｂ））。
【００４０】
本実施の形態において、ゲートトレンチ１０５底部へのｎ型不純物の注入工程が１回でよいので、注入工程の削減を行いつつ帰還容量の低減が可能である。
【００４１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】図１のＡ−Ａ’面を示す平面断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【符号の説明】
【００４３】
１００ 半導体装置
１０１ 半導体基板
１０２ シリコン基板
１０３ ｐ型半導体層
１０４ レジスト膜
１０５ ゲートトレンチ
１０６ ゲート酸化膜
１０７ 厚膜酸化膜
１０８ 低濃度ｐ型領域
１０８ａ ｎ型不純物
１０９ ｎ型領域
１０９ａ ｎ型不純物
１１０ ゲート電極
１１１ チャネル層
１１２ ボディ領域
１１３ ソース領域
１１４ 層間絶縁膜
１１５ ソース電極
１１６ ドレイン電極
【図１】
2010021176.tif 000003
【図２】
2010021176.tif 000004
【図３】
2010021176.tif 000005
【図４】
2010021176.tif 000006
【図５】
2010021176.tif 000007
【図６】
2010021176.tif 000008
【図７】
2010021176.tif 000009