(57)【要約】【課題】  入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷のあるメモリセルアレイに対応するシフトレジスターはデータ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができる半導体メモリ素子のアドレシング回路及びこれのデータアドレシング方法を提供する。【解決手段】  入力部と複数のメモリセルアレイのとの間に連結され、レジスター制御信号に応答して入力される外部データを格納するための複数のレジスター部と、前記メモリセルアレイそれぞれの欠陥情報を利用して前記複数のレジスター部が前記外部データを格納するように制御する前記レジスター制御信号を生成する制御部と、を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力部と複数のメモリセルアレイのとの間に連結され、レジスター制御信号に応答して入力される外部データを格納するための複数のレジスター部と、
前記メモリセルアレイそれぞれの欠陥情報を利用して前記複数のレジスター部が前記外部データを格納するように制御する前記レジスター制御信号を生成する制御部と、
を含むことを特徴とする半導体メモリ素子のアドレシング回路。
【請求項２】
前記メモリセルアレイそれぞれの欠陥情報は、
前記制御部に連結されたＣＡＭセル部に格納されることを特徴とする請求項１記載の半導体メモリ素子のアドレシング回路。
【請求項３】
前記複数のレジスター部それぞれは、
ページバッファーに含まれることを特徴とする請求項１記載の半導体メモリ素子のアドレシング回路 。
【請求項４】
前記複数のレジスター部それぞれは、
ページバッファーに連結されることを特徴とする請求項１記載の半導体メモリ素子のアドレシング回路。
【請求項５】
前記複数のレジスター部それぞれは、
第１レジスター部または第２レジスター部であり、前記第１レジスター部はノーマルメモリセルアレイに連結され、前記第２レジスター部は欠陷のあるメモリセルアレイに連結されることを特徴とする請求項１記載の半導体メモリ素子のアドレシング回路。
【請求項６】
前記第１レジスター部は、
前記入力部または以前レジスター部から伝送を受けたデータを格納し、格納されたデータを次のレジスター部に移動させて、前記第２レジスター部は前記入力部または以前レジスター部から伝送を受けたデータを格納せずに次のレジスター部に移動させることを特徴とする請求項５記載の半導体メモリ素子のアドレシング回路。
【請求項７】
前記複数のレジスター部のそれぞれは、
以前レジスター部または前記入力部から伝送される前記外部データの入力を制御するための第１スイッチと、
前記外部データが次のレジスター部に出力されることを制御するための第２スイッチと、
入力された前記外部データを臨時格納するラッチと、
を含むことを特徴とする請求項１記載の半導体メモリ素子のアドレシング回路 。
【請求項８】
前記制御部は、
前記欠陥情報を格納して前記欠陥情報によるＣＡＭデータを出力する複数のＣＡＭラッチと、
前記ＣＡＭデータ、クロック信号、及びクロック制御信号に応答して制御クロック信号及び反転制御クロック信号を含む前記レジスター制御信号を生成する複数の制御クロック生成部と、
を含むことを特徴とする請求項７記載の半導体メモリ素子のアドレシング回路。
【請求項９】
前記第１スイッチは、
前記制御クロック信号に応答して前記入力された外部データを伝送し、前記第２スイッチは前記反転制御クロック信号に応答して前記入力された外部データを前記ラッチに格納することを特徴とする請求項８記載の半導体メモリ素子のアドレシング回路。
【請求項１０】
前記制御部は、
前記レジスター部のうちいずれか一つのレジスター部が欠陷のあるメモリセルアレイに対応する場合、前記いずれか一つのレジスター部に対応する前記制御クロック信号及び反転制御クロック信号を同時にトグルさせることを特徴とする請求項９記載の半導体メモリ素子のアドレシング回路。
【請求項１１】
前記制御部は、
前記いずれか一つのレジスター部がノーマルメモリセルアレイに対応する場合、
前記いずれか一つのレジスター部に対応する前記制御クロック信号及び反転制御クロック信号は順次トグルさせることを特徴とする請求項１０記載の半導体メモリ素子のアドレシング回路。
【請求項１２】
複数のメモリセルアレイを含む半導体メモリ素子において、
外部データの入力を受ける段階と、
欠陥情報によって前記複数のメモリセルアレイそれぞれをノーマルメモリセルアレイなのか、欠陷のあるメモリセルアレイなのかを判断する段階と、
前記外部データを前記ノーマルメモリセルアレイであると判断されたメモリセルアレイに順次入力されるように指定する段階と、
を含むことを特徴とする半導体メモリ素子のアドレシング方法。
【請求項１３】
前記ノーマルメモリセルアレイは、
メインセルアレイとリダンダンシーセルアレイで構成されることを特徴とする請求項１２記載の半導体メモリ素子のアドレシング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子のアドレシング回路及びこれのアドレシング方法に関する。
【背景技術】
【０００２】
一般に、半導体メモリ素子は外部からデータが入力される時、データアドレスとリダンダンシーアドレスを互いに比較してデータのアドレスとリダンダンシーアドレスが一致する場合、リダンダンシーセルアレイを選択して動作する。したがって、従来の技術によるリダンダンシー動作はアドレス比較動作が必ず進行されなければならないので、データ入力及びデータ出力の際動作時間が長くなる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
したがって、本発明が解決しようとする技術的課題は、入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷のあるメモリセルアレイに対応するシフトレジスターはデータ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができる半導体メモリ素子のアドレシング回路及びこれのデータアドレシング方法に関する。
【課題を解決するための手段】
【０００４】
前記課題を達成するために本発明の一実施例による半導体メモリ素子のアドレシング回路は、入力部と複数のメモリセルアレイのとの間に連結され、レジスター制御信号に応答して入力される外部データを格納する複数のレジスター部、及び前記メモリセルアレイそれぞれの欠陥情報を利用して前記複数のレジスター部が前記外部データを格納するように制御する前記レジスター制御信号を生成する制御部と、を含む。
【０００５】
また、前記メモリセルアレイそれぞれの欠陥情報は、前記制御部に連結されたＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）セル部に格納される。
【０００６】
また、前記レジスター部それぞれは、ページバッファーに含まれるか、またはページバッファーに連結される。
【０００７】
前記複数のレジスター部それぞれは、第１レジスター部または第２レジスター部であり、前記第１レジスター部はノーマルメモリセルアレイに連結され、前記第２レジスター部は欠陷のあるメモリセルアレイに連結される。
【０００８】
また、前記第１レジスター部は、前記入力部または以前レジスター部から伝送を受けたデータを格納し、格納されたデータを次のレジスター部に移動させて、前記第２レジスター部は前記入力部または以前レジスター部から伝送を受けたデータを格納せずに次のレジスター部に移動させる。
【０００９】
前記複数のレジスター部のそれぞれは、以前レジスター部または前記入力部から伝送される前記外部データの入力を制御する第１スイッチと、前記外部データが次のレジスター部に出力されることを制御する第２スイッチと、入力された前記外部データを臨時格納するラッチと、を含む。
【００１０】
前記制御部は、前記欠陥情報を格納して前記欠陥情報によるＣＡＭデータを出力する複数のＣＡＭラッチと、前記ＣＡＭデータ、クロック信号、及びクロック制御信号に応答して制御クロック信号及び反転制御クロック信号を含む前記レジスター制御信号を生成する複数の制御クロック生成部とを含む。
【００１１】
前記第１スイッチは、前記制御クロック信号に応答して前記入力された外部データを伝送し、前記第２スイッチは前記反転制御クロック信号に応答して前記入力された外部データを前記ラッチに格納する。
【００１２】
前記制御部は、前記レジスター部のうちいずれか一つのレジスター部が欠陷のあるメモリセルアレイに対応する場合、前記いずれか一つのレジスター部に対応する前記制御クロック信号及び反転制御クロック信号を同時にトグルさせる。
【００１３】
前記制御部は、前記いずれか一つのレジスター部がノーマルメモリセルアレイに対応する場合、前記いずれか一つのレジスター部に対応する前記制御クロック信号及び反転制御クロック信号は順次トグルさせる。
【００１４】
さらに、本発明の一実施例による半導体メモリ素子のアドレシング方法は、外部データの入力を受ける段階と、欠陥情報によって前記複数のメモリセルアレイそれぞれをノーマルメモリセルアレイなのか、欠陷のあるメモリセルアレイなのかを判断する段階と、前記外部データを前記ノーマルメモリセルアレイであると判断されたメモリセルアレイに順次入力されるように指定する段階と、を含む。
【００１５】
前記ノーマルメモリセルアレイは、メインセルアレイとリダンダンシーセルアレイで構成される。
【発明の効果】
【００１６】
以上のように本発明の一実施例よれば、入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷が発生したメモリセルアレイに対応するシフトレジスターは、データ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができるような効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例によるアドレシング回路を含む半導体メモリ素子の構成図である。
【図２】本発明の一実施例によるアドレシング回路を示す構成図である。
【図３】図２のレジスター部を示す回路図である。
【図４】図１の制御部を示す回路図である。
【図５】図４のクロック制御部で生成される信号の波形図である。
【図６】本発明の一実施例によるデータ入力動作及びアドレシング動作を説明するための図面である。
【図７】本発明の一実施例によるデータ出力動作を説明するための図面である。
【発明を実施するための形態】
【００１８】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。しかし、本発明は以下開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現することができ、本実施例は単に本発明の開示が完全になるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１９】
図１は、本発明の一実施例によるアドレシング回路を含む半導体メモリ素子を示す構成図である。図１を参照すれば、半導体メモリ素子は入力部１０、メインセルアレイ（ＭＣＡ＜０＞、ＭＣＡ＜１＞、ＭＣＡ＜２＞、．．．）、リダンダンシーセルアレイ（ＲＣＡ＜０＞、ＲＣＡ＜１＞、．．．、ＲＣＡ＜ｋ＞）、メインセルページバッファー（ＭＰＢ＜０＞、ＭＰＢ＜１＞、ＭＰＢ＜２＞、．．．）リダンダンシーセルページバッファー（ＲＰＢ＜０＞、ＲＰＢ＜１＞、．．．、ＲＰＢ＜ｋ＞）、制御部２０、及び出力部３０を含む。
【００２０】
メインセルページバッファー（ＭＰＢ＜０＞、ＭＰＢ＜１＞、ＭＰＢ＜２＞、．．．）は、対応するメインセルアレイ（ＭＣＡ＜０＞、ＭＣＡ＜１＞、ＭＣＡ＜２＞、．．．）に連結され、リダンダンシーセルページバッファー（ＲＰＢ＜０＞、ＲＰＢ＜１＞、．．．）は対応するリダンダンシーセルアレイ（ＲＣＡ＜０＞、ＲＣＡ＜１＞、．．．、ＲＣＡ＜ｋ＞）に連結される。
【００２１】
図１を参照すれば、メインセルページバッファー（ＭＰＢ＜０＞、ＭＰＢ＜１＞、ＭＰＢ＜２＞、．．．）及びリダンダンシーセルページバッファー（ＲＰＢ＜０＞、ＲＰＢ＜１＞、．．．、ＲＰＢ＜ｋ＞）は、レジスター部を含むが、レジスター部はメインセルページバッファー（ＭＰＢ＜０＞、ＭＰＢ＜１＞、ＭＰＢ＜２＞、．．．）及びリダンダンシーセルページバッファー（ＲＰＢ＜０＞、ＲＰＢ＜１＞、．．．、ＲＰＢ＜ｋ＞）の外部に構成することもできる。
【００２２】
図２は、本発明の一実施例による半導体メモリ素子のアドレシング回路を示す構成図である。図２を参照すれば、アドレシング回路は複数のレジスター部（ＲＵ＜０＞、ＲＵ＜１＞、ＲＵ＜２＞．．．ＲＵ＜ｋ＞）、及び制御部２００を含む。
【００２３】
制御部２００は、複数のレジスター制御部となるクロック制御部（２１０、２２０、２３０、．．．、２４０）を含み、各レジスター制御部となるクロック制御部（２１０、２２０、２３０、．．．、２４０）は、制御クロック生成部となる制御クロック発生器（ＣＧ＜０＞、ＣＧ＜１＞、ＣＧ＜２＞、．．．ＣＧ＜ｋ＞）及びＣＡＭセル部となるＣＡＭラッチ（ＣＬ＜０＞、ＣＬ＜２＞、ＣＬ＜２＞、．．．、ＣＬ＜ｋ＞）を含む。
【００２４】
制御部２００は、クロック信号ＣＬＫに応答してレジスター部（ＲＵ＜０:ｋ＞）に対応するレジスター制御信号となる制御クロック信号（ＣＬＫ＜０:ｋ＞）及び反転制御クロック信号（ＣＬＫｂ＜０:ｋ＞）を出力する。制御部２００の複数のレジスター制御部となるクロック制御部（２１０、２２０、２３０、．．．、２４０）はレジスター部（ＲＵ＜０:ｋ＞）それぞれに対応する。
【００２５】
レジスター制御部となるクロック制御部（２１０ないし２４０）それぞれは、ＣＡＭラッチ（ＣＬ＜０＞、ＣＬ＜１＞、ＣＬ＜２＞、．．．、ＣＬ＜ｋ＞）にコラムアドレスによる欠陥情報が格納され、複数のレジスター制御部となるクロック制御部（２１０、２２０、２３０、．．．、２４０）それぞれは欠陥情報によって制御クロック信号（ＣＬＫ＜ｋ:０＞）、反転制御クロック信号（ＣＬＫｂ＜ｋ:０＞）を出力する。即ち、複数のレジスター制御部となるクロック制御部（２１０、２２０、２３０、．．．、２４０）それぞれは欠陥情報によって複数のメモリセルアレイそれぞれをノーマルメモリセルアレイなのか、欠陷のあるメモリセルアレイなのかを判断する。
【００２６】
外部入力データが入力部１０を介して入力される時、外部入力データはレジスター部（ＲＵ＜０＞）に順次入力される。複数のレジスター部（ＲＵ＜０:ｋ＞）は直列連結され、複数のレジスター部（ＲＵ＜０:ｋ＞）は制御クロック信号（ＣＬＫ＜ｋ:０＞）及び反転制御クロック信号（ＣＬＫｂ＜ｋ:０＞）に応答して入力部１０から伝送された外部入力データを隣接したレジスター部に順次伝送する。該第１レジスター部がノーマルメモリセルアレイと対応される場合、格納されたデータを次のレジスター部に伝送した後、隣接した以前レジスター部からデータの伝送を受けて格納する。即ち、ノーマルメモリセルアレイであると判断されたメモリセルアレイに外部データを順次入力されるように指定する。反面、欠陷が発生したメモリセルアレイと対応される第２レジスター部は、以前レジスターグループから伝送を受けたデータをすぐに次のレジスター部に伝送する。
【００２７】
すなわち、欠陷が発生したメモリセルアレイと対応されるレジスター部は、伝送を受けたデータを格納せず、すぐに次のレジスター部に伝送する。すなわち、順次入力される外部データはアドレスに構わずに複数のレジスター部に順次入力されて格納され、欠陷が発生したメモリセルアレイに対応されるレジスター部は、データを格納せずに次のレジスター部にデータを伝送する。
【００２８】
レジスター部がノーマルメモリセルアレイと対応されるのかあるいは欠陷が発生したメモリセルアレイと対応されるかは、制御部２００のＣＡＭラッチ（ＣＬ＜０＞、ＣＬ＜１＞、ＣＬ＜２＞、ＣＬ＜３＞、．．．、ＣＬ＜ｋ＞）に格納されたメモリセルアレイの欠陥フェイル情報によって定義される。
【００２９】
図３は、図２の複数のレジスター部の回路図である。各レジスターグループのレジスター構成は互いに同一であるので、レジスター部（ＲＵ＜０＞）を例として説明する。
【００３０】
レジスター部（ＲＵ＜０＞）は、複数のトランジスタ（ＮＭ１、ＮＭ２）、インバータＩＶ１、ラッチ（ＬＡＴ＜０＞）を含む。トランジスタＮＭ１、インバータＩＶ１、及びトランジスタＮＭ２は入力端とラッチ（ＬＡＴ＜０＞）の入力ノードの間に直列連結される。トランジスタＮＭ１は制御クロック信号（ＣＬＫ＜０＞）に応答して入力ノードを介して入力されるデータをインバータＩＶ１に伝送する。トランジスタＮＭ２は反転制御クロック信号（ＣＬＫｂ＜０＞）に応答してインバータＩＶ１から伝送されるデータをラッチ（ＬＡＴ＜０＞）に伝送する。
【００３１】
ラッチ（ＬＡＴ＜０＞）に格納されたデータは、出力ノード（Ｑ＜０＞）を介して隣接したレジスター部（ＲＵ＜１＞）に出力される。
【００３２】
上述したように、複数のレジスター部は互いに直列連結され、制御クロック信号（ＣＬＫ＜ｋ:０＞）及び反転制御クロック信号（ＣＬＫｂ＜ｋ:０＞）に応答して格納されたデータを隣接した後レジスター部に伝送する。
【００３３】
図４は、図２の複数のクロック制御部のうち一つを示す詳細回路図である。複数のクロック制御部（２１０ないし２４０）は、その構成が互いに同一であるのでクロック制御部２１０を例として説明する。
【００３４】
クロック制御部２１０は、ＣＡＭラッチ（ＣＬ＜０＞）及び制御クロック発生部（ＣＧ＜０＞）を含む。ＣＡＭラッチ（ＣＬ＜０＞）は、ＣＡＭセルに格納されたデータ、すなわち、クロック制御部２１０と対応するレジスター部（ＲＵ＜０＞）に対応するメモリセルアレイが欠陷が発生したメモリセルアレイであるか否めかに関する情報が格納される。例えば、ウェーハテストの結果、メモリセルアレイが欠陷が発生したメモリセルアレイである場合、ＣＡＭラッチ（ＣＬ＜０＞）の出力ノードはローレベルのＣＡＭデータを出力し、メモリセルアレイがノーマルメモリセルアレイである場合、ハイレベルのＣＡＭデータを出力する。
【００３５】
制御クロック発生部２１２は、ナンドゲートＮＡＮＤ、及びアンドゲート（ＡＮＤ１及びＡＮＤ２）を含む。ナンドゲートＮＡＮＤは、ＣＡＭデータとクロック制御信号ＣＬＫＣＮＴＬに応答して組合信号を出力する。アンドゲートＡＮＤ１は、クロック信号ＣＬＫとクロック制御信号ＣＬＫＣＮＴＬに応答して制御クロック信号（ＣＬＫ＜０＞）を出力する。アンドゲートＡＮＤ２は、ナンドゲートＮＡＮＤの出力信号とクロック制御信号ＣＬＫＣＮＴＬに応答して反転制御クロック信号（ＣＬＫｂ＜０＞）を出力する。
【００３６】
図５は、図４のレジスター制御部となるクロック制御部から生成される信号の波形図である。Ａの場合、レジスター部が正常メモリセルアレイに対応する場合の信号波形図であり、Ｂの場合、レジスター部が欠陷が発生したメモリセルアレイに対応する場合の信号波形図である。
【００３７】
図６は、本発明の一実施例によるデータ入力動作及びアドレシング方法を説明するための図面である。図１ないし図６を参照して本発明の一実施例によるデータ入力動作、及びアドレシング方法について説明する。
【００３８】
本発明の一実施例では、図６のようにレジスター部（ＲＵ＜１＞）及びレジスター部（ＲＵ＜５＞）が、欠陷が発生したメモリセルアレイに対応すると仮定して説明する。まず、入力部１０を介して外部入力データ０から７まで順次入力される。
【００３９】
最も先に入力される外部入力データ０は、レジスターグループ（ＲＵ＜０＞）に格納される。これをより詳細に説明すれば、クロック制御部２１０のＣＡＭラッチ（ＣＬ＜０＞）から出力されるハイレベルのＣＡＭデータとクロック信号ＣＬＫ及びクロック制御信号ＣＬＫＣＮＴＬに応答して制御クロック信号（ＣＬＫ＜０＞）が先にトグルされる。これによって、レジスター部（ＲＵ＜０＞）の第１スイッチとなるＮＭＯＳトランジスタＮＭ１がターンオンされてレジスター部（ＲＵ＜０＞）は入力データ０の伝送を受ける。以後、反転制御クロック信号（ＣＬＫｂ＜０＞）が一度トグルされて第２スイッチとなるＮＭＯＳトランジスタＮＭ２がターンオンされる。これによって外部入力データ０がラッチ（ＬＡＴ＜０＞）に格納される。この時、レジスター部（ＲＵ＜１＞）の第１スイッチとなるＮＭＯＳトランジスタＮＭ１は、ターンオフ状態なのでデータの入力が防止される。以後、入力部１０を介して外部入力データ１が入力される。即ち、複数のレジスター部のそれぞれは、以前レジスター部または入力部１０から伝送される外部データの入力を制御するための第１スイッチとなるＮＭＯＳトランジスタＮＭ１と、外部データが次のレジスター部に出力されることを制御するための第２スイッチとなるＮＭＯＳトランジスタＮＭ２と、入力された外部データを臨時格納するラッチとを有する。
【００４０】
入力される外部入力データ１は、レジスター部（ＲＵ＜０＞）に入力される。これは上述した外部入力データ０の入力方法と同一なのでこれに対する説明は略する。
【００４１】
レジスター部（ＲＵ＜０＞）に外部入力データ１が入力されて格納されるうちに、レジスター部（ＲＵ＜１＞）はレジスター部（ＲＵ＜０＞）から外部入力データ０の入力を受けてこれをレジスター部（ＲＵ＜２＞）に伝送する。これをより詳細に説明すれば、クロック制御部２２０のＣＡＭラッチ（ＣＬ＜１＞）から出力されるローレベルのＣＡＭデータとクロック信号ＣＬＫ及びクロック制御信号ＣＬＫＣＮＴＬに応答して制御クロック信号（ＣＬＫ＜１＞）と反転制御クロック信号（ＣＬＫｂ＜１＞）が同時にトグルされる。この時、制御クロック信号（ＣＬＫ＜２＞）もトグルされてレジスター部（ＲＵ＜２＞）に入力される。これによってレジスター部（ＲＵ＜１＞）に入力された外部入力データ０は、レジスター部（ＲＵ＜２＞）まで伝送される。以後、反転制御クロック信号（ＣＬＫｂ＜２＞）が一度トグルされてＮＭＯＳトランジスタＮＭ２がターンオンされる。これによって入力データ０がレジスター部（ＲＵ＜２＞）のラッチ（ＬＡＴ＜２＞）に格納される。
【００４２】
上述したようにレジスター部が欠陷が発生したメモリセルアレイに対応する場合、レジスター部に対応する外部入力データをすぐに次のレジスター部に伝送する。すなわち、データ入力動作の時、レジスター部が欠陷が発生したメモリセルアレイに対応する場合、レジスター部に対応する外部入力データを格納する動作をスキップして次のレジスター部に伝送される。
【００４３】
上述した方法によって順次入力される外部入力データ（０ないし７）を欠陷が発生したメインセルアレイに対応するレジスター部を除いた残りのレジスター部に順次移動させてデータを格納することができる。
【００４４】
図７は、本発明の一実施例によるデータ出力動作を説明するための図面である。図１ないし図５及び図７を参照して、本発明の一実施例によるデータ出力動作を説明する。
【００４５】
本発明の一実施例では、図７のように第２及び第６レジスター部（ＲＵ＜１＞、ＲＵ＜５＞）に対応するメモリセルアレイが欠陷が発生したメモリセルアレイであると仮定して説明する。
【００４６】
上述したデータ入力方法によって格納された出力データ（０ないし７）を順次出力する。すなわち、出力部３０に隣接したレジスター部（ＲＵ＜ｋ＞）に格納された出力データ０は出力部３０に出力される。またレジスター部（ＲＵ＜ｋ−１＞）に格納された出力データ１はレジスター部（ＲＵ＜ｋ＞）に伝送される。より詳細に説明すれば、レジスター部（ＲＵ＜ｋ＞）と連結されたクロック制御部２４０のＣＡＭラッチ（ＣＬ＜ｋ＞）から出力されるハイレベルのＣＡＭデータとクロック信号ＣＬＫ及びクロック制御信号ＣＬＫＣＮＴＬに応答して制御クロック信号（ＣＬＫ＜ｋ＞）が先にトグルされる。これによってレジスター部（ＲＵ＜ｋ＞）のＮＭＯＳトランジスタＮＭ１がターンオンされてレジスター部（ＲＵ＜ｋ−１＞）に格納された出力データ１の伝送を受ける。以後、反転制御クロック信号（ＣＬＫｂ＜ｋ＞）が一度トグルされてＮＭＯＳトランジスタＮＭ２がターンオンされる。これによって出力データ１がラッチ（ＬＡＴ＜ｋ＞）に格納される。
【００４７】
上述した方法のようにノーマルメモリセルアレイに対応するレジスター部は、以前レジスター部から出力データの伝送を受けて、格納していた出力データは次のレジスター部に伝送するような動作を行う。即ち、いずれか一つのレジスター部がノーマルメモリセルアレイに対応する場合、いずれか一つのレジスター部に対応する制御クロック信号及び反転制御クロック信号は順次トグルさせる。
【００４８】
欠陷が発生したメモリセルアレイに対応するレジスター部の動作を説明すれば次のようである。レジスター部（ＲＵ＜１＞）は、レジスター部（ＲＵ＜０＞）から出力データ７の入力を受けてこれをレジスター部（ＲＵ＜２＞）に伝送する。より詳細に説明すれば、クロック制御部２２０のＣＡＭラッチ（ＣＬ＜１＞）から出力されるローレベルのＣＡＭデータとクロック信号ＣＬＫ及びクロック制御信号ＣＬＫＣＮＴＬに応答して制御クロック信号（ＣＬＫ＜１＞）と反転制御クロック信号（ＣＬＫｂ＜１＞）が同時にトグルされる。この時、制御クロック信号（ＣＬＫ＜２＞）をもトグルされてレジスター部（ＲＵ＜２＞）に入力される。これによってレジスター部（ＲＵ＜１＞）に入力された出力データ０は、レジスター部（ＲＵ＜２＞）まで伝送される。以後、反転制御クロック信号（ＣＬＫｂ＜２＞）が一度トグルされてＮＭＯＳトランジスタＮＭ２がターンオンされる。これによって出力データ７がレジスター部（ＲＵ＜２＞）のラッチ（ＬＡＴ＜２＞）に格納される。
【００４９】
上述したようにレジスター部に対応するメモリセルアレイが欠陷が発生したメモリセルアレイである場合、入力された出力データを次のレジスター部に伝送する。すなわち、データ入力動作の時、レジスター部に対応するメモリセルアレイが欠陷が発生したメモリセルアレイである場合、レジスター部のデータ格納動作をスキップして次のレジスター部にデータを伝送する。
【００５０】
上述した方法によって順次出力される出力データ（０ないし７）を欠陷が発生したメモリセルアレイに対応するレジスター部を除いた残りのレジスター部に順次移動させてデータを出力することができる。
【００５１】
以上のように、本発明の最も好ましい実施例について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲、又は明細書に開示された発明の要旨に基づき、当業者が様々な変形や変更が可能であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【００５２】
本発明の活用例として、半導体メモリ素子のアドレシング回路及びこれのアドレシング方法に適用可能である。
【符号の説明】
【００５３】
１０…入力部
２０，２００…制御部
３０…出力部
２１０，２２０，２３０，２４０…クロック制御部（レジスター制御部）
ＭＣＡ＜０＞，ＭＣＡ＜１＞，ＭＣＡ＜２＞，．．．…メインセルアレイ
ＲＣＡ＜０＞，ＲＣＡ＜１＞，．．．，ＲＣＡ＜ｋ＞…リダンダンシーセルアレイ
ＭＰＢ＜０＞，ＭＰＢ＜１＞，ＭＰＢ＜２＞，．．．…メインセルページバッファー
ＲＰＢ＜０＞，ＲＰＢ＜１＞，．．．，ＲＰＢ＜ｋ＞…リダンダンシーセルページバッファー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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