(57)【要約】【課題】階調度調整に代表されるような表示データに対する調整係数の演算処理に伴う電力消費を低減し、ディスプレイパネルの高解像度化にも容易に対応できる表示装置を提供する。【解決手段】ディスプレイパネル（１０１）に駆動信号を出力する複数の駆動部（１１７〜１２０）を並列配置し、前記複数の駆動部の並列方向に沿って複数の第１演算部（１０７〜１１０）及び複数の表示ＲＡＭ（１１１〜１１４）を配置しておき、外部から供給された表示データを複数の表示ＲＡＭに分配し、夫々の表示ＲＡＭから表示データを第２演算部（１０６）が並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて前記調整係数を演算する。演算された調整計数を夫々の第１演算部に返し、第1演算部は対応する表示ＲＡＭから読み出した表示データに調整計数を用いた演算を行ってディスプレイパネルの駆動データを生成する。【選択図】図１
2010160373.tif 000002
【特許請求の範囲】
【請求項１】
駆動データに応じた階調でディスプレイパネルのエリア毎に駆動信号を出力する複数の駆動部が並列された表示駆動装置であって、
前記複数の駆動部の並列方向に沿って配置された複数の第１演算部及び複数の表示ＲＡＭと、
外部から供給された表示データを前記複数の表示ＲＡＭに分配する表示ＲＡＭ制御部と、
表示ＲＡＭに格納された表示データを並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算して前記夫々の第１演算部に供給する第２演算部と、を有し、
前記第１演算部は、対応する表示ＲＡＭから読み出した表示データを前記第２演算部に供給する制御を行うと共に、前記第２演算部から供給された調整係数及び対応する表示ＲＡＭからリードした表示データを用いた演算を行って前記駆動データを対応する前記駆動部に供給する、表示駆動装置。
【請求項２】
前記表示ＲＡＭ制御部は、外部から与えられる転送先アドレスに基づいて、外部から供給される表示データを前記表示ＲＡＭに格納する制御を行う、請求項１記載の表示駆動装置。
【請求項３】
前記第１演算部は、前記第２演算部に供給する表示データの下位側所定ビット数の論理値を１または０に固定する制御を行う、請求項１記載の表示駆動装置。
【請求項４】
前記下位側所定ビット数の値が外部からプログラマブルに設定可能にされるレジスタを有する、請求項３記載の表示駆動措置。
【請求項５】
前記第２演算部は、前記第１演算部から供給された表示データの論理値が固定された下位側所定ビット数に乱数を与え、乱数が与えられた表示データに対して調整係数の演算を行う、請求項３記載の表示駆動装置。
【請求項６】
前記調整係数の演算は、前記階調分布のヒストグラムにおいて高輝度側からの階調分布度数が所定の割合になる階調番号を求め、求めた階調番号に対する最大階調番号の割合を調整係数とする、請求項５記載の表示駆動装置。
【請求項７】
前記第１演算部は、前記表示ＲＡＭから読み出した表示データに前記調整係数を乗算し、最大階調番号を超えた乗算結果を除外した乗算結果を駆動データとして出力する、請求項６記載の表示駆動装置。
【請求項８】
前記ディスプレイパネルのバックライトに供給する駆動電圧を生成するバックライト駆動部を更に有し、
前記第２演算部は、前記調整係数の逆数に相当する減光率を前記バックライト駆動部に指示する、請求項７記載の表示駆動装置。
【請求項９】
ディスプレイパネルと、
前記ディスプレイパネルに対して領域分割して配置された複数個のバックライトユニットと、
前記バックライトユニットに一対一対応で配置された複数の表示駆動部と、
前記複数の表示駆動部を制御する制御部と、
前記バックライトユニットを駆動するバックライト駆動部と、を有する表示装置であって、
前記表示駆動部は、ディスプレイパネルに対して前記領域分割された領域に、駆動データに応じた階調で駆動信号を出力する信号線駆動部と、前記信号線駆動部に対応して配置された第１演算部及び表示ＲＡＭと、を有し、
前記制御部は、外部から供給された表示データを前記複数の表示ＲＡＭに分配する制御を行うと共に、表示ＲＡＭに格納された表示データを並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算し、
前記第１演算部は、対応する表示ＲＡＭから読み出した表示データを前記制御部に供給する制御を行うと共に、前記制御部から供給された調整係数及び対応する表示ＲＡＭからリードした表示データを用いた演算を行って前記駆動データを対応する前記信号線駆動部に供給する、表示装置。
【請求項１０】
前記第１演算部は、前記制御部に供給する表示データの下位側所定ビット数の論理値を１または０に固定する制御を行う、請求項９記載の表示装置。
【請求項１１】
前記下位側所定ビット数の値が外部からプログラマブルに設定可能にされるレジスタを有する、請求項１０記載の表示装置。
【請求項１２】
前記制御部は、前記第１演算部から供給された表示データの論理値が固定された下位側所定ビット数に乱数を与え、乱数が与えられた表示データに対して調整係数の演算を行う、請求項１０記載の表示装置。
【請求項１３】
前記調整係数の演算は、前記階調分布のヒストグラムにおいて高輝度側からの階調分布度数が所定の割合になる階調番号を求め、求めた階調番号に対する最大階調番号の割合を調整係数とする、請求項１２記載の表示装置。
【請求項１４】
前記第１演算部は、前記表示ＲＡＭから読み出した表示データに前記調整係数を乗算し、最大階調番号を超えた乗算結果を除外した乗算結果を駆動データとして出力する、請求項１３記載の表示装置。
【請求項１５】
前記制御部は、前記調整係数の逆数に相当する減光率を前記バックライト駆動部に指示する、請求項１４記載の表示装置。
【請求項１６】
ディスプレイパネルと、
前記ディスプレイパネルに対して領域分割して配置された複数個のバックライトユニットと、
前記バックライトユニットに一対一対応で配置された複数の表示駆動部と、を有する表示装置であって、
前記表示駆動部の一つは、前記複数の表示駆動部を制御する制御部と、前記バックライトユニットを駆動するバックライト駆動部とを有し、
前記表示駆動部は、ディスプレイパネルに対して前記領域分割された領域に、駆動データに応じた階調で駆動信号を出力する信号線駆動部と、前記信号線駆動部に対応して配置された第１演算部及び表示ＲＡＭと、を有し、
前記制御部は、外部から供給された表示データを前記複数の表示ＲＡＭに分配する制御を行うと共に、表示ＲＡＭに格納された表示データを並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算し、
前記第１演算部は、対応する表示ＲＡＭから読み出した表示データを前記制御部に供給する制御を行うと共に、前記制御部から供給された調整係数及び対応する表示ＲＡＭからリードした表示データを用いた演算を行って前記駆動データを対応する前記信号線駆動部に供給する、表示装置。
【請求項１７】
前記第１演算部は、前記駆動部に供給する表示データの下位側所定ビット数の論理値を１または０に固定する制御を行う、請求項１６記載の表示装置。
【請求項１８】
前記下位側所定ビット数の値が外部からプログラマブルに設定可能にされるレジスタを有する、請求項１７記載の表示装置。
【請求項１９】
前記制御部は、前記第１演算部から供給された表示データの論理値が固定された下位側所定ビット数に乱数を与え、乱数が与えられた表示データに対して調整係数の演算を行う、請求項１７記載の表示装置。
【請求項２０】
前記調整係数の演算は、前記階調分布のヒストグラムにおいて高輝度側からの階調分布度数が所定の割合になる階調番号を求め、求めた階調番号に対する最大階調番号の割合を調整係数とする、請求項１９記載の表示装置。
【請求項２１】
前記第１演算部は、前記表示ＲＡＭから読み出した表示データに前記調整係数を乗算し、最大階調番号を超えた乗算結果を除外した乗算結果を駆動データとして出力する、請求項２０記載の表示装置。
【請求項２２】
前記制御部は、前記調整係数の逆数に相当する減光率を前記バックライト駆動部に指示する、請求項２１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイパネルの駆動制御を行う表示駆動装置、及びディスプレイパネルと表示駆動装置を備えた表示装置に関し、例えばモバイル機器の液晶ディスプレイの駆動制御に用いるディスプレイドライバに適用して有効な技術の関する。
【背景技術】
【０００２】
携帯電話に代表されるモバイル機器や大型ＴＶに搭載されるディスプレイにおいては、高画質化への要求が高くなっており、それに対応する高画質化対応信号処理技術が制御プロセッサやディスプレイ用駆動回路に搭載されている。
【０００３】
一方で、低環境負荷への対応が必須であるため、モバイル機器、大型ＴＶ、さらにはそれらに搭載するディスプレイとディスプレイを駆動する為、あるいは表示制御する為の周辺回路に対する低消費電力への要求が高い。
【０００４】
特許文献1には液晶画面の透過率をできるだけ上げるように画像データを調整し、その分バックライトの発光光量を下げる制御を行うことで低消費電力に寄与する画像表示装置について記載される。
【０００５】
特許文献２には液晶パネルをエリア分割し、分割エリア毎にドライバを設け、その前段で、画面全体の輝度平均と分割エリア毎の輝度平均を算出して、輝度調整のための調整データを演算し、その演算結果を分割エリア毎にドライバに与えることで、表示品質を向上させる表示システムについて記載される。
【０００６】
【特許文献１】特開平１１−６５５３１号公報
【特許文献２】特開２００４−４５８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の画像表示装置は、制御プロセッサから入力される表示データを解析し、その結果に応じて画像データを調整する為、ディスプレイパネルの高解像度化、例えばモバイル機器向けであればＷＶＧＡ化に伴って、調整の対象とする画像データ量はＱＶＧＡ比で４倍以上に増大する。その結果、表示データの解析、及び調整する信号処理部の動作周波数を増加させて対処すれば、消費電力は４倍以上に増加し、さらに演算処理回路も高速動作に対応させることが必要になる。特許文献２に記載の分割エリア毎に輝度調整データを出力する場合にも画面全体の輝度平均などを算出しなければならないからその事情は同じである。
【０００８】
本発明の目的は、輝度（階調度）調整に代表されるような表示データに対する調整のための調整係数の演算処理に伴う電力消費を低減することができるとともに、ディスプレイパネルの高解像度化に対する対応も容易な表示駆動装置を提供することにある。
【０００９】
本発明の別の目的は、輝度（階調度）調整に代表されるような表示データに対する調整のための調整係数の演算処理に伴う電力消費を低減することができるとともに、ディスプレイパネルの高解像度化に対する対応も容易な表示装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、ディスプレイパネルに駆動信号を出力する複数の駆動部を並列配置すると共に、前記複数の駆動部の並列方向に沿って複数の第１演算部及び複数の表示ＲＡＭを配置しておき、外部から供給された表示データを前記複数の表示ＲＡＭに分配し、夫々の表示ＲＡＭから表示データを第２演算部が並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算する。演算された調整計数を夫々の第１演算部に返し、第1演算部は対応する表示ＲＡＭから読み出した表示データに調整計数を用いた演算を行ってディスプレイパネルの駆動データを生成する。
【００１３】
上記によれば、第２演算部の夫々はディスプレイパネルのエリア毎に分割配置された表示ＲＡＭから出力される表示データを並列に受け取って調整係数の演算を行うからディスプレイパネルが高解像度化されても、その並列演算能力を増大させれば、第２演算部の動作周波数を増加させることなく容易に対応することができる。調整係数を用いた演算の対象とされる表示データもディスプレイパネルのエリア毎に分割配置された表示ＲＡＭから対応する第1演算部に読み出せばよいから、表示ＲＡＭから対応する第1演算部へのデータパスと第1演算部から対応する駆動部への駆動データのデータパスを共に短くすることができ、ディスプレイパネルの長辺に沿って表示駆動装置を配置するという要求に答えるのに好適である。第1演算部と表示ＲＡＭがペアで並列配置されているから、調整係数の演算が行われる場合であっても、表示ＲＡＭから対応する第１演算部へのデータパスは短いままにすることができ、それによるデータ転送に伴うバスの駆動電力の低減効果を阻害することはない。一方、第1演算部から対応する駆動部への駆動データは正規のビット数に有意の論理値を持つことが必要であるが、各表示ＲＡＭから第２演算部に伝送されるデータはヒストグラムの生成と調整係数の演算に必要なビット数だけ有意であればよく、例えば下位側の数ビットの論理値を固定することも可能である。そうすれば、各表示ＲＡＭから第２演算部へのデータ転送に関しても低消費電力を実現することが可能になる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、輝度（階調度）調整に代表されるような表示データに対する調整のための調整係数の演算処理に伴う電力消費を低減することができるとともに、ディスプレイパネルの高解像度化に対する対応も容易になる。
【発明を実施するための最良の形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕本発明に係る表示駆動装置（１０２）は、駆動データに応じた階調でディスプレイパネル（１０１）のエリア毎に駆動信号を出力する複数の駆動部（１１７〜１２０）が並列される。この表示駆動装置は、前記複数の駆動部の並列方向に沿って配置された複数の第１演算部（１０７〜１１０）及び複数の表示ＲＡＭ（１１１〜１１４）と、外部から供給された表示データを前記複数の表示ＲＡＭに分配する表示ＲＡＭ制御部（１１５）と、表示ＲＡＭに格納された表示データを並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算して前記夫々の第１演算部に供給する第２演算部（１０６）と、を有する。前記第１演算部は、対応する表示ＲＡＭから読み出した表示データを前記第２演算部に供給する制御を行うと共に、前記第２演算部から供給された調整係数及び対応する表示ＲＡＭからリードした表示データを用いた演算を行って前記駆動データを対応する前記駆動部に供給する。
【００１８】
上記によれば、第２演算部の夫々はディスプレイパネルのエリア毎に分割配置された表示ＲＡＭから出力される表示データを並列に受け取って調整係数の演算を行うからディスプレイパネルが高解像度化されても、その並列演算能力を増大させれば、第２演算部の動作周波数を増加させることなく容易に対応することができる。調整係数を用いた演算の対象とされる表示データもディスプレイパネルのエリア毎に分割配置された表示ＲＡＭから対応する第1演算部に読み出せばよいから、表示ＲＡＭから対応する第1演算部へのデータパスと第1演算部から対応する駆動部への駆動データのデータパスを共に短くすることができ、ディスプレイパネルの長辺に沿って表示駆動装置を配置するという要求に答えるのに好適である。第1演算部と表示ＲＡＭがペアで並列配置されているから、調整係数の演算が行われる場合であっても、表示ＲＡＭから対応する第演算部へのデータパスは短いままにすることができ、それによるデータ転送に伴うバスの駆動電力の低減効果は阻害されない。
【００１９】
〔２〕項１の表示駆動装置において、前記表示ＲＡＭ制御部は、外部から与えられる転送先アドレスに基づいて、外部から供給される表示データを前記表示ＲＡＭに格納する制御を行う。静止画などにおいては、外部からフレーム間の差分データだけを受取ればよくなる。
【００２０】
〔３〕項１の表示駆動装置において、前記第１演算部は、前記第２演算部に供給する表示データの下位側所定ビット数の論理値を１または０に固定する制御を行う。
【００２１】
第1演算部から対応する駆動部への駆動データは正規のビット数に有意の論理値を持つことが必要であるが、各表示ＲＡＭから第２演算部に伝送されるデータはヒストグラムの生成と調整係数の演算に必要なビット数だけ有意であればよく、下位側の数ビットの論理値を固定することにより、各表示ＲＡＭから第２演算部へのデータ転送に関しても低消費電力を実現することが可能になる。
【００２２】
〔４〕項３の表示駆動装置において、前記下位側所定ビット数の値が外部からプログラマブルに設定可能にされるレジスタを有する。必要な表示精度に応じて調整係数を使い分けることが可能になる。
【００２３】
〔５〕項３の表示駆動装置において、前記第２演算部は、前記第１演算部から供給された表示データの論理値が固定された下位側所定ビット数に乱数を与え、乱数が与えられた表示データに対して調整係数の演算を行う。下位側を固定値のままにして調整係数を求メル場合に比べて調整係数の偏りを抑制することができる。
【００２４】
〔６〕項５の表示駆動装置において、前記調整係数の演算は、前記階調分布のヒストグラムにおいて高輝度側からの階調分布度数が所定の割合になる階調番号を求め、求めた階調番号に対する最大階調番号の割合を調整係数とする。
【００２５】
〔７〕項６の表示駆動装置において、前記第１演算部は、前記表示ＲＡＭから読み出した表示データに前記調整係数を乗算し、最大階調番号を超えた乗算結果を除外した乗算結果を駆動データとして出力する。
【００２６】
〔８〕項７の表示駆動装置は、前記ディスプレイパネルのバックライトに供給する駆動電圧を生成するバックライト駆動部（３０５，３０６）を更に有する。前記第２演算部は、前記調整係数の逆数に相当する減光率を前記バックライト駆動部に指示する。画像データの階調を高輝度側にずらし、その分だけバックライトの発光光量を減らすことができ、この点においても、低消費電力に資することができる。
【００２７】
〔９〕本発明に係る表示装置（図５）は、ディスプレイパネル（５０１）と、前記ディスプレイパネルに対して領域分割して配置された複数個のバックライトユニット（５０６〜５０８）と、前記バックライトユニットに一対一対応で配置された複数の表示駆動部（５０３〜５０５）と、前記複数の表示駆動部を制御する制御部（５０２）と、前記バックライトユニットを駆動するバックライト駆動部（５０９，５１０）と、を有する。前記表示駆動部は、ディスプレイパネルに対して前記領域分割された領域に、駆動データに応じた階調で駆動信号を出力する信号線駆動部（５１９〜５２１）と、前記信号線駆動部に対応して配置された第１演算部（５１３〜５１５）及び表示ＲＡＭ（５１６〜５１８）と、を有する。前記制御部は、外部から供給された表示データを前記複数の表示ＲＡＭに分配する制御を行うと共に、表示ＲＡＭに格納された表示データを並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算する。前記第１演算部は、対応する表示ＲＡＭから読み出した表示データを前記制御部に供給する制御を行うと共に、前記制御部から供給された調整係数及び対応する表示ＲＡＭからリードした表示データを用いた演算を行って前記駆動データを対応する前記信号線駆動部に供給する。
【００２８】
上記によれば、エリア分割された液晶パネルのエリア毎にバックライトユニットが配置された表示装置においても上記同様の低消費電力を実現することができ、また、ディスプレイパネルの長辺に沿って表示駆動装置を配置するという要求に答えるのにも好適である。
【００２９】
〔１０〕項９の表示装置において、前記第１演算部は、前記制御部に供給する表示データの下位側所定ビット数の論理値を１または０に固定する制御を行う。
【００３０】
〔１１〕項１０の表示装置において、前記下位側所定ビット数の値が外部からプログラマブルに設定可能にされるレジスタを有する。
【００３１】
〔１２〕項１０の表示装置において、前記制御部は、前記第１演算部から供給された表示データの論理値が固定された下位側所定ビット数に乱数を与え、乱数が与えられた表示データに対して調整係数の演算を行う。
【００３２】
〔１３〕項１２の表示装置において、前記調整係数の演算は、前記階調分布のヒストグラムにおいて高輝度側からの階調分布度数が所定の割合になる階調番号を求め、求めた階調番号に対する最大階調番号の割合を調整係数とする。
【００３３】
〔１４〕項１３の表示装置において、前記第１演算部は、前記表示ＲＡＭから読み出した表示データに前記調整係数を乗算し、最大階調番号を超えた乗算結果を除外した乗算結果を駆動データとして出力する。
【００３４】
〔１５〕項１４の表示装置において、前記制御部は、前記調整係数の逆数に相当する減光率を前記バックライト駆動部に指示する。
【００３５】
〔１６〕本発明の別の観点による表示装置（図６）は、ディスプレイパネル（５０１）と、前記ディスプレイパネルに対して領域分割して配置された複数個のバックライトユニット（５０６〜５０８）と、前記バックライトユニットに一対一対応で配置された複数の表示駆動部（６０１〜６０２）と、を有する。前記表示駆動部の一つ（６０１）は、前記複数の表示駆動部を制御する制御部（１０５，６０３，６０４）と、前記バックライトユニットを駆動するバックライト駆動部（３０５，３０６）とを有する。前記表示駆動部は、ディスプレイパネルに対して前記領域分割された領域に、駆動データに応じた階調で駆動信号を出力する信号線駆動部（５１９〜５２１）と、前記信号線駆動部に対応して配置された第１演算部（５１３〜５１５）及び表示ＲＡＭ（５１６〜５１８）と、を有する。前記制御部は、外部から供給された表示データを前記複数の表示ＲＡＭに分配する制御を行うと共に、表示ＲＡＭに格納された表示データを並列に受け取って１画面分の画素データの階調分布のヒストグラムを解析し、解析結果に基づいて表示データを調整するための調整係数を演算する。前記第１演算部は、対応する表示ＲＡＭから読み出した表示データを前記制御部に供給する制御を行うと共に、前記制御部から供給された調整係数及び対応する表示ＲＡＭからリードした表示データを用いた演算を行って前記駆動データを対応する前記信号線駆動部に供給する。
【００３６】
上記によれば、エリア分割された液晶パネルのエリア毎にバックライトユニットが配置された表示装置においても上記同様の低消費電力を実現することができ、また、ディスプレイパネルの長辺に沿って表示駆動装置を配置するという要求に答えるのにも好適である。
【００３７】
〔１７〕項１６の表示装置において、前記第１演算部は、前記駆動部に供給する表示データの下位側所定ビット数の論理値を１または０に固定する制御を行う。
【００３８】
〔１８〕項１７の表示装置において、前記下位側所定ビット数の値が外部からプログラマブルに設定可能にされるレジスタを有する。
【００３９】
〔１９〕項１７の表示装置において、前記制御部は、前記第１演算部から供給された表示データの論理値が固定された下位側所定ビット数に乱数を与え、乱数が与えられた表示データに対して調整係数の演算を行う。
【００４０】
〔２０〕項１９の表示装置において、前記調整係数の演算は、前記階調分布のヒストグラムにおいて高輝度側からの階調分布度数が所定の割合になる階調番号を求め、求めた階調番号に対する最大階調番号の割合を調整係数とする。
【００４１】
〔２１〕項２０の表示装置において、前記第１演算部は、前記表示ＲＡＭから読み出した表示データに前記調整係数を乗算し、最大階調番号を超えた乗算結果を除外した乗算結果を駆動データとして出力する。
【００４２】
〔２２〕項２１の表示装置において、前記制御部は、前記調整係数の逆数に相当する減光率を前記バックライト駆動部に指示する。
【００４３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４４】
図１には本発明の表示駆動装置の一例に係るディスプレイドライバが例示される。図１のディスプレイドライバ１０２は図示を省略するＣＰＵ（中央処理装置）などから表示コマンドのようなインストラクション及び表示データを受け取ってディスプレイパネル１０１に対する表示駆動制御を行う。ディスプレイドライバ１０２において、１０３はシステムインタフェース、１０４はタイミングコントローラ、１０５は制御レジスタ、１０６はマスタ演算部、１０７〜１１０はデータ演算部、１１１〜１１４は表示ＲＡＭ、１１５は表示ＲＡＭ制御部、１１６は階調電圧生成部、１１７〜１２０は信号線駆動部、１２１は走査線駆動回路である。
【００４５】
ディスプレイパネル１０１は、例えば、ディスプレイドライバ１０２から印加される電圧値でその表示輝度が制御されるものであり、信号線と走査線がマトリクス状に配線されるパネルとする。特に制限されないが、ディスプレイパネル１０１の表示階調は例えば階調番号＃０から階調番号番＃２５５までの２５６階調とされる。
【００４６】
ディスプレイドライバ１０２は、ディスプレイパネル１０１内の走査線に線順次で選択状態にする走査パルスを走査線駆動回路１２１によって印加し、それに同期して、信号線を介してマトリクス状に配置された画素電極に表示階調を制御する為の階調電圧を信号線駆動部１１７〜１２０によって印加する。なお、画素電極に印加された階調電圧により、画素における１フレーム期間の実効値が変化し、表示輝度が制御されるものとする。
【００４７】
システムインタフェース１０３は、ＣＰＵから転送される表示データやインストラクションを受け、制御レジスタ１０５へ出力する。ここで、インストラクションとは、ディスプレイドライバ１０２の内部動作を決定する為の情報であり、フレーム周波数と駆動ライン数、色数、転送データの詳細を後述する固定値ビット数などの各種パラメータを含む。
【００４８】
制御レジスタ１０５は、システムインタフェース１０３から受信する転送データの前記固定値ビット数の情報を保持する固定値ビット数設定レジスタ（ＦＢＳＲＥＧ）１０５Ａ、表示ＲＡＭ１１１〜１１４への転送先アドレス（転送開始の水平方向アドレス及び垂直方向アドレスと転送終了の水平方向アドレス及び垂直方向アドレス）を指定する転送先アドレスレジスタ（ＴＡＲＥＧ）１０５Ｂ、インストラクションレジスタ（ＩＮＳＴＲＥＧ）１０５Ｃなどの制御レジスタを有し、インストラクションレジスタ１０５Ｃにロードされたインストラクションに従って内部制御信号を生成し、レジスタ１０５Ａの設定値はマスタ演算部１０６に、レジスタ１０５Ｂの設定値は表示ＲＡＭ制御部１１５に与えられ、それらに従って各部の動作が制御される。
【００４９】
表示データは表示ＲＡＭ制御部１１５に供給され、表示ＲＡＭ制御部１１５はレジスタ１０５Ｂに設定されたアドレスに従って表示データを表示ＲＡＭ１１１〜１１４に内部転送する。具体的には、ディスプレイパネル１０１に向かって、左上から水平方向に順番に転送される表示データを、４個の表示ＲＡＭ１１１、１１２、１１３、１１４に分配して格納する。さらに、ＣＰＵから転送される表示データは、前後するフレーム間の変化分のみ転送される為、表示データを表示ＲＡＭ１１１〜１１４内の対応するアドレス領域に格納する制御を実施する。フレーム間の変化分のアドレスは転送先アドレスレジスタ（ＴＡＲＥＧ）１０５Ｂに予め設定されて表示ＲＡＭ制御部１１５に供給される。
【００５０】
タイミングコントローラ１０４は、ドットカウンタを有しており、ディスプレイドライバ１０２の外部から供給される図示を省略するドットクロックをカウントすることでラインクロック（水平同期クロック）を生成する。このラインクロックに基づいて、後述するデータ演算部１０７〜１１０からマスタ演算部１０６へのデータ転送タイミングが規定される。
【００５１】
表示ＲＡＭ１１１〜１１４は、トータルで１フレーム分の記憶容量を有し、表示ＲＡＭ制御部１１５から転送される表示データが蓄積される。これにより、静止画を表示する場合には、データ演算部１０７〜１１０が随時表示ＲＡＭ１１１〜１１４から表示データを読み出せば、ディスプレイドライバ１０２は表示制御が可能である為、表示タイミングに同期して常に表示データをＣＰＵから受取ることを必要とせず、ＣＰＵからディスプレイドライバ１０２間のデータ転送を一時的に停止することが可能である。また、動画を表示する場合には、上述のように、前後するフレーム間の変化分のみをＣＰＵからデータ転送すれば良い為、データ転送電力を削減することが可能である。ここでは、表示ＲＡＭ１１１〜１１４は４個設置することを前提とし、１個ずつの表示ＲＡＭ１１１、１１２、１１３，１１４は、１／４フレーム分の表示データを格納するものとする。
【００５２】
データ演算部１０７（１０８、１０９、１１０）は、表示ＲＡＭ１１１（１１２、１１３、１１４）から表示データを読み出し、表示データを制御レジスタ１０５から転送される固定値ビット数ｎに応じて、下位ｎビットを固定値とするデータに置換して、マスタ演算部１０６に転送する。マスタ演算部１０６は供給されたデータを用いて後述のデータ調整係数を算出して、データ演算部１０７（１０８，１０９，１１０）に返す。データ演算部１０７（１０８，１０９，１１０）は再び表示ＲＡＭ１１１（１１２、１１３、１１４）から表示データを読み出し、読み出した表示データを、マスタ演算部１０６から転送されたデータ調整係数に基づいて調整し、後述する信号線駆動部１１７（１１８、１１９、１２０）に転送する。
【００５３】
マスタ演算部１０６は、データ演算部１０７〜１１０から入力されるデータに基づいてヒストグラム解析を実施し、その結果得られる特徴データで表示データの調整量を算出する。そして、算出したデータ調整係数をデータ演算部１０７〜１１０に転送する。調整量についてはその具体例を後で説明するが、例えばデータの階調度伸張とバンクライトの輝度低減制御に、又はコントラストの伸張制御などに用いられる。なお、取得したヒストグラムデータは、タイミングコントローラから入力されるＶｓｙｎｃに同期して、リセットされるものとする。要するに、ヒストグラムデータは表示フレーム単位で形成される。
【００５４】
階調電圧生成部１１６は、外部から設定される電源電圧ＶＤＨを基準に、抵抗分割等で複数の階調表示を実現する為のアナログの階調電圧レベルを生成し、後述する信号線駆動部１１７〜１２０に入力する。
【００５５】
信号線駆動部１１７（１１８、１１９、１２０）は、レベルシフタ、セレクタ回路、ディスプレイパネル１０１の信号線に階調電圧を印加する為のバッファ回路で構成される。内部動作を詳細に説明すると、レベルシフタは、データ演算部１０７（１０８、１０９、１１０）から転送されるデジタルの表示データを後段のセレクタ回路の動作電圧に変換し、セレクタ回路は、電圧レベルが変換された表示データを使用して、階調電圧生成部１１６から入力される複数のアナログ階調電圧から１レベルを選択する。つまり、ＤＡコンバータの役割を果たす。ここで得られたアナログの階調電圧がバッファ回路により、ディスプレイパネル１０１内の画素電極に印加され、その表示輝度を制御することになる。
【００５６】
図２Ａにはマスタ演算部１０６とデータ演算部１０７（１０８、１０９、１１０）内部の構成が例示される。２０１は表示ＲＡＭ読み出し部、２０２は下位ｎビット固定部、２０３は乗算部、２０４は乱数発生回路、２０５は計数データ生成部、２０６はヒストグラム計数部、２０７は調整計数計算部である。
【００５７】
下位ｎビット固定部２０２は、前述の制御レジスタ１０５に含まれる固定値ビット数設定レジスタ（ＦＢＳＲＥＧ）１０５Ａの設定値に応じて、表示ＲＡＭ読み出し部２０１によって表示ＲＡＭ１１１（１１２，１１３，１１４）から読み出されて転送される表示データの下位ｎビットを論理値０（Ｌｏｗレベル）に設定する。図２Ｂは、設定値別の下位ｎビット固定部２０２における入力と出力の関係を例示したものである。まず、設定値が、２’ｂ００の場合、表示ＲＡＭの読み出しデータである入力を例えば、８’ｂ１１１１１１１１とすると、下位ビットに対する論理０の強制的な固定を行わないものとする。そして、設定値が、２’ｂ０１の場合、入力に対して、下位１ビットを論理値０（Ｌｏｗレベル）に固定して出力し、その設定値が大きいほど、論理値０（Ｌｏｗレベル）に固定する下位ビット幅を増やすものとする。なお、ここでは固定値ビット数設定レジスタ（ＦＢＳＲＥＧ）１０５Ａの設定値を２ビットとしたが、これに限るものではなく、２ビット以外であっても構わない。
【００５８】
乱数発生回路２０４は、前述の制御レジスタ１０５に含まれる固定値ビット数設定レジスタ（ＦＢＳＲＥＧ）１０５Ａの設定値を受け、そのビット数に応ずるビット数の乱数を発生させ、計数データ生成部２０５に転送する。この乱数は、例えば線形帰還シフトレジスタ方式を用いた擬似乱数とする。ただし、線形帰還シフトレジスタ方式に限られるものではなく、その他の方式であっても構わない。
【００５９】
計数データ生成部２０５は、下位ｎビット固定部２０２から転送される表示データに前述の乱数発生回路２０４から転送されるｎビットの乱数を加算し、欠落したビット幅、すなわち固定値０に強制された下位ｎビットを上記乱数で補完する役割を果たす。ここでのデータ補完は、欠落分のビット幅が等確率で存在すると近似して実施するものである。
【００６０】
ヒストグラム計数部２０６は、タイミングコントローラ１０４からフレーム期間を規定する垂直同期信号Ｖｓｙｎｃと、計数データ生成部２０５からの表示データが入力され、表示データを計数してヒストグラムを生成する。例えば階調番号＃０から階調何号＃２５５の階調番号毎の画素数の度数分布のデータを生成する。ヒストグラム計数部２０６は垂直同期信号Ｖｓｙｎｃに同期してリセットされる制御とし、これによりフレーム単位でのヒストグラムデータを取得する。そして、取得したヒストグラムデータに基づいて、任意の選択データ値を導出する。この導出の一例を挙げると、選択データ値は、高輝度側から全表示データの１０％のデータ量に相当する分布位置の階調番号とする。このようにして取得した選択データ値を調整係数計算部２０７に転送する。
【００６１】
調整係数計算部２０７は、ヒストグラム計数部２０６から転送される選択データ値を使用して、例えば表示データがＲＧＢそれぞれ８ビットの場合は、２５５÷選択データ値の計算を実施し、表示データ調整係数を算出する。例えば選択データ値の階調番号が＃２５０であれば表示データ調整係数は２５５÷２５０となる。
【００６２】
乗算器２０３は、表示ＲＡＭ読み出し部２０１から転送される表示データと調整係数計算部２０７から転送される表示データ調整係数の乗算を行う。この例の場合には乗算によって表示データは高輝度側に伸張される。これにより、表示データの輝度が高輝度側にシフトされる。換言すれば、高輝度側にコントラストが増大される。当然、階調番号＃２５５を超える部分のデータは全て階調番号＃２５５のデータとされる。
【００６３】
尚、選択データ値は、低輝度側から全表示データの１０％のデータ量に相当する分布位置の階調番号としても良い。例えば選択データ値の階調番号が＃５であれば、前出の調整係数計算部２０７は、２５５／（２５５−選択データ値）の計算を実施し、表示データ調整係数を算出する。例えば選択データ値の階調番号が＃５であれば表示データ調整係数は２５５／２５０となる。また、この場合、前出の乗算器２０３は、２５５−調整係数×（２５５−表示データ）の演算を行う。これにより、表示データの輝度が低輝度側にシフトされる。換言すれば、低輝度側にコントラストを増大される。当然、階調番号＃５以下のデータは全て階調番号＃０のデータとされる。
【００６４】
上記ディスプレイドライバ１０２の構成によれば以下の作用効果を得ることができる。
【００６５】
（１）データ演算部１０７〜１１０からマスタ演算部１０６への転送データの下位ｎビットを固定値に設定することにより、マスタ演算部へのデータ転送に際してバス上での電圧変動を部分的に抑制することができる。これにより、マスタ演算部１０６とデータ演算部１０７〜１１０間のデータバスにおける消費電力を削減することができる。例えば、ＲＧＢそれぞれの表示データを８ビットとすると、設定値を２’ｂ１０とした場合、データ転送電流を平均で３／４に削減することができる。
【００６６】
（２）ディスプレイシステムにおいては、ＣＰＵから表示データを転送する際の電力が大きく、例えばモバイル向けでは、静止画における転送電力削減を目的に、ディスプレイドライバに表示ＲＡＭを搭載する。これにより、ＣＰＵは更新される画素の表示データを転送するだけで良くなり、ディスプレイドライバは搭載した表示ＲＡＭからデータを読み出すことで表示を更新することができる。上記ディスプレイドライバ１０２はこの観点に依拠するものであり、表示ＲＡＭ１１１〜１１４を搭載する。特に表示ＲＡＭは１１１〜１１４のようにディスプレイパネルの長辺に沿って分散配置してある。これは、デザイン性などの観点よりディスプレイモジュールに対してはディスプレイドライバを狭額縁の如く配置する要求が大きく、これに対応する為には、ディスプレイドライバは、チップ短辺は小さくする必要があり、その一方で、出力ピン数はディスプレイパネルの解像度にあわせた数になる為、長辺は長くなる。このため、ディスプレイドライバは極端に長細いチップ形状になるため、表示ＲＡＭを複数に分割し、分散配置する必要があるからである。分散配置により、ディスプレイパネルに対する駆動端子の位置に応じて表示ＲＡＭから信号線駆動部までの距離が大きく相違して不所望な信号伝播遅延が大きくなることを抑制することができる。これを前提とするとき、表示ＲＡＭから表示データを読み出す処理は、ヒストグラムを生成して調整係数を演算するときと、演算された調整係数を表示データに乗算するときに、夫々行わなければならない。そして、フレーム単位でヒストグラムを生成して調整係数を演算するマスタ演算部は分散配置することが望ましくない。このとき、分割した表示ＲＡＭ１１１〜１１４の近傍に夫々対応させて分割したデータ演算部１０７〜１１０を配置し、フレーム単位でヒストグラムを生成して調整係数を演算するマスタ演算部にはデータ演算部１０７〜１１０からの転送データの下位ｎビットを固定値に設定して低消費電力を測る。これによって、表示ＲＡＭを分散配置する要求を満足させながら、表示データから調整係数を求めて加工する処理を追加するときに低消費電力を実現することができる。
【００６７】
（３）また、マスタ演算部１０６はデータ演算部１０７〜１１１から表示データを並列的に受けて並列演算処理を行なえば、ディスプレイパネルの表示解像度が何倍になっても、マスタ演算部１０６の動作速度を変更する必要はない。ディスプレイパネル１０１の高解像度化の傾向に対して、容易に対応することが可能になる。
【００６８】
なお、データ演算部１０７〜１１０を４個に分割設置した例で説明したが、この分割数に限られるものではなく、分割数は２個以上であれば４個以外であっても構わない。さらにデータ演算部１０７〜１１０からマスタ演算部１０６への転送データのうち、値を０（Ｌｏｗレベル）、または１（Ｈｉｇｈレベル）に固定するビット幅ｎはレジスタで設定できるものとして説明したが、ビット幅ｎは予め決められた値にしても構わない。また、本発明では、走査線駆動回路１２１はディスプレイドライバ１０２に内蔵することを前提に説明したが、それぞれは独立したチップであっても構わないし、ディスプレイパネル１０１に内蔵しても構わない。
【００６９】
図３には表示データの調整量に基づいて液晶パネルのバックライト制御を行うことが可能なディスプレイドライバが例示される。個々ではディスプレイパネルとしてバックライトが必須な液晶パネルを用いる。３０１は液晶パネル、３０２は液晶ドライバ、３０３はバックライトモジュール、３０４はバックライト制御マスタ演算部、３０５はＰＷＭ回路、３０６はバックライト電源回路である。
【００７０】
液晶パネル３０１は、液晶ドライバ３０２から印加される電圧レベルでその表示輝度が制御されるものであり、例えば画素毎にＴＦＴが配置され、これに対して信号線と走査線がマトリクス状に配線されるアクティブマトリクス型のパネルとする。
【００７１】
液晶ドライバ３０２は、液晶パネル３０１内の走査線に線順次でＴＦＴをＯＮ状態にする走査パルスを印加し、信号線を介してＴＦＴのソース端子に接続された画素電極に表示階調を制御する為の階調電圧を印加する。なお、画素電極に印加された階調電圧により、液晶分子にかかる実効値が変化し、表示輝度は制御されるものとする。
【００７２】
バックライトモジュール３０３は、バックライトを構成する発光素子に流れる電流量でその光量は決定され、外部から、例えば液晶ドライバ３０２から入力されるパルス信号でその発光動作はＯＮ／ＯＦＦ制御されるものとする。
【００７３】
バックライト制御マスタ演算部３０４は、基本動作は図１のマスタ演算部１０６と同様であるが、追加でバックライトモジュール３０３の発光輝度を調整する為の信号発生器を有する。ＰＷＭ回路３０５は、バックライト制御マスタ演算部３０４から転送されるバックライト設定値をパルス幅に変調する。具体的には、内蔵するカウンタでタイミングコントローラ１０４から転送されるドットクロックをカウントし、同じく内蔵した比較器でカウンタ値と前述のバックライト設定値を比較する。これにより、バックライト設定値と同数のクロック時間の間、Ｈｉｇｈ電圧となるバックライト制御パルスが生成できる。
【００７４】
バックライト電源回路３０６は、内蔵したレベルシフタでＰＷＭ回路３０５から転送される電源電圧（Ｖｃｃ）−グランド電圧（ＧＮＤ）間のレベルのバックライト制御パルスをバックライトモジュール３０３の動作電圧に変換する。そして、電圧変換後のバックライト制御パルスがバックライトモジュール３０３に入力され、その光量は表示データに応じて制御されるものとする。
【００７５】
なお、図３において図１と同様の機能を有する回路ブロックにはそれと同じ参照符号を付してその詳細な説明を省略する。
【００７６】
図４Ａにはバックライト制御部のマスタ演算部３０４とデータ演算部１０７〜１１０の詳細が例示される。図４Ａにおいて４０１は信号選択部である。図４Ａにおいて図２Ａと同様の機能を有する回路ブロックにはそれと同じ参照符号を付してその詳細な説明を省略する。
【００７７】
信号選択部４０１は、ヒストグラム計数部２０６から転送される選択データ値２０６Ａに基づいて、バックライト光量を示す整数値を選択する選択信号を形成する。ここでの選択データ値２０６Ａとは、前述したように、高輝度側から全表示データの例えば１０％のデータ量に相当する分布位置の階調番号とする。選択データ値に対応する選択信号は例えば図４Ｂのテーブルを用いて生成する。選択データ値（特徴データ）２０６Ａに対応する選択信号として発光率が示される。例えば選択データ値が２３５だった場合のバックライト設定値は９２（％）とする。２３５／２５５≒９２である。ここで選択したバックライト設定値は前述したＰＷＭ回路３０５へ転送され、バックライト制御パルスに変換された後、バックライト電源回路３０６を介してバックライトモジュール３０３の光量を制御することになる。
【００７８】
図３のディスプレイドライバにおいても図１と同様の効果を得ることができる。更に、画像データの伸張制御に応じて、その伸張係数である調整係数の逆数に応ずる選択信号によってバックライトの減光制御を行うから、バックライトの消費電力も併せて少なくすることができる。
【００７９】
なお、バックライトモジュールの光量はバックライト制御パルスで制御するものとして説明したが、同様の制御が可能であればアナログの電圧レベルで制御されるものであっても構わない。また、データ演算部を４個に分割設置した例で説明したが、この分割数に限られるものではなく、分割数は２個以上であれば４個以外であっても構わない。さらにデータ演算部からマスタ演算部へ転送データのうち、値を０（Ｌｏｗレベル）、または１（Ｈｉｇｈレベル）に固定するビット幅ｎはレジスタで設定できるものとして説明したが、ビット幅ｎは予め決められた値にしても構わない。また、本発明では、走査線駆動回路と電源回路は液晶ドライバに内蔵することを前提に説明したが、それぞれは独立したチップであっても構わないし、液晶パネルに内蔵しても構わない。
【００８０】
図５には１つの表示パネルに対して液晶ドライバを複数設置し、液晶パネルの表示制御信号発生用ＬＳＩであるタイミングコントローラで表示データの調整を実施する場合に、タイミングコントローラと液晶ドライバ間のデータバスで発生する消費電力を削減する例が示される。特に図１の例は携帯電話などに代表されるモバイル機器の表示制御を想定しているが、ここではテレビ等のような大きな画面への表示制御を想定し、動画表示を主体とする場合について考えている。
【００８１】
図５において、５０１は液晶パネル、５０２はタイミングコントローラ、５０３〜５０５は液晶ドライバ、５０６〜５０８はバックライトユニット、５０９はＰＷＭ回路、５１０バックライト電源回路、５１１は制御レジスタ、５１２はマスタ演算部、５１３〜５１５はデータ演算部、５１６〜５１８はラインメモリ、５１９〜５２１は信号線駆動部である。
【００８２】
液晶パネル５０１は、図３と同様にアクティブマトリクス型であるが、画面サイズと解像度は、例えばサイズは５インチ以上、解像度はＸＧＡ以上とする。ただし、ここで挙げたサイズ、解像度に限定されるものではなく、前述したように、液晶ドライバ５０３〜５０５を複数設置する必要があるサイズ、解像度のパネルとする。
【００８３】
タイミングコントローラ５０２は、前述したように、液晶パネル５０１の表示制御信号発生用半導体集積回路（ＬＳＩ）である。ドットカウンタを有しており、ドットクロックをカウントすることでラインクロックを生成する。さらに、表示データに関しては、データ最適化のために、ヒストグラム解析を実施するものとする。
【００８４】
液晶ドライバ５０３〜５０５は、同一の構成を有するチップをｍ個設置するものとし、タイミングコントローラ５０２から入力される水平ライン毎の表示データから、担当する信号線に対応する表示データのみを取り込む。そして、格納された表示データを調整した後、アナログの階調電圧に変換して信号線に印加する。
【００８５】
バックライトユニット５０６〜５０８は、１個の液晶パネル５０１に対して、複数に分割されたエリア毎に設置するものとし、それぞれが独立で発光輝度が制御されるものとする。
【００８６】
ＰＷＭ回路５０９は、基本動作は図３におけるＰＷＭ回路と同様であるが、入出力が１系統だけではなく、バックライトユニット５０６〜５０８に対応した数の入出力対を有する点が異なる。
【００８７】
バックライト電源回路５１０は、前述のＰＷＭ回路５０９と同様に、基本動作は第２の実施例におけるＰＷＭ回路と同様であるが、入出力が１系統だけではなく、バックライトユニット５０６〜５０８に対応した数の入出力対を設置する点が異なる。
【００８８】
制御レジスタ５１１は、ラッチ回路を内蔵し、外部から受信する転送データの固定値ビット幅の情報を保持する固定ビット幅設定レジスタを有する。
【００８９】
マスタ演算部５１２は、基本構成は第２の実施例におけるバックライト制御マスタ演算部３０４と同様であるが、液晶ドライバ５０３〜５０５ではなく、タイミングコントローラ５０２に内蔵する点が異なる。したがって、マスタ演算部５１２は、各液晶ドライバ５０３〜５０５に内蔵したデータ演算部５１３〜５１５から転送されるデータに基づいて、ヒストグラムを計数する。ヒストグラムの生成に当たっては。ラインメモリからライン単位で供給される画像データに対して、順次その階調番号毎の画素数をカウントしていき、１フレーム単位でヒストグラムを生成する。
【００９０】
データ演算部５１３〜５１５は、基本動作は図３の例におけるデータ演算部１０７〜１１０と同様であるが、図４Ａの例と比較すれば、液晶ドライバ５０３（５０４、５０５）に対して１個ずつデータ演算部を設置する点が異なる。また、前述したように、下位ｎビットが固定値に置換された転送データは液晶ドライバ５０３（５０４、５０５）と別チップであるタイミングコントローラに転送される。
【００９１】
ラインメモリ５１６〜５１８は、担当する信号線に対応する表示データを格納するものであり、２水平ラインを液晶ドライバ数ｍで分割したデータ量に相当する領域を有する。ここでは、テレビ等への表示制御を想定しているから静止画の単なる差分を表示データとして受けることはなく、これに従ってタイミングコントローラ５０２も図１のように差分表示データを転送先アドレスに応じて振り分ける制御を必要としない。それに従って表示ＲＡＭも上述のラインメモリとされる。
【００９２】
信号線駆動部５１９〜５２１は、基本動作は図１における信号線駆動部１１７〜１２０と同様であるが、図５の例であれば、液晶ドライバ５０３（５０４、５０５）に対して１ブロックずつ設置する点が異なる。
【００９３】
なお、図５に示したその他の回路ブロックは、図１および図３の例と同様の構成である為、ここではその詳細な説明は省略する。
【００９４】
次に、タイミングコントローラ５０２と液晶ドライバ５０３〜５０５における動作について説明する。
【００９５】
まず、システムからタイミングコントローラ５０２に入力されるデータのうち、転送データの固定値ビット幅の情報は、制御レジスタ５１１に格納され、液晶ドライバ５０３〜５０５に転送される。また、システムからシリアルに入力される表示データは、液晶ドライバ５０３〜５０５に内蔵されたトータルで２ライン分のラインメモリ５１６〜５１８に順次転送される。ここで、データ演算部５１３〜５１５は、対応するラインメモリから、担当する１ライン分の表示データを読み出し、制御レジスタ５１１に格納された固定値ビット幅の情報に基づいて、下位ｎビットを固定値に置換したデータを作成する。作成されたデータは、マスタ演算部５１２に転送される。マスタ演算部５１２における内部動作は、図３の例におけるバックライト制御マスタ演算部３０４と同様であり、データ演算部５１３〜５１５にはデータ伸張係数、ＰＷＭ回路５０９にはバックライト設定値を転送する。
【００９６】
以上により、図５の構成においても図１の場合と同様に、液晶パネル５０１の解像度（画素数）が大きくなっても、マスタ演算部５１２におけるデータ処理能力を対応させることが容易である。また、タイミングコントローラ５０２と液晶ドライバ５０３、５０４、５０５への転送データの下位ｎビットは固定値に設定されて電圧変動が抑制される為、タイミングコントローラ５０２と液晶ドライバ５０３、５０４、５０５間のデータバスにおける消費電力を削減することができる。例えば、ＲＧＢそれぞれの表示データを８ビット、設定値を２’ｂ１０とした場合、データ転送電流を平均で３／４に削減することができる。
【００９７】
なお、本実施例では、液晶ドライバからタイミングコントローラへの転送データのうち、値を０（Ｌｏｗレベル）、または１（Ｈｉｇｈレベル）に固定するビット幅ｎはレジスタで設定できるものとして説明したが、ビット幅ｎは予め決められた値にしても構わない。また、本発明では、走査線駆動回路と電源回路は液晶ドライバに内蔵することを前提に説明したが、それぞれは独立したチップであっても構わないし、液晶パネルに内蔵しても構わない。
【００９８】
図６には図５の変形例が示される。図６の例は、表示パネルのサイズ及び解像度が増加し、液晶ドライバを複数設置する必要がある場合に、一つのドライバにタイミングコントローラ及びマスタ演算部などを集約したものである。図６も図５と同様に、テレビ等のような大きな画面への表示制御を想定し、動画表示を主体とする場合について考えている。
【００９９】
図６において、６０１〜６０２は液晶ドライバ、６０３はタイミングコントローラ、６０４はマスタ演算部である。
【０１００】
液晶ドライバ６０１〜６０２はｍ個設置され、その一つの液晶ドライバ６０１は、図１と同様にタイミングコントローラ６０３、制御レジスタ１０５、ＰＷＭ回路３０５、バックライト電源回路３０６及びマスタ演算部６０４を内蔵してマスタとされ、それ以外の（ｍ−１）個の液晶ドライバ６０２はそれらを備えずスレーブとされる。全ての液晶ドライバは、マスタとされる液晶ドライバ６０１に内蔵したタイミングコントローラ６０３が出力するタイミング信号に同期して動作するものとする。なお、スレーブとされる液晶ドライバ６０２にはマスタとされる液晶ドライバ６０１と同じ回路構成のものを採用してもよいが、その場合、スレーブとされる液晶ドライバ６０２のタイミングコントローラ、制御レジスタ、ＰＷＭ回路、バックライト電源回路及びマスタ演算部の動作を抑止するものとする。
【０１０１】
タイミングコントローラ６０３は、基本動作は図５におけるタイミングコントローラ５０２と同様であるが、液晶ドライバ６０１〜６０２に内蔵する点が異なる。
【０１０２】
マスタ演算部６０４は、基本動作は図３におけるバックライト制御マスタ部３０４と同様であるが、ヒストグラム計数する対象データは、液晶ドライバ６０１〜６０２から入力される点が異なる。
【０１０３】
なお、図６に示されるその他のブロックは、図５の例と同様のであるからその説明な説明は省略する。
【０１０４】
次に、液晶ドライバ６０１〜６０２の詳細な動作について説明する。まず、システムから液晶ドライバ６０１に入力されるデータのうち、転送データの固定値ビット幅の情報は、制御レジスタ１０５に格納され、スレーブ設定の液晶ドライバ６０２に転送される。また、システムからシリアルに入力される表示データは、タイミングコントローラ６０３を介して、液晶ドライバ６０１〜６０２に内蔵されたトータルで２ライン分のラインメモリ５１６〜５１８に順次転送される。ここで、データ演算部５１３〜５１５は、対応するラインメモリから、担当する１ライン分の表示データを読み出し、制御レジスタ５１１に格納された固定値ビット幅の情報に基づいて、下位ｎビットを固定値に置換したデータを作成し、マスタ演算部６０４に転送する。マスタ演算部６０４における内部動作は、図５におけるマスタ演算部５１２と同様であり、データ演算部５１３〜５１５にはデータ伸張係数、ＰＷＭ回路３０５にはバックライト設定値を転送する。
【０１０５】
以上のような回路構成と動作により、液晶パネル５０１の解像度が大きくなったとしても、マスタ演算部６０４におけるデータ処理能力を対応させることが容易である。また、スレーブ設定の液晶ドライバ６０２からマスタ設定の液晶ドライバ６０１への転送データの下位ｎビットは固定値に設定されて電圧変動が抑制される為、スレーブ設定の液晶ドライバ６０２とマスタ設定の液晶ドライバ６０１間のデータバスにおける消費電力を削減することができる。例えば、ＲＧＢそれぞれの表示データを８ビット、設定値を２’ｂ１０とした場合、データ転送電流を平均で３／４に削減することができる。
【０１０６】
なお、本実施例では、スレーブ設定の液晶ドライバからマスタ設定の液晶ドライバへの転送データのうち、値を０（Ｌｏｗレベル）、または１（Ｈｉｇｈレベル）に固定するビット幅ｎはレジスタで設定できるものとして説明したが、ビット幅ｎは予め決められた値にしても構わない。また、本発明では、走査線駆動回路と電源回路は液晶ドライバに内蔵することを前提に説明したが、それぞれは独立したチップであっても構わないし、液晶パネルに内蔵しても構わない。
【０１０７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば表示駆動装置が持つ全ての表示ＲＡＭは１フレーム分に対応するものであってもよいし、また、大画面表示制御のような場合には１フレームの複数走査線分のラインメモリであってもよい。
【０１０８】
本発明は、表示データの分析、例えばヒストグラム解析の結果に基づいた高画質化処理、あるいはバックライト制御が低消費電力で実現でき、利用範囲もモバイル向けから大型ＴＶ向けのディスプレイの駆動制御にまで適用可能である。
【図面の簡単な説明】
【０１０９】
【図１】図１は本発明の表示駆動装置の一例に係るディスプレイドライバを例示するブロック図である。
【図２Ａ】図２Ａはマスタ演算部とデータ演算部内部の構成を例示するブロック図である。
【図２Ｂ】図２Ｂは設定値別の下位ｎビット固定部における入力と出力の関係を例示する説明図である。
【図３】図３は表示データの調整量に基づいて液晶パネルのバックライト制御を行うことが可能なディスプレイドライバを例示するブロック図である。
【図４Ａ】図４Ａはバックライト制御部のマスタ演算部とデータ演算部の詳細を例示するブロック図である。
【図４Ｂ】図４Ｂは選択データ値とこれに対応する選択信号を例示するテーブルの説明図である。
【図５】図５は１つの表示パネルに対して液晶ドライバを複数設置し、液晶パネルの表示制御信号発生用ＬＳＩであるタイミングコントローラで表示データの調整を実施する場合に、タイミングコントローラと液晶ドライバ間のデータバスで発生する消費電力を削減する例を示すブロック図である。
【図６】図６は図５の変形例として表示パネルのサイズ及び解像度が増加し、液晶ドライバを複数設置する必要がある場合に、一つのドライバにタイミングコントローラ及びマスタ演算部の機能を集約した例を示すブロック図である。
【符号の説明】
【０１１０】
１０１…ディスプレイパネル
１０２…ディスプレイドライバ
１０３…システムインタフェース
１０４…タイミングコントローラ
１０５…制御レジスタ
１０５Ａ…固定値ビット数設定レジスタ（ＦＢＳＲＥＧ）
１０５Ｂ…転送先アドレスレジスタ（ＴＡＲＥＧ）
１０５Ｃ…インストラクションレジスタ（ＩＮＳＴＲＥＧ）
１０６…マスタ演算部
１０７〜１１０…データ演算部
１１１〜１１４…表示ＲＡＭ
１１５…表示ＲＡＭ制御部
１１６…階調電圧生成部
１１７〜１２０…信号線駆動部
１２１…走査線駆動回路
２０１…表示ＲＡＭ読み出し部
２０２…下位ｎビット固定部
２０３…乗算部
２０４…乱数発生回路
２０５…計数データ生成部
２０６…ヒストグラム計数部
２０７…調整係数計算部
３０１…液晶パネル
３０２…液晶ドライバ
３０３…バックライトモジュール
３０４…バックライト制御マスタ演算部
３０５…ＰＷＭ回路
３０６…バックライト電源回路
４０１…信号選択部
５０１…液晶パネル
５０２タイミングコントローラ
５０３〜５０５…液晶ドライバ
５０６〜５０８…バックライトユニット
５０９…ＰＷＭ回路
５１０…バックライト電源回路
５１１…制御レジスタ
５１２…マスタ演算部
５１３〜５１５…データ演算部
５１６〜５１８…ラインメモリ
５１９〜５２１…信号線駆動部
６０１〜６０２…液晶ドライバ
６０３…タイミングコントローラ
６０４…マスタ演算部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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