(57)【要約】【課題】応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその作製方法を提供する。【解決手段】導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に半導体装置２４に隣接して配置される入力回路基板２６および出力回路基板２８と、半導体装置２４、入力回路基板２６および出力回路基板２８を内在し、導体ベースプレート２００上に配置された円形の枠体形状を有するセラミック壁１６と、セラミック壁１６上に配置された円形の枠形状を有するメタルシールリング１４ａと、メタルシールリング１４ａ上に配置された円形の板形状を有するセラミックキャップ１０とを備える半導体パッケージおよびその作製方法。【選択図】図３
2010186965.tif 000002
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置される回路基板と、
前記半導体装置および前記回路基板を内在し、前記導体ベースプレート上に配置された円形の枠体形状を有するセラミック又はメタルからなる壁と、
前記セラミック又はメタルからなる壁上に配置された円形の枠形状を有するメタルシールリングと、
前記メタルシールリング上に配置された円形の板形状を有するセラミックキャップと
を備えることを特徴とする半導体パッケージ。
【請求項２】
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置される入力回路基板および出力回路基板と、
前記半導体装置、前記入力回路基板および前記出力回路基板を内在し、前記導体ベースプレート上に配置された円形の枠体形状を有するセラミック又はメタルからなる壁と、
前記セラミック又はメタルからなる壁上に配置された円形の枠形状を有するメタルシールリングと、
前記メタルシールリング上に配置された円形の板形状を有するセラミックキャップと
を備えることを特徴とする半導体パッケージ。
【請求項３】
前記セラミック又はメタルからなる壁の入出力部において、前記導体ベースプレート上に、配置された絶縁層と、
前記絶縁層上に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
を備えることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記導体ベースプレートは、円形を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体パッケージ。
【請求項５】
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置される回路基板と、
前記半導体装置および前記回路基板を内在し、前記導体ベースプレート上に配置された多角形の枠体形状を有するセラミック又はメタルからなる壁と、
前記セラミック又はメタルからなる壁上に配置された前記多角形の枠形状を有するメタルシールリングと、
前記メタルシールリング上に配置された前記多角形の板形状を有するセラミックキャップと
を備えることを特徴とする半導体パッケージ。
【請求項６】
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置される入力回路基板および出力回路基板と、
前記半導体装置、前記入力回路基板および前記出力回路基板を内在し、前記導体ベースプレート上に配置された多角形の枠体形状を有するセラミック又はメタルからなる壁と、
前記セラミック又はメタルからなる壁上に配置された前記多角形の枠形状を有するメタルシールリングと、
前記メタルシールリング上に配置された前記多角形の板形状を有するセラミックキャップと
を備えることを特徴とする半導体パッケージ。
【請求項７】
前記セラミック又はメタルからなる壁の入出力部において、前記導体ベースプレート上に、配置された絶縁層と、
前記絶縁層上に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
を備えることを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記導体ベースプレートは、前記多角形を有することを特徴とする請求項１〜３のいずれか１項に記載の半導体パッケージ。
【請求項９】
前記多角形は、六角形または八角形のいずれかであることを特徴とする請求項５〜８のいずれか１項に記載の半導体パッケージ。
【請求項１０】
導体ベースプレートを形成する工程と、
前記導体ベースプレート上に半導体装置を形成する工程と、
前記導体ベースプレート上に前記半導体装置に隣接し、入出力回路基板を形成する工程と、
前記半導体装置および前記入出力回路基板を内在し、前記導体ベースプレート上に円形の枠体形状を有するセラミック又はメタルからなる壁を形成する工程と、
前記セラミック又はメタルからなる壁上に円形の枠形状を有するメタルシールリングを形成する工程と、
前記メタルシールリング上に円形の板形状を有するセラミックキャップを形成する工程と
を有することを特徴とする半導体パッケージの作製方法。
【請求項１１】
前記セラミック又はメタルからなる壁の入出力部において、前記導体ベースプレート上に絶縁層を形成する工程と、
前記絶縁層上に入力ストリップラインおよび出力ストリップラインを形成する工程と、
前記入力回路基板上に、前記入力ストリップラインに接続される入力整合回路を形成する工程と、
前記出力回路基板上に、前記出力ストリップラインに接続される出力整合回路を形成する工程と、
前記半導体装置と前記入力整合回路および前記出力整合回路をボンディングワイヤを用いて接続する工程と
を有することを特徴とする請求項１０に記載の半導体パッケージの作製方法。
【請求項１２】
前記導体ベースプレートは、円形を有することを特徴とする請求項１０または１１に記載の半導体パッケージの作製方法。
【請求項１３】
導体ベースプレートを形成する工程と、
前記導体ベースプレート上に半導体装置を形成する工程と、
前記導体ベースプレート上に前記半導体装置に隣接し、入出力回路基板を形成する工程と、
前記半導体装置および前記入出力回路基板を内在し、前記導体ベースプレート上に多角形の枠体形状を有するセラミック又はメタルからなる壁を形成する工程と、
前記セラミック又はメタルからなる壁上に前記多角形の枠形状を有するメタルシールリングを形成する工程と、
前記メタルシールリング上に前記多角形の板形状を有するセラミックキャップを形成する工程と
を有することを特徴とする半導体パッケージの作製方法。
【請求項１４】
前記セラミック又はメタルからなる壁の入出力部において、前記導体ベースプレート上に絶縁層を形成する工程と、
前記絶縁層上に入力ストリップラインおよび出力ストリップラインを形成する工程と、
前記入力回路基板上に、前記入力ストリップラインに接続される入力整合回路を形成する工程と、
前記出力回路基板上に、前記出力ストリップラインに接続される出力整合回路を形成する工程と、
前記半導体装置と前記入力整合回路および前記出力整合回路をボンディングワイヤを用いて接続する工程と
を有することを特徴とする請求項１３に記載の半導体パッケージの作製方法。
【請求項１５】
前記導体ベースプレートは、前記多角形を有することを特徴とする請求項１３または１４に記載の半導体パッケージの作製方法。
【請求項１６】
前記多角形は、六角形または八角形のいずれかであることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体パッケージの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波／ミリ波／サブミリ波帯の半導体装置に用いる半導体パッケージおよびその作製方法に関し、特に応力を緩和し、反りを低減化して大面積化可能で、信頼性が向上した、高周波に適用可能な半導体パッケージおよびその作製方法に関する。
【背景技術】
【０００２】
銅（Ｃｕ）をベースプレートとする半導体パッケージは、発熱を良好に放熱することができる一方で、半導体パッケージに搭載するアルミナ（Ａｌ2Ｏ3）製の高周波回路基板とベースプレートとの熱膨張率差のために、アルミナ製の高周波回路基板の反りや割れが生じていた。
【０００３】
アルミナ製の高周波回路基板の反りや割れを回避するために、モリブデン（Ｍｏ）と銅（Ｃｕ）を積層化して構成したラミネート構造のベースプレートが用いられているが、Ｃｕ層に挟まれたＭｏ層が熱伝導を妨げている（例えば、特許文献１参照。）。
【０００４】
アルミナ製の高周波回路基板の反りや割れを回避するための方法として、ＭｏとＣｕのコンパウンド材をベースプレートとして用いる半導体パッケージが提案されているが、ＭｏとＣｕのコンパウンド材は、例えば、Ｃｕ単体による純金属に比べて熱伝導の点で劣っている。
【０００５】
また、アルミナ製の高周波回路基板の反りや割れを回避するための別の方法として、ベースプレート全体はＭｏなどアルミナに近い熱膨張係数を持つ金属体で形成し、発熱部である半導体装置の直下のみＣｕを埋め込む構造も用いられているが、発熱部である半導体装置の搭載位置に合わせて専用パッケージを構成しなければならない。
【０００６】
また、従来の半導体パッケージにおいては、長方形のベースプレート金属の上に、長方形の枠体をロウ付けしてキャビティを形成していた。従来の半導体パッケージにおいては、枠体が長方形のために、馬の鞍状に大きな反りが生じていた。特に、長方形のベースプレート金属はその長手方向に反り、かつその上部に配置された長方形の枠体もその長手方向に反る。このため、長方形のベースプレート金属と長方形の枠体は、例えば約５０μｍ程度双曲面状に反るため、著しく信頼性を損なっていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３３３６９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその作製方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の一態様によれば、導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置される回路基板と、前記半導体装置および前記回路基板を内在し、前記導体ベースプレート上に配置された円形の枠体形状を有するセラミック又はメタルからなる壁と、前記セラミック又はメタルからなる壁上に配置された円形の枠形状を有するメタルシールリングと、前記メタルシールリング上に配置された円形の板形状を有するセラミックキャップとを備える半導体パッケージが提供される。
【００１０】
本発明の他の態様によれば、導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置される入力回路基板および出力回路基板と、前記半導体装置、前記入力回路基板および前記出力回路基板を内在し、前記導体ベースプレート上に配置された円形の枠体形状を有するセラミック又はメタルからなる壁と、前記セラミック又はメタルからなる壁上に配置された円形の枠形状を有するメタルシールリングと、前記メタルシールリング上に配置された円形の板形状を有するセラミックキャップとを備える半導体パッケージが提供される。
【００１１】
本発明の他の態様によれば、導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置される回路基板と、前記半導体装置および前記回路基板を内在し、前記導体ベースプレート上に配置された多角形の枠体形状を有するセラミック又はメタルからなる壁と、前記セラミック又はメタルからなる壁上に配置された前記多角形の枠形状を有するメタルシールリングと、前記メタルシールリング上に配置された前記多角形の板形状を有するセラミックキャップとを備える半導体パッケージが提供される。
【００１２】
本発明の他の態様によれば、導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置される入力回路基板および出力回路基板と、前記半導体装置、前記入力回路基板および前記出力回路基板を内在し、前記導体ベースプレート上に配置された多角形の枠体形状を有するセラミック又はメタルからなる壁と、前記セラミック又はメタルからなる壁上に配置された前記多角形の枠形状を有するメタルシールリングと、前記メタルシールリング上に配置された前記多角形の板形状を有するセラミックキャップとを備える半導体パッケージが提供される。
【００１３】
本発明の他の態様によれば、導体ベースプレートを形成する工程と、前記導体ベースプレート上に半導体装置を形成する工程と、前記導体ベースプレート上に前記半導体装置に隣接し、入出力回路基板を形成する工程と、前記半導体装置および前記入出力回路基板を内在し、前記導体ベースプレート上に円形の枠体形状を有するセラミック又はメタルからなる壁を形成する工程と、前記セラミック又はメタルからなる壁上に円形の枠形状を有するメタルシールリングを形成する工程と、前記メタルシールリング上に円形の板形状を有するセラミックキャップを形成する工程とを有する半導体パッケージの作製方法が提供される。
【００１４】
本発明の他の態様によれば、導体ベースプレートを形成する工程と、前記導体ベースプレート上に半導体装置を形成する工程と、前記導体ベースプレート上に前記半導体装置に隣接し、入出力回路基板を形成する工程と、前記半導体装置および前記入出力回路基板を内在し、前記導体ベースプレート上に多角形の枠体形状を有するセラミック又はメタルからなる壁を形成する工程と、前記セラミック又はメタルからなる壁上に前記多角形の枠形状を有するメタルシールリングを形成する工程と、前記メタルシールリング上に前記多角形の板形状を有するセラミックキャップを形成する工程とを有する半導体パッケージの作製方法が提供される。
【発明の効果】
【００１５】
本発明によれば、応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその作製方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図であって、（ａ）セラミックキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）セラミック壁１６、（ｄ）導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成図。
【図２】本発明の第１の実施の形態に係る半導体パッケージの模式的平面パターン構成図。
【図３】本発明の第１の実施の形態に係る高周波パッケージ装置の模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図４】本発明の第１の実施の形態の変形例に係る半導体パッケージの模式的平面パターン構成図。
【図５】本発明の第２の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図であって、（ａ）六角形状のセラミックキャップ１０、（ｂ）六角形状のメタルシールリング１４ａ、（ｃ）六角形状のセラミック壁１６、（ｄ）導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成図。
【図６】本発明の第２の実施の形態に係る半導体パッケージの模式的平面パターン構成図。
【図７】本発明の第２の実施の形態の変形例に係る半導体パッケージの模式的平面パターン構成図。
【図８】本発明の第３の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図であって、（ａ）八角形状のセラミックキャップ１０、（ｂ）八角形状のメタルシールリング１４ａ、（ｃ）八角形状のセラミック壁１６、（ｄ）導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成図。
【図９】本発明の第３の実施の形態に係る半導体パッケージの模式的平面パターン構成図。
【図１０】本発明の第３の実施の形態の変形例に係る半導体パッケージの模式的平面パターン構成図。
【図１１】第１〜第３の実施の形態およびその変形例に係る半導体パッケージを適用する半導体装置２４の全体的な模式的平面パターン構成図。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
[第１の実施の形態]
（半導体パッケージ構造）
本発明の第１の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図は、図１に示すように表される。図１（ａ）はセラミックキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）はセラミック壁１６、図１（ｄ）は導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成をそれぞれ表す。
【００１９】
第１の実施の形態に係る半導体パッケージは、図１に示すように、円形の板形状を有するセラミックキャップ１０と、円形の枠形状を有するメタルシールリング１４ａと、円形の枠体形状を有するセラミック壁１６と、導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂとを備える。
【００２０】
（導体ベースプレート２００）
第１の実施の形態に係る半導体パッケージの導体ベースプレート２００は、例えば、Ｋｏｖａｒ、銅、銅タングステン合金、銅モリブデン合金、モリブデンなどの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、ニッケル、銀、銀−白金合金、銀−パラジウム合金、金などのメッキ導体を形成してもよい。
【００２１】
（セラミック壁１６）
円形の枠体形状を有するセラミック壁１６の材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡＩＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
【００２２】
セラミック壁１６の上面には、半田付けのためのメタルシールリング１４ａを介して、ハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２３】
また、第１の実施の形態に係る半導体パッケージにおいて、円形の枠体形状を有するセラミック壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２４】
（セラミックキャップ１０）
セラミックキャップ１０は、図１に示すように、円形の平板形状を有する。
【００２５】
セラミック壁１６上にメタルシールリング１４ａを介して円形のセラミックキャップ１０を配置する。
【００２６】
結果として、第１の実施の形態に係る半導体パッケージは、図１に示すように、円形のセラミック壁１６と、セラミック壁１６上に配置されたメタルシールリング１４ａと、円形のセラミック壁１６上に円形の枠形状を有するメタルシールリング１４ａを介して配置された円形の板形状を有するセラミックキャップ１０とを備える。
【００２７】
第１の実施の形態に係る半導体セラミックパッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。
【００２８】
（平面パターン構成）
第１の実施の形態に係る半導体パッケージの模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
【００２９】
第１の実施の形態に係る半導体パッケージの構成は、例えば、図１〜図３に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、絶縁層２０上に配置された入力ストリップライン１９ａと、絶縁層２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包する円形の枠体形状を有するセラミック壁１６とを備える。
【００３０】
また、図２〜図３に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
【００３１】
また、図３に示すように、円形の枠体形状を有するセラミック壁１６上にメタルシールリング１４ａを介して円形の板形状を有するセラミックキャップ１０が配置されるが、図２では、図示を省略している。
【００３２】
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
【００３３】
導体ベースプレート２００は、例えばＣｕで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されている。
【００３４】
（半導体パッケージの作製方法）
第１の実施の形態に係る半導体パッケージの作製方法は、図１〜図５に示すように、導体ベースプレート２００を形成する工程と、導体ベースプレート２００上に半導体装置２４を形成する工程と、導体ベースプレート２００上に半導体装置２４に隣接して、入力回路基板２６および出力回路基板２８を形成する工程とを有する。
【００３５】
また、第１の実施の形態に係る半導体パッケージの作製方法は、図１〜図５に示すように、半導体装置２４および入力回路基板２６および出力回路基板２８を内在し、導体ベースプレート２００上に円形の枠体形状を有するセラミック壁１６を形成する工程と、セラミック壁１６上に円形の枠形状を有するメタルシールリング１４ａを形成する工程と、メタルシールリング１４ａ上に円形の板形状を有するセラミックキャップ１０を形成する工程とを有していても良い。
【００３６】
また、第１の実施の形態に係る半導体パッケージの作製方法は、図１〜図５に示すように、セラミック壁１６の入出力部において、導体ベースプレート２００上に絶縁層２０を形成する工程と、絶縁層２０上に入力ストリップライン１９ａおよび出力ストリップライン１９ｂを形成する工程と、入力回路基板２６上に、入力ストリップライン１９ａに接続される入力整合回路１７を形成する工程と、出力回路基板２８上に、出力ストリップライン１９ｂに接続される出力整合回路１８を形成する工程と、半導体装置２４と入力整合回路１７および出力整合回路１８をそれぞれボンディングワイヤ１２，１４を用いて接続する工程とを有していても良い。
【００３７】
第１の実施の形態に係る半導体パッケージにおいては、セラミック壁１６を円形の枠体形状とすることで、セラミック壁１６の応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００３８】
（変形例）
第１の実施の形態の変形例に係る半導体パッケージの構成は、図４に示すように、導体ベースプレート２００が、円形の板形状を有する。第１の実施の形態の変形例に係る半導体パッケージの構成は、導体ベースプレート２００の構造が異なるのみであって、その他の構成は第１の実施の形態と同様であるため、重複した説明は省略する。また、第１の実施の形態の変形例に係る半導体パッケージの作製方法も第１の実施の形態と同様であるため、重複した説明は省略する。
【００３９】
第１の実施の形態の変形例に係る半導体パッケージにおいては、導体ベースプレート２００の構造を円形の板形状とすることで、導体ベースプレート２００の応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００４０】
第１の実施の形態およびその変形例に係る半導体パッケージにおいては、応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００４１】
[第２の実施の形態]
第２の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図は、図５に示すように表される。図５（ａ）は六角形の板形状を有するセラミックキャップ１０、図５（ｂ）は六角形の枠形状を有するメタルシールリング１４ａ、図５（ｃ）は六角形の枠体形状を有するセラミック壁１６、図５（ｄ）は導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成をそれぞれ表す。
【００４２】
第２の実施の形態に係る半導体パッケージは、図５に示すように、六角形の板体形状を有するセラミックキャップ１０と、六角形の枠形状を有するメタルシールリング１４ａと、六角形の枠体形状を有するセラミック壁１６と、導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂとを備える。
【００４３】
（平面パターン構成）
第２の実施の形態に係る半導体パッケージの模式的平面パターン構成は、図６に示すように表される。また、図６のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
【００４４】
第２の実施の形態に係る半導体パッケージの構成は、例えば、図５〜図６に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、絶縁層２０上に配置された入力ストリップライン１９ａと、絶縁層２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包する六角形の枠体形状を有するセラミック壁１６とを備える。
【００４５】
また、図６に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
【００４６】
また、六角形の枠体形状を有するセラミック壁１６上にメタルシールリング１４ａを介して六角形の板形状を有するセラミックキャップ１０が配置されるが、図６では、図示を省略している。
【００４７】
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
【００４８】
導体ベースプレート２００は、例えばＣｕで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されている。
【００４９】
また、第２の実施の形態に係る半導体パッケージの作製方法も第１の実施の形態と同様である。
【００５０】
第２の実施の形態に係る半導体パッケージにおいては、セラミック壁１６を六角形の枠体形状とすることで、セラミック壁１６の応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００５１】
（変形例）
第２の実施の形態の変形例に係る半導体パッケージの構成は、図７に示すように、導体ベースプレート２００が、六角形状を有する。第２の実施の形態の変形例に係る半導体パッケージの構成は、導体ベースプレート２００の構造が異なるのみであって、その他の構成は第２の実施の形態と同様であるため、重複した説明は省略する。
【００５２】
第２の実施の形態の変形例によれば、導体ベースプレート２００の構造を六角形状とすることで、導体ベースプレート２００の応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００５３】
第２の実施の形態およびその変形例によれば、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００５４】
[第３の実施の形態]
第３の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図は、図８に示すように表される。図８（ａ）は八角形の板形状を有するセラミックキャップ１０、図８（ｂ）は八角形の枠形状を有するメタルシールリング１４ａ、図８（ｃ）は八角形の枠体形状を有するセラミック壁１６、図８（ｄ）は導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成をそれぞれ表す。
【００５５】
第３の実施の形態に係る半導体パッケージは、図８に示すように、八角形の板体形状を有するセラミックキャップ１０と、八角形の枠形状を有するメタルシールリング１４ａと、八角形の枠体形状を有するセラミック壁１６と、導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂとを備える。
【００５６】
（平面パターン構成）
第３の実施の形態に係る半導体パッケージの模式的平面パターン構成は、図９に示すように表される。また、図９のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
【００５７】
第３の実施の形態に係る半導体パッケージの構成は、例えば、図８〜図９に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、絶縁層２０上に配置された入力ストリップライン１９ａと、絶縁層２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包する八角形の枠体形状を有するセラミック壁１６とを備える。
【００５８】
また、図９に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
【００５９】
また、八角形の枠体形状を有するセラミック壁１６上にメタルシールリング１４ａを介して八角形の板形状を有するセラミックキャップ１０が配置されるが、図９では、図示を省略している。
【００６０】
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
【００６１】
導体ベースプレート２００は、例えばＣｕで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されている。
【００６２】
また、第３の実施の形態に係る半導体パッケージの作製方法も第１の実施の形態と同様である。
【００６３】
第３の実施の形態に係る半導体パッケージにおいては、セラミック壁１６を八角形の枠体形状とすることで、セラミック壁１６の応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００６４】
（変形例）
第３の実施の形態の変形例に係る半導体パッケージの構成は、図１０に示すように、導体ベースプレート２００が、八角形状を有する。第３の実施の形態の変形例に係る半導体パッケージの構成は、導体ベースプレート２００の構造が異なるのみであって、その他の構成は第３の実施の形態と同様であるため、重複した説明は省略する。
【００６５】
第３の実施の形態の変形例によれば、導体ベースプレート２００の構造を八角形状とすることで、導体ベースプレート２００の応力が緩和され、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００６６】
第３の実施の形態およびその変形例によれば、反りを低減化して大面積化可能で、信頼性が向上し、かつマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージを提供することができる。
【００６７】
（半導体装置のパターン構成）
第１〜第３の実施の形態およびその変形例に係る半導体パッケージを適用する半導体装置２４の全体的な模式的平面パターン構成は、図１１に示すように、基板１００と、基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２６およびドレイン電極１２２と、基板１００の第１表面に配置され,ゲート電極１２４、ソース電極１２６およびドレイン電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄとを備える。
【００６８】
図１１の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
【００６９】
図１１の例では、ソース端子電極Ｓ１〜Ｓ５において、基板１００の裏面からＶＩＡホールＳＣ１〜ＳＣ５が形成されて、基板１００の裏面には接地導体が形成されている。そして、回路素子を接地する場合、半導体基板１００を貫通するＶＩＡホールＳＣ１〜ＳＣ５を介して、基板１００上に設けた回路素子と基板１００の裏面に形成した接地導体とが電気的に接続される。
【００７０】
基板１００は、例えば、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかを備えていてもよい。
【００７１】
ゲート端子電極Ｇ１〜Ｇ４は、ボンディングワイヤ１２によって、例えば、半導体装置２４の周辺に配置される入力整合回路１７に接続される。同様に、ドレイン端子電極Ｄも、ボンディングワイヤ１４によって、例えば、半導体装置２４の周辺に配置される出力整合回路１８に接続される。
【００７２】
[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７３】
尚、第１〜第２の実施の形態およびその変形例において、セラミック壁１６の代わりに、メタル壁を用いることもできる。メタル壁の場合には、メタルシールリング１４ａを省略することもでき、セラミックキャップの代わりにメタルキャップを用いることもできる。
【００７４】
第２〜第３の実施の形態においては、セラミック壁１６をそれぞれ六角形、八角形の枠体形状を有する場合について開示したが、これらに限定されるものではなく、任意の多角形の枠体形状を有していても良い。
【００７５】
また、第２〜第３の実施の形態の変形例においては、導体ベースプレート２００をそれぞれ六角形、八角形の形状を有する場合について開示したが、これらに限定されるものではなく、任意の多角形の形状を有していても良い。
【００７６】
なお、本発明の半導体パッケージに実装する素子としては、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００７７】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００７８】
本発明の半導体パッケージは、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００７９】
１０…セラミックキャップ
１１，１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…セラミック壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…絶縁層
２１ａ，２１ｂ…端子電極
２４…半導体装置
２６…入力回路基板
２８…出力回路基板
１００…基板
１２２…ドレイン電極
１２４…ゲート電極
１２６…ソース電極
２００…導体ベースプレート
Ｐ１…入力端子
Ｐ２…出力端子
Ｇ１，Ｇ２，…，Ｇ４…ゲート端子電極
Ｓ１，Ｓ２，…，Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
ＳＣ１〜ＳＣ５…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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