(57)【要約】【課題】強誘電体キャパシタの下部電極の凹凸形成の制御性を向上させた半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、複数の突出部２０を有するように形成された下部電極ＬＥと、下部電極上に形成された強誘電体膜ＦＥと、強誘電体膜上に形成された上部電極ＵＥとを含む強誘電体キャパシタＦＣを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の突出部を有するように形成された下部電極と、
前記下部電極上に形成され前記下部電極の前記突出部に噛み合うように複数の突出部を有する強誘電体膜と、
前記強誘電体膜上に形成され前記下部電極の前記突出部に噛み合うように複数の突出部を有する上部電極とを含む強誘電体キャパシタを備えた半導体記憶装置。
【請求項２】
前記突出部は、前記下部電極の表面上にアイランド状に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板上に設けられたセルトランジスタと、
前記セルトランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記セルトランジスタのソースまたはドレインに接続されたコンタクトプラグとをさらに備え、
前記下部電極、前記強誘電体膜および前記上部電極は、前記層間絶縁膜および前記コンタクトプラグ上に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
半導体基板の上方に下部電極の材料を堆積し、
前記下部電極の材料の上に突出部を有する犠牲層を形成し、
前記犠牲層および前記下部電極の材料をエッチングすることによって、該犠牲層の突出部の表面形状を前記下部電極に転写し、
前記下部電極上に強誘電体膜を堆積し、
前記強誘電体膜上に上部電極を堆積し、
前記上部電極、前記強誘電体膜および前記下部電極を強誘電体キャパシタのパターンにパターニングすることを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリの微細化に伴い、データ“１”と“０”との間の信号量が益々小さくなっている。強誘電体メモリの信号量を増大させる１つの方策として、強誘電体キャパシタの電極間の対向面積を大きくすることが考えられる。
【０００３】
特許文献１または特許文献２には、導電性膜の成膜および熱処理行程よって凹凸構造を有する下部電極が開示されている。しかし、下部電極の成膜工程、および、熱処理工程では、その凹凸構造の制御が困難である。
【特許文献１】特許２００６−１９０７６５号公報
【特許文献２】特開２０００−３５７７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
強誘電体キャパシタの下部電極の凹凸形成の制御性を向上させた半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体記憶装置は、複数の突出部を有するように形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを含む強誘電体キャパシタを備えている。
【０００６】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板の上方に下部電極の材料を堆積し、前記下部電極の材料の上に突出部を有する犠牲層を形成し、前記犠牲層および前記下部電極の材料をエッチングすることによって、該犠牲層の突出部の表面形状を前記下部電極に転写し、前記下部電極上に強誘電体膜を堆積し、前記強誘電体膜上に上部電極を堆積し、前記上部電極、前記強誘電体膜および前記下部電極を強誘電体キャパシタのパターンにパターニングすることを具備する。
【発明の効果】
【０００７】
本発明による半導体記憶装置およびその製造方法は、強誘電体キャパシタの下部電極の凹凸形成の制御性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体キャパシタの構成を示す断面図である。図１では、強誘電体キャパシタの部分のみを示し、セルトランジスタについては省略されている。
【００１０】
本実施形態による強誘電体メモリは、シリコン基板１０上に形成されている。セルトランジスタ（図１では不図示）がシリコン基板１０上に設けられている。層間絶縁膜ＩＬＤがセルトランジスタを被覆するようにシリコン基板１０上に設けられている。コンタクトプラグＰＬＧ１は、層間絶縁膜ＩＬＤを貫通してシリコン基板１０に達するように設けられている。コンタクトプラグＰＬＧ１は、セルトランジスタのソースまたはドレイン拡散層の一方に接続されるように形成されている。
【００１１】
強誘電体キャパシタＦＣは、コンタクトプラグＰＬＧ１および層間絶縁膜ＩＬＤ上に設けられている。このように、コンタクトプラグＰＬＧ１上に強誘電体キャパシタＦＣが設けられ、コンタクトプラグＰＬＧ１が下部電極ＬＥとセルトランジスタとの間を接続している。この構造は、ＣＯＰ（Capacitor On Plug ）構造と呼ばれる。
【００１２】
強誘電体キャパシタＦＣは、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを含む。水素バリア膜３０が、強誘電体キャパシタＦＣの上面上および側面上に形成されている。層間絶縁膜ＩＬＤが、さらに、水素バリア膜３０上において強誘電体キャパシタＦＣの周辺を取り囲むように設けられている。
【００１３】
強誘電体キャパシタＦＣの上部電極ＵＥ上に設けられた水素バリア膜３０の一部が開口しており、コンタクトプラグＰＬＧ２が、その開口に充填されている。これにより、コンタクトプラグＰＬＧ２が上部電極ＵＥに接続されている。
【００１４】
ローカル配線ＬＩＣが層間絶縁膜ＩＬＤ、コンタクトプラグＰＬＧ２上に形成されている。ローカル配線ＬＩＣは、コンタクトプラグＰＬＧ２を介して上部電極ＵＥに電気的に接続されている。さらに、ローカル配線ＬＩＣは、ビット線方向に隣接する２つの強誘電体キャパシタの上部電極ＵＥをセルトランジスタのソースまたはドレインの他方に電気的に接続する。コンタクトプラグＰＬＧ１は、下部電極ＬＥをセルトランジスタのソースまたはドレインの一方に電気的に接続する。これにより、チェーン型の強誘電体メモリを構成することができる。尚、本実施形態は、チェーン型の強誘電体メモリに限定されず、強誘電体キャパシタを採用する強誘電体メモリの総てに適用することができる。
【００１５】
本実施形態において、下部電極ＬＥが複数の突出部２０を有するように形成されている。これに伴い、強誘電体膜ＦＥの底面は、下部電極ＬＥの突出部２０と噛み合うように凹凸を有する。また、強誘電体膜ＦＥの上面は、下部電極ＬＥの表面と同様に複数の突出部２２を有するように形成される。さらに、上部電極ＵＥの底面は、強誘電体膜ＦＥの突出部２２と噛み合うように凹凸を有する。
【００１６】
強誘電体キャパシタＦＣに凹凸を設けることによって、下部電極ＬＥと強誘電体膜ＦＥとの接触面積、並びに、上部電極ＵＥと強誘電体膜ＦＥとの接触面積が平坦な強誘電体キャパシタＦＣのそれらよりも大きくなる。即ち、本実施形態による強誘電体キャパシタＦＣの容量は従来の強誘電体キャパシタの容量よりも大きくなる。よって、強誘電体メモリの各メモリセルを微細化しても、本実施形態のメモリセルは、データ“１”とデータ“０”との信号差を大きくすることができる。また、これにより、強誘電体メモリの制御性が向上する。
【００１７】
図２〜図７を参照して、第１の実施形態による強誘電体キャパシタの製造方法を説明する。尚、図２〜図７は、模式的に表現したものであり、その縮尺は、図１または実物と異なる。
【００１８】
シリコン基板１０上にセルトランジスタ（図示せず）を形成する。セルトランジスタのゲート電極は、ワード線ＷＬとしての機能を兼ね備えている。シリコン基板１０およびセルトランジスタ上に層間絶縁膜ＩＬＤを堆積する。図２に示すように、層間絶縁膜ＩＬＤにコンタクトプラグＰＬＧ１を形成する。
【００１９】
次に、図３に示すように、層間絶縁膜ＩＬＤ上に下部電極ＬＥの材料を堆積する。下部電極ＬＥの材料は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等のいずれかを含む材料で形成される。
【００２０】
次に、図４に示すように、フォトリソグラフィ技術を用いて、下部電極ＬＥ上に犠牲層としてのフォトレジスト５の微細パターンを形成する。フォトリソグラフィ技術によれば、例えば、下部電極ＬＥ上に、約５０ｎｍの幅を有する突出部のパターンを形成することができる。このようなフォトリソグラフィ技術を用いれば、１つの強誘電体キャパシタに凹凸のパターンを形成することができる。尚、参照番号５は、フォトレジストに代えて、他の材料からなる犠牲層であってもよい。
【００２１】
次に、ＲＩＥ（Reactive Ion Etching）等を用いて、フォトレジスト５および下部電極ＬＥの上部をエッチングする。これにより、図５に示すように、フォトレジスト５の表面パターンを下部電極ＬＥに転写する。尚、下部電極ＬＥの突出部２０の高さは、エッチング時に残存させるフォトレジスト５の高さに依存して変更することができる。下部電極ＬＥの突出部２０の高さは、フォトレジスト５が総て除去されるまでエッチングすれば、最も高くなる。
【００２２】
次に、図６に示すように、下部電極ＬＥ上に強誘電体膜ＦＥを堆積する。強誘電体膜ＦＥの材料は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）等のいずれかを含む。このとき、強誘電体膜ＦＥの表面は、下部電極ＬＥの表面パターンと同様に、凹凸に形成される。さらに、強誘電体膜ＦＥ上に上部電極ＵＥを堆積する。上部電極ＵＥの材料は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２等のいずれかを含む。このとき、上部電極ＵＥの表面は、下部電極ＬＥの表面パターンおよび強誘電体膜ＦＥの表面パターンと同様に、凹凸に形成される。
【００２３】
次に、図７に示すように、上部電極ＵＥ，強誘電体膜ＦＥおよび下部電極ＬＥをエッチングすることによって、強誘電体キャパシタＦＣを形成する。例えば、上部電極ＵＥ，強誘電体膜ＦＥおよび下部電極ＬＥは、約０．４μｍ四方の大きさであり、突出部は、約５０ｎｍの幅を有する。
【００２４】
その後、図１に示すように、水素バリア膜３０を強誘電体キャパシタＦＣの上面および側面上に堆積し、さらに層間絶縁膜ＩＬＤを水素バリア膜３０上に堆積する。上部電極ＵＥに達するコンタクトプラグＰＬＧ２を形成する。コンタクトプラグＰＬＧ２上にローカル配線ＬＩＣを形成する。さらに、層間絶縁膜およびビット線を形成する。これにより、本実施形態による強誘電体メモリが完成する。
【００２５】
図８は、第１の実施形態による下部電極ＬＥ、強誘電体膜ＦＥまたは上部電極ＵＥの突出部２０のパターンを示す平面図である。図８では、突出部２０は、下部電極ＬＥの表面上にストライプ状に形成されている。下部電極ＬＥの表面パターンに伴い、強誘電体膜ＦＥおよび上部電極ＵＥの表面または底面形状は、ストライプ状に形成されている。
【００２６】
図９は、突出部２０の他のパターンを示す平面図である。図９では、突出部２０は、下部電極ＬＥの表面上にアイランド状かつマトリクス状に形成されている。下部電極ＬＥの表面パターンに伴い、強誘電体膜ＦＥおよび上部電極ＵＥの表面または底面形状は、ストライプ状に形成されている。
【００２７】
図１０（Ａ）および図１０（Ｂ）では、突出部２０は、下部電極ＬＥの表面上にストライプ状に形成されている。しかし、図１０（Ａ）に示す突出部２０と図１０（Ｂ）に示す突出部２０とは、互いに形状が異なる。
【００２８】
図１０（Ａ）では、突出部２０は、先端が細く尖った形状を有する。この場合、フォトレジスト５の表面パターンを下部電極ＬＥに転写するときに、ＣＤＥ（Chemical Dry Etching）あるいはウェットエッチング等の等方性エッチングを用いればよい。
【００２９】
図１０（Ｂ）では、突出部２０は、直方体の形状を有する。この場合、フォトレジスト５の表面パターンを下部電極ＬＥに転写するときに、ＲＩＥ等の異方性エッチングを用いればよい。
【００３０】
図１１（Ａ）および図１１（Ｂ）では、突出部２０は、下部電極ＬＥの表面上にアイランド状かつマトリクス状に形成されている。しかし、図１１（Ａ）に示す突出部２０と図１１（Ｂ）に示す突出部２０とは、互いに形状が異なる。
【００３１】
図１１（Ａ）では、突出部２０は、先端が細く尖った円錐形状を有する。この場合、フォトレジスト５の表面パターンを下部電極ＬＥに転写するときに、ＣＤＥ（Chemical Dry Etching）あるいはウェットエッチング等の等方性エッチングを用いればよい。
【００３２】
図１１（Ｂ）では、突出部２０は、円柱形状を有する。この場合、フォトレジスト５の表面パターンを下部電極ＬＥに転写するときに、ＲＩＥ等の異方性エッチングを用いればよい。
【００３３】
（第２の実施形態）
第２の実施形態では、図１２に示すように、下部電極ＬＥの表面に突出部２０を形成するために、犠牲層としてハードマスク２５を用いる。第２の実施形態のその他の製造工程は、第１の実施形態のそれと同様でよい。
【００３４】
ハードマスク２５の材料は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）のいずれかでよい。例えば、ＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）法を用いて、５９０〜６２０℃の基板温度のもとで、ジルコンチタン酸鉛（ＰＺＴ）膜を平面上へ堆積すると、そのＰＺＴ膜の突出部２０の高さは、８０〜１２０ｎｍとなる。即ち、フォトリソグラフィ技術を用いなくとも、上記のようなＭＯＣＶＤを用いれば、平坦な下部電極ＬＥ上に突出部２０を有するハードマスク２５を形成することができる。
【００３５】
次に、図１３に示すように、ＲＩＥ等を用いて、ハードマスク２５および下部電極ＬＥの上部をエッチングする。これにより、ハードマスク２５の平面パターンを下部電極ＬＥに転写する。
【００３６】
次に、図１４に示すように、下部電極ＬＥ上に強誘電体膜ＦＥを堆積する。このとき、強誘電体膜ＦＥの表面は、下部電極ＬＥの表面パターンと同様に、凹凸に形成される。さらに、強誘電体膜ＦＥ上に上部電極ＵＥを堆積する。このとき、上部電極ＵＥの表面は、下部電極ＬＥの表面パターンおよび強誘電体膜ＦＥの表面パターンと同様に、凹凸に形成される。
【００３７】
次に、図１５に示すように、上部電極ＵＥ，強誘電体膜ＦＥおよび下部電極ＬＥをエッチングすることによって、強誘電体キャパシタＦＣを形成する。
【００３８】
その後、第１の実施形態と同様に、水素バリア膜３０、層間絶縁膜ＩＬＤ、コンタクトプラグＰＬＧ２、ローカル配線ＬＩＣおよびビット線等を形成する。これにより、第２の実施形態による強誘電体メモリが完成する。
【００３９】
第２の実施形態は、第１の実施形態と同様に、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥが複数の突出部２０を有するように形成されている。このように、強誘電体キャパシタＦＣに凹凸を設けることによって、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４０】
図８〜図１１（Ｂ）に示す平面パターンは、第２の実施形態にも適用することができる。
【００４１】
（第３の実施形態）
第３の実施形態による強誘電体キャパシタＦＣは、図１７に示すように、下部電極ＬＥ内に残存し、強誘電体材料からなる犠牲層２６をさらに備えている。より詳細には、強誘電体キャパシタＦＣは、下部電極ＬＥとして第１の下部電極ＬＥ１および第２の下部電極ＬＥ２を含む。犠牲層２６は、第１の下部電極ＬＥ１と第２の下部電極ＬＥ２との間に設けられている。犠牲層２６は、第１の下部電極ＬＥ１上に不連続に形成されており、第１の下部電極ＬＥ１と第２の下部電極ＬＥ２とは電気的に接続されている。
【００４２】
第３の実施形態の製造方法を説明する。図２および図３に示す工程を経た後に、図１６に示すように、第１の下部電極ＬＥ１の材料の上に不連続な突出部の形状を有する犠牲層２６を形成する。犠牲層２６の材料は、第２の実施形態によるハードマスク２５と同様に、強誘電体材料でよい。犠牲層２６の材料は、その他、金属、半導体、絶縁体のいずれでもよい。ハードマスク２５を第１の下部電極ＬＥ１の材料上に堆積した後、このハードマスク２５を選択的に異方的にエッチングする。これにより、不連続な突出部の形状を有する犠牲層２６を形成することができる。
【００４３】
次に、図１７に示すように、第２の下部電極ＬＥ２を第１の下部電極ＬＥ１および犠牲層２６上に堆積する。このとき、第２の下部電極ＬＥ２の平面パターンは、第１の下部電極ＬＥ１および犠牲層２６によって形成される平面パターンに従って凹凸状に形成される。第１および第２の下部電極ＬＥ１およびＬＥ２の材料は、第１の実施形態の下部電極ＬＥの材料と同様でよい。第２の下部電極ＬＥ２の材料は、第１の下部電極ＬＥ１の材料と同じであってもよく、異なっていてもよい。
【００４４】
次に、下部電極ＬＥ上に強誘電体膜ＦＥを堆積する。このとき、強誘電体膜ＦＥの表面は、下部電極ＬＥの表面パターンと同様に、凹凸に形成される。さらに、強誘電体膜ＦＥ上に上部電極ＵＥを堆積する。このとき、上部電極ＵＥの表面は、下部電極ＬＥの表面パターンおよび強誘電体膜ＦＥの表面パターンと同様に、凹凸に形成される。
【００４５】
次に、上部電極ＵＥ，強誘電体膜ＦＥおよび下部電極ＬＥをエッチングすることによって、強誘電体キャパシタＦＣを形成する。
【００４６】
その後、第１の実施形態と同様に、水素バリア膜３０、層間絶縁膜ＩＬＤ、コンタクトプラグＰＬＧ２、ローカル配線ＬＩＣおよびビット線等を形成する。これにより、第３の実施形態による強誘電体メモリが完成する。
【００４７】
第３の実施形態は、第１の実施形態と同様に、下部電極ＬＥ１、ＬＥ２、強誘電体膜ＦＥおよび上部電極ＵＥが複数の突出部を有するように形成されている。このように、強誘電体キャパシタＦＣに凹凸を設けることによって、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４８】
図８〜図１１（Ｂ）に示す平面パターンは、第３の実施形態にも適用することができる。
【００４９】
（第４の実施形態）
第４の実施形態では、図１６に示す工程を経た後、図１８に示すように、犠牲層２６をマスクとして用いて、第１の下部電極ＬＥ１の一部をエッチングしている。これにより、図１８に示すように、第１の下部電極ＬＥ１が溝Ｇを有する。
【００５０】
次に、図１９に示すように、第１の下部電極ＬＥ１および犠牲層２６上に第２の下部電極ＬＥ２の材料を堆積する。このとき、第２の下部電極ＬＥ２の平面パターンは、第１の下部電極ＬＥ１および犠牲層２６によって形成される平面パターンに従って凹凸状に形成される。
【００５１】
次に、第２の下部電極ＬＥ２上に強誘電体膜ＦＥを堆積する。このとき、強誘電体膜ＦＥの表面は、第２の下部電極ＬＥ２の表面パターンと同様に、凹凸に形成される。さらに、強誘電体膜ＦＥ上に上部電極ＵＥを堆積する。このとき、上部電極ＵＥの表面は、下部電極ＬＥ１、ＬＥ２の表面パターンおよび強誘電体膜ＦＥの表面パターンと同様に、凹凸に形成される。
【００５２】
次に、上部電極ＵＥ，強誘電体膜ＦＥおよび下部電極ＬＥ１、ＬＥ２をエッチングすることによって、強誘電体キャパシタＦＣを形成する。
【００５３】
その後、第１の実施形態と同様に、水素バリア膜３０、層間絶縁膜ＩＬＤ、コンタクトプラグＰＬＧ２、ローカル配線ＬＩＣおよびビット線等を形成する。これにより、第４の実施形態による強誘電体メモリが完成する。
【００５４】
第４の実施形態は、下部電極ＬＥ１、ＬＥ２の表面に形成される凹凸が第３の実施形態のそれよりも大きい。よって、第４の実施形態における強誘電体キャパシタＦＣの表面積は、第３の実施形態におけるそれよりも広くなる。これにより、第４の実施形態は、さらに微細化しても信号量を大きく維持することができる。第４の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００５５】
図８〜図１１（Ｂ）に示す平面パターンは、第４の実施形態にも適用することができる。
【００５６】
（第５の実施形態）
第５の実施形態では、図１８に示すように、下部電極ＬＥに溝Ｇを形成した後、犠牲層２６を除去している。このため、第５の実施形態では、下部電極ＬＥは、第１の下部電極ＬＥ１および第２の下部電極ＬＥ２に分割する必要はない。犠牲層２６を除去した後、第４の実施形態と同様に、下部電極ＬＥ上に強誘電体膜ＦＥを堆積する。このとき、強誘電体膜ＦＥの表面は、下部電極ＬＥの表面パターンと同様に、凹凸に形成される。さらに、強誘電体膜ＦＥ上に上部電極ＵＥを堆積する。このとき、上部電極ＵＥの表面は、下部電極ＬＥの表面パターンおよび強誘電体膜ＦＥの表面パターンと同様に、凹凸に形成される。
【００５７】
次に、上部電極ＵＥ，強誘電体膜ＦＥおよび下部電極ＬＥをエッチングすることによって、強誘電体キャパシタＦＣを形成する。
【００５８】
その後、第１の実施形態と同様に、水素バリア膜３０、層間絶縁膜ＩＬＤ、コンタクトプラグＰＬＧ２、ローカル配線ＬＩＣおよびビット線等を形成する。これにより、第４の実施形態による強誘電体メモリが完成する。
【００５９】
第５の実施形態は、第１の実施形態と同様に、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥが凹凸を有するように形成されている。このように、強誘電体キャパシタＦＣに凹凸を設けることによって、第５の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６０】
図８〜図１１（Ｂ）に示す平面パターンは、第２の実施形態にも適用することができる。
【００６１】
上記第１から第５の実施形態において、強誘電体膜ＦＥは、例えば、スパッタ法を用いて形成されたＰＺＴ膜でよい。この場合、強誘電体膜ＦＥの表面形状は、図２１に示すように下部電極ＬＥの表面形状に従って形成される。図２１は、スパッタ法を用いて形成されたＰＺＴ膜を有する強誘電体キャパシタの断面図である。
【００６２】
強誘電体膜ＦＥは、例えば、ＭＯＣＶＤ法を用いて、５９０〜６２０℃の基板温度のもとで形成されたＰＺＴ膜であってもよい。この場合、強誘電体膜ＦＥの表面形状は、平面上に堆積された場合であっても、８０〜１２０ｎｍの凹凸を有する。よって、強誘電体膜ＦＥを下部電極ＬＥ上に堆積した場合、強誘電体膜ＦＥの表面形状は、図２２に示すように下部電極ＬＥの表面形状に対して、さらに、大きな凹凸を有する。これにより、強誘電体キャパシタＦＣの表面積をさらに大きくすることができる。図２２は、ＭＯＣＶＤ法を用いて形成されたＰＺＴ膜を有する強誘電体キャパシタの断面図である。
【００６３】
上記第１から第５の実施形態において、下部電極ＬＥまたは下部電極ＬＥ１、ＬＥ２の形成後、強誘電体膜ＦＥとの良好な界面を形成するために、図１の破線で示すように、追加の電極層５０を形成してもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明に係る第１の実施形態に従った強誘電体キャパシタの構成を示す断面図。
【図２】第１の実施形態による強誘電体キャパシタの製造方法を示す断面図。
【図３】図２に続く、製造方法を示す断面図。
【図４】図３に続く、製造方法を示す断面図。
【図５】図４に続く、製造方法を示す断面図。
【図６】図５に続く、製造方法を示す断面図。
【図７】図６に続く、製造方法を示す断面図。
【図８】第１の実施形態による下部電極ＬＥ、強誘電体膜ＦＥまたは上部電極ＵＥの突出部２０のパターンを示す平面図。
【図９】突出部２０の他のパターンを示す平面図。
【図１０】突出部２０のパターンを示す斜視図。
【図１１】突出部２０のパターンを示す斜視図。
【図１２】第２の実施形態による強誘電体キャパシタの製造方法を示す断面図。
【図１３】図１２に続く、製造方法を示す断面図。
【図１４】図１３に続く、製造方法を示す断面図。
【図１５】図１４に続く、製造方法を示す断面図。
【図１６】第３の実施形態による強誘電体キャパシタの製造方法を示す断面図。
【図１７】図１６に続く、製造方法を示す断面図。
【図１８】第４の実施形態による強誘電体キャパシタの製造方法を示す断面図。
【図１９】図１８に続く、製造方法を示す断面図。
【図２０】第５の実施形態による強誘電体キャパシタの製造方法を示す断面図。
【図２１】スパッタ法を用いて形成されたＰＺＴ膜を有する強誘電体キャパシタの断面図。
【図２２】ＭＯＣＶＤ法を用いて形成されたＰＺＴ膜を有する強誘電体キャパシタの断面図。
【符号の説明】
【００６５】
２０…突出部、ＬＥ…下部電極、ＦＥ…強誘電体膜、ＵＥ…上部電極、ＦＣ…強誘電体キャパシタ
【図１】
2010129962.tif 000003
【図２】
2010129962.tif 000004
【図３】
2010129962.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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