(57)【要約】【課題】配線膜厚がＣＭＰ工程から受ける影響を精度良くモデル化し、従来手法における配線膜厚に対する誤差を削減する方法を提供すること。【解決手段】半導体集積回路設計方法において、まず、配線が形成された２次元領域における配線の面積割合（配線データ率）及びその２次元領域における配線以外の要素の面積割合（非配線データ率）を独立変数として含む関数により配線の膜厚をモデル化する（ステップＳ１１）。次に、その関数により膜厚をモデル化した配線に基づいて配線設計を行う（ステップＳ１２）。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線が形成された２次元領域における該配線の面積割合（以下「配線データ率」という。）及び該２次元領域における該配線以外の要素の面積割合（以下「非配線データ率」という。）を独立変数として含む関数により該配線の膜厚をモデル化する工程と、
前記関数により膜厚をモデル化した配線に基づいて配線設計を行う工程と、を含むことを特徴とする半導体集積回路設計方法。
【請求項２】
前記配線データ率を求めるための第１の２次元領域と、前記非配線データ率を求めるための第２の２次元領域とを別個に定義する工程を含むことを特徴とする、請求項１に記載の半導体集積回路設計方法。
【請求項３】
互いに面積が異なる複数の前記第１の２次元領域を定義する工程、及び／又は、
互いに面積が異なる複数の前記第２の２次元領域を定義する工程を含み、
複数の前記第１の２次元領域及び／又は前記第２の２次元領域のそれぞれに対する重みを独立に決定する工程を含むことを特徴とする、請求項１又は２に記載の半導体集積回路設計方法。
【請求項４】
前記関数は、前記配線データ率を独立変数に含む第１の関数と、前記非配線データ率を独立変数に含む第２の関数との和を含むことを特徴とする、請求項１ないし３のいずれか１項に記載の半導体集積回路設計方法。
【請求項５】
前記第１の関数は、前記配線データ率の１次関数であることを特徴とする、請求項４に記載の半導体集積回路設計方法。
【請求項６】
前記第２の関数は、前記非配線データ率の１次関数であることを特徴とする、請求項４又は５に記載の半導体集積回路設計方法。
【請求項７】
配線データ率及び非配線データ率をレイアウトデータから抽出する工程と、
前記配線データ率及び前記非配線データ率を独立変数として含み、配線の膜厚をモデル化する関数に、抽出された前記配線データ率及び前記非配線データ率を代入して、該配線の膜厚を決定する工程と、を含むことを特徴とする、半導体集積回路設計方法。
【請求項８】
前記レイアウトデータ及び前記決定工程において決定された膜厚に基づいて前記配線の形状を求める工程と、
求めた前記配線の形状に基づいて配線抵抗及び配線容量を抽出する工程と、を含むことを特徴とする、請求項７に記載の半導体集積回路設計方法。
【請求項９】
配線データ率及び非配線データ率を独立変数とし、配線の膜厚を与える関数を用いて、該配線の膜厚が所定の値となるように該配線データ率を決定する工程を含むことを特徴とする半導体集積回路設計方法。
【請求項１０】
前記決定工程において決定された前記配線データ率に応じてダミー配線を配置する工程を含むことを特徴とする、請求項９に記載の半導体集積回路設計方法。
【請求項１１】
配線の形成工程を含む半導体集積回路の製造プロセスを決定する工程と、
前記製造プロセスにより半導体集積回路を製造した場合における配線が形成された２次元領域における該配線の面積割合（以下「配線データ率」という。）及び該２次元領域における該配線以外の要素の面積割合（以下「非配線データ率」という。）を独立変数として含む関数により該配線の膜厚をモデル化する工程と、
前記関数により膜厚をモデル化した配線に基づいて配線のレイアウトパターンを決定する工程と、
前記レイアウトパターンを有する半導体集積回路を前記製造プロセスにより製造する工程と、を含むことを特徴とする半導体集積回路の生産方法。
【請求項１２】
所定の配線データ率となるように規則的に配線を配置した第１の２次元領域と該配線データ率とは異なる配線データ率となるように規則的に配線を配置した第２の２次元領域とを同一の平面に備えることを特徴とする半導体集積回路。
【請求項１３】
配線データ率及び非配線データ率をレイアウトデータから抽出する処理と、
前記配線データ率と前記非配線データ率とを独立変数として含み、配線の膜厚をモデル化する関数に、抽出された前記配線データ率と前記非配線データ率とを代入して、該配線の膜厚を決定する処理と、をコンピュータに実行させることを特徴とする、半導体集積回路設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路設計方法及び設計プログラムに関し、特に、半導体集積回路における配線の設計方法及び設計プログラムに関する。
【背景技術】
【０００２】
半導体集積回路上に形成される配線の膜厚は、製造プロセスの影響を受ける。実際、製造された配線の膜厚には、理論上の膜厚からのずれが生じている。また、ＬＳＩの微細化に伴い、配線膜厚の理論値からのずれによってもたらされる配線抵抗及び配線容量の誤差が問題となりつつある。
【０００３】
そこで、予め製造プロセスの影響による配線膜厚の変化量を見積もることのできる予測式に基づいて配線形状を正確に予測し、配線抵抗及び配線容量を見積もり、これらを半導体集積回路の設計に反映させることが望まれる。
【０００４】
一例として、特許文献１において、製造プロセスの影響を正確にモデル化し、回路設計の際に精度良く配線抵抗及び配線容量を見積もる手法が記載されている。
【０００５】
【特許文献１】特開２００３−１０８６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明者によってなされたものである。
【０００７】
特許文献１において、配線形状がＣＭＰ工程における研磨によって受ける影響がモデル化されている。そのモデルに基づけば、例えば、配線膜厚Ｔｃｕは、
Ｔｃｕ（Ｗ、Ｓ、Ｄ）＝ｓ＊（Ｄ−０．５）＋Ｔｃｕ（Ｗ、Ｓ、０．５）
Ｄ＝ｗ＿Ｘ１＊Ｄ＿Ｘ１＋ｗ＿Ｘ２＊Ｄ＿Ｘ２＋ｗ＿Ｘ３＊Ｄ＿Ｘ３＋…
によって与えることができる。ここで、対象配線の幅をＷ、対象配線の間隔をＳ、対象配線の周辺における配線データ率（配線を含む平面において配線部分の面積によって占められる割合）をＤ、比例定数をｓ、配線データ率０．５における配線膜厚をＴｃｕ（Ｗ、Ｓ、０．５）としている。また、Ｄ＿Ｘｉは対象配線を中心とする大きさＸｉ＊Ｘｉの方形領域における配線データ率であり、ｗ＿Ｘｉは配線データ率Ｄ＿Ｘｉに対する重みである。重みｗ＿Ｘｉをすべて足し合わせたものは１となる。また、比例定数ｓは、配線データ率Ｄに対するエロージョンの感度を表し、プロセスの条件に応じて異なる値をとる。
【０００８】
図２は、配線データ率を求める方法を説明するための図である。配線データ率Ｄは、対象とする配線を中心とするサイズＸｉの領域における配線データ率Ｄ＿Ｘｉ（ｉ＝１、２、…、Ｎ）の加重平均によって表される。ここで、配線データ率Ｄ＿Ｘｉ、重みｗ＿Ｘｉ、サイズＸｉ、及び領域の個数Ｎは、プロセス毎に設定される。
【０００９】
ところで、特許文献１においては、配線膜厚Ｔｃｕは図３（Ａ）に示すように単調に変化（例えば、単調に減少）することを仮定している。実際、従来のＣＭＰ工程においては、エロージョンの影響により、配線データ率Ｄの増加に伴って配線膜厚Ｔｃｕも単調に減少する傾向が観測されていた。
【００１０】
しかしながら、微細化した半導体集積回路に対する近年のＣＭＰ工程においては、図３（Ｂ）に模式的に示すように、配線膜厚Ｔｃｕは配線データ率Ｄに対して必ずしも単調に変化しない。例えば、導体の研磨を目的とするＣＭＰ工程と、絶縁膜の研磨を目的とするＣＭＰ工程を施した場合には、配線データ率が高い箇所では前者のＣＭＰ工程が支配的となり、配線データ率が低い箇所では後者のＣＭＰ工程が支配的となることによって、配線膜厚は配線データ率に対して複雑な振る舞いを示すことがある。
【００１１】
ところが、特許文献１に記載された配線膜厚Ｔｃｕのモデルによっては、このような複雑な配線膜厚の変化を正確に予測することができず、結果として、回路設計の際に、配線抵抗及び配線容量に対する予測値に大きな誤差が生じ得る。
【００１２】
そこで、配線膜厚がＣＭＰ工程から受ける影響を精度良くモデル化し、従来手法における配線膜厚に対する誤差を削減する方法を提供することが課題となる。また、高精度化された配線モデルを抽出するのに適した半導体集積回路、かかる配線モデルをレイアウト検証ツールに取り込む方法、及び、かかる配線モデルによりダミー配線を挿入する方法を提供することも課題となる。
【課題を解決するための手段】
【００１３】
本発明の第１の視点に係る半導体集積回路設計方法は、
配線が形成された２次元領域における該配線の面積割合（以下「配線データ率」という。）及び該２次元領域における該配線以外の要素の面積割合（以下「非配線データ率」という。）を独立変数として含む関数により該配線の膜厚をモデル化する工程と、
前記関数により膜厚をモデル化した配線に基づいて配線設計を行う工程と、を含む。
【００１４】
本発明の第２の視点に係る半導体集積回路設計方法は、
配線データ率及び非配線データ率をレイアウトデータから抽出する工程と、
前記配線データ率及び前記非配線データ率を独立変数として含み、配線の膜厚をモデル化する関数に、抽出された前記配線データ率及び前記非配線データ率を代入して、該配線の膜厚を決定する工程と、を含む。
【００１５】
本発明の第３の視点に係る半導体集積回路設計方法は、
配線データ率及び非配線データ率を独立変数とし、配線の膜厚を与える関数を用いて、該配線の膜厚が所定の値となるように該配線データ率を決定する工程を含む。
【００１６】
本発明の第４の視点に係る半導体集積回路の生産方法は、
配線の形成工程を含む半導体集積回路の製造プロセスを決定する工程と、
前記製造プロセスにより半導体集積回路を製造した場合における配線が形成された２次元領域における該配線の面積割合（以下「配線データ率」という。）及び該２次元領域における該配線以外の要素の面積割合（以下「非配線データ率」という。）を独立変数として含む関数により該配線の膜厚をモデル化する工程と、
前記関数により膜厚をモデル化した配線に基づいて配線のレイアウトパターンを決定する工程と、
前記レイアウトパターンを有する半導体集積回路を前記製造プロセスにより製造する工程と、を含む。
【００１７】
本発明の第５の視点に係る半導体集積回路は、
所定の配線データ率となるように規則的に配線を配置した第１の領域と該配線データ率とは異なる配線データ率となるように規則的に配線を配置した第２の領域とを同一の平面に備える。
【００１８】
本発明の第６の視点に係る半導体集積回路設計プログラムは、
配線データ率及び非配線データ率をレイアウトデータから抽出する処理と、
前記配線データ率と前記非配線データ率とを独立変数として含み、配線の膜厚をモデル化する関数に、抽出された前記配線データ率と前記非配線データ率とを代入して、該配線の膜厚を決定する処理と、をコンピュータに実行させる。
【発明の効果】
【００１９】
本発明に係る半導体集積回路設計方法によって、配線膜厚が製造工程から受ける影響を精度良くモデル化し、従来手法における配線膜厚に対する誤差を削減する方法が提供される。また、本発明により、高精度化された配線モデルを抽出するのに適した半導体集積回路、かかる配線モデルをレイアウト検証ツールに取り込む方法、及び、かかる配線モデルによりダミー配線を挿入する方法が提供される。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態に係る半導体集積回路設計方法について、図面を参照して説明する。図１は、本発明の実施形態に係る半導体集積回路設計方法のフローチャートである。
【００２１】
図１を参照すると、本実施形態に係る半導体集積回路設計方法においては、まず、配線が形成された２次元領域における配線の面積割合（配線データ率）及びその２次元領域における配線以外の要素の面積割合（非配線データ率）を独立変数として含む関数により該配線の膜厚をモデル化する（ステップＳ１１）。次に、その関数により膜厚をモデル化した配線に基づいて配線設計を行う（ステップＳ１２）。
【００２２】
第１の展開形態の半導体集積回路設計方法は、
前記配線データ率を求めるための第１の２次元領域と、前記非配線データ率を求めるための第２の２次元領域とを別個に定義する工程を含むことが好ましい。
【００２３】
第２の展開形態の半導体集積回路設計方法は、
互いに面積が異なる複数の前記第１の２次元領域を定義する工程、及び／又は、
互いに面積が異なる複数の前記第２の２次元領域を定義する工程を含み、
複数の前記第１の２次元領域及び／又は前記第２の２次元領域のそれぞれに対する重みを独立に決定する工程を含むことが好ましい。
【００２４】
第３の展開形態の半導体集積回路設計方法は、
前記関数が、前記配線データ率を独立変数に含む第１の関数と、前記非配線データ率を独立変数に含む第２の関数との和を含むことが好ましい。
【００２５】
第４の展開形態の半導体集積回路設計方法は、
前記第１の関数が、前記配線データ率の１次関数であることが好ましい。
【００２６】
第５の展開形態の半導体集積回路設計方法は、
前記第２の関数が、前記非配線データ率の１次関数であることが好ましい。
【００２７】
第６の展開形態の半導体集積回路設計方法は、
前記レイアウトデータ及び前記決定工程において決定された膜厚に基づいて前記配線の形状を求める工程と、
求めた前記配線の形状に基づいて配線抵抗及び配線容量を抽出する工程と、を含むことが好ましい。
【００２８】
第７の展開形態の半導体集積回路設計方法は、
前記決定工程において決定された前記配線データ率に応じてダミー配線を配置する工程を含むことが好ましい。
【実施例１】
【００２９】
本発明の実施例に係る半導体集積回路設計方法について、図面を参照して説明する。図３（Ａ）及び（Ｂ）は、ＣＭＰプロセスによって得られた配線膜厚Ｔｃｕの配線データ率Ｄへの依存性を示す概念図である。図３（Ａ）に示すように、配線膜厚Ｔｃｕがデータ率Ｄに対して単調に変化する場合には、単一の要素（例えば、銅配線）に対するＣＭＰの影響によって、配線膜厚Ｔｃｕが決定されることを示唆している。
【００３０】
一方、図３（Ｂ）を参照すると、配線膜厚Ｔｃｕは、単調増加又は単調減少ではなく、凸形状となっている。配線膜厚がデータ率に対して図３（Ｂ）のように振舞う場合には、複数の要素（例えば、銅配線と絶縁膜）のそれぞれに対するＣＭＰの影響が競合することによって、配線膜厚が決定されることを示唆している。
【００３１】
従来のモデルでは、例えば、
Ｔｃｕ（Ｗ、Ｓ、Ｄ）＝ｓ＊（Ｄ−０．５）＋Ｔｃｕ（Ｗ、Ｓ、０．５）
のように、配線のデータ率Ｄのみによって、配線膜厚Ｔｃｕが決定される。図４（Ａ）のように、配線幅をＷ、絶縁膜幅をＳとすると、配線のデータ率は、Ｄ＝Ｗ／（Ｓ＋Ｗ）となる。しかし、このようなモデルに基づいて、図３（Ｂ）に示すような、複数の要素の寄与によって配線膜厚が決定される場合について精度良くモデル化することは困難となる。
【００３２】
そこで、上記の従来モデルを拡張し、一般に、複数の要素（Ｍ個（Ｍ≧２）とする。）のそれぞれに対するＣＭＰの影響を取り入れた、次式
Ｔｃｕ（Ｄ）＝ｆ１（Ｄ１）＋ｆ２（Ｄ２）＋…＋ｆＭ（ＤＭ）
によって、配線膜厚をモデル化する。
【００３３】
ここで、関数ｆｉ（ｉ＝１、２、…、Ｍ）は、配線膜厚に対するｉ番目の要素の寄与をモデル化した関数である。また、Ｄｉ（ｉ＝１、２、…、Ｍ）は、ｉ番目の要素に対するデータ率を表す。各要素ｉに対するデータ率Ｄｉを複数の２次元領域Ｘｉｊ（ｊ＝１、２、…）に対するデータ率Ｄ＿Ｘｉｊの重み付の和によって表す場合には、
Ｄ１＝ｗ＿Ｘ１１＊Ｄ＿Ｘ１１＋ｗ＿Ｘ１２＊Ｄ＿Ｘ１２＋ｗ＿Ｘ１３＊Ｄ＿Ｘ１３＋…
Ｄ２＝ｗ＿Ｘ２１＊Ｄ＿Ｘ２１＋ｗ＿Ｘ２２＊Ｄ＿Ｘ２２＋ｗ＿Ｘ２３＊Ｄ＿Ｘ２３＋…
…
ＤＭ＝ｗ＿ＸＭ１＊Ｄ＿ＸＭ１＋ｗ＿ＸＭ２＊Ｄ＿ＸＭ２＋ｗ＿ＸＭ３＊Ｄ＿ＸＭ３＋…
とする。ここで、ｗ＿Ｘｉｊは、ｉ番目の要素に対するｊ番目の２次元領域Ｘｉｊに対するデータ率Ｄ＿Ｘｉｊの重みを表す。
【００３４】
例えば、配線膜厚が、銅配線に対するＣＭＰの影響と酸化膜に対するＣＭＰの影響によって決定されている場合において、それぞれの要素の配線膜厚への寄与を１次関数によってモデル化するときには、次式
Ｔｃｕ（Ｄ）＝ｆ１（Ｄ１）＋ｆ２（Ｄ２）
ｆ１（Ｄ１）＝ｓ１＊（Ｄ１−０．５）＋ｆ１（０．５）
ｆ２（Ｄ２）＝ｓ２＊（Ｄ２−０．５）＋ｆ２（０．５）
によって表される配線膜厚モデルを採用することができる。ここでは、要素１を銅配線とし、要素２を酸化膜とした。また、ｆ１は配線膜厚に対する銅配線の寄与を表す関数であり、ｆ２は配線膜厚に対する酸化膜の寄与を表す関数である。また、Ｄ１は銅配線のデータ率、Ｄ２は酸化膜のデータ率を表す。
【００３５】
一例として、銅配線に対するデータ率を、大きさＸ１１＊Ｘ１１の２次元領域に対するデータ率と、大きさＸ１２＊Ｘ１２の２次元領域に対するデータ率の重み付の和によって表現するとともに（図４（Ｂ））、酸化膜に対するデータ率を、大きさＸ２１＊Ｘ２１の２次元領域に対するデータ率と、大きさＸ２２＊Ｘ２２の２次元領域に対するデータ率の重み付の和によって表現する（図４（Ｃ））。この場合には、各要素のデータ率は、
Ｄ１＝ｗ＿Ｘ１１＊Ｄ＿Ｘ１１＋ｗ＿Ｘ１２＊Ｄ＿Ｘ１２
Ｄ２＝ｗ＿Ｘ２１＊Ｄ＿Ｘ２１＋ｗ＿Ｘ２２＊Ｄ＿Ｘ２２
とすることができる。ここで、銅配線に対する２次元領域のサイズＸ１ｊ（ｊ＝１、２）及び重みｗ＿Ｘ１ｊは、酸化膜に対する２次元領域のサイズＸ２ｊ（ｊ＝１、２）及び重みｗ＿Ｘ２ｊと独立に選ぶことができる。
【００３６】
かかるモデルによると、図３（Ｂ）のように、複数の要素によって配線膜厚が決定される場合であっても、精度良く、配線膜厚をモデル化することができる。図３（Ｂ）に示す場合については、上式における重みｗ＿Ｘ１１、ｗ＿Ｘ１２、ｗ＿Ｘ２１、及びｗ＿Ｘ２２、並びに係数ｓ１及びｓ２を適当に選ぶことによって、実測データと上記のモデルとを合わせ込むことができる。ここで、実測データに対するモデルのフィッティングは、適当な公知の手法（例えば、最小２乗法）によって行うことができる。
【００３７】
なお、ここでは、一例として、銅配線と酸化膜の２つの要素によって、配線膜厚が決定される場合について説明したものの、配線膜厚に寄与する要素は、２つに限定されるわけではない。本実施例の半導体集積回路設計方法によると、任意の個数の要素によって、配線膜厚が決定される場合について、モデル化することが可能となる。また、関数ｆｉは１次関数に限られない。さらに、関数ｆｉは多項式関数にも限られない。
【００３８】
図５は、５５ｎｍデバイスプロセスに対する、配線膜厚の実測値と、従来及び本実施例の手法によって得られた配線膜厚とを示す。従来の手法による配線膜厚と実測値との誤差は−７．６％〜＋６．０％となっている。一方、本実施例の手法による配線膜厚と実測値との誤差は−２．０％〜＋０．５％となっている。したがって、本実施例の手法により、従来の手法と比較して、大幅に配線膜厚のモデルの精度が向上している。
【００３９】
従来の手法では、ＣＭＰ工程によって得られる配線膜厚に影響を及ぼす要素として、一の要素のみを考慮していた。一方、本実施例の手法においては、複数の要素を考慮したモデルを採用したことにより、複数の要素のそれぞれが配線の膜厚に影響する効果を適切に表現することができ、実測値と良く一致する結果が得られた。
【実施例２】
【００４０】
本発明の第２の実施例に係る半導体集積回路について、図面を参照して説明する。図６は、本発明の第２の実施例に係る半導体集積回路の例を説明するための図である。図６（Ｂ）は、図６（Ａ）の一部を拡大した図である。例えば、本実施例に係る半導体集積回路を備えるＴＥＧにより、本発明の半導体集積回路設計方法におけるパラメータ抽出を効率良く行うことができる。
【００４１】
本実施例の半導体集積回路は、本発明に係る配線膜厚モデルのパラメータの抽出に適する半導体集積回路である。図６（Ａ）に示すように、半導体集積回路においては、抵抗測定用の配線が中央に配置され、その周囲に配線データ率を調整した配線が規則的に配置される。周辺に配置される配線の２次元領域Ｘ＊Ｙは、対象とする配線が影響を受ける範囲を含む程度の大きさに設定する。
【００４２】
図６（Ｂ）のように、各２次元領域における配線幅をＷ１ないしＷ３、配線間隔をＳ１ないしＳ３とした場合には、各２次元領域に対する配線のデータ率は、
Ｄ１＝Ｗ１／（Ｗ１＋Ｓ１）
Ｄ２＝Ｗ２／（Ｗ２＋Ｓ２）
Ｄ３＝Ｗ３／（Ｗ３＋Ｓ３）
となる。
【００４３】
いくつかの配線幅Ｗ及び配線間隔Ｓの組に対し、上式によって求めたデータ率Ｄを図７に示す。配線データ率Ｄ１ないしＤ３を設計基準で許される範囲としつつ、ＣＭＰ工程において配線膜厚Ｔｃｕが変動する要因を分析し、かつ、パラメータ抽出が可能なパターンを図６のように半導体集積回路に搭載する。
【００４４】
配線幅Ｗ、配線間隔Ｓ、配線データ率Ｄ、又は２次元領域サイズＸｉを様々に変更したパターンを用いて、配線膜厚を決定することにより、配線膜厚の変動要因を各パラメータ（すなわち、Ｗ、Ｓ、Ｄ、Ｘｉ等）に分離することができる。したがって、配線膜厚をデータ率Ｄのみならず、配線幅Ｗ、配線間隔Ｓ、又は２次元領域サイズＸｉの関数として評価することもできる。したがって、配線膜厚の変動が小さくなるようなプロセスを開発するために、本実施例に係る半導体集積回路を利用することもできる。
【実施例３】
【００４５】
本発明の第３の実施例に係る半導体集積回路設計方法について、図面を参照して説明する。一般に、回路設計においては、設計ツールであるＬＰＥ（Ｌａｙｏｕｔ  Ｐａｒａｍｅｔｅｒ  Ｅｘｔｒａｃｔ）を使用して、配線抵抗及び配線容量を抽出し、回路シミュレーショが実施される。本実施例に係る半導体集積回路設計方法は、上記第１の実施例に示すように、従来のモデルを高精度化した配線モデルをＬＰＥに取り込むものである。
【００４６】
図８は、本実施例に係る半導体集積回路設計方法のフローチャートである。図８を参照すると、まず、レイアウトデータ（例えば、配線幅Ｗ、配線間隔Ｓ）及び配線抵抗の実測値から、配線膜厚保Ｔｃｕの実測値を算出する（ステップＳ２１）。次に、レイアウトデータから配線データ率Ｄを算出する（ステップＳ２２）。これらステップＳ２１、Ｓ２２の工程の順序は逆であってもよい。さらに、算出された配線膜厚Ｔｃｕとデータ率Ｄとの相関グラフをプロットする（ステップＳ２３）。
【００４７】
次に、本発明に係る配線膜厚のモデルを用いて、上記の配線膜厚とデータ率との実測値を良く再現するように、モデルに含まれるパラメータ（例えば、ｗ＿Ｘｉｊ、ｓｉ、ｆｉ（０．５）等）を決定する（ステップＳ２４）。さらに、パラメータが決定された配線モデル及びレイアウトデータに基づいて、配線形状を生成する（ステップＳ２５）。また、生成された配線形状から、配線容量及び配線抵抗を生成する（ステップＳ２６）。
【００４８】
本実施例に係る半導体集積回路設計方法により、従来の方法と比較して、高精度なレイアウト検証が可能となる。
【実施例４】
【００４９】
本発明の第４の実施例に係る半導体集積回路設計方法について、図面を参照して説明する。
【００５０】
一般に、チップ上の配線密度は、製造上の制約により、所定の範囲の値となるように制限されている。したがって、様々なツール(例えば、ＥＤＡベンダーによって提供されるレイアウト検証ツール)を用いて、定形の矩形ダミー配線を挿入してチップ上の配線密度が製造上の制約を満たす範囲に収まるようにしている。
【００５１】
しかし、本発明による配線モデルに基づいて、チップ上の配線膜厚が一定になるような配線データ率を算出し、かかる配線データ率となるようなダミー配線を求めることもできる。
【００５２】
図９は、本発明の第４の実施例に係る半導体集積回路設計方法のフローチャートである。はじめに、本発明の配線モデルに基づいて、配線の膜厚が所定の値となるように配線データ率を決定する（ステップＳ３１）。次に、決定された配線データ率に応じてダミー配線を配置する（ステップＳ３２）。
【００５３】
本発明による配線モデルに基づいて配線膜厚が可能なかぎり一定となるようにすることによって、チップ上の配線高さの変動による配線容量及び配線抵抗の変動を抑えることができる。
【００５４】
以上の記載は実施例に基づいて行ったが、本発明は、上記実施例に限定されるものではない。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る半導体集積回路設計方法のフローチャートである。
【図２】配線データ率の算出方法について説明するための図である。
【図３】配線膜厚の配線データ率への依存性を示す図である。
【図４】配線データ率及び非配線データ率を定義するために複数の２次元領域を考慮する例について説明するための図である。
【図５】本発明の第１の実施例に係る半導体集積回路設計方法によって得られた膜厚と従来の方法によって得られたものとを比較するための図である。
【図６】本発明の第２の実施例に係る半導体集積回路の例を説明するための図である。
【図７】本発明の第２の実施例に係る半導体集積回路のデータ率の例を示す図である。
【図８】本発明の第３の実施例に係る半導体集積回路設計方法のフローチャートである。
【図９】本発明の第４の実施例に係る半導体集積回路設計方法のフローチャートである。
【符号の説明】
【００５６】
１１  配線
１２  絶縁膜
【図１】
2010073137.tif 000003
【図２】
2010073137.tif 000004
【図３】
2010073137.tif 000005
【図４】
2010073137.tif 000006
【図５】
2010073137.tif 000007
【図６】
2010073137.tif 000008
【図７】
2010073137.tif 000009
【図８】
2010073137.tif 000010
【図９】
2010073137.tif 000011