(57)【要約】【課題】ｐＭＯＳトランジスタ領域の窒化膜除去とｎＭＯＳ側への後退抑制を両立する半導体装置の製造方法を得る事を目的とする。【解決手段】本発明の一実施形態に係る半導体装置の製造方法は、（ａ）窒化膜１６の表面に選択的にレジスト膜１７を成膜する工程、（ｂ）レジスト膜１７をマスクとして窒化膜１６をエッチングすると同時にレジスト膜１７をもエッチングし、薄膜化され端面が退避されたレジスト膜１７に覆われた窒化膜１６を残す工程を備えて構成される。残される窒化膜１６に対する工程（ａ）におけるレジスト膜１７のオーバー露光量は５０ｎｍ以上であり、工程（ｂ）における窒化膜１６のレジスト膜１７に対する選択比は０．８〜１．２である。【選択図】図２
2010021223.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）被エッチング膜の表面に選択的にレジスト膜を成膜する工程と、
（ｂ）前記レジスト膜をマスクとして前記被エッチング膜をエッチングすると同時に前記レジスト膜をもエッチングし、薄膜化され端面が退避された前記レジスト膜に覆われた前記被エッチング膜を残す工程と、を備え、
前記残される被エッチング膜に対する前記工程（ａ）における前記レジスト膜のオーバー露光量は５０ｎｍ以上であり、
前記工程（ｂ）における前記被エッチング膜の前記レジスト膜に対する選択比は０．８〜１．２である、
半導体装置の製造方法。
【請求項２】
前記工程（ｂ）に続き、
（ｃ）前記レジスト膜を除去する工程と、
（ｄ）前記被エッチング膜に対し熱処理を行い前記被エッチング膜下のトランジスタ領域に応力を与える工程と、
（ｅ）前記被エッチング膜を除去する工程と、をさらに備える、
請求項１に記載の半導体装置の製造方法。
【請求項３】
（ｆ）被エッチング膜の表面に選択的に第１のレジスト膜を成膜する工程と、
（ｇ）前記第１のレジスト膜をマスクとしてマスク下の前記被エッチング膜とマスク外の前記被エッチング膜とが不連続になるまで前記被エッチング膜をエッチングする工程と、
（ｈ）前記第１のレジスト膜を除去する工程と、
（ｉ）前記マスク下であった被エッチング膜の表面全面を覆うように第２のレジスト膜を成膜する工程と、
（ｊ）前記第２のレジスト膜をマスクとしてマスク外に残存した前記被エッチング膜をエッチングする工程と、を備える、
半導体装置の製造方法。
【請求項４】
前記工程（ｊ）に続き、
（ｋ）前記第２のレジスト膜を除去する工程と、
（ｌ）前記被エッチング膜に対し熱処理を行い前記被エッチング膜下のトランジスタ領域に応力を与える工程と、
（ｍ）前記被エッチング膜を除去する工程と、をさらに備える、
請求項３に記載の半導体装置の製造方法。
【請求項５】
（ｎ）被エッチング膜の表面に選択的に第１のレジスト膜を成膜する工程と、
（ｏ）前記第１のレジスト膜をマスクとしてマスク下の前記被エッチング膜とマスク外の前記被エッチング膜が不連続になるまで前記被エッチング膜をエッチングする工程と、
（ｐ）前記第１のレジスト膜を除去する工程と、
（ｑ）前記マスク外であった領域に、前記マスク下であった被エッチング膜と非接触な第２のレジスト膜を成膜する工程と、
（ｒ）所定の処理により前記マスク下であった被エッチング膜表層を変質層とする工程と、
（ｓ）前記変質層との選択比をもって前記マスク外に残存した前記被エッチング膜をエッチングする工程と、を備える、
半導体装置の製造方法。
【請求項６】
前記工程（ｓ）に続き、
（ｔ）前記被エッチング膜に対し熱処理を行い前記被エッチング膜下のトランジスタ領域に応力を与える工程と、
（ｕ）前記変質層を除去する工程と、
（ｖ）前記被エッチング膜を除去する工程と、をさらに備える、
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記所定の処理は酸化処理である、
請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記被エッチング膜は窒化膜である、
請求項１から請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲートトランジスタの駆動能力向上（電流増加）を目的として、ゲートトランジスタのチャネル領域に応力を印加してキャリア移動度を向上させる種々の技術が近年各社で検討されている。その一つに、絶縁膜（一般的には窒化膜）をｎＭＯＳトランジスタを覆うように成膜した後に熱処理（アニール）を行うことによってｎＭＯＳトランジスタのチャネル領域に引っ張り応力を印加し、キャリア移動度を向上させるＳｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ（以下ＳＭＴ技術）がある。
【０００３】
ｎＭＯＳトランジスタのチャネル領域に引っ張り応力を印加するためにＳＭＴ技術を適用する場合、ｐＭＯＳトランジスタは引っ張り応力が印加されると逆に駆動能力が劣化するため、熱処理を行う前にｐＭＯＳトランジスタ領域の窒化膜は、狭ピッチ（ゲート−ゲート間が狭い）間やゲートトランジスタ側壁の窒化膜も含めて、全て除去する必要がある。
【０００４】
エッチングする領域の精度を上げる技術が、例えば特許文献１〜６に示されている。特許文献１では非対称なトレンチ分離形成について、トレンチエッチのマスク形成とトレンチエッチの後、トレンチ片側のマスクを除去する工程で、他方の窒化膜の後退を抑えバーズビークの形成を抑えるため、レジストパターンで他方を完全に再度覆う方法が開示されている。
【０００５】
特許文献２では、第１エッチングマスク及び第２エッチングマスクを用いて２回の異方性エッチングを行う工程において、特に２回目のエッチングにおいて、エッジ部での断切れによるエッチング不良を回避するために、第１エッチングマスクは、第２エッチングマスクのパターニング用エッチング剤に対して耐性を有する物質により構成される製造工程が開示されている。
【０００６】
特許文献３は、ハードマスクを用いたデュアルダマシン法のビア形成に関するものである。層間膜上のハードマスクパターン形成後、このハードマスクを完全に覆うビアパターンでのビア形成を開示しており、これによりハードマスクのオーバーエッチや膜後退による肩落ちを防ぐ方法が述べられている。
【０００７】
特許文献４においては、薄いレジストパターンによるエッチングに際して、レジスト膜の膜減りを抑えるため、後退直前でエッチングを中断しマスクであるレジスト上に薄いポリマーを保護膜として形成し、再度エッチングを行う方法が開示されている。
【０００８】
特許文献５については、例えばフローティングゲートとコントロールゲートを備えるフラッシュメモリのゲート形成について、２回のマスクパターン形成、２回のエッチングで行う方法が示されており、２回目のエッチングにおいてエッチングを避ける部分をレジストで覆う方法が開示されている。
【０００９】
特許文献６においては、非エッチング領域を炭素化合物化処理によって、局所的にエッチングされない状態にする方法が開示されている。
【００１０】
【特許文献１】特開２００５−３４０８５１号公報
【特許文献２】特開平６−２０４２０８号公報
【特許文献３】特開２００２−９０５８号公報
【特許文献４】特開２００１−６８４６２号公報
【特許文献５】特開平７−７８９９９号公報
【特許文献６】特開平６−３４９７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＳＭＴ技術を使用するために、製造工程においてｐＭＯＳトランジスタ領域の窒化膜をドライエッチングで除去する場合、異方性のエッチングでは下地膜との選択比を確保しつつ窒化膜を完全に除去することが困難であるため、等方性のエッチングが必要とされる。しかしながら、ｎＭＯＳ領域とｐＭＯＳ領域の境界部において窒化膜が等方的にエッチングされると、設計上定められたｎＭＯＳ領域とｐＭＯＳ領域の境界部よりもｎＭＯＳ側に境界が後退してしまう問題があり、ｐＭＯＳ領域との境界近傍のｎＭＯＳトランジスタのチャネル領域に十分な引っ張り応力が印加されない可能性があるため、境界のｎＭＯＳ側への後退を極力低減することが求められる。
【００１２】
後退量について実際の工程を用いて検討した結果、エッチング条件の調整により対レジスト膜選択比をできるだけ高くしてパターン境界のｎＭＯＳ側への後退を極力抑制したにも関わらず、８０ｎｍ程度ｎＭＯＳ側に後退した。ｐＭＯＳトランジスタ領域の窒化膜除去とｎＭＯＳ側への後退抑制を両立する技術が新たに必要である。特許文献１〜６に示した内容は、上述した問題を解決するものではない。
【００１３】
本発明は上述の問題を解決するためになされたものであり、ｐＭＯＳトランジスタ領域の窒化膜除去とｎＭＯＳ側への後退抑制を両立する半導体装置の製造方法を得る事を目的とする。
【課題を解決するための手段】
【００１４】
本発明の一実施形態に係る半導体装置の製造方法は、（ａ）被エッチング膜の表面に選択的にレジスト膜を成膜する工程、（ｂ）レジスト膜をマスクとして被エッチング膜をエッチングすると同時にレジスト膜をもエッチングし、薄膜化され端面が退避されたレジスト膜に覆われた被エッチング膜を残す工程を備えて構成される。残される被エッチング膜に対する工程（ａ）におけるレジスト膜のオーバー露光量は５０ｎｍ以上であり、工程（ｂ）における被エッチング膜のレジスト膜に対する選択比は０．８〜１．２である。
【００１５】
本発明の一実施形態に係る半導体装置の製造方法は、（ｆ）被エッチング膜の表面に選択的に第１のレジスト膜を成膜する工程、（ｇ）第１のレジスト膜をマスクとしてマスク下の被エッチング膜とマスク外の被エッチング膜とが不連続になるまで前記被エッチング膜をエッチングする工程を備える。続いて、（ｈ）第１のレジスト膜を除去する工程、（ｉ）マスク下であった被エッチング膜の表面全面を覆うように第２のレジスト膜を成膜する工程、（ｊ）第２のレジスト膜をマスクとしてマスク外に残存した被エッチング膜をエッチングする工程を備えて構成される。
【００１６】
本発明の一実施形態に係る半導体装置の製造方法は、（ｎ）被エッチング膜の表面に選択的に第１のレジスト膜を成膜する工程、（ｏ）第１のレジスト膜をマスクとしてマスク下の被エッチング膜とマスク外の被エッチング膜が不連続になるまで被エッチング膜をエッチングする工程を備える。続いて、（ｐ）第１のレジスト膜を除去する工程、（ｑ）マスク外であった領域に、マスク下であった被エッチング膜と非接触な第２のレジスト膜を成膜する工程、（ｒ）所定の処理によりマスク下であった被エッチング膜表層を変質層とする工程、（ｓ）変質層との選択比をもってマスク外に残存した被エッチング膜をエッチングする工程を備えて構成される。
【発明の効果】
【００１７】
本発明の一実施形態に係る半導体装置の製造方法では、エッチング前のレジスト膜のパターン境界が設計上定められたｎＭＯＳ領域とｐＭＯＳ領域の境界部よりもｐＭＯＳ側になるように設定する。（境界部よりもどれだけｐＭＯＳ側になるように設定するかの値を、オーバー露光量とする。）しかし、このようにレジスト膜についてオーバー露光量を設け、通常のエッチング条件に従いレジストの選択比（＝窒化膜エッチング速度／レジストエッチング速度）を上げてエッチングしたとき、レジスト膜下の領域はエッチングされにくく、設計上定められた境界部における端部が得られない可能性が高い。（上述の問題については、実施の形態１において詳細に説明する。）そこで、被エッチング膜のレジスト膜に対する選択比をほぼ等しくし、被エッチング膜をエッチングすると同時にレジスト膜をもエッチングする。それにより、被エッチング膜についてマスクの下の領域においても適正にエッチングすることが可能である。
【００１８】
本発明の一実施形態に係る半導体装置の製造方法では、パターン境界の被エッチング膜が完全に覆われるように、例えばｎＭＯＳ領域を保護するレジスト膜を再度パターニングする。そのため、ｎＭＯＳ領域に残存させた被エッチング膜におけるパターン境界付近の被エッチング膜が削れることは無く、被エッチング膜のｎＭＯＳ側への後退を抑制することが可能である。
【００１９】
本発明の一実施形態に係る半導体装置の製造方法では、例えばｎＭＯＳ領域における被エッチング膜の表面を変質、例えば酸化し、対酸化膜選択比の高い被エッチング膜のエッチングを行うことにより、ｎＭＯＳ領域に残存させたい被エッチング膜におけるパターン境界部付近の被エッチング膜が削れることは無く、被エッチング膜のｎＭＯＳ側への後退を抑制することが可能である。
【００２０】
ＳＭＴ技術において、被エッチング膜である窒化膜が適性にｎＭＯＳトランジスタを覆うことで、ｐＭＯＳ領域との境界近傍に存在するｎＭＯＳトランジスタにおいても引っ張り応力が適正に印加され、ｎＭＯＳトランジスタの駆動能力を向上させることが可能である。
【発明を実施するための最良の形態】
【００２１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２２】
＜実施の形態１＞
（構成）
図５は、本実施の形態に係る半導体装置の断面図である。半導体基板１はｐウェル１ａとｎウェル１ｂが素子分離領域２により分離されている。設計上パターン境界部３０より左側がｎＭＯＳ領域３４、右側がｐＭＯＳ領域３５である。
【００２３】
ｐウェル１ａの表面にはゲート絶縁膜５を介してゲート電極３が形成される。ゲート電極３の側面を覆うように下側サイドウォール７、上側サイドウォール９が形成され、ゲート電極３を挟むｐウェル１ａの主面にはＬＤＤ領域１１、ＬＤＤ領域１１の外側にはｎ型のソース／ドレイン領域１３が形成され、ｎＭＯＳトランジスタが形成される。矢印で示すように、ｎＭＯＳトランジスタにはチャネルに引っ張り応力が与えられている。
【００２４】
ｎウェル１ｂ側についても、ｐウェル１ａ側と同様にゲート絶縁膜６を介して形成されたゲート電極４、下側サイドウォール８、上側サイドウォール１０、ＬＤＤ領域１２、Ｐ型のソース／ドレイン領域１４が形成され、ｐＭＯＳトランジスタが形成される。ｎＭＯＳ領域３４、ｐＭＯＳ領域３５ともに、酸化膜１５に覆われている。
【００２５】
（製法）
次に、図５に示した本実施の形態に係るＭＯＳＦＥＴの製造工程を、図１〜図６を基に説明する。
【００２６】
通常のＭＯＳＦＥＴの製造方法によって、図１に示すｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを作成する。ｎＭＯＳ領域３４、ｐＭＯＳ領域３５ともに、サリサイドプロテクション膜及び窒化膜エッチング時のエッチングストッパー膜として機能する酸化膜１５とｎＭＯＳゲートトランジスタのチャネル領域に引っ張り応力を印加するための窒化膜１６が成膜されている。図１においてｎＭＯＳトランジスタのチャネルに引っ張り応力はまだ印加されていない。
【００２７】
次に、図２に示すようにｎＭＯＳ領域３４を保護するようにレジスト膜１７をパターニングする。すなわち、窒化膜（被エッチング膜）１６の表面に選択的にレジスト膜１７を成膜する。その際、窒化膜エッチングによる窒化膜１６の後退量を見越して、あらかじめｎＭＯＳ領域を保護するレジスト膜１７のパターン境界を設計値よりもｐＭＯＳ側になるように設定する。残される窒化膜１６に対するレジスト膜１７のオーバー露光量３１は５０ｎｍ以上とする。
【００２８】
次に、図３に示すようにｐＭＯＳ領域３５の窒化膜１６を等方性ドライエッチングにより除去する。図３に示すエッチング部３２等の溝部におけるレジスト膜１７を除去するためには、異方性エッチングよりも等方性エッチングが好ましい。この際、対レジスト膜選択比が高い条件でエッチングを行うと、例えば図６のエッチング部３３のように、ｐＭＯＳ領域３２にかかったレジスト膜１７の下地の窒化膜１６が除去し難くなる。特に、図６に示すように表面にトランジスタの構成による凹凸を有する場合は、より困難となる。
【００２９】
そこで、本実施の形態においては、窒化膜１６とレジスト膜１７との選択性を低下させエッチングするようにエッチング条件を設定し、レジスト膜１７をマスクとして窒化膜１６をエッチングすると同時にレジスト膜１７をもエッチングする。窒化膜１６のレジスト膜１７に対する選択比は０．８〜１．２とする。窒化膜１６とレジスト膜１７の選択性をほぼ等しくすることにより、窒化膜１６と同時にレジスト膜１７もエッチングされ、レジスト膜１７の下地の窒化膜１６が除去し難くなることを回避できる。従って、図３に示すようにｎＭＯＳ領域３４において、薄膜化され端面が退避されたレジスト膜１７に覆われた窒化膜１６が残るようにエッチングされる。
【００３０】
ここで、図３の工程について示した選択比０．８〜１．２の値について説明する。上限（＝１．２）については、値が大きくなるほどレジスト膜１７の下に存在していた窒化膜１６を確実に除去できるという効果が薄れる。
【００３１】
下限（＝０．８）については、この場合選択比＜１であるため、レジスト膜１７のほうが窒化膜１６よりエッチング速度が大きいことになる。レジスト膜１７が先になくなった箇所から窒化膜１６がエッチングされるため、レジスト膜１７の後退量で境界部の後退量が決まると考えられる。その際の後退量すなわちレジスト膜１７のエッチング量は、レジスト膜のエッチング量＝窒化膜エッチング量／選択比となる。例えば窒化膜１６の膜厚４０ｎｍとし、それに対して窒化膜＝８０ｎｍ相当程度のエッチングを通常行うが、その際の選択比＝０．８であったとすると、レジストは８０／０．８＝１００（ｎｍ）エッチングされる。従って境界部の後退も１００ｎｍとなる。
【００３２】
次に、図３の工程において、リモートプラズマ型の等方性エッチング装置を用いたときのエッチング条件について説明する。図７は、圧力５０Ｐａ、μ波パワー７００Ｗ、温度２０℃の条件下において、ＣＦ4／Ｏ2／Ｎ2／Ｃｌ2の混合ガスを用いてエッチングを行うときの、Ｃｌ2の流量に対する選択比を示す図である。測定値とその値に基づく多項式近似曲線（ｙ＝−０．０２８６ｘ２＋８．３１１８ｘ−４７９．３）が示されている。
【００３３】
混合ガスの流量の条件について、例えばＣｌ2の流量８０ｓｃｃｍのときの各ガスの流量は、ＣＦ4／Ｏ2／Ｎ2／Ｃｌ2＝１３５／４７５／９０／８０（ｓｃｃｍ）である。また、図７に示すように、Ｃｌ2の流量を変化させることにより選択比を変化させる際の条件として、混合ガスの流量の合計は一定とし、かつＣＦ4／Ｏ2／Ｎ2の流量比は一定とした。従って、Ｃｌ2の流量１６０ｓｃｃｍのときの各ガスの流量は、ＣＦ4／Ｏ2／Ｎ2／Ｃｌ2＝１２０／４２０／８０／１６０（ｓｃｃｍ）となる。
【００３４】
該エッチング方法において、上述した選択比の実施範囲（０．８〜１．２）を実現するエッチング条件、すなわちＣｌ2の流量は、７５〜８５ｓｃｃｍである。
【００３５】
図３の工程の後、図４に示すようにｎＭＯＳ領域３４を保護していたレジスト膜１７を除去し、窒化膜１６に対して熱処理をかけることによってｎＭＯＳゲートトランジスタ材料のアモルファスシリコンが多結晶化し、その際にゲートトランジスタ材料が膨張して、窒化膜１６下のチャネル領域を含むトランジスタ領域に引っ張り応力が印加される。
【００３６】
次に、図５に示すように熱燐酸によって窒化膜１６を除去する。
【００３７】
（効果）
あらかじめｎＭＯＳ領域３４を保護するレジスト膜１７のパターン境界を設計値よりもｐＭＯＳ側になるように設定してあるため、窒化膜エッチングによる設計上定められたｎＭＯＳ領域３４とｐＭＯＳ領域３５の境界部のｎＭＯＳ側への後退が抑制できる。さらに、窒化膜１６とレジスト膜１７の選択性が低い条件でエッチングすることで、ｐＭＯＳ領域３５にかかったレジスト膜１７の下に存在していた窒化膜１６も確実に除去することが可能である。
【００３８】
＜実施の形態２＞
（構成）
図１４は、本実施の形態に係る半導体装置の断面図である。構成は実施の形態１で示した図５と同様であるので、ここでの詳細な説明は省略する。
【００３９】
（製法）
次に、図１４に示した本実施の形態に係るＭＯＳＦＥＴの製造工程を、図８〜図１４を基に説明する。
【００４０】
通常のＭＯＳＦＥＴの製造方法によって、図８に示すｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを作成する。ｎＭＯＳ領域３４、ｐＭＯＳ領域３５ともに、サリサイドプロテクション膜及び窒化膜エッチング時のエッチングストッパー膜として機能する酸化膜１５とｎＭＯＳゲートトランジスタのチャネル領域に引っ張り応力を印加するための窒化膜１６が成膜されている。図１４においてｎＭＯＳトランジスタのチャネルに引っ張り応力はまだ印加されていない。
【００４１】
次に、図９に示すようにｎＭＯＳ領域３４を保護するようにレジスト膜１７をパターニングする。すなわち、窒化膜１６の表面に選択的にレジスト膜１７を成膜する。
【００４２】
次いで、図１０に示すようにレジスト膜１７をマスクとしてマスク下の窒化膜１６とマスク外の窒化膜１６とが不連続になるまで、異方性ドライエッチングを行う。等方性エッチングでも良いが、ｎＭＯＳ領域３４における窒化膜１６を残すためには異方性エッチングが好ましい。この時点でｐＭＯＳ領域３５の平坦部の窒化膜１６は除去されているが、トランジスタ側壁やゲート−ゲート間の窒化膜は、１６ａのように残った状態となる。
【００４３】
その後、図１１に示すようにｎＭＯＳ領域３４を保護していたレジスト膜１７を一旦除去し、再度ｎＭＯＳ領域３４を保護するレジスト膜１８を、ｎＭＯＳ領域３４とｐＭＯＳ領域３５のパターン境界部の窒化膜１６が完全に覆われるように、すなわちマスク下であった窒化膜１６の表面全面を覆うように、一回目のレジスト膜１７よりも大きめにパターニングする。
【００４４】
次に、図１２に示すように、レジスト膜１８をマスクとしてマスク外に残存したトランジスタ側壁やゲート−ゲート間の窒化膜１６ａを、等方性ドライエッチングにより除去する。この場合、ｎＭＯＳ領域３４における設計上パターン境界部３０付近の窒化膜１６はレジスト膜１８で覆われているため、ｎＭＯＳ側に後退しない。
【００４５】
次に、図１３に示すようにｎＭＯＳ領域３４を保護していたレジスト膜１８を除去した後、窒化膜１６に対して熱処理をかけることによってｎＭＯＳトランジスタ材料のアモルファスシリコンが多結晶化し、その際にゲートトランジスタ材料が膨張して、窒化膜１６下のチャネル領域を含むトランジスタ領域に引っ張り応力が印加される。
【００４６】
次に、熱燐酸によって窒化膜１６を除去し、図１４に示す構成となる。
【００４７】
（効果）
設計上パターン境界部３０の窒化膜１６が完全に覆われるように、ｎＭＯＳ領域３４を保護するレジスト膜１８を再度パターニングするため、ｎＭＯＳ領域３４に残存させたい窒化膜１６における設計上パターン境界部３０付近の窒化膜１６が削れることは無く、窒化膜１６のｎＭＯＳ側への後退を抑制することが可能である。
【００４８】
＜実施の形態３＞
（構成）
図２３は、本実施の形態に係る半導体装置の断面図である。構成は実施の形態１で示した図５と同様であるので、ここでの詳細な説明は省略する。
【００４９】
（製法）
次に、図２３に示した本実施の形態に係るＭＯＳＦＥＴの製造工程を、図１５〜図２３を基に説明する。
【００５０】
通常のＭＯＳＦＥＴの製造方法によって、図１５に示すｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを作成する。ｎＭＯＳ領域３４、ｐＭＯＳ領域３５ともに、サリサイドプロテクション膜及び窒化膜エッチング時のエッチングストッパー膜として機能する酸化膜１５とｎＭＯＳゲートトランジスタのチャネル領域に引っ張り応力を印加するための窒化膜１６が成膜されている。図１５においてｎＭＯＳトランジスタのチャネルに引っ張り応力はまだ印加されていない。
【００５１】
次に、図１６に示すようにｎＭＯＳ領域３４を保護するようにレジスト膜１７をパターニングする。すなわち、窒化膜１６の表面に選択的にレジスト膜１７を成膜する。
【００５２】
次いで、図１７に示すようにレジスト膜１７をマスクとしてマスク下の窒化膜１６とマスク外の窒化膜１６とが不連続になるまで、異方性ドライエッチングを行う。等方性エッチングでも良いが、ｎＭＯＳ領域３４における窒化膜１６を残すためには異方性エッチングが好ましい。この時点でｐＭＯＳ領域３２の平坦部の窒化膜は除去されているが、トランジスタ側壁やゲート−ゲート間の窒化膜は、１６ａのように残った状態となる。
【００５３】
その後、図１８に示すようにｎＭＯＳ領域３４を保護していたレジスト膜１７を一旦除去し、マスク外であったｐＭＯＳ領域３５を保護するレジスト膜１８を、ｎＭＯＳ領域３４とｐＭＯＳ領域３５のパターン境界部の窒化膜１６が覆われないように、すなわちマスク下であったｎＭＯＳ領域３１の窒化膜１６と非接触になるように、パターニングする。
【００５４】
次に、図１９に示すようにマスク下であったｎＭＯＳ領域３４の窒化膜１６の表層を、所定の処理により変質層とする。本実施の形態においては、酸素プラズマ処理により酸化させ、酸化膜１９を形成する。この場合、設計上パターン境界部３０の窒化膜１６はレジスト膜１８で覆われていないため、窒化膜１６の側壁も酸化される。
【００５５】
次に、図２０に示すようにｐＭＯＳ領域３５を保護していたレジスト膜１８を除去する。この場合、ｐＭＯＳ領域３５の窒化膜１６ａ表面が酸化されないように、酸素を含まないＨ2／Ｎ2やＨ2／Ｈｅプラズマ等によって除去する。
【００５６】
次に、図２１に示すように、酸化膜１９との選択比をもってマスク外に残存したトランジスタ側壁やゲート−ゲート間の窒化膜１６ａを等方性ドライエッチングにより除去する。この場合、設計上パターン境界部３０の窒化膜１６の表面は酸化されているため、ほとんどエッチングされず、結果、窒化膜１６のｎＭＯＳ側への後退を低減できる。
【００５７】
次に、図２２に示すように、窒化膜１６に対して熱処理をかけることによってｎＭＯＳトランジスタ材料のアモルファスシリコンが多結晶化し、その際にゲートトランジスタ材料が膨張して、窒化膜１６下のチャネル領域を含むトランジスタ領域に引っ張り応力が印加される。
【００５８】
次に、フッ酸処理により酸化膜１９を除去する。さらに熱燐酸によって窒化膜１６を除去し、図２３に示す構成となる。
【００５９】
（効果）
ｎＭＯＳ領域３４における窒化膜１６の表面を酸化し、対酸化膜選択比の高い窒化膜エッチングを行うことにより、ｎＭＯＳ領域３４に残存させたい窒化膜１６における設計上パターン境界部３０付近の窒化膜１６が削れることは無く、窒化膜１６のｎＭＯＳ側への後退を抑制することが可能である。
【産業上の利用可能性】
【００６０】
ＳＭＴ技術と同様に、窒化膜の応力によってゲートトランジスタのチャネル領域に応力を印加しキャリア移動度を向上させるＤＳＬ技術においても、ｎＭＯＳ領域とｐＭＯＳ領域の境界部の後退が問題となるため、ＳＭＴ技術及びＤｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ（ＤＳＬ）技術を適用する製品全般に利用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明に係る半導体装置のエッチング条件を示す図である。
【図８】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００６２】
１  半導体基板、１ａ  ｐウェル、１ｂ  ｎウェル、２  素子分離領域、３，４  ゲート電極、５，６  ゲート絶縁膜、７，８  下側サイドウォール、９，１０  上側サイドウォール、１１，１２  ＬＤＤ領域、１３，１４  ソース／ドレイン領域、１５，１９  酸化膜、１６，１６ａ  窒化膜、１７，１８  レジスト膜、３０  設計上パターン境界部、３１  オーバー露光量、３２，３３  エッチング部、３４  ｎＭＯＳ領域、３５  ｐＭＯＳ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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