(57)【要約】【課題】高周波ハイブリッド回路を小型化し、バンドパス特性（特に逆相端子出力に帯域制限特性）を持たせる。【解決手段】第一から第四の端子と、第一端子と第二端子との間に接続した第一回路要素と、第一端子と第三端子との間に接続した第二回路要素と、第二端子、第三端子及び第四端子の間に接続した第三回路要素とを備えた高周波ハイブリッド回路で、第一回路要素及び第二回路要素は共に１／４波長線路であり、第三回路要素はインターデジタルＢＰＦである。インターデジタルＢＰＦは、第四端子に接続されて信号を入力（又は出力）可能な第一フィルタ端子と、第二端子に接続されて信号を出力（又は入力）可能な第二フィルタ端子と、第三端子に接続されて第二フィルタ端子からの出力信号（又は第二フィルタ端子への入力信号）と逆相の信号を出力（又は入力）可能な第三フィルタ端子とを備える。【選択図】図６
2010081069.tif 000002
【特許請求の範囲】
【請求項１】
第一の端子と、
第二の端子と、
第三の端子と、
第四の端子と、
前記第一の端子と前記第二の端子との間に接続した第一の回路要素と、
前記第一の端子と前記第三の端子との間に接続した第二の回路要素と、
前記第二の端子と前記第四の端子との間に接続した第三の回路要素と、
前記第三の端子と前記第四の端子との間に接続した第四の回路要素と、
を備えた高周波ハイブリッド回路であって、
前記第一の回路要素および第二の回路要素は、共に、１／４波長線路であり、
前記第三の回路要素および第四の回路要素は、それらのうち一方がバンドパスフィルタと−９０°位相回路とを含み、他方がバンドパスフィルタと９０°位相回路とを含む
ことを特徴とする高周波ハイブリッド回路。
【請求項２】
前記第四の端子を不平衡信号入力端子とすると共に、
前記第二の端子および前記第三の端子を平衡信号出力端子とした
請求項１に記載の高周波ハイブリッド回路。
【請求項３】
前記第二の端子および前記第三の端子を平衡入力端子とすると共に、
前記第四の端子を不平衡出力端子とした
請求項１に記載の高周波ハイブリッド回路。
【請求項４】
前記請求項１から３のいずれか一項に記載の高周波ハイブリッド回路を含み、かつ
前記バンドパスフィルタ、前記−９０°位相回路、および前記９０°位相回路のうち１以上のものについて、その一部または全部をＬＴＣＣ基板の内部配線層に配置した
高周波モジュール。
【請求項５】
第一の端子と、
第二の端子と、
第三の端子と、
第四の端子と、
前記第一の端子と前記第二の端子との間に接続した第一の回路要素と、
前記第一の端子と前記第三の端子との間に接続した第二の回路要素と、
前記第二の端子、前記第三の端子および前記第四の端子の間に接続した第三の回路要素と、
を備えた高周波ハイブリッド回路であって、
前記第一の回路要素および第二の回路要素は、共に、１／４波長線路であり、
前記第三の回路要素は、インターデジタルバンドパスフィルタであり、
当該インターデジタルバンドパスフィルタは、
前記第四の端子に接続されて信号を入力または出力可能な第一フィルタ端子と、
前記第二の端子に接続されて信号を出力または入力可能な第二フィルタ端子と、
前記第三の端子に接続されて前記第二フィルタ端子からの出力信号または第二フィルタ端子への入力信号と逆相の信号を出力または入力可能な第三フィルタ端子と、を備える
ことを特徴とする高周波ハイブリッド回路。
【請求項６】
前記第四の端子を不平衡信号入力端子とすると共に、
前記第二の端子および前記第三の端子を平衡信号出力端子とした
請求項５に記載の高周波ハイブリッド回路。
【請求項７】
前記第二の端子および前記第三の端子を平衡入力端子とすると共に、
前記第四の端子を不平衡出力端子とした
請求項５に記載の高周波ハイブリッド回路。
【請求項８】
前記請求項５から７のいずれか一項に記載の高周波ハイブリッド回路を含み、かつ
前記インターデジタルバンドパスフィルタの一部または全部をＬＴＣＣ基板の内部配線層に配置した
高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波ハイブリッド回路および高周波モジュールに関し、特にラットレース回路を改良しバンドパスフィルタ特性を持たせた高周波回路構造に関する。
【背景技術】
【０００２】
高周波電力の合成や分配を行うラットレース回路は、マイクロストリップライン等の伝送線路により構成されるため、損失が伝送線路の誘電体損失や導体損失のみであり低損失であるという特長を有する。
【０００３】
図１３は従来のラットレース回路を示すものであるが、この図に示すようにラットレース回路は、３本の１／４（４分の１）波長線路１１，１２，１３と、１本の３／４（４分の３）波長線路１４とを環状に接続し、これら４本の線路１１〜１４の各間から端子Ｐ１，Ｐ２，Ｐ３，Ｐ４を引き出して４端子型回路としたものである。より具体的には、第一の端子（以下、単に「第一端子」という。他の第二、第三および第四の端子についても同様。また後述の本発明の説明においても同様）Ｐ１と第二端子Ｐ２との間、第一端子Ｐ１と第三端子Ｐ３との間、および第二端子Ｐ２と第四端子Ｐ４との間に、それぞれ１／４波長線路１１，１２，１３を接続するとともに、第三端子Ｐ３と第四端子Ｐ４との間に３／４波長線路１４を接続する。
【０００４】
ここで、分布定数線路である１／４波長線路１１，１２，１３と、３／４波長線路１４の各特性インピーダンスは、電力の配分比と各入出力端子に接続されている負荷インピーダンスに応じて決定される。例えば、電力配分比１：１、各入出力端子の入出力インピーダンス５０Ωとしたときの分布定数線路の特性インピーダンスは、２1/2×５０Ωとなり、約７０．７１Ωとなる。すなわち、１／４波長線路１１，１２，１３の各分布定数線路は−９０°の電気位相角を与えるインピーダンス約７０．７１Ωの線路となり、３／４波長線路１４は−２７０°（＝９０°）の電気位相角を与えるインピーダンス約７０．７１Ωの線路となる。
【０００５】
図１４はかかるラットレース回路の第一端子Ｐ１を入力端としたときの周波数‐減衰特性（第二端子Ｐ２への通過損失は破線，第三端子Ｐ３への通過損失は実線，第四端子Ｐ４への通過損失は一点鎖線）を示す線図であり、図１５は周波数‐位相特性（第二端子Ｐ２への通過位相は破線，第三端子Ｐ３への通過位相は実線）を示す線図、図１６は第四端子Ｐ４を入力端としたときの周波数‐減衰特性（第一端子Ｐ１への通過損失は破線，第二端子Ｐ２への通過損失は実線，第三端子Ｐ３への通過損失は一点鎖線）を示す線図、図１７は周波数‐位相特性（第二端子Ｐ２への通過位相は破線，第三端子Ｐ３への通過位相は実線）を示す線図である。なお、当該回路の設計中心周波数は２．５ＧＨｚである。
【０００６】
これらの線図から明らかなように当該回路では、第一端子Ｐ１から高周波電力を入力すると、第二端子Ｐ２と第三端子Ｐ３とからそれぞれ２分の１に配分された同相の高周波電力が出力され、第四端子Ｐ４から高周波電力は出力されない。一方、第四端子Ｐ４から高周波電力を入力すると、第一端子Ｐ１から高周波電力は出力されず、第二端子Ｐ２と第三端子Ｐ３とからそれぞれ２分の１に配分された互いに位相が略１８０°異なる逆相の高周波電力を得ることが出来る。
【０００７】
一方、ラットレース回路は、上記のように１／４波長線路や３／４波長線路を複数組み合わせることから比較的大きな占有面積が必要となる側面がある。そこで、これを小型化する一手法として、１／４波長線路１１〜１３や３／４波長線路１４の一部または総てを集中定数回路部品により置き換える回路構成（集中定数化）が知られている（下記特許文献１，２参照）。また、３／４波長線路１４に代え、ランゲカプラを使用すれば、小型化に加えてさらに広帯域化を図ることも可能である。
【０００８】
また、このような高周波回路を開示するものとして下記文献がある。
【特許文献１】特開平１０‐１５０３０７号公報
【特許文献２】特開平１０‐２２９３１６号公報
【特許文献３】特開平７‐１８３７３３号公報
【特許文献４】特開２００７‐１０４２９０号公報
【特許文献５】特開２００８‐１０３８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、ラットレース回路の小型化を考えた場合、上記集中定数化（特許文献１，２）は、使用周波数が低い場合には効果的な手段となるものの、その効果は周波数が高くなるにつれ失われてしまう。回路を構成する分布定数線路（１／４波長線路，３／４波長線路）は、周波数が高くなるほど線路長は短くなり、集中定数化によるメリットが薄れるからである。その一方で集中定数化では、周波数が高くなるほど置き換えた回路部品（チップ部品）が自己共振を起こしやすく回路特性が劣化する問題も生じ得る。
【００１０】
さらに、高周波モジュールを構成する場合、その出力にバンドパス特性を備える必要が生じることがあるが（例えばミキサを構成するような場合）、上記特許文献３記載のミキサ回路を含め、従来のラットレース回路はバンドパス特性を有さない（前記図１４および図１６参照）。このため、フィルタ部品を別に接続する必要が生じる。また、前記ランゲカプラを使用する方法においても、広帯域化は可能だが、バンドパス特性を得ることは出来ない。
【００１１】
一方、上記特許文献４には、結合特性にバンドパス特性を持たせバンドパスフィルタとしての機能を内包させた方向性結合器に関する発明が記載されている。しかしながらこの発明は、金属筐体に収容した４個の誘電体共振器と、励振用の同軸線路プローブを備え、これら共振器同士を磁界または電界結合させたもので、ラットレース回路とは構造が異なる。また、前記特許文献５は、インターデジタル型フィルタに関するもので、ラットレース回路との関連性を同文献は開示も示唆もしない。
【００１２】
したがって、本発明の目的は、高周波ハイブリッド回路を小型化すると共に、バンドパス特性（帯域制限特性／特に逆相端子出力にバンドパス特性）を持たせることにある。
【課題を解決するための手段】
【００１３】
前記課題を解決し目的を達成するため、本発明に係る第一の高周波ハイブリッド回路は、第一端子と、第二端子と、第三端子と、第四端子と、前記第一端子と前記第二端子との間に接続した第一の回路要素と、前記第一端子と前記第三端子との間に接続した第二の回路要素と、前記第二端子と前記第四端子との間に接続した第三の回路要素と、前記第三端子と前記第四端子との間に接続した第四の回路要素とを備えた高周波ハイブリッド回路であって、前記第一の回路要素および第二の回路要素は、共に、１／４波長線路であり、前記第三の回路要素および第四の回路要素は、それらのうち一方がバンドパスフィルタと−９０°位相回路とを含み、他方がバンドパスフィルタと９０°位相回路とを含む。
【００１４】
本発明は、３本の１／４（４分の１）波長線路と、１本の３／４（４分の３）波長線路とを環状に接続し、これら４本の線路の間から端子を引き出して４端子型回路としたラットレース回路を改変したもので、前記図１３に示した従来のラットレース回路において、第二端子Ｐ２と第四端子Ｐ４との間に接続した１／４波長線路１３に代えてバンドパスフィルタ（以下、ＢＰＦという）と−９０°（又は９０°）位相回路を、第三端子Ｐ３と第四端子Ｐ４との間に接続した３／４波長線路１４に代えてＢＰＦと９０°（又は−９０°）位相回路を、それぞれ設けた。
【００１５】
本発明の高周波ハイブリッド回路では、このように１／４波長線路をＢＰＦと位相回路とからなる集中定数回路素子によって置き換え、また特に線路長が長くなる３／４波長線路をＢＰＦと位相回路とを含む集中定数回路素子によって置き換えるから、回路を全体として小型化することが出来る。さらに、前記従来のラットレース回路と同様に、第四端子を入力端子としたときに第二端子および第三端子から互いに略１８０°位相が異なる逆相出力をそれぞれ得ることが出来ると共に、これら第二端子および第三端子からの出力に帯域制限（バンドパス）特性を持たせることが可能となる。これらの特性については、後の実施の形態の説明においてシミュレーション結果に基づいてさらに述べる。
【００１６】
この第一の高周波ハイブリッド回路では、第四端子を不平衡信号入力端子とすると共に、互いに逆相の出力が得られる第二端子および第三端子を平衡信号出力端子とすることが出来る。また、第二端子および第三端子を平衡入力端子とすると共に、第四端子を不平衡出力端子とすることも可能である。
【００１７】
また、本発明に係る第一の高周波モジュールは、このように不平衡入力‐平衡出力（又は平衡入力‐不平衡出力）を有する高周波ハイブリッド回路または前記本発明に係る第一の高周波ハイブリッド回路を含み、かつ、前記ＢＰＦ、−９０°位相回路および９０°位相回路のうち１以上のものについてその一部または全部をＬＴＣＣ（Low Temperature Co-fired Ceramics／低温同時焼成セラミックス）基板の内部配線層に配置したものである。ＬＴＣＣ積層基板に前記ＢＰＦや位相回路を内蔵させることで、小型で電気特性に優れた高周波モジュールを実現することが出来る。
【００１８】
また、本発明に係る第二の高周波ハイブリッド回路は、第一端子と、第二端子と、第三端子と、第四端子と、前記第一端子と前記第二端子との間に接続した第一の回路要素と、前記第一端子と前記第三端子との間に接続した第二の回路要素と、前記第二端子、前記第三端子および前記第四端子の間に接続した第三の回路要素とを備えた高周波ハイブリッド回路であって、前記第一の回路要素および第二の回路要素は、共に、１／４波長線路であり、前記第三の回路要素は、インターデジタルバンドパスフィルタであり、当該インターデジタルバンドパスフィルタは、前記第四の端子に接続されて信号を入力（又は出力）可能な第一フィルタ端子と、前記第二の端子に接続されて信号を出力（又は入力）可能な第二フィルタ端子と、前記第三の端子に接続されて前記第二フィルタ端子からの出力信号（又は第二フィルタ端子への入力信号）と逆相の信号を出力（又は入力）可能な第三フィルタ端子とを備える。
【００１９】
本発明の第二の高周波ハイブリッド回路は、前記第一の高周波ハイブリッド回路と同様にラットレース回路を変更したものであるが、この第二の高周波ハイブリッド回路では、第二端子と第四端子との間に接続した１／４波長線路と、第三端子と第四端子との間に接続した３／４波長線路に代え、インターデジタルバンドパスフィルタ（以下、インターデジタルＢＰＦという）を備えた。
【００２０】
ここで、上記インターデジタルＢＰＦは、複数の導体線路により共振器を構成し、これら複数の導体線路を互いに平行に並べて電磁界結合させたインターデジタルＢＰＦであって、信号を入力可能な入力端子（第一フィルタ端子）と、互いに略１８０°位相が異なる逆相の出力を取り出すことが出来る２つの（一組の）出力端子（第二フィルタ端子および第三フィルタ端子）とを備えるものであれば、その構造は特に問わない。
【００２１】
一例を挙げれば、一定の長さ（例えば帯域中心周波数で４分の１波長長）を有する複数の導体線路により共振器を構成し、この共振器（線路）を複数平行に並べて配置し互いに電磁界結合させて特定帯域の信号のみを通過させるＢＰＦを構成すれば良い。各共振器は、後述の実施形態では、一端短絡で他端開放の１／４波長線路を使用したが、両端開放の１／２波長共振器や両端短絡の１／２波長共振器を使用して上記インターデジタルＢＰＦを構成することも可能である。また、後述の実施形態では積層型のインターデジタルＢＰＦを使用したが、２以上の共振器を平面的に（同一平面内で）配列させて互いに電磁界結合させたインターデジタルＢＰＦを使用しても良い。
【００２２】
本発明では、かかるインターデジタルＢＰＦの入力端子（第一フィルタ端子）を前記第四端子に接続すると共に、当該出力端子のうち一方の出力端子（第二フィルタ端子）を前記第二端子に接続し、他方の出力端子（第三フィルタ端子）を前記第三端子に接続する。
【００２３】
このような本発明の第二の高周波ハイブリッド回路では、１／４波長線路と３／４波長線路をインターデジタルＢＰＦによって置き換えるから、部品点数を減らし回路を小型化することが出来る。また、前記従来のラットレース回路と同様に第四端子を入力端子としたときに第二端子および第三端子から互いに略１８０°位相が異なる逆相出力をそれぞれ得ることが出来ると共に、本発明の第一の高周波ハイブリッド回路と同様にこれら第二端子および第三端子からの出力に帯域制限（バンドパス）特性を付与することが出来る。したがって、当該出力端子にフィルタを設けることなく、不要波の漏洩を防ぐことも可能となる。
【００２４】
また、当該第二の高周波ハイブリッド回路においても、前記第一の高周波ハイブリッド回路と同様に、第四端子を不平衡信号入力端子とすると共に、第二端子および第三端子を平衡信号出力端子とすることが出来る。また、第二端子および第三端子を平衡入力端子とすると共に、第四端子を不平衡出力端子とすることも可能である。
【００２５】
また、本発明に係る第二の高周波モジュールは、このように不平衡入力‐平衡出力を有する高周波ハイブリッド回路または前記本発明に係る第二の高周波ハイブリッド回路を含み、かつ、前記インターデジタルＢＰＦの一部または全部をＬＴＣＣ基板の内部配線層に配置したものである。これにより、バンドパス特性を備えた小型の高周波モジュールを実現することが出来る。
【発明の効果】
【００２６】
本発明に係る高周波ハイブリッド回路によれば、高周波ハイブリッド回路を小型化すると共に、バンドパス特性（特に逆相出力に帯域制限特性）を持たせることが出来る。
【００２７】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、各図中、同一の符号は、同一又は相当部分を示す。
【発明を実施するための最良の形態】
【００２８】
〔第１実施形態〕
図１は、本発明の第一の実施形態に係る高周波ハイブリッド回路を示すものである。同図に示すようにこの回路は、前記ラットレース回路（図１３参照）における３／４波長線路１４と、これに隣接する１本の１／４波長線路１３を、ＢＰＦ（バンドパスフィルタ）２１，２３と位相回路２２，２４とにより置き換えたものである。
【００２９】
より具体的には、帯域中心周波数（本実施形態の場合には２．５ＧＨｚ）で４分の１波長の長さを有する伝送線路である１／４波長線路１１（第一の回路要素）と、同じく４分の１波長の長さを有する伝送線路である１／４波長線路（第二の回路要素）１２と、ＢＰＦおよび９０°位相回路からなる回路要素（第四の回路要素）と、ＢＰＦおよび−９０°位相回路２２からなる回路要素（第三の回路要素）とを順にリング状に接続すると共に、１／４波長線路１１と１／４波長線路１２との間から入出力端子Ｐ１（第一端子／以下、「第１ポート」又は単に「Ｐ１」という）を、１／４波長線路１１と第三回路要素を構成する−９０°位相回路との間から入出力端子Ｐ２（第二端子／以下、「第２ポート」又は単に「Ｐ２」という）を、１／４波長線路１２と第四回路要素を構成するＢＰＦ２３との間から入出力端子Ｐ３（第三端子／以下、「第３ポート」又は単に「Ｐ３」という）を、第三回路要素を構成するＢＰＦ２１と第四回路要素を構成する９０°位相回路２４との間から入出力端子Ｐ４（第四端子／以下、「第４ポート」又は単に「Ｐ４」という）をそれぞれ引き出す。
【００３０】
各ＢＰＦ２１，２３および各位相回路２２，２４の具体的構造は特に問わない。図示の例では、インダクタとキャパシタをπ型に接続したＢＰＦ２１，２３を例示したが、ＢＰＦ２１，２３はこの回路構成に特に限定されるものではなく、他の構造を有するＢＰＦを使用することも可能である。また、各ＢＰＦ２１，２３を構成するインダクタとキャパシタ、ならびに位相回路２２，２４は、その一部または総てをチップ部品として積層基板の表面に実装しても良いし、その一部または総てを積層基板に内蔵しても良い。各部品間の接続は、基板各層に形成した導体パターン（線路）や層間接続手段（ビアホール等）により行えば良い。積層基板としては、例えばＬＴＣＣ基板を使用することが出来る。なお、上記−９０°位相回路２２および９０°位相回路２４はそれぞれ、使用中心周波数において、−９０°ないし＋９０°の位相角を与える集中定数回路であり、前記従来のラットレース回路（図１３）における１／４波長線路および３／４波長線路と同一の機能を果たす。
【００３１】
図２から図５は、本実施形態に係る高周波ハイブリッド回路の周波数特性を前記図１４から図１７と同様に示すもので、図２は第１ポートＰ１を入力端としたときの周波数‐減衰特性（Ｐ２への通過損失は破線，Ｐ３への通過損失は実線，Ｐ４への通過損失は一点鎖線）を、図３は周波数‐位相特性（Ｐ２への通過位相は破線，Ｐ３への通過位相は実線）、図４は第４ポートＰ４を入力端としたときの周波数‐減衰特性（Ｐ１への通過損失は破線，Ｐ２への通過損失は実線，Ｐ３への通過損失は一点鎖線）、図５は周波数‐位相特性（Ｐ２への通過位相は破線，Ｐ３への通過位相は実線）をそれぞれ示す。
【００３２】
これらの線図から明らかなように本実施形態に係る回路では、Ｐ１から高周波電力を入力すると、前記ラットレース回路と同様に、Ｐ２とＰ３とからそれぞれ１／２に配分された同相の電力が出力され、Ｐ４からは高周波電力は出力されない。一方、Ｐ４から高周波電力を入力すると、Ｐ２とＰ３とからそれぞれ１／２に配分された逆相の電力が出力され、Ｐ１からは高周波電力は出力されない。さらに、本実施形態の回路によれば、図４から明らかなように、Ｐ２とＰ３からの出力にバンドパス特性を付与することが出来る。
【００３３】
〔第２実施形態〕
図６は、本発明の第二の実施形態に係る高周波ハイブリッド回路を示すものである。同図に示すようにこの回路は、前記ラットレース回路（図１３参照）における３／４波長線路１４と、これに隣接する１本の１／４波長線路１３を、インターデジタル型のＢＰＦ３１により置き換えたものである。
【００３４】
具体的には、この回路は、帯域中心周波数（本実施形態の場合３．０ＧＨｚ）で４分の１波長の長さを有する伝送線路である１／４波長線路１１（第一の回路要素）と、同じく４分の１波長の長さを有する伝送線路である１／４波長線路（第二の回路要素）１２と、インターデジタルＢＰＦ３１とを順にリング状に接続すると共に、１／４波長線路１１と１／４波長線路１２との間から第１ポート（第一端子）Ｐ１を、１／４波長線路１１とインターデジタルＢＰＦ３１との間から第２ポート（第二端子）Ｐ２を、１／４波長線路１２とインターデジタルＢＰＦ３１との間から第３ポート（第三端子）Ｐ３をそれぞれ引き出し、インターデジタルＢＰＦ３１の一端子を第４ポート（第四端子）Ｐ４としたものである。
【００３５】
上記インターデジタルＢＰＦ３１は、入出力端子として１つの不平衡端子（第一フィルタ端子）と一対の平衡端子（第二フィルタ端子および第三フィルタ端子）とを備える、不平衡入力‐平衡出力型または平衡入力‐不平衡出力型のインターデジタルＢＰＦであればその構造は特に問わないが、一例を示せば次のとおりである。
【００３６】
図７は上記インターデジタルＢＰＦ３１の一例を示す斜視図であり、図８Ａ〜図８Ｉは当該インターデジタルＢＰＦ３１の積層基板への実装状態を示す平面図である。なお、図８Ａ〜図８Ｉは、基板の表面から裏面に向け、順に第１層、第２層、第３層、第４層、第５層、第６層、第７層、第８層および第９層としたときに、第１層から第９層までを順に示している。
【００３７】
これらの図に示すようにこのインターデジタルＢＰＦ３１は、誘電体の表面（ＬＴＣＣ基板の内部配線層）に形成した直線状の導体線路からなる複数（本実施形態では基板第３層から第８層までの各層に３本ずつ合計１８本）の共振器３２，３３を隣り合う共振器同士が電磁界結合するように平行に並べた積層型のインターデジタルＢＰＦである。各共振器３２，３３は、帯域中心周波数（本実施形態では３．０ＧＨｚ）で４分の１波長の長さを有し、ビアＶを介して一端をグランド電極３６，３７に接続することにより接地して短絡端とし、他端を開放端としたものである。
【００３８】
なお、基板の第２層と第９層には、当該各配線層の略全面を覆うグランド電極３６，３７を設け、これらグランド電極３６，３７の間に上記共振器３２，３３（ＢＰＦ３１）を形成している。また、上記各共振器３２，３３の短絡端は、これら第２層と第９層に設けたグランド電極３６，３７にビアＶを介して接続することにより接地する。
【００３９】
本実施形態では、基板の厚さ方向について上記短絡端と開放端とが交互に配置されるように組み合わせて積層した３組の共振器の組３ａ，３ｂ，３ｃを各層の共振器３２，３３同士が並ぶように水平方向（基板の厚さ方向に直交する方向）に平行に配列し（以下、これら３組の共振器を順に、左側共振器群３ａ、中央共振器群３ｂおよび右側共振器群３ｃとそれぞれ言う）、隣り合う共振器群同士を結合させている。これら共振器群３ａ，３ｂ，３ｃの構造をさらに具体的に述べれば、次のとおりである。
【００４０】
前記１／４波長線路からなる共振器３２を、平面から見たときに丁度重なるように１層おきに、すなわち、第３層と第５層と第７層とに形成する。これら各層に形成した同一の共振器群（左側共振器群３ａ又は中央共振器群３ｂ又は右側共振器群３ｃ）に属する共振器３２は、それらの一端（基端）同士がビアＶにより接続され、かつこれを第２層および第９層に設けた前記グランド電極３６，３７にビアＶを介して接続することにより短絡端とされる。また、各他端（先端）は開放端とし、これにより３本の櫛歯を有する櫛形の電極（第一の櫛形電極という）が形成される。
【００４１】
同様に、１／４波長線路からなる共振器３３を、平面から見たときに丁度重なるように前記櫛形電極とは１層ずらして１層おきに、すなわち、第４層と第６層と第８層とに形成し、これら各層に形成した共振器３３の一端（基端）をビアＶにより接続し、さらにこれを第２層および第９層に設けた前記グランド電極３６，３７にビアＶを介して接続することにより短絡端とする一方、他端（先端）を開放端とすることにより３つの櫛歯を有する第二の櫛形電極を形成する。
【００４２】
そして、これら第３、第５および第７層の共振器３２により形成した第一の櫛形電極と、第４、第６および第８層の共振器３３により形成した第二の櫛形電極とを、一方の櫛形電極を他方の櫛形電極へ各共振器の先端が差し込まれた形状となるように互いに組み合わせた状態に配置する。すなわち、第３、第５および第７層により形成された共振器３２からなる第一の櫛形電極と、第４、第６および第８層により形成された共振器３３からなる櫛形電極とは、平面から見たときに各共振器の幅方向に関し丁度重なり、かつ、各共振器の長さ方向に関しずれて配置されることとなる。左側、中央および右側の各共振器群３ａ，３ｂ，３ｃは、共にこのような構造を有する。なお、上記各共振器３２，３３は、例えばグリーンシート上に導電性ペーストを印刷塗布することによりパターン形成し、各グリーンシートを積層した後、同時焼成することにより形成することが出来る。
【００４３】
一方、当該ＢＰＦ３１の入出力端子はそれぞれ次の位置に設ける。前記第４ポートＰ４に接続する第一フィルタ端子は、左側共振器群３ａの一方の端部から引き出す。より具体的には、前記第一の櫛形電極を構成する第３、第５および第７層に形成した各共振器３２の先端部（開放端近傍位置）から端子３４を水平にそれぞれ引き出し、これらの端子３４をビアＶで接続して第一フィルタ端子とし、これを基板第１層（図８Ａ参照）に配した、第４ポートに接続される伝送線路４４にビアＶを介して接続すれば良い。
【００４４】
第２ポートＰ２および１／４波長線路１１に接続する第二フィルタ端子は、右側共振器群３ｃの一方の端部（共振器３２の短絡端または開放端から前記第一フィルタ端子と同位置）から引き出す。具体的には、右側共振器群３ｃの前記第一の櫛形電極を構成する第３、第５および第７層に形成した各共振器３２の先端部（開放端近傍位置）から端子３５ａを水平にそれぞれ引き出し、これらの端子３５ａをビアＶで接続して第二フィルタ端子とし、これを基板第１層（図８Ａ参照）に配した、第２ポートに接続される伝送線路４２にビアＶを介して接続する。
【００４５】
なお、図示の例では、第一フィルタ端子３４と第二フィルタ端子３５ａとを、ＢＰＦ３１全体の中心（幅方向の中央）に対して互いに対称（線対称）の位置に配置したが、これら端子の位置関係を共振器３２の長さ方向にずらすことによってインピーダンス調整を行うことも可能である。
【００４６】
第３ポートＰ３および１／４波長線路１２に接続する第三フィルタ端子は、右側共振器群３ｃの他方の端部（平面から見てＢＰＦ３１全体の中心に対して前記第一フィルタ端子と回転対称の位置／別の表現をすれば平面から見て右側共振器群３ｃの長さ方向の中央に対して第二フィルタ端子３５ａと対称の位置）から引き出す。具体的には、右側共振器群３ｃの前記第二の櫛形電極を構成する第４、第６および第８層により形成した各共振器３３の先端部（開放端近傍位置）から端子３５ｂを水平にそれぞれ引き出し、これらの端子３５ｂをビアＶで接続して第三フィルタ端子とし、これを基板第１層（図８Ａ参照）に配した、第３ポートに接続される伝送線路４３にビアＶを介して接続する。これにより、前記第二フィルタ端子３５ａからの出力と略１８０°位相が異なる逆相出力を第三フィルタ端子３５ｂから取り出すことが出来る。
【００４７】
なお、図８Ａ〜図８Ｉにおいて、ビアＶを小さな円で示している。また、基板第１層（図８Ａ参照）には、第１ポートＰ１に接続される伝送線路４１をさらに設けてある。この伝送線路４１は、図８Ｃに示す基板第３層に形成した線路部１１ａ（この線路部１１ａは後に述べるように基板第５層（図８Ｅ）の線路部１１ｂと共にＰ１‐Ｐ２間に接続される１／４波長線路１１を形成するものである）、ならびに図８Ｃに示す基板第３層に形成した線路部１２ａ（この線路部１２ａは後に述べるように基板第６層（図８Ｆ）の線路部１２ｂと共にＰ１‐Ｐ３間に接続される１／４波長線路１２を形成するものである）とビアＶを介して接続されている。
【００４８】
さらに、図８Ｃ（基板第３層）に示す線路部１１ａと図８Ｅ（第５層）に示す線路部１１ｂをビアＶで接続することより、第１ポートと第２ポートとの間に接続される前記１／４波長線路１１を形成している。また、図８Ｃ（第３層）に示す線路部１２ａと図８Ｆ（第６層）に示す線路部１２ｂをビアＶで接続することより、第１ポートと第３ポートとの間に接続される前記１／４波長線路１２を形成する。
【００４９】
なお、本発明におけるインターデジタルＢＰＦとしては、上記図示した例のほかにも、公知の様々なインターデジタルＢＰＦ（例えば特開２００５‐４５４４７号公報や特開２００８‐１０３８３０号公報記載のもの等）を使用することが可能であり、図示した構造のフィルタに本発明は限定されるものではない。
【００５０】
図９から図１２は、本実施形態に係る高周波ハイブリッド回路の周波数特性を前記図２から図５ならびに図１４から図１７と同様に示すもので、図９は第１ポートＰ１を入力端としたときの周波数‐減衰特性（Ｐ２への通過損失は破線，Ｐ３への通過損失は実線，Ｐ４への通過損失は一点鎖線）、図１０は周波数‐位相特性（Ｐ２への通過位相は破線，Ｐ３への通過位相は実線）、図１１は第４ポートＰ４を入力端としたときの周波数‐減衰特性（Ｐ１への通過損失は破線，Ｐ２への通過損失は実線，Ｐ３への通過損失は一点鎖線）、図１２は周波数‐位相特性（Ｐ２への通過位相は破線，Ｐ３への通過位相は実線）をそれぞれ示すものである。
【００５１】
これらの線図から明らかなように本実施形態に係る回路においても、第１ポートＰ１から高周波電力を入力すると、前記第一実施形態と同様に、第２ポートＰ２と第３ポートＰ３とからそれぞれ１／２に配分された同相の電力が出力され、第４ポートＰ４からは高周波電力は出力されない。一方、第４ポートＰ４から高周波電力を入力すると、第２ポートＰ２と第３ポートＰ３とからそれぞれ１／２に配分された逆相の電力が出力され、第１ポートＰ１からは高周波電力は出力されない。さらに、図９および図１１から明らかなように、第２ポートＰ２と第３ポートＰ３からの出力にバンドパス特性を付与することが出来る。
【００５２】
以上、本発明の実施形態について説明したが、本発明は、図面に基づいて説明した上記実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことが出来ることは当業者に明らかである。
【００５３】
例えば、前記実施形態では、中心周波数３．０ＧＨｚを想定して回路構成を行ったが、周波数帯はこれに限られるものではなく、これらより高いあるいは低い周波数帯で使用する回路を本発明に基づいて構成できることは勿論である。また、実施形態では一端短絡・他端開放の１／４波長線路を使用したが、両端開放の１／２波長線路、あるいは両端短絡の１／２波長線路を使用したインターデジタルＢＰＦを使用することも可能である。また、実施形態では計１８本の共振器を使用したが、共振器の本数はこれより少なくてもあるいは多くても良い。
【図面の簡単な説明】
【００５４】
【図１】本発明の第一の実施形態に係る高周波ハイブリッド回路を示す図である。
【図２】前記第一実施形態に係る高周波ハイブリッド回路の周波数‐減衰特性（Ｐ１を入力端としたときのＰ２〜Ｐ４への通過損失）を示す線図である。
【図３】前記第一実施形態に係る高周波ハイブリッド回路の周波数‐位相特性（Ｐ１を入力端としたときのＰ２，Ｐ３への通過位相）を示す線図である。
【図４】前記第一実施形態に係る高周波ハイブリッド回路の周波数‐減衰特性（Ｐ４を入力端としたときのＰ１〜Ｐ３への通過損失）を示す線図である。
【図５】前記第一実施形態に係る高周波ハイブリッド回路の周波数‐位相特性（Ｐ４を入力端としたときのＰ２，Ｐ３への通過位相）を示す線図である。
【図６】本発明の第二の実施形態に係る高周波ハイブリッド回路を示す図である。
【図７】前記第二実施形態に係る高周波ハイブリッド回路に備えるインターデジタルＢＰＦを示す斜視図である。
【図８Ａ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第１層）を示す平面図である。
【図８Ｂ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第２層）を示す平面図である。
【図８Ｃ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第３層）を示す平面図である。
【図８Ｄ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第４層）を示す平面図である。
【図８Ｅ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第５層）を示す平面図である。
【図８Ｆ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第６層）を示す平面図である。
【図８Ｇ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第７層）を示す平面図である。
【図８Ｈ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第８層）を示す平面図である。
【図８Ｉ】前記第二実施形態に係る高周波ハイブリッド回路の積層基板への実装例（基板の第９層）を示す平面図である。
【図９】前記第二実施形態に係る高周波ハイブリッド回路の周波数‐減衰特性（Ｐ１を入力端としたときのＰ２〜Ｐ４への通過損失）を示す線図である。
【図１０】前記第二実施形態に係る高周波ハイブリッド回路の周波数‐位相特性（Ｐ１を入力端としたときのＰ２，Ｐ３への通過位相）を示す線図である。
【図１１】前記第二実施形態に係る高周波ハイブリッド回路の周波数‐減衰特性（Ｐ４を入力端としたときのＰ１〜Ｐ３への通過損失）を示す線図である。
【図１２】前記第二実施形態に係る高周波ハイブリッド回路の周波数‐位相特性（Ｐ４を入力端としたときのＰ２，Ｐ３ポートへの通過位相）を示す線図である。
【図１３】従来のラットレース回路を示す図である。
【図１４】前記従来のラットレース回路の周波数‐減衰特性（Ｐ１を入力端としたときのＰ２〜Ｐ４への通過損失）を示す線図である。
【図１５】前記従来のラットレース回路の周波数‐位相特性（Ｐ１を入力端としたときのＰ２，Ｐ３への通過位相）を示す線図である。
【図１６】前記従来のラットレース回路の周波数‐減衰特性（Ｐ４を入力端としたときのＰ１〜Ｐ３への通過損失）を示す線図である。
【図１７】前記従来のラットレース回路の周波数‐位相特性（Ｐ４を入力端としたときのＰ２，Ｐ３への通過位相）を示す線図である。
【符号の説明】
【００５５】
３ａ  左側共振器群
３ｂ  中央共振器群
３ｃ  右側共振器群
１１，１２，１３  ４分の１波長線路
１４  ４分の３波長線路
２１，２３  ＢＰＦ（バンドパスフィルタ）
２２，２４  位相回路
３１  インターデジタルＢＰＦ
３２，３３  共振器（共振線路）
３４  第一フィルタ端子
３５ａ  第二フィルタ端子
３５ｂ  第三フィルタ端子
３６，３７  グランド電極
４１，４２，４３，４４  伝送線路
Ｐ１，Ｐ２，Ｐ３，Ｐ４  入出力端子
Ｖ  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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