(57)【要約】【課題】ＥＳＤ破壊の可能性検知機能を持たせた組立ボードを提供する。最終システムでの組込テストで検出された素子破壊の原因の特定を容易にする。【解決手段】組込ボードは、所望の回路機能を実現する１ないし複数の半導体集積回路装置と、ＥＳＤ検知回路とを有する。ＥＳＤ検知回路は、上記半導体集積回路装置の上限とされた動作電圧以上の高い電圧が上記半導体集積回路装置の動作電源線に発生したことを検知する検知回路と、上記検知回路から出力される検知信号を計数カウンタ回路と、上記検知回路及びカウンタ回路に動作電圧を供給する電池とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
所望の回路機能を実現する１ないし複数の半導体集積回路装置と、
ＥＳＤ検知回路とを有し、
上記ＥＳＤ検知回路は、
上記半導体集積回路装置の上限とされた動作電圧以上の高い電圧が上記半導体集積回路装置の動作電源線に発生したことを検知する検知回路と、
上記検知回路から出力される検知信号を計数カウンタ回路と、
上記検知回路及びカウンタ回路に動作電圧を供給する電池とを備える、
組込ボード。
【請求項２】
請求項１において、
上記組込ボードは、動作電圧が供給される電源プレート及び接地電位が供給される接地プレートを有するプリント基板を有し、
上記検知回路は、
カソード電極が上記プリント基板の上記電源プレートに接続され、上記上限とされた動作電圧以上の大きなツェナー電圧を持つツェナーダイオードと、
アノード電極が上記ツェナーダイオードのアノード電極に接続されたダイオードと、
上記ダイオードのカソード電極と上記接地電位との間に設けられた抵抗素子と、
上記抵抗素子に発生した電圧が入力端子に供給され、出力端子の出力信号を上記検知信号とするインバータ回路とを有する、
組込ボード。
【請求項３】
請求項２において、
上記半導体集積回路装置は、ＣＰＵを含み、
上記カウンタ回路の出力信号は、上記ＣＰＵにより取り込み可能にされる、
組込ボード。
【請求項４】
上記半導体集積回路装置は、通信用インターフェイス回路を含み、
上記通信用インターフェイス回路には、ケーブルが接続される、
組込ボード。
【請求項５】
請求項１ないし４のいずれかにおいて、
ＥＳＤ検出回路は、上記組込ボードに脱着可能に取付られる、
組込ボード。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、組込ボードに関し、そのＥＳＤ（Electro Static Discharge) 対策技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
帯電した人体等が電子機器（半導体集積回路装置）に接触し、あるいは充分に接近すると、静電気放電（ＥＳＤ）が発生して半導体集積回路装置の内部素子に破壊をもたらす。したがって、上記ＥＳＤは、半導体集積回路装置のような電子部品の取り扱いや運搬において大きな問題となる。このようなＥＳＤ対策技術に関しては、例えば日本電気株式会社、２００１年１０月発行「静電気放電（ＥＳＤ）破壊対策ガイド」がある。また、静電気放電検出装置に関して、特開平０７−３０６２３６号公報、特開平１０−０１２６９１号公報がある。
【非特許文献１】日本電気株式会社、２００１年１０月発行「静電気放電（ＥＳＤ）破壊対策ガイド」
【特許文献２】特開平０７−３０６２３６号公報
【特許文献３】特開平１０−０１２６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
マイクロコンピュータ等のシステムは、複数の納入先からの複数種類の組込ボードがセットメーカにて組み立てられて最終システムとされことが多い。このとき、最終システムの組込テストにおいて、エラーの原因が特定の組込ボードの半導体集積回路装置における素子破壊によるものであることがある。各組込ボードは、それぞれ出荷前にテストが実施され、正常に動作するものが納入されるものであることを考慮すると、上記素子破壊の原因は出荷後から最終システムの組み立て完了までの間でのＥＳＤによるものと推測される。しかし、他方では、前記「静電気放電破壊対策ガイド」等に沿って組立ボードの梱包、搬送及び組み立て作業等が注意深く行われている。結局は、上記ＥＳＤを含めて確定的な原因究明ができないのが現状である。半導体集積回路装置の素子微細化や高集積化は、上記ＥＳＤ耐量を低下させる傾向にあり、システムの高機能化に向けて組込ボードの数も多種多様となるので、最終システムでの組込テストで検出された素子破壊の原因の特定は、効果的な対策に向けて重要な課題となるものである。
【０００４】
この発明の目的は、ＥＳＤ破壊の可能性検知機能を持たせた組立ボードを提供することにある。この発明の他の目的は、最終システムでの組込テストで検出された素子破壊の原因の特定を容易にした組立ボードを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される１つの実施例は、以下の通りである。組込ボードは、所望の回路機能を実現する１ないし複数の半導体集積回路装置と、ＥＳＤ検知回路とを有する。ＥＳＤ検知回路は、上記半導体集積回路装置の上限とされた動作電圧以上の高い電圧が上記半導体集積回路装置の動作電源線に発生したことを検知する検知回路と、上記検知回路から出力される検知信号を計数カウンタ回路と、上記検知回路及びカウンタ回路に動作電圧を供給する電池とを備える。
【発明の効果】
【０００６】
ＥＳＤの発生回数記録により、素子破壊の原因特定が容易になる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る組込ボードの一実施例の概略構成図が示されている。この実施例の組込ボードは、例えばマイクロコンピュータシステムを構成する組立ボートの１個であり、プリント基板上にＣＰＵ（中央処理装置）、メモリ、周辺デバイス及び通信Ｉ／Ｆ（インターフェイス）を構成する複数の半導体集積回路装置が搭載されている。特に制限されないが、通信Ｉ／ＦにはケーブルＣＢＬが接続されている。上記ＣＰＵ、メモリ、周辺デバイス及び通信Ｉ／Ｆ（インターフェイス）は、バスＢＵＳを介して相互に接続される。
【０００８】
この実施例では、上記組込ボードのＥＳＤ発生履歴を検知する本発明回路が設けられる。この本発明回路は、例えばＥＳＤ検知回路であり、この組込ボードに発生したＥＳＤを検知し、それを記憶する機能を有している。
【０００９】
図２には、図１のＥＳＤ検知回路の一実施例の回路図が示されている。ＥＳＤ検知回路は、ＥＳＤ検知部と、カウンタ回路から構成される。ＥＳＤ検知部は、例えばプリント基板の電源電圧線ＶＣＣをアンテナＡＮＴとし、かかるアンテナＡＮＴに上記組込ボードに設けられたＣＰＵ等の半導体集積回路装置の上限とされた動作電圧以上の高い電圧が発生したことを検知する。上記アンテナは、上記組込ボードに搭載されたＣＰＵ等の上限とされた動作電圧以上のツェナー電圧を持つツェナーダイオードＤＺのカソード電極に接続される。このツェナーダイオードＤＺのアノード電極は、ダイオードＤのアノード電極に接続される。このダイオードＤのカソード電極と接地電位との間には、プルダウン抵抗Ｒが設けられる。
【００１０】
上記ＥＳＤ検知部においては、ＥＳＤによって電源電圧線ＶＣＣに高電圧が発生し、それが上記ツェナーダイオードＺＤのツェナー電圧に上記ダイオードの順方向電圧（約０．７Ｖ程度）を加えた電圧以上であると、放電電流を抵抗Ｒに流す。上記ＥＳＤによりプルダウン抵抗Ｒに発生した電圧は、インバータ回路ＩＶにより検出される。インバータ回路ＩＶは、上記抵抗Ｒに発生した電圧が論理しきい値電圧以上の高い電圧になると、ハイレベルからロウレベルに変化する検知信号を形成する。上記組込ボードがシステムに組み込まれてマイクロコンピュータシステムとして動作するとき、上記電源電圧ＶＣＣの遮断／供給のときに、上記ＥＳＤ検知部が反応しないように、上記ツェナーダイオードＺＤのツェナー電圧＋ダイオード順方向電圧が設定される。
【００１１】
上記検知信号は、２進カウンタ回路ＣＮ０〜ＣＮｎのクロック端子ＣＫに供給され、初段回路ＣＮ０のキャリー出力ＣＡが次段回路ＣＮ１のイネーブル入力端子／ＥＮに供給されて、上記ＥＳＤ検知部で検知された検知信号の発生回数を計数する。つまり、初段回路ＣＮ０は、クロック端子ＣＫがロウレベルになる毎に、キャリー出力ＣＡが変化する。次段回路ＣＮ１は、上記初段回路ＣＮ０のキャリー出力ＣＡがイネーブル入力端子／ＥＮに供給されるので、検知信号が２回発生する毎に、そのキャリー出力ＣＡが変化する。このようにして２進計数動作が行われる。これらの計数出力Ｄ０〜Ｄｎは、例えば前記バスＢＵＳを通してＣＰＵにより読み出し可能にされる。
【００１２】
図３には、図１のプリント基板の一実施例の概略断面図が示されている。この実施例のプリント基板は、４層構造からなり、上面と下面には、前記バスＢＵＳ等を構成する信号線が形成される信号層が設けられる。上面から第２層目は、電源層（電源プレート）とされ、例えば電源電圧ＶＣＣのような電圧供給に用いられる。この実施例では、この電源層が前記図２のアンテナＡＮＴとして用いられる。上面から第３層目は、ＧＮＤ（ＧＮＤプレート）とされ、０Ｖのような接地電位ＧＮＤの供給に用いられる。プリント基板は、前記４層構造の他何であってもよい。
【００１３】
上記ＥＳＤは、組込ボードが単体として取り扱われるとき、あるいはシステムに組み込まれる際に発生する。このため、上記ＥＳＤ検知部のインバータ回路ＩＶ及びカウンタ回路ＣＮ０〜ＣＮｎには、電池ＢＡＴにより動作電圧＋Ｖが供給される。つまり、図１の本願発明回路は、前記図２に示したようなＥＳＤ検知部及びカウンタ回路に加えてボタン電池等の電池ＢＡＴも含まれるものである。
【００１４】
上記組込ボードが最終システムに搭載された後は、前記組込ボードを単体で扱うときのようなＥＳＤが発生することは考えられない。しかし、前記通信Ｉ／Ｆを備えたものでは、ケーブルＣＢＬに接続されており、かかるケーブルＣＢＬからＥＳＤを受ける可能性がある。したがって、最終システムに搭載された後においても、上記ＥＳＤ検知回路を搭載させておくことにより、不良発生時に上記カウンタの計数値の変化から最終システムにおいてＥＳＤが発生したことを検知することができる。
【００１５】
つまり、最終システムが稼働状態で不良が発生した場合、不良原因となった組込ボードが特定されたとき、上記ＥＳＤ検知回路のカウンタ値を読み出すことにより、ＥＳＤの発生の有無、ＥＳＤが発生したときにはその回数も検知することができ、不良原因の解析を容易にすることができる。
【００１６】
一般的には、前記最終システムが稼働状態でのＥＳＤ発生による素子破壊の可能性は、低い。そこで、図１の本願発明回路であるＥＳＤ検知回路は、上記組込ボードに設けられたソケット等により脱着可能にする。この構成では、前記最終システムの最終テストが終了した時点で上記ＥＳＤ検知回路を取り外し、再利用を可能にすることにより、全体としてのコスト低減を図ることができる。
【００１７】
図４には、この発明が適用されるマイクロコンピュータシステムの一実施例の基板構成図が示されている。この実施例では、本体システムボード（基板）と、拡張システムボード１ないし拡張システムボード２及びＬＣＤパネルから構成される。上記本体システムボードには、中央処理装置ＣＰＵと、周辺装置（モジュール）としてＳＤＲＡＭ、ＦＬＳＨ（フラッシュメモリ）、ＵＳＢ，ＲＪ４５（ネットワークインターフェイス）及びフラットケーブルを介してＬＣＤ（液晶表示）パネルが設けられる。また、ＰＯＷは電源装置である。拡張システムボード１には、前記周辺装置（モジュール）としてＨＵＤＩ（ハイパフォーマンスユーザーデバッグインターフェイス）／ＡＵＤ（アドバンストユーザーデバッガ）、ＳＣＩＦ１，２（シリアルコミュニケーションインターフェイス）等のインターフェイスが設けられ、拡張システムボード２には、無線ＬＡＮが設けられる。ＨＵＤＩ／ＡＵＤは、エミュレータ向けた対応用のインターフェイスである。
【００１８】
このようなマイクロコンピュータシステムにおいては、本体システムボード、拡張システムボード１、拡張システムボード２の各組込ボードのそれぞれに前記図２に示したようなＥＳＤ検知回路ＥＳＤＣが搭載される。また、前記ＬＣＤ（液晶表示）パネルにも上記ＥＳＤ検知回路ＥＳＤＣを搭載してもよい。
【００１９】
これらの各組立ボードをそれぞれ異なる場所（会社等）で製造し、それを組み立てて１つのマイクロコンピュータシステムを構成する場合、前記最終システムの組込テストにおいて、エラーの原因が特定の組込ボードの半導体集積回路装置であるときには、その組込ボードに搭載されたＥＳＤ検知回路から上記ＥＳＤ発生回数を取り出すことにより、不良原因の特定を容易にできる。つまり、ＥＳＤ発生がないと別の要因を調べればよい。つまりは、出荷前を含めた原因追求を行うようにすればよい。もしもＥＳＤ発生が多数回であった場合には、出荷後に絞ってＥＳＤを中心にした原因追求を行うようにすればよい。
【００２０】
図５には、図１のＥＳＤ検知回路の他の一実施例の回路図が示されている。この実施例では、大まかなＥＳＤ発生時刻が検知できるように工夫されている。このため、時計回路ＴＭと、メモリ回路ＭＥＭが追加される。時計回路ＴＭは、特に制限されないが、出荷からの時間、あるいは日時（カレンダーと時刻）情報を形成している。この日時情報等は、メモリ回路ＭＥＭのデータ端子ｄｔに供給される。ＥＳＤ検知回路は、前記図２と同様であり、計数出力はアドレスＡ０〜Ａｎとして出力され、メモリ回路ＭＥＭのアドレス入力端子ａｄｄに入力される。
【００２１】
上記ＥＳＤ検知部においては、前記のようにＥＳＤによって電源電圧線ＶＣＣに高電圧が発生し、インバータ回路ＩＶの出力信号がロウレベルになると、前記のようにカウンタ動作するとともにメモリ回路ＭＥＭの書き込み制御端子／ｗに供給される。メモリ回路ＭＥＭにおいては、上記書き込み制御端子／ｗのロウレベルにより、上記時計回路ＴＭから出力されている日時（時間）が書き込みデータとして、上記カウントアップ前の計数出力であるアドレス信号Ａ０〜Ａｎで指定されたアドレスに書き込まれる。このようにして、ＥＳＤ発生毎にアドレスが更新されてその発生日時等の情報がメモリ回路ＭＥＭに逐一記憶される。この他、ＥＳＤ検知信号より更新されたアドレスに対して、上記時計回路ＴＭの時刻情報等を記憶させるものであってもよい。
【００２２】
この構成では、前記のように最終システムでのエラー発生での原因解析の他に、組込ボードの出荷後から各工程毎にＥＳＤ発生時刻（日時）を調べることにより、それぞれの工程でのＥＳＤ対策の評価検証を行うことができる。これにより、ＥＳＤ発生そのものを低減できるような組込ボードの取り扱い方法、梱包方法、搬送方法、組立方法等についての詳細な検証ができるので、前記半導体集積回路装置の素子微細化や高集積化に伴うＥＳＤ耐量を低下に適合した効果的なＥＳＤ対策を行うことが可能になる。
【００２３】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図２のＥＳＤ検知回路から直接に計数信号を読み出すようにしてもよいし、図５のメモリ回路から上記時刻等の情報を読み出すようにしてもよい。前記ＥＳＤを検知する回路は、前記ツェナーダイオードを用いるもの他、ＥＳＤに対応した高い電圧の印加時に電流を流すような素子を用いるものであれば何であってもよい。カンウタ回路は、前記２進カンウタの他、例えばシフトレジスタ等のようなものを用いるものであってもよい。
【産業上の利用可能性】
【００２４】
この発明は、各種システムを構成し、それが単体で取り扱われる組込ボードに広く利用することができる。
【図面の簡単な説明】
【００２５】
【図１】この発明に係る組込ボードの一実施例の概略構成図である。
【図２】図１のＥＳＤ検知回路の一実施例の回路図である。
【図３】図１のプリント基板の一実施例の概略断面図である。
【図４】この発明が適用されるマイクロコンピュータシステムの一実施例の基板構成図である。
【図５】図１のＥＳＤ検知回路の他の一実施例の回路図である。
【符号の説明】
【００２６】
ＡＮＴ…アンテナ、ＢＵＳ…バス、ＣＢＬ…ケーブル、ＣＮ０〜ＣＮｎ…カウンタ回路、ＤＺ…ツェナーダイオード、Ｄ…ダイオード、Ｒ…プルダウン抵抗、ＩＶ…インバータ回路、ＢＡＴ…電池、ＴＭ…時計回路、ＭＥＭ…メモリ回路、ＣＰＵ…中央処理装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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