(57)【要約】【課題】従来と同一のセルサイズであってもキャパシタのサイズ（表面積）を拡大する。【解決手段】第１の配線ピッチで互いに平行に配列された複数のビット線ｂ１〜ｂ５と、第１の配線ピッチよりも拡大された第２の配線ピッチで互いに平行に配列され、かつ、ビット線ｂ１〜ｂ５と交差する複数のワード線ｗ１〜ｗ４と、複数のキャパシタとを有し、複数のキャパシタのそれぞれの中心位置４が、ビット線上であって、かつ、ビット線とワード線との交点からワード線の配列方向に所定寸法Ｃだけずれている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の配線ピッチで互いに平行に配列された複数の第１の信号線と、
前記第１の配線ピッチよりも拡大された第２の配線ピッチで互いに平行に配列され、かつ、前記第１の信号線と交差する複数の第２の信号線と、
複数のキャパシタと、を有し、
前記複数のキャパシタのそれぞれの中心が、前記第１の信号線上であって、かつ、前記第１の信号線と前記第２の信号線との交点から前記第２の信号線の配列方向に所定寸法だけずれていることを特徴とする半導体装置。
【請求項２】
任意の一本から数えて奇数番目の前記第１の信号線上にある前記キャパシタの中心は、前記交点から前記第２の信号線の配列方向一方へ前記所定寸法だけずれており、偶数番目の前記第１の信号線上にある前記キャパシタの中心は、前記交点から前記第２の信号線の配列方向他方へ前記所定寸法だけずれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
任意の１つのキャパシタを取り囲む６つのキャパシタの中心を結ぶ直線によって正六角形が形成され、該正六角形の一辺の長さが前記第２の配線ピッチと等しくなるように、前記複数のキャパシタが配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の配線ピッチが設計ルールに規定される最少加工寸法の２倍であり、前記第２の配線ピッチが前記最少加工寸法の４／√３倍であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記所定寸法が設計ルールに規定される最少加工寸法の１／√３倍であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第１の信号線および前記第２の信号線のいずれか一方がビット線であり、他方がワード線であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
設計ルールに規定される最少加工寸法の２倍の配線ピッチで互いに平行に配列された複数の第１の配線と、
前記最小加工寸法の４／√３倍の配線ピッチで互いに平行に配列され、かつ、前記第１の配線と交差する方向に延在する複数の第２の配線と、
複数の記憶素子と、を有し、
前記複数の記憶素子のそれぞれの中心が、前記第１の信号線上であって、かつ、前記第１の信号線と前記第２の信号線との交点から前記第２の信号線の配列方向に前記最小加工寸法の１／√３倍だけずれていることを特徴とする半導体装置。
【請求項８】
複数の縦型のＭＯＳトランジスタをさらに備え、
前記縦型ＭＯＳトランジスタのソース・ドレイン電極の一方に前記記憶素子が接続され  、
前記ソース・ドレイン電極の他方に、前記第１および第２の信号線のいずれか一方が接  続され、
前記第１および第２の信号線の他方が前記ＭＯＳトランジスタのゲート電極に接続され  ていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
平行に配列された複数の第１の信号線と、互いに平行に配列され、かつ、前記第１の信号線と交差する複数の第２の信号線と、複数のキャパシタとを有する半導体装置の製造方法であって、
第１の配線ピッチで前記複数の第１の信号線を形成する工程と、
前記第１の配線ピッチよりも拡大された第２の配線ピッチで前記複数の第２の信号線を形成する工程と、
それぞれの中心が前記第１の信号線上であって、かつ、前記第１の信号線と前記第２の信号線との交点から前記第２の信号線の配列方向に所定寸法だけずれた位置に配置されるように、前記複数のキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１０】
任意の一本から数えて奇数番目の前記第１の信号線上にある前記キャパシタの中心が前記交点から前記第２の信号線の配列方向一方へ前記所定寸法だけずれた位置に配置され、偶数番目の前記第１の信号線上にある前記キャパシタの中心が前記交点から前記第２の信号線の配列方向他方へ前記所定寸法だけずれた位置に配置されるように、前記複数のキャパシタを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
任意の１つのキャパシタを取り囲む６つのキャパシタの中心を結ぶ直線によって正六角形が形成され、該正六角形の一辺の長さが前記第２の配線ピッチと等しくなるように、前記複数のキャパシタを形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
縦型のＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース・ドレイン電極の一方と前記キャパシタの下部電極とを接続するパットを形成する工程とを、さらに備えていることを特徴とする請求項９乃至請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の配線ピッチが設計ルールに規定される最少加工寸法の２倍であり、前記第２の配線ピッチが前記最少加工寸法の４／√３倍であることを特徴とする請求項９乃至請求項１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記所定寸法が設計ルールに規定される最少加工寸法の１／√３倍であることを特徴とする請求項９乃至請求項１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体技術の進歩、特に微細加工技術の進歩により、トランジスタやメモリセルの小型化と大容量化とが急速に進んでいる。その一つとして、基板に形成された柱状の半導体の側壁を利用してトランジスタやメモリセルが構成されたデバイス(以下「縦型トランジスタ」と称す。)が提案されている。縦型トランジスタでは、トランジスタやメモリセルのゲート長方向が高さ方向であるため、微細化に際して短チャネル効果から自由である。また、高さ方向に素子を重ねることで、面積を増やすことなく高密度化が可能であるため低コスト、大容量化を実現する手法として期待されている。さらに、部分空乏型もしくは完全空乏型構造の素子を形成することが比較的容易であること、電界集中効果を利用して高速デバイスや低消費電力の素子を形成することができるといった優れた特徴を有している。このような縦型トランジスタを利用し、単位メモリセルのサイズが４Ｆ２（Ｆは設計ルール）で表されるメモリセルを備えたＤＲＡＭ（Dynamic Random Access Memory）を構成することも提案されている。４Ｆ２型のメモリセルでは、ワード線とビット線が交差する位置に縦型のトランジスタを配置したクロスポイント型のレイアウトが一般的に採用されている（特許文献１、２）。
【０００３】
また、特許文献３には、縦型トランジスタを利用し、ビット線を１セルごとに３０度ずつ曲げたレイアウトが開示されている。ビット線を１セルごとに曲げたレイアウトは直線状のレイアウトに比べ、リソグラフィによるパターニングが著しく困難になると言う問題がある。従って、微細化に対応したメモリセルを形成するには、ワード線およびビット線用の配線は共に直線形状とすることが好ましい。
【特許文献１】特開２００７−３２９４８０号公報
【特許文献２】特開２００２−０２６２７９号公報
【特許文献３】特開２００３−２０９１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＤＲＡＭのキャパシタに保持された電荷は、リーク電流により自然消失するので、電荷が完全に消失して、保持していたデータの０、１判定が出来なくなる前に、電荷を再書き込みする必要がある。従って、キャパシタにためることができる電荷の量が大きい方が、再書き込みをする頻度が減り、ＤＲＡＭの消費電力量を減少させることができる。そのため、ＤＲＡＭのキャパシタ容量は大きい方が良い。
【０００５】
図２３は、従来のクロスポイント型メモリセルのワード線、ビット線およびキャパシタの配置を模式的に示した平面図である。ワード線１とビット線２の交差部に円形のキャパシタ３が配置されている。ワード線１は、幅と間隔を足し合わせた配線ピッチがＷａとなるようにパターニングされており、配線ピッチＷａでＹ方向に規則正しく配置されている。ビット線２は幅と間隔を足し合わせた配線ピッチがＢａでパターニングされており、配線ピッチＢａでＸ方向に規則正しく配置されている。製造時の最小加工寸法（設計ルール）をＦで表すと、
ワード線ピッチＷａ＝２ｘＦ
ビット線ピッチＢａ＝２ｘＦ
で表すことができ、ワード線とビット線の配線ピッチは等しくなるように配置されている。
【０００６】
シリンダ型またはピラー型キャパシタ等の円形の外周形状を備えたキャパシタの場合、キャパシタの直径（内径）をＲ、キャパシタの高さをＨとすると、キャパシタ容量はＣ'＝Ｒ×Ｈに比例する。図２３において、隣接するキャパシタ間のスペースをＳとすると、Ｒ＝２×Ｆ−Ｓとなる。微細化が進むとＦで表される最小加工寸法が小さくなるので、キャパシタの直径Ｒも小さくなり、キャパシタ容量が減る。従って、リフレッシュ動作（再書き込み動作）の回数が増加し、ＤＲＡＭの消費電力が大きくなるという問題があった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第１の配線ピッチで互いに平行に配列された複数の第１の信号線と、前記第１の配線ピッチよりも拡大された第２の配線ピッチで互いに平行に配列され、かつ、前記第１の信号線と交差する複数の第２の信号線と、複数のキャパシタとを有し、前記複数のキャパシタのそれぞれの中心が、前記第１の信号線上であって、かつ、前記第１の信号線と前記第２の信号線との交点から前記第２の信号線の配列方向に所定寸法だけずれていることを特徴とする。
【０００８】
本発明の半導体装置の製造方法は、平行に配列された複数の第１の信号線と、互いに平行に配列され、かつ、前記第１の信号線と交差する複数の第２の信号線と、複数のキャパシタとを有する半導体装置の製造方法であって、第１の配線ピッチで前記複数の第１の信号線を形成する工程と、前記第１の配線ピッチよりも拡大された第２の配線ピッチで前記複数の第２の信号線を形成する工程と、それぞれの中心が前記第１の信号線上であって、かつ、前記第１の信号線と前記第２の信号線との交点から前記第２の信号線の配列方向に所定寸法だけずれた位置に配置されるように、前記複数のキャパシタを形成する工程とを有することを特徴とする。
【０００９】
本発明の半導体装置および本発明の製造方法によって製造される半導体装置によれば、従来と同一のセルサイズであってもキャパシタの直径を拡大することができる。
【発明の効果】
【００１０】
本発明によれば、従来と同一のセルサイズであってもキャパシタの直径を拡大することができるので、キャパシタのサイズ（表面積）が拡大され、キャパシタ容量が増大される。よって、電荷保持特性（リフレッシュ特性）に優れたＤＲＡＭを実現することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態の一例について説明する。
[半導体装置について]
図１、図２は、本実施形態に係る半導体装置（メモリセル）のレイアウトを示す平面図である。本実施形態に係るメモリセルでは、ワード線の配線ピッチをビット線の配線ピッチよりも大きくしてある。
【００１２】
図１に示すように、ワード線１は、配線ピッチＷでＹ方向に規則正しく配置されている。また、ビット線２は、配線ピッチＢでＸ方向に規則正しく配置されている。ここで加工時の最小寸法に対応する寸法（設計ルール）をＦで表した場合、ビット線の配線ピッチＢ＝２Ｆ、ワード線の配線ピッチＷ＝２．３Ｆとなるようにビット線２とワード線１とが配置されている。なお、ワード線のピッチ２．３Ｆの係数２．３は、正確には４／√３（＝2.3094・・・）で表される数値である。
【００１３】
もっとも、ビット線２は、幅と間隔を足し合わせた値が２Ｆとなっていればよく、幅と間隔それぞれの値は製造条件等によって最適となるように決定すればよい。また、ワード線１は、幅と間隔を足し合わせた値が２．３Ｆとなっていればよく、幅と間隔それぞれの値は製造条件等によって最適となるように決定すればよい。
【００１４】
さらに、隣接するキャパシタの中心間の距離がすべて等しくなるように、キャパシタが配置されている。図２に、４本のワード線ｗ１〜ｗ４および５本のビット線ｂ１〜ｂ５を模式的に示す。各ワード線は配線ピッチＷで配置され、各ビット線は配線ピッチＢで配置されている。キャパシタの中心位置４を黒丸で示す。キャパシタの中心位置４はワード線とビット線の交点から、寸法Ｃだけ離れている。また、キャパシタの中心位置４はビット線の１本毎に、ワード線とビット線の交点から寸法Ｃだけずれる方向を図面上で上下逆転させてある。すなわち、ビット線ｂ１、ｂ３、ｂ５上に位置されているキャパシタは、ワード線ｗ１〜ｗ４に対して図面上で上方向に寸法Ｃだけ中心位置をずらして配置されている。また、ビット線ｂ２、ｂ４上に位置するキャパシタは、ワード線ｗ１〜ｗ４に対して図面上で下方向に寸法Ｃだけ中心位置をずらして配置されている。このように配置することで、１つのキャパシタを囲むように隣接している６つのキャパシタの中心を直線で結ぶと、正六角形５が形成される。
【００１５】
図３に、キャパシタの中心位置４を結んで形成した正六角形５を拡大して示す。正六角形５の１辺の寸法は、ワード線のピッチＷと等しい。すなわち、各キャパシタは、その中心位置４の離間距離がすべてＷとなるように配置され、隣接する３つのキャパシタの中心位置４により正三角形６が形成される。従って、ビット線の配線ピッチＢを用いることにより、Ｗ＝（２／√３）ｘＢの関係を算出することができる。これによりＢ＝２Ｆの場合には、ワード線のピッチを約２．３Ｆと設定することで、図２の配置を得ることができる。
【００１６】
次に、キャパシタの中心位置４をワード線とビット線の交点からずらしてメモリセルを形成する場合には、すべてのメモリセルにおいて、上記寸法Ｃが等しくなるように配置する必要がある。従って、寸法Ｃについては、図３の正三角形６の一辺（寸法Ｗ）の１／４となるように設定されている。すなわち、Ｃ＝（１／２√３）ｘＢ
の関係を算出することができる。
【００１７】
これにより、Ｂ＝２Ｆの場合には、寸法Ｃを約０．５８Ｆと設定することで、図２の配置を得ることができる。なお、寸法Ｃの係数０．５８は、正確には、１／√３（＝0.57735・・・）で表される数値である。
【００１８】
上記のようにして実際に配置したキャパシタの平面模式図を図４に示す。ワード線１はＹ方向に配線ピッチＷで配置され、ビット線２はＸ方向に配線ピッチＢで配置されている。
【００１９】
キャパシタ３は、ワード線１とビット線２の交点から寸法Ｃだけずらして配置されている。キャパシタ３をずらす方向は、隣接するビット線１本毎に、図面上で上下が逆転するように配置されている。また、隣接するキャパシタ３の中心間の距離はすべてのキャパシタ３において、ワード線１の配線ピッチＷと等しくなっている。
【００２０】
このようなレイアウトとするためには、加工時の最小寸法をＦで表した場合に、Ｂ、Ｗ、Ｃは次の通りに設定すればよい。
ビット線２の配線ピッチＢ＝２Ｆ
ワード線１の配線ピッチＷ＝２．３Ｆ（正確には（４／√３）ｘＦ）
キャパシタ３のずらし寸法Ｃ＝０．５８Ｆ（正確には（１／√３）ｘＦ）
以上の説明ではワード線１の配線ピッチを拡大したが、ワード線１のピッチは２Ｆのままとし、ビット線２の配線ピッチを２．３Ｆに拡大しても、同様のキャパシタ配置を行うことができる。この場合は、ビット線２と平行方向にキャパシタ３をずらして配置すればよい。
［比較例について］
本発明におけるキャパシタ配置の効果について、従来のキャパシタ配置と比較して説明する。ここでは、先に説明した場合と同様に、ワード線の配線ピッチを拡大して配置する場合について例示する。
【００２１】
本発明におけるキャパシタ配置では、ワード線の配線ピッチを拡大したことにより、メモリセルサイズは、２Ｆｘ２．３Ｆ＝４．６Ｆ2で表すことができる。
【００２２】
従来のメモリセル配置において、同じセルサイズのメモリセルを形成するには、ワード線とビット線の配線ピッチを等しくして√4.6ｘＦ、すなわち約２．１４Ｆのピッチでワード線とビット線を配置すればよい。このとき配置できるキャパシタの直径Ｒは、図２３より、Ｒ＝２．１４Ｆ−Ｓ（Ｓはキャパシタ間の分離に必要なスペース）で表される。
【００２３】
これに対して、本発明におけるキャパシタ配置の場合には、図３より、キャパシタの直径Ｒは、Ｒ＝Ｗ−Ｓ＝２．３Ｆ−Ｓ（Ｓはキャパシタ間の分離に必要なスペース）で表すことができる。
【００２４】
両者を比較することにより、同じセルサイズでは、本発明におけるキャパシタ配置を行うことにより、キャパシタのサイズ（直径）を拡大できることがわかる。
【００２５】
次に、具体的な数値を用いて比較する。例えばＦ＝５０[ｎｍ]、Ｓ＝１０[ｎｍ]、セルサイズ１１５４７[ｎｍ2]の場合、従来のキャパシタ配置ではキャパシタの直径が９７．５[ｎｍ]となるのに対し、本発明におけるキャパシタ配置によれば、１０５．５[ｎｍ]となる。
【００２６】
以上のように、本発明によれば、キャパシタサイズが拡大でき、約１．０８倍のキャパシタ容量増加の効果を得ることができる。
［半導体装置の製造方法について］
次に、本発明の半導体装置の製造方法の実施形態の一例について、図５〜１７を参照して説明する。図５〜１７において、（Ｃ）はＤＲＡＭのメモリセル部の平面図であり、そのＡ−Ａ’断面を（Ａ）、Ｂ−Ｂ’断面を（Ｂ）として示す。
【００２７】
図５を参照する。まず、Ｐ型シリコン等の半導体基板１１に熱酸化を１０００[℃]で行い、厚み５[ｎｍ]のシリコン酸化膜（SiO2；以下、酸化膜と記載)１２を形成する。次に、厚み１００[ｎｍ]のシリコン窒化膜（Si3N4；以下、窒化膜と記載)１３をＣＶＤ法にて堆積させる。次に、フォトリソグラフィ技術を用いて、窒化膜１３と酸化膜１２を、図５（Ｃ）においてＹ方向のライン形状にパターニングするためのフォトレジストマスク（不図示）を形成する。このとき、ピッチ５０が２Ｆとなるようにし、Ｆは最小加工寸法として定義する。次に、フォトレジストをマスクとし窒化膜１３と酸化膜１２をドライエッチングする。次に、フォトレジストを除去する。
【００２８】
図６を参照する。次に、窒化膜１３をマスクとしてシリコン（半導体基板１１）のドライエッチングを１３０[ｎｍ]行う。次に、熱酸化を１０００[℃]で行って５[ｎｍ]の酸化膜１４を形成する。次に、ＣＶＤ法により５[ｎｍ]の酸化膜１５に堆積させる。酸化膜１５と酸化膜１４のエッチバックを行い、窒化膜１３で覆われていない領域に、半導体基板１１のシリコン表面を露出させる。
【００２９】
図７を参照する。次に、ビット線形成のために、ヒ素（As）をエネルギー２５[KeV]、ドーズ量１Ｅ１５[atoms/cm2]でイオン注入を行い、その後１０００[℃]の熱処理にて活性化を行う。熱処理により横方向にも拡散したヒ素によって、Ｎ型の不純物拡散層（以下、拡散層と記載）１６が形成される。その後、シリコンドライエッチングを１００[ｎｍ]行い、Ｙ方向に延在する溝パターン５１を形成する。拡散層１６はＡ−Ａ’方向に延在し、ビット線として機能する。
【００３０】
図８を参照する。半導体基板１１を１０００[℃]で熱酸化し、厚み３[ｎｍ]の酸化膜（不図示）を形成した後、ＣＶＤ法により酸化膜１７を堆積させ、溝パターン５１の内部を充填する。
【００３１】
図９を参照する。次に、フォトリソグラフィ技術により先ほど形成した溝パターン５１に対し垂直に交わる方向（Ｘ方向）に溝パターン２２を設けるためのフォトレジストマスク（不図示）を形成する。このときのピッチ５２は(4/√3)Ｆ≒2.3094Ｆとする。次に、フォトレジストをマスクとし、酸化膜１７と窒化膜１３と酸化膜１２をドライエッチングしてからフォトレジストを除去する。次に、酸化膜１７と窒化膜１３をマスクとして、シリコン（半導体基板１１）のドライエッチングを１００[ｎｍ]行う。
【００３２】
図１０を参照する。次に、ＨＤＰ-ＣＶＤ（High Density plasma CVD）法により、酸化膜１８を堆積させる。ＨＤＰによる酸化膜１８の堆積は、側面部分よりも垂直方向に多く酸化膜が堆積する性質がある。溝パターン２２の側面部の酸化膜の図示は省略した。
【００３３】
図１１を参照する。次に、酸化膜ウェットエッチングを行い、溝パターン２２のシリコンの側壁部を露出させた後、１０００[℃]で熱酸化を行ってゲート絶縁膜３０を形成する。次に、半導体基板１１にヒ素（As）をエネルギー３０〜６０[KeV]、ドーズ量１Ｅ１５[atoms/cm2]でイオン注入を行い、下部拡散層２５を形成する。この際に、下部拡散層２５とビット線（拡散層１６）とが導通するように、イオン注入のエネルギーを調整する。
【００３４】
図１２を参照する。次に、ゲート電極材料としてポリシリコン１９ａを堆積させる。次に、ポリシリコン１９ａの表面をＣＭＰ(Chemical Mechanical Polishing)で研磨し、平坦化を行う。
【００３５】
図１３を参照する。フォトリソグラフィ技術により、ポリシリコン１９ａをパターニングし、ドライエッチングで隣り合うゲート電極１９となるように分割する。次に、ゲート電極１９のエッチバックを行い、高さが半導体基板１１の表面と同程度になるようにする。
【００３６】
図１４を参照する。次に、酸化膜２０でゲート電極１９（図１３）を覆うように、層間を埋める。次に、ＣＭＰを行い、表面を平坦化をする。
【００３７】
図１５を参照する。次に、図１４に示す窒化膜１３を熱リン酸を用いたウェットエッチングにより除去する。その後、窒化膜を堆積させて、エッチバックを行い、サイドウォール２１を形成する。これにより半導体基板１１のシリコン面の一部が露出する。
【００３８】
図１６を参照する。次に、選択エピタキシャル成長法にて、シリコン表面の露出している領域に、膜厚３０[ｎｍ]のシリコン層を形成し、形成されたシシリコン層にヒ素（As）をエネルギー10[KeV]、ドーズ量１Ｅ１５[atoms/cm2]でイオン注入を行い、上部拡散層を形成する。次に、上部拡散層の上に導電材料を埋め込み、コンタクトプラグ２３を形成する。
【００３９】
図１７を参照する。次に、層間膜を形成し、キャパシタ２４を先に説明した配置となるように形成する。図中の符号２４はキャパシタの下部電極を示している。なお、キャパシタの下部電極２４はシリンダ型、ピラー型のいずれでもよい。その後、メモリセル部とは別に周辺回路部を形成すれば半導体装置が完成する。
【００４０】
メモリセルの構成を説明するための平面図を図１８に示す。図中のＸ方向に延在するゲート電極用の配線ｇ１〜ｇ４がＹ方向に並べて配置されている。また、Ｙ方向に延在するＮ型不純物層で形成された配線ｈ１〜ｈ４がＸ方向に並べて配置されている。中央に形成されているシリコンのピラー２９ａに接続している下部拡散層を符号２５ａ、２５ｂで示す。ゲート電極用の配線ｇ２、ｇ３がピラー２９ａをゲート絶縁膜を介して両側から挟むように配置されている。配線ｇ２、ｇ３は同電位とすることにより、１本のワード線として機能する。
【００４１】
配線ｈ２、ｈ３は共に下部拡散層２５ａ、２５ｂに接続している。配線ｈ２、ｈ３の２本で１本のビット線として機能する。ビット線の配線ピッチは矢印５０で表すことができ、ワード線の配線ピッチは矢印５２で表すことができる。ビット線の配線ピッチ（５０）は２Ｆ、ワード線の配線ピッチ（５２）は(4/√3)Ｆと設定されている。
【００４２】
キャパシタの配置について説明するための平面図を図１９に示す。キャパシタはワード線を並べて配置する方向（図中のＹ方向）にずらして配置されている。シリコンのピラー２９ａ（図１８）に接続するキャパシタ２４ａは、ワード線（配線ｇ２、ｇ３）の中心位置に対して、図面上で下方向に寸法Ｃだけずらして配置されている。また、隣接するキャパシタ２４ｂは、ワード線の中心位置に対して図面上で上方向に寸法Ｃだけずらして配置されている。寸法Ｃは（１／√３）Ｆと設定されている。
［他の実施形態について］
キャパシタを上から見た形状は円形に限る必要はなく、図２０に示すような六角形であっても良く、六角形以上の多角形であってもよい。図２０に示す形態では、一例として、ワード線１の配線ピッチＷが(4/√3)×F≒2.3094F、ビット線２の配線ピッチＢが２Ｆピッチに設定されている。
［さらに他の実施形態について］
キャパシタは非常に高くなることがあり、電極形成の際に層間絶縁膜にドライエッチングで均一に穴をあけることが難しいことがある。そのため、キャパシタの下に導電性のパットを形成し、パットを介してシリコンピラーとキャパシタの下部電極とを接続させてもよい。図２１は、パット８を形成した場合のレイアウトの一例である。また、図２２は、図１８に示した形態において、パット８を設けた場合の断面図の一例である。
【００４３】
パット８を設けることにより、製造工程において、シリコンピラーとキャパシタの下部電極の位置合わせ（アライメント）を行う際のずれ量の許容範囲を拡大できる効果がある。
【００４４】
これまでの説明ではワード線の配線ピッチを拡大した場合について説明したが、ワード線の代わりにビット線の配線ピッチを拡大してもよい。その場合はキャパシタをビット線の配列方向（図中のＸ方向）にずらして配置すればよい。キャパシタをずらす寸法についてはワード線の配線ピッチを拡大した場合と同様である。
【００４５】
本発明において、ゲート電極は、ポリシリコン、アモルファスシリコン、メタルであっても良い。特にＷ、ＷＳｉ、ＴｉＮを含むものであってもよい。その他のメタル材料であっても良い。その他の導電性物質であってもよい。
【００４６】
本発明において、ビット線は、シリコン(不純物拡散層)、メタルであっても良い。特にＷ、ＷＳｉ、ＴｉＮを含むものであってもよい。その他のメタル材料であっても良い。その他の導電性物質であってもよい。
【００４７】
本発明において、ゲート絶縁膜は、酸化膜、酸窒化膜、その他high-k絶縁膜であっても良い。特にhigh-K絶縁膜はHfを含むものであっても良い。その他の絶縁膜であってもよい。
【００４８】
本発明において、層間膜は、酸化膜、窒化膜、ＳＩＯＣ、ＳｉＯＮなどの絶縁膜材料と置き換えることが可能である。
【００４９】
また、本発明は１チップ上にＤＲＡＭ素子とロジック素子を搭載した混載ロジック品や、強誘電体キャパシタを備えたメモリ等にも適用可能である。
【００５０】
また、ＭＯＳトランジスタと、それに接続された記憶素子によってメモリセルが構成される場合、例えば、相変化メモリ素子（ＰＲＡＭ）や抵抗メモリ素子（ＲｅＲＡＭ）等においても本発明を適用することができる。
【００５１】
記憶素子の具体例としては、ＧｅＳｂＴｅ等のカルコゲナイド材料や、ペロブスカイト型金属酸化物材料を２枚の電極間に挟むことで、電流を流すことによって抵抗値が変化し、電流を流した後もその変化した抵抗値が保持されることによって記憶動作を行う素子をあげることができる。このような記憶素子は、微細化に伴い記憶素子の配置面積が低減されることに伴い、記憶素子の性能を維持したまま、メモリセルを構成するのが困難となる。先に説明した本発明のキャパシタの配置方法を適用して記憶素子を配置することで、微細化された場合でも記憶素子の配置される面積を拡大することが可能となる。すなわち、先に説明したキャパシタのレイアウトに従って記憶素子を配置し、縦型ＭＯＳトランジスタのソース・ドレイン電極の一方と記憶素子を接続する。また、ソース・ドレイン電極の他方には、ビット線または接地線（ＧＮＤ線）として機能する配線を接続し、先に説明したビット線のレイアウトに従って配置する。
【００５２】
また、ＭＯＳトランジスタのゲート電極に接続する配線を、先に説明したワード線のレイアウトに従って配置する。
このように記憶素子を配置することで、微細化された場合でも高性能の記憶素子を備えた半導体装置を形成することが可能となる。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体装置におけるワード線とビット線の配置の一例を示す平面図である。
【図２】図１に示す半導体装置におけるキャパシタの中心の位置を示す平面図である。
【図３】図２に示すキャパシタの中心を結んで形成した正六角形の拡大図である。
【図４】図１に示す半導体装置におけるキャパシタの配置状態を示す平面図である。
【図５】本発明の半導体装置の製造方法の一例における工程の一つを示す断面図である。
【図６】図５に示す工程に続く他の一工程を示す断面図である。
【図７】図６に示す工程に続く他の一工程を示す断面図である。
【図８】図７に示す工程に続く他の一工程を示す断面図である。
【図９】図８に示す工程に続く他の一工程を示す断面図である。
【図１０】図９に示す工程に続く他の一工程を示す断面図である。
【図１１】図１０に示す工程に続く他の一工程を示す断面図である。
【図１２】図１１に示す工程に続く他の一工程を示す断面図である。
【図１３】図１２に示す工程に続く他の一工程を示す断面図である。
【図１４】図１３に示す工程に続く他の一工程を示す断面図である。
【図１５】図１４に示す工程に続く他の一工程を示す断面図である。
【図１６】図１５に示す工程に続く他の一工程を示す断面図である。
【図１７】図１６に示す工程に続く他の一工程を示す断面図である。
【図１８】図５〜図１７に示す工程を有する製造方法によって製造されるメモリセルの構成例を示す平面図である。
【図１９】図５〜図１７に示す工程を有する製造方法によって製造されるメモリセルにおけるキャパシタの配置状態を示す平面図である。
【図２０】キャパシタの変形例を示す平面図である。
【図２１】キャパシタの下に形成された導電性のパットを介してシリコンピラーとキャパシタの下部電極とを接続させる場合のレイアウトの一例を示す平面図である。
【図２２】図１７に示す形態において、キャパシタの下に形成された導電性のパットを介してシリコンピラーとキャパシタの下部電極とを接続させる場合のレイアウトの一例を示す平面図である。
【図２３】従来のクロスポイント型メモリセルのワード線、ビット線およびキャパシタの配置を示す平面図である。
【符号の説明】
【００５４】
１  ワード線
ｗ１〜ｗ４  ワード線
２  ビット線
ｂ１〜ｂ５  ビット線
３  キャパシタ
４  キャパシタの中心位置
８  パット
１１  半導体基板
１２、１４、１５、１７、１８、２０  酸化膜
１３  窒化膜
１６  拡散層
１９  ゲート電極
１９ａ  ポリシリコン
２１  サイドウォール
２２、５１  溝パターン
２３  コンタクトプラグ
２４、２４ａ、２４ｂ  キャパシタ
２５、２５ａ、２５ｂ  下部拡散層
２９ａ  ピラー
３０  ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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