(57)【要約】【課題】セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、セルトランジスタＣＴを備える。セルトランジスタＣＴは、素子領域１０上に設けられたトンネル絶縁膜１１と、浮遊ゲート電極１２と、制御ゲート電極１４と、浮遊ゲート電極１２と制御ゲート電極１４との間に設けられたゲート間絶縁膜１３とを備える。浮遊ゲート電極１２の平面形状は、一部においてｙ方向に幅Ｗを有する一方、他の部分においてｙ方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。【選択図】図１
2010073956.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、
前記第１の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、
前記素子領域に形成されたセルトランジスタと
を備え、
前記セルトランジスタは、
前記素子領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜と
を備え、
前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、
前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第１の方向と直交する第２の方向を向いた側の側面にも設けられ、
前記浮遊ゲート電極の平面形状は、一部において前記第２の方向に第１の幅を有する一方、他の部分において前記第２の方向を向いた側面をくぼませた凹部を設けることにより、前記第１の幅よりも狭い幅を有するように形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記凹部は、前記浮遊ゲート電極の前記第２の方向を向いた側面の平面形状が折れ線となるように、前記浮遊ゲート電極の前記第２の方向を向いた側面をくぼませて設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記凹部は、前記浮遊ゲート電極の前記第２の方向を向いた側面の平面形状が円弧となるように、前記浮遊ゲート電極の前記第２の方向を向いた側面をくぼませて設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記凹部は、前記浮遊ゲート電極の前記第２の方向を向いた側の２つの側面のうち一方の側面をくぼませることにより設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、
前記第１の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、
前記素子領域に形成され複数個直列接続されたセルトランジスタ及び直列接続された前記セルトランジスタの両端に設けられ前記セルトランジスタを選択するための選択トランジスタを複数配列してなるメモリセルブロックと
を備え、
前記セルトランジスタは、
前記素子領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜と
を備え、
前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、
前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第１の方向と直交する第２の方向を向いた側の側面にも設けられ、
前記浮遊ゲート電極の平面形状は、一部において前記第２の方向に第１の幅を有する一方、他の部分において前記第２の方向を向いた側面をくぼませた凹部を設けることにより、前記第１の幅よりも狭い幅を有するように形成されている
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にフラッシュメモリのメモリセルアレイの構造に関するものである。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体記憶装置として、例えばＮＯＲ型のフラッシュメモリ（Flash memory）がある。ＮＯＲ型のフラッシュメモリは、高速にアクセスすることが可能であるとともに、１ビット単位の書き込み・読み出しが可能である。
【０００３】
このＮＯＲ型のフラッシュメモリのメモリセルアレイには、情報を記憶するセルトランジスタが複数個、行列状に配列される。メモリセルは、半導体基板の表層部に形成された素子領域内において、隣接するセルトランジスタ同士がドレイン領域を共有するように形成されると共に、隣接するセルトランジスタ同士がソース領域を共有するように形成され、交互に繰り返して一列に配置される。また、セルトランジスタのドレイン領域にはビット線に接続されるドレインコンタクトが、ソース領域にはソース線が形成される。一列に配置されたメモリセルの列と列との間は、半導体基板上にＳＴＩ（Shallow Trench Isolation）によって形成された素子分離領域により、分離される。
【０００４】
フラッシュメモリのセルトランジスタは、制御ゲート電極と浮遊ゲート電極との２層ゲート構造を有する。素子領域及び浮遊ゲート電極間にはトンネル絶縁膜が設けられ、浮遊ゲート電極及び制御ゲート電極間にはゲート間絶縁膜が設けられている。セルトランジスタは、浮遊ゲート電極に電子が注入された状態を例えば“０”データ、電子が引き抜かれた状態を例えば“１”データとして、情報を不揮発に記憶する。浮遊ゲート電極に対する電子の注入・引き抜きの制御は、制御ゲート電極に電圧を印加することにより行われる。制御ゲート電極に電圧が印加された場合、その電位により浮遊ゲート電極の電位が引き上げられ、電子の注入・引き抜きを制御することができる。ここで、浮遊ゲート電極からＦＮ（Fowler Nordheim）トンネル電流を用いて電子を引き抜いてデータを消去する際には、浮遊ゲート電極とシリコン基板との間に高電圧を印加するため、浮遊ゲート電極の電位Ｖｆｇを大きくする必要がある。浮遊ゲート電極の電位Ｖｆｇは制御ゲート電極の電位Ｖｃｇを用いて、
Ｖｆｇ＝μ×Ｖｃｇ
と表される。ここで、μはカップリング比と呼ばれるものである。浮遊ゲート電極の電位を十分に上げて電子の注入・引き抜きを精度よく制御するためには、カップリング比μの値を大きくすることが重要である（特許文献１参照）。
【０００５】
カップリング比μの値は、トンネル絶縁膜又はゲート間絶縁膜の静電容量に基づいて決定される。ここで、カップリング比μの値を大きくするためには、ゲート間絶縁膜の静電容量を大きくするか、又はトンネル絶縁膜の静電容量を小さくする必要がある。浮遊ゲート電極と同一の平面形状を有するトンネル絶縁膜の静電容量を小さくするためには、トンネル絶縁膜の面積を小さくする必要がある。しかし、矩形形状の浮遊ゲート電極の幅を狭くすると、浮遊ゲート電極と一列に配置されたソースコンタクト及びドレインコンタクトの幅も狭くなり、コンタクトの接触面積が縮小して、コンタクト抵抗が上昇する。また、矩形形状の浮遊ゲート電極の長手方向の長さを短くすると、セルトランジスタのソース・ドレイン間距離が短くなりカットオフ特性が悪化する。そのため、カップリング比μの値を大きくすることができず、半導体記憶装置の制御が困難になるという問題があった。
【特許文献１】特開２００４−３４９６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様に係る不揮発性半導体記憶装置は、半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、前記第１の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、前記素子領域に形成されたセルトランジスタとを備え、前記セルトランジスタは、前記素子領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜とを備え、前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第１の方向と直交する第２の方向を向いた側の側面にも設けられ、前記浮遊ゲート電極の平面形状は、一部において前記第２の方向に第１の幅を有する一方、他の部分において前記第２の方向を向いた側面をくぼませた凹部を設けることにより、前記第１の幅よりも狭い幅を有するように形成されていることを特徴とする。
【０００８】
本発明の別の態様に係る不揮発性半導体記憶装置は、半導体基板上に第１の方向を長手方向として形成された複数の素子領域と、前記第１の方向を長手方向として前記素子領域に挟まれる位置に、素子分離溝内に絶縁膜が埋め込まれて形成された素子分離領域と、前記素子領域に形成され複数個直列接続されたセルトランジスタ及び直列接続された前記セルトランジスタの両端に設けられ前記セルトランジスタを選択するための選択トランジスタを複数配列してなるメモリセルブロックとを備え、前記セルトランジスタは、前記素子領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられたゲート間絶縁膜とを備え、前記素子分離領域の上面は、前記素子領域の上面よりも高く、且つ前記浮遊ゲート電極の上面よりも低くなるように形成され、前記ゲート間絶縁膜は、前記浮遊ゲート電極の前記第１の方向と直交する第２の方向を向いた側の側面にも設けられ、前記浮遊ゲート電極の平面形状は、一部において前記第２の方向に第１の幅を有する一方、他の部分において前記第２の方向を向いた側面をくぼませた凹部を設けることにより、前記第１の幅よりも狭い幅を有するように形成されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の実施の形態について説明する。実施の形態の説明に際して、全図にわたり共通する部分には共通する参照符号を付すことによりその説明を省略する。
【００１１】
［第１の実施の形態］
（第１の実施の形態に係る不揮発性半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。本実施の形態の不揮発性半導体記憶装置は、ビット線に接続されるドレインコンタクト及びソース線に接続されるソース領域をそれぞれ２つのトランジスタで共有する２トランジスタ構造を有するＮＯＲ型フラッシュメモリとして構成されている。
【００１２】
図１に示すように、不揮発性半導体記憶装置の複数のメモリセルＭＣは、半導体基板１（本実施の形態ではｐ型シリコン基板）の表層部に、列方向（図１に示すｘ方向）を長手方向として形成された複数の素子領域１０に形成される。ここで、本実施の形態における素子領域１０は、半導体基板１の表面に形成されたｐ＋型半導体層である。複数の素子領域１０に挟まれる位置には、列方向（図１に示すｘ方向）を長手方向として、複数の素子領域１０を絶縁分離する素子分離領域２０が形成されている。後述するように、素子分離領域２０は、素子分離溝内に絶縁膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００１３】
各メモリセルＭＣは、素子領域１０に配置されている。後述するように、メモリセルＭＣを構成するセルトランジスタＣＴは２層ゲート構造で形成されている。メモリセルアレイ上において、メモリセルＭＣは、列方向（図１に示すｘ方向）に隣接する２つのセルトランジスタＣＴがドレイン領域を共有する部分と、隣接する２つのセルトランジスタＣＴがソース領域を共有する部分とが交互に繰り返すように配置されている。また、メモリセルＭＣは、行方向（図１に示すｙ方向）にも複数個並んで配置されている。これにより、本実施の形態の不揮発性半導体記憶装置においては、複数のメモリセルＭＣが行列状に配列される。
【００１４】
また、図１に示すように、行方向（図１に示すｙ方向）に配列された複数のセルトランジスタＣＴの制御ゲート電極１４に共通接続するように、複数の制御ゲート線ＣＧＬが行方向に配設されている。
【００１５】
また、列方向（図１に示すｘ方向）に隣接する２つのセルトランジスタＣＴで共有するドレイン領域は、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。すなわち、２つのセルトランジスタＣＴで共有されるドレイン領域は、ドレインコンタクトＤＣのコンタクト領域となる。列方向に配列された複数のドレイン領域に共通接続するように、複数のビット線ＢＬが列方向に配設されている。また、列方向（図１に示すｘ方向）に隣接する２つのセルトランジスタＣＴで共有するソース領域は、低抵抗のソース線ＳＬに繋がっている。行方向（図１に示すｙ方向）に配列された複数のソース領域に共通接続するように、複数のソース線ＳＬが行方向に配設され、このソース線ＳＬを介してメモリセルアレイ外部から電位が与えられる。
【００１６】
図２は、図１中のＡ−Ａ’線に沿った断面を示す断面図である。図３は、図１中のＢ−Ｂ’線に沿った断面を示す断面図である。
【００１７】
図２に示すように、素子領域１０上でセルトランジスタＣＴのソース領域とドレイン領域とが交互に共有されるように、メモリセルＭＣが配列されている。図２に示すように、セルトランジスタＣＴは、素子領域１０に形成されたソース・ドレイン用の拡散領域３１、３２及びチャネル領域ｃｈ１を有する。チャネル領域ｃｈ１上には、トンネル絶縁膜１１を介して、積層構造のゲート電極Ｇ１が形成されている。この積層構造のゲート電極Ｇ１は、浮遊ゲート電極１２、ゲート間絶縁膜１３及び制御ゲート電極１４の三層からなる。トンネル絶縁膜１１及びゲート間絶縁膜１３には、例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）を積層した、いわゆるＯＮＯ膜を用いることができる。制御ゲート線ＣＧＬは、行方向に並ぶセルトランジスタＣＴの制御ゲート電極１４を共通接続するように構成されている。ここで、チャネル領域ｃｈ１のチャネル長、すなわち浮遊ゲート電極１２の列方向の長さを長さＬで表す。
【００１８】
また、図２に示すように、セルトランジスタＣＴは、層間絶縁膜１５により覆われている。この層間絶縁膜１５を貫通するように、ドレイン領域３１上にコンタクトホールＣＨが開口されている。このコンタクトホールＣＨが例えば金属により埋められて、ドレイン領域３１と接触するドレインコンタクトＤＣが形成される。そして、同一列の複数のドレインコンタクトＤＣに共通に接続するように、例えば金属を用いた複数のビット線ＢＬが層間絶縁膜１５上で列方向に配設されている。また、セルトランジスタＣＴ同士で共有するソース領域３３上に、ソース領域３３と接触するソース線ＳＬが行方向に複数配設されている。
【００１９】
図３に示すように、半導体基板１の表面には素子分離溝Ｇが設けられ、この素子分離溝Ｇに絶縁膜が埋め込まれることにより、素子分離領域２０が形成されている。本実施の形態のメモリセルアレイにおいて、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域２０により、複数の素子領域１０が列方向を長手方向として分離されている。各素子分離領域２０の上面は、素子領域１０の表面よりも高く、且つ浮遊ゲート電極１２の上面よりも低くなるように形成されている。ここで、素子分離領域２０の上面から浮遊ゲート電極１２の上面までの高さを高さＴで表す。ゲート間絶縁膜１３は、行方向に連続して形成され、浮遊ゲート電極１２の行方向を向いた側の側面にも高さＴの分だけ形成されている。制御ゲート線ＣＧＬは、このゲート間絶縁膜１３を介して素子分離領域２０を跨ぐように配設されている。
【００２０】
図４は、図１に破線で示されるセルトランジスタＣＴが形成された領域Ｘを拡大した図である。ここで、図４は図３中のＣ−Ｃ’線に沿った断面を上方から見た状態を表した図である。
【００２１】
本実施の形態に係る不揮発性半導体記憶装置において、図１に示すように、素子領域１０は、行方向に幅Ｗを有するように形成されている。ここで、図１及び図４に示すように、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、制御ゲート線ＣＧＬ下の領域において行方向を向いた２つの側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。
【００２２】
図４に示すように、浮遊ゲート電極１２の列方向の端部は、幅Ｗを有するように形成されている。そして、浮遊ゲート電極１２の行方向を向いた１つの側面には、幅Ｗから最大で長さｄＬ分だけくぼませた凹部が設けられている。これにより、浮遊ゲート電極１２は、幅Ｗよりも狭い幅を有するように形成される。セルトランジスタＣＴの浮遊ゲート電極１２、素子領域１０及びトンネル絶縁膜１１は自己整合的に形成されるため、浮遊ゲート電極１２下の素子領域１０及びトンネル絶縁膜１１も幅Ｗから最大で長さｄＬ分だけくぼんでいる。長さｄＬだけくぼんだ点Ｐは、浮遊ゲート電極１２の列方向の長さＬの中心付近の地点にある。また、浮遊ゲート電極１２の側面の凹部は、上方から見た浮遊ゲート電極１２の側面が、点Ｐと浮遊ゲート電極１２の隅とをつなぐ折れ線となるように設けられている。すなわち、セルトランジスタＣＴの浮遊ゲート電極１２の行方向を向いた側面に設けられた凹部は、そのくぼませた面が平面となるように側面をくぼませることにより設けられている。
【００２３】
（第１の実施の形態に係る不揮発性半導体記憶装置の動作）
このように構成した不揮発性半導体記憶装置において、ビット線ＢＬ及び制御ゲート線ＣＧＬにより選択されたセルトランジスタＣＴにデータを書き込む動作について説明する。データ書き込み動作に際して、選択されたセルトランジスタＣＴの素子領域１０には接地電位が与えられ、セルトランジスタＣＴのソース領域３２には、接地電位が与えられるものとする。そして、選択されたセルトランジスタＣＴの制御ゲート線ＣＧＬに対してホットエレクトロンの発生効率が最大となるような所定の電位Ｖｃｇが外部回路から与えられる。浮遊ゲートの電位ＶｆｇはＶｆｇ＝μ×Ｖｃｇとなり、チャネルホットエレクトロンが浮遊ゲート電極１２へ注入されてセルトランジスタＣＴにデータが書き込まれる。
【００２４】
（第１の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、制御ゲート線ＣＧＬ下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。これにより、セルトランジスタＣＴのカップリング比μの値を大きくすることができる。以下、カップリング比μの値について、比較例の不揮発性半導体記憶装置を参照して具体的に説明する。
【００２５】
図５は、比較例の不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図であり、図６は、図５に破線で示されるセルトランジスタＣＴが形成された領域Ｘを表した図である。比較例の半導体記憶装置において、第１の実施の形態に係る半導体記憶装置と同様の構成を有する箇所には同一の符号を付している。比較例の半導体記憶装置は、セルトランジスタＣＴの浮遊ゲート電極１２の行方向の側面に凹部が設けられておらず、その平面形状が矩形形状となるように形成されている点において、第１の実施の形態に係る不揮発性半導体記憶装置と異なる。
【００２６】
図７は、第１の実施の形態に係る不揮発性半導体記憶装置において、図２に示すセルトランジスタＣＴを拡大して示した図である。図８は、図７に示すセルトランジスタＣＴを模式的に回路図として表した図である。
【００２７】
図７に示すセルトランジスタＣＴは、トンネル絶縁膜１１及びゲート間絶縁膜１３を誘電体としたキャパシタを直列接続したものとみなすことができる。不揮発性半導体記憶装置の動作時には、制御ゲート電極１４に所定電位Ｖｃｇが与えられ、浮遊ゲート電極１２の電位は制御ゲート電位Ｖｃｇを用いて、
Ｖｆｇ＝μ×Ｖｃｇ
と表される。
【００２８】
このセルトランジスタＣＴのカップリング比μの値は、トンネル絶縁膜１１の静電容量Ｃ１及びゲート間絶縁膜１３の静電容量Ｃ２を用いて、
μ＝Ｃ２／（Ｃ１＋Ｃ２）
と表される。
【００２９】
ここで、トンネル絶縁膜１１の静電容量Ｃ１は、トンネル絶縁膜１１の比誘電率ε１、表面積Ｓ１、膜厚Ｔ１を用いて、
Ｃ１＝ε１×ε０×Ｓ１／Ｔ１
と表される。
【００３０】
同様に、ゲート間絶縁膜１３の静電容量Ｃ２は、ゲート間絶縁膜１３の比誘電率ε２、表面積Ｓ２、膜厚Ｔ２を用いて、
Ｃ２＝ε２×ε０×Ｓ２／Ｔ２
と表される。
【００３１】
この静電容量Ｃ１、Ｃ２より、カップリング比μは、
μ＝Ｔｏｘ１×Ｓ２／（（Ｔｏｘ２×Ｓ１）＋（Ｔｏｘ１×Ｓ２））
と表される。ここで、膜厚Ｔｏｘ１、Ｔｏｘ２は、ＯＮＯ膜を用いたトンネル絶縁膜１１及びゲート間絶縁膜１３の膜厚Ｔ１、Ｔ２を、シリコン酸化膜（ＳｉＯ２）に換算した場合の絶縁膜厚を示している。また、トンネル絶縁膜１１及びゲート間絶縁膜１３を同一のシリコン酸化膜として考えるため、トンネル絶縁膜１１及びゲート間絶縁膜１３の比誘電率ε１、ε２は同一の値である。
【００３２】
このカップリング比μの値を第１の実施の形態に係る不揮発性半導体記憶装置、及び比較例の不揮発性半導体記憶装置について求める。ここで、例えば、浮遊ゲート電極１２の幅Ｗ＝８０ｎｍ、浮遊ゲート電極１２の長さＬ＝１５０ｎｍ、絶縁膜厚Ｔｏｘ１＝１５ｎｍ、Ｔｏｘ２＝２０ｎｍ、浮遊ゲート電極１２の側面のうちゲート間絶縁膜１３が形成されている高さＴ＝１００ｎｍである場合を考える。また、浮遊ゲート電極１２のくぼんだ長さｄＬ＝５ｎｍとする。
【００３３】
図５及び図６に示す比較例の不揮発性半導体記憶装置において、浮遊ゲート電極１２下のトンネル絶縁膜１１の表面積Ｓ１は、
Ｓ１＝Ｗ×Ｌ＝１２０００ｎｍ２
である。ゲート間絶縁膜１３の表面積Ｓ２は、浮遊ゲート電極１２の上面の面積に、行方向を向いた側面に形成されたゲート間絶縁膜１３の面積を加えたものであるため、
Ｓ２＝（Ｗ＋２×Ｔ）×Ｌ＝４２０００ｎｍ２
である。
【００３４】
この、絶縁膜の表面積Ｓ１、Ｓ２の値と、絶縁膜厚Ｔｏｘ１、Ｔｏｘ２の値から、比較例の不揮発性半導体記憶装置のカップリング比μの値は、
μ＝１５×４２０００／（（２０×１２０００）＋（１５×４２０００））
μ≒０．７２４
となる。
【００３５】
一方、第１の実施の形態に係る不揮発性半導体記憶装置において、浮遊ゲート電極１２下のトンネル絶縁膜１１の表面積Ｓ１’は、矩形形状から行方向を向いた２つの側面に設けられた凹部の三角形状の面積を引いたものであるため、
Ｓ１’＝Ｗ×Ｌ−（ｄＬ×Ｌ）＝１１２５０ｎｍ２
である。ゲート間絶縁膜１３の表面積Ｓ２’は、浮遊ゲート電極１２の上面の面積に、行方向を向いた側面の凹部に形成されたゲート間絶縁膜１３の面積を加えたものであるため、
Ｓ２’＝（Ｗ×Ｌ−（ｄＬ×Ｌ））＋（４×Ｔ×√（ｄ２＋（Ｌ／２）２））≒４１３１７ｎｍ２
である。
【００３６】
この、絶縁膜の表面積Ｓ１’、Ｓ２’の値と、絶縁膜厚Ｔｏｘ１、Ｔｏｘ２の値から、第１の実施の形態に係る不揮発性半導体記憶装置のカップリング比μの値は、
μ＝１５×４１３１７／（（２０×１１２５０）＋（１５×４１３１７））
μ≒０．７３４
となる。
【００３７】
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、制御ゲート線ＣＧＬ下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。そのため、セルトランジスタＣＴのカップリング比μの値を求める際の、トンネル絶縁膜１１及びゲート間絶縁膜１３の表面積の比を改善することが可能となる。本実施の形態に係る不揮発性半導体記憶装置において、カップリング比μの値を比較例の不揮発性半導体記憶装置よりも０．０１程度大きくすることができる。
【００３８】
本実施の形態に係る不揮発性半導体記憶装置において、浮遊ゲート電極１２下の領域以外の素子領域１０は、幅Ｗを有するように形成されている。そのため、ソース線ＳＬと素子領域１０との接触面積や、ドレインコンタクトＤＣの面積が減ることはない。また、浮遊ゲート電極１２の列方向の長さＬも比較例の半導体記憶装置と同等に保たれるため、セルトランジスタＣＴのソース・ドレイン間距離が短くならず、セルトランジスタＣＴの耐圧は悪化しない。本実施の形態に係る不揮発性半導体記憶装置によれば、セルトランジスタＣＴのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供することができる。
【００３９】
第１の実施の形態において、浮遊ゲート電極１２の行方向を向いた２つの側面の両方を、素子領域１０の幅Ｗから長さｄＬ分だけくぼませている。これは、図９に示すように２つの側面において、素子領域１０の幅Ｗからくぼませる長さを長さｄＬ又はｄＲとして、異なる長さとしてもよい。また、図１０に示すように、浮遊ゲート電極１２の行方向を向いた側の２つの側面のうち一方の側面をくぼませることにより、凹部を設けてもよい。
【００４０】
［第２の実施の形態］
（第２の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置において、メモリセルアレイの構成は、図１〜図３に示す第１の実施の形態の不揮発性半導体記憶装置とほぼ同様である。本実施の形態に係る不揮発性半導体記憶装置においても、素子領域１０は、行方向に幅Ｗで形成されている。
【００４１】
図１１は、セルトランジスタＣＴが形成される領域Ｘを図４に対応させて表した図である。図１１に示すように、本実施の形態の不揮発性半導体記憶装置は、セルトランジスタＣＴの浮遊ゲート電極１２の側面に設けられた凹部の形状が、第１の実施の形態に係る不揮発性半導体記憶装置と異なる。
【００４２】
図１１に示すように、浮遊ゲート電極１２の列方向の端部は、幅Ｗを有するように形成されている。そして、浮遊ゲート電極１２の行方向を向いた１つの側面には、幅Ｗから最大で長さｄＬ分だけくぼませた凹部が設けられている。これにより、浮遊ゲート電極１２は、幅Ｗよりも狭い幅を有するように形成される。行方向を向いた１つの側面は、幅Ｗから最大で長さｄＬ分だけくぼんでいる。セルトランジスタＣＴの浮遊ゲート電極１２、素子領域１０及びトンネル絶縁膜１１は自己整合的に形成されるため、浮遊ゲート電極１２下の素子領域１０及びトンネル絶縁膜１１も幅Ｗから最大で長さｄＬ分だけくぼんでいる。長さｄＬだけくぼんだ点Ｐは、浮遊ゲート電極１２の列方向の長さＬの中心付近の地点にある。また、浮遊ゲート電極１２の側面の凹部は、上方から見た浮遊ゲート電極１２の側面が、点Ｐと浮遊ゲート電極１２の隅とをつなぐ円弧を形成するように設けられている。すなわち、セルトランジスタＣＴの浮遊ゲート電極１２の行方向を向いた側面に設けられた凹部は、そのくぼませた面が曲面となるように浮遊ゲート電極１２の行方向を向いた側面をくぼませることにより設けられている。
【００４３】
（第２の実施の形態に係る不揮発性半導体記憶装置の効果）
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、制御ゲート線ＣＧＬ下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。これにより、セルトランジスタＣＴのカップリング比μの値を大きくすることができる。
【００４４】
以下、本実施の形態の不揮発性半導体記憶装置のカップリング比μの値について、図１２を参照して説明する。ここで、例えば浮遊ゲート電極１２の幅Ｗ＝８０ｎｍ、浮遊ゲート電極１２の長さＬ＝１５０ｎｍ、絶縁膜厚Ｔｏｘ１＝１５ｎｍ、Ｔｏｘ２＝２０ｎｍ、浮遊ゲート電極１２の側面のうちゲート間絶縁膜１３が形成されている高さＴ＝１００ｎｍである場合を考える。また、浮遊ゲート電極１２のくぼんだ長さｄＬ＝５ｎｍとする。
【００４５】
図１２に示すように、浮遊ゲート電極１２の行方向を向いた側面に設けられた凹部の円弧の形状は、中心Ｏから半径ｒの円に一致するものとする。この半径ｒの円において、浮遊ゲート電極１２の行方向を向いた側面の長さとなる円弧Ｒの長さを求める。まず、幅Ｗから長さｄＬだけくぼんだ点Ｐ、浮遊ゲート電極１２の隅及び半径ｒの円の中心Ｏを結ぶ二等辺三角形の底角θは、
θ＝ａｒｃｔａｎ（Ｌ／２／ｄＬ）≒１．５０４
となる。この底角θの値及び浮遊ゲート電極１２の長さＬの値から、円の半径ｒは、
ｒ＝Ｌ／２／ｓｉｎ（π−２θ）≒５６５ｎｍ
として求められる。よって、浮遊ゲート電極１２の行方向の側面の長さである円弧Ｒの長さは、
Ｒ＝２πｒ×（２π−４θ）／２π≒１５０ｎｍ
となる。
【００４６】
第２の実施の形態に係る不揮発性半導体記憶装置において、浮遊ゲート電極１２下のトンネル絶縁膜１１の表面積Ｓ１’’は、矩形形状から行方向を向いた２つの側面に設けられた凹部の弓形の面積を引いたものであるため、
Ｓ１’’＝Ｗ×Ｌ−２×（（ｒ２π×（２π−４θ）／２π）−（ｒ−ｄＬ）×Ｌ／２）≒１０９９９ｎｍ２
であり、ゲート間絶縁膜１３の表面積Ｓ２’’は、浮遊ゲート電極１２の上面の面積に、行方向を向いた側面の凹部に形成されたゲート間絶縁膜１３の面積を加えたものであるため、
Ｓ２’’＝Ｓ１’’＋Ｒ×２×Ｔ≒４１０８８ｎｍ２
である。
【００４７】
この、絶縁膜の表面積Ｓ１’’、Ｓ２’’の値と、絶縁膜厚Ｔｏｘ１、Ｔｏｘ２の値から、第２の実施の形態に係る不揮発性半導体記憶装置のカップリング比μの値は、
μ＝１５×４１０８８／（（２０×１０９９９）＋（１５×４１０８８））
μ≒０．７３７
となる。
【００４８】
本実施の形態に係る不揮発性半導体記憶装置において、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、制御ゲート線ＣＧＬ下の領域において行方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。そのため、セルトランジスタＣＴのカップリング比μの値を求める際の、トンネル絶縁膜１１及びゲート間絶縁膜１３の表面積の比を改善することが可能となる。本実施の形態に係る不揮発性半導体記憶装置において、カップリング比μの値を比較例の不揮発性半導体記憶装置よりも０．０１３程度大きくすることができる。
【００４９】
さらに、くぼませた凹部を曲面とすることにより、幅Ｗから長さｄＬだけくぼんだ点Ｐへの電界集中を緩和できる。その結果、セルトランジスタＣＴのカットオフ特性を向上させることができる。
【００５０】
なお、第２の実施の形態において、凹部は真円の一部と仮定して計算しているが、必ずしも真円には限定されない。凹部が設けられていれば、トンネル絶縁膜１１及びゲート間絶縁膜１３の表面積の比を改善することができ、カップリング比μを大きくすることができるからである。
【００５１】
また、第２の実施の形態において、浮遊ゲート電極１２の行方向を向いた２つの側面の両方を、素子領域１０の幅Ｗから長さｄＬ分だけくぼませている。これは、図１３に示すように、浮遊ゲート電極１２の行方向を向いた側の２つの側面のうち一方の側面をくぼませることにより、凹部を設けてもよい。
【００５２】
［第３の実施の形態］
（第３の実施の形態に係る不揮発性半導体記憶装置の構成）
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第１及び第２の実施の形態においては、不揮発性半導体記憶装置をＮＯＲ型フラッシュメモリとして説明したが、これはＮＡＮＤ型フラッシュメモリの特徴を備えたフラッシュメモリとしてもよい。
【００５３】
図１４Ａは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成されている。
【００５４】
図１４Ａに示すように、不揮発性半導体記憶装置の複数のメモリセルユニットＭＵは、半導体基板１（本実施の形態ではｐ型シリコン基板）の表層部に列方向（図１４Ａに示すｘ方向）を長手方向として形成された複数の素子領域１０に形成される。ここで、本実施の形態における素子領域１０は、半導体基板１の表面に形成されたｐ＋型半導体層である。複数の素子領域１０に挟まれる位置には、列方向（図１に示すｘ方向）を長手方向として、複数の素子領域１０を絶縁分離する素子分離領域２０が形成されている。
【００５５】
１つのメモリセルユニットは、直列に接続された複数のセルトランジスタＣＴ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ、及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。本実施の形態では、セルトランジスタＣＴは８個直列接続されている。セルトランジスタＣＴと選択トランジスタＳＳＴ、ＳＤＴとは、後述するように２層ゲート構造を有する。
【００５６】
図１４Ｂは、図１４Ａ中のＤ−Ｄ’線に沿った断面を示す断面図である。図１４Ｂに示すように、セルトランジスタＣＴは、素子領域１０に形成されたソース・ドレイン用の拡散領域３１、３２及びチャネル領域ｃｈ１を有する。チャネル領域ｃｈ１上には、トンネル絶縁膜１１を介して、積層構造のゲート電極Ｇ１が形成されている。この積層構造のゲート電極Ｇ１は、浮遊ゲート電極１２、ゲート間絶縁膜１３及び制御ゲート電極１４の三層からなる。トンネル絶縁膜１１及びゲート間絶縁膜１３には、例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）を積層した、いわゆるＯＮＯ膜を用いることができる。ワード線ＷＬは、行方向に並ぶセルトランジスタＣＴの制御ゲート電極１４を共通接続するように構成されている。ここで、チャネル領域ｃｈ１のチャネル長、すなわち浮遊ゲート電極１２の列方向の長さを長さＬで表す。
【００５７】
また、選択トランジスタＳＳＴ、ＳＤＴは、素子領域１０に形成されたソース・ドレイン用の拡散領域３２、３３及びチャネル領域ｃｈ２を有する。チャネル領域ｃｈ２上には、セルトランジスタＣＴと同様に、トンネル絶縁膜１１を介して、積層構造のゲート電極Ｇ２が形成されている。この積層構造のゲート電極Ｇ２も、浮遊ゲート電極１２、ゲート間絶縁膜１３及び制御ゲート電極１４の三層からなる。選択トランジスタＳＳＴ、ＳＤＴの浮遊ゲート電極１２及び制御ゲート電極１４は、図示しないメモリセルアレイの端部において短絡され、選択トランジスタＳＳＴ、ＳＤＴのゲート電極Ｇ２は、１つのゲート電極として機能する。ソース側選択ゲート線ＳＧＳＬ及びドレイン側選択ゲート線ＳＧＤＬは、それぞれ行方向に並ぶソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＳＤＴの制御ゲート電極１４を共通接続するように構成されている。
【００５８】
また、図１４Ｂに示すように、セルトランジスタＣＴ及び選択トランジスタＳＳＴ、ＳＤＴは、層間絶縁膜１５により覆われている。この層間絶縁膜１５を貫通するように、ドレイン領域３３上にコンタクトホールＣＨが開口されている。このコンタクトホールＣＨが例えば金属により埋められて、ドレイン領域３３と接触するドレインコンタクトＤＣが形成される。そして、同一列の複数のドレインコンタクトＤＣに共通に接続するように、例えば金属を用いた複数のビット線ＢＬが層間絶縁膜１５上で列方向に配設されている。また、ソース側選択トランジスタＳＳＴ同士で共有するソース領域３３上に、ソース領域３３と接触するソース線ＳＬが行方向に複数配設されている。
【００５９】
このメモリセルユニットが行方向（図１４Ａに示すｙ方向）に複数個配列されてブロックが構成される。１個のブロックの中で同じワード線ＷＬに接続された複数のセルトランジスタＣＴは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。メモリセルアレイ上において、ブロックは列方向（図１４Ａに示すｘ方向）に隣接する２つのドレイン側選択トランジスタＳＤＴ同士がドレイン領域を共有する部分と、ソース側選択トランジスタＳＳＴ同士がソース領域を共有する部分とが交互に繰り返すように配置されている。これにより、本実施の形態の不揮発性半導体記憶装置は、複数のブロックが行列状に配列される。
【００６０】
行方向（図１４Ａに示すｙ方向）に配列された複数のセルトランジスタＣＴに共通接続するように、複数のワード線ＷＬが行方向に配設されている。また、行方向（図１４Ａに示すｙ方向）に配列された複数のソース側選択トランジスタＳＳＴに共通接続するように、複数のソース側選択ゲート線ＳＧＳＬ及び複数のソース線ＳＬが行方向に配設されている。また、行方向（図１４Ａに示すｙ方向）に配列された複数のドレイン側選択トランジスタＳＤＴに共通接続するように、複数のドレイン側選択ゲート線ＳＧＤＬが行方向に配設されている。そして、列方向（図１４Ａに示すｘ方向）に配列されたドレイン側選択トランジスタＳＤＴのドレイン領域に形成されたドレインコンタクトＤＣに共通接続するように、複数のビット線ＢＬが列方向（図１４Ａに示すｘ方向）に配設されている。
【００６１】
ソース側選択ゲート線ＳＧＳＬ、及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のセルトランジスタＣＴに所定の電位を供給するためのゲートとして機能する。
【００６２】
本実施の形態に係る不揮発性半導体記憶装置においても、図１４Ａに示すように、素子領域１０は、行方向に幅Ｗで形成されている。そして、選択トランジスタＳＳＴ、ＳＤＴの浮遊ゲート電極１２は素子領域１０と自己整合的に形成されるため、選択ゲート線ＳＧＳＬ、ＳＧＤＬ下の領域において選択トランジスタＳＳＴ、ＳＤＴの浮遊ゲート電極１２の平面形状は、行方向に幅Ｗを有するように形成されている。一方、図１４Ａに示すように、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、ワード線ＷＬ下の領域において行方向を向いた２つの側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。これにより、セルトランジスタＣＴのカップリング比μの値を求める際の、トンネル絶縁膜１１及びゲート間絶縁膜１３の表面積の比を改善することが可能となる。そのため、不揮発性半導体記憶装置のカップリング比μの値を大きくすることができる。
【００６３】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、第１及び第２の実施の形態において、浮遊ゲート電極１２の行方向を向いた２つの側面のうち、一方の側面にのみ凹部を設ける例を説明した。この一方の面にのみ凹部を設ける浮遊ゲート電極１２の配置として、種々の例をあげることができる。図１５〜図１７は不揮発性半導体記憶装置のメモリセルアレイのレイアウトの一部を示す平面図である。ここで図１５〜図１７に示す図において、図１に示されるドレインコンタクトＤＣ、ビット線ＢＬ及びソース線ＳＬ等の構成を省略して示している。図１５〜図１７に示すメモリセルアレイは、素子領域１０及び素子領域１０上に設けられるセルトランジスタＣＴの浮遊ゲート電極１２の形状のみを示している。
【００６４】
図１５に示す不揮発性半導体記憶装置において、列方向（図１５に示すｘ方向）に並ぶ複数の浮遊ゲート電極１２は、行方向を向いた２つの側面に交互に凹部が設けられている。そして、行方向に隣り合う複数の浮遊ゲート電極１２は、それぞれ同一の方向を向いた側面に凹部が設けられている。
【００６５】
また、図１６に示す不揮発性半導体記憶装置において、列方向（図１６に示すｘ方向）に並ぶ複数の浮遊ゲート電極１２は、行方向を向いた２つの側面のうち１つの側の側面にのみ凹部が設けられている。そして、行方向に隣り合う複数の浮遊ゲート電極１２は、それぞれ素子分離領域２０を対称軸に線対称になるように側面に凹部が設けられている。
【００６６】
そして、図１７に示す不揮発性半導体記憶装置において、列方向（図１７に示すｘ方向）に並ぶ複数の浮遊ゲート電極１２は、行方向を向いた２つの側面に交互に凹部が設けられている。そして、行方向に隣り合う複数の浮遊ゲート電極１２は、それぞれ素子分離領域２０を対称軸に線対称になるように側面に凹部が設けられている。
【００６７】
このように構成することによっても、セルトランジスタＣＴの浮遊ゲート電極１２の平面形状は、素子領域１０の幅Ｗよりも狭い幅を有するように形成される。よって、セルトランジスタＣＴのカップリング比μの値を求める際の、トンネル絶縁膜１１及びゲート間絶縁膜１３の表面積の比を改善することが可能となる。そのため、不揮発性半導体記憶装置のカップリング比μの値を大きくすることができる。
【図面の簡単な説明】
【００６８】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す断面図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す断面図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図５】比較例の不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図６】比較例の不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す断面図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す等価回路図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図１１】第２の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図１２】第２の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図１３】第２の実施の形態に係る不揮発性半導体記憶装置のセルトランジスタを示す平面図である。
【図１４Ａ】第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す平面図である。
【図１４Ｂ】第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルを示す断面図である。
【図１５】他の例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図１６】他の例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図１７】他の例に係る不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【符号の説明】
【００６９】
１・・・半導体基板、  １０・・・素子領域、  １１・・・トンネル絶縁膜、  １２・・・浮遊ゲート電極、  １３・・・ゲート間絶縁膜、  １４・・・制御ゲート電極、  １５・・・層間絶縁膜、  ２０・・・素子分離領域、  ＭＣ・・・メモリセル、  ＣＴ・・・セルトランジスタ、  ＣＧＬ・・・制御ゲート線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＤＣ・・・ドレインコンタクト、  ＳＳＴ・・・ソース側選択トランジスタ、  ＳＤＴ・・・ドレイン側選択トランジスタ、  ＳＧＳＬ・・・ソース側選択ゲート線、  ＳＧＤＬ・・・ドレイン側選択ゲート線、  ＷＬ・・・ワード線。
【図１】
2010073956.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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