(57)【要約】【課題】複数の多値メモリセルの記憶データの連続読み出しを短時間かつ低消費電流で行なうことが可能な半導体装置を提供する。【解決手段】半導体装置１０１は、各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルＭＣと、選択したメモリセルＭＣである第１のメモリセルＭＣの制御電極にレベルの異なる複数の読み出し電圧を供給した後、次に選択したメモリセルＭＣである第２のメモリセルＭＣの制御電極に複数の読み出し電圧を供給する際、第１のメモリセルＭＣに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、第２のメモリセルＭＣの制御電極に最初に供給し、その後、他のレベルの読み出し電圧を第２のメモリセルＭＣの制御電極に供給する読み出し回路６とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルと、
読み出し対象の前記メモリセルのアドレスを示すアドレス信号に基づいて前記複数のメモリセルのうちの少なくともいずれか１つを選択し、前記選択したメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、前記選択したメモリセルの記憶データを読み出す読み出し回路とを備え、
前記読み出し回路は、選択した前記メモリセルである第１のメモリセルの制御電極に前記複数の読み出し電圧を供給した後、次に選択した前記メモリセルである第２のメモリセルの制御電極に前記複数の読み出し電圧を供給する際、前記第１のメモリセルに最後に供給した前記読み出し電圧と同じレベルの前記読み出し電圧を、前記第２のメモリセルの制御電極に最初に供給し、その後、他のレベルの前記読み出し電圧を前記第２のメモリセルの制御電極に供給する半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記選択された前記メモリセルがゲート電極に前記読み出し電圧を供給されたことによりオンしたか否かを検出し、前記検出結果を示す検出信号を出力するセンスアンプを備え、
前記読み出し回路は、前記複数の読み出し電圧に対応する複数の前記検出信号と読み出し対象の前記メモリセルのアドレスとに基づいて、前記選択したメモリセルの記憶データを読み出す請求項１に記載の半導体装置。
【請求項３】
前記読み出し回路は、選択した前記メモリセルの制御電極へ前記複数の読み出し電圧を小さい順に供給すること、次に選択した前記メモリセルの制御電極へ前記複数の読み出し電圧を大きい順に供給することを交互に繰り返す請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、
前記複数のメモリセルを含むメモリアレイを備え、前記メモリアレイは、各々が複数の前記メモリセルを含む複数のメモリブロックに分割され、
前記読み出し回路は、読み出し対象の前記メモリブロックのアドレスを示すアドレス信号に基づいて前記複数のメモリブロックのうちの少なくともいずれか１つを選択し、前記選択したメモリブロックにおける複数の前記メモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、前記選択したメモリブロックにおける複数の前記メモリセルの記憶データを順次読み出し、
前記読み出し回路は、選択した前記メモリブロックである第１のメモリブロックにおける複数の前記メモリセルの制御電極に前記複数の読み出し電圧を供給した後、次に選択した前記メモリブロックである第２のメモリブロックにおける複数の前記メモリセルの制御電極に前記複数の読み出し電圧を供給する際、前記第１のメモリブロックにおける複数の前記メモリセルに最後に供給した前記読み出し電圧と同じレベルの前記読み出し電圧を、前記第２のメモリブロックにおける複数の前記メモリセルの制御電極に最初に供給し、その後、他のレベルの前記読み出し電圧を前記第２のメモリブロックにおける複数の前記メモリセルの制御電極に供給する請求項１に記載の半導体装置。
【請求項５】
各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルを備える半導体装置におけるデータ読み出し方法であって、
読み出し対象の前記メモリセルのアドレスを示すアドレス信号に基づいて第１のメモリセルを選択するステップと、
前記第１のメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、前記第１のメモリセルの記憶データを読み出すステップと、
読み出し対象の前記メモリセルのアドレスを示すアドレス信号に基づいて第２のメモリセルを選択するステップと、
前記第２のメモリセルの制御電極に前記複数の読み出し電圧を供給する際、前記第１のメモリセルに最後に供給した前記読み出し電圧と同じレベルの前記読み出し電圧を、前記第２のメモリセルの制御電極に最初に供給し、その後、他のレベルの前記読み出し電圧を前記第２のメモリセルの制御電極に供給することにより、前記第２のメモリセルの記憶データを読み出すステップとを含むデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびデータ読み出し方法に関し、特に、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルを備える半導体装置およびデータ読み出し方法に関する。
【背景技術】
【０００２】
フローティングゲートもしくは電荷蓄積層に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる半導体装置、たとえばフラッシュメモリが開発されている。フラッシュメモリは、フローティングゲートと、コントロールゲートと、ソースと、ドレインとを有するメモリセルを備える。メモリセルは、フローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子を抜き取ると閾値電圧が低下する。
【０００３】
このようなフラッシュメモリの一例として、たとえば、特許文献１には、以下のような構成が開示されている。すなわち、３値以上の多値データをメモリセルに格納する不揮発性半導体記憶装置であって、多値データを異なるアドレスの複数ビットのデータとして１つのメモリセルに格納する書き込み手段と、複数ビットからなる格納データを上位ビット側と下位ビット側とに規定して、読み出し時に、上位ビットまたは下位ビットのうちいずれか一方のビット側データの読み出しを行って出力するとともに、当該出力期間中に、他方のビット側データの読み出しを行なう読み出し手段とを備える。
【０００４】
また、特許文献１記載のフラッシュメモリは、閾値電圧に基づいて複数ビットのデータを記憶する複数の多値メモリセルを備えているが、たとえば、特許文献２にも、このような多値メモリセルを備える構成が開示されている。すなわち、複数ビットを記憶する多値メモリセルを有し、複数ビットの読み出しのために複数レベルのワード線電圧が予め規定されている半導体記憶装置において、メモリセルがマトリクス状に配置されたメモリセルアレイと、各行のメモリセルごとに設けられた複数のワード線と、各列のメモリセルごとに設けられた複数のビット線と、入力アドレス信号が複数ビットのうちの上位側データを指定しているか、下位側データを指定しているかを判断する認識手段と、入力アドレス信号に応じてワード線を選択し、認識手段の結果に応じて複数レベルのワード線電圧のうち上位側データあるいは下位側データの読み出しに必要な最小限のワード線電圧のみを選択ワード線に印加する行選択手段と、入力アドレス信号に応じてビット線を選択する列選択手段と、選択ビット線のレベルに応じて出力データを生成する出力手段とを備える。
【０００５】
また、特許文献３にも、多値メモリセルを備える構成が開示されている。すなわち、ｎ（≧３）レベルのしきい値を持つメモリセルを備えた多値メモリ回路において、電源電圧の１／ｎのステップでｎステップ上昇しｎステップ下降しこれを繰り返す電圧を発生する電荷再利用型の階段状電圧発生回路を備え、階段状電圧発生回路で発生した０〜ｎステップの電圧の内の特定のステップの電圧をメモリセルのワード線に印加する。
【特許文献１】特開平１０−１１９８２号公報
【特許文献２】特開２０００−３３９９７５号公報
【特許文献３】特開２００４−３５５７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、多値メモリセルからの記憶データの読み出しは、たとえば以下のように行なわれる。すなわち、多値メモリセルのコントロールゲートに各論理レベルに対応する読み
出し電圧をたとえばレベルの小さい順に印加して、多値メモリセルのソース・ドレイン間に電流が流れるか否かで記憶データの論理レベルを判断する。
【０００７】
しかしながら、このような読み出し電圧の印加方法では、あるメモリセルから記憶データを読み出した後、他のメモリセルから記憶データを読み出す際に、読み出し電圧を最大レベルから最小レベルに遷移させる必要がある。このため、読み出し電圧の設定時間が増大し、また、消費電流が増大してしまう。
【０００８】
それゆえに、本発明の目的は、複数の多値メモリセルの記憶データの連続読み出しを短時間かつ低消費電流で行なうことが可能な半導体装置およびデータ読み出し方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、各々が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルと、読み出し対象のメモリセルのアドレスを示すアドレス信号に基づいて複数のメモリセルのうちの少なくともいずれか１つを選択し、選択したメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、選択したメモリセルの記憶データを読み出す読み出し回路とを備え、読み出し回路は、選択したメモリセルである第１のメモリセルの制御電極に複数の読み出し電圧を供給した後、次に選択したメモリセルである第２のメモリセルの制御電極に複数の読み出し電圧を供給する際、第１のメモリセルに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、第２のメモリセルの制御電極に最初に供給し、その後、他のレベルの読み出し電圧を第２のメモリセルの制御電極に供給する。
【００１０】
好ましくは、半導体装置は、さらに、選択されたメモリセルがゲート電極に読み出し電圧を供給されたことによりオンしたか否かを検出し、検出結果を示す検出信号を出力するセンスアンプを備え、読み出し回路は、複数の読み出し電圧に対応する複数の検出信号と読み出し対象のメモリセルのアドレスとに基づいて、選択したメモリセルの記憶データを読み出す。
【００１１】
好ましくは、読み出し回路は、選択したメモリセルの制御電極へ複数の読み出し電圧を小さい順に供給すること、次に選択したメモリセルの制御電極へ複数の読み出し電圧を大きい順に供給することを交互に繰り返す。
【００１２】
好ましくは、半導体装置は、複数のメモリセルを含むメモリアレイを備え、メモリアレイは、各々が複数のメモリセルを含む複数のメモリブロックに分割され、読み出し回路は、読み出し対象のメモリブロックのアドレスを示すアドレス信号に基づいて複数のメモリブロックのうちの少なくともいずれか１つを選択し、選択したメモリブロックにおける複数のメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、選択したメモリブロックにおける複数のメモリセルの記憶データを順次読み出し、読み出し回路は、選択したメモリブロックである第１のメモリブロックにおける複数のメモリセルの制御電極に複数の読み出し電圧を供給した後、次に選択したメモリブロックである第２のメモリブロックにおける複数のメモリセルの制御電極に複数の読み出し電圧を供給する際、第１のメモリブロックにおける複数のメモリセルに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、第２のメモリブロックにおける複数のメモリセルの制御電極に最初に供給し、その後、他のレベルの読み出し電圧を第２のメモリブロックにおける複数のメモリセルの制御電極に供給する。
【００１３】
上記課題を解決するために、この発明のある局面に係わるデータ読み出し方法は、各々
が、閾値電圧が変更可能であり、閾値電圧に基づいて複数ビットのデータを記憶する複数のメモリセルを備える半導体装置におけるデータ読み出し方法であって、読み出し対象のメモリセルのアドレスを示すアドレス信号に基づいて第１のメモリセルを選択するステップと、第１のメモリセルの制御電極にレベルの異なる複数の読み出し電圧を供給することにより、第１のメモリセルの記憶データを読み出すステップと、読み出し対象のメモリセルのアドレスを示すアドレス信号に基づいて第２のメモリセルを選択するステップと、第２のメモリセルの制御電極に複数の読み出し電圧を供給する際、第１のメモリセルに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、第２のメモリセルの制御電極に最初に供給し、その後、他のレベルの読み出し電圧を第２のメモリセルの制御電極に供給することにより、第２のメモリセルの記憶データを読み出すステップとを含む。
【発明の効果】
【００１４】
本発明によれば、複数の多値メモリセルの記憶データの連続読み出しを短時間かつ低消費電流で行なうことができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
図１は、本発明の実施の形態に係る半導体装置の構成を示す図である。
図１を参照して、半導体装置１０１は、メモリアレイ１と、Ｘデコーダ２と、Ｙデコーダ３と、センス回路４と、コマンドデコーダ５と、メモリコントローラ（読み出し回路）６と、アドレスラッチ＆コマンドジェネレータ７と、アドレスデコーダ８と、データバッファ９と、ラッチ回路１０と、データ変換回路１１とを備える。
【００１７】
メモリアレイ１は、行列状に配置され、たとえばデータを不揮発的に記憶する複数のメモリセルＭＣを含む。
【００１８】
アドレスラッチ＆コマンドジェネレータ７は、外部から入力されたアドレス信号ＡＤをメモリコントローラ６から受けたタイミング信号に応答してラッチし、ラッチしたアドレス信号ＡＤをアドレスデコーダ８およびデータ変換回路１１へ出力する。また、アドレスラッチ＆コマンドジェネレータ７は、ラッチしたアドレス信号ＡＤに基づいてコマンド信号をコマンドデコーダ５へ出力する。
【００１９】
コマンドデコーダ５は、外部から入力されたコマンド信号およびアドレスラッチ＆コマンドジェネレータ７から受けたコマンド信号を解読し、解読結果を示す信号をメモリコントローラ６へ出力する。
【００２０】
メモリコントローラ６は、コマンドデコーダ５から受けた信号に基づいて各種の制御信号をＸデコーダ２およびＹデコーダ３等へ出力することにより、メモリセルＭＣに対するデータ書き込み、データ読み出しおよびデータ消去等を行なう。
【００２１】
アドレスデコーダ８は、アドレスラッチ＆コマンドジェネレータ７から受けたアドレス信号ＡＤをデコードして内部アドレス信号ＩＡＤを生成し、Ｘデコーダ２およびＹデコーダ３へ出力する。
【００２２】
Ｘデコーダ２は、アドレスデコーダ８から受けた内部アドレス信号ＩＡＤに基づいて、読み出し対象のメモリセルＭＣのコントロールゲートに接続されたワード線ＷＬを選択状態に駆動する。より詳細には、Ｘデコーダ２は、読み出し対象のメモリセルＭＣに対応するワード線ＷＬに、レベルの異なる複数の読み出し電圧を順次供給する。
【００２３】
Ｙデコーダ３は、アドレスデコーダ８から受けた内部アドレス信号ＩＡＤに基づいて、読み出し対象のメモリセルＭＣに対応するビット線ＢＬを選択状態に駆動する。
【００２４】
Ｘデコーダ２によるワード線ＷＬの選択と、Ｙデコーダ３によるビット線ＢＬの選択とにより、読み出し対象のメモリセルＭＣが特定される。
【００２５】
センス回路４は、メモリコントローラ６から受けたセンシングストローブ信号ＳＴが活性化されるタイミングにおいて、読み出し電圧がコントロールゲートに印加された読み出し対象のメモリセルＭＣがオンするか否かを検出し、検出結果を示す検出信号をデータ変換回路１１へ出力する。
【００２６】
データ変換回路１１は、複数の読み出し電圧に対応するセンス回路４からの複数の検出信号と、アドレスラッチ＆コマンドジェネレータ７から受けたアドレス信号ＡＤが示す読み出し対象のメモリセルＭＣのアドレスとに基づいて、読み出し対象のメモリセルＭＣからの記憶データの読み出し結果を示す信号を出力する。
【００２７】
データ変換回路１１から出力された信号すなわち読み出しデータは、ラッチ回路１０によってラッチされ、データバッファ９を介して半導体装置１０１の外部へ出力される。
【００２８】
また、外部から入力されたデータＤＱはデータバッファ９を介してラッチ回路１０へ出力される。
【００２９】
以下では、半導体装置１０１が異なるレベルを有する３つの読み出し電圧を用いる、すなわちメモリセルＭＣが２ビットのデータを記憶すると仮定して説明する。
【００３０】
図２は、半導体装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧分布を示す図である。
【００３１】
図２を参照して、半導体装置１０１では、たとえば、電圧の最も低い閾値電圧の分布が論理値”１１”に対応し、次に電圧の高い閾値電圧の分布が論理値”１０”に対応し、次に電圧の高い閾値電圧の分布が論理値”０１”に対応し、電圧の最も高い閾値電圧の分布が論理値”００”に対応している。
【００３２】
読み出し電圧Ｌ１は、論理値”１１”の閾値電圧分布と論理値”１０”の閾値電圧分布との間のレベルを有する。読み出し電圧Ｌ２は、論理値”１０”の閾値電圧分布と論理値”０１”の閾値電圧分布との間のレベルを有する。読み出し電圧Ｌ３は、論理値”０１”の閾値電圧分布と論理値”００”の閾値電圧分布との間のレベルを有する。
【００３３】
データ変換回路１１は、読み出し電圧Ｌ１，Ｌ２，Ｌ３に対応する３つの検出信号すなわち３ビットのデータを２ビットの読み出しデータに変換し、メモリセルＭＣの記憶データとしてラッチ回路１０へ出力する。
【００３４】
より詳細には、データ変換回路１１は、読み出し対象のメモリセルＭＣに対応するワード線ＷＬに読み出し電圧Ｌ１を印加したときに読み出し対象のメモリセルＭＣがオンした場合には、メモリセルＭＣの記憶データは”１１”であると判断する。また、データ変換回路１１は、読み出し対象のメモリセルＭＣに対応するワード線ＷＬに読み出し電圧Ｌ１を印加したときに読み出し対象のメモリセルＭＣがオンしない場合であって、読み出し電圧Ｌ２を印加したときに読み出し対象のメモリセルＭＣがオンした場合には、メモリセルＭＣの記憶データは”１０”であると判断する。また、データ変換回路１１は、読み出し
対象のメモリセルＭＣに対応するワード線ＷＬに読み出し電圧Ｌ１およびＬ２を印加したときに読み出し対象のメモリセルＭＣがオンしない場合であって、読み出し電圧Ｌ３を印加したときに読み出し対象のメモリセルＭＣがオンした場合には、メモリセルＭＣの記憶データは”０１”であると判断する。また、データ変換回路１１は、読み出し対象のメモリセルＭＣに対応するワード線ＷＬに読み出し電圧Ｌ１〜Ｌ３を印加したときに読み出し対象のメモリセルＭＣがオンしない場合には、メモリセルＭＣの記憶データは”００”であると判断する。
【００３５】
そして、データ変換回路１１は、アドレスラッチ＆コマンドジェネレータ７から受けたアドレス信号ＡＤのたとえば最下位ビットが０であるか１であるかに応じて、読み出しデータへの変換方法を変更する。
【００３６】
すなわち、データ変換回路１１は、アドレス信号ＡＤの最下位ビットが０である場合には、読み出し電圧Ｌ１、Ｌ２およびＬ３がこの順番で読み出し対象のメモリセルＭＣに対応するワード線ＷＬに印加されることを認識する。すなわち、データ変換回路１１は、読み出し電圧Ｌ１に対応する検出信号、読み出し電圧Ｌ２に対応する検出信号、読み出し電圧Ｌ３に対応する検出信号がこの順番でセンス回路４から出力されることを認識し、２ビットの読み出しデータへの変換を行なう。また、データ変換回路１１は、アドレス信号ＡＤの最下位ビットが１である場合には、読み出し電圧Ｌ３、Ｌ２およびＬ１がこの順番で読み出し対象のメモリセルＭＣに対応するワード線ＷＬに印加されることを認識する。すなわち、データ変換回路１１は、読み出し電圧Ｌ３に対応する検出信号、読み出し電圧Ｌ２に対応する検出信号、読み出し電圧Ｌ１に対応する検出信号がこの順番でセンス回路４から出力されることを認識し、２ビットの読み出しデータへの変換を行なう。
【００３７】
図３は、読み出し電圧の印加方法の一例を示す波形図である。図３において、センシングストローブ信号ＳＴの矢印が、センシングストローブ信号ＳＴの活性化タイミングを示している。ＷＬは、ワード線ＷＬに供給される読み出し電圧を示している。
【００３８】
図３を参照して、まず、アドレス０のメモリセルＭＣのコントロールゲートに接続されたワード線ＷＬに、異なる論理レベルを有する複数の読み出し電圧をレベルの小さい順、すなわち読み出し電圧Ｌ１，Ｌ２，Ｌ３の順に印加する。次に、アドレス１のメモリセルＭＣのコントロールゲートに接続されたワード線ＷＬに、読み出し電圧を読み出し電圧Ｌ１，Ｌ２，Ｌ３の順で印加する。
【００３９】
しかしながら、図３に示す読み出し電圧の印加方法では、アドレス０のメモリセルＭＣから記憶データを読み出した後、次のアドレス１のメモリセルＭＣから記憶データを読み出す際に、読み出し電圧を最大レベルの読み出し電圧Ｌ３から最小レベルの読み出し電圧Ｌ１に遷移させる必要がある。すなわち、読み出し電圧のレベル遷移期間Ｔ１が必要となるため、読み出し電圧の設定時間が増大し、また、レベル遷移期間Ｔ１においてレベルを遷移させるための電流が消費されてしまう。
【００４０】
そこで、本発明の実施の形態に係る半導体装置では、以下のような読み出し電圧の印加方法により、読み出し電圧の設定時間の増大および消費電流の増大を防ぐ。
【００４１】
図４は、本発明の実施の形態に係る半導体装置がデータ読み出しを行なう際の動作手順を定めたフローチャートである。
【００４２】
図５および図６は、本発明の実施の形態に係る半導体装置の読み出し電圧印加方法を示す波形図である。図５および図６の見方は図３と同様である。
【００４３】
図４および図５を参照して、メモリコントローラ６は、アドレス０のメモリセルＭＣを選択する（ステップＳ１）。
【００４４】
次に、メモリコントローラ６は、選択したアドレス０のメモリセルＭＣのコントロールゲートへ複数の読み出し電圧をレベルの小さい順に供給する（ステップＳ２）。
【００４５】
次に、メモリコントローラ６は、アドレス１のメモリセルＭＣを選択する（ステップＳ３）。
【００４６】
次に、メモリコントローラ６は、選択したアドレス１のメモリセルＭＣのコントロールゲートへ複数の読み出し電圧をレベルの大きい順に供給する（ステップＳ４）。
【００４７】
このように、メモリコントローラ６は、たとえば、選択したメモリセルＭＣのコントロールゲートへ複数の読み出し電圧を小さい順に供給すること、次に選択したメモリセルＭＣのコントロールゲートへ複数の読み出し電圧を大きい順に供給することを交互に繰り返す。すなわち、メモリコントローラ６は、アドレスの最下位ビットが０のメモリセルＭＣには読み出し電圧Ｌ１、Ｌ２およびＬ３をこの順番で供給し、アドレスの最下位ビットが１のメモリセルＭＣには読み出し電圧Ｌ３、Ｌ２およびＬ１をこの順番で供給する。
【００４８】
これにより、アドレス０のメモリセルＭＣから記憶データを読み出した後、次のアドレス１のメモリセルＭＣから記憶データを読み出す際に、読み出し電圧を最大レベルの読み出し電圧Ｌ３から最小レベルの読み出し電圧Ｌ１に遷移させる必要がなくなる。すなわち、図３に示す読み出し電圧のレベル遷移期間Ｔ１が不要となるため、読み出し電圧の設定時間の増大および消費電流の増大を防ぐことができる。
【００４９】
そして、図３に示す読み出し電圧のレベル遷移期間Ｔ１が不要となるため、図６に示すように、データ読み出し時間を短縮することができる。
【００５０】
図７は、本発明の実施の形態に係る半導体装置におけるメモリアレイのデータ構成の一例を示す図である。
【００５１】
図８は、本発明の実施の形態に係る半導体装置の読み出し電圧印加方法を示す波形図である。
【００５２】
図７を参照して、メモリアレイ１は複数のメモリブロックに分割され、２０４８バイト分のメモリセルＭＣが１ページのデータに対応している。１ページは、４つの５１２バイト分のセグメントに分割される。このセグメントがデータの読み出し単位となる。なお、このセグメントは、１つのメモリブロックの一部に相当していてもよいし、１つのメモリブロック全体に相当していてもよい。
【００５３】
図８を参照して、セグメント０では、読み出し電圧が昇り順でワード線ＷＬに印加されることにより、５１２バイトの記憶データが各メモリセルＭＣから順次読み出され、データバッファ９へ出力され、半導体装置１０１の外部へ出力される。
【００５４】
次に、セグメント１では、読み出し電圧が降り順でワード線ＷＬに印加されることにより、５１２バイトの記憶データが各メモリセルＭＣから順次読み出され、データ変換回路１１およびラッチ回路１０を介してデータバッファ９へ出力され、半導体装置１０１の外部へ出力される。
【００５５】
セグメント２および３についても、上記のような動作を繰り返すことにより、１ページ
のデータが読み出される。
【００５６】
この場合、アドレス信号ＡＤのうち、セグメントのアドレスの１桁目を示すビットにより、読み出し電圧を昇り順でワード線ＷＬに印加するか降り順でワード線ＷＬに印加するかが決定される。
【００５７】
以上より、本発明の実施の形態に係る半導体装置では、複数の多値メモリセルの記憶データの連続読み出しを短時間かつ低消費電流で行なうことができる。
【００５８】
なお、本発明の実施の形態に係る半導体装置では、メモリコントローラ６は、選択したメモリセルＭＣのコントロールゲートへ複数の読み出し電圧を小さい順に供給すること、次に選択したメモリセルＭＣのコントロールゲートへ複数の読み出し電圧を大きい順に供給することを交互に繰り返す構成であるとしたが、これに限定するものではない。昇り順または降り順でなくても、メモリコントローラ６が、前回選択したアドレス０のメモリセルＭＣに最後に供給した読み出し電圧と同じレベルの読み出し電圧を、次に選択したアドレス１のメモリセルＭＣのコントロールゲートに最初に供給し、その後、他のレベルの読み出し電圧をアドレス１のメモリセルＭＣのコントロールゲートに供給する構成であればよい。このような印加手順であれば、複数の多値メモリセルの記憶データの連続読み出しを短時間かつ低消費電流で行なうという本発明の目的を達成することができる。
【００５９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係る半導体装置の構成を示す図である。
【図２】半導体装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧分布を示す図である。
【図３】読み出し電圧の印加方法の一例を示す波形図である。
【図４】本発明の実施の形態に係る半導体装置がデータ読み出しを行なう際の動作手順を定めたフローチャートである。
【図５】本発明の実施の形態に係る半導体装置の読み出し電圧印加方法を示す波形図である。
【図６】本発明の実施の形態に係る半導体装置の読み出し電圧印加方法を示す波形図である。
【図７】本発明の実施の形態に係る半導体装置におけるメモリアレイのデータ構成の一例を示す図である。
【図８】本発明の実施の形態に係る半導体装置の読み出し電圧印加方法を示す波形図である。
【符号の説明】
【００６１】
１  メモリアレイ、２  Ｘデコーダ、３  Ｙデコーダ、４  センス回路、５  コマンドデコーダ、６  メモリコントローラ（読み出し回路）、７  アドレスラッチ＆コマンドジェネレータ、８  アドレスデコーダ、９  データバッファ、１０  ラッチ回路、１１  データ変換回路、１０１  半導体装置、ＷＬ  ワード線、ＢＬ  ビット線、ＭＣ  メモリセル。
【図１】
2010073275.tif 000003
【図２】
2010073275.tif 000004
【図３】
2010073275.tif 000005
【図４】
2010073275.tif 000006
【図５】
2010073275.tif 000007
【図６】
2010073275.tif 000008
【図７】
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【図８】
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