(57)【要約】【課題】カップリング比を減少させずにゲート電極と不純物拡散領域との位置が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供する。【解決手段】半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域を繋ぐように前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極とを備える。【選択図】図３Ｂ
2010073896.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成される複数の不純物拡散領域と、
前記半導体基板上に形成される絶縁膜と、
隣り合う前記不純物拡散領域の間の前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、
前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、
前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記フローティングゲート電極の両側面に形成される前記コントロールゲート電極の底面部分と前記半導体基板上の前記絶縁膜との間には絶縁層が形成され、
前記コントロールゲート電極の底面部分と前記絶縁層との間には前記ゲート間絶縁膜が形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート間絶縁膜は、前記半導体基板上の前記絶縁膜と前記コントロールゲート電極の底面との間に形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板に形成される複数の不純物拡散領域と、
前記半導体基板上に形成される絶縁膜と、
隣り合う前記不純物拡散領域の間の前記半導体基板上に前記絶縁膜を介して形成される下層フローティングゲート電極と、
前記下層フローティングゲート電極よりも幅を広く形成され、前記下層フローティングゲート電極の上面に形成される上層フローティングゲート電極と、
前記上層フローティングゲート電極の上面に形成されるゲート間絶縁膜と、
前記下層フローティングゲート電極の両側面に形成されるスペーサ絶縁膜と、
前記ゲート間絶縁膜を介して前記上層フローティングゲート電極の上面と接するように形成されるコントロールゲート電極と
を備え、
前記不純物拡散領域は、第１の不純物濃度を有する第１不純物拡散領域と前記第１の不純物濃度よりも大きい第２の不純物濃度を有する第２不純物拡散領域とからなり、
前記第１不純物拡散領域は、前記下層フローティングゲート電極に整合するように形成され、
前記第２不純物拡散領域は、前記スペーサ絶縁膜に整合するように形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上にフローティングゲート電極を形成する工程と、
前記半導体基板に前記フローティングゲート電極をマスクとして不純物を注入することにより、不純物拡散領域を形成する工程と、
前記半導体基板上及び前記フローティングゲート電極上に絶縁層を堆積させる工程と、
前記絶縁層を前記フローティングゲート電極の上面よりも低くなるよう加工する工程と、
前記半導体基板全面にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上にコントロールゲート電極を形成する工程と、
前記コントロールゲート電極及び前記ゲート間絶縁膜をエッチングすることにより、前記コントロール電極及び前記ゲート間絶縁膜のパターンを形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に積層ゲート構造の不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置を構成するメモリセルは、コントロールゲートを不純物拡散層領域（ドレイン／ソース）で挟むように形成される。
【０００３】
コントロールゲートと不純物拡散領域との位置がズレて形成されないようにする方法として、自己整合（ｓｅｌｆ−ａｌｉｇｎ）という方法がある。この方法は、コントロールゲートを堆積、加工後に、ＣＧをマスクにして不純物注入を行い、不純物拡散領域を形成する（例えば、特許文献１参照）。
【０００４】
しかし、マスクとなるコントロールゲートの高さが大きくなると、コントロールゲートの形状が異常な形状になりやすくなる。そして、その異常な形状のＣＧは、不純物注入を阻害し、更に異常な形状の不純物拡散領域を形成し、書き込み／消去動作におけるメモリセルの特性劣化を加速させる要因となっていた。
【０００５】
その対策として、コントロールゲートを薄膜にし、更にフローティングゲートを薄膜にする方法が考えられる。
【０００６】
しかし、フローティングゲートの薄膜化は、コントロールゲートとフローティングゲートとが絶縁膜を介して接する面積を減少させる為、メモリセルの書き込み／消去特性に影響を与えるカップリング比を減少させてしまう、という問題があった。
【０００７】
よって、従来の技術では、カップリング比を減少させずにゲート電極と不純物拡散領域との位相が整合して形成される不揮発性半導体記憶装置を提供することが困難であった。
【特許文献１】特開２００１−１６８２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、カップリング比を減少させずにゲート電極と不純物拡散領域との位相が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域の間の前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極とを備えることを特徴とする。
【００１０】
この発明の他の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域の間の前記半導体基板上に前記絶縁膜を介して形成される下層フローティングゲート電極と、前記下層フローティングゲート電極よりも幅を広く形成され、前記下層フローティングゲート電極の上面に形成される上層フローティングゲート電極と、前記上層フローティングゲート電極の上面に形成されるゲート間絶縁膜と、前記下層フローティングゲート電極の両側面に形成されるスペーサ絶縁膜と、前記ゲート間絶縁膜を介して前記上層フローティングゲート電極の上面と接するように形成されるコントロールゲート電極とを備え、前記不純物拡散領域は、第１の不純物濃度を有する第１不純物拡散領域と前記第１の不純物濃度よりも大きい第２の不純物濃度を有する第２不純物拡散領域とからなり、前記第１不純物拡散領域は、前記下層フローティングゲート電極に整合するように形成され、前記第２不純物拡散領域は、前記スペーサ絶縁膜に整合するように形成されることを特徴とする。
【００１１】
この発明の一態様による不揮発性半導体装置の製造方法は、半導体基板上にフローティングゲート電極を形成する工程と、前記半導体基板に前記フローティングゲート電極をマスクとして不純物を注入することにより、不純物拡散領域を形成する工程と、前記半導体基板上及び前記フローティングゲート電極上に絶縁層を堆積させる工程と、前記絶縁層を前記フローティングゲート電極の上面よりも低くなるよう加工する工程と、前記半導体基板全面にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上にコントロールゲート電極を形成する工程と、前記コントロールゲート電極及び前記ゲート間絶縁膜をエッチングすることにより、前記コントロール電極及び前記ゲート間絶縁膜のパターンを形成する工程とを備えることを特徴とする。
【００１２】
この発明の他の態様による不揮発性半導体装置の製造方法は、半導体基板に下層フローティングゲート電極を形成する工程と、前記半導体基板に前記下層フローティングゲート電極をマスクとして不純物を注入することにより、第１不純物拡散領域を形成する工程と、スペーサ絶縁膜を前記下層フローティングゲート電極の両側面に形成する工程と、前記半導体基板に前記スペーサ絶縁膜及び前記下層フローティングゲート電極をマスクとして不純物を注入することにより、前記第２不純物拡散領域を形成する工程と、前記半導体基板上及び前記下層フローティングゲート電極上に絶縁層を堆積する工程と、前記下層フローティングゲート電極上及び前記絶縁層上に上層フローティングゲート電極を形成する工程と、前記上層フローティングゲート電極上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に前記コントロールゲート電極を形成する工程と、前記上層フローティングゲート電極、前記下層フローティングゲート電極、及び前記ゲート間絶縁膜をエッチングすることにより、前記上層フローティングゲート電極、前記下層フローティングゲート電極、及び前記ゲート間絶縁膜のパターンを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、カップリング比を減少させずにゲート電極と不純物拡散領域との位相が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置を図面に基づいて説明する。
【００１５】
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置（以下、フラッシュメモリと称する）１００の主要部の構成を示すブロック図である。図１に示すように、本実施の形態に係るフラッシュメモリ１００は、メモリセルアレイ１０、ロウデコーダ３０、カラムデコーダ４０、カラムセレクタ５０、ソース線ドライバ６０、書き込みデータバッファ７０、センスアンプ８０、データ入出力回路９０、入力バッファ１１０、アドレスバッファ１２０、アドレスレジスタ１３０、電圧発生回路１４０、電源回路１５０、及び制御回路１６０を備える。
【００１６】
メモリセルアレイ１０は、マトリクス状に配置された複数のＮＯＲ型フラッシュメモリセルＭＣを備える。各メモリセルＭＣは、ビット線ＢＬ（図１において図示略）、ワード線ＷＬ（図１において図示略）、及びソース線ＳＬ（図１において図示略）に接続される。
【００１７】
ロウデコーダ３０は、メモリセルアレイ１０のロウ方向（第２方向）を選択する。
【００１８】
カラムデコーダ４０は、メモリセルアレイ１０のカラム方向（第１方向）を選択する。
【００１９】
カラムセレクタ５０は、カラムデコーダ４０の選択動作に基づいてビット線ＢＬを選択し、ビット線を書き込みデータバッファ７０またはセンスアンプ８０に接続する。
【００２０】
ソース線ドライバ６０は、ソース線ＳＬに電圧を与える。
【００２１】
センスアンプ８０は、ロウデコーダ３０及びカラムデコーダ４０によって選択されたメモリセルＭＣから読み出されたデータをセンスして増幅する。
【００２２】
書き込みデータバッファ７０は、メモリセルＭＣに対して書き込むべきデータを保持し、所定のメモリセルＭＣ単位で、一括してデータをメモリセルＭＣに書き込む。
【００２３】
入力バッファ１１０は、図示しないＣＰＵから与えられる制御信号１１１を受信し、制御回路１６０へ出力する。制御信号１１１は、例えばチップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号などである。チップイネーブル信号は、フラッシュメモリ１００を動作可能とする信号である。ライトイネーブル信号は、フラッシュメモリ１００に対してデータを書き込み可能とする信号である。またアウトプットイネーブル信号は、フラッシュメモリ１００に対してデータを出力可能とする信号である。
【００２４】
アドレスバッファ１２０は、図示しないＣＰＵから与えられるアドレスを受信し、アドレスレジスタ１３０へ出力する。
【００２５】
データ入出力回路９０は、図示しないＣＰＵから与えられる書き込みデータを受け取り、書き込みデータバッファ７０に転送する。また、センスアンプ８０で増幅されたデータを、クロックに同期して連続的にＣＰＵへ出力する。
【００２６】
アドレスレジスタ１３０は、アドレスバッファ１２０から与えられるアドレスに従って、カラムデコーダ４０に対してカラムアドレスＣＡを出力し、ロウデコーダ３０に対してロウアドレスＲＡを出力する。
【００２７】
カラムデコーダ４０及びロウデコーダ３０はそれぞれ、カラムアドレスＣＡ及びロウアドレスＲＡに基づいて、ビット線ＢＬ及びワード線ＷＬの選択動作を行う。
【００２８】
電圧発生回路１４０は、設定に従って電圧を発生する。電圧発生回路１４０によって発生された電圧は、例えばロウデコーダ３０、メモリセルアレイ１０、書き込みデータバッファ７０、センスアンプ８０等に与えられる。
【００２９】
電源回路１５０は、発生させた電圧をデータ入出力回路９０に供給する。データ入出力回路９０は、電源回路２２で発生された電圧Ｖを電源電圧として用いて動作する。 制御回路１６０は、上述の回路動作を制御する。
【００３０】
メモリセルアレイ１０は、図２に示すように、第１方向及び第２方向に複数配設されるメモリセルＭＣｍｎ（ｍ、ｎは自然数）を有する。メモリセルＭＣｍｎは、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを有するメモリトランジスタＭＴｍｎで構成される。
【００３１】
第１の実施の形態に係るフラッシュメモリ１００を構成するメモリセルアレイ１０は、図２に示すようにＮＯＲ型で形成される。なお、ＮＯＲ型のメモリセルアレイ１０は、以下のような構成となる。
【００３２】
第１方向に沿って形成される複数のメモリトランジスタＭＴｍｎのドレイン１１はメモリトランジスタＭＴｍ−１ｎと共有され、ビット線ＢＬｎと接続される。
【００３３】
第２方向に沿って形成される複数のメモリトランジスタＭＴｍｎのソース１２は、共通のソース線ＳＬと接続され、この共通のソース線ＳＬの上部には、更に別のメモリトランジスタＭＴｍ＋１ｎ（図示せず）が、ソース線ＳＬを共有するように形成されている。第２方向に沿って形成される複数のメモリトランジスタＭＴｍｎのコントロールゲート電極ＣＧは、ワード線ＷＬｍによって共通接続される。
【００３４】
なお、図２においては、ｍ＝２、ｎ＝３の一例を示している。
【００３５】
メモリトランジスタＭＴｍｎに書き込む場合、カラムデコーダによりビット線ＢＬｎが、ロウデコーダ（図２において図示略）によりワード線ＷＬｍが選択され、書き込みデータバッファ７０（図２において図示略）から印加される書き込み電圧がメモリトランジスタＭＴｍｎのゲート電極及びドレイン電極１１に印加される。
【００３６】
書き込み電圧により、ホットキャリアとなった電荷がメモリトランジスタＭＴｍｎのフローティングゲート電極ＦＧに移動する。そして、フローティングゲート電極ＦＧに電荷がたまることにより、メモリトランジスタＭＴｍｎの閾値電圧が上がる。
【００３７】
メモリトランジスタＭＴｍｎの閾値電圧が上がった状態が“０”データ状態となり、逆に、メモリトランジスタＭＴｍｎの閾値電圧が下がった状態が“１”データ状態となる。よって、本実施の形態に係るフラッシュメモリ１００は、フローティングゲート電極に蓄積された電荷の有無でデータの“１”、“０”が決まる。
【００３８】
［第１の実施の形態に係るフラッシュメモリ１００の具体的構成］
図３Ａは、図２に示す第１の実施の形態に係るメモリセルアレイ１０の上面図である。図３Ｂは、図３ＡのＡ−Ａ断面図である。図３Ｃは、図３ＡのＢ−Ｂ断面図である。
【００３９】
図３Ａに示すように、２本のコントロールゲート電極ＣＧが図中第２方向に延びている。素子分離領域３１が第２方向に直交する図中第１方向に延び、半導体基板２０を複数の素子領域に分離している。この素子領域とコントロールゲート電極ＣＧの交点にメモリセルトランジスタＭＴが形成されている。コントロールゲート電極ＣＧ間には第２方向に延びるソースコンタクト２９が配置され、それぞれのメモリセルトランジスタＭＴのソース１２を共通接続している。メモリセルトランジスタＭＴのドレイン３１にはそれぞれドレインコンタクト２８が形成されている。
【００４０】
図３Ｂに示すように、第１の実施の形態に係るフラッシュメモリ１００を形成するメモリセルアレイ１０は、半導体基板２０、第１絶縁膜（絶縁膜）２３、フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ、絶縁層２４、第２絶縁膜（ゲート間絶縁膜）２５、第３絶縁膜２６、及び層間絶縁層２７（図３Ａにおいて図示略）を有する。
【００４１】
半導体基板２０には、複数の不純物拡散領域２１、及び隣り合う不純物拡散領域２１を繋ぐように形成される不純物領域２２が形成される。
【００４２】
不純物拡散領域２１は、例えばｎ＋型で形成され、ドレイン１１とソース１２とから構成される。ドレイン１１上にはドレインコンタクト２８が積層方向に延びるように形成され、ソース１２上にはソースコンタクト２９が積層方向に延びるように形成される。ドレインコンタクト２８は、ビット線ＢＬ（図３Ａ〜Ｃにおいて図示略）と接続される。ソースコンタクト２９は、ソース線ＳＬ（図３Ａ〜Ｃにおいて図示略）と接続される。
【００４３】
不純物領域２２は、例えばｐ−型で形成され、ドレイン１１及びソース１２間のチャネルとして機能する。
【００４４】
フローティングゲート電極ＦＧは、隣り合う不純物拡散領域２１（ドレイン１１とソース１２）の間の半導体基板２０上に第１絶縁膜２３を介して形成され、電荷を蓄積する機能を持っている。
【００４５】
第１絶縁膜２３は、半導体基板２０上に形成され、トンネル酸化膜として機能する。よって、メモリトランジスタＭＴｍｎのフローティングゲート電極ＦＧに蓄積された電荷は、フラッシュメモリ１００への電源の供給が無くなっても、第１絶縁膜２３（トンネル酸化膜）によって電荷を保持することができる。
【００４６】
図３Ｂに示すようにコントロールゲート電極ＣＧは、第２絶縁膜２５を介してフローティングゲート電極ＦＧの第１方向における両側面の上部及び上面と接するように形成される。換言すると、コントロールゲート電極ＣＧは、第２絶縁膜２５を介してフローティングゲート電極ＦＧを覆うように形成される。第１の実施の形態では、フローティングゲート電極ＦＧの両側面に形成されるコントロールゲート電極ＣＧの底面部分は、半導体基板２０上に形成される第１絶縁膜２３まで達しないように形成される。そして、コントロールゲート電極ＣＧと半導体基板２０上に形成される第１絶縁膜２３との間には、絶縁層２４が形成される。
【００４７】
第２絶縁膜２５は、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの間だけでなく、コントロールゲート電極ＣＧの底面部分と絶縁層２４との間にも形成される。また、第２絶縁膜２５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、ＯＮＯ膜、ＮＯＮＯＮ膜、ＮＯＡＯＮ膜（ＡはＡｌ２Ｏ３等の高誘電体膜）で形成される。
【００４８】
第３絶縁膜２６は、コントロールゲート電極ＣＧの上面及び両側面と第１絶縁膜２３上に形成される。
【００４９】
層間絶縁層２７（図３Ａにおいて図示略）は、図３Ｂに示すように半導体基板２０上の隙間を埋めるように形成される。
【００５０】
フラッシュメモリ１００の特性は、フラッシュメモリ１００を構成するメモリトランジスタＭＴｍｎの、半導体基板２０とフローティングゲート電極ＦＧとの接触面積、トンネル酸化膜（第１絶縁膜）の厚さ、フローティングゲート電極ＦＧとコントロールゲート電極との接触面積、及び第２絶縁膜２５の厚さに影響される。
【００５１】
フラッシュメモリの主要特性は、プログラム速度、消去速度等である。また、信頼性に係る特性は、プログラム／消去の反復特性、データ保持特性等がある。
【００５２】
プログラム速度及び消去速度は、半導体基板とフローティングゲート電極との間のキャパシタンス（Ｃ１）と、フローティングゲート電極とコントロールゲート電極との間のキャパシタンス（Ｃ２）との比率（以下、カップリング比と称する）で決定される。
【００５３】
ここで、カップリング比は、半導体基板とフローティングゲート電極との間のキャパシタンス（Ｃ１）と、フローティングゲート電極とコントロールゲート電極との間のキャパシタンス（Ｃ２）とを用いて、次のように表すことができることが知られている。
【００５４】
カップリング比＝Ｃ２／（Ｃ１＋Ｃ２）        …（１）
一定の動作電圧で速いプログラム速度及び消去速度を得るためには、高いカップリング比を確保する必要があり、それを達成するためには、式（１）に示すようにＣ１を小さくするか、Ｃ２を大きくする必要がある。
【００５５】
第１の実施の形態では、Ｃ２を大きくするために、コントロールゲート電極ＣＧをフローティングゲート電極の上面だけではなく、両側面にも形成している。それにより、フローティングゲート電極ＦＧとコントロールゲート電極との接触面積を大きくなってカップリング比が向上し、プログラム速度及び消去速度を速くすることができる。
【００５６】
また、第１の実施の形態では、絶縁層２４が、フローティングゲート電極ＦＧの側面に形成されたコントロールゲート電極ＣＧの下面と半導体基板２０内に形成されるドレイン１１及びソース１２との間に形成されるため、コントロールゲート電極ＣＧの耐久性の劣化を防ぐこともできる。なお、絶縁層２４の厚さは、コントロールゲート電極ＣＧにデバイス動作上に必要な最大電圧を印加しても、第２絶縁膜２５が破壊されないような厚さに設定される。
【００５７】
［第１の実施の形態に係るフラッシュメモリ１００の製造方法］
次に、図３Ａ〜図３Ｃに示す第１の実施の形態に係るフラッシュメモリ１００の製造方法について図４Ａ〜図１９Ａ、図４Ｂ〜図１９Ｂを用いて説明する。図４Ａ〜図１９Ａは、図３ＡのＡ−Ａ断面の製造フローであり、図４Ｂ〜図１９Ｂは、図３ＡのＢ−Ｂ断面の製造フローである。なお、半導体基板２０上に形成したパターンをマスクとして用いる自己整合（Ｓｅｌｆ ａｌｉｇｎ）を例に説明する。
【００５８】
半導体基板２０に不純物を注入して、不純物領域２２（チャネル領域）を形成する（図４Ａ、図４Ｂ）。
【００５９】
次に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法、光ＣＶＤ法等を用いて半導体基板１００の表面に第１絶縁膜２３を形成する（図５Ａ、図５Ｂ）。
【００６０】
続いて、第１絶縁膜上にフローティングゲート電極ＦＧとなる導電層１０１を堆積させる（図６Ａ、図６Ｂ）。
【００６１】
その後、導電層１０１上にストッパ材（例えば窒化シリコン膜）１０２を堆積させる（図７Ａ、図７Ｂ）。なお、導電層１０１及びストッパ材１０２も第１絶縁膜２３と同じようにプラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて形成することができる。
【００６２】
さらに、図示しないレジストパターンを用いて、異方性エッチング技術等により導電層１０１及びストッパ材１０２をエッチングし、フローティングゲート電極ＦＧのパターンを形成する（図８Ａ、図８Ｂ）。
【００６３】
そして、フローティングゲート電極ＦＧをマスクとして、リン等のｎ型不純物を注入し、不純物拡散領域２１（ドレイン１１／ソース１２）を形成する（図９Ａ、図９Ｂ）。第１の実施の形態は、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを積層した後に不純物を注入するのではなく、上述のように、フローティングゲート電極ＦＧのみ積層した段階で不純物を注入する。よって、２層のゲート電極（フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧ）を積層した後に不純物を注入する場合より、マスクとするパターンの厚さが薄い段階で不純物を注入するため、フローティングゲート電極ＦＧと不純物拡散領域２１との位置ズレを少なく形成することができる。
【００６４】
次に、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて半導体基板２０の全面に絶縁層２４を堆積させる（図１０Ａ、図１０Ｂ）。
【００６５】
続いて、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて絶縁層２４をストッパ材１０２の高さまで研磨する（図１１Ａ、図１１Ｂ）。
【００６６】
その後、エッチング技術を用いて、ストッパ材１０２を除去する（図１２Ａ、図１２Ｂ）。
【００６７】
さらに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術等を用いて素子分離領域３１を形成する（図１３Ａ、図１３Ｂ）。なお、素子分離領域３１の上面はフローティングゲート電極ＦＧの上面より低くなるように調整する。
【００６８】
そして、異方性エッチング技術を用いて、絶縁層２４をフローティングゲート電極ＦＧよりも低くなるようエッチングする（図１４Ａ、図１４Ｂ）。なお、この工程は素子分離領域３１の形成と同時に行うことも可能である。この場合、絶縁層２４を堆積させる前（図１０前）、または フローティングゲート電極ＦＧのパターンを形成する前（図８前）に 素子分離領域３１を形成する。
【００６９】
次に、半導体基板２０の全面に第２絶縁膜（ゲート間絶縁膜）２５を形成する（図１５、図１５Ｂ）。
【００７０】
続いて、第２絶縁膜２５上にコントロールゲート電極ＣＧとなる導電層１０３を堆積させる（図１６Ａ、図１６Ｂ）。なお、第２絶縁膜及び導電層１０３は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて形成することができる。
【００７１】
その後、図示しないレジストパターンを用いて、異方性エッチング技術等により導電層１０３及び第２絶縁膜２５をエッチングし、コントロールゲート電極ＣＧ及び第２絶縁膜２５のパターンを形成する（図１７Ａ、図１７Ｂ）。
【００７２】
さらに、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて半導体基板２０の全面に第３絶縁膜２６を形成する（図１８Ａ、図１８Ｂ）。
【００７３】
そして、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて第３絶縁層２６上に層間絶縁層２７を堆積させた後ＣＭＰ法を用いて上面を平坦化する（図１９Ａ、図１９Ｂ）。
【００７４】
以上に説明したように第１の実施の形態の製造方法によれば、マスクとなるゲートが低い段階で不純物を注入するため、フローティングゲート電極ＦＧと不純物拡散領域２１との位置ズレを少なく形成することができる。さらに、フローティングゲート電極ＦＧの側面を利用してフローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの接触面積を広く形成するため、カップリング比を向上することができる。
【００７５】
また、コントロールゲート電極ＣＧと半導体基板２０間に絶縁層２４が形成されることにより、コントロールゲート電極ＣＧに高電圧が加わった場合でもコントロールゲート電極と半導体基板２０との絶縁破壊を防止することができる。
【００７６】
［第２の実施の形態に係るフラッシュメモリ１００の具体的構成］
図２０Ａは第２の実施の形態に係るフラッシュメモリ１００の上面図である。図２０Ｂは図２０ＡのＡ−Ａ断面図である。図２０Ｃは図２０ＡのＢ−Ｂ断面図である。なお、図２０Ａ〜図２０Ｃにおいて、第１の実施の形態と同一部分には同一符号が付されている。また、以下、第１の実施の形態と同一部分についての説明は省略する。第２の実施の形態に係るフラッシュメモリ１００を構成するメモリセルアレイ１０も、第１の実施の形態と同じようにＮＯＲ型で形成される。
【００７７】
図２０Ｂに示すように、第２の実施の形態の構成は、第２絶縁膜２５がフローティングゲート電極ＦＧの上面及び第１方向における側面から第１絶縁膜２３の上面に至るまで形成され、フローティングゲート電極ＦＧを覆うように形成されるコントロールゲート電極ＣＧの第１方向における側面部分が、第１絶縁膜２３上に形成される第２絶縁膜２５の表面にまで達するように形成される。すなわち、フローティングゲート電極ＦＧの上面及び側面のほぼ全てを覆うようにコントロールゲート電極ＣＧが形成される。よって、第１の実施の形態で形成される絶縁層２４は、第２の実施の形態では形成されない。
【００７８】
第２の実施の形態に係るフラッシュメモリ１００の構成は、上述の点のみが第１の実施の形態とは異なり、その他は第１の実施の形態と同一となる。
【００７９】
第１の実施の形態で説明したように、絶縁層２４に必要な厚さは、第２絶縁膜２５の耐圧によって決まる。よって、コントロールゲート電極ＣＧに印加する最大電圧と第２絶縁膜の耐圧との関係によっては、絶縁層２４が不要となる場合もある。図２０Ａ〜図２０Ｃに示す第２の実施の形態は、上記のような絶縁層２４が不要な場合の実施の形態である。
【００８０】
第２の実施の形態の構成は、上述のようにコントロールゲート電極ＣＧの側面部分が、第１絶縁膜２３の上面に形成される第２絶縁膜２５の表面まで達するように形成される。したがって、第２の実施の形態は、第１の実施の形態の構成よりもフローティングゲート電極ＦＧとコントロールゲート電極ＣＧの接触面積が大きく形成するため、第１の実施の形態よりもカップリング比を高く形成することができる。
【００８１】
［第２の実施の形態に係るフラッシュメモリ１００の製造方法］
次に、図２０Ａ〜図２０Ｃに示す第２の実施の形態に係るフラッシュメモリ１００の製造方法について図２１Ａ〜図２６Ａ、図２１Ｂ〜図２６Ｂを用いて説明する。図２１Ａ〜図２６Ａは、図２０ＡのＡ−Ａ断面の製造フローであり、図２１Ｂ〜図２６Ｂは、図２０ＡのＢ−Ｂ断面の製造フローである。なお、図２１Ａ〜図２６Ａ及び図２１Ｂ〜図２６Ｂにおいて、第１の実施の形態と同一部分には同一符号が付されている。また、第１の実施の形態と同じように、半導体基板２０上に形成したパターンをマスクとして用いる自己整合（Ｓｅｌｆ ａｌｉｇｎ）を例に説明し、第１の実施の形態と同一工程については説明を省略する。
【００８２】
図４Ａ〜図６Ａ及び図４Ｂ〜図６Ｂまでの工程は、第１の実施の形態と同一のため説明を省略する。
【００８３】
次に、ＳＴＩ技術等を用いて素子分離領域３１を形成する（図２１Ａ、図２１Ｂ）。なお、素子分離領域３１の上面はフローティングゲート電極ＦＧの上面より低くなるように調整する。
【００８４】
続いて、図示しないレジストパターンを用いて、異方性エッチング技術等により導電層１０１をエッチングし、フローティングゲート電極ＦＧのパターンを形成する（図２２Ａ、図２２Ｂ）。
【００８５】
その後、フローティングゲート電極ＦＧをマスクとして、リン等のｎ型不純物を注入し、不純物拡散領域２１（ドレイン１１／ソース１２）を形成する（図２３Ａ、図２３Ｂ）。第２の実施の形態も第１の実施の形態と同じように、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを積層した後に不純物を注入するのではなく、上述のように、フローティングゲート電極ＦＧのみ積層した段階で不純物を注入する。よって、２層のゲート電極（フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧ）を積層した後に不純物を注入する場合より、マスクとするパターンの厚さが薄い段階で不純物を注入するため、フローティングゲート電極ＦＧと不純物拡散領域２１との位置ズレを少なく形成することができる。
【００８６】
さらに、半導体基板２０の全面に第２絶縁膜２５を形成する（図２４Ａ、図２４Ｂ）。
【００８７】
そして、第２絶縁膜２５上にコントロールゲート電極ＣＧとなる導電層１０３を堆積させる（図２５Ａ、図２５Ｂ）。なお、第２絶縁膜２５及び導電層１０３は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて形成することができる。
【００８８】
次に、図示しないレジストパターンを用いて、異方性エッチング技術等により導電層１０３及び第２絶縁膜２５をエッチングし、コントロールゲート電極ＣＧ及び第２絶縁膜２５のパターンを形成する（図２６Ａ、図２６Ｂ）。
【００８９】
以降は、第１の実施の形態（図１８Ａ〜図１９Ａ及び図１８Ｂ〜図１９Ｂ）と同一の工程のため説明を省略する。
【００９０】
以上に説明したように第２の実施の形態の製造方法によれば、マスクとなるゲートが低い段階で不純物を注入するため、フローティングゲート電極ＦＧと不純物拡散領域２１との位置ズレを少なく形成することができる。さらに、フローティングゲート電極ＦＧの側面を利用してフローティングゲート電極ＦＧとコントロールゲート電極ＣＧとの接触面積を広く形成するため、第１の実施の形態よりもカップリング比を向上することができる。
【００９１】
［第３の実施の形態に係るフラッシュメモリ１００の具体的構成］
図２７Ａは第３の実施の形態に係るフラッシュメモリ１００の上面図である。図２７Ｂは図２７ＡのＡ−Ａ断面図である。図２７Ｃは図２７ＡのＢ−Ｂ断面図である。なお、図２７Ａ〜図２７Ｃにおいて、第１の実施の形態と同一部分には同一符号が付されている。また、以下、第１の実施の形態と同一部分についての説明は省略する。第３の実施の形態に係るフラッシュメモリ１００を構成するメモリセルアレイ１０も第１の実施の形態と同じようにＮＯＲ型で形成される。
【００９２】
図２７Ｂに示すように、第３の実施の形態は、不純物拡散領域２１が第１不純物拡散領域２１Ａと第２不純物拡散領域２１Ｂとからなる。さらに、フローティングゲート電極ＦＧは、下層フローティングゲート電極ＦＧ１と第１方向において下層フローティングゲート電極ＦＧ１よりも幅を広く形成され且つ下層フローティングゲート電極ＦＧ１の上面に形成される上層フローティングゲート電極ＦＧ２とからなる。また、下層フローティングゲート電極ＦＧ１の第１方向における両側面にはスペーサ絶縁膜１０４が形成される。そして、コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧを覆うように形成されず、第１方向において上層フローティングゲート電極ＦＧ２と同じ幅で形成され、第２絶縁膜２５を介して積層される。なお、以下、本実施の形態のフローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧの形状を説明の都合上“Ｔ型”と称する。
【００９３】
第３の実施の形態に係るフラッシュメモリ１００の構成は、上述の点のみが第１の実施の形態とは異なり、その他は第１の実施の形態と同一となる。
【００９４】
第１不純物拡散領域２１Ａは、図２７Ｂに示すように、前記下層フローティングゲート電極と整合するように形成され、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のエクステンション部分となる。
【００９５】
第２不純物拡散領域２１Ｂは、前記スペーサ絶縁膜と整合するように形成され、ドレイン１１又はソース１２となる。
【００９６】
また、第１不純物拡散領域２１Ａの不純物濃度（第１の不純物濃度）は、第２不純物拡散領域２１Ｂの不純物濃度（第２の不純物濃度）よりも不純物の濃度を低く形成される。このように、ドレイン１１又はソース１２とフローティングゲート電極ＦＧとの境界部分に不純物濃度の低い第１不純物拡散領域２１Ａを配設するＬＤＤ構造は、トランジスタの短チャネル効果を抑制する等の効果がある。
【００９７】
さらに、図２７Ｂに示すように、第３の実施の形態は、幅を広く形成した上層フローティングゲート電極ＦＧ２上にコントロールゲート電極ＣＧが形成される。
【００９８】
このように、フローティングゲート電極ＦＧ及びコントロールゲート電極を“Ｔ型”で形成することにより、ＬＤＤ構造を形成する際に必要なスペーサ絶縁膜１０４は、“Ｔ”の傘の中に形成されるため除去する必要がなくなる。すなわち、スペーサ絶縁膜１０４の下層フローティングゲート電極ＦＧ１と接する側と反対側の端部は上層フローティングゲート電極ＦＧ２の端部よりも内側にある。よって、スペーサ絶縁膜１０４は除去しやすい材料で形成されなければならない、という限定事項がなくなり、スペーサ絶縁膜１０４の材料選択性を広くすることができる。
【００９９】
以上に説明したように第３の実施の形態は、短チャネル効果の抑制、製造工程の削減、及び材料選択性を広くすることができる。
【０１００】
［第３の実施の形態に係るフラッシュメモリ１００の製造方法］
次に、図２７Ａ〜図２７Ｃに示す第３の実施の形態に係るフラッシュメモリ１００の製造方法について図２８Ａ〜図３９Ａ、図２８Ｂ〜図３９Ｂを用いて説明する。図２８Ａ〜図３９Ａは、図２７ＡのＡ−Ａ断面の製造フローであり、図２８Ｂ〜図３９Ｂは、図２７ＡのＢ−Ｂ断面の製造フローである。
なお、図２８Ａ〜図３９Ａ及び図２８Ｂ〜図３９Ｂにおいて、第１の実施の形態と同一部分には同一符号が付されている。また、第１の実施の形態と同じように、半導体基板２０上に形成したパターンをマスクとして用いる自己整合（Ｓｅｌｆ ａｌｉｇｎ）を例に説明し、第１の実施の形態と同一工程については説明を省略する。
【０１０１】
図４Ａ〜図８Ａ及び図４Ｂ〜図８Ｂまでの工程は、第１の実施の形態と同一のため説明を省略する。ただし、第３の実施の形態では、図８Ａ、図８Ｂに示す工程において第１絶縁膜２３上に形成されるのは、下層フローティングゲート電極ＦＧ１となる。
【０１０２】
次に、下層フローティングゲート電極ＦＧ１をマスクとして、リン等のｎ型不純物を注入し、第１不純物拡散領域２１Ａを形成する（図２８Ａ、図２８Ｂ）。なお、第１不純物拡散領域２１Ａは、不純物濃度（第１の不純物濃度）の薄いｎ−型の不純物拡散領域となるよう、注入するリン等の濃度を薄くしたり、注入時間を短くしたりして行われる。
【０１０３】
続いて、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて半導体基板２０の全面にスペーサ絶縁膜１０４（例えば窒化シリコン）を堆積させる（図２９Ａ、図２９Ｂ）。
【０１０４】
その後、異方性エッチング技術等によりスペーサ絶縁膜１０４をエッチングし下層フローティングゲート電極ＦＧ１の側面にスペーサ絶縁膜１０４を形成する（図３０Ａ、図３０Ｂ）。
【０１０５】
さらに、下層フローティングゲート電極ＦＧ１及びスペーサ絶縁膜１０４をマスクとして、リン等のｎ型不純物を注入し、第２不純物拡散領域２１Ｂ（ドレイン１１／ソース１２）を形成する（図３１Ａ、図３１Ｂ）。なお、第２不純物拡散領域２１Ｂは、不純物濃度（第２の不純物濃度）が第１不純物拡散領域２１Ａの不純物濃度（第１の不純物濃度）よりも濃いｎ＋型の不純物拡散領域となるよう、注入するリン等の濃度を濃くしたり、注入時間を長くしたりして行われる。
【０１０６】
第３の実施の形態も第１の実施の形態と同じように、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを積層した後に不純物を注入するのではなく、上述のように、フローティングゲート電極ＦＧのみ積層した段階で不純物を注入する。よって、２層のゲート電極（フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧ）を積層した後に不純物を注入する場合より、マスクとするパターンの厚さが薄い段階で不純物を注入するため、フローティングゲート電極ＦＧと不純物拡散領域２１との位置ズレを少なく形成することができる。
【０１０７】
そして、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて半導体基板２０の全面に絶縁層２４を堆積する（図３２Ａ、図３２Ｂ）。
【０１０８】
次に、ＣＭＰ法を用いて絶縁層２４をストッパ材１０２の高さまで研磨する（図３３Ａ、図３３Ｂ）。
【０１０９】
続いて、エッチング技術を用いて、ストッパ材１０２を除去する（図３４Ａ、図３４Ｂ）。
【０１１０】
その後、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて、半導体基板２０の全面に上層フローティングゲート電極ＦＧ２となる導電層１０５を堆積させる（図３５Ａ、図３５Ｂ）。
【０１１１】
さらに、ＳＴＩ技術等を用いて素子分離領域３１を形成する（図３６Ａ、図３６Ｂ）。なお、素子分離領域３１の上面は上層フローティングゲート電極ＦＧ２の上面より低くなるように調整する。また、素子分離領域３１の上面は下層フローティングゲート電極ＦＧ１の上面よりも低くすることも可能である。
【０１１２】
そして、半導体基板２０の全面に第２絶縁膜（ゲート間絶縁膜）２５を形成する（図３７Ａ、図３７Ｂ）。
【０１１３】
次に、第２絶縁膜２５上にコントロールゲート電極ＣＧとなる導電層１０３を堆積する（図３８Ａ、図３８Ｂ）。なお、第２絶縁膜２５及び導電層１０３は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法等を用いて形成することができる。
【０１１４】
続いて、図示しないレジストパターンを用いて、異方性エッチング技術等により導電層１０３、１０５及び第２絶縁膜２５をエッチングし、上層フローティングゲート電極ＦＧ２、コントロールゲート電極ＣＧ、及び第２絶縁膜２５のパターンを形成する（図３９Ａ、図３９Ｂ）。
【０１１５】
以降は、第１の実施の形態（図１８Ａ〜図１９Ａ及び図１８Ｂ〜図１９Ｂ）と同一の工程のため説明を省略する。
【０１１６】
以上に説明したように第３の実施の形態の製造方法によれば、マスクとなるゲートが低い段階で不純物を注入するため、フローティングゲート電極ＦＧと不純物拡散領域２１との位置ズレを少なく形成することができる。また、フローティングゲート電極及びコントロールゲート電極をＴ型で形成するため、スペーサ絶縁膜１０４の除去が不要であり製造工程の削減、及び材料選択性を広くすることができる。さらに、ＬＤＤ構造で形成されるため、短チャネル効果を抑制することができる。
【０１１７】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、フラッシュメモリ１００はＮＯＲ型で形成されたが、本発明に係る不揮発性半導体記憶装置は、図４０に示すようなＮＡＮＤ型、ＤＩＮＯＲ型（図示略）、ＡＮＤ型（図示略）等に用いてもよい。
【図面の簡単な説明】
【０１１８】
【図１】この発明の一実施の形態による不揮発性半導体記憶装置１００の主要部の構成を示すブロック図である。
【図２】同不揮発性半導体記憶装置１００を構成するメモリセルアレイ１０の一部回路図である。
【図３Ａ】図２に示すメモリセルアレイ１０の一部上面図である。
【図３Ｂ】図３ＡのＡ−Ａ断面図である。
【図３Ｃ】図３ＡのＢ−Ｂ断面図である。
【図４Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図４Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図５Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図５Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図６Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図６Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図７Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図７Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図８Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図８Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図９Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図９Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１０Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１０Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１１Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１１Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１２Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１２Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１３Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１３Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１４Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１４Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１５Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１５Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１６Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１６Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１７Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１７Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１８Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１８Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図１９Ａ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図１９Ｂ】同不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２０Ａ】第２の実施の形態の不揮発性半導体記憶装置１００を構成するメモリセルアレイ１０の一部上面図である。
【図２０Ｂ】図２０ＡのＡ−Ａ断面図である。
【図２０Ｃ】図２０ＡのＢ−Ｂ断面図である。
【図２１Ａ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２１Ｂ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２２Ａ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２２Ｂ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２３Ａ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２３Ｂ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２４Ａ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２４Ｂ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２５Ａ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２５Ｂ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２６Ａ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２６Ｂ】第２の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２７Ａ】第３の実施の形態の不揮発性半導体記憶装置１００を構成するメモリセルアレイ１０の一部上面図である。
【図２７Ｂ】図２７ＡのＡ−Ａ断面図である。
【図２７Ｃ】図２７ＡのＢ−Ｂ断面図である。
【図２８Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２８Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図２９Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図２９Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３０Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３０Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３１Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３１Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３２Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３２Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３３Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３３Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３４Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３４Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３５Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３５Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３６Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３６Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３７Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３７Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３８Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３８Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図３９Ａ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ａ−Ａ断面図）。
【図３９Ｂ】第３の実施の形態の不揮発性半導体記憶装置１００の製造方法を示す図である（Ｂ−Ｂ断面図）。
【図４０】メモリセルアレイ１０の他の構成を示す図である。
【符号の説明】
【０１１９】
１０…メモリセルアレイ、１１…ドレイン、１２…ソース、２０…半導体基板、２１…不純物拡散領域、２１Ａ…低濃度の不純物拡散領域、２１Ｂ…高濃度の不純物拡散領域、２２…不純物領域（チャネル）、２３…第１絶縁膜、２４…絶縁層、２５…第２絶縁膜、２６…第３絶縁膜、２７…層間絶縁層、２８…ドレインコンタクト、２９…ソースコンタクト、３０…ロウデコーダ、３１…素子分離領域、４０…カラムデコーダ、５０…アドレスバッファ、６０…読み出し回路、７０…出力バッファ、８０…書き込み回路、９０…入力バッファ、１００…フラッシュメモリ、１０１、１０３、１０５…導電層、１０２…ストッパ材、１０４…スペーサ絶縁膜。
【図１】
2010073896.tif 000003
【図２】
2010073896.tif 000004
【図３Ａ】
2010073896.tif 000005
【図３Ｂ】
2010073896.tif 000006
【図３Ｃ】
2010073896.tif 000007
【図４Ａ】
2010073896.tif 000008
【図４Ｂ】
2010073896.tif 000009
【図５Ａ】
2010073896.tif 000010
【図５Ｂ】
2010073896.tif 000011
【図６Ａ】
2010073896.tif 000012
【図６Ｂ】
2010073896.tif 000013
【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｃ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０】
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