(57)【要約】【課題】ソース−ドレイン方向に垂直な方向における耐圧低下を防止し、過電圧、過電流に対する耐性も増大させることが可能な半導体装置及びその製造方法を提供する。【解決手段】Ｐ型半導体基板２０１と、Ｎ型拡散領域２０２と、Ｎ型拡散領域２０２内に形成されたＰ型ボディー領域２０６と、Ｎ型拡散領域２０２内に形成されたＰ型埋込み拡散領域２０４と、Ｐ型ボディー領域２０６内に形成されたＮ型ソース領域２０８及びＰ型ボディーコンタクト領域２０９と、Ｎ型拡散領域２０２内に形成されたＮ型ドリフト領域２０７と、Ｎ型ドリフト領域２０７内に形成されたＮ型ドレイン領域２１０と、Ｐ型ボディー領域２０６上に形成されたゲート絶縁膜とその上に形成されたゲート電極２１１と、を備え、ソース−ドレイン方向に垂直な断面において、Ｐ型埋込み拡散領域２０４が、ゲート電極２１１よりもＰ型ボディー領域２０６から離れた位置にまで延在される。【選択図】図１
2010073824.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型領域と、
前記第２導電型領域内に形成された第１導電型のボディー領域と、
前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように形成された第１導電型の埋込み拡散領域と、
前記ボディー領域内に形成された第２導電型のソース領域及び第1導電型のボディーコンタクト領域と、
前記第２導電型領域内で前記ボディー領域と離間した位置に形成された第２導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のドレイン領域と、
前記ボディー領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が、前記ゲート電極よりも前記ボディー領域から離れた位置にまで延在して形成されることを特徴とする半導体装置。
【請求項２】
ソース−ドレイン方向に垂直な断面における前記埋込み拡散領域のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記埋込み拡散領域のボディー領域からの延在距離よりも大きいことを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記ソース−ドレイン方向に垂直な断面における前記ゲート電極のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記ゲート電極のボディー領域からの延在距離よりも小さいことを特徴とする請求項1または２に記載の半導体装置。
【請求項４】
前記第２導電型領域は、拡散領域またはエピタキシャル層により形成されることを特徴とする請求項1〜３のいずれか１項に記載の半導体装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板上に形成された第２導電型領域と、
前記第２導電型領域内に形成された第１導電型のボディー領域と、
前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように形成された第１導電型の埋込み拡散領域と、
前記ボディー領域内に形成された第２導電型のソース領域及び第1導電型のボディーコンタクト領域と、
前記ソース領域の上に、前記ソース領域のソース電極と電気的に接続するように形成された金属配線と、
前記第２導電型領域内で前記ボディー領域と離間した位置に形成された第２導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のドレイン領域と、
前記ボディー領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を備え、
ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が、前記金属配線よりも前記ボディー領域から離れた位置にまで延在して形成されることを特徴とする半導体装置。
【請求項６】
前記ソース−ドレイン方向に垂直な断面における前記埋込み拡散領域のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記埋込み拡散領域のボディー領域からの延在距離よりも大きいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ソース−ドレイン方向に垂直な断面における前記金属配線のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記金属配線のボディー領域からの延在距離よりも小さいことを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記第２導電型領域は、拡散領域またはエピタキシャル層により形成されることを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型の半導体基板を用意する工程と、
前記半導体基板上に第２導電型領域を形成する工程と、
前記第２導電型領域内に第１導電型のボディー領域を形成する工程と、
前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように第１導電型の埋込み拡散領域を形成する工程と、
前記ボディー領域内に第２導電型のソース領域及び第1導電型のボディーコンタクト領域を形成する工程と、
前記第２導電型領域内で前記ボディー領域と離間した位置に第２導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に第２導電型のドレイン領域を形成する工程と、
前記ボディー領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を含み、
その中、ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域を、前記ゲート電極よりも前記ボディー領域から離れた位置にまで延在して形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ソース−ドレイン方向に垂直な断面における前記埋込み拡散領域のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記埋込み拡散領域のボディー領域からの延在距離よりも大きいように形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ソース−ドレイン方向に垂直な断面における前記ゲート電極のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記ゲート電極のボディー領域からの延在距離より小さいように形成することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２導電型領域を、拡散領域またはエピタキシャル層により形成することを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
第１導電型の半導体基板を用意する工程と、
前記半導体基板上に第２導電型領域を形成する工程と、
前記第２導電型領域内に第１導電型のボディー領域を形成する工程と、
前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように第１導電型の埋込み拡散領域を形成する工程と、
前記ボディー領域内に第２導電型のソース領域及び第1導電型のボディーコンタクト領域を形成する工程と、
前記第２導電型領域内で前記ボディー領域と離間した位置に第２導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に第２導電型のドレイン領域を形成する工程と、
前記ボディー領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ソース領域の上に、前記ソース領域のソース電極と電気的に接続するように金属配線を形成する工程と、を含み、
その中、ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域を、前記金属配線よりも前記ボディー領域から離れた位置にまで延在して形成することを特徴とする半導体装置の製造方法。
【請求項１４】
前記ソース−ドレイン方向に垂直な断面における前記埋込み拡散領域のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記埋込み拡散領域のボディー領域からの延在距離よりも大きいように形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ソース−ドレイン方向に垂直な断面における前記金属配線のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面おける前記ソース領域の金属配線のボディー領域からの延在距離より小さいように形成することを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２導電型領域を、拡散領域またはエピタキシャル層により形成することを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＬＤＭＯＳトランジスター及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ＬＤＭＯＳトランジスター（ラテラル二重拡散ＭＯＳトランジスター）は、スイッチング速度が速く、かつ、電圧駆動系のため使いやすいなどの特徴を活かして、スイッチングレギュレーターや各種ドライバー、ＤＣ−ＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとして広く使われている。
【０００３】
一般的に、ＬＤＭＯＳトランジスターの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗とで示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行われている。
【０００４】
図１５〜図１７は、従来のＬＤＭＯＳトランジスターの一つを示す（例えば、特許文献１を参照）。図１５は、Ｐ型半導体基板上に形成されたＮチャンネルＬＤＭＯＳトランジスターを示す平面概略図であり、図１６（ａ）（ｂ）は、図１５中のＬ１−Ｌ２方向（つまり、ＬＤＭＯＳトランジスターのチャンネルの長さ方向、すなわち、ソース−ドレイン方向、以下にL方向という場合もある）における断面概略図であり、図１７は図１５中のＷ１−Ｗ２（つまり、ＬＤＭＯＳトランジスターのチャンネルの幅方向、すなわち、ソース−ドレイン方向に垂直な方向、以下にＷ方向という場合もある）における断面概略図である。
【０００５】
図１６（ａ）に示すように、ＮチャンネルＬＤＭＯＳトランジスターは、Ｐ型半導体基板１と、Ｐ型半導体基板１上に設けられたＰ型エピタキシャル層２と、Ｐ型半導体基板１とＰ型エピタキシャル層２の界面に形成されたＰ型埋込み拡散領域４を備える。
【０００６】
前記Ｐ型エピタキシャル層２内には、Ｐ型ボディー領域６と、Ｐ型ボディー領域６とＰ型埋込み拡散領域４の間を電気的に良好に接続するために形成されたＰ型拡散領域４ａとを備え、また、Ｐ型ボディー領域６とは平面的に離間した位置に形成されたＮ型ドリフト領域７を備える。
【０００７】
また、Ｐ型ボディー領域６内には、Ｎ型ソース領域８とＰ型ボディーコンタクト領域９が形成され、Ｎ型ドリフト領域７内には、Ｎ型ドレイン領域１０が形成される。また、Ｐ型ボディー領域６の上に、ゲート絶縁膜を介して、ゲート電極１１が形成される。
【０００８】
また、Ｎ型ソース領域８とＰ型ボディーコンタクト領域９上には、ソースコンタクト８ｂ及びソース電極８ａが形成され、ソース電極８ａによって、Ｎ型ソース領域８とＰ型ボディー領域６は、電気的に同電位に接続される。また、Ｎ型ドレイン領域１０上には、ドレインコンタクト１０ｂ及びドレイン電極１０ａが形成され、ソース電極８ａとドレイン電極１０ａとの間にゲートプレート１２を備える。
【０００９】
一般的に、ＮチャンネルＬＤＭＯＳトランジスターにおいて、オフ時の耐圧を測定するためには、ソース電極８ａ及びゲート電極１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１０ａにはプラス電位を印加する。このようにして、ドレイン−ソース間に逆バイアス電圧が印加されると、ある電圧において空乏層内の電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときの印加電圧がトランジスターの耐圧値である。
【００１０】
一般的に、ＬＤＭＯＳトランジスターのＬ方向においては、ドレイン−ソース間に逆バイアスが印加されると、ドレイン側のゲートエッジ（図１６（ａ）中Ａ）に電界が集中し、耐圧が低下する要因となる。
【００１１】
従って、耐圧を上げるためには、このゲートエッジの電界を緩和させることが重要となる。また、ゲートエッジ付近の電界集中は、多少の電荷をゲート絶縁膜に残すことによる信頼性上の問題を引き起こすことがあるため、ゲートエッジの電界を緩和させることは、トランジスターの信頼性を向上させる点でも重要である。
【００１２】
図１６（ｂ）に、該ＬＤＭＯＳトランジスターにおいて、ソース電極８ａ及びゲート電極１１をＧＮＤ電位に設定し、これと共に、ドレイン電極１０ａにプラス電位を印加した場合の、Ｌ方向におけるポテンシャルの等電位線の一部（点線）を示す。
【００１３】
図１６（ｂ）に示すように、ドレイン−ソース間に逆バイアスを印加した時、Ｐ型ボディー領域６から空乏層が伸びるが、Ｐ型埋込み拡散領域４とゲートプレート１２の存在により、空乏層がドレイン側に移行しやすくなり、表面電界を緩和することができる。これにより、ドレイン側のゲートエッジ（図１６（ｂ）中Ａ）の電界が緩和されるため、耐圧を増大させることができ、耐圧とオン抵抗のトレードオフ関係を改善できる点で有効な技術である。
【００１４】
図１８〜図２０は、従来のＬＤＭＯＳトランジスターの他の一つを示す（例えば、特許文献２を参照）。図１８は、Ｐ型半導体基板上に形成されたＮチャンネルＬＤＭＯＳトランジスターを示す平面概略図であり、図１９は図１８中のＬ１−Ｌ２における断面概略図であり、図２０は図１８中のＷ１−Ｗ２における断面概略図である。
【００１５】
図１９（ａ）に示すように、該ＬＤＭＯＳトランジスターは、Ｐ型半導体基板１０１と、Ｐ型半導体基板１０１上に設けられたＮ型エピタキシャル層１０２と、Ｐ型半導体基板１０１とN型エピタキシャル層１０２の界面に形成されたＮ型埋込み層１０３とを備える。
【００１６】
前記Ｎ型エピタキシャル層１０２には、Ｐ型埋込み拡散領域１０４と、Ｐ型埋込み拡散領域１０４と隣接して形成されたＮ型拡散領域１０５と、Ｐ型埋込み拡散領域１０４と接するように形成されたＰ型ボディー領域１０６と、Ｐ型ボディー領域１０６と隣接して形成されたＮ型ドリフト領域１０７とを備える。
【００１７】
また、Ｐ型ボディー領域１０６内には、Ｎ型ソース領域１０８とＰ型ボディーコンタクト領域１０９とが形成され、Ｎ型ドリフト領域１０７内には、Ｎ型ドレイン領域１１０が形成される。
【００１８】
また、Ｐボディー領域１０６の上に、ゲート絶縁膜を介して、ゲート電極１１１が形成される。また、Ｎ型ドレイン領域１１０上に、ドレインコンタクト１１０ａ及びドレイン電極１１０ｂが形成され、Ｎ型ソース領域１０８とＰ型ボディーコンタクト領域１０９上には、ソースコンタクト１０８ａ及びソース電極１０８ｂが形成される。尚、ソース電極１０８ｂによって、Ｎ型ソース領域１０８とＰ型ボディー領域１０６は、電気的に同電位に接続される。
【００１９】
該ＬＤＭＯＳトランジスターは、Ｐ型ボディー領域１０６がＮ型エピタキシャル層１０２の内部に形成されており、Ｐ型ボディー領域１０６とＰ型半導体基板１０１は電気的に良好に分離されている点で、たとえば特許文献１に記載の、前文に説明した従来のＬＤＭＯＳトランジスターと大きく異なる。図１５〜図１７に示す特許文献１に記載の従来のＬＤＭＯＳトランジスターにおいては、Ｐ型ボディー領域６は、第２のＰ型拡散領域４ａとＰ型埋込み拡散領域４によりＰ型半導体基板１と電気的に良好に接続されている。通常、Ｐ型半導体基板１はＧＮＤ電位に固定されるため、Ｐ型ボディー領域６及びＮ型ソース領域８はＧＮＤ電位に固定されることになる。
【００２０】
これは、回路上、Ｎチャンネルトランジスターを、例えば電源とＧＮＤ間に複数段、直列に配置する場合、電源側に配置されるＮチャンネルトランジスターは、オン時にソース領域の電位が、ほぼ電源電圧に固定されることになり、ソース領域にはＰ型半導体基板（通常ＧＮＤ電位）に対して、電源電圧相当の耐圧が要求される。
【００２１】
このように、ソース領域に、Ｐ型半導体基板（通常ＧＮＤ電位）に対して電源電圧相当の耐圧が要求される場合において、特許文献１に記載の従来のＬＤＭＯＳトランジスターは、ソース領域とＰ型半導体基板（通常ＧＮＤ電位）が電気的に接続されており、ソース領域がＧＮＤ電位に固定されているため使用できない。
【００２２】
一方、特許文献２に記載の従来のＬＤＭＯＳトランジスターにおいては、ソース領域がＰ型半導体基板（ＧＮＤ電位）に対して電気的に良好に分離されているため、電源電圧相当の耐圧を要求される場合でも使用することができ、特許文献１に記載の従来のＬＤＭＯＳトランジスターと比較して、回路上の利用範囲が広い点で有効である。
【００２３】
さらに、図１９（ｂ）に、特許文献２に記載の従来のＬＤＭＯＳトランジスターにおいて、ドレイン−ソース間に逆バイアスを印加した場合の、Ｌ方向（図１８中のＬ１−Ｌ２方向）におけるポテンシャルの等電位線の一部（点線）を示すが、Ｐ型埋込み拡散領域１０４により、空乏層がドレイン側に移行しやすくなり、ゲートエッジ（図１９（ｂ）中Ａ）の電界を十分に緩和することができ、耐圧の向上が期待できる。
【特許文献１】特開平７−５０４１３（１９９５年２月２１日公開）
【特許文献２】ＵＳ６９７９８７５Ｂ２（２００５年１２月２７日登録）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、上記特許文献２に記載のＬＤＭＯＳトランジスターにおいて、特許文献１に記載のＬＤＭＯＳトランジスターと同様にゲート配線を引き出すと、以下に示すような課題が生じる。
【００２５】
図２０（ａ）は、Ｗ方向（図１８中のＷ１−Ｗ２）における断面概略図である。図２０（ａ）に示すように、Ｗ方向の断面構造は、Ｌ方向（図１８中のＬ１−Ｌ２）の断面構造と異なり、Ｐ型埋込み拡散領域１０４よりもゲート電極１１１が横方向においてＰ型ボディー領域１０６から離れた領域に位置する。そこで、ドレイン−ソース間に逆バイアスを印加すると、図２０（ｂ）に示すように、ポテンシャル分布がＬ方向の断面構造のそれとは異なり、Ｐ型埋込み拡散領域１０４の底部（図２０（ｂ）中Ｂ）に電界が集中する。
これは、ゲート電極１１１が横方向においてＰ型埋込み拡散領域１０４よりもＰ型ボディー領域から離れた領域に位置することにより、Ｐ型埋込み拡散領域１０４による電界緩和の効果が低くなったためである。その結果、Ｌ方向よりもＷ方向の方が耐圧が低くなり、結果的にＬＤＭＯＳトランジスターの耐圧が低下するという課題を有する。
【００２６】
さらに、Ｗ方向の耐圧がＬ方向の耐圧よりも低い場合、ドレイン領域にサージ等の過電圧、過電流が印加された時、アバランシュブレークダウンがＷ方向で支配的に発生し、大きなチャンネル幅Ｗを有効に活用することができず、サージ耐性が低いという課題も有する。
【００２７】
一般的に、ＬＤＭＯＳトランジスターのドレイン領域にサージ等の過電圧、過電流が印加される場合、まず、その過電圧による電界増大により、ドレイン領域近傍でアバランシュブレークダウンが起こり、そこで発生したホールがＰ型ボディー領域に流れる際の電位差により、Ｎ型ドレイン領域とＰ型ボディー領域とＮ型ソース領域とから構成される寄生バイポーラがオンする。その結果、大電流がドレイン領域からソース領域に流れ、最終的に熱破壊に至る。
【００２８】
一般的に、ＬＤＭＯＳトランジスターにおいて、過電圧、過電流によるサージ耐性を増大させるためには、アバランシュブレークダウンをデバイス全体で均一に発生させることが重要となる。特に、ＬＤＭＯＳトランジスターを多数アレイする場合、トランジスターのチャンネル幅Ｗは大きくなるため、前記Ｗ方向の耐圧をＬ方向の耐圧よりも高く設計し、アバランシュブレークダウンをＬ方向で支配的に発生させ、大きなチャンネル幅Ｗを有効に活用することが重要となる。
【００２９】
本発明は、上記課題を解決するものであり、ＬＤＭＯＳトランジスターにおいて、Ｗ方向における耐圧低下を防止することにより、オン抵抗と耐圧のトレードオフ関係を改善し、さらにサージ等の過電圧、過電流に対する耐性も増大させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型のボディー領域と、前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように形成された第１導電型の埋込み拡散領域と、前記ボディー領域内に形成された第２導電型のソース領域及び第1導電型のボディーコンタクト領域と、前記第２導電型領域内で前記ボディー領域と離間した位置に形成された第２導電型のドリフト領域と、前記ドリフト領域内に形成された第２導電型のドレイン領域と、前記ボディー領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が、前記ゲート電極よりも前記ボディー領域から離れた位置にまで延在して形成されることを特徴としている。
【００３１】
上記の構成によれば、上記特許文献２などの従来技術ではソース−ドレイン方向に垂直な断面において、前記ゲート電極が前記埋込み拡散領域よりも前記ボディー領域から離れた領域に位置することに対し、本発明の半導体装置は、そのソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が前記ゲート電極よりも前記ボディー領域から離れた位置にまで延在して形成されるため、Ｐ型埋込み領域の底部での電界集中が大幅に緩和され、半導体装置の耐圧が顕著に向上される。
【００３２】
また、第２導電型の拡散領域中に第1導電型のボディー領域及び第２導電型のソース領域を形成するため、ソース領域がＰ型半導体基板（ＧＮＤ電位）に対して電気的に良好に分離されており、電源電圧相当の耐圧を要求される場合でも使用することができる。従って、本発明に係るＮチャンネルＬＤＭＯＳトランジスターは、特許文献２に記載の従来のＬＤＭＯＳトランジスターと同様、特許文献１に記載の従来のＬＤＭＯＳトランジスターと比較して、回路上の利用範囲が広い点でも有効である。
【００３３】
尚、本発明に係る半導体装置は、第２導電型のドレイン領域上にドレイン電極が形成され、第２導電型のソース領域と第1導電型のボディーコンタクト領域上にはソース電極が形成されることができる。また、ソース電極によって、第２導電型のソース領域と第1導電型のボディー領域は、電気的に同電位に接続されることができる。
【００３４】
また、本発明の半導体装置は、前記ソース−ドレイン方向に垂直な断面における前記埋込み拡散領域のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記埋込み拡散領域のボディー領域からの延在距離よりも大きいであることが好ましい。
【００３５】
これにより、本発明の半導体装置は、ソース−ドレイン方向に垂直な方向の耐圧がソース−ドレイン方向の耐圧より高く設定されることができるため、半導体装置の耐圧がソース−ドレイン方向で決定され、ドレイン領域にサージ等の過電圧、過電流が印加された時、アバランシュブレークダウンがソース−ドレイン方向に垂直な方向で支配的に発生し、大きなチャンネル幅を有効に活用することができ、サージ耐性を増大させる。特に、本発明の半導体装置を多数アレイする場合、大きなチャンネル幅を有効に活用することができる。
【００３６】
また、本発明の半導体装置は、前記ソース−ドレイン方向に垂直な断面における前記ゲート電極のボディー領域からの延在距離が、ソース−ドレイン方向に沿った断面における前記ゲート電極のボディー領域からの延在距離より小さいであることが好ましい。
【００３７】
これにより、ドレイン側のゲートエッジに電界が集中することを防止して半導体装置の耐圧をさらに向上することができ、オン抵抗と耐圧のトレードオフ関係を改善し、さらにサージ等の過電圧、過電流に対する耐性も増大させることができる。
【００３８】
また、本発明の半導体装置は、前記第２導電型領域は、拡散領域またはエピタキシャル層により形成されることが好ましい。
【００３９】
これにより、場合によって、拡散領域またはエピタキシャル層により第２導電型領域を形成することができる。
【００４０】
また、本発明に係る他の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型のボディー領域と、前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように形成された第１導電型の埋込み拡散領域と、前記ボディー領域内に形成された第２導電型のソース領域及び第1導電型のボディーコンタクト領域と、前記ソース領域の上に、前記ソース領域と電気的に接続するように形成された金属配線と、前記第２導電型領域内で前記ボディー領域と離間した位置に形成された第２導電型のドリフト領域と、前記ドリフト領域内に形成された第２導電型のドレイン領域と、前記ボディー領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が、前記金属配線よりも前記ボディー領域から離れた位置にまで延在して形成されることを特徴としている。
【００４１】
上記の構成によれば、本発明の半導体装置の製造方法は、そのソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が前記金属配線よりも前記ボディー領域から離れた位置にまで延在して形成されるため、Ｐ型埋込み領域の底部での電界集中が大幅に緩和され、半導体装置の耐圧が顕著に向上される。
【００４２】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板を用意する工程と、前記半導体基板上に第２導電型領域を形成する工程と、前記第２導電型領域内に第１導電型のボディー領域を形成する工程と、前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように第１導電型の埋込み拡散領域を形成する工程と、前記ボディー領域内に第２導電型のソース領域及び第1導電型のボディーコンタクト領域を形成する工程と、前記第２導電型領域内で前記ボディー領域と離間した位置に第２導電型のドリフト領域を形成する工程と、前記ドリフト領域内に第２導電型のドレイン領域を形成する工程と、前記ボディー領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含み、その中、ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域を、前記ゲート電極よりも前記ボディー領域から離れた位置にまで延在して形成することを特徴としている。
【００４３】
上記の半導体装置の製造方法によれば、上記特許文献２などの従来技術ではソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が前記ゲート電極よりも前記ボディー領域から離れた領域に位置することに対し、本発明の半導体装置は、そのソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が前記ゲート電極よりも前記ボディー領域から離れた位置にまで延在して形成されるため、Ｐ型埋込み領域の底部での電界集中が大幅に緩和され、半導体装置の耐圧が顕著に向上される。
【００４４】
また、本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板を用意する工程と、前記半導体基板上に第２導電型領域を形成する工程と、前記第２導電型領域内に第１導電型のボディー領域を形成する工程と、前記第２導電型領域内において、前記半導体基板と前記ボディー領域との間で前記ボディー領域に接触するように第１導電型の埋込み拡散領域を形成する工程と、前記ボディー領域内に第２導電型のソース領域及び第1導電型のボディーコンタクト領域を形成する工程と、前記第２導電型領域内で前記ボディー領域と離間した位置に第２導電型のドリフト領域を形成する工程と、前記ドリフト領域内に第２導電型のドレイン領域を形成する工程と、前記ボディー領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ソース領域の上に、前記ソース領域と電気的に接続するように金属配線を形成する工程と、を含み、その中、ソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域を、前記金属配線よりも前記ボディー領域から離れた位置にまで延在して形成することを特徴としている。
【００４５】
上記の半導体装置の製造方法によれば、本発明の半導体装置は、そのソース−ドレイン方向に垂直な断面において、前記埋込み拡散領域が前記金属配線よりも前記ボディー領域から離れた位置にまで延在して形成されるため、Ｐ型埋込み領域の底部での電界集中が大幅に緩和され、半導体装置の耐圧が顕著に向上される。
【発明の効果】
【００４６】
本発明によれば、ＬＤＭＯＳトランジスターなどの半導体装置において、チャンネル幅方向による耐圧低下を防止することが可能であり、オン抵抗と耐圧のトレードオフ関係を改善し、さらにサージ等の過電圧、過電流に対する耐性も増大させることができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。
（第１の実施形態）
図１は、第１の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図を示し、図２（ａ）（ｂ）にＬ方向（図１中のＬ１−Ｌ２方向）における断面概略図、図５にＷ方向（図１中のＷ１−Ｗ２方向）における断面概略図を示す。
【００４８】
本実施形態のＮチャンネルＬＤＭＯＳトランジスターは、図２（ａ）に示すように、Ｐ型半導体基板２０１と、前記Ｐ型半導体基板２０１上に形成されるＮ型拡散領域２０２とを備える。前記Ｎ型拡散領域２０２内には、表面電界を緩和するために設けられたＰ型埋込み拡散領域２０４と、Ｐ型ボディー領域２０６と、Ｐ型ボディー領域２０６とは平面的に離間した位置に形成されたＮ型ドリフト領域２０７とを備える。
【００４９】
なお、前記Ｎ型拡散領域２０２は、拡散領域ではなく、エピタキシャル層により形成されても良い。
【００５０】
また、Ｐ型ボディー領域２０６内には、Ｎ型ソース領域２０８とＰ型ボディーコンタクト領域２０９が形成され、Ｎ型ドリフト領域２０７内には、Ｎ型ドレイン領域２１０が形成され、Ｐ型ボディー領域２０６の上には、ゲート絶縁膜を介して、ゲート電極２１１が形成される。
【００５１】
また、Ｎ型ドレイン領域２１０上に、ドレインコンタクト２１０ｂ及びドレイン電極２１０ａが形成され、Ｎ型ソース領域２０８とＰ型ボディーコンタクト領域２０９上には、ソースコンタクト２０８ｂ及びソース電極２０８ａが形成される。尚、ソース電極２０８ａによって、Ｎ型ソース領域２０８とＰ型ボディー領域２０６は、電気的に同電位に接続される。
【００５２】
また、前記Ｐ型埋込み拡散領域２０４は、前記Ｎ型拡散領域２０２内において、前記半導体基板２０１と前記ボディー領域２０６との間で前記ボディー領域２０６に接触するように形成される。
【００５３】
その中、Ｐ型ボディー領域２０６、Ｎ型ドリフト領域２０７及びＰ型埋込み拡散領域２０４の濃度は、Ｐ型ボディーコンタクト領域２０９とドレインコンタクト２１０ｂの濃度に比較して小さく、Ｎ型拡散領域２０２に比較して大きい。
【００５４】
本発明に係るＮチャンネルＬＤＭＯＳトランジスターは、図５（ａ）に示すように表面電界を緩和するために設けられたＰ型埋込み拡散領域２０４が、Ｗ方向において（図５（ａ）中の水平方向）、ゲート電極２１１よりもＰ型ボディー領域２０６から離れた位置にまで延在することを特徴とする（Ｘ’≧Ｙ’）。該構成によれば、Ｐ型埋込み拡散領域２０４の底部での電界集中が大幅に緩和され、Ｗ方向における耐圧を増大させる。
【００５５】
以下に、本発明の上記構成の、従来技術の課題であったＷ方向における耐圧低下に対する改善効果を具体的に説明する。
【００５６】
まず、Ｗ方向における、Ｐ型埋込み拡散領域２０４による電界緩和の効果について、図面を参照して説明する。図３（ａ）は、Ｗ方向における耐圧の、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’に対する依存性を示し、図３（ｂ）は、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が０μｍの場合のポテンシャル分布、図３（ｃ）は、Ｘ’が例えば１６μｍの場合のポテンシャル分布を示す。
【００５７】
図３（ａ）に示すように、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が大きくなるに従い、Ｗ方向における耐圧が増大することがわかる。これは、例えばＸ’が０μｍの場合は、ポテンシャルがＰ型埋込み拡散領域２０４の底部（図３（ｂ）中のＢ）に集中し、耐圧が低下するが、Ｐ型埋込み拡散領域２０４がＰ型ボディー領域２０６から十分に延在した（Ｘ’＝１６μｍ）場合、図３（ｃ）に示すように、Ｐ型埋込み拡散領域２０４の底部の電界が十分に緩和され、耐圧が大幅に増大するためである。
【００５８】
一方、Ｗ方向における耐圧に対する、ゲート電極２１１の影響について、図面を参照して説明する。図４（ａ）は、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’を１６μｍで固定し、Ｐ型ボディー領域２０６からのゲート電極２１１の延在距離Ｙ’を変化させた場合、延在距離Ｙ’に対する、Ｗ方向における耐圧の依存性を示す。図４（ａ）に示すように、Ｗ方向の耐圧は、延在距離Ｙ’が延在距離Ｘ’（１６μｍ）近傍から大きくなるに従い、大幅に低下することがわかる。これは、例えば延在距離Ｙ’が１μｍの場合は、前述と同様、Ｐ型埋込み拡散領域２０４の底部の電界が十分に緩和される（図４（ｂ））が、ゲート電極２１１がＰ型ボディー領域２０６から十分に延在（Ｙ’＝２０μｍ）し、Ｙ’≧Ｘ’を満たすようになると、Ｐ型埋込み拡散領域による電界緩和の効果が低減するためである。
【００５９】
従って、本発明の上記構成によれば、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が、Ｌ方向（図２（ａ）中の水平方向）のＰ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ（図２（ａ）を参照）よりも大きく設計されることにより、Ｐ型埋込み拡散領域２０４の底部（図３（ｂ）中のＢ）の電界を緩和させることで、Ｗ方向において耐圧を増大させることができる。
【００６０】
また、本発明に係るＮチャンネルＬＤＭＯＳトランジスターについて、ドレイン−ソース間に逆バイアスが印加された時、Ｌ方向（図１中のＬ１−Ｌ２）におけるポテンシャル分布図である図２（ｂ）に示す通り、Ｐ型埋込み拡散領域２０４によりドレイン側のゲートエッジ（図２（ｂ）中Ａ）の電界が十分に緩和されるため、同じ耐圧を確保する場合には、Ｎ型ドリフト領域２０７の濃度を上げオン抵抗を低減でき、耐圧とオン抵抗のトレードオフ関係を改善することができる。
【００６１】
また、本発明に係るＮチャンネルＬＤＭＯＳトランジスターにおいて、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が、Ｌ方向のそれ（図２（ａ）中のＸ）よりも大きく設計されている（Ｘ’≧Ｘ）。
【００６２】
該構成により、Ｗ方向の耐圧をＬ方向の耐圧よりも高く設定できる。つまり、Ｐ型埋込み拡散領域２０４とゲート電極２１１の位置関係を適切に設定することにより、ＬＤＭＯＳトランジスターの耐圧は、Ｌ方向で決定され、Ｗ方向による耐圧低下が発生しない。
【００６３】
一方、Ｌ方向の耐圧に関しては、ドレイン−ソース間に逆バイアスが印加された場合、図２（ｂ）に示すように、Ｐ型埋込み拡散領域２０４により、ゲートエッジ部（図２（ｂ）中Ａ）の領域の電界が十分に緩和され、同じ耐圧を確保する場合、Ｎ型ドリフト領域２０７の濃度を高く設定することができるため、オン抵抗を低くすることができる。
【００６４】
従って、ドレイン領域２１０にサージ等の過電圧、過電流が印加された場合、アバランシュブレークダウンがＬ方向で支配的に発生し、例えば、ＬＤＭＯＳトランジスターを多数アレイする場合等、大きなチャンネル幅Ｗを有効に活用することが可能であり、大幅なサージ耐性の向上が可能である。
【００６５】
上記本発明の構成により、ＬＤＭＯＳトランジスターにおいて、Ｗ方向による耐圧低下を防止することが可能であり、オン抵抗と耐圧のトレードオフ関係を改善し、さらにサージ等の過電圧、過電流に対する耐性も増大させることができる。
（第２の実施形態）
次に、第２の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターについて、図面を参照して説明する。前述した実施の形態で説明した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は繰り返さない。図６は、第２の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図を示し、図７（ａ）は図６のＷ１−Ｗ２における断面概略図を示す。図６のＬ１−Ｌ２における断面構造は第１の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターのそれ（図２（ａ））と同じである。また、図７（ｂ）には、（Ｘ’−Ｙ’）に対するＮチャンネルＬＤＭＯＳトランジスターの耐圧依存性を示す。
【００６６】
図６、及び図７（ａ）に示す通り、Ｗ方向（図６中のＷ１−Ｗ２）におけるＰ型ボディー領域２０６からゲート電極２１１の延在距離Ｙ’が、Ｌ方向（図６中のＬ１−Ｌ２）におけるそれ（図中Ｙ）と比較して小さい点において、図１に示す第１の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターと異なる。
【００６７】
図７（ｂ）に示すように、Ｗ方向におけるＰ型ボディー領域２０６からのＰ型埋込み拡散領域２０４の延在距離Ｘ’を固定した場合において、ゲート電極２１１をＰ型ボディー領域２０６から離す、つまり（Ｘ’−Ｙ’）を小さくすると、Ｐ型埋込み拡散領域２０４による電界緩和の影響が小さくなり、Ｐ型埋込み拡散領域２０４の底部に電界が集中し、耐圧が低下する（図４（ｃ）中のＢ）。
【００６８】
従って、本実施形態に係るＮチャンネルＬＤＭＯＳトランジスターにおいては、Ｗ方向（図６中のＷ１−Ｗ２）におけるＰ型ボディー領域２０６からゲート電極２１１の延在距離Ｙ’がＬ方向（図６中のＬ１−Ｌ２）におけるそれ（図６中Ｙ）と比較して小さく設定することで、Ｗ方向の耐圧をＬ方向の耐圧よりもさらに高く設定することが可能となる。
（第３の実施形態）
第１の実施形態及び第２の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターにおいては、Ｐ型埋込み拡散領域２０４とゲート電極２１１との位置関係について記載してきたが、トランジスターオフ時には、ゲート電極２１１と同様、ソース領域の金属配線２１３もＧＮＤ電位に固定されるため、Ｐ型埋込み拡散領域２０４とソース領域の金属配線２１３の位置関係も重要である。
【００６９】
以降、第３の実施形態及び第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターにおいて、Ｐ型埋込み拡散領域２０４と、ソース領域の上に設けられたソース領域の金属配線２１３の位置関係について記載する。
【００７０】
図８は、第３の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図を示し、図９にＬ方向（図８中のＬ１−Ｌ２）における断面概略図、図１０にＷ方向（図８中のＷ１−Ｗ２）における断面概略図を示す。
【００７１】
本発明に係るＮチャンネルＬＤＭＯＳトランジスターは、表面電界を緩和するために設けられたＰ型埋込み拡散領域２０４が、Ｗ方向においてソース領域の金属配線２１３よりもＰ型ボディー領域２０６から離れた位置にまで延在することを特徴とする（Ｘ’≧Ｙ’、図１０（ａ）を参照）。
【００７２】
図１０（ｂ）に示すように、Ｐ型埋込み拡散領域２０４がＷ方向においてソース領域の金属配線２１３よりもＰ型ボディー領域２０６から離れた位置にまで延在するため、従来技術の課題であったＰ型埋込み拡散領域２０４の底部での電界集中（図４（ｃ）中のＢ）が大幅に緩和される。
【００７３】
さらに、Ｐ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が、Ｌ方向のそれ（図９（ａ）中Ｘ）よりも大きく設計される点が特徴である（Ｘ’≧Ｘ）。
【００７４】
これにより、Ｗ方向の耐圧をＬ方向の耐圧よりも高く設定できる。その結果、ＬＤＭＯＳトランジスターの耐圧は、Ｌ方向で決定され、Ｗ方向による耐圧低下が発生しない。
【００７５】
一方、Ｌ方向の耐圧に関しては、ドレイン−ソース間に逆バイアスが印加された場合、図９（ｂ）に示すように、Ｐ型埋込み拡散領域２０４により、ゲートエッジ部（図９（ｂ）中Ａ）の領域の電界が十分に緩和され、同じ耐圧を確保する場合、Ｎ型ドリフト領域２０７の濃度を高く設定することができるため、オン抵抗を低くすることができる。
【００７６】
また、ドレイン領域にサージ等の過電圧、過電流が印加された場合、アバランシュブレークダウンがＬ方向で支配的に発生し、例えば、ＬＤＭＯＳトランジスターを多数アレイする場合等、大きなチャンネル幅Ｗを有効に活用することが可能であり、大幅なサージ耐性の向上が可能である。
【００７７】
従って、本発明により、ＬＤＭＯＳトランジスターにおいて、Ｗ方向による耐圧低下を防止することが可能であり、オン抵抗と耐圧のトレードオフ関係を改善し、さらにサージ等の過電圧、過電流に対する耐性も増大させることができる。
（第４の実施形態）
次に、第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターについて、図面を参照して説明する。図１１は、第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図を示し、図１２（ａ）は図１１のＷ１−Ｗ２における断面概略図を示す。図１１のＬ１−Ｌ２における断面構造は第３の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターのそれ（図９（ａ））と同じである。また、図１２（ｂ）には、（Ｘ’−Ｙ’）に対するＮチャンネルＬＤＭＯＳトランジスターの耐圧依存性を示す。
【００７８】
図１１、及び図１２（ａ）に示す通り、Ｗ方向（図１１中のＷ１−Ｗ２）におけるＰ型ボディー領域２０６からゲート電極２１１の延在距離Ｙ’がＬ方向（図１１中のＬ１−Ｌ２）におけるそれ（図１１中Ｙ）と比較して小さい点において、図８に示す第３の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターと異なる。
【００７９】
図１２（ｂ）に示すように、Ｗ方向におけるＰ型ボディー領域２０６からのＰ型埋込み拡散領域２０４の延在距離Ｘ’を固定した場合において、ソース領域の金属配線２１３をＰ型ボディー領域２０６から離す、つまり（Ｘ’−Ｙ’）を小さくすると、Ｐ型埋込み拡散領域２０４の電界緩和の影響が小さくなり、Ｐ型埋込み拡散領域２０４の底部に電界が集中し、耐圧が低下する（図４（ｃ）中のＢ）。
【００８０】
従って、本実施形態に係るＮチャンネルＬＤＭＯＳトランジスターにおいては、Ｗ方向におけるＰ型ボディー領域２０６からソース領域の金属配線２１３の延在距離Ｙ’がＬ方向（図４中のＬ１−Ｌ２）におけるそれ（図中Ｙ）と比較して小さく設定することを特徴とする。その結果、Ｗ方向の耐圧をＬ方向の耐圧よりもさらに高く設定することが可能となる。
（第５の実施形態）
次に、第５の実施形態として、第１、第２の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの製造方法について、図面を参照して説明する。
【００８１】
図１３（ａ）〜（ｃ）は、本発明の第１、第２の実施形態のＮチャンネルＬＤＭＯＳトランジスターについて、その製造方法を説明するための概略図である。
【００８２】
図１３（ａ）に示すように、このＮチャンネルＬＤＭＯＳトランジスターを形成するには、Ｐ型半導体基板２０１を用意する。このようなＰ型半導体基板２０１に対し、Ｎ型不純物を注入し、高温ドライブインによる熱拡散によりＮ型拡散領域２０２が所望の深さに形成される。Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば２ＭｅＶ以上、ドーズ量は、１．０×１０１３ｃｍ−２以下とする。また、不純物注入を行う領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行う領域を開口するようにパターンニングすることによって規定する。さらに、Ｎ型拡散領域２０２の表面の一部にＬＯＣＯＳ酸化膜（図１３（ａ）〜（ｃ）において斜線で示した部分）を形成する。
【００８３】
次に、図１３（ｂ）に示すように、Ｐ型不純物、例えばボロンの注入により、Ｐ型ボディー領域２０６を形成する。さらに、Ｐ型埋込み拡散領域２０４の形成に関して、例えばボロンの注入を、１ＭｅＶ以上の高エネルギー注入で実施する。その際、Ｐ型埋込み拡散領域２０４が、Ｗ方向において、その後形成されるゲート電極２１１よりもＰ型ボディー領域２０６から離れた位置にまで延在し、さらにＷ方向におけるＰ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が、Ｌ方向におけるそれ（図１３（ｃ）中Ｘ）よりも大きく設計されるように（Ｘ’≧Ｙ’、Ｘ’≧Ｘ）、レジストマスクにより規定される。また、Ｐ型埋込み拡散領域２０４は、Ｐ型ボディー領域２０６の底部にＰ型ボディー領域２０６と接触するように形成される。すなわち、Ｐ型埋込み拡散領域２０４は、Ｎ型拡散領域２０２内において、Ｐ型半導体基板２０１とＰ型ボディー領域２０６の間でＰ型ボディー領域２０６と接触するように形成される。次に、Ｐ型ボディー領域２０６と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域２０７を形成する。このＮ型ドリフト領域２０７は、ＬＤＭＯＳトランジスターの耐圧を下げることなく、オン抵抗を低減させるために形成される。
【００８４】
次に、図１３（ｃ）に示すように、Ｎ型拡散領域２０２の表面領域にゲート絶縁膜を形成し、さらにＰ型ボディー領域２０６の一部から、ＬＯＣＯＳ酸化膜の一部に跨るようにゲート電極２１１が形成される。これは、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターンニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。
【００８５】
尚、ゲート電極２１１の形成に関しては、第１の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターにおいては、Ｗ方向（図１中のＷ１−Ｗ２）におけるＰ型ボディー領域２０６からゲート電極２１１の延在距離Ｙ’をＬ方向におけるそれ（図中Ｙ）と比較して大きくなるように形成する。
【００８６】
次に、例えば、リン又は砒素の注入によってＮ型ソース領域２０８、及びＮ型ドレイン領域２１０を形成すると共に、例えばボロン等の注入によってＰ型ボディーコンタクト領域２０９を形成する。
【００８７】
次に、図には示していないが、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極２１１、Ｎ型ドレイン領域２１０、Ｎ型ソース領域２０８及びＰ型ボディーコンタクト領域２０９の上において、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、金属電極を形成する。
（第６の実施形態）
次に、第６の実施形態として、第３、第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの製造方法について、図面を参照して説明する。
【００８８】
図１４（ａ）〜（ｄ）は、本発明の第３、第４の実施形態のＮチャンネルＬＤＭＯＳトランジスターについて、その製造方法を説明するための概略図である。
【００８９】
図１４（ａ）は、前述の通り、第５の実施形態の図１３（ａ）と同様である。
【００９０】
次に、図１４（ｂ）に示すように、Ｐ型不純物、例えばボロンの注入により、Ｐ型ボディー領域２０６を形成する。さらに、Ｐ型埋込み拡散領域２０４の形成に関して、例えばボロンの注入を、１ＭｅＶ以上の高エネルギー注入で実施する。その際、Ｐ型埋込み拡散領域２０４が、Ｗ方向において、その後形成されるソース領域の金属配線２１３よりもＰ型ボディー領域２０６から離れた位置にまで延在し、さらにＷ方向におけるＰ型ボディー領域２０６からＰ型埋込み拡散領域２０４の延在距離Ｘ’が、Ｌ方向におけるそれ（図１４（ｃ）中Ｘ）よりも大きく設計されるように（Ｘ’≧Ｙ’、Ｘ’≧Ｘ）、レジストマスクにより規定される。次に、Ｐ型ボディー領域２０６と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域２０７を形成する。このＮ型ドリフト領域２０７は、ＬＤＭＯＳトランジスターの耐圧を下げることなく、オン抵抗を低減させるために形成される。
【００９１】
次に、図１４（ｃ）に示すように、Ｎ型拡散領域２０２の表面領域にゲート絶縁膜を形成し、さらにＰ型ボディー領域２０６の一部から、ＬＯＣＯＳ酸化膜の一部に跨るようにゲート電極２１１が形成される。これは、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターンニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。
【００９２】
次に、例えばリン又は砒素の注入によってＮ型ソース領域２０８、及びＮ型ドレイン領域２１０を形成すると共に、例えばボロン等の注入によってＰ型ボディーコンタクト領域２０９を形成する。
【００９３】
次に、図１４（ｄ）に示すように、表面に例えば常圧ＣＶＤ法によって酸化膜を形成し、リフローして表面段差を軽減する。この後、ゲート電極２１１、Ｎ型ドレイン領域２１０、Ｎ型ソース領域２０８及びＰ型ボディーコンタクト領域２０９の上において、それぞれ前記の酸化膜にコンタクトエッチを行い、開口を形成する。さらに、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、ソース電極２０８ａ、ドレイン電極２１０ａ、及び金属配線２１３を形成する。なお、金属配線２１３は、ソース電極２０８ａ及びドレイン電極２１０ａと同時に形成しても良いし、ソース電極２０８ａ及びドレイン電極２１０ａを形成した後に形成しても良い。
【００９４】
その際、ソース領域の金属配線の形成に関しては、第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターにおいては、Ｗ方向（図１１中のＷ１−Ｗ２）におけるＰ型ボディー領域２０６からソース領域の金属配線２１３の延在距離Ｙ’をＬ方向におけるそれ（図１４（ｄ）中Ｙ）と比較して小さくなるように形成する。
【産業上の利用可能性】
【００９５】
本発明は、半導体装置及びその製造方法に適用することができ、、特に、スイッチングレギュレーターや各種ドライバー、ＤＣ−ＤＣコンバータ等に用いられることができ、パワー・高耐圧分野のデバイスの用途に適用できる。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図である。
【図２】（ａ）は図１のＬ１−Ｌ２における断面概略図であり、（ｂ）は図１に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＬ方向におけるポテンシャル分布を説明するための断面図である。
【図３】（ａ）は図１に示すＬＤＭＯＳトランジスターにおいて、Ｗ方向における耐圧の、Ｐ型ボディー領域からＰ型埋込み拡散領域の延在距離Ｘ’に対する依存性を示すグラフであり、（ｂ）はＸ’が例えば０μｍの場合のＷ方向におけるポテンシャル分布を示す断面図であり、（ｃ）はＸ’が例えば１６μｍの場合のＷ方向におけるポテンシャル分布を示す断面図である。
【図４】（ａ）は、図１に示すＬＤＭＯＳトランジスターにおいて、Ｐ型ボディー領域からゲート電極２１１の延在距離Ｙ’を変化させた場合のＹ’に対する、Ｗ方向における耐圧の依存性図であり、（ｂ）は、Ｙ’が例えば１μｍの場合のＷ方向におけるポテンシャル分布を示す断面図であり、（ｃ）は、Ｙ’が例えば２０μｍの場合のＷ方向におけるポテンシャル分布を示す断面図である。
【図５】（ａ）は、図１のＷ１−Ｗ２における断面概略図であり、（ｂ）は、図１に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＷ方向におけるポテンシャル分布を示す断面図である。
【図６】本発明の第２の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図である。
【図７】（ａ）は、図６のＷ１−Ｗ２における断面概略図であり、（ｂ）は、図６に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、Ｗ方向における耐圧の（Ｘ’−Ｙ’）に対する依存性を示す図である。
【図８】本発明の第３の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図である。
【図９】（ａ）は、図８のＬ１−Ｌ２における断面概略図であり、（ｂ）は、図８に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＬ方向におけるポテンシャル分布を示す断面図である。
【図１０】（ａ）は、図８のＷ１−Ｗ２における断面概略図であり、（ｂ）は、図８に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＷ方向におけるポテンシャル分布を示す断面図である。
【図１１】本発明の第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの平面図である。
【図１２】（ａ）は、図１１のＷ１−Ｗ２における断面概略図であり、（ｂ）は、図１１に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、Ｗ方向における耐圧の（Ｘ’−Ｙ’）に対する依存性を示す図である。
【図１３】（ａ）〜（ｃ）は、本発明の第５の実施形態として、第１の実施形態、及び第２の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの製造工程を説明する断面図である。
【図１４】（ａ）〜（ｄ）は、本発明の第６の実施形態として、第３の実施形態、及び第４の実施形態に係るＮチャンネルＬＤＭＯＳトランジスターの製造工程を説明する断面図である。
【図１５】特許文献１に開示されている従来のＮチャンネル型ＬＤＭＯＳトランジスターの平面概略図である。
【図１６】（ａ）は、図１５のＬ１−Ｌ２における断面概略図であり、（ｂ）は、図１５に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＬ方向におけるポテンシャル分布を示す断面図である。
【図１７】図１５のＷ１−Ｗ２における断面概略図である。
【図１８】特許文献２に開示されている従来のＮチャンネル型ＬＤＭＯＳトランジスターにおいて、特許文献１に開示されている従来のＮチャンネル型ＬＤＭＯＳトランジスターと同様のゲート配線を行った場合の平面概略図である。
【図１９】（ａ）は、図１８のＬ１−Ｌ２における断面概略図であり、（ｂ）は、図１８に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＬ方向におけるポテンシャル分布を示す断面図である。
【図２０】（ａ）は、図１８のＷ１−Ｗ２における断面概略図であり、（ｂ）は、図１８に示すＮチャンネルＬＤＭＯＳトランジスターにおいて、ソース電極及びゲート電極をＧＮＤ電位に設定し、ドレイン電極にプラス電位を印加した状態でのＷ方向におけるポテンシャル分布を示す断面図である。
【符号の説明】
【００９７】
１、１０１、２０１            Ｐ型半導体基板（第１導電型の半導体基板）
２                            Ｐ型エピタキシャル層
１０２                        Ｎ型エピタキシャル層
２０２                        Ｎ型拡散領域（第２導電型領域）
１０３                        Ｎ型高濃度埋込み拡散層
４、１０４、２０４            Ｐ型埋込み拡散領域（第１導電型の埋込み拡散領域）
４ａ                          Ｐ型拡散領域
１０５                        Ｎ型拡散領域
６、１０６、２０６            Ｐ型ボディー領域（第１導電型のボディー領域）
７、１０７、２０７            Ｎ型ドリフト領域（第２導電型のドリフト領域）
８、１０８、２０８            Ｎ型ソース領域（第２導電型のソース領域）
８ａ、１０８ａ、２０８ａ      ソース電極
８ｂ、１０８ｂ、２０８ｂ      ソースコンタクト
１０、１１０、２１０          Ｎ型ドレイン領域（第２導電型のドレイン領域）
１０ａ、１１０ａ、２１０ａ    ドレイン電極
１０ｂ、１１０ｂ、２１０ｂ    ドレインコンタクト
１１、１１１、２１１          ゲート電極
１２                          ゲートプレート
２１３                        ソース領域の金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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