(57)【要約】 【課題】本発明は、微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量において、高周波，高速特性に優れた大きなデカップリング容量を形成できるようにすることを最も主要な特徴とする。【解決手段】たとえば、同一方向にピッチ配列された複数の配線Ｍ１ａ〜Ｍ１ｈ，Ｍ２ａ〜Ｍ２ｆ，Ｍ３ａ〜Ｍ３ｈの、そのピッチ配列の方向が互いに交差するように配線層Ｍ１，Ｍ２，Ｍ３を積層させる。そして、各配線層Ｍ１，Ｍ２，Ｍ３の、隣り合う配線におのおの異なる電位ＶＤＤ，ＶＳＳが供給されるように、配線層Ｍ１，Ｍ２，Ｍ３の相互を接続してなる構成となっている。【選択図】図１
2010021574.tif 000002
【特許請求の範囲】
【請求項１】
同一方向にピッチ配列された複数の配線の、そのピッチ配列の方向が互いに交差するように積層された複数の配線層と、
各配線層の、隣り合う配線におのおの異なる第１，第２の電位が供給されるように、前記複数の配線層の相互を接続する複数のコンタクト部と
を具備し、
前記複数のコンタクト部は、ある配線層の最外側に位置する配線と他の配線層の配線との間に設けられることを特徴とする多層配線装置。
【請求項２】
前記複数のコンタクト部は、ある配線層の最外側に位置する配線と他の配線層の最外側に位置する配線との間に必然的に設けられる第１のコンタクトと、ある配線層の最外側に位置する配線と他の配線層の最外側以外に位置する配線との間に選択的に設けられる第２のコンタクトとを含むことを特徴とする請求項１に記載の多層配線装置。
【請求項３】
前記配線層の最外側に位置する配線は、ＶＤＤ，ＶＳＳ電位供給源に接続されるＶＤＤ，ＶＳＳ配線であり、前記配線層の最外側以外に位置する配線は、信号線としても利用することが可能な信号配線であることを特徴とする請求項２に記載の多層配線装置。
【請求項４】
複数の配線が同一方向にピッチ配列された複数の配線層を、複数のコンタクト部を介して縦方向に接続させてなる、多層配線構造の配線素子ブロックを有し、
前記複数の配線層は、それぞれの配線のピッチ配列の方向が互いに交差するように積層され、かつ、隣り合う配線におのおの異なる第１，第２の電位が供給される多層配線装置であって、
前記複数の配線層の、ある配線層における複数の配線のうち、少なくとも２本の配線にはＶＤＤ，ＶＳＳ電位供給源からのＶＤＤ，ＶＳＳ電位が供給されるとともに、その２本の配線のうちの１本が、対上層あるいは対下層の配線層における複数の配線の奇数または偶数番目の配線との各交点にそれぞれ配置されたスルーホールコンタクトを介して前記奇数または偶数番目の配線と電気的に接続され、他の１本が、対上層あるいは対下層の配線層における複数の配線の偶数または奇数番目の配線との各交点にそれぞれ配置されたスルーホールコンタクトを介して前記偶数または奇数番目の配線と電気的に接続されていることを特徴とする多層配線装置。
【請求項５】
前記ＶＤＤ，ＶＳＳ電位供給源からのＶＤＤ，ＶＳＳ電位が供給される少なくとも２本の配線は、それぞれ、前記複数の配線の最外側に位置することを特徴とする請求項４に記載の多層配線装置。
【請求項６】
ｐ（ｉ）本（ｉ＝１〜ｋ）の配線が同一方向にピッチ配列されたｎ個（ｎ≧２）の配線層を、複数のコンタクト部を介して縦方向に接続させてなる、ｍ層（ｍ≧ｎ）からなる多層配線構造の配線素子ブロックを有し、
前記ｎ個の配線層は、それぞれの配線のピッチ配列の方向が互いに交差するように積層され、かつ、前記ｐ（ｉ）本の配線のうち、ｓ（ｊ）本（ｓ（ｊ）≦ｐ（ｉ）−２，ｊ＝１〜ｋ）が信号線としても利用できる信号配線として割り当てられるとともに、前記信号線を除く、隣り合う配線におのおの異なる第１，第２の電位が供給される多層配線装置であって、
前記ｎ個の配線層の、ある配線層におけるｐ（ｉ）本の配線のうち、少なくとも２本の配線は、ＶＤＤ，ＶＳＳ電位供給源からのＶＤＤ，ＶＳＳ電位が供給されるＶＤＤ，ＶＳＳ配線であり、
前記ＶＤＤ配線は、対上層あるいは対下層の配線層における、前記信号線以外の、隣り合う配線のうちの前記ＶＤＤ電位が供給される配線と、各交点にそれぞれ配置されたスルーホールコンタクトを介して電気的に接続され、前記ＶＳＳ配線は、対上層あるいは対下層の配線層における、前記信号線以外の、隣り合う配線のうちの前記ＶＳＳ電位が供給される配線と、各交点にそれぞれ配置されたスルーホールコンタクトを介して電気的に接続されていることを特徴とする多層配線装置。
【請求項７】
前記ＶＤＤ，ＶＳＳ配線は、それぞれ、前記ｐ（ｉ）本の配線の最外側に位置することを特徴とする請求項６に記載の多層配線装置。
【請求項８】
前記配線素子ブロックは、半導体チップの電源グリッド配線と平面的に重なり合うように配置されていることを特徴とする請求項６に記載の多層配線装置。
【請求項９】
前記配線素子ブロックは、前記半導体チップ上の電源配線領域，回路ブロック間信号配線領域に配置されていることを特徴とする請求項８に記載の多層配線装置。
【請求項１０】
複数の配線素子ブロックが互いに重なり合わないようにしてマトリクス状に配置されるとともに、
各配線素子ブロックのＶＤＤ，ＶＳＳ配線が共通に接続されるＶＤＤ，ＶＳＳ電源線、複数の配線素子ブロック間にまたがる信号線の相互を接続するブロック間接続配線、および、各配線素子ブロック内での上下の配線層にまたがる信号線の相互を接続するコンタクト配線を有することを特徴とする請求項９に記載の多層配線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層配線装置に関するもので、特に、互いに直交する微細ピッチ多層配線構造を用いた並走配線間容量によるデカップリング容量に関する。
【背景技術】
【０００２】
集積回路（ＬＳＩ）において、電源電圧・電流の供給は、これまで安定したものであるとされてきた。しかし、回路数の増大によってチップ面積が大きくなり、さらに高速動作によって瞬間的に大きな電流が回路に流れるようになると、電源配線抵抗やインダクタンスによる電源線（ＶＤＤ，ＶＳＳ）の電圧ドロップ（電源ノイズ）が発生し、回路が誤動作するなどの弊害がでてきた。
【０００３】
従来、デカップリング容量を電源線間に挿入することにより、この弊害を軽減できることが知られている。すなわち、上記弊害を軽減するために、たとえば、パッケージのＶＤＤ，ＶＳＳピン間にセラミックコンデンサを挿入することが行われる。しかしながら、この方法の場合、半導体チップの入出力ドライバの電源ノイズを低減するのには有効であるが、ＬＳＩ内部の高速で駆動される回路で生じる電源ノイズ（スパイク電流）に対しては効果がない。
【０００４】
また、別の方法として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート酸化膜容量を使って、ＶＤＤ，ＶＳＳ間にデカップリング容量をつけることで、大きな電流により高速で駆動される回路のスパイク電流を吸収し、電源ノイズを低減する方法が知られている。この方法は有効ではあるものの、高周波，高速特性が悪いという欠点がある。また、大きなゲート面積の容量が必要であり、ゲート酸化膜の微小なピンホールによって、ＶＤＤ，ＶＳＳ間のリーク電流が増大し、消費電力を大きくするという欠点があった。
【０００５】
さらに、多層配線の並走配線間容量を複数の配線層にわたって構成し、ＶＤＤ，ＶＳＳ配線を交互に接続することによって大きなデカップリング容量をオンチップで作る提案もなされている（たとえば、非特許文献１参照）。この場合は、メタル配線間の容量であるため、上記したＭＯＳＦＥＴのゲート酸化膜容量の場合と比べて、高周波，高速特性のよいデカップリング容量を提供できる利点がある。
【０００６】
しかしながら、この方法の場合、高周波，高速特性には優れているものの、容量配線領域（エリア）にクロスさせて信号線を通すことができない。したがって、チップの周辺部にしか配置することができず、大きな電流により高速で駆動される回路のスパイク電流を吸収しようとする場合にも、その回路の近傍に設けることができないという欠点があった。すなわち、半導体チップの内部には配置することができないという大きな問題があった。
【先行技術文献】
【特許文献】
【０００７】
【非特許文献１】２００１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ，ｐｐ．２０１−２０４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、従来においては、多層配線の並走配線間容量を複数の配線層にわたって構成し、ＶＤＤ，ＶＳＳ配線を交互に接続することによって、高周波，高速特性に優れた大きなデカップリング容量を形成できるものの、容量配線領域にクロスさせて信号線を通すことができないため、半導体チップの内部に配置できないという問題があった。
【０００９】
そこで、この発明は、高周波，高速特性に優れた大きなデカップリング容量を形成できるとともに、容量配線領域にクロスさせて信号線を布設でき、半導体チップの内部に広く配置することが可能な多層配線装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、この発明の多層配線装置にあっては、同一方向にピッチ配列された複数の配線の、そのピッチ配列の方向が互いに交差するように積層された複数の配線層と、各配線層の、隣り合う配線におのおの異なる第１，第２の電位が供給されるように、前記複数の配線層の相互を接続する複数のコンタクト部とを具備し、前記複数のコンタクト部は、ある配線層の最外側に位置する配線と他の配線層の配線との間に設けられることを特徴とする。
【００１１】
また、この発明の多層配線装置にあっては、複数の配線が同一方向にピッチ配列された複数の配線層を、複数のコンタクト部を介して縦方向に接続させてなる、多層配線構造の配線素子ブロックを有し、前記複数の配線層は、それぞれの配線のピッチ配列の方向が互いに交差するように積層され、かつ、隣り合う配線におのおの異なる第１，第２の電位が供給される多層配線装置であって、前記複数の配線層の、ある配線層における複数の配線のうち、少なくとも２本の配線にはＶＤＤ，ＶＳＳ電位供給源からのＶＤＤ，ＶＳＳ電位が供給されるとともに、その２本の配線のうちの１本が、対上層あるいは対下層の配線層における複数の配線の奇数または偶数番目の配線との各交点にそれぞれ配置されたスルーホールコンタクトを介して前記奇数または偶数番目の配線と電気的に接続され、他の１本が、対上層あるいは対下層の配線層における複数の配線の偶数または奇数番目の配線との各交点にそれぞれ配置されたスルーホールコンタクトを介して前記偶数または奇数番目の配線と電気的に接続されていることを特徴とする。
【００１２】
さらに、この発明の多層配線装置にあっては、ｐ（ｉ）本（ｉ＝１〜ｋ）の配線が同一方向にピッチ配列されたｎ個（ｎ≧２）の配線層を、複数のコンタクト部を介して縦方向に接続させてなる、ｍ層（ｍ≧ｎ）からなる多層配線構造の配線素子ブロックを有し、前記ｎ個の配線層は、それぞれの配線のピッチ配列の方向が互いに交差するように積層され、かつ、前記ｐ（ｉ）本の配線のうち、ｓ（ｊ）本（ｓ（ｊ）≦ｐ（ｉ）−２，ｊ＝１〜ｋ）が信号線としても利用できる信号配線として割り当てられるとともに、前記信号線を除く、隣り合う配線におのおの異なる第１，第２の電位が供給される多層配線装置であって、前記ｎ個の配線層の、ある配線層におけるｐ（ｉ）本の配線のうち、少なくとも２本の配線は、ＶＤＤ，ＶＳＳ電位供給源からのＶＤＤ，ＶＳＳ電位が供給されるＶＤＤ，ＶＳＳ配線であり、前記ＶＤＤ配線は、対上層あるいは対下層の配線層における、前記信号線以外の、隣り合う配線のうちの前記ＶＤＤ電位が供給される配線と、各交点にそれぞれ配置されたスルーホールコンタクトを介して電気的に接続され、前記ＶＳＳ配線は、対上層あるいは対下層の配線層における、前記信号線以外の、隣り合う配線のうちの前記ＶＳＳ電位が供給される配線と、各交点にそれぞれ配置されたスルーホールコンタクトを介して電気的に接続されていることを特徴とする。
【発明の効果】
【００１３】
この発明によれば、高周波，高速特性に優れた大きなデカップリング容量を形成できるとともに、容量配線領域にクロスさせて信号線を布設でき、半導体チップの内部に広く配置することが可能な多層配線装置を提供できる。
【００１４】
特に、各配線層の隣り合う配線に対する第１，第２の電位の供給を、スルーホールコンタクトを介して如何に供給するかを、効率的かつシステマティックに規定することが可能となる。
【００１５】
しかも、スルーホールコンタクトの削除により、第１，第２の電位の供給をはずすことで、一部の配線を信号線としても使用することが可能である。これにより、容量配線領域にクロスさせて信号線を通すことが可能となる結果、高周波，高速特性に優れる大きなデカップリング容量を、大きな電流により高速で駆動される回路の近傍に設けることが可能となる。
【００１６】
また、信号線の周囲にシールド配線を存在させることができるため、信号にノイズがのりにくくなり、ノイズによる誤動作が極めて少ない自動配線接続アルゴリズムを実現できる。
【００１７】
また、配線素子ブロックをチップの全面に敷き詰めるようにした場合には、チップの表面での平坦性の確保が可能となり、メタル配線を形成する上で、チップ内での均一性や歩留まりの向上にとって好適となる。
【００１８】
また、各配線層間をつなぐコンタクトの削除・追加のみにより、信号線の経路を任意に変更できるようになるため、ＡＳＩＣビジネスにおける設計期間短縮などの効果が期待できる。
【００１９】
さらには、配線アーキテクチャとしての応用に関し、配線素子ブロック内の信号線の配線構造にともなう入出力信号伝播特性を、配線セルを中心としたライブラリとして管理することで、そのライブラリにもとづいたＡＳＩＣ，ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）設計手法の展開が可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態にかかる配線素子ブロックの配線構造を模式的に示す斜視図。
【図２】図１に示した配線素子ブロックの、各配線層間の接続の状態を分解して示す平面図。
【図３】図１に示した配線素子ブロックの、一部の配線を信号線として使用するようにした場合を例に示す分解斜視図。
【図４】本発明の第２の実施形態にかかり、図１に示した配線素子ブロックと同等の配線構造を、スルーホールコンタクトの数を減らして実現する場合の例を示す分解斜視図。
【図５】図４に示した配線素子ブロックの、一部の配線を信号線として使用するようにした場合を例に示す分解斜視図。
【図６】本発明の第３の実施形態にかかり、図１に示した配線素子ブロックと同等の配線構造を、スルーホールコンタクトの数を減らして実現する場合の他の例を示す分解斜視図。
【図７】図６に示した配線素子ブロックの、一部の配線を信号線として使用するようにした場合を例に示す分解斜視図。
【図８】本発明の第４の実施形態にかかり、配線素子ブロックの配置の一例を示す平面図。
【図９】本発明の第５の実施形態にかかり、配線素子ブロックの配置の他の例を示す平面図。
【図１０】本発明の第６の実施形態にかかり、配線方法について説明するために示す多層配線装置の平面図。
【図１１】図１０に示した多層配線装置に対する信号線の布設例を示す平面図。
【図１２】本発明の第７の実施形態にかかり、多層配線装置の配線特性解析・予測方法について説明するために示す図。
【発明を実施するための形態】
【００２１】
以下、この発明の実施の形態について図面を参照して説明する。
【００２２】
（第１の実施形態）
図１，図２は、本発明の第１の実施形態にかかる多層配線装置（多層配線構造の配線素子ブロック）の構成例を示すものである。なお、図１は、配線素子ブロックの配線構造を模式的に示す斜視図である。図２は、図１に示した配線素子ブロックの分解図であり、各配線層間の接続の状態を平面的に示したものである。また、ここでは、層数（ｍ）を「５」とし、配線層の数（ｎ）を「３」とした場合について説明する（ただし、ｍ≧ｎ，ｎ≧２）。この場合、配線層Ｍ１〜Ｍ５（Ｍ１層〜Ｍ５層）のうち、下層側のＭ１層〜Ｍ３層が配線層として用いられ、図示していない上層側のＭ４層，Ｍ５層が電源グリッドとして用いられる。
【００２３】
配線層Ｍ１〜Ｍ３のうち、下段のＭ１層は、複数（ｐ（ｉ），ｉ＝１〜ｋ）本の配線（ピッチ配線）Ｍ１ａ，Ｍ１ｂ，…，Ｍ１ｈを有している。Ｍ１層の各配線Ｍ１ａ，Ｍ１ｂ，…，Ｍ１ｈは、図面の上下方向に同一ピッチにより配列（ピッチ配列）されている。中段のＭ２層は、複数（ｐ（ｉ），ｉ＝１〜ｋ）本の配線（ピッチ配線）Ｍ２ａ，Ｍ２ｂ，…，Ｍ２ｆを有している。Ｍ２層の各配線Ｍ２ａ，Ｍ２ｂ，…，Ｍ２ｆは、上記Ｍ１層と垂直に交わる方向、すなわち、図面の左右方向にピッチ配列されている。上段のＭ３層は、複数（ｐ（ｉ），ｉ＝１〜ｋ）本の配線（ピッチ配線）Ｍ３ａ，Ｍ３ｂ，…，Ｍ３ｈを有している。Ｍ３層の各配線Ｍ３ａ，Ｍ３ｂ，…，Ｍ３ｈは、上記Ｍ２層と垂直に交わる方向、すなわち、上記Ｍ１層と同じ、図面の上下方向にピッチ配列されている。
【００２４】
上記Ｍ１層および上記Ｍ２層は、図２（ａ）に示すように、第１のコンタクトであるスルーホールコンタクトＶｉａ−１ａａ，−１ａｂ（図示□印）と第２のコンタクトであるスルーホールコンタクトＶｉａ−１ｂａ，−１ｂｂ，…，−１ｂｊ（図示○印）とを介して、上記Ｍ２層および上記Ｍ３層は、図２（ｂ）に示すように、第１のコンタクトであるスルーホールコンタクトＶｉａ−２ａａ，−２ａｂ（図示□印）と第２のコンタクトであるスルーホールコンタクトＶｉａ−２ｂａ，−２ｂｂ，…，−２ｂｊ（図示○印）とを介して、それぞれ電気的に接続されている。
【００２５】
すなわち、スルーホールコンタクトＶｉａ−１ａａは、上記Ｍ１層の配線Ｍ１ａと上記Ｍ２層の配線Ｍ２ａとの交点に、同じく、スルーホールコンタクトＶｉａ−１ａｂは、上記Ｍ１層の配線Ｍ１ｈと上記Ｍ２層の配線Ｍ２ｆとの交点に、それぞれ設けられている。
【００２６】
同様に、スルーホールコンタクトＶｉａ−１ｂａは、上記Ｍ１層の配線Ｍ１ａと上記Ｍ２層の配線Ｍ２ｃとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｂは、上記Ｍ１層の配線Ｍ１ａと上記Ｍ２層の配線Ｍ２ｅとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｃは、上記Ｍ１層の配線Ｍ１ｂと上記Ｍ２層の配線Ｍ２ｆとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｄは、上記Ｍ１層の配線Ｍ１ｃと上記Ｍ２層の配線Ｍ２ａとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｅは、上記Ｍ１層の配線Ｍ１ｄと上記Ｍ２層の配線Ｍ２ｆとの交点に設けられている。
【００２７】
また、スルーホールコンタクトＶｉａ−１ｂｆは、上記Ｍ１層の配線Ｍ１ｅと上記Ｍ２層の配線Ｍ２ａとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｇは、上記Ｍ１層の配線Ｍ１ｆと上記Ｍ２層の配線Ｍ２ｆとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｈは、上記Ｍ１層の配線Ｍ１ｇと上記Ｍ２層の配線Ｍ２ａとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｉは、上記Ｍ１層の配線Ｍ１ｈと上記Ｍ２層の配線Ｍ２ｂとの交点に設けられている。また、スルーホールコンタクトＶｉａ−１ｂｊは、上記Ｍ１層の配線Ｍ１ｈと上記Ｍ２層の配線Ｍ２ｄとの交点に設けられている。
【００２８】
一方、スルーホールコンタクトＶｉａ−２ａａは、上記Ｍ２層の配線Ｍ２ａと上記Ｍ３層の配線Ｍ３ａとの交点に、同じく、スルーホールコンタクトＶｉａ−２ａｂは、上記Ｍ２層の配線Ｍ２ｆと上記Ｍ３層の配線Ｍ３ｈとの交点に、それぞれ設けられている。
【００２９】
同様に、スルーホールコンタクトＶｉａ−２ｂａは、上記Ｍ２層の配線Ｍ２ｃと上記Ｍ３層の配線Ｍ３ａとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｂは、上記Ｍ２層の配線Ｍ２ｅと上記Ｍ３層の配線Ｍ３ａとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｃは、上記Ｍ２層の配線Ｍ２ｆと上記Ｍ３層の配線Ｍ３ｂとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｄは、上記Ｍ２層の配線Ｍ２ａと上記Ｍ３層の配線Ｍ３ｃとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｅは、上記Ｍ２層の配線Ｍ２ｆと上記Ｍ３層の配線Ｍ３ｄとの交点に設けられている。
【００３０】
また、スルーホールコンタクトＶｉａ−２ｂｆは、上記Ｍ２層の配線Ｍ２ａと上記Ｍ３層の配線Ｍ３ｅとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｇは、上記Ｍ２層の配線Ｍ２ｆと上記Ｍ３層の配線Ｍ３ｆとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｈは、上記Ｍ２層の配線Ｍ２ａと上記Ｍ３層の配線Ｍ３ｇとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｉは、上記Ｍ２層の配線Ｍ２ｂと上記Ｍ３層の配線Ｍ３ｈとの交点に設けられている。また、スルーホールコンタクトＶｉａ−２ｂｊは、上記Ｍ２層の配線Ｍ２ｄと上記Ｍ３層の配線Ｍ３ｈとの交点に設けられている。
【００３１】
ここで、各配線層Ｍ１，Ｍ２，Ｍ３の平面サイズを、たとえば、２０μｍ角（２０μｍ×２０μｍ）の大きさとした場合、０．１３μｍレベルのＣＭＯＳプロセスでは、各配線層Ｍ１，Ｍ２，Ｍ３における配線のピッチは、おのおの、０．３６μｍ，０．４μｍ，０．３６μｍとなる。したがって、上記サイズの配線層Ｍ１，Ｍ２，Ｍ３に対して、それぞれ、５５本，５０本，５５本の配線を布設できる。
【００３２】
各配線層Ｍ１，Ｍ２，Ｍ３の最外側に配置された配線Ｍ１ａ，Ｍ１ｈ、Ｍ２ａ，Ｍ２ｆ、Ｍ３ａ，Ｍ３ｈには、常に、ＶＤＤ電位供給源からのＶＤＤ電位（第１の電位）またはＶＳＳ電位供給源からのＶＳＳ電位（第２の電位）が供給されている。たとえば、配線（ＶＤＤ配線）Ｍ１ａ，Ｍ２ａ，Ｍ３ａにはＶＤＤ電位が、配線（ＶＳＳ配線）Ｍ１ｈ，Ｍ２ｆ，Ｍ３ｈにはＶＳＳ電位が、それぞれ供給されている。これは、上記スルーホールコンタクトＶｉａ−１ａａ，−２ａａ、または、上記スルーホールコンタクトＶｉａ−１ａｂ，−２ａｂを介して、たとえば上記Ｍ３層，Ｍ２層，Ｍ１層の順に、それぞれ、ＶＤＤ電位またはＶＳＳ電位が供給されることにより実現される。
【００３３】
同様に、各配線層Ｍ１，Ｍ２，Ｍ３の最外側以外の配線（信号線としても利用することが可能な信号配線（ｓ（ｊ）本（ｓ（ｊ）≦ｐ（ｉ）−２，ｊ＝１〜ｋ））には、ＶＤＤ電位，ＶＳＳ電位が隣り合うように供給される。たとえば、配線（奇数番目の配線）Ｍ１ｃ，Ｍ１ｅ，Ｍ１ｇ，Ｍ２ｃ，Ｍ２ｅ，Ｍ３ｃ，Ｍ３ｅ，Ｍ３ｇにはＶＤＤ電位が、配線（偶数番目の配線）Ｍ１ｂ，Ｍ１ｄ，Ｍ１ｆ，Ｍ２ｂ，Ｍ２ｄ，Ｍ３ｂ，Ｍ３ｄ，Ｍ３ｆにはＶＳＳ電位が、それぞれ供給されている。これは、上記スルーホールコンタクトＶｉａ−１ｂａ，−１ｂｂ，−１ｂｄ，−１ｂｆ，−１ｂｈ，−２ｂａ，−２ｂｂ，−２ｂｄ，−２ｂｆ，−２ｂｈ、または、上記スルーホールコンタクトＶｉａ−１ｂｃ，−１ｂｅ，−１ｂｇ，−１ｂｉ，−１ｂｊ，−２ｂｃ，−２ｂｅ，−２ｂｇ，−２ｂｉ，−２ｂｊを介して、それぞれ、ＶＤＤ電位またはＶＳＳ電位が供給されることにより実現される。
【００３４】
代表的な０．１３μｍレベルのＣＭＯＳプロセスでの、各配線層Ｍ１，Ｍ２，Ｍ３のピッチ配線隣接配線容量を０．２６ｆＦ／μｍと仮定すると、２０μｍ角のエリア（容量配線領域）で、約０．２ｐＦの高速デカップリング容量を実現できる。
【００３５】
また、代表的な０．１３μｍレベルのＣＭＯＳプロセスでの、各配線層Ｍ１，Ｍ２，Ｍ３の配線シート抵抗値は０．０７Ω／角であり、配線時定数は０．１ｐｓ以下であり、十分、応答性に優れている。
【００３６】
このように、各配線層Ｍ１，Ｍ２，Ｍ３における配線の隣接配線容量（微細ピッチ多層配線構造を用いた並走配線間容量）がＶＤＤ，ＶＳＳ間デカップリング容量として働くことにより、大きなデカップリング容量を形成することが可能である。
【００３７】
しかも、並走配線間容量を利用して大きなデカップリング容量を形成するものであるため、微細プロセス技術が進歩するのにともなって、その効果は増大される。
【００３８】
また、本実施形態にかかる多層配線装置の場合、各配線層Ｍ１，Ｍ２，Ｍ３における一部の配線を信号線としても使用することが可能である。すなわち、各配線層Ｍ１，Ｍ２，Ｍ３の最外側の配線以外、つまり、ＶＤＤ配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａおよびＶＳＳ配線Ｍ１ｈ，Ｍ２ｆ，Ｍ３ｈを除く、全ての信号配線を信号線として使用することができる。
【００３９】
図３は、本実施形態にかかる多層配線装置において、一部の配線を信号線として使用するようにした場合を例に示すものである。なお、同図（ａ）は、Ｍ１層とＭ２層との接続の状態を、同図（ｂ）は、Ｍ２層とＭ３層との接続の状態を、それぞれ示すものである。
【００４０】
たとえば、上記スルーホールコンタクトＶｉａ−１ｂａ，−２ｂａを削除し、配線Ｍ２ｃに対するＶＤＤ電位の供給をはずす（フローティング状態とする）ことによって、その配線Ｍ２ｃを信号線として使うことができる。この場合、他の配線には、必ず、ＶＤＤ電位またはＶＳＳ電位のいずれかが供給されている。そのため、信号線として使用される配線Ｍ２ｃは周囲が直流的な電極でシールドされる、つまり、配線Ｍ２ｃは、これに隣接してＶＤＤまたはＶＳＳなる固定電位でシールドされた配線（シールド配線）が存在することになり、信号線ノイズ（クロストークノイズ）耐性に優れるという大きな利点もある。
【００４１】
このように、上記配線Ｍ２ｃに限らず、ＶＤＤ，ＶＳＳ配線を除く、所望の信号配線に対するＶＤＤ，ＶＳＳ電位の供給をはずすことによって、その信号配線を、容量配線領域にクロスする信号線として使用することが可能である。これにより、配線素子ブロックを半導体チップの内部に配置することが容易に可能となる。
【００４２】
上記したように、本実施形態においては、大きなデカップリング容量を持つとともに、従来の構造では不可能であった、信号線の通過を可能にする多層配線装置を実現できる。すなわち、従来の、多層配線の並走配線間容量を複数の配線層にわたって構成し、ＶＤＤ，ＶＳＳ配線を交互に接続することにより、大きなデカップリング容量をオンチップで作る場合の大きな欠点であった、容量配線領域にクロスさせて信号線を通すことができなかったという問題を解消し得、高速なデカップリング容量をチップ内部に広く配置することが可能となるものである。
【００４３】
特に、この構成の多層配線装置にあっては、たとえば高周波・高速ＣＭＯＳの分野において、最も利用される可能性が高い。また、チップ面積の大きいシステムＬＳＩにおける配線アーキテクチャとしても広く利用することが可能である。
【００４４】
なお、上記した第１の実施形態では、層数を「５」とし、そのうちのＭ１層，Ｍ２層，Ｍ３層を配線層として用いた場合について説明したが、これに限らず、たとえばＭ１層，Ｍ２層，Ｍ３層，Ｍ４層を配線層として用いることも可能であり、また、層数も「５」に制限されるものではない。
【００４５】
（第２の実施形態）
図４（ａ），（ｂ）は、本発明の第２の実施形態にかかる多層配線装置（多層配線構造の配線素子ブロック）の構成例を示すものである。ここでは、図１に示した構成の配線素子ブロックと同等の配線構造を、配線層Ｍ１，Ｍ２間のスルーホールコンタクトの数を減らして実現する場合の例について説明する。
【００４６】
同図（ａ）に示すように、スルーホールコンタクトＶｉａ−１ｂａ，−１ｂｂ，−１ｂｉ，−１ｂｊを削除することによっても、図１に示した構成の配線素子ブロックと同等の配線構造を実現できる。
【００４７】
たとえば、スルーホールコンタクトＶｉａ−１ｂａを削除した場合、配線Ｍ２ｃへのＶＤＤ電位の供給は、スルーホールコンタクトＶｉａ−２ｂａを介して、配線Ｍ３ａより行われる（同図（ｂ）参照）。同様に、スルーホールコンタクトＶｉａ−１ｂｂを削除した場合、配線Ｍ２ｅへのＶＤＤ電位の供給は、スルーホールコンタクトＶｉａ−２ｂｂを介して、配線Ｍ３ａより行われる（同図（ｂ）参照）。同様に、スルーホールコンタクトＶｉａ−１ｂｉを削除した場合、配線Ｍ２ｂへのＶＳＳ電位の供給は、スルーホールコンタクトＶｉａ−２ｂｉを介して、配線Ｍ３ｈより行われる（同図（ｂ）参照）。同様に、スルーホールコンタクトＶｉａ−１ｂｊを削除した場合、配線Ｍ２ｄへのＶＳＳ電位の供給は、スルーホールコンタクトＶｉａ−２ｂｊを介して、配線Ｍ３ｈより行われる（同図（ｂ）参照）。
【００４８】
このように、図１に示した構成の配線素子ブロックにおいては、スルーホールコンタクトＶｉａ−１ｂａ，−１ｂｂ，−１ｂｉ，−１ｂｊを削除することが可能であり、これにより、プロセスを簡素化できる。
【００４９】
また、図５（ａ），（ｂ）に示すように、この第２の実施形態にかかる多層配線装置においても、上記した第１の実施形態の場合と同様に、一部の配線を信号線として使用することが可能である。
【００５０】
すなわち、スルーホールコンタクトＶｉａ−１ｂａ，−１ｂｂ，−１ｂｉ，−１ｂｊを削除した構成において、たとえば同図（ａ）に示すように、上記スルーホールコンタクトＶｉａ−１ｂｅを削除し、配線Ｍ１ｄに対するＶＳＳ電位の供給をはずすことによって、その配線Ｍ１ｄを信号線として使うことができる。この場合も、他の配線には、必ず、ＶＤＤ電位またはＶＳＳ電位のいずれかが供給されている。そのため、信号線として使用される配線Ｍ１ｄは、信号線ノイズ耐性に優れたものとなる。
【００５１】
なお、上記配線Ｍ１ｄに限らず、ＶＤＤ，ＶＳＳ配線を除く、所望の信号配線に対するＶＤＤ，ＶＳＳ電位の供給をはずすことによって、その信号配線を、容量配線領域にクロスする信号線として使用することが可能なことは勿論である。
【００５２】
（第３の実施形態）
図６（ａ），（ｂ）は、本発明の第３の実施形態にかかる多層配線装置（多層配線構造の配線素子ブロック）の構成例を示すものである。ここでは、図１に示した構成の配線素子ブロックと同等の配線構造を、配線層Ｍ２，Ｍ３間のスルーホールコンタクトの数を減らして実現する場合の例について説明する。
【００５３】
同図（ｂ）に示すように、スルーホールコンタクトＶｉａ−２ｂａ，−２ｂｂ，−２ｂｉ，−２ｂｊを削除することによっても、図１に示した構成の配線素子ブロックと同等の配線構造を実現できる。
【００５４】
たとえば、スルーホールコンタクトＶｉａ−２ｂａを削除した場合、配線Ｍ２ｃへのＶＤＤ電位の供給は、スルーホールコンタクトＶｉａ−１ｂａを介して、配線Ｍ１ａより行われる（同図（ａ）参照）。同様に、スルーホールコンタクトＶｉａ−２ｂｂを削除した場合、配線Ｍ２ｅへのＶＤＤ電位の供給は、スルーホールコンタクトＶｉａ−１ｂｂを介して、配線Ｍ１ａより行われる（同図（ａ）参照）。同様に、スルーホールコンタクトＶｉａ−２ｂｉを削除した場合、配線Ｍ２ｂへのＶＳＳ電位の供給は、スルーホールコンタクトＶｉａ−１ｂｉを介して、配線Ｍ１ｈより行われる（同図（ａ）参照）。同様に、スルーホールコンタクトＶｉａ−２ｂｊを削除した場合、配線Ｍ２ｄへのＶＳＳ電位の供給は、スルーホールコンタクトＶｉａ−１ｂｊを介して、配線Ｍ１ｈより行われる（同図（ａ）参照）。
【００５５】
このように、図１に示した構成の配線素子ブロックにおいては、スルーホールコンタクトＶｉａ−２ｂａ，−２ｂｂ，−２ｂｉ，−２ｂｊを削除することが可能であり、これにより、プロセスを簡素化できる。
【００５６】
また、図７（ａ），（ｂ）に示すように、この第３の実施形態にかかる多層配線装置においても、上記した第１の実施形態の場合と同様に、一部の配線を信号線として使用することが可能である。
【００５７】
すなわち、スルーホールコンタクトＶｉａ−２ｂａ，−２ｂｂ，−２ｂｉ，−２ｂｊを削除した構成において、たとえば同図（ａ）に示すように、上記スルーホールコンタクトＶｉａ−１ｂａを削除し、配線Ｍ２ｃに対するＶＤＤ電位の供給をはずすことによって、その配線Ｍ２ｃを信号線として使うことができる。この場合も、他の配線には、必ず、ＶＤＤ電位またはＶＳＳ電位のいずれかが供給されている。そのため、信号線として使用される配線Ｍ２ｃは、信号線ノイズ耐性に優れたものとなる。
【００５８】
なお、上記配線Ｍ２ｃに限らず、ＶＤＤ，ＶＳＳ配線を除く、所望の信号配線に対するＶＤＤ，ＶＳＳ電位の供給をはずすことによって、その信号配線を、容量配線領域にクロスする信号線として使用することが可能なことは勿論である。
【００５９】
（第４の実施形態）
図８は、本発明の第４の実施形態にかかり、多層配線装置（多層配線構造の配線素子ブロック）の配置例を示すものである。ここでは、２０＊２０ｍｍ角のサイズを有する半導体チップ上に布設された１００＊１００μｍ角のパワーグリッド（以下、Ｐｗグリッド）の下に、本発明の配線素子ブロックを埋め込んだ場合を例に説明する。
【００６０】
たとえば、２０＊２０ｍｍ角サイズの半導体チップ１１において、上層側のＭ４層，Ｍ５層が電源グリッドとして用いられる場合、碁盤の目（マトリクス）状に１６個の配線領域１３が配置されている。各配線領域１３の周辺部（この例では、１００＊１００μｍ角サイズのＰｗグリッドが布設されたグリッド辺）には、それぞれ、第１のＶＤＤ，ＶＳＳペア１５および第２のＶＤＤ，ＶＳＳペア１７が配設されている。
【００６１】
第１のＶＤＤ，ＶＳＳペア１５は、Ｍ４層に設けられたＶＤＤ電源線１５ａとＶＳＳ電源線１５ｂとからなり、図面の左右方向にそれぞれ配設されている。第２のＶＤＤ，ＶＳＳペア１７は、Ｍ５層に設けられたＶＤＤ電源線１７ａとＶＳＳ電源線１７ｂとからなり、図面の上下方向にそれぞれ配設されている。
【００６２】
上記第１，第２のＶＤＤ，ＶＳＳペア１５，１７のうち、図面の左右方向に配設された第１のＶＤＤ，ＶＳＳペア１５の下には、たとえば図１に示した構成の配線素子ブロック２１がそれぞれ埋め込まれている。つまり、Ｍ１層，Ｍ２層，Ｍ３層の３層を配線層として用いた配線素子ブロック２１が、２０個ずつ（全部で１００個）埋め込まれている。
【００６３】
一方、図面の上下方向に配設された第２のＶＤＤ，ＶＳＳペア１７の下には、それぞれ、図示していないＭ１層，Ｍ２層，Ｍ３層，Ｍ４層の４層を配線層として用いた配線素子ブロック３１が、２０個ずつ（全部で１００個）埋め込まれている。
【００６４】
図面に示したように、１００＊１００μｍ角サイズのＰｗグリッドを、２０＊２０ｍｍ角サイズの半導体チップ１１の全体に布設してなる場合、Ｐｗグリッドの下に配線素子ブロック２１，３１をそれぞれ埋め込むことにより、ＶＤＤ，ＶＳＳ電源線間にトータルで２００ｎＦのデカップリング容量を形成できる。この場合のデカップリング容量のＣＲ時定数は１ｐｓ以下であり、高速な電流ノイズ、容量結合ノイズを容易に吸収することが可能である。
【００６５】
なお、本実施形態においては、第１のＶＤＤ，ＶＳＳペア１５の形成にＭ５層を用い、第２のＶＤＤ，ＶＳＳペア１７の形成にＭ４層を用いるようにすることにより、第１のＶＤＤ，ＶＳＳペア１５の下に、配線素子ブロック３１を埋め込むことも可能である。
【００６６】
また、配線素子ブロック２１，３１の平面サイズを２０μｍ角とした場合、そのＣＲ時定数は１ｐｓ以下であり、デカップリング容量として用いる場合を考えると十分すぎる応答速度である。しかしながら、このサイズに縛られるものではなく、たとえば、１０ＧＨｚのクロック応答に対応するには約１００ＧＨｚの応答特性が必要であり、そのためには５０μｍ角程度まで大きくしても問題はない。ただし、上記ＣＲ時定数は０．１３μｍレベルのＣＭＯＳプロセスを仮定して計算したものであり、技術レベルによって変化することは公知の事実である。
【００６７】
（第５の実施形態）
図９は、本発明の第５の実施形態にかかり、多層配線装置（多層配線構造の配線素子ブロック）の配置例を示すものである。ここでは、２０＊２０ｍｍ角のサイズを有する半導体チップの、その全面に、本発明の配線素子ブロックを埋め込んだ場合を例に説明する。
【００６８】
たとえば、２０＊２０ｍｍ角サイズの半導体チップ１１’において、上層側のＭ４層，Ｍ５層が電源グリッドとして用いられる場合、１００＊１００μｍ角サイズのＰｗグリッドが布設されたグリッド辺には、それぞれ、第１のＶＤＤ，ＶＳＳペア１５’および第２のＶＤＤ，ＶＳＳペア１７’が配設されている。
【００６９】
第１のＶＤＤ，ＶＳＳペア１５’は、Ｍ５層に設けられたＶＤＤ電源線１５ａ’とＶＳＳ電源線１５ｂ’とからなり、図面の左右方向にそれぞれ配設されている。第２のＶＤＤ，ＶＳＳペア１７’は、Ｍ４層に設けられたＶＤＤ電源線１７ａ’とＶＳＳ電源線１７ｂ’とからなり、図面の上下方向にそれぞれ配設されている。
【００７０】
上記第１，第２のＶＤＤ，ＶＳＳペア１５’，１７’のうち、図面の上下方向に配設された第２のＶＤＤ，ＶＳＳペア１７’の下には、それぞれ、たとえば図１に示した構成の配線素子ブロック２１が、２０個ずつ（全部で１００個）埋め込まれている。
【００７１】
一方、図面の左右方向に配設された第１のＶＤＤ，ＶＳＳペア１５’を含む、図面の上下方向に対応する、上記第２のＶＤＤ，ＶＳＳペア１７’の相互間（図８の配線領域１３に相当）の下には、それぞれ、図示していないＭ１層，Ｍ２層，Ｍ３層，Ｍ４層の４層を配線層として用いた配線素子ブロック３１が、１００個ずつ（全部で４００個）埋め込まれている。
【００７２】
図面に示したように、１００＊１００μｍ角サイズのＰｗグリッドを、２０＊２０ｍｍ角サイズの半導体チップ１１’の全体に布設してなる場合、つまり、半導体チップ１１’の全面に配線素子ブロック２１，３１をそれぞれ埋め込むことにより、上記した第４の実施形態に比べて、デカップリング容量を大幅に増大できる。よって、電源電圧の変動を抑え、ＬＳＩ回路の動作を極めて安定なものとすることが可能となる。
【００７３】
また、半導体チップ１１’の全面に配線素子ブロック２１，３１をそれぞれ埋め込むようにした場合、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術において、配線層を形成する際に膜厚の均一性を保つために、微細な長方形状の配線パターン（ダミーパターン）を配線の密度の少ない領域に敷き詰めるといった処理が不要になる。これにより、配線信号伝達性能の劣化や配線マスク設計の設定ミスなどの問題をも解消できる。また、プロセスの均一性の向上や静電破壊に対する耐性の向上などにとっても有効である。
【００７４】
なお、本実施形態においては、第１のＶＤＤ，ＶＳＳペア１５’の形成にＭ４層を用い、第２のＶＤＤ，ＶＳＳペア１７’の形成にＭ５層を用いるようにすることにより、図面の左右方向に、配線素子ブロック３１を埋め込むことも可能であり、いずれの場合も、配線層の数が多い配線素子ブロック３１をより多く配置した方が、デカップリング容量を増大させるのには都合（効率）がよい。
【００７５】
（第６の実施形態）
図１０，図１１は、本発明の第６の実施形態にかかり、多層配線装置（多層配線構造の配線素子ブロック）の配線方法について示すものである。ここでは、６個の配線素子ブロックが、互いに重なり合わないようにして敷き詰められている場合を例に説明する。なお、図１０はＶＤＤ，ＶＳＳ電位の供給にかかる多層配線装置の基本構造を示すものであり、図１１は図１０に示した構成の多層配線装置に対する信号線の布設例を示すものである。
【００７６】
図１０において、６個の配線素子ブロック２１ａ，２１ｂ，…，２１ｆは、半導体チップ１１ａ上の布設可能な領域（たとえば、電源配線領域，回路ブロック間信号配線領域）に、マトリクス（碁盤の目）状に配置されている。
【００７７】
各配線素子ブロック２１ａ，２１ｂ，…，２１ｆは、図面の左右方向にそれぞれピッチ配列された、たとえばＭ３層（ｎ層）からなる、１２（ｐ（ｉ），ｉ＝１〜ｋ）本の配線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋ，２２ｍを有するとともに、図面の上下方向にそれぞれピッチ配列された、たとえばＭ２層（ｎ−１層）からなる、１２本の配線２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ，２３ｉ，２３ｊ，２３ｋ，２３ｍを有している。
【００７８】
各配線素子ブロック２１ａ，２１ｂ，…，２１ｆは、各層の最外側の配線（第１，第２の電位配線）が、共通のＶＳＳ配線（第２の電源線）２２ａ，２３ａまたは共通のＶＤＤ配線（第１の電源線）２２ｍ，２３ｍに接続されている。この例の場合、ＶＳＳ配線２２ａおよびＶＤＤ配線２２ｍがＭ３層により、ＶＳＳ配線２３ａおよびＶＤＤ配線２３ｍがＭ２層により、それぞれ布設されている。
【００７９】
１２本の配線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋ，２２ｍのうち、上記ＶＳＳ配線２２ａおよび上記ＶＤＤ配線２２ｍを除く、配線２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋは、信号線としても利用できる信号配線（ｓ（ｊ）本（ｓ（ｊ）≦ｐ（ｉ）−２，ｊ＝１〜ｋ））として割り当てられている。信号配線２２ｂ，２２ｄ，２２ｆ，２２ｈ，２２ｊはそれぞれＶＤＤ電位に設定され、信号配線２２ｃ，２２ｅ，２２ｇ，２２ｉ，２２ｋはそれぞれＶＳＳ電位に設定されている。
【００８０】
同様に、１２本の配線２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ，２３ｉ，２３ｊ，２３ｋ，２３ｍのうち、上記ＶＳＳ配線２３ａおよび上記ＶＤＤ配線２３ｍを除く、配線２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ，２３ｉ，２３ｊ，２３ｋは、信号線としても利用できる信号配線（ｓ（ｊ）本（ｓ（ｊ）≦ｐ（ｉ）−２，ｊ＝１〜ｋ））として割り当てられている。信号配線２３ｂ，２３ｄ，２３ｆ，２３ｈ，２３ｊはそれぞれＶＤＤ電位に設定され、信号配線２３ｃ，２３ｅ，２３ｇ，２３ｉ，２３ｋはそれぞれＶＳＳ電位に設定されている。
【００８１】
このように、各配線ブロック２１ａ，２１ｂ，…，２１ｆ内では、隣り合う配線にＶＤＤ，ＶＳＳ電位が供給されて、並走配線間容量によるＶＤＤ，ＶＳＳデカップリング容量が形成されている。ＶＤＤ，ＶＳＳデカップリング容量を大きくするには、各層の配線を最小ピッチで配列するのが望ましい。配線間容量が最も大きくなるからである。
【００８２】
一方、図１０に示した構成の多層配線装置において、信号線（図示太線）２４を布設する場合、たとえば図１１に示すように、同一ブロック内での配線の接続は、Ｍ２層，Ｍ３層間にブロック内接続Ｖｉａ（コンタクト配線）を設けることで実現する。たとえば、配線素子ブロック２１ｂ内の配線２４ｂ-1，２４ｂ-2は、上下に位置するＭ２層，Ｍ３層間にブロック内接続Ｖｉａ（コンタクト配線）２５ｂ-1を設けることにより、相互に接続される。
【００８３】
また、隣接ブロック（図面の左右方向に隣接するブロック）間での配線の接続は、両ブロック間にブロック間接続配線（Ｍ２層）２６を設けることで実現する。たとえば、配線素子ブロック２１ｂの配線２４ｂ-2と配線素子ブロック２１ａの配線２４ａ-1とは、両ブロック２１ａ，２１ｂ間にブロック間接続配線２６を設けることにより、相互が接続される。
【００８４】
同様に、隣接ブロック（図面の上下方向に隣接するブロック）間での配線の接続は、両ブロック間にブロック間接続配線（Ｍ３層）２７を設けることで実現する。たとえば、配線素子ブロック２１ｂの配線２４ｂ-3と配線素子ブロック２１ｅの配線２４ｅ-1とは、両ブロック２１ｂ，２１ｅ間にブロック間接続配線２７を設けることにより、相互が接続される。
【００８５】
なお、この場合、各配線素子ブロック２１ａ，２１ｂ，…，２１ｆにおいて、信号線２４として用いられる配線は、全て、ＶＤＤまたはＶＳＳ電位を供給するためのスルーホールコンタクトがあらかじめ削除されている（図３参照）。すなわち、先に述べたように、たとえば配線素子ブロック２１ｂにおいては、信号線２４ｂ（２４ｂ-1，２４ｂ-2，…）として用いられる配線２２ｄ，２２ｇ，２２ｊ，２２ｋ，２３ｃ，２３ｆに対する、ＶＤＤ，ＶＳＳ電位の供給がはずされている。
【００８６】
上記ブロック内接続Ｖｉａ２５ｂ-1および上記ブロック間接続配線２６，２７としては、低抵抗な導電材料が用いられる。または、高抵抗状態から低抵抗状態へとプログラム可能なヒューズ材料を用いることも可能である。
【００８７】
このような構成によれば、単に、大きなデカップリング容量を持つ多層配線装置を、半導体チップ１１ａ上の電源配線領域，回路ブロック間信号配線領域に配置できるだけでなく、任意の信号線２４を高い自由度を持って引き回すことが容易に可能となる。
【００８８】
しかも、任意の信号線２４の近傍には、ＶＤＤ，ＶＳＳ電位が給電された配線を存在させることが容易に可能となる。すなわち、信号線２４に近接させて、ＶＤＤ，ＶＳＳ電位が給電された配線を配置するようにする。こうすることにより、ＶＤＤ，ＶＳＳ電位が給電された配線を電磁界シールドとして働かせることが可能となる。このため、信号線２４に対する電磁界ノイズの混入が少なくなり、シグナルインテグリティ（信号品質）を飛躍的に向上できるという大きな利点がある。したがって、ノイズによる誤動作が極めて少ない自動配線接続アルゴリズムの実現に好適である。
【００８９】
また、コンタクトの位置を変えることによって、配線接続経路を任意に変更できるので、特に、ＡＳＩＣビジネスでの設計期間の短縮などに有効である。
【００９０】
本実施形態の場合、同一ブロック内において、信号線として割り当てられた配線は電気的につながっているので、基本的に一つの信号線路としてしか利用できない。この点、従来の配線方法と比べて配線密度が小さくなるという欠点がある。しかし、ブロック内の任意の場所で配線を切断する（電気的に絶縁する）手段を加えることによって、この欠点も容易に解決できる。
【００９１】
また、Ｍ２層，Ｍ３層を用いた場合を例に説明したが、これに限らず、たとえば３層以上の多層配線構造を有する多層配線装置の場合にも同様に実施することが可能である。
【００９２】
（第７の実施形態）
図１２は、本発明の第７の実施形態にかかり、多層配線装置の配線特性解析・予測方法について示すものである。
【００９３】
同図（ａ）は、図１１に示した多層配線装置に対する信号線の布設例であり、たとえば配線素子ブロック２１ｂは、図面の左右（Ｘ）方向にピッチ配列された、１２本の配線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋ，２２ｍと、図面の上下（Ｙ）方向にピッチ配列された、１２本の配線２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ，２３ｉ，２３ｊ，２３ｋ，２３ｍとを有している。したがって、たとえ全ての配線（ＶＳＳ配線２２ａ，２３ａおよびＶＤＤ配線２２ｍ，２３ｍを除く）が信号線として利用される場合でも、配線素子ブロック２１ｂは４０個の端子を持った基本ブロックとなる。
【００９４】
同図（ｂ）は、同図（ａ）より求められる、配線素子ブロック２１ｂについての特性ライブラリの一例を示すものである。ここでは、Ｘ方向の配線２２ｂ〜２２ｋおよびＹ方向の配線２３ｂ〜２３ｋを、それぞれ、Ｘ値１〜１０，Ｙ値１〜１０に割り付けている。
【００９５】
また、信号伝達関数（入出力信号伝播特性）として、ここでは伝送特性τ（ディレイ値）をとっている。信号伝達関数としては、他にＳパラメータなどを使うこともできる。
【００９６】
すなわち、４０個の端子間の信号伝達関数をあらゆる組み合わせについてあらかじめ計算し、その結果を、配線セルを中心としたライブラリとして管理する。これにより、任意のブロック間に布設した配線の特性は、このライブラリを参照しつつ、配線接続経路に応じた単純四則演算を行うことによって正確に予測することが可能となる。
【００９７】
なお、特性ライブラリとしては、この形態に限らず、他の形態とすることも可能である。
【００９８】
上述したように、いずれの実施形態においても、上下に位置する各配線層の配線の配列方向は互いに直交する形で示されているが、平行でなければよく、必ずしも直交する方向に限定されるものではない。
【００９９】
また、各配線層の最外側にＶＤＤ，ＶＳＳ配線を設置したが、これに限らず、たとえば上下に位置する全ての信号配線とクロスする配線をＶＤＤ，ＶＳＳ配線として設置することができる。
【０１００】
また、この多層配線装置にあっては、たとえば、ＶＤＤ，ＶＳＳ電源以外の信号線間に接続することによって、大きな容量値をもち、高周波特性に優れた容量素子としても使用できる。特に、アナログ回路における帰還容量として用いたり、スイッチトキャパシタ回路の容量素子として用いたりすることもできる。また、デジタル回路の電圧昇圧用容量などとして利用することも可能である。
【０１０１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１０２】
Ｍ１〜Ｍ３…配線層（Ｍ１層，Ｍ２層，Ｍ３層）
Ｍ１ａ，Ｍ１ｂ，…，Ｍ１ｈ…配線
Ｍ２ａ，Ｍ２ｂ，…，Ｍ２ｆ…配線
Ｍ３ａ，Ｍ３ｂ，…，Ｍ３ｈ…配線
Ｖｉａ−１ａａ，−１ａｂ…スルーホールコンタクト
Ｖｉａ−１ｂａ，−１ｂｂ，…，−１ｂｊ…スルーホールコンタクト
Ｖｉａ−２ａａ，−２ａｂ…スルーホールコンタクト
Ｖｉａ−２ｂａ，−２ｂｂ，…，−２ｂｊ…スルーホールコンタクト
１１，１１’，１１ａ…半導体チップ
１３…配線領域
１５，１５’…第１のＶＤＤ，ＶＳＳペア
１５ａ，１５ａ’…ＶＤＤ電源線
１５ｂ，１５ｂ’…ＶＳＳ電源線
１７，１７’…第２のＶＤＤ，ＶＳＳペア
１７ａ，１７ａ’…ＶＤＤ電源線
１７ｂ，１７ｂ’…ＶＳＳ電源線
２１，２１ａ，２１ｂ，…，２１ｆ…配線素子ブロック
２２ａ…ＶＳＳ配線
２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ，２２ｊ，２２ｋ…配線
２２ｍ…ＶＤＤ配線
２３ａ…ＶＳＳ配線
２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２３ｇ，２３ｈ，２３ｉ，２３ｊ，２３ｋ…配線
２３ｍ…ＶＤＤ配線
２４，２４ｂ…信号線
２４ａ-1，２４ｂ-1，２４ｂ-2，２４ｂ-3，２４ｅ-1…配線
２５ｂ-1…ブロック内接続Ｖｉａ
２６，２７…ブロック間接続配線
３１…配線素子ブロック
【図１】
2010021574.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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