(57)【要約】【課題】  試験において使用されない信号線や内部回路を無くす。【解決手段】  半導体メモリは、外部データバスの数よりも多い複数の内部データバスを有する。内部データバスは、第１および第２内部データバスを含む。データ入出力回路は、複数の第１選択回路、および第２、第３選択回路を有し、メモリセルアレイにデータを入力し、またはメモリセルアレイから読み出したデータを出力する。各第１選択回路は、メモリセルアレイからのデータを第１又は第２内部データバスに選択的に供給する。第２選択回路は、第１又は第２内部データバスを切り換えて外部データバスに接続する。第３選択回路は、テストモード信号に基づいて第１又は第２クロック信号を選択的に供給する。これにより、第１又は第２内部データバスを選択的に使用して外部データバスにデータを供給できる。【選択図】    図１
2010073257.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
外部データバスの数よりも多い複数の内部データバスであって、第１内部データバスと第２内部データバスとを含む内部データバスと、
前記メモリセルアレイにデータを入力しまたは前記メモリセルアレイから読み出したデータを出力するデータ入出力回路と
を備えた半導体メモリにおいて、
前記データ入出力回路は、
前記第１内部データバス又は第２内部データバスに選択的に前記メモリセルアレイからデータを供給する複数の第１選択回路と、
前記第１内部データバス又は前記第２内部データバスを切り換えて前記外部データバスに接続する第２選択回路と、
テストモード信号に基づいて第１クロック信号又は第２クロック信号を選択的に供給する第３選択回路と
を備えることを特徴とする半導体メモリ。
【請求項２】
前記第１クロック信号は前記第１内部データバスを動作させ、
前記第２クロック信号は前記第２内部データバスを動作させ、
前記第２クロック信号は、前記第１クロック信号の反転信号であること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
外部データバスの数よりも多い複数の内部データバスからデータを前記外部データバスに出力し、前記外部データバスから前記複数の内部データバスにデータを入力するデータ入出力回路を備える半導体メモリにおいて、
通常動作時において、第１データを第１クロック信号に基づいて第１内部データバスから前記外部データバスに出力する第１パスと、第２データを第２クロック信号に基づいて第２内部データバスから前記外部データバスに出力する第２パスと、を備え、
試験動作時において、前記第１データを前記第２パスを使用して前記外部データバスに出力すること
を特徴とする半導体メモリ。
【請求項４】
前記第２クロック信号は、前記第１クロック信号の反転信号であること
を特徴とする請求項３に記載の半導体メモリ。
【請求項５】
メモリセルアレイの第１領域に第１データを格納するとともに前記メモリセルアレイの第２領域に第２データを格納し、
テスト信号に基づいて、前記第１データと前記第２データとを第１内部データバスに供給して、前記第１内部データバスに対応する第１クロック信号に基づいて前記第１データと前記第２データとを外部データバスに出力し、
テスト信号に基づいて、前記第１データと前記第２データとを第２内部データバスに供給して、前記第２内部データバスに対応する第２クロック信号に基づいて前記第１データと前記第２データとを前記外部データバスに出力し、
前記第１内部データバスおよび前記第２データバスから前記第１データおよび前記第２データが前記外部データバスに出力される試験を行うことで前記メモリセルアレイを有する半導体メモリを生成すること
を特徴とする半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験機能を有する半導体メモリに関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体メモリでは、例えば、高いデータ転送レートを有するＤＤＲ（Double Data rate）タイプのＳＤＲＡＭが開発されている。この種の半導体メモリでは、外部データバスの数よりも多い内部データバスを備え、内部データバスに並列にデータ信号を伝達することで、内部回路の動作周波数を外部の動作周波数に比べて低くしている。一般に、ＤＤＲ−ＳＤＲＡＭ等の半導体メモリを試験するためには、高い性能を有する高価な試験装置が必要である（例えば、特許文献１参照）。一方、低い性能を有する安価な試験装置を用いて半導体メモリを試験するために、試験動作モード中に半導体メモリのデータ転送レートを低くすることが提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００６−７８４４７号公報
【特許文献２】特開２００４−３６２７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、試験動作モード中にデータ転送レートを低くするとき、半導体メモリ内に使用されない信号線や内部回路が存在するおそれがある。使用されない信号線や内部回路が存在すると、その部分の試験を実施できない。この結果、安価な試験装置を使用できず、高価な試験装置を用いて半導体メモリを試験しなくてはならない。
【０００４】
本発明の目的は、試験において使用されない信号線や内部回路を無くすことである。特に、データ転送レートを低くして試験を実施するときに、使用されない内部回路や信号線を無くすことである。
【課題を解決するための手段】
【０００５】
半導体メモリは、外部データバスの数よりも多い複数の内部データバスを有する。内部データバスは、第１内部データバスと第２内部データバスとを含む。データ入出力回路は、メモリセルアレイにデータを入力し、またはメモリセルアレイから読み出したデータを出力する。データ入出力回路は、複数の第１選択回路と、第２選択回路と、第３選択回路とを有している。各第１選択回路は、メモリセルアレイからのデータを第１内部データバス又は第２内部データバスに選択的に供給する。第２選択回路は、第１内部データバス又は第２内部データバスを切り換えて外部データバスに接続する。第３選択回路は、テストモード信号に基づいて第１クロック信号又は第２クロック信号を選択的に供給する。
【発明の効果】
【０００６】
第１内部データバス又は第２内部データバスを選択的に使用して外部データバスにデータを供給することで、試験において使用されない信号線や内部回路無くすことができる。第１内部データバス又は第２内部データバスの一方のみを使用してメモリセルアレイからデータを読み出すことができるため、低いデータ転送レートで半導体メモリを動作できる。これにより、データ転送レートを低くして試験を実施するときに、使用されない信号線や内部回路を無くすことができる。この結果、安価な試験装置を用いて半導体メモリの試験を実施でき、半導体メモリのコストを削減できる。
【発明を実施するための最良の形態】
【０００７】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００８】
図１は、一実施形態における半導体メモリＭＥＭを示している。例えば、半導体メモリＭＥＭは、ＤＤＲ（Double Data Rate）タイプのＳＤＲＡＭである。なお、半導体メモリＭＥＭは、ＳＤＲ（Single Data Rate）タイプのＳＤＲＡＭとしても動作する。半導体メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。
【０００９】
半導体メモリＭＥＭは、コマンド入力バッファ１０、コマンドデコーダ１２、コア制御回路１４、モード設定回路１６、アドレス入力バッファ１８、アドレスラッチ回路２０、クロック生成回路２２、クロック切替回路２４、データ入力バッファ２６、データ出力バッファ２８、データマルチプレクサ３０、バス切替回路３２およびメモリコア３４を有している。データ端子ＤＱとメモリコア３４の間に配置されるデータ入力バッファ２６、データ出力バッファ２８、データマルチプレクサ３０およびバス切替回路３２は、データを入力または出力する回路である。
【００１０】
コマンド入力バッファ１０は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥである。
【００１１】
コマンドデコーダ１２は、コマンド信号ＩＣＭＤをデコードし、アクティブコマンド信号ＡＣＴＶ、プリチャージコマンド信号ＰＲＥ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲ、リフレッシュコマンド信号ＲＥＦまたはモード設定コマンド信号ＭＳＥＴを出力する。アクティブコマンドＡＣＴＶは、メモリセルアレイＡＲＹをアクティブ状態に設定するときに供給される。プリチャージコマンドＰＲＥは、メモリセルアレイＡＲＹのビット線ＢＬ、／ＢＬ（図２）をプリチャージするときに供給される。読み出しコマンド信号ＲＤは、メモリセルアレイＡＲＹに保持されているデータを読み出すときに供給される。書き込みコマンド信号ＷＲは、メモリセルアレイＡＲＹにデータを書き込むときに供給される。リフレッシュコマンド信号ＲＥＦは、メモリセルＭＣ（図２）をリフレッシュするときに供給される。モード設定コマンドＭＳＥＴは、モード設定回路１６を所定の状態に設定するときに供給される。なお、符号ＢＬは、バースト長の名称としても使用する。
【００１２】
コア制御回路１４は、コマンド信号ＡＣＴＶ、ＰＲＥ、ＲＤ、ＷＲ、ＲＥＦに応答して、メモリコア３４の動作を制御する制御信号ＣＮＴ（タイミング信号）を出力する。制御信号ＣＮＴは、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号ＢＲＳＺ、接続スイッチＢＴ（図２）を制御するためのビット制御信号ＢＴＺ、ワード線ＷＬ（図２）を活性化するためのワード制御信号ＷＬＺ、センスアンプＳＡを活性化するためのセンスアンプ制御信号ＬＥＺ、コラムスイッチＣＳＷ（図２）をオンするためのコラム制御信号ＣＬＺ、リードアンプＲＡを活性化するためのリードアンプ制御信号ＲＡＥＺおよびライトアンプＷＡを活性化するためのライトアンプ制御信号ＷＡＥＺ等を含む。
【００１３】
モード設定回路１６は、モード設定コマンドＭＳＥＴとともに受けるアドレス信号ＩＡＤ（ＡＤ）の値に応じて設定される複数のレジスタを有している。なお、モード設定回路１６は、モード設定コマンドＭＳＥＴとともに受けるデータ信号ＤＱの値に応じて設定されてもよい。モード設定回路１６は、モード設定コマンドＭＳＥＴとともに受けるアドレス信号ＩＡＤ（ＡＤ）の値が試験動作モードを示すときに、テストモード信号ＴＭＺを高レベルに活性化する。テストモード信号ＴＭＺの活性化により、半導体メモリＭＥＭは、試験動作モードに設定される。
【００１４】
モード設定回路１６には、データ転送モード、バースト長ＢＬ、リードレイテンシＲＣＬも設定される。データ転送モードがＤＤＲモードに設定されているとき、低レベルの動作モード信号ＳＤＲＺが出力される。データ転送モードがＳＤＲモードに設定されているとき、高レベルの動作モード信号ＳＤＲＺが出力される。高レベルのモード信号ＳＤＲＺ（ＳＤＲモード）は、図１０、図１１および図１３に示すように、内部データバスＤＢＢを用いて半導体メモリＭＥＭを試験するためのテストモード信号としても機能する。
【００１５】
バースト長ＢＬは、１回の読み出しコマンドＲＤに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドＷＲに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。リードレイテンシＲＣＬは、読み出しコマンドＲＤを受けた後に最初の読み出しデータがデータ端子ＤＱから出力されるまでのクロック数である。モード設定回路１６は、一般的にモードレジスタまたはコンフィギュレーションレジスタと称されるレジスタの機能を有している。
【００１６】
アドレス入力バッファ１８は、アドレス端子で受けるアドレス信号ＡＤを内部アドレス信号ＩＡＤとして出力する。アドレスラッチ回路２０は、ロウアドレスストローブ信号／ＲＡＳに同期して供給されるアドレス信号ＩＡＤ（ロウアドレス信号）をロウアドレスラッチにラッチし、ラッチした信号をロウアドレス信号ＲＡＤとして出力する。ロウアドレス信号ＲＡＤは、ワード線ＷＬを選択するために使用される。アドレスラッチ回路２０は、コラムアドレスストローブ信号／ＣＡＳに同期して供給されるアドレス信号ＩＡＤ（コラムアドレス信号）の上位ビットをコラムアドレスラッチにラッチし、ラッチした信号を上位のコラムアドレス信号ＣＡＤＵとして出力する。
【００１７】
アドレスラッチ回路２０は、内部アドレス生成回路ＡＤＧＥＮを有している。内部アドレス生成回路ＡＤＧＥＮは、コラムアドレスストローブ信号／ＣＡＳに同期して供給されるアドレス信号ＩＡＤ（コラムアドレス信号）の下位ビットをコラムアドレスラッチにラッチし、下位のコラムアドレス信号ＣＡＤＬとして出力する。また、内部アドレス生成回路ＡＤＧＥＮは、クロック信号ＣＬＫに同期してコラムアドレス信号ＣＡＤＬの上位２ビット（例えば、ＣＡＤＬ２−１）を１ずつ増加する。コラムアドレス信号ＣＡＤＵ、ＣＤＡＬは、ビット線対ＢＬ、／ＢＬを選択するために使用される。例えば、コラムアドレス信号ＣＡＤＬは３ビットであり、コラムアドレス信号ＣＡＤＵは６ビットである。
【００１８】
クロック生成回路２２は、クロック信号ＣＬＫに同期して内部クロック信号ＣＬＫ１、ＣＬＫ２を生成する。例えば、クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１の位相を反転させた信号である。すなわち、クロック信号ＣＬＫ１、ＣＬＫ２は、互いに逆の位相を有する。また、クロック生成回路２２は、通常動作モード中に高レベルのモード信号ＳＤＲＺを受けている間（ＳＤＲモード中）、クロックＣＬＫ１のみを出力し、クロック信号ＣＬＫ２の生成を停止する。
【００１９】
クロック切換回路２４は、テストモード信号ＴＭＺが低レベルのときに（通常動作モード中）、クロック信号ＣＬＫ１、ＣＬＫ２に同期して内部クロック信号ＣＬＫａ、ＣＬＫｂを生成する。クロック切換回路２４は、ＤＤＲモード中（ＳＤＲＺ＝低レベル）、コラムアドレス信号ＣＡＤＬの最下位ビットの値に応じてクロック信号ＣＬＫａ、ＣＬＫｂの生成順序を設定する機能を有している。例えば、コラムアドレス信号ＣＡＤＬの最下位ビットが論理０のとき、クロック切換回路２４は、読み出しコマンドＲＤまたは書き込みコマンドＷＲに応答してクロック信号ＣＬＫａを生成する。その後、クロック切換回路２４は、クロック信号ＣＬＫｂ、ＣＬＫａ、ＣＬＫｂ、...を生成する。コラムアドレス信号ＣＡＤＬの最下位ビットが論理１のとき、クロック切換回路２４は、読み出しコマンドＲＤまたは書き込みコマンドＷＲに応答してクロック信号ＣＬＫｂを生成する。その後、クロック切換回路２４は、クロック信号ＣＬＫａ、ＣＬＫｂ、ＣＬＫａ、...を生成する。
【００２０】
クロック切換回路２４は、ＳＤＲモード中、内部クロック信号ＣＬＫａのみを生成し、内部クロック信号ＣＬＫｂを生成しない。クロック切換回路２４は、テストモード信号ＴＭＺが高レベルのとき（試験動作モード中）、クロック信号ＣＬＫ１を内部クロック信号ＣＬＫｂとして出力する。試験動作モード中、内部クロック信号ＣＬＫａは出力されない。
【００２１】
データ入力バッファ２６は、書き込みコマンドＷＲを受けたときに、クロック信号ＣＬＫに同期してデータ端子に供給されるデータ信号ＤＱ（ＤＱ０−３１、書き込みデータ）を受け、受けた信号を外部データバスＥＸＴＢ（ＥＸＴＢ０−３１）に出力する。データ入力バッファ２６は、バースト長ＢＬに対応する数のデータ信号ＤＱを順次に受ける。ＤＤＲモードでは、データ信号ＤＱは、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して供給される。ＳＤＲモードでは、データ信号ＤＱは、クロック信号ＣＬＫの立ち上がりエッジのみに同期して供給される。
【００２２】
データ出力バッファ２８は、読み出しコマンドＲＤを受けたときに、データマルチプレクサ３０から外部データバスＥＸＴＢに供給される読み出しデータを、クロック信号ＣＬＫに同期してデータ端子ＤＱに出力する。データ出力バッファ２８は、バースト長ＢＬに対応する数のデータ信号ＤＱを順次に出力する。ＤＤＲモードでは、データ信号ＤＱは、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して出力される。ＳＤＲモードでは、データ信号ＤＱは、クロック信号ＣＬＫの立ち上がりエッジのみに同期して出力される。
【００２３】
データマルチプレクサ３０は、クロック信号ＣＬＫａに同期して内部データバスＤＢＡ（ＤＢＡ０−３１）を外部データバスＥＸＴＢに接続する。また、データマルチプレクサ３０は、クロック信号ＣＬＫｂに同期して内部データバスＤＢＢ（ＤＢＢ０−３１）を外部データバスＥＸＴＢに接続する。このように、この実施形態の半導体メモリＭＥＭでは、内部データバスＤＢＡ、ＤＢＢの数（＝６４）と外部データバスＥＸＴＢの数（＝３２）の比が２：１に設計されている。内部データバスＤＢＡ、ＤＢＢの数を外部データバスＥＸＴＢの数より多くすることにより、メモリコア３４からデータ信号を並列に読み出すことができる。また、メモリコア３４にデータ信号を並列に書き込むことができる。これにより、メモリコア３４の動作を、データ出力バッファ２８およびデータ入力バッファ２６の動作に比べてゆっくりでき、メモリコア３４のタイミング設計を容易にできる。データマルチプレクサ３０は、読み出し動作時に並列直列変換回路として動作し、書き込み動作時に直列並列変換回路として動作する。
【００２４】
バス切換回路３２は、通常動作モード（ＴＭＺ＝低レベル）において、モード信号ＳＤＲＺが低レベルのときに（ＤＤＲモード）、内部データバスＥＤＢ（ＥＤＢ０−３１）を内部データバスＤＢＡ（ＤＢＡ０−３１）に接続し、内部データバスＯＤＢ（ＯＤＢ０−３１）を内部データバスＤＢＢ（ＤＢＢ０−３１）に接続する。さらに、バス切換回路３２は、通常動作モードにおいて、モード信号ＳＤＲＺが高レベルのときに（ＳＤＲモード）、内部データバスＥＤＢ、ＯＤＢを内部データバスＤＢＡに接続する。すなわち、ＳＤＲモードでは、書き込みデータおよび読み出しデータは、内部データバスＤＢＡのみに伝達される。
【００２５】
なお、外部データバスＥＸＴＢおよび内部データバスＤＢＡ、ＤＢＢ、ＥＤＢ、ＯＤＢの各ビットは、単一の信号線を有してもよく、相補の信号線を有してもよい。以降では、単一の信号線として説明する。
【００２６】
さらに、バス切換回路３２は、試験動作モード（ＴＭＺ＝高レベル）において、内部データバスＥＤＢ、ＯＤＢを内部データバスＤＢＢに接続する。すなわち、試験動作モードでは、書き込みデータおよび読み出しデータは、内部データバスＤＢＢのみに伝達される。試験動作モードは、ＳＤＲモードで動作し、クロック信号ＣＬＫの立ち上がりエッジのみに同期してデータが入出力される。これにより、通常動作モード中のＳＤＲモードでは使用されない内部データバスＤＢＢおよびこの内部データバスＤＢＢに接続される回路を、試験動作モード中に使用できる。換言すれば、内部データバスＤＢＢを含むデータ信号の伝達パスを、試験動作モードを用いて試験できる。この結果、試験カバレッジを向上でき、半導体メモリＭＥＭの信頼性を向上できる。試験カバレッジは、全信号経路に対する試験する信号経路の比率である。
【００２７】
メモリコア３４は、複数のメモリセルアレイＡＲＹ、各メモリセルアレイＡＲＹに対応するワードデコーダＷＤＥＣ、メモリセルアレイＡＲＹの間に配置されたセンスアンプ領域ＳＡＡと、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。各メモリセルアレイＡＲＹは、メモリブロックＥＶ、ＯＤを有している。メモリブロックＥＶは、コラムアドレス信号ＣＡＤＬの最下位ビットが論理０のときに選択される。メモリブロックＯＤは、コラムアドレス信号ＣＡＤＬの最下位ビットが論理１のときに選択される。メモリブロックＥＶ、ＯＤは、マトリックス状に配置された複数のダイナミックメモリセルを有している。
【００２８】
ワードデコーダＷＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡＤをデコードする。コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数（＝３２）の整数倍のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤＵをデコードし、所定数のコラムスイッチＣＳＷをオンするためのコラム選択信号ＣＬ０（図２）を出力する。例えば、”整数倍”は、バースト長ＢＬの最大値に等しい”８”である。”所定数”は、バースト長ＢＬの最大値にデータ端子ＤＱの数（＝３２）を乗じた”２５６”である。
【００２９】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される読み出しデータ信号を増幅し、内部データバスＥＤＢ、ＯＤＢに出力する。リードアンプＲＡは、下位のコラムアドレス信号ＣＡＤＬの値に応じて、読み出しデータの出力順を決める。ライトアンプＷＡは、書き込み動作時に、内部データバスＥＤＢ、ＯＤＢを介して供給される書き込みデータ信号を増幅し、ビット線対ＢＬ、／ＢＬに出力する。ライトアンプＷＡは、下位のコラムアドレス信号ＣＡＤＬの値に応じて、書き込みデータの入力順を決める。
【００３０】
なお、この実施形態をクロック同期式の擬似ＳＲＡＭに適用するとき、例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。このとき、コマンドデコーダ１２は、読み出しコマンドＲＤ、書き込みコマンドＷＲまたはモード設定コマンドＭＳＥＴのみをデコードする。コア制御回路１４は、リフレッシュ動作を周期的に実行するために、内部リフレッシュコマンド（内部リフレッシュ要求信号）を周期的に生成するリフレッシュ要求生成回路、および外部アクセスコマンド（読み出しコマンド信号ＲＤＺまたは書き込みコマンド信号ＷＲＺ）と内部リフレッシュコマンドとが競合したときに、アクセス動作とリフレッシュ動作の優先順を決めるアービタを有している。
【００３１】
図２は、図１に示したメモリコア３４の例を示している。例えば、図２は、１つコラムアドレスに対応するセンスアンプ領域ＳＡＡの一部（２つのデータ端子ＤＱに対応する領域）を示している。
【００３２】
メモリセルアレイＡＲＹは、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲと同じである。
【００３３】
センスアンプ領域ＳＡＡは、各メモリセルアレイＡＲＹに対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、隣接する一対のメモリセルアレイＡＲＹに共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。例えば、センスアンプ領域ＳＡＡは、２つのセンスアンプＳＡを１単位としてレイアウトされている。各プリチャージ回路ＰＲＥは、３つのｎＭＯＳトランジスタを有する。プリチャージ回路ＰＲＥは、プリチャージ制御信号ＢＲＳ０（またはＢＲＳ１）に応じて、ビット線対ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。プリチャージ制御信号ＢＲＳ０−１は、プリチャージ制御信号ＢＲＳＺに同期して生成される。
【００３４】
各接続スイッチＢＴは、２つのｎＭＯＳトランジスタを有する。接続スイッチＢＴは、スイッチ制御信号線ＢＴ０（またはＢＴ１）に応じてオンし、ビット線対ＢＬ、／ＢＬをセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）に接続する。スイッチ制御信号線ＢＴ０−１は、ビット制御信号ＢＴＺに同期して生成される。
【００３５】
各センスアンプＳＡは、センスアンプ活性化信号線ＮＳＡに接続された２つのｎＭＯＳトランジスタおよびセンスアンプ活性化信号線ＰＳＡに接続された２つのｐＭＯＳトランジスタを有する。センスアンプ活性化信号線ＰＳＡ、ＮＳＡは、センスアンプ制御信号ＬＥＺに同期して生成される。
【００３６】
各コラムスイッチＣＳＷは、コラム選択信号ＣＬ（ここでは、ＣＬ０）に応じてオンし、ビット線対ＢＬ、／ＢＬをデータ線ＤＴ、／ＤＴ（ＤＴ０−１、／ＤＴ０−１）に接続する。例えば、２５６個のコラムスイッチＣＳＷ（３２ＤＱ×８ビット）が、共通のコラム選択信号ＣＬ（ここでは、ＣＬ０）を受けてオンする。換言すれば、１本のコラム選択信号線ＣＬ０は、データ端子ＤＱ毎に８つのコラムスイッチＣＳＷに共通に接続されている。８つのコラムスイッチＣＳＷのうち４つはメモリブロックＥＶに接続され、残りの４つはメモリブロックＯＤに接続されている。そして、例えば、読み出し動作では、メモリブロックＥＶから１２８ビット（データ端子毎に４ビット）とメモリブロックＯＤから１２８ビット（データ端子毎に４ビット）とがリードアンプＲＡに転送される。書き込み動作では、ライトアンプＷＡからメモリブロックＥＶに１２８ビット（データ端子毎に４ビット）が転送され、ライトアンプＷＡからメモリブロックＯＤに１２８ビット（データ端子毎に４ビット）が転送される。
【００３７】
コラム選択信号ＣＬ０は、コラム制御信号ＣＬＺに同期して生成される。コラム選択信号ＣＬ０は、コラムアドレス信号ＣＡＤにおいて下位３ビットのコラムアドレス信号ＣＡＤＬを除く上位のコラムアドレス信号ＣＡＤＵに応じて選択される。例えば、コラムアドレス信号ＣＡＤＵは、６ビットであり、６４個のコラム選択信号ＣＬ０−６３のいずれかを選択する。
【００３８】
データ線ＤＴ、／ＤＴは、図１に示したライトアンプＷＡおよびリードアンプＲＡに接続されている。コラムスイッチＣＳＷを介して８組のデータ線ＤＴ、／ＤＴに読み出され、リードアンプＲＡで増幅された読み出しデータ信号は、内部データバスＥＤＢまたはＯＤＢに出力される。同様に、バス切換回路３２から内部データバスＥＤＢまたはＯＤＢに転送された書き込みデータ信号は、ライトアンプＷＡで増幅され、８組のデータ線ＤＴ、／ＤＴのいずれかに出力される。センスアンプ領域ＳＡＡの動作（タイミング）は、一般的なＳＤＲＡＭと同じため、詳細な説明は省略する。
【００３９】
図３は、図１に示したクロック切替回路２４の例を示している。クロック切替回路２４は、テストモード信号ＴＭＺに応じてオンまたはオフする４つのスイッチ回路ＳＷ１−４を有している。例えば、スイッチ回路ＳＷ１−４は、ＣＭＯＳトランスファゲートを有する。符号Ｎを付けたＣＭＯＳトランスファゲートは、通常動作モード中（ＴＭＺ＝低レベル）にオンする。符号Ｔを付けたＣＭＯＳトランスファゲートは、試験動作モード中（ＴＭＺ＝高レベル）にオンする。これにより、通常動作モード中に、クロック信号線ＣＬＫａ、ＣＬＫｂは、クロック信号線ＣＬＫ１、ＣＬＫ２にそれぞれ接続される。試験動作モード中に、クロック信号線ＣＬＫａ、ＣＬＫｂは、接地線ＶＳＳおよびクロック信号線ＣＬＫ１にそれぞれ接続される。
【００４０】
なお、スイッチ回路ＳＷ４は、クロック信号線ＣＬＫａの負荷をクロック信号線ＣＬＫｂの負荷と揃えるために配置されている。すなわち、各クロック信号線ＣＬＫａ、ＣＬＫｂは、２つのＣＭＯＳトランスファゲートに接続されている。しかし、ＣＭＯＳトランスファゲートの負荷が相対的に小さいとき、スイッチ回路ＳＷ４は配置しなくてもよい。
【００４１】
図４は、図１に示したクロック生成回路２２およびクロック切替回路２４の動作の例を示している。通常動作モードかつＤＤＲモード（ＴＭＺ＝低レベル、ＳＤＲＺ＝低レベル）では、クロック信号ＣＬＫａは、クロック信号ＣＬＫ１と同じ位相である。クロック信号ＣＬＫｂは、クロック信号ＣＬＫ２と同じ位相である。クロック信号ＣＬＫａ、ＣＬＫｂの位相は互いに逆である。
【００４２】
通常動作モードかつＳＤＲモード（ＴＭＺ＝低レベル、ＳＤＲＺ＝高レベル）では、クロック信号ＣＬＫａのみがクロック信号ＣＬＫ１に同期して生成され、クロック信号ＣＬＫｂの生成は禁止される。試験動作モードＴＭＤ（ＴＭＺ＝高レベル、ＳＤＲＺ＝高レベル）では、クロック信号ＣＬＫｂのみがクロック信号ＣＬＫ１に同期して生成され、クロック信号ＣＬＫａの生成は禁止される。クロック信号ＣＬＫｂの位相はクロック信号ＣＬＫ１の位相と同じである。
【００４３】
図５は、図１に示したバス切替回路３２およびデータマルチプレクサ３０の例を示している。図５では、データ端子ＤＱ０に対応する回路のみを示している。データ端子ＤＱ１−３１に対応するバス切替回路３２およびデータマルチプレクサ３０も、図５と同じである。
【００４４】
バス切替回路３２は、図３に示したクロック切替回路２４と同様に、テストモード信号ＴＭＺに応じてオンまたはオフする４つのスイッチ回路ＳＷ５−８を有している。通常動作モード中（ＴＭＺ＝低レベル）、内部データバスＤＢＡ０、ＤＢＢ０は、内部データバスＥＤＢ０、ＯＤＢ０にそれぞれ接続される。試験動作モード中（ＴＭＺ＝高レベル）、内部データバスＤＢＡ０、ＤＢＢ０は、接地線ＶＳＳおよび内部データバスＥＤＢ０にそれぞれ接続される。
【００４５】
スイッチ回路ＳＷ８は、内部データバスＤＢＡ０の負荷を内部データバスＤＢＢ０の負荷と揃えるために配置されている。すなわち、各内部データバスＤＢＡ０、ＤＢＢ０は、２つのＣＭＯＳトランスファゲートに接続されている。しかし、ＣＭＯＳトランスファゲートの負荷が相対的に小さいとき、スイッチ回路ＳＷ８は配置しなくてもよい。
【００４６】
ＳＤＲモード中、内部データバスＥＤＢ０、ＯＤＢ０は、スイッチ回路ＳＷ９を介して互いに接続される。例えば、スイッチ回路ＳＷ９は、ＣＭＯＳトランスファゲートを有している。これにより、例えば、通常動作モードかつＳＤＲモード中、内部データバスＯＤＢ０上の読み出しデータは、内部データバスＤＢＢ０だけでなく内部データバスＤＢＡ０にも伝達される。内部データバスＤＢＡ０上の書き込みデータは、内部データバスＥＤＢ０だけでなく内部データバスＯＤＢ０にも伝達される。
【００４７】
データマルチプレクサ３０は、クロック信号ＣＬＫａ、ＣＬＫｂの高レベル中にそれぞれオンする２つのスイッチ回路ＳＷ１０−１１と、外部データバスＥＤＢ０上のデータ信号をラッチするラッチ回路ＬＴ１とを有している。例えば、スイッチ回路ＳＷ１０−１１は、ＣＭＯＳトランスファゲートを有している。
【００４８】
図６は、図１に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳを示している。図６のシステムＳＹＳ（ユーザシステム）は、例えば、携帯電話や携帯ゲーム等の携帯機器の少なくとも一部を示している。あるいは、図６のシステムＳＹＳは、ビデオレコーダやパーソナルコンピュータ等のコンピュータ装置の少なくとも一部を示している。
【００４９】
後述する実施形態においても、図６と同じシステムＳＹＳが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣ、パッケージオンパッケージＰｏＰあるいはプリント基板の形態で構成されてもよい。
【００５０】
例えば、ＳｉＰは、図１に示した半導体メモリＭＥＭ、半導体メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（メインコントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。クロック信号ＣＬＫは、ＳｉＰ内部で生成され、ＣＰＵ、メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭ等に供給される。なお、クロック信号ＣＬＫは、ＳｉＰの外部から供給されてもよい。
【００５１】
ＣＰＵは、半導体メモリＭＥＭの読み出し動作を行うためにコマンド信号（アクセス要求）およびアドレス信号を出力し、読み出しデータ信号を半導体メモリＭＥＭから受信する、また、ＣＰＵは、半導体メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。さらに、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をＦＬＡＳＨに出力し、あるいはＦＬＡＳＨから読み出しデータ信号を受信する。
【００５２】
メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、半導体メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、半導体メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからのアドレス信号をデータ線ＤＴに出力することを除き、メモリコントローラＭＣＮＴと同様に動作する。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、半導体メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵから半導体メモリＭＥＭに直接出力してもよい。また、システムＳＹＳは、ＣＰＵと半導体メモリＭＥＭのみを有していてもよい。
【００５３】
図７は、図１に示した半導体メモリＭＥＭをテストするためのテストシステムＴＳＹＳを示している。後述する実施形態においても、図７と同じテストシステムＴＳＹＳが使用される。
【００５４】
まず、半導体製造工程により半導体ウエハＷＡＦ上に複数の半導体メモリＭＥＭが形成される。半導体メモリＭＥＭは、ウエハＷＡＦから切り出される前に試験装置によりテストされる。例えば、試験装置はＬＳＩテスタＴＥＳＴである。ＬＳＩテスタＴＥＳＴからは制御信号ＣＭＤ、ＡＤ、ＤＱ、ＣＬＫだけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。
【００５５】
半導体メモリＭＥＭは、例えば、プローバに取り付けられるプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つの半導体メモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数の半導体メモリＭＥＭ（例えば、４個、８個あるいは１６個）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続する半導体メモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数（ドライバやコンパレータの数）とメモリＭＥＭの端子数に依存する。
【００５６】
ＬＳＩテスタＴＥＳＴは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。なお、ＬＳＩテスタＴＥＳＴは、パッケージングされたメモリＭＥＭをテストするために使用されてもよい。
【００５７】
図８は、図１に示した半導体メモリＭＥＭの通常動作モードでの読み出し動作の例を示している。半導体メモリＭＥＭは、ＤＤＲモード（ＳＤＲＺ＝低レベルＬ）に設定されている。また、半導体メモリＭＥＭは、バースト長ＢＬ＝８、リードレイテンシＲＣＬ＝２に設定されている。
【００５８】
まず、１番目のクロック信号ＣＬＫに同期してアクティブコマンドＡＣＴＶおよびロウアドレス信号ＲＡＤが半導体メモリＭＥＭに供給される（図８（ａ））。半導体メモリＭＥＭは、アクティブコマンドＡＣＴＶに応答して図２に示したワード線ＷＬを活性化する。メモリセルＭＣに保持されているデータは、ワード線ＷＬの活性化によりビット線ＢＬ（または／ＢＬ）に読み出され、センスアンプＳＡにラッチされる。
【００５９】
次に、３番目のクロック信号ＣＬＫに同期して読み出しコマンドＲＤおよびコラムアドレス信号ＣＡＤが半導体メモリＭＥＭに供給される（図８（ｂ））。コラムスイッチＣＳＷは、上位のコラムアドレス信号ＣＡＤＵに応じてオンし、ビット線対ＢＬ、／ＢＬをリードアンプＲＡに接続する。そして、読み出しデータはリードアンプＲＡにより増幅される。
【００６０】
この例では、リードアンプＲＡは、読み出しコマンドＲＤに応答してデータ端子ＤＱ毎に８ビットの読み出しデータを一度にラッチする。具体的には、メモリブロックＥＶに対応するリードアンプＲＡ（Ｅ）は、データ端子ＤＱ毎に４ビットの読み出しデータＥＤ０−３をラッチする（図８（ｃ））。メモリブロックＯＶに対応するリードアンプＲＡ（Ｏ）は、データ端子ＤＱ毎に４ビットの読み出しデータＯＤ０−３をラッチする（図８（ｄ））。
【００６１】
この例では、読み出しコマンドＲＤと共に供給される下位のコラムアドレス信号ＣＡＤＬ２−１は”００”である。内部アドレス生成回路ＡＤＧＥＮは、５番目から７番目のクロック信号ＣＬＫの立ち上がりエッジに同期して、コラムアドレス信号ＣＡＤＬ２−１を１ずつ増加する。リードアンプＲＡは、最下位ビットを除く下位のコラムアドレス信号ＣＡＤＬ（ＣＡＤＬ２−１）に対応する読み出しデータを、４番目から７番目のクロック信号ＣＬＫの立ち下がりエッジに同期して内部データバスＥＤＢ、ＯＤＢに出力する。このため、リードアンプＲＡは、４番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しデータＥＤ０／ＯＤ０を内部データバスＥＤＢ、ＯＤＢに出力する。同様に、リードアンプＲＡは、５番目から７番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しデータＥＤ１／ＯＤ１、ＥＤ２／ＯＤ２、ＥＤ３／ＯＤ３を内部データバスＥＤＢ、ＯＤＢに出力する（図８（ｅ））。
【００６２】
バス切替回路３２は、内部データバスＥＤＢ、ＯＤＢ上の読み出しデータを内部データバスＤＢＡ、ＤＢＢにそれぞれ伝達する（図８（ｆ））。この例では、読み出しコマンドＲＤと共に供給される下位のコラムアドレス信号の最下位ビットＣＡＤＬ０は”０”である。このため、クロック信号ＣＬＫの立ち上がりエッジに同期してクロック信号ＣＬＫａが生成され、クロック信号ＣＬＫの立ち下がりエッジに同期してクロック信号ＣＬＫｂが生成される。データマルチプレクサ３０は、クロック信号ＣＬＫａの立ち上がりエッジに同期して内部データバスＤＢＡ上の読み出しデータを外部データバスＥＸＴＢに伝達する（図８（ｇ））。データマルチプレクサ３０は、クロック信号ＣＬＫｂの立ち上がりエッジに同期して内部データバスＤＢＢ上の読み出しデータを外部データバスＥＸＴＢに伝達する（図８（ｈ））。そして、外部データバスＥＸＴＢに伝達された読み出しデータは、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジにそれぞれ同期してデータ端子ＤＱから順次に出力される。
【００６３】
図９は、図１に示した半導体メモリＭＥＭの通常動作モードでの書き込み動作の例を示している。図８と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＤＤＲモード、バースト長ＢＬ＝８に設定されている。
【００６４】
この例では、図９の読み出しコマンドＲＤの代わりに書き込みコマンドＷＲが半導体メモリＭＥＭに供給される。また、書き込みコマンドＷＲが供給されるクロック信号ＣＬＫの次のクロック信号ＣＬＫ（４番目のクロック）の立ち上がりエッジに同期して最初の書き込みデータＥＤ０がデータ端子ＤＱを介して外部データバスＥＸＴＢに供給される（図９（ａ））。その後、書き込みデータＯＤ０、ＥＤ１、ＯＤ１、ＥＤ２、ＯＤ２、ＥＤ３、ＯＤ３は、クロック信号ＣＬＫの立ち下がりエッジおよび立ち上がりエッジに同期して順次にデータ端子ＤＱを介して外部データバスＥＸＴＢに供給される（図９（ｂ））。
【００６５】
この例では、書き込みコマンドＷＲと共に供給される下位のコラムアドレス信号の最下位ビットＣＡＤＬ０は”０”である。このため、クロック信号ＣＬＫの立ち上がりエッジに同期してクロック信号ＣＬＫａが生成され、クロック信号ＣＬＫ１の立ち下がりエッジに同期してクロック信号ＣＬＫｂが生成される。データマルチプレクサ３０は、クロック信号ＣＬＫａの立ち上がりエッジに同期しておよび外部データバスＥＸＴＢ上の書き込みデータＥＤ０、ＥＤ１、ＥＤ２、ＥＤ３を内部データバスＤＢＡに伝達する（図９（ｃ））。同様に、データマルチプレクサ３０は、クロック信号ＣＬＫｂの立ち上がりエッジに同期しておよび外部データバスＥＸＴＢ上の書き込みデータＯＤ０、ＯＤ１、ＯＤ２、ＯＤ３を内部データバスＤＢＢに伝達する（図９（ｄ））。
【００６６】
バス切替回路３２は、内部データバスＤＢＡ、ＤＢＢ上の書き込みデータを内部データバスＥＤＢ、ＯＤＢにそれぞれ伝達する（図９（ｅ））。この例では、書き込みコマンドＷＲと共に供給される下位のコラムアドレス信号ＣＡＤＬ２−１は”００”である。内部アドレス生成回路ＡＤＧＥＮは、４番目から６番目のクロック信号ＣＬＫの立ち下がりエッジに同期して、コラムアドレス信号ＣＡＤＬ２−１を１ずつ増加する。メモリブロックＥＶに対応するライトアンプＷＡ（Ｅ）は、内部データバスＥＤＢに伝達される書き込みデータのうち、コラムアドレス信号ＣＡＤＬ２−１に対応するデータを順次にラッチする（図９（ｆ））。メモリブロックＯＤに対応するライトアンプＷＡ（Ｏ）は、内部データバスＯＤＢに伝達される書き込みデータのうち、コラムアドレス信号ＣＡＤＬ２−１に対応するデータを順次にラッチする（図９（ｇ））。ライトアンプＷＡにラッチされた書き込みデータは、コラムスイッチＣＳＷおよびビット線ＢＬ（／ＢＬ）を介してメモリセルＭＣに書き込まれる。
【００６７】
図１０は、図１に示した半導体メモリＭＥＭの通常動作モードでの読み出し動作の別の例を示している。図８と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＳＤＲモード、バースト長ＢＬ＝４、リードレイテンシＲＣＬ＝２に設定されている。４番目のクロックサイクルまでの動作、およびリードアンプＲＡがデータ端子ＤＱ毎に８ビットの読み出しデータをラッチするまでの動作は、クロック信号ＣＬＫ２が出力されないことを除き、図８と同じである。
【００６８】
リードアンプＲＡは、コラムアドレス信号ＣＡＤＬに対応する読み出しデータを４番目から７番目のクロック信号ＣＬＫの立ち下がりエッジに同期して内部データバスＥＤＢまたはＯＤＢに出力する。この例では、読み出しコマンドＲＤと共に供給される下位のコラムアドレス信号の最下位ビットＣＡＤＬ０は”０”である。このため、リードアンプＲＡは、４番目のクロック信号ＣＬＫの立ち下がりエッジに同期して最初の読み出しデータＥＤ０を内部データバスＥＤＢに出力する（図１０（ａ））。その後、リードアンプＲＡは、５番目のクロック信号ＣＬＫの立ち下がりエッジに同期して２番目の読み出しデータＯＤ０を内部データバスＯＤＢ出力する（図１０（ｂ））。同様に、リードアンプＲＡは、６番目および７番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しデータＥＤ１、ＯＤ１を内部データバスＥＤＢ、ＯＤＢにそれぞれに出力する（図１０（ｃ））。
【００６９】
バス切替回路３２は、内部データバスＥＤＢ、ＯＤＢ上の読み出しデータを内部データバスＤＢＡ、ＤＢＢにそれぞれ伝達する（図１０（ｄ））。なお、ＳＤＲモード中、内部データバスＯＤＢ、ＤＢＢを互いに接続するスイッチＳＷ７をオフし、読み出しデータが内部データバスＤＢＢに伝達されることを禁止してもよい。
【００７０】
データマルチプレクサ３０は、クロック信号ＣＬＫａの立ち上がりエッジに同期して内部データバスＤＢＡ上の読み出しデータＥＤ０、ＯＤ０、ＥＤ１、ＯＤ１を外部データバスＥＸＴＢに順次に伝達する（図１０（ｅ））。そして、外部データバスＥＸＴＢに伝達された読み出しデータは、クロック信号ＣＬＫの立ち上がりエッジに同期してデータ端子ＤＱから順次に出力される。
【００７１】
図１１は、図１に示した半導体メモリＭＥＭの通常動作モードでの書き込み動作の別の例を示している。図８および図９と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＳＤＲモード、バースト長ＢＬ＝４に設定されている。３番目のクロック信号ＣＬＫの立ち上がりエッジまでの動作は、クロック信号ＣＬＫ２が出力されないことを除き、図９と同じである。
【００７２】
ＳＤＲモードでは、書き込みデータＥＤ０、ＯＤ０、ＥＤ１、ＯＤ１は、３番目から６番目のクロック信号ＣＬＫの立ち上がりエッジに同期して順次にデータ端子ＤＱを介して外部データバスＥＸＴＢに供給される（図１１（ａ））。データマルチプレクサ３０は、クロック信号ＣＬＫａの立ち上がりエッジに同期しておよび外部データバスＥＸＴＢ上の書き込みデータＥＤ０、ＯＤ０、ＥＤ１、ＯＤ１を内部データバスＤＢＡに順次に伝達する（図１１（ｂ））。例えば、半導体メモリＭＥＭは、ＳＤＲモード中に内部データバスＤＢＢを低レベルＬに設定するために、内部データバスＤＢＢをプルダウンする抵抗素子およびスイッチ回路を有している。
【００７３】
バス切替回路３２は、内部データバスＤＢＡ上の書き込みデータを内部データバスＥＤＢ、ＯＤＢにそれぞれ伝達する（図１１（ｃ））。この例では、書き込みコマンドＷＲと共に供給される下位のコラムアドレス信号の最下位ビットＣＡＤＬ０は”０”である。このため、メモリブロックＥＶに対応するライトアンプＷＡ（Ｅ）は、内部データバスＥＤＢに伝達される書き込みデータを、３番目および５番目のクロック信号ＣＬＫに同期して順次にラッチする（図１０（ｄ））。メモリブロックＯＤに対応するライトアンプＷＡ（Ｏ）は、内部データバスＯＤＢに伝達される書き込みデータを、４番目および６番目のクロック信号ＣＬＫに同期して順次にラッチする（図１０（ｅ））。ライトアンプＷＡにラッチされた書き込みデータは、コラムスイッチＣＳＷおよびビット線ＢＬ（／ＢＬ）を介してメモリセルＭＣに書き込まれる。図１０および図１１に示した通常動作モードかつＳＤＲモードでの読み出し動作および書き込み動作は、図１３に示すように、半導体メモリＭＥＭを試験するときにも使用される。
【００７４】
なお、下位のコラムアドレス信号ＣＡＤＬ０が”１”のとき、最初の書き込みデータは、メモリブロックＯＤに対応するライトアンプＷＡ（Ｏ）によりラッチされる。次の書き込みデータは、メモリブロックＥＶに対応するライトアンプＷＡ（Ｅ）によりラッチされる。
【００７５】
図１２は、図１に示した半導体メモリＭＥＭの試験動作モードでの読み出し動作の例を示している。図８および図１０と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＳＤＲモード、バースト長ＢＬ＝４、リードレイテンシＲＣＬ＝２に設定されている。４番目のクロックサイクルまでの動作、およびリードアンプＲＡから内部データバスＥＤＢ、ＯＤＢに読み出しデータが伝達されるまでの動作は、図１０と同じである。この例では、読み出しコマンドＲＤと共に供給される下位のコラムアドレス信号の最下位ビットＣＡＤＬ０は”０”である。このため、リードアンプＲＡは、最初の読み出しデータＥＤ０を内部データバスＥＤＢに出力する。
【００７６】
試験動作モードでは、クロック信号ＣＬＫの立ち上がりエッジに同期してクロック信号ＣＬＫｂが生成される（図１２（ａ））。クロック信号ＣＬＫａは生成されない。バス切替回路３２は、内部データバスＥＤＢ、ＯＤＢ上の読み出しデータを内部データバスＤＢＢのみに伝達する（図１２（ｂ））。データマルチプレクサ３０は、クロック信号ＣＬＫｂの立ち上がりエッジに同期して内部データバスＤＢＢ上の読み出しデータを外部データバスＥＸＴＢに伝達する（図１２（ｃ））。そして、外部データバスＥＸＴＢに伝達された読み出しデータは、クロック信号ＣＬＫの立ち上がりエッジに同期してデータ端子ＤＱから順次に出力される。
【００７７】
試験動作モードかつＳＤＲモードでは、読み出しデータは、内部データバスＤＢＢを含むパスを介してデータ端子ＤＱまで伝達される。これにより、内部データバスＤＢＢを含むパスおよび内部データバスＤＢＢに接続された回路の動作の良否を試験できる。なお、試験動作モードかつＳＤＲモードでの書き込み動作では、読み出し動作と同様に、内部データバスＤＢＢが使用され、内部データバスＤＢＡは使用されない。
【００７８】
図１３は、図１に示した半導体メモリＭＥＭの試験フローの例を示している。図１３の試験フローは、半導体メモリＭＥＭの製造工程において、図７に示したテストシステムＴＳＹＳを用いて実施される。具体的には、半導体メモリＭＥＭの試験は、ＬＳＩテスタＴＥＳＴが試験プログラムを実行して半導体メモリＭＥＭをアクセスすることで実施される。そして、試験フローを実施することで、半導体メモリＭＥＭが製造される。
【００７９】
まず、処理１００において、半導体メモリＭＥＭの状態は、通常動作モード（ＴＭＺ＝低レベル）かつＳＤＲモード（ＳＤＲＺ＝高レベル）に設定される。次に、処理１０２において、図１１に示したように書き込み動作が実行され、試験データがメモリコア３４に書き込まれる。すなわち、試験データはメモリセルＭＣに格納される。次に、処理１０４において、図１０に示したように読み出し動作が実行され、試験データがメモリセルＭＣから読み出される。処理１０６において、読み出されたデータは期待値と比較され、内部データバスＤＢＡおよび内部データバスＤＢＡに接続された回路の良否を含む半導体メモリＭＥＭの良否が判定される。
【００８０】
次に、処理１０８において、半導体メモリＭＥＭの状態は、試験動作モード（ＴＭＺ＝高レベル）かつＳＤＲモード（ＳＤＲＺ＝高レベル）に設定される。次に、処理１１０において、図１２に示したように読み出し動作が実行され、試験データがメモリセルＭＣから読み出される。処理１１２において、読み出されたデータは期待値と比較され、内部データバスＤＢＢおよび内部データバスＤＢＢに接続された回路の良否を含む半導体メモリＭＥＭの良否が判定される。
【００８１】
処理１０４の読み出し動作は、メモリコア３４の動作試験だけでなく、内部データバスＤＢＡを含むパスおよび内部データバスＤＢＡに接続された回路の評価を兼ねている。処理１１０の読み出し動作は、メモリコア３４の動作試験だけでなく、内部データバスＤＢＢを含むパスおよび内部データバスＤＢＢに接続された回路の評価を兼ねている。ＳＤＲモードを用いて、半導体メモリＭＥＭのデータパスＤＢＡ、ＤＢＢを順次に評価することで、ＳＤＲモードに対応したＬＳＩテスタＴＥＳＴを利用して半導体メモリＭＥＭの試験を実施できる。換言すれば、ＤＤＲモードに対応した高価なＬＳＩテスタＴＥＳＴを用いることなく、半導体メモリＭＥＭの試験を実施できる。
【００８２】
以上、この実施形態では、内部データバスＤＢＡ、ＤＢＢを選択的に使用して外部データバスＥＸＴＢにデータを供給することで、試験において使用されない内部回路や信号線を無くすことができる。ＳＤＲモードを使用して、内部データバスＤＢＡ、ＤＢＢの一方のみを使用してメモリセルアレイＡＲＹからデータを読み出すため、低いデータ転送レートで半導体メモリＭＥＭを試験できる。これにより、この結果、安価なＬＳＩテスタＴＥＳＴやプローバ、プローブカードを用いて半導体メモリＭＥＭの試験を実施でき、半導体メモリＭＥＭの製造コストを削減できる。
【００８３】
ＤＤＲモードとＳＤＲモードとを有する半導体メモリＭＥＭにおいて、試験動作モード中に、ＳＤＲモードで使用されない内部データバスＤＢＢを用いてデータが入出力される。これにより、ＳＤＲモードと試験動作モードを用いて、半導体メモリＭＥＭを試験することで、試験において使用されない内部回路や信号線を無くすことができる。
【００８４】
図１４は、別の実施形態の半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリＭＥＭは、内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤの数と、外部データバスＥＸＴＢの数の比が４：１に設計されている。これにより、メモリコア３４Ａを図１に比べて、さらにゆっくり動作させることができる。メモリコア３４Ａを図１のメモリコア３４と同等の速度で動作するとき、データ信号ＤＱの入出力レートを図１の２倍に向上できる。
【００８５】
半導体メモリＭＥＭは、図１のモード設定回路１６、クロック生成回路２２、クロック切替回路２４、データマルチプレクサ３０、バス切替回路３２およびメモリコア３４の代わりに、モード設定回路１６Ａ、クロック生成回路２２Ａ、クロック切替回路２４Ａ、データマルチプレクサ３０Ａ、バス切替回路３２Ａおよびメモリコア３４Ａを有している。その他の構成は、図１と同じである。
【００８６】
モード設定回路１６Ａは、図１に示したモード設定回路１６にノーマルモード信号ＮＲＭＺおよびテストモード信号ＴＭ２Ｚ、ＴＭ３Ｚ、ＴＭ４Ｚを出力する機能を追加している。モード設定回路１６Ａは、テストモード信号ＴＭＺを出力しない。
【００８７】
クロック生成回路２２Ａは、図１に示したクロック生成回路２２に内部クロック信号ＣＬＫ３、ＣＬＫ４を出力する機能を追加している。クロック生成回路２２Ａは、クロック信号ＣＬＫに同期して内部クロック信号ＣＬＫ１−４を生成する。例えば、クロック信号ＣＬＫ１−４の高レベル期間は、互いに重ならない。クロック生成回路２２Ａは、ＳＤＲモード中（ＳＤＲＺ＝高レベル）にクロックＣＬＫ１のみを出力し、クロックＣＬＫ２−４の生成を停止する。
【００８８】
クロック切替回路２４Ａは、ノーマルモード信号ＮＲＭＺが高レベルのときに（通常動作モード中）、クロック信号ＣＬＫ１−４を内部クロック信号ＣＬＫａ−ｄとして出力する。クロック切替回路２４Ａは、クロック信号ＣＬＫａ−ｄの生成順序を設定するために、コラムアドレス信号ＣＡＤＵの最下位の２ビットを受ける。例えば、コラムアドレス信号ＣＡＤＵの最下位の２ビットが論理０のとき、クロック切替回路２４Ａは、読み出しコマンドＲＤまたは書き込みコマンドＷＲに応答してクロック信号ＣＬＫａを生成し、その後クロック信号ＣＬＫｂ、ＣＬＫｃ、ＣＬＫｄ、...を生成する。コラムアドレス信号ＣＡＤＵの最下位ビットが論理１のとき、クロック切替回路２４Ａは、読み出しコマンドＲＤまたは書き込みコマンドＷＲに応答してクロック信号ＣＬＫｂを生成し、その後クロック信号ＣＬＫｃ、ＣＬＫｄ、ＣＬＫａ、...を生成する。
【００８９】
クロック切替回路２４Ａは、ＳＤＲモード中、クロックＣＬＫａのみを生成し、クロック信号ＣＬＫｂ−ｄを生成しない。クロック切換回路２４Ａは、テストモード信号ＴＭ２Ｚ、３Ｚ、４Ｚのいずれかが高レベルのとき（試験動作モード中）、テストモード信号ＴＭＺの論理レベルに応じて、クロック信号ＣＬＫ１を内部クロック信号ＣＬＫｂ−ｄのいずれかとして出力する。
【００９０】
データマルチプレクサ３０Ａは、クロック信号ＣＬＫａに同期して内部データバスＤＢＡ（ＤＢＡ０−３１）を外部データバスＥＸＴＢに接続する。また、データマルチプレクサ３０は、クロック信号ＣＬＫｂ、ＣＬＫｃ、ＣＬＫｄにそれぞれ同期して内部データバスＤＢＢ（ＤＢＢ０−３１）、ＤＢＣ（ＤＢＣ０−３１）、ＤＢＤ（ＤＢＤ０−３１）を外部データバスＥＸＴＢに接続する。
【００９１】
バス切換回路３２Ａは、通常動作モード（ＮＲＭＺ＝高レベル）において、モード信号ＳＤＲＺが低レベルのときに（ＤＤＲモード）、内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３を内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤにそれぞれ接続する。内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３は、それぞれ３２ビット（ＤＢ００−０３１、ＤＢ１０−１３１、ＤＢ２０−２３１、ＤＢ３０−３３１）を有する。内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤも、それぞれ３２ビット（ＤＢＡ０−３１、ＤＢＢ０−３１、ＤＢＣ０−３１、ＤＢＤ−３１）を有する。データマルチプレクサ３０Ａおよびバス切替回路３２Ａは、読み出し動作時に並列直列変換回路として動作し、書き込み動作時に直列並列変換回路として動作する。
【００９２】
さらに、バス切換回路３２Ａは、通常動作モード（ＮＲＭＺ＝高レベル）において、モード信号ＳＤＲＺが高レベルのときに（ＳＤＲモード）、内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３を内部データバスＤＢＡに接続する。すなわち、ＳＤＲモードでは、書き込みデータおよび読み出しデータは、内部データバスＤＢＡのみに伝達される。外部データバスＥＸＴＢおよび内部データバスＤＢＡ、ＤＢＢ、ＯＤＢ、ＥＤＢの各ビットは、単一の信号線を有してもよく、相補の信号線を有してもよい。以降では、単一の信号線として説明する。
【００９３】
さらに、バス切換回路３２Ａは、試験動作モード（ＴＭ２Ｚ−４Ｚのいずれかが高レベル）において、内部データバスＤＢ０を内部データバスＤＢＢ、ＤＢＣ、ＤＢＤのいずれかに接続する。すなわち、試験動作モードでは、書き込みデータおよび読み出しデータは、内部データバスＤＢＢ、ＤＢＣ、ＤＢＤのいずれかに伝達される。試験動作モードは、ＳＤＲモードと同様に、クロック信号ＣＬＫの立ち上がりエッジのみに同期してデータが入出力される。これにより、ＳＤＲモードでは使用されない内部データバスＤＢＢ、ＤＢＣ、ＤＢＤおよび内部データバスＤＢＢ、ＤＢＣ、ＤＢＤに接続される回路を、試験動作モード中に使用できる。換言すれば、内部データバスＤＢＢ、ＤＢＣ、ＤＢＤを含むデータ信号の伝達パスを、試験動作モードを用いて試験できる。この結果、試験する信号経路の比率を示す試験カバレッジを向上でき、半導体メモリＭＥＭの信頼性を向上できる。
【００９４】
メモリコア３４Ａの各メモリセルアレイＡＲＹは、４つのメモリブロックＢＬＫ０−３を有している。各メモリブロックＢＬＫ０−３は、マトリックス状に配置された複数のダイナミックメモリセルを有している。メモリブロックＢＬＫ０は、コラムアドレス信号ＣＡＤＬの最下位の２ビットが”００”のときに選択される。同様に、メモリブロックＢＬＫ１−３は、コラムアドレス信号ＣＡＤＬの最下位の２ビットが”０１”、”１０”、”１１”のときにそれぞれ選択される。
【００９５】
メモリブロックＢＬＫ０に対応するリードアンプＲＡおよびライトアンプＷＡは、内部データバスＤＢ００−０３１に接続されている。メモリブロックＢＬＫ１に対応するリードアンプＲＡおよびライトアンプＷＡは、内部データバスＤＢ１０−１３１に接続されている。メモリブロックＢＬＫ２に対応するリードアンプＲＡおよびライトアンプＷＡは、内部データバスＤＢ２０−２３１に接続されている。メモリブロックＢＬＫ３に対応するリードアンプＲＡおよびライトアンプＷＡは、内部データバスＤＢ３０−０３１に接続されている。
【００９６】
図１５は、図１４に示したクロック切替回路２４Ａの例を示している。クロック切替回路２４Ａは、７つのスイッチ回路ＳＷ２１−２７を有している。例えば、スイッチ回路ＳＷ２１−２７は、ＣＭＯＳトランスファゲートを有する。
【００９７】
符号Ｎを付けたスイッチ回路ＳＷ２１、ＳＷ２３、ＳＷ２５、ＳＷ２７は、ノーマルモード信号ＮＲＭＺが高レベルのときにオンする。これにより、通常動作モード中に、クロック信号線ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃ、ＣＬＫｄは、クロック信号線ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４にそれぞれ接続される。
【００９８】
スイッチ回路ＳＷ２２は、テストモード信号ＴＭ２Ｚが高レベルのときにオンする。これにより、クロック信号線ＣＬＫｂは、クロック信号線ＣＬＫ１に接続される。スイッチ回路ＳＷ２４は、テストモード信号ＴＭ３Ｚが高レベルのときにオンする。これにより、クロック信号線ＣＬＫｃは、クロック信号線ＣＬＫ１に接続される。スイッチ回路ＳＷ２６は、テストモード信号ＴＭ４Ｚが高レベルのときにオンする。これにより、クロック信号線ＣＬＫｄは、クロック信号線ＣＬＫ１に接続される。すなわち、符号Ｔを付けたスイッチ回路ＳＷ２２、ＳＷ２４、ＳＷ２６のいずれかは、試験動作モード中に選択的にオンされる。
【００９９】
クロック切換回路２４Ａは、試験動作モード中に使用されないクロック信号線ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃ、ＣＬＫｄをプルダウンするための抵抗素子およびスイッチ回路を有している。なお、クロック信号線ＣＬＫａの負荷を、クロック信号線ＣＬＫｂ−ｄの負荷に合わせるために、クロック信号線ＣＬＫａにダミーのトランスファゲートを接続してもよい。
【０１００】
図１６は、図１４に示したクロック生成回路２２Ａおよびクロック切替回路２４Ａの動作の例を示している。通常動作モードかつＤＤＲモード（ＮＲＭＺ＝高レベル、ＴＭ２Ｚ−４Ｚ＝低レベル、ＳＤＲＺ＝低レベル）では、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期してクロック信号ＣＬＫ１−４が順次に生成される。クロック信号ＣＬＫａ−ＣＬＫｄは、クロック信号ＣＬＫ１−４と同じ位相である。なお、クロック信号ＣＬＫ１−４の生成順序は、コラムアドレス信号ＣＡＤＬの論理により異なる。
【０１０１】
通常動作モードかつＳＤＲモード（ＮＲＭＺ＝高レベル、ＴＭ２Ｚ−４Ｚ＝低レベル、ＳＤＲＺ＝高レベル）では、クロック信号ＣＬＫａのみが生成され、クロック信号ＣＬＫｂ−ｄの生成は禁止される。試験動作モードＴＭＤ（ＮＲＭＺ＝低レベル、ＴＭ２Ｚ−４Ｚのいずれかが高レベル、ＳＤＲＺ＝高レベル）では、クロック信号ＣＬＫ１と位相が同じクロック信号ＣＬＫｂ−ｄのいずれかが生成される。
【０１０２】
図１７は、図１４に示したバス切替回路３２Ａの例を示している。なお、図１７では、データ端子ＤＱ０に対応する回路のみを示している。データ端子ＤＱ１−３１に対応するバス切替回路３２Ａも、図１７と同じである。
【０１０３】
バス切替回路３２Ａは、図１５に示したクロック切替回路２４Ａと同様に、７つのスイッチ回路ＳＷ３１−３７を有している。通常動作モード中（ＮＲＭＺ＝高レベル）に、内部データバスＤＢＡ０、ＤＢＢ０、ＤＢＣ０、ＤＢＤ０は、内部データバスＤＢ００、ＤＢ１０、ＤＢ２０、ＤＢ３０にそれぞれ接続される。試験動作モード中（ＴＭ２Ｚ−４Ｚのいずれかが高レベル）に、内部データバスＤＢＡ０、ＤＢＢ０、ＤＢＣ０、ＤＢＤ０のいずれかが、テストモード信号ＴＭ２Ｚ−４Ｚの論理レベルに応じて内部データバスＤＢ００に接続される。内部データバスＤＢＡ０の負荷を、内部データバスＤＢＢ０、ＤＢＣ０、ＤＢＤ０の負荷に合わせるために、内部データバスＤＢＡ０にダミーのトランスファゲートを接続してもよい。
【０１０４】
なお、ＳＤＲモード中、内部データバスＤＢ００、ＤＢ１０、ＤＢ２０、ＤＢ３０は、スイッチ回路ＳＷ３８、３９、４０を介して互いに接続される。例えば、スイッチ回路ＳＷ３８、３９、４０は、ＣＭＯＳトランスファゲートを有している。これにより、例えば、通常動作モードかつＳＤＲモード中、内部データバスＤＢ１０、ＤＢ２０、ＤＢ３０上の読み出しデータは、内部データバスＤＢＡ０にも伝達される。内部データバスＤＢＡ０上の書き込みデータは、内部データバスＤＢ１０、ＤＢ２０、ＤＢ３０にも伝達される。
【０１０５】
図１８は、図１４に示したデータマルチプレクサ３０Ａの例を示している。なお、図１８では、データ端子ＤＱ０に対応する回路のみを示している。データ端子ＤＱ１−３１に対応するデータマルチプレクサ３０Ａも、図１８と同じである。
【０１０６】
データマルチプレクサ３０Ａは、４つのスイッチ回路ＳＷ５１−５４と、外部データバスＥＤＢ０上のデータ信号をラッチするラッチ回路ＬＴ１とを有している。例えば、スイッチ回路ＳＷ５１−５４は、ＣＭＯＳトランスファゲートを有している。スイッチ回路ＳＷ５１は、クロック信号ＣＬＫａの高レベル中にオンする。スイッチ回路ＳＷ５２は、クロック信号ＣＬＫｂの高レベル中にオンする。スイッチ回路ＳＷ５３は、クロック信号ＣＬＫｃの高レベル中にオンする。スイッチ回路ＳＷ５４は、クロック信号ＣＬＫｄの高レベル中にオンする。
【０１０７】
図１９は、図１４に示した半導体メモリＭＥＭの通常動作モードでの読み出し動作の例を示している。図８と同じ動作については詳細な説明は省略する。通常動作モードでは、ノーマルモード信号ＮＲＭＺが高レベルに設定され、テストモード信号ＴＭ２Ｚ−４Ｚが低レベルに設定される。半導体メモリＭＥＭは、ＤＤＲモード、バースト長ＢＬ＝８、リードレイテンシＲＣＬ＝２に設定されている。読み出しコマンドＲＤが供給されるまでの動作は、クロック信号ＣＬＫ１−４が順次に生成されることを除き、図８と同じである。クロック信号ＣＬＫ１−４に付けた符号ＣＬＫａ−ｄは、各クロック信号ＣＬＫ１−４に同期してクロック信号ＣＬＫ１−ｄのいずれかが生成されることを示している。
【０１０８】
例えば、読み出しメモリブロックＢＬＫ０に対応するリードアンプＲＡ（０）は、データ端子ＤＱ毎に２ビットの読み出しデータＤ００−０１をラッチする（図１９（ａ））。同様に、読み出しメモリブロックＢＬＫ１−３に対応するリードアンプＲＡ（１）−（３）は、データ端子毎に２ビットの読み出しデータＤ１０−１１、Ｄ２０−２１、Ｄ３０−３１をラッチする（図１９（ｂ））。リードアンプＲＡ（０）−（３）は、４番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しデータＤ００、Ｄ１０、Ｄ２０、Ｄ３０を、内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３にそれぞれ出力する（図１９（ｃ））。
【０１０９】
リードアンプＲＡ（０）−（３）が内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３に最初に出力する読み出しデータは、コラムアドレス信号ＣＡＤＬの下位の３ビット目（ＣＡＤＬ２）の値に依存する。この例では、読み出しコマンドＲＤと共に供給されるコラムアドレス信号ＣＡＤＬ２の値は論理０である。このため、読み出しデータＤ００、Ｄ１０、Ｄ２０、Ｄ３０が５番目のクロック信号ＣＬＫに同期して最初に出力される。コラムアドレス信号ＣＡＤＬ２の値が論理１のとき、読み出しデータＤ０１、Ｄ１１、Ｄ２１、Ｄ３１が最初に出力される。バス切替回路３２Ａは、内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３上の読み出しデータを内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤにそれぞれ伝達する（図１９（ｄ））。
【０１１０】
この例では、読み出しコマンドＲＤと共に供給されるコラムアドレス信号ＣＡＤＬ１−０は”００”である。このため、５番目のクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期してクロック信号ＣＬＫａ、ＣＬＫｂが生成される。６番目のクロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期してクロック信号ＣＬＫｃ、ＣＬＫｄが生成される。７番目および８番目のクロックサイクルも同様に、クロック信号ＣＬＫａ−ｄが順次に生成される。
【０１１１】
データマルチプレクサ３０Ａは、クロック信号ＣＬＫａ−ｄの立ち上がりエッジにそれぞれ同期して内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤ上の読み出しデータを外部データバスＥＸＴＢに順次に伝達する（図１９（ｅ））。そして、外部データバスＥＸＴＢに伝達された読み出しデータは、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジにそれぞれ同期してデータ端子ＤＱから順次に出力される。
【０１１２】
図２０は、図１４に示した半導体メモリＭＥＭの通常動作モードでの書き込み動作の例を示している。図９および図１９と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＤＤＲモード、バースト長ＢＬ＝８に設定されている。書き込みコマンドＷＲと共に供給されるコラムアドレス信号ＣＡＤＬ２−０は”０００”である。
【０１１３】
この例では、図１９の読み出しコマンドＲＤの代わりに書き込みコマンドＷＲが半導体メモリＭＥＭに供給される。また、書き込みコマンドＷＲが供給されるクロック信号ＣＬＫの次のクロック信号ＣＬＫ（４番目のクロック）の立ち上がりエッジに同期して最初の書き込みデータＤ００がデータ端子ＤＱを介して外部データバスＥＸＴＢに供給される（図２０（ａ））。その後、書き込みデータＤ１０、Ｄ２０、Ｄ３０、Ｄ０１、Ｄ１１、Ｄ２１、Ｄ３１は、クロック信号ＣＬＫの立ち下がりエッジおよび立ち上がりエッジに同期して順次にデータ端子ＤＱを介して外部データバスＥＸＴＢに供給される（図２０（ｂ））。
【０１１４】
データマルチプレクサ３０Ａは、クロック信号ＣＬＫａの立ち上がりエッジに同期しておよび外部データバスＥＸＴＢ上の書き込みデータＤ００を内部データバスＤＢＡに伝達する（図２０（ｃ））。同様に、データマルチプレクサ３０Ａは、クロック信号ＣＬＫｂ−ｄの立ち上がりエッジにそれぞれ同期しておよび外部データバスＥＸＴＢ上の書き込みデータＤ１０、Ｄ２０、Ｄ３０を内部データバスＤＢＢ、ＤＢＣ、ＤＢＤに伝達する（図２０（ｄ））。
【０１１５】
バス切替回路３２Ａは、内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤ上の書き込みデータを内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３にそれぞれ伝達する（図２０（ｅ））。メモリブロックＢＬＫ０に対応するライトアンプＷＡ（０）は、内部データバスＤＢ０に伝達される書き込みデータをラッチする（図１０（ｆ））。メモリブロックＢＬＫ１−３に対応するライトアンプＷＡ（０）−（３）は、内部データバスＤＢ１、ＤＢ２、ＤＢ３に伝達される書き込みデータを順次にラッチする（図２０（ｇ））。ライトアンプＷＡにラッチされた書き込みデータは、コラムスイッチＣＳＷおよびビット線ＢＬ（／ＢＬ）を介してメモリセルＭＣに書き込まれる。
【０１１６】
図２１は、図１４に示した半導体メモリＭＥＭの通常動作モードでの読み出し動作の別の例を示している。図１０および図１９と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＳＤＲモード、バースト長ＢＬ＝４、リードレイテンシＲＣＬ＝２に設定されている。４番目のクロックサイクルまでの動作、およびリードアンプＲＡがデータ端子ＤＱ毎に８ビットの読み出しデータをラッチするまでの動作は、クロック信号ＣＬＫ２−４が出力されないことを除き、図１９と同じである。読み出しコマンドＲＤと共に供給されるコラムアドレス信号ＣＡＤＬ２−０は”０００”である。
【０１１７】
リードアンプＲＡは、コラムアドレス信号ＣＡＤＬに対応する読み出しデータを内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３にそれぞれ出力する。ＳＤＲモードでは、リードアンプＲＡは、４番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しデータＤ００を内部データバスＤＢ０に出力する（図２１（ａ））。同様に、リードアンプＲＡは、５番目、６番目および７番目のクロック信号ＣＬＫの立ち下がりエッジに同期して読み出しデータＤ１０、Ｄ２０、Ｄ３０を内部データバスＤＢ１、ＤＢ２、ＤＢ３にそれぞれに出力する（図２１（ｂ））。
【０１１８】
バス切替回路３２Ａは、内部データバスＤＢ０上の読み出しデータを内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤに伝達する（図２１（ｃ））。バス切替回路３２Ａは、内部データバスＤＢ１上の読み出しデータを内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤに伝達する（図２１（ｄ））。内部データバスＤＢ２、ＤＢ３上の読み出しデータも、全ての内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤに伝達される（図２１（ｅ））。なお、通常動作モードかつＳＤＲモードでは、内部データバスＤＢＡ上の読み出しデータのみが、外部データバスＥＸＴＢに接続される。このため、図１７のスイッチ回路ＳＷ３３、ＳＷ３５、ＳＷ３７をオフすることで、読み出しデータが内部データバスＤＢＢ、ＤＢＣ、ＤＢＤに伝達されることを禁止してもよい。
【０１１９】
データマルチプレクサ３０Ａは、クロック信号ＣＬＫａの立ち上がりエッジに同期して内部データバスＤＢＡ上の読み出しデータを外部データバスＥＸＴＢに伝達する（図２１（ｆ））。そして、外部データバスＥＸＴＢに伝達された読み出しデータは、クロック信号ＣＬＫの立ち上がりエッジに同期してデータ端子ＤＱから順次に出力される。
【０１２０】
図２２は、図１４に示した半導体メモリＭＥＭの通常動作モードでの書き込み動作の別の例を示している。図１１および図２０と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＳＤＲモード、バースト長ＢＬ＝４に設定されている。３番目のクロック信号ＣＬＫの立ち上がりエッジまでの動作は、クロック信号ＣＬＫ２−４が出力されないことを除き、図２０と同じである。書き込みコマンドＷＲと共に供給されるコラムアドレス信号ＣＡＤＬ２−０は”０００”である。
【０１２１】
ＳＤＲモードでは、書き込みデータＤ００、Ｄ１０、Ｄ２０、Ｄ３０は、クロック信号ＣＬＫの立ち上がりエッジに同期して順次にデータ端子ＤＱを介して外部データバスＥＸＴＢに供給される（図２２（ａ））。データマルチプレクサ３０Ａは、クロック信号ＣＬＫａの立ち上がりエッジに同期しておよび外部データバスＥＸＴＢ上の書き込みデータＤ００、Ｄ１０、Ｄ２０、Ｄ３０を内部データバスＤＢＡに順次に伝達する（図２２（ｂ））。ＳＤＲモード中に内部データバスＤＢＢ、ＤＢＣ、ＤＢＤを低レベルＬに設定するために、例えば、半導体メモリＭＥＭは、内部データバスＤＢＢ、ＤＢＣ、ＤＢＤをプルダウンする抵抗素子およびスイッチ回路を有している。
【０１２２】
バス切替回路３２Ａは、内部データバスＤＢＡ上の書き込みデータを内部データバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３にそれぞれ伝達する（図２２（ｃ））。メモリブロックＢＬＫ０に対応するライトアンプＷＡ（０）は、内部データバスＤＢ０に伝達される書き込みデータを、３番目のクロック信号ＣＬＫに同期してラッチする（図２２（ｄ））。メモリブロックＢＬＫ１に対応するライトアンプＷＡ（１）は、内部データバスＤＢ１に伝達される書き込みデータを、４番目のクロック信号ＣＬＫに同期してラッチする（図２２（ｅ））。同様に、メモリブロックＢＬＫ２、ＢＬＫ３に対応するライトアンプＷＡ（２）−（３）は、内部データバスＤＢ２、ＤＢ３に伝達される書き込みデータを、３番目、４番目のクロック信号ＣＬＫに同期してラッチする（図２２（ｆ））。ライトアンプＷＡにラッチされた書き込みデータは、コラムスイッチＣＳＷおよびビット線ＢＬ（／ＢＬ）を介してメモリセルＭＣに書き込まれる。
【０１２３】
なお、図２１および図２２に示した通常動作モードかつＳＤＲモードでの読み出し動作および書き込み動作は、図２４に示すように、半導体メモリＭＥＭを試験するときにも使用される。
【０１２４】
図２３は、図１４に示した半導体メモリＭＥＭの試験動作モードでの読み出し動作の例を示している。図１２および図２１と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、ＳＤＲモード、バースト長ＢＬ＝４、リードレイテンシＲＣＬ＝２に設定されている。ノーマルモード信号ＮＲＭＺは低レベルに設定される。テストモード信号ＴＭ２Ｚは高レベルに設定され、テストモード信号ＴＭ３Ｚ、ＴＭ４Ｚは低レベルに設定される。読み出しコマンドＲＤと共に供給されるコラムアドレス信号ＣＡＤＬ２−０は”０００”である。
【０１２５】
図１５に示したクロック切換回路２４Ａは、高レベルのテストモード信号ＴＭ２Ｚを受け、クロック信号ＣＬＫ１をクロック信号ＣＬＫｂとして出力する。クロック信号ＣＬＫａ、ＣＬＫｃ、ＣＬＫｄは、プルダウン抵抗により低レベルに保持される。４番目のクロックサイクルまでの動作、およびリードアンプＲＡから内部データバスＤＢ０−ＤＢ３に読み出しデータが伝達されるまでの動作は、図２１と同じである。
【０１２６】
バス切替回路３２Ａは、内部データバスＤＢ０−ＤＢ３上の読み出しデータを内部データバスＤＢＢのみに伝達する（図２３（ａ、ｂ））。データマルチプレクサ３０Ａは、クロック信号ＣＬＫｂの立ち上がりエッジに同期して内部データバスＤＢＢ上の読み出しデータを外部データバスＥＸＴＢに伝達する（図２３（ｃ））。そして、外部データバスＥＸＴＢに伝達された読み出しデータは、クロック信号ＣＬＫの立ち上がりエッジに同期してデータ端子ＤＱから順次に出力される。
【０１２７】
試験動作モードにおいて、テストモード信号ＴＭ２Ｚが高レベルに設定されているとき、読み出しデータは、内部データバスＤＢＢを含むパスを介してデータ端子ＤＱまで伝達される。これにより、内部データバスＤＢＢを含むパスおよび内部データバスＤＢＢに接続された回路の動作の良否を試験できる。なお、試験動作モードにおいて、テストモード信号ＴＭ３Ｚ（またはＴＭ４Ｚ）が高レベルに設定されているとき、読み出しデータは、内部データバスＤＢＣ（またはＤＢＤ）を含むパスを介してデータ端子ＤＱまで伝達される。これにより、内部データバスＤＢＣ（またはＤＢＤ）を含むパスおよび内部データバスＤＢＣ（またはＤＢＤ）に接続された回路の動作の良否を試験できる。なお、試験動作モードかつＳＤＲモードでの書き込み動作では、読み出し動作と同様に、内部データバスＤＢＢ、ＤＢＣ、ＤＢＤのいずれかが使用され、内部データバスＤＢＡは使用されない。
【０１２８】
図２４は、図１４に示した半導体メモリＭＥＭの試験フローの例を示している。図１３と同じ処理については詳細な説明は省略する。図２４の試験フローは、半導体メモリＭＥＭの製造工程において、図７に示したテストシステムＴＳＹＳを用いて実施される。具体的には、ＬＳＩテスタＴＥＳＴが試験プログラムを実行し、半導体メモリＭＥＭをアクセスすることで実施される。そして、試験フローを実施することで、半導体メモリＭＥＭが製造される。
【０１２９】
まず、処理２００において、半導体メモリＭＥＭの状態は、通常動作モード（ＮＲＭＺ＝高レベル、ＴＭ２Ｚ−４Ｚ＝低レベル）かつＳＤＲモード（ＳＤＲＺ＝高レベル）に設定される。次に、処理２０２において、図２２に示したように書き込み動作が実行され、試験データがメモリセルＭＣに書き込まれる。次に、処理２０４において、図２１に示したように読み出し動作が実行され、試験データがメモリセルＭＣから読み出される。処理２０６において、読み出されたデータは期待値と比較され、内部データバスＤＢＡの良否を含む半導体メモリＭＥＭの良否が判定される。
【０１３０】
次に、処理２０８において、半導体メモリＭＥＭの状態は、試験動作モード（ＮＲＭＺ＝低レベル、ＴＭ２Ｚ＝高レベル、ＴＭ３Ｚ−４Ｚ＝低レベル）かつＳＤＲモード（ＳＤＲＺ＝高レベル）に設定される。次に、処理２１０において、図２３に示したように読み出し動作が実行され、試験データがメモリセルＭＣから読み出される。処理２１２において、読み出されたデータは期待値と比較され、内部データバスＤＢＢの良否を含む半導体メモリＭＥＭの良否が判定される。
【０１３１】
次に、処理２１４において、半導体メモリＭＥＭの状態は、試験動作モード（ＮＲＭＺ＝低レベル、ＴＭ３Ｚ＝高レベル、ＴＭ２Ｚ、４Ｚ＝低レベル）かつＳＤＲモード（ＳＤＲＺ＝高レベル）に設定される。次に、処理２１６において、図２３と同様に読み出し動作が実行され、試験データがメモリセルＭＣから読み出される。処理２１８において、読み出されたデータは期待値と比較され、内部データバスＤＢＣの良否を含む半導体メモリＭＥＭの良否が判定される。
【０１３２】
次に、処理２２０において、半導体メモリＭＥＭの状態は、試験動作モード（ＮＲＭＺ＝低レベル、ＴＭ４Ｚ＝高レベル、ＴＭ２Ｚ−３Ｚ＝低レベル）かつＳＤＲモード（ＳＤＲＺ＝高レベル）に設定される。次に、処理２２２において、図２３と同様に読み出し動作が実行され、試験データがメモリセルＭＣから読み出される。処理２２４において、読み出されたデータは期待値と比較され、内部データバスＤＢＤの良否を含む半導体メモリＭＥＭの良否が判定される。
【０１３３】
処理２０４の読み出し動作は、メモリコア３４の動作試験だけでなく、内部データバスＤＢＡを含むパスおよび内部データバスＤＢＡに接続された回路の評価を兼ねている。処理２１０の読み出し動作は、メモリコア３４の動作試験だけでなく、内部データバスＤＢＢを含むパスおよび内部データバスＤＢＢに接続された回路の評価を兼ねている。同様に、処理２１６、２２２の読み出し動作は、メモリコア３４の動作試験だけでなく、内部データバスＤＢＣ、ＤＢＤを含むパスおよび内部データバスＤＢＣ、ＤＢＤに接続された回路の評価を兼ねている。
【０１３４】
ＳＤＲモードを用いて、半導体メモリＭＥＭのデータパスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤを順次に評価することで、ＳＤＲモードに対応したＬＳＩテスタＴＥＳＴを利用して半導体メモリＭＥＭの試験を実施できる。換言すれば、ＤＤＲモードに対応した高価なＬＳＩテスタＴＥＳＴを用いることなく、半導体メモリＭＥＭの試験を実施できる。
【０１３５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、内部データバスＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤの数と外部データバスＥＸＴＢの数の比が４以上の半導体メモリＭＥＭにおいても、試験において使用されない内部回路や信号線を無くすことができ、半導体メモリＭＥＭの製造コストを削減できる。
【０１３６】
図２５は、別の実施形態の半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリＭＥＭは、通常動作モード中にＤＤＲモードで動作し、試験動作モード中にＳＤＲモードで動作する。これにより、ＳＤＲモードに対応したＬＳＩテスタＴＥＳＴを利用して半導体メモリＭＥＭの試験を実施できる。
【０１３７】
半導体メモリＭＥＭは、図１のモード設定回路１６、クロック生成回路２２、クロック切替回路２４およびバス切替回路３２の代わりに、モード設定回路１６Ｂ、クロック生成回路２２Ｂ、クロック切替回路２４Ｂおよびバス切替回路３２Ｂを有している。その他の構成は、図１と同じである。
【０１３８】
モード設定回路１６Ｂは、図１のモード設定回路１６からモード信号ＳＤＲＺを出力する機能を除き、テストモード信号ＴＭ１Ｚ−２Ｚを出力する機能を追加している。テストモード信号ＴＭ１Ｚ−２Ｚのいずれかは、試験動作モード中に高レベルに設定される。テストモード信号ＴＭ１Ｚが高レベル中、内部データバスＤＢＡ（ＤＢＡ０−３１）を用いて試験が実施される。テストモード信号ＴＭ２Ｚが高レベル中、内部データバスＤＢＢ（ＤＢＢ０−３１）を用いて試験が実施される。半導体メモリＭＥＭは、テストモード信号ＴＭ１Ｚ−２Ｚが共に低レベルのとき、ＤＤＲモードで動作する。半導体メモリＭＥＭは、テストモード信号ＴＭ１Ｚ−２Ｚのいずれかが高レベルのとき、半導体メモリＭＥＭはＳＤＲモードで動作する。
【０１３９】
クロック生成回路２２Ｂは、図１のモード信号ＳＤＲＺを受けることなく、クロック信号ＣＬＫに同期する内部クロック信号ＣＬＫ１と、クロック信号ＣＬＫの位相を反転した内部クロック信号ＣＬＫ２を出力する。クロック切替回路２４Ｂは、テストモード信号ＴＭ１Ｚ−２Ｚが共に低レベルのとき（通常動作モード）、内部クロック信号ＣＬＫ１を内部クロック信号ＣＬＫａとして出力し、内部クロック信号ＣＬＫ２を内部クロック信号ＣＬＫｂとして出力する。クロック切替回路２４Ｂは、テストモード信号ＴＭ１Ｚが高レベルで、テストモード信号ＴＭ２Ｚが低レベルのとき（試験動作モード）、内部クロック信号ＣＬＫ１を内部クロック信号ＣＬＫａとして出力し、内部クロック信号ＣＬＫｂの生成を停止する。クロック切替回路２４Ｂは、テストモード信号ＴＭ２Ｚが高レベルで、テストモード信号ＴＭ１Ｚが低レベルのとき（試験動作モード）、内部クロック信号ＣＬＫ２を内部クロック信号ＣＬＫｂとして出力し、内部クロック信号ＣＬＫａの生成を停止する。
【０１４０】
バス切替回路３２Ｂは、テストモード信号ＴＭ１Ｚが低レベルのとき、内部データバスＯＤＢ（ＯＤＢ０−３１）を内部データバスＤＢＢ（ＤＢＢ０−３１）に接続する。バス切替回路３２Ｂは、テストモード信号ＴＭ１Ｚが高レベルのとき、内部データバスＯＤＢ（ＯＤＢ０−３１）を内部データバスＤＢＡ（ＤＢＡ０−３１）に接続する。バス切替回路３２Ｂは、テストモード信号ＴＭ２Ｚが低レベルのとき、内部データバスＥＤＢ（ＥＤＢ０−３１）を内部データバスＤＢＡ（ＤＢＡ０−３１）に接続する。バス切替回路３２Ｂは、テストモード信号ＴＭ２Ｚが高レベルのとき、内部データバスＥＤＢ（ＥＤＢ０−３１）を内部データバスＤＢＢ（ＤＢＢ０−３１）に接続する。
【０１４１】
図２６は、図２５に示したクロック切替回路２４Ｂの例を示している。クロック切替回路２４Ｂは、テストモード信号ＴＭ１Ｚ−２Ｚに応じてオンまたはオフする３つのスイッチ回路ＳＷ６１−６３を有している。例えば、スイッチ回路ＳＷ６１−６３は、ＣＭＯＳトランスファゲートを有する。スイッチ回路ＳＷ６１は、テストモード信号ＴＭ２Ｚが低レベルのときにオンし、テストモード信号ＴＭ２Ｚが高レベルのときにオフする。スイッチ回路ＳＷ６２は、テストモード信号ＴＭ１Ｚ−２Ｚが共に低レベルのときにオンし、テストモード信号ＴＭ１Ｚ−２Ｚのいずれかが高レベルのときにオフする。スイッチ回路ＳＷ６３は、テストモード信号ＴＭ２Ｚが高レベルのときにオンし、テストモード信号ＴＭ２Ｚが低レベルのときにオフする。スイッチ回路ＳＷ６３がオンしているとき、クロック信号ＣＬＫ２を反転したクロック信号がクロック信号ＣＬＫｂとして伝達される。
【０１４２】
通常動作モード中（ＴＭ１Ｚ−２Ｚ＝低レベル）、スイッチＳＷ６１−６２がオンし、クロック信号ＣＬＫ１、ＣＬＫ２がクロック信号ＣＬＫａ、ＣＬＫｂとしてそれぞれ出力される。試験動作モード中（ＴＭ１Ｚ＝高レベル、ＴＭ２Ｚ＝低レベル）、スイッチＳＷ６１のみがオンし、クロック信号ＣＬＫ１がクロック信号ＣＬＫａとして出力される。クロック信号ＣＬＫｂの生成は禁止される。クロック信号線ＣＬＫｂは、テストモード信号ＴＭ１Ｚ−２Ｚがそれぞれ高レベル、低レベルのとき、例えばプルダウン回路に接続され、低レベルに維持される。また、試験動作モード中（ＴＭ１Ｚ＝低レベル、ＴＭ２Ｚ＝高レベル）、スイッチ回路ＳＷ６３のみがオンし、クロック信号ＣＬＫ２の反転信号がクロック信号ＣＬＫｂとして出力される。クロック信号ＣＬＫａの生成は禁止される。クロック信号線ＣＬＫａは、テストモード信号ＴＭ１Ｚ−２Ｚがそれぞれ低レベル、高レベルのとき、例えばプルダウン回路に接続され、低レベルに維持される。
【０１４３】
図２７は、図２５に示したバス切替回路３２Ｂおよびデータマルチプレクサ３０の例を示している。なお、図２７では、データ端子ＤＱ０に対応する回路のみを示している。データ端子ＤＱ１−３１に対応するバス切替回路３２Ｂおよびデータマルチプレクサ３０も、図２７と同じである。データマルチプレクサ３０は、図５と同じである。
【０１４４】
バス切替回路３２Ｂは、４つのスイッチ回路ＳＷ７１−７４を有している。例えば、スイッチ回路ＳＷ７１−７４は、ＣＭＯＳトランスファゲートを有する。符号Ｎを付けたＣＭＯＳトランスファゲートは、通常動作モード中（ＴＭ１Ｚ−２Ｚ＝低レベル）にオンする。符号Ｔを付けたＣＭＯＳトランスファゲートのいずれかは、試験動作モード中（ＴＭ１Ｚ＝高レベルまたはＴＭ２Ｚ＝高レベル）にオンする。
【０１４５】
図２８は、図２５に示した半導体メモリＭＥＭの試験動作モードでの読み出し動作の例を示している。図１０と同じ動作については詳細な説明は省略する。なお、通常動作モード中の動作（ＤＤＲモード）は、図８および図９と同じである。
【０１４６】
半導体メモリＭＥＭは、バースト長ＢＬ＝４、リードレイテンシＲＣＬ＝２に設定されている。テストモード信号ＴＭ１Ｚは高レベルに設定され、テストモード信号ＴＭ２Ｚは低レベルに設定される。テストモード信号ＴＭ１Ｚが高レベルのとき、半導体メモリＭＥＭはＳＤＲモードで動作する。読み出しコマンドＲＤと共に供給されるコラムアドレス信号ＣＡＤＬ２−０は”０００”である。
【０１４７】
この実施形態では、図２７に示したスイッチ回路ＳＷ７１、７４はオンし、スイッチ回路ＳＷ７２、７３はオフする。これにより、リードアンプＲＡから内部データバスＥＤＢ、ＯＤＢに読み出された読み出しデータＥＤ０、ＯＤ０、ＥＤ１、ＯＤ１は、内部データバスＤＢＡのみに転送される。すなわち、半導体メモリＭＥＭの試験は、ＳＤＲモードで内部データバスＤＢＡのみを使用して実施される。その他の動作は、図１０と同じである。
【０１４８】
図２９は、図２５に示した半導体メモリＭＥＭの試験動作モードでの読み出し動作の別の例を示している。図１２と同じ動作については詳細な説明は省略する。半導体メモリＭＥＭは、バースト長ＢＬ＝４、リードレイテンシＲＣＬ＝２に設定されている。テストモード信号ＴＭ１Ｚは低レベルに設定され、テストモード信号ＴＭ２Ｚは高レベルに設定される。テストモード信号ＴＭ２Ｚが高レベルのとき、半導体メモリＭＥＭはＳＤＲモードで動作する。読み出しコマンドＲＤと共に供給されるコラムアドレス信号ＣＡＤＬ２−０は”０００”である。
【０１４９】
この実施形態では、図２７に示したスイッチ回路ＳＷ７２、７３はオンし、スイッチ回路ＳＷ７１、７４はオフする。これにより、リードアンプＲＡから内部データバスＥＤＢ、ＯＤＢに読み出された読み出しデータＥＤ０、ＯＤ０、ＥＤ１、ＯＤ１は、内部データバスＤＢＢのみに転送される。すなわち、半導体メモリＭＥＭの試験は、ＳＤＲモードで内部データバスＤＢＢのみを使用して実施される。図２９の動作は、図１０と同じである。
【０１５０】
図３０は、図２５に示した半導体メモリＭＥＭの試験フローの例を示している。試験フローを実施することで、半導体メモリＭＥＭが製造される。図１３と同じ処理については、詳細な説明は省略する。図３０の試験フローは、半導体メモリＭＥＭの製造工程において、図７に示したテストシステムＴＳＹＳを用いて実施される。
【０１５１】
まず、処理３００において、半導体メモリＭＥＭの状態は、第１の試験動作モード（ＴＭ１Ｚ＝高レベル、ＴＭ２Ｚ＝低レベル）に設定される。次に、処理３０２、３０４において、書き込み動作および読み出し動作が実行される。処理３０２、３０４は、図１３に示した処理１０２、１０４と同じである。但し、書き込みデータは、内部データバスＤＢＡのみを使用してメモリセルＭＣに書き込まれる。次に、処理３０６において、読み出されたデータは期待値と比較され、内部データバスＤＢＡの良否を含む半導体メモリＭＥＭの良否が判定される。
【０１５２】
次に、処理３０８において、半導体メモリＭＥＭの状態は、第２の試験動作モード（ＴＭ１Ｚ＝低レベル、ＴＭ２Ｚ＝高レベル）に設定される。次に、処理３１０において、読み出し動作が実行される。処理３１０は、図１３に示した処理１１０と同じである。次に、処理３１２において、読み出されたデータは期待値と比較され、内部データバスＤＢＢの良否を含む半導体メモリＭＥＭの良否が判定される。
【０１５３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、通常動作モードとしてＤＤＲモードのみを有する半導体メモリＭＥＭにおいて、内部データバスＤＢＡ、ＤＢＢを交互に用いてＳＤＲモードで試験を実施できる。したがって、データ転送レートを低くして試験を実施するときに、使用されない内部回路や信号線を無くすことができる。この結果、試験コストを削減でき、半導体メモリＭＥＭの製造コストを削減できる。
【０１５４】
なお、上述した示した実施形態は、ＤＤＲ−ＳＤＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ＤＤＲ−ＳＲＡＭやＤＤＲ擬似ＳＲＡＭ等の他の半導体メモリに適用してもよい。このとき、半導体メモリは、少なくとも試験動作モード中にＳＤＲモードで動作する機能を有する。
【０１５５】
上述した示した実施形態では、試験動作モードをモード設定回路１６、１６Ａ、または１６Ｂから出力されるテストモード信号ＴＭＺまたはＴＭ１Ｚ−４Ｚを用いて設定する例について述べた。しかし、例えば、テストモード信号ＴＭＺまたはＴＭ１Ｚ−４Ｚを外部端子を介してＬＳＩテスタＴＥＳＴ等から供給することで、半導体メモリＭＥＭを試験動作モードに設定してもよい。あるいは、ヒューズ回路等のプログラム回路を用いてテストモード信号ＴＭＺまたはＴＭ１Ｚ−４Ｚを生成してもよい。例えば、図１において、プログラム回路がプログラムされる前、高レベルのテストモード信号ＴＭＺがプログラム回路から出力される。プログラム回路のプログラム後（ヒューズカット後）、低レベルのテストモード信号ＴＭＺがプログラム回路から出力される。プログラム回路のプログラム前に、図１３に示した処理１０８から１１２が実施される。プログラム回路のプログラム後に、図１３に示した処理１００から１０６が実施される。
【０１５６】
図１から図３０に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリセルアレイと、
外部データバスの数よりも多い複数の内部データバスであって、第１内部データバスと第２内部データバスとを含む内部データバスと、
前記メモリセルアレイにデータを入力しまたは前記メモリセルアレイから読み出したデータを出力するデータ入出力回路と
を備えた半導体メモリにおいて、
前記データ入出力回路は、
前記第１内部データバス又は第２内部データバスに選択的に前記メモリセルアレイからデータを供給する複数の第１選択回路と、
前記第１内部データバス又は前記第２内部データバスを切り換えて前記外部データバスに接続する第２選択回路と、
テストモード信号に基づいて第１クロック信号又は第２クロック信号を選択的に供給する第３選択回路と
を備えることを特徴とする半導体メモリ。
（付記２）
前記第１クロック信号は前記第１内部データバスを動作させ、
前記第２クロック信号は前記第２内部データバスを動作させ、
前記第２クロック信号は、前記第１クロック信号の反転信号であること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第２選択回路は、
前記第１内部データバスを前記外部データバスに接続するための第１トランスファゲートを有し、
前記第２内部データバスを前記外部データバスに接続するための第２トランスファゲートを有すること
を特徴とする付記１又は付記２に記載の半導体メモリ。
（付記４）
前記第１選択回路は、
前記テストモード信号に基づいて、前記メモリセルアレイからのデータを第１内部データバス又は前記第２内部データバスに供給すること
を特徴とする付記１、付記２又は付記３に記載の半導体メモリ。
（付記５）
前記テストモード信号を前記第３選択回路に供給するテストモード設定回路を備えること
を特徴とする付記１、付記２、付記３又は付記４に記載の半導体メモリ。
（付記６）
前記半導体メモリは、ＤＤＲメモリであること
を特徴とする付記１、付記２、付記３、付記４又は付記５に記載の半導体メモリ。
（付記７）
外部データバスの数よりも多い複数の内部データバスからデータを前記外部データバスに出力し、前記外部データバスから前記複数の内部データバスにデータを入力するデータ入出力回路を備える半導体メモリにおいて、
通常動作時において、第１データを第１クロック信号に基づいて第１内部データバスから前記外部データバスに出力する第１パスと、第２データを第２クロック信号に基づいて第２内部データバスから前記外部データバスに出力する第２パスと、を備え、
試験動作時において、前記第１データを前記第２パスを使用して前記外部データバスに出力すること
を特徴とする半導体メモリ。
（付記８）
前記第２クロック信号は、前記第１クロック信号の反転信号であること
を特徴とする付記７に記載の半導体メモリ。
（付記９）
前記第１データは前記メモリセルアレイの第１領域に格納され、
前記第２データは前記メモリセルアレイの第２領域に格納され、
前記試験動作時において、前記第１データと前記第２データとは前記第２内部データバスを介して前記外部データバスに出力されること
を特徴とする付記７または付記８に記載の半導体メモリ。
（付記１０）
前記半導体メモリは、ＤＤＲメモリであること
を特徴とする付記７、付記８又は付記９に記載の半導体メモリ。
（付記１１）
メモリセルアレイの第１領域に第１データを格納するとともに前記メモリセルアレイの第２領域に第２データを格納し、
テスト信号に基づいて、前記第１データと前記第２データとを第１内部データバスに供給して、前記第１内部データバスに対応する第１クロック信号に基づいて前記第１データと前記第２データとを外部データバスに出力し、
テスト信号に基づいて、前記第１データと前記第２データとを第２内部データバスに供給して、前記第２内部データバスに対応する第２クロック信号に基づいて前記第１データと前記第２データとを前記外部データバスに出力し、
前記第１内部データバスおよび前記第２データバスから前記第１データおよび前記第２データが前記外部データバスに出力される試験を行うことで前記メモリセルアレイを有する半導体メモリを生成すること
を特徴とする半導体メモリの製造方法。
（付記１２）
前記第２クロック信号は、前記第１クロック信号の反転信号であること
を特徴とする付記１１に記載の半導体メモリの製造方法。
（付記１３）
前記内部データバスの数は、前記外部データバスの数よりも多いこと
を特徴とする付記１１又は付記１２に記載の半導体メモリの製造方法。
【０１５７】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【０１５８】
【図１】一実施形態における半導体メモリを示している。
【図２】図１に示したメモリコアの例を示している。
【図３】図１に示したクロック切替回路の例を示している。
【図４】図１に示したクロック生成回路およびクロック切替回路の動作の例を示している。
【図５】図１に示したバス切替回路およびデータマルチプレクサの例を示している。
【図６】図１に示した半導体メモリが搭載されるシステムを示している。
【図７】図１に示した半導体メモリをテストするためのテストシステムを示している。
【図８】図１に示した半導体メモリの通常動作モードでの読み出し動作の例を示している。
【図９】図１に示した半導体メモリの通常動作モードでの書き込み動作の例を示している。
【図１０】図１に示した半導体メモリの通常動作モードでの読み出し動作の別の例を示している。
【図１１】図１に示した半導体メモリの通常動作モードでの書き込み動作の別の例を示している。
【図１２】図１に示した半導体メモリの試験動作モードでの読み出し動作の例を示している。
【図１３】図１に示した半導体メモリの試験フローの例を示している。
【図１４】別の実施形態の半導体メモリを示している。
【図１５】図１４に示したクロック切替回路の例を示している。
【図１６】図１４に示したクロック生成回路およびクロック切替回路の動作の例を示している。
【図１７】図１４に示したバス切替回路の例を示している。
【図１８】図１４に示したデータマルチプレクサの例を示している。
【図１９】図１４に示した半導体メモリの通常動作モードでの読み出し動作の例を示している。
【図２０】図１４に示した半導体メモリの通常動作モードでの書き込み動作の例を示している。
【図２１】図１４に示した半導体メモリの通常動作モードでの読み出し動作の別の例を示している。
【図２２】図１４に示した半導体メモリの通常動作モードでの書き込み動作の別の例を示している。
【図２３】図１４に示した半導体メモリの試験動作モードでの読み出し動作の例を示している。
【図２４】図１４に示した半導体メモリの試験フローの例を示している。
【図２５】別の実施形態の半導体メモリを示している。
【図２６】図２５に示したクロック切替回路の例を示している。
【図２７】図２５に示したバス切替回路およびデータマルチプレクサの例を示している。
【図２８】図２５に示した半導体メモリの試験動作モードでの読み出し動作の例を示している。
【図２９】図２５に示した半導体メモリの試験動作モードでの読み出し動作の別の例を示している。
【図３０】図２５に示した半導体メモリの試験フローの例を示している。
【符号の説明】
【０１５９】
１０‥コマンド入力バッファ；１２‥コマンドデコーダ；１４‥コア制御回路；１６、１６Ａ、１６Ｂ‥モード設定回路；１８‥アドレス入力バッファ；２０‥アドレスラッチ回路；２２、２２Ａ、２２Ｂ‥クロック生成回路；２４、２４Ａ、２４Ｂ‥クロック切替回路；２６‥データ入力バッファ；２８‥データ出力バッファ；３０、３０Ａ‥データマルチプレクサ；３２、３２Ａ、３２Ｂ‥バス切替回路；３４、３４Ａ‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＣＤＥＣ‥コラムデコーダ；ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４‥内部クロック信号；ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃ、ＣＬＫｄ‥内部クロック信号；ＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３‥内部データバス；ＤＢＡ、ＤＢＢ、ＤＢＣ、ＤＢＤ‥内部データバス；ＥＤＢ‥内部データバス；ＥＸＴＢ‥外部データバス；ＯＤＢ‥内部データバス；ＲＡ‥リードアンプ；ＳＡＡ‥センスアンプ領域；ＷＡ‥ライトアンプ；ＷＤＥＣ‥ワードデコーダ
【図１】
2010073257.tif 000003
【図２】
2010073257.tif 000004
【図３】
2010073257.tif 000005
【図４】
2010073257.tif 000006
【図５】
2010073257.tif 000007
【図６】
2010073257.tif 000008
【図７】
2010073257.tif 000009
【図８】
2010073257.tif 000010
【図９】
2010073257.tif 000011
【図１０】
2010073257.tif 000012
【図１１】
2010073257.tif 000013
【図１２】
2010073257.tif 000014
【図１３】
2010073257.tif 000015
【図１４】
2010073257.tif 000016
【図１５】
2010073257.tif 000017
【図１６】
2010073257.tif 000018
【図１７】
2010073257.tif 000019
【図１８】
2010073257.tif 000020
【図１９】
2010073257.tif 000021
【図２０】
2010073257.tif 000022
【図２１】
2010073257.tif 000023
【図２２】
2010073257.tif 000024
【図２３】
2010073257.tif 000025
【図２４】
2010073257.tif 000026
【図２５】
2010073257.tif 000027
【図２６】
2010073257.tif 000028
【図２７】
2010073257.tif 000029
【図２８】
2010073257.tif 000030
【図２９】
2010073257.tif 000031
【図３０】
2010073257.tif 000032