(57)【要約】【課題】本発明は、アンプの帰還率の低下を防ぎつつ、低消費電力を実現できるパイプライン型Ａ／Ｄコンバータを提供することを目的とする。【解決手段】本発明の１つの実施形態は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備える、アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータである。そして、本発明の１つの実施形態に係るパイプライン型Ａ／Ｄコンバータは、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝導関数のステージゲインが２N-K-1で、且つ折返し数が２N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有している。【選択図】図８
2010021918.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された複数のステージと、前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも１つのステージは、Ｎビットの前記副デジタル信号を出力する場合に、伝導関数のステージゲインが２N-K-1で、且つ折返し数が２N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有していることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータであって、
縦列接続された複数のステージと、前記複数のステージのそれぞれから出力される副デジタル信号に基づいて前記デジタル信号を生成するエラー補正回路とを備え、
前記複数のステージのうち少なくとも１つのステージは、同じ伝導関数の折返し回数で、ステージゲインのみ緩和させることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項３】
請求項１に記載のパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、前記アナログ信号を前記副デジタル信号に変換して前記エラー補正回路に出力するサブＡＤ回路と、
前記アナログ信号及び前記サブＡＤ回路で生成された前記副デジタル信号に応じたレベルの副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記ＤＡ回路は、
前記サブＡＤ回路で生成された前記副デジタル信号により前記アナログ信号に応じた基準電圧に接続する複数の容量と、
前記複数の容量の出力を増幅する増幅器と、
前記増幅器の入出力に接続するフィードバック容量とを備え、
前記複数の容量は２N個設けられ、前記フィードバック容量は２K+1個設けられることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項４】
請求項１に記載のパイプライン型Ａ／Ｄコンバータであって、
前記整数Ｋは１であることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項５】
請求項４に記載のパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、前記アナログ信号を前記副デジタル信号に変換して前記エラー補正回路に出力するサブＡＤ回路と、
前記アナログ信号及び前記サブＡＤ回路で生成された前記副デジタル信号に応じたレベルの副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記ＤＡ回路は、
前記サブＡＤ回路で生成された前記副デジタル信号により前記アナログ信号に応じた基準電圧に接続する複数の第１容量と、
前記第１容量の出力を増幅する増幅器と、
前記増幅器の入出力に接続するフィードバック容量とを備え、
前記複数の第１容量は２N-1個設けられ、前記複数の第１容量のうち２個を前記フィードバック容量として利用することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項６】
請求項５に記載のパイプライン型Ａ／Ｄコンバータであって、
０Ｖで充電され、前記複数の第１容量と共に前記基準電圧に接続する第２容量をさらに１個備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項７】
請求項５に記載のパイプライン型Ａ／Ｄコンバータであって、
前記第１容量の半分の容量を有し、予め所定の電圧で充電される第２容量をさらに３個備え、３個の前記第２容量は、いずれか１つが前記複数の第１容量と共に前記基準電圧に接続することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項８】
請求項５に記載のパイプライン型Ａ／Ｄコンバータであって、
前記複数のステージのうち１段目の前記ステージは、前記アナログ信号のレベルが所定の入力電圧範囲を越えたことに応じてオーバーフロー検出信号を出力するオーバーフロー検出信号回路をさらに備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項９】
請求項１に記載のパイプライン型Ａ／Ｄコンバータであって、
前記整数Ｋは２であることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項１０】
請求項９に記載のパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、前記アナログ信号を前記副デジタル信号に変換して前記エラー補正回路に出力するサブＡＤ回路と、
前記アナログ信号及び前記サブＡＤ回路で生成された前記副デジタル信号に応じたレベルの副アナログ信号を生成し、次段の前記ステージに出力するＤＡ回路とを備え、
前記ＤＡ回路は、
前記サブＡＤ回路で生成された前記副デジタル信号により前記アナログ信号に応じた基準電圧に接続する複数の第１容量と、
前記第１容量の出力を増幅する増幅器と、
前記増幅器の入出力に接続するフィードバック容量とを備え、
前記複数の第１容量は２N-1個設けられ、前記複数の第１容量のうち４個を前記フィードバック容量として利用することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項１１】
請求項１０に記載のパイプライン型Ａ／Ｄコンバータであって、
０Ｖで充電され、前記複数の第１容量と共に前記基準電圧に接続する第２容量をさらに３個備えることを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項１２】
請求項１０に記載のパイプライン型Ａ／Ｄコンバータであって、
予め所定の電圧で充電される複数の第２容量をさらに備え、前記複数の第２容量のうちいずれか１つ又は組合せて前記複数の第１容量と共に前記基準電圧に接続することを特徴とするパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに係る発明であって、特に、マルチビットのパイプラインステージを有するパイプライン型Ａ／Ｄコンバータに関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩ技術の発展により、大規模なシステムが１つのＬＳＩ上に搭載することが可能となった。そして、このようなシステムＬＳＩには、アナログ信号の入出力に用いるデータコンバータが必要不可欠となる。特に、システムＬＳＩに用いるＡ／Ｄコンバータは、センサからの信号や画像信号、無線の信号などさまざまな情報が複数入力されることが多くなってきているため、システムＬＳＩには複数のＡ／Ｄコンバータが搭載されることも珍しくない。
【０００３】
システムＬＳＩに複数のＡ／Ｄコンバータを搭載する場合、限られた面積に搭載する必要からパイプラインＡ／Ｄコンバータが近年多く用いられている。このパイプラインＡ／Ｄコンバータは、専有する面積のみならず消費電力でも優れている。そして、更に小面積化や低消費電力化が要求されており、非特許文献１に示すようにマルチビットのパイプラインステージを有するパイプライン型Ａ／Ｄコンバータ（以下、マルチビット型パイプライン型Ａ／Ｄコンバータともいう）が研究開発されている。
【０００４】
このマルチビット型パイプライン型Ａ／Ｄコンバータは、従来からある１．５ビット型パイプラインの延長であり、パイプラインステージの演算を１ビットから複数ビットに拡張したものである。１ステージあたりのビット数が多いため、ステージの段数を短くすることができると共に、容量のミスマッチの影響など、パイプライン構成時に問題となるステージゲインのずれを少なくできる利点を有している。
【０００５】
【非特許文献１】「マルチビット型パイプライン型Ａ／ＤＣの検討（遠藤ら、2006年電子情報通信学会 集積回路研究専門委員会）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このマルチビット型パイプライン型Ａ／Ｄコンバータは、マルチビット化を進めていくと、ステージゲインが増加するため、帰還率が低下する問題があった。帰還率が低下すると、必然的にアンプの出力ノードでのユニティゲイン周波数が高くなり、アンプに高い周波数特性が要求される。そのため、アンプの特性を向上させるために素子サイズが増加し、寄生容量が増加する。また、アンプの消費電流を減らすことができない問題があった。
【０００７】
そこで、本発明は、アンプの帰還率の低下を防ぎつつ、低消費電力を実現できるパイプライン型Ａ／Ｄコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１つの実施形態は、縦列接続された複数のステージと、複数のステージのそれぞれから出力される副デジタル信号に基づいてデジタル信号を生成するエラー補正回路とを備える、アナログ信号をデジタル信号に変換するパイプライン型Ａ／Ｄコンバータである。そして、本発明の１つの実施形態に係るパイプライン型Ａ／Ｄコンバータは、複数のステージのうち少なくとも１つのステージは、Ｎビットの副デジタル信号を出力する場合に、伝導関数のステージゲインが２N-K-1で、且つ折返し数が２N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有している。
【発明の効果】
【０００９】
本発明の１つの実施形態に記載のパイプライン型Ａ／Ｄコンバータは、伝導関数のステージゲインが２N-K-1で、且つ折返し数が２N−２となり、整数Ｋが１≦Ｋ≦Ｎの関係を有しているので、アンプの帰還率の低下を防ぎつつ、低消費電力を実現できる効果を有している。
【発明を実施するための最良の形態】
【００１０】
（実施の形態１）
本実施の形態に係るマルチビット型パイプライン型Ａ／Ｄコンバータ（以下、単にパイプライン型Ａ／Ｄコンバータという）のブロック図を図１に示す。図１に示すパイプライン型Ａ／Ｄコンバータは、縦列接続された７つのステージＳＴ１〜ＳＴ７と、エラー補正回路１とを備える。
【００１１】
初段のステージＳＴ１には、Ａ／Ｄ変換すべきアナログ信号Ａ０が入力される。そして、ステージＳＴ１は、入力されたアナログ信号Ａ０に基づいて３ビットのデジタル信号Ｄ１（３ｂ）を生成し、エラー補正回路１に出力する。また、ステージＳＴ１は、入力されたアナログ信号Ａ０と、生成したデジタル信号Ｄ１とに応じたレベルのアナログ信号Ａ１を生成し、次段のステージＳＴ２に出力する。
【００１２】
２段目のステージＳＴ２は、前段のステージＳＴ１から出力されたアナログ信号Ａ１に基づいて２ビットのデジタル信号Ｄ２（２ｂ）を生成し、エラー補正回路１に出力する。また、ステージＳＴ２は、入力されたアナログ信号Ａ１と、生成したデジタル信号Ｄ２とに応じたレベルのアナログ信号Ａ２を生成し、次段のステージＳＴ３に出力する。３段目から６段目のステージＳＴ３〜ＳＴ６の各々は、ステージＳＴ２と同じ構成である。
【００１３】
終段のステージＳＴ７は、前段のステージＳＴ６からのアナログ信号Ａ６に基づいて３ ビットのデジタル信号Ｄ７（３ｂ）を生成し、エラー補正回路１に出力する。エラー補正回路１は、ステージＳＴ１〜ＳＴ７から出力されたデジタル信号Ｄ１〜Ｄ７に基づいて最終デジタル信号Ｄoutを出力する。
【００１４】
本実施の形態に係るパイプライン型Ａ／Ｄコンバータを構成する各ステージは、図２に示すように、サブＡＤ回路２と、ＭＤＡＣ（Multiplying DAC）と呼ばれるＤ／Ａ回路（ＭＤＡ回路３）とを備えている。図２に示すステージでは、入力されたアナログ信号Ａを、サブＡＤ回路２でデジタル化してデジタル信号Ｄを出力する。サブＡＤ回路２で変換できる精度は数ビット程度であるので、変換されたデジタル信号Ｄは、入力されるアナログ信号Ａと大きな隔たりがある。
【００１５】
そこで、ＭＤＡ回路３では、デジタル信号Ｄとアナログ信号Ａとに基づき、サブＡＤ回路２で変換したデジタル分に相当するアナログ値をアナログ信号Ａから引き、サブＡＤ回路２で変換しきれなかった変換誤差分（アナログ値）を求める。さらに、ＭＤＡ回路３では、得られた変換誤差分を所定のステージゲイン（２〜数倍）倍することで、後段のステージで変換し易く増幅している。
【００１６】
以上のような動作を行うパイプライン型Ａ／Ｄコンバータでは、入出力の関係を図３に示す伝達関数として表すことができる。図３に示す伝達関数は、横軸がパイプライン型Ａ／Ｄコンバータに入力される信号のレベルで、縦軸がパイプライン型Ａ／Ｄコンバータから出力される信号のレベルである。
【００１７】
具体的に、図３に示す伝達関数は、本実施の形態の前提となるパイプライン型Ａ／Ｄコンバータの伝達関数であり、当該パイプライン型Ａ／Ｄコンバータのステージ構成を図４に示す。図４に示すサブＡＤ回路２は、基準電圧発生回路２０、コンパレータ２１〜２６、およびエンコーダ２７を備えている。この基準電圧発生回路２０は、直列接続された１６個の抵抗素子２０ａを含み、基準電圧＋Ｖref，−Ｖrefを分圧してコンパレータ２１〜２６に供給する電圧を生成する。なお、１６個の抵抗素子３０ａの抵抗値は全て等しいものとしている。
【００１８】
コンパレータ２１〜２６のそれぞれは、準電圧発生回路２０で分圧された電圧と入力信号Ｖinとを比較し、当該結果をエンコーダ２７及びＭＤＡ回路３に出力する。エンコーダ２７は、コンパレータ２１〜２６の出力結果に基づいて３ビットのデジタル信号を生成し、エラー補正回路１に出力する。
【００１９】
図４に示すＭＤＡ回路３は、スイッチ３０，３１、容量Ｃｓ１〜Ｃｓ８、アンプ３２、フィードバック容量Ｃｆ１，Ｃｆ２を備えている。スイッチ３０は、コンパレータ２１〜２６の出力結果に基づいて制御され、基準電圧＋Ｖref，−Ｖrefのいずれかに切り換える。スイッチ３１は、入力信号Ｖinとそれぞれのスイッチ３０から出力された基準電圧Ｖref1〜Ｖref8とを切り換える。
【００２０】
図４に示すＮビットのマルチビットステージを持つパイプライン型Ａ／Ｄコンバータでは、図３に示す伝達関数のように２N-1倍のステージゲインと、２N−２個の折返しを持つ。なお、図３，４では、Ｎ＝３としており、ステージゲインは４倍、折返し数は６個となる。
【００２１】
図４に示した３ビットのマルチビットステージは、電荷伝送型と呼ばれるものである。この電荷伝送型であるＮビットのマルチビットステージのＭＤＡ回路３に関する回路図を図５に示す。図５に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N個の容量Ｃｓ１〜Ｃｓｋ（ｋ＝２N）にスイッチ３１を用いて信号振幅に応じた電荷を蓄える。その後、図４に示すようなサブＡＤ回路２内にある２N−２個のコンパレータの働きにより、入力信号Ｖinに応じた基準電圧＋Ｖref，−Ｖrefが接続され、容量Ｃｓ１〜Ｃｓｋの入力側の電位は変化する。なお、容量Ｃｓ１〜Ｃｓｋのうちコンパレータに接続される２N−２個は、コンパレータの結果により接続する基準電圧が変化するが、残りの２個はそれぞれ一定の基準電圧に接続される。
【００２２】
容量Ｃｓ１〜Ｃｓｋの電荷は、アンプ３２の入出力に接続された２個のフィードバック容量Ｃｆ１，Ｃｆ２に転送される。これにより、アンプ３２の出力信号Ｖoutには、入力信号Ｖinを２N-1倍した電位と、容量Ｃｓ１〜Ｃｓｋが接続した基準電位を組み合わせた和の電位とが発生する。具体的には、Ｖout＝２N-1・Ｖin−ｍ・Ｖref／２となる。なお、ｍは、基準電圧＋Ｖrefに接続したスイッチ３１の数から基準電圧−Ｖrefに接続したスイッチ３１の数を引いた値である。
【００２３】
一方、図４に示した３ビットのマルチビットステージ以外に、図６に示すフリップアラウンド型のマルチビットステージがある。図６に示すサブＡＤ回路２は、図４と同様に基準電圧発生回路２０、コンパレータ２１〜２６、およびエンコーダ２７を備えると共に、２個のコンパレータ２１〜２６に対して２ビットエンコーダ２８ａ，２８ｂ，２８ｃを備えている。さらに、図６に示すＭＤＡ回路３は、スイッチ３０の代わりに２ビットエンコーダ２８ａ，２８ｂ，２８ｃの出力結果に基づき制御させるスイッチ３３を備えると共に，スイッチ３１、容量Ｃｓ１〜Ｃｓ３、アンプ３２、フィードバック容量Ｃｆを備えている。
【００２４】
このフリップアラウンド型であるＮビットのマルチビットステージのＭＤＡ回路３に関する回路図を図７に示す。図７に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N-1個の容量Ｃｓ１〜Ｃｓｋ−１，Ｃｆ（ｋ＝２N-1）にスイッチ３１を用いて信号振幅に応じた電荷を蓄える。このうち、１個の容量Ｃｆは、アンプ３２の入出力に接続することでフィードバック容量として機能する。残りの容量Ｃｓ１〜Ｃｓｋ−１は、サブＡＤ回路２内にある２N−２個のコンパレータ及び２ビットエンコーダの働きにより、入力信号Ｖinに応じた基準電圧＋Ｖref，−Ｖrefが接続され、容量Ｃｓ１〜Ｃｓｋ−１の入力側の電位は変化する。
【００２５】
容量Ｃｓ１〜Ｃｓｋ−１の電荷は、アンプ３２の入出力に接続されたフィードバック容量Ｃｆに転送される。これにより、アンプ３２の出力信号Ｖoutには、入力信号Ｖinを２N-1倍した電位と、容量Ｃｓ１〜Ｃｓｋが接続した基準電位を組み合わせた和の電位とが発生する。具体的には、Ｖout＝２N-1・Ｖin−ｍ・Ｖrefとなる。なお、ｍは、基準電圧＋Ｖrefに接続したスイッチ３１の数から基準電圧−Ｖrefに接続したスイッチ３１の数を引いた値である。
【００２６】
以上のように、本実施の形態の前提となるパイプライン型Ａ／Ｄコンバータでは、入力振幅と出力振幅を同一にするためにステージゲインを２N-1倍にする必要があり、信号の増幅する分、アンプ３２の帰還率が低下し、アンプ３２の出力ノードでのユニティゲイン周波数を高める必要があり、高い周波数特性が要求される。そのため、アンプ３２の入力部の寄生容量の効果もあいまって、本実施の形態の前提となるパイプライン型Ａ／Ｄコンバータは、アンプ３２の消費電流が大きくなり、低消費電力化の実現を妨げていた。
【００２７】
ここで、帰還率は数１と表され、アンプ３２の入力部の寄生容量Ｃparaにより影響を受ける。そのため、アンプ３２の周波数特性を向上させると、同時に素子サイズが増加し、寄生容量Ｃparaも増加する。また、数１から分かるようにフィードバック容量Ｃｆが小さくなると、寄生容量Ｃparaの影響が大きくなるので、帰還率が低下する。
【００２８】
【数１】
2010021918.tif 000003
【００２９】
そこで、本実施の形態に係る電荷伝送型のパイプライン型Ａ／ＤコンバータにおけるＭＤＡ回路３の回路図を図８に示す。図８に示す回路図は、図４に示すステージの破線で囲った部分３８に対応し、他の部分の構成は図１や図４に示した構成と同じであるため詳細な説明は省略する。
【００３０】
図８に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N個の容量Ｃｓ１〜Ｃｓｋ（ｋ＝２N）と、入力信号Ｖinと基準電圧Ｖref1〜Ｖrefkとを切り換えるスイッチ３１と、アンプ３２と、アンプ３２の入出力に設けられた４個のフィードバック容量Ｃｆ１〜Ｃｆ４とを備えている。
【００３１】
そして、図８に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N個の容量Ｃｓ１〜Ｃｓｋ（ｋ＝２N）にスイッチ３１を用いて信号振幅に応じた電荷を蓄える。その後、図４に示すようなサブＡＤ回路２内にある２N−２個のコンパレータの働きにより、入力信号Ｖinに応じた基準電圧＋Ｖref，−Ｖrefが接続され、容量Ｃｓ１〜Ｃｓｋの入力側の電位は変化する。なお、容量Ｃｓ１〜Ｃｓｋのうちコンパレータに接続される２N−２個は、コンパレータの結果により接続する基準電圧が変化するが、残りの２個はそれぞれ一定の基準電圧に接続される。
【００３２】
容量Ｃｓ１〜Ｃｓｋの電荷は、アンプ３２の入出力に接続された４個のフィードバック容量Ｃｆ１〜Ｃｆ４に転送される。これにより、アンプ３２の出力信号Ｖoutには、入力信号Ｖinを２N-2倍した電位と、容量Ｃｓ１〜Ｃｓｋが接続した基準電位を組み合わせた和の電位とが発生する。具体的には、Ｖout＝２N-2・Ｖin−ｍ・Ｖref／２となる。なお、ｍは、基準電圧＋Ｖrefに接続したスイッチ３１の数から基準電圧−Ｖrefに接続したスイッチ３１の数を引いた値である。
【００３３】
なお、図８に示すＭＤＡ回路３に基づく伝達関数は、図９に示す関数になる。また、図９に示す伝達関数は、図３に示す伝達関数と同様にＮ＝３とした場合の伝達関数である。図９に示す伝達関数は、図３に示す伝達関数に対して折返し回数は同じ６回と維持しつつ、ステージゲインを１／２に緩和している。つまり、本実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、折返し数を２N−２個に維持しつつ、ステージゲインを２N-1から２N-2へと緩和している。そのため、数２に示すようにアンプ３２の帰還率は、数１に比べて低下することを防ぐことができ、消費電流を小さくできる。
【００３４】
【数２】
2010021918.tif 000004
【００３５】
また、本実施の形態に係る別の電荷伝送型のパイプライン型Ａ／ＤコンバータにおけるＭＤＡ回路３の回路図を図１０に示す。図１０に示す回路図は、図４に示すステージの破線で囲った部分３８に対応し、他の部分の構成は図１や図４に示した構成と同じであるため詳細な説明は省略する。
【００３６】
図１０に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N個の容量Ｃｓ１〜Ｃｓｋ（ｋ＝２N）と、入力信号Ｖinと基準電圧Ｖref1〜Ｖrefkとを切り換えるスイッチ３１と、アンプ３２と、アンプ３２の入出力に設けられた８個のフィードバック容量Ｃｆ１〜Ｃｆ８とを備えている。
【００３７】
そして、図１０に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N個の容量Ｃｓ１〜Ｃｓｋ（ｋ＝２N）にスイッチ３１を用いて信号振幅に応じた電荷を蓄える。その後、図４に示すようなサブＡＤ回路２内にある２N−２個のコンパレータの働きにより、入力信号Ｖinに応じた基準電圧＋Ｖref，−Ｖrefが接続され、容量Ｃｓ１〜Ｃｓｋの入力側の電位は変化する。なお、容量Ｃｓ１〜Ｃｓｋのうちコンパレータに接続される２N−２個は、コンパレータの結果により接続する基準電圧が変化するが、残りの２個はそれぞれ一定の基準電圧に接続される。
【００３８】
容量Ｃｓ１〜Ｃｓｋの電荷は、アンプ３２の入出力に接続された８個のフィードバック容量Ｃｆ１〜Ｃｆ８に転送される。これにより、アンプ３２の出力信号Ｖoutには、入力信号Ｖinを２N-3倍した電位と、容量Ｃｓ１〜Ｃｓｋが接続した基準電位を組み合わせた和の電位とが発生する。具体的には、Ｖout＝２N-3・Ｖin−ｍ・Ｖref／２となる。なお、ｍは、基準電圧＋Ｖrefに接続したスイッチ３１の数から基準電圧−Ｖrefに接続したスイッチ３１の数を引いた値である。
【００３９】
なお、図１０に示すＭＤＡ回路３に基づく伝達関数は、図１１に示す関数になる。また、図１１に示す伝達関数は、図３に示す伝達関数と同様にＮ＝３とした場合の伝達関数である。図１１に示す伝達関数は、図３に示す伝達関数に対して折返し回数は同じ６回と維持しつつ、ステージゲインを１／４に緩和している。つまり、本実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、折返し数を２N−２個に維持しつつ、ステージゲインを２N-1から２N-3へと緩和している。そのため、数３に示すようにアンプ３２の帰還率は、数１に比べて低下することを防ぐことができ、消費電流を小さくできる。
【００４０】
【数３】
2010021918.tif 000005
【００４１】
ここで、図８及び図１０に示すＭＤＡ回路３に基づき、本実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成をより一般化すると、ＭＤＡ回路３は容量を２N個、フィードバック容量を２K+1個設けることで、折返し数を２N−２に維持しつつ、伝導関数のステージゲインを２N-K-1とすることができる。なお、Ｋは、１≦Ｋ≦Ｎの関係を有する整数である。なお、図８に示すＭＤＡ回路３は、Ｋ＝１とした場合で、図１０に示すＭＤＡ回路３は、Ｋ＝２とした場合である。
【００４２】
（実施の形態２）
本実施の形態に係るフリップアラウンド型のパイプライン型Ａ／ＤコンバータにおけるＭＤＡ回路３の回路図を図１２に示す。図１２に示す回路図は、図６に示すステージの破線で囲った部分３８に対応し、他の部分の構成は図１や図６に示した構成と同じであるため詳細な説明は省略する。
【００４３】
図１２に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N-1個の容量Ｃｓ１〜Ｃｓｋ−２（ｋ＝２N-1），Ｃｆ１，Ｃｆ２と、入力信号Ｖinと基準電圧Ｖref1〜Ｖrefn-1とを切り換えるスイッチ３１と、アンプ３２と、容量Ｃｘ１とを備えている。なお、容量Ｃｆ１，Ｃｆ２は、アンプ３２の入出力に設けられフィードバック容量として機能する。また、容量Ｃｘ１は０Ｖに充電されている。
【００４４】
そして、図１２に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N-1個の容量Ｃｓ１〜Ｃｓｋ−２（ｋ＝２N-1），Ｃｆ１，Ｃｆ２にスイッチ３１を用いて信号振幅に応じた電荷を蓄える。その後、図６に示すようなサブＡＤ回路２内にある２N−２個のコンパレータ及び２ビットエンコーダの働きにより、入力信号Ｖinに応じた基準電圧＋Ｖref，−Ｖrefが接続され、容量Ｃｓ１〜Ｃｓｋ−２，Ｃｘ１の入力側の電位は変化する。
【００４５】
容量Ｃｓ１〜Ｃｓｋ−２の電荷は、アンプ３２の入出力に接続された２個のフィードバック容量Ｃｆ１，Ｃｆ２に転送される。これにより、アンプ３２の出力信号Ｖoutには、入力信号Ｖinを２N-2倍した電位と、容量Ｃｓ１〜Ｃｓｋ−２，Ｃｘ１が接続した基準電位を組み合わせた和の電位とが発生する。具体的には、Ｖout＝２N-2・Ｖin−ｍ・Ｖrefとなる。なお、ｍは、基準電圧＋Ｖrefに接続したスイッチ３１の数から基準電圧−Ｖrefに接続したスイッチ３１の数を引いた値である。
【００４６】
図１２に示すＭＤＡ回路３の帰還率は、数４となり数１に比べて高くなるため、消費電流を少なくすることができる。
【００４７】
【数４】
2010021918.tif 000006
【００４８】
次に、本実施の形態に係る別のフリップアラウンド型のパイプライン型Ａ／ＤコンバータにおけるＭＤＡ回路３の回路図を図１３に示す。図１３に示す回路図は、図６に示すステージの破線で囲った部分３８に対応し、他の部分の構成は図１や図６に示した構成と同じであるため詳細な説明は省略する。
【００４９】
図１３に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N-1個の容量Ｃｓ１〜Ｃｓｋ−４（ｋ＝２N-1），Ｃｆ１〜Ｃｆ４と、入力信号Ｖinと基準電圧Ｖref1〜Ｖrefn-4，Ｖrefx1〜Ｖrefx3とを切り換えるスイッチ３１と、アンプ３２と、容量Ｃｘ１〜Ｃｘ３とを備えている。なお、容量Ｃｆ１〜Ｃｆ４は、アンプ３２の入出力に設けられフィードバック容量として機能する。また、容量Ｃｘ１〜Ｃｘ３は０Ｖに充電されている。
【００５０】
そして、図１３に示すＭＤＡ回路３は、アンプ３２の入力側に設置した２N-1個の容量Ｃｓ１〜Ｃｓｋ−４（ｋ＝２N-1），Ｃｆ１〜Ｃｆ４にスイッチ３１を用いて信号振幅に応じた電荷を蓄える。その後、図６に示すようなサブＡＤ回路２内にある２N−２個のコンパレータ及び２ビットエンコーダの働きにより、入力信号Ｖinに応じた基準電圧＋Ｖref，−Ｖrefが接続され、容量Ｃｓ１〜Ｃｓｋ−４，Ｃｘ１〜Ｃｘ３の入力側の電位は変化する。
【００５１】
容量Ｃｓ１〜Ｃｓｋ−４の電荷は、アンプ３２の入出力に接続された４個のフィードバック容量Ｃｆ１〜Ｃｆ４に転送される。これにより、アンプ３２の出力信号Ｖoutには、入力信号Ｖinを２N-3倍した電位と、容量Ｃｓ１〜Ｃｓｋ−４，Ｃｘ１〜Ｃｘ３が接続した基準電位を組み合わせた和の電位とが発生する。具体的には、Ｖout＝２N-3・Ｖin−ｍ・Ｖrefとなる。なお、ｍは、基準電圧＋Ｖrefに接続したスイッチ３１の数から基準電圧−Ｖrefに接続したスイッチ３１の数を引いた値である。
【００５２】
図１３に示すＭＤＡ回路３の帰還率は、数５となり数１に比べて高くなるため、消費電流を少なくすることができる。
【００５３】
【数５】
2010021918.tif 000007
【００５４】
ここで、図１２及び図１３に示すＭＤＡ回路３に基づき、本実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成をより一般化すると、ＭＤＡ回路３は容量を２N-1個のうち２K個の容量をアンプ３２の入出力に繋ぎ、フィードバック容量として機能させることで、折返し数を２N−２に維持しつつ、伝導関数のステージゲインを２N-K-1とすることができる。なお、Ｋは、１≦Ｋ≦Ｎの関係を有する整数である。なお、図１２に示すＭＤＡ回路３は、Ｋ＝１とした場合で、図１３に示すＭＤＡ回路３は、Ｋ＝２とした場合である。
【００５５】
（実施の形態３）
本実施の形態に係るパイプライン型Ａ／Ｄコンバータは、図１３に示したＭＤＡ回路３を図１４に示すＭＤＡ回路３に変更した以外は、実施の形態２に示したフリップアラウンド型のパイプライン型Ａ／Ｄコンバータである。そのため、本実施の形態に係るパイプライン型Ａ／Ｄコンバータについて、図１４に示すＭＤＡ回路３以外の説明は省略する。
【００５６】
実施の形態２の図１３に示したＭＤＡ回路３では、０Ｖに充電した３個の容量Ｃｘ１〜３が接続されていた。このため、アンプ３２の入力ノードに接続する容量が図５に示したＭＤＡ回路３よりも増えるので、帰還率の向上を抑制していた。そこで、本実施の形態の図１４に示すＭＤＡ回路３では、さらなる帰還率の向上を図るために、容量Ｃｘ１の代わりに容量Ｃｘ１ａ〜ｃを設け、容量Ｃｘ２を削除している。なお、容量Ｃｘ１ａは基準電圧−Ｖrefに充電され、容量Ｃｘ１ｂは０Ｖに充電され、容量Ｃｘ１ｃは基準電圧＋Ｖrefにそれぞれ充電されている。
【００５７】
具体的に、図１４に示すＭＤＡ回路３の動作を説明する。まず、図１３に示したＭＤＡ回路３では、入力信号Ｖinに接続されていない容量として容量Ｃｘ１〜３の３つがある。これらの容量Ｃｘ１〜３は、サンプリング時、ＧＮＤに接続され、電荷が０となっている。一方、容量Ｃｘ１〜３は、ホールド時、対応した基準電圧Ｖrefx1〜3のそれぞれに接続されることにより、電荷の移動が促されて所定の演算を行っている。
【００５８】
容量Ｃｘ１〜３の動作を更に詳しく説明する。図１５（ａ）は、容量Ｃｘ１〜３の部分を取り出した図である。図１５（ａ）では、スイッチ３１の切替前後（サンプルリング時からホールド時への変化時）に３つの容量の入力部で発生する電位変化に容量値Ｃを乗じたものが、電荷の変化としてアンプ３２に伝えられる。つまり、図１５（ａ）では、−Ｃ・（Ｖrefx1＋Ｖrefx2＋Ｖrefx3）の電荷がアンプ３２に出力される。なお、上記の演算が電位の変化のみに依存することから、図１５（ｂ）のようにホールド時ＧＮＤに接続され、サンプリング時対応した基準電圧Ｖrefx1〜3のそれぞれに接続される構成でも同様の結果を得ることができる。
【００５９】
さらに、図１５（ａ）と図１５（ｂ）とを組み合わせて、図１６（ａ）のような演算を行っても良い。図１６（ａ）では、サンプリング時基準電圧−Ｖrefx2に、ホールド時基準電圧Ｖrefx1にそれぞれ接続される容量Ｃｘ１と、サンプリング時ＧＮＤに、ホールド時基準電圧Ｖrefx3にそれぞれ接続される容量Ｃｘ３とを備える。そのため、図１６（ａ）では、アンプ３２に接続する容量の数が３個から２個に減少させることができるため、アンプ３２の入力部に接続する容量が減り、帰還率を向上することができる。
【００６０】
しかし、図１６（ａ）の構成では、サンプリング時に基準電圧−Ｖrefx2の値が分かっている必要がある。通常、パイプライン型Ａ／Ｄコンバータでは、ＭＤＡ回路３のサンプリング時に、サブＡＤ回路の容量に接続する基準電圧Ｖrefの値を０，±Ｖrefの中から決定するので、サンプリング時に基準電圧Ｖrefの値は分からない。
【００６１】
そこで、図１６（ｂ）や図１６（ｃ）の構成を採用することができる。図１６（ｂ）は、図１６（ａ）の容量Ｃｘ１だけを抜粋した回路で、基準電圧−Ｖrefx2の値が決まる前に先読みして容量Ｃｘ１に０，±Ｖrefの電荷を充電しておく構成である。また、図１６（ｃ）は、３つの容量Ｃｘ１ａ〜ｃを用意し、サンプリング時にそれぞれ＋Ｖref，０，−Ｖrefの電位を充電しておく、その後基準電圧−Ｖrefx2の値が決定したときにいずれかの容量Ｃｘ１ａ〜ｃを用いる。つまり、基準電圧−Ｖrefx2が＋Ｖrefであったとき容量Ｃｘ１ａを、基準電圧−Ｖrefx2が０であったとき容量Ｃｘ１ｂを、基準電圧−Ｖrefx2が−Ｖrefであったとき容量Ｃｘ１ｃを用いる。
【００６２】
具体的な動作としては、基準電圧−Ｖrefx2の値に応じた電位を充電している容量に接続するいずれかのスイッチ３１を基準電圧Ｖrefx1に切替え、他のスイッチ３１はＯＰＥＮ状態にする。例えば、基準電圧−Ｖrefx2の値が＋Ｖrefである場合図１６（ｃ）は図１６（ｄ）となり、容量Ｃｘ１ａに接続されるスイッチ３１のみが切替わり、基準電圧Ｖrefx1と接続される。他の容量Ｃｘ１ｂ，ｃはＯＰＥＮ状態にする。この動作で、容量Ｃｘ１ａのみで電荷の移動が発生し、−Ｃ・（Ｖrefx1−Ｖref）＝−Ｃ・（Ｖrefx1＋Ｖrefx2）の電荷が伝送される。これは、図１５（ａ）で起こる電荷の移動と等しい。なお、容量Ｃｘ１ｂ，ｃもアンプ３２に接続されているが、スイッチがＯＰＥＮ状態なので電荷の変化が発生せず、影響を及ぼさない。また、容量Ｃｘ１ｂ，ｃの入力端がＯＰＥＮ状態であるので、帰還率にも影響を及ぼさない。
【００６３】
図１４に示すＭＤＡ回路３では、図１６（ｃ）に示す容量Ｃｘ１ａ〜ｃの構成を採用している。そのため、本実施の形態に係るＭＤＡ回路３では、実施の形態２に係るＭＤＡ回路３に比べ、アンプ３２の入力部に接続する容量の総容量値が減るため、帰還率が数６に示すように上昇する。
【００６４】
【数６】
2010021918.tif 000008
【００６５】
（実施の形態４）
本実施の形態に係るパイプライン型Ａ／Ｄコンバータは、図１２に示したＭＤＡ回路３を図１７に示すＭＤＡ回路３に変更した以外は、実施の形態２に示したフリップアラウンド型のパイプライン型Ａ／Ｄコンバータである。そのため、本実施の形態に係るパイプライン型Ａ／Ｄコンバータについて、図１４に示すＭＤＡ回路３以外の説明は省略する。また、実施の形態３で説明した容量の構成を、図１２に示したＭＤＡ回路３に展開した構成である。
【００６６】
図１２に示したＭＤＡ回路３では、０Ｖに充電した１個の容量Ｃｘ１が接続されていた。このため、アンプ３２の入力ノードに接続する容量が図５に示したＭＤＡ回路３よりも増えるので、帰還率の向上を抑制していた。そこで、本実施の形態の図１７に示すＭＤＡ回路３では、さらなる帰還率の向上を図るために、容量Ｃｘ１の代わりに容量Ｃｈ０〜２を設けている。なお、容量Ｃｈ０は基準電圧−Ｖrefに充電され、容量Ｃｈ１は０Ｖに充電され、容量Ｃｈ２は基準電圧＋Ｖrefにそれぞれ充電されている。
【００６７】
なお、実施の形態３では、容量Ｃｘ１〜３の３つの容量を備えた図１３に示したＭＤＡ回路３に対して改善を行ったが、本実施の形態では容量Ｃｘ１の１つの容量を備えた図１２に示したＭＤＡ回路３に対して改善を行う点で異なっている。そこで、本実施の形態では、図１７に示す容量Ｃｈ０〜２は容量Ｃｘ１の半分の容量値である。つまり、図１８（ａ）に示す容量Ｃｘ１を図１８（ｂ）に示す容量Ｃｈａ，ｂの２つに分割する。これらの容量Ｃｈａ，ｂの接続により、実施の形態３で説明した演算を図１８（ｃ）（図１６（ｂ）と等価な演算）に示すように行える。
【００６８】
図１８（ｃ）では、図１８（ａ）に対し、容量値が半分（例えば、容量Ｃｘ１の容量値をＣとすると容量Ｃｈａ等の容量値はＣ／２となる）になっていることにため、アンプ３２に接続される容量が減り、帰還率が向上する。ただし、図１８（ｃ）でも、実施の形態３で説明したように、実現するために容量Ｃｈ０〜２を用意して、図１８（ｄ）（図１６（ｃ）と等価な演算）のように構成する。
【００６９】
図１８（ｄ）は、３つの容量Ｃｈ０〜２を用意し、サンプリング時にそれぞれ＋Ｖref，０，−Ｖrefの電位を充電しておく、その後基準電圧−Ｖrefx1の値が決定したときにいずれかの容量Ｃｈ０〜２を用いる。つまり、基準電圧−Ｖrefx1が＋Ｖrefであったとき容量Ｃｈ０を、基準電圧−Ｖrefx1が０であったとき容量Ｃｈ１を、基準電圧−Ｖrefx1が−Ｖrefであったとき容量Ｃｈ２を用いる。
【００７０】
具体的な動作としては、基準電圧−Ｖrefx1の値に応じた電位を充電している容量に接続するいずれかのスイッチ３１を基準電圧Ｖrefx1に切替え、他のスイッチ３１はＯＰＥＮ状態にする。例えば、基準電圧−Ｖrefx1の値が＋Ｖrefである場合図１８（ｄ）は図１８（ｅ）となり、容量Ｃｈ０に接続されるスイッチ３１のみが切替わり、基準電圧Ｖrefx1と接続される。他の容量Ｃｈ１，２はＯＰＥＮ状態にする。この動作で、容量Ｃｈ０のみで電荷の移動が発生し、−（Ｃ／２）・（Ｖrefx1＋ＶrefX1）＝−Ｃ・Ｖrefの電荷が伝送される。これは、図１８（ａ）で起こる電荷の移動と等しい。なお、容量Ｃｈ１，２もアンプ３２に接続されているが、スイッチがＯＰＥＮ状態なので電荷の変化が発生せず、影響を及ぼさない。また、容量Ｃｈ１，２の入力端がＯＰＥＮ状態であるので、帰還率にも影響を及ぼさない。
【００７１】
図１７に示すＭＤＡ回路３では、図１８（ｄ）に示す容量Ｃｈ０〜２の構成を採用している。そのため、本実施の形態に係るＭＤＡ回路３では、実施の形態２に係るＭＤＡ回路３に比べ、アンプ３２の入力部に接続する容量の総容量値が減るため、帰還率が数７に示すように上昇する。
【００７２】
【数７】
2010021918.tif 000009
【００７３】
（実施の形態５）
本実施の形態に係るパイプライン型Ａ／Ｄコンバータは、図１４に示したＭＤＡ回路３を図１９に示すＭＤＡ回路３に変更した以外は、実施の形態３に示したフリップアラウンド型のパイプライン型Ａ／Ｄコンバータである。そのため、本実施の形態に係るパイプライン型Ａ／Ｄコンバータについて、図１９に示すＭＤＡ回路３以外の説明は省略する。また、本実施の形態の容量の構成は、図１４に示したＭＤＡ回路３と図１７に示したＭＤＡ回路３とを組み合わせた構成である。
【００７４】
図１４に示したＭＤＡ回路３では、１つめの基準信号に接続する容量Ｃｘ３は常に０Ｖに接続されていた。しかし、図１９に示すＭＤＡ回路では、容量Ｃｘ３の代わりに図１７に示した容量値を半分にした容量Ｃｈ０〜２を３つ用意し、それぞれの容量Ｃｈ０〜２に予め所定の電位Ｖrefを充電しておく。基準電圧Ｖrefx3の値がサブＡＤ回路により決定されたとき、容量Ｃｈ０〜２のうち対応する容量を基準電圧Ｖrefx3に接続し、他の容量の入力部のＯＰＥＮ状態にする。これにより、図１９に示すＭＤＡ回路では、帰還率に影響するアンプ３２の入力部に接続する容量の総容量値を図１４に示したＭＤＡ回路３よりも少なくすることができ、数７に示すように帰還率の向上と消費電流の低減を図ることができる。
【００７５】
【数８】
2010021918.tif 000010
【００７６】
（実施の形態６）
図１４に示したＭＤＡ回路３では、４つの容量Ｃｘ１ａ〜ｃ，Ｃｘ３の一方の端は必ずアンプ３２の入力端子に接続していた。しかし、本実施の形態に係るパイプライン型Ａ／Ｄコンバータに採用するＭＤＡ回路３は、図２０に示すように容量Ｃｘ１ａ〜ｃ，Ｃｘ３の一方の端とアンプ３２の入力端子との間にスイッチ３４を設ける。これにより、アンプ３２の入力ノードにある寄生容量を減らすことができ、帰還率を上げることができると共に、図１４に示したＭＤＡ回路３にあった大面積のフローティングノードがなくなるため、ノイズ耐性が向上する。
【００７７】
同様に、図１７に示したＭＤＡ回路３に対して上記の構成を採用すると、図２１に示すＭＤＡ回路３となり、容量Ｃｈ０〜２の一方の端とアンプ３２の入力端子との間にスイッチ３４を設ける。
【００７８】
さらに、図１９に示したＭＤＡ回路３に対して上記の構成を採用すると、図２２に示すＭＤＡ回路３となり、容量Ｃｈ０〜２，容量Ｃｘ１ａ〜ｃの一方の端とアンプ３２の入力端子との間にスイッチ３４を設ける。
【００７９】
（実施の形態７）
本実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、図２０に示したＭＤＡ回路３を採用する代わりに、当該図２０に示したＭＤＡ回路３を差動構成した図２３に示すＭＤＡ回路３を採用する。
【００８０】
図２３に示すＭＤＡ回路３は、図２０に示したＭＤＡ回路３を正負の２つ用意して組み合わせることで、容量Ｃｘ１ａと容量Ｃｘ１ｃとを差動間で共有でき、容量（容量Ｃｘ１ｃ）を減らすことができる。これにより、容量を形成する回路の面積を減らすことができる。
【００８１】
具体的には、図２３に示すＭＤＡ回路３を図２４（ａ），（ｂ）を使って動作を説明する。なお、図２４（ａ），（ｂ）は、ＭＤＡ回路３の一部の容量のみ記載し、他の構成については省略している。まず、図２０に示したＭＤＡ回路３を差動構成と採るように並べると、図２４（ａ）のように、容量Ｃｘ１ａ，Ｃｘ１ｂ，Ｃｘ１ｃが２組並ぶ。そして、それぞれの差動を区別するために、正相側の容量をそれぞれ容量Ｃｘ１ａ＋，Ｃｘ１ｂ＋，Ｃｘ１ｃ＋、逆相側の容量をそれぞれ容量Ｃｘ１ａ−，Ｃｘ１ｂ−，Ｃｘ１ｃ−とする。さらに、図１８（ｄ）で説明したときと同じように、正相側及び逆相側のそれぞれの容量には、基準電圧−Ｖrefx2に対応した電荷を蓄えられるようにスイッチ３１で接続され、他のスイッチ３１はＯＰＥＮ状態となり全く使用されない。
【００８２】
今、基準電圧−Ｖrefx2が＋Ｖrefであった場合、図２４（ｂ）に示すような接続となり、容量Ｃｘ１ａ＋と容量Ｃｘ１ａ−とが使用され、他の容量Ｃｘ１ｂ＋、Ｃｘ１ｂ−，Ｃｘ１ｃ＋，Ｃｘ１ｃ−は使用されない。このとき、使用されていない容量Ｃｘ１ｃ−に着目すると、当該容量Ｃｘ１ｃ−がサンプリング時に＋Ｖrefの電位に充電されており、容量Ｃｘ１ａ＋と同電位である。次に、使用されていない容量Ｃｘ１ｃ＋に着目すると、当該容量Ｃｘ１ｃ＋がサンプリング時に−Ｖrefの電位に充電されており、容量Ｃｘ１ａ−と同電位である。
【００８３】
逆に、基準電圧−Ｖrefx2が−Ｖrefであった場合、図２４（ａ）では容量Ｃｘ１ｃ＋，Ｃｘ１ｃ−のみが使用され、残りの容量Ｃｘ１ａ＋、Ｃｘ１ａ−，Ｃｘ１ｂ＋，Ｃｘ１ｂ−が使用されない。このとき、使用されていない容量Ｃｘ１ａ＋に着目すると、当該容量Ｃｘ１ａ＋はサンプリング時に＋Ｖrefの電位に充電されており、容量Ｃｘ１ｃ−と同電位である。次に、使用されていない容量Ｃｘ１ａ−に着目すると、当該容量Ｃｘ１ａ−がサンプリング時に−Ｖrefの電位に充電されており、容量Ｃｘ１ｃ＋と同電位である。
【００８４】
つまり、容量Ｃｘ１ａ＋、Ｃｘ１ａ−もしくは、容量Ｃｘ１ｃ＋、Ｃｘ１ｃ−のペアのいずれかが利用されているときは他方は利用されない関係であり、両ペアは同じ電位が充電されている。従って、両ペアを制御することで容量Ｃｘ１ａ＋、Ｃｘ１ａ−と、容量Ｃｘ１ｃ＋、Ｃｘ１ｃ−とを共有化することが可能となる。従って、図２３に示すＭＤＡ回路３のように、容量Ｃｘ１ａ＋、Ｃｘ１ａ−に接続するスイッチ３１，３４を用いて＋Ｖrefの電位及び−Ｖrefの電位のいずれにも接続できるように構成することで、容量Ｃｘ１ｃ＋、Ｃｘ１ｃ−を容量Ｃｘ１ａ＋、Ｃｘ１ａ−と共有化している。これにより、本実施の形態に係るパイプライン型Ａ／Ｄコンバータは、単純に差動化する回路構成に比べて、回路面積を小面積化できる。
【００８５】
（実施の形態８）
本実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、図２３のＭＤＡ回路３で採用した差動構成を図２１のＭＤＡ回路３に適用した図２５に示すＭＤＡ回路３を採用している。
【００８６】
つまり、図２５に示すＭＤＡ回路３では、容量Ｃｈ０，Ｃｈ１，Ｃｈ２を正相側の容量Ｃｈ０＋，Ｃｈ１＋，Ｃｈ２＋、逆相側の容量Ｃｈ０−，Ｃｈ１−，Ｃｈ２−とし、同じ電位で充電され、且つ互い排他的にしか使用されない容量Ｃｈ０＋，Ｃｈ０−と容量Ｃｈ２＋，Ｃｈ２−とを共有化している。
【００８７】
具体的には、図２５に示すＭＤＡ回路３のように、容量Ｃｈ０＋、Ｃｈ０−に接続するスイッチ３１，３４を用いて＋Ｖrefの電位及び−Ｖrefの電位のいずれにも接続できるように構成することで、容量Ｃｈ０＋、Ｃｈ０−を容量Ｃｈ２＋、Ｃｈ２−と共有化している。これにより、本実施の形態に係るパイプライン型Ａ／Ｄコンバータは、単純に差動化する回路構成に比べて、回路面積を小面積化できる。
【００８８】
（実施の形態９）
上記の実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、所定の値より大きい入力信号が入力されると適切にＡＤ変換できない。そこで、本実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、上記の実施の形態に係るパイプライン型Ａ／Ｄコンバータにオーバーフロー対策回路を付加する。
【００８９】
具体的に、図２６に、図６に示したパイプライン型Ａ／Ｄコンバータにオーバーフロー対策回路を追加した回路図を示す。図２６に示すパイプライン型Ａ／Ｄコンバータは、フリップアラウンド型である。そして、図２６に示すパイプライン型Ａ／Ｄコンバータには、オーバーフロー対策回路として、コンパレータ２１ａ，２２ａ，２５ａ，２６ａと、２ビットエンコーダ２８ｄと、容量Ｃｙ１と、ＯＲ回路２９ａ，２９ｂとを備えている。
【００９０】
２ビットエンコーダ２８ｄは、コンパレータ２１ａ，２２ａの出力結果をエンコードする。容量Ｃｙ１は、２ビットエンコーダ２８ｄの出力に基づき選択された電位を蓄積する。容量Ｃｙ１には、基準電位Ｖrefy1とＧＮＤとを切替えるスイッチ３１ａも増設されている。コンパレータ２５ａ，２６ａは、入力信号Ｖinとオーバーフロー用のＶＲＥＦ信号とを比較している。ＯＲ回路２９ａ，２９ｂは、コンパレータ２５ａ，２６ａの出力結果の論理和を演算し、容量Ｃｓ１等とＧＮＤとを接続するスイッチを制御している。
【００９１】
さらに、図２６に示すステージの破線で囲った部分３８について、図１４に示すＭＤＡ回路３と実施の形態４で説明した手法を用いて、図１４に示す容量Ｃｘ３と図２６に示す容量Ｃｙ１とを共有化して図２７に示すＭＤＡ回路３の回路構成としている。図２７に示すＭＤＡ回路３では、容量Ｃｘ３を容量Ｃｘ３ａ，Ｃｘ３ｂ，Ｃｘ３ｃとすることで、容量Ｃｙ１を共有化し、容量Ｃｘ３ａ，Ｃｘ３ｂ，Ｃｘ３ｃをオーバーフロー用のコンパレータ２５ａ，２６ａの出力に基づいていずれか１つがアンプ３２に接続される。なお、容量Ｃｘ１ａ，Ｃｘ１ｂ，Ｃｘ１ｃは、基準電位Ｖrefn-1に応じていずれか１つがアンプ３２に接続される。図２７では接続手段として、スイッチ３１，３４を用いている。
【００９２】
図２７に示すＭＤＡ回路３を用いることで、伝導関数は図２８に示す実線の関数となる。なお、図２８に示す破線の関数は、図２７に示すＭＤＡ回路３の回路構成においてオーバーフロー対策回路を利用しない場合の関数であり、折返し回数が増加している。つまり、伝導関数の折返し回数は２N−２から２Nとなっており、図２８では、Ｎ＝３として６回から８回に増加している。
【００９３】
また、図２６に示すステージの破線で囲った部分３８について、図１２に示すＭＤＡ回路３と実施の形態４で説明した手法を用いて、図１２に示す容量Ｃｘ１と図２６に示す容量Ｃｙ１とを共有化して図２９に示すＭＤＡ回路３の回路構成としている。図２９に示すＭＤＡ回路３では、容量Ｃｘ１を容量Ｃｘ１ａ，Ｃｘ１ｂ，Ｃｘ１ｃとすることで、容量Ｃｙ１を共有化している。
【００９４】
図２９に示すＭＤＡ回路３を用いることで、伝導関数は図３０に示す実線の関数となる。なお、図３０に示す破線の関数は、図２９に示すＭＤＡ回路３の回路構成においてオーバーフロー対策回路を利用しない場合の関数であり、折返し回数が増加している。つまり、伝導関数の折返し回数は２N−２から２Nとなっており、図２８では、Ｎ＝３として６回から８回に増加している。また、図３０の伝導関数では、図２８の伝導関数に比べてステージゲインが２倍になっている。
【００９５】
なお、本実施の形態で説明したオーバーフロー対策回路については、特願2006-151603に記載されている電荷転送型をフリップアラウンド型に変換して利用している。
【００９６】
以上のように、本実施の形態に係るパイプライン型Ａ／Ｄコンバータでは、容量の追加の追加をすることなく、オーバーフロー回路を導入することができるため、回路構成の面積を小面積化することができる。
【００９７】
なお、以上の実施の形態で説明してきたパイプライン型Ａ／Ｄコンバータは、半導体基板上に形成される回路である。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータのブロック図である。
【図２】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの前提となるステージのブロック図である。
【図３】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの前提となる伝導関数を示す図である。
【図４】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの前提となるステージの回路図である。
【図５】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの前提となるＭＤＡ回路の回路図である。
【図６】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの前提となる別のステージの回路図である。
【図７】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの前提となる別のＭＤＡ回路の回路図である。
【図８】本発明の実施の形態１に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図９】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの伝導関数を示す図である。
【図１０】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの別のＭＤＡ回路の回路図である。
【図１１】本発明の実施の形態１に係るパイプライン型Ａ／Ｄコンバータの別の伝導関数を示す図である。
【図１２】本発明の実施の形態２に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図１３】本発明の実施の形態２に係るパイプライン型Ａ／Ｄコンバータの別のＭＤＡ回路の回路図である。
【図１４】本発明の実施の形態３に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図１５】本発明の実施の形態３に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の構成を説明するための図である。
【図１６】本発明の実施の形態３に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の構成を説明するための図である。
【図１７】本発明の実施の形態４に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図１８】本発明の実施の形態４に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の構成を説明するための図である。
【図１９】本発明の実施の形態５に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図２０】本発明の実施の形態６に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図２１】本発明の実施の形態６に係るパイプライン型Ａ／Ｄコンバータの別のＭＤＡ回路の回路図である。
【図２２】本発明の実施の形態６に係るパイプライン型Ａ／Ｄコンバータの別のＭＤＡ回路の回路図である。
【図２３】本発明の実施の形態７に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図２４】本発明の実施の形態７に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の構成を説明するための図である。
【図２５】本発明の実施の形態８に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図２６】本発明の実施の形態９に係るパイプライン型Ａ／Ｄコンバータのステージの回路図である。
【図２７】本発明の実施の形態９に係るパイプライン型Ａ／ＤコンバータのＭＤＡ回路の回路図である。
【図２８】本発明の実施の形態９に係るパイプライン型Ａ／Ｄコンバータの伝導関数を示す図である。
【図２９】本発明の実施の形態９に係るパイプライン型Ａ／Ｄコンバータの別のＭＤＡ回路の回路図である。
【図３０】本発明の実施の形態９に係るパイプライン型Ａ／Ｄコンバータの別の伝導関数を示す図である。
【符号の説明】
【００９９】
１  エラー補正回路、２  サブＡＤ回路、３  ＭＤＡ回路、２０  基準電圧発生回路、２１〜２６  コンパレータ、２７  エンコーダ、２８ａ，２８ｂ，２８ｃ，２８ｄ  ２ビットエンコーダ、３０，３１，３３，３４  スイッチ、３２  アンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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