(57)【要約】【課題】利得調整および広範囲な電圧源にも安定して適用することができる利得調整回路およびＤ級電力増幅回路を提供する。【課題を解決するための手段】利得調整回路100はアナログ入力信号が入力される信号入力端子102、アナログ信号を増幅し電圧源E１が供給される演算増幅器108、演算増幅器108の反転入力端子108aと出力端子108cとの間に接続される第1のＴ型抵抗回路T123を備える。信号入力端子102と反転入力端子108aとの間に利得調整するための第１の可変抵抗RV1を接続する。演算増幅器108の非反転入力端子108bにはバイアス電圧供給回路130から直流バイアス電圧が供給される。バイアス電圧供給回路130は第１の電圧生成回路132および第２のバイアス電圧生成回路138を備える。第１のバイアス電圧生成回路132は第2の電圧源E2および第２のT型抵抗回路T123aを備え、第２のバイアス電圧生成回路138は第3の電圧源E3および第2の可変抵抗RV2を備える。【選択図】図１
2010081202.tif 000002
【特許請求の範囲】
【請求項１】
反転入力端子、非反転入力端子および出力端子を有し第１の電圧源から電圧が供給される演算増幅器と、前記反転入力端子および前記非反転入力端子のいずれか一方の入力端子と前記出力端子側との間に接続され負帰還回路を構成する第１のＴ型抵抗回路と、前記反転入力端子および前記非反転入力端子のいずれか一方の入力端子と信号入力端子との間に接続され電圧利得を調整する第１の可変抵抗と、前記第１のＴ型抵抗回路が接続された前記一方の入力端子とは別の他方の入力端子に接続されるバイアス電圧供給回路とを備え、前記バイアス電圧供給回路は第２のＴ型抵抗回路を有し第２の電圧源の大きさに比例した電圧を生成する第１のバイアス電圧生成回路と、第３の電圧源および前記第３の電圧源に接続された第２の可変抵抗とからなる第２のバイアス電圧生成回路と、前記第１のバイアス電圧生成回路と前記第２のバイアス電圧生成回路とを接続する回路接続体を備えていることを特徴とする利得調整回路。
【請求項２】
前記信号入力端子と前記演算増幅器の反転入力端子および前記非反転入力端子のいずれか一方の入力端子との間に前記演算増幅器とは別の演算増幅器と前記第１の可変抵抗の直列接続体を設け、前記別の演算増幅器の反転入力端子および非反転入力端子のいずれか一方の入力端子に前記第３の電圧源を供給し、前記演算増幅器の前段に前記別の演算増幅器を設け、前記別の演算器と前記演算増幅器との信号経路に設けた前記第１の可変抵抗により電圧利得を調整することを特徴とする請求項１に記載の利得調整回路。
【請求項３】
前記第２の電圧源は前記第１の電圧源を元にして生成されることを特徴とする請求項１に記載の利得調整回路。
【請求項４】
前記第１の電圧源、前記第２の電圧源および前記第３の電圧源から供給される電圧の大きさは、第２電圧源、第１電圧源および第３電圧源の順番であることを特徴とする請求項１に記載の利得調整回路。
【請求項５】
前記第３の電圧源の電圧は前記第１の電圧源の大きさの１／２であることを特徴とする請求項１に記載の利得調整回路。
【請求項６】
前記第１のバイアス電圧生成回路と前記第２のバイアス電圧生成回路を接続する回路接続体は、前記第２のＴ型抵抗回路を構成する前記１つの抵抗と前記第２の可変抵抗とからなり、この回路接続体の共通接続点を介して前記演算増幅器の反転入力端子または非反転入力端子のいずれか一方に前記第２の電圧源および前記第３の電圧源で合成された合成バイアス電圧を供給することを特徴とする請求項１または２に記載の利得調整回路。
【請求項７】
前記第１の可変抵抗と前記第２の可変抵抗は連動することを特徴とする請求項１または２に記載の利得調整回路。
【請求項８】
前記第１のＴ型抵抗回路は第１の帰還抵抗、第２の帰還抵抗および第３の帰還抵抗を有し、前記第２のＴ型抵抗回路は第１のブリーダ抵抗、第２のブリーダ抵抗および第３のブリーダ抵抗を有することを特徴とする請求項１に記載の利得調整回路。
【請求項９】
前記第１の帰還抵抗および前記第２の帰還抵抗は直列接続された第１の共通接続点を有し、前記第１の帰還抵抗の一端は前記演算増幅器の前記出力端子側に、前記第２の帰還抵抗の一端は前記反転入力端子および前記非反転入力端子のいずれか一方に接続され、前記第１の共通接続点と接地端子との間に前記第３の帰還抵抗が接続され、前記第１のブリーダ抵抗および前記第２のブリーダ抵抗は直列接続された第２の共通接続点を有し、前記第１のブリーダ抵抗および前記第２のブリーダ抵抗の一端は前記第２の電圧源および前記反転入力端子および前記非反転入力端子のいずれか一方に各別に接続され、前記第３のブリーダ抵抗は前記第２の共通接続点と接地端子との間に接続されていることを特徴とする請求項８に記載の利得調整回路。
【請求項１０】
前記第１の帰還抵抗と前記第１のブリーダ抵抗、前記第２の帰還抵抗と前記第２のブリーダ抵抗、前記第３の帰還抵抗と前記第３のブリーダ抵抗はそれぞれ相等しく設定されていることを特徴とする請求項８に記載の利得調整回路。
【請求項１１】
前記第１の帰還抵抗と前記第２の帰還抵抗は等しく、前記第１のブリーダ抵抗と前記第２のブリーダ抵抗は等しく設定されていることを特徴とする請求項１０に記載の利得調整回路。
【請求項１２】
前記第１のブリーダ抵抗Ｒ１ａは前記第１の帰還抵抗Ｒ１の２倍の抵抗値の２・Ｒ１であり、前記第２のブリーダ抵抗Ｒ２ａは前記第２の帰還抵抗Ｒ２と同じ抵抗値であり、前記第３のブリーダ抵抗Ｒ３ａは前記２・Ｒ１と前記第３の帰還抵抗Ｒ３との並列抵抗の抵抗値に等しく設定されていることを特徴とする請求項８に記載の利得調整回路。
【請求項１３】
前記第１のＴ型抵抗回路および前記第２のＴ型抵抗回路は同じ半導体チップ上に形成され、前記第１の帰還抵抗、前記第２の帰還抵抗、前記第３の帰還抵抗、前記第１のブリーダ抵抗、前記第２のブリーダ抵抗および前記第３のブリーダ抵抗はそれぞれ基本の抵抗パターンの組み合わせで構成されていることを特徴する請求項８に記載の利得調整回路。
【請求項１４】
前記基本の抵抗パターンは前記第１の帰還抵抗、前記第２の帰還抵抗、前記第３の帰還抵抗、前記第１のブリーダ抵抗、前記第２のブリーダ抵抗および前記第３のブリーダ抵抗の中のいずれか１つであることを特徴とする請求項１３に記載の利得調整回路。
【請求項１５】
前記第１の可変抵抗、前記第２の可変抵抗、前記第１のＴ型抵抗回路および前記第２のＴ型抵抗回路の少なくとも１つはスイッチドキャパシタで構成されていることを特徴とする請求項１に記載の利得調整回路。
【請求項１６】
請求項１または２に記載の利得調整回路の後段に変調回路が接続されたＤ級電力増幅器。
【請求項１７】
反転入力端子、非反転入力端子の２つの入力端子および出力端子を有し第１の電圧源が供給される演算増幅器と、前記２つの入力端子の一方の入力端子と信号入力端子との間に接続され利得調整を行う第１の可変抵抗と、前記演算増幅器の前記出力端子側に接続され第２の電圧源が供給される変調回路と、前記変調回路に接続された信号出力端子と、前記信号出力端子と前記演算増幅器の前記一方の入力端子との間に接続され負帰還回路を構成する第１のＴ型抵抗回路と、前記演算増幅器の他方の入力端子に接続されバイアス電圧を供給するバイアス電圧供給回路を備え、前記バイアス電圧供給回路は前記第２の電圧源に接続され第２のＴ型抵抗回路を有する第１のバイアス電圧生成回路と、前記第１および前記第２の電圧源よりも小さな電圧を生成する第３の電圧源と前記第３の電圧源に接続された第２の可変抵抗を有する第２のバイアス電圧生成回路と、前記第１および第２のバイアス電圧生成回路を接続する回路接続体とを備え前記回路接続体を介して前記他方の入力端子にバイアス電圧を供給することを特徴とするＤ級電力増幅器。
【請求項１８】
前記第１の可変抵抗と前記第２の可変抵抗とは連動し、前記第１の可変抵抗によって前記演算増幅器の電圧利得を調整し、前記第２の可変抵抗によって、前記演算増幅器の入力側の動作電圧を調整することを特徴とする請求項１７に記載のＤ級電力増幅器。
【請求項１９】
前記演算増幅器の前記一方の入力端子と前記出力端子との間にキャパシタを接続し、前記キャパシタ、前記第１の可変抵抗および前記演算増幅器で積分回路を構成し前記演算増幅器は利得調整回路と前記積分回路とを兼ねていることを特徴とする請求項１７に記載のＤ級電力増幅器。
【請求項２０】
前記第１のＴ型抵抗回路は第１の帰還抵抗、第２の帰還抵抗および第３の帰還抵抗で構成され、前記第１の帰還抵抗および前記第２の帰還抵抗は直列に接続された第１の共通接続点を有し、前記第１の帰還抵抗の一端は前記変調回路に接続される前記信号出力端子に、前記第２の帰還抵抗の一端は前記演算増幅器の一方の入力端子にそれぞれ接続され、前記第３の帰還抵抗は前記第１の共通接続点と接地端子との間に接続され、前記第２のＴ型抵抗回路は第１のブリーダ抵抗、第２のブリーダ抵抗および第３のブリーダ抵抗で構成され、前記第１のブリーダ抵抗と前記第２のブリーダ抵抗は直列接続された第２の共通接続点を有し、前記第１のブリーダ抵抗の一端は前記第２の電圧源に、前記第２のブリーダ抵抗の一端は前記前記演算増幅器の前記他方の入力端子にそれぞれ接続され、前記第３のブリーダ抵抗は前記第２の共通接続点と接地端子との間に接続されていることを特徴とする請求項１７に記載のＤ級電力増幅器。
【請求項２１】
前記第２の電圧源は前記第１の電圧源を元にして生成されることを特徴とする請求項１７に記載のＤ級電力増幅器。
【請求項２２】
前記第１のブリーダ抵抗Ｒ１ａの抵抗値は前記第１の帰還抵抗Ｒ１の２倍の大きさの２・Ｒ１であり、前記第２のブリーダ抵抗Ｒ２ａの抵抗値は前記第２の帰還抵抗Ｒ２と同じであり、前記第３のブリーダ抵抗Ｒ３ａの抵抗値は前記２倍の大きさの２・Ｒ１と前記第３帰還抵抗Ｒ３との並列抵抗である、Ｒ３ａ＝（２・Ｒ１）・Ｒ３／（２Ｒ１＋Ｒ３）に設定されていることを特徴とする請求項２０に記載のＤ級電力増幅器。
【請求項２３】
前記第１の可変抵抗、前記第２の可変抵抗、前記第１のＴ型抵抗回路および前記第２のＴ型抵抗回路の少なくとも１つはスイッチドキャパシタで構成されていることを特徴とする請求項１７に記載のＤ級電力増幅器。
【請求項２４】
前記スイッチドキャパシタは前記変調回路で生成された三角波信号または矩形波パルスで駆動されることを特徴とする請求項２３に記載のＤ級電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は利得調整回路およびＤ級電力増幅器に関し、利得調整回路は演算増幅器の入力側に可変抵抗を用いて電圧利得を調整するものであり、Ｄ級電力増幅器はその利得調整回路を備えたたとえばＴＶ機器、パーソナルコンピュータ、ＡＶレシーバ、カーオーディオ等に用いるものに関する。
【背景技術】
【０００２】
演算増幅器は利得調整回路によく用いられる。また、演算増幅器に負帰還回路を用いることはよく知られている。また、電力増幅器の中で、Ｄ級電力増幅器はアナログ信号をたとえばパルス幅が時間とともに変化するパルス信号に変換し（これをＰＷＭという：Ｐulse  Modulation  Width）、そのパルス信号によってパワートランジスタをオン／オフさせ、パワートランジスタから出力された信号をローパスフィルタによって積分しスピーカを駆動する。Ｄ級電力増幅器は比較的効率が高いのでバッティリー等で駆動される比較的低電力タイプに多く用いられる。Ｄ級電力増幅器にも負帰還回路は回路全体の歪を減らすために用いられる。
【０００３】
特許文献１（第２図、第７図）には電力増幅器にいわゆるＴ型抵抗回路からなる負帰還回路を用いたものが示されている。特許文献１は、Ｔ型抵抗回路を演算増幅器の負帰還回路に用いるならば、それを用いない回路構成にくらべて高い電圧利得が得られること、また、同じ電圧利得を得るために負帰還回路に必要な総抵抗値を小さくすることができるので、集積回路化に好適である旨教示する。また、Ｔ型抵抗回路に同じオーダーの抵抗を集積回路技術で形成すれば電圧利得のばらつきは小さく抑えられるので量産化に好適であるとしている。
【０００４】
特許文献２は演算増幅器を可変増幅回路として用いたものを示す。演算増幅器を利得調整回路に用いてたとえば電圧利得を制御する場合は、演算増幅器の入力側の抵抗値または負帰還回路の抵抗値を調整するのが一般的である。特許文献２、段落番号２に記述されるように、電子ボリュームを演算増幅器の反転入力端子または非反転入力端子に接続し、この電子ボリュームの抵抗値の大きさを変えて電圧利得を調整する場合、交流信号のみならず直流のオフセット電圧も電圧利得に応じて変化してしまうという不具合が生じる。しかし、ボリュームを用いた可変増幅回路の出力は、直流オフセット電圧は変化せずにたとえば電源電圧ＶＤＤの１／２の電圧、すなわちＶＤＤ／２に保持されることが必要である。特許文献２は、オフセット電圧を一定電圧、すなわち電源電圧の１／２に保持するために、直流オフセット電圧の変動分を排除する可変増幅回路を提案する。
【０００５】
特許文献２、図１を参照すると、交流信号ｖに直流オフセット電圧Ｖが重畳した信号（Ｖｉ＝ｖ＋Ｖ）を入力信号とし、電圧利得Ｇの電圧を出力する第１の電子ボリュームＥＶ１の出力[Ｇ（ｖ＋Ｖ）]と、直流オフセット電圧Ｖのみを入力信号とし、同じ電圧利得Ｇの電圧を出力する第２の電子ボリュームＥＶ２の出力ＧＶとを加算減算して出力信号（Ｖｏ＝−Ｇｖ＋Ｖ）の直流オフセット電圧Ｖの変化分を相殺する加減算回路を備えた可変増幅回路が示されている。第１の電子ボリュームＥＶ１と第２の電子ボリュームＥＶ２とを連動させ、電圧利得Ｇが変化させてもそれに応じて直流オフセット電圧Ｖも変化し直流オフセット電圧Ｖを一定電圧のＶＤＤ／２のままに保持する。
【０００６】
特許文献３にはいわゆるスイッチドキャパシタで構成された利得調整回路が示されている。たとえば、その図１を参照すると、演算増幅器５の反転入力端子には等価抵抗３を介して入力信号Ｅｉｎが入力され、演算増幅器５の出力端子Ｅｏｕｔと反転入力端子との間には等価抵抗Ｒ２が接続され、等価抵抗Ｒ１およびＲ２は分周回路２からの分周クロック信号φ１,φ２およびφ３,φ４によってそれぞれ駆動される。分周回路２は発振器１および常数（Ｍ,Ｎ）入力装置７に従って作動する。すなわち、特許文献３に示された利得調整回路は、受動素子である抵抗を用いずに、スイッチドキャパシタによる等価抵抗Ｒ１およびＲ２を用いるものである。
【０００７】
特許文献４には音声信号再生装置等に用いるパルス幅変調増幅回路が示されている。特許文献４は狭義のパルス幅変調増幅回路だけではなく、広義のパルス幅変調増幅回路、すなわち、Ｄ級電力増幅器を示唆する。特許文献４、図１を参照すると、パルス幅変調増幅器は、前置増幅器（いわゆるプリアンプ）、変調回路を有し、変調回路の前段に設けたプリアンプに演算増幅器を用い、演算増幅器の入力側の抵抗値を変えて電圧利得を調整する。すなわち、特許文献４は演算増幅器の入力側に利得調整回路を設けたものを示す。
【０００８】
特許文献５はＤ級電力増幅器を示す。特許文献５、図１を参照すると、アナログ信号をデジタル信号に変換する２値状態変調手段、２値状態変調手段の出力を電力増幅するパルス電力増幅手段、電力増幅手段の出力を帯域制限するローパスフィルタおよびパルス電力増幅手段の出力を２値状態変調手段に帰還する帰還手段が示されている。
【０００９】
特許文献６にはいわゆる自励発振型ＰＷＭ変調方式が示されている。自励発振型ＰＷＭ変調方式は三角波信号を用いずに自動的に発振させるＰＷＭ信号を出力する方式であり、特許文献６、図１を参照すると、自動的に発振信号を生成する演算増幅器からなり、ヒステリシス特性を有するコンパレータ１１が発振信号を生成する。
【００１０】
特許文献７にはデルタシグマ変調増幅器が示されている。その図１に示されたデルタシグマ変調増幅器は、入力端子１、差分増幅器２、１ビット量子化器３、遅延器４、クロック発振器５、パルス増幅器６、ローパスフィルタ７および出力端子８を備える。
【００１１】
【特許文献１】特開昭５１−７７１５９号公報
【特許文献２】特開平５―５５８４８号公報
【特許文献３】特開２０００−１１４８９６号公報
【特許文献４】特開平４−４３７０６号公報
【特許文献５】特開平７−２３１２２６号公報
【特許文献６】特開２００３−１１５７３０号公報
【特許文献７】特開平５−６３４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、演算増幅器を可変増幅回路、すなわち利得調整回路に用いた場合、特許文献２が教示するように直流オフセット電圧が変化するという不具合が生じる。このため特許文献４に示されるように、Ｄ級電力増幅器の変調回路の前段に利得調整回路をたとえば演算増幅器で構成した場合、利得調整に応じて演算増幅器のオフセット電圧が変化し、このオフセット電圧の変化によって演算増幅器の後段に接続される変調回路や電力増幅器の回路動作に不具合が生じる。
【００１３】
本発明の目的は上記各先行技術の技術的思想に鑑み、電圧利得および電圧源を変えても演算増幅器のオフセット電圧や利得調整回路の入力側の動作電圧の調整が容易に行える利得調整回路を提供する。
【００１４】
本発明の別の目的は集積回路化に好適な利得調整回路を提供する。
【００１５】
本発明の別の目的は回路構成の簡便化が図れるＤ級電力増幅器を提供する。
【００１６】
本発明の別の目的は利得調整にかかわらず回路動作点の安定なＤ級電力増幅器を提供する。本発明の別の目的は電圧源、すなわち電源電圧の適用範囲が広く取れるＤ級電力増幅器を提供する。
【課題を解決するための手段】
【００１７】
本発明の利得調整回路は、
（ａ）反転入力端子、非反転入力端子および出力端子を有し第１の電圧源から電圧が供給される演算増幅器
（ｂ）反転入力端子および非反転入力端子のいずれか一方の入力端子と出力端子側との間に接続され負帰還回路を構成する第１のＴ型抵抗回路
（ｃ）反転入力端子および非反転入力端子のいずれか一方の入力端子と信号入力端子との間に接続され利得を調整する第１の可変抵抗
（ｄ）第１のＴ型抵抗回路が接続された一方の入力端子とは別の他方の入力端子に接続されるバイアス電圧供給回路とを備える。
さらにバイアス電圧供給回路（ｄ）は
（ｄ１）第２のＴ型抵抗回路を有し第２の電圧源の大きさに比例した電圧を生成する第１のバイアス電圧生成回路
（ｄ２）第３の電圧源および第３の電圧源に接続された第２の可変抵抗からなる第２のバイアス電圧生成回路
（ｄ３）第１のバイアス電圧生成回路と第２のバイアス電圧生成回路とを接続する回路接続体を備える。上記の構成によれば、第２のＴ型抵抗回路によって、比較的高い電圧源の使用下においても比較的小さな直流バイアス電圧を生じさせることができ、この比較的小さな直流バイアス電圧を演算増幅器の入力側に供給することで比較的広範囲な電圧源で使用することができる。また、第１の可変抵抗に連動する第２の可変抵抗によって演算増幅器の入力側の動作点を制御、調整するので電圧利得の調整に合わせて演算増幅器の入力側の動作点を適正な回路動作点に制御、調整することができる。さらにＴ型抵抗回路を負帰還回路に用いたので演算増幅器の電圧利得を高めることができる。なお、第１および第２の可変抵抗の中には、受動素子である抵抗だけではスイッチドキャパシタで構成された等価抵抗も含まれる。また、第１および第２のＴ型抵抗回路も受動素子である抵抗だけで構成されたにのだけではなく等価抵抗で構成された抵抗回路も含まれる。
【００１８】
本発明の別の利得調整回路は、信号入力端子と演算増幅器の反転入力端子および非反転入力端子のいずれか一方の入力端子との間に演算増幅器とは別の演算増幅器と第１の可変抵抗の直列接続体を設け、別の演算増幅器の非反転入力端子および反転入力端子のいずれか一方の入力端子に第３の電圧源を供給し、演算増幅器の前段に別の演算増幅器を設け、別の演算器と演算増幅器との信号経路に設けた第１の可変抵抗により電圧利得を調整する。こうした回路構成によれば、電圧利得を調整する第１の可変抵抗の入力側が第３の電圧源および別の演算増幅器によって所定の直流電圧に調整されるので、利得調整回路に供される演算増幅器の入力側の直流バイアス電圧を所定の大きさと所定の範囲に抑えることができる。
【００１９】
本発明の別の利得調整回路は、第１の可変抵抗と第２の可変抵抗は連動する。こうした構成によれば、電圧利得を調整する第１の可変抵抗に連動する第２の可変抵抗によって利得の調整に応じて利得調整回路の直流電圧の動作点を調整することができる。
【００２０】
本発明の別の利得調整回路は、第１のＴ型抵抗回路と第２のＴ型抵抗回路を有する。第１のＴ型抵抗回路の第１の帰還抵抗および第２の帰還抵抗は直列接続された第１の共通接続点を有し、第１の帰還抵抗の一端は演算増幅器の出力端子側に、第２の帰還抵抗の一端は非反転入力端子および反転入力端子のいずれか一方に接続され、第１の共通接続点と接地端子との間に第３の帰還抵抗が接続され、第１のブリーダ抵抗および第２のブリーダ抵抗は直列接続された第２の共通接続点を有し、第１のブリーダ抵抗および第２のブリーダ抵抗の一端は第２の電圧源および反転入力端子および非反転入力端子のいずれか一方に各別に接続され、第３のブリーダ抵抗は第２の共通接続点と接地端子との間に接続されている。こうした構成によれば、第１のＴ型抵抗回路と同じ電気的動作を行う第２のＴ型抵抗回路によって、利得調整回路を構成する演算増幅器の負帰還回路を適切な回路動作点に制御し、調整することができる。
【００２１】
本発明の別の利得調整回路は、第１のブリーダ抵抗Ｒ１ａは第１の帰還抵抗Ｒ１の２倍の抵抗値の２・Ｒ１であり、第２のブリーダ抵抗Ｒ２ａは第２の帰還抵抗Ｒ２と同じ抵抗値であり、第３のブリーダ抵抗Ｒ３ａは前記２・Ｒ１と第３の帰還抵抗Ｒ３との並列抵抗の抵抗に等しく設定されている。こうした構成によれば、バイアス電圧生成回路を第１〜第３のブリーダ抵抗で構成することができ、かつ、第１のブリーダ抵抗を電圧源に直接接続することができるようになるので、バイアス電圧生成回路に電圧源を供給するために新たなバイアス電圧源を設ける必要がなくなり回路構成の簡易化が図れる。
【００２２】
本発明の別の利得調整回路は、第１のＴ型抵抗回路および第２のＴ型抵抗回路は同じ半導体チップ上に構成され、第１の帰還抵抗、第２の帰還抵抗、第３の帰還抵抗、第１のブリーダ抵抗、第２のブリーダ抵抗および第３のブリーダ抵抗はそれぞれ基本の抵抗パターンの組み合わせで構成されている。こうした構成によれば、第１および第２のＴ型抵抗回路は基本の抵抗パターンで構成されるので抵抗比の精度を高めることができる。これによって、バイアス電圧供給回路から供給されるバイアス電圧を精度よく設定することができる。また、第１のＴ型抵抗回路で構成された負帰還回路の直流電圧の動作点を第２のＴ型抵抗回路の直流電圧の動作点に応動させ所定の動作点に設定することができる。
【００２３】
本発明のＤ級電力増幅器は、利得調整回路の後段に接続される変調回路を備える。利得調整回路は、  
（ａ１）反転入力端子、非反転入力端子および出力端子を有し第１の電圧源から電圧が供給される演算増幅器
（ｂ１）反転入力端子および非反転入力端子のいずれか一方の入力端子と出力端子側との間に接続され負帰還回路を構成する第１のＴ型抵抗回路
（ｃ１）反転入力端子および非反転入力端子のいずれか一方の入力端子と信号入力端子との間に接続され電圧利得を調整する第１の可変抵抗
（ｄ１）負帰還回路が接続された一方の入力端子とは別の他方の入力端子に接続され、
第２のＴ型抵抗回路を有し第２の電圧源の大きさに比例した電圧を生成する第１のバイアス電圧生成回路と、第３の電圧源および第３の電圧源に接続された第２の可変抵抗からなる第２のバイアス電圧生成回路と、第１のバイアス電圧生成回路と第２のバイアス電圧生成回路とを第２のＴ型抵抗回路を構成する１つの抵抗と第２の可変抵抗で接続する回路接続体を有するバイアス電圧供給回路を備える。さらに、利得調整回路の後段に接続される変調回路は、他励発振型ＰＷＭ方式および自励発振型ＰＷＭ方式のいずれか１つである。
本発明のＤ級電力増幅器は比較的広範囲な電圧源で使用することができる利得調整回路を採用しているので他励発振型ＰＷＭ方式および自励発振型ＰＷＭ方式のいずれにも接続が容易となる。
【００２４】
さらに本発明の別のＤ級電力増幅器は、
（ａ）反転入力端子、非反転入力端子の２つの入力端子および出力端子を有し第１の電圧源が供給される演算増幅器
（ｂ）２つの入力端子の一方の入力端子と信号入力端子との間に接続され電圧利得調整を行う第１の可変抵抗
（ｃ）演算増幅器の出力端子に接続され第２の電圧源が供給される変調回路
（ｄ）変調回路に接続された信号出力端子
（ｅ）信号出力端子と演算増幅器の一方の入力端子との間に接続され負帰還回路を構成する第１のＴ型抵抗回路
（ｆ）演算増幅器の他方の入力端子に接続されバイアス電圧を供給するバイアス電圧供給回路、を備える。バイアス電圧供給回路（ｆ）は、
（ｆ１）変調回路と同じ第２の電圧源に接続され第２のＴ型抵抗回路を有する第１のバイアス電圧生成回路
（ｆ２）第１および第２の電圧源よりも小さな電圧を生成する第３の電圧源と第３の電圧源に接続された第２の可変抵抗を有する第２のバイアス電圧生成回路
（ｆ３）第１および第２のバイアス電圧生成回路とを接続する回路接続体を備える。
【００２５】
上記の構成によれば、第２のＴ型抵抗回路によって、比較的高い電圧源の使用下においても比較的小さな直流バイアス電圧を生じさせることができ、この比較的小さな直流バイアス電圧を演算増幅器の入力側に供給することによって比較的広範囲な電圧源で使用することができる利得調整回路を提供することができる。また、第１の可変抵抗に連動する第２の可変抵抗によって演算増幅器の入力側の動作点を制御、調整することになるので電圧利得の調整に合わせて演算増幅器の入力側の動作点を適正な回路動作点に制御、調整することができる。さらにＴ型抵抗回路を負帰還回路に用いているので利得調整回路の電圧利得を高めることができる。本発明のＤ級電力増幅器は比較的広範囲な電圧源で使用することができる利得調整回路を採用するので変調回路に用いる電圧源を広範囲に設定しても利得調整回路との接続が容易となる。
【００２６】
本発明の別のＤ級電力増幅器は、演算増幅器の一方の入力端子と出力端子との間にキャパシタを接続し、キャパシタ、第１の可変抵抗および演算増幅器で積分回路を構成し演算増幅器は利得調整回路と積分回路とを兼ねる。こうした構成によれば、利得調整回路とＤ級電力増幅器に用いる積分回路を個々に設ける必要がなくなるので回路構成の簡易化が図れるＤ級電力増幅器を提供することができる。
【００２７】
本発明の別のＤ級電力増幅器の第１のＴ型抵抗回路は第１の帰還抵抗、第２の帰還抵抗および第３の帰還抵抗で構成され、第１の帰還抵抗および第２の帰還抵抗は直列に接続された第１の共通接続点を有し、第１の帰還抵抗の一端は変調回路に接続される信号出力端子に、第２の帰還抵抗の一端は演算増幅器の一方の入力端子にそれぞれ接続され、第３の帰還抵抗は第１の共通接続点と接地端子との間に接続され、第２のＴ型抵抗回路は第１のブリーダ抵抗、第２のブリーダ抵抗および第３のブリーダ抵抗で構成され、第１のブリーダ抵抗と第２のブリーダ抵抗は直列接続された第２の共通接続点を有し、第１のブリーダ抵抗の一端は第２の電圧源に、第２のブリーダ抵抗の一端は演算増幅器の他方の入力端子にそれぞれ接続され、第３のブリーダ抵抗は第２の共通接続点と接地端子との間に接続されている。こうした構成によれば、第１のＴ型抵抗回路と同じ電気的動作を行う第２のＴ型抵抗回路によって、利得調整回路を構成する演算増幅器の負帰還回路を適切な回路動作点に制御し、調整することができるＤ級電力増幅器を提供することができる。
【００２８】
本発明の別のＤ級電力増幅器は、第１のブリーダ抵抗Ｒ１ａの抵抗値は第１の帰還抵抗Ｒ１の２倍の大きさの２・Ｒ１であり、第２のブリーダ抵抗Ｒ２ａの抵抗値は第２の帰還抵抗Ｒ２と同じであり、第３のブリーダ抵抗Ｒ３ａの抵抗値は第１の帰還抵抗Ｒ１の２倍の大きさの２・Ｒ１と第３の帰還抵抗Ｒ３との並列抵抗である、Ｒ３ａ＝（２・Ｒ１）・Ｒ３／（２Ｒ１＋Ｒ３）に設定されている。こうした構成によれば、バイアス電圧生成回路を第１〜３のブリーダ抵抗で構成することができ、かつ、第１のブリーダ抵抗を電圧源に直接接続することができるようになるので、バイアス電圧生成回路に電圧源を供給するために新たなバイアス電圧源を設ける必要がなくなり回路構成の簡易化が図れるＤ級電力増幅器を提供することができる。
【発明の効果】
【００２９】
本発明の利得調整回路およびそれを備えたＤ級電力増幅器は第１および第２のＴ型抵抗回路を有し、第１のＴ型抵抗回路を負帰還回路として構成する。第２のＴ型抵抗回路は、利得調整および電圧源の大きさに応動したバイアス電圧を生成する。生成したバイアス電圧を、利得調整回路を構成する演算増幅器の入力側に供給する。こうした回路構成によって、利得調整および使用する電圧源の大きさに連動させて負帰還回路の直流動作点を制御し調整し、演算増幅器の出力端子側の無信号時の直流電圧を電圧源の１／２に設定することができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施の形態）
図１は本発明の第１の実施の形態にかかる利得調整回路を示す。利得調整回路１００はアナログ入力信号Ｓｉｎが入力される信号入力端子１０２、信号入力端子１０２に入力されたアナログ信号の電圧利得を調整する第１の可変抵抗ＲＶ１、反転入力端子１０８ａ、非反転入力端子１０８ｂおよび出力端子１０８ｃを有する演算増幅器１０８、利得調整された信号が出力される信号出力端子１２０、信号出力端子１２０と演算増幅器１０８の反転入力端子１０８ａとの間に接続され負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３およびバイアス電圧供給回路１３０を備える。
【００３１】
図１には説明および作図の便宜上、演算増幅器１０８の出力端子１０８ｃを直接信号出力端子１２０に接続したものを示す。しかし、出力端子１０８ｃと信号出力端子１２０との間には図示しない各種各様の別の回路が接続され得る。こうした回路構成下では、演算増幅器１０８に電源電圧を供給する第１の電圧源Ｅ１と信号出力端子１２０が設けられた各種各様の別の回路の電圧源とは異なってくる場合が多い。信号出力端子１２０が設けられた別の回路の電圧源は演算増幅器１０８に用いるそれよりも高いのが一般的である。たとえば、演算増幅器１０８に供給する第１の電圧源Ｅ１は５Ｖであるが信号出力端子１２０が設けられた、たとえば電力増幅器には１０Ｖ〜３０Ｖの電圧源が用いられる。もちろん、３０Ｖを超える電圧源が演算増幅器１０８とは別の回路に供給される場合もある。こうした回路構成下では信号出力端子１２０には演算増幅器１０８に供給する第１の電圧源Ｅ１よりも十分に高い電圧が出力される。
【００３２】
第１のＴ型抵抗回路Ｔ１２３は第１の帰還抵抗Ｒ１、第２の帰還抵抗Ｒ２および第３の帰還抵抗Ｒ３で構成する。なお、これらの帰還抵抗はいわゆるＴ字型の形状に配置されることからＴ型抵抗回路と称されるが、Ｔ型抵抗回路は３つの抵抗で構成する他に、これらのＴ型抵抗回路の複数段を縦続接続した、いわゆる梯子状に構成したものも含まれる。第１の帰還抵抗Ｒ１と第２の帰還抵抗Ｒ２とを直列に接続し、第１の共通接続点Ｍ１と接地端子との間に第３の帰還抵抗Ｒ３を接続する。第１の帰還抵抗Ｒ１の一端は信号出力端子１２０に、第２の帰還抵抗Ｒ２の一端は演算増幅器１０８の反転入力端子１０８ａと第１の可変抵抗ＲＶ１との共通接続点にそれぞれ接続する。一般的に演算増幅器や、それを用いた利得調整回路の負帰還回路にＴ型抵抗回路を用いることや、帰還抵抗Ｒ３を使用せずに帰還抵抗Ｒ１とＲ２を合わせて１つの帰還抵抗とした回路構成もよく用いられる。
【００３３】
特許文献１が教示するように、演算増幅器にＴ型抵抗回路からなる負帰還回路を設けるならば高い電圧利得が得られることは自明である。なお、負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３は反転入力端子１０８ａではなく、非反転入力端子１０８ｂに接続してもよく、アナログ入力信号Ｓｉｎを非反転入力端子１０８ｂに入力するようにしてもよい。また、演算増幅器１０８の出力端子１０８ｃと信号出力端子１２０との間にインバータやバッファなどを１段または数段接続してもよい。
【００３４】
本発明にかかる利得調整回路１００は演算増幅器１０８の非反転入力端子１０８ｂにバイアス電圧供給回路１３０から直流バイアス電圧を供給する。なお、非反転入力端子１０８ｂと反転入力端子１０８ａとは互いに差し替えてもよい。バイアス電圧供給回路１３０は、第１のバイアス電圧生成回路１３２と第２のバイアス電圧生成回路１３８を備える。第１のバイアス電圧生成回路１３２は第２のＴ型抵抗回路Ｔ１２３ａと第２の電圧源Ｅ２を備える。第２のＴ型抵抗回路Ｔ１２３ａは第１のブリーダ抵抗Ｒ１ａ、第２のブリーダ抵抗Ｒ２ａおよび第３のブリーダ抵抗Ｒ３ａを有する。なお「ブリーダ抵抗」なる語句は当業者には自明である。本発明においても一般的によく理解されている意味合いで用いている。すなわち、電圧源の電圧または出力電圧を所定の電圧の大きさまで分圧させるために用意された抵抗を指す。第２のＴ型抵抗回路Ｔ１２３ａは第２の電圧源Ｅ２を分圧するいわゆる分圧回路の機能を有する。第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａは第２の電圧源Ｅ２を第１のブリーダ抵抗Ｒ１ａおよび第のブリーダ抵抗Ｒ３ａで分圧した電圧の大きさにほぼ等しい。第３のブリーダ抵抗これらのブリーダ抵抗は負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３の回路構成と基本的には同じであり、同じ抵抗値を有する抵抗を用いる。すなわち、Ｒ１ａ＝Ｒ１、Ｒ２ａ＝Ｒ２およびＲ３ａ＝Ｒ３となるようそれぞれ設定する。しかし、第１、第２のＴ型抵抗回路を構成する各帰還抵抗、各ブリーダ抵抗はこれらが接続される出力電圧や電圧源の大きさに応じて所定の関係比をもった大きさに変えることもできる。また、Ｒ１ａ＝Ｒ２ａ、Ｒ１ａ＝Ｒ２ａ＝Ｒ３ａに設定してもよい。
【００３５】
第１のブリーダ抵抗Ｒ１ａの一端を第２の電圧源Ｅ２に接続する。第２の電圧源Ｅ２は信号出力端子１２０が接続される図示しない別の回路に供給される電圧源である。第２の電圧源Ｅ２はたとえば第１の電圧源Ｅ１を元にしてその大きさの１／２に生成する。図１には演算増幅器１０８の出力端子１０８ｃが直接信号出力端子１２０に接続されるものを例示した。こうした回路構成下では第２の電圧源Ｅ２は、演算増幅器１０８に供給する電圧源Ｅ１の１／２の大きさとする。なぜならば、信号出力端子１２０の中点電圧Ｖｏは無信号時に第１の電圧源の１／２の大きさに設定されるからであり、演算増幅器１０８の動作電圧を考慮すると、演算増幅器１０８の反転入力端子１０８ａと非反転入力端子１０８ｂにはほぼ同じ直流バイアス電圧を供給する必要があるからである。しかし、第２の電圧源Ｅ２の設定には第１の電圧源Ｅ１の大きさとは何らの関連性も要求されない。すなわち、第２の電圧源Ｅ２は第１の電圧源Ｅ１と切り離して設定することができる。
【００３６】
信号出力端子１２０が演算増幅器１０８とは別の回路に設けられている場合は、第２の電圧源Ｅ２は別の回路に供給される電圧源の大きさの１／２とする。すなわち、第２の電圧源Ｅ２の大きさは演算増幅器１０８の後段に接続される図示しない別の回路に供給される電圧源の大きさに応じて決定する。
【００３７】
第１のバイアス電圧生成回路１３２を構成する第２のブリーダ抵抗Ｒ２ａは第１のブリーダ抵抗Ｒ１ａと直列に接続され第２の共通接続点Ｍ１ａと接地端子との間に第３のブリーダ抵抗Ｒ３ａを接続する。第２のブリーダ抵抗Ｒ２ａの一端は第２のバイアス電圧生成回路１３８を構成する第２の可変抵抗ＲＶ２および演算増幅器１０８の非反転入力端子１０８ｂに接続される。
【００３８】
第２のバイアス電圧生成回路１３８は、第３の電圧源Ｅ３と第２の可変抵抗ＲＶ２で構成される。第２の可変抵抗ＲＶ２は電圧利得を調整するための可変抵抗ＲＶ１に連動するように構成する。第２の可変抵抗ＲＶ２の抵抗値は第１の可変抵抗ＲＶ１のそれと同じに選ぶ。したがって、第１の可変抵抗ＲＶ１に連動して第２の可変抵抗ＲＶ２は常に同じ抵抗値に置かれる。第１の可変抵抗ＲＶ１と第２の可変抵抗ＲＶ２は摺動する形式のもの、すなわち抵抗値が連続して変化するものであってもよいし、抵抗値が階段的に可変する形式のもの、あるいは特許文献２に示されるように電子的に可変されるいわゆる、電子ボリュームの形式のものなどいずれの形式でもかまわない。最近電子ボリューム形式のものが多く用いられてきている。
【００３９】
本発明にかかる第１の可変抵抗ＲＶ１および第２の可変抵抗ＲＶ２は、特許文献３に示されるように受動素子である抵抗そのものを用いずにスイッチドキャパシタを用いて構成することもできる。
【００４０】
また、スイッチドキャパシタを用いて等価抵抗を構成する箇所は第１の可変抵抗ＲＶ１および第２の可変抵抗ＲＶ２だけではなく、第１の帰還抵抗Ｒ１、第２の帰還抵抗Ｒ２、第３の帰還抵抗Ｒ３、第１のブリーダ抵抗Ｒ１ａ、第２のブリーダ抵抗Ｒ２ａおよび第３のブリーダ抵抗Ｒ３ａまで広げることができる。もちろん、第１の可変抵抗ＲＶ１、第２の可変抵抗ＲＶ２、第１のＴ型抵抗回路および第２のＴ型抵抗回路の少なくとも１つをスイッチドキャパシタで構成してもよい。
【００４１】
本発明にかかるバイアス電圧供給回路１３０は、第１のバイアス電圧生成回路１３２と第２のバイアス電圧生成回路１３８で構成し、かつ、これらの両者のバイアス電圧生成回路を、第２のブリーダ抵抗Ｒ２ａおよび第２の可変抵抗ＲＶ２からなる回路接続体を介して接続する。すなわち、第２のブリーダ抵抗Ｒ２ａは第１のバイアス電圧生成回路１３２を構成する１つの抵抗でもあるが、第１のバイアス電圧生成回路１３２と第２のバイアス電圧生成回路１３８とを接続する機能も合わせもつ。同様に、第２の可変抵抗ＲＶ２は第２のバイアス電圧生成回路１３８を構成する１つの可変抵抗でもあるが、第１のバイアス電圧生成回路１３２と第２のバイアス電圧生成回路１３８とを接続する機能も合わせもつ。なお、「回路接続体」は後述の図４Ａ、図４Ｂに示した合成抵抗Ｒ２０ａに相当する。
【００４２】
第２のブリーダ抵抗Ｒ２ａと第２の可変抵抗ＲＶ２の直列接続体の共通接続点であるバイアス電圧供給点Ｍ１０８を介して、演算増幅器１０８の非反転入力端子１０８ｂにバイアス電圧Ｖ１０８ｂを供給する。演算増幅器１０８の非反転入力端子１０８ｂには入力電流ｉ１０８ｂが流れるが一般的に演算増幅器の入力インピーダンスは極めて高く数ＭΩ以上であるので入力電流ｉ１０８ｂの大きさを無視することができる。したがって、以降の説明において演算増幅器１０８の２つの入力端子に流れる入力電流は無視しすべて零とみなす。非反転入力端子１０８ｂに流れる入力電流ｉ１０８ｂを零とみなすならば、非反転入力端子１０８ｂのバイアス電圧Ｖ１０８ｂは第１のブリーダ抵抗Ｒ１ａと第３のブリーダ抵抗Ｒ３ａとの第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａおよび第３の電圧源Ｅ３と第２の可変抵抗ＲＶ２と第２のブリーダ抵抗Ｒ２ａとの抵抗比で決定される。
【００４３】
（第２の実施の形態）
図２は図１に示した利得調整回路と等価である。詳細な理由については後述する。ここで要点だけ述べると次のとおりである。すなわち、図１と異なる箇所は第１のバイアス電圧生成回路１３２である。図２は、第２の電圧源Ｅ２を第１の電圧源Ｅ１と同じ大きさに設定している。すなわち、図１に示した電圧源の２倍の大きさに設定した。具体的には第１のブリーダ抵抗Ｒ１ａの一端を第１の電圧源Ｅ１に直接接続する。また、第１のブリーダ抵抗Ｒ１ａを第１の帰還抵抗Ｒ１の２倍の大きさとし、第３のブリーダ抵抗Ｒ３ａは、帰還抵抗Ｒ１の２倍となる２・Ｒ１の大きさと第３の帰還抵抗Ｒ３との並列抵抗と同じ大きさに設定する。その他の回路構成、回路条件は図１とまったく同じである。すなわち、ブリーダ抵抗Ｒ２ａは帰還抵抗Ｒ２とまったく同じ大きさであり、第２のバイアス電圧生成回路１３８も図１のものとまったく同じである。なお図２において、「／／」なる記号はこの記号を挟む両者の抵抗が並列に接続されていることを表す。したがって、「Ｒ３ａ＝２・Ｒ１／／Ｒ３」なる表示は第３のブリーダ抵抗Ｒ３ａは、第１の帰還抵抗Ｒ１の２倍の大きさの抵抗と第３の帰還抵抗Ｒ３とが並列に接続された状態を示している。こうした定義は本書および他の図面や後述の表１においても同様である。また、「／／」なる記号が２つ並んでいるのはさらに並列接続が存在することを表す。たとえば、「Ｒ１ａ／／Ｒ２０ａ／／Ｒ３ａ」なる表示は、第１のブリーダ抵抗Ｒ１ａと合成抵抗Ｒ２０ａとが並列接続され、さらにこの並列接続されたものに第３のブリーダ抵抗Ｒ３ａが並列接続されていることを表す。すなわち、これら３つの抵抗が並列接続されていることを表す
【００４４】
第３の電圧源Ｅ３の大きさは演算増幅器１０８の回路動作点のバランスを取るために第１の電圧源Ｅ１の１／２の大きさに設定する。すなわち、Ｅ１＝５Ｖであれば、Ｅ３＝２．５Ｖに設定する。第３の電圧源Ｅ３はたとえばバンドギャップ型の定電圧回路を用いて生成することができる。第３の電圧源Ｅ３は第１の電圧源Ｅ１および第２の電圧源Ｅ２に依存せずに常に一定になるようたとえば２．５Ｖの大きさに固定する。
【００４５】
（第３の実施の形態）
図３は本発明にかかる利得調整回路１００の別の実施の形態を示す。図２とは信号入力端子１０２と第１の可変抵抗ＲＶ１との間に演算増幅器１０４を設けたこと、演算増幅器１０４の反転入力端子または非反転入力端子に第３の電圧源Ｅ３をバイアス電圧供給線１３６を介して供給したことが相違する。演算増幅器１０４には信号増幅機能はもたせずにバッファとしての機能、あるいはアナログ入力信号Ｓｉｎの極性を反転させる機能などをもたせることができる。また、演算増幅器１０４は図示しない回路部からの制御を受けてミュート機能をもたせることもできる。すなわち、演算増幅器１０４を演算増幅器１０８の前段に設けることによって、たとえば信号入力端子１０２に入力されるアナログ入力信号Ｓｉｎが第１の可変抵抗ＲＶ１や演算増幅器１０８に入力されるのを遮断することができる。
【００４６】
図３において、信号入力端子１０２にたとえば振幅値が３Ｖ以下のアナログ入力信号Ｓｉｎが入力されると、演算増幅器１０４の出力側には第３の電圧源Ｅ３を直流電圧成分とした同じ振幅のアナログ信号が出力される。出力されたアナログ出力信号は第１の可変抵抗ＲＶ１を介して演算増幅器１０８の反転入力端子１０８ａに入力される。その他の回路構成、回路動作はまったく図２と同じであるので説明は割愛する。図２においては信号入力端子１０２に入力されたアナログ入力信号Ｓｉｎの直流電圧成分は演算増幅器１０８の電源電圧Ｅ１のほぼ１／２に設定されているが、図３に示した回路構成下ではアナログ入力信号Ｓｉｎの直流電圧成分は第３の電圧源Ｅ３によって決定される。第３の電圧源Ｅ３は演算増幅器１０８に電源電圧を供給する電圧源Ｅ１の１／２の大きさであり、Ｅ１＝５Ｖの場合、Ｅ３＝２．５Ｖに設定する。Ｅ３＝２．５Ｖの大きさは第１の電圧源Ｅ１および第２の電圧源Ｅ２に依存させずに一定としている。図３に示す第３の実施の形態では第１の可変抵抗ＲＶ１と第２の可変抵抗ＲＶ２の一端の直流電圧はほぼ第３の電圧源Ｅ３によって、２．５Ｖに固定されている。
【００４７】
図４Ａおよび図４Ｂは図１および図２に示したバイアス電圧供給回路１３０を抜き出したものであるが、図１および図２のバイアス電圧供給回路１３０が互いに等価であることを説明するために少し変形させている。すなわち、図４Ａ、図４Ｂは第２の可変抵抗ＲＶ２と第２のブリーダ抵抗Ｒ２ａとを一体化し、これらを合成抵抗２０ａで表している。図４Ａ、図４Ｂは互いに第２の電圧源Ｅ２の大きさおよび第１のブリーダ抵抗Ｒ１ａおよび第３のブリーダ抵抗Ｒ３ａの大きさが相違する。
【００４８】
図４Ａにおいて、第２の可変抵抗ＲＶ２と第２のブリーダ抵抗Ｒ２ａの一体化した回路接続体を合成抵抗Ｒ２０ａとし、非反転入力端子１０８ｂに流れる電流ｉ１０８ｂを零とみなしたとき、第２のＴ型抵抗回路を構成する３つのブリーダ抵抗の共通接続点である第２の共通接続点Ｍ１ａＡの直流電圧ＶＭ１ａＡはキルヒホッフの法則に基づき求めると数１で表すことができる。なお数１において、第１のブリーダ抵抗Ｒ１ａ、合成抵抗Ｒ２０および第３のブリーダ抵抗Ｒ３ａの３つの抵抗の並列合成抵抗値をＲｏ（Ａ）で表す。
【００４９】
（数１）  
ＶＭ１ａＡ＝Ｒｏ（Ａ）・（Ｅ３／Ｒ２０ａ＋（Ｅ１／２）／Ｒ１ａ）
【００５０】
また、第１の可変抵抗ＲＶ２と第２のブリーダ抵抗Ｒ２ａの共通接続点のバイアス電圧Ｖ１０８ｂは、合成抵抗Ｒ２０ａに対する第２のブリーダ抵抗Ｒ２ａの割合αをα＝Ｒ２ａ／Ｒ２０ａと定義すれば数２で表すことができる。
【００５１】
（数２）  
Ｖ１０８ｂ＝（１−α）・ＶＭ１ａＡ＋αＥ３
【００５２】
数２より第２の共通接続点Ｍ１ａＡの直流電圧ＶＭ１ａＡは数３で表すことができる。  
（数３）
ＶＭ１ａ＝(１／（１−α）)・（Ｖ１０８ｂ−α・Ｅ３）
また数１を数２に代入すると数４が得られる。
（数４）
Ｖ１０８ｂ＝（１−α）・Ｒｏ（Ａ）・（Ｅ３／Ｒ２０ａ＋（Ｅ２／２）／Ｒ１ａ）＋αＥ３
【００５３】
数４を用いればバイアス電圧Ｖ１０８ｂは、直流電圧ＶＭ１ａを求めるという計算過程を経ずに求めることができる。
【００５４】
図４Ｂは、第２の電圧源Ｅ２および第１のブリーダ抵抗Ｒ１ａを図４Ａに示した大きさの２倍としたものである。図４Ｂに示したバイアス電圧供給回路１３０が図４Ａに示したそれと等価であるためには第２の共通接続点Ｍ１ａＢの直流電圧ＶＭ１ａＢが図４Ａ示の直流電圧ＶＭ１ａＡと等しくなることを説明すればよい。なぜならば、図４Ａと図４Ｂにおいて、第３の電圧源Ｅ３および合成抵抗２０ａは同じ大きさであるからである。数１は図４Ａに示したバイアス電圧供給回路１３０の第２の共通接続点Ｍ１ａＡの直流電圧ＶＭ１ａＡを表したものであったが、図４Ｂにおいて、バイアス電圧供給回路１３０の第２の共通接続点Ｍ１ａＢの直流電圧ＶＭ１ａＢは数１を援用することができるから数５で表すことができる。なお、数５において、ブリーダ抵抗２・Ｒ１ａ、合成抵抗Ｒ２０ａおよび第３のブリーダ抵抗Ｒ３ａが並列接続されたときの並列合成抵抗値をＲｏ（Ｂ）で表す。
【００５５】
（数５）  
ＶＭ１ａＢ＝Ｒｏ（Ｂ）・（Ｅ３／Ｒ２０ａ＋（Ｅ２）／２・Ｒ１ａ）
【００５６】
数５において並列合成抵抗値Ｒｏ（Ｂ）は、図４ＡにおいてのＲｏ（Ａ）に相当する。第３のブリーダ抵抗Ｒ３ａを求めるには数１と数５が等しくなるときであるから数６、数７が成立しなければならない。
【００５７】
（数６）
ＶＭ１ａＡ＝ＶＭ１ａＢ
【００５８】
数６は数１、５より数７に置き換えることができる。
（数７）
Ｒｏ（Ａ）・（Ｅ３／Ｒ２０ａ＋（Ｅ２／２）／Ｒ１ａ）＝Ｒｏ（Ｂ）・（Ｅ３／Ｒ２０ａ＋（Ｅ２）／２・Ｒ１ａ）
【００５９】
ここで数７に着目すると次のことが分かる。すなわち、左辺の（Ｅ３／Ｒ２０ａ＋（Ｅ２／２）／Ｒ１ａ）と、右辺の（Ｅ３／Ｒ２０ａ＋（Ｅ２）／２・Ｒ１ａ）の項はともに等しいということである。したがって、上記数７を成立させるには並列合成抵抗のＲｏ（Ａ）およびＲｏ（Ｂ）に着目すればよいことになる。すなわち、並列合成抵抗Ｒｏ（Ａ）＝Ｒｏ（Ｂ）が成立するときの第３のブリーダ抵抗Ｒ３ａ（ｘ）を求めればよい。並列合成抵抗Ｒｏ（Ａ）およびＲｏ（Ｂ）の中で、合成抵抗Ｒ２０ａは両者とも等しいので、最終的には第１のブリーダ抵抗Ｒ１ａと第３のブリーダ抵抗Ｒ３ａの並列抵抗に等しくなるときのブリーダ抵抗２・Ｒ１ａに並列に接続させるべき第３のブリーダ抵抗Ｒ３ａ（ｘ）を求めればよいことになる。したがって、数８が成立する。
【００６０】
（数８）    
Ｒ１ａ・Ｒ３ａ／（Ｒ１ａ＋Ｒ３ａ）＝２・Ｒ１ａ・Ｒ３（ｘ）／（２Ｒ１ａ＋Ｒ３（ｘ））
【００６１】
数８を解くと求めるべき第３のブリーダ抵抗Ｒ３（ｘ）は数９で表すことができる。
【００６２】
（数９）  
Ｒ３（ｘ）＝２Ｒ１ａ・Ｒ３ａ／（２Ｒ１ａ＋Ｒ３ａ）
【００６３】
数９は、第３のブリーダ抵抗  Ｒ３（Ｘ）は、ブリーダ抵抗２Ｒ１ａとＲ３ａとの並列抵抗であることを表している。第１、第３のブリーダ抵抗Ｒ１ａ、Ｒ３ａはそれぞれ第１、第３の帰還抵抗に等しいから、求めるべき第３のブリーダ抵抗Ｒ３（ｘ）は、第１の帰還抵抗Ｒ１の２倍の抵抗値の２・Ｒ１と第３の帰還抵抗Ｒ３との並列抵抗値に等しくなるよう設定すればよいことがわかる。
【００６４】
以上の説明から明らかなように図１および図２に示したバイアス電圧供給回路１３０は互いに等価であることが分かる。
【００６５】
図１に示した利得調整回路１００の第１のＴ型抵抗回路Ｔ１２３において、第１、第２および第３の帰還抵抗Ｒ１、Ｒ２およびＲ３をそれぞれＲ１＝４０ＫΩ、Ｒ２＝５０ＫΩおよびＲ３＝１０ＫΩとすると、第１のＴ型抵抗回路Ｔ１２３を構成するために必要な総抵抗値ＲＴはＲＴ＝Ｒ１＋Ｒ２＋Ｒ３であるから、ＲＴ＝１００ＫΩとなる。したがって、図１に示す第１のバイアス電圧生成回路１３２を構成するために必要な総抵抗値は１００ＫΩとなる。
【００６６】
これに対して、図２に示す第１のバイアス電圧生成回路１３２を構成するために必要な総抵抗値ＲＴはＲＴ＝２・Ｒ１＋Ｒ２＋（２・Ｒ１）／／Ｒ３であるからＲＴ＝２・４０＋５０＋８．８８９＝１３８．８８９ＫΩとなり、図１の回路条件よりも第１のバイアス電圧生成回路に必要な総抵抗ＲＴは約１．４倍となる。
【００６７】
第１のバイアス電圧生成回路１３２を構成するために必要な総抵抗値だけを比較してみると図２よりも図１の回路構成が有利のようにみえる。しかし、図２の回路構成は本発明の利得調整回路を構成するのに好適である。なぜならば、図１に示す回路構成下においては第１のバイアス電圧生成回路１３２は第２の電圧源に接続しなければならないからである。第２の電圧源Ｅ２は第１の電圧源Ｅ１を元にして生成するのが一般的である。このため第２の電圧源Ｅ２を生成するために抵抗や演算増幅器などの回路素子を用いてＥ２＝Ｅ１／２の電圧生成回路を新たに設けるようにしなければならない。こうした回路素子が半導体チップに占める面積は抵抗を作りこむよりも多くの面積を要することもあり得る。仮にこうした回路素子が半導体チップに占める面積が抵抗の増加分よりも小さくできるとしても回路素子で作った電圧生成回路は半導体集積回路の製造上のばらつきが伴うので、電圧源の１／２の電圧源が必ず得られるとも限らない。さらに周囲温度の変化によって生成された電圧源が変動するという不具合も生じ得る。こうした点を考慮すると、図２の回路構成は図１のそれよりも不利とは言えないのである。
【００６８】
これに対して図２の第１のバイアス電圧生成回路１３２の第１のブリーダ抵抗Ｒ１ａは第２の電圧源Ｅ２に直接電圧源に接続することができるので、新たに１／２の大きさの電圧生成回路を設ける必要がなくなる。また、回路素子によって新たな電圧生成回路を設ける必要がなくなるので製造上のばらつきも排除することができる。また、回路素子で生成した電圧源を使用せずに済むので周囲温度の変化の影響も受けることなく常に安定した電圧源から確実に固定された電圧を受けることができるので電気的特性の変動を排除することができる。
【００６９】
図５は、数２または数４で求めた演算増幅器１０８の非反転入力端子１０８のバイアス電圧Ｖ１０８ｂの第２の可変抵抗ＲＶ２の大きさに対する変化を表す。第１のブリーダ抵抗Ｒ１ａ＝８０ＫΩ、第２のブリーダ抵抗Ｒ２ａ＝５０ＫΩ、第３のブリーダ抵抗Ｒ３ａ＝８．８９ＫΩ、第３の電圧源Ｅ３＝２．５Ｖとし、第２の可変抵抗ＲＶ２を１０ＫΩから６０ＫΩまでの範囲で変化させ、第２の電圧源Ｅ２がＥ２＝１０Ｖ、２０Ｖ、２５Ｖ、３０Ｖのときの特性図である。
【００７０】
第２の電圧源Ｅ２が１０Ｖ、２０Ｖのときには第２の可変抵抗ＲＶ２の増加とともに非反転入力端子１０８に供給されるバイアス電圧Ｖ１０８ｂは減少し、第２の電圧源Ｅ２が２５Ｖでは可変抵抗ＲＶ２の大きさに依存せずに２．５Ｖで一定となることが分かる。これは第２の電圧源Ｅ２が第１のブリーダ抵抗Ｒ１ａと第３のブリーダ抵抗Ｒ３ａで分割され第２の共通接続点Ｍ１ａに生じる直流電圧ＶＭ１ａと第３の電圧源Ｅ３＝２．５Ｖとがほぼ相等しくなるからである。すなわち、第１のブリーダ抵抗Ｒ１ａと第３のブリーダ抵抗および第２の電圧源Ｅ２で構成された、いわゆる分圧回路に生じた直流電圧が第３の電圧源Ｅ３とほぼ等しくなるからである。第２の電圧源Ｅ２が２５Ｖを越え、たとえばＥ２＝３０Ｖでは第２の可変抵抗ＲＶ２の増加とともにバイアス電圧ＶＭ１０８ｂは微小ではあるが増加する傾向を示す。すなわち、第１のブリーダ抵抗Ｒ１ａ＝８０ＫΩ、第２のブリーダ抵抗Ｒ２ａ＝５０ＫΩ、第３のブリーダ抵抗Ｒ３ａ＝８．８８９ＫΩ、第３の電圧源Ｅ３＝２．５Ｖの条件下においては、第２の電圧源Ｅ２が２５Ｖ以下では第３の電圧源Ｅ３が優勢であり、それ以上では第２の電圧源Ｅ２が優勢となる。いずれにしても両者の電圧源で生成されたバイアス電圧の合成電圧がバイアス電圧Ｖ１０８ｂとして生成され、生成されたバイアス電圧Ｖ１０８ｂは演算増幅器の非反転入力端子に供給される。
【００７１】
第２の可変抵抗ＲＶ２によって演算増幅器１０８の非反転入力端子１０８ｂのバイアス電圧Ｖ１０８ｂが設定されると、演算増幅器１０８の非反転入力端子１０８ａのバイアス電圧はバイアス電圧Ｖ１０８ｂと同じ大きさに設定される。すなわち、バイアス電圧Ｖ１０８ｂ＝Ｖ１０８ａとなる。また、第２の可変抵抗ＲＶ２は第１の可変抵抗ＲＶ２に連動しているので、電圧利得調整とともに演算増幅器１０８の反転入力端子１０８ａの直流バイアス電圧も調整されることになる。
【００７２】
図５を参照すると、第２の電圧源Ｅ２＝１０Ｖ〜３０Ｖの範囲において、バイアス電圧Ｖ１０８ｂの最小値および最大値はいずれも第２の可変抵抗ＲＶ２が６０ＫΩのときであり、最小値はＥ２＝１０ＶのときにＶ１０８ｂ＝１．７４Ｖ、最大値はＥ２＝３０ＶのときにＶ１０８ｂ＝２．７５Ｖであることが分かる。特に注目すべきことはＥ２＝３０Ｖのときのバイアス電圧Ｖ１０８ｂが２．７５Ｖという具合に２．５Ｖから大きく離れていないということである。こうしたことは、第１の電圧源Ｅ１を５Ｖで使用し、第２の電圧源Ｅ２は３０Ｖまで比較的広範囲で使用できることを示唆する。通常、第２の電圧源Ｅ２を比較的高い電圧源で使用する場合、それに応じて第１の電圧源Ｅ１も高くしなければならないが本発明はこうした不具合を排除することができる。
【００７３】
図６はバイアス電圧Ｖ１０８ｂの第２の電圧源Ｅ２に対する依存性を表す。第１のブリーダ抵抗Ｒ１ａ＝８０ＫΩ、第２のブリーダ抵抗Ｒ２ａ＝５０ＫΩ、第３のブリーダ抵抗Ｒ３ａ＝８．８８９ＫΩおよび第３の電圧源Ｅ３＝２．５Ｖに設定した場合である。図６には第２の可変抵抗ＲＶ２が１０ＫΩと６０ＫΩのときの２つを表す。本発明の一実施の形態の利得調整回路において、第２の可変抵抗ＲＶ２の１０ＫΩおよび６０ＫΩは、調整範囲のそれぞれ最小値、最大値であるが、これらの調整範囲は設計的事項の１つに過ぎない。
【００７４】
図６において、第２の可変抵抗ＲＶ２＝１０ＫΩのときのバイアス電圧Ｖ１０８ｂの変化をみると、第２の電圧源Ｅ２がＥ２＝１０Ｖ、１５Ｖ、２０Ｖ、２５Ｖおよび３０Ｖのときのバイアス電圧Ｖ１０８ｂはそれぞれＶ１０８ｂ＝２．２８Ｖ、２．３５Ｖ、２．４３Ｖ、２．５０Ｖおよび２．５７Ｖとなり、第２の電圧源Ｅ２の増加に比例する。
【００７５】
同様に、第２の可変抵抗ＲＶ２＝６０ＫΩのときのバイアス電圧Ｖ１０８ｂの変化をみると、第２の電圧源Ｅ２がＥ２＝１０Ｖ、１５Ｖ、２０Ｖ、２５Ｖおよび３０Ｖのときのバイアス電圧Ｖ１０８ｂはそれぞれＶ１０８ｂ＝１．７４Ｖ、１．９９Ｖ、２．２５Ｖ、２．５０Ｖおよび２．７５Ｖとなり、第２の可変抵抗ＲＶ２＝１０ＫΩのときと同様に第２の電圧源Ｅ２の増加に比例する。しかし、その増加する変化率は第２の可変抵抗ＲＶ２＝６０ＫΩの方がＲＶ２＝１０ＫΩよりも大きいことが分かる。
【００７６】
第２の電圧源Ｅ２の変化に対するバイアス電圧Ｖ１０８ｂの変化率が、第２の可変抵抗ＲＶ２＝１０ＫΩ、６０ＫΩのときで異なるのは必然なことである。なぜならば、バイアス電圧Ｖ１０８ｂは第２の電圧源Ｅ２に比例して増加する電圧成分と、固定された第３の電圧源Ｅ３から供給される電圧成分の２つで決定されるからである。第３の電圧源Ｅ３で定まる割合が大きいほどバイアス電圧Ｖ１０８ｂの変化は小さくなり、逆に第３の電圧源Ｅ３の影響が小さくなるほど第２の電圧源Ｅ２の変化に対するバイアス電圧Ｖ１０８ｂの変化は大きくなる。第３の電圧源Ｅ３に依存する割合αは、α＝Ｒ２ａ／Ｒ２０ａで表すことができる。すなわち、α＝Ｒ２ａ／（ＲＶ２＋Ｒ２ａ）である。ここで割合αは、数２、３で用いた割合αとまったく同じファクターである。α＝Ｒ２ａ／（ＲＶ２＋Ｒ２ａ）から明らかなように、第２の可変抵抗ＲＶ２が大きくなるほど上記割合αは小さくなることが分かる。割合αが小さくなればなるほど定電圧成分である第３の電圧源Ｅ３に依存する程度は低くなり第２の電圧源Ｅ２に依存する割合が高くなる傾向を示す。
【００７７】
第２の電圧源Ｅ２＝１０Ｖ、１５Ｖ、２０Ｖおよび２５Ｖのときのそれぞれのバイアス電圧Ｖ１０８ｂの変化幅Ｐ１０、Ｐ１５、Ｐ２０およびＰ２５は第２の電圧源Ｅ２の増加とともに減少していくことが分かる。Ｅ２＝２５Ｖのときのバイアス電圧Ｖ１０８ｂの変化幅Ｐ２５はほぼ零であり、Ｅ２＝２５Ｖを境にしてＥ２の増加とともに再度変化幅は増加し、Ｅ２＝３０Ｖのときの変化幅Ｐ３０はＥ２＝２０Ｖの変化幅Ｐ２０とほぼ等しくなることが分かる。
【００７８】
図７Ａ、図７Ｂはバイアス電圧供給回路１３０で生成される３つの電圧が第２の電圧源Ｅ２の変化に対してどのような勾配をもって変化するかを表した計算結果である。すなわち、バイアス電圧Ｖ１０８ｂ、直流電圧ＶＭ１ａおよび第３の電圧源Ｅ３の第２の電圧源Ｅ２に対する依存性を表す。図７Ａは第２の可変抵抗ＲＶ２が１０ＫΩであり、図７ＢはＲＶ２が６０ＫΩのときである。バイアス電圧Ｖ１０８ｂは数１〜数４に基づき計算した結果である。
【００７９】
図７Ａと図７Ｂを比較して分かることは、第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａは第２の可変抵抗ＲＶ２の大きさにかかわらずほぼ同じということである。第２の可変抵抗ＲＶ２が１０ＫΩであるときの図７Ａを参照すると、第２の電圧源Ｅ２が１０Ｖのときの第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａは１．１８Ｖである。これに対して第２の可変抵抗ＲＶ２が６０ＫΩであるときの図７Ｂを参照すると、その値は１．１０Ｖであり、両者の差は８０ｍＶに過ぎない。同様に第２の電圧源Ｅ２が３０ＶのときをみるとＶＭ１ａの大きさは２．９４Ｖと２．９７Ｖであるから両者の差はわずか３０ｍＶに過ぎない。すなわち、第２の可変抵抗ＲＶ２の大きさは直流電圧ＶＭ１ａの大きさにさほど寄与していないことが分かる。
【００８０】
図７Ａ、図７Ｂの両者を参照して、バイアス電圧Ｖ１０８ｂについて同様な見方をすると、第２の電圧源Ｅ２が１０Ｖのときのバイアス電圧Ｖ１０８ｂはそれぞれ２．２８Ｖと１．７４Ｖであるから両者の差は５４０ｍＶであり、直流電圧ＶＭ１ａの差電圧の７倍ほど有することになる。同様に第２の電圧源Ｅ２が３０Ｖのときにはバイアス電圧Ｖ１０８ｂは２．５７Ｖと２．７５Ｖであるから両者の差電圧は１８０ｍＶとなり、直流電圧ＶＭ１ａの差電圧の６倍ほど有することになる。
【００８１】
直流電圧ＶＭ１ａとバイアス電圧Ｖ１０８ｂとにこのような差が見られるのは本発明のバイアス電圧供給回路の大きな特徴の１つである。すなわち、第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａは第１の電圧生成回路１３２によって支配されるが、増幅器１０８の非反転入力端子１０８ｂのバイアス電圧Ｖ１０８ｂは第２の電圧生成回路１３８と第１の電圧生成回路１３２のどちらが優勢であるかによって決定される。図７Ａ、図７Ｂから明らかなようにバイアス電圧Ｖ１０８ｂの第２の電圧源Ｅ２に対する変化は直流電圧ＶＭ１ａと第３の電圧源Ｅ３の大きさに基づいて決定され、最終的にはこれらが合成された大きさになる。
【００８２】
いずれにしても本発明の利得調整回路１００に用いるバイアス電圧供給回路１３０は第２の電圧源Ｅ２に比例したバイアス電圧を生成する第１のバイアス電圧生成回路１３２と、第２の電圧源に依存しない一定のバイアス電圧を生成する第２のバイアス電圧生成回路１３８を組み合わせることによって、これらの中間のバイアス電圧を生成し、このバイアス電圧を演算増幅器の２つの入力端子のいずれか一方に供給するようにしたものである。
【００８３】
これまでの説明はバイアス電圧供給回路１３０が主であった。なぜならば本発明の技術的思想の特徴は特にバイアス電圧供給回路１３０の存在にあり、バイアス電圧供給回路１３０から演算増幅器の１つの入力端子に供給するバイアス電圧Ｖ１０８ｂが本発明の利得調整回路の電気的特性を大きく左右するからである。しかし、設定されたバイアス電圧Ｖ１０８ｂは、演算増幅器１０８のもう１つの入力端子１０８ａに接続された第１のＴ型抵抗回路Ｔ１２３で構成された負帰還回路の直流回路動作点を所定のレベルに調整し、制御し、最終的には信号出力端子１２０の中点電圧、すなわち、無信号時の直流電圧が利得調整および電圧源の大きさや変動に対してほぼ電圧源の１／２の大きさに保持することによって初めて本発明の効果が奏される。したがって次は、バイアス電圧供給回路１３０で設定されたバイアス電圧Ｖ１０８ｂ、第２の接続点Ｍ１ａの直流電圧ＶＭ１ａがどのようにして第１のＴ型抵抗回路Ｔ１２３を制御し、調整するのかについて説明する。
【００８４】
図８は信号出力端子１２０の中点電圧Ｖｏを求めるための等価回路図である。中点電圧Ｖｏはアナログ入力信号が何ら入力されていないとき、すなわち無信号時の信号出力端子１２０の直流電圧である。図８は、第１の帰還抵抗Ｒ１、第２の帰還抵抗Ｒ２および第３の帰還抵抗Ｒ３を示す。図８の回路構成は負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３とまったく同じである。すなわち、第１の帰還抵抗Ｒ１と第２の帰還抵抗Ｒ２とは直列接続され、第１の共通接続点Ｍ１を有し、第１の帰還抵抗Ｒ１の一端は信号出力端子１２０に、第２の帰還抵抗Ｒ２の一端は演算増幅器１０８の反転入力端子１０８ａにそれぞれ接続される。反転入力端子１０８ａにはバイアス電圧Ｖ１０８ｂと同じ大きさに調整されたバイアス電圧Ｖ１０８ａが供給されているとみなすことができる。第１の共通接続点Ｍ１と接地端子との間には第３の帰還抵抗Ｒ３を接続する。３つの帰還抵抗の抵抗値はそれぞれＲ１＝４０ＫΩ、Ｒ２＝５０ＫΩおよびＲ３＝１０ＫΩに設定する。第１の帰還抵抗Ｒ１、第２の帰還抵抗Ｒ２は、第３の帰還抵抗Ｒ３のそれぞれ４倍および５倍の大きさに設定されているが、これらの関係は設計的事項の１つに過ぎない。後述するが図８に示したＴ型抵抗回路を負帰還回路に用いる場合、第１および第２の帰還抵抗値の総和が同じ範囲ではＲ１＝Ｒ２のときに最大の電圧利得が得られる。たとえば、Ｒ１＋Ｒ２＝９０ＫΩは一定とすると、Ｒ１＝Ｒ２＝４５ＫΩの方が、Ｒ１＝４０ＫΩ、Ｒ２＝５０ＫΩの条件下よりも高い電圧利得が得られる。ちなみに両者の抵抗値のバランスをさらにくずしてＲ１＝３０ＫΩ、Ｒ２＝６０ＫΩに設定すると、そのときの電圧利得ＧｖはＲ１＝４０ＫΩ、Ｒ２＝５０ＫΩのときよりも小さくなる。
【００８５】
電圧利得Ｇｖの設定についてはさておき、ここで図８のＴ型抵抗回路にキルヒホッフの法則を適用すると、中点電圧Ｖｏ、第１の共通接続点Ｍ１の直流電圧ＶＭ１、第１〜第３の帰還抵抗Ｒ１、Ｒ２およびＲ３に流れる直流電流をそれぞれｉ１、ｉ２およびｉ３とすると、それぞれ下記の数式で表すことができる。
（数１０）    
Ｖｏ＝ＶＭ１＋Ｒ１・ｉ１
（数１１）  
ＶＭ１＝Ｒ３・ｉ３
（数１２）  
ｉ２＝（ＶＭ１―Ｖ１０８ａ）／Ｒ２
(数１３)
ｉ１＋ｉ２＝ｉ３
数１３より数１４が得られる。  
（数１４）
ｉ１＝ｉ３−ｉ２＝（ＶＭ１／Ｒ３）−（ＶＭ１−Ｖ１０８ａ）／Ｒ２
数１４を数１０に代入すると数１５が得られる。
（数１５）
Ｖｏ＝ＶＭ１＋Ｒ１・ｉ１＝ＶＭ１＋Ｒ１（（ＶＭ１／Ｒ３）−（ＶＭ１−Ｖ１０８ａ）／Ｒ２）
数１５において、第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａは数１のＶＭ１ａに等しく、バイアス電圧Ｖ１０８ａはバイアス電圧Ｖ１０８ｂに等しいとすることができ、さらに直流電圧ＶＭ１ａＡを数１に当てはめると表１に示す計算結果が得られる。
【００８６】
【表１】
2010081202.tif 000003
【００８７】
表１は第１と第２の可変抵抗をそれぞれＲＶ１、ＲＶ２とし、これらは等しい抵抗値に設定され、これらの可変抵抗の抵抗値が１０ＫΩと６０ＫΩのときの計算結果を表す。
【００８８】
表１に表した計算結果は中点電圧Ｖｏを除いて、図７Ａ、図７Ｂにそれぞれ表したものと同じである。しかし、表１に表した計算結果は中点電圧Ｖｏの計算精度を高めるために図７Ａ、図７Ｂに表した数値よりもさらに有効の桁数を上げて表示している。
【００８９】
さらに表１には第１、第２の共通接続点Ｍ１、Ｍ１ａなどの各直流電圧の計算を助けるためにおもな項目の数値も表記した。たとえば、割合αおよびα・Ｅ３は数２において、第２の接続点Ｍ１ａの直流電圧ＶＭ１ａが判明しているときにバイアス電圧Ｖ１０８ｂを求めるのに有用である。たとえば、ＲＶ１＝ＲＶ２＝１０ＫΩで、第２の電圧源Ｅ２＝１０Ｖのとき、バイアス電圧Ｖ１０８ｂはＶ１０８ｂ＝（１−α）・ＶＭ１ａ＋α・Ｅ３であるからＶ１０８ｂ＝(１-５０／６０)・１．１７６＋２．０８３＝２．２７９Ｖという計算結果が得られる。
【００９０】
また、表１に示す係数、１／（１−α）は数３を用いて第２の接続点Ｍ１ａＡの直流電圧ＶＭ１ａを求めるのに有用である。数３によれば、ＶＭ１ａＡ＝（１／（１−α））・（Ｖ１０８ｂ−α・Ｅ３）であるから、ＲＶ１＝ＲＶ２＝１０ＫΩで、Ｅ２＝１０ＶのときのＶＭ１ａＡは、ＶＭ１ａＡ＝６・（２．２７９−２．０８３）＝１．１７６Ｖという計算結果が得られる。
【００９１】
表１に示す係数α・Ｅ３は第３の電圧源Ｅ３がバイアス電圧Ｖ１０８ｂの大きさにどの程度寄与するのか表すいわゆる寄与率を表す。割合αは、前にも述べたがα＝Ｒ２ａ／（ＲＶ２＋Ｒ２ａ）で定義される。表１の合成抵抗Ｒ２０ａは前に述べたが、第２の可変抵抗ＲＶ２と第２のブリーダ抵抗Ｒ２ａとの直列抵抗を表し、Ｒ２０ａ＝ＲＶ２＋Ｒ２ａであり、上記割合αの大きさを決定するのに関係する。第２の可変抵抗ＲＶ２＝１０ＫΩ、第２のブリーダ抵抗Ｒ２ａ＝５０ＫΩのときは、合成抵抗Ｒ２０ａ＝６０ＫΩとなる。ＲＶ２＝６０ＫΩ、Ｒ２ａ＝５０ＫΩのときは、合成抵抗Ｒ２０ａ＝１１０ＫΩとなる。
【００９２】
並列合成抵抗Ｒｏ（Ａ）は図４Ａにおいて第１ブリーダ抵抗Ｒ１ａ、合成抵抗Ｒ２０ａおよび第３のブリーダ抵抗Ｒ３ａが並列接続されたときの並列合成抵抗を表す。
【００９３】
表２は図８において第１帰還抵抗Ｒ１、第２の帰還抵抗Ｒ２および第３の帰還抵抗Ｒ３ａに流れる直流電流の計算結果である。
【００９４】
【表２】
2010081202.tif 000004
【００９５】
第１のブリーダ抵抗Ｒ１、第２のブリーダ抵抗Ｒ２および第３のブリーダ抵抗Ｒ３に流れる電流ｉ１、ｉ２およびｉ３は数１２〜１４および第２の接続点Ｍ１ａの電圧ＶＭ１ａ、バイアス電圧Ｖ１０８ｂ（Ｖ１０８ａ）および中点電圧Ｖｏから求められる。第２の電圧源Ｅ２が３０Ｖのとき第１の帰還抵抗Ｒ１に流れる電流ｉ１はマイナスになる。すなわち、図８に示した電流の向きとは逆となり、第１の接続点Ｍ１から信号出力端子１２０に向かって電流ｉ３が流れる。
【００９６】
図１０は本発明の利得調整回路１００の電圧利得Ｇｖの計算結果を表す。図１、図２に示した利得調整回路１００の電圧利得Ｇｖは、信号入力端子１０２に入力されるアナログ入力信号Ｓｉｎと信号出力端子１２０に出力される出力信号Ｓｏｕｔとの間の電圧利得Ｇｖは数１６で表される。
（数１６）
Ｇｖ＝（Ｒ２／ＲＶ１）・（Ｒ１／Ｒ３）＋（Ｒ１＋Ｒ２）／ＲＶ１
ちなみに第３の帰還抵抗Ｒ３が接続されない負帰還回路における電圧利得Ｇｖ１は、第３の帰還抵抗Ｒ３を無限大とみなすことができるから数１７で表すことができる。
（数１７）
Ｇｖ１＝（Ｒ１＋Ｒ２）／ＲＶ１
【００９７】
なお、数１６、右辺の第１項、（Ｒ２／ＲＶ１）・（Ｒ１／Ｒ３）から明らかになるように第１の帰還抵抗Ｒ１と第２の帰還抵抗Ｒ２の和が同じ条件下においてはこれらの帰還抵抗が相等しいときに電圧利得Ｇｖが最大になる。たとえばＲ１＋Ｒ２＝９０ＫΩに設定するとき、Ｒ１＝Ｒ２、すなわちＲ１＝４５ＫΩ、Ｒ２＝４５ＫΩに設定したときの方が、たとえばＲ１＝４０ＫΩ、Ｒ２＝５０ＫΩに設定したときの電圧利得Ｇｖよりも大きくなる。さらに両者の抵抗値のバランスをくずしてたとえばＲ１＝６０ＫΩ、Ｒ２＝３０ＫΩに設定すると電圧利得Ｇｖは最大時のそれよりもさらに低下する。したがって、第１のＴ型抵抗回路Ｔ１２３および第２のＴ型抵抗回路Ｔ１２３ａを設計するときにはこうしたことも考慮するとよい。
【００９８】
上記数１６と数１７を比較してみるとＴ型抵抗回路を用いた負帰還回路の電圧利得Ｇｖはそれを用いない負帰還回路の電圧利得Ｇｖ１に比べて、（Ｒ２／ＲＶ１）・（Ｒ１／Ｒ３）の分だけ大きいことが分かる。
いま、第１の可変抵抗ＲＶ１を１０ＫΩから６０ＫΩまで変化させ、第１のブリーダ抵抗Ｒ１＝４０ＫΩ、第２のブリーダ抵抗Ｒ２＝５０ＫΩ、第３のブリーダ抵抗Ｒ３＝１０ＫΩとすると、ＲＶ１＝１０ＫΩ、２０ＫΩ、３０ＫΩ、４０ＫΩ、５０ＫΩおよび６０ＫΩのときのそれぞれの電圧利得Ｇｖを求めると、Ｇｖ＝２９．２ｄｂ、Ｇｖ＝２３．２ｄｂ、Ｇｖ＝１９．７ｄｂ、Ｇｖ＝１７．２ｄｂ、Ｇｖ＝１５．３ｄｂおよびＧｖ＝１３．７ｄｂとなる。本発明の一実施の形態においては電圧利得Ｇｖの最大値、最小値はそれぞれ２９．２ｄｂおよび１３．７ｄｂに設定したがこれは設計的事項の１つに過ぎない。
【００９９】
（第４の実施の形態）
図１１は本発明にかかるＤ級電力増幅器を表す。図３に表した利得調整回路１００をＤ級電力増幅器に適用したものである。もちろん、図１、図２に示した利得調整回路１００をＤ級電力増幅器に適用してもよい。
【０１００】
Ｄ級電力増幅器２００は信号入力端子１０２を備える。信号入力端子１０２にはたとえば振幅値が３Ｖ以下のアナログ入力信号Ｓｉｎが入力される演算増幅器１０４の図示しない反転入力端子または非反転入力端子に第３の電圧源Ｅ３をバイアス電圧供給線１３６を介して供給する。第３の電圧源Ｅ３の大きさは演算増幅器１０４に供給する第１電圧源Ｅ１の大きさの１／２の大きさが好ましい。すなわちＥ１＝５ＶのときにはＥ３＝２．５Ｖに設定する。
【０１０１】
演算増幅器１０４の出力側には第３の電圧源Ｅ３を直流電圧成分とした同じ振幅値の３のアナログ入力信号が出力される。出力されたアナログ信号は第１の可変抵抗ＲＶ１を介して演算増幅器１０８の反転入力端子１０８ａに入力される。第１の可変抵抗ＲＶ１の最小抵抗値は１０ＫΩに最大値は６０ＫΩにそれぞれ設定する。第１の可変抵抗ＲＶ１の可変範囲は１０ＫΩ〜６０ＫΩであるが、この可変範囲は設計的事項の１つに過ぎない。後述の負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３の抵抗値の大きさや電圧利得Ｇｖの調整範囲に応じて適宜設定するとよい。
【０１０２】
第１の可変抵抗ＲＶ１の他端は演算増幅器１０８の反転入力端子１０８ａに接続される。演算増幅器１０８の出力端子１０８ｃと反転入力端子１０８ａとの間には積分用キャパシタＣ１が接続されている。積分用キャパシタＣ１の大きさはたとえば３５ｐＦであり、半導体集積回路に内蔵するには障害とはならない大きさである。なお、積分用キャパシタＣ１の大きさは利得調整回路１００およびＤ級電力増幅器２００の周波数特性に影響を与える。積分用キャパシタＣ１が接続された演算増幅器１０８は、Ｄ級電力増幅器２００の利得調整回路と積分回路の両者の機能を兼ね備える。これが本発明の特徴の１つでもある。すなわち、本発明のＤ級電力増幅器は積分回路と利得調整回路を一体化している。こうした回路構成によって、Ｄ級電力増幅器の回路構成の簡易化が図れる。
【０１０３】
図１１に示した電力増幅器２００は、通常半導体集積回路で構成される。回路構成の簡易化は、半導体チップの縮小化をもたらす。また、回路構成の簡易化によって、Ｄ級電力増幅器全体の電気的特性の向上化が図れる。通常、回路の接続段数が増加するにつれて後段の回路は前段の回路の影響を受ける。たとえば、Ｄ級電力増幅器において、積分回路を利得調整回路の前段に設けた回路構成下においては利得調整回路の回路動作点の変動が後段の積分回路に影響を与える。さらにＤ級電力増幅器を半導体集積回路で構成した場合、半導体集積回路の製造上の電気的特性のばらつきがさらに後段の回路に影響を与える。さらに利得調整回路においては交流的な電圧利得の変化とともに直流的なバイアス電圧も変動するという不具合が生じる。
【０１０４】
演算増幅器１０８の出力端子１０８ｃ側には変調回路１１０が接続される。図１１に示す変調回路１１０は、上記特許文献４に開示された、広義のパルス変調回路を示す。すなわち、本発明の変調回路１１０は、Ｄ級電力増幅器に必要なコンパレータ、ゲートドライバ、パワートランジスタのすべてまたはこれらの一部を含む。Ｄ級電力増幅器にはこれらの他にデッドタイム（ＤＴ）補正回路、レベルシフタを備えることも知られている。変調回路１１０の出力側には信号出力端子１２０が接続されている電力増幅器等が構成される変調回路１１０に供給される第２の電圧源Ｅ２は演算増幅器１０８に供給されるたとえば第１の電圧源Ｅ１＝５Ｖよりも高く、その大きさＥ２はたとえば１０Ｖから３０Ｖである。あるいはＥ２は３０Ｖを越える場合もある。
【０１０５】
信号出力端子１２０には負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３が接続される。第１の帰還抵抗Ｒ１の一端は信号出力端子１２０に接続されている。第２の帰還抵抗Ｒ２は第１の帰還抵抗と直列に接続された直列接続体を成し、これらの第１の共通接続点Ｍ１と接地端子との間には第３の帰還抵抗Ｒ３が接続される。第２の帰還抵抗Ｒ２の一端は積分回路と利得調整回路を兼ね備えた演算増幅器１０８の反転入力端子１０８ａに接続される。なお、負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３は演算増幅器１０８の非反転入力端子１０８ｂに接続してもよい。演算増幅器１０８の非反転入力端子１０８ｂにはバイアス電圧供給回路１３０よりバイアス電圧Ｖ１０８ｂが供給される。バイアス電圧供給回路１３０は図１に示したものと同じある。
【０１０６】
バイアス電圧供給回路１３０は、第１のバイアス電圧生成回路１３２と第２のバイアス電圧生成回路１３８を有する。第１のバイアス電圧生成回路１３２は第２のＴ型抵抗回路Ｔ１２３ａと第２の電圧源Ｅ２を有する。第２のＴ型抵抗回路Ｔ１２３ａは第１のブリーダ抵抗Ｒ１ａ、第２のブリーダ抵抗Ｒ２ａおよび第３のブリーダ抵抗Ｒ３ａを有する。これら３つのブリーダ抵抗の共通接続点すなわち第２の共通接続点Ｍ１ａには直流電圧ＶＭ１ａが生じる。第１のバイアス電圧生成回路１３２は第２のブリーダ抵抗Ｒ２ａを介して第２のバイアス電圧生成回路１３８に接続される。直流電圧ＶＭ１ａは第１のブリーダ抵抗Ｒ１ａと第３のブリーダ抵抗Ｒ３ａとの抵抗比によってほぼ決定される。
【０１０７】
第２のＴ型抵抗回路Ｔ１２３ａは１つの分圧回路である。Ｔ型抵抗回路１２３ａを採用することによって第２の共通接続点Ｍ１ａの直流電圧ＶＭ１ａを演算増幅器１０８の入力側の直流電圧と同じ大きさまで分圧することができる。これによって、第２の電圧源Ｅ２が接続される各種各様の他の回路と演算増幅器１０８との直流的な結合を容易に可能ならしめる。
【０１０８】
直流電圧ＶＭ１ａの大きさは各種各様の回路に適用される第２の電圧源Ｅ２の大きさに基づいて決定する。たとえば第２の電圧源Ｅ２の最大値が３０Ｖとすれば、ＶＭ１ａがＥ２＝３０Ｖのときに、２．５Ｖを大きく超えないよう、は第１のブリーダ抵抗Ｒ１ａと第３のブリーダ抵抗Ｒ３ａの抵抗比を決定する。
【０１０９】
図１１に示したＤ級電力増幅器２００を構成する第１の可変抵抗ＲＶ１、第２の可変抵抗ＲＶ２、第１のＴ型抵抗回路Ｔ１２３および第２のＴ型抵抗回路Ｔ１２３ａは前にも述べたが、受動素子の抵抗だけではなく、スイッチドキャパシタを用いて構成してもよい。これらの中の少なくとも１つまたはすべてをスイッチドキャパシタで構成することができる。なお、スイッチドキャパシタを駆動するためにクロック信号が必要となるが、そのクロック信号は変調回路１１０で生成される三角波信号や矩形波パルスを用いることができる。
【０１１０】
（第５の実施の形態）
図１２は本発明にかかるＤ級電力増幅器の別の実施の形態を示す。図１１とはバイアス電圧供給回路１３０が相違する。図１２に示したバイアス電圧供給回路１３０は図２に示したものと同じである。バイアス電圧供給回路１３０を除いた他の回路や構成要件、すなわち、信号入力端子１０２、演算増幅器１０８、第１の可変抵抗ＲＶ１、第１のＴ型抵抗回路Ｔ１２３、変調回路１１０、信号出力端子１２０などは図１１のものとまったく同じであるので詳細な説明は割愛する。
【０１１１】
図１３は図１１および図１２に示したＤ級電力増幅器の周波数特性の計算結果を表す。電圧利得Ｇｖがマイナス３ｄｂとなるいわゆるカットオフ周波数ｆｃは数１８で表すことができる。
【０１１２】
（数１８）
ｆｃ＝Ｇｈ／（２π・Ｃ１・（Ｒ１＋Ｒ２＋（Ｒ１・Ｒ２）／Ｒ３））
【０１１３】
数１８において、Ｇｈは変調回路１１０の電圧利得である。Ｇｈは三角波信号Ｓ２の振幅と変調回路１１０に供給する第２の電圧源Ｅ２によって定まり、たとえば三角波信号Ｓ２の振幅を３Ｖとし、第２の電圧源Ｅ２を１２Ｖとすると、変調回路１１０の電圧利得Ｇｈ＝Ｅ２／Ｓ２＝１２Ｖ／３Ｖ＝４となる。したがって、変調回路の電圧利得Ｇｈを大きくするためには三角波信号Ｓ２および第２の電圧源Ｅ２を大きくすればよいことがわかる。また数１８において、Ｃ１は積分用キャパシタＣ１の容量値であり、本発明の一実施の形態ではＣ１＝３５ＰＦである。また、数１８においてＲ１、Ｒ２、Ｒ３は第１のＴ型抵抗回路Ｔ１２３、すなわち負帰還回路に用いた各帰還抵抗である。なお、数１８において、Ｒ１＋Ｒ２＋（Ｒ１・Ｒ２）／Ｒ３）は電圧利得Ｇｖを求めた数１６において、第１の可変抵抗ＲＶ１の大きさを「１」としたときの大きさに等しいことが分かる。
【０１１４】
いま、カットオフ周波数ｆｃを求めるために、Ｒ１＝４０ＫΩ、Ｒ２＝５０ＫΩ、Ｒ３＝１０ＫΩ、Ｃ１＝３５ＰＦ、Ｇｈ＝４とすると、カットオフ周波数ｆｃは、
ｆｃ＝４／（２・３．１４・３５・１０-１２・（４０・１０３＋５０・１０３＋（４０・１０３・５０・１０３）／１０・１０３））＝６２．８ＫＨzとなる。
数１８より明らかなように第１の可変抵抗ＲＶ１がカットオフ周波数ｆｃにはなんら影響されないということである。こうしたことは本発明の利得調整回路１００およびＤ級電力増幅器２００にとっては好ましいことである。一般的に演算増幅器を用いて積分回路を構成した場合、入力側のインピーダンスの大きさによって積分回路の時定数が変化するために利得調整に応じてカットオフ周波数ｆｃも変化してしまうが、本発明においてはＴ型抵抗回路から構成される負帰還回路を採用することによってこうした不具合を排除することができる。
【０１１５】
（第６の実施の形態）
図１４は図１２および図１３に示した変調回路１１０のさらに具体的な回路構成とその周辺の回路を示す。図１４に示すＤ級電力増幅器は変調回路１１０を備え、変調回路１１０はコンパレータ１１２、三角波信号生成回路１１４、ゲートドライバ１１６およびパワートランジスタＴＲ１、ＴＲ２を備える。
【０１１６】
コンパレータ１１２の反転入力端子１１２ａには演算増幅器１０８で電圧増幅されかつ積分された積分信号Ｓ１が入力される。コンパレータ１１２の非反転入力端子１１２ｂには三角波信号Ｓ２が入力される。三角波信号Ｓ２は積分信号Ｓ１をパルス幅変調（ＰＷＭ）するためのキャリア信号である。三角波信号Ｓ２はキャリア信号生成器１１４で生成され、その周波数はたとえば５００ＫＨｚで、その振幅値はたとえば３Ｖに設定されている。前にも述べたが三角波信号Ｓ２の振幅値は利得調整回路１００またはＤ級電力増幅器の周波数特性を決定する１つのファクターである。また、三角波信号Ｓ２はたとえば音声電力増幅器では可聴音声周波数２０Ｈｚ〜２０ＫＨｚよりも十分に大きい周波数が選ばれる。本発明では可聴音声周波数の２０倍以上の５００ＫＨｚとした。しかし、実用的には三角波信号Ｓ２の周波数は２００ＫＨｚ程度でも十分である。三角波信号生成回路１１４はたとえば演算増幅器やヒステリシスコンパレータ（シュミットトリガ回路）で構成することができる。なお、ヒステリシスコンパレータも１つの演算増幅器とみなすことができる。演算増幅器に正帰還回路を用いるとヒステリシスコンパレータを作製することができる。
【０１１７】
コンパレータ１１２の反転入力端子１１２ａに積分信号Ｓ１が入力されると、コンパレータ１１２の出力端子１１２ｃには積分信号Ｓ１が三角波信号Ｓ２によってパルス幅変調された、すなわちＰＷＭ信号が出力される。このＰＷＭ信号は後段のゲートドライバ１１６に入力される。ゲートドライバ１１６は後段のパワートランジスタＴＲ１、ＴＲ２を駆動するためにコンパレータ１１２から出力されたＰＷＭ信号を増幅する。
【０１１８】
パワートランジスタＴＲ１、ＴＲ２はゲートドライバ１１６から出力されたＰＷＭ信号を電力増幅する。電力増幅されたＰＷＭ信号は信号出力端子１２０に出力される。信号出力端子１２０に出力されたＰＷＭ信号はローパスフィルタ１４０に供給される。ローパスフィルタ１４０はたとえばコイルとキャパシタで構成されておりローパスフィルタ１４０で帯域制限され復調されたアナログ信号はスピーカ１５０に供給される。
【０１１９】
信号出力端子１２０に出力されたＰＷＭ信号は負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３を介して演算増幅器１０８の反転入力端子１０８ａに帰還される。図１４に示す第１のＴ型抵抗回路Ｔ１２３からなる負帰還回路はＤ級電力増幅器の出力側から入力側に負帰還を施す。これによってＤ級電力増幅器に生じやすい歪を低減することができる。なお、図１４に示す電力増幅器の電圧利得は上記数１６で表すことができる。
【０１２０】
本発明の狭義のパルス変調回路を構成するコンパレータ１１２は、周波数が固定され周期が変わらない三角波信号Ｓ２によって積分信号Ｓ１を変調するＰＷＭ方式を用いた。三角波信号Ｓ２を生成するために三角波生成回路１１４を設けるＰＷＭ変調回路は一般的に他励発振型ＰＷＭ方式とも呼ばれている。本発明の具体的ＰＷＭ変調回路には、こうした他励発振型ＰＷＭ方式を用いたが、特許文献６に示されるような、いわゆる自励発振型ＰＷＭ変調方式を用いることもできる。また本発明にかかる利得調整回路は、特許文献７に示されるデルタシグマ変調ＰＷＭ方式の差分積分器に適用することもできる。
【０１２１】
三角波信号生成回路１１４で生成された三角波信号Ｓ２は矩形波パルスに波形整形した後、直接または分周器等を介して、前述のスイッチドキャパシタを駆動するためのクロック信号として利用することができる。
【０１２２】
なお、図１４にはいわゆるシングルエンデッドタイプの電力増幅器を示したが、これに限定されない。たとえば、ＢＴＬタイプの電力増幅器にも本発明は適用することができる。
【０１２３】
図１５Ａ〜図１５ＣはＰＷＭ信号がコンパレータ１１２で生成される過程を模式的に示す。横軸は時間を縦軸は各種信号のレベルの大きさを模式的に表す。図１５Ａ、図１５Ｂおよび図１５Ｃはそれぞれデューティ比が１０％、５０％および９０％のＰＷＭ信号が生成される過程を表す。図１５Ａにおいては、コンパレータ１１２の反転入力端子１１２ａに積分信号Ｓ１が、非反転入力端子１１２ｂに三角波信号Ｓ２がそれぞれ入力される。三角波信号Ｓ２が積分信号Ｓ１よりも高いレベルのときにはハイレベルが、逆に三角波信号Ｓ２が積分信号Ｓ１よりも低いレベルのときにはローレベルがそれぞれコンパレータ１１２の出力端子１１２ｃに出力される。出力端子１１２ｃに出力されたＰＷＭ信号はゲートドライバ１１６、パワートランジスタＴＲ１、ＴＲ２を介して信号出力端子１２０に出力される。信号出力端子１２０に出力されたＰＷＭ信号の振幅はパワートランジスタＴＲ１、ＴＲ２に供給される電圧源Ｅ２と同じである。なおコンパレータ１１２においては、積分信号Ｓ１の最大値Ｓ１Ｈおよび最小値Ｓ１Ｌは三角波信号Ｓ２の振幅の大きさに収まるよう両者の直流バイアス電圧が設定されている。
【０１２４】
図１５Ｂは、デューティ比が１０％のときを模式的に表す。図１５Ａに比べると三角波信号Ｓ２のレベルが積分信号Ｓ１を越える時間は短くなるのでデューティ比は小さい。基本的な動作は図１５Ａと同じであるので詳細な説明は割愛する。
【０１２５】
図１５Ｃは、デューティ比が９０％のときを模式的に表す。図１５Ａ、図１５Ｂに比べると三角波信号Ｓ２のレベルが積分信号Ｓ１を越える時間は長くなるのでデューティ比は大きくなる。基本的な動作は図１５Ａと同じであるので詳細な説明は割愛する。
【０１２６】
図１６Ａは負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３およびバイアス電圧供給回路の主回路である第２のＴ型抵抗回路Ｔ１２３ａを半導体集積回路で構成した一例を模式的に示す。図１６Ａに示した一例は、第１のＴ型抵抗回路Ｔ１２３および第２のＴ型抵抗回路Ｔ１２３ａは図２または図３に表したものに相当する。第１、第２および第３の帰還抵抗はそれぞれＲ１＝４０ＫΩ、Ｒ２＝５０ＫΩおよびＲ３＝１０ＫΩとしている。第２のＴ型抵抗回路Ｔ１２３ａを構成する各ブリーダ抵抗はＲ１ａ＝８０ＫΩ、Ｒ２ａ＝５０ＫΩおよびＲ３ａ＝８．８８９ＫΩにそれぞれ設定している。第３のブリーダ抵抗Ｒ３ａは第１の帰還抵抗Ｒ１の２倍の大きさである８０ＫΩと、第３の帰還抵抗Ｒ３の抵抗値、すなわち１０ＫΩとの並列接続で構成している。
【０１２７】
図１６Ａを正視して中央部の上部に信号出力端子１２０および第２の電圧源Ｅ２に接続される端子が配置されている。また、左上部には第１の帰還抵抗Ｒ１を部分帰還抵抗Ｒ１-１、Ｒ１-２、Ｒ１-３およびＲ１-４の４つの抵抗を直列に接続した構成を示す。部分帰還抵抗Ｒ１-１の一方の端子は信号出力端子１２０に接続される。部分帰還抵抗Ｒ１-１、Ｒ１-２、Ｒ１-３およびＲ１-４それぞれの抵抗値は１０ＫΩとすれば帰還抵抗Ｒ１の総抵抗値は４０ＫΩに設定される。部分帰還抵抗Ｒ１-１、Ｒ１-２、Ｒ１-３およびＲ１-４のそれぞれは後述の第３の帰還抵抗Ｒ３の抵抗に等しくなるよう設定する。
【０１２８】
第１の帰還抵抗Ｒ１を構成する部分帰還抵抗Ｒ１-４に隣接して第３の帰還抵抗Ｒ３が１つの抵抗だけで配置される。第３の帰還抵抗Ｒ３は本発明の一実施の形態においては基本の抵抗パターンとして設定されており、その抵抗値は１０ＫΩである。なお、基本の抵抗パターンには、第３の帰還抵抗Ｒ３の他に、たとえば１ＫΩ、２ＫΩ、５ＫΩなどの比較的抵抗値の小さな抵抗を用意してもよい。第３の帰還抵抗の一端は第１の共通接続端子Ｍ１に接続され、その他端は接地端子ＧＮＤに接続する。
【０１２９】
第３の帰還抵抗Ｒ３に隣接して第２の帰還抵抗Ｒ２を部分帰還抵抗Ｒ２-１、Ｒ２-２、Ｒ２-３、Ｒ２-４およびＲ２-５の５つの抵抗を直列接続して配置する。部分帰還抵抗Ｒ２-５の一端は第１の可変抵抗ＲＶ１に接続する。各部分帰還抵抗の抵抗値を１０ＫΩとすれば第２の帰還抵抗Ｒ２の総抵抗値は５０ＫΩとなる。第１の帰還抵抗Ｒ１、第２の帰還抵抗Ｒ２および第３の帰還抵抗Ｒ３によって第１のＴ型抵抗回路Ｔ１２３、すなわち負帰還回路が構成される。
【０１３０】
図１６Ａを正視して左下部には第２のブリーダ抵抗Ｒ２ａが部分帰還抵抗Ｒ２ａ-１、Ｒ２ａ-２、Ｒ２ａ-３、Ｒ２ａ-４およびＲ２ａ-５の５つの抵抗を直列に接続して構成されたものを示す。これらの部分帰還抵抗ひとつ１つの抵抗値を１０ＫΩとすれば、第２のブリーダ抵抗Ｒ２ａの総抵抗値は５０ＫΩとなる。部分帰還抵抗Ｒ２ａ-１の一端は第２の可変抵抗ＲＶ２に接続され、部分帰還抵抗Ｒ２ａ-５の一端は第２の共通接続点Ｍ１ａに接続する。
【０１３１】
図１６Ａを正視して右上部には第１のブリーダ抵抗Ｒ１ａを部分帰還抵抗Ｒ１ａ-１、Ｒ１ａ-２、Ｒ１ａ-３、Ｒ１ａ-４、Ｒ１ａ-５、Ｒ１ａ-６、Ｒ１ａ-７およびＲ１ａ-８の８つの部分帰還抵抗を直列に接続したものを示す。これらの各部分帰還抵抗をそれぞれ１０ＫΩとすれば第１のブリーダ抵抗Ｒ１ａの総抵抗値は８０ＫΩとなる。
【０１３２】
図１６を正視して右下部には部分ブリーダ抵抗Ｒ３ａ-ＩＩが配置されている。部分ブリーダ抵抗Ｒ３ａ−ＩＩは部分ブリーダ抵抗Ｒ３ａ-１、Ｒ３ａ-２、Ｒ３ａ-３、Ｒ３ａ-４、Ｒ３ａ-５、Ｒ３ａ-６、Ｒ３ａ-７およびＲ３ａ-８を有し、これら８つの抵抗は直列に接続されている。Ｒ３ａ-１からＲ３ａ-８までの各部分ブリーダ抵抗の抵抗値はそれぞれ１０ＫΩであるので部分ブリーダ抵抗Ｒ３ａ-ＩＩの総抵抗値は８０ＫΩとなる。部分ブリーダ抵抗Ｒ３ａ−ＩとＲ３ａ-ＩＩは並列接続されるので第３のブリーダ抵抗Ｒ３ａの最終的な抵抗値は１０ＫΩ／／８０ＫΩとなり、その大きさは８．８８９ＫΩになる。
【０１３３】
図１６Ｂは負帰還回路を構成する第１のＴ型抵抗回路Ｔ１２３およびバイアス電圧供給回路の主回路である第２のＴ型抵抗回路Ｔ１２３ａを半導体集積回路で構成したもう１つの実施の形態を表す。図１６Ａのものと基本的には同じである。すなわち、第３の帰還抵抗Ｒ３を基本の抵抗パターンとして配置した。第３のブリーダ抵抗Ｒ３ａと第３の帰還抵抗Ｒ３ａとをできるだけ相隣接させることを優先させるために第３のブリーダ抵抗Ｒ３ａ-１が第１の部分ブリーダ抵抗Ｒ１ａ-４とＲ１ａ-５との間に挟まれるよう配置してみた。
【０１３４】
半導体集積回路で本発明の利得調整回路およびＤ級電力増幅器を構成する場合、電気的に等価で、かつ、抵抗比の精度が要求される第１、第２のＴ型抵抗回路Ｔ１２３およびＴ１２３ａを半導体集積回路で構成する場合、両者はできるだけ隣接して配置するのが好ましい。
【産業上の利用可能性】
【０１３５】
本発明の利得調整回路およびＤ級電力増幅器は電圧利得の調整に応じて演算増幅器の直流動作点の調整ができるとともに比較的広範囲の電圧源の使用にも適用することができるのでその産業上の利用価値はきわめて高い。
【図面の簡単な説明】
【０１３６】
【図１】本発明の実施の形態にかかる利得調整回路を示す図である。
【図２】本発明の実施の形態にかかる別の利得調整回路を示す図である。
【図３】本発明の実施の形態にかかるさらに別の利得調整回路を示す図である。
【図４Ａ】本発明の実施の形態にかかる利得調整回路に用いるバイアス電圧供給回路を示す図である。
【図４Ｂ】本発明の実施の形態にかかる利得調整回路に用いる別のバイアス電圧供給回路を示す図である。
【図５】本発明の実施の形態にかかる利得調整回路に用いるバイアス供給回路の第２の可変抵抗の大きさに対するバイアス電圧の変化を示す特性図である。
【図６】本発明の利得調整回路に用いるバイアス供給回路の第２の電圧源の大きさに対するバイアス電圧の変化を示す特性図である。
【図７Ａ】本発明の利得調整回路に用いるバイアス供給回路の第２の電圧源の大きさに対する第２のＴ型抵抗回路の直流電圧、バイアス電圧および第３の電圧源の変化を示し、第２の可変抵抗が１０ＫΩのときの特性図である。
【図７Ｂ】本発明の利得調整回路に用いるバイアス供給回路の第２の電圧源の大きさに対する第２のＴ型抵抗回路の直流電圧、バイアス電圧および第３の電圧源の変化を示し、第２の可変抵抗が６０ＫΩのときの特性図である。
【図８】本発明の実施の形態にかかる利得調整回路の中点電圧を求めるための等価回路図である。
【図９】本発明の実施の形態にかかる利得調整回路の電圧源Ｅ２に対する中点電圧の変化を表す特性図である。
【図１０】本発明の実施の形態にかかる利得調整回路の電圧利得特性を示す図である。
【図１１】本発明の実施の形態にかかるＤ級電力増幅器を示す回路図である。
【図１２】本発明の実施の形態にかかる別のＤ級電力増幅器を示す回路図である。
【図１３】本発明の実施の形態にかかる利得調整回路の周波数特性を示す図である。
【図１４】本発明のＤ級電力増幅器の変調回路を示す回路ブロック図である。
【図１５Ａ】本発明のＤ級電力増幅器に用いる変調回路においてデューティ比が５０％の回路動作を説明するための図である。
【図１５Ｂ】本発明のＤ級電力増幅器に用いる変調回路においてデューティ比が１０％の回路動作を説明するための図である。
【図１５Ｃ】本発明のＤ級電力増幅器に用いる変調回路においてデューティ比が９０％の回路動作を説明するための図である。
【図１６Ａ】本発明の利得調整回路の第１および第２のＴ型抵抗回路を半導体集積回路の半導体チップ上に配置したときの一例を示す抵抗配置パターンを示す図である。
【図１６Ｂ】図１６Ａとは別の実施の形態を示す抵抗配置パターン図である。
【符号の説明】
【０１３７】
１００  利得調整回路  
１０２  信号入力端子
１０６  信号入力端子
１０８  演算増幅器
１１０  変調回路
１１２  コンパレータ
１１４  三角波信号生成回路
１１６  ゲートドライバ
１２０  信号出力端子
１３０  バイアス電圧供給回路
１３２  第１のバイアス電圧生成回路
１３６  バイアス電圧供給線  
１３８  第２のバイアス電圧生成回路
１４０  ローパスフィルタ
１５０  スピーカ    
２００  Ｄ級電力増幅器
Ｒ１  第１の帰還抵抗
Ｒ２  第２の帰還抵抗
Ｒ３  第３の帰還抵抗
Ｒ１ａ  第１のブリーダ抵抗
Ｒ２ａ  第２のブリーダ抵抗
Ｒ３ａ  第３のブリーダ抵抗
ＴＲ１、ＴＲ２  パワートランジスタ
Ｔ１２３  第１のＴ型抵抗回路
Ｔ１２３ａ  第２のＴ型抵抗回路
ＲＶ１  第１の可変抵抗
ＲＶ２  第２の可変抵抗
Ｅ１  第１の電圧源
Ｅ２  第２の電圧源
Ｅ３  第３の電圧源
【図１】
2010081202.tif 000005
【図２】
2010081202.tif 000006
【図３】
2010081202.tif 000007
【図４Ａ】
2010081202.tif 000008
【図４Ｂ】
2010081202.tif 000009
【図５】
2010081202.tif 000010
【図６】
2010081202.tif 000011
【図７Ａ】
2010081202.tif 000012
【図７Ｂ】
2010081202.tif 000013
【図８】
2010081202.tif 000014
【図９】
2010081202.tif 000015
【図１０】
2010081202.tif 000016
【図１１】
2010081202.tif 000017
【図１２】
2010081202.tif 000018
【図１３】
2010081202.tif 000019
【図１４】
2010081202.tif 000020
【図１５Ａ】
2010081202.tif 000021
【図１５Ｂ】
2010081202.tif 000022
【図１５Ｃ】
2010081202.tif 000023
【図１６Ａ】
2010081202.tif 000024
【図１６Ｂ】
2010081202.tif 000025
【手続補正書】
【提出日】平成20年9月26日(2008.9.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
【表１】
2010081202.tif 000026
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
【表２】
2010081202.tif 000027