(57)【要約】【課題】不揮発性半導体記憶装置のフェイルビット数計数方法において、データパターンが変わってもフェイルビット数を正確に計数することができる不揮発性半導体記憶装置及びそのフェイルビット数計数方法を提供する。【解決手段】複数のメモリセルからなる不揮発性のメモリセルアレイ１０と、複数のセグメントからなるデータをメモリセルアレイに対して書き込み及びメモリセルアレイ１０から読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路１１とを備えた不揮発性半導体記憶装置において、制御回路１１は、データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、データの対応するセグメント毎に設定するようにスイッチ４１〜９４，…により切り替えフェイルビット数を計数する。【選択図】図５
2010073269.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなる不揮発性のメモリセルアレイと、複数のセグメントからなるデータを上記メモリセルアレイに対して書き込み及び上記メモリセルアレイから読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数することを特徴とする不揮発性半導体記憶装置。
【請求項２】
上記データは各セグメント毎に、ノーマルデータとスペアデータとを含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記制御回路は、上記スペアデータのデータ長の単位でフェイルビット数の計数領域を設定してフェイルビット数を計数する複数のフェイルビットカウンタを備えたことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
上記制御回路は、ユーザによるスイッチ制御コマンドに基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
上記制御回路は、予め設定されたヒューズ値に基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする請求項１乃至３のうちのいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
複数のメモリセルからなる不揮発性のメモリセルアレイと、複数のセグメントからなるデータを上記メモリセルアレイに対して書き込み及び上記メモリセルアレイから読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路とを備えた不揮発性半導体記憶装置のフェイルビット数計数方法において、
上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数するステップを含むことを特徴とする不揮発性半導体記憶装置のフェイルビット数計数方法。
【請求項７】
上記データは各セグメント毎に、ノーマルデータとスペアデータとを含むことを特徴とする請求項４記載の不揮発性半導体記憶装置のフェイルビット数計数方法。
【請求項８】
上記計数するステップは、上記スペアデータのデータ長の単位でフェイルビット数の計数領域を設定してフェイルビット数を計数する複数のフェイルビットカウンタを用いて計数することを特徴とする請求項５記載の不揮発性半導体記憶装置のフェイルビット数計数方法。
【請求項９】
上記計数するステップは、ユーザによるスイッチ制御コマンドに基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする請求項６乃至８のうちのいずれか１つに記載の不揮発性半導体記憶装置のフェイルビット数計数方法。
【請求項１０】
上記計数するステップは、予め設定されたヒューズ値に基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする請求項６乃至８のうちのいずれか１つに記載の不揮発性半導体記憶装置のフェイルビット数計数方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とそのフェイルビット数計数方法に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、非特許文献１−４参照。）。
【０００３】
ＥＥＰＲＯＭフラッシュメモリ、特にＮＡＮＤ型フラッシュメモリにおいては、通常ページ単位でデータ書き込み及び読み出しが行われ、これにより実効的に高速のデータ書き込み及び読み出しを行うことができ、データ消去は通常複数ページを含むブロック単位で行われ、これにより高速のデータ消去を行うことができる。当該ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、エラー訂正コード（ＥＣＣ）回路が搭載されているために、読み出し及び書き込み動作の時、エラーが発生しても、搭載されたエラー訂正コード回路によってエラーを補正でき、そのため、補正可能なフェイルビット数を含む。
【０００４】
当該ＮＡＮＤ型フラッシュＥＥＰＲＯＭは複数のアレイブロック又はメモリブロックからなるアレイを含み、一般に、アレイは許容可能な不良ブロックを含み、そのような不良ブロックは実質的に使用されない。パッケージされた又は完成したＮＡＮＤ型フラッシュメモリ装置について出荷の前にテスト動作を実行する時、アレイの正常なアレイブロックのうち少なくとも１つがフェイルビットを含むものとして判別される場合、そのようなメモリ装置は廃棄される。テスト動作で発見されたアレイブロックのフェイルビット数が訂正可能なフェイルビット数を超過しないと、テスト動作で判別された不良ブロックを含むＮＡＮＤ型フラッシュメモリはエラー訂正コード回路を使用でき、これにより、歩留まりを向上できる。
【０００５】
これに対して、ページバッファに接続されるフェイルビットカウント回路を備えて、より短時間でフェイルビット数を計数する方法が提案されている（例えば、特許文献５参照）。
【０００６】
また、特許文献６において、不揮発性半導体メモリ装置にデータをプログラムし、もしくはデータを読み出す過程で発生するフェイルビット数を正確にカウントし、歩留まりを向上させるためのフェイルビット数の計数方法が提案されている。このフェイルビット数の計数方法では、フェイルビット検出ブロックはフェイルビット検出命令信号に応じて動作し、列選択回路によって選択されたデータビットがフェイルビットを含むかを判別し、判別結果に従うフェイルフラグ信号を出力する。フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに格納されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを格納する。データ出力バッファブロックはフェイルビット読み出し命令信号の活性化区間の間、前記フェイルコードを読み出しイネーブル信号に同期して、入出力ピンを通じて外部に出力する。
【０００７】
【特許文献１】特開平９−１４７５８２号公報。
【特許文献２】特開２０００−２８５６９２号公報。
【特許文献３】特開２００３−３４６４８５号公報。
【特許文献４】特開２００１−０２８５７５号公報。
【特許文献５】特開２００２−１４０８９９号公報。
【特許文献６】特開２００２−１９７８９８号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２はフラッシュＥＥＰＲＯＭにおいて一般に用いられるデータパターンの一例を示す図である。ここで、図２（ａ）は実データであるノーマルデータに続いてスペアデータが配置されているデータパターンＰ１を示す。ここで、スペアデータは一般に、例えばＥＣＣデータやメモリ管理のためのデータ、その他のデータを含む。あるフラッシュＥＥＰＲＯＭでは、ノーマルデータは５１２バイトのデータ長を有し、スペアデータは１６バイトのデータ長を有する。また、図２（ｂ）はスペアデータに続いてノーマルデータが配置されているデータパターンＰ２を示す。さらに、図２（ｃ）は、スペアデータ及びノーマルデータがそれぞれ複数のデータ部分に分割され、分割されたデータ部分において、スペアデータ、ノーマルデータの順序で繰り返し配置されるデータパターンＰ３を示す。
【０００９】
図３は従来技術のフラッシュメモリにおける問題点を説明するための図であって、各領域に割り当てられたノーマルデータとスペアデータを示す図である。図３から明らかなように、従来技術では、フェイルビット数を計数する領域がＡ，Ｂ，Ｃ，Ｄのごとく固定されているために、データパターンに依存してフェイルビット数を計数するとフェイルビット数の偏りが多くなり良品率が低下する場合があるという問題点があった。
【００１０】
本発明の目的は以上の問題点を解決し、不揮発性半導体記憶装置のフェイルビット数計数方法において、データパターンが変わってもフェイルビット数を正確に計数することができる不揮発性半導体記憶装置及びそのフェイルビット数計数方法を提供することにある。
【課題を解決するための手段】
【００１１】
第１の発明に係る不揮発性半導体記憶装置は、複数のメモリセルからなる不揮発性のメモリセルアレイと、複数のセグメントからなるデータを上記メモリセルアレイに対して書き込み及び上記メモリセルアレイから読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路とを備えた不揮発性半導体記憶装置において、
上記制御回路は、上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数することを特徴とする。
【００１２】
上記不揮発性半導体記憶装置において、上記データは各セグメント毎に、ノーマルデータとスペアデータとを含むことを特徴とする。
【００１３】
また、上記不揮発性半導体記憶装置において、上記制御回路は、上記スペアデータのデータ長の単位でフェイルビット数の計数領域を設定してフェイルビット数を計数する複数のフェイルビットカウンタを備えたことを特徴とする。
【００１４】
さらに、上記不揮発性半導体記憶装置において、上記制御回路は、ユーザによるスイッチ制御コマンドに基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする。
【００１５】
とって代わって、上記制御回路は、予め設定されたヒューズ値に基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする。
【００１６】
第２の発明に係る不揮発性半導体記憶装置のフェイルビット数計数方法は、複数のメモリセルからなる不揮発性のメモリセルアレイと、複数のセグメントからなるデータを上記メモリセルアレイに対して書き込み及び上記メモリセルアレイから読み出しを制御し、書き込み又は読み出し時に発生するフェイルビット数を計数する制御回路とを備えた不揮発性半導体記憶装置のフェイルビット数計数方法において、
上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数するステップを含むことを特徴とする。
【００１７】
上記不揮発性半導体記憶装置のフェイルビット数計数方法において、上記データは各セグメント毎に、ノーマルデータとスペアデータとを含むことを特徴とする。
【００１８】
また、上記不揮発性半導体記憶装置のフェイルビット数計数方法において、上記計数するステップは、上記スペアデータのデータ長の単位でフェイルビット数の計数領域を設定してフェイルビット数を計数する複数のフェイルビットカウンタを用いて計数することを特徴とする。
【００１９】
さらに、上記不揮発性半導体記憶装置のフェイルビット数計数方法において、上記計数するステップは、ユーザによるスイッチ制御コマンドに基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする。
【００２０】
とって代わって、上記計数するステップは、予め設定されたヒューズ値に基づいて、フェイルビット数を計数するための各領域を設定することを特徴とする。
【発明の効果】
【００２１】
本発明に係る不揮発性半導体記憶装置及びそのフェイルビット数計数方法によれば、上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数するので、データパターンが変更になっても、セグメント内のフェイルビット数を正確に計数することができる。従って、例えばセグメント内のフェイルビット数をＥＣＣで許されるフェイルビット数以下にできる確率が高くなり、良品率を向上できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２３】
図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。図１２は、図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの構成について以下に説明する。
【００２４】
図１において、本実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御するカラムコントローラ５０及びロウ制御回路１２と、プログラム電圧等を発生する高電圧発生回路１３と、データ書き換え及び読み出し並びにラッチを含むページバッファ１４と、入出力端子２３を介して入出力されるデータを一時的に格納するデータ入出力バッファ２２と、ユーザによる入力装置２０からのコマンドを制御信号に変換して出力するコマンドインターフェース２１と、メモリセルアレイ１０内のヒューズ領域のデータの制御を行うヒューズ制御回路２５と、ヒューズ領域のデータを一時的に格納するヒューズレジスタ２６とを備えて構成される。
【００２５】
メモリセルアレイ１０は、図１２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ１４は書き換え及び読み出し回路１であり、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含む。
【００２６】
図１２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図１２は、１個の入出力端子２３との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダを含むロウ制御回路１２及びカラムデコーダを含むカラム制御回路１５が設けられている。カラムコントローラ５０は、カラム制御回路１５と、所定のデータ長の各領域でフェイルビット数を計数するフェイルビットカウンタ１７と、フェイルビットカウンタ１７内のスイッチ４１〜９４（図５参照。）のオン／オフを制御するスイッチ制御回路１６とを備えて構成され、データ書き込み、消去及び読み出しのシーケンス制御を行う。コマンドインターフェース２１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００２７】
図１及び図２において、入出力バッファ２２は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ２２及びデータ線５２を介して、入出力端子２３とページバッファ１４の間でデータの転送が行われる。入出力端子２３から入力されるアドレス信号は、カラム制御回路１５内のアドレスレジスタに保持され、ロウ制御回路１２及びカラム制御回路１５内のカラムデコーダに送られてデコードされる。入出力端子２３からは動作制御のコマンドも入力される。入力されたコマンドはコマンドインターフェース２１によりデコードされてコマンドインターフェース２１内のコマンドレジスタに保持され、これによりカラムコントローラ５０が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路（図示せず。）に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ２２でのデータラッチ、転送等の制御に用いられ、さらにカラムコントローラ５０に送られて、動作制御が行われる。
【００２８】
ページバッファ１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【００２９】
次いで、本実施形態に係るフェイルビット数の計数方法について以下に説明する。図４は実施形態に係るフラッシュＥＥＰＲＯＭにおいて各領域に割り当てられたノーマルデータとスペアデータを示す図である。図４（ａ）は図２（ａ）のデータパターンＰ１に対するフェイルビット数計数方法を示す図であって、セグメントＳＧ１に属するノーマルデータＮ１とスペアデータＳ１とは領域Ａでフェイルビット数を計数し、セグメントＳＧ２に属するノーマルデータＮ２とスペアデータＳ２とは領域Ｂでフェイルビット数を計数し、セグメントＳＧ３に属するノーマルデータＮ３とスペアデータＳ３とは領域Ｃでフェイルビット数を計数し、セグメントＳＧ４に属するノーマルデータＮ４とスペアデータＳ４とは領域Ｄでフェイルビット数を計数する。また、図４（ｂ）は図２（ｂ）のデータパターンＰ２に対するフェイルビット数計数方法を示す図であって、セグメントＳＧ１に属するスペアデータＳ１とノーマルデータＮ１とは領域Ａでフェイルビット数を計数し、セグメントＳＧ２に属するスペアデータＳ２とノーマルデータＮ２とは領域Ｂでフェイルビット数を計数し、セグメントＳＧ３に属するスペアデータＳ３とノーマルデータＮ３とは領域Ｃでフェイルビット数を計数し、セグメントＳＧ４に属するスペアデータＳ４とノーマルデータＮ４とは領域Ｄでフェイルビット数を計数する。
【００３０】
すなわち、本実施形態では、カラムコントローラ５０は、上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数することを特徴としている。ここで、上記データは各セグメント毎に、ノーマルデータとスペアデータとを含む。具体的には、カラムコントローラ５０は、図５に示すように、上記スペアデータのデータ長の単位でフェイルビット数の計数領域を設定してフェイルビット数を計数する複数のフェイルビットカウンタ１７ａ，１７ｂ，１７ｃ，１７ｄを備えたことを特徴としている。
【００３１】
図５は図１のカラムコントローラ５０の詳細構成を示すブロック図である。図５において、１つのセグメントのスペアデータのデータ長に対応するカラム制御回路部分（カラム制御回路１５の分割された部分をいう。）毎に、本実施形態では例えば各４つのスイッチ（４１〜４４，５１〜５４，６１〜６４，７１〜７４，８１〜８４，９１〜９４）を設け、スイッチ４１，５１，６１，７１，８１，９１の他端にセグメントＳＧ１用フェイルビットカウンタ１７ａを接続し、スイッチ４２，５２，６２，７２，８２，９２の他端にセグメントＳＧ２用フェイルビットカウンタ１７ｂを接続し、スイッチ４３，５３，６３，７３，８３，９３の他端にセグメントＳＧ３用フェイルビットカウンタ１７ｃを接続し、スイッチ４４，５４，６４，７４，８４，９４の他端にセグメントＳＧ４用フェイルビットカウンタ１７ｄを接続する。なお、図６においてスイッチ４１〜９４のみを図示しているが、１ページのデータ長分に対応した複数のスイッチが設けられ、これらのスイッチに４つのフェイルビットカウンタ１７ａ〜１７ｄが接続される。
【００３２】
各４つのスイッチ（４１〜４４，５１〜５４，６１〜６４，７１〜７４，８１〜８４，９１〜９４）のセット中では、フェイルビット数を計数すべきセグメント（ＳＧ１〜ＳＧ４のうちの１つ）に対応する１つのスイッチのみを選択的にオンするようにスイッチ制御回路１６がデータパターンに応答してスイッチ４１〜９４を制御する。すなわち、スペアデータについてはそのデータ長に対応するカラム制御回路部分毎にスイッチ（４１〜４４，５１〜５４，６１〜６４，７１〜７４，８１〜８４，９１〜９４）を切り替え制御するが、ノーマルデータについては、ノーマルデータのデータ長をスペアデータのデータ長で分割したカラム制御回路部分毎にスイッチ（４１〜４４，５１〜５４，６１〜６４，７１〜７４，８１〜８４，９１〜９４）を切り替え制御する。
【００３３】
さらに、各データパターンＰ１，Ｐ２，Ｐ３に対応したカラムコントローラ５０のスイッチ制御回路１６の制御例を以下に示す。
【００３４】
図６は図５のカラムコントローラ５０においてデータパターンＰ１を処理したときの動作を示すブロック図である。図６から明らかなように、スイッチ４１，５１，６１，７１，８１，９１のみがオンとなり、セグメントＳＧ１のノーマルデータＮ１（ノーマルデータ部分Ｎ１−１〜Ｎ１−６）におけるフェイルビット数がセグメントＳＧ１用フェイルビットカウンタ１７ａにより計数される。また、セグメントＳＧ２のノーマルデータＮ２（ノーマルデータ部分Ｎ２−１〜Ｎ２−６）を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ２のノーマルデータＮ２（ノーマルデータ部分Ｎ２−１〜Ｎ２−６）におけるフェイルビット数がセグメントＳＧ２用フェイルビットカウンタ１７ｂにより計数される。さらに、セグメントＳＧ３のノーマルデータＮ３（ノーマルデータ部分Ｎ３−１〜Ｎ３−６）を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ３のノーマルデータＮ３（ノーマルデータ部分Ｎ３−１〜Ｎ３−６）におけるフェイルビット数がセグメントＳＧ３用フェイルビットカウンタ１７ｃにより計数される。またさらに、セグメントＳＧ４のノーマルデータＮ４（ノーマルデータ部分Ｎ４−１〜Ｎ４−６）を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ４のノーマルデータＮ４（ノーマルデータ部分Ｎ４−１〜Ｎ４−６）におけるフェイルビット数がセグメントＳＧ４用フェイルビットカウンタ１７ｄにより計数される。
【００３５】
セグメントＳＧ１のスペアデータＳ１を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ１のスペアデータＳ１におけるフェイルビット数がセグメントＳＧ１用フェイルビットカウンタ１７ａにより計数される。また、セグメントＳＧ２のスペアデータＳ２を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ２のスペアデータＳ２におけるフェイルビット数がセグメントＳＧ２用フェイルビットカウンタ１７ｂにより計数される。さらに、セグメントＳＧ３のスペアデータＳ３を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ３のスペアデータＳ３におけるフェイルビット数がセグメントＳＧ３用フェイルビットカウンタ１７ｃにより計数される。またさらに、セグメントＳＧ４のスペアデータＳ４を処理するカラム制御回路部分に接続されたスイッチ（図示せず。）のみがオンとなり、セグメントＳＧ４のスペアデータＳ４におけるフェイルビット数がセグメントＳＧ４用フェイルビットカウンタ１７ｄにより計数される。
【００３６】
図７は図５のカラムコントローラ５０においてデータパターンＰ２を処理したときの動作を示すブロック図である。図７から明らかなように、スイッチ４１，５２，６３，７４，８１，９１，…がオンとなり、セグメントＳＧ１のスペアデータＳ１及びノーマルデータＮ１（ノーマルデータ部分Ｎ１−１〜Ｎ１−６）におけるフェイルビット数がセグメントＳＧ１用フェイルビットカウンタ１７ａにより計数され、セグメントＳＧ２のスペアデータＳ２におけるフェイルビット数がセグメントＳＧ２用フェイルビットカウンタ１７ｂにより計数され、セグメントＳＧ３のスペアデータＳ３におけるフェイルビット数がセグメントＳＧ３用フェイルビットカウンタ１７ｃにより計数され、セグメントＳＧ４のスペアデータＳ４におけるフェイルビット数がセグメントＳＧ４用フェイルビットカウンタ１７ｄにより計数される。また、同様に、ノーマルデータＮ２（ノーマルデータ部分Ｎ２−１〜Ｎ２−６）におけるフェイルビット数がセグメントＳＧ２用フェイルビットカウンタ１７ｂにより計数され、ノーマルデータＮ３（ノーマルデータ部分Ｎ３−１〜Ｎ３−６）におけるフェイルビット数がセグメントＳＧ３用フェイルビットカウンタ１７ｃにより計数され、ノーマルデータＮ４（ノーマルデータ部分Ｎ４−１〜Ｎ４−６）におけるフェイルビット数がセグメントＳＧ４用フェイルビットカウンタ１７ｄにより計数される。
【００３７】
図８は図５のカラムコントローラ５０においてデータパターンＰ３を処理したときの動作を示すブロック図である。図８から明らかなように、スイッチ４１，５１，６１，７１，８１，９１，…がオンとなり、セグメントＳＧ１のスペアデータＳ１及びノーマルデータＮ１（ノーマルデータ部分Ｎ１−１〜Ｎ１−６）におけるフェイルビット数がセグメントＳＧ１用フェイルビットカウンタ１７ａにより計数される。同様に、セグメントＳＧ２のスペアデータＳ２及びノーマルデータＮ２（ノーマルデータ部分Ｎ２−１〜Ｎ２−６）におけるフェイルビット数がセグメントＳＧ２用フェイルビットカウンタ１７ｂにより計数され、セグメントＳＧ３のスペアデータＳ３及びノーマルデータＮ３（ノーマルデータ部分Ｎ３−１〜Ｎ３−６）におけるフェイルビット数がセグメントＳＧ３用フェイルビットカウンタ１７ｃにより計数され、セグメントＳＧ４のスペアデータＳ４及びノーマルデータＮ４（ノーマルデータ部分Ｎ４−１〜Ｎ４−６）におけるフェイルビット数がセグメントＳＧ４用フェイルビットカウンタ１７ｄにより計数される。
【００３８】
以上説明したように、本実施形態によれば、データパターンに応じて、
（ａ）セグメントＳＧ１用フェイルビットカウンタ１７ａがセグメントＳＧ１のスペアデータＳ１及びノーマルデータＮ１（ノーマルデータ部分Ｎ１−１〜Ｎ１−６）におけるフェイルビット数を計数し、
（ｂ）セグメントＳＧ２用フェイルビットカウンタ１７ｂがセグメントＳＧ２のスペアデータＳ２及びノーマルデータＮ２（ノーマルデータ部分Ｎ２−１〜Ｎ２−６）におけるフェイルビット数を計数し、
（ｃ）セグメントＳＧ３用フェイルビットカウンタ１７ｃがセグメントＳＧ３のスペアデータＳ３及びノーマルデータＮ３（ノーマルデータ部分Ｎ３−１〜Ｎ３−６）におけるフェイルビット数を計数し、
（ｄ）セグメントＳＧ４用フェイルビットカウンタ１７ｄがセグメントＳＧ４のスペアデータＳ４及びノーマルデータＮ４（ノーマルデータ部分Ｎ４−１〜Ｎ４−６）におけるフェイルビット数を計数するように、
スイッチ制御回路１６はスイッチ４１〜９４，…を制御する。なお、データパターンの入力又は設定については以下に説明する。
【実施例１】
【００３９】
図９は図１のフラッシュＥＥＰＲＯＭにおいて実行される実施例１に係るパワーオン時及びその後の処理（データパターンを変更したときなど）を示すフローチャートである。図９において、ステップＳ１においてユーザが入力装置２０を用いて、データパターン（例えばＰ１，Ｐ２，Ｐ３）に対応したスイッチ４１〜９４，…のオン・オフパターンを含むスイッチ制御コマンドを入力し、ステップＳ２においてまたユーザは入力装置２０を用いてデータパターンを入力する。これらのコマンドやデータパターンはコマンドインターフェース２１からスイッチ制御回路１６に送られる。ステップＳ３において、スイッチ制御回路１６は入力されるデータパターンに対応するスイッチ制御コマンドに基づいてスイッチ４１〜９４，…のオン／オフをセットする。
【００４０】
以上説明したように、本実施例によれば、パワーオン時及びその後の処理（データパターンを変更したときなど）において、ユーザによるスイッチ制御コマンドに基づいてスイッチ制御回路１６によりスイッチ４１〜９４，…のオン／オフがセットされ、フェイルビット数を計数するための各領域が設定される。
【実施例２】
【００４１】
図１０は図１のフラッシュＥＥＰＲＯＭにおいて実行される実施例２に係る出荷前処理を示すフローチャートであり、図１１は図１のフラッシュＥＥＰＲＯＭにおいて実行される実施例２に係る出荷後のパワーオン時処理を示すフローチャートである。図１０において、ステップＳ１１で顧客のデータパターンに基づいて出荷前にメモリセル１０内のヒューズ領域に、データパターン（例えばＰ１，Ｐ２，Ｐ３のうちの１つ）に対応したスイッチ４１〜９４，…のオン・オフパターンを含むスイッチ制御コマンドの情報をヒューズにセットしておく。次いで、図１１の出荷後のパワーオン時処理では、ステップＳ２１でカラムコントローラ５０などのＣＰＵのビート処理を実行し、ステップＳ２２では、メモリセル１０内に出荷前に書き込まれた上記スイッチ制御コマンドの情報を含むヒューズ値を読み出し、ステップＳ２３において、当該ヒューズ値に基づいてスイッチ制御回路１６によりスイッチ４１〜９４，…のオン／オフがセットされる。
【００４２】
以上説明したように、本実施例によれば、出荷前に予め設定された、データパターンに対応するスイッチ制御コマンドの情報を含むヒューズ値を、出荷後のパワーオン時にメモリセル１０内のヒューズ領域から読み出し、当該ヒューズ値に基づいてスイッチ制御回路１６によりスイッチ４１〜９４，…のオン／オフがセットされ、フェイルビット数を計数するための各領域が設定される。
【産業上の利用可能性】
【００４３】
以上詳述したように、本発明に係る不揮発性半導体記憶装置及びそのフェイルビット数計数方法によれば、上記データのデータパターンに応じてフェイルビット数を計数するための所定のデータ長中の各領域を、上記データの対応するセグメント毎に設定するようにスイッチ手段により切り替えフェイルビット数を計数するので、データパターンが変更になっても、セグメント内のフェイルビット数を正確に計数することができる。従って、例えばセグメント内のフェイルビット数をＥＣＣで許されるフェイルビット数以下にできる確率が高くなり、良品率を向上できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】フラッシュＥＥＰＲＯＭにおいて用いられるデータパターンの一例を示す図である。
【図３】従来技術のフラッシュメモリにおける問題点を説明するための図であって、各領域に割り当てられたノーマルデータとスペアデータを示す図である。
【図４】実施形態に係るフラッシュＥＥＰＲＯＭにおいて各領域に割り当てられたノーマルデータとスペアデータを示す図である。
【図５】図１のカラムコントローラ５０の詳細構成を示すブロック図である。
【図６】図５のカラムコントローラ５０においてデータパターンＰ１を処理したときの動作を示すブロック図である。
【図７】図５のカラムコントローラ５０においてデータパターンＰ２を処理したときの動作を示すブロック図である。
【図８】図５のカラムコントローラ５０においてデータパターンＰ３を処理したときの動作を示すブロック図である。
【図９】図１のフラッシュＥＥＰＲＯＭにおいて実行される実施例１に係るパワーオン時及びその後の処理を示すフローチャートである。
【図１０】図１のフラッシュＥＥＰＲＯＭにおいて実行される実施例２に係る出荷前処理を示すフローチャートである。
【図１１】図１のフラッシュＥＥＰＲＯＭにおいて実行される実施例２に係る出荷後のパワーオン時処理を示すフローチャートである。
【図１２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【符号の説明】
【００４５】
１０…メモリセルアレイ、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…ページバッファ、
１５…カラム制御回路、
１６…スイッチ制御回路、
１７…フェイルビットカウンタ、
１７ａ…セグメントＳＧ１用フェイルビットカウンタ、
１７ｂ…セグメントＳＧ２用フェイルビットカウンタ、
１７ｃ…セグメントＳＧ３用フェイルビットカウンタ、
１７ｄ…セグメントＳＧ４用フェイルビットカウンタ、
２０…入力装置、
２１…コマンドインターフェース、
２２…データ入出力バッファ、
２５…ヒューズ制御回路、
２６…ヒューズレジスタ、
４１〜９４…スイッチ、
５０…カラムコントローラ。
【図１】
2010073269.tif 000003
【図２】
2010073269.tif 000004
【図３】
2010073269.tif 000005
【図４】
2010073269.tif 000006
【図５】
2010073269.tif 000007
【図６】
2010073269.tif 000008
【図７】
2010073269.tif 000009
【図８】
2010073269.tif 000010
【図９】
2010073269.tif 000011
【図１０】
2010073269.tif 000012
【図１１】
2010073269.tif 000013
【図１２】
2010073269.tif 000014