(57)【要約】【課題】配線層に設けられた突起電極が半導体素子に設けられた素子電極に接続された構造を有する半導体モジュールにおいて、突起電極と素子電極との接続信頼性を向上させる。【解決手段】半導体素子２０と配線層５０との間に絶縁樹脂層４０が設けられている。配線層５０と一体的に形成され、配線層５０から絶縁樹脂層４０側に突出している突起電極６０は、半導体素子２０に設けられた素子電極と電気的に接続されている。突起接続領域５２の端部側の配線層５０の一部の高さが端部側とは反対側に延在する配線領域５４の配線層５０の高さに比べて低くなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁樹脂層と、
前記絶縁樹脂層の一方の主表面に設けられた配線層と、
前記配線層の端部において前記配線層と電気的に接続され、前記配線層から前記絶縁樹脂層側に突出している突起電極と、を備え、
前記配線層の端部側の一部の高さが前記端部側とは反対側に延在する前記配線層の領域の高さに比べて低いことを特徴とする素子搭載用基板。
【請求項２】
前記配線層の端部側の側方において、前記突起電極の頂部面とは反対側の前記突起電極の面が露出している請求項１に記載の素子搭載用基板。
【請求項３】
前記配線層の端部側の側方において、前記突起電極の頂部面とは反対側の前記突起電極の領域が欠けている請求項２に記載の素子搭載用基板。
【請求項４】
前記配線層と前記突起電極とが一体的に形成されている請求項１乃至３のいずれか１項に記載の素子搭載用基板。
【請求項５】
請求項１乃至４のいずれか１項に記載の素子搭載用基板と、
前記突起電極に対向する素子電極が設けられた半導体素子と、
を備え、
前記突起電極が前記絶縁樹脂層を貫通し、前記突起電極と前記素子電極とが電気的に接続されていることを特徴とする半導体モジュール。
【請求項６】
請求項５に記載の半導体モジュールを備えることを特徴とする携帯機器。
【請求項７】
絶縁樹脂層と配線層とが積層された素子搭載用基板を製造する方法であって、
金属板の一方の面を選択的に除去して突起電極を形成する突起電極形成工程と、
前記金属板の他方の面を選択的に除去して配線層を形成する配線層形成工程と、
を備え、
前記配線層形成工程において、前記配線層の端部において前記配線層の一方の面から前記突起電極が突出するとともに、前記配線層の端部側の一部の高さが前記端部側とは反対側に延在する前記配線層の領域の高さに比べて低くなるように、前記金属板の他方の面を選択的に除去することを特徴とする素子搭載用基板の製造方法。
【請求項８】
前記配線層形成工程において、前記配線層の端部の側方において、前記突起電極の頂部面とは反対側の前記突起電極の面を露出させる請求項７に記載の素子搭載用基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、高機能化に伴い、電子機器に使用される半導体素子の、さらなる小型化が求められている。半導体素子の小型化に伴い、プリント配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプとプリント配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、基材（配線層）に形成した突起構造を電極またはビアとし、基材にエポキシ樹脂などの絶縁樹脂を介して半導体素子を実装し、突起構造に半導体素子の電極を接続する構造が知られている（特許文献１参照）。
【特許文献１】特開２０００−２２０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
基材に形成した突起構造と半導体素子の電極とを接続する上述の構造では、基材と半導体素子との熱膨張係数の差によって生じる熱応力が、突起構造と基材との接続部分に集中してしまうおそれがあった。特に、突起電極と配線層との接続部分にＺ方向（突起電極をシリコン基板（半導体素子）から剥がす方向）の応力が集中すると、突起電極と半導体素子との接続信頼性が低下するおそれがあった。
【０００４】
本発明はこうした課題に鑑みてなされたものであり、その目的は、素子搭載用基板の配線層に設けられた突起電極が半導体素子に設けられた素子電極に接続された構造を有する半導体モジュールにおいて、突起電極と素子電極との接続信頼性を向上させる技術の提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層の端部において配線層と電気的に接続され、配線層から絶縁樹脂層側に突出している突起電極と、を備え、配線層の端部側の一部の高さが端部側とは反対側に延在する配線層の領域の高さに比べて低いことを特徴とする。
【０００６】
この態様によれば、半導体素子に設けられた外部電極に突起電極を接続して半導体素子を搭載した場合に、配線層と半導体素子に用いられる半導体基板との熱膨張係数の差によって生じる熱応力に起因して、素子電極と突起電極との接続部分に熱応力が集中することが抑制される。この結果として、配線層に設けられた突起電極と素子電極との接続信頼性を向上させることができる。
【０００７】
上記態様に関し、配線層の端部側の側方において、突起電極の頂部面とは反対側の突起電極の面が露出していてもよい。また、配線層の端部側の側方において、突起電極の頂部面とは反対側の突起電極の領域が欠けていてもよい。また、配線層と突起電極とが一体的に形成されていてもよい。
【０００８】
本発明の他の態様は半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、突起電極に対向する素子電極が設けられた半導体素子と、を備え、突起電極が絶縁樹脂層を貫通し、突起電極と素子電極とが電気的に接続されていることを特徴とする。
【０００９】
本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述した態様の半導体モジュールを備えることを特徴とする。
【００１０】
本発明のさらに他の態様は、絶縁樹脂層と配線層とが積層された素子搭載用基板を製造する方法であって、金属板の一方の面を選択的に除去して突起電極を形成する突起電極形成工程と、金属板の他方の面を選択的に除去して配線層を形成する配線層形成工程と、を備え、配線層形成工程において、配線層の端部において配線層の一方の面から突起電極が突出するとともに、配線層の端部側の一部の高さが端部側とは反対側に延在する配線層の領域の高さに比べて低くなるように、金属板の他方の面を選択的に除去することを特徴とする。当該配線層形成工程において、配線層の端部の側方において、突起電極の頂部面とは反対側の突起電極の面を露出させてもよい。
【発明の効果】
【００１１】
本発明によれば、素子搭載用基板の配線層に設けられた突起電極が半導体素子に設けられた素子電極に接続された構造を有する半導体モジュールにおいて、突起電極と素子電極との接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（実施の形態１）
図１は、実施の形態に係る半導体モジュールの構造を示す断面図である。
【００１４】
半導体モジュール１０は、半導体素子２０および素子搭載用基板３０を備える。
【００１５】
半導体素子２０は、半導体基板２２、素子電極１１０および保護層１２０を含む。
【００１６】
半導体基板２２は、たとえば、Ｐ型シリコンウエハである。半導体基板２２の主表面Ｓ１側（図１の上面側）に周知の技術により集積回路（ＩＣ）または大規模集積回路（ＬＳＩ）（図示せず）が形成され、実装面となる表面Ｓ１（特に外周縁部）に半導体素子の電極である素子電極１１０が形成されている。
【００１７】
素子電極１１０の材料として、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属が用いられる。素子電極１１０の表面には、金属層１１２（Ｎｉ／Ａｕ層）が設けられている。
【００１８】
素子電極１１０の表面に設けられた金属層１１２の所定の領域（中央部分）が露出するように半導体基板２２の主表面Ｓ１上に保護層１２０が形成されている。保護層１２０として、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）やポリイミド（ＰＩ）膜などが好適である。
【００１９】
素子搭載用基板３０は、絶縁樹脂層４０と、絶縁樹脂層４０の半導体素子２０と反対側の主表面に設けられた配線層５０（再配線）と、配線層５０と一体的に形成され、配線層５０から絶縁樹脂層４０側に突出している突起電極６０とを備える。
【００２０】
絶縁樹脂層４０は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層４０に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。
【００２１】
配線層５０は、絶縁樹脂層４０の半導体素子２０と反対側の主表面に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。圧延銅は、めっき処理等によって形成された銅からなる金属膜と比較すると、機械的強度の点において強く、再配線のための材料として優れている。なお、配線層５０は電解銅などで形成されてもよい。配線層５０は、突起接続領域５２とこれに連続して延在する配線領域５４とを有している。突起接続領域５２とは、配線層５０と突起電極６０とが一体的に接続された領域である。突起接続領域５２において、配線層５０には素子電極１１０の位置に対応して絶縁樹脂層４０を貫通する突起電極６０が突設されている。本実施の形態においては、配線層５０と突起電極６０とは一体的に形成されており、それにより配線層５０と突起電極６０との接続が確実になっている。本実施の形態の特徴事項として、突起接続領域５２の端部側の配線層５０の一部（傾斜部）の高さが端部側とは反対側に延在する配線領域５４の配線層５０の高さ（はんだボール８０側の配線層５０の平坦部分の高さ）に比べて低くなっている。言い換えると、突起接続領域５２に位置する配線層５０の端部の一部が欠けている。さらに、本実施の形態では、突起接続領域５２の配線層５０の端部側方において、突起電極６０が突出しており、突起電極６０の頂部面とは反対側の面が露出している。
【００２２】
突起電極６０はその全体的な形状が、先端に近づくにつれて径が細くなっている。言い換えると、突起電極６０の側面はテーパ状となっている。突起電極６０の先端（頂部面）の径および基面の径は、それぞれたとえば約４５μｍφおよび約６０μｍφである。また、突起電極６０の高さは、たとえば、２０μｍである。本実施の形態では、突起電極６０の頂部面に金属層６２が設けられている。金属層６２として、Ｎｉ／Ａｕめっき層が好適である。突起電極６０の頂部面に設けられた金属層６２が、半導体素子２０の素子電極１１０に設けられた金属層１１２と金−金接合することにより、突起電極６０と素子電極１１０とが電気的に接続されている。なお、突起電極６０と素子電極１１０とは、間に金属層６２、１１２を介さずに直に接続されていてもよい。
【００２３】
配線層５０の絶縁樹脂層４０と反対側の主表面には、配線層５０の酸化などを防ぐための保護層７０が設けられている。保護層７０としては、ソルダーレジスト層などが挙げられる。保護層７０の所定の領域には開口部７２が形成されており、開口部７２によって配線層５０の一部が露出している。開口部７２内には外部接続電極としてのはんだボール８０が形成され、はんだボール８０と配線層５０とが電気的に接続されている。はんだボール８０を形成する位置、すなわち開口部７２の形成領域は、たとえば再配線（配線層５０）で引き回した先の端部である。
【００２４】
（実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法）
実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法について図２乃至７を参照して説明する。
【００２５】
まず、図２に示すように、あらかじめ主表面Ｓ１にスクライブライン１０２（後に、半導体基板２２をスクライブにより分断するためのライン）により区画された素子電極１１０および保護層１２０を有する半導体モジュール形成領域１３０が形成された半導体基板２２（６インチ半導体ウエハ）を用意する。図２には、２つの半導体素子が示されている。具体的には、Ｐ型シリコン基板などの半導体基板２２内のそれぞれの半導体モジュール形成領域１３０に対して、周知のリソグラフィ技術、エッチング技術、イオン注入技術、成膜技術、及び熱処理技術などを組み合わせた半導体製造プロセスを用いて主表面Ｓ１に所定の集積回路とその外周縁部に素子電極１１０を形成する。素子電極１１０の材料にはアルミニウムや銅などの金属が採用される。これらの素子電極１１０を除いた半導体基板２２の表面Ｓ１上に、半導体基板２２を保護するための絶縁性の保護層１２０を形成した半導体基板２２を用意する。保護層１２０としてはシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）やポリイミド（ＰＩ）などが採用される。また、素子電極１１０の上にはＮｉ／Ａｕ層からなる金属層１１２を予め形成しておく。
【００２６】
一方、図３（Ａ）に示すように、図１に示したような突起電極６０の高さと配線層５０の厚さとの和より少なくとも大きい厚さを有する金属板としての銅板２００を用意する。銅板２００の厚さは、たとえば１２５μｍである。銅板２００としては圧延された銅からなる圧延金属が採用される。
【００２７】
次に、図３（Ｂ）に示すように、リソグラフィ法により、突起電極の形成予定領域に対応したパターンに合わせてレジスト２１０を選択的に形成する。ここで、突起電極の形成領域の配列は複数のスクライブライン１０２によって複数の半導体モジュール形成領域１３０に区画された半導体基板２２の各素子電極１１０（図２参照）の位置に対応している。具体的には、ラミネーター装置を用いて銅板２００に所定膜厚のレジスト膜を貼り付け、突起電極６０のパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板２００の上にレジスト２１０が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板２００の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。なお、レジスト２１０を設けた面と反対側（上面側）の全面にはレジスト保護膜（図示せず）を形成して銅板２００を保護しておくことが望ましい。
【００２８】
次に、図３（Ｃ）に示すように、レジスト２１０をマスクとして塩化第二鉄溶液などの薬液を用いたウェットエッチング処理を行うことにより、銅板２００の表面Ｓ２から突出する所定の円錐台パターンの突起電極６０を形成する。この際、突起電極６０はその先端部に近づくにつれて径（寸法）が細くなるテーパ状の側面部を有するように形成される。本実施形態の突起電極６０における基底部の径、頂部の径、高さは、たとえばそれぞれ、１００〜１４０μｍφ、５０μｍφ、２０〜２５μｍである。
【００２９】
次に、図３（Ｄ）に示すように、レジスト２１０およびレジスト保護膜を剥離剤を用いて剥離する。以上説明した工程により、銅板２００に突起電極６０が一体的に形成される。なお、レジスト２１０に代えて銀（Ａｇ）などの金属マスクを採用してもよい。この場合には銅板２００とのエッチング選択比が十分確保されるため、突起電極６０のパターニングのさらなる微細化を図ることが可能となる。さらに、突起電極６０の頂部面が露出するような開口を有する耐金レジスト（図示せず）をマスクとして、突起電極６０の頂部面にＮｉ／Ａｕ層からなる金属層６２を形成する。
【００３０】
次に、図４（Ａ）に示すように、真空ラミネート法を用いて、突起電極６０が設けられた側の銅板２００の表面に絶縁樹脂層４０を積層する。絶縁樹脂層４０としては、上述したように、加圧または加熱により可塑性または変形を引き起こす絶縁材料が用いられる。
【００３１】
次に、図４（Ｂ）に示すように、Ｏ２プラズマエッチングを用いて、突起電極６０の頂部面に設けられた金属層６２が露出するように絶縁樹脂層４０を薄膜化する。本実施の形態では、金属層６２の表面としてＡｕが露出する。
【００３２】
次に、図４（Ｃ）に示すように、塩化第二鉄溶液などの薬液を用いたウェットエッチング処理などにより、突起電極６０が設けられた側と反対側の銅板２００の表面をエッチバックし銅板２００を薄膜化する。この際、突起電極６０が設けられた側にはレジスト保護膜（図示せず）を形成して突起電極６０、金属層６２および銅板２００を保護しておき、エッチング処理後にレジスト保護膜を除去する。これにより、所定の厚さ（配線層５０の厚さ）に加工され、所定の突起電極６０が一体的に設けられた銅板２００が形成される。本実施形態の銅板２００の厚さは約２０μｍである。なお、銅板２００は本発明の「金属板」の一例である。
【００３３】
次に、図５（Ａ）に示すように、プレス機を構成する一対の平板プレート５００、５０２の間に、半導体基板２２と、突起電極６０が一体的に形成された銅板２００とを設置する。この際に、対応する金属層６２と金属層１１２との位置合わせを行う。平板プレート５００、５０２は、たとえば、ＳｉＣで形成される。
【００３４】
次に、図５（Ｂ）に示すように、プレス機を用いて加圧成形することにより、対応する金属層６２と金属層１１２とが当接した状態で半導体基板２２と銅板２００とを圧着する。プレス加工時の圧力および温度は、それぞれ約１７ｋＮおよび２００℃である。この工程において、突起電極６０の頂部面に設けられた金属層６２と、半導体素子２０の素子電極１１０に設けられた金属層１１２とが金−金接合することにより、突起電極６０と素子電極１１０とが電気的に接続される。
【００３５】
次に、図６（Ａ）に示すように、リソグラフィ技術およびエッチング技術を用いて銅板２００を所定の配線パターンに加工することにより、配線層（再配線）５０を形成する。パターニングにより形成されたこの配線層５０は突起電極６０と接する界面を有する突起接続領域５２とこれに連続して延在する配線領域５４とを有する。さらに、突起接続領域５２の配線層５０の端部側方において、突起電極６０の頂部面とは反対側の面が露出している。言い換えると、突起接続領域５２の配線層５０の端部側方において配線層５０が欠けた領域であるくびれ領域５８が形成されている。ここで、上述のとおり、配線層５０と突起電極６０とは一体的に形成されているが、突起電極６０は、絶縁樹脂層４０と接している側の配線層５０の表面から頂部面に至るまでをいうものとする。
【００３６】
次に、図６（Ｂ）に示すように、配線層５０および絶縁樹脂層４０の上に保護層（フォトソルダーレジスト層）７０を積層した後、フォトリソグラフィ法により保護層７０の所定領域（はんだボール搭載領域）に開口部７２を設ける。保護層７０は配線層５０の保護膜として機能する。保護層７０にはエポキシ樹脂などが採用され、その膜厚は、たとえば、約４０μｍである。ここで、上述のように、くびれ領域５８に保護層７０が入り込むことにより、保護層７０と配線層５０および突起電極６０との接触面積が増大する。これにより、保護層７０と配線層５０および突起電極６０との密着性を向上させることができる。
【００３７】
次に、図６（Ｃ）に示すように、保護層７０の開口部７２にスクリーン印刷法によりはんだボール８０を搭載する。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷し、はんだ溶融温度に加熱することではんだボール８０を形成する。
【００３８】
次に、図７に示すように、複数の半導体モジュール形成領域１３０を区画するスクライブライン１０２に沿って半導体基板２２の裏面（下面側）から半導体基板２２をダイシングすることにより半導体モジュール１０に個別化する。この後、個別化された半導体モジュール１０に対して薬液による洗浄処理を行うことで、ダイシング時に発生する残渣などを除去する。以上の工程によれば、実施の形態１に係る素子搭載用基板３０および半導体モジュール１０を製造することができる。
【００３９】
以上説明した実施の形態１に係る半導体モジュールによれば、配線層５０と半導体基板２２との熱膨張係数の差によって生じる熱応力に起因して、突起接続領域５２における素子電極１１０と突起電極６０との接続部分に、Ｚ方向（基板積層方向）の応力が集中することが抑制される。この結果として、配線層５０に設けられた突起電極６０と素子電極１１０との接続信頼性を向上させることができる。
【００４０】
（実施の形態２）
図８は、実施の形態２に係る半導体モジュール１０の構成を示す断面図である。実施の形態２に係る半導体モジュール１０の基本構成は、突起接続領域５２における配線層５０の構造を除き、実施の形態１と同様である。このため、実施の形態２に係る半導体モジュール１０に関して、実施の形態１と同様な構成については説明を省略し、実施の形態１と異なる構成を中心に説明する。
【００４１】
実施の形態２に係る半導体モジュール１０では、突起電極６０の頂部面とは反対側の面全体（突起電極６０の配線層５０側の底部）が突起接続領域５２となっており、突起電極６０の頂部面とは反対側の面は露出していない。言い換えると、突起接続領域５２において、配線層５０の先端側に段差が形成されており、配線層５０の先端側の方が配線層５０のはんだボール８０側の平坦部分の厚さよりも薄くなっている。
【００４２】
（実施の形態２に係る素子搭載用基板および半導体モジュールの製造方法）
実施の形態２に係る素子搭載用基板および半導体モジュールの基本的な製造方法は、配線層のパターニング工程を除き、実施の形態１と同様である。本実施の形態では、図５（Ｂ）に示した加圧成形の後に、図９（Ａ）に示すように、突起接続領域に対応する部分のうち、配線層の先端側となるべき領域にレジスト３００を形成する。
【００４３】
次に、図９（Ｂ）に示すように、レジスト３００をマスクとして用いたウェットエッチング処理などにより銅板２００を薄膜化する。レジスト３００の下の銅板２００がエッチングされずに残ることにより、突起接続領域に対応する部分のうち、配線層の先端側となるべき領域に凸部３１０が形成される。すなわち、凸部３１０の厚さは、銅板２００のエッチング深さに相当する。この後、レジスト３００を除去する。
【００４４】
次に、図９（Ｃ）に示すように、形成すべき配線パターンから凸部３１０を除いた領域に対応するレジスト３２０を銅板２００の上に形成する。
【００４５】
次に、図９（Ｄ）に示すように、レジスト３２０をマスクとして用いたウェットエッチング処理などにより、配線層５０を形成する。このエッチング処理では、図９（Ｃ）に示した凸部３１０が露出しているため、凸部３１０もエッチング領域となっている。この結果、エッチング処理によって形成される配線層５０には、突起接続領域５２の先端側において薄膜化された領域が形成される。この薄膜化された領域は、図９（Ｃ）に示した凸部３１０の形成領域に対応しており、薄膜化された領域の厚さは、図９（Ｃ）に示した凸部３１０以外の配線層５０の表面（Ｓ２の反対側）の高さと同等である。この後、レジスト３２０を除去する。
【００４６】
以上説明した配線層形成工程を適用することにより、実施の形態２に係る素子搭載用基板および半導体モジュールを製造することができる。
【００４７】
実施の形態２の構成によっても、実施の形態１と同様に、配線層５０と半導体基板２２との熱膨張係数の差によって生じる熱応力に起因して、突起接続領域５２における素子電極１１０と突起電極６０との接続部分に、Ｚ方向（基板積層方向）の応力が集中することが抑制される。この結果として、配線層５０に設けられた突起電極６０と素子電極１１０との接続信頼性を向上させることができる。
【００４８】
（シミュレーションによる考察）
以上のような効果を確認するために有限要素法（Ansys Ver.11.0）を用いてシミュレーションを行った。図１０および図１１は、シミュレーションに用いた配線層および突起電極のモデル（図１０が実施例のモデル、図１１が比較例のモデル）を示す斜視図である。簡略化のため、配線層５０および突起電極６０は矩形状とした。実施例および比較例のモデルでは、配線層５０は、片持ち梁状とし、配線層５０の先端部に突起電極６０が形成されている点で共通する。図１０および図１１に配線層５０および突起電極６０の寸法（単位：μｍ）を示す。実施例のモデルでは、配線層５０の先端部側において、配線層５０が薄膜化されている。一方、比較例のモデルでは、配線層５０の厚みは突起電極６０との接続部分を含む全領域で一定である。
【００４９】
図１２は、温度サイクル試験によって得られた残留応力の変化を示すグラフである。また、表１に、実施例のモデルおよび比較例のモデル、それぞれの１〜３サイクル後の残留応力の値を示す。なお、ここでいう残留応力とは、温度サイクル試験時に生じたＺ方向の応力の最大値である。Ｚ方向の応力の最大値は、配線層５０と突起電極６０との接続部分を中心に生じることが確認された。シミュレーションに適用した熱サイクルの条件を下記に示す。
温度範囲：３９℃から１３０℃
保持時間：−３９℃・・・５分、１３０℃・・・１０分
昇温時間：１０分（−３９℃から１３０℃へ）
高温時間：２５分（１３０℃から−３９℃へ）
加熱終了後から次回加熱までの時間間隔：６０分
【００５０】
【表１】
2010129916.tif 000003
【００５１】
図１２および表１から明らかなように、実施例のモデルでは、比較例のモデルに比べて、各サイクル後において残留応力が約１０数％減少していることがわかる。
【００５２】
（実施の形態３）
図１３は、実施の形態３に係る半導体モジュール１０の構成を示す断面図である。実施の形態３に係る半導体モジュール１０の基本構成は、実施の形態１と同様である。このため、実施の形態２に係る半導体モジュール１０に関して、実施の形態１と同様な構成については説明を省略し、実施の形態１と異なる構成を中心に説明する。
【００５３】
本実施の形態の特徴事項は、突起接続領域５２の端部側の配線層５０の一部の高さが端部側とは反対側に延在する配線領域５４の配線層５０の高さに比べて低くなっている。さらに、本実施の形態では、突起接続領域５２の配線層５０の端部側方において、突起電極６０が突出しており、突起電極６０の頂部面とは反対側の面が露出している。以上の点は、実施の形態１と共通する特徴である。本実施の形態では、さらに、突起電極６０の頂部面とは反対側において、突起電極６０の一部が欠けており、突起電極６０の露出面が配線層５０の下面よりも下に位置している。
【００５４】
実施の形態３の構成によっても、実施の形態１と同様に、配線層５０と半導体基板２２との熱膨張係数の差によって生じる熱応力に起因して、突起接続領域５２における素子電極１１０と突起電極６０との接続部分に、Ｚ方向（基板積層方向）の応力が集中することが抑制される。この結果として、配線層５０に設けられた突起電極６０と素子電極１１０との接続信頼性を向上させることができる。
【００５５】
（実施の形態３に係る素子搭載用基板および半導体モジュールの製造方法）
実施の形態３に係る素子搭載用基板および半導体モジュールの基本的な製造方法は、実施の形態１と同様である。本実施の形態では、図５（Ｂ）に示した銅板２００をパターニングして配線層を形成する際に、銅板２００を選択的に除去するとともに、配線層の端部の側方において突起電極６０の一部が除去されるように、オーバーエッチングすればよい。
【００５６】
（携帯機器への適用）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、音楽プレーヤ、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
【００５７】
図１４は実施の形態に係る半導体モジュール１０を備えた携帯電話の構成を示す図である。携帯電話１１１１は、第１の筐体１１１２と第２の筐体１１１４が可動部１１２０によって連結される構造になっている。第１の筐体１１１２と第２の筐体１１１４は可動部１１２０を軸として回動可能である。第１の筐体１１１２には文字や画像等の情報を表示する表示部１１１８やスピーカ部１１２４が設けられている。第２の筐体１１１４には操作用ボタンなどの操作部１１２２やマイク部１１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュールのいずれかがこうした携帯電話１１１１の内部に搭載されている。なお、このように、携帯電話に搭載した本発明の半導体モジュールとしては、各回路を駆動するための電源回路、ＲＦ発生するＲＦ発生回路、ＤＡＣ、エンコーダ回路、携帯電話の表示部に採用される液晶パネルの光源としてのバックライトの駆動回路などとして採用することが可能である。
【００５８】
図１５は図１４に示した携帯電話の部分断面図（第１の筐体１１１２の断面図）である。本発明の実施形態に係る半導体モジュール１０は、はんだボール８０を介してプリント基板１１２８に搭載され、こうしたプリント基板１１２８を介して表示部１１１８などと電気的に接続されている。また、半導体モジュール１０の裏面側（はんだボール８０とは反対側の面）には金属基板などの放熱基板１１１６が設けられ、たとえば、半導体モジュール１０から発生する熱を第１の筐体１１１２内部に篭もらせることなく、効率的に第１の筐体１１１２の外部に放熱することができるようになっている。
【００５９】
本発明の実施形態に係る半導体モジュールを備えた携帯機器によれば、以下の効果を得ることができる。
【００６０】
半導体モジュール１０において、配線層５０に一体的に形成された突起電極６０と半導体素子２０に設けられた素子電極１１０との接続信頼性が向上した結果、半導体モジュール１０の動作信頼性が向上するので、こうした半導体モジュール１０を搭載した携帯機器の動作信頼性が向上する。
【００６１】
放熱基板１１１６を介して半導体モジュール１０からの熱を効率的に外部に放熱することができるので、半導体モジュール１０の温度上昇が抑制され、導電性部材と配線層との間の熱応力が低減される。このため、放熱基板１１１６を設けない場合に比べ、半導体モジュール内の導電性部材が配線層から剥離することが防止され、半導体モジュール１０の信頼性（耐熱信頼性）が向上する。この結果、携帯機器の信頼性（耐熱信頼性）を向上させることができる。
【００６２】
上記実施の形態で示した半導体モジュール１０は小型化が可能であるので、こうした半導体モジュール１０を搭載した携帯機器の薄型化・小型化を図ることができる。
【図面の簡単な説明】
【００６３】
【図１】実施の形態１に係る素子搭載用基板および半導体モジュールの構成を示す断面図である。
【図２】実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図３】実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図４】実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図５】実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図６】実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図７】実施の形態１に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図８】実施の形態２に係る素子搭載用基板および半導体モジュールの構成を示す断面図である。
【図９】実施の形態２に係る素子搭載用基板および半導体モジュールの製造方法を示す工程断面図である。
【図１０】熱応力シミュレーションに用いた実施例のモデルに用いた配線層および突起電極の構造および寸法を示す図である。
【図１１】熱応力シミュレーションに用いた比較例のモデルに用いた配線層および突起電極の構造および寸法を示す図である。
【図１２】温度サイクル試験によって得られた残留応力の変化を示すグラフである。
【図１３】実施の形態３に係る半導体モジュール１０の構成を示す断面図である。
【図１４】実施の形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。
【図１５】図１４に示した携帯電話の部分断面図である。
【符号の説明】
【００６４】
１０  半導体モジュール、２０  半導体素子、３０  素子搭載用基板、４０  絶縁樹脂層、５０  配線層、６０  突起電極、７０  保護層、８０  はんだボール
【図１】
2010129916.tif 000004
【図２】
2010129916.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2010129916.tif 000009
【図７】
2010129916.tif 000010
【図８】
2010129916.tif 000011
【図９】
2010129916.tif 000012
【図１０】
2010129916.tif 000013
【図１１】
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【図１２】
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【図１３】
2010129916.tif 000016
【図１４】
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【図１５】
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