(57)【要約】【課題】画像に生じるノイズを除去する画像処理を施す画像処理回路であって、高速化に柔軟に対応することができる画像処理回路を提供する。【解決手段】画像処理回路は、クロック信号に同期して動作し、ライン上に順番に配置された複数の画素の画素値の入力を、配置の順番に受け、順番に入力される画素の画素値に対応する処理済みの画素値を生成する。現在の画素の画素値と直前の画素の画素値との差を示す差分画素値を生成する差分画素値生成回路と、差分画素値の入力をクロック信号の第１のエッジに同期して受け、差分画素値に対応する係数値を第１のエッジの次もしくはそれ以降のエッジに同期して出力する係数値生成回路と、現在の画素の画素値と、係数値と、直前の画素の画素値に対応する処理済みの画素値とを用いた演算を行い、現在の画素の画素値に対応する処理済みの画素値を生成する演算回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号に同期して動作し、ライン上に順番に配置された複数の画素の画素値の入力を、該配置の順番に受け、該順番に入力される画素の画素値に対応する処理済みの画素値を生成する画像処理回路であって、
現在の画素の画素値と直前の画素の画素値との差を示す差分画素値を生成する差分画素値生成回路と、
前記差分画素値の入力を前記クロック信号の第１のエッジに同期して受け、該差分画素値に対応する係数値を前記第１のエッジの次もしくはそれ以降のエッジに同期して出力する係数値生成回路と、
前記現在の画素の画素値と、前記係数値と、前記直前の画素の画素値に対応する処理済みの画素値とを用いた演算を行い、前記現在の画素の画素値に対応する処理済みの画素値を生成する演算回路とを備えることを特徴とする画像処理回路。
【請求項２】
前記係数値生成回路は、複数の差分画素値に対応する複数の係数値をそれぞれのアドレスに記憶し、前記入力された差分画素値によって示されるアドレスに記憶された係数値を出力する同期メモリ素子からなることを特徴とする請求項１記載の画像処理回路。
【請求項３】
前記演算回路が、前記現在の画素の画素値を保持し、前記係数値生成回路が係数値を出力する次もしくはそれ以降のエッジに同期して出力するラッチ素子と、該ラッチ素子が出力した現在の画素の画素値と前記係数値生成回路が出力した係数値との入力を受け、該現在の画素の画素値との間の演算を行って第１の演算結果を生成する第１の演算回路を含むことを特徴とする請求項１または２記載の画像処理回路。
【請求項４】
前記演算回路がさらに、定数から前記係数値を減算した減算係数値を生成する減算係数値生成回路と、該減算係数値と前記直前の画素の画素値に対応する処理済みの画素値との間の演算を行って第２の演算結果を生成する第２の演算回路と、前記第１の演算結果と第２の演算結果との間の演算を行って前記現在の画素の画素値に対応する処理済みの画素値を生成する第３の演算回路とを含むことを特徴とする請求項３記載の画像処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、動画や静止画の圧縮伸張画像等のように、画像に生じるノイズを軽減する画像処理を施す画像処理回路に関するものである。
【背景技術】
【０００２】
特許文献１に開示されているように、動画の圧縮伸張画像で生じる量子化ノイズを軽減するために、ε−分離非線形ディジタルフィルタ（εフィルタ）を用いて画像処理（フィルタ処理）を施すことが知られている。ところが、そのアルゴリズムに従ってεフィルタをハードウェアで実現すると、εマトリックス用のフレームメモリが必要であるため、回路規模が大きくなるという難点があった。
【０００３】
特に、ツーポートメモリ等の、フレームメモリとして専用に設計されたメモリは、一般に高価である。一方、フレームメモリとして、安価な汎用のＤＲＡＭ（ダイナミックランダムアクセスメモリ）を用いる場合、汎用品であり、個々の画像処理回路に整合されたものではないため、無駄な記憶領域を含む場合もある。
【０００４】
これに対し、特許文献２は、フレームメモリではなくラインメモリを使用することによってコストを減らすことに成功している。ＶＧＡ（Video Graphics Array：６４０×４８０画素、１６色表示）サイズのフレームメモリの容量は約７ＭＢ（メガバイト）であるが、そのラインメモリであれば、容量は約１５ＫＢ（キロバイト）であるため、半導体チップに搭載してもコストの増加は僅かである。
【０００５】
以下、図３の概略図を参照して、特許文献２に開示の画像処理回路について説明する。
【０００６】
図３に示す画像処理回路４０は、特許文献２の図１に開示された画像フィルタ処理装置であり、減算器（加算器）４２と、ルックアップテーブル（ＬＵＴ）４４と、減算器（加算器）４６と、メモリ４８とによって構成されている。ＬＵＴ４４には、減算器４２によって求められ得る複数の差分候補に対応して予め計算された複数の変更値候補が格納されている。
【０００７】
画像処理回路４０では、減算器４２により、入力画像の画素値（入力値）Ｐ（ｔ）から、出力画像の画素値（出力値）Ｑ（ｔ）を一時的に記憶保持するメモリ４８から出力される一単位時間前の出力値Ｑ（ｔ−１）を減じた差分ｄが求められる。ＬＵＴ４４は、この差分ｄがアドレスとして与えられることにより入力値Ｐ（ｔ）に対する変更値ｆ（ｄ）を出力する。そして、減算器４６により、この変更値ｆ（ｄ）に従って入力値Ｐ（ｔ）を変更することにより出力値Ｑ（ｔ）を計算する。
【０００８】
画像処理回路４０において、出力画像の出力値Ｑ（ｔ）は、図４の概念図に示すように、入力画像の入力値Ｐ（ｔ）と、一単位時間前の出力値Ｑ（ｔ−１）と、ＬＵＴ４４に格納されている変更値ｆ（ｄ）とを用いて、Ｑ（ｔ）＝Ｐ（ｔ）−ＬＵＴ（Ｐ（ｔ）−Ｑ（ｔ−１））により算出される。すなわち、ＬＵＴ４４の入力には、一単位時間前の出力値Ｑ（ｔ−１）がフィードバックされる。
【０００９】
画像処理回路４０では、クロック信号（図示省略）の１サイクル毎に入力される入力画像の入力値Ｐ（ｔ）を連続的に処理しなければならない。そのため、出力値Ｑ（ｔ）が１サイクル毎に出力される必要がある。しかも、画素数の増大に従ってサイクル時間を短くすることが求められる。ところが、画像処理回路４０では、一単位時間前の出力値Ｑ（ｔ−１）がＬＵＴ４４の入力にフィードバックされる。このため、入力値Ｐ（ｔ）の入力から１サイクルの期間内に出力値Ｑ（ｔ）を出力する必要があり、高速化に対応することが難しいという問題があった。
【００１０】
また、ＬＵＴ４４は、通常、複数のレジスタを含むレジスタマップを使用して構成される。これに対し、より面積の小さい同期メモリ（同期メモリ素子）を使用してコストを下げる手法が考えられる。ところが、同期メモリでは、アドレス信号の入力からデータの出力までに１サイクル必要となる。このため、上記出力値Ｑ（ｔ）の算出を１サイクルの期間内に行う必要がある回路では、同期メモリを使用することができない。
【００１１】
例えば、クロック信号の周波数の２倍にして、１サイクル毎ではなく、２サイクル毎に入力値Ｐ（ｔ）を入力することで、同期メモリの使用を可能にすることができる。しかし、この手法では、回路全体の動作周波数を入力値Ｐ（ｔ）の入力周波数の２倍にする必要があるため、消費電力や設計の面で不利になる。
【００１２】
【特許文献１】特開２００５−１６７５２０号公報
【特許文献２】特開２００２−９４８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、前記従来技術の問題点を解消し、画像に生じるノイズを除去する画像処理を施す画像処理回路であって、高速化に柔軟に対応することができる画像処理回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、クロック信号に同期して動作し、ライン上に順番に配置された複数の画素の画素値の入力を、該配置の順番に受け、該順番に入力される画素の画素値に対応する処理済みの画素値を生成する画像処理回路であって、
現在の画素の画素値と直前の画素の画素値との差を示す差分画素値を生成する差分画素値生成回路と、
前記差分画素値の入力を前記クロック信号の第１のエッジに同期して受け、該差分画素値に対応する係数値を前記第１のエッジの次もしくはそれ以降のエッジに同期して出力する係数値生成回路と、
前記現在の画素の画素値と、前記係数値と、前記直前の画素の画素値に対応する処理済みの画素値とを用いた演算を行い、前記現在の画素の画素値に対応する処理済みの画素値を生成する演算回路とを備えることを特徴とする画像処理回路を提供するものである。
【００１５】
ここで、前記係数値生成回路は、複数の差分画素値に対応する複数の係数値をそれぞれのアドレスに記憶し、前記入力された差分画素値によって示されるアドレスに記憶された係数値を出力する同期メモリ素子からなることが好ましい。
【００１６】
また、前記演算回路が、前記現在の画素の画素値を保持し、前記係数値生成回路が係数値を出力する次もしくはそれ以降のエッジに同期して出力するラッチ素子と、該ラッチ素子が出力した現在の画素の画素値と前記係数値生成回路が出力した係数値との入力を受け、該現在の画素の画素値との間の演算を行って第１の演算結果を生成する第１の演算回路を含むことが好ましい。
【００１７】
前記演算回路がさらに、定数から前記係数値を減算した減算係数値を生成する減算係数値生成回路と、該減算係数値と前記直前の画素の画素値に対応する処理済みの画素値との間の演算を行って第２の演算結果を生成する第２の演算回路と、前記第１の演算結果と第２の演算結果との間の演算を行って前記現在の画素の画素値に対応する処理済みの画素値を生成する第３の演算回路とを含むことが好ましい。
【発明の効果】
【００１８】
本発明では、係数値生成回路の入力として、直前の処理済みの画素値がフィードバックされるのではなく、差分画素値生成回路から差分画素値が入力される。そのため、本発明によれば、高速化に柔軟に対応することが容易である。
【発明を実施するための最良の形態】
【００１９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の画像処理回路を詳細に説明する。
【００２０】
図１は、本発明の画像処理回路の構成を表す一実施形態の概略図である。同図に示す画像処理回路１０は、クロック信号（図示省略）に同期して動作し、ライン上に順番に配置された複数の画素の画素値の入力を、配置の順番に受け、順番に入力される画素の画素値に対応する処理済みの画素値を生成する。画像処理回路１０は、差分画素値生成回路１２と、係数値生成回路１４と、演算回路１６とによって構成されている。
【００２１】
図１に示す例は、入力画像（動画、静止画）の横方向（左右方向）について画像処理（フィルタ処理）を実行して出力画像を得るものである。従って、以下に述べる直前の画素の画素値は、現在の画素に対して、１画素前の画素の画素値である。
【００２２】
差分画素値生成回路１２は、現在の画素の画素値とその直前の画素の画素値との差を示す差分画素値を生成する。差分画素値生成回路１２は、フリップフロップ（ＦＦ）１８と、減算器２０とによって構成されている。
【００２３】
ＦＦ１８には、現在の画素の画素値Ｐ（ｔ）が入力される。現在の画素の画素値Ｐ（ｔ）は、クロック信号の立上りエッジに同期してＦＦ１８に保持されるとともに、直前の画素の画素値Ｐ（ｔ−１）として、ＦＦ１８から出力される。
【００２４】
減算器２０の入力端子＋には、現在の画素の画素値Ｐ（ｔ）が入力され、入力端子−には、ＦＦ１８の出力信号、すなわち、その直前の画素の画素値Ｐ（ｔ−１）が入力される。減算器２０は、現在の画素の画素値Ｐ（ｔ）から、その直前の画素の画素値Ｐ（ｔ−１）を減算し、両者の減算結果である差分画素値（絶対値）Ｐ（ｔ）−Ｐ（ｔ−１）を出力する。
【００２５】
続いて、係数値生成回路１４は、差分画素値の入力をクロック信号の第１のエッジに同期して受け、差分画素値に対応する係数値を第１のエッジの次もしくはそれ以降のエッジに同期して出力する。図１では、係数値生成回路１４として、係数算出ＬＵＴ２２が用いられている。係数算出ＬＵＴ２２は、複数の差分画素値に対応する複数の係数値をそれぞれのアドレスに記憶し、入力された差分画素値によって示されるアドレスに記憶された係数値を出力する同期メモリ（同期メモリ素子）である。
【００２６】
係数算出ＬＵＴ２２には、差分画素値生成回路１２の減算器２０から、差分画素値がアドレス信号として入力される。係数算出ＬＵＴ２２は、アドレス信号として入力される差分画素値に対応する係数値α（α＝０〜１）を出力する。
【００２７】
続いて、演算回路１６は、現在の画素の画素値と、係数値と、現在の画素の直前の画素の画素値に対応する処理済みの画素値とを用いた演算を行い、現在の画素の画素値に対応する処理済みの画素値を生成する。演算回路１６は、ＦＦ２４と、乗算器２６と、減算器２８と、乗算器３０と、加算器３２と、ＦＦ３４とによって構成されている。
【００２８】
ＦＦ２４には、現在の画素の画素値Ｐ（ｔ）が入力される。現在の画素の画素値Ｐ（ｔ）は、クロック信号の立上りエッジに同期してＦＦ２４に保持され、係数算出ＬＵＴ２２から係数値αが出力されるタイミングと同期したタイミングでＦＦ２４から出力される。ＦＦ２４は、現在の画素の画素値を保持し、係数算出ＬＵＴ２２が係数値を出力する次もしくはそれ以降のエッジに同期して出力する本発明のラッチ素子である。
【００２９】
乗算器２６には、係数算出ＬＵＴ２２から係数値αと、ＦＦ２４から現在の画素の画素値Ｐ（ｔ）とが入力される。乗算器２６は、両者の値を乗算し、その乗算結果である第１の演算結果α×Ｐ（ｔ）を出力する。乗算器２６は、ＦＦ２４が出力した現在の画素の画素値と係数算出ＬＵＴ２２が出力した係数値との入力を受け、現在の画素の画素値との間の演算を行って第１の演算結果を生成する本発明の第１の演算回路である。
【００３０】
減算器２８の入力端子＋には、定数１が入力され、入力端子−には、係数算出ＬＵＴ２２から係数値αが入力される。減算器２８は、定数１から係数値αを減算し、両者の減算結果である減算係数値１−αを出力する。減算器２８は、定数から係数値を減算した減算係数値を生成する本発明の減算係数値生成回路である。
【００３１】
ここで、ＦＦ３４には、現在の画素の画素値Ｐ（ｔ）に対応する処理済みの画素値Ｑ（ｔ）が入力される。処理済みの画素値Ｑ（ｔ）は、クロック信号の立上りエッジに同期してＦＦ３４に保持されるとともに、直前の画素の画素値Ｐ（ｔ−１）に対応する処理済みの画素値Ｑ（ｔ−１）として出力される。
【００３２】
乗算器３０には、減算器２８から減算係数値１−αと、ＦＦ３４から処理済みの画素値Ｑ（ｔ−１）とが入力される。乗算器２６は、両者の値を乗算し、その乗算結果である第２の演算結果（１−α）×Ｑ（ｔ−１）を出力する。乗算器３０は、減算係数値と直前の画素の画素値に対応する処理済みの画素値との間の演算を行って第２の演算結果を生成する本発明の第２の演算回路である。
【００３３】
加算器３２には、乗算器２６から第１の演算結果α×Ｐ（ｔ）と、乗算器３０から第２の演算結果（１−α）×Ｑ（ｔ−１）とが入力される。加算器３２は、両者の値を加算し、現在の画素の画素値Ｐ（ｔ）に対応する処理済みの画素値Ｑ（ｔ）として、その加算結果α×Ｐ（ｔ）＋（１−α）×Ｑ（ｔ−１）を出力する。加算器３２は、第１の演算結果と第２の演算結果との間の演算を行って現在の画素の画素値に対応する処理済みの画素値を生成する本発明の第３の演算回路である。
【００３４】
次に、画像処理回路１０の動作を説明する。
【００３５】
差分画素値生成回路１２において、減算器２０により、現在の画素の画素値Ｐ（ｔ）から、ＦＦ１８から入力される、その直前の画素の画素値Ｐ（ｔ−１）が減算され、両者の差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）が生成される。
【００３６】
減算器２０により生成された差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）は、係数値生成回路１４の係数算出ＬＵＴ２２にアドレス信号として入力され、係数算出ＬＵＴ２２から、差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）に対応する係数値αが出力される。
【００３７】
続いて、演算回路１６において、乗算器２６により、係数算出ＬＵＴ２２から入力される係数値αと、係数算出ＬＵＴ２２から係数値αが出力されるタイミングと同期したタイミングでＦＦ２４から入力される、現在の画素の画素値Ｐ（ｔ）とが乗算され、その乗算結果である第１の演算結果α×Ｐ（ｔ）が生成される。また、減算器２８により、定数１から係数値αが減算され、両者の減算結果である減算係数値１−αが生成される。
【００３８】
続いて、乗算器３０により、減算器２８から入力される減算係数値１−αと、ＦＦ３４から入力される、直前の画素の画素値Ｐ（ｔ−１）に対応する処理済みの画素値Ｑ（ｔ−１）とが乗算され、その乗算結果である第２の演算結果（１−α）×Ｑ（ｔ−１）が生成される。
【００３９】
そして、加算器３２により、乗算器２６から入力される第１の演算結果α×Ｐ（ｔ）と、乗算器３０から入力される第２の演算結果（１−α）×Ｑ（ｔ−１）とが加算され、その加算結果α×Ｐ（ｔ）＋（１−α）×Ｑ（ｔ−１）が、現在の画素の画素値Ｐ（ｔ）に対応する処理済みの画素値Ｑ（ｔ）として出力される。
【００４０】
つまり、画像処理回路１０では、差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）に応じて係数値αが決定され、処理済みの画素値Ｑ（ｔ）は、決定された係数値αに応じて、現在の画素の画素値Ｐ（ｔ）と直前の処理済みの画素値Ｑ（ｔ−１）との間の値となる。
【００４１】
画像処理回路１０では、係数算出ＬＵＴ２２の入力に差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）が入力される。言い換えると、従来の画像処理回路４０と違って、直前の処理済みの画素値Ｑ（ｔ−１）が、係数算出ＬＵＴ２２の入力にフィードバックされない。そのため、画像処理回路１０は、高速化に柔軟に対応することが容易であり、同期メモリを使用して係数算出ＬＵＴ２２を構成することができる。
【００４２】
次に、係数算出ＬＵＴ２２に記憶される係数値αの決定方法について説明する。
【００４３】
現在の画素の画素値Ｐ（ｔ）に対応する処理済みの画素値Ｑ（ｔ）は、図２の概念図に示すように、現在の画素の画素値Ｐ（ｔ）と、その直前の画素の画素値Ｐ（ｔ−１）に対応する処理済みの画素値Ｑ（ｔ−１）と、現在の画素の画素値Ｐ（ｔ）とその直前の画素の画素値Ｐ（ｔ−１）から算出される係数値αとを用いて、Ｑ（ｔ）＝α×Ｐ（ｔ）＋（１−α）×Ｑ（ｔ−１）により算出される。
【００４４】
例えば、入力画像および出力画像の各画素が８ビットのデータであり、０〜２５５の範囲内の値（輝度値、濃度値等）であるとする。係数値α（＝０〜１）は、係数算出ＬＵＴ２２の、現在の画素の画素値Ｐ（ｔ）からその直前の画素の画素値Ｐ（ｔ−１）を減算することによって算出される差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）の値（＝０〜２５５）に対応するアドレス（＝０〜２５５）に、あらかじめ記憶される。
【００４５】
例えば、現在の画素の画素値Ｐ（ｔ）と、その直前の画素の画素値Ｐ（ｔ−１）との差分（差分画素値）が閾値以上である場合（高周波）には、係数値α＝１とする。すなわち、隣接する画素間の差分が閾値以上の場合には、ノイズではないと判断する。この場合、現在の画素の画素値Ｐ（ｔ）に対応する処理済みの画素値Ｑ（ｔ）は、Ｑ（ｔ）＝Ｐ（ｔ）となり、現在の画素の画素値Ｐ（ｔ）が出力される。
【００４６】
一方、両者の差分画素値が閾値未満の場合（低周波）には、その値が小さくなるに従って係数値αを小さくする。すなわち、差分が閾値未満の場合には、ノイズであると判断する。この場合、処理済みの画素値Ｑ（ｔ）は、Ｑ（ｔ）＝α×Ｐ（ｔ）＋（１−α）×Ｑ（ｔ−１）により算出される。例えば、係数値α＝０の場合、Ｑ（ｔ）＝Ｑ（ｔ−１）となり、直前の処理済みの画素値Ｑ（ｔ−１）が出力される。
【００４７】
例えば、上記の差分の閾値を０〜２５５のうちの１６とする。この場合、係数値αは、下記条件式で表される。
ｉｆ（｜Ｐ（ｔ）−Ｐ（ｔ−１）｜≧１６）
α＝１
ｅｌｓｅ
α＝｜Ｐ（ｔ）−Ｐ（ｔ−１）｜／１６
【００４８】
すなわち、差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）が閾値の１６以上である場合には、ノイズではないと（画像の変化であると）判断し、画像処理回路１０による画像処理は施さない。この場合、係数値α＝１となり、上記の通り、Ｑ（ｔ）＝Ｐ（ｔ）となる。
【００４９】
一方、差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）が閾値の１６未満である場合には、ノイズであると判断し、画像処理回路１０によって画像処理を施してノイズを除去する。この場合、係数値α＝０として、Ｑ（ｔ）＝Ｑ（ｔ−１）としてもよいが、上記条件式のように、係数値αを、差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）を閾値の１６で除算し、係数値αを緩やかに変化させることが望ましい。
【００５０】
なお、本発明において、各画素のビット数は８ビットに限定されないし、差分の閾値は、適宜決定することができる。また、差分画素値Ｐ（ｔ）−Ｐ（ｔ−１）の各々に対応する係数値αも適宜決定することができる。
【００５１】
入力画像の縦方向（上下方向）について画像処理を実行することもできる。この場合、ＦＦ１８の代わりにラインメモリを設けておき、減算器２０に、現在の画素の画素値Ｐ（ｔ）と、１ライン前の同じ位置の画素の画素値とが順次入力されるようにする。つまり、縦方向について画像処理をする場合の直前の画素の画素値は、現在の画素に対して、１ライン前の同じ位置の画素の画素値である。
【００５２】
本発明を適用して横方向の画像処理と縦方向の画像処理のどちらか一方だけを実行してもよいし、一方の回路の出力信号を他方の回路に入力することにより、横方向および縦方向の両方向について画像処理を実行してもよい。なお、縦方向の画像処理は、時間的に余裕があるので、縦方向の画像処理を実行する場合には、図３に示す画像処理回路４０を含む従来技術を適用してもよい。
【００５３】
差分画素値生成回路は、直前の画素の画素値として、横方向の画像処理を行う場合には、横方向の１クロック前の画素の画素値を使用し、縦方向の画像処理を行う場合には、１ライン前の同じ位置の画素の画素値を使用する。
【００５４】
また、係数値生成回路は、実施形態では、より好ましい例として同期メモリを使用して構成しているが、レジスタマップを使用して構成することも可能である。この場合には、ＦＦ２４を省略することが可能である。
【００５５】
処理済みの画素値Ｑ（ｔ）は、実施形態における、算出式Ｑ（ｔ）＝α×Ｐ（ｔ）＋（１−α）×Ｑ（ｔ−１）により算出することに限定されず、同等の画像処理結果を得ることができる各種の算出式を採用することができる。すなわち、演算回路の構成は、採用する、処理済みの画素値Ｑ（ｔ）の算出式に応じて変わるものであり、図１に示す演算回路の構成に限定されない。
【００５６】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５７】
【図１】本発明の画像処理回路の構成を表す一実施形態の概略図である。
【図２】図１に示す画像処理回路における処理内容を表す概念図である。
【図３】従来の画像処理回路の構成を表す一例の概略図である。
【図４】図３に示す画像処理回路における処理内容を表す概念図である。
【符号の説明】
【００５８】
１０、４０  画像処理回路
１２  差分画素値生成回路
１４  係数値生成回路
１６  演算回路
１８、２４、３４  フリップフロップ（ＦＦ）
２０、２８、４２、４６  減算器
２２、４４  ＬＵＴ
２６、３０  乗算器
３２  加算器
４８  メモリ
【図１】
2010081356.tif 000003
【図２】
2010081356.tif 000004
【図３】
2010081356.tif 000005
【図４】
2010081356.tif 000006