(57)【要約】【課題】デザインルールを遵守しながら、ビアの縮小及び冗長ビアの追加を行なう半導体集積回路の製造方法、及び設計プログラムを提供することにある。【解決手段】本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報２１を取得するステップと、半導体集積回路のレイアウトを変更してレイアウト情報２１を更新するステップとを具備する。レイアウト情報を更新するステップは、配線上に配置された第１ビア１を、それぞれが第１ビア１より小さなサイズの複数の第２ビア１０に置換するステップを備える。ここで、配線上における第１ビア１の第１ビア原点３の位置と、配線上における複数の第２ビア１０のそれぞれの第２ビア原点の位置は異なる。【選択図】図４
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【特許請求の範囲】
【請求項１】
コンピュータを用いて行なわれる半導体集積回路の設計方法であって、
前記半導体集積回路のレイアウト情報を取得するステップと、
前記半導体集積回路のレイアウトを変更して前記レイアウト情報を更新するステップと、
を具備し、
前記レイアウト情報を更新するステップは、
配線上に配置された第１ビアを、それぞれが前記第１ビアより小さなサイズの複数の第２ビアに置換するステップを備え、
前記配線上における前記第１ビアの第１ビア原点の位置と、前記配線上における前記複数の第２ビアのそれぞれの第２ビア原点の位置は異なる
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記置換するステップは、
前記第１ビア原点を含む所定の大きさの領域を、ビアの配置を禁止する禁止領域に設定するステップと、
前記配線上における前記禁止領域以外の領域に、前記複数の第２ビアを配置するステップと、
を備える
半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法において、
前記禁止領域を設定するステップは、前記複数の第２ビアに規定されたビア間隔基準に基づいて前記禁止領域を設定するステップを備える
半導体集積回路の設計方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路の設計方法において、
前記置換するステップは、
前記複数の第２ビアに対して規定されたビア間隔基準及びビアサイズに基づいて、前記複数の第２ビアを配置可能な領域を設定するステップと、
ビアと前記配線の縁端との距離を規定するビアメタル覆い基準に基づいて、前記配置可能な領域から前記複数の第２ビアを配置する位置を決定するステップと、
を備える
半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法において、
前記置換するステップは、前記複数の第２ビアの配置位置が前記ビアメタル覆い基準に適合しない場合、前記複数の第２ビアの配置位置を変更するステップを更に備える
半導体集積回路の設計方法。
【請求項６】
請求項４又は５に記載の半導体集積回路の設計方法において、
前記置換するステップは、前記複数の第２ビアを配置位置が前記ビアメタル覆い基準に適合しない場合、前記複数の第２ビアの配置数を変更するステップを備える
半導体集積回路の設計方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体集積回路の設計方法をコンピュータに実行させる設計プログラム。
【請求項８】
請求項１から６のいずれか１項に記載の半導体集積回路の設計方法と、
前記更新されたレイアウト情報を用いてマスクを形成するステップと、
前記マスクを利用して前記半導体集積回路を作製するステップと、
を具備する半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウトを行なう設計方法、設計プログラムに関し、特にビアサイズを縮小化するレイアウト変更方法に関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト基準となるプロセスルールは、一般に一世代毎に約０．７倍（面積比で約０．５倍）の割合で微細化している。プロセスルールは、半導体集積回路を製造する際のプロセス条件を規定している。通常、プロセスルールでは、最小加工寸法（例えば配線幅や配線間隔）を規定しているが、加工寸法の最大値は規定されていない。このため、新世代プロセスによって製造される半導体集積回路内に旧世代プロセスによる回路ブロック（例えばマクロセル）が適用されることがある。すなわち、新世代プロセスによる回路ブロックと旧世代プロセスによる回路ブロックとが同一の半導体集積回路に混載することがある。例えば、回路構成上微細化を望めない、あるいは短ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）化のために微細化にこだわらないマクロセルは、旧世代プロセスによるレイアウトのまま、新世代プロセスに流用される。
【０００３】
このような場合、旧世代プロセスによる加工寸法（例えば配線幅）は変更されずにレイアウトされるが、ビアやコンタクトは加工上の困難さから、新世代プロセスによる加工寸法に応じたサイズでレイアウトされる傾向が強い。このため、旧世代の回路ブロックを新世代の回路に搭載する場合、ビアやコンタクトのレイアウトは、新世代プロセスに対応したサイズに変更（縮小）する必要がある。従って、旧世代の回路ブロックのレイアウトは、配線幅や配線間隔は旧世代プロセスに対応したレイアウトとなり、ビアやコンタクトは新世代プロセスに対応したサイズに縮小される。
【０００４】
図１を参照して、従来技術によるビアのレイアウト変更方法について説明する。ここでは、旧世代プロセスによってレイアウトされたビア１が、新世代のサイズのビア２００に変更される。従来技術では、ビア１の位置（ビア原点）を変更せずにビア１が縮小され、新たなビア２００として配置される。ビア原点とは、ビアの位置を決定する基準座標であり、ビアが配置される領域内の一点で定義される。例えば、ビア原点とは、ビアの配置領域が矩形の場合、矩形内の対角線の交点であり、円形の場合はその中心点である。
【０００５】
一方、ビアやコンタクトのサイズを縮小する場合、ＥＭ（Ｅｌｅｃｔｒｏ  ｍｉｇｒａｔｉｏｎ）に対する信頼性を向上させるため、冗長ビアを追加することでビア数を増加させることが好ましい。レイアウト変更されるビア１がＥＭによる影響が大きい場合、ビアを増加するようなレイアウト変更が行なわれる。図１に示す例では、ビア２０１が冗長ビアとして追加される。ビア２０１が追加される際、ビア２０１の位置が設計基準（デザインルール）で規定されるビア同士の最小間隔やビアと配線の縁端との距離（ビア−Ｍｅ覆い間隔）に適合しているかが判定される。従来技術では、ビア２０１とビア２００、ビア２０１と配線２の縁端との距離がこれらの基準を満たすように、レイアウト変更が行なわれる。
【０００６】
このように、デザインルールに従って冗長ビアの配置が行なわれるが、配線２の大きさや形状によっては、所望の数の冗長ビアを配置できない場合がある。例えば、図２に示すように、配線２の面積が小さい場合、デザインルールを満足する範囲で配線２の大きさを拡大してビア２０１が配置される。
【０００７】
又、冗長ビアのレイアウトに対するデザインルールを緩和することで、多くの冗長ビアの配置して歩留まりを向上させるレイアウト方法が特開２００７−３１７９２４に記載されている（特許文献１参照）。
【特許文献１】特開２００７−３１７９２４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図２に示す方法では、冗長ビア２０１を配置する配線２の周辺回路（例えば他の配線）によって配線２の面積を拡大できない場合がある。あるいは、拡大できたとしても、デザインルールを満足するほど配線２の面積を拡大できない場合がある。この場合、ビア２０１を配置することができないため、ＥＭに対する耐性が失われ、回路全体の歩留まりの低下を招くこととなる。
【０００９】
一方、特許文献１に記載の技術では、冗長ビアを配置するためにデザインルールを緩和させている。このため、デザインルールを緩和することによって製品の歩留まりは低下してしまう。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報（２１）を取得するステップと、半導体集積回路のレイアウトを変更してレイアウト情報（２１）を更新するステップとを具備する。レイアウト情報を更新するステップは、配線上に配置された第１ビア（１）を、それぞれが第１ビア（１）より小さなサイズの複数の第２ビア（１０）に置換するステップを備える。ここで、配線上における第１ビア（１）の第１ビア原点（３）の位置と、配線上における複数の第２ビア（１０）のそれぞれの第２ビア原点の位置は異なる。
【００１２】
このように、置換前後のビア原点を移動することで、同じ配線面積でも第２ビア（１０）が配置可能な領域を増やすことができる。これにより、又、デザインルールを変更することなく、配置する第２ビア（１０）の数を多くすることができる。
【００１３】
本発明による半導体集積回路の設計方法は、コンピュータによって実行される設計プログラム（２２）によって実現されることが好ましい。
【００１４】
又、上述の設計方法によって更新されたレイアウト情報（２１）を用いて生成されたマスクを利用して半導体集積回路が作製されることが好ましい。
【発明の効果】
【００１５】
本発明による半導体集積回路の製造方法、設計プログラム、及び製造方法によれば、デザインルールを遵守しながら、ビアの縮小及び冗長ビアの追加を行なうことができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、本発明による半導体集積回路の製造方法の実施の形態を説明する。本実施の形態では、半導体集積回路（半導体チップ）のレイアウト設計及び変更を行なう半導体集積回路設計支援装置１００（以下、設計支援装置１００と称す）を一例に説明する。本発明による設計支援装置１００は、レイアウトフェーズにおいて、チップレイアウト後の設計対象回路に配置されたビアを、サイズを縮小した複数のビアに置換するレイアウト変更を行なう。
【００１７】
（設計支援装置１００の構成）
図３及び図４を参照して、本発明による設計支援装置１００の実施の形態における構成を説明する。図３は、本発明による設計支援装置１００の構成を示す図である。図３を参照して、本発明による設計支援装置１００は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等の外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体集積回路のレイアウト結果や各種情報をユーザに対し視認可能に出力する。
【００１８】
記憶装置１３は、レイアウト情報２１、設計プログラム２２、デザインルール２３を格納している。
【００１９】
レイアウト情報２１は、レイアウト設計後のチップレイアウトに関する情報である。詳細には、レイアウト情報２１は、半導体集積回路に配置された回路ブロック（例えばマクロセル）の位置や構造、回路ブロック間を接続する配線の位置や配線幅、拡散層と配線層を導通させるビアやコンタクトの位置やサイズ（径）を規定する情報を含む。レイアウト情報２１のデータ形式は、ＧＤＳ（Ｇｒａｐｈｉｃ  Ｄａｔａ  Ｓｙｓｔｅｍ）形式やＯＡＳＩＳ形式等に例示される。
【００２０】
デザインルール２３は、半導体集積回路をレイアウトするための素子や配線の加工寸法を規定する。デザインルール２３は、要求された製品規格や利用されるプロセスルールに基づいて設定される。デザインルール２３は、例えば、ビアサイズの最小加工寸法を規定した情報や、ビアとビアの最小間隔を規定したビア−ビア間隔基準、ビアと当該ビアが配置されたメタル配線の縁端との最小距離を規定したビア−Ｍｅ覆い基準等を含む。又、デザインルール２３には、設計対象回路に使用されるプロセスの世代毎に規定された加工寸法が設定されていることが好ましい。
【００２１】
ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の設計プログラム２２を実行し、半導体集積回路のレイアウト変更、及びデザインルールチェックを行なう。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。図４を参照して、設計プログラム２２は、ＣＰＵ１１によって実行されることで、禁止領域設定部１０１、ビア配置部１０２、ビア位置検証部１０３の各機能を実現する。
【００２２】
図４は、本発明による設計支援装置１００の実施の形態における機能ブロック図である。先ず、図４を参照して本発明による設計支援装置１００の動作の概要について説明する。先ず、禁止領域設定部１０１はレイアウト情報２１及びデザインルール２３を用いて、ビアの配置を禁止する領域（以下、禁止領域と称す）を設定する。ビア配置部１０２は、禁止領域以外の領域に新たなビアを配置する（レイアウト変更）。この際、ビア位置検証部１０３は、新たに配置されたビアの位置を、デザインルール２３を用いて検証する（デザインルールチェック）。ビア配置部１０２は、デザインルールチェック結果に基づいてビアの位置を修正、あるいは、新たに配置したビアの位置を確定しレイアウト情報２１を更新する。
【００２３】
次に各機能ブロックについて詳細に説明する。禁止領域設定部１０１は、レイアウト情報２１を参照して、サイズの縮小が必要なビアを検出し、当該ビアのサイズ及び位置座標を抽出する。例えば、旧世代プロセルによるマクロセル内のビアが縮小対象のビアとして抽出される。禁止領域設定部１０１は、検出したビアの位置座標やデザインルール２３に基づいて、新たなビアの配置を禁止する領域を設定する。ここで、禁止領域設定部１０１は、デザインルール２３を参照し、置換後のビア（例えば新世代プロセス）に対応したビア−ビア間隔基準に基づいて禁止領域を設定する。又、置換後の新たなビアのビア原点が置換前のビアのビア原点と異なる位置となるように、置換前のビア原点を含む領域を禁止領域として設定されることが好ましい。
【００２４】
ビア配置部１０２は、配線上における禁止領域以外の領域に、新たなビアを配置可能な領域（以下、配置可能領域と称す）を設定する。例えば、ビア配置部１０２は、禁止領域の外周領域においてビアーＭｅ覆い基準を満足する領域を配置可能領域として設定する。ビア配置部１０２は、配置可能領域内に新たなビアを配置する領域（以下、配置領域と称す）を設定する。この際、ビア配置部１０２は、デザインルール２３を参照し、新たに配置するビア−ビア間隔基準やビアサイズを考慮して配置領域を設定することが好ましい。設定された配置領域は、ビア位置検証部１０３において検証（デザインルールチェック）を受ける。ここで、配置可能領域に対するデザインルールチェック結果が、不合格である場合、ビア配置部１０２は、配置可能領域内の他の領域を新たな配置領域として設定する。あるいは、不合格と判定された配置領域を削除する。一方、デザインルールチェック結果が合格である場合、ビア配置部１０２は、配置領域に新たなビアを配置して零位アウト情報２１を更新する。この際、更新されたレイアウト情報２１は出力装置１５に出力されても良い。又、設定された配置可能領域や配置領域も出力装置１５に出力されても良い。
【００２５】
ビア位置検証部１０３は、デザインルール２３を参照し、新たに配置するビアのビア−Ｍｅ覆い基準に基づいて、配置領域（新たに配置されるビア）のデザインルールチェックを行なう。ここでは、配置領域（新たに配置されるビア）とビアが配置される配線の縁端との距離がビア−Ｍｅ覆い基準以上であるかが検証される。判定結果は、ビア配置部１０２に出力される。又、判定結果は、出力装置１５に出力されても良い。
【００２６】
（動作）
次に、図５Ａ〜５Ｈを参照して、本発明による設計支援装置１０によるレイアウト変更処理の動作の詳細を説明する。ここでは、図６に示すようにメタル配線２上に形成されたビア１（第１ビア）をサイズの小さな複数のビア１０（第２ビア）に置換するレイアウト修正を一例に説明する。
【００２７】
図５Ａは、チップレイアウト済みの設計対象回路のレイアウトパタンの一部を示す平面図である。当初、配線２上にビア１が配置されている。図５Ａを参照して、禁止領域設定部１０１は、置換対象となるビア１を検出するとビア１のサイズ及び位置座標（ここではビア原点３）抽出する。ここで、本実施の形態におけるビア１の形状を正方形とすると、正方形の重心点（正方形内の対角線の交点）の座標がビア原点３として抽出され、一辺の長さがビアサイズとして抽出される。他の例としてビア１が円形の場合、円の中心がビア原点３として抽出され、直径がビアサイズとして抽出される。
【００２８】
図５Ｂを参照して、禁止領域設定部１０１は、置換前のビアの位置（ビア原点３）を基準に禁止領域４を設定する。詳細には、禁止領域設定部１０１は、ビア原点３を重心とし、置換後のビア１０（例えば新世代プロセス）に対して規定されたビア−ビア間隔基準（ビア間最小間隔４１）を一辺とする正方形を禁止領域４として設定する。禁止領域４とビアの形状は相似形であり、対応する各辺が平行になるように禁止領域４が設定されることが好ましい。
【００２９】
図５Ｃを参照して、ビア配置部１０２は、置換後のビア１０に規定されたビアサイズ５１（ビア１０の形状が正方形の場合、その一辺の長さ）に基づいて、ビア１０が配置可能な領域（配置可能領域５）を設定する。詳細には、ビア配置部１０２は、禁止領域４の各辺からビアサイズ５１分だけ大きな矩形（正方形）を生成し、その外周と、禁止領域４の外周との間を配置可能領域５として設定する。
【００３０】
配置可能領域５において禁止領域４を挟んで対向する２つの領域は、ビア間最小間隔４１分だけ離れている。このため、当該２つの領域のそれぞれにビア１０が配置された場合、ビア間の間隔は自動的にデザインルールに従うこととなる。又、配置可能領域５の四隅の領域（配置可能領域５における禁止領域４の対角線の延長上の領域）はそれぞれビア間最小間隔４１以上離隔する。このため、当該４つの領域のそれぞれにビア１０が配置された場合、それぞれのビア間の間隔は自動的にデザインルールに従うこととなる。
【００３１】
図５Ｄ及び図５Ｅを参照して、配置可能領域５の四隅の領域をビア１０の配置領域に設定する方法を説明する。
【００３２】
図５Ｄを参照して、ビア配置部１０２は、禁止領域４の各辺をビアサイズ５１分だけ外側に拡張した領域６を生成する。図５Ｅを参照して、ビア配置部１０２は、配置可能領域５から領域６を除いた４つの領域をそれぞれ配置領域７として設定する。この配置領域７は、各辺がビアサイズ５１の正方形であり、他の配置領域７との間隔がビア−ビア間隔基準（ビア間最小間隔４１）以上となる。
【００３３】
ビア位置検証部１０３は、設定された配置領域７がデザインルール２３に従うかを検証する。ここでは、配置領域７と配線２の縁端との距離７１〜７４についてデザインルールチェックが行なわれる。
【００３４】
ビア位置検証部１０３の検証結果が合格である場合、ビア配置部１０２は、配置領域７に新たなビア１０を配置し、置換前のビア１を削除してレイアウト情報２１を更新する。これにより、図５Ｆ及び図６に示すように、配線２の縁端との距離７１〜７４、各ビア間の間隔がデザインルールに適合しつつ、複数のビア１０（ビアサイズ５１）を新たに配置することができる。
【００３５】
一方、デザインルールチェックにおいて、配置領域７と配線の縁端との距離がビア−Ｍｅ覆い基準を超える場合、不合格と判定された配置領域７が削除される。あるいは、他の領域から新たな配置領域８が設定される。図５Ｇ及び図５Ｈを参照して、配置領域７が不合格とされた場合における新たな配置領域８を設定し、ビア１０を配置する方法を説明する。
【００３６】
ビア配置部１０２は、領域６内の所定の領域を配置領域８として設定する。例えば、領域６における長辺の両側を均等に縮小し、ビアサイズ５１四方の矩形領域を新たな配置領域８として設定する。図５Ｇを参照して、領域６の長辺の両側から長さ８１分だけ縮小して配置領域８が生成される。
【００３７】
ビア位置検証部１０３は、設定された配置領域８がデザインルール２３に従うかを検証する。ここでは、配置領域８と配線２の縁端との距離７１〜７４、８２〜８５についてデザインルールチェックが行なわれる。例えば、距離７３がエラーであった場合、配線２の縁端との距離が距離７３である配置領域８が削除される。あるいは、図５Ｈを参照して、距離７２、７４、８２、８３が合格である場合、配線２の縁端との距離が距離７２、７４、８２、８３である配置領域８にビア１０が配置され、当該配置領域８との間隔がルール違反の配置領域８は削除される。
【００３８】
以上のように、本発明による設計支援装置１００は、プロセスの相違するビアの大きさを縮小するレイアウト変更を行なう際、ビアの位置（ビア原点）を変更して新世代の小さなビアを配置する。このため、配線２の面積を変更せずに複数の新たなビアを効率良く配置することができる。従って、配線が密集している等により配線２のレイアウトを変更できないような場合でも、多くのビアを配置でき、ビアの縮小によるＥＭ耐性の低下を防ぐことができる。
【００３９】
又、本発明では、デザインルールを遵守しながら、ビアの縮小、及びビアの追加を行なっている。このため、信頼性が高い半導体集積回路を製造することができ、製品の歩留まりを向上させることができる。
【００４０】
更に、本発明は、ＥＭに対して影響を受けやすいビアのレイアウトを変更する場合に有効である。例えば、周辺にビアのない孤立したビアやビアの配置密度が小さい領域は、ＥＭに対して脆弱である。本発明によれば、ビアサイズを縮小しつつ、その数を増加しているため、ＥＭ耐性を劣化させずに、ビアを縮小するレイアウト変更が可能となる。
【００４１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、ビアの配置について説明したが、コンタクトについても同様であることはいうまでもない。尚、本発明による設計支援装置１００によって更新されたレイアウト情報２１は、半導体集積回路を作製するためのマスクの生成に用いられる。
【図面の簡単な説明】
【００４２】
【図１】図１は、従来技術によるビアの縮小方法の一例を示すレイアウト平面図である。
【図２】図２は、従来技術によるビアの縮小方法の一例を示すレイアウト平面図である。
【図３】図３は、本発明による半導体集積回路の設計支援装置の実施の形態における構成を示す図である。
【図４】図４は、本発明による半導体集積回路の設計支援装置の実施の形態における機能ブロック図である。
【図５Ａ】図５Ａは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｂ】図５Ｂは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｃ】図５Ｃは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｄ】図５Ｄは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｅ】図５Ｅは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｆ】図５Ｆは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｇ】図５Ｇは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図５Ｈ】図５Ｈは、本発明による設計支援装置によるレイアウト変更処理の動作を説明するレイアウト平面図である。
【図６】図６は、本発明による設計方法によってレイアウト変更された半導体集積回路のレイアウトの一部の一例を示す平面図である。
【符号の説明】
【００４３】
１００：設計支援装置
１１：ＣＰＵ
１２：メモリ
１３：記憶装置
１４：入力装置
１５：出力装置
１６：バス
１、１０：ビア
２：配線
３：ビア原点
４：禁止領域
５：配線可能領域
７、８：配置領域
２１：レイアウト情報
２２：設計プログラム
２３：デザインルール
１０１：禁止領域設定部
１０２：ビア配置部
１０３：ビア位置検証部
【図１】
2010021187.tif 000003
【図２】
2010021187.tif 000004
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2010021187.tif 000008
【図５Ｃ】
2010021187.tif 000009
【図５Ｄ】
2010021187.tif 000010
【図５Ｅ】
2010021187.tif 000011
【図５Ｆ】
2010021187.tif 000012
【図５Ｇ】
2010021187.tif 000013
【図５Ｈ】
2010021187.tif 000014
【図６】
2010021187.tif 000015