(57)【要約】【課題】ソース・ドレイン電極形成時の活性層へのダメージを抑制するとともに、製造工程の簡略化を図ることが可能な薄膜トランジスタ及びその製造方法を提供する。【解決手段】導電層５０をエッチングによってパターニングすることにより、活性層１８に接触するソース電極２０及びドレイン電極２２を形成するとともに、ソース電極２０とドレイン電極２２を除いた部分にソース電極２０及びドレイン電極２２よりも厚みが薄い導電層を第１保護薄膜５６として残存させる工程と、第１保護薄膜５６を半導体又は絶縁体に化学変化させて第２保護薄膜２４を得る工程と、を含む薄膜トランジスタの製造方法を採用する。【選択図】図５
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【特許請求の範囲】
【請求項１】
活性層の上面側でソース電極及びドレイン電極が接触するトップコンタクト型の薄膜トランジスタであって、
前記ソース電極及び前記ドレイン電極の少なくとも一方を構成する材料から化学変化した半導体又は絶縁体で、前記活性層上の前記ソース電極と前記ドレイン電極を除いた部分に形成され、前記ソース電極及び前記ドレイン電極よりも厚みが薄い保護薄膜を含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記活性層は、非晶質酸化物半導体を主成分として含有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース電極又は前記ドレイン電極を構成する材料は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ、Ｉｎ又はＺｎのうち少なくとも１種を含むことを特徴とする請求項１又は請求項２に記載の薄膜トランジスタ。
【請求項４】
前記保護薄膜の電気抵抗率は、前記活性層の電気抵抗率以上であることを特徴とする請求項１〜請求項３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記保護薄膜は、金属酸化物、金属窒化物、又は金属塩化物からなる絶縁体であることを特徴とする請求項１〜請求項４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
基板又は絶縁膜上に活性層を形成する第１工程と、
前記活性層を覆う導電層を形成する第２工程と、
前記導電層をエッチングによってパターニングすることにより、前記活性層の上面に接触するソース電極及びドレイン電極を形成するとともに、前記活性層上の前記ソース電極と前記ドレイン電極を除いた部分に前記ソース電極及び前記ドレイン電極よりも厚みが薄い導電層を、前記活性層を保護する第１保護薄膜として残存させる第３工程と、
前記第１保護薄膜を、半導体又は絶縁体に化学変化させて、前記活性層を保護する第２保護薄膜を得る第４工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
前記活性層は、非晶質酸化物半導体を主成分として含有することを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記第４工程は、前記第１保護薄膜の電気抵抗率を、前記活性層の電気抵抗率以上に変化させる工程であることを特徴とする請求項６又は請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記第４工程は、前記第１保護薄膜を絶縁体に化学変化させる絶縁化工程であることを特徴とする請求項８に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記ソース電極、前記ドレイン電極、及び前記第１保護薄膜は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ、Ｉｎ又はＺｎのうち少なくとも１種を含むことを特徴とする請求項６〜請求項９のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１１】
前記第４工程は、前記第１保護薄膜に熱処理、プラズマ処理、又はオゾン処理を施す工程であることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記第３工程において、前記第１保護薄膜は、前記導電層のエッチング時間を制御することによって形成されることを特徴とする請求項６〜請求項１１のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記第３工程は、前記ソース電極及び前記ドレイン電極が形成される領域の前記導電層上にレジストパターンを形成する工程を含み、
前記第４工程では、前記レジストパターンが形成されたまま、前記第１保護薄膜を半導体又は絶縁体に化学変化させた後に、前記レジストパターンを剥離することを特徴とする請求項６〜請求項１２のいずれか１項に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
電界効果型薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）は、基板上に、少なくとも、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を有している。
【０００３】
このＴＦＴの製造方法の中で、ソース電極及びドレイン電極（ソース・ドレイン電極）のパターニング方法には、例えば、図９に示すようなフォトリソグラフィー法とエッチング法によるパターニング方法がある。このパターニング方法では、（１）活性層を成膜後、（２）全面に導電層を成膜する。この上に、（３）フォトリソグラフィー法によりレジストパターンを形成する。次に、（４）レジストで保護されていない箇所の導電層をエッチング液により溶解除去する。最後に（５）アルカリ液などによりレジストを溶解する。この結果、ソース・ドレイン電極が形成される。
【０００４】
このパターニングの際、導電層がソース電極及びドレイン電極（ソース・ドレイン電極）間に残って導通することを避けるため、一般的にオーバーエッチングを施している。
【０００５】
ここで、ＴＦＴの半導体層（活性層）を構成する材料としては、非晶質シリコンや多結晶シリコンが用いられてきたが、近年では、酸化物半導体を用いることが提案されている。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系ホモロガス酸化物半導体（以下、適宜、「ＩＧＺＯ」という。）は室温成膜が可能である上、非晶質シリコンと同等以上の移動度を達成することができるため、ＴＦＴの活性層を構成する材料として注目を浴びている。
【０００６】
しかし、ＴＦＴの活性層としてＩＧＺＯを用いる場合、非晶質ＩＧＺＯ（ａ−ＩＧＺＯ）膜は、従来、活性層として一般的に用いられてきたシリコン等の半導体材料と比べて酸又はアルカリのエッチング液や剥離液に対する耐性が極めて低いため、ソース・ドレイン電極形成時に、エッチング液や剥離液によって活性層がダメージを受け、閾値電圧のシフトの増加等、ＴＦＴ特性の劣化を招いている（図８参照）。
【０００７】
そこで、特許文献１には、活性層とソース・ドレイン電極との間にソース・ドレイン電極を形成する金属を含有した金属酸化物を設ける方法が提案されている。
【０００８】
また、特許文献２には、基板上に、ソース・ドレイン電極、ａ−ＩＧＺＯ膜からなる活性層、ゲート絶縁層、ゲート電極を順次形成してＴＦＴを作製した後、該活性層上を保護膜で覆う方法が提案されている。
【０００９】
さらに、特許文献３には、基板上に、ゲート電極を形成し、第１の絶縁膜、酸化物半導体層を順次形成・パターニングし、次いで、第２の絶縁膜を形成・パターニングし、ソース・ドレイン電極を形成した後、該第２の絶縁膜をエッチングストッパーとして用い、ソース・ドレイン電極をパターニングする方法が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２１９００８号公報
【特許文献２】特開２００７−７３７０５号公報
【特許文献３】特開２００８−１６６７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示されている方法では、ソース・ドレイン電極のコンタクト性を向上させることを目的として活性層とソース・ドレイン電極との間に金属酸化物を設けており、活性層上のソース・ドレイン電極を除いた部分には金属酸化物が形成されない。よって、ソース・ドレイン電極形成時に活性層がダメージを受けてしまう。
【００１２】
また、特許文献２に開示されている方法では、ＴＦＴを作製した後に活性層上を保護膜で覆うため、活性層上のゲート絶縁層形成時には、活性層がダメージを受けてしまう。
【００１３】
さらに、特許文献３に開示されている方法では、活性層上にエッチングストッパー層としての第２の絶縁膜を形成しておくため、ソース・ドレイン電極形成時の活性層へのダメージを防ぐことが可能であるが、エッチングストッパー層を形成するための成膜、フォトリソグラフィー、エッチング等の工程が増加し、生産性の低下や製造コストの上昇を招き易い。
【００１４】
本発明は、ソース・ドレイン電極形成時の活性層へのダメージを抑制するとともに、製造工程の簡略化を図ることが可能な薄膜トランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の上記課題は下記の手段によって解決された。
＜１＞活性層の上面側でソース電極及びドレイン電極が接触するトップコンタクト型の薄膜トランジスタであって、
前記ソース電極及び前記ドレイン電極の少なくとも一方を構成する材料から化学変化した半導体又は絶縁体で、前記活性層上の前記ソース電極と前記ドレイン電極を除いた部分に形成され、前記ソース電極及び前記ドレイン電極よりも厚みが薄い保護薄膜を含むことを特徴とする薄膜トランジスタ。
＜２＞前記活性層は、非晶質酸化物半導体を主成分として含有することを特徴とする＜１＞に記載の薄膜トランジスタ。
＜３＞前記ソース電極又は前記ドレイン電極を構成する材料は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ、Ｉｎ又はＺｎのうち少なくとも１種を含むことを特徴とする＜１＞又は＜２＞に記載の薄膜トランジスタ。
＜４＞前記保護薄膜の電気抵抗率は、前記活性層の電気抵抗率以上であることを特徴とする＜１＞〜＜３＞のいずれか１つに記載の薄膜トランジスタ。
＜５＞前記保護薄膜は、金属酸化物、金属窒化物、又は金属塩化物からなる絶縁体であることを特徴とする＜１＞〜＜４＞のいずれか１つに記載の薄膜トランジスタ。
＜６＞基板又は絶縁膜上に活性層を形成する第１工程と、
前記活性層を覆う導電層を形成する第２工程と、
前記導電層をエッチングによってパターニングすることにより、前記活性層の上面に接触するソース電極及びドレイン電極を形成するとともに、前記活性層上の前記ソース電極と前記ドレイン電極を除いた部分に前記ソース電極及び前記ドレイン電極よりも厚みが薄い導電層を、前記活性層を保護する第１保護薄膜として残存させる第３工程と、
前記第１保護薄膜を、半導体又は絶縁体に化学変化させて、前記活性層を保護する第２保護薄膜を得る第４工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
＜７＞前記活性層は、非晶質酸化物半導体を主成分として含有することを特徴とする＜６＞に記載の薄膜トランジスタの製造方法。
＜８＞前記第４工程は、前記第１保護薄膜の電気抵抗率を、前記活性層の電気抵抗率以上に変化させる工程であることを特徴とする＜６＞又は＜７＞に記載の薄膜トランジスタの製造方法。
＜９＞前記第４工程は、前記第１保護薄膜を絶縁体に化学変化させる絶縁化工程であることを特徴とする＜８＞に記載の薄膜トランジスタの製造方法。
＜１０＞前記ソース電極、前記ドレイン電極、及び前記第１保護薄膜は、Ａｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ、Ｉｎ又はＺｎのうち少なくとも１種を含むことを特徴とする＜６＞〜＜９＞のいずれか１つに記載の薄膜トランジスタの製造方法。
＜１１＞前記第４工程は、前記第１保護薄膜に熱処理、プラズマ処理、又はオゾン処理を施す工程であることを特徴とする＜１０＞に記載の薄膜トランジスタの製造方法。
＜１２＞前記第３工程において、前記第１保護薄膜は、前記導電層のエッチング時間を制御することによって形成されることを特徴とする＜６＞〜＜１１＞のいずれか１つに記載の薄膜トランジスタの製造方法。
＜１３＞前記第３工程は、前記ソース電極及び前記ドレイン電極が形成される領域の前記導電層上にレジストパターンを形成する工程を含み、
前記第４工程では、前記レジストパターンが形成されたまま、前記第１保護薄膜を半導体又は絶縁体に化学変化させた後に、前記レジストパターンを剥離することを特徴とする＜６＞〜＜１２＞のいずれか１つに記載の薄膜トランジスタの製造方法。
【発明の効果】
【００１６】
本発明によれば、ソース・ドレイン電極形成時の活性層へのダメージを抑制するとともに、製造工程の簡略化を図ることが可能な薄膜トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係るＴＦＴであって、トップコンタクト型で、かつ、逆スタガ構造の一例を示す概略断面図である。
【図２】本実施形態に係るＴＦＴであって、トップコンタクト型で、かつ、スタガ構造のＴＦＴの一例を示す概略断面図である。
【図３】第１の領域と第２の領域とを有した、図１に示すＴＦＴの変形例を示した図である。
【図４】図１中の矢印Ａ方向からＴＦＴを見たときの概略図である。
【図５】図１に示すＴＦＴの製造方法の主要部分工程図である。（ａ）は活性層の成膜工程を示す図であって、（ｂ）は導電層の成膜工程を示す図であり、（ｃ）はレジストの形成工程を示す図であり、（ｄ）はエッチング工程を示す図であり、（ｅ）は第１保護薄膜の化学変化工程を示す図であり、（ｆ）はレジストの溶解剥離工程を示す図である。
【図６】図２に示すＴＦＴの製造方法の主要部分工程図であり、図５に示す製造工程の変形例である。（ａ）は活性層の成膜工程を示す図であって、（ｂ）は導電層の成膜工程を示す図であり、（ｃ）はレジストの形成工程を示す図であり、（ｄ）はエッチング工程を示す図であり、（ｅ）はレジストの溶解剥離工程を示す図であり、（ｆ）は第１保護薄膜の化学変化工程を示す図である。
【図７】実施例１のＴＦＴ素子１の伝達特性を示す電流−電圧特性曲線である。
【図８】比較例１の比較ＴＦＴ素子１の伝達特性を示す電流−電圧特性曲線である。
【図９】従来のエッチング法によるソース・ドレイン電極のパターニング工程を示す模式図である。
【発明を実施するための形態】
【００１８】
以下、本発明の薄膜（電界効果型）トランジスタ、及び本発明の薄膜トランジスタの製造方法の一の実施の形態について、図面を用いて説明する。
【００１９】
なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００２０】
１．薄膜トランジスタ（ＴＦＴ）の構造
本実施形態に係るＴＦＴは、少なくとも、ゲート電極、ゲート絶縁層、活性層、ソース電極及びドレイン電極を有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。
【００２１】
ＴＦＴ構造としては、活性層が該活性層の上面側（活性層の基板とは反対側の面）でソース電極及びドレイン電極に接するトップコンタクト型の構成であれば、逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）のいずれの態様であってもよい。
【００２２】
図１は、本実施形態に係るＴＦＴであって、トップコンタクト型で、かつ、逆スタガ構造の一例を示す概略断面図である。ＴＦＴ１０は、基板１２の上にゲート電極１４と、ゲート絶縁層１６と、活性層１８とを順に積層して有し、活性層１８の表面上にソース電極２０及びドレイン電極２２が互いに離間して設置された構成である。
【００２３】
一方、図２は、本実施形態に係るＴＦＴであって、トップコンタクト型で、かつ、スタガ構造のＴＦＴの一例を示す概略断面図である。ＴＦＴ３０は、基板３２の表面上に活性層３４が積層され、活性層の表面上にソース電極３６及びドレイン電極３８が互いに離間して設置され、これらの上にゲート絶縁層４２と、ゲート電極４４とを順に積層した構成である。
【００２４】
そして、本実施形態のＴＦＴ１０、３０では、上記構成の他に、活性層１８、３４を後述するエッチング液や剥離液などから保護して、活性層１８、３４へのダメージを抑制する第２保護薄膜２４、４０を有している。なお、第２保護薄膜２４、４０は、後述する第１保護薄膜５６、６６（図５（ｄ）、図６（ｄ）参照）が化学変化したものである。
【００２５】
以下、本実施形態のＴＦＴ１０、３０の各構成について具体的に説明する。
【００２６】
（基板）
ＴＦＴ１０、３０の基板１２、３２を構成する材料としては、例えば、ガラス、ＹＳＺ（ジルコニア安定化イットリウム）等の無機材料、ポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の有機材料が挙げられる。基板１２を構成する材料として、上記有機材料を用いる場合には、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れた材料を選択することが好ましい。
【００２７】
この基板１２、３２としては、可撓性を有することが好ましく、この可撓性を有する観点から、上記有機材料をフィルム状とした有機プラスチックフィルムを用いることが好ましい。また、この基板１２、３２の絶縁性が不十分の場合には絶縁層を設けたり、基板１２、３２に更に、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスチック基板の平坦性や電極又は活性層との密着性を向上するためのアンダーコート層等を積層した構成としてもよい。
【００２８】
基板１２、３２の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。基板１２、３２の厚みが５０μｍ未満であると、基板１２、３２自体が十分な平坦性を保持することが難しい場合がある。基板１２、３２の厚みが５００μｍよりも厚いと、基板１２、３２自体を自由に曲げることが困難になり、すなわち基板１２、３２自体の可撓性が乏しくなる。
【００２９】
（ゲート電極）
ゲート電極１４、３０は、図１又は図２に示すように、基板１２又はゲート絶縁層４２上に形成される。
【００３０】
ゲート電極１４、３０を構成する材料としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が挙げられる。
【００３１】
このゲート電極１４、３０の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、２０ｎｍ以上５００ｎｍ以下とすることが更に好ましく、４０ｎｍ以上１００ｎｍ以下とすることが特に好ましい。
【００３２】
（ゲート絶縁層）
ゲート絶縁層１６、４２は、図１又は図２に示すように、基板１２とゲート電極１４上、又はソース電極３６とドレイン電極３８と第２保護薄膜４０上に形成される。
【００３３】
ゲート絶縁層１６、４２を構成する材料としては、比誘電率の高い無機化合物や有機化合物が挙げられる。
【００３４】
無機化合物としては、酸化珪素、窒化珪素、酸化ゲルマニウム、窒化ゲルマニウム、酸化アルミニウム、窒化アルミニウム、酸化イットリウム、酸化タンタル、酸化ハフニウム、酸化窒化珪素、酸化炭化珪素、窒化炭化珪素、酸化窒化炭化珪素、酸化窒化ゲルマニウム、酸化炭化ゲルマニウム、窒化炭化ゲルマニウム、酸化窒化炭化ゲルマニウム、酸化窒化アルミニウム、酸化炭化アルミニウム、窒化炭化アルミニウム、酸化窒化炭化アルミニウムやこれらの混合物が挙げられる。
【００３５】
有機化合物としては、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、光ラジカル重合系、光カチオン重合系の光硬化性樹脂、あるいはアクリロニトリル成分を含有する共重合体、ポリビニルフェノール、ポリビニルアルコール、ノボラック樹脂、およびシアノエチルプルラン等が挙げられる。また、これらのポリマー微粒子に無機酸化物を被覆した粒子も挙げられる。
【００３６】
ゲート絶縁層１６、４２の膜厚としては、１０ｎｍ以上１０００ｎｍ以下が好ましく、５０ｎｍ以上５００ｎｍ以下が更に好ましく、１００ｎｍ以上３００ｎｍ以下が特に好ましい。ゲート絶縁層１６、４２はリーク電流を減らすため、また電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁層１６、４２の膜厚を厚くすると、ＴＦＴ１０、３０の駆動電圧の上昇を招く結果となる。その為、ゲート絶縁層１６、４２の膜厚は、上記範囲内とすることが好ましい。
【００３７】
（活性層）
活性層１８、３４は、ゲート絶縁層１６上又は基板３２上に形成される。
【００３８】
活性層１８、３４を構成する材料としては、例えば、非晶質酸化物半導体等、非晶質シリコンや多結晶シリコンに比べ、酸又はアルカリのエッチング液や剥離液に対する耐性が弱い材料が挙げられる。
【００３９】
無論、活性層１８、３４は、エッチング液や剥離液以外の他の要因によってダメージを受ける可能性があるので、非晶質シリコンや多結晶シリコン等、酸又はアルカリのエッチング液や剥離液に対する耐性が強い材料を用いても良い。
【００４０】
なお、上記「他の要因によってダメージを受ける」一例としては、図２に示すようなＴＦＴ３０の場合、第２保護薄膜４０が無ければ、ゲート絶縁層４２の成膜時に、活性層３４がダメージを受けることが挙げられる。また、ＴＦＴ１０、３０の完成後においても周囲の環境によって活性層３４がダメージを受ける可能性がある。
【００４１】
活性層１８、３４に用いられる非晶質酸化物半導体は、低温で成膜可能であるために、可撓性のある基板１２、３２上に好適に形成される。
【００４２】
この非晶質酸化物半導体としては、好ましくはＩｎ、Ｓｎ、Ｚｎ、Ｇａ、又はＣｄよりなる群より選ばれる少なくとも１種の元素を含む非晶質酸化物であり、より好ましくは、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａよりなる群より選ばれる少なくとも１種を含む非晶質酸化物、さらに好ましくは、Ｉｎ、Ｚｎ、Ｇａよりなる群より選ばれる少なくとも１種を含む非晶質酸化物である。
【００４３】
具体的には、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ，ＳｎＯ２、ＣｄＯ，Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＺＯ）、Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ（ＩＴＯ）、Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＧＺＯ）、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｏｘｉｄｅ（ＩＧＯ）、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）が挙げられる。
【００４４】
ＩＧＺＯは、一般的にＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表され、本実施形態に係る活性層としては、ｍ≧２の材料系でもよいが、エッチング特性及びデバイス特性の観点からはｍ＝１のものが望ましい。ただし、ＩＧＺＯの組成比は、厳密にＩｎ：Ｇａ：Ｚｎ＝１：１：１となる必要はない。また、活性層１８、３４は、上記のような非晶質酸化物半導体、非晶質シリコン、又は多結晶シリコン等などの材料を主成分として含有していれば良く、その他に不純物等を含有していても良い。ここで、「主成分」とは、活性層１８、３４を構成する構成成分のうち、最も多く含有される成分を表す。
【００４５】
また、活性層１８、３４の電気伝導度は、好ましくは１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であり、より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。この活性層１８の電気伝導度の調整方法としては、公知の酸素欠陥による調整方法や、組成比による調整方法、不純物による調整方法、酸化物半導体材料による調整方法が挙げられる。
【００４６】
なお、活性層１８、３４は、１つの領域に限られず、少なくとも第１の領域と該第１の領域より電気伝導度が大きい第２の領域とを有し、該第２の領域がゲート絶縁層１６、４２と接し、該第２の領域とソース電極２０、３６及びドレイン電極２２、４２の少なくとも一方との間に該第１の領域が電気的に接続している構成であってもよい。
【００４７】
図３は、上記第１の領域と上記第２の領域とを有した、図１に示すＴＦＴ１０の変形例を示した図である。
【００４８】
図３に示すように、ＴＦＴ１００は、活性層１０２に、第１の領域１０２ａと該第１の領域より電気伝導度が大きい第２の領域１０２ｂとを有し、該第２の領域１０２ｂがゲート絶縁層１６と接し、該第２の領域１０２ｂとソース電極２０及びドレイン電極２２の少なくとも一方との間に該第１の領域１０２ａが電気的に接続している。
【００４９】
ここで、動作安定性の観点から、第２の領域１０２ｂの層の膜厚が第１の領域１０２ａの層の膜厚より厚いことが好ましい。
【００５０】
また、別の態様として、活性層１０２において第１の領域１０２ａと第２の領域１０２ｂの間の電気伝導度が連続的に変化している態様も好ましい。
【００５１】
活性層１０２を構成する材料としては、上述の活性層１８、３４を構成する材料と同一のものが挙げられる。ただし、活性層１０２は酸化物半導体を主成分として含有することが好ましい。特に、酸化物半導体はアモルファス状態であることがさらに好ましい。また、第２の領域１０２ｂの酸素濃度が第１の領域１０２ａの酸素濃度より低いことが好ましい。
【００５２】
より好ましくは、活性層１０２を構成する材料の酸化物半導体がＩｎ、ＧａおよびＺｎからなる群より選ばれる少なくとも１種若しくはこれらの複合酸化物を含む。より好ましくは、酸化物半導体がＩｎおよびＺｎを含有し、第１の領域１０２ａのＺｎとＩｎの組成比（Ｉｎに対するＺｎの比率Ｚｎ／Ｉｎで表す）が第２の領域１０２ｂの組成比Ｚｎ／Ｉｎより大きい。
【００５３】
活性層１０２の電気伝導度としては、第１の領域１０２ａの電気伝導度が、好ましくは１０−２Ｓｃｍ−１以下、より好ましくは１０−９Ｓｃｍ−１以上１０−４Ｓｃｍ−１未満であり、第２の領域１０２ｂの電気伝導度より小さい。また、第２の領域１０２ｂの電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満が好ましく、より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。
【００５４】
特に、第１の領域１０２ａの電気伝導度に対する第２の領域１０２ｂの電気伝導度の比率（第２の領域１０２ｂの電気伝導度／第１の領域１０２ａの電気伝導度）が、１０２以上１０８以下が好ましい。
【００５５】
第２の領域１０２ｂの電気伝導度が１０−４Ｓｃｍ−１を下まわると電界効果移動度としては高移動度が得られず、１０２Ｓｃｍ−１以上ではＯＦＦ電流が増加し、良好なＯＮ／ＯＦＦ比が得られないので、好ましくない。
【００５６】
（保護薄膜）
図４は、第２保護薄膜２４の上方（基板１２と反対側）からの積層方向、すなわち図１中の矢印Ａ方向からＴＦＴ１０を見たときの概略図である。なお、図２の矢印Ｂ方向からＴＦＴ３０を見たときも、ゲート絶縁層４２及びゲート電極４４を除けば、図４と同様の概略図となる。
【００５７】
図４に示すように、第２保護薄膜２４は、活性層１８の表面上のソース電極２０とドレイン電極２２を除いた部分に積層され、ソース電極２０及びドレイン電極２２よりも厚みが薄く形成されている。
【００５８】
この第２保護薄膜２４の膜厚としては、後述する第１保護薄膜５６（図５（ｄ）参照）を化学変化させて該第２保護薄膜２４とする際に、第１保護薄膜５６によってソース・ドレイン電極間が導通することを避けるように第１保護薄膜５６の構成材料を半導体又は絶縁体にしなければならないことや、膜厚が大きい程化学変化に要する時間が増大するといった観点から、化学変化が容易となるように薄く、例えば、１ｎｍ以上３０ｎｍ以下とすることが好ましく、１ｎｍ以上２０ｎｍ以下とすることが更に好ましく、１ｎｍ以上１０ｎｍ以下とすることが特に好ましい。
【００５９】
ここで、半導体とは、１０−４〜１０４Ωｍの中抵抗体、絶縁体とは１０４Ωｍ以上の高抵抗体を含むものとする。
【００６０】
第２保護薄膜２４、４０を構成する材料は、後述するソース電極２０、３６及びドレイン電極２２、３８の少なくとも一方を構成する材料から化学変化した半導体又は絶縁体である。ただし、第２保護薄膜２４、４０が半導体であると、ＴＦＴ１０、３０、１００のオフ状態でリーク電流が発生する場合があるため、この問題を防止可能な絶縁体が好ましい。
【００６１】
半導体又は絶縁体としては、金属酸化物、金属窒化物、又は金属塩化物が挙げられ、この中でも後述する熱処理で化学変化が可能な金属酸化物が特に好ましい。
【００６２】
第２保護薄膜２４、４０の電気伝導度は、上述した活性層１８、３４、１０２の電気伝導度以下、すなわち、第２保護薄膜２４、４０の電気抵抗率は、活性層１８、３４、１０２の電気抵抗率以上であることが好ましい。この電気伝導であれば、仮に、第２保護薄膜２４、４０が半導体であっても、ＴＦＴ１０、３０、１００のオフ状態でのリーク電流を抑制することができるからである。
【００６３】
このように、第２保護薄膜２４、４０がソース電極２０、３６及びドレイン電極２２、３８の少なくとも一方を構成する材料が化学変化されたものであるため、特に、特許文献３に記載のソース・ドレイン電極を構成する材料と異なるもので構成された第２の絶縁膜に比べ、製造コストが削減され、もってＴＦＴ１０、３０、１００自体の単価を削減することが可能である。
【００６４】
また、第２保護薄膜２４、４０は、活性層１８、３４の表面上のソース電極２０、３６とドレイン電極２２、３８を除いた部分に積層されているため、活性層１８、３４、１０２を後述するエッチング液や剥離液、又はＴＦＴ１０、３０、１００の完成後における周囲の環境などから活性層１８、３４、１０２の劣化を保護して、活性層１８、３４、１０２へのダメージを抑制することができる。
【００６５】
さらに、ＴＦＴ１０、３０、１００上に作製される電子デバイスと絶縁する役割も果たすことも可能である。
【００６６】
（ソース電極及びドレイン電極）
ソース電極２０、３６及びドレイン電極３２、３８を構成する材料としては、この材料が後述する酸化処理等で化学変化されることから、Ａｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ、Ｉｎ又はＺｎ等の金属が好適に挙げられる。ただし、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物であっても、後述する化学変化工程で半導体又は絶縁体に変化する場合には適用可能である。
【００６７】
形成されるソース電極２０、３６、及びドレイン電極２２、３８の層厚は、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、２０ｎｍ以上５００ｎｍ以下とすることが更に好ましく、４０ｎｍ以上４００ｎｍ以下とすることが特に好ましい。ただし、後述する製造工程で、マスクを剥離した後に第１保護薄膜５６を化学変化させた場合（図６（ｆ）参照）、ソース電極２０、３６、及びドレイン電極２２、３８の上面側で第１保護薄膜５６と同じ厚み部分まで化学変化されるため、少なくとも、第１保護薄膜５６よりも膜厚を大きくする必要がある。
【００６８】
２．ＴＦＴ１０の製造方法 
以下、図１に示すような、本実施形態に係る逆スタガ構造のＴＦＴ１０の製造方法について詳細に説明する。
【００６９】
本実施形態では、ソース電極２０、ドレイン電極２２、第１保護薄膜５６、第２保護薄膜２４以外は、公知の方法で形成するため、適宜説明を省略する。
【００７０】
図５（ａ）〜（ｆ）は、図１に示すＴＦＴ１０の製造方法の主要部分工程図である。
【００７１】
図５（ａ）は活性層１８の成膜工程を示す図であって、図５（ｂ）は導電層５０の成膜工程を示す図であり、図５（ｃ）はレジスト５２、５４の形成工程を示す図であり、図５（ｄ）はエッチング工程を示す図であり、図５（ｅ）は第１保護薄膜５６の化学変化工程を示す図であり、図５（ｆ）はレジスト５２、５４の溶解剥離工程を示す図である。
【００７２】
（ゲート電極形成工程）
ＴＦＴ１０の製造方法として、まず、図５（ａ）に示す活性層１８の形成工程の前に、基板１２上にゲート電極１４を形成する。
【００７３】
具体的には、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１２上に成膜する。成膜後、フォトリソグラフィー法によって所定の形状にパターニングを行う。このとき、ゲート電極１４及びゲート配線（不図示）を同時にパターニングすることが好ましい。
【００７４】
（ゲート絶縁層成膜工程）
基板１２上にゲート電極１４を形成した後、ゲート絶縁層１６を成膜する。
【００７５】
ゲート絶縁層１６も、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から使用する材料との適性を考慮して適宜選択した方法に従って基板１２及びゲート電極１４上に成膜し、必要に応じてフォトリソグラフィー法によって所定の形状にパターニングを行う。
【００７６】
（活性層形成工程）
次に、図５（ａ）に示すように、ゲート絶縁層１６を形成した後、活性層１８を形成する。
【００７７】
活性層１８の成膜方法としては、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
【００７８】
成膜された膜は、周知のＸ線回折法によりアモルファス膜であることが確認される。また成膜された膜の組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求められる。
【００７９】
ここで、成膜された膜は、図示していないが、適宜パターン加工して活性層１８を形成する。活性層１８形成時のパターン加工以降に用いるエッチング液に活性層１８の耐性が弱い場合、例えば、いわゆるリフトオフ等でパターン形成する方法が最も簡便であるため、この方法を採用することができる。ただし、リフトオフ法では原理的にゴミの発生が避けられず、歩留まりの低下をもたらすことになる。
【００８０】
また、活性層１８形成時のパターン加工は、上記リフトオフ法の他に、フォトリソグラフィー法とエッチング法により行うこともできる。具体的には、ゲート絶縁層１６上に成膜した膜を、活性層１８として残存させる部分にフォトリソグラフィーによってレジストマスクをパターン形成し、シュウ酸、塩酸、硝酸、希硫酸、又は、燐酸、硝酸、及び酢酸の混合液（Ａｌエッチング液；関東化学（株）製）等の酸溶液によりエッチングすることにより活性層１８を形成する。特に、燐酸、硝酸、及び酢酸を含む水溶液を用いれば、ゲート絶縁層１６上に成膜された膜の露出部分を短時間で除去することができる。
【００８１】
ここで、活性層１８が例えば非晶質酸化物半導体を主成分として含有する場合は、シュウ酸のエッチング液（ＩＴＯ−０６Ｎ（関東化学（株）製））を使うことが好ましい。
【００８２】
（ソース・ドレイン電極形成工程）
本実施形態に係るＴＦＴ１０の製造方法は、ソース・ドレイン電極の形成工程が上述した図９のような従来工程とは異なり、以下で詳述する図５（ｂ）〜（ｆ）に示す工程を経る。
（１）導電層成膜工程
図５（ｂ）に示すように、活性層１８を成膜した後、少なくとも該活性層１８の全上面に導電層５０を成膜する。なお、基板１２上等の部分にも導電層５０が成膜される場合もある（図６（ｂ）参照）。
【００８３】
導電層５０の成膜方法は、特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って成膜される。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等が用いられる。
【００８４】
（２）レジスト形成工程
図５（ｃ）に示すように、ソース・ドレイン電極が形成される領域の導電層５０上に、フォトリソグラフィー法によりレジストパターン５２、５４を形成する。
【００８５】
（３）エッチング工程
図５（ｄ）に示すように、レジスト５２、５４で保護されていない箇所の導電層５０をエッチング液により溶解除去して、ソース電極２０及びドレイン電極２２を形成する。ここで、本実施形態では、導電層５０に対するエッチングレートを考慮してエッチング時間を制御し、意図的に、レジスト５２、５４で保護されていない箇所（活性層１８上のソース電極２０及びドレイン電極２２が形成される領域の導電層５０を除いた部分）の導電層５０を完全には除去せず、ソース電極２０及びドレイン電極２２よりも厚みが薄くなるような第１保護薄膜５６として残存させる。
【００８６】
このソース・ドレイン電極形成時のエッチング工程で用いるエッチング液は、特に導電層５０がＡｌ、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ、Ｉｎ又はＺｎ等の金属からなる場合、導電層５０の溶解が容易となるように、酸溶液が好ましく、より好ましくは、燐酸、硝酸、及び酢酸の混合液（Ａｌエッチング液；関東化学（株）製）、過酸化水素水及びフッ酸水溶液の混合液等の酸溶液が挙げられる。なお、上記エッチング工程では、ウェットエッチング法を採用しているが、ドライエッチング法を採用することも可能である。
【００８７】
（４）化学変化工程
図５（ｅ）に示すように、第１保護薄膜５６の構成材料を化学変化させて、半導体又は絶縁体の第２保護薄膜２４を得る。
【００８８】
この化学変化させる方法としては、酸化処理、還元処理、窒化処理、塩化処理が挙げられる。
【００８９】
酸化処理としては、熱処理、プラズマ処理、又はオゾン処理が挙げられる。中でも、最も簡便な方法である熱処理が好適に挙げられる。
【００９０】
また、酸化処理、還元処理、窒化処理、塩化処理としては他にも、第１保護薄膜５６をより確実に化学変化させることが可能な、第１保護薄膜５６に酸素イオン、窒素イオン又は塩素イオンを添加するイオン注入法を用いても良い。
【００９１】
なお、この化学変化工程では、ソース電極２０及びドレイン電極２２上にレジストパターン５２、５４が形成されたまま、第１保護薄膜５６を化学変化させているため、ソース電極２０及びドレイン電極２２の上面部で第１保護薄膜５６と同じ厚み部分まで化学変化されることを防止することができる（図６（ｆ）参照）。
【００９２】
（５）レジスト剥離工程
図５（ｆ）に示すように、ソース電極２０及びドレイン電極２２上のレジストパターン５２、５４を、剥離液により溶解剥離する。
【００９３】
この剥離液は、アルカリ溶液であって、具体的には、ＡＺリムーバ１００（ＡＺ エレクトロニック マテリアルズ（株）製）、及び１０４剥離液（東京応化工業（株）製）を用いることができる。
【００９４】
以上の製造工程を経た結果、図１に示すような、本実施形態に係るＴＦＴ１０を得ることができる。
【００９５】
ここで、例えば、図９に示すようなフォトリソグラフィー法とエッチング法によるパターニング方法によれば、エッチング工程で導電層がエッチングされてソース・ドレイン電極がパターン加工された後に活性層がエッチング液に接触するのを避けることが困難であるという問題点がある。酸化物半導体は一般にソース・ドレイン電極材料のＡｌ等に比べてエッチング速度が速いので、ソース・ドレイン電極のエッチング条件でエッチング液に接触すると速やかに浸食されてしまうからである。
【００９６】
そこで、以上のような本実施形態の製造方法を採用すれば、この問題を解決することができる。即ち、図５（ｄ）に示すように、エッチング工程では、第１保護薄膜５６を意図的に残すため、ソース・ドレイン電極がエッチングによってパターン形成された後においても、活性層１８は第１保護薄膜５６によって覆われているため、エッチング液に直接接触することがなく、活性層１８へのダメージを抑制することが可能である。なお、ドライエッチング法によるソース・ドレイン電極を形成した場合でも、通常であれば活性層１８がダメージを受ける虞があるが、活性層１８は第１保護薄膜５６によって覆われているため、該ダメージを抑制することが可能である。
【００９７】
また、図５（ｄ）及び図５（ｅ）に示すように、ソース・ドレイン電極形成時のエッチング工程に化学変化工程を加えるのみで、活性層１８へのダメージを抑制することが可能な第１保護薄膜５６及び第２保護薄膜２４を、ソース電極２０及びドレイン電極２２と同時に形成することができるため、特許文献３のような新たにエッチングストッパー層を形成する場合と比べ、エッチングストッパー層用の成膜、フォトリソグラフィー、エッチング等の工程が不要で、もって製造工程の簡略化を図ることが可能である。
【００９８】
さらに、図５（ｅ）に示すように、化学変化工程では、第１保護薄膜５６を半導体又は絶縁体の第２保護薄膜２４に化学変化させるため、第１保護薄膜５６によってソース・ドレイン電極間が導通することを避けることが可能である。
【００９９】
さらにまた、図５（ｆ）に示すように、レジスト溶解剥離工程においても、活性層１８は第２保護薄膜２４によって覆われているため、剥離液に直接接触することがなく、活性層１８へのダメージを抑制することが可能である。
【０１００】
また、本実施形態によれば、フォトリソグラフィー法とエッチングによるパターニング法を採用することが出来るので、リフトオフ法に比べ高精細パターニングが可能となる。
【０１０１】
さらに、活性層１８が第２保護薄膜２４によって覆われることから、ＴＦＴ１０が完成した後、活性層１８を大気による劣化から保護し、かつ、ＴＦＴ１０上に作製される電子デバイスと絶縁することも可能である。
【０１０２】
３．ＴＦＴ３０の製造方法 
次に、図２に示すような、本実施形態に係るスタガ構造のＴＦＴ３０の製造方法について詳細に説明する。
【０１０３】
本実施形態では、ＴＦＴ３０を構成するソース電極３６、ドレイン電極３８、第１保護薄膜６６、第２保護薄膜４０以外は、公知の方法で形成するため、適宜説明を省略する。
【０１０４】
また、これらソース電極３６、ドレイン電極３８、第１保護薄膜６６、第２保護薄膜４０の形成工程も、図５に示すようなソース電極２０、ドレイン電極２２、第２保護薄膜２４の形成工程と同様の工程を採用することができる。
【０１０５】
よって以下では、図５に示す製造工程とはレジスト溶解剥離工程の順序が異なる変形例を説明する。
【０１０６】
図６（ａ）〜（ｆ）は、図２に示すＴＦＴ３０の製造方法の主要部分工程図であり、図５に示す製造工程の変形例である。
【０１０７】
図６（ａ）は活性層３４の成膜工程を示す図であって、図６（ｂ）は導電層６０の成膜工程を示す図であり、図６（ｃ）はレジスト６２、６４の形成工程を示す図であり、図６（ｄ）はエッチング工程を示す図であり、図６（ｅ）はレジスト６２、６４の溶解剥離工程を示す図であり、図６（ｆ）は第１保護薄膜６６の化学変化工程を示す図である。
【０１０８】
（活性層形成工程）
ＴＦＴ３０の製造方法として、まず、図６（ａ）に示すように、基板３２上に活性層３４を成膜する。活性層３４の成膜方法は活性層１８と同一の方法を採用することができる。
【０１０９】
（ソース・ドレイン電極形成工程）
次に、本実施形態に係るＴＦＴ３０の製造方法は、ソース・ドレイン電極の形成工程が上述した図９のような従来工程、及び図５の示す工程とは異なり、以下で詳述する図６（ｂ）〜（ｆ）に示す工程を経る。
（１）導電層成膜工程
図６（ｂ）に示すように、活性層３４を成膜した後、該活性層３４の全上面に導電層６０を成膜する。なお、基板３２上等の部分にも導電層６０ａが成膜される。また、導電層６０の成膜方法は、上記導電層５０と同一の方法を採用することができる。
【０１１０】
（２）レジスト形成工程
図６（ｃ）に示すように、ソース・ドレイン電極が形成される領域の導電層６０上に、フォトリソグラフィー法によりレジストパターン６２、６４を形成する。
【０１１１】
（３）エッチング工程
図６（ｄ）に示すように、レジスト６２、６４で保護されていない箇所の導電層６０をエッチング液により溶解除去して、ソース電極３６及びドレイン電極３８を形成する。ここで、本実施形態では、導電層６０に対するエッチングレートを考慮してエッチング時間を制御し、意図的に、レジスト６２、６４で保護されていない箇所（活性層３４上のソース電極３６及びドレイン電極３８が形成される領域の導電層６０を除いた部分）の導電層６０を完全には除去せず、ソース電極３６及びドレイン電極３８よりも厚みが薄くなるような第１保護薄膜６６として残存させる。なお、基板３２の上にも導電層６０ａが存在するため、このエッチング工程により、基板３２の上に第１保護薄膜６６と同程度の厚みを有した余分薄膜６６ａが残存する。
【０１１２】
このソース・ドレイン電極形成時のエッチング工程で用いるエッチング液は、上記ソース電極２０及びドレイン電極２２の形成時のエッチング液と同一のものを採用することができる。なお、上記エッチング工程では、ウェットエッチング法を採用しているが、ドライエッチング法を採用することも可能である。
【０１１３】
（４）レジスト剥離工程
図６（ｅ）に示すように、ソース電極３６及びドレイン電極３８上のレジストパターン６２、６４を、アルカリ溶液等の剥離液により溶解剥離する。
（５）化学変化工程
図６（ｆ）に示すように、第１保護薄膜６６の構成材料を酸化処理、還元処理等で化学変化させて、半導体又は絶縁体の第２保護薄膜４０を得る。
【０１１４】
ここで、この化学変化工程では、図５（ｅ）に示す工程と異なり、ソース電極３６及びドレイン電極３８上がレジストパターン６２、６４で保護されていないため、ソース電極３６及びドレイン電極３８の上面部で第１保護薄膜６６と同じ厚み部分まで化学変化される。また、基板３２上の余分薄膜６６ａも化学変化されて半導体又は絶縁体の薄膜４０ａとなる。
【０１１５】
しかしながら、この薄膜４０ａは、ソース電極３６及びドレイン電極３８よりも薄いため、ソース電極３６及びドレイン電極３８の機能に殆ど影響を与えず、かつ、基板３２の機能にも何ら影響を与えるものではない。
【０１１６】
よって、本実施形態では、図６（ｆ）に示すようなレジストパターン６２、６４を剥離した後に、第１保護薄膜６６を化学変化させる工程を採用することができる。なお、逆スタガ型のＴＦＴ１０の製造方法においても、図５（ｅ）に示す工程以外に、レジストパターン５２、５４を剥離した後に、第１保護薄膜５６を化学変化させる工程を採用することも可能である。
【０１１７】
（ゲート絶縁層成膜工程）
図６（ａ）〜（ｆ）に示す工程を経た後、ゲート絶縁層４２を成膜する。
【０１１８】
ゲート絶縁層４２の形成方法も、ゲート絶縁層１６と同一の方法を採用することができる。
【０１１９】
（ゲート電極形成工程）
最後に、ゲート絶縁層４２上にゲート電極４４を形成する。この形成方法も、ゲート電極１４と同一の方法を採用することができる。
【０１２０】
以上の製造工程を経た結果、図２に示すような、本実施形態に係るＴＦＴ３０を得ることができる。
【０１２１】
このような製造方法を採用すれば、図６（ｄ）に示すように、エッチング工程では、第１保護薄膜６６を意図的に残すため、ソース・ドレイン電極がエッチングされた後においても、活性層３４は第１保護薄膜６６によって覆われているため、エッチング液に直接接触することがなく、活性層３４へのダメージを抑制することが可能である。なお、ドライエッチング法によるソース・ドレイン電極を形成した場合でも、通常であれば活性層１８がダメージを受ける虞があるが、活性層１８は第１保護薄膜５６によって覆われているため、該ダメージを抑制することが可能である。
【０１２２】
また、図６（ｅ）に示すように、レジスト溶解剥離工程においても、活性層３４は第１保護薄膜６６によって覆われているため、剥離液に直接接触することがなく、活性層３４へのダメージを抑制することが可能である。
【０１２３】
さらに、図６（ｄ）及び図６（ｆ）に示すように、ソース・ドレイン電極形成時のエッチング工程に化学変化工程を加えるのみで、活性層３４へのダメージを抑制することが可能な第１保護薄膜６６を、ソース電極３６及びドレイン電極３８と同時に形成することができるため、特許文献３のような新たにエッチングストッパー層を形成する場合と比べ、エッチングストッパー層用の成膜、フォトリソグラフィー、エッチング等の工程が不要で、もって製造工程の簡略化を図ることが可能である。
【０１２４】
さらにまた、図６（ｆ）に示すように、化学変化工程では、第１保護薄膜６６を半導体又は絶縁体の第２保護薄膜４０に化学変化させるため、第１保護薄膜６６によってソース・ドレイン電極間が導通することを避けることが可能である。
【０１２５】
また、フォトリソグラフィー法とエッチングによるパターニング法を採用することが出来るので、リフトオフ法に比べ高精細パターニングが可能となる。
【０１２６】
さらに、スタガ構造のＴＦＴ３０の場合には、活性層３４が第２保護薄膜４０で覆われているため、ゲート絶縁層４２の成膜時に、活性層３４が受けるダメージを抑制することができる。  
【０１２７】
なお、本実施の形態のＴＦＴ１０、３０、１００は、液晶やＥＬ素子を用いた画像表示装置、特に（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）のスイッチング素子、駆動素子として用いられる。
【０１２８】
特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として好適に用いられる。さらにＴＦＴ１０、３０、１００を用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。また、ＴＦＴ１０、３０、１００は、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上にＴＦＴ１０、３０、１００を形成することで、ＩＣカードやＩＤタグなどに幅広く応用される。
【０１２９】
以上、本実施形態について説明したが、本発明はこの実施形態に限定されるものではない。
【０１３０】
例えば、必要によって、ＴＦＴ１０、３０、１００の後処理として、熱処理を行っても良い。熱処理としては、温度１００℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜後でも良いし、ＴＦＴ１０、３０、１００作製工程の最後に行っても良い。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
【実施例】
【０１３１】
以下に、本発明の薄膜トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
【０１３２】
（実施例１）
―ＴＦＴ素子１の作製−
図１に示す構成のＴＦＴ素子１を作製した。
基板としては、厚さ０．５ｍｍのＮ型Ｓｉ基板（（株）ジェムコ製，抵抗率１Ωｃｍ〜３．５Ωｃｍ）を用意した。この基板上にアルミニウム（Ａｌ）を抵抗加熱蒸着（成膜温度２５℃）により５０ｎｍの厚みに蒸着し、ゲート電極を形成した。
【０１３３】
（ゲート絶縁層成膜工程）
次に、上記ゲート電極上に、下記のゲート絶縁層の形成を行った。
ＳｉＯ２をＲＦマグネトロンスパッタ真空蒸着法（条件：ターゲットＳｉＯ２、成膜温度５４℃、スパッタガスＡｒ／Ｏ２＝１２／２ｓｃｃｍ、ＲＦパワー４００Ｗ、成膜圧力０．４Ｐａ）にて１００ｎｍの厚みに形成し、ゲート絶縁層を設けた。ゲート絶縁層ＳｉＯ２のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
【０１３４】
（活性層形成工程）
上記ゲート絶縁層上に、活性層を形成した。活性層の形成は、ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、Ａｒ流量９７ｓｃｃｍ、Ｏ２流量２．０ｓｃｃｍ、ＲＦパワー２００Ｗ、全圧０．３８Ｐａの条件で行った。活性層の厚みは、５０ｎｍであった（図５（ａ）参照）。
【０１３５】
成膜された活性層は、周知のＸ線回折法によりアモルファス膜であることが確認された。
【０１３６】
（ソース・ドレイン電極形成工程）
（１）導電層成膜工程
【０１３７】
上記活性層の上にソース電極及びドレイン電極用の導電層としてＡｌを１００ｎｍの厚みにＲＦマグネトロンスパッタ（条件：成膜温度５４℃、スパッタガスＡｒ＝１２ｓｃｃｍ、ＲＦパワー４０Ｗ、成膜圧力０．４Ｐａ）にて、蒸着した（図５（ｂ）参照）。
下記によりフォトリソグラフィー法によりレジストを形成し、エッチング処理を行った。
（２）レジスト形成工程
レジストは、スピンコータで塗布し、膜厚は１μｍとした。レジスト膜を形成後、９０℃でベークした（図５（ｃ）参照）。
（３）エッチング工程
エッチングは、燐酸、硝酸、及び酢酸の混合液（Ａｌエッチング液；関東化学（株）製）を用いて液温１９℃で行った（図５（ｄ）参照）。
【０１３８】
ここで、燐酸、硝酸、及び酢酸の混合溶液を用いた場合のＡｌに対するエッチングレートは、０．４〜０．５ｎｍ／ｓであるため、エッチング時間を１９８秒〜２４７．５秒として制御し、ソース・ドレイン電極を形成するとともに、意図的に、レジストで保護されていない箇所（活性層上のソース電極とドレイン電極を除いた部分）のＡｌを、第１保護薄膜として１ｎｍ残存させた。
【０１３９】
（４）化学変化工程
この第１保護薄膜を、大気中２００℃で１時間熱処理した。これにより、第１保護薄膜を構成するＡｌを、第２保護薄膜としての電気抵抗率が高いＡｌ２Ｏ３に化学変化させた（図５（ｅ）参照）。
【０１４０】
化学変化された第２保護薄膜は、周知のＸ線回折法によりＡｌ２Ｏ３膜であることが確認された。
【０１４１】
なお、Ａｌの電気抵抗率は、一般的に、２．５０×１０−８Ωｍであるのに対し、Ａｌ２Ｏ３の電気抵抗率は、１×１０１４Ωｍである（化学便覧改訂５版−基礎編ＩＩ−丸善株式会社出版）。ここで、半導体は、１０−４〜１０４Ωｍの中抵抗体、絶縁体は１０４Ωｍ以上の高抵抗体を含むものとした場合、Ａｌ２Ｏ３は絶縁体とされる。
【０１４２】
よって、この化学変化工程を経ることにより、第１保護薄膜が絶縁体に化学変化したと言える。
（５）レジスト溶解剥離工程
エッチング完了後、ＡＺリムーバ１００（ＡＺエレクトロニックマテリアルズ社）でレジストを溶解し、除去した（図５（ｆ）参照）。
【０１４３】
これによって、ＴＦＴ素子１を作製した。
【０１４４】
ＴＦＴ素子１の構成をまとめると、以下のようになった。
ＴＦＴ素子１：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/{Al2O3(1nm)}/Al(100nm)
【０１４５】
（実施例２）
実施例１では、上記エッチング工程にて、エッチング時間を１９８秒〜２４７．５秒として制御し、ソース・ドレイン電極を形成するとともに、意図的に、レジストで保護されていない箇所（活性層上のソース電極とドレイン電極を除いた部分）のＡｌを、第１保護薄膜として１ｎｍ残存させていた。
これに対し、本実施例２では、エッチング時間を１９０秒〜２３７．５秒として制御し、第１保護薄膜を５ｎｍ残存させてＴＦＴ素子２を作製した。なお、実施例２では、エッチング時間の制御以外は、実施例１と同一の方法によりＴＦＴ素子２を作製した。
【０１４６】
ＴＦＴ素子２の構成をまとめると、以下のようになった。
ＴＦＴ素子２：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/{Al2O3(5nm)}/Al(100nm)
【０１４７】
（実施例３）
実施例１及び２では、活性層の領域を１つとしたが、本実施例３では、この活性層を２つの領域に分け、図３に示すようなゲート絶縁層に接する第２の領域を５０ｎｍの厚みを有するＩＧＺＯ膜で構成し、第２の領域とソース電極及びドレイン電極との間に位置する第１の領域をＧａ２Ｏ３膜で構成して、ＴＦＴ素子３を作製した。
【０１４８】
具体的には、実施例１と同一の方法により、基板上に、ゲート電極、ゲート絶縁膜、第２の領域の活性層を形成した。次に、第１の領域の活性層をスパッタ法により形成した。形成された第１の領域の活性層の厚みは１０ｎｍであった。このスパッタ条件は、下記条件とした。
【０１４９】
スパッタ条件としては、混合ガスの混合比率Ｏ２／Ａｒが５％とし、ＲＦマグネトロンスパッタ法により、Ｇａ２Ｏ３の組成をターゲットとして、Ａｒ流量９７．０ｓｃｃｍ、Ｏ２流量５．０ｓｃｃｍ、ＲＦパワー１００Ｗ、全圧０．４Ｐａとした。
【０１５０】
その後、実施例１と同一の方法により、ソース・ドレイン電極と、Ａｌ２Ｏ３からなる第２保護薄膜を形成した。
【０１５１】
これによって、ＴＦＴ素子３を作製した。
【０１５２】
ＴＦＴ素子３の構成をまとめると、以下のようになった。
ＴＦＴ素子３：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/Ga2O3(10nm)/{Al2O3(1nm)}/Al(100nm)
【０１５３】
（実施例４）
実施例４では、ソース電極及びドレイン電極用の導電層としてＭｏを使用したこと、このＧａから構成される第１保護薄膜を５００℃で熱処理したこと以外は、実施例１のＴＦＴ素子１と同一の方法で、ＴＦＴ素子４を作製した。
【０１５４】
ここで、実施例１と比較して、ソース電極及びドレイン電極用の導電層としてＭｏを使用したため、燐酸、硝酸、及び酢酸の混合溶液を用いた場合のＭｏに対するエッチングレートは２．５ｎｍ／ｓであることを考慮し、エッチング時間を３９．６秒として制御した。この結果、ソース・ドレイン電極を形成するとともに、意図的に、レジストで保護されていない箇所（活性層上のソース電極とドレイン電極を除いた部分）のＭｏを、第１保護薄膜として１ｎｍ残存させることができた。
【０１５５】
そして、５００℃で熱処理することにより該第１保護薄膜から化学変化された第２保護薄膜は、周知のＸ線回折法によりＭｏＯ３膜であることが確認された。
【０１５６】
なお、Ｍｏの電気抵抗率は、一般的に、５．０×１０−８Ωｍであるのに対し（化学便覧改訂５版−基礎編ＩＩ−丸善株式会社出版）、ＭｏＯ３の電気抵抗率は、２．５×１０８  Ωｍである（Journal of Applied Physics 58、1985、1651頁）。ここで、半導体は、１０−４〜１０４Ωｍの中抵抗体、絶縁体は１０４Ωｍ以上の高抵抗体を含むものとした場合、ＭｏＯ３は絶縁体とされる。
【０１５７】
よって、この化学変化工程を経ることにより、第１保護薄膜が絶縁体に化学変化したと言える。
【０１５８】
ＴＦＴ素子４の構成をまとめると、以下のようになった。
ＴＦＴ素子４：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/{MoO3(1nm)}/Mo(100nm)
【０１５９】
（実施例５）
実施例５では、ソース電極及びドレイン電極用の導電層としてＴｉを使用したこと、エッチング液として過酸化水素水及びフッ酸水溶液混合液を用いたこと、Ｔｉから構成される第１保護薄膜を５００℃で熱処理したこと以外は、実施例１のＴＦＴ素子１と同一の方法で、ＴＦＴ素子５を作製した。
【０１６０】
ここで、実施例１と比較して、ソース電極及びドレイン電極用の導電層としてＴｉを使用したため、過酸化水素水及びフッ酸水溶液混合液を用いた場合のＴｉに対するエッチングレートは１．７ｎｍ／ｓであることを考慮し、エッチング時間を５８．２秒として制御した。この結果、ソース・ドレイン電極を形成するとともに、意図的に、レジストで保護されていない箇所（活性層上のソース電極とドレイン電極を除いた部分）のＴｉを、第１保護薄膜として１ｎｍ残存させることができた。
【０１６１】
そして、５００℃で熱処理することにより該第１保護薄膜から化学変化された第２保護薄膜は、周知のＸ線回折法によりＴｉＯ２膜であることが確認された。
【０１６２】
なお、Ｔｉの電気抵抗率は、一般的に、５８×１０−８Ωｍであるのに対し、ＴｉＯ２の電気抵抗率は、１．２×１０２Ωｍである（化学便覧改訂５版−基礎編ＩＩ−丸善株式会社出版）。ここで、半導体は、１０−４〜１０４Ωｍの中抵抗体、絶縁体は１０４Ωｍ以上の高抵抗体を含むものとした場合、ＴｉＯ２は半導体とされる。
【０１６３】
よって、この化学変化工程を経ることにより、第１保護薄膜が半導体に化学変化したと言える。
【０１６４】
ＴＦＴ素子５の構成をまとめると、以下のようになった。
ＴＦＴ素子５：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/{TiO2(1nm)}/Ti(100nm) 
【０１６５】
（比較例１）
本比較例１では、実施例１で作製したＴＦＴ１において、第２保護薄膜を設けない構成の比較ＴＦＴ１を作製した。
【０１６６】
具体的には、ソース・ドレイン電極形成時のエッチング工程においてオーバーエッチングを施し、レジストで保護されていない箇所（活性層上のソース電極とドレイン電極を除いた部分）のＡｌを完全に除去した。このため、実施例１のような化学変化工程も経ていない。その他は、実施例１と同じ作製方法を用いて比較ＴＦＴ１を作製した。
【０１６７】
比較ＴＦＴ素子１の構成をまとめると、以下のようになった。
比較ＴＦＴ素子１：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/{Al(1nm)}/Al(100nm) 
【０１６８】
（比較例２）
本比較例２では、実施例１で作製したＴＦＴ１において、第１保護薄膜がより厚い構成の比較ＴＦＴ２を作製した。
【０１６９】
具体的には、ソース・ドレイン電極形成時のエッチング工程において、Ａｌからなる第１保護薄膜を４０ｎｍ残して１８０℃で１時間熱処理を加えた。
【０１７０】
この結果、第１保護薄膜は第２保護薄膜へと完全に化学変化（酸化）しきれずにソース・ドレイン電極間にＡｌ薄膜が残った状態となった。
【０１７１】
比較ＴＦＴ素子２の構成をまとめると、以下のようになった。
比較ＴＦＴ素子２：基板(ゲート電極)/SiO2(100nm)/IGZO(50nm)/{Al(10nm)/Al2O3(30nm)}/Al(100nm) 
【０１７２】
＜評価＞
上記実施例１〜５、及び上記比較例１、２の各々で調整したＴＦＴ１〜５、及びＴＦＴ１、２の各々について、最小電流値を発生する閾値電圧（Ｖｏｎ）、ｏｎ/ｏｆｆ比、及び閾値シフト量（ΔＶｔｈ）を測定した。
【０１７３】
―最小電流値を発生する電圧（Ｖｏｎ）―
図７は、実施例１のＴＦＴ素子１の伝達特性を示す電流−電圧特性曲線である。一方、図８は、比較例１の比較ＴＦＴ素子１の伝達特性を示す電流−電圧特性曲線である。横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）である。Ｖｏｎとは、最小電流値を発生する電圧を示している。なお、実施例１及び比較例１以外の電流−電圧特性曲線を示す図は省略する。
【０１７４】
実施例及び比較例の評価においては、上記実施例１〜実施例５及び比較例１、比較例２各々で調整したＴＦＴ１〜５、及び比較ＴＦＴ１、２の各々について、飽和領域ドレイン電圧Ｖｄ＝１５Ｖ（ゲート電圧−１０Ｖ≦Ｖｇ≦１５Ｖ）での伝達特性の測定を行なうことによって電流−電圧特性曲線を求め、求めた電流−電圧特性曲線から、最終電流値を発生する電圧を求めた。
【０１７５】
なお。この伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。
【０１７６】
−ＯＮ／ＯＦＦ比の算出方法−
ＯＮ／ＯＦＦ比はＴＦＴ伝達特性からドレイン電流Ｉｄにおける最大値Ｉｄｍａｘと最小値Ｉｄｍｉｎとの比Ｉｄｍａｘ／Ｉｄｍｉｎから求められる。
【０１７７】
―閾値シフト量ΔＶｔｈの測定―
上記実施例１〜実施例５及び比較例１、比較例２各々で調整したＴＦＴ１〜５、及び比較ＴＦＴ１、２の各々について、Ｖｓｄ（ソース・ドレイン間電圧）＝＋１０Ｖ，Ｖｇ＝−１０〜＋１５Ｖで、５回連続して駆動し、それぞれについて閾値シフトＶｔｈを測定し、５回間でのＶｔｈの変動量を閾値シフト量ΔＶｔｈとして求めた。
【０１７８】
得られた結果を表１に示した。
【０１７９】
【表１】
2010186861.tif 000003
【０１８０】
表１に示されるように、実施例１〜実施例５により製造したＴＦＴ１〜５は、比較例２、比較例２により製造した比較ＴＦＴ２〜３に比べて、閾値シフト量ΔＶｔｈが改善された。このため、実施例で作製したＴＦＴによれば、比較例で作製したＴＦＴに比べて、活性層へのダメージを抑制した、といえる。
【符号の説明】
【０１８１】
１０、３０、１００：  ＴＦＴ（薄膜トランジスタ）
１２、３２：  基板
１４、４４：  ゲート電極
１６、４２：  ゲート絶縁層
１８、３４、１０２：  活性層
２０、３６：  ソース電極
２２、３８：  ドレイン電極
２４、３０：  第２保護薄膜
５０、６０：  導電層
５２、５４、６２、６４：  レジスト
５６、６６：  第１保護薄膜
【図１】
2010186861.tif 000004
【図２】
2010186861.tif 000005
【図３】
2010186861.tif 000006
【図４】
2010186861.tif 000007
【図５】
2010186861.tif 000008
【図６】
2010186861.tif 000009
【図７】
2010186861.tif 000010
【図８】
2010186861.tif 000011
【図９】
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