(57)【要約】【課題】書込み動作とベリファイ動作が並行して実施されるべく構成されたメモリブロックの信号線の本数とブロック内の選択回路の回路量の増大を最小限とする不揮発性半導体記憶装置を提供する。【解決手段】セルアレイとローデコーダとローカルビットライン選択ゲートとをそれぞれ有する第１及び第２ブロックと、第１と第２ブロックとをそれぞれ有する複数のセクタと、複数のセクタを有するバンクとを含み、バンクの複数のセクタには、共通の複数のグローバルビットラインＧＢＬが配備され、共通の複数のグローバルビットラインＧＢＬには、第１及び第２ブロックのローカルビットライン選択ゲートが接続され、複数のグローバルビットラインＧＢＬは、それぞれグローバルビットライン選択ゲートを介してセンスアンプ及び書込みドライバへ接続され、センスアンプにつながるグローバルビットライン選択ゲートと書込みドライバにつながるグローバルビットライン選択ゲートとは、異なるアドレスにより選択される。【選択図】      図１
2010129104.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの書込み動作とベリファイ動作が並行して実施されるべく構成されたセルアレイを有するブロックを有する不揮発性半導体記憶装置において、
前記セルアレイとローデコーダとローカルビットライン選択ゲートとをそれぞれ有する第１及び第２ブロックと、前記第１と第２ブロックとをそれぞれ有する複数のセクタと、前記複数のセクタを有するバンクとを含み、
前記バンクの前記複数のセクタには、共通の複数のグローバルビットラインが配備され、
前記共通の複数のグローバルビットラインには、前記第１及び第２ブロックの前記ローカルビットライン選択ゲートが接続され、
前記複数のグローバルビットラインは、それぞれグローバルビットライン選択ゲートを介してセンスアンプ及び書込みドライバへ接続され、
前記センスアンプにつながる前記グローバルビットライン選択ゲートと前記書込みドライバにつながる前記グローバルビットライン選択ゲートとは、異なるアドレスにより選択されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記グローバルビットラインと前記書込みドライバとを接続する前記グローバルビットライン選択ゲートと、該グローバルビットラインと前記センスアンプとを接続する前記グローバルビットライン選択ゲートとを選択するアドレスは、
書込みシーケンスにおいて前記書込みドライバに接続された前記グローバルビットライン選択ゲートを選択したアドレスが、次のベリファイシーケンスにおいて前記センスアンプに接続された前記グローバルビットライン選択ゲートを選択するアドレスとなるように切り換わり、
且つ、前記アドレスの切り換えは、アドレスの最下位ビットにより行なわれることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記共通の複数のグローバルビットラインの偶数番のグローバルビットラインに接続された、前記第１及び第２ブロックの前記ローカルビットライン選択ゲートと、奇数番のグローバルビットラインに接続された、前記第１及び第２ブロックの前記ローカルビットライン選択ゲートとにおいて、
前記偶数番のグローバルビットラインに接続された前記第１ブロックの前記ローカルビットライン選択ゲートと、前記奇数番のグローバルビットラインに接続された前記第２ブロックの前記ローカルビットライン選択ゲートとが同時に選択され、
前記偶数番のグローバルビットラインに接続された前記第２ブロックの前記ローカルビットライン選択ゲートと、前記奇数番のグローバルビットラインに接続された前記第１ブロックの前記ローカルビットライン選択ゲートとが同時に選択されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の書込みに係り、詳しくは、メモリセルの書込み動作とベリファイ動作が並行して実施されるべく構成されたメモリブロックの信号線と回路の規模を小型化することが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルへのデータ書込み動作において、書込み動作に続いてデータが正確に書込まれたかを検証するベリファイ動作が実施される。従来、不揮発性半導体記憶装置の複数のメモリセルにデータを連続書込みするときは、書込み処理とベリファイを繰返し実施している。図３は、従来の連続書込みにおけるタイミングチャートである。アドレス０番地のメモリセルに書込み用電圧を供給して書込み処理を実施した後、アドレス０番地のメモリセルをベリファイし、その後アドレスをインクリメントした後、アドレス１番地のメモリセルに対して書込み用電圧を供給して書込み処理を実施し、アドレス１番地のメモリセルのベリファイを実施する。ところがこの方法では、各メモリセル毎に書込み処理期間とベリファイ期間の両方が必要で、連続書込みにおける書込み時間の増大につながる問題がある。
【０００３】
この問題を解決するため、特願２００８−２７８５２０には、第１及び第２ブロックのメモリセルを交互に書込み処理し、一方のブロックのメモリセルに対して書込みを実施しているときに、他方のブロックのメモリセルに対してベリファイを実施し、書込み動作とベリファイ動作が並行して実施されることにより、連続書込みにおける全体の書込み時間を短縮することが可能な不揮発性半導体記憶装置の書込み方法および書込み装置について記載されている。図４は、書込みシーケンスとアドレスのタイミングとを示すタイミングチャートである。図４において、書込みシーケンスとベリファイシーケンスが並行して実施されることにより、連続書込みにおける全体の書込み時間が短縮されている。
【０００４】
図５は、図４のタイミングで動作する不揮発性半導体記憶装置の構成を示すブロック図である。図５において、書込み選択アドレスとベリファイ選択アドレスとが各ブロックに入るため、信号線の本数とブロック内の選択回路の回路量が増大する。このように、この方法では、書込み時間は短縮されるものの、信号線の本数とブロック内の選択回路の回路量が増大するという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような問題を解決するためになされたものであり、その目的は、書込み動作とベリファイ動作が並行して実施されるべく構成されたメモリブロックの信号線の本数とブロック内の選択回路の回路量の増大を最小限とする不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の不揮発性半導体記憶装置は、メモリセルの書込み動作とベリファイ動作が並行して実施されるべく構成されたセルアレイを有するブロックを有する不揮発性半導体記憶装置において、セルアレイとローデコーダとローカルビットライン選択ゲートとをそれぞれ有する第１及び第２ブロックと、第１と第２ブロックとをそれぞれ有する複数のセクタと、複数のセクタを有するバンクとを含み、バンクの複数のセクタには、共通の複数のグローバルビットラインが配備され、共通の複数のグローバルビットラインには、第１及び第２ブロックのローカルビットライン選択ゲートが接続され、複数のグローバルビットラインは、それぞれグローバルビットライン選択ゲートを介してセンスアンプ及び書込みドライバへ接続され、センスアンプにつながるグローバルビットライン選択ゲートと書込みドライバにつながるグローバルビットライン選択ゲートとは、異なるアドレスにより選択されることを特徴とすることを特徴とする。これにより、メモリブロックの信号線の本数とブロック内の選択回路の回路量の増大を最小限とすることが可能となる。
【０００７】
本発明の不揮発性半導体記憶装置のグローバルビットラインと書込みドライバとを接続するグローバルビットライン選択ゲートと、該グローバルビットラインとセンスアンプとを接続するグローバルビットライン選択ゲートとを選択するアドレスは、書込みシーケンスにおいて書込みドライバに接続されたグローバルビットライン選択ゲートを選択したアドレスが、次のベリファイシーケンスにおいてセンスアンプに接続されたグローバルビットライン選択ゲートを選択するアドレスとなるように切り換わり、且つ、アドレスの切り換えは、アドレスの最下位ビットにより行なわれることを特徴とする。これにより、グローバルビットライン選択ゲートの信号線及び回路量の増大を最小限とすることが可能となる。
【０００８】
本発明の不揮発性半導体記憶装置の共通の複数のグローバルビットラインの偶数番のグローバルビットラインに接続された、第１及び第２ブロックのローカルビットライン選択ゲートと、奇数番のグローバルビットラインに接続された、第１及び第２ブロックのローカルビットライン選択ゲートとにおいて、偶数番のグローバルビットラインに接続された第１ブロックのローカルビットライン選択ゲートと、奇数番のグローバルビットラインに接続された第２ブロックのローカルビットライン選択ゲートとが同時に選択され、偶数番のグローバルビットラインに接続された第２ブロックのローカルビットライン選択ゲートと、奇数番のグローバルビットラインに接続された第１ブロックのローカルビットライン選択ゲートとが同時に選択されることを特徴とする。これにより、ローカルビットライン選択ゲートの信号線及び回路量の増大を最小限とすることが可能となる。
【発明の効果】
【０００９】
本発明によれば、メモリセルの書込み動作とベリファイ動作が並行して実施されるべく構成されたメモリブロックの信号線の本数とブロック内の選択回路の回路量の増大を最小限とすることができる不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施例について図面を用いて説明する。図１は、本願発明の不揮発性半導体記憶装置の構成を示すブロック図である。図１において、不揮発性半導体記憶装置１００は、セルアレイ１０とローデコーダ３０とローカルビットライン選択ゲート２０とをそれぞれ有する第１及び第２ブロック４０（ブロック０、ブロック１）と、ブロック０、ブロック１とをそれぞれ有する複数のセクタ５０と、複数のセクタ５０を有するバンク６０とを含んでいる。
【００１１】
バンク６０の複数のセクタ５０には、共通の複数のグローバルビットライン８０が配備され、共通の複数のグローバルビットライン８０には、第１及び第２ブロック４０のローカルビットライン選択ゲート２０が接続されている。また、複数のグローバルビットライン８０は、それぞれグローバルビットライン選択ゲート７０を介してセンスアンプ９０及び書込みドライバ９５へ接続されている。
【００１２】
メモリセルへの書込み動作において、ブロック１のローデコーダ３０が、所定のアドレスにより、セルアレイ１０のワードラインＷＬ２を選択する。また、グローバルビットライン選択ゲート７０が書込みアドレスＹＧＷ１により選択され、グローバルビットラインＧＢＬ１が立ち上り、このときブロック１のローカルビットライン選択ゲート２０が、アドレスＹＬ０により選択され、これにより選択されたローカルビットラインＬＢＬとワードラインＷＬ２との交点のメモリセルが選択されて書込みが行われる。
【００１３】
このとき、ブロック０のローデコーダ３０が、ブロック１のローデコーダ３０と同じアドレスにより、セルアレイ１０のワードラインＷＬ１を選択する。また、同様に、グローバルビットライン選択ゲート７０が、ベリファイ用の読み出しアドレスＹＧＲ０により選択され、グローバルビットラインＧＢＬ０が立ち上り、このときブロック０のローカルビットライン選択ゲート２０が、アドレスＹＬ０により選択され、これにより選択されたローカルビットラインＬＢＬとワードラインＷＬ１との交点のメモリセルが選択されて読み出しが行われ、ベリファイが行なわれる。
【００１４】
ところで、上記読み出された同じメモリセルに書込みを行う場合は、ブロック０のローデコーダ３０が、上記と同様の所定のアドレスにより、セルアレイ１０のワードラインＷＬ１を選択する。また、グローバルビットライン選択ゲート７０が書込みアドレスＹＧＷ０により選択され、グローバルビットラインＧＢＬ０が立ち上り、このときブロック０のローカルビットライン選択ゲート２０が、アドレスＹＬ０により選択され、これによりメモリセルが選択されて書込みが行われる。
【００１５】
このとき、ブロック１のローデコーダ３０が、同様に同じアドレスにより、セルアレイ１０のワードラインＷＬ２を選択する。また、グローバルビットライン選択ゲート７０が、ベリファイ用の読み出しアドレスＹＧＲ１により選択され、グローバルビットラインＧＢＬ１が立ち上り、このときブロック１のローカルビットライン選択ゲート２０が、アドレスＹＬ０により選択され、メモリセルの情報が読み出され、ベリファイが行なわれる。
【００１６】
このように、同一アドレスＹＬ０により選択される第１及び第２ブロック４０（ブロック０、ブロック１）の各ローカルビットライン選択ゲート２０にそれぞれ接続されているローカルビットラインＬＢＬが互いに一対となり、一方が書込み動作のとき、他方がベリファイ動作するよう、常に並行して動作する。この動作は、同一アドレスＹＬ１〜ＹＬ３により選択されるブロック０及びブロック１の各ローカルビットライン選択ゲート２０にそれぞれ接続されて対をなす、ローカルビットラインＬＢＬにおいても同様であり、常に並行して動作する。
【００１７】
この動作を図４のタイムシーケンスにより説明する。まず、基本的にグローバルビットラインＧＢＬ１と書込みドライバ９５とを接続するグローバルビットライン選択ゲート７０と、該グローバルビットラインＧＢＬ１とセンスアンプ９０とを接続するグローバルビットライン選択ゲート７０とを選択するアドレスは、書込みシーケンスにおいて書込みドライバ９５に接続されたグローバルビットライン選択ゲート７０を選択した書込みアドレスＹＧＷ１が、次のベリファイシーケンスにおいてセンスアンプ９０に接続されたグローバルビットライン選択ゲート７０を選択するベリファイ用の読み出しアドレスＹＧＲ１となるように切り換わる。
【００１８】
また、グローバルビットラインＧＢＬ０と書込みドライバ９５とを接続するグローバルビットライン選択ゲート７０と、該グローバルビットラインＧＢＬ０とセンスアンプ９０とを接続するグローバルビットライン選択ゲート７０とを選択するアドレスは、書込みシーケンスにおいて書込みドライバ９５に接続されたグローバルビットライン選択ゲート７０を選択した書込みアドレスＹＧＷ０が、次のベリファイシーケンスにおいてセンスアンプ９０に接続されたグローバルビットライン選択ゲート７０を選択するベリファイ用の読み出しアドレスＹＧＲ０となるように切り換わる。
【００１９】
そしてこの一連の動作は、図４のシーケンスおいて示されたように、ブロック１において書込みアドレスＹＧＷ１が立ち上がっているときは、ブロック０ではベリファイ用の読み出しアドレスＹＧＲ０が立ち上り、ブロック１においてベリファイ用の読み出しアドレスＹＧＲ１が立ち上がっているときは、ブロック０では書込みアドレスＹＧＷ０が立ち上がるように切り換わる。これにより、メモリセルの書込み動作とベリファイ動作が並行して実行される。このとき、このアドレスの切り換えは、アドレスの最下位ビットにより行なわれる。このため、グローバルビットライン選択ゲートの選択回路の増大を最小限にすることが可能となる。
【００２０】
つぎに、複数のグローバルビットライン８０の選択条件に対応したローカルビットライン選択ゲートの動作について説明するため、偶数番のグローバルビットラインＧＢＬ０に接続されたブロック０、１のローカルビットライン選択ゲートと、奇数番のグローバルビットラインＧＢＬ０１に接続されたブロック０、１のローカルビットライン選択ゲートの接続動作を説明する。
【００２１】
グローバルビットラインＧＢＬ０、１は、一方が書込み動作で立ち上がったときは他方がベリファイ動作で立ち上がるという相互関係で選択される。このときブロック０、１のローカルビット線ＬＢＬが常に一対の関係で選択されるため、グローバルビットラインＧＢＬ０に接続されたブロック０のローカルビットライン選択ゲートが、アドレスＹＬ０で選択されると、グローバルビットラインＧＢＬ１に接続されたブロック１のローカルビットライン選択ゲートも、アドレスＹＬ０で選択される。
【００２２】
また、グローバルビットラインＧＢＬ０に接続されたブロック０のローカルビットライン選択ゲートがアドレスＹＬ１で選択されると、グローバルビットラインＧＢＬ１に接続されたブロック１のローカルビットライン選択ゲートもアドレスＹＬ１で選択される。このように、ブロック０、１のローカルビット線ＬＢＬは常に一対の関係で選択される。このため、ブロック０、１のローデコーダ３０は、同じアドレスにより各セルアレイ１０のワードラインＷＬ０、ＷＬ１を選択する。これにより、セルアレイのワードラインの選択及びローカルビットラインの選択は、それぞれ同一のアドレスにより選択されるため、セルアレイのデコード回路の増大を最小限にすることが可能となる。
【００２３】
図２は、各選択アドレスの進行を示すアドレスシーケンスチャートである。図２において、まず、バンク０のブロック０において、アドレスＹＬ０、ＹＧＷ０が入力され、ブロック０のメモリセルが書き込まれる。つぎに、バンク０のブロック１において、アドレスＹＬ０、ＹＧＷ１が入力され、ブロック１のメモリセルが書き込まれ、並行してバンク０のブロック０において、アドレスＹＬ０、ＹＧＲ０が入力され、ブロック０の書き込まれたメモリセルが読み出されベリファイされる。つぎに、バンク０のブロック０において、アドレスＹＬ２、ＹＧＷ２が入力され、図示されないブロック０のメモリセルが書き込まれ、並行してバンク０のブロック０において、アドレスＹＬ０、ＹＧＲ１が入力され、ブロック１の書き込まれたメモリセルが読み出されベリファイされる。このように、センスアンプ９０と書込みドライバ９５を選択するアドレスＹＧＲおよびＹＧＷは、１つずらしで選択動作を行う。
【００２４】
以上説明したように、本発明によると、センスアンプと書込みドライバの選択切替が、アドレスの最下位ビットにより行なわれるため、グローバルビットライン選択ゲートの選択回路の増大を最小限にすることが可能となる。また、セルアレイのワードラインの選択及びローカルビットラインの選択が、それぞれ同一のアドレスにより選択されるため、セルアレイのデコード回路の増大を最小限にすることが可能となる。これにより、書込み動作とベリファイ動作が並行して実施されるべく構成されたメモリブロックの信号線の本数とブロック内の選択回路の回路量の増大を最小限とする不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００２５】
【図１】本願発明の不揮発性半導体記憶装置の構成を示すブロック図。
【図２】本願発明の記憶装置の各選択アドレスの進行を示すアドレスシーケンスチャート。
【図３】従来の連続書込みにおけるタイミングチャート。
【図４】書込みシーケンスとアドレスのタイミングとを示すタイミングチャート。
【図５】図４のタイミングで動作する半導体記憶装置の構成を示すブロック図。
【符号の説明】
【００２６】
１０  セルアレイ
２０  ローカルビットライン選択ゲート
３０  ローデコーダ
４０  第１、２ブロック
５０  セクタ
６０  バンク
７０  グローバルビットライン選択ゲート
８０  複数のグローバルビットライン
９０  センスアンプ
９５  書込みドライバ
１００  不揮発性半導体記憶装置
ＷＬ  ワードライン
ＬＢＬ  ローカルビットライン
ＧＢＬ  グローバルビットライン
ＹＬ０〜３  ローカルビットライン選択ゲート用選択アドレス
ＹＧＲ０〜３  ベリファイ用読み出しアドレス
ＹＧＷ０〜３  書込みアドレス
【図１】
2010129104.tif 000003
【図２】
2010129104.tif 000004
【図３】
2010129104.tif 000005
【図４】
2010129104.tif 000006
【図５】
2010129104.tif 000007