(57)【要約】【課題】多値メモリセルアレイの端部において信頼性を向上させるとともに、クラスタ単位での書き込みにおける性能を向上させる記憶装置を提供する。【解決手段】複数のメモリセルブロックを有し、メモリセルブロックはmビット（ｍは２以上の自然数）のデータを記憶可能に構成された複数の多値メモリセルがｐ行（ｐは３以上の自然数）のワード線と、ｑ列（ｑは２以上の自然数）のビット線の交差部に配置されており、ワード線はそれぞれ第１ページ〜第ｍページのｍ個のページを有し、メモリセルブロックはｎ個（ｎは  ｎ＜ｍ×ｐ  を満たす自然数）のページを有し、すくなくとも１以上の端部ではないワード線には、ｍ個のページの全てにページ番号が割り当てられると共にワード線の少なくとも一方の端部のワード線にページ番号が割り当てられた第１ページと、ページ番号が割り当てられない第ｍページとを有する記憶装置。【選択図】図４
2010277632.tif 000002
【特許請求の範囲】
【請求項１】
外部よりアドレスを指定してデータの書き込み及び読み出しが可能な記憶装置において、
前記記憶装置は複数のメモリセルブロックを有し、
前記メモリセルブロックは、
mビット（ｍは２以上の自然数）のデータを記憶可能に構成された複数の多値メモリセルが端部より順に０〜（ｐ−１）の番号が割り当てられたｐ行（ｐは３以上の自然数）のワード線と、
端部より順に０〜（ｑ−１）の番号が割り当てられたｑ列（ｑは２以上の自然数）のビット線の交差部に配置されており、
前記ワード線は、それぞれ第１ページ〜第ｍページのｍ個のページを有し、
前記メモリセルブロックは０〜（ｎ−１）のページ番号が割り当てられたｎ個（ｎは  ｎ＜ｍ×ｐ  を満たす自然数）のページを有し、
少なくとも１以上の前記端部ではないワード線には、ｍ個のページの全てにページ番号が割り当てられると共に、
前記ワード線の少なくとも一方の前記端部のワード線にページ番号が割り当てられた第１ページと、前記ページ番号が割り当てられない第ｍページとを有することを特徴とする記憶装置。
【請求項２】
前記ワード線における書き込みは、第１ページからページ番号を増加させながら順番に第ｍページまでを書き込むことを特徴とした請求項１に記載の記憶装置
【請求項３】
前記ｎが２の冪乗であることを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記多値メモリセルは不揮発の多値メモリセルによって構成されることを特徴とした請求項１に記載の記憶装置。
【請求項５】
前記不揮発の多値メモリセルはＮＡＮＤタイプのフラッシュメモリであることを特徴とした請求項４に記載の記憶装置。
【請求項６】
前記不揮発の多値メモリセルは、ひとつのメモリセルに２ビットの情報を格納する（ｍ＝２）ことを特徴とした請求項４に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的消去、書き込み可能な半導体記憶装置であって、特に、２値および多値での情報の書き込みを可能とする記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置、例えばメモリーカードは、デジタルカメラや携帯電話に代表される携帯情報端末等の記憶媒体として使用されるようになってきており、その市場を拡大している。また、メモリーカードには、フラッシュメモリなどの不揮発性メモリが搭載されている。このような不揮発性メモリでは、半導体プロセスでの微細化に伴って、その容量が増加している。また、不揮発性メモリでは、メモリセルの多値技術を用いることによって、さらなる容量増加が図られており、ビット単価を低下させて安価に入手できるようになってきている。ことに、ＮＡＮＤタイプのフラッシュメモリでは、そのビット単価が他の不揮発性メモリに比べて最も安価であるため、当該フラッシュメモリが広く普及している。しかしながら、このＮＡＮＤタイプのフラッシュメモリには、いくつかのデータ保持に係わる特性が存在しており、半導体プロセスでの微細化に伴いその特性が顕著に現れることがあった。
【０００３】
そこで従来の半導体記憶装置には、例えば特許文献１に記載されるように、不揮発性メモリ内部のセンスアンプの動作を切り替えることにより、２値でデータ記録をする領域と、４値でデータ記憶する領域を設けることでメモリ領域を効率的な使用を実現している。
【０００４】
また、従来の不揮発性記憶装置には、例えば特許文献２に記載されるように、不揮発性メモリに対して外部から書き込むデータを、必要なデータ信頼性に応じて２値書き込みと多値書き込みとを切り替えることが開示されている。
【０００５】
また、従来のＮＡＮＤフラッシュメモリには、例えば特許文献３に記載されるように、ビット線のプリチャージ動作を工夫することにより、ＮＡＮＤフラッシュメモリのメモリセルアレイの端部の特性を、向上させることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２０２７８８号公報
【特許文献２】特開２００５−２６７６７６号公報
【特許文献３】特開２００５−２３５２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、特許文献１および２で示される記憶装置では、求める信頼性に応じて２値で記憶する領域と多値で記憶する領域を設けてはいるものの、記憶装置の製造上に不可避であるメモリセルアレイのレイアウトが同一パターンの繰り返しとは異なる領域でのメモリセルの形状の不均一性に対しては考慮されていないという問題がある。メモリセルアレイにおいてレイアウトが同一パターンの繰り返しとは異なるになる領域では、製造プロセスの問題からメモリセル形状の不均一性が見られ、それに伴いメモリセルの性能も均一ではなくなる。その結果メモリセルアレイの中のレイアウトが不均一になる領域でのメモリセルの信頼性が全体を律速することになる。
【０００８】
また、特許文献３で示されるＮＡＮＤフラッシュメモリではメモリセルアレイのレイアウトが同一パターンの繰り返しとは異なる領域での特性を改善する方法が示されているが、その為にダミーセルを用いた特別な制御が必要となっている。
【０００９】
上記の課題に鑑み、本発明は、多値のメモリセルを用いた記憶装置において、メモリセルアレイのレイアウトが同一パターンの繰り返しとは異なる領域での信頼性を向上させる記憶装置を提供することを目的とする。
【００１０】
さらに、本発明は、多値のメモリセルを用いた記憶装置において、クラスタ単位での書き込みにおける性能を向上させる記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この目的を達成するために、本発明の記憶装置は、複数のメモリセルブロックを有し、メモリセルブロックはmビット（ｍは２以上の自然数）のデータを記憶可能に構成された複数の多値メモリセルが端部より順に０〜（ｐ−１）の番号が割り当てられたｐ行（ｐは３以上の自然数）のワード線と、端部より順に０〜（ｑ−１）の番号が割り当てられたｑ列（ｑは２以上の自然数）のビット線の交差部に配置されており、ワード線はそれぞれ第１ページ〜第ｍページのｍ個のページを有し、メモリセルブロックは０〜（ｎ−１）のページ番号が割り当てられたｎ個（ｎは  ｎ＜ｍ×ｐ  を満たす自然数）のページを有し、すくなくとも１以上の端部ではないワード線には、ｍ個のページの全てにページ番号が割り当てられると共にワード線の少なくとも一方の端部のワード線にページ番号が割り当てられた第１ページと、ページ番号が割り当てられない第ｍページとを有する。
【発明の効果】
【００１２】
本発明によれば、ｍビット格納可能な多値メモリセルによって構成されるメモリセルブロックの端部のワード線に対してｍビット未満の情報しか割り当てないことにより、メモリセルアレイのレイアウトが同一パターンの繰り返しとは異なる領域での信頼性を向上させる記憶装置を提供することができる。
【００１３】
また、クラスタ単位での書き込みにおける性能を向上させることもできる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態である記憶装置の構成図
【図２】本発明の実施形態におけるメモリセルアレイ中のブロック構成図
【図３】本発明の実施形態におけるブロック中のページ構成図
【図４】本発明の実施形態におけるワード線とページ番号の対応を示した図
【図５】本発明の実施形態におけるページアドレスデコーダの図
【図６】本発明の実施形態におけるビット線の断面図
【図７】本発明の実施形態における書き込みデータの転送と書き込みビジーを表したタイミングチャートを示す図
【発明を実施するための形態】
【００１５】
図面を参照して本発明に係わる記憶装置の実施形態について説明する。
【００１６】
図１に本発明の記憶装置の構成を示す。
【００１７】
１０１はＮＡＮＤタイプのフラッシュメモリである記憶装置の全体を示す。１０２は記憶装置１０１外部とのＩ／Ｆを制御すると共に内部の制御を行う制御回路である。１０３はデータ転送回路で、制御回路１０２を経由して記憶装置１０１の外部からの読み出しや書き込みのデータの転送を制御する。
【００１８】
１０４はデータを記憶する多値メモリセルの複数からなるメモリセルアレイである。１０５はメモリセルアレイ１０４の中の多値メモリセルにデータを書き込む際にワード線を駆動するためのワード線ドライバー群で、１本のワード線に対してひとつのワード線ドライバーがある。
【００１９】
１０６は多値メモリセルからの読み出しデータをメモリセルに流れる電流量から読み出したり、書き込みデータに対応する電位をビット線に供給するセンスアンプ／書き込み回路群で、１本のビット線に対してひとつセンスアンプ／書き込み回路がある。
【００２０】
１０７は書き込み時や読み出し時や消去時にブロックを選択するブロック選択ドライバー群で、ブロック毎にブロック選択ドライバーがある。
【００２１】
１０８はワード線ドライバー群に対してワード線の駆動タイミングを制御するためのワードラインタイミング制御部である。
【００２２】
１０９はワード線ドライバー群１０７の中の駆動すべきページに対応するワード線をアクティブにするためのページアドレスデコーダである。
【００２３】
１１０はワード線ドライバー群１０７の中の駆動すべきブロックに対応するワード線群をアクティブにするためのブロックデコーダ。なお、図示しないがブロックデコーダ１１０はブロック選択ドライバー群１０７にもブロックアクティブにすべきワード線群の情報をアクティブにして伝える。
【００２４】
ワードラインドライバー群１０５の中の、ブロックデコーダ１１０で指定されるブロックの、ページアドレスデコーダ１０９で指定されるワードラインがワードラインタイミング制御１０８のタイミングに従って制御される。
【００２５】
１１１はブロック選択ドライバー群１０７に対してブロックの駆動タイミングを制御するブロックタイミング制御である。
【００２６】
図２はメモリセルアレイ１０４の構成図である。ブロック０からブロック１０２３までの１０２４個のブロックがある。これらの各ブロックは図１にあるメモリセルアレイ１０４のワード線方向に平行に分割される。
【００２７】
ブロックは記憶装置１０１のデータの消去単位である。ブロック単位でデータの消去を行うときにはブロック選択ドライバー１０７からメモリセルアレイ１０４中の該ブロックに対して多値メモリセルのデータを消去するための電圧を印加してデータの消去を行う。
【００２８】
図３はメモリセルアレイ１０４に含まれる各ブロックの構成図である。ページ０からページ１２７までの１２８個のページがある。これらの各ページはそれぞれ、１本のワード線に対応しており、１本のワード線には２つのページが対応するワード線と、１つのページが対応するワード線がある。一般的にＮＡＮＤタイプのフラッシュメモリで用いられるページのサイズとしては２ＫＢや４ＫＢや８ＫＢになる。従って、ファイルシステムで用いられるクラスタサイズを１６ＫＢとすると、２ページや４ページや８ページがクラスタサイズとなる。ワード線とビット線の対応については以降説明する。
【００２９】
図４（ａ）はワード線とページ番号の対応を示した図である。図２の各ブロックのメモリセル部分に相当する。各ブロックには、実際にはブロックを選択するためのブロック選択トランジスタがあるが、ここでは図示しない。ブロックは図４に示した様に行列状に並んだ複数の多値メモリセルから構成される。行方向にはワード線があり、列方向にはビット線がある。ワード線とビット線との交点に多値メモリセルが配置される。
【００３０】
ワード線は＃０から＃６４までの６５本のワード線がある。各ワード線につながる多値のメモリセルにはそれぞれ２つのデータが格納可能なので、ひとつのワード線に対して第１ページのグループと第２ページのグループの２つのページが対応可能である。
【００３１】
メモリセルブロックの端部になるワード線＃０やワード線＃６４につながる多値メモリセルは、信頼性を向上するために２値メモリセルとして使用する。従ってワード線＃０およびワード線＃６４に対応するページは第１ページだけである。
【００３２】
各ワード線に対応するページ番号は、図示したとおりである。
【００３３】
図４（ｂ）に従来のワード線とページ番号の対応図である。ワード線は＃０から＃６３の６４本であり、1つのメモリセルに２つのデータが格納可能であるのでワード線の数である６４に、それぞれのメモリセルに格納可能な数である２を乗じた１２８個のページが対応している。従来は、ブロックに属する全てのワード線に対して同じ数のページ（ここでは第１のページと第２のページの2つのページ）が割り当てられる。
【００３４】
図４（ａ）に示したようなワード線とページの割り当てをするためにページアドレスデコーダ１０９は従来にないデコード方法を取っている。図５にページアドレスデコーダ１０９の図を示す。１２８通りを表現できるＰａｇｅ  Ａｄｄｒｅｓｓ［６：０］の７ビットの情報を基にして、１２８通りの半分の６４よりも多い出力信号を備える。ここでは６５本の出力信号を備えて、
ワード線＃０に対応する出力は、Ｐａｇｅ  Ａｄｄｒｅｓｓが０の時に“Ｈ”になる。
ワード線＃１に対応する出力は、Ｐａｇｅ  Ａｄｄｒｅｓｓが１または３の時に“Ｈ”になる。
ワード線＃６４に対応する出力は、Ｐａｇｅ  Ａｄｄｒｅｓｓ＝１２６の時に“Ｈ”になる。
ようにデコードを行う。
【００３５】
図５に示したようなページアドレスデコーダを使用することでメモリセルアレイブロックの端部のワード線の多値メモリセルに格納可能なビット数を他のメモリセルに比べて少なくすることが可能になる。多値メモリセルに書き込みを行うビット数を減らすことをメモリセルの信頼性の向上につながる（データ保持特性や書き換え回数特性）。
【００３６】
図６は図４の１本のビット線の半導体集積回路の物理的構造の断面図である。図６（ａ）は１ブロックの中のビット線の端から端までを示している。ハッチング部が半導体基盤を示しており、斜線部がトランジスタのソース及びドレインの拡散領域を示しており、格子部が配線を示している。図の右端にビット線のコンタクト部があり、その左側にブロック選択ゲートがある。そこから左側に順にワード線＃０のメモリセル、ワード線＃１のメモリセル、・・・、ワード線＃６４のメモリセルと６５個のメモリセルが並んでいる。
【００３７】
図６（ｂ）は図６（ａ）の一部分を抜き出したものである。図６（ｂ）の中央に破線で囲んだ部分のメモリセルは、メモリセルアレイ端部ではないメモリセルである。点線で囲んだ部分のメモリセルの両横のメモリセルは点線で囲んだメモリセルと同一形状である。このような形状が並ぶ領域ではメモリセルの形状も均一に仕上げることが出来る。
【００３８】
図６（ｃ）は同じく図６（ａ）の一部分を抜き出したものである。図６（ｃ）の中央に破線で囲んだ部分のメモリセルは、メモリセルアレイ端部のメモリセルである。点線で囲んだ部分のメモリセルの右側がメモリセルではなく、メモリセルとは形状の異なるブロック選択ゲートである。このように周辺の形状が連続的ではない領域ではメモリセルの形状に不均一性が発生する可能性がある。
【００３９】
図６に示すようにワード線＃０およびワード線＃６４のメモリセルがメモリセルアレイの端部に相当するが、図４に示したようにワード線＃０およびワード線＃６４のメモリセルは２値として使用するために、高い信頼性を得ることが出来る。
【００４０】
さらに、本実施例の形態においては、書き込み性能も従来に比べて向上させることが可能である。その点についても説明をする。
【００４１】
図７はファイルシステムに基づいたクラスタ単位の書き込みを想定し、固定ページ単位である２ページ単位の書き込みを行うときの記憶装置１０１への書き込みデータの転送と書き込みビジーとを表したタイミングチャートである。
【００４２】
図７（ａ）は本願発明における記憶装置１０１のタイミングチャートを示す。図７（ｂ）は図４（ｂ）に示したような従来の記憶装置を使用した場合のタイミングチャートである。
それぞれ“データ転送”は記憶装置への書き込みデータの転送期間で、各枠はそれぞれ1ページ分のデータ転送を示している。“ビジー”は記憶装置が出力するビジー信号であり、多値メモリセルを使用した記憶装置では第２ページのプログラム中に記憶装置外部にビジーを出力する。つまり第１ページのプログラム中にはビジーが出ない（記憶装置１０１としては書き込み処理を行うが、第１ページの書き込みにおいてはデータ転送回路１０３に余裕があるために、記憶装置１０１外部からの書き込みデータを入力可能なため）ので第２ページのデータ転送を行うことが可能であるが、第２ページのプログラム中にはビジーが出るので第１ページのデータ転送を行うことは出来ない。
【００４３】
その結果、２ページ単位の先頭のページが必ず第１ページになる本願発明の場合には第１ページのプログラム中に第２ページのデータ転送を行うことができる。
これは２ページ単位の先頭のページが必ず第２ページになる従来の場合には第２ページのプログラム中に第１ページのデータ転送を行うことができなかったことに対して高速化でき書き込み性能が向上する。
【００４４】
このことは２ページ単位にとどまらず４ページ、８ぺージ等、ブロックに含まれるページである１２８ページを余りなしに割り切ることが出来るページ数の時には常に成立する。
【産業上の利用可能性】
【００４５】
本発明は、多値メモリセルを使用したメモリセルの信頼性を向上させることが可能なユーザ利便性の高い記憶装置に有用である。
【符号の説明】
【００４６】
１０１    記憶装置
１０２    制御回路
１０３    データ転送回路
１０４    メモリセルアレイ
１０５    ワード線ドライバー群
１０６    センスアンプ／書き込み回路群
１０７    ブロック選択ドライバー群
１０８    ワードラインタイミング制御回路
１０９    ページアドレスデコーダ
１１０    ブロックデコーダ
１１１    ブロックタイミング制御回路
【図１】
2010277632.tif 000003
【図２】
2010277632.tif 000004
【図３】
2010277632.tif 000005
【図４】
2010277632.tif 000006
【図５】
2010277632.tif 000007
【図６】
2010277632.tif 000008
【図７】
2010277632.tif 000009