(57)【要約】【課題】本発明は、静電気保護回路に関し、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することにある。【解決手段】サイリスタ構造に形成された第１接合型のバイポーラトランジスタ及び第２接合型のバイポーラトランジスタと、第１接合型のバイポーラトランジスタのコレクタ端子と第２接合型のバイポーラトランジスタのベース端子との間に介挿されたＭＯＳトランジスタと、を設ける。そして、そのＭＯＳトランジスタを、被保護回路へ印加される電圧が、被保護回路の通常動作時に生ずる電圧よりも高くかつ被保護回路が破壊される電圧の下限値よりも低い所定電圧以上である場合に導通させ、一方、被保護回路へ印加される電圧がその所定電圧未満である場合に遮断させる。【選択図】図１
2010073834.tif 000002
【特許請求の範囲】
【請求項１】
静電気放電による被保護回路の破壊を防止する静電気保護回路であって、
サイリスタ構造に形成された第１接合型のバイポーラトランジスタ及び第２接合型のバイポーラトランジスタと、
前記第１接合型のバイポーラトランジスタのコレクタ端子と前記第２接合型のバイポーラトランジスタのベース端子との間に介挿された、被保護回路へ印加される電圧が所定電圧以上である場合に導通し、一方、被保護回路へ印加される電圧が前記所定電圧未満である場合に遮断するスイッチ素子と、
を備えることを特徴とする静電気保護回路。
【請求項２】
前記所定電圧は、被保護回路の通常動作時に生ずる電圧よりも高くかつ被保護回路が破壊される電圧の下限値よりも低い電圧であることを特徴とする請求項１記載の静電気保護回路。
【請求項３】
前記スイッチ素子は、ＭＯＳトランジスタであることを特徴とする請求項１又は２記載の静電気保護回路。
【請求項４】
前記スイッチ素子は、被保護回路の通常動作時に両端に生ずる電圧よりも高いツェナー電圧を有するツェナーダイオードであることを特徴とする請求項１又は２記載の静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路に係り、特に、サイリスタ構造に形成された第１接合型のバイポーラトランジスタ及び第２接合型のバイポーラトランジスタを用いて、静電気放電による被保護回路の破壊を防止するうえで好適な静電気保護回路に関する。
【背景技術】
【０００２】
従来、静電気放電による被保護回路の破壊を防止する静電気保護回路が知られている（例えば、特許文献１参照）。特許文献１記載の保護回路は、サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを備えている。ｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタは、それぞれベース端子とコレクタ端子とが接続された構造を有している。また、ｎｐｎバイポーラトランジスタのエミッタ端子とグラウンド端子との間には、ＭＯＳトランジスタが介在されている。このＭＯＳトランジスタは、被保護回路に接続する外部端子とグラウンド端子との間に印加される電圧に応じて、ｎｐｎバイポーラトランジスタのエミッタ端子とグラウンド端子との間を導通・遮断する。
【０００３】
上記した保護回路において、外部端子とグラウンド端子との間に過電圧が印加されると、ＭＯＳトランジスタがオンしてサイリスタがラッチアップする。この場合、外部端子とグラウンド端子との間のインピーダンスが低くなって電流が増加することで、静電気エネルギが吸収されるので、保護回路としての機能が果たされ、被保護回路が静電気による過電圧破壊から保護される。また、この保護回路において、外部端子とグラウンド端子との間の印加電圧が低下すると、ＭＯＳトランジスタがオフしてサイリスタの動作が停止される。従って、サイリスタが動作し続けるラッチアップ状態が過剰に継続されるのを防止することが可能である。
【特許文献１】特開２００５−１０１３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＭＯＳトランジスタは、オン抵抗を有する。このため、上記の保護回路は、ｎｐｎバイポーラトランジスタのエミッタ端子とグラウンド端子との間に抵抗を付加した回路と等価になるので、この抵抗の存在に起因して外部端子からグラウンド端子への放電能力が低下する事態が生じてしまう。
【０００５】
本発明は、上述の点に鑑みてなされたものであり、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することが可能な静電気保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的は、静電気放電による被保護回路の破壊を防止する静電気保護回路であって、サイリスタ構造に形成された第１接合型のバイポーラトランジスタ及び第２接合型のバイポーラトランジスタと、前記第１接合型のバイポーラトランジスタのコレクタ端子と前記第２接合型のバイポーラトランジスタのベース端子との間に介挿された、被保護回路へ印加される電圧が所定電圧以上である場合に導通し、一方、被保護回路へ印加される電圧が前記所定電圧未満である場合に遮断するスイッチ素子と、を備える静電気保護回路により達成される。
【０００７】
この態様の発明において、被保護回路へ印加される電圧が所定電圧以上である場合は、スイッチ素子が導通するので、両バイポーラトランジスタからなるサイリスタが動作する。この場合には、静電気による高電圧が被保護回路に印加しても、その静電気電流がサイリスタを通じて放電されるので、被保護回路が静電気による過電圧破壊から保護される。また、その静電気電流の放電により印加電圧が低下した場合は、スイッチ素子が遮断するので、サイリスタの動作が停止する。このため、過剰にサイリスタのラッチアップ動作が継続するのは防止される。かかる静電気保護回路の構造は、バイポーラトランジスタのエミッタ端子と保護回路の両端のグラウンド端子や外部端子との間に、サイリスタの動作を制御するスイッチ素子による抵抗成分を持たない。このため、サイリスタによる放電能力は高く維持される。従って、本発明によれば、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することができる。
【０００８】
尚、上記した静電気保護回路において、前記所定電圧は、被保護回路の通常動作時に生ずる電圧よりも高くかつ被保護回路が破壊される電圧の下限値よりも低い電圧であることとすればよい。
【０００９】
また、上記した静電気保護回路において、前記スイッチ素子は、ＭＯＳトランジスタであることとしてもよい。
【００１０】
更に、上記した静電気保護回路において、前記スイッチ素子は、被保護回路の通常動作時に両端に生ずる電圧よりも高いツェナー電圧を有するツェナーダイオードであることとしてもよい。
【発明の効果】
【００１１】
本発明によれば、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて、本発明の具体的な実施の形態について説明する。
【実施例１】
【００１３】
図１は、本発明の第１実施例である静電気保護回路１０の構成図を示す。また、図２は、本実施例の静電気保護回路１０の有する制御回路の詳細構成図を示す。本実施例の静電気保護回路１０は、保護対象である素子や回路などの被保護回路（内部回路）１２を、静電気放電による破壊から保護するための回路である。
【００１４】
本実施例において、被保護回路１２は、電源端子とグラウンド端子との間に印加される電圧に動作可能であり、電極を引き出すための外部端子１４及びグラウンド端子１６に接続されている。静電気保護回路１０は、外部端子１４とグラウンド端子１６との間に設けられており、被保護回路１２へ印加される両端子１４，１６間の電圧として高電位の静電気電圧（保護動作を始めるべき電圧（トリガ電圧）以上の電圧）が印加される際に、その静電気放電による被保護回路１２の破壊を防止する。
【００１５】
静電気保護回路１０は、ＳＯＩ（Silicon  On  Insulator）基板などの半導体基板を用いて形成されている。静電気保護回路１０は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２は、サイリスタ構造に形成されている。
【００１６】
具体的には、ｐｎｐバイポーラトランジスタ２２のエミッタ端子は、上記の外部端子１４に接続されていると共に、そのベース−エミッタ間には、抵抗２４が接続されている。ｐｎｐバイポーラトランジスタ２２のベース端子は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子に接続されている。ｎｐｎバイポーラトランジスタ２０のエミッタ端子は、上記のグラウンド端子１６に接続されていると共に、そのベース−エミッタ間には、抵抗２６が接続されている。
【００１７】
また、ｐｎｐバイポーラトランジスタ２２のコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子との間には、ｎチャネルＭＯＳトランジスタ３０が介挿されている。ｎチャネルＭＯＳトランジスタ３０のドレイン端子は、ｐｎｐバイポーラトランジスタ２２のコレクタ端子に接続されており、そのソース端子は、ｎｐｎバイポーラトランジスタ２０のベース端子に接続されている。
【００１８】
ｎチャネルＭＯＳトランジスタ３０のゲート端子には、そのｎチャネルＭＯＳトランジスタ３０のオン／オフ制御を行う制御回路３２が接続されている。制御回路３２は、外部端子１４とグラウンド端子１６との間の電圧すなわち被保護回路１２へ印加される電圧に応じて、ｎチャネルＭＯＳトランジスタ３０のオン／オフを制御する。具体的には、外部端子１４とグラウンド端子１６との間の印加電圧を検出し、その検出印加電圧を所定電圧と比較して、その検出印加電圧が所定電圧未満であるときはｎチャネルＭＯＳトランジスタ３０をオフする一方、その検出印加電圧が所定電圧以上であるときはｎチャネルＭＯＳトランジスタ３０をオンする。ｎチャネルＭＯＳトランジスタ３０は、上記の検出印加電圧が所定電圧未満であるときは遮断され、所定電圧以上であるときは導通される。
【００１９】
制御回路３２は、抵抗やツェナーダイオードなどの定電圧素子を用いて構成されている。例えば、図２（Ａ）に示す如く、２つの分圧抵抗３４，３６により構成されて、それら分圧抵抗３４と分圧抵抗３６との接続点がｎチャネルＭＯＳトランジスタ３０のゲート端子に接続された構成を有することとしてもよい。この場合、分圧抵抗３４の他端は外部端子１４に接続されると共に、分圧抵抗３６の他端はグラウンド端子１６に接続される。
【００２０】
また、図２（Ｂ）に示す如く、分圧抵抗３４に代えてツェナーダイオード３８を用いることで抵抗３６とツェナーダイオード３８とにより構成されて、それら分圧抵抗３６とツェナーダイオード３８との接続点がｎチャネルＭＯＳトランジスタ３０のゲート端子に接続された構成を有することとしてもよい。この場合には、分圧抵抗３６の他端がグラウンド端子１６に接続されると共に、ツェナーダイオード３８のカソードが外部端子１４に接続される。尚、ツェナーダイオード３８は、後述の通常状態において上記の接続点に生じさせるべき電圧に応じて、予め定められたツェナー電圧を有する複数を直列接続させることとすればよい。
【００２１】
次に、本実施例の静電気保護回路１０の動作について説明する。
【００２２】
本実施例において、外部端子１４とグラウンド端子１６との間に静電気による高電圧が印加されていないときは、その間に、被保護回路１２を動作させ得る例えば１０ボルト程度の通常の電源電圧や信号電圧（通常動作電圧）しか印加されない（通常状態）。分圧抵抗３４，３６の抵抗分圧比又は分圧抵抗３６とツェナーダイオード３８との抵抗分圧比は、上記の通常状態において分圧される電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して十分に低い電圧となるように設定される。すなわち、ｎチャネルＭＯＳトランジスタ３０のゲート閾値は、上記の通常状態において分圧される電圧に比して十分に高くなるように、かつ、被保護回路１２が破壊される電圧の下限値よりも低くなるように設定される。このため、上記の通常状態では、分圧された電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して十分に低く、ｎチャネルＭＯＳトランジスタ３０のゲート端子には低い電圧しか印加されないので、ｎチャネルＭＯＳトランジスタ３０がオンすることはない。
【００２３】
ｎチャネルＭＯＳトランジスタ３０のオフ時は、ｎｐｎバイポーラトランジスタ２０のベース−エミッタ間に電圧が印加されず、ベース電流が流れないので、そのｎｐｎバイポーラトランジスタ２０がオンすることはなく、更に、ｐｎｐバイポーラトランジスタ２２のベース端子の電位が低くならないので、そのｐｎｐバイポーラトランジスタ２２がオンすることはない。従って、この場合、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップすることはない。
【００２４】
次に、かかる通常状態から外部端子１４とグラウンド端子１６との間に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されることで、分圧抵抗３４，３６又は分圧抵抗３６とツェナーダイオード３８とによって分圧される電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して高くなると、ｎチャネルＭＯＳトランジスタ３０がオンする。
【００２５】
かかる状況でｎチャネルＭＯＳトランジスタ３０がオンすると、半導体層でのブレークダウンに伴うアバランシェ電流がトリガとなって、ｎｐｎバイポーラトランジスタ２０のベース−エミッタ間に電位差が生じ、ベース電流が流れることで、そのｎｐｎバイポーラトランジスタ２０がオンすると共に、ｐｎｐバイポーラトランジスタ２２のベース端子の電位が低くなってベース電流が流れることで、そのｐｎｐバイポーラトランジスタ２２がオンする。従って、この場合には、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップ動作する。
【００２６】
かかるサイリスタがラッチアップすると、外部端子１４とグラウンド端子１６との間の静電気保護回路１０におけるインピーダンスが低くなり、その間を流れる電流が増加して、発生した静電気の電流がそのサイリスタを通じて放電される。このため、発生した静電気のエネルギは吸収されることとなるので、静電気保護回路１０としての機能が果たされる。従って、本実施例によれば、静電気が発生しても、被保護回路１２を静電気による過電圧破壊から保護することが可能である。
【００２７】
更に、静電気エネルギが上記の如く吸収された結果として、外部端子１４の電圧が低下すると、分圧抵抗３４，３６又は分圧抵抗３６とツェナーダイオード３８とによって分圧された電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して低くなるので、ｎチャネルＭＯＳトランジスタ３０がオフする。ｎチャネルＭＯＳトランジスタ３０がオフすると、ｎｐｎバイポーラトランジスタ２０のベース電流の流通が停止されるので、ｎｐｎバイポーラトランジスタ２０がオフし、また、ｐｎｐバイポーラトランジスタ２２のベース電流の流通が停止されるので、ｐｎｐバイポーラトランジスタ２２がオフする。従って、この場合は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタのラッチアップ動作が解除され、通常状態への復帰が実現される。
【００２８】
このように、本実施例の静電気保護回路１０によれば、静電気が発生した際に上記のサイリスタをラッチアップ動作させることで、被保護回路１２を静電気による過電圧破壊から保護することができると共に、その静電気が無くなった際に上記のサイリスタのラッチアップ動作を停止させることで、過剰にサイリスタのラッチアップ動作が継続するのを防止することができる。
【００２９】
そして、かかる静電気保護回路１０において、サイリスタの動作を制御するｎチャネルＭＯＳトランジスタ３０は、ｎｐｎバイポーラトランジスタ２０のベース端子とｐｎｐバイポーラトランジスタ２２のコレクタ端子との間に設けられるので、ｎｐｎバイポーラトランジスタ２０のエミッタ端子とグラウンド端子１６との間、及び、ｐｎｐバイポーラトランジスタ２２のエミッタ端子と外部端子１４との間には、サイリスタの動作を制御するスイッチ素子による抵抗成分が存在しない。このため、本実施例の静電気保護回路１０の構造によれば、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタによる静電気電流の放電能力を高く維持することができる。
【００３０】
従って、本実施例の静電気保護回路１０によれば、静電気電流の高い放電能力を維持しつつ、過剰なラッチアップ動作の継続を防止することが可能となっている。
【００３１】
尚、上記の第１実施例においては、ｐｎｐバイポーラトランジスタ２２が特許請求の範囲に記載した「第１接合型のバイポーラトランジスタ」に、ｎｐｎバイポーラトランジスタ２０が特許請求の範囲に記載した「第２接合型のバイポーラトランジスタ」に、ｎチャネルＭＯＳトランジスタ３０が特許請求の範囲に記載した「スイッチ素子」に、それぞれ相当している。
【実施例２】
【００３２】
図３は、本発明の第２実施例である静電気保護回路１００の構成図を示す。また、図４は、本実施例の静電気保護回路１００の有する制御回路の詳細構成図を示す。尚、図３及び図４において、上記図１及び図２に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００３３】
本実施例の静電気保護回路１００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路１００は、外部端子１４とグラウンド端子１６との間に設けられており、被保護回路１２へ印加される両端子１４，１６間の電圧として高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する。
【００３４】
静電気保護回路１００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されており、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。静電気保護回路１００において、ｐｎｐバイポーラトランジスタ２２のコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子とは、互いに接続されている。
【００３５】
また、ｐｎｐバイポーラトランジスタ２２のベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子との間には、ｐチャネルＭＯＳトランジスタ１０２が介挿されている。ｐチャネルＭＯＳトランジスタ１０２のソース端子は、ｐｎｐバイポーラトランジスタ２２のベース端子に接続されており、そのドレイン端子は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子に接続されている。
【００３６】
ｐチャネルＭＯＳトランジスタ１０２のゲート端子には、そのｐチャネルＭＯＳトランジスタ１０２のオン／オフ制御を行う制御回路１０４が接続されている。制御回路１０４は、外部端子１４とグラウンド端子１６との間の電圧すなわち被保護回路１２へ印加される電圧に応じて、ｐチャネルＭＯＳトランジスタ１０２のオン／オフを制御する。具体的には、外部端子１４とグラウンド端子１６との間の印加電圧を検出し、その検出印加電圧を所定電圧と比較して、その検出印加電圧が所定電圧未満であるときはｐチャネルＭＯＳトランジスタ１０２をオフする一方、その検出印加電圧が所定電圧以上であるときはｐチャネルＭＯＳトランジスタ１０２をオンする。ｐチャネルＭＯＳトランジスタ１０２は、上記の検出印加電圧が所定電圧未満であるときは遮断され、所定電圧以上であるときは導通される。
【００３７】
制御回路１０４は、抵抗やツェナーダイオードなどの定電圧素子を用いて構成されている。例えば、図４（Ａ）に示す如く、２つの分圧抵抗１０６，１０８により構成されて、それら分圧抵抗１０６と分圧抵抗１０８との接続点がｐチャネルＭＯＳトランジスタ１０２のゲート端子に接続された構成を有することとしてもよい。この場合、分圧抵抗１０６の他端は外部端子１４に接続されると共に、分圧抵抗１０８の他端はグラウンド端子１６に接続される。
【００３８】
また、図４（Ｂ）に示す如く、分圧抵抗１０８に代えてツェナーダイオード１１０を用いることで抵抗１０６とツェナーダイオード１１０とにより構成されて、それら分圧抵抗１０６とツェナーダイオード１１０との接続点がｐチャネルＭＯＳトランジスタ１０２のゲート端子に接続された構成を有することとしてもよい。この場合には、分圧抵抗１０６の他端が外部端子１４に接続されると共に、ツェナーダイオード１１０のアノードがグラウンド端子１６に接続される。尚、ツェナーダイオード１１０は、後述の通常状態において上記の接続点に生じさせるべき電圧に応じて、予め定められたツェナー電圧を有する複数を直列接続させることとすればよい。
【００３９】
次に、本実施例の静電気保護回路１００の動作について説明する。
【００４０】
本実施例において、外部端子１４とグラウンド端子１６との間に静電気による高電圧が印加されていないときは、その間に、被保護回路１２を動作させ得る例えば１０ボルト程度の通常の電源電圧や信号電圧（通常動作電圧）しか印加されない（通常状態）。分圧抵抗１０６，１０８の抵抗分圧比又は分圧抵抗１０６とツェナーダイオード１１０との抵抗分圧比は、上記の通常状態において分圧される電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して十分に低い電圧となるように設定される。すなわち、ｐチャネルＭＯＳトランジスタ１０２のゲート閾値は、上記の通常状態において分圧される電圧に比して高くなるように、かつ、被保護回路１２が破壊される電圧の下限値よりも低くなるように設定される。このため、上記の通常状態では、分圧された電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して低いので、ｐチャネルＭＯＳトランジスタ１０２がオンすることはない。
【００４１】
ｐチャネルＭＯＳトランジスタ１０２のオフ時は、ｐｎｐバイポーラトランジスタ２２のベース−エミッタ間に電圧が印加されず、ベース電流が流れないので、そのｐｎｐバイポーラトランジスタ２２がオンすることはなく、更に、ｎｐｎバイポーラトランジスタ２０のベース端子の電位が高くならないので、そのｎｐｎバイポーラトランジスタ２０がオンすることはない。従って、この場合、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップすることはない。
【００４２】
次に、かかる通常状態から外部端子１４とグラウンド端子１６との間に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されることで、分圧抵抗１０６，１０８又は分圧抵抗１０６とツェナーダイオード１１０とによって分圧される電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して高くなると、ｐチャネルＭＯＳトランジスタ１０２がオンする。
【００４３】
かかる状況でｐチャネルＭＯＳトランジスタ１０２がオンすると、半導体層でのブレークダウンに伴うアバランシェ電流がトリガとなって、ｎｐｎバイポーラトランジスタ２０のベース−エミッタ間に電位差が生じ、ベース電流が流れることで、そのｎｐｎバイポーラトランジスタ２０がオンすると共に、ｐｎｐバイポーラトランジスタ２２のベース端子の電位が低くなってベース電流が流れることで、そのｐｎｐバイポーラトランジスタ２２がオンする。従って、この場合には、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップ動作する。
【００４４】
かかるサイリスタがラッチアップすると、外部端子１４とグラウンド端子１６との間の静電気保護回路１００におけるインピーダンスが低くなり、その間を流れる電流が増加して、発生した静電気の電流がそのサイリスタを通じて放電される。このため、発生した静電気のエネルギは吸収されることとなるので、静電気保護回路１００としての機能が果たされる。従って、本実施例によれば、静電気が発生しても、被保護回路１２を静電気による過電圧破壊から保護することが可能である。
【００４５】
更に、静電気エネルギが上記の如く吸収された結果として、外部端子１４の電圧が低下すると、分圧抵抗１０６，１０８又は分圧抵抗１０６とツェナーダイオード１１０とによって分圧された電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して低くなるので、ｐチャネルＭＯＳトランジスタ１０２がオフする。ｐチャネルＭＯＳトランジスタ１０２がオフすると、ｐｎｐバイポーラトランジスタ２２のベース電流の流通が停止されるので、ｐｎｐバイポーラトランジスタ２２がオフし、また、ｎｐｎバイポーラトランジスタ２０のベース電流の流通が停止されるので、ｎｐｎバイポーラトランジスタ２０がオフする。従って、この場合は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタのラッチアップ動作が解除され、通常状態への復帰が実現される。
【００４６】
このように、本実施例の静電気保護回路１００によれば、静電気が発生した際に上記のサイリスタをラッチアップ動作させることで、被保護回路１２を静電気による過電圧破壊から保護することができると共に、その静電気が無くなった際に上記のサイリスタのラッチアップ動作を停止させることで、過剰にサイリスタのラッチアップ動作が継続するのを防止することができる。
【００４７】
そして、かかる静電気保護回路１００において、サイリスタの動作を制御するｐチャネルＭＯＳトランジスタ１０２は、ｐｎｐバイポーラトランジスタ２２のベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子との間に設けられるので、ｎｐｎバイポーラトランジスタ２０のエミッタ端子とグラウンド端子１６との間、及び、ｐｎｐバイポーラトランジスタ２２のエミッタ端子と外部端子１４との間には、サイリスタの動作を制御するスイッチ素子による抵抗成分が存在しない。このため、本実施例の静電気保護回路１００の構造によれば、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタによる静電気電流の放電能力を高く維持することができる。
【００４８】
従って、本実施例の静電気保護回路１００によれば、静電気電流の高い放電能力を維持しつつ、過剰なラッチアップ動作の継続を防止することが可能となっている。
【００４９】
尚、上記の第２実施例においては、ｎｐｎバイポーラトランジスタ２０が特許請求の範囲に記載した「第１接合型のバイポーラトランジスタ」に、ｐｎｐバイポーラトランジスタ２２が特許請求の範囲に記載した「第２接合型のバイポーラトランジスタ」に、ｐチャネルＭＯＳトランジスタ１０２が特許請求の範囲に記載した「スイッチ素子」に、それぞれ相当している。
【実施例３】
【００５０】
上記した第１実施例では、被保護回路１２に接続される外部端子１４として一つの端子が設けられている。これに対して、本実施例においては、被保護回路１２に接続される外部端子１４として複数個（ｎ個）の端子が設けられている。これら複数の外部端子１４−１〜１４−ｎはそれぞれ、被保護回路１２に接続されている。
【００５１】
図５は、本発明の第３実施例である静電気保護回路２００の構成図を示す。尚、図５において、上記図１及び図２に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００５２】
本実施例の静電気保護回路２００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路２００は、外部端子１４とグラウンド端子１６との間に設けられており、被保護回路１２へ印加される両端子１４，１６間の電圧として高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する。
【００５３】
静電気保護回路２００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されている。静電気保護回路２００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｐｎｐバイポーラトランジスタ２２は、外部端子１４の数と同数だけ設けられており、各々２２−１〜２２−ｎが外部端子１４−１〜１４−ｎに対応して接続されたものとなっている。
【００５４】
各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子は、外部端子１４−１〜１４−ｎに接続されていると共に、そのベース−エミッタ間には、抵抗２４−１〜２４−ｎが接続されている。各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子は、ダイオード２０２−１〜２０２−ｎを介して、唯一つ設けられたｎｐｎバイポーラトランジスタ２０のコレクタ端子に接続されている。各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子すなわち外部端子１４−１〜１４−ｎは、ダイオード２０４−１〜２０４−ｎを介して、電源端子２０６に接続されている。
【００５５】
ダイオード２０２−１〜２０２−ｎは、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子からｎｐｎバイポーラトランジスタ２０のコレクタ端子へ向けて順方向に接続されている。各ダイオード２０２−１〜２０２−ｎは、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子側からｎｐｎバイポーラトランジスタ２０のコレクタ端子側への電流の流通を許容し、その逆方向の電流の流通を防止する役割を有している。また、ダイオード２０４−１〜２０４−ｎは、外部端子１４−１〜１４−ｎから電源端子２０６へ向けて順方向に接続されている。各ダイオード２０４−１〜２０４−ｎは、各外部端子１４−１〜１４−ｎ側から電源端子２０６側への電流の流通を許容し、その逆方向の電流の流通を防止する役割を有している。
【００５６】
ｎｐｎバイポーラトランジスタ２０のエミッタ端子は、上記のグラウンド端子１６に接続されていると共に、そのベース−エミッタ間には、抵抗２６が接続されている。また、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子との間には、唯一つ設けられるｎチャネルＭＯＳトランジスタ３０が介挿されている。ｎチャネルＭＯＳトランジスタ３０のゲート端子には、制御回路３２が接続されている。制御回路３２は、電源端子２０６とグラウンド端子１６との間の電圧に応じて、ｎチャネルＭＯＳトランジスタ３０のオン／オフを制御する。尚、制御回路３２は、図５において、分圧抵抗３４，３６により構成されているが、図２（Ｂ）に示す如く分圧抵抗３４に代えてツェナーダイオード３８を用いることとしてもよい。
【００５７】
本実施例の静電気保護回路２００は、複数の外部端子１４−１〜１４−ｎそれぞれに対応した専有部として、その外部端子１４−１〜１４−ｎと同数のｐｎｐバイポーラトランジスタ２２−１〜２２−ｎ及び抵抗２４−１〜２４−ｎを有すると共に、複数の外部端子１４−１〜１４−ｎに対して共通した共有部として、ｎｐｎバイポーラトランジスタ２０、抵抗２６、ｎチャネルＭＯＳトランジスタ３０、及び制御回路３２を有する。
【００５８】
次に、本実施例の静電気保護回路２００の動作について説明する。
【００５９】
本実施例において、電源端子２０６とグラウンド端子１６との間に静電気による高電圧が印加されていないときは、その間に、被保護回路１２を動作させ得る例えば１０ボルト程度の通常の電源電圧や信号電圧（通常動作電圧）しか印加されない（通常状態）。このため、上記の通常状態では、分圧された電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して低いので、ｎチャネルＭＯＳトランジスタ３０がオンすることはない。従って、この場合、ｎｐｎバイポーラトランジスタ２０及び各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなるサイリスタがラッチアップすることはない。
【００６０】
一方、かかる通常状態から電源端子２０６とグラウンド端子１６との間に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されることで、分圧抵抗３４，３６によって分圧される電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して高くなると、ｎチャネルＭＯＳトランジスタ３０がオンする。
【００６１】
かかる状況でｎチャネルＭＯＳトランジスタ３０がオンすると、半導体層でのブレークダウンに伴うアバランシェ電流がトリガとなって、ｎｐｎバイポーラトランジスタ２０がオンして、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子の電位が低くなるので、それらのｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオンする。従って、この場合には、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎごとにｎｐｎバイポーラトランジスタ２０との間で構成される各サイリスタがラッチアップ動作する。
【００６２】
上記の各サイリスタがラッチアップすると、各外部端子１４−１〜１４−ｎとグラウンド端子１６との間の静電気保護回路２００におけるインピーダンスが低くなり、その間を流れる電流が増加して、発生した静電気の電流がそれらのサイリスタを通じて放電される。このため、発生した静電気のエネルギは吸収されることとなるので、静電気保護回路２００としての機能が果たされる。従って、本実施例によれば、静電気が発生しても、被保護回路１２を静電気による過電圧破壊から保護することが可能である。
【００６３】
更に、静電気エネルギが上記の如く吸収された結果として、外部端子１４の電圧が低下すると、制御回路３２によって分圧された電圧がｎチャネルＭＯＳトランジスタ３０のゲート閾値に比して低くなるので、ｎチャネルＭＯＳトランジスタ３０がオフする。ｎチャネルＭＯＳトランジスタ３０がオフすると、ｎｐｎバイポーラトランジスタ２０がオフし、また、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオフする。従って、この場合は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなる各サイリスタのラッチアップ動作が解除され、通常状態への復帰が実現される。
【００６４】
そして、かかる静電気保護回路２００において、サイリスタの動作を制御するｎチャネルＭＯＳトランジスタ３０は、ｎｐｎバイポーラトランジスタ２０のベース端子とｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのコレクタ端子との間に設けられるので、ｎｐｎバイポーラトランジスタ２０のエミッタ端子とグラウンド端子１６との間、及び、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子と外部端子１４−１〜１４−ｎとの間には、サイリスタの動作を制御するスイッチ素子による抵抗成分が存在しない。このため、本実施例の静電気保護回路２００の構造によれば、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタによる静電気電流の放電能力を高く維持することができる。
【００６５】
従って、本実施例の静電気保護回路２００によれば、静電気電流の高い放電能力を維持しつつ、過剰なラッチアップ動作の継続を防止することが可能となっている。
【００６６】
また、本実施例の静電気保護回路２００においては、被保護回路１２に接続する外部端子１４が複数設けられていても、ｐｎｐバイポーラトランジスタ２２についてはそれらの各外部端子１４に一つずつ対応して複数設けることが必要である一方、ｎｐｎバイポーラトランジスタ２０、ｎチャネルＭＯＳトランジスタ３０、及び制御回路３２についてはそれぞれ唯一つ設けることとすれば十分である。このため、本実施例の静電気保護回路２００によれば、複数の外部端子１４−１〜１４−ｎが被保護回路１２に接続される場合にも、各外部端子１４−１〜１４−ｎに対して兼用した回路素子を用いることで、チップサイズの増大を最小限に抑えることが可能となっている。
【実施例４】
【００６７】
上記した第２実施例では、被保護回路１２に接続される外部端子１４として一つの端子が設けられている。これに対して、本実施例においては、被保護回路１２に接続される外部端子１４として複数個（ｎ個）の端子が設けられている。これら複数の外部端子１４−１〜１４−ｎはそれぞれ、被保護回路１２に接続されている。
【００６８】
図６は、本発明の第４実施例である静電気保護回路３００の構成図を示す。尚、図６において、上記図３、図４、及び図５に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００６９】
本実施例の静電気保護回路３００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路３００は、外部端子１４とグラウンド端子１６との間に設けられており、被保護回路１２へ印加される両端子１４，１６間の電圧として高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する。
【００７０】
静電気保護回路３００は、上記の静電気保護回路１０，１００と同様に、半導体基板を用いて形成されている。静電気保護回路３００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｐｎｐバイポーラトランジスタ２２は、外部端子１４の数と同数だけ設けられており、各々２２−１〜２２−ｎが外部端子１４−１〜１４−ｎに対応して接続されたものとなっている。
【００７１】
各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子は、外部端子１４−１〜１４−ｎに接続されていると共に、そのベース−エミッタ間には、抵抗２４−１〜２４−ｎが接続されている。各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのコレクタ端子は、唯一つ設けられたｎｐｎバイポーラトランジスタ２０のベース端子に接続されている。各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子すなわち外部端子１４−１〜１４−ｎは、ダイオード２０４−１〜２０４−ｎを介して、電源端子２０６に接続されている。
【００７２】
また、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子との間には、唯一つ設けられるｐチャネルＭＯＳトランジスタ１０２が介挿されている。ｐチャネルＭＯＳトランジスタ１０２のソース端子は、ダイオード２０２−１〜２０２−ｎを介して、各ｐｎｐバイポーラトランジスタ２２のベース端子に接続されており、そのドレイン端子は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子に接続されている。
【００７３】
ｐチャネルＭＯＳトランジスタ１０２のゲート端子には、制御回路１０４が接続されている。制御回路１０４は、電源端子２０６とグラウンド端子１６との間の電圧に応じて、ｐチャネルＭＯＳトランジスタ１０２のオン／オフを制御する。尚、制御回路１０４は、図６において、分圧抵抗１０６，１０８により構成されているが、図４（Ｂ）に示す如く分圧抵抗１０８に代えてツェナーダイオード１１０を用いることとしてもよい。
【００７４】
本実施例の静電気保護回路３００は、複数の外部端子１４−１〜１４−ｎそれぞれに対応した専有部として、その外部端子１４−１〜１４−ｎと同数のｐｎｐバイポーラトランジスタ２２−１〜２２−ｎ及び抵抗２４−１〜２４−ｎを有すると共に、複数の外部端子１４−１〜１４−ｎに対して共通した共有部として、ｎｐｎバイポーラトランジスタ２０、抵抗２６、ｐチャネルＭＯＳトランジスタ１０２、及び制御回路１０４を有する。
【００７５】
次に、本実施例の静電気保護回路３００の動作について説明する。
【００７６】
本実施例において、電源端子２０６とグラウンド端子１６との間に静電気による高電圧が印加されていないときは、その間に、被保護回路１２を動作させ得る例えば１０ボルト程度の通常の電源電圧や信号電圧（通常動作電圧）しか印加されない（通常状態）。このため、上記の通常状態では、分圧された電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して低いので、ｐチャネルＭＯＳトランジスタ１０２がオンすることはない。従って、この場合、ｎｐｎバイポーラトランジスタ２０及び各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなるサイリスタがラッチアップすることはない。
【００７７】
一方、かかる通常状態から電源端子２０６とグラウンド端子１６との間に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されることで、分圧抵抗３４，３６によって分圧される電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して高くなると、ｐチャネルＭＯＳトランジスタ１０２がオンする。
【００７８】
かかる状況でｐチャネルＭＯＳトランジスタ１０２がオンすると、半導体層でのブレークダウンに伴うアバランシェ電流がトリガとなって、ｎｐｎバイポーラトランジスタ２０がオンして、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子の電位が低くなるので、それらのｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオンする。従って、この場合には、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎごとにｎｐｎバイポーラトランジスタ２０との間で構成される各サイリスタがラッチアップ動作する。
【００７９】
上記の各サイリスタがラッチアップすると、各外部端子１４−１〜１４−ｎとグラウンド端子１６との間の静電気保護回路３００におけるインピーダンスが低くなり、その間を流れる電流が増加して、発生した静電気の電流がそれらのサイリスタを通じて放電される。このため、発生した静電気のエネルギは吸収されることとなるので、静電気保護回路３００としての機能が果たされる。従って、本実施例によれば、静電気が発生しても、被保護回路１２を静電気による過電圧破壊から保護することが可能である。
【００８０】
更に、静電気エネルギが上記の如く吸収された結果として、外部端子１４の電圧が低下すると、制御回路１０４によって分圧された電圧がｐチャネルＭＯＳトランジスタ１０２のゲート閾値に比して低くなるので、ｐチャネルＭＯＳトランジスタ１０２がオフする。ｐチャネルＭＯＳトランジスタ１０２がオフすると、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオフし、また、ｎｐｎバイポーラトランジスタ２０がオフする。従って、この場合は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなる各サイリスタのラッチアップ動作が解除され、通常状態への復帰が実現される。
【００８１】
そして、かかる静電気保護回路３００において、サイリスタの動作を制御するｐチャネルＭＯＳトランジスタ１０２は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子とｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子との間に設けられるので、ｎｐｎバイポーラトランジスタ２０のエミッタ端子とグラウンド端子１６との間、及び、各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子と外部端子１４−１〜１４−ｎとの間には、サイリスタの動作を制御するスイッチ素子による抵抗成分が存在しない。このため、本実施例の静電気保護回路３００の構造によれば、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタによる静電気電流の放電能力を高く維持することができる。
【００８２】
従って、本実施例の静電気保護回路３００によれば、静電気電流の高い放電能力を維持しつつ、過剰なラッチアップ動作の継続を防止することが可能となっている。
【００８３】
また、本実施例の静電気保護回路３００においては、被保護回路１２に接続する外部端子１４が複数設けられていても、ｐｎｐバイポーラトランジスタ２２についてはそれらの各外部端子１４に一つずつ対応して複数設けることが必要である一方、ｎｐｎバイポーラトランジスタ２０、ｐチャネルＭＯＳトランジスタ１０２、及び制御回路１０４についてはそれぞれ唯一つ設けることとすれば十分である。このため、本実施例の静電気保護回路３００によれば、複数の外部端子１４−１〜１４−ｎが被保護回路１２に接続される場合にも、各外部端子１４−１〜１４−ｎに対して兼用した回路素子を用いることで、チップサイズの増大を最小限に抑えることが可能となっている。
【実施例５】
【００８４】
上記した第１実施例では、サイリスタの動作を制御するスイッチ素子、すなわち、ｐｎｐバイポーラトランジスタ２２のコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子との間を導通・遮断するスイッチ素子として、ｎチャネルＭＯＳトランジスタ３０を用いることとしている。これに対して、本実施例においては、かかるスイッチ素子としてツェナーダイオードを用いる。
【００８５】
図７は、本発明の第５実施例である静電気保護回路４００の構成図を示す。尚、図７において、上記図１及び図２に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００８６】
本実施例の静電気保護回路４００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路４００は、外部端子１４とグラウンド端子１６との間に設けられており、被保護回路１２へ印加される両端子１４，１６間の電圧として高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する。
【００８７】
静電気保護回路４００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されている。静電気保護回路４００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｎｐｎバイポーラトランジスタ２０のベース端子とｐｎｐバイポーラトランジスタ２２のコレクタ端子との間には、ツェナーダイオード４０２が介挿されている。
【００８８】
ツェナーダイオード４０２は、アノードがｎｐｎバイポーラトランジスタ２０のベース端子に、カソードがｐｎｐバイポーラトランジスタ２２のコレクタ端子に、それぞれ接続されたものとなっている。ツェナーダイオード４０２は、ｐｎｐバイポーラトランジスタ２２のコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【００８９】
次に、本実施例の静電気保護回路４００の動作について説明する。
【００９０】
本実施例において、外部端子１４とグラウンド端子１６との間に静電気による高電圧が印加されていないときは、その間に、被保護回路１２を動作させ得る例えば１０ボルト程度の通常の電源電圧や信号電圧（通常動作電圧）しか印加されない（通常状態）。この場合は、ツェナーダイオード４０２の両端にツェナー電圧以上の電圧が印加されず、ｎｐｎバイポーラトランジスタ２０のベース電流が流れないので、そのｎｐｎバイポーラトランジスタ２０がオンすることはない。従って、この場合、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップすることはない。
【００９１】
一方、かかる通常状態から外部端子１４とグラウンド端子１６との間に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されると、半導体層でのブレークダウンに伴うアバランシェ電流がトリガとなって、ｐｎｐバイポーラトランジスタ２２がオン動作することで、ツェナーダイオード４０２の両端にツェナー電圧以上の電圧が印加されて、ｎｐｎバイポーラトランジスタ２０のベース電流が流れるので、そのｎｐｎバイポーラトランジスタ２０がオンする。ｎｐｎバイポーラトランジスタ２０がオンすると、ｐｎｐバイポーラトランジスタ２２のベース端子の電位が低くなってベース電流が流れることで、そのｐｎｐバイポーラトランジスタ２２がオンする。従って、この場合には、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタが安定してラッチアップ動作を行うこととなる。
【００９２】
かかるサイリスタがラッチアップすると、外部端子１４とグラウンド端子１６との間の静電気保護回路４００におけるインピーダンスが低くなり、その間を流れる電流が増加して、発生した静電気の電流がそのサイリスタを通じて放電される。このため、発生した静電気のエネルギは吸収されることとなるので、静電気保護回路４００としての機能が果たされる。従って、本実施例によれば、静電気が発生しても、被保護回路１２を静電気による過電圧破壊から保護することが可能である。
【００９３】
更に、静電気エネルギが上記の如く吸収された結果として、外部端子１４の電圧が低下してツェナーダイオード４０２の両端に印加される電圧がツェナー電圧未満になると、ｎｐｎバイポーラトランジスタ２０のベース電流の流通が停止されるので、そのｎｐｎバイポーラトランジスタ２０がオフし、また、ｐｎｐバイポーラトランジスタ２２のベース電流の流通が停止されるので、ｐｎｐバイポーラトランジスタ２２がオフする。従って、この場合は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタのラッチアップ動作が解除され、通常状態への復帰が実現される。
【００９４】
このように、本実施例の静電気保護回路４００によれば、静電気が発生した際に上記のサイリスタをラッチアップ動作させることで、被保護回路１２を静電気による過電圧破壊から保護することができると共に、その静電気が無くなった際に上記のサイリスタのラッチアップ動作を停止させることで、過剰にサイリスタのラッチアップ動作が継続するのを防止することができる。
【００９５】
そして、かかる静電気保護回路４００において、サイリスタの動作を制御するツェナーダイオード４０２は、ｎｐｎバイポーラトランジスタ２０のベース端子とｐｎｐバイポーラトランジスタ２２のコレクタ端子との間に設けられるので、ｎｐｎバイポーラトランジスタ２０のエミッタ端子とグラウンド端子１６との間、及び、ｐｎｐバイポーラトランジスタ２２のエミッタ端子と外部端子１４との間には、サイリスタの動作を制御するスイッチ素子による抵抗成分が存在しない。このため、本実施例の静電気保護回路４００の構造によれば、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタによる静電気電流の放電能力を高く維持することができる。
【００９６】
従って、本実施例の静電気保護回路４００によれば、静電気電流の高い放電能力を維持しつつ、過剰なラッチアップ動作の継続を防止することが可能となっている。
【００９７】
尚、上記の第５実施例においては、ツェナーダイオード４０２が特許請求の範囲に記載した「スイッチ素子」に相当している。
【実施例６】
【００９８】
上記した第２実施例では、サイリスタの動作を制御するスイッチ素子、すなわち、ｐｎｐバイポーラトランジスタ２２のベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子との間を導通・遮断するスイッチ素子として、ｐチャネルＭＯＳトランジスタ１０２を用いることとしている。これに対して、本実施例においては、かかるスイッチ素子としてツェナーダイオードを用いる。
【００９９】
図８は、本発明の第６実施例である静電気保護回路５００の構成図を示す。尚、図８において、上記図３及び図４に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【０１００】
本実施例の静電気保護回路５００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路５００は、外部端子１４とグラウンド端子１６との間に設けられており、被保護回路１２へ印加される両端子１４，１６間の電圧として高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する。
【０１０１】
静電気保護回路５００は、上記の静電気保護回路１００と同様に、半導体基板を用いて形成されている。静電気保護回路５００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｎｐｎバイポーラトランジスタ２０のコレクタ端子とｐｎｐバイポーラトランジスタ２２のベース端子との間には、ツェナーダイオード５０２が介挿されている。
【０１０２】
ツェナーダイオード５０２は、アノードがｎｐｎバイポーラトランジスタ２０のコレクタ端子に、カソードがｐｎｐバイポーラトランジスタ２２のベース端子に、それぞれ接続されたものとなっている。ツェナーダイオード５０２は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子とｐｎｐバイポーラトランジスタ２２のベース端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【０１０３】
次に、本実施例の静電気保護回路５００の動作について説明する。
【０１０４】
本実施例において、外部端子１４とグラウンド端子１６との間に静電気による高電圧が印加されていないときは、その間に、被保護回路１２を動作させ得る例えば１０ボルト程度の通常の電源電圧や信号電圧（通常動作電圧）しか印加されない（通常状態）。この場合は、ツェナーダイオード５０２の両端にツェナー電圧以上の電圧が印加されず、ｐｎｐバイポーラトランジスタ２２のベース電流及びｎｐｎバイポーラトランジスタ２０のコレクタ電流が流れないので、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップすることはない。
【０１０５】
一方、かかる通常状態から外部端子１４とグラウンド端子１６との間に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されると、半導体層でのブレークダウンに伴うアバランシェ電流がトリガとなって、ｐｎｐバイポーラトランジスタ２２及びｎｐｎバイポーラトランジスタ２０がオン動作することで、ツェナーダイオード４０２の両端にツェナー電圧以上の電圧が印加される。この場合には、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタが安定してラッチアップ動作を行うこととなる。
【０１０６】
かかるサイリスタがラッチアップすると、外部端子１４とグラウンド端子１６との間の静電気保護回路５００におけるインピーダンスが低くなり、その間を流れる電流が増加して、発生した静電気の電流がそのサイリスタを通じて放電される。このため、発生した静電気のエネルギは吸収されることとなるので、静電気保護回路５００としての機能が果たされる。従って、本実施例によれば、静電気が発生しても、被保護回路１２を静電気による過電圧破壊から保護することが可能である。
【０１０７】
更に、静電気エネルギが上記の如く吸収された結果として、外部端子１４の電圧が低下してツェナーダイオード５０２の両端に印加される電圧がツェナー電圧未満になると、ｐｎｐバイポーラトランジスタ２２のベース電流の流通が停止されるので、そのｐｎｐバイポーラトランジスタ２２がオフし、また、ｎｐｎバイポーラトランジスタ２０のベース電流の流通が停止されるので、ｎｐｎバイポーラトランジスタ２０がオフする。従って、この場合は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタのラッチアップ動作が解除され、通常状態への復帰が実現される。
【０１０８】
このように、本実施例の静電気保護回路５００によれば、静電気が発生した際に上記のサイリスタをラッチアップ動作させることで、被保護回路１２を静電気による過電圧破壊から保護することができると共に、その静電気が無くなった際に上記のサイリスタのラッチアップ動作を停止させることで、過剰にサイリスタのラッチアップ動作が継続するのを防止することができる。
【０１０９】
そして、かかる静電気保護回路５００において、サイリスタの動作を制御するツェナーダイオード５０２は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子とｐｎｐバイポーラトランジスタ２２のベース端子との間に設けられるので、ｎｐｎバイポーラトランジスタ２０のエミッタ端子とグラウンド端子１６との間、及び、ｐｎｐバイポーラトランジスタ２２のエミッタ端子と外部端子１４との間には、サイリスタの動作を制御するスイッチ素子による抵抗成分が存在しない。このため、本実施例の静電気保護回路５００の構造によれば、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタによる静電気電流の放電能力を高く維持することができる。
【０１１０】
従って、本実施例の静電気保護回路５００によれば、静電気電流の高い放電能力を維持しつつ、過剰なラッチアップ動作の継続を防止することが可能となっている。
【０１１１】
尚、上記の第６実施例においては、ツェナーダイオード５０２が特許請求の範囲に記載した「スイッチ素子」に相当している。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施例である静電気保護回路の構成図である。
【図２】本実施例の静電気保護回路の有する制御回路の詳細構成図である。
【図３】本発明の第２実施例である静電気保護回路の構成図である。
【図４】本実施例の静電気保護回路の有する制御回路の詳細構成図である。
【図５】本発明の第３実施例である静電気保護回路の構成図である。
【図６】本発明の第４実施例である静電気保護回路の構成図である。
【図７】本発明の第５実施例である静電気保護回路の構成図である。
【図８】本発明の第６実施例である静電気保護回路の構成図である。
【符号の説明】
【０１１３】
１０，１００，２００，３００，４００，５００  静電気保護回路
１２  被保護回路（内部回路）
１４  外部端子
１６  グラウンド端子
２４，２６  抵抗
２０  ｎｐｎバイポーラトランジスタ
２２  ｐｎｐバイポーラトランジスタ
３０  ｎチャネルＭＯＳトランジスタ
３２，１０４  制御回路
１０２  ｐチャネルＭＯＳトランジスタ
４０２，５０２  ツェナーダイオード
【図１】
2010073834.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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