(57)【要約】【課題】  内蔵する電圧レギュレータ回路へ供給される電源電圧が低下したときに、電圧レギュレータ回路で消費される電流を削減することのできる半導体集積回路を提供する。【解決手段】  分圧回路１は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する。入力電圧低下検知回路３は、入力電圧Ｖｉｎの低下を検知して、通常動作モードからパワーダウンモードへの切り替えを指示する切り替え信号ＰＤを出力する。オペアンプ２は、パワーダウン端子ＰＤへ入力された切り替え信号ＰＤの指示に応じて、通常動作モード時は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較して、その差に応じた電圧Ｖ１を出力し、パワーダウンモード時は、内部回路への電源の接続を遮断し、接地電位０Ｖを出力する。ゲート端子へオペアンプ２の出力が入力されるＰＭＯＳトランジスタＭＰ１は、ソース端子へ入力電圧Ｖｉｎが入力され、ドレイン端子から出力電圧Ｖｏｕｔを出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
出力電圧を分圧して帰還電圧を生成する分圧回路と、
入力された切り替え信号の指示に応じて通常動作モードとパワーダウンモードとの切り替えを行うパワーダウン端子を備え、前記通常動作モード時は、前記帰還電圧と基準電圧とを比較して、その差に応じた電圧を出力し、前記パワーダウンモード時は、内部回路への電源の接続を遮断し、接地電位を出力するオペアンプと、
ソース端子へ入力電圧が入力され、ゲート端子へ前記オペアンプの出力が入力され、ドレイン端子から前記出力電圧を出力するＰＭＯＳトランジスタと、
前記入力電圧の低下を検知して、前記通常動作モードから前記パワーダウンモードへの切り替えを指示する前記切り替え信号を出力する入力電圧低下検知回路と
を有することを特徴とする半導体集積回路。
【請求項２】
出力電圧を分圧して帰還電圧を生成する分圧回路と、
入力された切り替え信号の指示に応じて通常動作モードとパワーダウンモードとの切り替えを行うパワーダウン端子を備え、前記通常動作モード時は、前記帰還電圧と基準電圧とを比較して、その差に応じた電圧を出力し、前記パワーダウンモード時は、内部回路への電源の接続を遮断し、出力をハイインピーダンス状態とするオペアンプと、
前記パワーダウンモード時に、前記オペアンプの出力を接地電位へプルダウンするプルダウン素子と、
ソース端子へ入力電圧が入力され、ゲート端子へ前記オペアンプの出力が入力され、ドレイン端子から前記出力電圧を出力するＰＭＯＳトランジスタと、
前記入力電圧の低下を検知して、前記通常動作モードから前記パワーダウンモードへの切り替えを指示する前記切り替え信号を出力する入力電圧低下検知回路と
を有することを特徴とする半導体集積回路。
【請求項３】
前記入力電圧低下検知回路が、
前記入力電圧を分圧した電圧と前記基準電圧とを比較して、前記入力電圧を分圧した電圧が前記基準電圧よりも低下したときに前記切り替え信号を出力する
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記入力電圧低下検知回路が、
前記出力電圧を分圧した電圧と前記基準電圧とを比較して、前記出力電圧を分圧した電圧が前記基準電圧よりも低下したときに前記切り替え信号を出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記分圧回路と接地端子との間に前記入力電圧低下検知回路の出力により制御されるスイッチ素子が挿入され、前記パワーダウンモード時に前記分圧回路と接地端子との導通が遮断される
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来、メイン電源オフ時にも、半導体集積回路に内蔵される一部の回路（例えば、時計回路やメモリなど）だけは機能させておきたい場合、バックアップ用電池で、その一部の回路にのみ電源供給することが行われている（例えば、特許文献１参照。）。
【０００３】
その際、バックアップ用電池の電圧は不安定なので、半導体集積回路に電圧レギュレータ回路を内蔵させ、この電圧レギュレータ回路により電圧を安定化させて、バックアップ対象の回路へ電源供給することが行われる。
【０００４】
電圧レギュレータ回路としては、出力電圧を抵抗分圧回路により分圧した帰還電圧を基準電圧と比較するオペアンプと、このオペアンプの出力電圧がゲート端子に入力されてソース−ドレイン間に流れる電流が制御されるＰＭＯＳトランジスタとにより構成される回路が、一般的に用いられる（例えば、特許文献２参照。）。
【０００５】
このような構成の電圧レギュレータ回路をバックアップ用の電源供給に用いる場合、バックアップ用電池の電圧を入力電圧としてＰＭＯＳトランジスタのソース端子へ入力し、ＰＭＯＳトランジスタのドレイン端子から安定化された出力電圧を得る。
【０００６】
このとき、負荷電流の急激な変化があったときの出力電圧の変動量を最小限に抑えるために、オペアンプの応答速度を速める必要があり、オペアンプの消費電流が大きくなる。
【０００７】
このような電圧レギュレータ回路を用いることにより、時間の経過とともにバックアップ用電池の電圧が低下しても、一定の電圧を上述のバックアップ対象の回路へ供給することができる
しかし、バックアップ用電池の電圧低下が、上述の帰還電圧が基準電圧と同じになるまで進行すると、オペアンプの出力電圧が０Ｖになって、ＰＭＯＳトランジスタがフルバイアス状態になり、それ以上、ＰＭＯＳトランジスタのゲート−ソース間電圧を増加させられなくなる。
【０００８】
ところが、そのような状態であるにも拘らず、オペアンプは、なおも出力安定化を図ろうとして、余分な電流を消費し続ける。その結果、バックアップ用電池が短時間で消耗してしまう、という問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−２０６３２号公報  （第４ページ、図１）
【特許文献２】特開２００８−２７６５６６号公報  （第４−５ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、内蔵する電圧レギュレータ回路へ供給される電源電圧が低下したときに、電圧レギュレータ回路で消費される電流を削減することのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、出力電圧を分圧して帰還電圧を生成する分圧回路と、入力された切り替え信号の指示に応じて通常動作モードとパワーダウンモードとの切り替えを行うパワーダウン端子を備え、前記通常動作モード時は、前記帰還電圧と基準電圧とを比較して、その差に応じた電圧を出力し、前記パワーダウンモード時は、内部回路への電源の接続を遮断し、接地電位を出力するオペアンプと、ソース端子へ入力電圧が入力され、ゲート端子へ前記オペアンプの出力が入力され、ドレイン端子から前記出力電圧を出力するＰＭＯＳトランジスタと、前記入力電圧の低下を検知して、前記通常動作モードから前記パワーダウンモードへの切り替えを指示する前記切り替え信号を出力する入力電圧低下検知回路とを有することを特徴とする半導体集積回路が提供される。
【００１２】
本発明の別の一態様によれば、出力電圧を分圧して帰還電圧を生成する分圧回路と、入力された切り替え信号の指示に応じて通常動作モードとパワーダウンモードとの切り替えを行うパワーダウン端子を備え、前記通常動作モード時は、前記帰還電圧と基準電圧とを比較して、その差に応じた電圧を出力し、前記パワーダウンモード時は、内部回路への電源の接続を遮断し、出力をハイインピーダンス状態とするオペアンプと、前記パワーダウンモード時に、前記オペアンプの出力を接地電位へプルダウンするプルダウン素子と、ソース端子へ入力電圧が入力され、ゲート端子へ前記オペアンプの出力が入力され、ドレイン端子から前記出力電圧を出力するＰＭＯＳトランジスタと、前記入力電圧の低下を検知して、前記通常動作モードから前記パワーダウンモードへの切り替えを指示する前記切り替え信号を出力する入力電圧低下検知回路とを有することを特徴とする半導体集積回路が提供される。
【発明の効果】
【００１３】
本発明によれば、内蔵する電圧レギュレータ回路へ供給される電源電圧が低下したときに、電圧レギュレータ回路で消費される電流を削減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係る半導体集積回路の構成の例を示す回路図。
【図２】実施例１の半導体集積回路の具体的な設計例を示す回路図。
【図３】図２に示す回路の動作の様子を示す波形図。
【図４】本発明の実施例２に係る半導体集積回路の構成の例を示す回路図。
【図５】本発明の実施例３に係る半導体集積回路の構成の例を示す回路図。
【図６】本発明の実施例４に係る半導体集積回路の構成の例を示す回路図。
【図７】本発明の実施例５に係る半導体集積回路の構成の例を示す回路図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１６】
図１は、本発明の実施例１に係る半導体集積回路の構成の例を示す回路図である。
【００１７】
本実施例の半導体集積回路は、通常動作時は入力電圧Ｖｉｎを定電圧化して一定の出力電圧Ｖｏｕｔを生成する電圧レギュレータ回路であり、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧回路１と、入力された切り替え信号ＰＤの指示に応じて通常動作モードとパワーダウンモードとの切り替えを行うパワーダウン端子ＰＤを備え、通常動作モード時は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較して、その差に応じた電圧Ｖ１を出力し、パワーダウンモード時は、内部回路への電源の接続を遮断し、接地電位０Ｖを出力するオペアンプ２と、ソース端子へ入力電圧Ｖｉｎが入力され、ゲート端子へオペアンプ２の出力が入力され、ドレイン端子から出力電圧Ｖｏｕｔを出力するＰＭＯＳトランジスタＭＰ１と、入力電圧Ｖｉｎの低下を検知して、通常動作モードからパワーダウンモードへの切り替えを指示する切り替え信号ＰＤを出力する入力電圧低下検知回路３と、を有する。
【００１８】
ここで、入力電圧Ｖｉｎは、バックアップ時に接続されるバックアップ用電池の電圧であり、時間の経過とともに次第に電圧が低下するものである。
【００１９】
また、出力電圧Ｖｏｕｔは、バックアップ対象の回路へ供給する電源電圧である。
【００２０】
分圧回路１は、直列に接続された抵抗Ｒ１と抵抗Ｒ２により構成される抵抗分圧回路であり、出力電圧Ｖｏｕｔを抵抗Ｒ１と抵抗Ｒ２の抵抗比で分圧する。その分圧出力が、帰還電圧Ｖｆｂとして、オペアンプ２へ帰還される。
【００２１】
オペアンプ２は、入力された切り替え信号ＰＤの指示に応じて通常動作モードとパワーダウンモードとの切り替えを行うパワーダウン端子ＰＤを備えている。
【００２２】
切り替え信号ＰＤにより通常動作モードが指示されたときは、オペアンプ２は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較して、Ｖｆｂ＝Ｖｒｅｆとなるよう、ＰＭＯＳトランジスタＭＰ１のゲート端子へ与える電圧Ｖ１を出力する。このとき、帰還電圧Ｖｆｂの急激な変動に対しても迅速に応答するために、オペアンプ２は、高速動作を行う必要がある。そのため、通常動作モード時のオペアンプ２の消費電流は大きい。
【００２３】
一方、切り替え信号ＰＤによりパワーダウンモードが指示されたときは、オペアンプ２は、自身の内部回路への電源の接続を遮断するとともに、出力電圧Ｖ１を０Ｖにする。電源との接続を遮断することにより、パワーダウンモード時のオペアンプ２の消費電流は０となる。
【００２４】
ＰＭＯＳトランジスタＭＰ１は、ソース端子へ入力電圧Ｖｉｎが入力され、ゲート端子へオペアンプ１の出力が入力され、ドレイン端子から出力電圧Ｖｏｕｔを出力する。
【００２５】
入力電圧Ｖｉｎが低下すると、ＰＭＯＳトランジスタＭＰ１のゲート、ソース間の電圧Ｖｇｓ（＝｜Ｖｉｎ−Ｖ１｜）が低下するため、ＰＭＯＳトランジスタＭＰ１の電流量が小さくなり、出力電圧Ｖｏｕｔの電圧が低下する。出力電圧Ｖｏｕｔの電圧が低下すると、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなる。これにより、オペアンプ２の出力電圧Ｖ１が小さくなる。すると、ＰＭＯＳトランジスタＭＰ１のゲート−ソース間電圧Ｖｇｓが増加し、ＰＭＯＳトランジスタＭＰ１の電流量が増加し、出力電圧Ｖｏｕｔは、設定電圧まで回復する。このような帰還動作により、出力電圧Ｖｏｕｔは一定に保たれる。
【００２６】
しかし、入力電圧Ｖｉｎがある値まで低下すると、オペアンプ２の出力電圧Ｖ１が０Ｖになり、ＰＭＯＳトランジスタＭＰ１のゲート電圧がフルバイアス状態になる。ゲート電圧がフルバイアス状態になると、入力電圧Ｖｉｎが低下してもＰＭＯＳトランジスタＭＰ１のゲート−ソース間電圧Ｖｇｓが増加しなくなり、出力電圧Ｖｏｕｔは設定電圧まで回復しなくなる。
【００２７】
したがって、このような状態になった後にオペアンプ２を動作させることは無駄な動作となる。
【００２８】
そこで、本実施例では、入力電圧低下検知回路３を設け、入力電圧Ｖｉｎがある値まで低下したことを検知したら、オペアンプ２に対して、通常動作モードからパワーダウンモードへの切り替えを指示する切り替え信号ＰＤを出力するようにする。
【００２９】
入力電圧低下検知回路３として、図１では、オペアンプを比較器として使用した例を示す。入力電圧低下検知回路３は、入力電圧Ｖｉｎを抵抗Ｒ３と抵抗Ｒ４により分圧した電圧ＶＮ１と基準電圧Ｖｒｅｆとを比較し、入力電圧Ｖｉｎの低下に伴って電圧ＶＮ１が基準電圧Ｖｒｅｆ以下に低下すると、オペアンプ２に対して、切り替え信号ＰＤにより通常動作モードからパワーダウンモードへの切り替えを指示する。
【００３０】
ここで、入力電圧Ｖｉｎの低下のスピードは緩やかなため、入力電圧低下検知回路３に用いるオペアンプには、応答速度の速さが必要とされない。そこで、このオペアンプの消費電力は、応答速度の速さを要求されるオペアンプ２に比べて、かなり小さくすることができる。
【００３１】
切り替え信号ＰＤによりパワーダウンモードへの切り替えが指示されると、オペアンプ２は、自身の内部回路への電源の接続を遮断するとともに、出力電圧Ｖ１を０Ｖにする。
【００３２】
オペアンプ２の出力電圧Ｖ１が０Ｖになると、ＰＭＯＳトランジスタＭＰ１のゲート電圧がフルバイアス状態になり、入力電圧Ｖｉｎが、そのまま出力電圧Ｖｏｕｔとして出力される。
【００３３】
このとき、オペアンプ２は、自身の内部回路への電源の接続を遮断するので、オペアンプ２の消費電流は０となる。
【００３４】
したがって、オペアンプ２をパワーダウンモードにすると、本実施例の電圧レギュレータ回路の消費電流は、オペアンプ２の消費電流がなくなる分、大幅に削減される。
【００３５】
図２に、本実施例の電圧レギュレータ回路の具体的な設計例を示す。
【００３６】
図２に示す回路は、入力電圧Ｖｉｎの初期値が３．３Ｖとして、出力電圧Ｖｏｕｔ＝１．５Ｖ、基準電圧Ｖｒｅｆ＝１．０Ｖ、抵抗Ｒ１＝１ＭΩ、抵抗Ｒ２＝２ＭΩ、抵抗Ｒ３＝３ＭΩ、抵抗Ｒ４＝５ＭΩ、オペアンプ２の消費電流＝１００μＡ、入力電圧低下検知回路３の消費電流＝１０μＡ、として設計された例である。
【００３７】
この例では、抵抗Ｒ３＝３ＭΩ、抵抗Ｒ４＝５ＭΩと設計されているため、入力電圧Ｖｉｎが１．６Ｖまで低下すると、入力電圧低下検知回路３は、オペアンプ２へ、切り替え信号ＰＤによりパワーダウンモードへの切り替えを指示する。
【００３８】
図３に、図２に示す回路の動作の様子を波形図で示す。
【００３９】
図３に示すように、入力電圧Ｖｉｎが１．６Ｖに低下するまでは、出力電圧Ｖｏｕｔには１．５Ｖの定電圧が出力される。しかし、入力電圧Ｖｉｎが１．６Ｖまで低下して、抵抗Ｒ３、抵抗Ｒ４による分圧電圧ＶＮ１が、基準電圧Ｖｒｅｆと同じ値（すなわち、ＶＮ１＝Ｖｒｅｆ＝１．０Ｖ）になると、入力電圧低下検知回路３から出力される切り替え信号ＰＤは、‘０’（通常動作モード指示）から‘１’（パワーダウンモード指示）へ変化する。
【００４０】
入力電圧低下検知回路３から出力される切り替え信号ＰＤによりパワーダウンモードへの切り替えが指示されると、オペアンプ２は、出力電圧Ｖ１を０Ｖにする。これにより、ＰＭＯＳトランジスタＭＰ１のゲート電圧がフルバイアス状態になり、出力電圧Ｖｏｕｔには、入力電圧Ｖｉｎがそのまま出力される。
【００４１】
このとき、オペアンプ２の消費電流は０となるので、通常動作モード時に比べて、消費電流が１００μＡ削減される。
【００４２】
このような本実施例によれば、入力電圧Ｖｉｎがある値以下に低下したときは、高速動作するオペアンプ２をパワーダウンモードにして消費電流を０とするので、電圧レギュレータ回路へ供給される電源電圧が低下したときに、電圧レギュレータ回路で消費される電流を削減することができる。
【実施例２】
【００４３】
図４は、本発明の実施例２に係る半導体集積回路の構成の例を示す回路図である。
【００４４】
本実施例の回路構成は、基本的に図１に示した実施例１の回路の構成と同一である。本実施例が実施例１と異なる点は、実施例１のオペアンプ２の代わりに、パワーダウンモード時に出力がハイインピーダンス状態になるオペアンプ２Ａを用いる点と、パワーダウンモード時にオペアンプ２Ａの出力を接地電位へプルダウンするプルダウン素子として、ＮＭＯＳトランジスタＭＮ１を、オペアンプ2Ａの出力端子に接続する点である。
【００４５】
オペアンプ２Ａは、パワーダウン端子ＰＤへ入力される切り替え信号ＰＤによりパワーダウンモードが指示されると、自身の内部回路への電源の接続を遮断するとともに、出力をハイインピーダンス状態とする。
【００４６】
オペアンプ２Ａの出力端子に接続されているＮＭＯＳトランジスタＭＮ１は、ゲート端子へ切り替え信号ＰＤが入力されており、切り替え信号ＰＤがパワーダウンモード（信号レベル‘１’）を示すときに導通し、オペアンプ２Ａの出力端子を接地電位にプルダウンする。
【００４７】
したがって、本実施例においても、パワーダウンモード時は、ＰＭＯＳトランジスタＭＰ１のゲート端子へ０Ｖが入力されて、ＰＭＯＳトランジスタＭＰ１のゲート電圧はフルバイアス状態になり、入力電圧Ｖｉｎが、そのまま出力電圧Ｖｏｕｔとして出力される。
【００４８】
また、本実施例においても、パワーダウンモード時にオペアンプ２Ａの消費電流が０となるので、電圧レギュレータ回路へ供給される電源電圧が低下したときに、電圧レギュレータ回路で消費される電流を削減することができる。
【００４９】
このような本実施例によれば、パワーダウンモード時のオペアンプ２Ａの出力を、実施例１のオペアンプ２のように０Ｖにする必要がないので、オペアンプ２Ａの内部回路の構成を簡単化することができる。
【実施例３】
【００５０】
図５は、本発明の実施例３に係る半導体集積回路の構成の例を示す回路図である。
【００５１】
本実施例の回路構成も、基本的には、図１に示した実施例１の回路の構成と同一である。本実施例が実施例１と異なる点は、入力電圧低下検知回路３への入力電圧ＶＮ１を生成する抵抗Ｒ３、抵抗Ｒ４へ与える電圧を、入力電圧Ｖｉｎの代わりに出力電圧Ｖｏｕｔとした点である。
【００５２】
入力電圧Ｖｉｎが、出力電圧Ｖｏｕｔの設定値以下まで低下すると、出力電圧Ｖｏｕｔには入力電圧Ｖｉｎが、そのまま出力されるようになる。したがって、抵抗Ｒ３、抵抗Ｒ４へ与える電圧を出力電圧Ｖｏｕｔとしても、入力電圧低下検知回路３は、入力電圧Ｖｉｎが、出力電圧Ｖｏｕｔの設定値以下まで低下したことを検知することができる。
【００５３】
このような本実施例によれば、入力電圧Ｖｉｎよりも低い電圧の出力電圧Ｖｏｕｔを抵抗Ｒ３、抵抗Ｒ４へ与えるので、入力電圧Ｖｉｎを与えるときよりも、抵抗Ｒ３、抵抗Ｒ４に流れる電流を少なくすることができる。
【００５４】
なお、図４に示す実施例２の回路についても、本実施例と同様、抵抗Ｒ３、抵抗Ｒ４へ与える電圧を、入力電圧Ｖｉｎの代わりに出力電圧Ｖｏｕｔとすることにより、本実施例と同様の効果を得ることができる。
【実施例４】
【００５５】
図６は、本発明の実施例４に係る半導体集積回路の構成の例を示す回路図である。
【００５６】
本実施例の回路構成も、基本的には、図１に示した実施例１の回路の構成と同一である。本実施例が実施例１と異なる点は、分圧回路１と接地端子との間に入力電圧低下検知回路３の出力により制御されるスイッチ素子であるＮＭＯＳトランジスタＭＮ２が挿入される点である。
【００５７】
ＮＭＯＳトランジスタＭＮ２のゲート端子へは、入力電圧低下検知回路３から出力される切り替え信号ＰＤをインバータＩＶで反転した信号が入力される。したがって、切り替え信号ＰＤがパワーダウンモード（信号レベル‘１’）を示すとき、ＮＭＯＳトランジスタＭＮ２のゲート端子へは‘０’が入力され、ＮＭＯＳトランジスタＭＮ２はオフする。
【００５８】
これにより、パワーダウンモード時は、分圧回路１と接地端子との導通が遮断され、分圧回路１を構成する抵抗Ｒ１，抵抗Ｒ２には、電流が流れなくなる。
【００５９】
このような本実施例によれば、パワーダウンモード時の消費電流をより少なくすることができる。
【００６０】
なお、実施例２および実施例３の回路についても、本実施例と同様、分圧回路１と接地端子との間に入力電圧低下検知回路３の出力により制御されるスイッチ素子を挿入することにより、本実施例と同様の効果を得ることができる。
【実施例５】
【００６１】
図７は、本発明の実施例５に係る半導体集積回路の構成の例を示す回路図である。
【００６２】
本実施例の回路構成も、基本的には、図１に示した実施例１の回路の構成と同一である。本実施例が実施例１と異なる点は、入力電圧低下検知回路３として、オペアンプの代わりにインバータ回路を用いる点である。
【００６３】
入力電圧Ｖｉｎが、入力電圧低下検知回路３の回路しきい値電圧以下まで低下すると、入力電圧低下検知回路３から出力される切り替え信号ＰＤは、‘０’（通常動作モード指示）から‘１’（パワーダウンモード指示）へ変化する。
【００６４】
このような本実施例によれば、入力電圧低下検知回路３にオペアンプを使用するときよりも消費電流を少なくすることができる。
【００６５】
なお、図４に示す実施例２、図５に示す実施例３、図６に示す実施例４の回路についても、本実施例と同様、入力電圧低下検知回路３として、オペアンプの代わりにインバータ回路を用いることにより、本実施例と同様の効果を得ることができる。
【符号の説明】
【００６６】
１  分圧回路
２、２Ａ  オペアンプ
３  入力電圧低下検知回路
ＭＰ１  ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
Ｒ１〜Ｒ４  抵抗
ＩＶ  インバータ
【図１】
2010224825.tif 000003
【図２】
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【図３】
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【図４】
2010224825.tif 000006
【図５】
2010224825.tif 000007
【図６】
2010224825.tif 000008
【図７】
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