(57)【要約】【課題】選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。【解決手段】Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。【選択図】図３ａ
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【特許請求の範囲】
【請求項１】
基板表面に形成された左右一対の拡散領域間のチャネル領域表面にワードゲートが形成され、さらにワードゲートを挟んで２つの制御ゲートが形成され、各制御ゲートの一部が前記拡散領域とオーバラップし、各制御ゲート下のＯＮＯ絶縁体に二つの捕獲サイトを含むツインＭＯＮＯＳメモリセルから構成された不揮発性メモリアレイ構造において、
各制御ゲート下の前記オーバラップ部分を除いた制御ゲートチャネル長が５０nm未満であり、
行方向に隣接するツインＭＯＮＯＳメモリセル同士が拡散領域を共有し、
行方向に隣接するツインＭＯＮＯＳメモリセルのワードゲート同士が、行方向へ延びたワード線により接続され、
列方向に隣接するツインＭＯＮＯＳメモリセルの対応する制御ゲート同士が、列方向へ延びた制御線により接続され、
列方向に隣接するツインＭＯＮＯＳメモリセルの対応する拡散領域同士が、列方向へ延びたビット線により接続され、
前記ワード線が０Vにバイアスされた状態では、消去すべきツインＭＯＮＯＳメモリセルの制御線が負にバイアスされても、その捕獲サイトに捕獲されている電子が前記拡散領域の接合端部に発生するホールで十分に消去されず、
前記ワード線が負にバイアスされると、前記拡散領域の接合端部で発生するホールがワードゲートの方へ引き寄せられて制御ゲート下に蓄積され、前記捕獲されている電子が十分に消去されることを特徴とするツインＭＯＮＯＳメモリアレイ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はツインＭＯＮＯＳメモリアレイ構造に関する。
【背景技術】
【０００２】
金属−酸化物−窒化物−酸化物−半導体（ＭＯＮＯＳ）メモリは、デバイスの縮小化の改善と、金属−酸化物−窒化物−半導体（ＭＮＯＳ）といったデバイスの再現性の改善のために提案されており、同時に低電圧書き換え可能デバイスを提供する。不揮発性メモリセルに使用されるＭＯＮＯＳデバイスでは、窒化物膜内に位置するキャリア捕獲サイトが、キャリアを電気情報として捕獲して格納するために使われる。
【０００３】
非特許文献１では、捕獲サイトへの電子の直接的トンネル注入による当該捕獲サイトに対する電子の書込み／消去について述べられている。非特許文献２では、より良好な保持特性のためのより厚い底部酸化物を有する単一ゲートＭＯＮＯＳメモリのプログラミングについて述べられている。非特許文献３では、単一トランジスタデバイスは、ソースに近いチャネルが元のしきい電圧を保持し、それによって選択トランジスタの必要性を無くす、ドレインに近い短い領域に電子を格納することについて述べられている。非特許文献４では、ＮＲＯＭコンセプトは、拡散領域のエッジの一方側を選択してＯＮＯ誘電体に電荷を格納することと、接合端部におけるバンド間トンネル効果によって生成されるホール注入によって消去することとに向けられている。高密度を維持しながら選択（ワード）ゲートデバイスによってＯＮＯ記憶デバイスを分離するツインＭＯＮＯＳデバイス構造は特許文献１，２に記載されている。２００１年３月１日の日付で、前記特許および出願と同一の譲受人に譲渡された特許出願通番第０９／７９５，１８６号では、ホール注入とＦ−Ｎ電子放出との二つの消去方法を提供している。
【０００４】
従来技術では、消去は、ＯＮＯ窒化物捕獲サイトからの電子放出によって、電子捕獲サイトへのホール注入によって、あるいはこれら二つの機構の組合せによって達成される。ホットホール注入は、高電圧拡散領域と接地された基板との間の接合端部にホールが生成されたときに始まる。ホールはメモリ窒化物内に注入され、捕獲された電子の電荷を打ち消す。ホール注入は、ファウラー・ノルドハイム（Fowler Nordheim）・トンネル効果による電子放出よりも低い電圧を必要とする。しかしながらホール注入は主として、接合端部の上方の領域に局所化され、電子が捕獲された窒化物層の全長にわたって消去することはできない。これは、従来技術が効果的な消去のために、ホール注入と電子放出（Ｆ−Ｎトンネル効果による）との組合せを必要とした理由である。しかしながら、従来技術のツインＭＯＮＯＳデバイスは、制御ゲートメモリチャネル長が非常に短い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６，２５５，１６６Ｂ１号
【特許文献２】米国特許出願第０９／５９５，０５９号
【非特許文献】
【０００６】
【非特許文献１】論文「ＭＯＮＯＳ構造を有する低電圧書き換え可能ＥＥＰＲＯＭ」（A Low Voltage Alterable EEPROM with Metal Oxide Nitride Oxide Semiconductor (MONOS)Structure）電子デバイスに関するＩＥＥＥトランザクション（IEEE Transactions on Electron Devices），Ｖｏｌ．ＥＤ−３０，Ｎｏ．２，１９８３年２月，１２２〜１２８頁
【非特許文献２】論文「電気的に再プログラミング可能な不揮発性半導体メモリ」（Electrically Reprogrammable Nonvolatile Semiconductor Memory）固体回路のＩＥＥＥジャーナル（IEEE Journal of Solid State Circuit），Ｖｏｌ．ＳＣ−７，Ｎｏ．５，１９９２年１０月，３６９〜３７５頁
【非特許文献３】「真の単一トランジスタ酸化物窒化物酸化物ＥＥＰＲＯＭデバイス」（A True Single Transistor Oxide Nitride Oxide EEPROM Device）ＩＥＥＥ電子デバイスレター（IEEE Electron Device Letters），Ｖｏｌ．ＥＤＬ−８，Ｎｏ．３，１９８７年３月，９３〜９５頁
【非特許文献４】「ＮＲＯＭ，２ビット、捕獲記憶ＮＶＭセルは、フローティングゲートセルに真のチャレンジを与え得るか」（Can NROM, a 2 Bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells）、固体素子および材料会議１９９９年予稿集（Extended Abstract,1999 Conference on Solid State Devices and Materials）、１９９９年、東京、５２２〜５２４頁
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１は、従来技術のツインＭＯＮＯＳセル構造を示しており、その内部に二つのＮ＋拡散領域４１、４２が存在し、上方に二つの制御ゲート６１、６２が存在し、その間にワードゲート６３が存在する。基板２０はｐ型であって、窒化物捕獲サイト５１ｔ、５２ｔは、記憶のために制御ゲート６１、６２の下に電子を格納する。図１に示したツインＭＯＮＯＳセルでは、消去は、バンド間生成により発生したホールを使ったホール注入によって行われる。捕獲サイト５１ｔ、５２ｔのＯＮＯ捕獲サイトに捕獲された電子は、バンド間トンネル効果によってＮ＋接合端部４１、４２に生成された注入ホールによって中和される。
【０００８】
バイアス条件は一般に、Ｎ＋拡散領域４１、４２に対してはＶｂ＝＋４〜＋５Ｖ、制御ゲート６１、６２に対してはＶｃｇ＝−１〜−３ボルトであるが、ワードゲート６３は、図２ａに示すように接地される。ホール注入のためにＯＮＯ膜両端に必要とする電圧は約５〜６メガボルト／ｃｍである。しかしながら電子より重いホールは、プログラミング・消去のサイクルを何回も繰り返した後では酸化物絶縁体に対してより大きな損傷を引き起し、また捕獲サイトを生成するので、しきいウィンドウには悪影響が在る。
【０００９】
ホール注入は、バンド間のホットホール生成を減少させることによって軽減できる。Ｎ＋拡散領域４１、４２に印加される電位と同じ正電位、すなわち図２ｂに示すようにＶｂ＝Ｖｓｕｂ＝＋４〜＋５ボルトがｐ基板２０に印加されると、バンド間トンネル効果によるホール発生は抑制される。一旦、基板と制御ゲート電圧との間の電位が十分に大きくなると（＞８〜１０メガボルト／ｃｍ）、捕獲サイト（５１ｔ、５２ｔ）からの電子は、ファウラー・ノルドハイム（ＦＮ）トンネル効果によってシリコン領域３１、３２内に放出される。しかしながら、このＦＮ消去手法は、各メモリセルブロックを周辺デバイスから分離するために、正電圧をバイアスされる三重ウエル（ｐ基板上のｎウエル内のｐウエル）を必要とする。この三重ウエルは深くなければならないので、各ブロックの三重ウエルによる分離は、集積密度に大きな不利を招くことになる。
【００１０】
これらの方法では、消去は、制御ゲート電圧と拡散領域電圧とによって決定される。制御線とビット線（拡散領域に接続される）とが互いに平行に走るようにメモリセルが配置されている場合には、消去ブロックサイズを確定するために、セルアレイを選択トランジスタによって電気的に分割するか、制御線、ビット線を物理的に分割することが必要である。このアレイ分割は、集積密度に強い影響を与える可能性がある。
【００１１】
本発明の目的は、選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させるか、もしくは消去電圧要件を引き下げることである。
【課題を解決するための手段】
【００１２】
本発明の第１の実施形態は、制御ゲートチャネル長さがほぼ５０ｎｍ未満であって、ホールの平均自由行程の数倍未満であるツインＭＯＮＯＳメモリデバイスのワードゲートに正電圧と負電圧とを印加することによって、５桁を超える大きさの範囲に亘って消去速度を制御する方法を提供する。ツインＭＯＮＯＳメモリセルの制御ゲートチャネル長は極めて短く、電子やホールの平均自由行程の数倍未満である。これはサイドウォール（側壁）利用技術の結果であり、この極めて短い制御ゲートチャネル長のため、ツインＭＯＮＯＳメモリセルの消去動作は、隣接するワードゲートチャネルの電位に大きく影響される。隣接ワードゲートの電位は、メモリ制御ゲート下の接合端部に生成される高エネルギーホールの分布に直接影響を及ぼす。本発明は、消去中およびプログラミング中に、制御ゲートチャネルに隣接するワードチャネルの電位に影響が及ぶようにワードゲート電圧を効果的に使用する。もし、制御ゲートチャネル長が電子やホールの平均自由行程の数倍より長い約１００ｎｍ以上であれば、ワードチャネル電位が隣接チャネルに影響を及ぼすことはなく、本発明で与えられる方式は有効でなくなるであろうということに留意すべきである。
【００１３】
ブロック消去は、ワード線の選択によって確定される。消去すべきブロックは、単一のワード線と同じ規模に、あるいは多数のワード線と同じ規模にできる。選択ワード線の制御ゲートの下に在って、負にバイアスされた制御ゲートに関連する窒化物捕獲領域は、選択ワード線への負電圧印加と同時に消去される。正にバイアスされた非選択ワード線の制御ゲートの下に在る窒化物捕獲領域は消去されない。
【００１４】
単一ＭＯＮＯＳセルは、隣接する二つの窒化物捕獲サイトを含んでいる。２つの捕獲サイトは、選択ワード線上で、それぞれに関連する制御ゲートに負電圧を印加することによって消去される。同じ制御線とビット線とを共用する他の捕獲サイトは、これらのセルに関連する非選択ワード線が正電圧にバイアスされていれば消去されない。
【発明の効果】
【００１５】
ツインＭＯＮＯＳセルの消去速度を向上させるか、もしくは消去電圧要件を引き下げることができる。
【図面の簡単な説明】
【００１６】
本発明は、下記の付属図面を参照して説明される。
【図１】従来技術のツインＭＯＮＯＳセル構造のダイアグラムである。
【図２ａ】拡散領域端部におけるバンド間トンネル効果によるホール注入消去のための従来技術のバイアス条件を示す。
【図２ｂ】ビット電圧を基板に印加することによるファウラー・ノルドハイム・トンネル効果消去のための従来技術のバイアス条件を示す。
【図３ａ】本発明のホール注入による消去特性に対するワードゲート電位の影響を測定するためのバイアス条件を示す。
【図３ｂ】本発明の種々のワードチャネル条件に関するＭＯＮＯＳセルの右側制御ゲートのしきい電圧を示す。
【図４ａ】ワード線消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図４ｂ】単一ペアセル消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図４ｃ】より良好な書換え耐性を得られる、ＦＮに類似したブロック消去のためのアレイ電圧条件の概略ダイアグラムを示す。
【図５ａ】プログラムディスターブを最小にするための、非選択ワード線電圧条件を有する概略ダイアグラムを示す。
【図５ｂ】非選択ワードゲートの負のバイアスによるプログラムディスターブの改善に関する実験データを示す。
【発明を実施するための形態】
【００１７】
図３ａのメモリセル断面図では、一つのワードゲート６３に隣接する二つの制御ゲート６１、６２は独立に、Ｖｃｇｕ（左側、非選択）とＶｃｇｓ（右側、選択）とにバイアスされる。これら二つの制御ゲート６１、６２の下にはそれぞれ、窒化物捕獲サイト５１ｔ、５２ｔが形成されている。左右の拡散領域（導電領域）４１、４２はそれぞれ、ＶｂｕとＶｂｓとにバイアスされる。右側の制御ゲート６２は目標メモリ要素であって、ＯＮＯ内の窒化物捕獲サイトは、ＣＨＥにより電子で満たされている。この消去実験中、目標である右側の制御ゲート６２は、Ｖｃｇｓ＝約−３Ｖにバイアスされており、右側の拡散領域４２は、Ｖｂｓ＝約４Ｖ（Ｖｂｓの範囲は約３．５〜５Ｖの範囲であり得る）にバイアスされている。ワードゲート６３および基板２０は接地されている。左の非選択側では、制御ゲート６１と拡散領域４１とがそれぞれ、Ｖｃｇｕ＝約４ＶとＶｂｕ＝約４Ｖとにバイアスされている。
【００１８】
図３ｂは、しきい電圧を時間の関数として示している。異なるワードゲート電圧Ｖwordに関して三つの曲線が示されている。制御ゲート、拡散領域および基板に関するその他の電圧条件のすべては、Ｖｃｇｕ＝４Ｖ、Ｖｃｇｓ＝−３Ｖ、Ｖｂｕ＝４Ｖ、Ｖｂｓ＝４Ｖ、Ｖｓｕｂ＝０に固定されている。Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。これに対して、ワードゲートの電圧を正の電位Ｖword＝２Ｖに上げると、左側の拡散領域４１の電圧の一部は、目標制御ゲートのチャネルに隣接するワードゲートチャネルエッジを抜けることができる。この通り抜ける電圧は、Ｖword（＝２Ｖ）からワードゲートデバイスのしきい値（約１Ｖ）をマイナスした値となるであろう。ワードゲート電圧がワードゲートチャネルの電圧を制限するので、非選択ビット線の電圧が１Ｖより高いことは現実的には必要でない。実験データによれば、ワードゲートへ２Ｖを印加することによって生成された１Ｖの正のワードゲートチャネル電圧は、消去速度を約１０００倍だけ減速する。したがって、選択制御ゲートと選択拡散領域とがそれぞれ−３Ｖと＋４Ｖとにバイアスされる正常な消去条件下では、極めて短い制御ゲートチャネル長を有するメモリセルにおいて、正のワードゲート電圧が効果的に使用されている場合、消去は抑制できる。選択制御ゲートおよび選択拡散領域のバイアスが上記正常の消去条件下でワードゲートに負のバイアスを印加すると、消去は条件を加速できる。本発明の第１の実施形態では、非選択制御ゲートは、正の電圧Ｖｃｇｕ＝４にバイアスされた。非選択制御ゲート電圧とワードゲート電圧とを上昇させることによって、選択されない拡散領域側から幾らかの正電圧が渡される。しかしながら、もし非選択制御ゲートがゼロまたは負電圧（Ｖｃｇｕ＝０または−３Ｖ：選択制御ゲート電圧Ｖｃｇｓと同じ）にバイアスされることになっていたとしても、正のワードゲート電圧は、消去速度に対して同じ抑制効果を持ち得る。ワードゲートを約３Ｖ〜４Ｖの正電圧にバイアスすることによって、ワードゲートチャネルは、容量的に結合して、選択制御ゲートチャネルからホールを反発させるように正の電位を供給する。
【００１９】
図４ａでは、消去ブロックが制御線とビット線との選択に加えてワード線の選択によって確定される。ツインＭＯＮＯＳメモリセルアレイは、図４ａのメモリセルは、行と列とに配列され、そこでワードゲートはワード線によって水平に接続され、制御ゲートおよび拡散領域は、それぞれ制御線およびビット線によって垂直に接続される。このタイプのメモリアレイは、ビット拡散アレイと呼ばれるが、その理由は、単一の列内の隣接するメモリセルのビット線が拡散領域によって接続されるからである。所定のメモリアレイまたはサブアレイ内では、制御線は約−３Ｖ（−２Ｖから−４Ｖの範囲内のいずれか）にバイアスされ、ビット線は約４Ｖに上げられる。しかしながらワード線の選択によって更なる分割が可能である。選択ワード線には、ほぼ０〜−２．５Ｖの負電圧が印加され、非選択ワード線には、ほぼ２．５Ｖ〜４Ｖの正電圧が印加される。負にバイアスされたワードゲートに関連した制御ゲート下のＯＮＯメモリ膜領域５１ｔ、５２ｔは同時に消去され、正にバイアスされたワード線（２．５〜４Ｖ）に関連した制御ゲート下のＯＮＯメモリ膜領域５１ｔ、５２ｔは消去されない。このようにして、消去ブロックは、単一のワード線または複数のワード線と同じ規模になるように決定できる。制御線およびビット線のための選択ゲートが不要なので、レイアウト面積が節約される。
【００２０】
図４ｂは、ビット拡散構造のツインＭＯＮＯＳメモリアレイのための、電気的に単一セルレベルで消去する方法を提供する。単一メモリセル１００は、選択ビット線ＢＬｎと選択制御線ＣＧｎと選択ワード線ＷＬｎとの交点として選択される。選択ワード線ＷＬｎは負電圧（０Ｖ〜−２．５Ｖ）にバイアスされる。選択ビット線ＢＬｎは正電圧（約４Ｖ）にバイアスされる。選択制御線ＣＧｎは負電圧約−３Ｖ（−２Ｖ〜−４Ｖの範囲内）にバイアスされる。選択ビット線ＢＬｎと選択制御線ＣＧｎとを共用する他の非選択メモリセルは、ＷＬｎ＋１のような非選択ワード線に正電圧を印加することによって消去から保護できる（消去抑制と呼ぶ）。この正電圧は、約２．５Ｖ〜４Ｖの範囲内であり得る。この他の非選択制御線は正電圧（約３Ｖ）にバイアスされ、この他の非選択ビット線は正電圧（約２．５Ｖ〜５Ｖ）にバイアスされるべきである。正の制御ゲートバイアスを有する非選択セル１１０は、バンド間トンネル効果によって生成されたホールの数が僅かなので消去されない。このようにして選択的なビットレベルの消去が達成できる。
【００２１】
図４ｃでは、メモリセルの書換え耐性を増加させる方法として、より信頼性は高いが、より低速度のＦ−Ｎに類似した方法が提示される。ワード線電圧を効果的に使用することによって、メモリセル基板にバイアスをかける必要がなくなり、したがって三重ウエルが必要でなく、面積が節約される。図４ｃは、この「近似的」なＦ−Ｎ消去のための電圧条件の例を示す。すべてのワード線は約４Ｖに上げられ、ビット線は約４Ｖに上げられ、制御線は約−５Ｖ〜−６Ｖにバイアスされる。本発明で与えられた電圧の全ては近似値であって、ある妥当な範囲に亘って変わり得るものであるが、この「近似的」なＦ−Ｎ消去とホール注入消去とに使われる電圧値には大きな差がある。「近似的」なＦ−Ｎ消去方法と前述のホットホール注入方法との間の差異は、電子放出のために、ＯＮＯ膜を交差する、より高い電界が必要とされることである。電子が窒化物トラップ５１ｔ、５２ｔから下方のチャネル内に放出されるために、ホール注入では約５〜６メガボルト／ｃｍが必要であるのに対して、Ｆ−Ｎ消去方法では約８メガボルト／ｃｍが必要とされる。接合でのホール生成を抑制するために、ワード線は、ホールを反発する下部チャネル電圧を容量的に結合するのに十分である約４Ｖの正電圧に上げられる。微細化の進展によりワードゲート長の寸法収縮し、拡散領域は互いに極めて近接しているので、ワードゲートチャネル下の電圧は、接地されたメモリ基板よりも正のドレイン電圧により近いであろう。この場合、ワードゲート電圧を増加させると、更に大きなＦ−Ｎ消去効果が得られるであろう。
【００２２】
図５ａでは、選択セルのプログラミング中における非選択セルのプログラムディスターブが改善される。プログラミングの目標セルは、選択制御線ＣＧｎ＋１と選択ビット線ＢＬｎ＋１と選択ワード線ＷＬｎとの交差点における左側のデバイスである。左隣のビット線ＢＬｎは接地され、選択ビット線ＢＬｎ＋１は４．５Ｖにバイアスされ、プログラミング電流を制御するために、選択ワードゲートＷＬｎはワードゲートしきい電圧よりも僅かに高い１．２Ｖに上げられる。非選択セルのプログラムディスターブの改善は、非選択ワード線ＷＬｎ＋１を−１Ｖのような僅かに負の電圧にバイアスすることによって得ることができる。プログラムディスターブは、負電圧印加の結果として０．１秒から数秒に改善されることが図５ｂから判る。選択ワード線ＷＬｎ上の目標制御線ＣＧｎ＋１の右側デバイスを保護するために、隣接するビット線ＢＬｎ＋２は２．２Ｖに上げられる。その結果、制御ゲートＣＧｎ＋１の右側のメモリセルのゲート（word）／ソース間電圧は−１Ｖ（＝１．２−２．２Ｖ）になる。この負電圧Ｖｇｓは、隣接セルをプログラムディスターブから保護する。負電圧をワードゲートに印加する代わりに、右隣のビット線ＢＬｎ＋１の電圧を僅かに増加させることによっても、同じ妨害保護効果を得ることができる。選択制御ゲートＣＧｎ＋１下の左側メモリ領域は、この方法ではＢＬｎ−１の電圧を上げることによってプログラミング妨害から保護できる。プログラムディスターブ改善の基本は、非選択メモリセルのゲート／ソース間電圧Ｖｇｓが０より低いことである。電圧Ｖｇｓは、ワード線の電圧（ゲート電圧に等しい）を下げることによって、あるいはビット線の電圧（ソース電圧に等しい）を上げることによって負にすることが出来る。負電圧Ｖｇｓの適値は、デバイス、漏れ電流、プロセス、回路の単純さ等の要因に基づいて決定される。
【００２３】
本発明はその好適な実施形態を参照して特定的に図示、説明されてきたが、本発明の精神と範囲から逸脱せずに形式や細部に種々の変更が可能であることは、本技術に精通する人々に理解されるであろう。
【符号の説明】
【００２４】
２０……基板、３１，３２……シリコン領域、４１，４２……拡散領域、５１ｔ，５２ｔ……窒化物捕獲サイト、６１，６２……制御ゲート、６３……ワードゲート
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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