(57)【要約】【課題】不揮発性半導体メモリでは、プロセスの微細化、搭載容量の増加、低電圧化が進んでビット単位での保持電荷量が減少し、高温下環境などではさらに保持電荷量が低下し、保持データが読み出せないエラーが発生しがちなのを防止する。【解決手段】高信頼性領域８に対してデータの書き込み、読み出しが行われる場合には、１つのワードドライバ１３によって２本のワード線ＷＬが駆動されるとともに、１つのセルプレートドライバによって２本のセルプレート線ＣＰが駆動される。そこで、同一のビット線対ＢＬ／ＸＢＬに接続される２つずつの１７が同時に選択される。【選択図】図２
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【特許請求の範囲】
【請求項１】
共通のビット線に接続される複数のメモリセルと、
前記メモリセルを選択する選択線と、
前記選択線を駆動する駆動回路と、
選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
前記第１の領域からの読み出しが行われる場合に、第２の領域よりも多くの前記選択線が、共通の駆動回路により同時に駆動されて、第２の領域よりも多くのメモリセルが同時に選択され、
前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
前記同時に駆動される選択線は、１つの拡散層で互いに接続されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置であって、
前記同時に駆動される選択線は、複数の拡散層を介して互いに接続されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置であって、
前記選択線を同時に駆動する共通の駆動回路は、単一の駆動素子から構成されていることを特徴とする半導体記憶装置。
【請求項５】
共通のビット線に接続される複数のメモリセルと、
前記メモリセルを選択する選択線と、
前記選択線を駆動する駆動回路と、
選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
前記第１の領域からの読み出しが行われる場合に、共通のビット線に接続される、前記第２の領域よりも多くの前記メモリセルが、前記駆動回路により駆動される単一の前記選択線によって選択され、
前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置であって、
前記メモリセルは、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部を備えるとともに、
前記同時に選択される各メモリセルの前記電荷蓄積部における一方の電極が、互いに接続されるとともに、前記単一の選択線によって駆動される共通のトランジスタを介して、前記共通のビット線に接続されていることを特徴とする半導体記憶装置。
【請求項７】
請求項５の半導体記憶装置であって、
前記メモリセルは、それぞれ、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部と、前記単一の選択線によって駆動されるトランジスタとを備えるとともに、
前記同時に選択される各メモリセルの前記電荷蓄積部における一方の電極が、それぞれ前記トランジスタを介して、前記共通のビット線に接続されていることを特徴とする半導体記憶装置。
【請求項８】
請求項５の半導体記憶装置であって、
前記第２の領域よりも多くの前記メモリセルは、前記メモリセルのストレージノードが互いに接続されることによって、前記単一の選択線によって選択されることを特徴とする半導体記憶装置。
【請求項９】
請求項５の半導体記憶装置であって、
前記第２の領域よりも多くの前記メモリセルは、前記メモリセルを形成する電極部で互いに接続されることによって、前記単一の選択線によって選択されることを特徴とする半導体記憶装置。
【請求項１０】
請求項５の半導体記憶装置であって、
前記メモリセルは、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部を備えるとともに、
前記電荷蓄積部における一方の電極に所定の電圧を印加する電圧印加線が設けられ、
前記選択線と前記電圧印加線とが同じ本数であることを特徴とする半導体記憶装置。
【請求項１１】
請求項５の半導体記憶装置であって、
前記メモリセルは、１対の電極を有し、記憶内容に応じて電荷を蓄積する電荷蓄積部を備えるとともに、
前記電荷蓄積部における一方の電極に所定の電圧を印加する電圧印加線が設けられ、
前記選択線よりも前記電圧印加線の本数が多いことを特徴とする半導体記憶装置。
【請求項１２】
請求項５の半導体記憶装置であって、
前記同時に選択されるメモリセルは、前記選択線の方向に隣接するメモリセルであることを特徴とする半導体記憶装置。
【請求項１３】
請求項５の半導体記憶装置であって、
前記同時に選択されるメモリセルは、前記ビットの方向に隣接するメモリセルであることを特徴とする半導体記憶装置。
【請求項１４】
共通のビット線に接続される複数のメモリセルと、
前記メモリセルを選択する選択線と、
前記選択線を駆動する駆動回路と、
を備えた半導体記憶装置であって、
前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有するとともに、
さらに、それぞれ、前記第１、または第２の領域に対応して設けられ、選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅する第１、および第２のセンスアンプを備え、
前記センスアンプは、互いに異なる増幅能力を有していることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置であって、
前記第１のセンスアンプを構成するトランジスタは、
前記第２のセンスアンプを構成するトランジスタよりゲート長が長く、かつ、ゲート幅が広いことを特徴とする半導体記憶装置。
【請求項１６】
請求項１、請求項５、および請求項１４のうち何れか１項の半導体記憶装置であって、
前記メモリセルの記憶内容が読み出される際に、前記ビット線の容量を増大させることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６の半導体記憶装置であって、
前記メモリセルの記憶内容が読み出される際に、前記ビット線に付加容量が接続されることを特徴とする半導体記憶装置。
【請求項１８】
請求項１、請求項５、および請求項１４のうち何れか１項の半導体記憶装置と、
記憶データの書き込み動作、および読み出し動作の対象とする、前記第１、および第２の領域のうち一方の選択と、書き込み動作、および読み出し動作とを制御する制御回路と、
を備えたことを特徴とする半導体集積回路。
【請求項１９】
請求項１８の半導体集積回路であって、
さらに、前記半導体記憶装置に電源電位を供給する電源回路を備え、
前記制御回路は、前記第１、または第２の領域の選択に応じて、前記半導体記憶装置に供給される電源電位を異ならせるように前記電源回路を制御することを特徴とする半導体集積回路。
【請求項２０】
請求項１８および請求項１９のうち何れか１項の半導体集積回路であって、
電源の投入時に、前記第１の領域が選択されることを特徴とする半導体集積回路。
【請求項２１】
請求項１、請求項５、および請求項１４のうち何れか１項の半導体記憶装置であって、
前記第１、および第２の領域におけるメモリセルが、強誘電体を用いたメモリセルであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリ装置等である半導体記憶装置に関するもので、特に例えば高温熱処理後もデータを保持できる強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）等とそれを用いた半導体集積回路に関する。
【背景技術】
【０００２】
近年、ＦｅＲＡＭ、ＦＲＡＭ（Ferroelectric Random Access Memory ）、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）などの不揮発性半導体メモリが注目されている。
【０００３】
これらのメモリ装置においては、プロセスの微細化、搭載容量の増加、低電圧化が進んでおり、ビット単位での保持電荷量が減少しており、高温下環境などではさらに保持電荷量が低下し、保持データが読み出せないエラーが発生してきている。
【０００４】
従来のメモリ装置においては、このエラーに対して、データの２重化やパリティチェックによるエラー検出、または、多数決判定回路やＥＣＣ回路によるエラー訂正等の対策が行われていた。
【０００５】
なお、本発明に関連のある従来技術として、例えば、下記に示す特許文献１が知られている。この半導体メモリは、複数のメモリセクタ中の特定のメモリセクタを高信頼性領域として設定し、該領域においては書き込みを行う際に２個以上のメモリセルに対して同時に書き込みを行うとともに読み出しの際には同時に書き込みされた前記メモリセルを同時に読み出すようにするものである。
【０００６】
これは、書き換え可能回数増加が可能で保持時間が長くなってもセル電流の低下が少ない不揮発性半導体メモリ装置についてであり、上記のようにすることで各メモリセルのセル電流を加算するとともに、高信頼性領域のメモリセクタの大きさを外部から調整する。
【０００７】
ここでは、２個以上のメモリセルに対する同時書き込み／読み出し制御、及び、メモリセクタの大きさ調整は、アドレスデコーダに入力するアドレス信号の論理組み換えで実施している。
【０００８】
また、更に本発明に関連のある従来技術として、例えば、下記に示す特許文献２が知られている。この半導体メモリは、メモリ領域内に異なる仕様の領域を設置し、所望の仕様に応じた領域を選択するものである。
【０００９】
これは、同一セル構成からなるメモリ領域内を、内部の動作タイミング仕様によって揮発モードの動作仕様の第１のメモリ領域と、不揮発モードの動作仕様の第２のメモリ領域とに区分し、動作切換回路からの出力信号に基づき、動作制御回路にてプレート線への電圧印加時間を制御し、第１のメモリ領域（揮発モード動作）と、第２のメモリ領域（不揮発モード動作）とを選択し、アクセスするものである。
【００１０】
また、本発明に関連ある従来技術として、例えば、下記に示す特許文献３が知られている。この誤り訂正機能付き半導体メモリは、３個以上の奇数個のメモリセルを有するメモリセルアレイ部とメモリセルアレイ部毎の多数決回路を用いることにより、メモリセルのエラーを訂正するものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−９６７８１号公報
【特許文献２】特開２００７−０７３１４１号公報
【特許文献３】特開平６−５２６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１では、２個以上のメモリセル同時選択を、アドレスデコーダに入力するアドレス信号の論理組み換えで実施するため、そのようなアドレスデコード機能をもたらすためのデコード回路が必要なため、デコード回路規模が増加する。
【００１３】
また、特許文献２では、メモリセル単独ビットへのデータ書き込み／読み出しとなる為、ビット単位の特性によってデータ保持特性が決まり、タイミング仕様の切換だけでは、特にデータ保持後のストレス（高温処理など）のデータ消失を回避できない（正しく読み出せるデータを確保できない）。
【００１４】
さらに、特許文献３では、エラー検出だけでは、訂正可能以上のエラーを訂正することはできない。
【００１５】
また、多ビットのエラー訂正を行うためには、エラー訂正のための複雑な回路が必要となる。
【００１６】
また、特許文献３の誤り訂正機能付き半導体メモリは、３個以上の奇数個のメモリセルを有するメモリセルアレイ部とメモリセルアレイ部毎の多数決回路が必要となる。
【００１７】
本発明は上述した問題点を解決するためになされたものであり、小面積の高信頼性データ格納領域を設置し、かつ、同領域の読み出し動作マージンを拡大する方法を提供すること等を目的とする。
【課題を解決するための手段】
【００１８】
第１の発明は、
共通のビット線に接続される複数のメモリセルと、
前記メモリセルを選択する選択線と、
前記選択線を駆動する駆動回路と、
選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
前記第１の領域からの読み出しが行われる場合に、第２の領域よりも多くの前記選択線が、共通の駆動回路により同時に駆動されて、第２の領域よりも多くのメモリセルが同時に選択され、
前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする。
【００１９】
第２の発明は、
共通のビット線に接続される複数のメモリセルと、
前記メモリセルを選択する選択線と、
前記選択線を駆動する駆動回路と、
選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有し、
前記第１の領域からの読み出しが行われる場合に、共通のビット線に接続される、前記第２の領域よりも多くの前記メモリセルが、前記駆動回路により駆動される単一の前記選択線によって選択され、
前記同時に選択されたメモリセルの記憶内容に応じて前記共通のビット線に生じる電圧が、前記センスアンプによって増幅されることを特徴とする。
【００２０】
第３の発明は、
共通のビット線に接続される複数のメモリセルと、
前記メモリセルを選択する選択線と、
前記選択線を駆動する駆動回路と、
を備えた半導体記憶装置であって、
前記メモリセルが設けられるメモリ領域は、第１の領域と第２の領域とを有するとともに、
さらに、それぞれ、前記第１、または第２の領域に対応して設けられ、選択されたメモリセルの記憶内容に応じて前記ビット線に生じる電圧を増幅する第１、および第２のセンスアンプを備え、
前記センスアンプは、互いに異なる増幅能力を有していることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、例えば、以下のような効果が得られる。
【００２２】
１）高信頼性領域からの読み出しデータ量（電圧）を増大させるために複数個のセルへ同じデータを書き読みするための複数セル選択方法について工夫することで、デコード回路の削減ができ、高温処理ストレスなどによるデータが消失しない領域を小面積で実現できる。
【００２３】
２）高信頼性領域からの読み出しデータ量（電圧）を増大させるために、通常セルと同じ大きさの複数のセルからの読み出しデータ（信号）を１つのセルからの読み出しデータのように扱うことで、セル特性のばらつきを抑えられ、かつ、動作回路負荷を低減できることから、安定した読み出しデータ量確保と低消費電力化が図れる。
【００２４】
３）高信頼性領域からの読み出しデータ（電圧）を感度よく検知するようにして、センスアンプ面積の増加を最小限に抑えて、特に高信頼性領域の読み出し動作マージンを拡大できるので、小面積化と高いデータ信頼性保証が実現できる。
【００２５】
４）セットの電源電位発生回路がメモリ回路の動作領域に合わせて供給電位を最適化することで、特にメモリ回路内の高信頼性領域の保持電荷量、そして、読み出し電荷量を多くできる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１のＦｅＲＡＭの概略構成を示すブロック図である。
【図２】同、具体的な構成を示す回路図である。
【図３】同、書き込み動作を示すタイミングチャートである。
【図４】同、読み出し動作を示すタイミングチャートである。
【図５】実施形態１の変形例の具体的な構成を示す回路図である。
【図６】実施形態２のＦｅＲＡＭの詳細な構成を示す回路図である。
【図７】同、高信頼性領域の配線構造を示す断面図である。
【図８】同、通常領域の配線構造を示す断面図である。
【図９】実施形態２の変形例の高信頼性領域の配線構造を示す断面図である。
【図１０】実施形態３のＦｅＲＡＭの詳細な構成を示す回路図である。
【図１１】同、高信頼性領域の配線構造を示す断面図である。
【図１２】同、通常領域の配線構造を示す断面図である。
【図１３】実施形態３の変形例の高信頼性領域の配線構造を示す断面図である。
【図１４】実施形態４のＦｅＲＡＭの概略構成を示すブロック図である。
【図１５】実施形態５の半導体集積回路の概略構成を示すブロック図である。
【図１６】同、ＦｅＲＡＭの詳細な構成を示す回路図である。
【図１７】同、各部に供給される電源電圧の例を示す説明図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については適宜同一の符号を付して説明を省略する。
【００２８】
《発明の実施形態１》
まず、本発明の第１の実施の形態の構成について説明する。
【００２９】
図１は、この発明の第１の実施の形態によるＦｅＲＡＭの機能ブロック構成を示している。
【００３０】
本実施の形態は、メモリ制御回路１（アドレス入力回路を含む）、メモリ領域２、センスアンプ３、ワードドライバ４、セルプレートドライバ５、ＩＯ回路６、コラムデコーダ７を備える。
【００３１】
メモリ領域２は、強誘電体メモリセル（以下「メモリセル」という。）１０、およびメモリセル１８をマトリクス配列して構成されている。
【００３２】
特にメモリ領域２に、高信頼性領域８と通常領域９が設置されることを特徴としている。
【００３３】
次に、本実施の形態の動作について説明する。
【００３４】
最初に、本実施の形態におけるデータの書き込みの動作について説明する。
【００３５】
まず、外部から入力されたコマンドとアドレスを元にメモリ制御回路１から、ワードドライバ４、セルプレートドライバ５の起動信号が出力される。そして、ワードドライバ４からはＷＬ，ＷＬ＿ＨＱ（ワード線）にＷＬ，ＷＬ＿ＨＱ信号が出力され、セルプレートドライバ５からはＣＰ，ＣＰ＿ＨＱ（セルプレート線）にＣＰ，ＣＰ＿ＨＱ信号が出力される。これらのＷＬ信号とＣＰ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは、書き込まれていたデータが電圧としてＢＬ（ビット線）に読み出され、このＢＬに繋がったセンスアンプ３に転送される。センスアンプ３は、この電圧を増幅し、読み出しデータとして保持する。
【００３６】
一方、外部から入力された書き込みデータはＩＯ回路６を介し、入力されたアドレスを元にコラムデコーダ７によって選択されたセンスアンプ３に転送され、先に保持されていた読み出しデータが書き換えられる。この後、書き換えられたデータがＢＬを介してメモリセル１０，１８に転送され、書き込まれる。
【００３７】
次に、本実施の形態におけるデータの読み出しの動作について説明する。
【００３８】
まず、外部から入力されたコマンドとアドレスを元にメモリ制御回路１から、ワードドライバ４、セルプレートドライバ５の起動信号が出力される。ワードドライバ４からはＷＬ，ＷＬ＿ＨＱ信号が出力され、セルプレートドライバ５からはＣＰ，ＣＰ＿ＨＱ信号が出力される。これらのＷＬ，ＷＬ＿ＨＱ信号とＣＰ，ＣＰ＿ＨＱ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは書き込まれていたデータが電圧としてＢＬに読み出され、このＢＬに繋がったセンスアンプ３に転送される。センスアンプ３はこの電圧を増幅し、読み出しデータとして保持する。
【００３９】
次に、入力されたアドレスを元にコラムデコーダ７によってセンスアンプ３が選択される。選択されたセンスアンプ３は保持していた読み出しデータをＩＯ回路６に転送し、読み出しデータはＩＯ回路６を介して外部に出力される。
【００４０】
図２は、図１のメモリ領域２とセンスアンプ３、ワードドライバ４、セルプレートドライバ５の詳細な構成を示している。
【００４１】
センスアンプ３は繋がっているＢＬの電位（データ）を増幅する増幅回路１１と、メモリ領域２の内の高信頼性領域８と通常領域９とでＢＬの寄生容量を切り替える為に、付加容量とこの付加容量をＢＬに接続するための容量付加スイッチ１２と容量付加スイッチ選択線２２とを含んでいる。
【００４２】
メモリ領域２の内の高信頼性領域８では、１ワードあたり１つのワードドライバ１３を設置し、このワードドライバ１３の出力に接続される１本のＷＬ＿ＨＱ（高信頼性領域８用のワード線）が、メモリセル１８を選択する２本のＷＬ＿ＨＱに分岐する構成をとる。同様にメモリセル１８を選択するＣＰ＿ＨＱ（高信頼性領域８用のセルプレート線）についても、ひとつのセルプレートドライバ１４を設置し、このセルプレートドライバ１４の出力に接続される１本のＣＰ＿ＨＱが、メモリセル１８を選択する２本のＣＰ＿ＨＱに分岐する構成をとる。
【００４３】
一方、メモリ領域２の内の通常領域９では、メモリセル１０を選択する１ワードあたり１本のＷＬ（通常領域９用のワード線）が１つのワードドライバ１５の出力に接続されている。同様にメモリセル１０を選択する１本のＣＰ（通常領域９用のセルプレート線）もまた、１つのセルプレートドライバ１６の出力に接続されている。
【００４４】
次に図２の構成での、通常領域９、及び、高信頼性領域８のデータの書き込み動作について図３を用いて説明する。
【００４５】
外部から入力されたアドレスに基づいて通常領域９が選択された場合には、通常領域９のワードドライバ１５、セルプレートドライバ１６が起動され、ＷＬ信号とＣＰ信号が出力される。これらのＷＬ信号とＣＰ信号によってひと組のメモリセル１０が選択される。各メモリセル１０は２つのセル１７から構成されており、ひとつのデータを相補的に保持する（ＢＬ、および、その相補ＢＬ線ＸＢＬにつながったセルで保持）。この相補的にひとつのデータを保持したメモリセル１０を各ＢＬ対（ＢＬ／ＸＢＬ）に対して１つだけ選択する。外部から入力されたデータはセンスアンプ３に転送され、ＢＬ対を介して選択されたメモリセル１０へ書き込まれる。
【００４６】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８のワードドライバ１３、セルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号が出力される。これらのＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号によって各ＢＬ対（ＢＬ／ＸＢＬ）に対して１つのメモリセル（高信頼性領域８のメモリセル）１８が選択される。
【００４７】
高信頼性領域８の各メモリセル１８は複数組（ここでは２組）の通常領域９と同様のメモリセル１０から構成され、各メモリセル１０は２つのセル１７から構成されている。このメモリセル１８もまた、ひとつのデータを相補的に保持する（ＢＬ、および、その相補ＢＬ線ＸＢＬにつながったセルで保持）。
【００４８】
すなわち、高信頼性領域８では、各ＢＬ対（ＢＬ／ＸＢＬ）に対して複数のメモリセル１０が同時に選択される。外部から入力されたデータはセンスアンプ３に転送され、ＢＬを介して選択されたメモリセル１８へ書き込まれる。すなわち、各ＢＬ対（ＢＬ／ＸＢＬ）に接続され、同時に選択される複数分のメモリセル１０には同じデータが書き込まれる。
【００４９】
次に図２の構成での、通常領域９、及び、高信頼性領域８のデータの読み出し動作について図４を用いて説明する。
【００５０】
外部から入力されたアドレスに基づいて通常領域９が選択された場合には、通常領域９のワードドライバ１５、セルプレートドライバ１６が起動され、ＷＬ信号とＣＰ信号が出力される。これらのＷＬ信号とＣＰ信号によってひと組のメモリセル１０が選択される。選択されたメモリセル１０からは、保持されていた相補のデータがそれぞれ繋がるＢＬ／ＸＢＬに、セルのひとつ分の電圧としてそれぞれ読み出されてくる。
【００５１】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、ひとつの高信頼性領域８のワードドライバ１３、ひとつのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号が出力される。これらのＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号によって、それぞれ複数のメモリセル１０を含む１組のメモリセル１８が選択される。すなわち、各ＢＬ対に対して、複数のメモリセル１０が同時に選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬに複数分加算（合成）された電圧（電位差）として読み出されてくる。
【００５２】
また、高信頼性領域８が選択されて複数のメモリセル１０を含む１組のメモリセル１８からそれぞれＢＬ／ＸＢＬにデータが読み出される場合には、メモリセル１８からの読み出し電圧が最大になるように、センスアンプ３内の付加容量をＢＬに接続するための容量付加スイッチ１２を容量付加スイッチ選択線２２でオンし、ＢＬ／ＸＢＬの各寄生容量を大きくする。
【００５３】
これらにより、高温熱処理後（その処理によって保持データが減少した場合）でも、センスアンプ３でデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することが可能になる。
【００５４】
さらに本構成では特に、ひとつのワードドライバ１３で、２本のＷＬを駆動して複数のメモリセル１０を含むメモリセル１８を選択し、同様に、ひとつのセルプレートドライバ１４で、２本のＣＰを駆動して複数のメモリセル１８を選択することから、回路規模の縮小による小面積化と低消費電力化と高信頼性領域８の設置を両立することができる。
【００５５】
なお、ここではメモリセル１０は２つのセル１７から構成されており、ひとつのデータを相補的に保持（ＢＬ、および、その相補ＢＬ線ＸＢＬにつながったセルで保持）しているが、メモリセル１０を１つのセル１７から構成し、ひとつのデータをメモリセルで相補的に保持しない構成、すなわち、例に挙げたメモリセルが２Ｔ２Ｃ（２つのトランジスタと２つのキャパシタ）で構成されるのに対し１Ｔ１Ｃ（１つのトランジスタと１つのキャパシタ）を使用しても、データの読み出し動作での読み出し電圧の加算はでき、同様の効果が得られる。
【００５６】
《発明の実施形態１の変形例》
図５は図２と同様に図１のメモリ領域２とセンスアンプ３、ワードドライバ４、セルプレートドライバ５の詳細な構成を示している。
【００５７】
メモリ領域２の内の高信頼性領域８では、１ワードあたり２つのワードドライバ１９を設置し、メモリセル１８を選択する２本のＷＬがそれぞれのワードドライバ１９に接続され、そして、さらに、これらの２本のＷＬどうしが繋がっている。同様にメモリセルを選択する２本のＣＰもまた、２つのセルプレートドライバ２０を設置し、メモリセル１８を選択する２本のＣＰがそれぞれのセルプレートドライバ２０に接続され、そして、さらに、これらの２本のＣＰどうしが繋がっている。
【００５８】
一方、メモリ領域２の内の通常領域９では図２と同様に、メモリセル１０を選択する１ワードあたり１本のＷＬは１つのワードドライバ１５に接続されている。同様にメモリセル１０を選択する１本のＣＰもまた、１つのセルプレートドライバ１６に接続されている。
【００５９】
次に図５の構成での、通常領域９、及び、高信頼性領域８のデータの書き込み動作について図３を用いて説明する。
【００６０】
外部から入力されたアドレスに基づいて通常領域９が選択された場合の書き込み動作自体は、前記実施の形態１と全く同じである。
【００６１】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８の２つのワードドライバ１９、および２つのセルプレートドライバ２０が起動され、ＷＬ＿ＨＱ１信号と、ＷＬ＿ＨＱ２信号と、ＣＰ＿ＨＱ１信号と、ＣＰ＿ＨＱ２信号とが出力される。これらのＷＬ＿ＨＱ１信号とＷＬ＿ＨＱ２信号と、およびＣＰ＿ＨＱ１信号とＣＰ＿ＨＱ２信号とは、それぞれ、互いに接続されたＷＬ＿ＨＱ１とＷＬ＿ＨＱ２、またはＣＰ＿ＨＱ１とＣＰ＿ＨＱ２を介して伝達され、メモリセル（高信頼性領域８のメモリセル）１８が選択される。選択されたメモリセル１８に、外部から入力されたデータが書き込まれる動作自体は、実施形態１と同じである。
【００６２】
次に図５の構成での、通常領域９、及び、高信頼性領域８のデータの読み出し動作について図４を用いて説明する。
【００６３】
外部から入力されたアドレスに基づいて通常領域９が選択された場合の読み出し動作自体は、やはり実施形態１と全く同じである。
【００６４】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、上記書き込み動作の場合と同じく、２つの高信頼性領域８のワードドライバ１９と、２つのセルプレートドライバ２０から出力されるＷＬ＿ＨＱ１信号と、ＷＬ＿ＨＱ２信号と、ＣＰ＿ＨＱ１信号と、ＣＰ＿ＨＱ２信号とによって、メモリセル（高信頼性領域８のメモリセル）１８が選択される。選択されたメモリセル１８に保持されているデータが読み出される動作自体は、実施形態１と同じである。
【００６５】
また、容量付加スイッチ１２の制御に関しても同じである。
【００６６】
これらにより、高温熱処理後（保持データが減少した場合）でも、センスアンプ３でデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することが可能になる。
【００６７】
なお、図２、および、図５ではＷＬ＿ＨＱとＣＰ＿ＨＱが繋がる構成をとっているが、これは１つの拡散層（拡散レイヤー）で直接つながっても良いし、複数の拡散層（拡散レイヤー）を介してつながってもよい。
【００６８】
《発明の実施形態２》
まず、本発明の第２の実施の形態の構成について説明する。
【００６９】
図６は、図１のメモリ領域２とセンスアンプ３、ワードドライバ４、セルプレートドライバ５の詳細な構成を示している。
【００７０】
センスアンプ３は繋がっているＢＬの電位（データ）を増幅する増幅回路１１と、メモリ領域２の内の高信頼性領域８と通常領域９とでＢＬの寄生容量を切り替える為に、付加容量とこの付加容量をＢＬに接続するための容量付加スイッチ１２と容量付加スイッチ選択線２２とを含んでいる。
【００７１】
本実施の形態では、高信頼性領域８での複数組のメモリセルの選択方法が異なる。
【００７２】
本実施の形態では、メモリ領域２の内の高信頼性領域８と通常領域９共に、１ワードあたり１つのワードドライバ１５，１３を設置し、このワードドライバ１５，１３の出力に接続される１本のＷＬ，ＷＬ＿ＨＱがメモリセル１０，１８を選択する構成をとる。同様にメモリセル１０，１８を選択するＣＰも、ひとつのセルプレートドライバ１６，１４を設置し、このセルプレートドライバ１６，１４の出力に接続される１本のＣＰ，ＣＰ＿ＨＱがメモリセル１０，１８を選択する構成をとる。
【００７３】
ここで、高信頼性領域８のメモリセル１８はＷＬ＿ＨＱ、及び、ＣＰ＿ＨＱに沿って隣接したセル１７とセル２１との電荷蓄積部がスイッチを介さず、直接接続される構成をとる。
【００７４】
図７にはこの直接接続されたメモリセル１８の断面構造を示す。高信頼性領域８の隣接したセル１７，２１の電荷蓄積部を構成する電極Ａ２とＡ１は、それぞれ接続電極Ｄで接続されている。すなわち、通常領域９では、隣接したセル１７，２１の構造を図８に示すように、電極Ａ２とＡ１はつながっていないのに対して、メモリセル電極を隣接セル間で共有し、接続する構造をとる。なお、図中では電荷がＢＬに転送される経路を破線矢印で示している。
【００７５】
通常領域９が選択される場合には図８に示すように、電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１、Ｃ１（トランジスタ）を介してＸＢＬ２，ＢＬ０（ビット線）に接続され、他のセルの電荷蓄積部を構成する電極Ａ２は、拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ１，ＸＢＬ１（ビット線）に接続される。
【００７６】
一方、高信頼性領域８が選択される場合には、電極Ａ２とＡ１は、接続電極Ｄを介して互いに接続されているので、共通の拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ１，ＸＢＬ１に接続される。
【００７７】
次に図６から図８の構成で、通常領域９、及び、高信頼性領域８のデータの書き込み動作について説明する。
【００７８】
外部から入力されたアドレスに基づいて通常領域９が選択された場合の書き込み動作自体は、前記実施の形態１と全く同じである。
【００７９】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８の１つのワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号とが出力される。これらのＷＬ＿ＨＱ信号とＣＰ＿ＨＱ信号によってメモリセル１８が選択される。
【００８０】
そして外部から入力されたデータは、センスアンプ３に転送され、ＢＬを介して選択されたメモリセル１８へ書き込まれる。高信頼性領域８のメモリセル１８はＷＬ＿ＨＱ、ＣＰ＿ＨＱに沿って隣接した２つのセル１７，２１を接続した構成をとっている。すなわちセル複数分の容量を持ったメモリセル１８に、データが書き込まれる（この時、各ＢＬ対（ＢＬ／ＸＢＬ）に接続し、同時に選択される複数のセル１７，２１には同じデータが書き込まれる）。
【００８１】
ここで、選択される領域が通常領域９と高信頼性領域８とでは、センスアンプ３の動作する数が異なる。通常領域９が選択される場合は、メモリ領域２内で選択されるブロック単位でセンスアンプ（図６中ＡとＢ）が動作するが、高信頼性領域８が選択される場合は、メモリ領域２内で選択されるブロック単位のセンスアンプ３の内、ＷＬ＿ＨＱとＣＰ＿ＨＱでセル１７，２１が接続されたメモリセル１８が接続されるＢＬに接続されるセンスアンプ（図６中Ｂ）のみが、データの書き込みと読み出し動作のために動作する。
【００８２】
次に図６から図８の構成で、通常領域９、及び、高信頼性領域８のデータの読み出し動作について説明する。
【００８３】
外部から入力されたアドレスに基づいて通常領域９が選択された場合の読み出し動作自体は、やはり実施形態１と全く同じである。
【００８４】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、１つの高信頼性領域８のワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号が出力される。これにより、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬに複数分加算された電圧として読み出されてくる。
【００８５】
また、容量付加スイッチ１２の制御に関しても同じである。
【００８６】
これにより、高温熱処理によって保持データが減少した場合でも、センスアンプでデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することができる。
【００８７】
本構成では特に、メモリセル１８はＷＬ＿ＨＱ、ＣＰ＿ＨＱに沿って隣接した２つのセル１７，２１を接続した構成をとっていることから、メモリセル１８を選択するＷＬ＿ＨＱとＣＰ＿ＨＱを複数駆動する必要がないことから、低消費電力化と高信頼性領域８の設置を両立できる。
【００８８】
また、通常領域９が選択される場合に、ビット線（ＢＬ／ＸＢＬ）の寄生容量を同じに合わせる為に、メモリ領域２内で選択されるセンスアンプ（図６中ＡとＢ）共に容量付加スイッチ１２を設置しても良い。このときメモリセル１８に接続されないＢＬと繋がったセンスアンプ（図６中Ａ）の容量付加スイッチ１２のゲートはＶＳＳとされる。
【００８９】
《発明の実施形態２の変形例》
セル１７とメモリセル１８は、上記のように接続電極Ｄで接続するのに限らず、図９に示すように接続拡散層Ｄで接続するようにしてもよい。
【００９０】
すなわち、同図の例では、セル１７，２１の電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１、Ｃ１（トランジスタ）から接続拡散層Ｄを介して拡散層Ｃ２に接続され、電極Ａ２と同じＢＬ１に繋がるようになっている。このように接続される場合でも、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬに複数分加算された電圧として読み出されてくる作用効果は同じである。
【００９１】
《発明の実施形態３》
まず、本発明の第３の実施の形態の構成について説明する。
【００９２】
図１０は、図１のメモリ領域２とセンスアンプ３、ワードドライバ４、セルプレートドライバ５の詳細な構成を示している。
【００９３】
センスアンプ３は繋がっているＢＬの電位（データ）を増幅する増幅回路１１と、メモリ領域２の内の高信頼性領域８と通常領域９とでＢＬの寄生容量を切り替える為に、付加容量とこの付加容量をＢＬに接続するための容量付加スイッチ１２と容量付加スイッチ選択線２２とを含んでいる。
【００９４】
本実施の形態では、高信頼性領域８での複数組のメモリセルの選択方法が異なる。
【００９５】
本実施の形態では、メモリ領域２の内の高信頼性領域８で、１ワードあたり１つのワードドライバ１３を設置し、このワードドライバ１３の出力に接続される１本のＷＬ＿ＨＱがメモリセル１８を選択する構成をとる。一方、メモリセル１８を選択するＣＰ＿ＨＱについては、ひとつのセルプレートドライバ１４を設置し、このセルプレートドライバ１４の出力に接続される１本のＣＰ＿ＨＱがメモリセル１８を選択する２本のＣＰ＿ＨＱ１，ＣＰ＿ＨＱ２に分岐する構成をとる。
【００９６】
メモリ領域２の内の通常領域９では図２と同様に、メモリセル１８を選択する１本のＷＬは１つのワードドライバ１５の出力に接続されている。同様にメモリセルを選択する１本のＣＰもまた、１つのセルプレートドライバ１６の出力に接続されている。
【００９７】
ここで、高信頼性領域８のメモリセル１８はＢＬに沿って隣接したセル１７とセル２１との電荷蓄積部がスイッチを介さず直接接続される構成をとる。
【００９８】
図１１にはこの直接接続されたメモリセル１８の断面構成を示す。高信頼性領域８の隣接したセル１７，２１の電荷蓄積部を構成する電極Ａ２とＡ１は接続電極Ｄで接続されている。すなわち、通常領域９では、隣接したセル１７，２１の構造を図１２に示すように、電極Ａ２とＡ１はつながっていないのに対して、高信頼性領域８では図１１に示すように、メモリセル電極を隣接セル間で共有し、接続する構造をとる。なお、図中では電荷がＢＬに転送される経路を破線矢印で示している。
【００９９】
通常領域９が選択される場合には、電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１、Ｃ１（トランジスタ）を介してＢＬ，ＸＢＬ（ビット線）に接続され、他のセルの電荷蓄積部を構成する電極Ａ２は、拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ，ＸＢＬ（ビット線）に接続される。ただし、トランジスタは選択的にオンになり、電極Ａ１，Ａ２が同時にＢＬ，ＸＢＬに接続されることはない。
【０１００】
一方、高信頼性領域８が選択される場合には、電極Ａ１、Ｂ２は、接続電極Ｄを介して互いに接続されているので、共通の拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ，ＸＢＬに同時に接続される。
【０１０１】
次に図１０から図１２の構成での、通常領域９、及び、高信頼性領域８のデータの書き込み動作について説明する。
【０１０２】
外部から入力されたアドレスに基づいて通常領域９が選択された場合の書き込み
動作自体は、前記実施の形態１と全く同じである。
【０１０３】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、高信頼性領域８の１つのワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号とが出力される。ＣＰ＿ＨＱはＢＬに沿って隣接し接続されているセル１７，２１の電荷蓄積部を構成するセルプレートに電圧を印加するため、ＣＰ＿ＨＱ１とＣＰ＿ＨＱ２に分岐し、ＷＬ＿ＨＱとＣＰ＿ＨＱ１とＣＰ＿ＨＱ２とで、高信頼性領域８のメモリセル１８が選択される。
【０１０４】
そして外部から入力されたデータは、センスアンプ３に転送され、ＢＬを介して選択されたメモリセル１８へ書き込まれる。高信頼性領域８のメモリセル１８はＢＬに沿って隣接した２つのセル１７，２１を接続した構成をとっている。すなわちセル複数分の容量を持ったメモリセル１８に、データが書き込まれる（この時、各ＢＬ対（ＢＬ／ＸＢＬ）に接続され、同時に選択される複数のセル１７，２１には同じデータが書き込まれる）。
【０１０５】
次に図１０から図１２の構成での、通常領域９、及び、高信頼性領域８のデータの読み出し動作について説明する。
【０１０６】
外部から入力されたアドレスに基づいて通常領域９が選択された場合の読み出し動作自体は、やはり実施形態１と全く同じである。
【０１０７】
外部から入力されたアドレスに基づいて高信頼性領域８が選択された場合には、１つの高信頼性領域８のワードドライバ１３、および１つのセルプレートドライバ１４が起動され、ＷＬ＿ＨＱ信号と、ＣＰ＿ＨＱ信号が出力される。ＣＰ＿ＨＱはＢＬに沿って隣接し接続されているセル１７，２１の電荷蓄積部を構成するセルプレートに電圧を印加するため、ＣＰ＿ＨＱ１とＣＰ＿ＨＱ２に分岐し、ＷＬ＿ＨＱとＣＰ＿ＨＱ１とＣＰ＿ＨＱ２とで、高信頼性領域８のメモリセル１８が選択される。セル２１は、セル１７とＢＬを接続するスイッチトランジスタを介してＢＬに繋がるようにする為、セル２１とＢＬの間にあるスイッチトランジスタを選択するＷＬはＶＳＳ電位に設定されている。
【０１０８】
これにより、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬに複数分加算された電圧として読み出されてくる。
【０１０９】
また、容量付加スイッチ１２の制御に関しても同じである。
【０１１０】
これにより、高温熱処理によって保持データが減少した場合でも、センスアンプでデータを検知するのに必要なデータ量、すなわち読み出し電圧を確保することができる。
【０１１１】
本構成では特に、メモリセルはＢＬに沿って隣接した２つのセルを接続した構成をとっているが、メモリセルを選択するＷＬは１本でよく、複数本を駆動する必要がないことから、低消費電力化と高信頼性領域８の設置を両立できる。
【０１１２】
《発明の実施形態３の変形例》
セル１７とメモリセル１８は、上記のように接続電極Ｄで接続するのに限らず、図１３に示すように接続拡散層Ｄで接続するようにしてもよい。
【０１１３】
すなわち、同図の例では、セル１７，２１の電荷蓄積部を構成する電極Ａ１は、拡散層Ｂ１から接続拡散層Ｄを介して拡散層Ｂ２に接続されることにより電極Ａ２と接続され、共通に拡散層Ｂ２、Ｃ２（トランジスタ）を介してＢＬ，ＸＢＬに繋がるようになっている。このように接続される場合でも、複数個分相当の容量を持ったメモリセル１８が選択されることにより、保持されていたデータがそれぞれ繋がるＢＬ／ＸＢＬに複数分加算された電圧として読み出されてくる作用効果は同じである。
【０１１４】
《発明の実施形態４》
まず、本発明の第４の実施の形態の構成について説明する。
【０１１５】
図１４は、この発明の第４の実施の形態によるＦｅＲＡＭの機能ブロック構成を示している。
【０１１６】
本実施の形態は、メモリ制御回路１（アドレス入力回路を含む）、メモリ領域２、センスアンプ３、ＩＯ回路６、コラムデコーダ７を備える。
【０１１７】
メモリ領域２は、通常メモリ領域４２と高信頼性メモリ領域５２で構成される。
【０１１８】
センスアンプ３は通常メモリ領域用センスアンプ４３と高信頼性メモリ領域用センスアンプ５３で構成されている。例えば高信頼性メモリ領域用センスアンプ５３には実施の形態１、２、３で述べたのと同様、付加容量とこの付加容量をＢＬに接続するための容量付加スイッチと容量付加スイッチ選択線とを含んでいてもよい。
【０１１９】
ここでは特に、通常メモリ領域用センスアンプ４３に比べて高信頼性メモリ領域用センスアンプ５３では、増幅回路を構成するトランジスタのゲート長を長く、ゲート幅を広くし、微小電位差をより検知できる構成にしていることを特徴としている。
【０１２０】
通常メモリ領域４２は専用の通常メモリ領域用センスアンプ４３の他、通常メモリ領域用ワードドライバ４４、通常メモリ領域用セルプレートドライバ４５を備える。
【０１２１】
高信頼性メモリ領域５２は専用の高信頼性メモリ領域用センスアンプ５３の他、高信頼性メモリ領域用ワードドライバ５４、高信頼性メモリ領域用セルプレートドライバ５５を備える。
【０１２２】
メモリ制御回路１（アドレス入力回路を含む）、ＩＯ回路６、コラムデコーダ７は実施の形態１で述べた機能を有する。
【０１２３】
メモリ領域２を構成する、通常メモリ領域４２と高信頼性メモリ領域５２は、実施の形態１、２、３で述べた通常領域９と高信頼性領域８と同様に構成される。
【０１２４】
次に、本実施の形態の動作について説明する。
【０１２５】
本実施の形態におけるデータの書き込みの動作、および、読み出し動作については、実施の形態１、２、３で述べた内容となる。
【０１２６】
本構成では、特に高信頼性メモリ領域５２で、ＢＬで加算される電圧（電位差）が大きくなることに加えて、このデータを検知する高信頼性メモリ領域用センスアンプ５３の動作マージンが大きくなることから、より高いデータ保持能力が得られる。
【０１２７】
なお、高信頼性メモリ領域用センスアンプ５３には、通常メモリ領域用センスアンプ４３とは異なる電源電圧を供給する専用電源を使用することで、微小電位差をより検知できる構成もとれる。
【０１２８】
《発明の実施形態５》
以下、図面を参照して、この発明の第５の実施の形態を説明する。
【０１２９】
図１５は、この発明の第５の実施の形態による不揮発性半導体メモリ装置を用いた半導体集積回路の構成を示している。
【０１３０】
半導体集積回路は、
メモリ領域２内に高信頼性領域８と通常領域９を設置したメモリ回路６０と、
このメモリ回路６０に電源電位を供給する電源電位発生回路６１と、
コマンド発生部６２ａとアドレス発生部６２ｂとを備え、これらのメモリ回路６０と電源電位発生回路６１に、動作を指示するコマンドＣＯＭと動作先を指示するアドレス信号を供給するチップ制御回路６２から構成される。
【０１３１】
特にこのメモリ回路６０は、前記第１から第４までの実施の形態のいずれかと同様の構成を有するとともに、さらに、以下の特徴を有する。
【０１３２】
すなわち、図１６に示すように、メモリ回路６０は、データを保持するメモリセル１０，１８から読み出したデータを増幅する増幅回路１１とメモリセルへＢＬを介してデータを書き込むデータ書き込み回路６３を含むセンスアンプ３を備える。
【０１３３】
またこの増幅回路１１は電源電位ＶＤＤ２で、データ書き込み回路６３は電源電位ＶＤＤ３で動作する。
【０１３４】
メモリセル１０，１８を選択し、データを読み出す信号であるセルプレート線信号（ＣＰ信号）の最高電位は電源電位ＶＤＤ３で、その発生回路であるセルプレートドライバ１４，１６は電源電位ＶＤＤ３で動作する。
【０１３５】
メモリセルとＢＬとの間のスイッチを切替えてメモリセルを選択するための信号であるワード線信号（ＷＬ信号）の最高電位は電源電位ＶＰＰで、その発生回路であるワードドライバ１３，１５は電源電位ＶＰＰで動作する。
【０１３６】
外部からのコマンドやアドレスによって、これらセンスアンプ３、セルプレートドライバ１４，１６、ワードドライバ１３，１５を制御するメモリ制御回路１は電源電位ＶＤＤ１で動作する。
【０１３７】
以下、この構成での動作方法を示す。
【０１３８】
外部からの動作指定先が通常領域９の場合、電源電位発生回路６１にチップ制御回路６２から領域指定信号ＳＩＧ１が転送される。この場合、図１７のようにＶＤＤ１／ＶＤＤ２／ＶＤＤ３／ＶＰＰはそれぞれ通常の動作仕様電位が発せられ、メモリ回路６０の各部がこの電位で動作する。
【０１３９】
外部からの動作指定先が高信頼性領域８の場合は、電源電位発生回路６１にチップ制御回路６２から領域指定信号ＳＩＧ２が転送される。この場合、同図のようにＶＤＤ１／ＶＤＤ２／ＶＤＤ３／ＶＰＰはそれぞれ通常の動作仕様と異なる電位が発せられ、メモリ回路６０の各部がこの電位で動作する。すなわち、ＶＤＤ２は低電圧（例えば仕様最小電位、あるいは、さらに低い電位）、ＶＤＤ３とＶＰＰは高電圧（例えば仕様最高電位、あるいは、さらに高い電位）に設定され、電源電位発生回路６１からメモリ回路６０に供給される。
【０１４０】
次に、本実施の形態におけるデータの書き込みの動作について説明する。
【０１４１】
まず、チップ制御回路６２から入力されたコマンドＣＯＭとアドレスを元に、電源電位ＶＤＤ１でメモリ制御回路１が動作し、ワードドライバ４、セルプレートドライバ５の起動信号が出力される。セルプレートドライバ５は、メモリセル１０，１８の保持データを一旦読み出すため、より高い電圧をメモリセル１０，１８に印加するために高電圧で動作し、高電位のＣＰ信号が出力される。ワードドライバ４はこのメモリセル１０，１８の保持データを十分にＢＬに伝えるため高電圧で動作（ＶＤＤ２＋スイッチトランジスタの閾値電位（Ｖｔ））し、この電位を持ったＷＬ信号が出力される。これらのＷＬ信号とＣＰ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは書き込まれていたデータが電圧としてＢＬに読み出され、このＢＬに繋がったセンスアンプ３に転送される。センスアンプ３はこの電圧を増幅する際には通常より低い電位で動作する。これにより、センスアンプがよりＢＬに読み出された微小な電位を正しく検知して動作でき、センスアンプ内に保持できる。
【０１４２】
一方、外部から入力された書き込みデータはＩＯ部を介し、入力されたアドレスを元にコラムデコーダによって選択されたセンスアンプ３の増幅回路１１に転送され、先に保持されていた読み出しデータが書き換えられる。この後、この書き換えられたデータをＢＬを介してメモリセル１０，１８に転送、書き込む為に、センスアンプ３内のデータ書き込み回路６３の電源電位ＶＤＤ３を高電位にして動作する。書き込みデータは、高電位ＶＤＤ３で動作するデータ書き込み回路６３によってＢＬを介してメモリセルに転送され、先のやはり高電位であるＷＬ信号、ＣＰ信号で選択されているメモリセル１０，１８に高電位で書き込まれる。
【０１４３】
次に、本実施の形態におけるデータの読み出しの動作について説明する。
【０１４４】
チップ制御回路６２から入力されたコマンドＣＯＭとアドレスを元に、電源電位ＶＤＤ１でメモリ制御回路が動作し、ワードドライバ４、セルプレートドライバ５の起動信号が出力される。セルプレートドライバ５は、メモリセル１０，１８の保持データを一旦読み出すため、より高い電圧をメモリセル１０，１８に印加するために高電圧で操作し、高電位のＣＰ信号が出力される。ワードドライバ４はこのメモリセル１０，１８の保持データを十分にＢＬに伝えるため高電圧で動作（ＶＤＤ２＋スイッチトランジスタの閾値電位（Ｖｔ））し、この電位を持ったＷＬ信号が出力される。これらのＷＬ信号とＣＰ信号によってメモリセル１０，１８が選択される。選択されたメモリセル１０，１８からは書き込まれていたデータが電圧としてＢＬに読み出され、このＢＬに繋がったセンスアンプ３に転送される。センスアンプはこの電圧を増幅する際には通常より低い電位で動作する。これにより、センスアンプがＢＬに読み出された微小な電位を正しく検知し、保持できるようになる。
【０１４５】
次に、入力されたアドレスを元にコラムデコーダ７によってセンスアンプ３の増幅回路１１が選択される。選択された増幅回路１１は保持していた読み出しデータを電源電位ＶＤＤ１で動作するＩＯ回路に転送し、読み出しデータはＩＯ回路を介して外部に出力される。
【０１４６】
これと平行して、センスアンプ３が保持した読み出しデータを、ＢＬを介してメモリセル１０，１８に転送、再度書き込む。この再度書き込む際にも、センスアンプ３内のデータ書き込み回路６３の電源電位ＶＤＤ３を高電位にして動作させる。この再書き込みデータは、高電位ＶＤＤ３で動作するデータ書き込み回路６３によってＢＬを介してメモリセル１０，１８に転送され、先のやはり高電位であるＷＬ信号、ＣＰ信号で選択されているメモリセル１０，１８に高電位で書き込まれる。
【０１４７】
このように、読み出し、書き込み動作とも、セル印加電圧（ＶＤＤ２）を高く、読み出し動作ではセンスアンプ電圧（ＶＤＤ２）を低くするように、高信頼性領域８への動作指示時にメモリ回路６０の動作電圧を最適化することで、この領域に保持したデータの保持特性が飛躍的に向上する。
【０１４８】
ここで特に、高信頼性領域８への動作指示は、半導体集積回路での電源投入時に実施すると効果がある。
【０１４９】
高信頼性領域８には、メモリ回路６０やチップ全体の動作を規定する基本データ、また、セキュリティ認証用のデータを保持するとで、この領域を使用することの優位性が出てくる。これらのデータの持つ特異性から一度保持した後に書き替えることは少なく、また、そのデータが動作開始時に必要となる為、電源投入時に読み込むことが、より使用条件として求められてくる。
【０１５０】
この場合、チップ制御回路６２に電源電位検知機能を持たせればよい。
【０１５１】
これは、外部電源ＶＣＣの電位をモニタしてチップとして電源が投入されたかを検知し、投入時にはコマンド信号ＰＯＲをメモリ回路６０、および、電源電位発生回路６１に転送し、メモリ回路６０ではこのＰＯＲを受けて動作領域を高信頼性領域８にし、電源電位発生回路６１では電源電位ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＰＰの発生電位を、上記のようにメモリセル１８の読み出しデータ量を多く（ＢＬに出てくる電位を高く）、そして、再書き込みでも保持データ量（電荷）が多くなるように、また、センスアンプで読み出しデータをより感度良く検知できる電位に設定させる。
【０１５２】
これにより、電源投入時毎の高信頼性領域８の動作で、この領域のデータの保持特性が向上していく。
【０１５３】
なお、本明細書での実施の形態では、不揮発性半導体メモリとしてのＦｅＲＡＭを例に挙げたが、他の不揮発性メモリやＳＲＡＭ、ＤＲＡＭのような揮発性メモリにも、読み出しデータ量（電圧）の向上によるデータ保持特性の向上と回路面積削減の効果がある。
【０１５４】
また、変形例を含む各実施の形態で説明した構成要素は、論理的に可能である限り種々組み合わせてもよい。具体的には、例えば、実施の形態１で説明したような１Ｔ１Ｃ（１つのトランジスタと１つのキャパシタ）などを他の各実施の形態に適用してもよい。
【産業上の利用可能性】
【０１５５】
本発明にかかる半導体記憶装置は、例えば、デコード回路の削減による高温処理ストレスなどによるデータが消失しない領域の小面積化ができ、通常セルと同じ大きさのセルを使用することによるセル特性のばらつきを抑えることで、低消費電力化と合わせた読み出しデータ量確保によるデータ保持保証を確立できるなどの効果を有し、特に高セキュリティデータを保持する必要のある不揮発性半導体メモリ装置などの半導体記憶装置等として有用である。
【符号の説明】
【０１５６】
１      メモリ制御回路
２      メモリ領域
３      センスアンプ
４      ワードドライバ
５      セルプレートドライバ
６      ＩＯ回路
７      コラムデコーダ
８      高信頼性領域
９      通常領域
１０      メモリセル
１１      増幅回路
１２      容量付加スイッチ
１３      ワードドライバ
１４      セルプレートドライバ
１５      ワードドライバ
１６      セルプレートドライバ
１７      セル
１８      メモリセル
１９      ワードドライバ
２０      セルプレートドライバ
２１      セル
２２      容量付加スイッチ選択線
４２      通常メモリ領域
４３      通常メモリ領域用センスアンプ
４４      通常メモリ領域用ワードドライバ
４５      通常メモリ領域用セルプレートドライバ
５２      高信頼性メモリ領域
５３      高信頼性メモリ領域用センスアンプ
５４      高信頼性メモリ領域用ワードドライバ
５５      高信頼性メモリ領域用セルプレートドライバ
６０      メモリ回路
６１      電源電位発生回路
６２      チップ制御回路
６２ａ    コマンド発生部
６２ｂ    アドレス発生部
６３      データ書き込み回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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