(57)【要約】【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供する。【解決手段】高周波負性抵抗発振に伴う負性抵抗を有する能動素子１４０の主電極に接続される抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とを備え、能動素子の負性抵抗をキャンセルすることを特徴とする安定化回路および安定化回路を備える半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波負性抵抗発振に伴う負性抵抗を有する能動素子の主電極に接続される抵抗と、
前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路と
を備え、前記能動素子の負性抵抗をキャンセルすることを特徴とする安定化回路。
【請求項２】
前記高周波負性抵抗発振は、ガン発振であることを特徴とする請求項１に記載の安定化回路。
【請求項３】
前記キャパシタンスは、前記インダクタンスに隣接して配置されたことを特徴とする請求項１に記載の安定化回路。
【請求項４】
前記キャパシタンスは、前記抵抗に隣接して配置されたことを特徴とする請求項１に記載の安定化回路。
【請求項５】
前記キャパシタンスは、前記抵抗の上部に積層されて配置されたことを特徴とする請求項１に記載の安定化回路。
【請求項６】
前記キャパシタンスは、前記抵抗の下部に積層されて配置されたことを特徴とする請求項１に記載の安定化回路。
【請求項７】
前記キャパシタンスは、
第１金属層と、前記第１金属層上に配置された絶縁層と、前記絶縁層上に配置された第２金属層からなるＭＩＭキャパシタンス構造を有することを特徴とする請求項１に記載の安定化回路。
【請求項８】
前記キャパシタンスは、
第１金属層と、前記第１金属層に隣接して配置された第２金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項１に記載の安定化回路。
【請求項９】
前記能動素子は、電界効果トランジスタ、高電子移動度トランジスタ、ガンダイオード、インパットダイオード、タンネットダイオードのいずれかであることを特徴とする請求項１〜８のいずれか1項に記載の安定化回路。
【請求項１０】
高周波負性抵抗発振に伴う負性抵抗を有する能動素子と、
前記能動素子の主電極に接続された抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路と
を備え、前記安定化回路は、前記負性抵抗をキャンセルすることを特徴とする半導体装置。
【請求項１１】
前記高周波負性抵抗発振は、ガン発振であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記キャパシタンスは、前記インダクタンスに隣接して配置されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記キャパシタンスは、前記抵抗に隣接して配置されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記キャパシタンスは、前記抵抗の上部に積層されて配置されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記キャパシタンスは、前記抵抗の下部に積層されて配置されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
前記キャパシタンスは、
第１金属層と、前記第１金属層上に配置された絶縁層と、前記絶縁層上に配置された第２金属層からなるＭＩＭキャパシタンス構造を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１７】
前記キャパシタンスは、
第１金属層と、前記第１金属層に隣接して配置された第２金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１８】
前記能動素子の他方の主電極に接続されたソースインダクタンスを備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１９】
前記能動素子は、電界効果トランジスタ、高電子移動度トランジスタ、ガンダイオード、インパットダイオード、タンネットダイオードのいずれかであることを特徴とする請求項１０〜１８のいずれか1項に記載の半導体装置。
【請求項２０】
前記能動素子は、
基板と、
前記基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極に接続されたヴィアホールと
を備える電界効果トランジスタであることを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定化回路および安定化回路を備える半導体装置に関し、特にガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓＭＥＳＦＥＴ（Gallium Arsenide Metal Semiconductor Field Effect Transistor）、ＧａＡｓｐＨＥＭＴ(Gallium Arsenide p channel High Electron Mobility Transistor)、ＩｎＰＨＥＭＴ(Indium Phosphide High Electron Mobility Transistor)などのＩＩＩ−Ｖ族化合物半導体を適用するトランジスタおよび増幅回路は、ガン発振（Gunn Oscillation）として知られるドレイン側出力に現れる負性抵抗に基づく高周波発振の影響を受けることがある。このようなガン発振は、マイクロ波およびミリ波発振源して適用可能であるが、電力増幅器の安定的かつ高効率の動作にとっては、望ましくない現象である。
【０００３】
このようなガン発振を抑制するための従来例に係る安定化回路の模式的平面パターン構成は、図１８に示すように表される。また、図１８に対応する回路構成は、図１９に示すように表される（例えば、特許文献１参照。）。
【０００４】
特許文献１においては、図１８〜図１９に示すように、抵抗ＲとインダクタンスＬからなる並列回路を安定化回路１１０として、ＦＥＴ１４０のドレインと出力端子１６０との間に接続している。
【０００５】
しかしながら、抵抗ＲとインダクタンスＬからなる並列回路を安定化回路１１０として用いることは、ＦＥＴ１４０のドレイン側出力に現れる負性抵抗を除去し、負性抵抗に基づくガン発振の影響を抑制する上では、有効な方法ではない。
【０００６】
インダクタンスＬは、高周波信号に対しては、短絡とはならず、むしろＲＦチョークとして動作するからである。
【０００７】
インダクタンスＬの値は、ガン発振のような高周波発振周波数に対しては、むしろ非常に小さな値をとるべきである。特許文献１において開示されたようなＲＬ並列回路を安定化回路として、ＦＥＴ１４０のドレインと出力端子１６０との間に接続したとしても、ガン発振に伴う負性抵抗を充分にキャンセルするために望ましい正の抵抗値を得ることは難しい。
【特許文献１】米国特許出願公開第２００８／０００７３５７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明の一態様によれば、高周波負性抵抗発振に伴う負性抵抗を有する能動素子の主電極に接続される抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とを備え、前記能動素子の負性抵抗をキャンセルする安定化回路が提供される。
【００１０】
本発明の他の態様によれば、高周波負性抵抗発振に伴う負性抵抗を有する能動素子と、前記能動素子の主電極に接続された抵抗と、前記抵抗に並列に接続され、前記高周波負性抵抗発振の発振周波数に同調するインダクタンスとキャパシタンスからなるタンク回路とからなる安定化回路とを備え、前記安定化回路は、前記負性抵抗をキャンセルする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
[第１の実施の形態]
（安定化回路）
第１の実施の形態に係る安定化回路１２０は、図１に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子１４０の主電極に接続される抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数Ｆoscに同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とを備える。第１の実施の形態に係る安定化回路１２０は、能動素子１４０の負性抵抗をキャンセルする。
【００１５】
ここで、高周波負性抵抗発振は、例えば、ガン発振である。
【００１６】
ガン発振の発振周波数Ｆoscで共振するＬＣ並列回路によって、無限大のリアクタンスを提供することができることから、能動素子１４０の主電極には、正の抵抗値を与えることが可能となる。
【００１７】
これによって、第１の実施の形態に係る安定化回路１２０は、ガン発振の発振周波数Ｆoscにおける負性抵抗を除去して、ガン発振を抑制することができる。
【００１８】
ＲＬ並列回路に対して、キャパシタンスＣを並列に追加することによって、所望のインダクタンスＬの値を得るための自由度が増大する。
【００１９】
このように、能動素子１４０の主電極と出力端子１６０との間にＲＬＣ並列回路を接続して、高周波ガン発振を抑制することができる。
【００２０】
ＬＣタンク回路をガン発振周波数Ｆoscと同調するように設定することによって、ガン発振に伴う負性抵抗をキャンセルし、能動素子１４０の主電極には、正の抵抗値を与えることができると同時に、キャパシタンスＣは、所望の信号周波数に対して、ショートとなる。
【００２１】
ここで、能動素子１４０は、ＦＥＴ、ＨＥＭＴ、ガンダイオード(Gunn Diode)、インパットダイオード(IMPATT Diode)、タンネットダイオード(TUNNETT Diode)のいずれかで構成されていてもよい。
【００２２】
さらに具体的には、能動素子１４０は、ＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＥＭＴ、ＩｎＰＨＥＭＴなどで構成されていてもよい。
【００２３】
例えば、ＦＥＴにおいて、ガン発振のような発振現象は、ドレインに現れる負性抵抗効果によって発生する。
【００２４】
この負性抵抗効果をキャンセルするためのひとつの方策は、この負性抵抗に対して正の抵抗を追加することである。そのため、ＦＥＴのドレインには、ＲＬＣ並列回路を接続する。ＲＬＣ並列回路において、ガン発振の発振周波数Ｆoscに同調するように設定されたＬＣ並列回路は、無限大のインピーダンスを発生し、ＲＦ高周波に対してオープンとなり、結果として正の抵抗Ｒのみが現れる。
【００２５】
（平面パターン構成）
第１の実施の形態に係る安定化回路１２０の模式的平面パターン構成は、図２に示すように、図１に示すＦＥＴ１４０のドレイン端子電極Ｄと出力ＯＵＴとの間において、薄膜抵抗などで形成された抵抗Ｒと、抵抗Ｒに並列に接続されたインダクタンスＬと、さらにこれらのＲＬ回路に並列に接続され、抵抗Ｒの上部に形成されたキャパシタンスＣとを有する。
【００２６】
キャパシタンスＣは、図２に示すように、インダクタンスＬに隣接して配置されていてもよい。
【００２７】
また、キャパシタンスＣは、図２に示すように、抵抗Ｒの上部に積層化されて配置されていてもよい。或いはまた、キャパシタンスＣは、抵抗Ｒの下部に積層されて配置されていてもよい。
【００２８】
或いはまた、キャパシタンスＣは、図２に示すように、第１金属パターン３４と、第１金属パターン３４に隣接して配置された第２金属パターン３６からなるインターディジタルキャパシタンス構造を備えていてもよい。
【００２９】
インダクタンスＬは、電極配線により形成されていてもよい。
【００３０】
（半導体装置）
第１の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図１に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子１４０と、能動素子１４０の主電極に接続された抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数Ｆoscに同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とからなる安定化回路１２０とを備える。安定化回路１２０は、上述の通り、負性抵抗をキャンセルする。
【００３１】
（ＦＥＴの構成）
第１の実施の形態に係る安定化回路を備えるＦＥＴ１４０の模式的平面パターン構成は、図３に示すように、基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備える。
【００３２】
基板１０上において、ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガーを有し、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図３に示すように、活性領域ＡＡを形成する。
【００３３】
図３の例では、一方の端にゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５が配置され、他方の端にドレイン端子電極Ｄが配置される。
【００３４】
基板１０の表面近傍において、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡが形成される。
【００３５】
図３の例では、活性領域ＡＡ近傍のソース端子電極Ｓ１，Ｓ２，…，Ｓ５において、基板１０の裏面からビア（ＶＩＡ）ホールＳＣ１，ＳＣ２，…，ＳＣ５が形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
【００３６】
尚、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Ｄも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【００３７】
また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【００３８】
第１の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【００３９】
[第２の実施の形態]
第２の実施の形態に係る安定化回路１２０の模式的平面パターン構成は、図４に示すように、図１に示すＦＥＴ１４０のドレイン端子電極Ｄと出力ＯＵＴとの間において、薄膜抵抗などで形成された抵抗Ｒと、抵抗Ｒに並列に接続されたインダクタンスＬと、さらにこれらのＲＬ回路に並列に接続され、抵抗Ｒに隣接して配置されたキャパシタンスＣとを有する。
【００４０】
キャパシタンスＣは、図４に示すように、第１金属パターン３４と、第１金属パターン３４に隣接して配置された第２金属パターン３６からなるインターディジタルキャパシタンス構造を備えている。
【００４１】
インダクタンスＬは、電極配線により形成されていてもよい。
【００４２】
第２の実施の形態に係る安定化回路１２０のインターディジタルキャパシタンス構造は、例えば、図５に示すように、基板１０と、基板上に配置された絶縁層３２と、絶縁層３２上に配置された第１金属パターン３４と、第１金属パターン３４に隣接して絶縁層３２上に配置された第２金属パターン３６からなる。第１金属パターン３４および第２金属パターン３６は、例えば、アルミニウム（Ａｌ）で形成され、絶縁層３２は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。なお、第１金属パターン３４と第２金属パターン３６の間は、空隙であっても良く、或いはＳｉＯ2などの絶縁層が充填されていてもよい。
【００４３】
また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【００４４】
第２の実施の形態に係る安定化回路１２０を備える半導体装置の回路構成は、図１と同様であるため、説明は省略する。
【００４５】
また、第２の実施の形態に係る安定化回路を備えるＦＥＴの模式的平面パターン構成は、図３と同様であるため、説明は省略する。
【００４６】
第２の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【００４７】
[第３の実施の形態]
（半導体装置）
第３の実施の形態においては、図６に示すように、能動素子１４０の他方の主電極に接続されたソースインダクタンスＬｓを備える。
【００４８】
第３の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図６に示すように、高周波負性抵抗発振に伴う負性抵抗を有する能動素子１４０と、能動素子１４０の一方の主電極に接続された抵抗Ｒと，抵抗Ｒに並列に接続され，高周波負性抵抗発振の発振周波数Ｆoscに同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とからなる安定化回路１２０と、能動素子１４０の他方の主電極に接続されたソースインダクタンスＬｓとを備える。安定化回路１２０は、負性抵抗をキャンセルする点は、第１の実施の形態と同様である。
【００４９】
第３の実施の形態において、ソースインダクタンスＬｓは、能動素子１４０のソースと接地電位との間に接続されている。安定化回路１２０に加えて、ソースインダクタンスＬｓを能動素子１４０のソースと接地電位との間に接続することによって、さらにガン発振などの高周波発振を抑制することができる。Ｌｓの値としては、例えば、約０．１ｎＨ〜０．５ｎＨ程度である。
【００５０】
第３の実施の形態においても、図２に示された第１の実施の形態に係る安定化回路１２０或いは図４に示された第２の実施の形態に係る安定化回路１２０と同様の平面パターン構成を適用可能である。
【００５１】
また、第３の実施の形態においても、ＦＥＴ１４０の模式的平面パターン構成は、図３と同様であるため、説明は省略する。
【００５２】
第３の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供することができる。
【００５３】
[第４の実施の形態]
（安定化回路）
第４の実施の形態に係る安定化回路１２０の回路構成は、図１に示される第１の実施の形態と同様である。このため、安定化回路１２０の説明は省略する。
【００５４】
（平面パターン構成）
第４実施の形態に係る安定化回路１２０の模式的平面パターン構成は、図７示すように、図１に示すＦＥＴ１４０のドレイン端子電極Ｄと出力ＯＵＴとの間において、薄膜抵抗などで形成された抵抗Ｒと、抵抗Ｒに並列に接続されたインダクタンスＬと、さらにこれらのＲＬ回路に並列に接続され、抵抗Ｒに隣接して配置されたキャパシタンスＣとを有する。
【００５５】
第４の実施の形態に係る安定化回路１２０の抵抗Ｒの模式的断面構造は、図８に示すように、基板１０と、基板１０上に配置された抵抗膜１８と、基板１０上に配置された窒化膜等で形成された絶縁膜１２と、絶縁膜１２上に配置され、抵抗膜１８とそれぞれコンタクトを取るための金属コンタクト層１４ａおよび１４ｂと、金属コンタクト層１４ａおよび１４ｂにそれぞれ接続された金属層１６ａおよび１６ｂとを備える。絶縁膜１２は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。
【００５６】
金属コンタクト層１４ａおよび１４ｂは、例えば、ポリシリコン層で形成され、金属層１６ａおよび１６ｂは、例えば、Ａｌで形成されている。
【００５７】
第４の実施の形態に係る安定化回路１２０のＭＩＭキャパシタンスの構成は、図９に示すように、基板１０と、基板１０上に配置された第３金属パターン４０と、基板１０および第３金属パターン４０上に配置された絶縁層３２と、絶縁層３２上に配置された金属コンタクト層１４と、金属コンタクト層１４上に配置された金属層１６とを備える。ＭＩＭキャパシタンス構造は、第３金属パターン４０／絶縁層３２／金属コンタクト層１４および金属層１６から形成されている。
【００５８】
インダクタンスＬは、電極配線により形成されていてもよい。
【００５９】
また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【００６０】
第４の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図１と同様に表されるため、説明は省略する。
【００６１】
（ＦＥＴの構成）
第４の実施の形態に係る安定化回路を備えるＦＥＴ１５０の模式的平面パターン構成は、図７に示すように、基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、基板上に配置され、ゲート電極、ソース電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびソース端子電極Ｓと、基板上に配置され、ドレイン電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより形成したドレイン端子電極Ｄとを備える。
【００６２】
第４の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【００６３】
[第５の実施の形態]
（安定化回路）
第５の実施の形態に係る安定化回路１２０の回路構成は、図１に示される第１の実施の形態と同様である。このため、安定化回路１２０の説明は省略する。
【００６４】
（平面パターン構成）
第５の実施の形態に係る安定化回路１２０の模式的平面パターン構成は、図１０示すように、図１に示すＦＥＴ１４０のドレイン端子電極Ｄと出力ＯＵＴとの間において、薄膜抵抗などで形成された抵抗Ｒと、抵抗Ｒに並列に接続されたインダクタンスＬと、さらにこれらのＲＬ回路に並列に接続され、抵抗Ｒに隣接して配置されたキャパシタンスＣとを有する。
【００６５】
キャパシタンスＣは、図１０に示すように、インターディジタルキャパシタンス構造を備えている。
【００６６】
インダクタンスＬは、電極配線により形成されていてもよい。
【００６７】
第２の実施の形態に係る安定化回路１２０のインターディジタルキャパシタンス構造は、例えば、図５と同様に形成することができる。
【００６８】
また、第５の実施の形態に係る安定化回路を備えるＦＥＴの模式的平面パターン構成は、図７と同様であるため、説明は省略する。
【００６９】
また、第５の実施の形態に係る安定化回路を備える半導体装置の回路構成は、図１と同様に表されるため、説明は省略する。
【００７０】
第５の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができる。
【００７１】
（シミュレーション結果）
―５０Ω終端抵抗―
安定化回路を備える半導体装置において、５０Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例を図１１に示す。縦軸は、ＳパラメータＳ（２，１）のｄＢ表示であり、横軸は周波数ｆ（ＧＨｚ）を表す。図１１から明らかなように、約７０ＧＨｚにおいて、発振周波数のピークが得られている。シミュレーション結果によれば、７０ＧＨｚにおけるＳ（２，１）＝０．９１５ｄＢ、１０ＧＨｚにおけるＳ（２，１）＝−０．８２８ｄＢである。ＦＥＴのドレインにおいて負性抵抗に基づく高周波発振が現れており、ドレインに現れる負性抵抗値は、約−１０Ω程度である。７０ＧＨｚにおいて、Ｓ（２，１）＞０ｄＢであり、ゲインを示している。
【００７２】
―抵抗Ｒ―
安定化回路を備える半導体装置において、安定化回路として、抵抗Ｒ＝１０Ωを接続し、５０Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図１２に示す。シミュレーション結果によれば、７０ＧＨｚにおけるＳ（２，１）＝−２．８９３×１０-15ｄＢ、１０ＧＨｚにおけるＳ（２，１）＝−１．５８４ｄＢである。
【００７３】
ここで、７０ＧＨｚにおける高周波発振を抑制するために、ＦＥＴのドレインに対して、正の抵抗Ｒ＝１０Ωを接続して、ドレインに現れる負性抵抗値（約−１０Ω程度）をキャンセルしたとしても、１０ＧＨｚにおいて、ＦＥＴのゲインが低下し、出力電力が低下する。
【００７４】
―ＲＬＣ並列回路―
安定化回路を備える半導体装置において、安定化回路として、抵抗Ｒ、インダクタンスＬおよびキャパシタンスＣの並列回路を接続し、５０Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図１３に示す。シミュレーション結果によれば、７０ＧＨｚにおけるＳ（２，１）＝５．３５２×１０-7ｄＢ、１０ＧＨｚにおけるＳ（２，１）＝−０．９０９ｄＢである。７０ＧＨｚにおいてのみ正の抵抗値を得るために、インダクタンスＬとキャパシタンスＣのＬＣ並列回路を使用し、さらに、インダクタンスＬとしては小さな値を有するものを選択する自由度を保持することで、約１０ＧＨｚにおける信号周波数を導通可能となる。ここで、例えば、Ｒ＝１０Ω、Ｌ＝０．０５１６ｎＨ、Ｃ＝０．１ｐＦからなるＲＬＣ並列回路を安定化回路として適用している。
【００７５】
ガン発振の発振周波数Ｆoscで共振するＬＣ並列回路によって、無限大のリアクタンスを提供することができることから、ＦＥＴのドレインには、正の抵抗値を与えることが可能となる。正の抵抗Ｒ＝１０Ωによって、ガン発振の発振周波数Ｆoscにおける負性抵抗を除去して、ガン発振を抑制することができる。ＲＬ並列回路に対して、キャパシタンスＣを並列に追加することによって、所望のインダクタンスＬの値を得るための自由度が増大する。ＬＣタンク回路をガン発振の発振周波数Ｆoscと同調するように設定することによって、ガン発振に伴う負性抵抗をキャンセルし、正の抵抗値を与えることができると同時に、キャパシタンスＣは、所望の信号周波数に対して、ショートとなる。
【００７６】
―ＲＬ並列回路―
安定化回路を備える半導体装置において、安定化回路として、抵抗ＲとインダクタンスＬの並列回路を接続し、５０Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例を図１４に示す。シミュレーション結果によれば、７０ＧＨｚにおけるＳ（２，１）＝４．２６４×１０-4ｄＢ、１０ＧＨｚにおけるＳ（２，１）＝−１．５６６ｄＢである。ここで、Ｒ＝１０Ω、Ｌ＝１ｎＨとしている。
【００７７】
安定化回路を備える半導体装置において、安定化回路として、抵抗ＲとインダクタンスＬの並列回路を接続し、５０Ω終端抵抗を出力端に接続した場合の別のシミュレーション結果の一例を図１４に示す。シミュレーション結果によれば、７０ＧＨｚにおけるＳ（２，１）＝０．１４４ｄＢ、１０ＧＨｚにおけるＳ（２，１）＝−０．９０１ｄＢである。ここで、Ｒ＝１０Ω、Ｌ＝０．０５ｎＨとしている。大きな値のインダクタンスＬは、７０ＧＨｚにおいてはオープンとして働き、正の抵抗値を与えるが、同時に１０ＧＨｚにおいては、インピーダンスを発生するため、トランジスタのゲインが低下する。一方、小さな値のインダクタンスＬに対しては、１０ＧＨｚの信号周波数は、充分に導通可能となるが、７０ＧＨｚにおいては、小さな値のインダクタンスＬでは、正の抵抗値を与えるには実効的な値ではない。
【００７８】
以上のシミュレーションの結果より、安定化回路として、ＲＬＣ並列回路を接続することによって、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路および安定化回路を備える半導体装置を提供することができることがわかる。
【００７９】
[その他の実施の形態]
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００８０】
なお、本発明の安定化回路を備える半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００８２】
本発明の安定化回路および安定化回路を備える半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態に係る安定化回路および安定化回路を備える半導体装置の回路構成図。
【図２】本発明の第１の実施の形態に係る安定化回路の模式的平面パターン構成図。
【図３】本発明の第１の実施の形態に係る安定化回路を備えるＦＥＴの模式的平面パターン構成図。
【図４】本発明の第２の実施の形態に係る安定化回路の模式的平面パターン構成図。
【図５】本発明の第２の実施の形態に係る安定化回路のインターディジタルキャパシタンスの構成を表す模式的鳥瞰図。
【図６】本発明の第３の実施の形態に係る安定化回路および安定化回路を備える半導体装置の回路構成図。
【図７】本発明の第４の実施の形態に係る安定化回路および安定化回路を備える半導体装置の模式的平面パターン構成図。
【図８】本発明の第４の実施の形態に係る安定化回路の抵抗の構成を表す模式的断面構造図。
【図９】本発明の第４の実施の形態に係る安定化回路のＭＩＭキャパシタンスの構成を表す模式的断面構造図。
【図１０】本発明の第５の実施の形態に係る安定化回路および安定化回路を備える半導体装置の模式的平面パターン構成図。
【図１１】本発明の安定化回路を備える半導体装置において、５０Ω終端抵抗のみを出力端に接続した場合のシミュレーション結果の一例。
【図１２】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗Ｒを接続し、５０Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図１３】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗Ｒ、インダクタンスＬおよびキャパシタンスＣの並列回路を接続し、５０Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図１４】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗ＲとインダクタンスＬの並列回路を接続し、５０Ω終端抵抗を出力端に接続した場合のシミュレーション結果の一例。
【図１５】本発明の安定化回路を備える半導体装置において、安定化回路として、抵抗ＲとインダクタンスＬの並列回路を接続し、５０Ω終端抵抗を出力端に接続した場合の別のシミュレーション結果の一例。
【図１６】従来例の安定化回路の模式的平面パターン構成図。
【図１７】図１６に対応する回路構成図。
【符号の説明】
【００８４】
１０…基板（半導体基板、半絶縁性基板ＳＩ）
１２，３２…絶縁層
１４，１４ａ，１４ｂ…金属コンタクト層
１６ａ，１６ｂ…金属層
１８…抵抗膜
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
３４…第１金属パターン
３６…第２金属パターン
４０…第３金属パターン
１１０…ＲＬ並列回路
１２０…ＲＬＣ並列回路
１４０，１５０…能動素子（ＦＥＴ）
１６０…出力端子
Ｓ１，Ｓ２，…，Ｓ１３…ソース端子電極
Ｄ…ドレイン端子電極
Ｇ１，Ｇ２，…，Ｇ６…ゲート端子電極
ＳＣ１，ＳＣ２，…，ＳＣ１３…ＶＩＡホール
Ｒ…抵抗
Ｌ…インダクタンス
Ｃ…キャパシタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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