(57)【要約】【課題】既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバ間の伝送レートの増大に対応することができ、且つタイミングコントローラが出力する制御信号の数を削減可能な映像データ伝送システムを提供する【解決手段】入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラ１０１と、中継器１０７と、ソースドライバ１０２と、ゲートドライバ１０３とを備え、タイミングコントローラ１０１と中継器１０７とがＣＤＲ伝送ラインで接続され、中継器１０７とソースドライバ１０２及びゲートドライバ１０３とはバス接続又は１対１接続であり、映像データと表示手段を駆動する制御情報とが重畳されてＣＤＲ伝送ラインで伝送される。タイミングコントローラ１０１は映像データを圧縮して中継器１０７に出力し、中継器１０７は受け取った圧縮データを伸張してソースドライバ１０２に出力する。【選択図】図１
2010096951.tif 000002
【特許請求の範囲】
【請求項１】
入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、ソースドライバと、ゲートドライバとを備え、
前記タイミングコントローラと前記中継器とがＣＤＲ伝送ラインで接続され、前記中継器と前記ソースドライバ間の映像データはバス接続又は１対１で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記ＣＤＲ伝送ラインで伝送されることを特徴とするデータ伝送システム。
【請求項２】
前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する請求項１記載のデータ伝送システム。
【請求項３】
入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、
前記映像データを伝送ラインの数に応じて分割する分割手段と、
前記分割された映像データと前記制御情報とを重畳する重畳手段と、
前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換手段と、
前記シリアル変換された映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、
前記中継器は、
前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信手段と、
前記受信された映像データ及び制御情報からクロックを再生するクロック再生手段と、
前記受信された映像データ及び制御情報をパラレル変換するパラレル変換手段と、
前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離手段と、
前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像データに結合する結合手段と、
前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、
前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、
前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、
前記ソースドライバと前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送することを特徴とする映像データ伝送システム。
【請求項４】
入力された映像データを表示手段に伝送する映像データ伝送システムであって、
タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバとを備え、
前記タイミングコントローラは、
前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、
前記映像データを圧縮する圧縮手段と、
前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割手段と、
前記分割された圧縮映像データと前記制御情報とを重畳する重畳手段と、
前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、
前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換手段と、
前記シリアル変換された圧縮映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、
前記中継器は、
前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信手段と、
前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生手段と、
前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換手段と、
前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、
前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離手段と、
前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合手段と、
前記結合された圧縮映像データを伸張する伸張手段と、
前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、
前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、
前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、
前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、
前記ソースドライバと前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送することを特徴とする映像データ伝送システム。
【請求項５】
前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮する請求項４に記載の映像データ伝送システム。
【請求項６】
前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式である請求項３乃至５のいずれか１項に記載の映像データ伝送システム。
【請求項７】
前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式である請求項３乃至５のいずれか１項に記載の映像データ伝送システム。
【請求項８】
入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成ステップと、
前記タイミングコントローラにおいて、前記映像データを伝送ラインの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された映像データと前記制御情報とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された映像データ及び制御情報を、中継器に１対１接続で伝送する伝送ステップと、
前記中継器において、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信ステップと、
前記中継器において、前記受信された映像データ及び制御情報からクロックを再生するクロック再生ステップと、
前記中継器において、前記受信された映像データ及び制御情報をパラレル変換するパラレル変換ステップと、
前記中継器において、前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記中継器において、前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離ステップと、
前記中継器において、前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像信号に結合する結合ステップと、
前記中継器において、前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割ステップと、
前記中継器において、前記分割ステップで分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバと、ゲートドライバと、表示手段を駆動するための制御信号を生成し、出力する制御信号生成ステップと、
前記ソースドライバと前記ゲートドライバにおいて、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送するステップを含むことを特徴とする映像データ伝送方法。
【請求項９】
入力された映像データを表示手段に伝送する映像データ伝送方法であって、
タイミングコントローラにおいて、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成ステップと、
前記タイミングコントローラにおいて、前記映像データを圧縮する圧縮ステップと、
前記タイミングコントローラにおいて、前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割ステップと、
前記タイミングコントローラにおいて、前記分割された圧縮映像データと前記制御情報とを重畳する重畳ステップと、
前記タイミングコントローラにおいて、前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換ステップと、
前記タイミングコントローラにおいて、前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換ステップと、
前記タイミングコントローラにおいて、前記シリアル変換された圧縮映像データ及び制御情報を、中継器に１対１接続で伝送する伝送ステップと、
前記中継器において、前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信ステップと、
前記中継器において、前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生ステップと、
前記中継器において、前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換ステップと、
前記中継器において、前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換ステップにおいて行ったビット変換の逆変換を行う逆ビット変換ステップと、
前記中継器において、前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離ステップと、
前記中継器において、前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合ステップと、
前記中継器において、前記結合された圧縮映像データを伸張する伸張ステップと、
前記中継器において、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割ステップと、
前記中継器において、前記分割ステップで分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成ステップと、
前記中継器において、前記分離された制御情報から、前記ソースドライバと、ゲートドライバと、表示手段を駆動するための制御信号を生成し、出力する制御信号生成ステップと、
前記ソースドライバと前記ゲートドライバにおいて、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送するステップを含むことを特徴とする映像データ伝送方法。
【請求項１０】
前記圧縮ステップにおいて、ＤＰＣＭ圧縮によって前記映像データを圧縮する請求項９に記載の映像データ伝送方法。
【請求項１１】
前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式である請求項８乃至１０のいずれか１項に記載の映像データ伝送方法。
【請求項１２】
前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式である請求項８乃至１０のいずれか１項に記載の映像データ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラットパネルディスプレイ技術に関し、例えば、映像データ及び制御情報を表示手段に伝送する映像データ伝送システムおよび映像データ伝送方法に関する。
【背景技術】
【０００２】
液晶パネルにおける映像データ伝送システムとして、バス形式を用いたＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）や、ｍｉｎｉ−ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等が提案され、利用されている。
図１０は、従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来のバス形式を用いた映像データ伝送システムは、タイミングコントローラ１００１と、複数のソースドライバ１００２と、複数のゲートドライバ１００３とを備える。
ここで、タイミングコントローラ１００１はコントロール基板１００４上に配置され、ソースドライバ１００２は、半数ずつ左右のソースドライバ基板１００５に分けて配置される。
タイミングコントローラ１００１は、バックエンド（図示せず）から入力された同期信号をもとに液晶パネル１０００を駆動するための制御信号を生成すると共に、入力された映像データをライン方向に左右２分割し、左右それぞれのソースドライバ基板１００５を介して各ソースドライバ１００２に供給する。
ソースドライバ基板が左右２枚に分割されている理由は、基板の製造コスト等の問題から基板の長さは６０ｃｍ程度が限界とされているためである。通常、ソースドライバ基板は、２６〜５０インチ程度までのパネルでは２分割、それ以上のサイズのパネルでは２分割又はそれ以上に分割する必要がある。
コントロール基板１００４とソースドライバ基板１００５は、一般的に別基板となっており、比較的信号線も多いため、信号線の接続はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）が用いられることが多い。
ソースドライバ１００２に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等がある。また、ゲートドライバ１００３に供給するＧＣＫ（ゲートドライバ用クロック）、ＧＳＰ（ゲートスタートパルス）等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板１００５上の複数のソースドライバ１００２に、映像データはバス形式で、スタートパルスはカスケード接続で、ラッチ信号及びクロックはマルチドロップで接続されている。
ソースドライバ基板１００５上の最初のソースドライバ１００２は、タイミングコントローラ１００１から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１００２に供給する。
このように、映像データは次々にそれぞれのソースドライバ１００２にサンプリングされる。すべてのソースドライバ１００２が映像データをサンプリングした後、ソースドライバ１００２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１００３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１０００に表示される。
ここで映像データは、ＲＧＢ各８ｂｉｔのデータで、図１２に示すように、ＲＧＢそれぞれ４ペア（計１２ペア）の差動信号線に分割され、各ソースドライバ１００２にマルチドロップ接続されているクロックの立ち上がりと立ち下りの両方のエッジで転送される。
【０００３】
また、特許文献１に記載されているように、１対１接続でソースドライバに映像データを伝送する方式も提案されている。
図１１は、従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。この従来の１対１接続を用いた映像データ伝送システムは、タイミングコントローラ１１０１と、複数のソースドライバ１１０２と、複数のゲートドライバ１１０３とを備える。
ここで、タイミングコントローラ１１０１はコントロール基板１１０４上に配置され、ソースドライバ１１０２は、半数ずつ左右のソースドライバ基板１１０５に分けて配置される。
タイミングコントローラ１１０１は、バックエンド（図示せず）から供給された同期信号をもとに液晶パネル１１００を駆動するための制御信号を生成すると共に、入力された映像データをライン方向にソースドライバ１１０２の数分に分割し、ソースドライバ基板１１０５を介して各ソースドライバ１１０２に供給する。
ソースドライバ１１０２に供給する信号は、映像データの他に、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等がある。また、ゲートドライバ１１０３に供給するＧＣＫ（ゲートドライバ用クロック）、ＧＳＰ（ゲートスタートパルス）等のゲート系制御信号もソースドライバ基板経由で供給される。
ソースドライバ基板１１０５上の複数のソースドライバ１１０２に、映像データはバス形式で、スタートパルス及びクロックはマルチドロップで接続されている。
ソースドライバ１１０２は、タイミングコントローラ１１０１から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１１０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１１００に表示される。
ここで映像データは、各ソースドライバ１１０２に１ペアもしくは複数ペアの差動信号線に分割され、各ソースドライバ１１０２にマルチドロップ接続されているクロックの立ち上がりと立ち下がりの両方のエッジで転送される。
【０００４】
また、先行する特許出願（特願２００８−４４１８２号）に開示されているように、タイミングコントローラとソースドライバ間に受信バッファを設け、タイミングコントローラと受信バッファ間をＣＤＲ伝送ラインで接続し、映像データとソースドライバに対する制御信号を受信バッファ経由で伝送する方式も提案されている。
【特許文献１】特開２０００−１５５５５２号公報
【特許文献２】特開２００５−１８９８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
タイミングコントローラから出力される映像データの総ビットレートは、映像信号の画素数、フレーム周波数、色深度によって決定される。
例えば、フルＨＤ（１９２０×１０８０画素）、フレーム周波数６０Ｈｚ、色深度８ビットの場合、ＲＧＢのデータを伝送するには、１９２０×１０８０×６０×３×８＝２．９８６Ｇｂｐｓ（約３Ｇｂｐｓ）の伝送レートを必要とする。
【０００６】
また、最近では、フレーム周波数を１２０Ｈｚとした倍速駆動、色深度の増加（例えば１２ｂｉｔ化）、さらには、画素数をフルＨＤの縦横約２倍にした４Ｋ２Ｋ等が提案されてきており、必要な伝送レートは増加する一方である。
例えば、フルＨＤ、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの場合、タイミングコントローラから出力される映像データの総ビットレートは、上記の例の３倍の９Ｇｂｐｓ、画素数を４Ｋ２Ｋにした場合は１２倍の約３６Ｇｂｐｓの伝送レートを必要とする。
このように必要な伝送レートが増大すると、従来のバス接続方式では、伝送するクロック周波数を上げるか、差動信号線の数を増やす必要があるが、クロック周波数を上げていくと、クロックとデータ間のスキューマージンが厳しくなってきて、受信側で正しくデータを受け取れなくなる可能性がある。
また、信号線の増加は、配線数増加によるコストアップ、及びＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波障害）増加の原因になる。
また、１対１接続において、例えば、液晶駆動出力端子が７２０ピン（ＲＧＢで１画素とすると２４０画素分）のソースドライバを用いると、フルＨＤで８個、４Ｋ２Ｋで１６個のソースドライバを必要とし、フレーム周波数１２０Ｈｚ、色深度１２ｂｉｔの映像データを転送する場合、各ソースドライバに対し、フルＨＤで約１．１２５Ｇｂｐｓ（９Ｇｂｐｓ／８）、４Ｋ２Ｋで約２．２５Ｇｂｐｓ（３６／１６）の伝送レートが必要となる。
従来のクロックを別に伝送する方式では、差動信号線１ペアあたり約１Ｇｂｐｓの伝送レートが限界とされており、１対１接続においても１つのソースドライバに複数ペアの差動信号線を接続する必要があり、信号線の増加は避けられない。
また、従来のバス接続及び１対１接続及び先行する特許出願（特願２００８−４４１８２号）に記載の映像データ伝送システムでは、ソースドライバに対する制御信号の一部、及びゲートドライバに対する制御信号等は、差動信号線とは別の信号として接続するため、その分の信号線も必要となる。
【０００７】
本発明は、このような実情を鑑みて成されたものであり、既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応しつつ、信号線数を削減することができる映像データ伝送システムを提供するものである。
【課題を解決するための手段】
【０００８】
本発明は、入力された映像データを表示手段に伝送する映像データ伝送システムであって、タイミングコントローラと、中継器と、ソースドライバと、ゲートドライバとを備え、前記タイミングコントローラと前記中継器とがＣＤＲ伝送ラインで接続され、
前記中継器と前記ソースドライバ間の映像データはバス接続又は１対１で接続され、前記映像データと、前記ソースドライバ及び前記ゲートドライバが前記表示手段を駆動する制御情報とが重畳されて、前記ＣＤＲ伝送ラインで伝送されるデータ伝送システムである。前記タイミングコントローラは映像データを圧縮して前記中継器に出力し、前記中継器は受け取った圧縮データを伸張して前記ソースドライバに出力する。
【０００９】
そして、本発明の映像データ伝送システムは、入力された映像データを表示手段に伝送、表示する映像データ伝送システムであって、タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバと、表示手段とを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、前記映像データを伝送ラインの数に応じて分割する分割手段と、前記分割された映像データと前記制御情報とを重畳する重畳手段と、前記重畳された映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された映像データ及び制御情報をシリアル変換するシリアル変換手段と、前記シリアル変換された映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、前記中継器は、前記タイミングコントローラから伝送される前記シリアル変換された映像データ及び制御情報を受信する受信手段と、前記受信された映像データ及び制御情報からクロックを再生するクロック再生手段と、前記受信された映像データ及び制御情報をパラレル変換するパラレル変換手段と、前記パラレル変換された映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された映像データ及び制御情報を、映像データと制御情報とに分離する制御情報分離手段と、前記分離された映像データを伝送ラインの数に分割されている状態から一つ又は複数の映像データに結合する結合手段と、前記結合された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、前記ソースドライバと、前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送、表示することを特徴とする。
【００１０】
タイミングコントローラと中継器との間をＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）伝送ラインで接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、コントロール基板とソースドライバ基板との間の信号線数を削減することができる。
【００１１】
また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。
【００１２】
本発明の他の映像データ伝送システムは、入力された映像データを表示手段に伝送、表示する映像データ伝送システムであって、タイミングコントローラと、中継器と、複数のソースドライバと、複数のゲートドライバと、表示手段とを備え、前記タイミングコントローラは、前記入力された映像データの同期信号をもとに、前記表示手段を駆動する制御情報を生成する制御情報生成手段と、前記映像データを圧縮する圧縮手段と、前記圧縮された圧縮映像データを伝送ラインの数に応じて分割する分割手段と、前記分割された圧縮映像データと前記制御情報とを重畳する重畳手段と、前記重畳された圧縮映像データ及び制御情報を、受信側でクロック再生できるように一定間隔以上同じビットが連続しないようにビット変換するビット変換手段と、前記ビット変換された圧縮映像データ及び制御情報をシリアル変換するシリアル変換手段と、前記シリアル変換された圧縮映像データ及び制御情報を、前記中継器に１対１接続で伝送する伝送手段とを備え、前記中継器は、前記タイミングコントローラから伝送される前記シリアル変換された圧縮映像データ及び制御情報を受信する受信手段と、前記受信された圧縮映像データ及び制御情報からクロックを再生するクロック再生手段と、前記受信された圧縮映像データ及び制御情報をパラレル変換するパラレル変換手段と、前記パラレル変換された圧縮映像データ及び制御情報に、前記タイミングコントローラの前記ビット変換手段において行ったビット変換の逆変換を行う逆ビット変換手段と、前記逆ビット変換された圧縮映像データ及び制御情報を、圧縮映像データと制御情報とに分離する制御情報分離手段と、前記分離された圧縮映像データを伝送ラインの数に分割されている状態から一つ又は複数の圧縮映像データに結合する結合手段と、前記結合された圧縮映像データを伸張する伸張手段と、前記伸張された映像データを前記ソースドライバに伝送するフォーマットに従い分割する分割手段と、前記分割手段で分割された映像データを、前記ソースドライバに伝送するフォーマットに変換し、出力するシリアル変換手段と、前記分離された制御情報から、前記ソースドライバに供給するクロックを生成するクロック生成手段と、前記分離された制御情報から、前記ソースドライバと、前記ゲートドライバと、前記表示手段を駆動するための制御信号を生成し、出力する制御信号生成手段とを備え、前記ソースドライバと、前記ゲートドライバは、前記中継器から出力された映像データと制御信号を受信し、前記表示手段に映像データを伝送、表示することを特徴とする。
【００１３】
タイミングコントローラと中継器間の映像データを圧縮することにより、タイミングコントローラとソースドライバ基板との間の伝送レートを下げることが可能になる。
前記圧縮手段はＤＰＣＭ圧縮によって前記映像データを圧縮してもよい。
【００１４】
前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットはバス接続方式であってもよい。前記中継器が前記映像データを前記ソースドライバに伝送するフォーマットは１対１接続方式であってもよい。
【発明の効果】
【００１５】
本発明の映像データ伝送システムは、既存のソースドライバ及びゲートドライバを使用可能で、タイミングコントローラとソースドライバの間の伝送レートの増大に対応しつつ、信号線数を削減することができる。
【発明を実施するための最良の形態】
【００１６】
＜第１の実施形態＞
本発明の第１の実施形態の映像データ伝送システムを、図１乃至図４を参照して説明する。
図１は、本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ１０１が搭載されたコントロール基板１０４と、中継器１０７が搭載された左画面用ソースドライバ基板１０５と、中継器が搭載されていない右画面用ソースドライバ基板１０６と、複数のソースドライバ１０２と、複数のゲートドライバ１０３とを備える。ソースドライバ１０２はＦＰＣ上に実装されており、左画面用ソースドライバ基板１０５及び右画面用ソースドライバ基板１０６に接続される。
図２は、タイミングコントローラ１０１の構成の一例を示すブロック図である。タイミングコントローラ１０１は、ＤＰＣＭ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ：差分パルスコード変調）圧縮部２０１と、分割部２０２と、制御情報重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６と、制御情報生成部２０７とを備える。制御情報重畳部２０３と、８Ｂ１０Ｂ変換部２０４と、シリアル変換部２０５と、物理層２０６は、ＣＤＲ伝送ラインの数だけ存在する。
タイミングコントローラ１０１は、バックエンド（図示せず）から入力された同期信号をもとに、制御情報生成部２０７で液晶パネル１００を駆動するための制御情報を生成すると共に、入力された映像データを、ＤＰＣＭ圧縮部２０１で圧縮し、分割部２０２でＣＤＲ伝送ラインの数分に分割し、制御情報重畳部２０３で制御情報と重畳し、８Ｂ１０Ｂ変換部２０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部２０５でシリアルデータに変換し、物理層２０６を介して出力する。
【００１７】
次に、制御信号の伝送方法について説明する。
制御信号は、ソースドライバ１０２に供給するクロックと、それ以外の制御信号に分類される。
ソースドライバ１０２に供給するクロックは、そのままＣＤＲ伝送ラインで送る事は出来ないので、クロックの周波数を決める情報、例えばＰＬＬの入力クロック分周比、ＰＬＬのフィードバック分周の分周比、出力分周比等をクロック情報として伝送する。
その他の制御信号は、例えば波形基本情報とパラメータに分割する。ここで波形基本情報は毎ライン変化する可能性が高いので毎ライン伝送し、パラメータは毎ライン変化させる必要はない場合、複数ライン（例えば１フレーム）に分割して伝送しても良い。
尚、波形基本情報とパラメータは、制御信号と１対１の関係になるため、少なくとも制御信号の本数分必要となる。
【００１８】
図４（Ａ）は、１ライン分のパケット化された映像データの一例を示す。本例では、受信側でクロック再生するためのクロック同期信号、有効データの先頭位置を特定するための同期信号の後に、クロック情報、波形基本情報、パラメータが制御情報として伝送され、その後に映像データが伝送される。
【００１９】
図４（Ｂ）は、波形基本情報とパラメータの一例で、本例では波形基本情報を３ビットとしている。波形基本情報の先頭ビットは波形の初期値、即ち基準位置での波形の極性を表し、後半の２ビットは波形を示す。波形は例えば  “００”がハイインピーダンス、“０１”が固定値（反転なし）、“１０”は１箇所で反転、“１１”が２箇所で反転を表す。
また、パラメータＡは基準位置からの最初の反転箇所までのクロック数、パラメータＢは最初の反転箇所から２つめの反転箇所までのクロック数を示す。
図４（Ｂ）において、例えば一番下の波形は、波形基本情報が“１１１”なので、初期値が‘１’で、反転箇所が２箇所ある事を示し、最初の反転箇所は基準位置からＡクロックの位置、２つめの反転箇所は最初の反転箇所からＢクロックの位置である事を示している。
【００２０】
図３は、中継器１０７の構成の一例を示すブロック図である。中継器１０７は、物理層３０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）３０２と、パラレル変換部３０３と、１０Ｂ８Ｂ変換部３０４と、制御情報分離部３０５と、結合部３０６と、ＤＰＣＭ伸張部３０７と、分割部３０８と、シリアル変換部３０９と、物理層３１０と、制御信号生成部３１１と、水晶発信器３１２と、入力分周部３１３と、パネル出力用ＰＬＬ３１４と、フィードバック分周部３１５と、出力分周部３１６とを備える。
物理層３０１と、ＰＬＬ３０２と、パラレル変換部３０３と、１０Ｂ８Ｂ変換部３０４と、制御情報分離部３０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部３０９と、物理層３１０は、ソースドライバに接続する差動インターフェースのチャンネル数（例えばソースドライバ基板の数分）だけ存在する。
中継器１０７は、タイミングコントローラ１０１から供給される圧縮映像データを物理層３０１で受信し、受信データをもとにＰＬＬ３０２でクロックを再生し、パラレル変換部３０３でパラレル化した後、１０Ｂ８Ｂ変換部３０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部３０５で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部３０６で結合し、ＤＰＣＭ伸張部３０７でＤＰＣＭ伸張し、分割部３０８でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部３０９でバス接続の伝送フォーマットに変換し、物理層３１０を介して出力する。
一方、制御情報分離部３０５で分離された制御情報のうち、ソースドライバ１０２に供給するクロック情報は、入力分周部３１３、フィードバック分周部３１５、出力分周部３１６に供給され、水晶発信器３１２で発振したクロックをパネル出力用ＰＬＬ３１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部３１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は２で、中継器１０７からは左画面用と右画面用の映像データと制御信号が２チャンネルに分割されて出力される。
【００２１】
図１に戻り、中継器１０７から出力された左画面用の映像データと制御信号は、ソースドライバ基板１０５上でバス形式にてソースドライバ１０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板１０６に接続され、ソースドライバ基板１０６上でバス形式にてソースドライバ１０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ１０２やゲートドライバ１０３に接続されない信号も含まれる。
【００２２】
ソースドライバ基板１０５又は１０６上の最初のソースドライバ１０２は、中継器１０７から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。
このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１００に表示される。
【００２３】
＜第２の実施形態＞
本発明の第２の実施形態の映像データ伝送システムを、図５及び図６を参照して説明する。
第２の実施形態は、中継器とソースドライバ間の接続がバス形式ではなく、１対１接続である点のみ上記第１の実施形態と異なる。
図５は、本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。本例の映像データ伝送システムは、タイミングコントローラ５０１が搭載されたコントロール基板５０４と、中継器５０７が搭載された左画面用ソースドライバ基板５０５と、中継器が搭載されていない右画面用ソースドライバ基板５０６と、複数のソースドライバ５０２と、複数のゲートドライバ５０３とを備える。ソースドライバ５０２はＦＰＣ上に実装されており、左画面用ソースドライバ基板５０５及び右画面用ソースドライバ基板５０６に接続される。
タイミングコントローラ５０１の構成は、図２に示す第１の実施形態のタイミングコントローラ１０１の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第１の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
【００２４】
図６は、中継器５０７の構成の一例を示すブロック図である。中継器５０７は、物理層６０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）６０２と、パラレル変換部６０３と、１０Ｂ８Ｂ変換部６０４と、制御情報分離部６０５と、結合部６０６と、ＤＰＣＭ伸張部６０７と、分割部６０８と、シリアル変換部６０９と、物理層６１０と、制御信号生成部６１１と、水晶発信器６１２と、入力分周部６１３と、パネル出力用ＰＬＬ６１４と、フィードバック分周部６１５と、出力分周部６１６とを備える。
物理層６０１と、ＰＬＬ６０２と、パラレル変換部６０３と、１０Ｂ８Ｂ変換部６０４と、制御情報分離部６０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部６０９と、物理層６１０は、ソースドライバ５０２の数だけ存在する。
中継器５０７は、タイミングコントローラ５０１から供給される圧縮映像データを物理層６０１で受信し、受信データをもとにＰＬＬ６０２でクロックを再生し、パラレル変換部６０３でパラレル化した後、１０Ｂ８Ｂ変換部６０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部６０５で圧縮映像データと制御情報とに分離する。
分離された圧縮映像データは、結合部６０６で結合し、ＤＰＣＭ伸張部６０７でＤＰＣＭ伸張し、分割部６０８でソースドライバ５０２の数分に分割し、シリアル変換部６０９で１対１接続の伝送フォーマットに変換し、物理層６１０を介して出力する。
一方、制御情報分離部６０５で分離された制御情報のうち、ソースドライバ５０２に供給するクロック情報は、入力分周部６１３、フィードバック分周部６１５、出力分周部６１６に供給され、水晶発信器６１２で発振したクロックをパネル出力用ＰＬＬ６１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部６１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
【００２５】
図５に戻り、中継器５０７から出力された左画面用の映像データと制御信号は、ソースドライバ基板５０５上で１対１接続にてソースドライバ５０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板５０６に接続され、ソースドライバ基板５０６上で１対１接続にてソースドライバ５０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ５０２やゲートドライバ５０３に接続されない信号も含まれる。
ソースドライバ５０２は、中継器５０７から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ５０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル５００に表示される。
【００２６】
＜第３の実施形態＞
本発明の第３の実施形態の映像データ伝送システムを、図１、図７及び図８を参照して説明する。
第３の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをＤＰＣＭ圧縮しないことを除けば、第１の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図１に示すものと同様であり、タイミングコントローラ１０１の代わりにタイミングコントローラ１１１を、中継器１０７の代わりに中継器１１７を備えるものとする。
【００２７】
図７は、タイミングコントローラ１１１の構成の一例を示すブロック図である。タイミングコントローラ１１１は、分割部７０２と、制御情報重畳部７０３と、８Ｂ１０Ｂ変換部７０４と、シリアル変換部７０５と、物理層７０６と、制御情報生成部７０７とを備える。制御情報重畳部７０３と、８Ｂ１０Ｂ変換部７０４と、シリアル変換部７０５と、物理層７０６は、ＣＤＲ伝送ラインの数だけ存在する。
タイミングコントローラ１１１は、バックエンド（図示せず）から入力された同期信号をもとに、制御情報生成部７０７で液晶パネル１００を駆動するための制御情報を生成すると共に、入力された映像データを、分割部７０２でＣＤＲ伝送ラインの数分に分割し、制御情報重畳部７０３で制御情報と重畳し、８Ｂ１０Ｂ変換部７０４で受信側がクロック再生しやすい符号に変換した後、シリアル変換部７０５でシリアルデータに変換し、物理層７０６を介して出力する。
ここで制御信号の伝送方法については、第１の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
【００２８】
図８は、中継器１１７の構成の一例を示すブロック図である。中継器１１７は、物理層８０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）８０２と、パラレル変換部８０３と、１０Ｂ８Ｂ変換部８０４と、制御情報分離部８０５と、結合部８０６と、分割部８０８と、シリアル変換部８０９と、物理層８１０と、制御信号生成部８１１と、水晶発信器８１２と、入力分周部８１３と、パネル出力用ＰＬＬ８１４と、フィードバック分周部８１５と、出力分周部８１６とを備える。
物理層８０１と、ＰＬＬ８０２と、パラレル変換部８０３と、１０Ｂ８Ｂ変換部８０４と、制御情報分離部８０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部８０９と、物理層８１０は、ソースドライバに接続する差動インターフェースのチャンネル数（例えばソースドライバ基板の数分）だけ存在する。
中継器１１７は、タイミングコントローラ１１１から供給される映像データを物理層８０１で受信し、受信データをもとにＰＬＬ８０２でクロックを再生し、パラレル変換部８０３でパラレル化した後、１０Ｂ８Ｂ変換部８０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部８０５で映像データと制御情報とに分離する。
分離された映像データは、結合部８０６で結合し、分割部８０８でソースドライバに接続する差動インターフェースのチャンネル数分に分割し、シリアル変換部８０９でバス接続の伝送フォーマットに変換し、物理層８１０を介して出力する。
一方、制御情報分離部８０５で分離された制御情報のうち、ソースドライバ１０２に供給するクロック情報は、入力分周部８１３、フィードバック分周部８１５、出力分周部８１６に供給され、水晶発信器８１２で発振したクロックをパネル出力用ＰＬＬ８１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部８１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
本例では、ソースドライバに接続する差動インターフェースのチャンネル数は２で、中継器１１７からは左画面用と右画面用の映像データと制御信号が２チャンネルに分割されて出力される。
【００２９】
図１に戻り、中継器１１７から出力された左画面用の映像データと制御信号は、ソースドライバ基板１０５上でバス形式にてソースドライバ１０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板１０６に接続され、ソースドライバ基板１０６上でバス形式にてソースドライバ１０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、サンプリングした映像データを液晶駆動出力端子に出力するタイミングを示すラッチ信号、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ１０２やゲートドライバ１０３に接続されない信号も含まれる。
ソースドライバ基板１０５又は１０６上の最初のソースドライバ１０２は、中継器１１７から供給されたスタートパルスに基づいて、自身がサンプリングする映像データの先頭を検出し、割り当てられたデータ分をサンプリングした後、次のデータの先頭を示すようにスタートパルスのタイミングを変更し、次のソースドライバ１０２に供給する。
このように、映像データは次々にそれぞれのソースドライバ１０２にサンプリングされる。すべてのソースドライバ１０２が映像データをサンプリングした後、ソースドライバ１０２は、サンプリングした映像データをラッチ信号に応じて一斉に液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ１０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル１００に表示される。
【００３０】
＜第４の実施形態＞
本発明の第４の実施形態の映像データ伝送システムを、図５及び図９を参照して説明する。
第４の実施形態の映像データ伝送システムは、タイミングコントローラから中継器に送られる映像データをＤＰＣＭ圧縮しないことを除けば、第２の実施形態の映像データ伝送システムと同様である。したがって、全体的な構成は、図５に示すものと同様であり、タイミングコントローラ５０１の代わりにタイミングコントローラ５１１を、中継器５０７の代わりに中継器５１７を備えるものとする。
タイミングコントローラ５１１の構成は、図７に示す第３の実施形態のタイミングコントローラ１１１の構成と同様である。したがって、さらに詳細には説明しない。
また、制御信号の伝送方法についても、第１の実施形態の映像データ伝送システムと同様である。したがって、さらに詳細には説明しない。
【００３１】
図９は、中継器５１７の構成の一例を示すブロック図である。中継器５１７は、物理層９０１と、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）９０２と、パラレル変換部９０３と、１０Ｂ８Ｂ変換部９０４と、制御情報分離部９０５と、結合部９０６と、分割部９０８と、シリアル変換部９０９と、物理層９１０と、制御信号生成部９１１と、水晶発信器９１２と、入力分周部９１３と、パネル出力用ＰＬＬ９１４と、フィードバック分周部９１５と、出力分周部９１６とを備える。
物理層９０１と、ＰＬＬ９０２と、パラレル変換部９０３と、１０Ｂ８Ｂ変換部９０４と、制御情報分離部９０５は、ＣＤＲ伝送ラインの数だけ存在し、シリアル変換部９０９と、物理層９１０は、ソースドライバ５０２の数だけ存在する。
中継器５１７は、タイミングコントローラ５０１から供給される映像データを物理層９０１で受信し、受信データをもとにＰＬＬ９０２でクロックを再生し、パラレル変換部９０３でパラレル化した後、１０Ｂ８Ｂ変換部９０４で８Ｂ１０Ｂの逆変換を行い、制御情報分離部９０５で映像データと制御情報とに分離する。
分離された映像データは、結合部９０６で結合し、分割部９０８でソースドライバ５０２の数分に分割し、シリアル変換部９０９で１対１接続の伝送フォーマットに変換し、物理層９１０を介して出力する。
一方、制御情報分離部９０５で分離された制御情報のうち、ソースドライバ５０２に供給するクロック情報は、入力分周部９１３、フィードバック分周部９１５、出力分周部９１６に供給され、水晶発信器９１２で発振したクロックをパネル出力用ＰＬＬ９１４で逓倍する際の設定値となる。
また、その他の制御情報は、制御信号生成部９１１にて、それぞれの制御信号に対応する波形基本情報とパラメータに基づいて制御信号が生成されて出力される。
図５に戻り、中継器５１７から出力された左画面用の映像データと制御信号は、ソースドライバ基板５０５上で１対１接続にてソースドライバ５０２に接続される。
一方、右画面用の映像データと制御信号は、ソースドライバ基板５０６に接続され、ソースドライバ基板５０６上で１対１接続にてソースドライバ５０２に接続される。
前記制御信号には、ソース系制御信号として、サンプリングする映像データの先頭位置を示すスタートパルス、クロック等と、ゲート系制御信号として、ゲートクロック（ＧＣＫ）、ゲートスタートパルス（ＧＳＰ）等の信号が含まれる。また、特許文献２に記載の、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等、直接ソースドライバ５０２やゲートドライバ５０３に接続されない信号も含まれる。
ソースドライバ５０２は、中継器５１７から入力されたスタートパルスに基づいて映像データの先頭を検出し、必要データ分サンプリングした後、サンプリングした映像データを所定のタイミングで液晶駆動出力端子に出力する。
このような動作を１ラインごとに行い、同時に、ゲートドライバ５０３がＧＣＫ、ＧＳＰ等の信号に基づいてゲート動作を行うことで、映像データが液晶パネル５００に表示される。
【００３２】
以上説明したように、本発明の映像データ伝送システムにおいては、タイミングコントローラと中継器との間をＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）伝送ラインで接続するため、クロックとデータとの間のスキューの問題を回避でき、より高速な映像データの伝送が可能になり、従来のソースドライバを使用しつつ、コントロール基板とソースドライバ基板との間の信号線数を削減することができる。
また、中継器とソースドライバとの間は、従来の映像データ伝送システムと同様にバス接続又は１対１接続を行うが、同じソースドライバ基板上での接続、もしくは隣り合うソースドライバ基板間の接続となるので、コントロール基板からＦＰＣを介して接続する従来の映像データ伝送システムと比べ、クロックとデータ間のスキューマージン的にも、ＥＭＩ的にも有利になる。
また、タイミングコントローラと中継器間の映像データを圧縮することにより、コントロール基板とソースドライバ基板との間の伝送レートを下げることが可能になる。
更に、ソース系制御信号、ゲート系制御信号、液晶画面の視野角改善のためのＣＳバスライン信号を生成するためのタイミング信号等もＣＤＲデータに重畳することが可能となり、コントロール基板とソースドライバ基板間の信号線の接続を大幅に削減する事が可能となる。
【産業上の利用可能性】
【００３３】
本発明は、映像データ伝送システムに利用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。
【図２】タイミングコントローラ１０１の構成の一例を示すブロック図である。
【図３】中継器１０７の構成の一例を示すブロック図である。
【図４】制御信号の伝送方法の一例を示す説明図である。
【図５】本発明の第２の実施形態の映像データ伝送システムの構成の一例を示すブロック図である。
【図６】中継器５０７の構成の一例を示すブロック図である。
【図７】タイミングコントローラ１１１の構成の一例を示すブロック図である。
【図８】中継器１１７の構成の一例を示すブロック図である。
【図９】中継器５１７の構成の一例を示すブロック図である。
【図１０】従来のバス形式を用いた映像データ伝送システムの構成の一例を示すブロック図である。
【図１１】従来の１対１接続を用いた映像データ伝送システムの構成の一例を示すブロック図である。
【図１２】従来のバス形式を用いた映像データ伝送システムのタイミング図である。
【符号の説明】
【００３５】
１００、５００、１０００、１０１０  液晶パネル
１０１、１１１、５０１、５１１、１００１、１１０１  タイミングコントローラ
１０２、５０２、１００２、１１０２  ソースドライバ
１０３、５０３、１００３、１１０３  ゲートドライバ
１０４、５０４、１００４、１１０４  コントロール基板
１０５、１０６、５０５、５０６、１００５、１１０５  ソースドライバ基板
１０７、１１７、５０７、５１７  中継器
２０１  ＤＰＣＭ圧縮部
２０２、３０８、６０８、７０２、８０８、９０８  分割部
２０３、７０３  制御情報重畳部
２０４、７０４  ８Ｂ１０Ｂ変換部
２０５、３０９、６０９、７０５、８０９、９０９  シリアル変換部
２０６、３０１、３１０、６０１、６１０、７０６、８０１、８１０、９０１、９１０  物理層
２０７、７０７  制御情報生成部
３１１、６１１、８１１、９１１  制御信号生成部
３０２、６０２、８０２、９０２  ＰＬＬ
３０３、６０３、８０３、９０３  パラレル変換部
３０４、６０４、８０４、９０４  １０Ｂ８Ｂ変換部
３０５、６０５、８０５、９０５  制御情報分離部
３０６、６０６、８０６、９０６  結合部
３０７、６０７  ＤＰＣＭ伸張部
３１２、６１２、８１２、９１２  水晶発信器
３１３、６１３、８１３、９１３  入力分周部
３１４、６１４、８１４、９１４  パネル出力用ＰＬＬ
３１５、６１５、８１５、９１５  フィードバック分周部
３１６、６１６、８１６，９１６  出力分周部
【図１】
2010096951.tif 000003
【図２】
2010096951.tif 000004
【図３】
2010096951.tif 000005
【図４】
2010096951.tif 000006
【図５】
2010096951.tif 000007
【図６】
2010096951.tif 000008
【図７】
2010096951.tif 000009
【図８】
2010096951.tif 000010
【図９】
2010096951.tif 000011
【図１０】
2010096951.tif 000012
【図１１】
2010096951.tif 000013
【図１２】
2010096951.tif 000014