(57)【要約】      （修正有）【課題】半導体基板に形成される貫通孔底部での絶縁層のノッチの発生、貫通孔下の配線層へのダメージを抑制し、電気的絶縁性の低下や配線層の接続不良を低減できる半導体装置及びその製造方法を提供する。【解決手段】第一の絶縁層２０３と、第一の絶縁層上の第一の配線層２０４と、半導体基板２０１を貫通し、底部に第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔２０１ａと、貫通孔の部分的なエッチ部の底部を除く内壁部から半導体基板の第二の面までを覆う第二の絶縁層２０６と、貫通孔の底部に、第一の配線層が露出するように第一の絶縁層に形成された開口部２０３ａと、該開口部で第一の配線層と接すると共に貫通孔の第二の絶縁層上から半導体基板の第二の面の第二の絶縁層上に亘る第二の配線層２０２とを有し、開口部に接する第一の絶縁層が、半導体基板に接する第一の絶縁層より小さい厚さを有する。【選択図】図１１
2010073889.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第一の面に第一の絶縁層を形成する第一の工程と、
前記第一の絶縁層上に第一の配線層を形成する第二の工程と、
前記半導体基板の前記第一の面の反対の第二の面側から、前記第一の絶縁層を露出させるように、前記半導体基板を貫通し、かつ底部に前記第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔を形成する第三の工程と、
前記貫通孔の内壁部及び前記半導体基板の第二の面を覆う第二の絶縁層を形成する第四の工程と、
前記貫通孔の底部の第一の配線層を覆う第一の絶縁層と第二の絶縁層を除去して前記第一の配線層を露出させることにより第一の絶縁層に開口部を形成する第五の工程と、
前記第一の絶縁層の開口部で前記第一の配線層と接すると共に前記貫通孔の前記第二の絶縁層上から前記半導体基板の第二の面の第二の絶縁層上に亘って第二の配線層を形成する第六の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチ部が、第一の絶縁層の厚さの100％未満〜0％より大きい深さを有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貫通孔と開口部が、同一の平面から構成される側壁を有する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の第一の面上の第一の絶縁層と、
前記第一の絶縁層上の第一の配線層と、
前記半導体基板の前記第一の面の反対の第二の面側から前記半導体基板を貫通し、底部に前記第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔と、
前記貫通孔の部分的なエッチ部の底部を除く内壁部から前記半導体基板の第二の面までを覆う第二の絶縁層と、
前記貫通孔の底部に、前記第二の絶縁層で規定された領域の前記第一の配線層が露出するように前記第一の絶縁層に形成された開口部と、
前記第一の絶縁層の開口部で前記第一の配線層と接すると共に前記貫通孔の前記第二の絶縁層上から前記半導体基板の第二の面の第二の絶縁層上に亘る第二の配線層とを有し、
前記開口部に接する第一の絶縁層が、前記半導体基板に接する第一の絶縁層より小さい厚さを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、配線用貫通孔を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路を利用したメモリデバイスのメモリ容量を高めるため、メモリチップを多段に積層することが提案されている。メモリチップには、貫通孔が形成され、貫通孔内に配線を設けてチップ裏面に金属バンプを配置し、上段のメモリチップの集積回路部分と下段メモリチップの集積回路部分とを電気的に接続することにより積層を実現する。上段チップの金属バンプは下側チップの表面に形成された金属パッドに電気的に接合されている。従来の貫通孔を有する半導体装置として、半導体基板の裏面からエッチングにより貫通孔を形成し、半導体基板の表面と裏面の配線間を電気的に接続したものがある。
【０００３】
以下、図１０により従来の半導体装置（半導体チップ）を説明する。図において、半導体装置100では、シリコンで形成された半導体基板101の内部に貫通配線102を形成している。貫通配線102は、半導体基板101の貫通孔101a内に設けられている。貫通配線102は、半導体基板101の表面に形成された配線層104と、裏面に形成された外部端子105とを電気的に接続している。半導体基板101の表面には、集積回路によりイメージセンサ等の半導体デバイスが形成されている。半導体基板101の表面の第一の絶縁層103上に配線層104が設けられている。更に、基板101の裏面には、貫通配線102に接続された外部端子（半田ボール）105と、第二の絶縁層106と、保護膜107が設けられている。外部端子105は、裏面の外側に突出している。
【０００４】
上記半導体装置100では、貫通孔101aと第一の絶縁層103の開口部103aの径はほぼ同じ形状になるように作られている。上記の形状は、例えば半導体基板101の裏面に所定のマスクパターン（図示は省略されている）を用いて、半導体基板101を第一の絶縁層103が露出するまでエッチングして、貫通孔101aを形成する。次に貫通孔101aをマスクとして、半導体基板101と選択比の大きいエッチングを用いて第一の絶縁層103をエッチングすることで開口部103aが形成されている。
【０００５】
また、特開2007-221080号公報（特許文献１）においては、図１に示すように、第一の配線層4に接続する貫通孔5の形状が第一の面に向かって凸形状を有している。この形状を有することで、半導体基板2を第二の面から見た場合、第一の絶縁層3の開口部3aが貫通孔5の開口部の下に隠れる、いわゆるノッチ形状が防止できる。その結果、第二の絶縁層6や第二の配線層7の形成が容易であるとされている。図１中、1は半導体装置、8は保護膜、9は外部端子を意味する。
【０００６】
更に、複数の半導体装置を積層することで実装密度を高める手法が広く行なわれるようになってきている。このような要求に応えるものとして、半導体装置の表面に形成された電極パッドから、半導体基板を貫通し、半導体装置裏面にまで接続された貫通電極の形成技術が注目されている。
この技術として、特開2003-309221号公報（特許文献２）や2004・インターナショナル・カンファレンス・オン・ソリッド・ステイト・デバイスイズ・アンド・マテリアルズ（2004 SSDM; The 2004 International Conference on Solid State Devices and Materials、Tokyo、2004）276-277頁（非特許文献１）が知られている。
【０００７】
例えば、上述の特許文献２には、貫通電極を有するBGA（Ball Grid Array）型の半導体装置の製造方法が開示されている。特許文献２では、半導体基板の裏面から半導体基板表面に形成された電極まで達する貫通孔を形成し、この貫通孔内壁及び電極裏面にCVDにて酸化膜を形成した後、異方性エッチングによって電極裏面に付着した酸化膜のみをエッチングし、半導体基板の表裏を接続する貫通電極を形成している。
【０００８】
更に近年では、携帯電話に代表される小型のカメラモジュールにおいて、更なる小型・薄型化の要求が高まっている。
例えば、上述の非特許文献１には、貫通電極の製造方法を発表すると共に、貫通電極を適用したCCD固体撮像素子をカメラモジュールに組み立て、携帯電話に組み込み、機能を評価した結果を報告している。
【０００９】
半導体集積回路を利用したメモリデバイスのメモリ容量を高めるため、メモリチップを多段に積層することが提案されている。メモリチップには、貫通孔が形成され、貫通孔内に配線を設けてチップ裏面に金属バンプを配置し、上段のメモリチップの集積回路部分と下段メモリチップの集積回路部分とを電気的に接続することにより実現する。上段チップの金属バンプは下側チップの表面に形成された金属パッドに電気的に接合されている。従来の貫通孔を有する半導体装置として、半導体基板の裏面からエッチングにより貫通孔を形成し、半導体表面と裏面の配線間を電気的に接続したものがある。
【００１０】
非特許文献１によれば、半導体基板の素子が搭載された第1面側にある電極パッドと、電極パッドと半導体基板を電気的に分離するための第1の絶縁膜と、半導体基板に対して、ウェーハ裏面からウェーハ表面の電極パッドに至る貫通孔を形成した後、貫通孔内の導電部材からなる導電配線と半導体基板を電気的に分離するため、貫通孔の内壁と貫通孔底を覆う第2の絶縁膜を形成する。この後、貫通孔内の導電配線と電極パッドの導通を取るためのコンタクトを形成するため、リアクティブ・イオン・エッチ（RIE）による異方性ドライエッチングを用いて、ウェーハ裏面、貫通孔内壁、及び貫通孔底の電極パッド裏面部分を覆う第2の絶縁膜を出来るだけ垂直方向にエッチングして除去し、ウェーハ裏面と貫通孔内壁の第2の絶縁膜を残し、貫通孔底（=電極パッド裏に相当）の第2の絶縁膜を除去して電極パッド裏部分のみ露出させて、コンタクトを形成している。
このように、貫通電極を備えた半導体装置、及び貫通電極形成プロセスは、メモリだけでなく固体撮像素子など幅広いデバイスの小型・薄型化を実現するために注目されている
【００１１】
【特許文献１】特開2007-221080号公報
【特許文献２】特開2003-309221号公報
【非特許文献１】2004 SSDM; The 2004 International Conference on Solid State Devices and Materials、Tokyo、2004、276-277頁
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１において、図１の製造方法として示される図２〜図１０においては、第二の面から見た第一の配線層4の表面は貫通孔5及び第一の絶縁層の開口部3aの形成時と貫通孔5側の第一の配線層4を覆う第二の絶縁層6を除去する際に2度プラズマに晒されることとなる（特に、図５及び８）。このため一般的に行なわれているプラズマ工程後の洗浄処理により、プラズマに晒され発生したダメージ領域は、後の薬液洗浄でエッチングされ、空隙となり、後のメッキ工程時に接続部にメッキ液の侵食をもたらすことが認められ、電気的信頼性が損なわれるという課題が特許文献１にはある。
以上の様に、半導体基板に貫通孔を形成する際に、貫通孔の底部で絶縁層のノッチや空隙の発生を抑制することで、電気的絶縁性の低下や貫通孔の配線層の接続不良を低減することが望まれている。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明の発明者等は、貫通孔底部の第一の絶縁層の開口を貫通孔の底部に存在する第二の絶縁層の除去と同時に行なう工程を含むことで上記課題を解決できることを見出し本発明に至った。
かくして本発明によれば、半導体基板の第一の面に第一の絶縁層を形成する第一の工程と、
前記第一の絶縁層上に第一の配線層を形成する第二の工程と、
前記半導体基板の前記第一の面の反対の第二の面側から、前記第一の絶縁層を露出させるように、前記半導体基板を貫通し、かつ底部に前記第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔を形成する第三の工程と、
前記貫通孔の内壁部及び前記半導体基板の第二の面を覆う第二の絶縁層を形成する第四の工程と、
前記貫通孔の底部の第一の配線層を覆う第一の絶縁層と第二の絶縁層を除去して前記第一の配線層を露出させることにより第一の絶縁層に開口部を形成する第五の工程と、
前記第一の絶縁層の開口部で前記第一の配線層と接すると共に前記貫通孔の前記第二の絶縁層上から前記半導体基板の第二の面の第二の絶縁層上に亘って第二の配線層を形成する第六の工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１４】
また、本発明によれば、半導体基板の第一の面上の第一の絶縁層と、
前記第一の絶縁層上の第一の配線層と、
前記半導体基板の前記第一の面の反対の第二の面側から前記半導体基板を貫通し、底部に前記第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔と、
前記貫通孔の部分的なエッチ部の底部を除く内壁部から前記半導体基板の第二の面までを覆う第二の絶縁層と、
前記貫通孔の底部に、前記第二の絶縁層で規定された領域の前記第一の配線層が露出するように前記第一の絶縁層に形成された開口部と、
前記第一の絶縁層の開口部で前記第一の配線層と接すると共に前記貫通孔の前記第二の絶縁層上から前記半導体基板の第二の面の第二の絶縁層上に亘る第二の配線層とを有し、
前記開口部に接する第一の絶縁層が、前記半導体基板に接する第一の絶縁層より小さい厚さを有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１５】
本発明の半導体装置及びその製造方法によれば、半導体基板を第二の面から見た場合、第一の絶縁層の開口部が貫通孔の開口部の下に隠れる、いわゆるノッチ形状が無いため、第二の絶縁層や第二の配線層の形成が容易となり、歩留まりが向上するとともに、電気的・機械的信頼性が良好となる。
【発明を実施するための最良の形態】
【００１６】
以下、図１１〜１９を用いて本発明を説明する。
図１１は、本発明の実施の形態における半導体装置の概略断面図である。
図１１において、半導体装置200の半導体基板201には、第一の絶縁層を厚さ方向に除去した部分的なエッチ部を備えた貫通孔201aが形成されており、半導体基板201の第一の面は開口部203aをもつ第一の絶縁層203で覆われており、更にその上には第一の配線層204が形成されている。貫通孔201aの側面と第二の面は第二の絶縁層206で覆われている。また、第一の配線層204と内接し、貫通孔201aと第二の面に亘って第二の配線層202が形成されている。更に、第二の配線層202には外部端子205が設けられ、この外部端子205を除いて保護層207が第二の絶縁層206と第二の配線層202上に被覆されている。
図１１の半導体装置の製造方法を、図１２〜１９の概略工程断面図を用いて説明する。なお、図１１〜１９中、同一符号は、同一又は相当部分を示す。
【００１７】
図１２に示す第一の工程では、半導体基板201の第一の面に第一の絶縁層203がCVD（Chemical Vapor Deposition）法、スピンコート法、スプレーコート法等により形成される。
半導体基板201としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、GaAs、InGaAs、ZnSe、GaN等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、SOI（Silicon on Insulator）基板、SOS基板又は多層SOI基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１８】
第一の絶縁層203は、例えば、シリコン酸化膜（SiO2）、シリコン窒化膜（SiNx）、SiOF（Fluorine-deped SiO2）膜、ポーラスSiOC（Carbon-deped SiO2）膜等で形成される。半導体基板201の厚さは、通常10〜200μｍであり、第一の絶縁層203の厚さは、通常0.5〜1μｍである。
図１３に示す第二の工程では、第一の絶縁層203上に、第一の配線層204がスパッタ法、CVD法、蒸着法、めっき法等により形成される。第一の配線層204は、例えば高抵抗金属材料（Ti、TiN、TiW、Ni、Cr、TaN、CoWP等）や低抵抗金属材料（Al、Al-Cu、Al-Si-Cu、Cu、Au、Ag等）が単一もしくは複数層積み重なった状態で構成される。第一の配線層204の厚さは、通常0.2〜0.5μｍである。続いて絶縁層（図示は省略されている）を第一の配線層204上に形成した後、その上に支持体（図示は省略されている）を貼り付けてもよい。
【００１９】
図１４に示す第三の工程では、第一の面に向かって貫通孔201aを半導体基板201の第二の面側から半導体基板201に所定のパターンのマスクを用いて（図示は省略されている）、プラズマエッチング法により形成し、第一の絶縁層203を露出させる。通常、半導体基板201が第一の絶縁層203に比較して相対的に大きくエッチングされるように、プラズマ中にエッチング用のガス（例えば半導体基板201がシリコンで第一の絶縁層203がシリコン酸化膜の場合はSF6、O2、Arの混合ガス）を導入する。このエッチングでは、第一の絶縁層203もオーバーエッチされ、貫通孔201aには第一の絶縁層を厚さ方向に除去した部分的なエッチ部も含まれることになる。オーバーエッチは第一の絶縁層203の厚さの100％未満〜0％より大きく行うことが好ましい。また、50％以下を残すようにすることが好ましい。貫通孔201aの形状は特に限定されない。また、貫通孔201aの幅は、通常5〜50μｍである。
【００２０】
図１５に示す第四の工程では、貫通孔201aの内壁部から半導体基板201の第二の面を覆って第二の絶縁層206をCVD法やスプレーコート法により形成する。第二の絶縁層206は、例えばシリコン酸化膜、シリコン窒化膜、ポリイミド膜、BCB（ベンゾシクロブテン）膜等で構成される。第二の絶縁層206の厚さは、貫通孔201a底部で通常0.2〜2μｍ、貫通孔201a内壁で通常0.1〜1μｍ、第二の面上で通常0.3〜3μｍである。
【００２１】
図１６に示す第五の工程では、貫通孔201a底部の第一の配線層204を覆う第一の絶縁層203及び第二の絶縁層206をプラズマエッチングにより除去し、第一の配線層204を露出させる。通常、第一の絶縁層203及び第二の絶縁層206が第一の配線層204に比較して相対的に大きくエッチングされるように、プラズマ中にエッチング用のガス（例えば第二の絶縁層206がシリコン酸化膜で第一の配線層204がTiN、Alで構成される場合はC5F8、O2、Arの混合ガス）を導入する。この工程により、貫通孔201a底部の第一の絶縁層203には、底部に第一の配線層204が露出する開口部203aが形成される。この開口部203aに接する第一の絶縁層203は、半導体基板201に接する第一の絶縁層203より、エッチ部の深さ（オーバーエッチ分）だけ小さい厚さを有することになる。ここで、貫通孔201aと開口部203aの側壁は、同一の平面から構成されている（即ち、面一である）ことが好ましい。
【００２２】
図１７及び図１８に示す第六の工程では、第一の絶縁層203の開口部203aを介し第一の配線層204と接すると共に貫通孔201aの第二の絶縁層206上から半導体基板201の第二の面の第二の絶縁層206上に亘って第二の配線層202を、所定のパターンのマスク（図示は省略されている）を用いて、スパッタ法、CVD法、蒸着法、めっき法、印刷法等により形成する。第二の配線層202は、例えば高抵抗金属材料（Ti、TiN、TiW、Ni、Cr、TaN、CoWP等）や低抵抗金属材料（Al、Al-Cu、Al-Si-Cu、Cu、Au、Ag、半田材等）や導電性樹脂が単一もしくは複数層状で構成される。第二の配線層202の第二の面上の厚さは、通常1〜10μｍである。
以上の工程を経ることで本発明の半導体装置が得られる。
【００２３】
その後、図１９に示すように、保護層207が第二の絶縁層206と第二の配線層202上に形成される。
更に、第二の配線層202上の所定部の保護層207に開口を形成し、開口に第二の配線層202と接続する外部端子205が設けられることで、図１１の半導体装置が得られる。外部端子205は、例えば、半田材で形成され、保護層207は、ポリイミドやエポキシ樹脂やソルダーレジスト材で形成される。
【００２４】
上記の実施の形態に係る半導体装置200によれば、貫通孔201a及び開口部203a部分に第一の絶縁層の開口部が貫通孔の開口部の下に隠れる、いわゆるノッチ形状が無いため、第二の絶縁層や第二の配線層の形成が容易となり、歩留まりが向上するとともに、電気的・機械的信頼性が良好となる。
以上の実施の形態で説明された構成、形状、大きさ及び配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値及び各構成の組成（材質）については例示にすぎない。従って、本発明は、上記実施の形態に限定されるものではなく、本発明の技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。
【図面の簡単な説明】
【００２５】
【図１】従来の半導体装置を示す概略断面図である。
【図２】従来の半導体装置の製造方法の概略工程断面図である。
【図３】従来の半導体装置の製造方法の概略工程断面図である。
【図４】従来の半導体装置の製造方法の概略工程断面図である。
【図５】従来の半導体装置の製造方法の概略工程断面図である。
【図６】従来の半導体装置の製造方法の概略工程断面図である。
【図７】従来の半導体装置の製造方法の概略工程断面図である。
【図８】従来の半導体装置の製造方法の概略工程断面図である。
【図９】従来の半導体装置の製造方法の概略工程断面図である。
【００２６】
【図１０】従来の半導体装置を示す概略断面図である。
【図１１】実施の形態の半導体装置の概略断面図である。
【図１２】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１３】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１４】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１５】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１６】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１７】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１８】実施の形態の半導体装置の製造方法の概略工程断面図である。
【図１９】実施の形態の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
【００２７】
1、100、200半導体装置
2、101、201半導体基板
3、103、203第一の絶縁層
3a、103a、203a開口部
4、204第一の配線層
5、101a、201a貫通孔
6、106、206第二の絶縁層
7、202第二の配線層
8、107、207保護層
9、105、205外部端子
102貫通配線
104配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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