(57)【要約】【課題】本発明は、サージ電圧が入力した際の瞬間的な素子破壊を回避して、静電荷を効率よく逃がすことで、保護機能を高めることを可能にする。【解決手段】半導体基板１１に形成された第１導電型の第１ウエル領域１２と、前記第１ウエル領域１２に上層に形成された前記第１導電型とは逆の第２導電型の第２ウエル領域１３と、前記第２ウエル領域１３の上層に形成された前記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４と、前記第３ウエル領域１４の上層に形成された第２導電型の第１拡散層１５と、前記第１拡散層１５の上層に形成された前記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６を有する静電気保護素子５を備えている。【選択図】図１
2010021238.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型の第１ウエル領域と、
前記第１ウエル領域の上層に形成された前記第１導電型とは逆の第２導電型の第２ウエル領域と、
前記第２ウエル領域の上層に形成された前記第１ウエル領域よりも濃度が高い第１導電型の第３ウエル領域と、
前記第３ウエル領域の上層に形成された第２導電型の第１拡散層と、
前記第１拡散層の上層に形成された前記第１拡散層よりも濃度が高い第２導電型の第２拡散層を有する静電気保護素子を備えた
半導体装置。
【請求項２】
平面レイアウト上、前記第２拡散層の外周に前記第１拡散層が形成され、前記第１拡散層の外周に前記第３ウエル領域が形成され、前記第３ウエル領域の外周に前記第２ウエル領域が形成されている
請求項１記載の半導体装置。
【請求項３】
前記第２拡散層と前記第１拡散層と前記第３ウエル領域と前記第２ウエル領域は、平面レイアウト上、内側から外側に向かって順に同心円状に形成されている
請求項２記載の半導体装置。
【請求項４】
前記第２ウエル領域と前記第１拡散層との間の前記第３ウエル領域上にゲート絶縁膜を介してゲート電極を有する
請求項１記載の半導体装置。
【請求項５】
前記ゲート電極はグランド電位に接続されている
請求項４記載の半導体装置。
【請求項６】
前記第２拡散層と前記第３ウエル領域と前記第２ウエル領域で構成される縦方向の寄生バイポーラトランジスタの動作電圧をＢＶＶceoとし、
前記第２拡散層と前記第３ウエル領域と前記第２ウエル領域で構成される横方向の寄生バイポーラトランジスタの動作電圧をＢＬＶceoとし、
ＢＶＶceo≦ＢＬＶceoなる関係を満たす
請求項１記載の半導体装置。
【請求項７】
前記半導体基板に、前記静電気保護素子とともに内部回路のＭＯＳトランジスタを有する
請求項１記載の半導体装置。
【請求項８】
半導体基板に形成された第１導電型の第１ウエル領域に素子分離領域を形成して、内部回路のトランジスタ形成領域と保護素子形成領域とを分離する工程と、
前記トランジスタ形成領域と前記保護素子形成領域の前記第１ウエル領域のそれぞれに、断面が凹型で前記第１導電型とは逆の第２導電型の第２ウエル領域を形成する工程と、
前記各第２ウエル領域の内側の前記第１ウエル領域に、前記各第２ウエル領域の内側に接合して前記第１ウエル領域よりも濃度が高い第１導電型の第３ウエル領域を形成する工程と、
前記保護素子形成領域の前記第２ウエル領域に補償用の第２導電型の不純物をイオン注入する工程と、
前記第３ウエル領域上にゲート絶縁膜を形成した後、該ゲート絶縁膜上で上記第３ウエル領域の周囲上内側にそってゲート電極を形成する工程と、
前記ゲート電極の内側の前記第３ウエル領域の上層に第２導電型の第１拡散層を形成する工程と、
前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサの内側の前記第１拡散層の上層に第２導電型の第２拡散層を形成する工程を有する
半導体装置の製造方法。
【請求項９】
半導体基板に形成された第１導電型の第１ウエル領域に素子分離領域を形成して、内部回路のトランジスタ形成領域と保護素子形成領域とを分離する工程と、
前記トランジスタ形成領域と前記保護素子形成領域の前記第１ウエル領域のそれぞれに、断面が凹型で前記第１導電型とは逆の第２導電型の第２ウエル領域を形成する工程と、
前記トランジスタ形成領域の前記第２ウエル領域の内側の前記第１ウエル領域に、第２ウエル領域の内側に接合する、前記第１ウエル領域よりも濃度が高い第１導電型のトランジスタウエル領域を形成する工程と、
前記保護素子形成領域の前記第２ウエル領域の内側の前記第１ウエル領域に、前記第２ウエル領域の内側に接合する、前記第１ウエル領域よりも濃度が高く前記トランジスタウエル領域よりも濃度が低い第１導電型の第３ウエル領域を形成する工程と、
前記トランジスタウエル領域上と前記第３ウエル領域上にゲート絶縁膜を形成した後、該ゲート絶縁膜上で上記第３ウエル領域の周囲上内側にそって保護素子の第１ゲート電極を形成するとともに、該ゲート絶縁膜上で上記トランジスタウエル領域上にトランジスタの第２ゲート電極を形成する工程と、
前記第１ゲート電極の内側の前記第３ウエル領域の上層に第２導電型の第１拡散層を形成するとともに、前記第２ゲート電極の両側の前記トランジスタウエル領域にエクステンション領域を形成する工程と、
前記第１ゲート電極の側壁と前記第２ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサの内側の前記第１拡散層の上層に第２導電型の第２拡散層を形成するとともに、前記第２ゲート電極の両側のトランジスタウエル領域に前記サイドウォールスペーサを介してソース・ドレイン領域を形成する工程を有する
半導体装置の製造方法。
【請求項１０】
半導体基板に形成された第１導電型の第１ウエル領域に、断面が凹型で前記第１導電型とは逆の第２導電型の第２ウエル領域を形成する工程と、
前記第２ウエル領域の内側に接合する、前記第１ウエル領域よりも濃度が高い第１導電型の第３ウエル領域を形成する工程と、
前記第３ウエル領域上にゲート絶縁膜を形成した後、該ゲート絶縁膜上で上記第３ウエル領域の周囲上内側にそってゲート電極を形成する工程と、
前記ゲート電極の内側の前記第３ウエル領域の上層に第２導電型の第１拡散層を形成する工程と、
前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサの内側の前記第１拡散層の上層に第２導電型の第２拡散層を形成する工程を有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気耐性を向上させた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の取り扱い時に、人体、材料、装置等に起因する静電気（ＥＳＤ：Electro StatＩＣ Discharge）が生じやすい。この静電気による放電は、電流ピーク値が数アンペアに及び、サージ電流が半導体装置の内部回路を破壊する。半導体装置の微細化、集積回路の高集積化に伴い、静電気耐性を向上させることが必要になってきている。
そこで従来は、集積回路の入出力回路中に、静電気保護素子として内部回路のＭＯＳと同一工程で作製することができるＧＧＭＯＳ（Grounded-Gate ＭＯＳ）を用いて静電荷を逃がす技術が用いられていた（例：特許文献１、特許文献２参照。）。
【０００３】
ＧＧＭＯＳは、図１８の断面図および図１９の等価回路に示すように、ゲート３１１およびソース３１２をＧＮＤに落とし、ドレイン３１３が保護すべきラインに接続されるように配線されている。
正のサージ電圧が入力ＰＡＤ３２１からドレイン３１３に入力したとき、ドレイン３１３、Ｐウエル領域（高濃度）３１２およびソース３１２で構成される横方向（図面の横方向の矢印方向）の寄生ＮＰＮトランジスタの動作電圧に達すると寄生ＮＰＮトランジスタがオンして導通状態になる。
上記ＧＧＭＯＳは、サージ電圧が入力した際、ある電圧まで達するとサージをＧＮＤに逃がす電流経路が設けられることによって、内部回路３４１を保護するという機能を持つ静電気保護素子３０１である。
図２０は平面図であり、ＧＧＭＯＳ３０１は、内部回路のＭＯＳトランジスタと同様の構成になっている。すなわち、ゲート３１１の一方側のＰウエル領域（高濃度）３１２にソース３１２が形成され、ゲート３１１の他方側のＰウエル領域（高濃度）３１２にドレイン３１３が形成された構成となっている。
【０００４】
しかしながら、従来のＧＧＭＯＳ構造の静電気保護素子では、サージ電圧が入力された際、高濃度のドレイン接合やゲート周辺部に電流が集中し、静電気保護素子自体が瞬間的に破壊されるという問題があった。また、この問題を緩和するためには、静電気保護素子をゲート幅（Ｗ）方向に伸ばす必要があるため、セルサイズが拡大して集積回路のチップ面積増大は避けられなかった。
また、従来のＧＧＭＯＳ構造の静電気保護素子では、内部回路のＭＯＳと同等の電流増幅率ｈFEを有するため、静電気保護素子が動作する前に内部回路のＭＯＳが静電荷によって破壊するという問題があった。
【０００５】
【特許文献１】特開２００５-２５９９５３号公報
【特許文献２】特許第３８３０８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
解決しようとする問題点は、従来のＧＧＭＯＳ構造ではサージ電圧が入力された際、高濃度のドレイン接合やゲート周辺部に電流が集中し、静電気保護素子自体が瞬間的に破壊される点であった。
【０００７】
本発明は、サージ電圧が入力した際の瞬間的な素子破壊を回避して、静電荷を効率よく逃がすことで、保護機能を高めることを可能にする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板に形成された第１導電型の第１ウエル領域と、前記第１ウエル領域に上層に形成された前記第１導電型とは逆の第２導電型の第２ウエル領域と、前記第２ウエル領域の上層に形成された前記第１ウエル領域よりも濃度が高い第１導電型の第３ウエル領域と、前記第３ウエル領域の上層に形成された第２導電型の第１拡散層と、前記第１拡散層の上層に形成された前記第１拡散層よりも濃度が高い第２導電型の第２拡散層を有する。
【０００９】
本発明の半導体装置では、第３ウエル領域と第２拡散層の間に第２拡散層よりも濃度が低い第２導電型の第１拡散層が形成されている。このため、第２拡散層に接続される入力ＰＡＤにサージ電圧が入力された場合、第１拡散層によって第２拡散層の接合部での局所的な電界集中を抑制する。よって、サージ電圧が入力された際、静電気保護素子となる上記半導体装置自体が瞬間的に破壊されることがなくなる。
【００１０】
本発明の半導体装置の製造方法（第１製造方法）は、半導体基板に形成された第１導電型の第１ウエル領域に素子分離領域を形成して、内部回路のトランジスタ形成領域と保護素子形成領域とを分離する工程と、前記トランジスタ形成領域と前記保護素子形成領域の前記第１ウエル領域のそれぞれに、断面が凹型で前記第１導電型とは逆の第２導電型の第２ウエル領域を形成する工程と、前記各第２ウエル領域の内側の前記第１ウエル領域に、前記各第２ウエル領域の内側に接合して前記第１ウエル領域よりも濃度が高い第１導電型の第３ウエル領域を形成する工程と、前記保護素子形成領域の前記第３ウエル領域に補償用の第２導電型の不純物をイオン注入する工程と、前記第３ウエル領域上にゲート絶縁膜を形成した後、該ゲート絶縁膜上で上記第３ウエル領域の周囲上内側にそってゲート電極を形成する工程と、前記ゲート電極の内側の前記第３ウエル領域の上層に第２導電型の第１拡散層を形成する工程と、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサの内側の前記第１拡散層の上層に第２導電型の第２拡散層を形成する工程を有する。
【００１１】
本発明の半導体装置の製造方法（第１製造方法）では、第３ウエル領域と第２拡散層の間に第２拡散層よりも濃度が低い第２導電型の第１拡散層を形成する。このため、第２拡散層に接続される入力ＰＡＤにサージ電圧が入力された場合、第１拡散層によって第２拡散層の接合部での局所的な電界集中が抑制される。よって、サージ電圧が入力された際、静電気保護素子となる上記半導体装置自体が瞬間的に破壊されることがなくなる。
また、上記半導体基板に内部回路のトランジスタも形成する際に、保護素子形成領域の第２ウエル領域に補償用の第２導電型の不純物をイオン注入する。このとき、上記第３ウエル領域にも第２導電型の不純物をイオン注入されるので、保護素子形成領域の第３ウエル領域は内部回路のトランジスタの形成領域よりも濃度が薄く形成される。また保護素子形成領域の第３ウエル領域が浅く形成される。このことによって、上記第２ウエル領域、第３ウエル領域、第２拡散層に生じる寄生バイポーラトランジスタの電流増幅率ｈFEが上がるので、上記製造方法で形成される静電気保護素子の寄生動作点電圧が、内部回路のトランジスタの電流増幅率ｈFEよりも低くなる。したがって、内部回路にサージが流入する前に、第２ウエル領域、第３ウエル領域、第１拡散層および第２拡散層で構成される静電気保護素子の寄生動作が始まる。
【００１２】
本発明の半導体装置の製造方法（第２製造方法）は、半導体基板に形成された第１導電型の第１ウエル領域に素子分離領域を形成して、内部回路のトランジスタ形成領域と保護素子形成領域とを分離する工程と、前記トランジスタ形成領域と前記保護素子形成領域の前記第１ウエル領域のそれぞれに、断面が凹型で前記第１導電型とは逆の第２導電型の第２ウエル領域を形成する工程と、前記トランジスタ形成領域の前記第２ウエル領域の内側の前記第１ウエル領域に、第２ウエル領域の内側に接合する、前記第１ウエル領域よりも濃度が高い第１導電型のトランジスタウエル領域を形成する工程と、前記保護素子形成領域の前記第２ウエル領域の内側の前記第１ウエル領域に、前記第２ウエル領域の内側に接合する、前記第１ウエル領域よりも濃度が高く前記トランジスタウエル領域よりも濃度が低い第１導電型の第３ウエル領域を形成する工程と、前記トランジスタウエル領域上と前記第３ウエル領域上にゲート絶縁膜を形成した後、該ゲート絶縁膜上で上記第３ウエル領域の周囲上内側にそって保護素子の第１ゲート電極を形成するとともに、該ゲート絶縁膜上で上記トランジスタウエル領域上にトランジスタの第２ゲート電極を形成する工程と、前記第１ゲート電極の内側の前記第３ウエル領域の上層に第２導電型の第１拡散層を形成するとともに、前記第２ゲート電極の両側の前記トランジスタウエル領域にエクステンション領域を形成する工程と、前記第１ゲート電極の側壁と前記第２ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサの内側の前記第１拡散層の上層に第２導電型の第２拡散層を形成するとともに、前記第２ゲート電極の両側のトランジスタウエル領域に前記サイドウォールスペーサを介してソース・ドレイン領域を形成する工程を有する。
【００１３】
本発明の半導体装置の製造方法（第２製造方法）では、第３ウエル領域と第２拡散層の間に第２拡散層よりも濃度が低い第２導電型の第１拡散層を形成する。このため、第２拡散層に接続される入力ＰＡＤにサージ電圧が入力された場合、第１拡散層によって第２拡散層の接合部での局所的な電界集中を抑制する。よって、サージ電圧が入力された際、静電気保護素子となる上記半導体装置自体が瞬間的に破壊されることがなくなる。
また、上記半導体基板に内部回路のトランジスタを形成する。そのとき、保護素子形成領域の第２ウエル領域の内側の第１ウエル領域に、第２ウエル領域の内側に接合する、第１ウエル領域よりも濃度が高くトランジスタウエル領域よりも濃度が低い第１導電型の第３ウエル領域を形成する。さらに第３ウエル領域が浅く形成される。このことによって、上記第２ウエル領域、第３ウエル領域、第２拡散層に生じる寄生バイポーラトランジスタの電流増幅率ｈFEが上がるので、上記製造方法で形成される静電気保護素子の寄生動作点電圧が、内部回路のトランジスタの電流増幅率ｈFEよりも低くなる。したがって、内部回路にサージが流入する前に、第２ウエル領域、第３ウエル領域、第１拡散層および第２拡散層で構成される静電気保護素子の寄生動作が始まる。
【００１４】
本発明の半導体装置の製造方法（第３製造方法）は、半導体基板に形成された第１導電型の第１ウエル領域に、断面が凹型で前記第１導電型とは逆の第２導電型の第２ウエル領域を形成する工程と、前記第２ウエル領域の内側に接合する、前記第１ウエル領域よりも濃度が高い第１導電型の第３ウエル領域を形成する工程と、前記第３ウエル領域上にゲート絶縁膜を形成した後、該ゲート絶縁膜上で上記第３ウエル領域の周囲上内側にそってゲート電極を形成する工程と、前記ゲート電極の内側の前記第３ウエル領域の上層に第２導電型の第１拡散層を形成する工程と、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサの内側の前記第１拡散層の上層に第２導電型の第２拡散層を形成する工程を有する。
【００１５】
本発明の半導体装置の製造方法（第３製造方法）では、第３ウエル領域と第２拡散層の間に第２拡散層よりも濃度が低い第２導電型の第１拡散層を形成する。このため、第２拡散層に接続される入力ＰＡＤにサージ電圧が入力された場合、第１拡散層によって第２拡散層の接合部での局所的な電界集中を抑制する。よって、サージ電圧が入力された際、静電気保護素子となる上記半導体装置自体が瞬間的に破壊されることがなくなる。
【発明の効果】
【００１６】
本発明の半導体装置は、サージ電圧が入力した際の瞬間的な素子破壊を回避し、縦方向と横方向の段階的な全方向動作によって局所的なキャリアの集中を回避して、静電荷を効率よく逃がすことで、保護機能を高めることを可能にするという利点がある。
【００１７】
本発明の半導体装置の各製造方法は、サージ電圧が入力した際の瞬間的な素子破壊を回避し、縦方向と横方向の段階的な全方向動作によって局所的なキャリアの集中を回避して、静電荷を効率よく逃がすことで、保護機能を高めることを可能にするという利点がある。また小面積、かつ特別な製造工程の追加なしで耐サージ性の高い半導体装置を実現できるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１（１）の概略構成断面図および図１（２）の平面レイアウト図によって説明する。なお、概略構成断面図の縮尺と平面レイアウト図の縮尺は必ずしも一致させていない。
【００１９】
図１に示すように、半導体基板１１には、第１導電型（例えばＰ型）の第１ウエル領域１２が形成されている。なお、図面では半導体基板１１全体が第１ウエル領域１２のように記載されているが、実際には半導体基板１１は図示したものよりも厚く、この半導体基板１１の上層部に上記第１ウエル領域１２が形成されている。
上記、半導体基板１１には、Ｐ型基板を用い、それを上記第１ウエル領域１２としてもよい。
さらに、上記第１ウエル領域１２に素子分離領域２１が形成され、静電気保護素子の形成領域を分離している。
【００２０】
上記第１ウエル領域１２に上層部中に上記第１導電型とは逆の第２導電型（例えばＮ型）の第２ウエル領域１３が形成されている。
上記第２ウエル領域１３は、バイポーラトランジスタのエミッタ領域となる縦方向分離用の深いＮウエル（以下、ＤＮＷＨと記載）と、横方向分離用のＮウエル（以下、ＮＷＨと記載）で形成されている。ＤＮＷＨは、例えば、リンを２．０ＭｅＶの注入エネルギーで、１．０×１０13／ｃｍ2のドーズ量で注入することにより形成されている。
また、ＮＷＨは、例えば、リンを２．０ＭｅＶの注入エネルギーで４．０×１０12／ｃｍ2のドーズ量で注入し、また９００ｋｅＶの注入エネルギーで６．０×１０11／ｃｍ2のドーズ量で注入し、さらに４００ｋｅＶの注入エネルギーで７．０×１０11／ｃｍ2のドーズ量で注入することにより形成されている。
【００２１】
上記第２ウエル領域１３の上層部中に上記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４が形成されている。
上記第３ウエル領域１４は、例えば、ボロンが８００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入し、４００ｋｅＶの注入エネルギーで１．０×１０12／ｃｍ2の注入エネルギーでし、１５０ｋｅＶの注入エネルギーで３．０×１０11／ｃｍ2のドーズ量で注入することにより形成されている。図示はしていないが、内部回路のＭＯＳでは、例えば、１．２ＭｅＶの注入エネルギーで６．０×１０12／ｃｍ2のドーズ量で注入することにより静電気保護素子よりも深いウエルが形成されている。
【００２２】
上記第３ウエル領域１４の上層中に第２導電型の第１拡散層１５が形成されている。
上記第２導電型の第１拡散層１５は、例えば、リンが２００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入されることにより形成されている。
【００２３】
上記第１拡散層１５の上層中に上記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６が形成されている。また、上記第２ウエル領域１３の上層には、上記第２拡散層１６と同様な第３拡散層１７が形成されている。
上記第２拡散層１６は、コレクタの役割を果たす高濃度のＮ+拡散層であり、第２ウエル領域１３の取り出しである高濃度のＮ+拡散層である上記第３拡散層１７とともに、例えば、リンが１０ｋｅＶの注入エネルギーで４．０×１０15／ｃｍ2のドーズ量で注入されることにより形成されている。
【００２４】
すなわち、平面レイアウト上、上記第２拡散層１６の外周に上記第１拡散層１５が形成され、上記第１拡散層１５の外周に上記第３ウエル領域１４が形成され、上記第３ウエル領域１４の外周に上記第２ウエル領域１３が形成されている。
上記のように、半導体装置１（静電気保護素子５）が構成されている。
【００２５】
上記静電気保護素子５では、縦方向に第２拡散層１６、第３ウエル領域１４、第２ウエル領域１３によって縦型寄生ＮＰＮトランジスタＶnpnが図面縦方向の矢印方向に構成される。また、横方向に第２拡散層１６、第３ウエル領域１４、第２ウエル領域１３によって横型寄生ＮＰＮトランジスタＬnpnが図面横方向の矢印方向に構成される。
第２拡散層１６は入力ＰＡＤ（図示せず）に、第３拡散層１７はＧＮＤに接続されている。
第３ウエル領域１４はオープン状態にする。
【００２６】
また、上記第２拡散層１６と上記第３ウエル領域１４と上記第２ウエル領域１３で構成される縦方向の縦型寄生バイポーラトランジスタＶnpnの動作電圧をＢＶＶceoとする。上記第２拡散層１６と上記第３ウエル領域１４と上記第２ウエル領域１３で構成される横方向の横型寄生バイポーラトランジスタＬnpnの動作電圧をＢＬＶceoとする。すると、ＢＶＶceo≦ＢＬＶceoなる関係を満たすようになっている。
また、第２拡散層１６と第２ウエル領域１３との距離Ｌ、すなわち横型寄生バイポーラトランジスタＬnpnのベース幅は、上記動作電圧ＢＶＶceoが上記動作電圧ＢＬＶceoの、例えば９０％〜１００％程度となるように設定される。上記条件の場合のＬ長は、例えば２．０μｍから２．２μｍ程度である。
【００２７】
上記半導体装置１（静電気保護素子５）では、第３ウエル領域１４と第２拡散層１６の間に第２拡散層１６よりも濃度が低い第２導電型の第１拡散層１５が形成されている。このため、第２拡散層１６に接続される入力ＰＡＤ（図示せず）にサージ電圧が入力された場合、第１拡散層１５によって第２拡散層１６の接合部での局所的な電界集中を抑制する。よって、サージ電圧が入力された際、静電気保護素子５となる上記半導体装置１自体が瞬間的に破壊されることがなくなる。
【００２８】
次に、上記静電気保護素子５にサージが入力されたときの振る舞いを、図２の等価回路を用いて説明する。
【００２９】
図２に示すように、サージ電圧が入力ＰＡＤ３１から静電気保護素子５の第２拡散層１６に入ったとき、第１拡散層１５によって第２拡散層１６との接合部での電流の集中を抑制して、瞬間的な静電気保護素子５の破壊を回避する。
【００３０】
次に、縦型寄生バイポーラトランジスタＶnpnが動作し、静電気サージをバイポーラ電流として第２ウエル領域１３に接続された第３拡散層１７（前記図１参照）からＧＮＤへと流す。ここで第３ウエル領域１４（前記図１参照）の濃度は内部回路４１のＭＯＳトランジスタのＰウエルよりも低く設定され、さらに第１拡散層１５が第２拡散層１６よりも深く入っているので、縦方向でオンし易くなる。
よって、内部回路にサージが伝わる前に静電気保護素子５が動作し、内部回路４１を保護する。
この段階では、第２ウエル領域１３および第３ウエル領域１４の抵抗成分によって静電気保護素子５には、それ自体を破壊に至らしめるような過剰な電流は流れない。
【００３１】
次に、縦方向の縦型寄生バイポーラトランジスタＶnpnの寄生動作によって電位が固定されていない第３ウエル領域１４のウエル電位が上昇し、縦方向以外の斜め方向および横方向の横型寄生バイポーラトランジスタＬnpnの動作が開始して、チャージを引き抜く経路（有効断面積）が広がる。
このように縦方向の縦型寄生バイポーラトランジスタＶnpnの寄生動作をトリガとして、斜め方向の寄生バイポーラトランジスタ（前記図１参照:例えば図１（１）中の斜め方向の矢印）、横方向の横型寄生バイポーラトランジスタＬnpnも動作させることで電流密度を低下させる。
【００３２】
さらに前記図１（２）に示すように、平面レイアウト上、静電気保護素子５は、第２拡散層１６の外周に第１拡散層１５が形成され、第１拡散層１５の外周に第３ウエル領域１４が形成され、第３ウエル領域１４の外周に第２ウエル領域１３が形成されている。したがって、全側面からチャージを引き抜くことで効率よく動作させることができる。
【００３３】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図３（１）の概略構成断面図および図３（２）の平面レイアウト図によって説明する。なお、概略構成断面図の縮尺と平面レイアウト図の縮尺は必ずしも一致させていない。
【００３４】
図３に示すように、静電気保護素子６は、前記説明した静電気保護素子５と基本的な構成は同様である。
すなわち、半導体基板１１には、第１導電型（例えばＰ型）の第１ウエル領域１２が形成されている。なお、図面では半導体基板１１全体が第１ウエル領域１２のように記載されているが、実際には半導体基板１１は図示したものよりも厚く、この半導体基板１１の上層部に上記第１ウエル領域１２が形成されている。
上記、半導体基板１１には、Ｐ型基板を用い、それを上記第１ウエル領域１２としてもよい。
さらに、上記第１ウエル領域１２に素子分離領域２１が形成され、静電気保護素子の形成領域を分離している。
【００３５】
上記第１ウエル領域１２に上層部中に上記第１導電型とは逆の第２導電型（例えばＮ型）の第２ウエル領域１３が形成されている。
上記第２ウエル領域１３は、バイポーラトランジスタのエミッタ領域となる縦方向分離用の深いＮウエル（以下、ＤＮＷＨと記載）と、横方向分離用のＮウエル（以下、ＮＷＨと記載）で形成されている。ＤＮＷＨは、例えば、リンを２．０ＭｅＶの注入エネルギーで、１．０×１０13／ｃｍ2のドーズ量で注入することにより形成されている。
また、ＮＷＨは、例えば、リンを２．０ＭｅＶの注入エネルギーで４．０×１０12／ｃｍ2のドーズ量で注入し、また９００ｋｅＶの注入エネルギーで６．０×１０11／ｃｍ2のドーズ量で注入し、さらに４００ｋｅＶの注入エネルギーで７．０×１０11／ｃｍ2のドーズ量で注入することにより形成されている。
【００３６】
上記第２ウエル領域１３の上層部中に上記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４が形成されている。
上記第３ウエル領域１４は、例えば、ボロンが８００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入し、４００ｋｅＶの注入エネルギーで１．０×１０12／ｃｍ2の注入エネルギーでし、１５０ｋｅＶの注入エネルギーで３．０×１０11／ｃｍ2のドーズ量で注入することにより形成されている。図示はしていないが、内部回路のＭＯＳでは、例えば、１．２ＭｅＶの注入エネルギーで６．０×１０12／ｃｍ2のドーズ量で注入することにより静電気保護素子よりも深いウエルが形成されている。
【００３７】
上記第３ウエル領域１４の上層中に第２導電型の第１拡散層１５が形成されている。
上記第２導電型の第１拡散層１５は、例えば、リンが２００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入されることにより形成されている。
【００３８】
上記第１拡散層１５の上層中に上記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６が形成されている。また、上記第２ウエル領域１３の上層には、上記第２拡散層１６と同様な第３拡散層１７が形成されている。
上記第２拡散層１６は、コレクタの役割を果たす高濃度のＮ+拡散層であり、第２ウエル領域１３の取り出しである高濃度のＮ+拡散層である上記第３拡散層１７とともに、例えば、リンが１０ｋｅＶの注入エネルギーで４．０×１０15／ｃｍ2のドーズ量で注入されることにより形成されている。
【００３９】
すなわち、平面レイアウト上、上記第２拡散層１６の外周に上記第１拡散層１５が形成され、上記第１拡散層１５の外周に上記第３ウエル領域１４が形成され、上記第３ウエル領域１４の外周に上記第２ウエル領域１３が形成されている。
上記のように、半導体装置２（静電気保護素子６）が構成されている。
【００４０】
そして、上記記第２拡散層１６と上記第１拡散層１５と上記第３ウエル領域１４と上記第２ウエル領域１３は、平面レイアウト上、内側から外側に向かって順に同心円状に形成されている。
【００４１】
上記静電気保護素子６では、前記静電気保護素子５と同様な作用効果を得ることができる。それとともに、上記第２拡散層１６と上記第１拡散層１５と上記第３ウエル領域１４と上記第２ウエル領域１３を同心円状の構造にし、ベース幅Ｌをどの箇所でも一定に設定している。このため、第２拡散層１６を囲む全方向（図中の矢印方向）に均等に横型寄生バイポーラトランジスタが形成されるので、全方向に均等にチャージをＧＮＤへ引き抜くことができる。この結果、より小面積で効率良く内部回路を保護することができる。
【００４２】
上記第１実施例、第２実施例では、上記第２拡散層１６と上記第１拡散層１５と上記第３ウエル領域１４と上記第２ウエル領域１３が四角形と円形の場合を説明した。上記第２拡散層１６と上記第１拡散層１５の周囲を上記第３ウエル領域１４と上記第２ウエル領域１３で取り囲む構造であれば、六角形や八角形といった多角形をはじめとしてどのような形状でも効果が得られる。
【００４３】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図４（１）の概略構成断面図および図４（２）の平面レイアウト図によって説明する。なお、概略構成断面図の縮尺と平面レイアウト図の縮尺は必ずしも一致させていない。
【００４４】
図４に示すように、静電気保護素子７は、前記説明した静電気保護素子５と基本的な構成は同様である。
すなわち、半導体基板１１には、第１導電型（例えばＰ型）の第１ウエル領域１２が形成されている。なお、図面では半導体基板１１全体が第１ウエル領域１２のように記載されているが、実際には半導体基板１１は図示したものよりも厚く、この半導体基板１１の上層部に上記第１ウエル領域１２が形成されている。
上記、半導体基板１１には、Ｐ型基板を用い、それを上記第１ウエル領域１２としてもよい。
さらに、上記第１ウエル領域１２に素子分離領域２１が形成され、静電気保護素子の形成領域を分離している。
【００４５】
上記第１ウエル領域１２に上層部中に上記第１導電型とは逆の第２導電型（例えばＮ型）の第２ウエル領域１３が形成されている。
上記第２ウエル領域１３は、バイポーラトランジスタのエミッタ領域となる縦方向分離用の深いＮウエル（以下、ＤＮＷＨと記載）と、横方向分離用のＮウエル（以下、ＮＷＨと記載）で形成されている。ＤＮＷＨは、例えば、リンを２．０ＭｅＶの注入エネルギーで、１．０×１０13／ｃｍ2のドーズ量ですることにより形成されている。
また、ＮＷＨは、例えば、リンを２．０ＭｅＶの注入エネルギーで４．０×１０12／ｃｍ2のドーズ量で注入し、また９００ｋｅＶの注入エネルギーで６．０×１０11／ｃｍ2のドーズ量で注入し、さらに４００ｋｅＶの注入エネルギーで７．０×１０11／ｃｍ2のドーズ量で注入することにより形成されている。
【００４６】
上記第２ウエル領域１３の上層部中に上記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４が形成されている。
上記第３ウエル領域１４は、例えば、ボロンが８００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入し、４００ｋｅＶの注入エネルギーで１．０×１０12／ｃｍ2の注入エネルギーでし、１５０ｋｅＶの注入エネルギーで３．０×１０11／ｃｍ2のドーズ量で注入することにより形成されている。図示はしていないが、内部回路のＭＯＳでは、例えば、１．２ＭｅＶの注入エネルギーで６．０×１０12／ｃｍ2のドーズ量で注入することにより静電気保護素子よりも深いウエルが形成されている。
【００４７】
上記第３ウエル領域１４の上層中に第２導電型の第１拡散層１５が形成されている。
上記第２導電型の第１拡散層１５は、例えば、リンが２００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入されることにより形成されている。
【００４８】
上記第１拡散層１５の上層中に上記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６が形成されている。また、上記第２ウエル領域１３の上層には、上記第２拡散層１６と同様な第３拡散層１７が形成されている。
上記第２拡散層１６は、コレクタの役割を果たす高濃度のＮ+拡散層であり、第２ウエル領域１３の取り出しである高濃度のＮ+拡散層である上記第３拡散層１７とともに、例えば、リンが１０ｋｅＶの注入エネルギーで４．０×１０15／ｃｍ2のドーズ量で注入されることにより形成されている。
【００４９】
すなわち、平面レイアウト上、上記第２拡散層１６の外周に上記第１拡散層１５が形成され、上記第１拡散層１５の外周に上記第３ウエル領域１４が形成され、上記第３ウエル領域１４の外周に上記第２ウエル領域１３が形成されている。
【００５０】
さらに、上記第２ウエル領域１３と上記第１拡散層１５との間の上記第３ウエル領域１４上にゲート絶縁膜５１を介してゲート電極５２を有する。
上記ゲート電極５２はグランド電位に接続されている。
上記のように、半導体装置３（静電気保護素子７）が構成されている。
【００５１】
上記静電気保護素子７では、前記静電気保護素子５と同様な作用効果を得ることができる。それとともに、サージ電圧が入力する第２拡散層１６と第３拡散層１７との距離をゲート電極５２で規定することで、より高精度な制御が期待できる。
また、このゲート電極５２をＧＮＤに接続することでフィールドプレート効果により空乏層の伸びを制御できるため、ベース幅、すなわち第２拡散層１６と第３ウエル領域１４の距離Ｌを小さく設定することができる。結果的に静電気保護素子７のサイズをより微細化することが可能となる。
【００５２】
また、上記第３実施例と上記第１実施例を組み合わせることもできる。
【００５３】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図５〜図７の製造工程断面図によって説明する。
【００５４】
図５（１）に示すように、半導体基板１１には、第１導電型（例えばＰ型）の第１ウエル領域１２が形成されている。なお、図面では半導体基板１１全体が第１ウエル領域１２のように記載されているが、実際には半導体基板１１は図示したものよりも厚く、この半導体基板１１の上層部に上記第１ウエル領域１２が形成されている。
なお、上記半導体基板１１にＰ型基板を用い、それを上記第１ウエル領域１２としてもよい。
そして上記第１ウエル領域１２に素子分離領域２１を形成し、内部回路のトランジスタの形成領域（以下、トランジスタ形成領域と記載）と静電気保護素子の形成領域（以下、保護素子形成領域と記載）を分離する。
上記素子分離領域２１は、通常の素子分離技術による。例えば、ＳＴＩ（Shallow Trench Isolation）構造で形成する。
また、半導体基板１１表面には犠牲膜１２１が形成されている。この犠牲膜１２１は、ゲート絶縁膜を形成する前に除去される。
【００５５】
次に、図５（２）〜図６（１）に示すように、上記第１ウエル領域１２に上層部中に上記第１導電型とは逆の第２導電型（例えばＮ型）の第２ウエル領域１３を形成する。
以下、その形成順の一例を詳細に説明する。
【００５６】
まず、図５（２）に示すように、上記半導体基板１１上にレジストマスク６１を形成する。このレジストマスク６１は、上記トランジスタ形成領域および保護素子形成領域上に開口部６２、６３が形成されている。
次いで上記レジストマスク６１を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第２導電型の不純物をイオン注入する。例えば、リンを２．０ＭｅＶの注入エネルギーで、１．０×１０13／ｃｍ2のドーズ量で注入する。その後、上記レジストマスク６１を除去する。
このようにして、バイポーラトランジスタのエミッタ領域となる縦方向分離用の深いＮウエルＤＮＷＨを形成する。
その後、例えば、１１００℃、６０分の熱処理を行う。
【００５７】
次に、図５（３）に示すように、上記半導体基板１１上にレジストマスク６４を形成する。このレジストマスク６４は、上記縦方向分離用の深いＮウエルＤＮＷＨ上に開口部６５が形成されている。
次いで上記レジストマスク６４を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第１導電型の不純物をイオン注入する。例えば、ホウ素（Ｂ）を１．０ＭｅＶの注入エネルギーで、６．０×１０12／ｃｍ2のドーズ量で注入する。
このようにして、上記縦方向分離用の深いＮウエルＤＮＷＨ間の第１ウエル領域１２に第１導電型の深いウエル領域１８を形成する。
その後、上記レジストマスク６４を除去する。
【００５８】
次に、図６（４）に示すように、上記半導体基板１１上にレジストマスク６６を形成する。このレジストマスク６６は、上記縦方向分離用の深いＮウエルＤＮＷＨの周部上に開口部６７が形成されている。
次いで上記レジストマスク６６を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第２導電型の不純物をイオン注入する。例えば、リンを２．０ＭｅＶの注入エネルギーで４．０×１０12／ｃｍ2のドーズ量で注入し、次いで９００ｋｅＶの注入エネルギーで６．０×１０11／ｃｍ2のドーズ量で注入し、さらに４００ｋｅＶの注入エネルギーで７．０×１０11／ｃｍ2のドーズ量で注入する。
このようにして、縦方向分離用の深いＮウエルＤＮＷＨの周部上に横方向分離用のＮウエルＮＷＨを形成する。
その後、上記レジストマスク６６を除去する。
このようにして、トランジスタ形成領域と保護素子形成領域の第１ウエル領域１２のそれぞれに、断面が凹型で第２導電型の第２ウエル領域１３を形成する。
【００５９】
次に、図６（５）に示すように、上記半導体基板１１上にレジストマスク６８を形成する。このレジストマスク６８は、上記トランジスタ形成領域と保護素子形成領域上に開口部６９、７０が形成されている。
次いで上記レジストマスク６８を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第１導電型の不純物をイオン注入する。例えば、ホウ素（Ｂ）を１．２ＭｅＶの注入エネルギーで６．０×１０12／ｃｍ2のドーズ量で注入し、次いで８００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入し、次いで３００ｋｅＶの注入エネルギーで１．０×１０12／ｃｍ2のドーズ量で注入し、さらに１５０ｋｅＶの注入エネルギーで３．０×１０11／ｃｍ2のドーズ量で注入する。
このようにして、各第２ウエル領域１３の内側の上記第１ウエル領域１２に、各第２ウエル領域１３の内側に接合して上記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４を形成する。
その後、上記レジストマスク６８を除去する。
【００６０】
次に、図６（６）に示すように、上記半導体基板１１上にレジストマスク７１を形成する。このレジストマスク７１は、上記トランジスタ形成領域上を被覆し、保護素子形成領域上に開口部７２が形成されている。
次いで上記レジストマスク７１を用いたイオン注入によって、上記保護素子形成領域の第３ウエル領域１４中に第２導電型の不純物をイオン注入して補償する。
この補償用ドーピングとして上記第３ウエル領域１４には、例えば、リンを２．０ＭｅＶの注入エネルギーで１．０×１０13／ｃｍ2のドーズ量で注入する。
本発明の製造方法では、この工程が追加となる。すなわち、マスク工程とイオン注入工程が１回ずつ追加となる。
その後、上記レジストマスク７１を除去する。
【００６１】
上記補償用のイオン注入を行った場合と、上記補償用のイオン注入を行わない場合における不純物濃度分布を図８に示した。
図８に示すように、補償用のイオン注入を行うことによって、ＰＷＨ、すなわち第３ウエル領域１４の濃度が低下していることが判る。
【００６２】
次に、図７（７）に示すように、上記第３ウエル領域１４上にゲート絶縁膜５１を形成する。次いで保護素子形成領域の上記第３ウエル領域１４上のゲート絶縁膜５１上に、上記第３ウエル領域１４の周囲上内側にそってゲート電極５２を形成する。それと同時に、トランジスタ形成領域の上記第３ウエル領域１４上のゲート絶縁膜５１上に、ゲート電極５３を形成する。
【００６３】
その後、後に詳述するが、上記ゲート電極５２の内側の上記第３ウエル領域１４の上層に第２導電型の第１拡散層を形成する。同時に、上記ゲート電極５３の両側の上記第３ウエル領域１４の上層にエクステンション領域を形成する。次いで、上記ゲート電極５２、５３の側壁にサイドウォールスペーサを形成する。さらに上記サイドウォールスペーサの内側の第１拡散層の上層に第２導電型の第２拡散層を形成する。
【００６４】
次に、上記ゲート電極５２、５３を形成するまでの別の製造方法（第２実施例）を、図９〜図１１の製造工程断面図によって説明する。
【００６５】
図９（１）に示すように、半導体基板１１には、第１導電型（例えばＰ型）の第１ウエル領域１２が形成されている。なお、図面では半導体基板１１全体が第１ウエル領域１２のように記載されているが、実際には半導体基板１１は図示したものよりも厚く、この半導体基板１１の上層部に上記第１ウエル領域１２が形成されている。
なお、上記半導体基板１１にＰ型基板を用い、それを上記第１ウエル領域１２としてもよい。
そして上記第１ウエル領域１２に素子分離領域２１を形成し、内部回路のトランジスタの形成領域（以下、トランジスタ形成領域と記載）と静電気保護素子の形成領域（以下、保護素子形成領域と記載）を分離する。
上記素子分離領域２１は、通常の素子分離技術による。例えば、ＳＴＩ（Shallow Trench Isolation）構造で形成する。
また、半導体基板１１表面には犠牲膜１２１が形成されている。この犠牲膜は、ゲート絶縁膜を形成する前に除去去れる。
【００６６】
次に、図９（２）〜図１０（１）に示すように、上記第１ウエル領域１２に上層部中に上記第１導電型とは逆の第２導電型（例えばＮ型）の第２ウエル領域１３を形成する。
以下、その形成順の一例を詳細に説明する。
【００６７】
まず、図９（２）に示すように、上記半導体基板１１上にレジストマスク６１を形成する。このレジストマスク６１は、上記トランジスタ形成領域および保護素子形成領域上に開口部６２、６３が形成されている。
次いで上記レジストマスク６１を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第２導電型の不純物をイオン注入する。例えば、リンを２．０ＭｅＶの注入エネルギーで、１．０×１０13／ｃｍ2のドーズ量で注入する。その後、上記レジストマスク６１を除去する。
このようにして、バイポーラトランジスタのエミッタ領域となる縦方向分離用の深いＮウエルＤＮＷＨを形成する。
その後、例えば、１１００℃、６０分の熱処理を行う。
【００６８】
次に、図９（３）に示すように、上記半導体基板１１上にレジストマスク６４を形成する。このレジストマスク６４は、上記縦方向分離用の深いＮウエルＤＮＷＨ上に開口部６５が形成されている。
次いで上記レジストマスク６４を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第１導電型の不純物をイオン注入する。例えば、ホウ素（Ｂ）を１．０ＭｅＶの注入エネルギーで、６．０×１０12／ｃｍ2のドーズ量で注入する。
このようにして、上記縦方向分離用の深いＮウエルＤＮＷＨ間の第１ウエル領域１２に第１導電型の深いウエル領域１８を形成する。
その後、上記レジストマスク６４を除去する。
【００６９】
次に、図１０（４）に示すように、上記半導体基板１１上にレジストマスク６６を形成する。このレジストマスク６６は、上記縦方向分離用の深いＮウエルＤＮＷＨの周部上に開口部６７が形成されている。
次いで上記レジストマスク６６を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第２導電型の不純物をイオン注入する。例えば、リンを２．０ＭｅＶの注入エネルギーで４．０×１０12／ｃｍ2のドーズ量で注入し、次いで９００ｋｅＶの注入エネルギーで６．０×１０11／ｃｍ2のドーズ量で注入し、さらに４００ｋｅＶの注入エネルギーで７．０×１０11／ｃｍ2のドーズ量で注入する。
このようにして、縦方向分離用の深いＮウエルＤＮＷＨの周部上に横方向分離用のＮウエルＮＷＨを形成する。
その後、上記レジストマスク６６を除去する。
このようにして、トランジスタ形成領域と保護素子形成領域の第１ウエル領域１２のそれぞれに、断面が凹型で第２導電型の第２ウエル領域１３を形成する。
【００７０】
次に、図１０（５）に示すように、上記半導体基板１１上にレジストマスク７３を形成する。このレジストマスク７３は、上記トランジスタ形成領域上に開口部７４が形成されている。
次いで上記レジストマスク７３を用いたイオン注入によって、上記第１ウエル領域１２中に第１導電型の不純物をイオン注入する。例えば、ホウ素（Ｂ）を１．２ＭｅＶの注入エネルギーで６．０×１０12／ｃｍ2のドーズ量で注入する。
このようにして、各第２ウエル領域１３の内側の上記第１ウエル領域１２に、各第２ウエル領域１３の内側に接合する第１導電型の第３ウエル領域１４を形成する。
その後、上記レジストマスク７３を除去する。
【００７１】
次に、図１０（６）に示すように、上記半導体基板１１上にレジストマスク６８を形成する。このレジストマスク６８は、上記トランジスタ形成領域と保護素子形成領域上に開口部６９、７０が形成されている。
次いで上記レジストマスク６８を用いたイオン注入によって、上記半導体基板１１（第１ウエル領域１２）中に第１導電型の不純物をイオン注入する。例えば、ホウ素（Ｂ）を８００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入し、次いで４００ｋｅＶの注入エネルギーで１．０×１０12／ｃｍ2のドーズ量で注入し、さらに１５０ｋｅＶの注入エネルギーで３．０×１０11／ｃｍ2のドーズ量で注入する。
このようにして、保護素子形成領域の第２ウエル領域１３の内側の上記第１ウエル領域１２に、第２ウエル領域１３の内側に接合して上記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４を形成する。この保護素子形成領域の第３ウエル領域１４は上記トランジスタ形成領域の第３ウエル領域１４よりも低濃度に形成される。
その後、上記レジストマスク６８を除去する。
【００７２】
上記トランジスタ形成領域の第３ウエル領域１４を形成するイオン注入と、上記保護素子形成領域の第３ウエル領域１４を形成するイオン注入とを別々に行った場合における不純物濃度分布を図１２に示した。
図１２に示すように、別々にイオン注入を行うことによって、トランジスタ形成領域の第３ウエル領域１４を保護素子形成領域の第３ウエル領域１４よりも深く形成できることが判る。
【００７３】
次に、図１１（７）に示すように、上記第３ウエル領域１４上にゲート絶縁膜５１を形成する。次いで保護素子形成領域の上記第３ウエル領域１４上のゲート絶縁膜５１上に、上記第３ウエル領域１４の周囲上内側にそってゲート電極５２を形成する。それと同時に、トランジスタ形成領域の上記第３ウエル領域１４上のゲート絶縁膜５１上に、ゲート電極５３を形成する。
【００７４】
その後、後に詳述するが、上記ゲート電極５２の内側の上記第３ウエル領域１４の上層に第２導電型の第１拡散層を形成する。同時に、上記ゲート電極５３の両側の上記第３ウエル領域１４の上層にエクステンション領域を形成する。次いで、上記ゲート電極５２、５３の側壁にサイドウォールスペーサを形成する。さらに上記サイドウォールスペーサの内側の第１拡散層の上層に第２導電型の第２拡散層を形成する。
【００７５】
上記ゲート電極までを形成する第１実施例および第２実施例で形成されるトランジスタは、高耐圧トランジスタおよび図示はしていないが、上記高耐圧トランジスタよりも耐圧は低いが高速動作が可能な低耐圧トランジスタも同時に形成することが可能である。
【００７６】
次に、ゲート電極５２、５３を形成した以降の製造工程の第１例を図１３〜図１４の製造工程断面図によって説明する。図面では、高耐圧トランジスタと静電気保護素子とを形成する工程を示し、図面左側に高耐圧トランジスタを、右側に静電気保護素子を示した。また、図示はしていないが、同時に低耐圧トランジスタも同時に形成される。
【００７７】
図１３（１）に示すように、上記半導体基板１１上にレジストマスク７５を形成する。このレジストマスク７５は、上記トランジスタ形成領域と保護素子形成領域上に開口部７６、７７が形成されている。
次いで、上記レジストマスク７５を用いたイオン注入によって、上記第３ウエル領域１４中に第２導電型の不純物をイオン注入する。例えば、リン（Ｐ）を２００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入する。
このようにして、トランジスタ形成領域には、ゲート電極５３の両側の第３ウエル領域１４にエクステンション領域５４、５５が形成される。また、保護素子形成領域のゲート電極５２の中央部の第３ウエル領域１４の第１拡散層１５が形成される。なお、ゲート電極５２の周囲の第３ウエル領域１４にも上記第１拡散層１５と同様な第４拡散層１９が形成される。
その後、上記レジストマスク７５を除去する。
【００７８】
次に、図１３（２）に示すように、上記半導体基板１１上に、上記ゲート電極５２、５３を被覆するサイドウォールスペーサを形成するための絶縁膜９１を形成する。
【００７９】
次に、図１３（３）に示すように、上記絶縁膜９１上にレジストマスク７８を形成する。このレジストマスク７８は、上記保護素子形成領域上に開口部７９が形成されている。
上記レジストマスク７８を用いて、上記絶縁膜９１をエッチバックし、ゲート電極５２の側壁にサイドウォールスペーサ９２を形成する。
その後、上記レジストマスク７８を除去する。
【００８０】
次に、図１４（４）に示すように、上記半導体基板１１上にレジストマスク８０を形成する。このレジストマスク８０は、上記トランジスタ形成領域の第２ウエル領域１３の取り出し部上、ソース・ドレイン領域の形成領域上、ゲート電極５３上に開口部８１が形成されている。
上記レジストマスク８０を用いて、上記絶縁膜９１をエッチングして、絶縁膜９１に開口部９３を形成する。
【００８１】
次に、図１４（５）に示すように、上記保護素子形成領域上の上記レジストマスク８０を除去して開口部８２を形成する。このとき、図示はしていないが、低耐圧トランジスタの形成領域も開口しておく。
【００８２】
次に、図１４（６）に示すように、上記ゲート電極５２、５３、絶縁膜９１、サイドウォールスペーサ９２等をマスクに用いて、例えばイオン注入によって、上記第１拡散層１５の上層中に上記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６を形成する。また、上記第４拡散層１９の上層には、上記第２拡散層１６と同様な第３拡散層１７を形成する。また、ゲート電極５２の上層にも第２拡散層１６と同様な第５拡散層２０を形成する。
上記第２拡散層１６は、コレクタの役割を果たす高濃度のＮ+拡散層であり、第２ウエル領域１３の取り出しである高濃度のＮ+拡散層である上記第３拡散層１７とともに形成される。そのときのイオン注入条件は、例えば、リンを１０ｋｅＶの注入エネルギーで４．０×１０15／ｃｍ2のドーズ量で注入する。
同時に、トランジスタ形成領域のエクステンション領域５４、５５の上層にトランジスタのソース・ドレイン領域５６、５７を形成する。また、ゲート電極５３の取り出し部５８、第２ウエル領域１３の取り出し部５９を形成する。
その後、サリサイド工程を行うことによって、第２拡散層１６、第３拡散層１７、ソース・ドレイン領域５６、５７、ゲート電極５３の取り出し部５９、第１ウエル領域１３の取り出し部５９のそれぞれの表層にシリサイド層１１１を形成する。
上記のように、半導体装置１（静電気保護素子５とトランジスタ９）が形成される。
【００８３】
次に、ゲート電極５２、５３を形成した以降の製造工程の第２例を図１５〜図１６の製造工程断面図によって説明する。図面では、高耐圧トランジスタと静電気保護素子とを形成する工程を示し、図面左側に高耐圧トランジスタを、右側に静電気保護素子を示した。また、図示はしていないが、同時に低耐圧トランジスタも同時に形成される。
【００８４】
図１５（１）に示すように、上記半導体基板１１上にレジストマスク７５を形成する。このレジストマスク７５は、上記トランジスタ形成領域と保護素子形成領域上に開口部７６、７７が形成されている。
次いで、上記レジストマスク７５を用いたイオン注入によって、上記第３ウエル領域１４中に第２導電型の不純物をイオン注入する。例えば、リン（Ｐ）を２００ｋｅＶの注入エネルギーで３．０×１０12／ｃｍ2のドーズ量で注入する。
このようにして、トランジスタ形成領域には、ゲート電極５３の両側の第３ウエル領域１４にエクステンション領域５４、５５が形成される。また、保護素子形成領域のゲート電極５２の中央部の第３ウエル領域１４の第１拡散層１５が形成される。なお、ゲート電極５２の周囲の第３ウエル領域１４にも上記第１拡散層１５と同様な第４拡散層１９が形成される。
その後、上記レジストマスク７５を除去する。
【００８５】
次に、図１５（２）に示すように、上記半導体基板１１上に、上記ゲート電極５２、５３を被覆するサイドウォールスペーサを形成するための絶縁膜９１を形成する。
【００８６】
次に、図１５（３）に示すように、上記絶縁膜９１上にレジストマスク８３を形成する。
【００８７】
次に、図１６（４）に示すように、リソグラフィー技術によって、上記レジスト膜８３に、上記保護素子形成領域の第２拡散層の形成領域上、第２ウエル領域の取り出し部の形成領域上、および上記トランジスタ形成領域の第２ウエル領域１３の取り出し部上、ソース・ドレイン領域の形成領域上、ゲート電極５２、５３上に開口部８４を形成する。
【００８８】
次に、上記レジスト膜８３をエッチングマスクに用いて、上記絶縁膜９１をエッチングして、絶縁膜９１に開口部９４を形成する。
その後、上記レジスト膜８３を除去する。
【００８９】
次に、図１６（５）に示すように、トランジスタ形成領域のうち、図示した高耐圧トランジスタの形成領域、および保護素子形成領域の上記レジスト膜８３はそのままにして、図示はしていないが、低耐圧トランジスタ上の上記レジスト膜８３を除去する。
【００９０】
次に、図１６（６）に示すように、上記絶縁膜９１をマスクに用いて、例えばイオン注入によって、上記第１拡散層１５の上層中に上記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６を形成する。また、上記第４拡散層１９の上層には、上記第２拡散層１６と同様な第３拡散層１７を形成する。また、ゲート電極５２の上層にも第２拡散層１６と同様な第５拡散層２０を形成する。
上記第２拡散層１６は、コレクタの役割を果たす高濃度のＮ+拡散層であり、第２ウエル領域１３の取り出しである高濃度のＮ+拡散層である上記第３拡散層１７とともに形成される。そのときのイオン注入条件は、例えば、リンを１０ｋｅＶの注入エネルギーで４．０×１０15／ｃｍ2のドーズ量で注入する。
同時に、トランジスタ形成領域のエクステンション領域５４、５５の上層にトランジスタのソース・ドレイン領域５６、５７を形成する。また、ゲート電極５３の取り出し部５８、第２ウエル領域１３の取り出し部５９を形成する。
その後、サリサイド工程を行うことによって、第２拡散層１６、第３拡散層１７、ソース・ドレイン領域５６、５７、ゲート電極５３の取り出し部５９、第１ウエル領域１３の取り出し部５９のそれぞれの表層にシリサイド層１１１を形成する。
上記のように、半導体装置１（静電気保護素子５とトランジスタ９）が形成される。
【００９１】
上記図５〜図７によって説明した第１実施例の製造方法では、第３ウエル領域１４と第２拡散層１６の間に第２拡散層１６よりも濃度が低い第２導電型の第１拡散層１５を形成する。このため、第２拡散層１６に接続される入力ＰＡＤ（図示せず）にサージ電圧が入力された場合、第１拡散層１５によって第２拡散層１６の接合部での局所的な電界集中を抑制する。よって、サージ電圧が入力された際、静電気保護素子５が瞬間的に破壊されることがなくなる。
また、上記半導体基板１１に内部回路のトランジスタ９を形成する。そのとき、保護素子形成領域の第２ウエル領域１３に補償用の第２導電型の不純物をイオン注入する。このとき、上記第３ウエル領域１４にも第２導電型の不純物をイオン注入されるので、保護素子形成領域の第３ウエル領域１４は内部回路のトランジスタの第３ウエル領域１４よりも濃度が薄く形成される。また保護素子形成領域の第３ウエル領域１４が浅く形成される。このことによって、上記第２ウエル領域１３、第３ウエル領域１４、第２拡散層１６に生じる寄生バイポーラトランジスタの電流増幅率ｈFEが上がるので、静電気保護素子５の寄生動作点電圧が、内部回路のトランジスタ９の電流増幅率ｈFEよりも低くなる。したがって、内部回路にサージが流入する前に、第２ウエル領域１３、第３ウエル領域１４、第１拡散層１５および第２拡散層１６で構成される静電気保護素子５の寄生動作が始まる。
【００９２】
また、上記図９〜図１１によって説明した第２実施例の製造方法では、第３ウエル領域１４と第２拡散層１６の間に第２拡散層１６よりも濃度が低い第２導電型の第１拡散層１５を形成する。このため、第２拡散層１６に接続される入力ＰＡＤ（図示せず）にサージ電圧が入力された場合、第１拡散層１５によって第２拡散層１６の接合部での局所的な電界集中を抑制する。よって、サージ電圧が入力された際、静電気保護素子５が瞬間的に破壊されることがなくなる。
また、上記半導体基板１１に内部回路のトランジスタ９を形成する。そのとき、保護素子形成領域の第２ウエル領域１３の内側の第１ウエル領域１２に、第２ウエル領域１３の内側に接合する、第１ウエル領域１２よりも濃度が高くトランジスタのウエル領域よりも濃度が低い第１導電型の第３ウエル領域１４を形成する。さらに保護素子形成領域の第３ウエル領域１４が浅く形成される。このことによって、上記第２ウエル領域１３、第３ウエル領域１４、第２拡散層１６に生じる寄生バイポーラトランジスタの電流増幅率ｈFEが上がるので、静電気保護素子５の寄生動作点電圧が、内部回路のトランジスタ９の電流増幅率ｈFEよりも低くなる。したがって、内部回路にサージが流入する前に、第２ウエル領域１３、第３ウエル領域１４、第１拡散層１５および第２拡散層１６で構成される静電気保護素子５の寄生動作が始まる。
【００９３】
よって、上記各製造方法は、サージ電圧が入力した際の瞬間的な素子破壊を回避し、縦方向と横方向の段階的な全方向動作によって局所的なキャリアの集中を回避して、静電荷を効率よく逃がすことで、保護機能を高めることを可能にするという利点がある。また小面積、かつ特別な製造工程の追加なしで耐サージ性の高い半導体装置を実現できるという効果が得られる。
【００９４】
上記説明した各静電気保護素子５乃至７では、補償用イオン注入を行わなくても、縦方向の縦型寄生バイポーラトランジスタＶnpnの動作や、横方向の横型寄生バイポーラトランジスタＬnpnの動作は成立する。しかしながら、上記説明したように、１枚のマスクを追加し、それを用いた１回のイオン注入工程を追加して行う補償工程を実施することが、内部回路をより確実に保護するために有効である。
また、上記説明した製造方法において、内部回路のトランジスタを形成せずに、静電気保護素子５〜７を単独で形成することもできる。
さらに、上記各実施例においては、第１導電型をＮ型、第２導電型をＰ型とすることもできる。
【００９５】
また、上記静電気保護素子５乃至７を有する半導体装置１乃至３は、例えばデジタルスチルカメラに用いることができる。
図１７に示すように、デジタルスチルカメラ２０１は、入射光を集光するレンズ集光部２１１と、上記レンズ集光部２１１により集光された光を光電変換して信号電荷を発生させる固体撮像素子２１２(例えばＣＣＤ，ＣＭＯＳセンサ等)を備えている。さらに、固体撮像素子２１２で発生させた信号電荷は、アナログフロントエンド部およびタイミングジェネレータ（ＡＦＥ＋ＴＧ）２１３から、デジタル信号処理部（ＤＳＰ）２１４に送信され、デジタル信号に変換され、記録メディア、記録メモリ等の記録部（図示せず）に記録される。また、タイミングジェネレータ（ＴＧ）によって、垂直レジスト駆動用ドライバ（Ｖ−Ｄｒｉｖｅｒ）１１５が駆動され、固体撮像素子１１２の読み出しのタイミングが調整される。
上記静電気保護素子５ないし７を有する半導体装置１ないし３は、例えば垂直レジスト駆動用ドライバ１１５の内部回路のトランジスタを保護する静電気保護素子として用いることができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図および平面レイアウト図である。
【図２】静電気保護素子を示した等価回路図である。
【図３】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図および平面レイアウト図である。
【図４】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図および平面レイアウト図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】補償用のイオン注入の有無による不純物濃度分布図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１２】別々のイオン注入により第３ウエル領域を形成した場合の不純物濃度分布図である。
【図１３】ゲート電極を形成した以降の製造工程の第１例を示した製造工程断面図である。
【図１４】ゲート電極を形成した以降の製造工程の第１例を示した製造工程断面図である。
【図１５】ゲート電極を形成した以降の製造工程の第２例を示した製造工程断面図である。
【図１６】ゲート電極を形成した以降の製造工程の第２例を示した製造工程断面図である。
【図１７】デジタルスチルカメラの概略構成ブロック図である。
【図１８】ＧＧＭＯＳの断面図である。
【図１９】ＧＧＭＯＳの等価回路図である。
【図２０】ＧＧＭＯＳの平面図である。
【符号の説明】
【００９７】
１…半導体装置、５…静電気保護素子、１１…半導体基板、１２…第１ウエル領域、１３…第２ウエル領域、１４…第３ウエル領域、１５…第１拡散層、１６…第２拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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