(57)【要約】【課題】チャネル層の厚さを１０ｎｍ程度以下とした酸化物ＴＦＴにおいて、チャネル層とソース電極との間やチャネル層とドレイン電極との間のコンタクト抵抗を低減して高速で動作することができる半導体装置を提供する。【解決手段】酸化物ＴＦＴのオフ状態において完全空乏化状態を実現できるように形成する。そして、チャネル層ＣＨＮとソース電極ＳＴの間にコンタクト層ＣＴＳを形成し、チャネル層ＣＨＮとドレイン電極ＤＴとの間にコンタクト層ＣＴＤを形成する。さらに、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成する。【選択図】図１
2010021170.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）導電材料からなるゲート電極と、
（ｂ）前記ゲート電極と対向するように配置され、かつ、金属酸化物を使用した半導体層からなるチャネル層と、
（ｃ）前記ゲート電極と前記チャネル層に挟まれたゲート絶縁膜と、
（ｄ）前記チャネル層と電気的に接続されるソース電極およびドレイン電極とを備え、
前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さい電界効果トランジスタを有する半導体装置であって、
前記チャネル層と前記ソース電極の間に第１導電層が形成され、かつ、前記チャネル層と前記ドレイン電極の間に第２導電層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
素電荷量をｑ、前記チャネル層中のキャリア濃度をＮｃ、前記チャネル層の厚さをｄ、前記ゲート絶縁膜を介して前記ゲート電極により制御可能な最大電荷量をＱｇ、前記チャネル層中の最大空乏層幅をＷｍａｘとする場合、
ｑ×Ｎｃ×ｄ＜Ｑｇおよびｄ＜Ｗｍａｘを満たすことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１導電層および前記第２導電層は、金属酸化物を使用した半導体層から形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記第１導電層、前記第２導電層および前記チャネル層とは同一の材料から形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
離間領域を介して前記ソース電極と前記ドレイン電極が形成され、
前記ソース電極の前記離間領域側の端部を覆いながら前記ソース電極上に前記第１導電層が形成され、かつ、前記ドレイン電極の前記離間領域側の端部を覆いながら前記ドレイン電極上に前記第２導電層が形成され、前記第１導電層と前記第２導電層は前記離間領域で分離されており、
前記第１導電層上、前記離間領域上および前記第２導電層上にわたって前記チャネル層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記離間領域の下層に前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記離間領域の上層に前記ゲート絶縁膜を介して前記ゲート電極が形成されていることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置であって、
前記ソース電極の前記離間領域側の端部および前記ドレイン電極の前記離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状をしていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第１導電層の前記離間領域側の端部および前記第２導電層の前記離間領域側の端部は、先端部にいくにつれて高さが低くなるテーパ形状をしていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
前記第１導電層は前記ソース電極の一部領域上に形成され、
前記第２導電層は前記ドレイン電極の一部領域上に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記電界効果トランジスタ上には絶縁膜を介して配線層が形成されており、
前記配線層と前記ソース電極を接続する第１プラグは前記絶縁膜を貫通するように形成され、前記第１プラグは、前記チャネル層および前記第１導電層が形成されていない領域の前記ソース電極に達するように形成されており、
前記配線層と前記ドレイン電極を接続する第２プラグは前記絶縁膜を貫通するように形成され、前記第２プラグは、前記チャネル層および前記第２導電層が形成されていない領域の前記ドレイン電極に達するように形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、
前記チャネル層の厚さと前記第１導電層の厚さの合計の厚さ、あるいは、前記チャネル層の厚さと前記第２導電層の厚さの合計の厚さは、１０ｎｍ以上１００ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置であって、
前記ゲート絶縁膜を介した前記ゲート電極と前記チャネル層との間のゲート絶縁膜容量をＣｇｉ、前記ゲート電極以外の構造物と前記チャネル層との間の寄生容量の総和をＣｐとするとき、Ｃｇｉに対するＣｐの割合を示すＣｐ／Ｃｇｉの値が０．７よりも小さいことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
前記電界効果トランジスタは、ガラス基板あるいはプラスチック基板上に形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置であって、
前記電界効果トランジスタは、２層以上の層に積層して形成されていることを特徴とする半導体装置。
【請求項１６】
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うように前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にソース電極とドレイン電極とを離間領域を介して形成する工程と、
（ｄ）前記ソース電極上に第１導電層を形成し、前記ドレイン電極上に第２導電層を形成する工程と、
（ｅ）前記第１導電層上、前記離間領域上および前記第２導電層上にわたって金属酸化物を使用した半導体層からなるチャネル層を形成する工程とを備え、
前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記第１導電層および前記第２導電層は、金属酸化物を使用した半導体層から形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第１導電層、前記第２導電層および前記チャネル層は同一の材料から形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記ソース電極の前記離間領域側の端部を覆いながら前記ソース電極上に前記第１導電層を形成し、かつ、前記ドレイン電極の前記離間領域側の端部を覆いながら前記ドレイン電極上に前記第２導電層を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法であって、
前記（ｃ）工程は、前記ソース電極の前記離間領域側の端部および前記ドレイン電極の前記離間領域側の端部を、先端部に行くにつれて高さが低くなるテーパ形状に加工し、
前記（ｄ）工程は、前記第１導電層の前記離間領域側の端部および前記第２導電層の前記離間領域側の端部を、先端部にいくにつれて高さが低くなるテーパ形状に加工することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、金属酸化物膜をチャネル層に用いる電界効果トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor : 以下、この明細書では単にＴＦＴと称する場合がある）（電界効果トランジスタ）は、ガラスやプラスチックフィルムなどの基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。しかしながら、現在最も広く使われているアモルファスまたは多結晶シリコンＴＦＴでは、サブスレッショルド係数が２００ｍＶ／ｄｅｃａｄｅ程度以上と大きくなる。このため、ＴＦＴを使用して回路を形成した場合、通常の大規模集積回路（Large-Scale Integrated circuit ：以下、この明細書では単にＬＳＩと称する場合がある）のように１〜３Ｖ程度の低電圧で駆動することが難しいという問題がある。また、ＴＦＴでは、オフ電流が大きいため、待機時消費電流を小さくすることが難しいという問題もある。
【０００３】
これらの問題を解決するには、ＴＦＴのオフ状態において完全空乏化状態を実現すればよいが、シリコンＴＦＴでは作製プロセス上、完全空乏化状態を実現する構造を形成することが容易ではない。
【０００４】
一方、金属酸化物膜をチャネル層に用いた酸化物ＴＦＴにおいては、例えば、特開２００７−２５０９８７号公報（特許文献１）に示すように、ＩＴＯ（Indium Tin Oxide）で形成したチャネル層の厚さを５〜１５ｎｍまで薄くすることで完全空乏型のオフ状態を実現する技術が開示されている。開示されている技術では、チャネル層中の全キャリア量をゲートで制御できるキャリア量よりも小さくし、かつ、チャネル層の厚さを最大空乏層幅よりも小さくしている。すなわち、素電荷量をｑ、前記チャネル層中のキャリア濃度をＮｃ、前記チャネル層の厚さをｄ、ゲート絶縁膜を介してゲート電極により制御可能な最大電荷量をＱｇ、チャネル層中の最大空乏層幅をＷｍａｘとしたとき、次の条件式（１）、（２）を同時に満たしている。
【０００５】
ｑ×Ｎｃ×ｄ＜Ｑｇ ・・・・・・（１）
ｄ＜Ｗｍａｘ・・・・・・（２）
これにより、サブスレッショルド係数が１００〜２００ｍＶ／ｄｅｃａｄｅで、かつ、オフ電流が小さいＴＦＴを実現している。
【特許文献１】特開２００７−２５０９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、ゲート電極をチャネル層よりも下層に形成するボトムゲート型ＴＦＴの構成が開示されており、このボトムゲート型ＴＦＴにおいて、ＩＴＯからなるチャネル層上にソース電極およびドレイン電極を直付けした構造が開示されている。ところが、一般に異種材料間で良好な電気的コンタクトを取るためには、数〜１０ｎｍ程度の接合界面層が必要である。したがって、特許文献１に開示された構造では、チャネル層の厚さを１０ｎｍ程度以下にしているので、チャネル層とソース電極あるいはドレイン電極との境界に充分な接合界面層を形成することができず、ソース電極やドレイン電極のコンタクト抵抗が大きくなる。このため、ＴＦＴのオン電流が低下するという問題がある。すなわち、特許文献１に記載された技術によれば、高速動作する回路を形成することが難しいという問題がある。
【０００７】
また、特許文献１に記載された技術では、従来のシリコンＴＦＴに比べて小さいサブスレッショルド係数を実現しているが、通常のＬＳＩで用いられる電界効果トランジスタ（Field Effect Transistor : 以下、この明細書では単にＦＥＴと称する場合がある）の８０〜１００ｍＶ／ｄｅｃａｄｅというサブスレショルド係数に比べると大きく、ＬＳＩ並みの低電圧駆動が難しいという問題がある。
【０００８】
本発明は、このような事情に基づいてなされたものであり、その目的は、次に示すようになっている。
【０００９】
本発明の目的は、チャネル層の厚さを１０ｎｍ程度以下とした酸化物ＴＦＴにおいて、チャネル層とソース電極との間やチャネル層とドレイン電極との間のコンタクト抵抗を低減して高速で動作することができる半導体装置を提供することにある。
【００１０】
また、本発明の他の目的は、完全空乏型のＴＦＴのサブスレッショルド係数を単結晶シリコンを使用したＦＥＴに匹敵する１００ｍＶ／ｄｅｃａｄｅ以下とすることにより、低電圧で駆動する半導体装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、（ａ）導電材料からなるゲート電極と、（ｂ）前記ゲート電極と対向するように配置され、かつ、金属酸化物を使用した半導体層からなるチャネル層と、（ｃ）前記ゲート電極と前記チャネル層に挟まれたゲート絶縁膜と、（ｄ）前記チャネル層と電気的に接続されるソース電極およびドレイン電極とを備える。このとき、前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さい。そして、前記チャネル層と前記ソース電極の間に第１導電層が形成され、かつ、前記チャネル層と前記ドレイン電極の間に第２導電層が形成されていることを特徴とするものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）前記ゲート電極を覆うように前記基板上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にソース電極とドレイン電極とを離間領域を介して形成する工程とを備える。そして、（ｄ）前記ソース電極上に第１導電層を形成し、前記ドレイン電極上に第２導電層を形成する工程と、（ｅ）前記第１導電層上、前記離間領域上および前記第２導電層上にわたって金属酸化物を使用した半導体層からなるチャネル層を形成する工程とを備える。このとき、前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さくなるように形成するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
オフ電流が小さい完全空乏型のＴＦＴにおいて、コンタクト抵抗の低減を図り、消費電力が小さく、かつ、高速で動作する半導体装置を提供することができる。
【００１７】
また、完全空乏型のＴＦＴのサブスレッショルド係数を１００ｍＶ／ｄｅｃａｄｅ以下とすることにより、低電圧で駆動する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
図１は、本実施の形態１における半導体装置の構成を示す図である。半導体装置としていわゆるボトムゲート／ボトムコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、チャネル層よりも下層にゲート電極が形成されている構造のことであり、ボトムコンタクトとは、チャネル層よりも下層に本実施の形態１の特徴であるコンタクト層（導電層）が形成されている構造を示している。
【００２４】
本実施の形態１における半導体装置では、図１に示すように、基板ＳＵＢ上にゲート電極ＧＴが形成されている。そして、このゲート電極ＧＴを覆う基板ＳＵＢの上面にゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩ上に少なくとも平面的にゲート電極ＧＴを跨るようにしてソース電極ＳＴおよびドレイン電極ＤＴが形成されている。すなわち、ソース電極ＳＴおよびドレイン電極ＤＴは、一定距離離間した領域である離間領域を隔てて配置されている。
【００２５】
ソース電極ＳＴの上にはソース側のコンタクト層（第１導電層）ＣＴＳが金属酸化物よりなる半導体層によって形成されており、ドレイン電極ＤＴの上にはドレイン側のコンタクト層（第２導電層）ＣＴＤが金属酸化物よりなる半導体層によって形成されている。そして、少なくともゲート電極ＧＴおよび両コンタクト層ＣＴＳ、ＣＴＤを跨るようにしてチャネル層ＣＨＮが形成されている。このように本実施の形態１の特徴は、チャネル層ＣＨＮとソース電極ＳＴあるいはドレイン電極ＤＴと直接接続するのではなく、チャネル層ＣＨＮとソース電極ＳＴの間にコンタクト層ＣＴＳを形成し、チャネル層ＣＨＮとドレイン領域ＤＴとの間にコンタクト層ＣＴＤを形成している点にある。これにより、チャネル層ＣＨＮを薄く形成しても、チャネル層とソース電極あるいはドレイン電極との境界に充分な接合界面層を形成することができる。つまり、ソース電極ＳＴは充分な厚さのコンタクト層ＣＴＳを介してチャネル層ＣＨＮと接続されるので、チャネル層ＣＨＮが充分に薄くなっても、コンタクト層ＣＴＳとソース電極ＳＴとの境界で充分な厚さの接合界面層を形成することができるのである。同様に、ドレイン電極ＤＴは充分な厚さのコンタクト層ＣＴＤを介してチャネル層ＣＨＮと接続されるので、チャネル層ＣＨＮが充分に薄くなっても、コンタクト層ＣＴＤとドレイン電極ＤＴとの境界で充分な厚さの接合界面層を形成することができる。したがって、ソース電極ＳＴとチャネル層ＣＨＮとの間のコンタクト抵抗や、ドレイン電極ＤＴとチャネル層ＣＨＮとの間のコンタクト抵抗を小さくすることができる。このため、ＴＦＴのオン抵抗を低減することができ、オン電流の向上を図ることができる。
【００２６】
このとき、コンタクト層ＣＴＳ、ＣＴＤが厚すぎると厚さ方向に寄生抵抗が生じるため、その厚さはチャネル層ＣＨＮの厚さとの合計が１００ｎｍ以下となるように形成するのが望ましい。また、コンタクト層ＣＴＳ、ＣＴＤが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗低減の効果が十分に得られないため、その厚さはチャネル層ＣＨＮの厚さとの合計が１０ｎｍ以上となるように形成するのが望ましい。
【００２７】
また、ソース電極ＳＴ・ドレイン電極ＤＴ−コンタクト層ＣＴＳ・ＣＴＤ−チャネル層ＣＨＮの順に接続が形成されるよう、両コンタクト層ＣＴＳ、ＣＴＤは、ソース電極ＳＴとドレイン電極ＤＴとの間隔の内側にも形成されている。すなわち、ソース電極ＳＴの離間領域側の端部を覆いながらソース電極ＳＴ上にコンタクト層ＣＴＳが形成され、かつ、ドレイン電極ＤＴの離間領域側の端部を覆いながらドレイン電極ＤＴ上にコンタクト層ＣＴＤが形成されている。これにより、ソース電極ＳＴの離間領域側の端部やドレイン電極ＤＴの離間領域側の端部においても、ソース電極ＳＴ・ドレイン電極ＤＴ−コンタクト層ＣＴＳ・ＣＴＤ−チャネル層ＣＨＮの順に接続を形成することができ、コンタクト層ＣＴＳ、ＣＴＤによる充分な接合界面層を形成することができる。
【００２８】
また、チャネル層ＣＨＮを成膜する際の被覆性を良好にするため、ソース電極ＳＴ、ドレイン電極ＤＴ、および両コンタクト層ＣＴＳ、ＣＴＤはテーパ状に形成されている。つまり、ソース電極ＳＴの離間領域側の端部およびドレイン電極ＤＴの離間領域側の端部は、先端部に行くにつれて高さが低くなるテーパ形状をしている。同様に、コンタクト層ＣＴＳの離間領域側の端部およびコンタクト層ＣＴＤの離間領域側の端部は、先端部にいくにつれて高さが低くなるテーパ形状をしている。このように構成することにより、コンタクト層ＣＴＳ、ＣＴＤ上に形成されるチャネル層ＣＨＮの被覆性を向上することができる。
【００２９】
続いて、チャネル層ＣＨＮの上には絶縁膜からなる保護膜ＰＲＯが形成されており、保護膜ＰＲＯ上に配線ＷＩＲが形成されている。この配線ＷＩＲとソース電極ＳＴ、ドレイン電極ＤＴとの間の接続は、保護膜ＰＲＯを貫通するプラグ（第１プラグ、第２プラグ）で行なわれている。このプラグは、チャネル層ＣＨＮおよびはコンタクト層ＣＴＳ、ＣＴＤが形成されていない領域のソース電極ＳＴあるいはドレイン電極ＤＴに接続されている。これは、保護膜ＰＲＯにコンタクトホールを形成する際にサイドエッチングによりチャネル層ＣＨＮあるいはコンタクト層ＣＴＳ、ＣＴＤが削られないようにするためである。つまり、チャネル層およびコンタクト層ＣＴＳ、ＣＴＤは、エッチングされやすい金属酸化物から形成されているので、プラグをチャネル層ＣＨＮおよびはコンタクト層ＣＴＳ、ＣＴＤが形成されている領域のソース電極ＳＴあるいはドレイン電極ＤＴに接続すると、コンタクトホールを形成するエッチングの際、コンタクトホールの側壁からのサイドエッチングにより、チャネル層ＣＨＮおよびコンタクト層ＣＴＳ、ＣＴＤが除去されてしまうのである。このことから、配線ＷＩＲとソース電極ＳＴあるいはドレイン電極ＤＴとを接続するプラグは、チャネル層やコンタクト層ＣＴＳ、ＣＴＤが形成されていない領域で行なっている。
【００３０】
基板ＳＵＢは、例えば、ガラス、石英、プラスチックフィルム、金属フィルムなどからなり、必要に応じてゲート電極ＧＴが形成される側の表面に絶縁膜のコーティングがなされている。ゲート電極ＧＴ、ソース電極ＳＴ、ドレイン電極ＤＴ、配線ＷＩＲは、たとえば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯなどの金属酸化物導電膜、窒化チタン（ＴｉＮ）などの金属窒化物導電膜、その他の導電性金属化合物膜、高濃度にドーピングされた半導体、あるいはこれらの積層膜によって形成されている。ゲート電極ＧＴ、ソース電極ＳＴ、ドレイン電極ＤＴ、配線ＷＩＲは、同一の材料から形成されても良いし、異なる材料から形成されても良い。絶縁膜ＧＩは、たとえば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、あるいはその他の絶縁膜によって形成されている。チャネル層ＣＨＮやコンタクト層ＣＴＳ、ＣＴＤは、たとえば、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＧａＺｎＯ、ＩｎＧａＯ、ＺｎＳｎＯ、ＩＴＯあるいは導電性を示すその他の金属酸化物によって形成されている。チャネル層ＣＨＮとコンタクト層ＣＴＳ、ＣＴＤは、同一の材料から形成してもよいし、異なる材料から形成してもよい。
【００３１】
チャネル層ＣＨＮのキャリア濃度Ｎｃおよび厚さｄはＴＦＴのオフ状態において完全空乏化状態を実現できるように形成されている。すなわち、チャネル層中の全キャリア量はゲート電極で制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。上述の２つの条件は、素電荷量をｑ、前記チャネル層中のキャリア濃度をＮｃ、前記チャネル層の厚さをｄ、ゲート絶縁膜を介してゲート電極により制御可能な最大電荷量をＱｇ、チャネル層中の最大空乏層幅をＷｍａｘ、真空の誘電率をε０、チャネル層を構成する材料の比誘電率をεｒ、フェルミポテンシャルと真性ポテンシャルの差をφｂとしたとき、次の２つの条件式（３）、（４）で表される。
【００３２】
ｑ×Ｎｃ×ｄ＜Ｑｇ                       ・・・・・・（３）
∴Ｎｃ＜Ｑｇ/（ｑｄ）
ｄ＜Ｗｍａｘ＝｛（４ε０εｒφｂ）／（ｑＮｃ）}１／２・・・（４）
∴Ｎｃ＜（４ε０εｒφｂ）／（ｑｄ２）
図２は、条件式（３）を説明するための図である。図２には、ゲート電極とこのゲート電極上に形成されたゲート絶縁膜とゲート絶縁膜上に形成されたチャネル層（半導体層）が図示されている。ＴＦＴのオフ時にはチャネル層は全領域において空乏層領域となっており、オフ状態から徐々にゲート電極に印加する電圧を大きくしていくと、空乏層領域が減少して導電領域が現れてくる。チャネル層を形成する半導体膜のキャリア（電子）濃度をＮｃ、チャネル層の幅をｄ、素電荷をｑとすると、チャネル層中に存在する全キャリア量（全電荷）は、ｑ×Ｎｃ×ｄとなる。このチャネル層に存在する全キャリア量がゲート電極で制御できるキャリア量Ｑｇよりも小さくなるという条件が条件式（３）である。すなわち、条件式（３）は、ゲート電極によって、チャネル層に存在する全キャリアを制御できることを条件としているものである。このとき、ゲート電極で制御できるキャリア量Ｑｇは、ゲート絶縁膜容量をＣｇｉ、ゲート電極に印加されるゲート電圧の最大値をＶｇｍａｘとすると、Ｑｇ＝Ｃｇｉ×Ｖｇｍａｘで表される。これは、ゲート絶縁膜容量に蓄積できる電荷量を示しており、この電荷量よりもチャネル層に存在する全キャリア量が少なければ、ゲート電極で制御することができることを意味している。
【００３３】
続いて、図３は、条件式（４）を説明するための図である。図３には、ゲート絶縁膜と接触するチャネル層を形成する半導体層内のバンド構造を示している。図３に示すように、半導体層の表面から一定領域までバンドが曲がっていることがわかる。このバンドが曲がっている領域が空乏層を示しており、図３に示す半導体層の表面からＷまでの幅が空乏層幅となっている。バンドの曲がりはゲート電極を構成する材料の仕事関数やゲート電極に印加される電圧の影響を受ける。条件式（４）は、この空乏層幅の最大値Ｗｍａｘよりも半導体層に形成されるチャネル層の厚さが薄いことを条件としたものである。
【００３４】
図４は条件式（３）および条件式（４）をグラフとして図示したものである。図４において、縦軸はキャリア濃度Ｎｃを示しており、横軸はチャネル層の厚さｄを示している。図４に示すように、条件式（３）を示す曲線と条件式（４）を示す曲線の両方の下部領域が両方の条件を満たす範囲である。この範囲を図４では斜線領域で示している。すなわち、図４に示す斜線領域に含まれる条件に設定すれば、条件式（３）と条件式（４）を満たすこととなり、ＴＦＴのオフ状態において、完全空乏化状態を実現することができる。このようにＴＦＴのオフ状態において、完全空乏化状態を実現することにより、ＴＦＴのオフ時のリーク電流を低減することができるのである。
【００３５】
次に、図５は酸化物ＴＦＴのチャネル層ＣＨＮが周囲の構造物との間に形成する静電容量を示す図である。本実施の形態１における酸化物ＴＦＴは、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐ（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋・・・＝ΣＣｎ＝Σ（εｎ／ｔｎ））としたとき、Ｃｇｉに対するＣｐの割合を示すＣｐ／Ｃｇｉが０．７よりも小さくなるように形成されている。ここで、εｎは誘電率を示しており、ｔｎは容量の厚さを示している。
【００３６】
本実施の形態１では、Ｃｇｉに対するＣｐの割合を示すＣｐ／Ｃｇｉが０．７よりも小さくなるように形成されているが、その理由を以下に説明する。ＦＥＴのサブスレッショルド係数Ｓは次の（５）式で表される。
【００３７】
Ｓ＝ｌｎ１０×（１＋Ｃｓ／Ｃｇｉ）×ｋＴ／ｑ   ・・・・・・（５）
ここで、ｋはボルツマン定数、Ｔは絶対温度である。Ｃｓは完全空乏化状態においてはチャネル層ＣＨＮ中の空乏層容量ＣｃｈとＣｐの直列和であり、（６）式で表される。
【００３８】
Ｃｓ＝Ｃｃｈ×Ｃｐ／（Ｃｃｈ＋Ｃｐ）            ・・・・・・（６）
チャネル層ＣＨＮが薄く、保護膜ＰＲＯが誘電率の小さい絶縁膜で比較的厚く形成されている本実施の形態１における酸化物ＴＦＴの構造の場合、Ｃｐ＜＜Ｃｃｈであるため、（７）式の関係が成立する。
【００３９】
Ｃｓ≒Ｃｐ  ・・・・・・（７）
そのため、本実施の形態１における構造において、（５）式は、（８）式のように書き換えることができる。
【００４０】
Ｓ＝ｌｎ１０×（１＋Ｃｐ／Ｃｇｉ）×ｋＴ／ｑ   ・・・・・・（８）
図６は、（８）式にしたがって計算したＣｐ／Ｃｇｉとサブスレッショルド係数Ｓの関係を示す図である。Ｃｐ／Ｃｇｉが０．７より小さくなるとサブスレショルド係数Ｓが１００ｍＶ／ｄｅｃａｄｅよりも小さくなり、一般的な単結晶シリコンＦＥＴに匹敵するようになる。そのため、本発明の酸化物ＴＦＴは、Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成されている。
【００４１】
具体的に、Ｃｇｉに対するＣｐの割合を示すＣｐ／Ｃｇｉが０．７よりも小さくなるように形成するには、寄生容量の総和であるＣｐをできるだけ小さくすればよいことがわかる。Ｃｇｉに対するＣｐの割合を示すＣｐ／ＣｇｉはΣ（εｎ／ｔｎ）／（εｇｉ／ｔｇｉ）と表すことができる。このことから、寄生容量の総和を小さくするためには、主に保護膜ＰＲＯなどの誘電率から構成されるεｎを小さくすればよく、保護膜ＰＲＯなどの絶縁材料をできるだけ低誘電率の膜から形成することで実現できる。さらに、寄生容量の厚さであるｔｎを厚くすることによってもＣｐを小さくすることができるので、保護膜ＰＲＯなどの絶縁材料の厚さを厚くすることで、Ｃｐを小さくすることができる。その上、保護膜ＰＲＯ上に形成される配線ＷＩＲがチャネル層ＣＨＮの上方に存在すると寄生容量が増大するので、チャネル層ＣＨＮと平面的に重なる上方に配線ＷＩＲを配置しないように配線レイアウトを工夫することにより、寄生容量の総和Ｃｐを小さくすることができる。
【００４２】
以上述べた手段により、本実施の形態１における酸化物ＴＦＴにおいて、Ｃｇｉに対するＣｐの割合を示すＣｐ／Ｃｇｉが０．７よりも小さくなるように形成することができる。この結果、本実施の形態１における酸化物ＴＦＴでは、サブスレショルド係数が１００ｍＶ／ｄｅｃａｄｅよりも小さくなり、低電圧で駆動する酸化物ＴＦＴを実現することができる。
【００４３】
本実施の形態１における酸化物ＴＦＴは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００４４】
まず、図７に示すように、通常の半導体プロセスで用いられるスパッタリング法やＣＶＤ（Chemical Vapor Deposition）法などの成膜技術、フォトリソグラフィとエッチングによるパターニング技術を用いて、基板ＳＵＢ上にゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ソース電極ＳＴ、ドレイン電極ＤＴを形成する。ソース側・ドレイン側の両コンタクト層ＣＴＳ、ＣＴＤを成膜する際の被覆性を良好にするため、ソース電極ＳＴ、ドレイン電極ＤＴはテーパ状で形成する。
【００４５】
次に、図８に示すように、スパッタリング法、ＣＶＤ法、塗布法などによりチャネル層と同一の材料からなる酸化物半導体層を成膜し、フォトリソグラフィとエッチングによりソース電極ＳＴ、ドレイン電極ＤＴ上にソース側・ドレイン側の両コンタクト層ＣＴＳ、ＣＴＤをパターニングする。このとき、コンタクト層ＣＴＳはソース電極ＳＴの一部領域上に形成され、コンタクト層ＣＴＤはドレイン電極ＤＴの一部領域上に形成される。
【００４６】
ソース電極ＳＴ・ドレイン電極ＤＴ−コンタクト層ＣＴＳ、ＣＴＤ−チャネル層の順に接続が形成されるように両コンタクト層ＣＴＳ、ＣＴＤは、ソース電極ＳＴとドレイン電極ＤＴとの間隔の内側（離間領域）にも形成されるようパターニングする。また、チャネル層を成膜する際の被覆性を良好にするため、両コンタクト層ＣＴＳ、ＣＴＤはテーパ状に形成する。
【００４７】
続いて、図９に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより、数ｎｍ〜十数ｎｍ厚の酸化物半導体層を成膜し、フォトリソグラフィとエッチングによるパターニングでチャネル層ＣＨＮを形成する。
【００４８】
その後、図１０に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより、チャネル層ＣＨＮの上に絶縁膜からなる保護膜ＰＲＯを成膜する。その後、フォトリソグラフィとエッチングによりソース電極ＳＴ、ドレイン電極ＤＴへのコンタクトホールを形成する。サイドエッチングによりチャネル層ＣＨＮあるいはコンタクト層ＣＴＳ、ＣＴＤが削られないようにするため、コンタクトホールはチャネル層ＣＨＮおよび両コンタクト層ＣＴＳ、ＣＴＤが形成されていない領域に形成する。
【００４９】
次に、図１１に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより導電体膜を成膜し、フォトリソグラフィとエッチングによるパターニングでプラグおよび配線ＷＩＲを形成する。
【００５０】
以上の工程により、本実施の形態１における半導体装置を製造することが可能であるが、本発明の趣旨を逸脱しない範囲において、必要に応じて工程の追加や削除、変更を行なうこともありうる。たとえば、図１２に示すようにチャネル層ＣＨＮと保護膜ＰＲＯの間に第２の保護膜ＰＲＯ２を形成しても良い。この場合、上述の工程（図９参照）において、数ｎｍ〜十数ｎｍ厚の酸化物半導体層を成膜した後、スパッタリング法、ＣＶＤ法、塗布法などにより、チャネル層ＣＨＮの上に絶縁膜からなる保護膜ＰＲＯ２を成膜する。その後、フォトリソグラフィとエッチングによるパターニングで保護膜ＰＲＯ２とチャネル層ＣＨＮを一括で加工する。このとき、チャネル層ＣＨＮは保護膜ＰＲＯ２で覆われているので、エッチング後のレジスト除去工程におけるチャネル層ＣＨＮのダメージを低減することができる。
【００５１】
図１３は、キャリア濃度Ｎｃ≒１０１９ｃｍ-3、厚さｄ＝５ｎｍで構成するＩｎＧａＺｎＯを用いて作製した酸化物ＴＦＴにおいて、２０ｎｍ厚のコンタクト層ＣＴＳ、ＣＴＤがない場合とある場合でのオン抵抗を比較した図である。図１３に示すように、コンタクト層ＣＴＳ、ＣＴＤを形成することでオン抵抗を１／３近くまで低減することができる。これにより酸化物ＴＦＴを使用した回路の高速化を図ることができる。
【００５２】
図１４は、ゲート絶縁膜ＧＩに１５ｎｍ厚の二酸化珪素ＳｉＯ２を用い、チャネル層ＣＨＮにキャリア濃度Ｎｃ≒１０１９ｃｍ-3、厚さｄ＝５ｎｍのＩｎＧａＺｎＯを用いて作製したＴＦＴのＩｄ−Ｖｇ特性を示す。このとき、図１４において、縦軸はドレイン電流Ｉｄを示しており、横軸はゲート電圧Ｖｇを示している。図１４からわかるように、酸化物ＴＦＴを完全空乏化状態とすることによりオフ電流は検出下限以下であり、サブスレッショルド係数Ｓは通常の単結晶シリコンＦＥＴをよりも小さい６３ｍＶ／ｄｅｃａｄｅである。これにより、回路の低消費電力化および低電圧化を図ることができる。
【００５３】
なお、本実施の形態１ではボトムゲート／ボトムコンタクト型の酸化物ＴＦＴを例に挙げて説明したが、図１５に示すようなトップゲート／ボトムコンタクト型の酸化物ＴＦＴとしても同様の効果を得ることができる。ここでいうトップゲートとは、チャネル層ＣＨＮよりも上層にゲート電極ＧＴが形成されている構造を意味し、ボトムコンタクトとは、チャネル層ＣＨＮよりも下層にコンタクト層ＣＴＳ、ＣＴＤが形成されている構造を意味している。
【００５４】
以上、本実施の形態１における酸化物ＴＦＴに関して説明をしたが、その内容は本発明の趣旨を逸脱しない範囲において、他の実施の形態においても有効である。
【００５５】
（実施の形態２）
図１６は、本実施の形態２における半導体装置の構成を示す図である。本実施の形態２では、半導体装置としていわゆるボトムゲート／トップコンタクト型の酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、チャネル層ＣＨＮの下層にゲート電極ＧＴが形成された構造を意味し、トップコンタクトとは、チャネル層ＣＨＮの上層にコンタクト層ＣＴＳ、ＣＴＤが形成されている構造を意味している。
【００５６】
図１６に示すように、基板ＳＵＢ上にゲート電極ＧＴが形成されている。そして、この基板ＳＵＢの上面にゲート電極ＧＴを覆うようにゲート絶縁膜ＧＩが形成されている。さらに、ゲート絶縁膜ＧＩ上に少なくともゲート電極ＧＴを跨るようにして金属酸化物によってチャネル層ＣＨＮが形成されている。また、チャネル層ＣＨＮ上に少なくともゲート電極ＧＴを跨るようにしてソース側のコンタクト層ＣＴＳ、ドレイン側のコンタクト層ＣＴＤが金属酸化物によって形成されている。ソース側のコンタクト層ＣＴＳの上にはソース電極ＳＴ、ドレイン側のコンタクト層ＣＴＤの上にはドレイン電極ＤＴが形成されている。これらの構造上には絶縁膜からなる保護膜ＰＲＯが形成されており、保護膜ＰＲＯに開けられたコンタクトホールを通じて、プラグとその上の配線ＷＩＲが形成されている。プラグによって配線ＷＩＲとソース電極ＳＴ、配線ＷＩＲとドレイン電極ＤＴとの間が電気的に接続されている。
【００５７】
チャネル層ＣＨＮのキャリア濃度Ｎｃおよび厚さｄは、前記実施の形態１と同様に酸化物ＴＦＴのオフ状態において完全空乏化状態を実現できるように形成されている。すなわち、チャネル層中の全キャリア量はゲートで制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。
【００５８】
両コンタクト層ＣＴＳ、ＣＴＤが厚すぎると厚さ方向に寄生抵抗が生じるため、前記実施の形態１と同様に、その厚さはチャネル層ＣＨＮの厚さとの合計が１００ｎｍ以下となるように形成するのが望ましい。一方、両コンタクト層ＣＴＳ、ＣＴＤが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗の低減効果が充分に得られないため、その厚さはチャネル層ＣＨＮの厚さとの合計が１０ｎｍ以上となるように形成するのが望ましい。
【００５９】
本実施の形態２における酸化物ＴＦＴにおいても、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成されている。
【００６０】
本実施の形態２における酸化物ＴＦＴは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００６１】
まず、図１７に示すように、通常の半導体プロセスで用いられるスパッタリング法やＣＶＤ法などの成膜技術、フォトリソグラフィとエッチングによるパターニング技術を用いて、基板ＳＵＢ上にゲート電極ＧＴ、ゲート絶縁膜ＧＩ、チャネル層ＣＨＮを形成する。
【００６２】
次に、図１８に示すように、フォトレジストＰＲを塗布し、少なくともゲート電極ＧＴ上にソース電極、ドレイン電極を分離する領域を残してフォトレジストＰＲを開口する。その後、スパッタリング法、ＣＶＤ法、塗布法などにより、フォトレジストＰＲを開口した領域にチャネル層ＣＨＮと同一の材料からなる酸化物半導体層（コンタクト層ＣＴＳ、ＣＴＤとなる層）を形成する。そして、さらにその上に導電体膜（ソース電極ＳＴやドレイン電極ＤＴとなる膜）を成膜する。
【００６３】
続いて、図１９に示すように、フォトレジストＰＲを除去して、ソース側のコンタクト層ＣＴＳ、ドレイン側のコンタクト層ＣＴＤ、ソース電極ＳＴ、ドレイン電極ＤＴをパターニングする（リフトオフ法）。
【００６４】
その後、図２０に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより、チャネル層ＣＨＮ上に絶縁膜からなる保護膜ＰＲＯを成膜する。そして、フォトリソグラフィとエッチングによりソース電極ＳＴ、ドレイン電極ＤＴへ到達するコンタクトホールを形成する。
【００６５】
次に、図２１に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより導電体膜を成膜し、フォトリソグラフィとエッチングによるパターニングで、プラグおよび配線ＷＩＲを形成する。
【００６６】
以上の工程により、本実施の形態２における半導体装置を製造することが可能であるが、本発明の趣旨を逸脱しない範囲において、必要に応じて工程の追加や削除、変更を行なうこともありうる。
【００６７】
本実施の形態２の構成はトップコンタクト型であるため、前記実施の形態１のボトムコンタクト型の構造には適していない材料をソース電極ＳＴ、ドレイン電極ＤＴに用いることができる。すなわち、酸化されやすい金属材料でボトムコンタクト型の構造を形成すると、ソース電極ＳＴ、ドレイン電極ＤＴを形成してから両コンタクト層ＣＴＳ、ＣＴＤを形成するまでの間（図７と図８の間）にソース電極ＳＴとドレイン電極ＤＴの表面に自然酸化膜が形成され、コンタクト抵抗が増大してしまう。これに対し、本実施の形態２のように、トップコンタクト型の構造では同じ金属材料を用いてもコンタクト抵抗が増大してしまう心配がない。つまり、図１８に示すように、コンタクト層ＣＴＳ、ＣＴＤを形成した後に、ソース電極ＳＴおよびドレイン電極ＤＴを形成するので、ソース電極ＳＴとソース側のコンタクト層ＣＴＳの界面およびドレイン電極ＤＴとドレイン側のコンタクト層ＣＴＤの界面が酸化されることを抑制できる。
【００６８】
本実施の形態２における酸化物ＴＦＴの構成でも、前記実施の形態１と同様に、ＴＦＴのオフ電流およびサブスレッショルド係数Ｓの低減を図ることができるとともに、酸化物ＴＦＴのオン電流の向上を図ることができる。これにより、本実施の形態２における酸化物ＴＦＴを使用する回路の低消費電力化、低電圧化および高速化を図ることができる。
【００６９】
なお、図１６ではボトムゲート／トップコンタクト型の酸化物ＴＦＴを例に挙げて説明したが、図２２に示すようなトップゲート／トップコンタクト型の酸化物ＴＦＴとしても同様の効果を得ることができる。ここでいうトップゲートとは、チャネル層ＣＨＮの上層にゲート電極ＧＴが形成されている構造を意味し、トップコンタクトとは、チャネル層ＣＨＮの上層にコンタクト層ＣＴＳ、ＣＴＤが形成されている構造を意味する。
【００７０】
（実施の形態３）
図２３は、本実施の形態３における半導体装置の構成を示す図である。半導体装置としていわゆるボトムゲート／ボトムコンタクト型の酸化物ＴＦＴを挙げている。前記実施の形態１の構造と異なる点は、配線ＷＩＲとソース電極ＳＴや配線ＷＩＲとドレイン電極ＤＴとの間の電気的な接続のために形成されるプラグがコンタクト層ＣＴＳ、ＣＴＤを貫通している点である。ただし、本実施の形態３では、サイドエッチングによりゲート電極ＧＴ上のチャネル層ＣＨＮが削られないようにするため、プラグ（コンタクトホール）を貫通させる位置はゲート電極ＧＴから充分に離している。
【００７１】
チャネル層ＣＨＮのキャリア濃度Ｎｃおよび厚さｄは、前記実施の形態１と同様に、酸化物ＴＦＴのオフ状態において完全空乏化状態を実現できるように形成されている。すなわち、チャネル層中の全キャリア量はゲートで制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。
【００７２】
さらに、両コンタクト層ＣＴＳ、ＣＴＤが厚すぎると厚さ方向に寄生抵抗が生じるため、前記実施の形態１と同様に、その厚さはチャネル層ＣＨＮの厚さとの合計が１００ｎｍ以下となるように形成するのが望ましい。一方、両コンタクト層ＣＴＳ、ＣＴＤが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗の低減効果が充分に得られないため、その厚さはチャネル層ＣＨＮの厚さとの合計が１０ｎｍ以上となるように形成するのが望ましい。
【００７３】
本実施の形態３における酸化物ＴＦＴでも、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成されている。
【００７４】
本実施の形態３における酸化物ＴＦＴは上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【００７５】
まず、図２４に示すように、通常の半導体プロセスで用いられるスパッタリング法やＣＶＤ法などの成膜技術、フォトリソグラフィとエッチングによるパターニング技術を用いて、基板ＳＵＢ上にゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ソース電極ＳＴ、ドレイン電極ＤＴ、ソース側・ドレイン側の両コンタクト層ＣＴＳ、ＣＴＤを形成する。ここで、ソース電極ＳＴとドレイン電極ＤＴを形成する膜と両コンタクト層ＣＴＳ、ＣＴＤを形成する膜は連続して成膜し、その上にフォトレジストをパターニングした後、２層の膜を一括でエッチングする。これにより、製造工程を簡略化することができる。チャネル層ＣＨＮを成膜する際の被覆性を良好にするため、ソース電極ＳＴ、ドレイン電極ＤＴ、ソース側・ドレイン側の両コンタクト層ＣＴＳ、ＣＴＤはテーパ状に形成する。
【００７６】
次に、図２５に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより、数ｎｍ〜十数ｎｍ厚の酸化物半導体層を成膜し、フォトリソグラフィとエッチングによるパターニングでチャネル層ＣＨＮを形成する。
【００７７】
続いて、図２６に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより、チャネル層ＣＨＮの上に絶縁膜からなる保護膜ＰＲＯを成膜する。その後、フォトリソグラフィとエッチングにより保護膜ＰＲＯおよびコンタクト層ＣＴＳ、ＣＴＤを貫通してソース電極ＳＴ、ドレイン電極ＤＴへ到達するコンタクトホールを形成する。酸化物半導体層のサイドエッチングによりゲート電極ＧＴ上のチャネル層ＣＨＮが削られないようにするため、コンタクトホールを貫通させる位置はゲート電極ＧＴから充分に離している。
【００７８】
その後、図２７に示すように、スパッタリング法、ＣＶＤ法、塗布法などにより導電体膜を成膜し、フォトリソグラフィとエッチングによるパターニングによりプラグと配線ＷＩＲを形成する。
【００７９】
本実施の形態３における半導体装置の製造方法では、ソース電極ＳＴとドレイン電極ＤＴを構成する層と、コンタクト層ＣＴＳ、ＣＴＤを構成する層の２層を一括でパターニングするため、前記実施の形態１に比べて製造工程の簡易化を図ることができる。
【００８０】
本実施の形態３における酸化物ＴＦＴの構成でも、前記実施の形態１と同様に、ＴＦＴのオフ電流およびサブスレッショルド係数Ｓの低減を図ることができるとともに、酸化物ＴＦＴのオン電流を向上することができる。これにより、本実施の形態３における酸化物ＴＦＴを使用した回路の低消費電力化、低電圧化および高速化を図ることができる。
【００８１】
なお、図２３ではボトムゲート／ボトムコンタクト型の酸化物ＴＦＴを例に挙げて説明したが、図２８に示すようなトップゲート／ボトムコンタクト型の酸化物ＴＦＴとしても同様の効果を得ることができる。
【００８２】
（実施の形態４）
図２９は、本実施の形態４における半導体装置の構成を示す図である。本実施の形態４では、半導体装置として、いわゆるボトムゲート／ボトムコンタクト型の酸化物ＴＦＴを例に挙げている。
【００８３】
本実施の形態４に示す構造では、配線ＷＩＲの上に絶縁膜からなる保護膜ＰＲＯ３を形成し、その保護膜ＰＲＯ３上に酸化物ＴＦＴ（半導体装置）を積層した構造になっている。このとき、酸化物ＴＦＴ（半導体装置）の積層数は２層でもよいが必要に応じて３層以上としてもよい。図２９では、同様の構造を直上に積層しているが、必ずしもその必要はなく、パターンの位置をずらして積層してもよいし、異なる構造の半導体装置を積層してもよい。
【００８４】
チャネル層ＣＨＮのキャリア濃度Ｎｃおよび厚さｄは、前記実施の形態１と同様に、酸化物ＴＦＴのオフ状態において完全空乏化状態を実現できるように形成されている。すなわち、チャネル層中の全キャリア量はゲートで制御できるキャリア量よりも小さく、かつ、チャネル層の厚さは最大空乏層幅よりも小さく形成されている。
【００８５】
また、両コンタクト層ＣＴＳ、ＣＴＤが厚すぎると厚さ方向に寄生抵抗が生じるため、前記実施の形態１と同様に、その厚さはチャネル層ＣＨＮの厚さとの合計が１００ｎｍ以下となるように形成するのが望ましい。また、両コンタクト層ＣＴＳ、ＣＴＤが薄すぎると充分な厚さの接合界面層を形成できず、コンタクト抵抗の低減効果が充分に得られないため、その厚さはチャネル層ＣＨＮの厚さとの合計が１０ｎｍ以上となるように形成するのが望ましい。
【００８６】
本実施の形態４における酸化物ＴＦＴでも、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成されている。
【００８７】
本実施の形態４における半導体装置では、酸化物ＴＦＴを積層するため、単位面積あたりの素子数を増やすことができ、素子の集積度を向上しながら半導体装置全体の面積の低減を図ることができる。特に、大容量の記憶回路を作製する際に有効である。
【００８８】
本実施の形態４の構成でも、前記実施の形態１と同様に、酸化物ＴＦＴのオフ電流およびサブスレッショルド係数Ｓの低減を図ることができるとともに、酸化物ＴＦＴのオン電流を向上することができる。これにより、本実施の形態４における酸化物ＴＦＴを使用した回路の低消費電力化、低電圧化および高速化を図ることができる。
【００８９】
なお、図２９ではボトムゲート／ボトムコンタクト型の酸化物ＴＦＴを積層する例について説明しているが、これに限らず、例えば、トップゲート／ボトムコンタクト型、ボトムゲート／トップコンタクト型、トップゲート／トップコンタクト型の酸化物ＴＦＴを積層しても同様の効果を得ることができる。また、必要に応じて層毎に酸化物ＴＦＴの構造を変えてもよい。
【００９０】
（実施の形態５）
図３０は本実施の形態５における半導体装置の構成を示す図である。実施の形態１〜４に示す構造の酸化物ＴＦＴを用いてアンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなどを構成し、無線タグを形成している。無線タグはリーダＲＤまたはライタＷＲと無線で通信を行うことができるようになっている。無線タグでは、リーダＲＤやライタＷＲとの無線通信を行なうが、低消費電力化や低電圧化が要求される。このとき、前記実施の形態１〜４に示す酸化物ＴＦＴでは、オフ電流およびサブスレッショルド係数Ｓの低減を図ることができるとともに、酸化物ＴＦＴのオン電流を向上することができる。これにより、前記実施の形態１〜４における酸化物ＴＦＴを使用した回路の低消費電力化、低電圧化および高速化を図ることができる。このことから、前記実施の形態１〜４に示す酸化物ＴＦＴは、低消費電および低電圧化が必要とされる無線タグの使用に適しているといえる。
【００９１】
なお、前記実施の形態１〜４に示す酸化物ＴＦＴが低温で形成できることを活用して、基板ＳＵＢをプラスチックフィルムなどのいわゆるフレキシブル基板とすることもできる。
【００９２】
（実施の形態６）
図３１は本実施の形態６における半導体装置の構成を示す図である。本実施の形態６では、前記実施の形態１〜４の構造を有する酸化物ＴＦＴを構成要素とする素子が基板ＳＵＢ上にアレイ状に配置されている。前記実施の形態１〜４に示す酸化物ＴＦＴを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、この酸化物ＴＦＴのゲート電極ＧＴと接続されるゲート線ＧＬに信号を送るゲート線駆動回路ＧＤＣや、この酸化物ＴＦＴのソース電極ＳＴあるいはドレイン電極ＤＴと接続されるデータ線ＤＬに信号を送るデータ線駆動回路ＤＤＣを構成するトランジスタに用いてもよい。この場合、各素子の酸化物ＴＦＴとゲート線駆動回路ＧＤＣあるいはデータ線駆動回路ＤＤＣ内の酸化物ＴＦＴを並行して形成することができる。
【００９３】
また、前記実施の形態１〜４に示す酸化物ＴＦＴが低温で形成できることを活用して、基板ＳＵＢをプラスチックフィルムなどのいわゆるフレキシブル基板とすることもできる。
【００９４】
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図３２に示すような構成になる。図中ｘ方向に延在するゲート線ＧＬに走査信号が供給されると、酸化物ＴＦＴＡ１がオンし、このオンされた酸化物ＴＦＴＡ１を通して、図中ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＴに供給される。なお、ゲート線ＧＬは図中ｙ方向に並設され、データ線ＤＬは図中ｘ方向に並設され、隣接する一対のゲート線ＧＬと隣接する一対のドレイン線ＤＬで囲まれる領域（画素領域）に画素電極ＰＴが配置されている。この場合、例えば、データ線ＤＬがソース電極ＳＴと電気的に接続され、画素電極ＰＴがドレイン電極ＤＴと電気的に接続される。あるいは、データ線ＤＬがソース電極ＳＴを兼ね、画素電極ＰＴがドレイン電極ＤＴを兼ねてもよい。また、液晶表示装置に限らずＯＬＥＤ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに酸化物ＴＦＴを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに酸化物ＴＦＴを適用してもよい。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９６】
本発明における半導体装置は、無線タグ、記憶素子アレイなどを構成するトランジスタや周辺回路などに適用できる。また、透過型、反射型、半透過型の各液晶表示装置、並びにＯＬＥＤ表示装置などの各画素を駆動するトランジスタや周辺回路などにも適用できる。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】酸化物ＴＦＴが完全空乏化状態を実現するための一条件式を説明する図である。
【図３】酸化物ＴＦＴが完全空乏化状態を実現するための一条件式を説明する図である。
【図４】酸化物ＴＦＴが完全空乏化状態を実現する条件を図示するグラフである。
【図５】酸化物ＴＦＴのチャネル層が周囲の構造物との間に形成する静電容量を示す図である。
【図６】Ｃｐ／Ｃｇｉとサブスレッショルド係数の関係を示す図である。
【図７】実施の形態１における半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の変形例を示す断面図である。
【図１３】コンタクト層の有無によってオン抵抗が相違することを示すグラフである。
【図１４】酸化物ＴＦＴのＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性を示すグラフである。
【図１５】実施の形態１の変形例を示す断面図である。
【図１６】実施の形態２における半導体装置の構成を示す断面図である。
【図１７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】実施の形態２の変形例を示す断面図である。
【図２３】実施の形態３における半導体装置の構成を示す断面図である。
【図２４】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】実施の形態３の変形例を示す断面図である。
【図２９】実施の形態４における半導体装置を示す断面図である。
【図３０】実施の形態５における半導体装置（無線タグ）の構成を示すブロック図である。
【図３１】実施の形態６における半導体装置の構成を示す模式図である。
【図３２】実施の形態６における半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す模式図である。
【符号の説明】
【００９８】
Ａ１  ＴＦＴ
ＡＲ  アンテナ共振回路
ＣＨＮ  チャネル層
ＣＴＤ  コンタクト層
ＣＴＳ  コンタクト層
ＤＤＣ  データ線駆動回路
ＤＧＣ  デジタル回路
ＤＬ  データ線
ＤＴ  ドレイン電極
ＧＤＣ  ゲート線駆動回路
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート線
ＧＴ  ゲート電極
ＭＯＤ  変調器
ＰＲ  フォトレジスト
ＰＲＯ  保護膜
ＰＲＯ２  保護膜
ＰＲＯ３  保護膜
ＰＴ  画素電極
ＲＣＴ  整流器
ＲＤ  リーダ
ＳＴ  ソース電極
ＳＵＢ  基板
ＷＩＲ  配線
ＷＲ  ライタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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