(57)【要約】【課題】処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できる集積回路設計方法及び集積回路設計装置を提供する。【解決手段】集積回路設計方法は、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更ステップと、前記領域内において、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに所与の配線を配置すると共に、前記配線グリッド変更ステップにおいて変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに配置する配置配線ステップとを含む。【選択図】図１
2010021393.tif 000002
【特許請求の範囲】
【請求項１】
所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、
前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更ステップと、
前記領域内において、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに所与の配線を配置すると共に、前記配線グリッド変更ステップにおいて変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに配置する配置配線ステップとを含むことを特徴とする集積回路設計方法。
【請求項２】
請求項１において、
前記配線グリッド変更ステップが、
前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更することを特徴とする集積回路設計方法。
【請求項３】
請求項１又は２において、
前記配線グリッド変更ステップが、
前記領域の外側に配線グリッドを設定するように、前記配線グリッドの間隔を大きく変更することを特徴とする集積回路設計方法。
【請求項４】
所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、
前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドを消滅させる配線グリッド変更ステップと、
前記配線グリッド変更領域として設定された前記領域を除外して、前記配線グリッド変更ステップにおける処理後の配線グリッドにセル及び配線を配置する配置配線ステップとを含むことを特徴とする集積回路設計方法。
【請求項５】
請求項４において、
前記配線グリッド変更ステップが、
前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドを消滅させることを特徴とする集積回路設計方法。
【請求項６】
請求項２又は５において、
前記第１の方向は、
スタンダードセルを構成するセルのうち、全セルの第１導電型のアクティブ領域が隣接して配置されるアクティブ領域連続配置方向であることを特徴とする集積回路設計方法。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記配線グリッド変更領域として設定された前記領域が、
アナログマクロブロックの周辺領域であることを特徴とする集積回路設計方法。
【請求項８】
請求項７において、
前記アナログマクロブロックの周辺領域が、
前記アナログマクロブロックの周囲に所与の長さだけ外側に設けられる領域であることを特徴とする集積回路設計方法。
【請求項９】
配線グリッド上に配線及びセルを配置する集積回路設計装置であって、
同一機能を有する複数のセルの構成をそれぞれ互いに異なるセルグリッド間隔で指定する複数のセルの情報を記憶するセル情報記憶部と、
所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定部と、
前記配線グリッド変更領域設定部により前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更処理部と、
前記領域内において、前記配線グリッド変更処理部により前記間隔が変更された前記配線グリッドに所与の配線とセルとを配置する配置配線処理部とを含み、
前記配置配線処理部が、
前記セル情報記憶部に記憶されたセルの情報に基づいて、前記配線グリッド変更処理部により変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更処理部によりその間隔が変更された前記配線グリッドに配置することを特徴とする集積回路設計装置。
【請求項１０】
請求項９において、
前記配線グリッド変更処理部が、
前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更することを特徴とする集積回路設計装置。
【請求項１１】
請求項９又は１０において、
前記配線グリッド変更処理部が、
前記領域の外側に配線グリッドを設定するように、前記配線グリッドの間隔を大きく変更することを特徴とする集積回路設計装置。
【請求項１２】
配線グリッド上に配線及びセルを配置する集積回路設計装置であって、
所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定部と、
前記配線グリッド変更領域設定部により前記配線グリッド変更領域として設定された前記領域内の配線グリッドを消滅させる配線グリッド変更処理部と、
前記配線グリッド変更領域として設定された前記領域を除外して、前記配線グリッド変更処理部による処理後の配線グリッドにセル及び配線を配置する配置配線処理部とを含むことを特徴とする集積回路設計装置。
【請求項１３】
請求項１２において、
前記配線グリッド変更処理部が、
前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドを消滅させることを特徴とする集積回路設計装置。
【請求項１４】
請求項１０又は１３において、
前記第１の方向は、
スタンダードセルを構成するセルのうち、全セルの第１導電型のアクティブ領域が隣接して配置されるアクティブ領域連続配置方向であることを特徴とする集積回路設計装置。
【請求項１５】
請求項９乃至１４のいずれかにおいて、
前記配線グリッド変更領域として設定された前記領域が、
アナログマクロブロックの周辺領域であることを特徴とする集積回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路設計方法及び集積回路設計装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路（広義には集積回路）の高機能化や高性能化に対する市場の要求が高い。そのため、配線の多層化や製造プロセス技術の進歩によって半導体集積回路の高集積化が急速に進む一方で、半導体集積回路は、アナログ回路等の特殊なマクロブロックの搭載や回路規模の大幅な増大により、セルや配線の配置が一層困難になっている。これに伴い、半導体集積回路の設計期間が長くなり、設計期間の短縮が大きな課題の１つとなっている。
【０００３】
このような半導体集積回路を短期間でユーザに提供するため、ゲートアレイ、エンベデッドアレイやスタンダードセルで構成される半導体集積回路の設計手法が整備されている。例えばスタンダードセルで構成される半導体集積回路では、ユーザが必要とする機能が、最適設計された内部ロジックセルとＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＣＰＵ（Central Processing Unit）やアナログ回路等のマクロブロックとが配線により接続されて１チップ化される。その際、マクロブロックの配置位置等をフロアプランとして決定した後、自動配置配線ツールにより、チップ上のレイアウト可能領域内において定義された配線グリッド上にセルの端子が配置され、ネットリストに従って配線が配置される。
【０００４】
ところが、自動配置配線ツールを用いた場合でも、アナログマクロブロックの周辺では、デジタル信号の配線とアナログ信号の配線とが並走したり、交差したりすることがあり、クロストーク等に起因してアナログ信号への影響が大きくなることがある。例えば、アナログマクロブロックの周辺を、セル配置配線禁止領域に設定してセルや配線の配置が行われないようにしても、配線領域の余裕がない場合には、このセル配置配線禁止領域にも配線が配置されてしまう。この場合、配線グリッド間隔が同じであるため、デジタル信号の配線とアナログ信号の配線とが隣接して配置されることがある。
【０００５】
例えば特許文献１には、カップリング容量によるクロストークを防止するために、概略配線の結果に基づいて、配線グリッド数の余裕度に応じた配線ピッチに基づいて配線グリッドを再生成する技術が開示されている。
【０００６】
【特許文献１】特開２００４−１３３６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、自動配置配線ツールでは、格子状に定義された配線グリッド上に配線が配置され、配線グリッドの格子点上に端子が配置されるようにセルが配置される。しかしながら、特許文献１では、配線グリッド数の余裕度に応じた配線ピッチに基づいて、単純に配線グリッドを再生成するに過ぎず、再生成後の配線グリッドに配置可能なセルの種類が限定されてしまう。そのため、配線グリッドを用いない特殊な配線処理を行う必要が生じ、処理負荷が重くなってしまうという問題がある。
【０００８】
このように、特許文献１に開示された技術を用いても、任意の配線ピッチの配線グリッドを再生成できるわけではなく、実質的に、元のセルが配置できるような配線ピッチの配線グリッドを再生成せざるを得ない。従って、特許文献１に開示された技術では、特殊な配線処理による処理負荷が重くなるか、集積回路の高集積化の効果が十分に得られない。
【０００９】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できる集積回路設計方法及び集積回路設計装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更ステップと、前記領域内において、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに所与の配線を配置すると共に、前記配線グリッド変更ステップにおいて変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更ステップにおいて前記間隔が変更された配線グリッドに配置する配置配線ステップとを含む集積回路設計方法に関係する。
【００１１】
本発明によれば、局所的に配線グリッド間隔を大きくすると共に、大きくした配線グリッドに対応したセルグリッドで規定されたセルを配置するようにしたので、特殊な配線処理を行うことなく、処理負荷の増大を抑えながら、所定のマクロブロック周辺において、例えばアナログ信号を伝送する信号配線とデジタル信号を伝送する信号配線とのクロストークによる影響を低減できるようになる。
【００１２】
また本発明に係る集積回路設計方法では、前記配線グリッド変更ステップが、前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更することができる。
【００１３】
本発明によれば、上記の効果に加えて、少なくとも１つの方向に延びる配線グリッドの間隔を変更することで、クロストークにより配線間の影響を与えていた領域内でも、処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できるようになる。
【００１４】
また本発明に係る集積回路設計方法では、前記配線グリッド変更ステップが、前記領域の外側に配線グリッドを設定するように、前記配線グリッドの間隔を大きく変更することができる。
【００１５】
本発明によれば、上記の効果に加えて、配線グリッド変更領域内では、その領域外に変更された配線グリッド上にセル及び配線が配置されることを確実に防止できるようになる。
【００１６】
また本発明は、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、前記配線グリッド変更領域設定ステップにおいて前記配線グリッド変更領域として設定された前記領域内の配線グリッドを消滅させる配線グリッド変更ステップと、前記配線グリッド変更領域として設定された前記領域を除外して、前記配線グリッド変更ステップにおける処理後の配線グリッドにセル及び配線を配置する配置配線ステップとを含む集積回路設計方法に関係する。
【００１７】
本発明によれば、これまで配線間にクロストークによる影響を及ぼしていた場合でも、配線グリッド変更領域には配線グリッドが消滅しているため、セルや配線が配置されず、この領域内の配線間のクロストークによる影響を確実に低減できるようになる。
【００１８】
また本発明に係る集積回路設計方法では、前記配線グリッド変更ステップが、前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドを消滅させることができる。
【００１９】
本発明によれば、上記の効果に加えて、少なくとも１つの方向に延びる配線グリッドを消滅させることで、クロストークにより配線間の影響を与えていた領域内でも、処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できるようになる。
【００２０】
また本発明に係る集積回路設計方法では、前記第１の方向は、スタンダードセルを構成するセルのうち、全セルの第１導電型のアクティブ領域が隣接して配置されるアクティブ領域連続配置方向であってもよい。
【００２１】
また本発明に係る集積回路設計方法では、前記配線グリッド変更領域として設定された前記領域が、アナログマクロブロックの周辺領域であってもよい。
【００２２】
本発明によれば、配線グリッド変更領域に、例えばデジタル信号の配線が配置されたとしても、予めマクロブロックに入力又は出力されるアナログ信号の配線と離れて配置されるため、配線へのクロストークによる影響を低減できるようになる。
【００２３】
また本発明に係る集積回路設計方法では、前記アナログマクロブロックの周辺領域が、前記アナログマクロブロックの周囲に所与の長さだけ外側に設けられる領域であってもよい。
【００２４】
本発明によれば、アナログマクロブロックの周囲に所与の長さだけ外側に設けられる領域で、配線グリッドを消滅させるようになるので、例えばデジタル信号の配線が、該アナログマクロブロックに入力又は出力されるアナログ信号の配線に与えるクロストークによる影響を、確実に低減できるようになる。
【００２５】
また本発明は、配線グリッド上に配線及びセルを配置する集積回路設計装置であって、同一機能を有する複数のセルの構成をそれぞれ互いに異なるセルグリッド間隔で指定する複数のセルの情報を記憶するセル情報記憶部と、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定部と、前記配線グリッド変更領域設定部により前記配線グリッド変更領域として設定された前記領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更処理部と、前記領域内において、前記配線グリッド変更処理部により前記間隔が変更された前記配線グリッドに所与の配線とセルとを配置する配置配線処理部とを含み、前記配置配線処理部が、前記セル情報記憶部に記憶されたセルの情報に基づいて、前記配線グリッド変更処理部により変更された前記配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、前記配線グリッド変更処理部によりその間隔が変更された前記配線グリッドに配置する集積回路設計装置に関係する。
【００２６】
本発明によれば、局所的に配線グリッド間隔を大きくすると共に、大きくした配線グリッドに対応したセルグリッドで規定されたセルを配置するようにしたので、特殊な配線処理を行うことなく、処理負荷の増大を抑えながら、所定のマクロブロック周辺において、例えばアナログ信号を伝送する信号配線とデジタル信号を伝送する信号配線とのクロストークによる影響を低減できるようになる。
【００２７】
また本発明に係る集積回路設計装置では、前記配線グリッド変更処理部が、前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更することができる。
【００２８】
本発明によれば、上記の効果に加えて、少なくとも１つの方向に延びる配線グリッドの間隔を変更することで、クロストークにより配線間の影響を与えていた領域内でも、処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できるようになる。
【００２９】
また本発明に係る集積回路設計装置では、前記配線グリッド変更処理部が、前記領域の外側に配線グリッドを設定するように、前記配線グリッドの間隔を大きく変更することができる。
【００３０】
本発明によれば、上記の効果に加えて、配線グリッド変更領域内では、その領域外に変更された配線グリッド上にセル及び配線が配置されることを確実に防止できるようになる。
【００３１】
また本発明は、配線グリッド上に配線及びセルを配置する集積回路設計装置であって、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定部と、前記配線グリッド変更領域設定部により前記配線グリッド変更領域として設定された前記領域内の配線グリッドを消滅させる配線グリッド変更処理部と、前記配線グリッド変更領域として設定された前記領域を除外して、前記配線グリッド変更処理部による処理後の配線グリッドにセル及び配線を配置する配置配線処理部とを含む集積回路設計装置に関係する。
【００３２】
本発明によれば、これまで配線間にクロストークによる影響を及ぼしていた場合でも、配線グリッド変更領域には配線グリッドが消滅しているため、セルや配線が配置されず、この領域内の配線間のクロストークによる影響を確実に低減できるようになる。
【００３３】
また本発明に係る集積回路設計装置では、前記配線グリッド変更処理部が、前記配線グリッド変更領域として設定される領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドを消滅させることができる。
【００３４】
本発明によれば、上記の効果に加えて、少なくとも１つの方向に延びる配線グリッドを消滅させることで、クロストークにより配線間の影響を与えていた領域内でも、処理負荷の増大を抑えながら、所定のマクロブロック周辺において複数の配線の影響を確実に低減できるようになる。
【００３５】
また本発明に係る集積回路設計装置では、前記第１の方向は、スタンダードセルを構成するセルのうち、全セルの第１導電型のアクティブ領域が隣接して配置されるアクティブ領域連続配置方向であってもよい。
【００３６】
また本発明に係る集積回路設計装置では、前記配線グリッド変更領域として設定された前記領域が、アナログマクロブロックの周辺領域であってもよい。
【００３７】
本発明によれば、配線グリッド変更領域に、例えばデジタル信号の配線が配置されたとしても、予めマクロブロックに入力又は出力されるアナログ信号の配線と離れて配置されるため、配線へのクロストークによる影響を低減できるようになる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３９】
以下の実施形態では、本発明に係る実施形態における集積回路が、スタンダードセルとマクロブロックとで構成されるものとして説明するが、本発明はこれに限定されるものではなく、ゲートアレイやエンベデッドアレイで構成されていてもよい。
【００４０】
〔実施形態１〕
図１（Ａ）、図１（Ｂ）に、本発明の実施形態１における集積回路設計装置の処理の概要を模式的に示す。図１（Ａ）は、実施形態１の比較例における集積回路設計装置を用いた集積回路のレイアウトの概要を模式的に表したものである。図１（Ｂ）は、実施形態１の集積回路設計装置を用いた集積回路のレイアウトの概要を模式的に表したものである。図１（Ａ）、図１（Ｂ）において、同一部分には同一符号を付し、適宜説明を省略する。
【００４１】
実施形態１又はその比較例における集積回路設計装置は、レイアウト可能領域内に定義される格子状の配線グリッド上に、セルやマクロブロックとの間の接続情報を有するネットリストに従って、セルや配線を配置する処理を行う。その結果、図１（Ａ）、図１（Ｂ）において、集積回路１００には、マクロブロック１０２と、論理回路のセルと、これらを接続する配線とが配線グリッド上に配置される。
【００４２】
図１（Ａ）では、格子状に設けられた配線グリッドＧＲ上に、第１層配線ＭＬ１、第１層配線ＭＬ１より上層の第２層配線ＭＬ２、第１層配線ＭＬ１及び第２層配線ＭＬ２を電気的に接続するビアセルＶＣが配置される。隣接する配線グリッドＧＲ同士の間隔である配線グリッド間隔ＧＤ１は、製造プロセスに依存したデザインルールにより規定される。例えば、隣接するビアセルＶＣのエッジ間の最小ピッチｍ１以上となるように配線グリッド間隔ＧＤ１が規定される。第１層配線ＭＬ１は例えば垂直方向に延びる配線グリッドＧＲ上に配置されると共に、第２層配線ＭＬ２は例えば水平方向に延びる配線グリッドＧＲ上に配置され、ビアセルＶＣは、配線グリッドの格子点上に配置される。
【００４３】
図１（Ａ）では、水平方向に延びる配線グリッドの間隔と、垂直方向に延びる配線グリッドの間隔とが同じであるものとして説明したが、両方向の配線グリッドの間隔が異なっていてもよい。
【００４４】
ところで、実施形態１の比較例における集積回路設計装置では、図１（Ａ）に示すように、同じ方向に延びる隣接する配線グリッド同士の配線グリッド間隔ＧＤ１が同じである。そのため、マクロブロック１０２の周辺領域では、配線同士が近くに配置される。例えば、マクロブロック１０２がアナログマクロブロックである場合には、アナログ信号の配線とデジタル信号の配線とが、配線グリッド間隔ＧＤ１を隔てて並走するように配置されたり、交差するように配置されたりしてしまい、アナログ信号にノイズを重畳させる可能性が高くなる。
【００４５】
このような配線を防止するために、マクロブロックの周辺において、例えば全体の配線グリッド間隔を大きく変更することが考えられる。ところが、一般的な自動配置配線ツールでは、セル配置配線禁止領域であっても、配線の余裕度がなくなると、その領域内において、配線グリッド間隔が大きく変更された配線グリッド上に配線を配置することがある。ただ、配線処理を簡素化するためには、セルの端子を配線グリッドの格子点上に配置することが望ましく、単純に配線グリッド間隔を変更しただけでは、セルの端子が配置できなかったり、変更後の配線グリッド上に存在しないセルの端子と変更後の配線グリッド上の配線とを接続する配線処理が複雑化したりする。
【００４６】
そこで、実施形態１では、局所的に配線グリッド間隔を大きくすると共に、大きくした配線グリッドに対応したセルグリッドで規定されたセルを配置することで、容易に、当該領域内の配線間のクロストークによる影響を低減させることができる。より具体的には、実施形態１では、図１（Ｂ）に示すように、配置される配線間のクロストークによる影響を低減したい領域を配線グリッド変更領域ＢＡとして設定し、配線グリッド変更領域ＢＡ内の配線グリッド間隔ＧＤ２ｘ、ＧＤ２ｙ（ＧＤ２ｘ＞ＧＤ１、ＧＤ２ｙ＞ＧＤ１）となるように配線グリッド間隔を大きく変更すると共に、配線グリッド変更領域ＢＡ内で、配線グリッド間隔ＧＤ２ｘ、ＧＤ２ｙに対応したセルグリッドで規定されたセルを配置する。
【００４７】
こうすることで、図１（Ａ）では、セル配置配線禁止領域として設定された領域に配置された配線間にクロストークによる影響を及ぼしていた場合でも、配線グリッド変更領域として、複雑な配線処理を行うことなく、この領域に配線される配線間のクロストークによる影響を確実に低減できるようになる。
【００４８】
以下では、このような処理を実現する集積回路設計装置の構成及び動作について説明する。
【００４９】
図２に、実施形態１における集積回路設計システムの構成例のブロック図を示す。
【００５０】
実施形態１における集積回路設計システム１０は、集積回路設計装置２０と、表示装置４０とを含む。集積回路設計装置２０は、所与の自動配置配線アルゴリズムにより、レイアウト可能領域内に定義される格子状の配線グリッド上に、セルやマクロブロック間の接続情報を有するネットリストに従って、セルや配線を配置する処理を行う。集積回路設計装置２０によるセルや配線の配置処理の結果は、表示装置４０に表示される。集積回路設計装置２０の機能は、パーソナルコンピュータやネットワーク端末（サーバに接続されるクライアント端末）等により実現され、表示装置４０は、ＣＲＴ（Cathode Ray Tube）装置や液晶表示装置等によって実現される。
【００５１】
集積回路設計装置２０は、ネットリスト記憶部２２、配線グリッド変更領域設定部２４、配線グリッド変更処理部２６、セル情報記憶部２８、配置配線処理部３０を含む。ネットリスト記憶部２２は、ネットリストを記憶する。集積回路設計装置２０は、このネットリストに基づいて、セルや配線を配置する処理を行う。
【００５２】
配線グリッド変更領域設定部２４は、レイアウト可能領域内の所与の領域を配線グリッド変更領域として設定する。配線グリッド変更領域では、領域内のセル配置の優先度が他の領域のセル配置の優先度より低く設定されることが望ましい。この配線グリッド変更領域は、配置される配線間のクロストークによる影響を低減したい領域に設定されることが望ましい。
【００５３】
配線グリッド変更処理部２６は、格子状に設けられた配線グリッドの間隔を変更する処理を行う。即ち、配線グリッド変更処理部２６は、配線グリッド変更領域として設定される配線グリッド変更領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更する。このとき、配線グリッド変更処理部２６は、配線グリッド変更領域内の配線グリッドの間隔をより大きく変更する。即ち、配線グリッド変更処理部２６による変更処理前の第１の配線グリッド間隔ＧＤ１が、変更処理により第２の配線グリッド間隔ＧＤ２（ＧＤ２＞ＧＤ１）となる。
【００５４】
セル情報記憶部２８は、複数のセル情報を記憶する。ここでセル情報は、セル毎に、セルの形状、端子数、端子位置等のセルや配線の配置に必要な情報を有する。各セルは、各セル内で定義されるセルグリッドを基準に、セル内のレイアウトの形状が指定される。セル情報記憶部２８は、同一機能を有する複数のセルの構成それぞれについて、複数種類のセルグリッド間隔のそれぞれについて、セル情報を記憶する。例えば、インバータ回路に対応するセルについて、セル情報記憶部２８には、第１のセルグリッド間隔で規定されたセルのセル情報と、第２のセルグリッド間隔で規定されたセルのセル情報とが記憶される。第１のセルグリッド間隔は第１の配線グリッド間隔（変更処理前の配線グリッド間隔）に対応するセルグリッド間隔であり、第２のセルグリッド間隔（変更処理後の配線グリッド間隔）は第２の配線グリッド間隔に対応するセルグリッド間隔である。
【００５５】
配置配線処理部３０は、ネットリスト記憶部２２に記憶されたネットリストに基づいて、配線グリッドの格子点上にその端子が配置されるようにセルを配置すると共に、配線グリッド上に配線を配置する。
【００５６】
図３に、図２の配線グリッド変更処理部２６の動作説明図を示す。図３では、集積回路１００がスタンダードセルにより構成されるものとし、各セルのＰ型（例えば第１導電型）アクティブ領域ＰＡ及びＮ型（例えば第２導電型）アクティブ領域ＮＡのみを模式的に表している。
【００５７】
配線グリッド変更領域設定部２４により設定される配線グリッド変更領域内では、配線グリッド変更処理部２６は、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更することができる。
【００５８】
図３に示すように各セルには、Ｐ型アクティブ領域ＰＡ及びＮ型アクティブ領域ＮＡが配置されている。集積回路１００では、セルＣ１０〜Ｃ１３のように、所与の方向の全セルの同一導電型のアクティブ領域が隣接して配置される。この全セルの同一導電型のアクティブ領域が隣接して配置されるアクティブ領域連続配置方向をＸ方向とする。このＸ方向と交差するＹ方向には、セルＣ１０、Ｃ２０のように、Ｐ型アクティブ領域ＰＡ及びＮ型アクティブ領域ＮＡが交互に並ぶ場合や、セルＣ１３、Ｃ２４のように、ミラー配置によってＰ型アクティブ領域ＰＡ及びＮ型アクティブ領域ＮＡの一方が隣接して並ぶ場合がある。
【００５９】
このように、配線グリッド変更処理部２６は、配線グリッド変更領域内において、図３のように定義されるＸ方向及びＹ方向の少なくとも１つの方向に延びる配線グリッドの間隔を変更することができる。これにより、より大きく変更した配線グリッド間隔に対応したセルグリッド間隔で定義されるセルの生成が簡単になり、配線グリッド変更領域における配線処理も簡素化される。
【００６０】
図４に、図２の配置配線処理部３０の動作説明図を模式的に示す。
【００６１】
図４では、配線グリッド間隔ｙｄ１でＸ方向（第１の方向）に延びる配線グリッドと、配線グリッド間隔ｘｄ１でＹ方向（第２の方向）に延びる配線グリッドとが、格子状に設けられている。即ち、Ｘ方向に延びる配線グリッドと、Ｘ方向と交差するＹ方向に延びる配線グリッドとが設けられている。
【００６２】
配置配線処理部３０は、所与の形状を有するセルＣＬの端子ＸＣ１を、配線グリッドの所与の格子点上に配置する。また、配置配線処理部３０は、所与の配線グリッド上に配線ＣＮ１を配置する。
【００６３】
従って、配線グリッド変更領域外では、変更処理前の配線グリッドの格子点上にその端子が配置されるようにセルが配置されると共に、変更処理前の配線グリッド上に配線が配置される。そして、配線グリッド変更領域内では、配線グリッド変更処理部２６によりその間隔が変更された配線グリッドの格子点上にその端子が配置されると共に、変更処理後の配線グリッド上に配線が配置される。このとき、配線グリッド変更処理部２６により変更された配線グリッドの間隔（第２の配線グリッド間隔）に対応したセルグリッドを基準にその構成が指定されたセル（第２のセルグリッド間隔で指定されたセル）が、変更処理後の配線グリッドの格子点上に配置される。
【００６４】
図５に、図２のセル情報記憶部２８が記憶するセル情報の概要を示す。
【００６５】
セル情報記憶部２８は、同一機能のセルに対し、互いに異なるセルグリッド間隔で規定された複数種類のセル情報を記憶する。例えば、同じ機能を有するインバータ回路に対し、２種類のセルグリッド間隔で規定されたインバータ回路ＩＮＶ−１、ＩＮＶ−２のセル情報が、セル情報記憶部２８に記憶される。インバータ回路ＩＮＶ−１のセルは、例えば第１の配線グリッド間隔ＧＤ１に対応する第１のセルグリッド間隔ｃｇ１で規定されたセルである。インバータ回路ＩＮＶ−２のセルは、例えば第２の配線グリッド間隔ＤＧ２に対応する第２のセルグリッド間隔ｃｇ２（ｃｇ２＞ｃｇ１）で規定されたセルである。
【００６６】
図２の配線グリッド変更処理部２６が、Ｘ方向及びＹ方向に設けられる配線グリッドの（図４参照）うちＸ方向の配線グリッド間隔のみを大きくする変更を行う場合、セル情報記憶部２８には、元のセルグリッド間隔で規定されたセルのセル情報と、元のセルグリッド間隔に対してＸ方向のみ大きくしたセルグリッド間隔で規定されたセルのセル情報とが記憶される。そして、配置配線処理部３０は、セル情報記憶部２８からＸ方向のみセルグリッド間隔を大きくしたセルのセル情報を読み出し、該セルを配線グリッド変更領域内の配線グリッド上に配置し、該配線グリッド上に配置された配線と接続する処理を行う。
【００６７】
図６（Ａ）、図６（Ｂ）に、Ｘ方向の配線グリッド間隔のみを大きく変更した場合のセル情報記憶部２８が記憶するセル情報の説明図を示す。図６（Ａ）は、インバータ回路ＩＮＶ−１のセル情報の説明図を表す。図６（Ｂ）は、インバータ回路ＩＮＶ−２のセル情報の説明図を表す。図６（Ｂ）では、図６（Ａ）と同様の部分には同様の部分には同一符号を付し、適宜説明を省略する。
【００６８】
インバータ回路ＩＮＶ−１は、Ｘ方向及びＹ方向に延び、セルグリッド間隔ｃｇ１で格子状に設けられるセルグリッドを基準に、そのレイアウト形状が規定されている。即ち、インバータ回路ＩＮＶ−１には、高電位側電源電圧ＶＤＤが印加される配線層Ｍ１、低電位側電源電圧ＶＳＳが印加される配線層Ｍ２、Ｐ型のチャネル領域が形成されるＰ型アクティブ領域ＰＡ、Ｎ型のチャネル領域が形成されるＮ型アクティブ領域ＮＡが設けられる。配線層Ｍ１とＰ型アクティブ領域ＰＡとは、そのソース領域においてビアセルＶＣ１により電気的に接続される。配線層Ｍ２とＮ型アクティブ領域ＮＡとは、そのソース領域においてビアセルＶＣ２により電気的に接続される。また、インバータ回路ＩＮＶ−１には、ポリシリコン層ＰＬが、Ｐ型アクティブ領域ＰＡとＮ型アクティブ領域ＮＡとの上層に（絶縁膜を介して）設けられ、このポリシリコン層ＰＬには、セルグリッドの格子点上に配置される入力端子Ａが設けられる。Ｐ型アクティブ領域ＰＡのうちドレイン領域となる領域とＮ型アクティブ領域ＮＡのうちドレイン領域となる領域には、ビアセルＶＣ３、ＶＣ４を介して配線層Ｍ３が設けられて電気的に接続される。この配線層Ｍ３には、セルグリッドの格子点上に配置される出力端子Ｘが設けられる。
【００６９】
インバータ回路ＩＮＶ−１のセル情報は、上記の図６（Ａ）に示す形状が、セルグリッド間隔、セルグリッド座標系の座標位置等により指定される情報である。
【００７０】
これに対して、インバータ回路ＩＮＶ−２は、Ｘ方向に延びセルグリッド間隔ｃｇ１で設けられるセルグリッドＣＧを基準に、又はＹ方向に延びセルグリッド間隔ｃｇ２で設けられるセルグリッドＣＧを基準に、そのレイアウト形状が規定されている。即ち、インバータ回路ＩＮＶ−２は、Ｙ方向の長さはインバータ回路ＩＮＶ−１と同じで、Ｘ方向の長さが長くなっている。そのため、インバータ回路ＩＮＶ−２は、インバータ回路ＩＮＶ−１に比べて、Ｘ方向に長さｄ１だけ長い形状を有する。その一方で、インバータ回路ＩＮＶ−２では、配線グリッド変更処理部２６がより大きく変更する配線グリッド間隔に対応したセルグリッドの格子点上に、入力端子Ａ及び出力端子Ｘが配置される。
【００７１】
インバータ回路ＩＮＶ−２のセル情報は、上記の図６（Ｂ）に示す形状が、セルグリッド間隔、セルグリッド座標系の座標位置等により指定される情報である。
【００７２】
これにより、隣接する配線間のクロストークによる影響を受けやすい領域内で、配線グリッド間隔を大きくできるようになるので、この領域内で、隣接する配線間のクロストークによる影響を低減できるようになる。しかも、大きくした配線グリッド間隔に対応したセルグリッド間隔で定義されたセルを、この領域内で配置できるようになるため、複雑な配線処理を行う必要がなくなる。
【００７３】
また、図２の配線グリッド変更処理部２６が、Ｘ方向及びＹ方向に設けられる配線グリッドのうちＹ方向の配線グリッド間隔のみを大きくする変更を行う場合、セル情報記憶部２８には、元のセルグリッド間隔で規定されたセルのセル情報と、元のセルグリッド間隔に対してＹ方向のみ大きくしたセルグリッド間隔で規定されたセルのセル情報とが記憶される。そして、配置配線処理部３０は、セル情報記憶部２８からＹ方向のみセルグリッド間隔を小さくしたセルのセル情報を読み出し、該セルを配線グリッド変更領域内の配線グリッド上に配置し、該配線グリッド上に配置された配線と接続する処理を行う。
【００７４】
図７（Ａ）、図７（Ｂ）に、Ｙ方向の配線グリッド間隔のみを大きく変更した場合のセル情報記憶部２８が記憶するセル情報の説明図を示す。図７（Ａ）は、インバータ回路ＩＮＶ−１のセル情報の説明図を表す。図７（Ｂ）は、インバータ回路ＩＮＶ−２のセル情報の説明図を表す。図７（Ａ）では、図６（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。図７（Ｂ）では、図７（Ａ）と同様の部分には同様の部分には同一符号を付し、適宜説明を省略する。
【００７５】
インバータ回路ＩＮＶ−１は、Ｘ方向及びＹ方向に延び、セルグリッド間隔ｃｇ１で格子状に設けられるセルグリッドを基準に、そのレイアウト形状が指定されている。図７（Ａ）に示すインバータ回路ＩＮＶ−１は、図６（Ａ）に示すインバータ回路ＩＮＶ−１と同一形状を有している。インバータ回路ＩＮＶ−１のセル情報は、上記の図７（Ａ）に示す形状が、セルグリッド間隔、セルグリッド座標系の座標位置等により指定される情報である。
【００７６】
これに対して、インバータ回路ＩＮＶ−２は、Ｘ方向に延びセルグリッド間隔ｃｇ３で設けられるセルグリッドＣＧを基準に、又はＹ方向に延びセルグリッド間隔ｃｇ１で設けられるセルグリッドＣＧを基準に、そのレイアウト形状が指定されている。ここで、インバータ回路ＩＮＶ−２は、Ｘ方向の長さはインバータ回路ＩＮＶ−１と同じであるが、Ｙ方向の長さをインバータ回路ＩＮＶ−１と同じにして、セルの配置処理を簡素化している。その一方で、インバータ回路ＩＮＶ−２では、配線グリッド変更処理部２６がより大きく変更する配線グリッド間隔に対応したセルグリッドの格子点上に、入力端子Ａ及び出力端子Ｘが配置される。
【００７７】
インバータ回路ＩＮＶ−２のセル情報は、上記の図７（Ｂ）に示す形状が、セルグリッド間隔、セルグリッド座標系の座標位置等により指定される情報である。
【００７８】
これにより、隣接する配線間のクロストークによる影響を受けやすい領域内で、配線グリッド間隔を大きくできるようになるので、この領域内で、隣接する配線間のクロストークによる影響を低減できるようになる。しかも、大きくした配線グリッド間隔に対応したセルグリッド間隔で定義されたセルを、この領域内で配置できるようになるため、複雑な配線処理を行う必要がなくなる。
【００７９】
また、図２の配線グリッド変更処理部２６が、Ｘ方向の配線グリッド間隔及びＹ方向の配線グリッド間隔を大きくする変更を行う場合、セル情報記憶部２８には、元のセルグリッド間隔で規定されたセルのセル情報と、元のセルグリッド間隔に対してＸ方向及びＹ方向に大きくしたセルグリッド間隔で規定されたセルのセル情報とが記憶される。そして、配置配線処理部３０は、セル情報記憶部２８からＸ方向及びＹ方向にセルグリッド間隔を大きくしたセルのセル情報を読み出し、該セルを配線グリッド変更領域内の配線グリッド上に配置し、該配線グリッド上に配置された配線と接続する処理を行う。
【００８０】
図８（Ａ）、図８（Ｂ）に、Ｘ方向及びＹ方向に配線グリッド間隔を大きく変更した場合のセル情報記憶部２８が記憶するセル情報の説明図を示す。図８（Ａ）は、インバータ回路ＩＮＶ−１のセル情報の説明図を表す。図８（Ｂ）は、インバータ回路ＩＮＶ−２のセル情報の説明図を表す。図８（Ａ）では、図６（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。図８（Ｂ）では、図８（Ａ）と同様の部分には同様の部分には同一符号を付し、適宜説明を省略する。
【００８１】
インバータ回路ＩＮＶ−１は、Ｘ方向及びＹ方向に延び、セルグリッド間隔ｃｇ１で格子状に設けられるセルグリッド上に、そのレイアウト形状が指定されている。図８（Ａ）に示すインバータ回路ＩＮＶ−１は、図６（Ａ）に示すインバータ回路ＩＮＶ−１と同一形状を有している。インバータ回路ＩＮＶ−１のセル情報は、上記の図８（Ａ）に示す形状が、セルグリッド間隔、セルグリッド座標系の座標位置等により指定される情報である。
【００８２】
これに対して、インバータ回路ＩＮＶ−２は、Ｘ方向に延びセルグリッド間隔ｃｇ３で設けられるセルグリッドＣＧを基準に、又はＹ方向に延びセルグリッド間隔ｃｇ２で設けられるセルグリッドＣＧを基準に、そのレイアウト形状が指定されている。ここで、インバータ回路ＩＮＶ−２は、インバータ回路ＩＮＶ−１に比べて、Ｘ方向に長さｄ１だけ長い形状を有し、Ｙ方向の長さをインバータ回路ＩＮＶ−１と同じにして、セルの配置処理を簡素化している。その一方で、インバータ回路ＩＮＶ−２では、配線グリッド変更処理部２６がより大きく変更する配線グリッド間隔に対応したセルグリッドの格子点上に、入力端子Ａ及び出力端子Ｘが配置される。
【００８３】
インバータ回路ＩＮＶ−２のセル情報は、上記の図８（Ｂ）に示す形状が、セルグリッド間隔、セルグリッド座標系の座標位置等により指定される情報である。
【００８４】
これにより、隣接する配線間のクロストークによる影響を受けやすい領域内で、配線グリッド間隔を大きくできるようになるので、この領域内で、隣接する配線間のクロストークによる影響を低減できるようになる。しかも、大きくした配線グリッド間隔に対応したセルグリッド間隔で定義されたセルを、この領域内で配置できるようになるため、複雑な配線処理を行う必要がなくなる。
【００８５】
以上のように、実施形態１における集積回路設計装置２０は、同一機能を有するセルの構成を互いに異なるセルグリッド間隔で指定する複数のセルの情報を記憶するセル情報記憶部２８と、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定部２４と、配線グリッド変更領域設定部２４によって配線グリッド変更領域として設定された領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更処理部２６と、配線グリッド変更領域として設定された領域内において、配線グリッド変更処理部２６によりその間隔が変更された配線グリッドに所与の配線とセルとを配置する配置配線処理部３０とを含む。そして、配置配線処理部３０が、セル情報記憶部２８に記憶されたセルの配置情報に基づいて、配線グリッド変更処理部２６により変更された配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、配線グリッド変更処理部２６によりその間隔が変更された配線グリッドに配置することができる。
【００８６】
ところで、実施形態１では、レイアウト可能領域内で、局所的に１又は複数の配線グリッド変更領域を設定することが望ましく、例えば以下のような領域に実施形態１の配線グリッド変更領域を設定することが望ましい。
【００８７】
図９に、実施形態１における配線グリッド変更領域の例を示す。図９は、実施形態１の集積回路設計装置２０において自動配置配線によりセル及び配線が配置される集積回路１００のフロアプランの一例を模式的に表す。
【００８８】
集積回路１００は、矩形状のレイアウト可能領域ＬＡの各辺に隣接して、一定の幅のＩ／Ｏセル領域ＩＡ１〜ＩＡ４が設けられる。各Ｉ／Ｏセル領域には、チップの縁部に沿って、パッドと該パッドに対応するＩ／Ｏセルとが配置される。このパッドが、ＩＣパッケージの端子とボンディングワイヤを介して電気的に接続される。
【００８９】
集積回路設計装置２０によるセル及び配線の自動配置配線は、レイアウト可能領域ＬＡにおいて行われる。図９では、レイアウト可能領域ＬＡに、マクロブロックＭＢ１〜ＭＢ３が配置されているものとする。マクロブロックＭＢ１〜ＭＢ３は、それぞれアナログ回路（例えば発振回路、電源回路、ＲＡＭ、Ａ／Ｄ変換器、Ｄ／Ａ変換器等）を有するアナログマクロブロックであり、実施形態１における集積回路設計装置２０によるセル及び配線の配置処理の前に、予めアナログマクロブロックに入力又は出力されるアナログ信号を伝送する信号線がフィジカルレイアウトで配置されている。
【００９０】
実施形態１では、図９に示すように、アナログマクロブロックの周辺領域を、配線グリッド変更領域として設定することが望ましい。図９では、マクロブロックＭＢ１〜ＭＢ３の各マクロブロックの周辺領域ＭＣ１〜ＭＣ３が、配線グリッド変更領域として設定される。
【００９１】
図１０に、アナログマクロブロックの周辺領域に設定される配線グリッド変更領域の説明図を示す。図１０は、領域ＭＣ３の説明図を表す。図１０において、図９と同一部分には同一符号を付し、適宜説明を省略する。
【００９２】
ここで、マクロブロックＭＢ３が、Ｘ方向の長さがＤ１、Ｙ方向の長さがＤ２である矩形の形状を有しているものとする。このとき、配線グリッド変更領域としての領域ＭＣ３は、マクロブロックＭＢ３の周囲に所与の長さだけ外側に設けられる領域である。より具体的には、マクロブロックＭＢ３のエッジから長さＷ１だけ外側に均等に設けられる領域が、配線グリッド変更領域として設定される。従って、図１０の配線グリッド変更領域としての領域ＭＣ３では、セルの配置の優先順位が下げられると共に、他の領域と比較して配線グリッド間隔が大きくなるように変更される。
【００９３】
これにより、図９に示すように、配線グリッド変更領域ＭＣ３に、デジタル信号の配線ＣＮＤが配置されたとしても、予めマクロブロックＭＢ３に入力又は出力されるアナログ信号の配線ＣＮＡと離れて配置されるため、配線ＣＮＡへのクロストークによる影響を低減できるようになる。
【００９４】
以上のような集積回路設計装置２０の機能は、ハードウェアにより実現されてもよいし、ソフトウェアにより実現されてもよい。以下では、集積回路設計装置２０の機能が、ソフトウェア処理により実現されるものとする。
【００９５】
図１１に、図２の集積回路設計装置２０のハードウェア構成例のブロック図を示す。
【００９６】
集積回路設計装置２０は、ＣＰＵ５０、Ｉ／Ｆ回路５２、読み出し専用メモリ（Read Only Memory：ＲＯＭ）５４、ランダムアクセスメモリ（Random Access Memory:ＲＡＭ）５６、バス５８を有し、バス５８を介して、ＣＰＵ５０、Ｉ／Ｆ回路５２、ＲＯＭ５４、ＲＡＭ５６は電気的に接続されている。
【００９７】
例えばＲＯＭ５４又はＲＡＭ５６には、集積回路設計装置２０の機能を実現するプログラムが記憶される。ＣＰＵ５０は、ＲＯＭ５４又はＲＡＭ５６に記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、上述の集積回路設計装置２０の機能をソフトウェア処理で実現できる。即ち、ＲＯＭ５４又はＲＡＭ５６に記憶されたプログラムを読み込んで該プログラムに対応した処理を行うＣＰＵ５０により、図２の集積回路設計装置２０の各部の機能が実現される。
【００９８】
なお、ＲＡＭ５６は、ＣＰＵ５０による処理の作業領域として用いられたり、Ｉ／Ｆ回路５２やＲＯＭ５４のバッファ領域として用いられたりする。Ｉ／Ｆ回路５２は、図２の表示装置４０への出力インタフェース処理（表示処理、表示駆動処理）や、図示しない入力インタフェースからの配線グリッド変更領域を指定する信号の入力インタフェース処理等を行う。
【００９９】
図１２に、図２の集積回路設計装置２０の処理例のフロー図を示す。例えば図１１のＲＯＭ５４又はＲＡＭ５６には、図１２に示す処理を実現するためのプログラムが格納されており、ＣＰＵ５０がＲＯＭ５４又はＲＡＭ５６に格納されたプログラムを読み出して該プログラムに対応した処理を実行することで、図１２に示す処理をソフトウェア処理により実現できる。
【０１００】
まず、集積回路設計装置２０は、予め生成されたフロアプラン設定情報を読み込んだり、或いは外部からの指定されたフロアプラン設定情報を取り込んだりして、集積回路１００のレイアウト可能領域内にアナログマクロブロックを配置する処理を行う（ステップＳ１０）。
【０１０１】
次に、集積回路設計装置２０は、配線グリッド変更領域ステップとして、配線グリッド変更領域設定部２４の機能により、例えば外部から指定された配線グリッド変更領域を、上記のアナログマクロブロックが配置された集積回路１００のレイアウト可能領域に設定する処理を行う（ステップＳ１２）。ステップＳ１２で設定される配線グリッド変更領域は、例えば図９で説明したアナログマクロブロックの周辺領域である。
【０１０２】
ここで、集積回路設計装置２０は、一旦、配置配線処理部３０の機能により、セル及び配線の配置処理を行う（ステップＳ１４）。即ち、ステップＳ１４では、配線グリッド変更領域内で配置される配線同士のクロストークによる影響を確認するために、ステップＳ１２で設定された配線グリッド変更領域内の配線グリッド間隔が変更されない状態でセル及び配線の配置処理が行われる。
【０１０３】
ステップＳ１４において、一度、セル及び配線の配置処理が行われた後、集積回路設計装置２０は、アナログマクロブロックに入力又は出力される信号の配線のクロストークによる影響度をチェックする（ステップＳ１６）。このとき、例えば、配線グリッド変更領域で、例えば、隣接する配線グリッド上に両配線が配置されるとき、又は両配線が交差するとき、アナログマクロブロックに入力又は出力されるアナログ信号の配線に、デジタル信号の配線がクロストークによる影響を与えると判断されると判断し、その旨を表示装置４０により通知したり、クロストークにより影響する恐れのある配線が配置される配線グリッド変更領域以外の領域を表示装置４０により通知したりする。
【０１０４】
ステップＳ１６において、両配線の影響度をチェックした結果、アナログマクロブロックに入力又は出力されるアナログ信号の配線に、デジタル信号の配線がクロストークによる影響を与えないと判断されるとき（ステップＳ１６：Ｙ）、集積回路設計装置２０は、一連の処理を終了する（エンド）。
【０１０５】
ステップＳ１６において、両配線の影響度をチェックした結果、アナログマクロブロックに入力又は出力されるアナログ信号の配線に、デジタル信号の配線がクロストークによる影響を与えると判断されるとき（ステップＳ１６：Ｎ）、集積回路設計装置２０は、配線グリッド変更ステップとして、配線グリッド変更処理部２６の機能により、配線グリッド変更領域内の配線グリッド間隔を大きくする変更処理を行う（ステップＳ１８）。
【０１０６】
続いて、集積回路設計装置２０は、配置配線処理部３０の機能により、配線グリッド変更領域内のセルを、ステップＳ１８で変更した配線グリッド間隔に対応するセルグリッド間隔で定義された同一機能のセルに置き換え（ステップＳ２０）、再びステップＳ１４に戻って配置配線処理を行う。即ち、ステップＳ２０とこれに続いて行われるステップＳ１４が、配線グリッド変更領域内において、配置配線ステップとして、配線グリッド変更ステップにおいて配線グリッド間隔が変更された配線グリッドに所与の配線を配置すると共に、配線グリッド変更ステップにおいて変更された配線グリッドの間隔に対応したセルグリッドを基準にその構成が指定されたセルを、配線グリッド変更ステップにおいて配線グリッド間隔が変更された配線グリッドに配置する。
【０１０７】
また、ステップＳ２０とこれに続いて行われるステップＳ１４では、配線グリッド変更領域以外の領域では、変更処理前の配線グリッド間隔で、所与の配線が配置されると共に、変更処理前の配線グリッド間隔に対応したセルグリッドを基準にその構成が指定されたセルが、変更処理前の配線グリッド間隔の配線グリッドに配置される。
【０１０８】
セル情報記憶部２８に、複数種類のセルグリッド間隔に対応したセル情報を記憶させておけば、ステップＳ１６において、アナログマクロブロックに入力又は出力されるアナログ信号の配線に、デジタル信号の配線がクロストークによる影響を与えないと判断されるまで、配線グリッド変更領域内の配線グリッドを大きく変更すると共に、変更した配線グリッド間隔に対応するセルグリッド間隔で定義された同一機能のセルの置き換えを繰り返すことができる。
【０１０９】
また、配線グリッド変更領域内の配線グリッドを大きく変更すると共に、上記の同一機能のセルの置き換えを繰り返すうちに、ステップＳ１８で変更される配線グリッド間隔が大きくなって、ステップＳ１２で設定した配線グリッド変更領域の外側に設定されるまで繰り返すことになる。
【０１１０】
なお、図１２では、ステップＳ２０に続いて、ステップＳ１４においてセル及び配線の配置配線処理が行われるものとして説明したが、本発明はこれに限定されるものではない。例えば、ステップＳ１６における両配線の影響度のチェックの結果、クロストークにより影響する恐れのある配線が配置される配線グリッド変更領域以外の領域が特定されたとき、ステップＳ２０に続いてステップＳ１２に戻って、新たに配線グリッド変更領域を追加して設定してから、ステップＳ１４においてセル及び配線の配置配線処理が行われるようにしてもよい。
【０１１１】
また、ステップＳ１８において、配線グリッド間隔を変更する際に、そのまま配線グリッド変更領域の外側に配線グリッドを設定するように、配線グリッドの間隔を大きく変更するようにしてもよい。こうすることで、配線グリッド変更領域内では、その領域外に変更された配線グリッド上には、セル及び配線の配置を確実に防止できるようになる。
【０１１２】
以上のように、実施形態１では、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、配線グリッド変更領域設定ステップにおいて配線グリッド変更領域として設定された領域内の配線グリッドの間隔をより大きく変更する配線グリッド変更ステップと、配線グリッド変更領域として設定された領域内において、配線グリッド変更ステップにおいてその間隔が変更された配線グリッドに所与の配線を配置すると共に、配線グリッド変更ステップにおいて変更された配線グリッドの間隔に対応したセルグリッド間隔でその構成が指定されたセルを、配線グリッド変更ステップにおいてその間隔が変更された配線グリッドに配置する配置配線ステップとを含むことができる。
【０１１３】
このような実施形態１によれば、特殊な配線処理を行うことなく、処理負荷の増大を抑えながら、所定のマクロブロック周辺において、例えばアナログ信号を伝送する信号配線とデジタル信号を伝送する信号配線とのクロストークによる影響を低減できるようになる。
【０１１４】
〔実施形態１の変形例〕
実施形態１における集積回路設計装置２０では、同一機能のセルが複数種類のセルグリッド間隔で定義された複数のセル情報がセル情報記憶部２８に記憶されているものとして説明したが、本発明はこれに限定されるものではない。例えば、配線グリッド間隔をより大きく変更したとき、この変更後の配線グリッド間隔に対応したセルグリッド間隔で定義されるセル情報を新たに生成するようにしてもよい。
【０１１５】
図１３に、実施形態１の変形例における集積回路設計装置の構成例のブロック図を示す。図１３において、図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１１６】
実施形態１の変形例における集積回路設計装置８０は、ネットリスト記憶部２２、配線グリッド変更領域設定部２４、配線グリッド変更処理部２６、セル情報記憶部２８、配置配線処理部３０、セル情報生成部９０を含む。
【０１１７】
ネットリスト記憶部２２、配線グリッド変更領域設定部２４、配線グリッド変更処理部２６、セル情報記憶部２８、及び配置配線処理部３０の各部の構成及び機能は、実施形態１と同様であるため説明を省略する。
【０１１８】
セル情報生成部９０は、配線グリッド変更処理部２６による変更後の配線グリッド間隔に対応したセルグリッド間隔でそのレイアウト形状が定義されたセルの情報を新たに生成する。このため、配線グリッド変更処理部２６により配線グリッド間隔をより大きくする変更処理が行われたとき、セル情報生成部９０は、セル情記憶部２８に記憶されたセルのうち、配線グリッド変更領域内に配置されるセルの情報を読み出す。そして、セル情報生成部９０は、配線グリッド変更処理部２６による変更後の配線グリッド間隔に対応したセルグリッド間隔となるように、読み出したセルの情報のセルグリッド間隔をより大きく変更し、これに対応したセルの形状を指定する情報を生成する。このとき、セル情報生成部９０は、セルグリッド間隔を大きくした場合でも、変更後のセルグリッドの格子点上に端子が配置されるようにセルの形状を指定する情報を生成する。
【０１１９】
配置配線処理部３０は、配線グリッド変更領域内において、セル情報生成部９０により生成されたセルの情報に基づいて、配線グリッド間隔が変更された配線グリッド上に、セル及び配線を配置する処理を行う。
【０１２０】
なお、セル情報生成部９０は、配線グリッド変更処理部２６により配線グリッド間隔が変更される毎に、セル情報を生成するようにしてもよいし、予め配線グリッド変更処理部２６による変更後の複数の配線グリッド間隔が判明している場合には、それぞれの配線グリッド間隔に対応したセルグリッド間隔のセル情報を、配線グリッド変更処理部２６による変更処理に先立って生成するようにしてもよい。
【０１２１】
本変形例によれば、配線グリッド変更処理部２６が任意の配線グリッド間隔に変更できるようになるので、集積回路１００の高集積化をより一層促進させることができるようになる。
【０１２２】
〔実施形態２〕
実施形態１における集積回路設計装置２０又は実施形態１の変形例における集積回路設計装置８０は、配線グリッド変更領域内の配線グリッド間隔を大きくすることで、例えばアナログマクロブロックに入力又は出力されるアナログ信号の配線へのクロストークによる影響を低減するようにしていたが、本発明はこれに限定されるものではない。本発明に係る実施形態２では、配線グリッド変更領域内の配線グリッドを消滅させることで、上記のアナログ信号の配線へのクロストークによる影響を確実に低減させるようにする。
【０１２３】
図１４（Ａ）、図１４（Ｂ）に、実施形態２における集積回路設計装置の処理の概要を模式的に示す。図１４（Ａ）は、実施形態２の比較例における集積回路設計装置を用いた集積回路のレイアウトの概要を模式的に表したものである。図１４（Ｂ）は、実施形態２の集積回路設計装置を用いた集積回路のレイアウトの概要を模式的に表したものである。図１４（Ａ）、図１４（Ｂ）において、同一部分には同一符号を付し、適宜説明を省略する。
【０１２４】
実施形態２又はその比較例における集積回路設計装置は、レイアウト可能領域内に定義される格子状の配線グリッド上に、セルやマクロブロック間の接続情報を有するネットリストに従って、セルや配線を配置する処理を行う。その結果、図１４（Ａ）、図１４（Ｂ）において、集積回路１００には、マクロブロック１０２と、論理回路のセルと、これらを接続する配線とが配線グリッド上に配置される。
【０１２５】
図１４（Ａ）では、格子状に設けられた配線グリッドＧＲ上に、第１層配線ＭＬ１、第１層配線ＭＬ１より上層の第２層配線ＭＬ２、第１層配線ＭＬ１及び第２層配線ＭＬ２を電気的に接続するビアセルＶＣが配置される。隣接する配線グリッドＧＲ同士の間隔である配線グリッド間隔ＧＤ１は、製造プロセスに依存したデザインルールにより規定される。例えば、隣接するビアセルＶＣのエッジ間の最小ピッチｍ１以上となるように配線グリッド間隔ＧＤ１が規定される。第１層配線ＭＬ１は例えば垂直方向に延びる配線グリッドＧＲ上に配置されると共に、第２層配線ＭＬ２は例えば水平方向に延びる配線グリッドＧＲ上に配置されるため、ビアセルＶＣは、配線グリッドの格子点上に配置される。
【０１２６】
図１４（Ａ）では、水平方向に延びる配線グリッドの間隔と、垂直方向に延びる配線グリッドの間隔とが同じであるものとして説明したが、両方向の配線グリッドの間隔が異なっていてもよい。
【０１２７】
ところで、実施形態２の比較例における集積回路設計装置おいても、マクロブロック１０２の周辺領域では、配線同士が近くに配置される。例えば、マクロブロック１０２がアナログマクロブロックである場合には、アナログ信号の配線とデジタル信号の配線とが、配線グリッド間隔ＧＤ１を隔てて並走や交差するように配置されてしまい、アナログ信号にノイズを重畳させる可能性が高くなる。
【０１２８】
このような配線を確実に防止するために、実施形態２では、局所的に配線グリッドを消滅させる処理を行う。より具体的には、実施形態２では、図１４（Ｂ）に示すように、配置される配線間のクロストークによる影響を低減したい領域を配線グリッド変更領域ＢＡとして設定し、配線グリッド変更領域ＢＡ内の配線グリッドを消滅させる。
【０１２９】
こうすることで、図１４（Ａ）では、セル配置配線禁止領域として設定された領域に配置された配線間にクロストークによる影響を及ぼしていた場合でも、配線グリッド変更領域には配線グリッドが消滅しているため、セルや配線が配置されず、この領域内の配線間のクロストークによる影響を確実に低減できるようになる。
【０１３０】
以下では、このような処理を実現する集積回路設計装置の構成及び動作について説明する。
【０１３１】
図１５に、実施形態２における集積回路設計システムの構成例のブロック図を示す。なお、図１５において、図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１３２】
実施形態２における集積回路設計システム２００は、集積回路設計装置２１０と、表示装置４０とを含む。集積回路設計装置２１０は、図２の集積回路設計装置２０と同様に、所与の自動配置配線アルゴリズムにより、レイアウト可能領域内に定義される格子状の配線グリッド上に、セルやマクロブロック間の接続情報を有するネットリストに従って、セルや配線を配置する処理を行う。集積回路設計装置２１０によるセルや配線の配置処理の結果は、表示装置４０に表示される。集積回路設計装置２１０の機能は、パーソナルコンピュータやネットワーク端末（サーバに接続されるクライアント端末）等により実現される。
【０１３３】
集積回路設計装置２１０は、ネットリスト記憶部２２、配線グリッド変更領域設定部２１２、配線グリッド変更処理部２１４、セル情報記憶部２１６、配置配線処理部３０を含む。ネットリスト記憶部２２は、ネットリストを記憶する。集積回路設計装置２１０は、このネットリストに基づいて、セルや配線を配置する処理を行う。
【０１３４】
配線グリッド変更領域設定部２１２は、レイアウト可能領域内の所与の領域を配線グリッド変更領域として設定する。配線グリッド変更領域では、後述するように、セル及び配線の配置が禁止される。この配線グリッド変更領域は、配置される配線間のクロストークによる影響を低減したい領域に設定されることが望ましい。
【０１３５】
配線グリッド変更処理部２１４は、格子状に設けられた配線グリッドの間隔を変更する処理を行う。即ち、配線グリッド変更処理部２１４は、配線グリッド変更領域として設定される配線グリッド変更領域内において、互いに交差する第１及び第２の方向の少なくとも１つの方向に延びる配線グリッドを消滅させる処理を行う。ここで、第１の方向は図３のように定義されるＸ方向、第２の方向は図３のように定義されるＹ方向とすることができる。
【０１３６】
セル情報記憶部２１６は、複数のセル情報を記憶する。ここでセル情報は、セル毎に、セルの形状、端子数、端子位置等のセルや配線の配置に必要な情報を有する。各セルは、セルグリッドを基準に、セル内のレイアウトの形状が指定される。セル情報記憶部２１６は、実施形態１のセル情報記憶部２８と異なり、１種類のセルグリッド間隔で規定されたセル情報を記憶する。
【０１３７】
配置配線処理部３０は、ネットリスト記憶部２２に記憶されたネットリストに基づいて、配線グリッドの格子点上にその端子が配置されるようにセルを配置すると共に、配線グリッド上に配線を配置する。配置配線処理部３０は、図４で説明した実施形態１又はその変形例と同様の処理を行う。
【０１３８】
以上のように、実施形態２における集積回路設計装置２１０は、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定部２１２と、配線グリッド変更領域設定部２１２によって配線グリッド変更領域として設定された領域内の配線グリッドを消滅させる配線グリッド変更処理部２１４と、配線グリッド変更領域として設定された領域を除外して、配線グリッド変更処理部２１４による処理後の配線グリッドにセル及び配線を配置する配置配線処理部３０とを含むことができる。
【０１３９】
このような実施形態２では、実施形態１又はその変形例と同様に、レイアウト可能領域内で、局所的に１又は複数の配線グリッド変更領域を設定することが望ましく、例えば図９に示す領域に実施形態２の配線グリッド変更領域を設定することが望ましい。即ち、実施形態２においても、アナログマクロブロックの周辺領域を、配線グリッド変更領域に設定することが望ましい。
【０１４０】
これにより、図９に示すように、配線グリッド変更領域ＭＣ３に、デジタル信号の配線ＣＮＤが配置されたとしても、予めマクロブロックＭＢ３に入力又は出力されるアナログ信号の配線が配置されることなく、確実に、配線ＣＮＡへのクロストークによる影響を低減できるようになる。
【０１４１】
以上のような集積回路設計装置２１０の機能は、ハードウェアにより実現されてもよいし、ソフトウェアにより実現されてもよい。以下では、集積回路設計装置２１０の機能が、ソフトウェア処理により実現されるものとする。
【０１４２】
ここで、集積回路設計装置２１０のハードウェア構成例は、図１１に示す実施形態１の集積回路設計装置２０又は実施形態１の変形例における集積回路設計装置８０と同様であるため、図示及び説明を省略する。実施形態２においても、例えばＲＯＭ５４又はＲＡＭ５６には、集積回路設計装置２１０の機能を実現するプログラムが記憶される。ＣＰＵ５０は、ＲＯＭ５４又はＲＡＭ５６に記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、上述の集積回路設計装置２１０の機能をソフトウェア処理で実現できる。即ち、ＲＯＭ５４又はＲＡＭ５６に記憶されたプログラムを読み込んで該プログラムに対応した処理を行うＣＰＵ５０により、集積回路設計装置２１０の各部の機能が実現される。
【０１４３】
図１６に、図１５の集積回路設計装置２１０の処理例のフロー図を示す。例えば図１１のＲＯＭ５４又はＲＡＭ５６には、図１６に示す処理を実現するためのプログラムが格納されており、ＣＰＵ５０がＲＯＭ５４又はＲＡＭ５６に格納されたプログラムを読み出して該プログラムに対応した処理を実行することで、図１６に示す処理をソフトウェア処理により実現できる。
【０１４４】
まず、集積回路設計装置２１０は、予め生成されたフロアプラン設定情報を読み込んだり、或いは外部からの指定されたフロアプラン設定情報を取り込んだりして、集積回路１００のレイアウト可能領域内にアナログマクロブロックを配置する処理を行う（ステップＳ３０）。
【０１４５】
次に、集積回路設計装置２１０は、配線グリッド変更領域ステップとして、配線グリッド変更領域設定部２１２の機能により、例えば外部から指定された配線グリッド変更領域を、上記のアナログマクロブロックが配置された集積回路１００のレイアウト可能領域に設定する処理を行う（ステップＳ３２）。ステップＳ３２で設定される配線グリッド変更領域は、例えば図９で説明したアナログマクロブロックの周辺領域である。
【０１４６】
続いて、集積回路設計装置２１０は、配線グリッド変更ステップとして、配線グリッド変更処理部２１４の機能により、配線グリッド変更領域内の配線グリッドを消滅させる変更処理を行う（ステップＳ３４）。
【０１４７】
続いて、集積回路設計装置２１０は、配置配線ステップとして、配置配線処理部３０の機能により、配線グリッド変更領域として設定された領域を除外して、配線グリッド変更ステップにおける処理後の配線グリッドにセル及び配線を配置し（ステップＳ３６）、一連の処理を終了する（エンド）。
【０１４８】
なお、ステップＳ３６では、また、配線グリッド変更領域内でＸ方向の配線グリッドのみを消滅させた場合には、この領域内のＹ方向の配線グリッド上に、セル及び配線が配置され、配線グリッド変更領域外の格子状の配線グリッド上にセル及び配線が配置される。また、配線グリッド変更領域内でＹ方向の配線グリッドのみを消滅させた場合には、この領域内のＸ方向の配線グリッド上に、セル及び配線が配置され、配線グリッド変更領域外の格子状の配線グリッド上にセル及び配線が配置される。更に、配線グリッド変更領域内では、Ｘ方向及びＹ方向の配線グリッドを消滅させた場合には、この領域内にセル及び配線が配置されることがなく、配線グリッド変更領域外のみセル及び配線が配置される。
【０１４９】
以上のように、実施形態２では、所与の領域を配線グリッド変更領域として設定する配線グリッド変更領域設定ステップと、配線グリッド変更領域設定ステップにおいて配線グリッド変更領域として設定された領域内の配線グリッドを消滅させる配線グリッド変更ステップと、配線グリッド変更領域として設定された領域を除外して、配線グリッド変更ステップにおける処理後の配線グリッドにセル及び配線を配置する配置配線ステップとを含むことができる。
【０１５０】
このような実施形態２によれば、特殊な配線処理を行うことなく、処理負荷の増大を抑えながら、所定のマクロブロック周辺において、例えばアナログ信号を伝送する信号配線とデジタル信号を伝送する信号配線とのクロストークによる影響を確実に低減できるようになる。
【０１５１】
以上、本発明に係る集積回路設計装置及び集積回路設計方法を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１５２】
（１）実施形態１又はその変形例では、配線グリッド変更領域として、アナログマクロブロックの周辺領域を採用するものとして説明したが、本発明はこれに限定されるものではない。レイアウト可能領域内において、配線グリッド変更領域として、配線グリッド間隔をより大きく変更する領域を局所的に設定できればよい。
【０１５３】
（２）実施形態２では、配線グリッド変更領域として、アナログマクロブロックの周辺領域を採用するものとして説明したが、本発明はこれに限定されるものではない。レイアウト可能領域内において、配線グリッド変更領域として、配線グリッドを消滅させる領域を局所的に設定できればよい。
【０１５４】
（３）上記の実施形態又はその変形例では、主として、レイアウト設計対象の集積回路がスタンダードセルにより構成されるものとして説明したが、本発明はこれに限定されるものではない。例えば、ゲートアレイやエンベデッドアレイにより構成される集積回路を、レイアウト設計対象としてもよい。
【０１５５】
（４）上記の実施形態又はその変形例では、半導体基板に形成される集積回路のレイアウト設計に適用される例を説明したが、本発明はこれに限定されるものではない。例えば、半導体基板でない基板に回路が形成された集積回路のレイアウト設計にも適用できる。
【０１５６】
（５）上記の実施形態又はその変形例では、Ｐ型を第１導電型、Ｎ型を第２導電型として説明したが、Ｎ型を第１導電型、Ｐ型を第２導電型としてもよい。
【０１５７】
（６）上記の実施形態又はその変形例では、アナログマクロブロックに入力又は出力されるアナログ信号の配線に、デジタル信号の配線がクロストークによる影響を与える例について説明したが、本発明はこれに限定されるものではない。例えば、マクロブロックに入力又は出力されるクロック信号の配線に、別系統のクロック信号の配線が与えるクロストークによる影響を低減する場合にも適用できる。また、例えば単純に、別系統の２種類のクロック信号の配線が並走又は交差して、一方が他方に与えるクロストークによる影響を低減する場合にも適用できる。
【０１５８】
（７）上記の実施形態又はその変形例において、本発明を、集積回路設計装置及び集積回路設計方法として説明したが、本発明はこれに限定されるものではない。例えば、本発明を実現するための集積回路設計方法の処理手順が記述されたプログラムや、該プログラムが記録された記録媒体であってもよい。
【図面の簡単な説明】
【０１５９】
【図１】図１（Ａ）、図１（Ｂ）は本発明の実施形態１における集積回路設計装置の処理の概要を模式的に示す図。
【図２】実施形態１における集積回路設計システムの構成例のブロック図。
【図３】図２の配線グリッド変更処理部の動作説明図。
【図４】図２の配置配線処理部の動作説明図。
【図５】図２のセル情報記憶部が記憶するセル情報の概要を示す図。
【図６】図６（Ａ）、図６（Ｂ）はＸ方向の配線グリッド間隔のみを大きく変更した場合のセル情報記憶部が記憶するセル情報の説明図。
【図７】図７（Ａ）、図７（Ｂ）はＹ方向の配線グリッド間隔のみを大きく変更した場合のセル情報記憶部が記憶するセル情報の説明図。
【図８】図８（Ａ）、図８（Ｂ）はＸ方向及びＹ方向に配線グリッド間隔を大きく変更した場合のセル情報記憶部が記憶するセル情報の説明図。
【図９】実施形態１における配線グリッド変更領域の例を示す図。
【図１０】アナログマクロブロックの周辺領域に設定される配線グリッド変更領域の説明図。
【図１１】図２の集積回路設計装置のハードウェア構成例のブロック図。
【図１２】図２の集積回路設計装置の処理例のフロー図。
【図１３】実施形態１変形例における集積回路設計装置の構成例のブロック図。
【図１４】図１４（Ａ）、図１４（Ｂ）は本発明の実施形態２における集積回路設計装置の処理の概要を模式的に示す図。
【図１５】実施形態２における集積回路設計システムの構成例のブロック図。
【図１６】図１５の集積回路設計装置の処理例のフロー図。
【符号の説明】
【０１６０】
１０，２００…集積回路設計システム、  ２０，８０，２１０…集積回路設計装置、
２２…ネットリスト記憶部、  ２４，２１２…配線グリッド変更領域設定部、
２６，２１４…配線グリッド変更処理部、  ２８，２１６…セル情報記憶部、
３０…配置配線処理部、  ４０…表示装置、  ５０…ＣＰＵ、  ５２…Ｉ／Ｆ回路、
５４…ＲＯＭ、  ５６…ＲＡＭ、  ５８…バス、  ９０…セル情報生成部、
１００…集積回路、  １０２，ＭＢ１〜ＭＢ３…マクロブロック、
ＢＡ…配線グリッド変更領域、  Ｃ１０〜Ｃ１３，Ｃ２０，Ｃ２４，ＣＬ…セル、
ＣＧ…セルグリッド、  ＣＮ１…配線、  ＣＮＡ…アナログ信号の配線、
ＣＮＤ…デジタル信号の配線、
ＧＤ１，ＧＤ２ｘ，ＧＤ２ｙ，ｘｄ１，ｙｄ１…配線グリッド間隔、
ＧＲ…配線グリッド、  ＩＡ１〜ＩＡ４…Ｉ／Ｏセル領域、
ＩＮＶ−１，ＩＮＶ−２…インバータ回路、  ＬＡ…レイアウト可能領域、
Ｍ１〜Ｍ３…配線層、  ＭＣ１〜ＭＣ３…領域、  ＭＬ１…第１層配線、
ＭＬ２…第２層配線、  ＮＡ…Ｎ型アクティブ領域、  ＰＡ…Ｐ型アクティブ領域、
ＰＬ…ポリシリコン層、  ＶＣ，ＶＣ１〜ＶＣ４…ビアセル、  ＸＣ１…端子、
ｃｇ１，ｃｇ２，ｃｇ３…セルグリッド間隔、  ｍ１…最小ピッチ
【図１】
2010021393.tif 000003
【図２】
2010021393.tif 000004
【図３】
2010021393.tif 000005
【図４】
2010021393.tif 000006
【図５】
2010021393.tif 000007
【図６】
2010021393.tif 000008
【図７】
2010021393.tif 000009
【図８】
2010021393.tif 000010
【図９】
2010021393.tif 000011
【図１０】
2010021393.tif 000012
【図１１】
2010021393.tif 000013
【図１２】
2010021393.tif 000014
【図１３】
2010021393.tif 000015
【図１４】
2010021393.tif 000016
【図１５】
2010021393.tif 000017
【図１６】
2010021393.tif 000018