(57)【要約】【課題】不純物イオン注入時に、実効注入ドーズ量の場所によるばらつきが生じるのを防ぐ。【解決手段】レジスト膜１５２をマスクとして半導体層（１０８）の所定の領域（１１２）に不純物イオンを注入する工程を含む半導体装置の製造方法であって、所定の領域に不純物イオンを注入するためにレジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満の場合に、所定範囲の領域以外の領域に、ダミーイオン注入領域１４２を設け、レチクルのマスクデータ率が第１の基準値以上の第２の基準値より大きくなるようにする。【選択図】図９
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【特許請求の範囲】
【請求項１】
レジスト膜をマスクとして半導体層の所定の領域に不純物イオンを注入する工程を含む半導体装置の製造方法であって、
前記所定の領域に前記不純物イオンを注入するために前記レジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満の場合に、前記所定範囲の領域以外の領域に、ダミーイオン注入領域を設け、レチクルのマスクデータ率が前記第１の基準値以上の第２の基準値より大きくなるようにする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ダミーイオン注入領域を、分散配置する半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記半導体層には、スクライブライン領域で区切られた複数のチップ形成領域が設けられ、
前記ダミーイオン注入領域を、前記スクライブライン領域上に設ける半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記第１の基準値は、０．１％である半導体装置の製造方法。
【請求項５】
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記第２の基準値は、１％である半導体装置の製造方法。
【請求項６】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記第１の基準値および前記第２の基準値は、１％である半導体装置の製造方法。
【請求項７】
請求項１から６いずれかに記載の半導体装置の製造方法において、
前記不純物イオンを注入する工程は、基板上に形成されたポリシリコン層に前記不純物イオンを注入して、ポリシリコン抵抗素子を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路に使用される抵抗素子として、たとえばポリシリコン層に不純物イオンを注入して形成されるポリシリコン抵抗素子が知られている。このようなポリシリコン抵抗素子は、以下の手順で製造される。まず、基板上の全面にポリシリコン層を形成する。つづいて、基板上の全面にレジスト膜を塗布後、フォトリソグラフィにより、抵抗素子となる所定の領域のみをレジスト開口する。そのレジスト膜をマスクとして、基板上の全面にボロン等の不純物イオンを注入する。この後、レジスト膜を除去し、ポリシリコン層を所定形状にパターニングし、熱処理により注入した不純物イオンを活性化する。さらに、ポリシリコン層上に層間絶縁膜を形成し、層間絶縁膜にコンタクト開口を形成し、開口部にアルミニウム等の導電材料を埋め込み配線する。
【特許文献１】特開２００６−３４４１７６号公報
【特許文献２】特開２００６−１０８５７１号公報
【特許文献３】特開２００６−８０５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、本発明者は、上記のようなポリシリコン抵抗素子を形成する等の、半導体層に不純物イオンを注入する際に、導入される不純物イオンの実効注入ドーズ量に場所的なばらつきが生じることを見出した。このため、多数のチップ形成領域を有する半導体ウェハの各チップ形成領域に抵抗素子を形成する場合、場所によって抵抗値にばらつきが生じてしまう。この原因を種々検討した結果、本発明者は、不純物イオンを注入する領域が狭い場合に、このような現象が顕著に生じることを見出した。
【０００４】
図１５は、ポリシリコン層１０８に、不純物イオンを注入するためのレジスト膜５２が形成された状態を模式的に示す断面図である。たとえば、ポリシリコン抵抗素子を形成するための不純物イオン注入は、抵抗素子用の不純物イオンを注入するためだけの専用レジスト膜を用いる。そのため、不純物イオンを注入する領域が極端に狭くなる。このように、不純物イオンを注入する領域が非常に狭い場合、図１５（ａ）に示すように、レジスト膜５２の開口部５２ａが非常に狭く、ポリシリコン層１０８のほぼ全面がレジスト膜５２で覆われた状態となってしまう。そのため、レジスト膜５２上に電荷がたまり、不純物イオンが開口部５２ａ内に入り込めなくなると考えられる。これにより、このように狭い開口部５２ａからポリシリコン層１０８に注入される不純物イオンの濃度が低くなってしまうと考えられる。
【０００５】
また、基板上で不純物イオンを注入する領域が粗密に配置されることもある。この場合も、ポリシリコン層１０８がレジスト膜５２で覆われた領域が広いと、レジスト膜５２上には電荷がたまってしまう。そのため、図１５（ｂ）に示すように、不純物イオン注入領域が広い箇所ではポリシリコン層１０８に不純物イオンが注入されるが、非常に狭い開口部５２ａ内には不純物イオンが入り込めず、導入される不純物イオンの実効注入ドーズ量に場所的なばらつきが生じると考えられる。
【０００６】
このような問題を解消するために、本発明者は、不純物イオンを注入する領域が狭く、レジスト膜の開口部が狭い場合に、レジスト膜の開口部を大きくすることにより、レジスト膜表面に蓄積した電荷を不純物イオンを注入する対象の半導体層に移動させることにより、レジスト膜上の電荷量を減らせることを見出し、本発明に到達した。
【０００７】
従来、凹部内に金属材料等を埋め込み、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）で凹部外部の金属材料を除去して平坦化する際に、凹部のパターンの比率が多すぎたり少なすぎたりする場合に、金属材料が必要以上に削れてしまうという問題を解消するために、ダミーパターンを導入するという技術が知られている（たとえば特許文献１〜３）。しかし、従来、不純物イオンの注入時に、実効注入ドーズ量にばらつきが生じるという課題や、それを解消するための手法については検討されていなかった。
【課題を解決するための手段】
【０００８】
本発明によれば、
レジスト膜をマスクとして半導体層の所定の領域に不純物イオンを注入する工程を含む半導体装置の製造方法であって、
前記所定の領域に前記不純物イオンを注入するために前記レジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満の場合に、前記所定範囲の領域以外の領域に、ダミーイオン注入領域を設け、レチクルのマスクデータ率が前記第１の基準値以上の第２の基準値より大きくなるようにする半導体装置の製造方法が提供される。
【０００９】
このようにすると、図１５を用いて説明したようなレジスト膜５２表面に蓄積した電荷を半導体層であるポリシリコン層１０８に移動させることにより、レジスト膜上の電荷量を減らし、開口部から不純物イオンが注入されるようにすることができる。このようにした例を図１４に示す。図１４に示すように、ポリシリコン層１０８が露出する領域を広くすることにより、レジスト膜１５２上に蓄積された電荷をポリシリコン層１０８に逃がすことができ、レジスト膜１５２上の電荷を減らすことができる。これにより、開口部１５２ａが狭くても、開口部１５２ａから不純物イオンをポリシリコン層１０８に注入することができ、ポリシリコン層１０８に導入される不純物イオンの実効注入ドーズ量の場所的なばらつきを低減することができる。
【００１０】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、不純物イオン注入時に、実効注入ドーズ量の場所によるばらつきが生じるのを防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
以下、半導体層が、半導体基板上に形成されたポリシリコン層である場合を例として説明する。まず、半導体基板上に形成されたポリシリコン層に、不純物イオンを注入して、抵抗素子およびゲート電極を形成する手順を説明する。図１は、この手順を示すフローチャートである。
【００１４】
半導体基板上全面にゲート絶縁膜を形成し（Ｓ１００）、その上にポリシリコン層を形成する（Ｓ１０２）。つづいて、ポリシリコン層の、後にゲート電極となる領域に不純物イオンを注入する（Ｓ１０４）。次いで、ポリシリコン層の、後に抵抗となる領域に不純物イオンを注入する（Ｓ１０６）。その後、ポリシリコン層をゲート形状および抵抗形状にパターニングする（Ｓ１０８）。つづいて、ゲート形状のポリシリコン層をマスクとして、不純物イオンを注入してＬＤＤ／エクステンション領域を形成する（Ｓ１１０）。次いで、ゲート形状および抵抗形状のポリシリコン層側方に、サイドウォールを形成する（Ｓ１１２）。その後、ゲート形状のポリシリコン層およびサイドウォールをマスクとして、不純物イオンを注入してソースドレイン領域を形成する（Ｓ１１４）。このとき、抵抗形状のポリシリコン層の、後にコンタクトと接続する部分にも高濃度の不純物イオンが注入される。次いで、アニールを行い（Ｓ１１６）、シリサイド層を形成する（Ｓ１１８）。つづいて、ポリシリコン層を覆う絶縁膜を形成し（Ｓ１２０）当該絶縁膜にコンタクトボールを形成して、コンタクトを形成する（Ｓ１２２）。
【００１５】
次に、図面を参照して具体的に説明する。図２から図６は、この手順を示す工程断面図である。
半導体基板１０２（基板）の一部の表面には、素子分離絶縁膜１０４が形成されている。さらに、半導体基板１０２上の全面にゲート絶縁膜１０６を形成する。次いで、半導体基板１０２上の全面にポリシリコン層１０８を形成する。この状態を図２（ａ）に示す。
【００１６】
つづいて、ポリシリコン層１０８上にレジスト膜１５０を形成し、レチクルを用いてレジスト膜１５０を露光・現像してレジスト膜１５０に、後にトランジスタのゲート電極となる領域を開口した開口部を形成する。このとき、一つのレチクルに対応する領域をレチクル領域という。つづいて、レジスト膜１５０をマスクとして用いて、半導体基板１０２上の全面に不純物イオンを注入する（図２（ｂ））。次いで、レジスト膜１５０を除去する。これにより、ゲート電極領域１１０に選択的に不純物イオンが注入される（図２（ｃ））。
【００１７】
その後、後に抵抗素子となる領域を選択的に開口したレジスト膜１５２（絶縁膜）をマスクとして用いて、半導体基板１０２上の全面に不純物イオンを注入する（図３（ａ））。つづいて、レジスト膜１５２を除去する。これにより、抵抗素子領域１１２に選択的に不純物イオンが注入される（図３（ｂ））。
【００１８】
次いで、ポリシリコン層１０８をゲート電極形状および抵抗素子形状にパターニングするためのレジスト膜１５４を用いてポリシリコン層１０８およびゲート絶縁膜１０６をエッチングする（図４（ａ）、（ｂ））。その後、ゲート電極領域１１０をマスクとして、半導体基板１０２上全面に不純物イオンを注入し、エクステンション領域１１３を形成する（図４（ｃ））。
【００１９】
つづいて、ゲート電極領域１１０および抵抗素子領域１１２の側方にそれぞれサイドウォール１１４およびサイドウォール１１６を形成する（図５（ａ））。次いで、抵抗素子領域１１２の所定の領域およびソースドレイン領域以外の領域をマスクするレジスト膜１５６を用いて、半導体基板１０２上全面に不純物イオンを注入し、抵抗素子領域１１２に高抵抗領域１２０を形成するとともに、ゲート電極領域１１０のサイドウォール１１４の両側方にソースドレイン領域１１８を形成する（図５（ｂ）、（ｃ））。
【００２０】
その後、ソースドレイン領域１１８上、ゲート電極領域１１０上、および抵抗素子領域１１２の高抵抗領域１２０上にそれぞれシリサイド層１２２、シリサイド層１２４、およびシリサイド層１２６を形成する（図６（ａ））。つづいて、ゲート電極領域１１０および抵抗素子領域１１２等を埋め込む層間絶縁膜１３０を形成する。さらにその後、層間絶縁膜１３０にコンタクトホールを形成し、層間絶縁膜１３０を導電材料で埋め込むことにより、コンタクト１３２およびコンタクト１３４を形成する（図６（ｂ））。
【００２１】
ところで、以上の手順において、たとえば、抵抗素子領域１１２を形成する領域の基板全面に占める割合は、非常に狭い。また、抵抗素子領域１１２に選択的に不純物イオンを注入する工程では、抵抗素子領域１１２に不純物イオンを注入するためだけに使用するための専用フォトレジスト膜を用いるため、このレジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率は、たとえば０．１％未満と非常に低くなってしまう。
【００２２】
図１６は、半導体ウェハ（半導体基板１０２）に形成された抵抗素子領域１１２を模式的に示す平面図である。ここで、半導体基板１０２上には、スクライブライン領域２０２で区切られた複数のチップ形成領域２００が形成されている。各チップ形成領域２００中に、抵抗素子領域１１２が設けられている。このように、抵抗素子領域１１２の面積の割合が低い場合に、そのまま抵抗素子領域１１２にだけ不純物イオンを注入しようとすると、レジスト膜５２のパターンは、図１７に示したようになる。図１７に示すように、ポリシリコン層１０８のほとんどの領域がレジスト膜５２で覆われてしまう。そのため、図１５を参照して説明したように、レジスト膜５２上に電荷がたまり、不純物イオンが抵抗素子領域１１２部分に対応する開口部内に入り込めなくなってしまう。これにより、導入される不純物イオンの実効注入ドーズ量が低くなってしまう。また、ここでは、説明のために複数のチップ形成領域２００に同じ形状の抵抗素子領域１１２が設けられる例を示しているが、チップ形成領域２００によって、抵抗素子領域１１２の形状やサイズが異なり、不純物イオンを注入する領域が粗密に配置されることもある。この場合、不純物イオンを注入する領域が粗な部分では実効注入ドーズ量が低くなるとともに、密な部分では実効注入ドーズ量が高くなり、実効注入ドーズ量に場所的なばらつきが生じると考えられる。
【００２３】
そこで、本実施の形態においては、レジスト膜をマスクとして半導体層の所定の領域に不純物イオンを注入する工程を含む場合に、所定の領域に不純物イオンを注入するためにレジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満の場合に、所定範囲の領域以外の領域に、ダミーイオン注入領域を設け、レチクルのマスクデータ率が第１の基準値以上の第２の基準値より大きくなるようにする。
【００２４】
図７は、この手順を示すフローチャートである。
まず、目的の不純物イオン注入領域に不純物イオンを注入するためにレジスト膜に開口部を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満か否かを判断する（Ｓ２００）。このマスクデータ率が第１の基準値未満の場合（Ｓ２００のＹＥＳ）、ダミーイオン注入領域を設定して、マスクデータ率が、第１の基準値以上の第２の基準値より大きくなるようにする（Ｓ２０２）。その後、当初の目的の不純物イオン注入領域とステップＳ２０２で設定されたダミーイオン注入領域とを開口させたレジスト膜を用いて、不純物イオンの注入を行う（Ｓ２０４）。
【００２５】
本実施の形態において、図１を参照して説明した各不純物イオン注入工程について、この手順を行う。たとえば、ステップＳ１０６の抵抗素子領域１１２に不純物イオンを注入する工程において、抵抗素子領域１１２を形成する際に使用するレチクル領域全体に対する開口部の割合を示すマスクデータ率が第１の基準値未満の場合、同時に不純物イオンを注入するダミーイオン注入領域を設ける。
【００２６】
図８は、スクライブライン領域２０２にダミーイオン注入領域１４２を設けた例を示す図である。ここで、ドットで示した箇所に不純物イオンを注入するものとする。このように、スクライブライン領域２０２にダミーイオン注入領域を設ける場合、レジスト膜１５２のパターンは、図９に示したようになる。この場合、図９に示すように、各チップ形成領域の周囲でポリシリコン層１０８が露出する。そのため、図１４に示すように、レジスト膜１５２上に蓄積した電荷がポリシリコン層１０８に移動して、レジスト膜１５２上に蓄積しなくなる。これにより、抵抗素子領域１１２に不純物イオンを注入するための開口部（たとえば１５２ａ）が狭くても、この開口部から不純物イオンがポリシリコン層１０８に注入されるようにすることができる。また、このようにスクライブライン領域２０２にダミーイオン注入領域１４２を設けることにより、ポリシリコン層１０８が露出する領域を均等にすることができる。これにより、実効注入ドーズ量の場所的なばらつきを低減することができる。
【００２７】
次に、第１の基準値と第２の基準値の好ましい範囲を説明する。
図１０は、図１のステップＳ１０６の抵抗素子領域１１２に不純物イオンを注入する工程において、マスクデータ率を０．１％未満とした場合およびマスクデータ率を約３．３％とした場合の、抵抗素子領域１１２の半導体基板１０２上の各場所におけるシート抵抗のばらつきを測定した結果を示す図である。
【００２８】
図１１は、半導体装置１００のレチクル領域を示す平面図である。
レチクル領域は、このようにスクライブライン領域２０２で囲まれた複数の領域を含む。  図１１（ａ）は、マスクデータ率を０．１％未満（約０．０９％）とした場合の抵抗素子領域１１２のパターンを模式的に示す。ここで、抵抗素子領域１１２は、回路により任意に配置されるため、レチクル領域内で粗密が発生する。イオン注入のドーズ量は、形成する抵抗素子領域１１２に必要なシート抵抗値に基づき適宜決定することができる。たとえば、シート抵抗値＝１０００Ω／ｍ２が必要な場合、ボロンを８Ｅ１４ｃｍ−２程度注入する。
【００２９】
しかし、図１０に示すように、マスクデータ率が０．１％未満と極端に低い場合、ポリシリコン層に注入される実効注入ドーズ量が低下し、抵抗値が大きくなる。たとえば、注入ドーズ量が＝８Ｅ１４ｃｍ−２のとき、実効ドーズ＝７Ｅ１４ｃｍ−２程度となる。さらに、注入領域が疎の部分では、より実効注入ドーズが低くなる。たとえば、注入ドーズ＝８Ｅ１４ｃｍ−２のとき、実効ドーズ＝６Ｅ１４ｃｍ−２程度となる。また、データ率が０．１％未満の場合、図１０に示すように、ショット内で約２００Ω／ｍ２（約２５％）のシート抵抗値のばらつきが生じた。その結果、レチクル領域全体内でのシート抵抗ばらつきが大きくなる。
【００３０】
一方、図１１（ｂ）は、スクライブライン領域２０２にダミーイオン注入領域１４２を設けて、マスクデータ率を約３．３％とした場合のパターンを模式的に示す。これにより、図１０に示すように、全体的な抵抗値が低下するとともにばらつきも低下した。
【００３１】
同様に、マスクデータ率を、０．６０％、１．６０％、１００％と変更させて、各場合のシート抵抗ばらつきを測定した。その結果を図１２および図１３に示す。ここで示すように、マスクデータ率が０．１％未満の場合、抵抗値のばらつきが大幅に生じる。一方、マスクデータ率を１％以上とすることにより、抵抗値のばらつきを１０％以下に抑えることができた。
【００３２】
以上から、一例として、第１の基準値は、たとえば０．１％とすることができる。また、一例として、第２の基準値は、たとえば１％とすることができる。図１２および図１３に示したように、マスクデータ率が０．６％の場合も、多少のばらつきが生じている。そのため、他の例として、第１の基準値および第２の基準値を１％として、マスクデータ率が１％未満の場合は、１％以上となるようにダミーイオン注入領域を設けるようにすることもできる。
【００３３】
本実施の形態の効果を説明する。
マスクデータ率を高めることにより、図１４に示すように、レジスト膜１５２表面に蓄積した電荷をポリシリコン層１０８に移動させることができ、レジスト膜１５２上に蓄積した電荷量を減らすことができる。これにより、幅の狭い開口部１５２ａからも不純物イオンを注入することができ、導入される不純物イオンの実効注入ドーズ量の低下や場所的なばらつきを抑えることができる。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３５】
以上では、スクライブライン領域２０２にダミーイオン注入領域１４２を設ける例を示したが、ダミーイオン注入領域１４２は、スクライブライン領域以外の領域に設けることもできる。たとえば、図１のステップＳ１０８でパターニングにより除去される部分にダミーイオン注入領域１４２を設けておくようにすることもできる。
【００３６】
また、たとえば、目的の不純物イオン注入領域が粗に配置されている箇所の近傍に、密にダミーイオン注入領域１４２に配置する等により、場所のばらつきを減らすこともできる。
【００３７】
さらに、以上では、図１のステップＳ１０６の不純物イオンの注入工程でのみ、ダミーイオン注入領域を設ける例を示したが、他の工程においても、マスクデータ率が低い場合は、ダミーイオン注入領域を設ける処理を適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態における半導体装置の製造手順の一例を示すフローチャートである。
【図２】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の一例を示す工程断面図である。
【図７】ダミーイオン注入領域を設定する手順を示すフローチャートである。
【図８】ダミーイオン注入領域を示す平面図である。
【図９】図８に示したパターンを形成するためのレジスト膜を示す平面図である。
【図１０】マスクデータ率とシート抵抗値とのばらつきの関係を示す図である。
【図１１】半導体装置のレチクル領域を示す平面図である。
【図１２】データ率とシート抵抗とのばらつきの関係を示す図である。
【図１３】データ率とシート抵抗とのばらつきの関係を示す図である。
【図１４】ポリシリコン層上に、不純物イオンを注入するためのレジスト膜が形成された状態を模式的に示す断面図である。
【図１５】ポリシリコン層上に、不純物イオンを注入するためのレジスト膜が形成された状態を模式的に示す断面図である。
【図１６】抵抗素子領域を示す平面図である。
【図１７】図１６に示したパターンを形成するためのレジスト膜を示す平面図である。
【符号の説明】
【００３９】
５２ レジスト膜
５２ａ 開口部
１００ 半導体装置
１０２ 半導体基板
１０４ 素子分離絶縁膜
１０６ ゲート絶縁膜
１０８ ポリシリコン層
１１０ ゲート電極領域
１１２ 抵抗素子領域
１１３ エクステンション領域
１１４ サイドウォール
１１６ サイドウォール
１１８ ソースドレイン領域
１２０ 高抵抗領域
１２２ シリサイド層
１２４ シリサイド層
１２６ シリサイド層
１３０ 層間絶縁膜
１３２ コンタクト
１３４ コンタクト
１４２ ダミーイオン注入領域
１５０ レジスト膜
１５２ レジスト膜
１５２ａ 開口部
１５４ レジスト膜
１５６ レジスト膜
２００ チップ形成領域
２０２ スクライブライン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010021294.tif 000017
【図１６】
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【図１７】
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