(57)【要約】【課題】半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその作製方法を提供する。【解決手段】ベース電極３０と、ベース電極３０よりも高い熱伝導率および熱膨張係数を有し、ベース電極３０を貫通する所定のパターンを有するＶＩＡ電極２２とを備える導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に半導体装置２４に隣接して配置され、ＶＩＡ電極２２の熱膨張係数よりもベース電極３０の熱膨張係数に相対的に近い熱膨張係数を有する入力回路基板２６および出力回路基板２８とを備える半導体パッケージおよびその作製方法。【選択図】図４
2010186962.tif 000002
【特許請求の範囲】
【請求項１】
低熱膨張金属体と、前記低熱膨張金属体よりも高い熱伝導率および熱膨張係数を有し、前記低熱膨張金属体を貫通する所定のパターンを有する高放熱金属体とを備える導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置され、前記高放熱金属体の熱膨張係数よりも前記低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板と
を備えることを特徴とする半導体パッケージ。
【請求項２】
前記半導体装置、前記回路基板を内在し、前記導体ベースプレート上に配置されたセラミック壁と、
前記セラミック壁上に配置されたメタルシールリングと、
前記メタルシールリング上に配置されたセラミックキャップと
を備えることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記セラミック壁の入出力部において、前記導体ベースプレート上に、配置された絶縁層と、
前記絶縁層上に配置された入力ストリップラインおよび出力ストリップラインと、
前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
を備えることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記高放熱金属体はＣｕで形成され、前記低熱膨張金属体はＭｏで形成され、前記回路基板はアルミナで形成されたことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記所定のパターン形状は、円形ドットパターンを有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記所定のパターン形状は、六角形のメッシュパターンを有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
同一材料の第１低熱膨張金属体および第２低熱膨張金属体と、前記第１低熱膨張金属体および前記第２低熱膨張金属体によって挟まれて積層され、かつ前記第１低熱膨張金属体よりも高い熱伝導率および熱膨張係数を有する第３低熱膨張金属体と、前記第３低熱膨張金属体と同一材料で形成され、前記第１低熱膨張金属体、前記第２低熱膨張金属体および前記第３低熱膨張金属体を貫通した所定のパターンを有する高放熱金属体とを備える導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置され、前記高放熱金属体の熱膨張係数よりも前記第１低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板と
を備えることを特徴とする半導体パッケージ。
【請求項８】
前記高放熱金属体および前記第３低熱膨張金属体はＣｕで形成され、前記第１低熱膨張金属体および第２低熱膨張金属体はＭｏで形成され、前記回路基板はアルミナで形成されたことを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記所定のパターン形状は、円形ドットパターンを有することを特徴とする請求項７に記載の半導体パッケージ。
【請求項１０】
前記所定のパターン形状は、六角形のメッシュパターンを有することを特徴とする請求項７に記載の半導体パッケージ。
【請求項１１】
同一材料の第１低熱膨張金属体および第２低熱膨張金属体と、前記第１低熱膨張金属体および前記第２低熱膨張金属体によって挟まれて積層され、かつ前記第１低熱膨張金属体よりも低い熱膨張係数および熱伝導率を有する第３低熱膨張金属体と、前記第１低熱膨張金属体と同一材料で形成され、前記第１低熱膨張金属体、前記第２低熱膨張金属体および前記第３低熱膨張金属体を貫通した所定のパターンを有する高放熱金属体とを備える導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記導体ベースプレート上に前記半導体装置に隣接して配置され、前記高放熱金属体の熱膨張係数よりも前記第１低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板と
を備えることを特徴とする半導体パッケージ。
【請求項１２】
前記高放熱金属体および前記第１低熱膨張金属体はＣｕで形成され、前記第３低熱膨張金属体はＭｏで形成され、前記回路基板はアルミナで形成されたことを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１３】
前記所定のパターン形状は、円形ドットパターンを有することを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１４】
前記所定のパターン形状は、六角形のメッシュパターンを有することを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１５】
低熱膨張金属体と、前記低熱膨張金属体よりも高い熱膨張係数および熱伝導率を有し、前記低熱膨張金属体を貫通する所定のパターンを有する高放熱金属体とを備える導体ベースプレートを形成する工程と、
前記導体ベースプレート上に半導体装置を形成する工程と、
前記導体ベースプレート上に前記半導体装置に隣接して、前記高放熱金属体の熱膨張係数よりも前記低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板を形成する工程と
を有することを特徴とする半導体パッケージの作製方法。
【請求項１６】
前記導体ベースプレートを形成する工程は、前記低熱膨張金属体に形成したＶＩＡ内に、溶融された前記高放熱金属体の金属材料を流し込み一体化する工程を有することを特徴とする請求項１５に記載の半導体パッケージの作製方法。
【請求項１７】
前記導体ベースプレートを形成する工程は、前記低熱膨張金属体に形成したＶＩＡ内に、前記高放熱金属体の金属材料を堆積する工程を有することを特徴とする請求項１５に記載の半導体パッケージの作製方法。
【請求項１８】
前記半導体装置、前記入力回路基板および前記出力回路基板を内在し、前記導体ベースプレート上にセラミック壁を形成する工程と、
前記セラミック壁上にメタルシールリングを形成する工程と、
前記メタルシールリング上にセラミックキャップを形成する工程と
を有することを特徴とする請求項１５に記載の半導体パッケージの作製方法。
【請求項１９】
前記セラミック壁の入出力部において、前記導体ベースプレート上に絶縁層を形成する工程と、
前記絶縁層上に入力ストリップラインおよび出力ストリップラインを形成する工程と、
前記入力回路基板上に、前記入力ストリップラインに接続される入力整合回路を形成する工程と、
前記出力回路基板上に、前記出力ストリップラインに接続される出力整合回路を形成する工程と、
前記半導体装置と前記入力整合回路および前記出力整合回路をボンディングワイヤを用いて接続する工程と
を有することを特徴とする請求項１８に記載の半導体パッケージの作製方法。
【請求項２０】
前記高放熱金属体はＣｕで形成され、前記低熱膨張金属体はＭｏで形成され、前記入力回路基板および前記出力回路基板はアルミナで形成されたことを特徴とする請求項１８または１９に記載の半導体パッケージの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージおよびその作製方法に関し、特に半導体装置からの発熱を良好に放熱することができ、高周波の半導体装置に適用可能な半導体パッケージおよびその作製方法に関する。
【背景技術】
【０００２】
銅（Ｃｕ）をベースプレートとする半導体パッケージは、発熱を良好に放熱することができる一方で、半導体パッケージに搭載するアルミナ（Ａｌ2Ｏ3）製の高周波回路基板とベースプレートとの熱膨張率差のために、アルミナ製の高周波回路基板の反りや割れが生じていた。
【０００３】
アルミナ製の高周波回路基板の割れを回避するために、モリブデン（Ｍｏ）と銅（Ｃｕ）を積層化して構成したラミネート構造のベースプレートが用いられているが、Ｃｕ層に挟まれたＭｏ層が熱伝導を妨げている（例えば、特許文献１参照。）。
【０００４】
アルミナ製の高周波回路基板の割れを回避するための方法として、ＭｏとＣｕのコンパウンド材をベースプレートとして用いる半導体パッケージが提案されているが、ＭｏとＣｕのコンパウンド材は、例えば、Ｃｕ単体による純金属に比べて熱伝導の点で劣っている。
【０００５】
また、アルミナ製の高周波回路基板の割れを回避するための別の方法として、ベースプレート全体はＭｏなどアルミナに近い熱膨張係数を持つ金属体で形成し、発熱部である半導体装置の直下のみＣｕを埋め込む構造も用いられているが、発熱部である半導体装置の搭載位置に合わせて専用パッケージを構成しなければならないという問題点がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３３３６９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の半導体装置に適用可能な半導体パッケージおよびその作製方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明の一態様によれば、低熱膨張金属体と、前記低熱膨張金属体よりも高い熱伝導率および熱膨張係数を有し、前記低熱膨張金属体を貫通する所定のパターンを有する高放熱金属体とを備える導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置され、前記高放熱金属体の熱膨張係数よりも前記低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板とを備える半導体パッケージが提供される。
【０００９】
本発明の他の態様によれば、同一材料の第１低熱膨張金属体および第２低熱膨張金属体と、前記第１低熱膨張金属体および前記第２低熱膨張金属体によって挟まれて積層され、かつ前記第１低熱膨張金属体よりも高い熱伝導率および熱膨張係数を有する第３低熱膨張金属体と、前記第３低熱膨張金属体と同一材料で形成され、前記第１低熱膨張金属体、前記第２低熱膨張金属体および前記第３低熱膨張金属体を貫通した所定のパターンを有する高放熱金属体とを備える導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置され、前記高放熱金属体の熱膨張係数よりも前記第１低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板とを備える半導体パッケージが提供される。
【００１０】
本発明の他の態様によれば、同一材料の第１低熱膨張金属体および第２低熱膨張金属体と、前記第１低熱膨張金属体および前記第２低熱膨張金属体によって挟まれて積層され、かつ前記第１低熱膨張金属体よりも低い熱膨張係数および熱伝導率を有する第３低熱膨張金属体と、前記第１低熱膨張金属体と同一材料で形成され、前記第１低熱膨張金属体、前記第２低熱膨張金属体および前記第３低熱膨張金属体を貫通した所定のパターンを有する高放熱金属体とを備える導体ベースプレートと、前記導体ベースプレート上に配置された半導体装置と、前記導体ベースプレート上に前記半導体装置に隣接して配置され、前記高放熱金属体の熱膨張係数よりも前記第１低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板とを備える半導体パッケージが提供される。
【００１１】
本発明の他の態様によれば、低熱膨張金属体と、前記低熱膨張金属体よりも高い熱膨張係数および熱伝導率を有し、前記低熱膨張金属体を貫通する所定のパターンを有する高放熱金属体とを備える導体ベースプレートを形成する工程と、前記導体ベースプレート上に半導体装置を形成する工程と、前記導体ベースプレート上に前記半導体装置に隣接して、前記高放熱金属体の熱膨張係数よりも前記低熱膨張金属体の熱膨張係数に相対的に近い熱膨張係数を有する回路基板を形成する工程とを有する半導体パッケージの作製方法が提供される。
【発明の効果】
【００１２】
本発明によれば、半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の半導体装置に適用可能な半導体パッケージおよびその作製方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図であって、（ａ）セラミックキャップ１０、（ｂ）メタルシールリング１４、（ｃ）セラミック壁１６、（ｄ）導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成図。
【図２】本発明の第１の実施の形態に係る半導体パッケージの模式的平面パターン構成図。
【図３】本発明の第１の実施の形態に係る半導体パッケージにおいて、半導体装置が搭載される中央部に複数のＶＩＡ電極３０を有するベース電極２２からなる導体ベースプレート２００の模式的平面パターン構成図。
【図４】本発明の第１の実施の形態に係る半導体パッケージの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図５】本発明の第１の実施の形態の変形例１に係る半導体パッケージにおいて、導体ベースプレート２００のＶＩＡ電極３０が六角形パターンを有する模式的平面パターン構成図。
【図６】本発明の第１の実施の形態の変形例２に係る半導体パッケージの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図７】本発明の第１の実施の形態の変形例３に係る半導体パッケージの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図８】本発明の第１の実施の形態およびその変形例１〜３に係る半導体パッケージを適用する半導体装置の全体的な模式的平面パターン構成図。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
[第１の実施の形態]
（半導体パッケージ構造）
本発明の第１の実施の形態に係る半導体パッケージの作製方法を説明する模式的鳥瞰図は、図１に示すように表される。図１（ａ）はセラミックキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）は、セラミック壁１６、図１（ｄ）は、導体ベースプレート２００および絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成をそれぞれ表す。
【００１６】
第１の実施の形態に係る半導体パッケージは、図１に示すように、セラミックキャップ１０と、メタルシールリング１４ａと、セラミック壁１６と、導体ベースプレート２００と、導体ベースプレート２００上の絶縁層２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂとを備える。
【００１７】
（導体ベースプレート２００）
第１の実施の形態に係る半導体パッケージの導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００１８】
図１（ｄ）に示される導体ベースプレート２００は、例えばＭｏで形成されたベース電極（低熱膨張金属体）３０を貫通するＶＩＡを形成し、このＶＩＡ内に、ＶＩＡ電極（高放熱金属体）２２の金属材料として、例えば溶融されたＣｕを流し込み一体化形成することによって形成することができる。
【００１９】
或いは、例えばＭｏで形成されたベース電極３０を貫通するＶＩＡを形成し、このＶＩＡ内に、ＶＩＡ電極２２の金属材料として、例えばＣｕを物理的に堆積することによって形成することもできる。この物理的な堆積法としては、真空蒸着法、スパッタリング法などを適用することができる。また、メッキ技術、イオンプレーティング技術などを適用することもできる。
【００２０】
第１の実施の形態に係る半導体パッケージの導体ベースプレート２００においては、アルミナと線熱膨張率が近い金属、例えばＭｏの板に多数のサーマルＶＩＡと呼ばれる、熱伝導性の高い金属、例えばＣｕをＶＩＡ電極２２として埋め込んだスルーホールを設けている。このような構造によって、個々のＶＩＡ電極２２のＣｕ部分が小さいので、熱膨張率はＭｏが支配的となる。説明のためにＭｏのベース電極３０の板はむき出しの状態で描いているが上述の通り、実際上は、ベース電極３０の全表面にＡｕメッキ等を実施する。
【００２１】
導体ベースプレート２００内にＶＩＡ形状のＣｕで形成されたＶＩＡ電極２２を内在させることによって、導体ベースプレート２００の熱膨張率係数は、実質的にＭｏに近い値を保持しつつ、導体ベースプレート２００上に搭載される半導体装置２４からの発熱は、複数のＶＩＡ電極２２を介して、導体ベースプレート２００の下部に配置されるヒートシンクに対して、効率よく伝達することができる。
【００２２】
一方、導体ベースプレート２００上に、半導体装置２４に隣接して配置される入力回路基板２６および出力回路基板２８は、アルミナで形成されるが、アルミナの熱膨張係数に近いＭｏからなるベース電極３０を適用することで、入力回路基板２６および出力回路基板２８のアルミナ基板の反りを緩和することができる。
【００２３】
Ｃｕの熱膨張率係数は、例えば１６．８×１０-6／Ｋであるのに対して、アルミナ（Ａｌ2Ｏ3）の熱膨張率係数は、例えば６．４〜８．０×１０-6／Ｋであり、大きな隔たりがある。しかしながら、Ｍｏの熱膨張率係数は、約５．１×１０-6／Ｋであり、アルミナ（Ａｌ2Ｏ3）の熱膨張率係数に近い。したがって、Ｍｏで形成されたベース電極３０に対して形成するＶＩＡ電極２２の間隔を調整することによって、良好な放熱特性を保持しつつ、図１（ｄ）に示されるような導体ベースプレート２００の熱膨張率係数を、搭載するアルミナ製の入力回路基板２６、出力回路基板２８の熱膨張率係数に合わせることができる。
【００２４】
一方、Ｃｕの熱伝導率係数は、約４０１Ｗ／ｍ・Ｋであるのに対して、Ｍｏの熱伝導率係数は、１３８Ｗ／ｍ・Ｋである。このため、Ｍｏ層をＣｕ層で挟むラミネート構造では、熱伝導が阻害されてしまう。これに対して、図１（ｄ）に示されるように、Ｍｏで形成されたベース電極３０によって、ＶＩＡ電極２２を一体化形成された導体ベースプレート２００の構造においては、ＶＩＡ電極２２の部分は、純金属であるＣｕで形成されるため、良好な放熱特性を確保することができる。
【００２５】
尚、ＶＩＡ電極２２の配置は、例えばセラミック壁１６の内側のベース電極３０に、所定のピッチで形成されていれば良い。このため、発熱体の搭載位置に依らず、半導体装置２４からの発熱を良好に放熱することができる。
【００２６】
結果として、第１の実施の形態に係る半導体パッケージは、熱伝導率の高い金属、例えばＣｕからなるＶＩＡ電極２２と、当該ＶＩＡ電極２２を内在し、アルミナに近い熱膨張係数を持つ金属体、例えばＭｏからなるベース電極３０の材料が一体化形成された導体ベースプレート２００を備える。
【００２７】
（セラミック壁１６）
セラミック壁１６の材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡＩＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
【００２８】
セラミック壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００２９】
また、第１の実施の形態に係る半導体パッケージにおいて、セラミック壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００３０】
（セラミックキャップ１０）
セラミックキャップ１０は、図１に示すように、平板形状を備える。
【００３１】
セラミック壁１６上にメタルシールリング１４ａを介してセラミックキャップ１０を配置する。
【００３２】
結果として、第１の実施の形態に係る半導体パッケージは、図１に示すように、セラミック壁１６と、セラミック壁１６上に配置されたメタルシールリング１４ａと、セラミック壁１６上にメタルシールリング１４ａを介して配置されたセラミックキャップ１０とを備える。
【００３３】
第１の実施の形態に係る半導体パッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。
【００３４】
（平面パターン構成）
図１（ｄ）に示した導体ベースプレート２００を適用した半導体パッケージの模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図４に示すように表される。
【００３５】
また、ベース電極３０および複数のＶＩＡ電極２２を一体化形成した導体ベースプレート２００の模式的平面パターン構成は、図３に示すように表される。
【００３６】
第１の実施の形態に係る半導体パッケージの構成例は、図１〜図４に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４の入力部に配置され、例えば、入力整合回路１７を搭載する入力回路基板２６と、半導体装置２４の出力部に配置され、例えば、出力整合回路１８を搭載する出力回路基板２８と、絶縁層２０上に配置された入力ストリップライン１９ａと、絶縁層２０上に配置された出力ストリップライン１９ｂと、半導体装置２４，入力整合回路１７，出力整合回路１８，入力ストリップライン１９ａおよび出力ストリップライン１９ｂの一部を内包するセラミック壁１６とを備える。
【００３７】
また、図２に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
【００３８】
また、図４に示すように、セラミック壁１６上にメタルシールリング１４ａを介してセラミックキャップ１０が配置されるが、図４では、図示を省略している。
【００３９】
半導体装置２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体装置２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
【００４０】
第１の実施の形態に係る半導体パッケージは、図１〜図４に示すように、ベース電極３０と、ベース電極３０よりも高い熱伝導率および熱膨張係数を有し、ベース電極３０を貫通する所定のパターンを有するＶＩＡ電極２２とを備える導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に半導体装置２４に隣接して配置され、ＶＩＡ電極２２の熱膨張係数よりもベース電極３０の熱膨張係数に相対的に近い熱膨張係数を有する入力回路基板２６および出力回路基板２８とを備える。
【００４１】
例えば、ＶＩＡ電極２２はＣｕで形成され、ベース電極３０はＭｏで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成される。
【００４２】
所定のパターン形状は、例えば、図３に示すように、円形ドットパターンを有する。図３の例では、円形ドットパターンが千鳥格子状に整列配置された例が示されているが、ランダムにドットパターンを配置しても良い。
【００４３】
（半導体パッケージの作製方法）
第１の実施の形態に係る半導体パッケージの作製方法は、図１〜図４に示すように、
ベース電極３０と、ベース電極３０よりも高い熱膨張係数およびベース電極３０よりも高い熱伝導率を有し、ベース電極３０を貫通する所定のパターンを有するＶＩＡ電極２２とを備える導体ベースプレート２００を形成する工程と、導体ベースプレート２００上に半導体装置２４を形成する工程と、導体ベースプレート２００上に半導体装置２４に隣接して、ＶＩＡ電極２２の熱膨張係数よりもベース電極３０の熱膨張係数に相対的に近い熱膨張係数を有する入力回路基板２６および出力回路基板２８を形成する工程とを有する。
【００４４】
また、導体ベースプレート２００を形成する工程は、ベース電極３０に形成したＶＩＡ内に、溶融されたＶＩＡ電極２２の金属材料を流し込み一体化する工程を有する。
【００４５】
また、導体ベースプレート２００を形成する工程は、ベース電極３０に形成したＶＩＡ内に、ＶＩＡ電極２２の金属材料を物理的に堆積する工程を有していても良い。物理的な堆積法としては、真空蒸着法、スパッタリング法などを適用することができる。また、メッキ技術、イオンプレーティング技術などを適用することもできる。
【００４６】
また、第１の実施の形態に係る半導体パッケージの作製方法は、図１〜図４に示すように、半導体装置２４、入力回路基板２６および出力回路基板２８を内在し、導体ベースプレート２００上にセラミック壁１６を形成する工程と、セラミック壁１６上にメタルシールリング１４ａを形成する工程と、メタルシールリング１４ａ上にセラミックキャップ１０を形成する工程とを有していても良い。
【００４７】
また、セラミック壁１６の入出力部において、導体ベースプレート２００上に絶縁層２０を形成する工程と、絶縁層２０上に入力ストリップライン１９ａおよび出力ストリップライン１９ｂを形成する工程と、入力回路基板２６上に入力ストリップライン１９ａに接続される入力整合回路１７を形成する工程と、出力回路基板２８上に出力ストリップライン１９ｂに接続される出力整合回路１８を形成する工程と、半導体装置２４と入力整合回路１７間および半導体装置２４と出力整合回路１８間をそれぞれボンディングワイヤ１２および１４を用いて接続する工程とを有していても良い。
【００４８】
さらに、入力ストリップライン１９ａと入力整合回路１７間をボンディングワイヤ１１を介して接続し、出力ストリップライン１９ｂと出力整合回路１８間をボンディングワイヤ１５を介して接続する工程を有していても良い。
【００４９】
本発明の第１の実施の形態によれば、半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の半導体装置に適用可能な半導体パッケージおよびその作製方法を提供することができる。
【００５０】
（変形例１）
第１の実施の形態の変形例１に係る半導体パッケージにおいて、導体ベースプレート２００のＶＩＡ電極３０が六角形メッシュパターンを有する模式的平面パターン構成は、図５に示すように、六角形のＶＩＡ電極２２がベース電極３０を貫通して形成される。円形ドットパターンの配置に比べて、隣接するＶＩＡ電極２２間の距離Ｗ１を一定に保つことができ、熱放散の効率が良い。また、六角形のＶＩＡ電極２２の幅Ｄ１と隣接するＶＩＡ電極２２間の距離Ｗ１を調整することによって、半導体装置からの熱抵抗を調整可能である。
【００５１】
第１の実施の形態の変形例１に係る半導体パッケージの構成は、導体ベースプレート２００の構造が異なるのみであって、その他の構成は第１の実施の形態と同様であるため、重複した説明は省略する。
【００５２】
さらに、所定のパターン形状は、八角形パターン、或いは複数のパターンを組み合わせてもよい。或いはペンローズタイルのようなパターンを適用しても良い。
【００５３】
第１の実施の形態およびその変形例によれば、半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその製造方法を提供することができる。
【００５４】
（変形例２）
第１の実施の形態の変形例２に係る半導体パッケージの平面パターン構成は、図２と同様に表される。第１の実施の形態の変形例２に係る半導体パッケージにおいて、図２のＩ−Ｉ線に沿う模式的断面構造は、図６に示すように、同一材料の第１ベース電極３０ａおよび第２ベース電極３０ｂと、第１ベース電極３０ａおよび第２ベース電極３０ｂによって挟まれて積層され、かつ第１ベース電極３０ａよりも高い熱伝導率および熱膨張係数を有する第３ベース電極２２ａと、第３ベース電極２２ａと同一材料で形成され、第１ベース電極３０ａ、第２ベース電極３０ｂおよび第３ベース電極２２ａを貫通した所定のパターンを有するＶＩＡ電極２２とを備える導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に半導体装置２４に隣接して配置され、ＶＩＡ電極２２の熱膨張係数よりも第１ベース電極３０ａの熱膨張係数に相対的に近い熱膨張係数を有する入力回路基板２６および出力回路基板２８とを備える。
【００５５】
ＶＩＡ電極２２および第３ベース電極２２ａはＣｕで形成され、第１ベース電極３０ａおよび第２ベース電極３０ｂはＭｏで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されていても良い。
【００５６】
第１の実施の形態の変形例２に係る半導体パッケージの構成は、導体ベースプレート２００の構造が異なるのみであって、その他の構成は第１の実施の形態と同様であるため、重複した説明は省略する。
【００５７】
所定のパターン形状は、円形ドットパターンを有していても良い。
【００５８】
また、所定のパターン形状は、六角形のメッシュパターンを有していても良い。
【００５９】
さらに、所定のパターン形状は、八角形パターン、或いは複数のパターンを組み合わせてもよい。或いはペンローズタイルのようなパターンを適用しても良い。
【００６０】
第１の実施の形態の変形例２に係る半導体パッケージの導体ベースプレート２００においては、アルミナと線熱膨張率が近い金属、例えばＭｏからなる第１ベース電極３０ａおよび第２ベース電極３０ｂでＣｕからなる第３ベース電極２２ａをラミネート構造に積層化し、さらに、多数のサーマルＶＩＡと呼ばれる、熱伝導性の高い金属、例えばＣｕをＶＩＡ電極２２として埋め込んだスルーホールを設けている。この構造によって、個々のＶＩＡ電極２２のＣｕ部分が小さいので、熱膨張率はＭｏが支配的となる。実際上は、Ｍｏのベース電極３０の全表面にＡｕメッキ等を実施する。
【００６１】
第１の実施の形態の変形例２に係る半導体パッケージにおいては、Ｍｏからなる第１ベース電極３０ａおよび第２ベース電極３０ｂでＣｕからなる第３ベース電極２２ａをラミネート構造に積層化し、導体ベースプレート２００内部にＣｕからなる第３ベース電極２２ａを備えることから、第１の実施の形態に係る半導体パッケージに比較して、半導体装置からの発熱をより良好に放熱することができる。
【００６２】
第１の実施の形態の変形例２によれば、半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその製造方法を提供することができる。
【００６３】
（変形例３）
第１の実施の形態の変形例３に係る半導体パッケージの平面パターン構成は、図２と同様に表される。第１の実施の形態の変形例３に係る半導体パッケージにおいて、図２のＩ−Ｉ線に沿う模式的断面構造は、図７に示すように、同一材料の第１ベース電極２３ａおよび第２ベース電極２３ｂと、第１ベース電極２３ａおよび第２ベース電極２３ｂによって挟まれて積層され、かつ第１ベース電極２３ａよりも低い熱膨張係数および熱伝導率を有する第３ベース電極３０ｃと、第１ベース電極２３ａと同一材料で形成され、第１ベース電極２３ａ、第２ベース電極２３ｂおよび第３ベース電極３０ｃを貫通した所定のパターンを有するＶＩＡ電極２２とを備える導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に半導体装置２４に隣接して配置され、ＶＩＡ電極２２の熱膨張係数よりも第３ベース電極３０ｃの熱膨張係数に相対的に近い熱膨張係数を有する入力回路基板２６および出力回路基板２８とを備える。
【００６４】
ＶＩＡ電極２２、第１ベース電極２３ａおよび第２ベース電極２３ｂはＣｕで形成され、第３ベース電極３０ｃはＭｏで形成され、入力回路基板２６および出力回路基板２８はアルミナで形成されていても良い。
【００６５】
第１の実施の形態の変形例３に係る半導体パッケージの構成は、導体ベースプレート２００の構造が異なるのみであって、その他の構成は第１の実施の形態と同様であるため、重複した説明は省略する。
【００６６】
所定のパターン形状は、円形ドットパターンを有していても良い。
【００６７】
また、所定のパターン形状は、六角形のメッシュパターンを有していても良い。
【００６８】
さらに、所定のパターン形状は、八角形パターン、或いは複数のパターンを組み合わせてもよい。或いはペンローズタイルのようなパターンを適用しても良い。
【００６９】
第１の実施の形態の変形例３に係る半導体パッケージの導体ベースプレート２００においては、アルミナと線熱膨張率が近い金属、例えばＭｏからなる第３ベース電極３０ｃを、Ｃｕからなる第１ベース電極２３ａおよび第２ベース電極２３ｂでラミネート構造に積層化し、さらに、多数のサーマルＶＩＡと呼ばれる、熱伝導性の高い金属、例えばＣｕをＶＩＡ電極２２として埋め込んだスルーホールを設けている。この構造によって、Ｃｕからなる第１ベース電極２３ａおよび第２ベース電極２３ｂの高い熱膨張率は、アルミナと線熱膨張率が近い金属、例えばＭｏからなる第３ベース電極３０ｃによって、緩和することができる。
【００７０】
第１の実施の形態の変形例３に係る半導体パッケージにおいては、Ｃｕからなる第１ベース電極２３ａおよび第２ベース電極２３ｂでＭｏからなる第３ベース電極３０ｃをラミネート構造に積層化し、かつＣｕをＶＩＡ電極２２として埋め込んだスルーホールを設けていることから、第１の実施の形態の変形例２に係る半導体パッケージに比較して、半導体装置からの発熱をより良好に放熱することができる。
【００７１】
第１の実施の形態の変形例３によれば、半導体装置からの発熱を良好に放熱することができ、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体パッケージおよびその製造方法を提供することができる。
【００７２】
（半導体装置のパターン構成）
第１の実施の形態に係る半導体パッケージを適用する半導体装置２４の全体的な模式的平面パターン構成は、図８に示すように、基板１００と、基板１００の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２６およびドレイン電極１２２と、基板１００の第１表面に配置され,ゲート電極１２４、ソース電極１２６およびドレイン電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄとを備える。
【００７３】
図８の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約１００μｍ、Ｗ４は約１２０μｍであり、ゲート幅は全体として１００μｍ×６本×４セル＝２．４ｍｍ程度である。
【００７４】
図８の例では、ソース端子電極Ｓ１〜Ｓ５において、基板１００の裏面からＶＩＡホールＳＣ１〜ＳＣ５が形成されて、基板１００の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１００を貫通するＶＩＡホールＳＣ１〜ＳＣ５を介して、基板１００上に設けた回路素子と基板１００の裏面に形成した接地導体とが電気的に接続される。
【００７５】
基板１００は、例えば、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかを備えていてもよい。
【００７６】
ゲート端子電極Ｇ１〜Ｇ４は、ボンディングワイヤ１２によって、例えば、半導体装置２４の周辺に配置される入力整合回路１７に接続される。同様に、ドレイン端子電極Ｄも、ボンディングワイヤ１４によって、例えば、半導体装置２４の周辺に配置される出力整合回路１８に接続される。
【００７７】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態およびその変形例１〜３によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００７８】
なお、本発明の半導体パッケージに実装する素子としては、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）に限らず、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００７９】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００８０】
本発明の半導体パッケージは、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００８１】
１０…セラミックキャップ
１１，１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…セラミック壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…絶縁層
２１ａ，２１ｂ…端子電極
２２…ＶＩＡ電極（高放熱金属体）
２４…半導体装置
２６…入力回路基板
２８…出力回路基板
２２ａ，２３ａ，２３ｂ，３０，３０ａ，３０ｂ，３０ｃ…ベース電極（低熱膨張金属体）
１００…基板
１２２…ドレイン電極
１２４…ゲート電極
１２６…ソース電極
２００…導体ベースプレート
Ｐ１…入力端子
Ｐ２…出力端子
Ｇ１，Ｇ２，…，Ｇ４…ゲート端子電極
Ｓ１，Ｓ２，…，Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
ＳＣ１〜ＳＣ５…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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