(57)【要約】【課題】フラッシュメモリ等の半導体記憶装置を微細化した場合においても、メモリセルユニットに対する書き込み誤動作を抑制し、高信頼性の半導体記憶装置を得る。【解決手段】半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなる複数の積層構造体と、前記半導体基板内において、前記複数の積層構造体それぞれの両側に形成された不純物ドーピング層と、前記半導体基板内において、前記複数の積層構造体の少なくとも一つと対向し、バンド間トンネリングの発生領域を含むようにして形成された絶縁部とを具えるようにして、半導体記憶装置を構成する。【選択図】図１
2010073890.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなる複数の積層構造体と、
前記半導体基板内において、前記複数の積層構造体それぞれの両側に形成された不純物ドーピング層と、
前記半導体基板内において、前記複数の積層構造体の少なくとも一つと対向し、バンド間トンネリングの発生領域を含むようにして形成された絶縁部と、
を具えることを特徴とする、半導体記憶装置。
【請求項２】
前記絶縁部の上端部は、前記不純物ドーピング層の下端部よりも上方に位置することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記絶縁部は空洞を含むことを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記絶縁部は絶縁体を含むことを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなる複数の積層構造体と、
前記半導体基板内に形成された複数のチャネル領域と、これらのチャネル領域の内の少なくとも一つにおいて、バンド間トンネリングの発生領域を含むようにして形成された絶縁部と、
を具えることを特徴とする、半導体記憶装置。
【請求項６】
前記絶縁部は空洞を含むことを特徴とする、請求項５に記載の半導体記憶装置。
【請求項７】
前記絶縁部は絶縁体を含むことを特徴とする、請求項５に記載の半導体記憶装置。
【請求項８】
半導体基板において、その表面に開口するようにして少なくとも一つの溝部を形成する工程と、
前記半導体基板に対して熱処理を施し、表面マイグレーションを生ぜしめて前記少なくとも一つの溝部の開口部を閉塞し、前記半導体基板内に少なくとも一つの空洞を形成する工程と、
前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなるとともに、少なくとも一つが前記少なくとも一つの空洞と対向するようにして、複数の積層構造体を形成する工程と、
を具えることを特徴とする、半導体記憶装置の製造方法。
【請求項９】
半導体基板において、その表面に開口するようにして少なくとも一つの溝部を形成する工程と、
前記少なくとも一つの溝部内に絶縁体を形成する工程と、
前記半導体基板に対して熱処理を施し、表面マイグレーションを生ぜしめて前記少なくとも一つの溝部の開口部を閉塞し、前記半導体基板内に前記絶縁体を残存させる工程と、
前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなるとともに、少なくとも一つが前記絶縁体と対向するようにして、複数の積層構造体を形成する工程と、
を具えることを特徴とする、半導体記憶装置の製造方法。
【請求項１０】
前記半導体基板内において、前記複数の積層構造体それぞれの両側において不純物ドーピング層を形成する工程を具えることを特徴とする、請求項８又は９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、及び半導体記憶装置の製造方法に関し、特に複数のメモリセルからなるメモリセルユニットを有する半導体記憶装置、及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラを初めとする記録媒体や携帯電話を初めとする携帯オーディオ機器市場の急激な拡大に伴い、フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化、高機能化を実現するため、フラッシュメモリの微細化、高集積化、低電源電圧化が益々進展している。
【０００３】
フラッシュメモリは、複数のＭＯＳ型の不揮発性半導体メモリ素子を直列接続したものであるが、その１素子はよく知られているように、半導体基板表面に対峙して形成されたソース拡散層及びドレイン拡散層、並びにその間の半導体基板上に積層されたトンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極から構成される。
【０００４】
上述したフラッシュメモリの微細化に対して、例えば、特許文献１においては、ＳＯＩ（Silicon on Insulator）基板上にＮＡＮＤセルを形成し、ＳＯＩ基板のシリコン層をアイランド状とし、その空洞部において絶縁材料を埋設することにより、前記ＮＡＮＤセルを構成するメモリ素子同士を分離する技術が開示されている。この場合、前記絶縁材料の幅はリソグラフィ技術やエッチング技術で画定される最小幅に設定することが可能であるので、前記ＮＡＮＤセルの微細化及び高集積化を達成することができる。
【０００５】
しかしながら、上述したフラッシュメモリの微細化の進展につれ、信頼性の劣化が問題となってきている。すなわち、フラッシュメモリの微細化に伴って、前記複数のメモリ素子が近接して位置するようになるので、所定のメモリ素子に対してプログラム電圧を印加して書き込み動作を実施しようとした場合において、隣接するメモリ素子に対しても誤って書き込み動作がなされてしまうという問題があった。
【０００６】
今後、フラッシュメモリのさらなる微細化に伴って、上述した書き込み誤動作の問題が顕著になることが予想されるので、かかる書き込み誤動作を抑制する新規な技術の開発が望まれている。
【特許文献１】特開２０００−１７４２４１号
【特許文献２】特開２００７−２２１１０６号
【特許文献３】特開２００８−５３３６１号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、フラッシュメモリ等の半導体記憶装置を微細化した場合においても、メモリセルユニットに対する書き込み誤動作を抑制し、高信頼性の半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなる複数の積層構造体と、前記半導体基板内において、前記複数の積層構造体それぞれの両側に形成された不純物ドーピング層と、前記半導体基板内において、前記複数の積層構造体の少なくとも一つと対向し、バンド間トンネリングの発生領域を含むようにして形成された絶縁部と、を具えることを特徴とする、半導体記憶装置に関する。
【０００９】
また、本発明の他の態様は、半導体基板と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなる複数の積層構造体と、前記半導体基板内に形成された複数のチャネル領域と、これらのチャネル領域の内の少なくとも一つにおいて、バンド間トンネリングの発生領域を含むようにして形成された絶縁部と、を具えることを特徴とする、半導体記憶装置に関する。
【００１０】
さらに、本発明のその他の態様は、半導体基板において、その表面に開口するようにして少なくとも一つの溝部を形成する工程と、前記半導体基板に対して熱処理を施し、表面マイグレーションを生ぜしめて前記少なくとも一つの溝部の開口部を閉塞し、前記半導体基板内に少なくとも一つの空洞を形成する工程と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなるとともに、少なくとも一つが前記少なくとも一つの空洞と対向するようにして、複数の積層構造体を形成する工程と、を具えることを特徴とする、半導体記憶装置の製造方法に関する。
【００１１】
また、本発明の他の態様は、半導体基板において、その表面に開口するようにして少なくとも一つの溝部を形成する工程と、前記少なくとも一つの溝部内に絶縁体を形成する工程と、前記半導体基板に対して熱処理を施し、表面マイグレーションを生ぜしめて前記少なくとも一つの溝部の開口部を閉塞し、前記半導体基板内に前記絶縁体を残存させる工程と、前記半導体基板上において、トンネル絶縁膜、電荷蓄積層、上部絶縁膜、及び制御電極が順次に積層されてなり、前記半導体基板上に所定の間隔で配列されてなるとともに、少なくとも一つが前記絶縁体と対向するようにして、複数の積層構造体を形成する工程と、を具えることを特徴とする、半導体記憶装置の製造方法に関する。
【発明の効果】
【００１２】
上記態様によれば、半導体記憶装置を微細化した場合においても、メモリセルユニットに対する書き込み誤動作を抑制し、高信頼性の半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について説明する。
【００１４】
（第１の実施形態）
図１は、本実施形態における半導体記憶装置の概略構成を示す断面図であり、図２〜６は、図１に示す半導体記憶装置の書き込み動作を説明するための図である。なお、図１及び２においては、前記半導体記憶装置をカラム方向に沿って見た場合について示している。また、図２においては、書き込み動作に関する理解を容易にすべく、前記半導体記憶装置の各構成要素については、簡略化して描いている。
【００１５】
図１に示す半導体記憶装置１０は、半導体基板１１と、半導体基板１１上において、複数の積層構造体１２が形成されており、かつ所定の間隔で配列されている。各積層構造体１２は、トンネル絶縁膜１２１、浮遊ゲート層（電荷蓄積層）１２２、層間絶縁膜（上部絶縁膜）１２３、及びゲート電極（制御電極）１２４が順次に積層され、いわゆるメモリセルを構成する。
【００１６】
また、半導体基板１１内において、複数の積層構造体１２それぞれの両側には不純物ドーピング層１３が形成されている。さらに、複数の積層構造体１２と対向し、以下に説明するバンド間トンネリング（Band-to Band tunneling; BBT）の発生領域を含むようにして絶縁部１４が形成されている。
【００１７】
なお、不純物ドーピング層１３は隣接するメモリセル１２で共有されており、各メモリセル１２に対してソース領域及びドレイン領域として機能する。
【００１８】
また、半導体基板１１上において、複数の積層構造体１２の両側には、選択ゲートトランジスタ１５及び１６が形成されている。選択ゲートトランジスタ１５及び１６は、それぞれゲート絶縁膜１５１及び１６１上にゲート電極１５２及び１６２が積層されてなる。さらに、選択ゲートトランジスタ１５及び１６の外方には、ソース領域１７及びドレイン領域１８が形成されている。
【００１９】
この結果、本例における半導体記憶装置１０は、ＮＡＮＤ型フラッシュメモリを構成するようになる。この場合、複数のメモリセル１２はＮＡＮＤメモリセルユニット（ＮＡＮＤストリングス）を構成する。
【００２０】
半導体基板１１は例えばｐ型シリコン基板とすることができ、不純物ドーピング層１３は例えばＰドープによってｎ型不純物層とすることができる。同様に、ソース領域１７及びドレイン領域１８もｎ型不純物層とすることができる。一例として、不純物ドーピング層１３のｎ型不純物濃度は５×１０１８／ｃｍ３とすることができ、ソース領域１７及びドレイン領域１８のｎ型不純物濃度は１×１０１９／ｃｍ３とすることができる。
【００２１】
なお、不純物ドーピング層１３のｎ型不純物濃度に比較してソース領域１７及びドレイン領域１８のｎ型不純物濃度が高いのは、不純物ドーピング層１３は、各メモリセル１２に対する書き込み動作及び消去動作を行うためのものであるのに対し、ソース領域１７及びドレイン領域１８は複数のメモリセル１２を含むメモリセルユニットの読出動作等を行うためのものであって、比較的大きな電流が要求されるためである。
【００２２】
また、メモリセル１２の数は必要に応じて任意の数とすることができる。
【００２３】
次に、図１に示す半導体記憶装置１０の書き込み動作について、図２〜６を参照して説明する。なお、上述したように、図２においては、半導体記憶装置１０の構成を簡略化して記載している。また、不純物ドーピング層１３は記載を省略している。
【００２４】
図２に示すように、選択ゲートトランジスタＧの間に、参照数字０から３１で示される、合計３２個のメモリセルが存在する場合を考える。この場合、選択ゲートトランジスタＧのソース領域ＳにはＶｓ＝１．５Ｖの電圧が印加され、選択ゲートトランジスタＧのドレイン領域ＤにはＶｄ＝２．５Ｖの電圧が印加され、ソース側の選択ゲートトランジスタＧには電圧が印加されておらず（Ｖｓｇｓ＝０Ｖ）、ドレイン側の選択ゲートトランジスタＧには、Ｖｓｇｄ＝２．５Ｖの電圧が印加されているとする。
【００２５】
また、メモリセル０〜２９には既に書き込みがなされており、メモリセル３０及び３１には書き込みがなされていないものとする。したがって、本例では、メモリセル３０に電圧Ｖｐｒｇｍを印加し、書き込み動作を行うこととする。なお、メモリセル３０の両側に位置するメモリセル２９及び３１、並びにメモリセル０〜２５には、電圧Ｖｐａｓｓを印加するとともに、メモリセル２６及び２８には電圧Ｖｇｐを印加し、メモリセル２７には電圧Ｖｉｓｏを印加するようにしている。
【００２６】
上述した電圧印加プロファイルは、メモリセル３０に比較的大きな電圧Ｖｐｒｇｍが印加された際に、半導体基板内に生じた大きな電圧勾配に基づいて大きな電場が発生し、目的とするメモリセル３０以外への書き込みを抑制するためのものである。例えば、Ｖｐｒｇｍ＝約２０Ｖとした場合、Ｖｇｐ＝約４Ｖ、Ｖｉｓｏ＝約１Ｖ、Ｖｐａｓｓ＝約１０Ｖとすることができる。
【００２７】
図３は、シミューレーションに基づいて得た、図２に示す半導体記憶装置のＳｉ半導体基板の表面、すなわち各メモリセルの不純物ドーピング層間に形成されたチャネルの表面ポテンシャル分布を示すグラフである。図３では、電圧Ｖｐｒｇｍを印加すべきメモリセルを、ソース領域Ｓを基準（距離Ｘ＝０）として、メモリセル２４からメモリセル３１へ順に移動させた場合についての表面ポテンシャル分布を示している。なお、図３において、例えばＷＬ３０は、メモリセル３０に対して電圧Ｖｐｒｇｍを印加した場合を意味している。
【００２８】
図２に示すように、メモリセル０〜３１は、選択ゲートトランジスタＧのソース領域Ｓ及びドレイン領域Ｄ間に位置しているので、電圧Ｖｐｒｇｍを印加するメモリセルを、メモリセル２４からメモリセル３１へ移動させるにつれ、プログラム電圧印加セルの支配領域が狭まることになる。その結果、プログラム電圧印加セルの影響力が強まり、チャネル表面ポテンシャルがより上昇するようになる。
【００２９】
各メモリセルにおいて、そのトンネル絶縁膜に印加される電界の大きさは、浮遊ゲート層の電位と、上記チャネル表面ポテンシャルとの差で決まるので、前記チャネル表面ポテンシャルの上昇は前記トンネル絶縁膜電界の減少をもたらす。したがって、図２に示すように、メモリセル３０に対して電圧Ｖｐｒｇｍを印加して書き込みを行う際において、隣接するメモリセル３１におけるチャネル表面ポテンシャルが増大するので、メモリセル３１への書き込み誤動作は行われにくいと考えられる。
【００３０】
しかしながら、実際には、メモリセル３１において書き込み誤動作がなされる場合がある。これは、上述のようなチャネル表面ポテンシャルの上昇に伴って、メモリセル３１のチャネル内にバンド間トンネリング（Band-to-Band tunneling；BBT)が生じるためである。すなわち、バンド間トンネリング現象によって発生した電子が、メモリセル３１のチャネル内に蓄積され、実際には、メモリセル３１におけるチャネル表面ポテンシャルの上昇が抑制されるためである。
【００３１】
図４は、シミューレーションに基づいて得た、図２に示す半導体記憶装置におけるBBT発生割合を示すグラフである。図４では、色が赤くなるにつれて、BBTの発生率が大きいことを表している。図４から明らかなように、図２に示すような態様の半導体記憶装置においては、メモリセル３１直下のチャネルにおいてBBT発生率が高いことが分かる。
【００３２】
図５及び６は、シミューレーションに基づいて得た、メモリセル３１におけるチャネル表面ポテンシャルの時間変化を示すグラフである。なお、図６におけるｔ１、ｔ２...ｔ６は、時間の経過を示すものであり、数字が大きくなるにつれて時間が経過していることを示している。
【００３３】
メモリセル３１直下のチャネルにおいてBBTが発生しない場合は、図５に示すように、そのチャネル表面ポテンシャルは経時的に変化しない。一方、メモリセル３１直下のチャネルにおいてBBTが発生した場合は、図６に示すように、そのチャネル表面ポテンシャルは経時的に減少するようになる。これは、メモリセル３１直下のチャネルにおいてBBTが発生すると、上述したように前記BBTによって発生した電子が前記チャネル中に蓄積されるためである。
【００３４】
したがって、メモリセル３０に対して電圧Ｖｐｒｇｍを印加して書き込み動作を行う場合、隣接したメモリセル３１におけるチャネル表面ポテンシャルが実質的には減少し、メモリセル３１のトンネル絶縁膜電界が増大してしまうために、メモリセル３１に対して書き込み誤動作が発生しやすくなる。
【００３５】
すなわち、複数のメモリセルからなるメモリセルユニットを有する半導体記憶装置においては、上述したBBTの発生と、それに伴うチャネル表面ポテンシャルの減少による、トンネル絶縁膜電界の増大によって、目的とするメモリセル以外の、例えば近接したメモリセルに対して書き込み誤動作がなされるようになる。このような書き込み誤動作は、微細化が進展するにつれ深刻な問題となる。
【００３６】
したがって、本実施形態では、上述した書き込み誤動作の原因究明に基づいて、半導体基板１１内において、複数のメモリセル（積層構造体）１２と対向し、BBTの発生領域を含むようにして絶縁部１４を形成している。したがって、各メモリセルのチャネルにおけるBBTの発生及びそれに基づく電子の生成を抑制することができ、チャネル表面ポテンシャルの実質的な減少に起因する、書き込み誤動作を防止することができる。
【００３７】
なお、絶縁部１４は、BBT発生領域の少なくとも一部を含むようにして形成すれば良いが、好ましくは前記BBT発生領域の全体を含むようにして形成する。また、一部を含むような場合においても、図４に示すように、特にBBT発生率の高い領域を含むようにすれば、より効果的であり、例えば、１０ｍｍ径及び数十ｍｍの深さの領域を少なくとも一部含むようにすることができる。
【００３８】
また、絶縁部１４は、BBTが発生しないような絶縁性を有することが必要であり、熱酸化膜、窒化膜、HfSiON膜、TiO2、TaO2、Al2O3などの高誘電率絶縁体から形成することが出来るほか、空洞とすることもできる。これらの中でも、特に空洞とすることが好ましい。これは、以下に説明するように、半導体記憶装置１０の製造方法が簡易化されるとともに、余分な界面準位の形成等を抑制することができるためである。
【００３９】
なお、絶縁部１４の上端部は、不純物ドーピング層１３の下端部よりも上方に位置することが好ましい。すなわち、半導体基板１１の表面から絶縁部１４の上端までの距離をｘｊ、半導体基板１１の表面から不純物ドーピング層１３の下端部までの距離をｔｄとした場合に、ｔｄ＜ｘｊなる関係を満足することが好ましい。これによって、ＢＢＴの発生を効率良く防止して書き込み誤動作を抑制することが可能である。
【００４０】
また、絶縁部１４が、半導体基板１１の表面に露出すると、メモリセル１２の直下に絶縁体が存在することになるため、書き込み特性が劣化してしまう。したがって、最低でも絶縁部１４の上方において、半導体基板１１の数ｎｍのオーダで残るようにする。
【００４１】
なお、図１からも明らかなように、絶縁部１４の幅の上限値は、隣接する不純物ドーピング層１３間の距離、すなわちチャネル長によって画定されることになる。
【００４２】
また、図１には特に示していないが、絶縁部１４は、選択ゲートトランジスタ１５及び１６の直下にも形成することができる。しかしながら、絶縁部１４は、上述したように、BBT発生領域を含むように、半導体基板１１の表面から数十ｎｍのオーダの深さに形成される。したがって、選択ゲートトランジスタ１５及び１６における電流量の確保という観点からは、これら選択ゲートトランジスタ１５及び１６の直下には、絶縁部１４を設けないことが好ましい。
【００４３】
なお、本実施形態では、総てのメモリセル１２の直下に絶縁部１４を設けているが、書き込み誤動作が顕著なメモリセル１２の直下のみに絶縁部１４を形成することができる。例えば、図２における半導体記憶装置において、メモリセル０及び３１において書き込み誤動作が顕著な場合は、これらのメモリセルの直下に絶縁部１４を形成することにより、半導体記憶装置全体としての書き込み誤動作が減少する。
【００４４】
なお、特許文献２および３においては、メモリセルの直下に絶縁層を形成することが開示されているが、SOI基板上にNANDセルユニットを形成してなるNAND型フラッシュメモリに関するものであって、前記SOI基板を構成する絶縁層に関して、本実施形態におけるように、BBT発生領域を含むか否かの考慮は全くなされていない。ましてや、本実施形態で開示したように、絶縁部１４を空洞とすることについては何らの教示もない。したがって、特許文献２及び３には、本実施形態の態様を教示するような何らの記載も存在しない。
【００４５】
また、本実施形態では、半導体基板１１内に絶縁部１４を形成することによって、各メモリセルにおいてSOI(Silicon-on-Insulator)領域が形成されることになる。したがって、SOI構造の特徴である高速読み出し動作やトランジスタ特性ばらつきの低減等の効果も得ることができる。
【００４６】
（第２の実施形態）
図７は、本実施形態における半導体記憶装置の概略構成を示す断面図である。本実施形態は、第１の実施形態の変形例に相当する。すなわち、図１に示す半導体基板１１は、その内部に絶縁部１４を有しているので、半導体基板１１自体をｐ型Ｓｉ半導体基板とし、絶縁部１４を基板表面から浅い位置に形成することにより、チャネルを深く空乏化させることができる。このようにして、半導体基板１１は実質的にSOI基板とみなすことができる。
【００４７】
したがって、上述のようにして半導体基板１１を構成した場合においては、SOI基板を用いたＮＡＮＤフラッシュメモリを提供することができる。この場合は、各メモリセル１２のゲート電極１２４に印加するゲート電圧値を制御することによって、チャネルの形成を制御することができる。
【００４８】
なお、本実施形態の半導体記憶装置１０のその他の構成要素に関しては、第１の実施形態における半導体記憶装置１０の構成要素と同じである。しかしながら、本実施形態においては、メモリセル１２毎に不純物ドーピング層が形成されているものではないため、絶縁部１４は予めチャネルが形成される領域を画定しておき、さらに、BBT発生領域を含むようにして形成することが要求される。
【００４９】
（第３の実施形態）
図８は、本実施形態における半導体記憶装置の概略構成を示す断面図である。第１の実施形態においては、半導体記憶装置１０としてＮＡＮＤ型フラッシュメモリの場合について示したが、本実施形態では、ＭＯＮＯＳ型のフラッシュメモリについて説明する。なお、類似あるいは同一の構成要素に関しては、同一の参照数字を用いて表している。
【００５０】
図８に示す半導体記憶装置２０は、半導体基板１１と、半導体基板１１上において、複数の積層構造体２２が形成されており、かつ所定の間隔で配列されている。各積層構造体２２は、トンネル絶縁膜１２１、シリコン窒化膜（電荷蓄積層）１２２、層間絶縁膜（上部絶縁膜）１２３、及びゲート電極（制御電極）１２４が順次に積層され、メモリセルを構成している。
【００５１】
また、半導体基板１１内において、複数の積層構造体２２それぞれの両側には不純物ドーピング層１３が形成されている。さらに、複数の積層構造体２２と対向し、BBTの発生領域を含むようにして絶縁部１４が形成されている。
【００５２】
なお、不純物ドーピング層１３は隣接するメモリセル２２で共有されており、各メモリセル２２に対してソース領域及びドレイン領域として機能する。
【００５３】
また、半導体基板１１上において、複数の積層構造体２２の両側には、選択ゲートトランジスタ１５及び１６が形成されている。選択ゲートトランジスタ１５及び１６は、それぞれゲート絶縁膜１５１及び１６１上にゲート電極１５２及び１６２が積層されてなる。さらに、選択ゲートトランジスタ１５及び１６の外方には、ソース領域１７及びドレイン領域１８が形成されている。
【００５４】
この結果、本例における半導体記憶装置２０は、メモリセル２２の電荷蓄積層がシリコン窒化膜の絶縁膜から構成されていることに起因して、ＭＯＮＯＳ型のフラッシュメモリを構成する。この場合、複数のメモリセル２２はＮＡＮＤメモリセルユニット（ＮＡＮＤストリングス）を構成する。
【００５５】
本実施形態における半導体記憶装置２０においても、半導体基板１１内において、複数のメモリセル（積層構造体）２２と対向し、BBTの発生領域を含むようにして絶縁部１４を形成している。したがって、各メモリセルのチャネルにおけるBBTの発生及びそれに基づく電子の生成を抑制することができ、チャネル表面ポテンシャルの実質的な減少に起因する、目的とするメモリセル以外への書き込み誤動作を防止することができる。
【００５６】
また、絶縁部１４は、熱酸化膜、窒化膜、HfSiON膜、TiO2、TaO2、Al2O3などの高誘電率絶縁体や空洞から構成することができる。
【００５７】
なお、絶縁部１４に要求される様々な特性等は、上記第１の実施形態の場合と同様である。
【００５８】
（第４の実施形態）
次に、図１に示す半導体記憶装置１０の製造方法について説明する。図９〜図１２は、本実施形態における製造方法の工程図である。なお、類似あるいは同一の構成要素に関しては、同一の参照数字を用いて表している。
【００５９】
最初に、図９に示すように、半導体基板１１において、その表面に開口するようにして溝部１１Ａを形成する。溝部１１Ａは、後に絶縁部１４を構成するようになるため、形成すべき絶縁部１４が、不純物ドーピング層間に形成されるチャネル内において、BBT発生領域を含むことができるような深さとなるように形成する。また、溝部１１Ａの形成位置は、後に形成する積層構造体（メモリセル）１２が対向するような位置とする。
【００６０】
次いで、図１０に示すように、半導体基板１１に対して熱処理を施し、表面マイグレーションを生ぜしめて溝部１４の開口部を閉塞し、半導体基板内に少なくとも一つの空洞１４Ａを形成する。なお、前記熱処理は、例えば非酸化性雰囲気中、１１００℃、１０Ｔｏｒｒの圧力下で実施することができるが、これに限定されるものではない。
【００６１】
次いで、図１１に示すように、半導体基板１１上において、空洞１４Ａと対向するようにして、トンネル絶縁膜１２１、電荷蓄積層１２２、上部絶縁膜１２３、及び制御電極１２４を順次に形成し、複数の積層構造体１２を形成する。
【００６２】
次いで、図１２に示すように、積層構造体１２をマスクとしてイオン注入を行い、各積層構造体１２の両側に不純物ドーピング層１３を形成する。その後、適宜不純物活性化処理等を行い、図１に示すような半導体記憶装置１０を得る。この場合、積層構造体１２はメモリセルとして機能し、空洞１４Ａは絶縁部１４として機能するようになる。
【００６３】
なお、上記においては、選択ゲートトランジスタ１５及び１６の説明は省略したが、ゲート絶縁膜１５１及び１６１は、積層構造体１２のトンネル絶縁膜１２１の形成と同時に行うことができ、ゲート電極１５２及び１６２も、積層構造体１２の制御電極１２４の形成と同時に行うことができる。また、ソース領域１７及びドレイン領域１８も、不純物ドーピング層１３の形成と同時に行うことができる。
【００６４】
また、絶縁部１４を高誘電率絶縁体から構成するような場合は、図９及び図１０に示す工程の間において、溝部１１Ａ内に前記高誘電率絶縁体を堆積させる工程を追加する。なお、前記高誘電率絶縁体は、溝部１１Ａ内を完全に埋設することなく、上方を空洞にすることが肝要である。もし、溝部１１Ａ内を完全に埋設してしまうと、半導体基板１１の表面に絶縁部１４が露出してしまうことになり、その上に形成される積層構造体（メモリセル）１２への電子注入が困難となって、書き込み特性が劣化する場合が生じる。
【００６５】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００６６】
例えば、本発明は、上述したＮＡＮＤ型フラッシュメモリやＭＯＮＯＳ型フラッシュメモリの代わりに、ＮＯＲフラッシュメモリ等へも当然に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態における半導体記憶装置の概略構成を示す断面図である。
【図２】非選択ＮＡＮＤストリングにおける電圧印加パターンを示す図である。
【図３】半導体記憶装置の、チャネル表面ポテンシャル分布を示すグラフである。
【図４】半導体記憶装置の、バンド間トンネリング（Band-to Band tunneling; BBT）発生割合を示すグラフである。
【図５】半導体記憶装置の、チャネル表面ポテンシャルの時間変化を示すグラフである。
【図６】同じく、半導体記憶装置の、チャネル表面ポテンシャルの時間変化を示すグラフである。
【図７】第２の実施形態における半導体記憶装置の概略構成を示す断面図である。
【図８】第３の実施形態における半導体記憶装置の概略構成を示す断面図である。
【図９】第１の実施形態における半導体記憶装置の製造方法における工程図である。
【図１０】第１の実施形態における半導体記憶装置の製造方法における工程図である。
【図１１】第１の実施形態における半導体記憶装置の製造方法における工程図である。
【図１２】第１の実施形態における半導体記憶装置の製造方法における工程図である。
【符号の説明】
【００６８】
１０，２０  半導体記憶装置
１１  半導体基板  
１２、２２  積層構造体（メモリセル）
１３  不純物ドーピング層
１４  絶縁部
１５、１６  選択ゲートトランジスタ
１７  ソース領域
１８  ドレイン領域
２３  不純物ドーピング領域
１２１  トンネル絶縁膜
１２２  電荷蓄積層
１２３  層間絶縁膜
１２４  ゲート電極
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図４】
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