(57)【要約】      （修正有）【課題】セルトランジスタの閾値のばらつきに由来する不良の効果的なスクリーニングが可能な強誘電体メモリを提供する。【解決手段】強誘電体メモリであって、当該強誘電体メモリは、強誘電体キャパシタとセルトランジスタとが並列接続されたメモリセルを複数有し、メモリセル同士がブロックごとに直列接続されたメモリセルアレイ１１１と、複数本のワード線ＷＬ１〜ＷＬ８と、複数本のビット線ＢＬ１〜ＢＬ４と、メモリセル用の動作電圧、グラウンド電圧、又は動作電圧及びグラウンド電圧と異なる電圧値を有する第３の電圧を選択し、選択された電圧をワード線に印加するワード線ドライバ２０１と、ビット線に接続され、セルトランジスタの閾値電圧、出力電流、又は出力電圧を測定し、閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する測定回路２０２とを備える。【選択図】図１
2010277653.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとセルトランジスタとが並列接続されたメモリセルを複数有し、前記メモリセル同士がブロックごとに直列接続されたメモリセルアレイと、
前記セルトランジスタの制御端子に接続された複数本のワード線であって、前記ワード線の各々は、複数のブロックと交差しており、交差するブロック内に位置する前記メモリセル内の前記セルトランジスタに接続されている、複数本のワード線と、
前記セルトランジスタの主端子に接続された複数本のビット線であって、前記ビット線の各々は、少なくとも１つのブロックと対応しており、対応するブロック内の端部に位置する前記メモリセル内の前記セルトランジスタに接続されている、複数本のビット線と、
前記メモリセル用の動作電圧、グラウンド電圧、又は前記動作電圧及び前記グラウンド電圧と異なる電圧値を有する第３の電圧を選択し、選択された電圧を前記ワード線に印加するワード線ドライバと、
前記ビット線に接続され、前記セルトランジスタの閾値電圧、出力電流、又は出力電圧を測定し、前記閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する測定回路と、
を備えることを特徴とする強誘電体メモリ。
【請求項２】
前記測定回路は、センスアンプ、又はセンスアンプと別に設けられた回路であることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記ワード線ドライバは、前記第３の電圧を、前記ワード線のうちの複数本のワード線に同時に印加することを特徴とする請求項１又は２に記載の強誘電体メモリ。
【請求項４】
更に、同一のワード線に接続された複数のセルトランジスタの閾値電圧、出力電流、又は出力電圧の測定結果を示す複数の信号の論理積、論理和、否定論理積、又は否定論理和をとり、前記論理積、論理和、否定論理積、又は否定論理和を出力する、論理ゲートを備えることを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ。
【請求項５】
前記測定回路は、同一のワード線に接続された複数のセルトランジスタの閾値電圧、出力電流、又は出力電圧を重ね合わせて測定し、重ね合わせて測定された前記閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関して使用されるものである。
【背景技術】
【０００２】
半導体メモリの一種として、強誘電体メモリ、すなわちＦｅＲＡＭ（Ferroelectric Random Access Memory）が知られている。ＦｅＲＡＭのメモリセルは例えば、１つの強誘電体キャパシタと１つのセルトランジスタにより構成される。特許文献１には、各メモリセル内で強誘電体キャパシタとセルトランジスタとが並列接続され、メモリセル同士がブロックごとに直列接続されたＣｈａｉｎ型のＦｅＲＡＭの例が記載されている。
【０００３】
一般に、半導体集積回路の製造後には、その特性評価のテストが行われる。このテストの際には、所望の特性を満足しないチップや、長期信頼性を満足しない不良チップを取り除くスクリーニングが行われる。
【０００４】
従来の手法では、ＦｅＲＡＭのスクリーニングは、実際にメモリセルへの書き込みやメモリセルからの読み出しを行うことで実行される。しかしながら、Ｃｈａｉｎ型のＦｅＲＡＭに関しては、その微細化に伴い、セルトランジスタの閾値のばらつきに由来する不良、例えば、トランジスタのオフリークによる書き込み不良や、電流不足によるメモリセルへの書き込み不良が多発することが懸念されている。そのため、セルトランジスタの閾値のばらつきに由来する不良の効果的なスクリーニングが可能なＦｅＲＡＭが待望される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２５５４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、セルトランジスタの閾値のばらつきに由来する不良の効果的なスクリーニングが可能な強誘電体メモリを提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、
強誘電体キャパシタとセルトランジスタとが並列接続されたメモリセルを複数有し、前記メモリセル同士がブロックごとに直列接続されたメモリセルアレイと、
前記セルトランジスタの制御端子に接続された複数本のワード線であって、前記ワード線の各々は、複数のブロックと交差しており、交差するブロック内に位置する前記メモリセル内の前記セルトランジスタに接続されている、複数本のワード線と、
前記セルトランジスタの主端子に接続された複数本のビット線であって、前記ビット線の各々は、少なくとも１つのブロックと対応しており、対応するブロック内の端部に位置する前記メモリセル内の前記セルトランジスタに接続されている、複数本のビット線と、
前記メモリセル用の動作電圧、グラウンド電圧、又は前記動作電圧及び前記グラウンド電圧と異なる電圧値を有する第３の電圧を選択し、選択された電圧を前記ワード線に印加するワード線ドライバと、
前記ビット線に接続され、前記セルトランジスタの閾値電圧、出力電流、又は出力電圧を測定し、前記閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する測定回路と、
を備えることを特徴とする強誘電体メモリである。
【発明の効果】
【０００８】
本発明によれば、セルトランジスタの閾値のばらつきに由来する不良の効果的なスクリーニングが可能な強誘電体メモリを提供することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の強誘電体メモリの構成を示す回路図である。
【図２】第１実施形態のワード線ドライバの構成を示す回路図である。
【図３】第３の電圧Ｖgの利点について説明するための回路図である。
【図４】セルトランジスタの閾値電圧の分布を示したグラフである。
【図５】セルトランジスタのゲート電圧とオン電流との関係を示したグラフである。
【図６】Ｖpp及びＶssのみを使用してスクリーニングを行う場合の問題点について説明するためのグラフである。
【図７】セルトランジスタの閾値電圧が高過ぎる又は低過ぎる場合の問題点について説明するための回路図である。
【図８】第２実施形態の強誘電体メモリの構成を示す回路図である。
【図９】第３実施形態の強誘電体メモリの構成を示す回路図である。
【図１０】第４実施形態の強誘電体メモリの構成を示す回路図である。
【図１１】第５実施形態の強誘電体メモリの構成を示す回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の強誘電体メモリの構成を示す回路図である。
【００１２】
図１の強誘電体メモリは、複数のメモリセル１０１を有するメモリセルアレイ１１１を備える。各メモリセル１０１は、１つの強誘電体キャパシタ１２１と１つのセルトランジスタ１２２により構成され、各メモリセル１０１内では、強誘電体キャパシタ１２１とセルトランジスタ１２２とが並列接続されている。また、メモリセルアレイ１１１内では、メモリセル１０１同士がブロック１３１ごとに直列接続されている。
【００１３】
このように、図１の強誘電体メモリは、Ｃｈａｉｎ型のＦｅＲＡＭとなっている。図１には、８×４個のメモリセル１０１と、４個のブロック１３１が示されており、各ブロック１３１は、８個のメモリセル１０１により構成されている。
【００１４】
図１の強誘電体メモリは更に、複数本のワード線ＷＬ１〜ＷＬ８と、複数本のビット線ＢＬ１〜ＢＬ４と、複数本のプレート線ＰＬ１〜ＰＬ４とを備える。
【００１５】
ワード線ＷＬ１〜ＷＬ８は、セルトランジスタ１２２のゲート端子（制御端子）に接続されている。ワード線ＷＬ１〜ＷＬ８の各々は、複数のブロック１３１と交差しており、交差するブロック１３１内に位置するメモリセル１０１内のセルトランジスタ１２２に接続されている。例えば図１では、ワード線ＷＬ３は、４個のブロック１３１と交差しており、これらのブロック１３１内の左から３列目のメモリセル１０１内のセルトランジスタ１２２に接続されている。
【００１６】
ビット線ＢＬ１〜ＢＬ４は、セルトランジスタ１２２のソース又はドレイン端子（主端子）に接続されている。ビット線ＢＬ１〜ＢＬ４の各々は、少なくとも１つのブロック１３１と対応しており、対応するブロック１３１内の端部に位置するメモリセル１０１内のセルトランジスタ１２２に接続されている。例えば図１では、ビット線ＢＬ２は、上から２行目のブロック１３１と対応しており、当該ブロック１３１内の左端に位置するメモリセル１０１内のセルトランジスタ１２２に接続されている。
【００１７】
なお、ビット線ＢＬ１〜ＢＬ４上にはそれぞれ、ブロック１３１を選択するための選択トランジスタ１２３が配置されている。また、各選択トランジスタ１２３のゲート端子には、選択線ＳＬが接続されている。
【００１８】
プレート線ＰＬ１〜ＰＬ４は、セルトランジスタ１２２のソース又はドレイン端子（主端子）に接続されている。プレート線ＰＬ１〜ＰＬ４の各々は、少なくとも１つのブロック１３１と対応しており、対応するブロック１３１内の端部に位置するメモリセル１０１内のセルトランジスタ１２２に接続されている。例えば図１では、プレート線ＰＬ２は、上から２行目のブロック１３１と対応しており、当該ブロック１３１内の右端に位置するメモリセル１０１内のセルトランジスタ１２２に接続されている。
【００１９】
図１の強誘電体メモリは更に、ワード線ドライバ２０１と、検出回路２０２と、センスアンプ（Ｓ／Ａ）２０３とを備える。本実施形態の検出回路２０２は、本発明の測定回路の例である。
【００２０】
ワード線ドライバ２０１は、メモリセル１０１用の動作電圧Ｖpp、グラウンド電圧Ｖss、又はＶpp及びＶssと異なる電圧値を有する第３の電圧Ｖgを選択し、選択された電圧をワード線ＷＬ１〜ＷＬ８に印加する。図１では、ＷＬ３についてＶgが選択され、その他のワード線についてＶppが選択されており、その結果、ＷＬ３にはＶgが印加され、その他のワード線にはＶppが印加されている。Ｖppは、メモリセル１０１への書き込みの際、及びメモリセル１０１からの読み出しの際に使用される動作電圧であり、その電圧値は、例えば３．１〜３．５Ｖ程度である。一方、Ｖssの電圧値は、０Ｖである。
【００２１】
このように、ワード線ドライバ２０１は、動作電圧Ｖpp及びグラウンド電圧Ｖssだけでなく、これらと異なる電圧値を有する第３の電圧Ｖgを、ワード線ＷＬ１〜ＷＬ８に印加できるよう構成されている。これにより、本実施形態では、後述のように、セルトランジスタ１２２の閾値電圧のばらつきに起因する不良の効果的なスクリーニングを行うことが可能になる。
【００２２】
なお、第３の電圧Ｖgは、固定電圧でも可変電圧でも構わない。また、第３の電圧Ｖgは、可変電圧の場合、連続的に電圧値を変化させることが可能でも、離散的に変化させることが可能でも構わない。本実施形態では、第３の電圧Ｖgは、ＶppとＶssとの間の電圧値を有する（即ち、Ｖss＜Ｖg＜Ｖpp）。
【００２３】
検出回路２０２は、ビット線ＢＬ１〜ＢＬ４に接続されており、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定し、閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する。検出回路２０２は、閾値電圧、出力電流、又は出力電圧の値を電圧に変換し、当該電圧を有する上記信号を出力する。図１では、ワード線ドライバ２０１が、指定されたメモリセル１０１内のセルトランジスタ１２２に電圧を印加することで、検出回路２０２は、当該セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定することが可能となる。
【００２４】
検出回路２０２は、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を、強誘電体メモリの外部に出力する。これにより、強誘電体メモリの外部では、当該セルトランジスタ１２２が不良か否かを判定することが可能になる。本実施形態では、不良と判定されたセルトランジスタ１２２、又は当該セルトランジスタ１２２を含むブロック１３１を、冗長救済により救済する。
【００２５】
センスアンプ２０３は、ビット線ＢＬ１〜ＢＬ４に接続されており、ビット線ＢＬ１〜ＢＬ４の電位変化を検出及び増幅することで、メモリセル１０１から記憶データを読み出す。図１では、ワード線ドライバ２０１が、指定されたメモリセル１０１に電圧を印加することで、センスアンプ２０３は、当該メモリセル１０１から記憶データを読み出すことが可能となる。
【００２６】
ここで、ワード線ドライバ２０１の構成の詳細を、図２に基づいて説明する。図２は、ワード線ドライバ２０１の構成を示す回路図である。
【００２７】
図２に示すように、ワード線Ｗ１〜Ｗ８にはそれぞれ、第１のトランジスタ２１１と、第２のトランジスタ２１２と、第３のトランジスタ２１３が接続されている。第１〜第３のトランジスタ２１１〜２１３はそれぞれ、動作電圧Ｖpp、グラウンド電圧Ｖss、第３の電圧Ｖgを選択するためのＭＯＳＦＥＴである。本実施形態では、第１及び第３のトランジスタ２１１，２１３はｐＭＯＳ、第２のトランジスタ２１２はｎＭＯＳとなっている。
【００２８】
図２では例えば、ＷＬ３に接続された第１及び第２のトランジスタ２１１，２１２がオフになり、ＷＬ３に接続された第３のトランジスタ２１３がオンになることで、ＷＬ３に第３の電圧Ｖgが印加される。
【００２９】
以上のように、ワード線ドライバ２０１は、動作電圧Ｖpp、グラウンド電圧Ｖss、又は第３の電圧Ｖgを選択し、選択された電圧をワード線ＷＬ１〜ＷＬ８に印加できるよう構成されている。
【００３０】
ここで、第３の電圧Ｖgの利点について、図３に基づいて説明する。図３は、第３の電圧Ｖgの利点について説明するための回路図である。図３(Ａ)〜(Ｃ)にはそれぞれ、１ブロック１３１のメモリセル１０１が示されている。
【００３１】
図３(Ａ)では、メモリセルＭＣ１にＶssが印加され、その他のメモリセルにＶppが印加されている。そして、図３(Ａ)では、メモリセルＭＣ１内のセルトランジスタ１２２の閾値電圧Ｖth’が、正常な閾値電圧Ｖthからずれている。この場合、閾値電圧Ｖth’が低過ぎると、メモリセルＭＣ１内の強誘電体キャパシタ１２１への書き込み電圧が低くなり、書き込み不良が生じてしまう。
【００３２】
図３(Ｂ)では、メモリセルＭＣ１にＶssが印加され、その他のメモリセルにＶppが印加されている。そして、図３(Ｂ)では、メモリセルＭＣ２内のセルトランジスタ１２２の閾値電圧Ｖth”が、正常な閾値電圧Ｖthからずれている。この場合、閾値電圧Ｖth”が高過ぎると、電流駆動力が低くなり、メモリセルＭＣ１内の強誘電体キャパシタ１２１の書き込み不良が生じてしまう。
【００３３】
このように、ブロック１３１内に、不良セル、即ち、閾値電圧が高過ぎる又は低過ぎるメモリセル１０１が存在すると、そのブロック１３１内のメモリセル１０１への書き込みの際に、書き込み不良が生じてしまう。そのため、強誘電体メモリのスクリーニングの際に、セルトランジスタ１２２の閾値電圧を正確に測定できれば、不良セルを検出し、当該不良セルを含むブロック１３１を冗長救済により救済することで、強誘電体メモリの歩留りを向上させることができる。
【００３４】
そこで、本実施形態のワード線ドライバ２０１は、ワード線にＶpp、Ｖss、及びＶgを印加できるよう構成されている（図３(Ｃ)参照）。これにより、本実施形態では、Ｖpp及びＶssのみを印加可能な場合に比べ、スクリーニングの際にセルトランジスタ１２２の閾値電圧をより正確に測定できるようになる。これにより、本実施形態では、スクリーニングの際に不良セルの存在をより正確に検出できるようになり、当該不良セルを含むブロック１３１を冗長救済により救済することで、強誘電体メモリの歩留りを向上させることができる。
【００３５】
以下、セルトランジスタ１２２の閾値電圧と第３の電圧Ｖgとの関係について、図４〜図７に基づいて説明する。
【００３６】
図４は、セルトランジスタ１２２の閾値電圧の分布を示したグラフである。図４のグラフにおいて、横軸は、閾値電圧を表し、縦軸は、横軸に示す閾値電圧を有するセルトランジスタ１２２の個数を表す。
【００３７】
図４に示す曲線Ａは、セルトランジスタ１２２の閾値電圧の本来の分布を表す。このように、閾値電圧の本来の分布は、Ｖth(C)にピークを有し、Ｖth(UL)とＶth(LL)にそれぞれ上限と下限を有する。一般に、メモリのように多数のトランジスタを有するデバイスでは、これらトランジスタの閾値電圧の管理幅が決まっている。本実施形態では、この管理幅が、Ｖth(UL)〜Ｖth(LL)となっている。
【００３８】
一方、図４に示す曲線Ｂは、セルトランジスタ１２２の閾値電圧の現実の分布を表す。このように、閾値電圧の現実の分布は、そのピークがＶth(C)からずれている。そのため、現実の分布には、Ｘで示すように、ピークのずれに伴い、閾値電圧がＶth(UL)〜Ｖth(LL)の範囲からはみ出したセルトランジスタ１２２が存在する。また、現実の分布には、Ｙで示すように、はずれ値に相当する閾値電圧を有するセルトランジスタ１２２が存在する。
【００３９】
本実施形態では、ＸやＹで示すセルトランジスタ１２２のように、閾値電圧がＶth(UL)〜Ｖth(LL)の範囲内に入らないセルトランジスタ１２２を検出し、当該セルトランジスタ１２２を含むブロック１３１を、冗長救済により救済する。
【００４０】
図５は、セルトランジスタ１２２のゲート電圧Ｖとオン電流Ｉonとの関係を示したグラフである。曲線Ｃ1は、閾値電圧がＶth(C)に等しい場合のＩon−Ｖ特性を表す。また、曲線Ｃ2は、閾値電圧がＶth(C)よりも低い場合のＩon−Ｖ特性を表し、曲線Ｃ3は、閾値電圧がＶth(C)よりも高い場合のＩon−Ｖ特性を表す。
【００４１】
上述のように、本実施形態のワード線ドライバ２０１は、ワード線にＶpp、Ｖss、及びＶgを印加できるよう構成されている。よって、本実施形態では、セルトランジスタ１２２のゲート電圧Ｖを、Ｖpp、Ｖss、及びＶgのいずれかに設定することができる。なお、本実施形態では、Ｖppの電圧値は、例えば３．１〜３．５Ｖ程度であり、Ｖssの電圧値は、０Ｖである。
【００４２】
本実施形態では、スクリーニングの際、テスト対象のセルトランジスタ１２２のゲート電圧Ｖを、第３の電圧Ｖgに設定する（図３(Ｃ)参照）。この際、Ｖgの電圧値は例えば、Ｖth(C)に設定される。
【００４３】
しかしながら、不良セルの検出精度を高めたい場合には、閾値電圧が低過ぎるか否かをテストする場合と、閾値電圧が高過ぎるか否かをテストする場合とで、Ｖgの値を変えることが望ましい。以下、このような場合のＶgの値の例について説明する。なお、以下の説明中では、閾値電圧が低過ぎるか否かのテストを、ＬＬ側テストと呼び、閾値電圧が高過ぎるか否かのテストを、ＵＬ側テストと呼ぶ。
【００４４】
ＬＬ側テストでは、閾値電圧がＶth(LL)よりも低く、強誘電体キャパシタ１２１に十分な電圧が掛からない場合が問題となる。従って、ＬＬ側テストでは、曲線Ｃ2で示す特性を有するセルトランジスタ１２２が問題となる。
【００４５】
従来のＬＬ側テストでは、テスト対象のセルトランジスタ１２２のゲート電圧をＶss、即ち、０Ｖに設定する。しかしながら、ゲート電圧が０Ｖの場合には、セルトランジスタ１２２が正常でも不良でも、電流が少なくその測定が難しい。
【００４６】
そこで、本実施形態のＬＬ側テストでは、テスト対象のセルトランジスタ１２２のゲート電圧をＶgに設定し、Ｖgの電圧値を、Ｖth(LL)近傍の値に設定する。これにより、閾値電圧及びオフリーク電流を推定することが可能となる。ＬＬ側テストでは、オフリーク電流が問題となるため、Ｖgの電圧値は、オン電流が大きくなり過ぎない値に設定することが望ましい。ＬＬ側テストにおけるＶgの電圧値の例としては、Ｖth(LL)、Ｖth(LL)＋０．２［Ｖ］、Ｖth(LL)＋０．４［Ｖ］等が挙げられる。
【００４７】
一方、ＵＬ側テストは例えば、ブロック１３１内の特定のメモリセル１０１のみを救済可能な場合に重要となる。
【００４８】
従来のＵＬ側テストでは、Ｖpp及びＶssのみを使用してテストを行う。しかしながら、このようなテストでは、ブロック１３１内のどのメモリセル１０１が不良セルなのかを特定することは難しい。
【００４９】
そこで、本実施形態のＵＬ側テストでは、Ｖgを使用してテストを行い、Ｖgの電圧値を、Ｖpp近傍の値に設定する。これにより、ブロック１３１内のどのメモリセル１０１が不良セルなのかを特定することが可能となる。ＵＬ側テストにおけるＶgの電圧値の例としては、Ｖpp−０．２［Ｖ］、Ｖpp−０．４［Ｖ］、Ｖpp−０．６［Ｖ］等が挙げられる。
【００５０】
なお、ＵＬ側テストでは、動作電圧Ｖppにおけるオン電流が問題となるため、Ｖgの電圧値を、Ｖth(UL)近傍の値に設定する必要はない。
【００５１】
なお、本実施形態では、第３の電圧Ｖgは、外部入力端子から供給してもよいし、内部電源で発生させてもよいし、同じＬＳＩ内の別の回路（例えばロジック部）の電圧を流用してもよい。Ｖgを外部入力端子から供給する場合、Ｖgの電圧値は、任意の値に設定することが可能である。一方、Ｖgを内部電源又は流用でまかなう場合、Ｖgの電圧値は、いくつかの値に限定される。この場合、Ｖgの電圧値は、ＬＬ側テストの場合にはなるべくＶth(LL)近傍の値に設定し、ＵＬ側テストの場合にはなるべくＶpp近傍の値に設定することが望ましい。
【００５２】
図６は、Ｖpp及びＶssのみを使用してスクリーニングを行う場合の問題点について説明するためのグラフである。
【００５３】
図６は、図５と同様、セルトランジスタ１２２のゲート電圧Ｖとオン電流Ｉonとの関係を示したグラフである。曲線Ｃ4，Ｃ5は、正常なセルトランジスタ１２２のＩon−Ｖ特性を表し、曲線Ｃ6は、異常なセルトランジスタ１２２のＩon−Ｖ特性を表す。
【００５４】
従来のスクリーニングでは、Ｖpp及びＶssのみを使用してスクリーニングを行う。そのため、従来のスクリーニングでは、図６に示す場合のように、正常と異常の判別に困る場合がある。理由は、Ｖpp及びＶssのみを使用する場合には、Ｖssでは電流の測定が難しく、Ｖppでの電流しか測定できないため、オフ電流に問題があるか否かを判定することができないからである。
【００５５】
一方、本実施形態のスクリーニングでは、Ｖgを使用してスクリーニングを行う。そのため、本実施形態によれば、オフ電流に問題があるか否かを判定して、正常なセルトランジスタ１２２と異常なセルトランジスタ１２２とを判別することができる。これにより、本実施形態では、スクリーニングの精度を向上させることができる。
【００５６】
図７は、セルトランジスタ１２２の閾値電圧が高過ぎる又は低過ぎる場合の問題点について説明するための回路図である。この問題点については、図３でも説明したが、図７ではこれを、セルトランジスタ１２２の閾値電圧の下限Ｖth(LL)や、セルトランジスタ１２２の電気抵抗の観点から説明する。
【００５７】
図７(Ａ)には、１ブロック１３１のメモリセル１０１が示されている。図７(Ａ)では、当該ブロック１３１内の１メモリセル１０１が、ＭＣで示されている。
【００５８】
図７(Ｂ)には、図７(Ａ)に示すブロック１３１の等価回路が示されている。図７(Ｂ)において、Ｃpは、メモリセルＭＣ内の強誘電体キャパシタ１２１の静電容量を表し、Ｒ1は、メモリセルＭＣ内のセルトランジスタ１２２の電気抵抗を表す。また、Ｒ2は、メモリセルＭＣの左側に位置するセルトランジスタ１２２の電気抵抗の合計を表し、Ｒ3は、メモリセルＭＣの右側に位置するセルトランジスタ１２２の電気抵抗の合計を表す。
【００５９】
図７(Ｂ)において、メモリセルＭＣ内のセルトランジスタ１２２の閾値電圧が低過ぎて問題となるのは、抵抗Ｒ1の値が低過ぎる場合である。理由は、メモリセルＭＣ内の強誘電体キャパシタ１２１に十分な電圧が掛からなくなり、書き込み不良が生じてしまうからである。このことは、メモリセルＭＣ内のセルトランジスタ１２２の閾値電圧がＶth(LL)よりも低く、オフリーク電流が大きい場合に問題となる。
【００６０】
一方、メモリセルＭＣ内のセルトランジスタ１２２の閾値電圧が高過ぎて問題となるのは、抵抗Ｒ2及びＲ3の値が高過ぎる場合である。この場合には、上記ブロック１３１における時定数が大きくなり、波形がなまってしまうことが問題となる。
【００６１】
本実施形態では、これらの問題に対処すべく、ワード線ドライバ２０１が、ワード線にＶpp、Ｖss、及びＶgを印加できるよう構成されている。これにより、本実施形態では、Ｖpp及びＶssのみを印加可能な場合に比べ、スクリーニングの際にセルトランジスタ１２２の閾値電圧をより正確に測定することができる。これにより、本実施形態では、スクリーニングの際に不良セルの存在をより正確に検出することができ、当該不良セルを含むブロック１３１を冗長救済により救済することで、強誘電体メモリの歩留りを向上させることができる。
【００６２】
以上、セルトランジスタ１２２の閾値電圧と第３の電圧Ｖgとの関係について、図４〜図７に基づいて説明した。続いて、第３の電圧Ｖgの詳細について説明する。
【００６３】
上述のように、第３の電圧Ｖgは、固定電圧でも可変電圧でも構わない。また、第３の電圧Ｖgは、可変電圧の場合、連続的に電圧値を変化させることが可能でも、離散的に変化させることが可能でも構わない。
【００６４】
例えば、Ｖgが可変電圧の場合には、ＶgをＶth(LL)近傍で変化させてＬＬ側テストを行うと共に、ＶgをＶth(UL)又はＶpp近傍で変化させてＵＬ側テストを行ってもよい。この場合、Ｖgは、連続的に変化させても、離散的に変化させても構わない。
【００６５】
また、スクリーニングの際には、セルトランジスタ１２２のＩon−Ｖ特性が、ある程度分かっていることが多い。この場合には、Ｖgを固定電圧とし、Ｖgを印加した際にこのＩon−Ｖ特性から大きく外れるオン電流を出力するセルトランジスタ１２２を、異常と判定するようにしてもよい。これにより、Ｖpp及びＶssのみを印加可能な場合に比べ、スクリーニングの精度は向上する。
【００６６】
また、Ｖgをワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７に印加する際には、Ｖgを第１の値に設定し、Ｖgをワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８に印加する際には、Ｖgを第２の値に設定するようにしてもよい。理由は、一般に、前者（又は後者）のワード線に接続された強誘電体キャパシタ１２１は、上部電極及び下部電極がそれぞれ＋極及び−極になるのに対し、後者（又は前者）のワード線に接続された強誘電体キャパシタ１２１は、上部電極及び下部電極がそれぞれ−極及び＋極になるため、メモリセル１０１の特性が並び順に交互に入れ替わるからである。これにより、より正確なスクリーニングを行うことが可能になる。
【００６７】
また、Ｖgの電圧値は、メモリセル１０１とワード線ドライバ２０１との距離に応じて変化させてもよい。理由は、ＶgのＩＲドロップを考慮に入れるためである。また、Ｖgの電圧値は、書き込みテストの際と読み出しテストの際とで、別の値を採用してもよい。これらの手法によれば、より正確なスクリーニングを行うことが可能になる。
【００６８】
また、同じメモリセル１０１内の強誘電体キャパシタ１２１とセルトランジスタ１２２に関し、検出回路２０２は、強誘電体キャパシタ１２１のリーク電流が大きい場合には、セルトランジスタ１２２にＶssを印加した場合の出力電流又は出力電圧と、セルトランジスタ１２２にＶgを印加した場合の出力電流又は出力電圧との差を算出してもよい。この場合、検出回路２０２は、Ｖg印加時の出力電流又は出力電圧そのものではなく、Ｖg印加時の出力電流又は出力電圧から、Ｖss印加時の出力電流又は出力電圧を引いた値を出力してもよい。
【００６９】
以上のように、本実施形態の強誘電体メモリは、Ｖpp、Ｖss、又はＶgを選択し、選択された電圧をワード線に印加するワード線ドライバ２０１と、ビット線に接続され、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定し、当該閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する検出回路２０２とを備える。これにより、本実施形態では、セルトランジスタ１２２の閾値電圧のばらつきに起因する不良の効果的なスクリーニングを行うことが可能となる。
【００７０】
以下、本発明の第２から第５実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００７１】
（第２実施形態）
図８は、第２実施形態の強誘電体メモリの構成を示す回路図である。
【００７２】
図１の強誘電体メモリでは、検出回路２０２が、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定し、当該閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する。
【００７３】
これに対し、図８の強誘電体メモリでは、センスアンプ２０３が、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定（モニタ）し、当該閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する。センスアンプ２０３の比較電圧は、内部発生のリファレンス電圧でも、外部入力電圧でも構わない。本実施形態のセンスアンプ２０３は、本発明の測定回路の例である。
【００７４】
センスアンプ２０３は、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を、強誘電体メモリの外部に出力する。これにより、強誘電体メモリの外部では、当該セルトランジスタ１２２が不良か否かを判定することが可能になる。本実施形態では、不良と判定されたセルトランジスタ１２２、又は当該セルトランジスタ１２２を含むブロック１３１を、冗長救済により救済する。
【００７５】
本実施形態によれば、第１実施形態と同様、セルトランジスタ１２２の閾値電圧のばらつきに起因する不良の効果的なスクリーニングを行うことが可能となる。
【００７６】
（第３実施形態）
図９は、第３実施形態の強誘電体メモリの構成を示す回路図である。
【００７７】
本実施形態のワード線ドライバ２０１は、第３の電圧Ｖgを、ワード線ＷＬ１〜ＷＬ８のうちの複数本のワード線に同時に印加することができる。図９では、ＷＬ３〜ＷＬ５にＶgが印加され、その他のワード線にＶppが印加されている。これにより、本実施形態では、複数本のワード線に接続されたメモリセル１０１のテストを同時に行うことができ、スクリーニング時間を節約することができる。
【００７８】
なお、ＷＬ３〜ＷＬ５にＶgを同時に印加可能な構成は、例えば、図２にて、ＷＬ３〜ＷＬ５用の第３のトランジスタ２１３を共通化することで実現することができる。一方、ＷＬ３〜ＷＬ５にＶgを個別に印加する構成により、ＷＬ３〜ＷＬ５にＶgを同時に印加しても構わない。例えば、ＷＬ３〜ＷＬ５用の第３のトランジスタ２１３を共通化する代わりに、ＷＬ３〜ＷＬ５用の第３のトランジスタ２１３に印加する制御信号を共通化しても構わない。また、Ｖgを同時に印加するワード線は、連続していなくても構わない。例えば、ＷＬ１，ＷＬ３，ＷＬ５にＶgを同時に印加しても構わない。
【００７９】
本実施形態では、検出回路２０２は、複数のセルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定し、当該閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を、強誘電体メモリの外部に出力する。これにより、強誘電体メモリの外部では、上記複数のセルトランジスタ１２２が不良か否かを判定することが可能になる。なお、閾値電圧等を測定して出力する処理は、第２実施形態と同様、センスアンプ２０３が行っても構わない。
【００８０】
本実施形態によれば、複数本のワード線に接続されたメモリセル１０１のテストを同時に行うため、セルトランジスタ１２２の閾値電圧のばらつきに起因する不良の効果的なスクリーニングを行うことが可能となる。また、本実施形態によれば、複数本のワード線に接続されたメモリセル１０１のテストを同時に行うことができ、第１実施形態よりもスクリーニング時間を節約することができる。
【００８１】
（第４実施形態）
図１０は、第４実施形態の強誘電体メモリの構成を示す回路図である。
【００８２】
本実施形態の強誘電体メモリは、図１０に示すように、センスアンプ３０１と、ＡＮＤ回路３０２とを備える。ＡＮＤ回路３０２は、本発明の論理ゲートの例である。
【００８３】
センスアンプ３０１は、第２実施形態のセンスアンプ２０３と同様、セルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定し、当該閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する。
【００８４】
この際、センスアンプ３０１は、同一のワード線に接続された複数のセルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を測定し、当該閾値電圧、出力電流、又は出力電圧の測定結果を示す複数の信号を出力する。図１０では、ＷＬ３に接続された４個のセルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧が測定されている。上記複数の信号は、ＡＮＤ回路３０２に入力される。
【００８５】
ＡＮＤ回路３０２は、上記複数の信号の論理積をとり、当該論理積を強誘電体メモリの外部に出力する。この場合、強誘電体メモリの外部では、上記複数のセルトランジスタ１２２のどれが不良かは判定できないが、上記複数のセルトランジスタ１２２に不良が含まれるか否かは判定することができる。
【００８６】
本実施形態によれば、第３実施形態と同様、スクリーニング時間を節約することができる。なお、本実施形態において、どのセルトランジスタ１２２が不良かを判定したい場合には、ＡＮＤ回路３０２の出力を利用した判定に続いて、第１から第３実施形態のような詳細な判定を行えばよい。
【００８７】
なお、本実施形態では、上記複数の信号の論理として正論理を採用し、これらの信号をＡＮＤ回路３０２で取り扱っているが、代わりに、上記複数の信号の論理として負論理を採用し、これらの信号をＮＯＲ回路で取り扱っても構わない。これにより、ＡＮＤ回路３０２を採用する場合と同様の効果が得られる。上記ＮＯＲ回路は、上記複数の信号の否定論理和をとり、当該否定論理和を強誘電体メモリの外部に出力する。同様の理由から、本実施形態のＡＮＤ回路３０２は、上記複数の信号の否定論理積をとり、当該否定論理積を出力するＮＡＮＤ回路や、上記複数の信号の論理和をとり、当該論理和を出力するＯＲ回路で置き換えても構わない。これらＮＯＲ回路、ＮＡＮＤ回路、ＯＲ回路も、本発明の論理ゲートの例である。
【００８８】
（第５実施形態）
図１１は、第５実施形態の強誘電体メモリの構成を示す回路図である。
【００８９】
本実施形態の強誘電体メモリは、図１１に示すように、トランジスタＴｒ１〜Ｔｒ４を有する検出回路４０１を備える。
【００９０】
本実施形態の検出回路４０１は、同一のワード線に接続された複数のセルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧を重ね合わせて測定し、重ね合わせて測定された閾値電圧、出力電流、又は出力電圧の測定結果を示す信号を出力する。図１１では、ＷＬ３及びＢＬ１に接続されたセルトランジスタ１２２とＷＬ３及びＢＬ４に接続されたセルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧が重ね合わせて測定されている。図１１では更に、ＷＬ３及びＢＬ２に接続されたセルトランジスタ１２２とＷＬ３及びＢＬ３に接続されたセルトランジスタ１２２の閾値電圧、出力電流、又は出力電圧が重ね合わせて測定されている。
【００９１】
これらの測定結果は、強誘電体メモリの外部に出力される。この場合、強誘電体メモリの外部では、上記複数のセルトランジスタ１２２のどれが不良かは判定できないが、上記複数のセルトランジスタ１２２に不良が含まれるか否かは判定することができる。
【００９２】
本実施形態によれば、第３実施形態と同様、スクリーニング時間を節約することができる。また、本実施形態によれば、上記の判定を行う判定回路の面積を削減することが可能になる。なお、本実施形態において、どのセルトランジスタ１２２が不良かを判定したい場合には、本実施形態の検出回路４０１の出力を利用した判定に続いて、第１から第３実施形態のような詳細な判定を行えばよい。
【００９３】
以上、本発明の具体的な態様の例を、第１から第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００９４】
１０１  メモリセル
１１１  メモリセルアレイ
１２１  強誘電体キャパシタ
１２２  セルトランジスタ
１２３  選択トランジスタ
１３１  ブロック
２０１  ワード線ドライバ
２０２  検出回路
２０３  センスアンプ
２１１  第１のトランジスタ
２１２  第２のトランジスタ
２１３  第３のトランジスタ
３０１  センスアンプ
３０２  ＡＮＤ回路
４０１  検出回路
【図１】
2010277653.tif 000003
【図２】
2010277653.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010277653.tif 000010
【図９】
2010277653.tif 000011
【図１０】
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【図１１】
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