(57)【要約】【課題】さらなる感度の向上を行うことが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を生成するＰＤ部１４と、電子を電圧に変換するためのＦＤ領域１５と、ＰＤ部１４に蓄積された電子を増加するための電子増倍部１３Ａと、電子増倍部１３Ａを覆うように形成された遮光部２３Ａと、遮光部２３Ａとは別個に設けられ、ＦＤ領域１５を覆うように形成された配線層４４とを備える。【選択図】図４
2010021348.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を生成する光電変換部と、
信号電荷を電圧に変換するための電圧変換部と、
前記光電変換部に蓄積された信号電荷を増加するための電荷増加部と、
前記電荷増加部の少なくとも一部を覆うように形成された第１遮光膜と、
前記第１遮光膜とは別個に設けられ、前記電圧変換部を覆うように形成された第２遮光膜とを備える、撮像装置。
【請求項２】
前記第１遮光膜は、前記第２遮光膜よりも下層に形成されている、請求項１に記載の撮像装置。
【請求項３】
平面的に見て、前記光電変換部と前記電圧変換部との間に設けられる複数の信号線をさらに備え、
前記複数の信号線のうちの１つの第１信号線は、前記第１信号線以外の信号線より下層に形成され、
前記第１遮光膜は、前記第１信号線により構成されている、請求項１または２に記載の撮像装置。
【請求項４】
前記第１信号線は、平面的に見て、前記光電変換部に隣接するように配置されている、請求項３に記載の撮像装置。
【請求項５】
前記第２遮光膜は、平面的に見て、前記複数の信号線のうち、前記第１信号線以外の信号線と、前記第１遮光膜の少なくとも一部とを覆うように形成されている、請求項４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、信号電荷を増加するための領域を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子（信号電荷）を増倍（増加）するための領域を備えた撮像装置（ＣＭＯＳイメージセンサ）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、光電変換機能を有するとともに、光電変換により生成された電子を蓄積するためのフォトダイオード部と、衝突電離により電子を増倍（増加）するための電界を印加する増倍ゲート電極とを備える撮像装置（ＣＭＯＳイメージセンサ）が開示されている。
【０００４】
【特許文献１】特開２００７−２３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の撮像装置にあっては、衝突電離により電子を増倍することにより、感度を高くすることが可能となるので、監視カメラや暗視カメラなど、光量が乏しい環境下で用いられる製品に適したものであるが、さらなる感度の向上が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、さらなる感度の向上を行うことが可能な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、信号電荷を生成する光電変換部と、信号電荷を電圧に変換するための電圧変換部と、光電変換部に蓄積された信号電荷を増加するための電荷増加部と、電荷増加部の少なくとも一部を覆うように形成された第１遮光膜と、第１遮光膜とは別個に設けられ、電圧変換部を覆うように形成された第２遮光膜とを備える。
【発明の効果】
【０００８】
上記の構成により、撮像装置のさらなる感度の向上を行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、本発明の第１実施形態による画素の平面図である。図３〜図７は、本発明の第１実施形態による画素の構成を説明するための図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
第１実施形態によるＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素１を含む撮像部２と、行選択レジスタ３と、列選択レジスタ４とを備えている。
【００１２】
画素１には、図４に示すように、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域１１の表面に、各画素１をそれぞれ分離するための素子分離領域１２が形成されている。素子分離領域１２によって囲まれる各画素１のｐ型ウェル領域１１の表面には、ｎ−型不純物領域からなる埋込み層１３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ部）１４およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）１５が形成されている。
【００１３】
ＰＤ部１４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、ＰＤ部１４は、素子分離領域１２に隣接するとともに、埋込み層１３に隣接するように形成されている。ＦＤ領域１５は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。また、ＦＤ領域１５は、埋込み層１３に隣接するように形成されている。
【００１４】
埋込み層１３の上面上には、ＳｉＯ２からなるゲート絶縁膜１６が形成されている。ゲート絶縁膜１６上には、ポリシリコン膜からなる転送ゲート電極１７と、増倍ゲート電極１８と、転送ゲート電極１９と、蓄積ゲート電極２０と、読出ゲート電極２１とが、ＰＤ部１４側からＦＤ領域１５側に向かってこの順番に形成されている。増倍ゲート電極１８下の埋込み層１３には、電子増倍部１３Ａが設けられているとともに、蓄積ゲート電極２０下の埋込み層１３には、電子蓄積部１３Ｂが設けられている。なお、電子増倍部１３Ａは、本発明の「電荷増加部」の一例である。
【００１５】
図５に示すように、転送ゲート電極１７には、コンタクト部２２を介して、電圧制御のためのクロック信号Φ１を供給する信号線２３が電気的に接続されている。なお、信号線２３は、図３に示すように、平面的に見て、ＰＤ部１４に隣接するように配置されるとともに、ＦＤ領域１５側（矢印Ｘ方向側）に突出するように形成される遮光部２３Ａを有しており、この遮光部２３Ａは、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の上方を覆うように形成されている。これにより、後述するマイクロレンズ４５を介して入射した光の一部（図４に示す矢印Ａ）が、ＰＤ部１４ではなく、増倍ゲート電極１８側に入射された場合でも、入射した光の一部は、遮光部２３Ａにより、遮光される。なお、遮光部２３Ａは、本発明の「第１遮光膜」の一例である。また、信号線２３（遮光部２３Ａ）は、図４に示すように、後述する信号線３６〜３９が形成される配線層（３層目配線）よりも下層の配線層により構成されている。これにより、遮光部２３Ａが、図６の点線に示す、遮光部２３Ｂ（２層目配線）および２３Ｃ（３層目配線）のように、マイクロレンズ４５を介して入射した光を遮ることがない。
【００１６】
図５に示すように、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１には、それぞれ、コンタクト部２４〜２７と、パッド層２８〜３１と、コンタクト部３２〜３５と、パッド層３２Ａ〜３５Ａと、コンタクト部３２Ｂ〜３５Ｂとを介して、電圧制御のためのクロック信号Φ２、Φ３、Φ４およびΦ５を供給する信号線３６〜３９が電気的に接続されている。なお、信号線２３、３６〜３９は、マトリクス状に配置されている画素１の列毎に形成されており、図１に示すように、列選択レジスタ４に接続されている。
【００１７】
図４に示すように、ＦＤ領域１５には、コンタクト部４０、パッド層４１（１層目配線）およびコンタクト部４２を介して信号を取り出すための配線４３（２層目配線）が電気的に接続されている。
【００１８】
信号線３６〜３９の上方には、電源電圧（ＶＤＤ）を供給する４層目配線からなる配線層４４が形成されている。配線層４４は、平面的に見て、ＰＤ部１４および転送ゲート電極１７上の信号線２３に対応する領域に開口部４４Ａが設けられており、ＰＤ部１４および転送ゲート電極１７上の信号線２３に対応する領域以外の領域を覆う遮光膜としての機能を有する。なお、配線層４４は、本発明の「第２遮光膜」の一例である。配線層４４の開口部４４Ａに対応する領域の上方には、マイクロレンズ４５が設けられている。マイクロレンズ４５は、画素１に対して入射する光を集光する機能を有している。なお、配線層４４の開口部４４Ａは、平面的に見て、ＰＤ部１４と同じ形状にくり抜いて形成してもよい。
【００１９】
図７に示すように、各々の画素１には、リセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３と、グローバルリセットトランジスタＴｒ４とが設けられている。リセットゲートトランジスタＴｒ１のゲートには、図示しないリセットゲート線が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のソース／ドレインの一方は、配線層４４（ＶＤＤ線）に接続されている。また、リセットゲートトランジスタＴｒ１のソース／ドレインの他方は、ＦＤ領域１５に接続されている。増幅トランジスタＴｒ２のソース／ドレインの一方は、リセットゲートトランジスタＴｒ１のソース／ドレインの一方（リセットドレインＲＤ）に接続されているとともに、増幅トランジスタＴｒ２のソース／ドレインの他方は、画素選択トランジスタＴｒ３のソース／ドレインの一方に接続されている。画素選択トランジスタＴｒ３のゲートには、行選択線４６が接続されるとともに、画素選択トランジスタＴｒ３のソース／ドレインの他方には、出力線４７が接続されている。グローバルリセットトランジスタＴｒ４のソース／ドレインの一方は、ＰＤ部１４に接続されるとともに、他方は、配線層４４に接続されている。なお、行選択線４６および出力線４７は、それぞれ、図１に示すように、行選択レジスタ３および列選択レジスタ４に接続されている。
【００２０】
図８および図９は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２１】
まず、ＰＤ部１４に光が入射すると、光電変換により、ＰＤ部１４に電子が生成される。そして、図８に示す期間Ａにおいて、ＰＤ部１４（約３Ｖ）により生成された電子は、転送ゲート電極１７下の埋込み層１３（約４Ｖ）を介して、より高電位（約２５Ｖ）である増倍ゲート電極１８下の埋込み層１３（電子増倍部１３Ａ）に転送される。この後、電子は、期間Ｂにおいて転送ゲート電極１９下の埋込み層１３に転送されるとともに、期間Ｃにおいて、蓄積ゲート電極２０下の埋込み層１３（電子蓄積部１３Ｂ）に転送される。なお、期間Ｄでは、後述する増倍された電子が、ＦＤ領域１５（約５Ｖ）に転送される。
【００２２】
電子の増倍動作においては、図８の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極２０下の埋込み層１３（電子蓄積部１３Ｂ）に電子が蓄積された状態で、図１０および図９に示す期間Ｅにおいて、増倍ゲート電極１８がオン状態にされるとともに、期間Ｆにおいて、転送ゲート電極１９がオン状態にされる。そして、蓄積ゲート電極２０がオフ状態にされることにより、電子蓄積部１３Ｂに蓄積された電子は、転送ゲート電極１９下の埋込み層１３（約４Ｖ）を介して、より高電位である増倍ゲート電極１８下の埋込み層１３（電子増倍部１３Ａ）に転送されるとともに、衝突電離により増倍される。そして、期間Ｇにおいて、転送ゲート電極１９がオフ状態にされることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作が複数回行われる。また、電子の増倍動作が終わった後、電子は、増倍ゲート電極１８下の埋込み層１３（電子増倍部１３Ａ）に蓄積され、各行毎にＦＤ領域１５に電子が読み出されるように構成されている。これにより、全ての画素１に蓄積された電子のリセットと電子の蓄積の開始とを一斉に行うグローバルシャッタを行うことが可能となる。
【００２３】
第１実施形態では、上記のように、埋込み層１３（電子増倍部１３Ａ、電子蓄積部１３Ｂ）を覆うように形成された遮光部２３Ａを備えることによって、電子の増倍動作中に、埋込み層１３に光が入射するのを抑制することができるので、電子の増倍動作の期間を長くしても埋込み層１３に入射する光の影響（光電変換により新たに電子が生成されノイズとなること）を抑制することができる。これにより、短い撮像期間に蓄積された電子を長い時間かけて増倍することができるので、撮像装置の感度を高めながら、シャッタの高速化を行うことができる。
【００２４】
また、第１実施形態では、上記のように、ＦＤ領域１５を覆うように形成された配線層４４を備えることによって、ＦＤ領域１５に蓄積された電子が信号として読み出されるまでの間に、ＦＤ領域１５に光が入射するのを抑制することができるので、ノイズの発生を抑制することができる。
【００２５】
また、第１実施形態では、上記のように、遮光部２３Ａを配線層４４を形成する配線層よりも下層の配線層により形成することによって、たとえば上層の配線層で形成された遮光部２３Ｂおよび２３Ｃ（図６参照）のように、マイクロレンズ４５から入射される光を部分的に遮るのを抑制することができる。なお、ＦＤ領域１５における電荷／電圧変換係数は、ＦＤ領域１５の容量値分の１に略比例する。つまり、少ない電荷（電子）で大きな電圧幅を有する読み出し電圧を得る（感度を向上させる）ためには、ＦＤ領域１５の容量が小さいことが望ましい。第１実施形態では、上記のように、配線層４４（ＦＤ領域１５を遮光する遮光膜）を、配線層４４を形成する配線層よりも上層の配線層により形成することによって、配線層４４を下層の配線層で形成する場合と異なり、ＦＤ領域１５と配線層４４との間の容量が小さくなるので、少ない電荷（電子）で大きな電圧幅を有する読み出し電圧を得る（感度を向上させる）ことができる。
【００２６】
また、第１実施形態では、上記のように、遮光部２３Ａを信号線２３により構成することによって、たとえば、遮光部２３Ａを構成する配線と、転送ゲート電極１７に電圧を印加するための信号線とを別個に設ける場合と異なり、信号線２３と遮光部２３Ａとを兼用することができるので、ＣＭＯＳイメージセンサの構成を簡略化することができる。
【００２７】
また、第１実施形態では、上記のように、遮光部２３Ａを平面的に見てＰＤ部１４に隣接するように設けられる信号線２３により構成することによって、電子の転送および増倍動作においては、信号線２３は、ＰＤ部１４から電子増倍部１３Ａに電子を転送させるために１回オン状態の信号を印加するだけであるので、その他の信号線３６〜３９のようにオン状態とオフ状態とを複数回繰り返す信号線と異なり、遮光部２３Ａと遮光部２３Ａ下の増倍ゲート電極１８等と間の寄生容量が変化するのを抑制することができる。
【００２８】
また、第１実施形態では、上記のように、信号線２３、３６〜３９のうち、信号線２３以外の信号線３６〜３９を配線層４４が覆うように構成することによって、配線層４４が全ての信号線２３、３６〜３９を覆う場合と異なり、配線層４４の開口部４４Ａを大きくすることができるので、ＰＤ部１４に入射する光量を大きくすることができる。
【００２９】
（第２実施形態）
図１０および図１１は、本発明の第２実施形態による画素の平面図である。この第２実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、接地電位（ＧＮＤ）を供給する配線４８により遮光部４８Ａが形成されている。
【００３０】
第２実施形態によるＣＭＯＳイメージセンサでは、図１０に示すように、接地電位（ＧＮＤ）を供給する配線４８は、平面的に見て、ＦＤ領域１５側（矢印Ｘ方向側）に突出するように形成される遮光部４８Ａを有しており、この遮光部４８Ａは、上記第１実施形態の遮光部２３Ａ（図２および図４参照）と同様に、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の上方を覆うように形成されている。なお、遮光部４８Ａは、本発明の「第１遮光膜」の一例である。そして、転送ゲート電極１７Ａは、上記第１実施形態と異なりＬ字形状（図１１参照）に形成されており、コンタクト部４９、パッド層５０およびコンタクト部５１を介して信号線５２と電気的に接続されている。なお、信号線５２は、上記第１実施形態における信号線２３と同様の信号が伝達されるように構成されている。第２実施形態のその他の構成は、上記第１実施形態と同様である。また、第２実施形態の動作は、上記第１実施形態と同様である。
【００３１】
第２実施形態の効果は、上記第１実施形態と同様である。
【００３２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３３】
たとえば、上記第１および第２実施形態では、撮像装置の一例として各画素１において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素１において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００３４】
また、上記第１および第２実施形態では、ＰＤ部１４とＦＤ領域１５との間に、転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の５つの電極を設ける例を示したが、本発明はこれに限らず、ＰＤ部１４とＦＤ領域１５との間の電極を、３つの電極または４つの電極によって構成してもよい。
【００３５】
また、上記第１および第２実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１１の表面に埋込み層１３、ＰＤ部１４およびＦＤ領域１５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に埋込み層１３、ＰＤ部１４およびＦＤ領域１５を形成するようにしてもよい。
【００３６】
また、上記第１および第２実施形態では、信号電荷として電子を用いる例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いてもよい。
【００３７】
また、上記第１および第２実施形態では、遮光部２３Ａ（４８Ａ）が転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の上方を覆うように形成される例を示したが、本発明はこれに限らず、遮光部２３Ａ（４８Ａ）が転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１のうち、電子の増倍動作に関与する電極の上方のみを覆うようにしてもよい。
【００３８】
また、上記第１実施形態では、遮光部２３Ａは、平面的に見て、ＰＤ部１４に隣接する信号線２３によって構成されている例を示したが、本発明はこれに限らず、遮光部２３Ａを信号線２３以外の信号線によって構成してもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の第１実施形態による画素の平面図である。
【図３】本発明の第１実施形態による遮光部の平面図である。
【図４】図２の２００−２００線に沿った断面図である。
【図５】図２の２１０−２１０線に沿った断面図である。
【図６】本発明の第１実施形態による遮光部と入射光との関係を示す図である。
【図７】本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作を説明するためのポテンシャル図である。
【図９】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。
【図１０】本発明の第２実施形態による画素の平面図である。
【図１１】本発明の第２実施形態による画素の平面図である。
【符号の説明】
【００４０】
１４  フォトダイオード部（ＰＤ部）（光電変換部）
１３Ａ  電子増倍部（電荷増加部）
１５  フローティングディフュージョン領域（ＦＤ領域）（電圧変換部）
２３  信号線（第１信号線）
２３Ａ、４８Ａ  遮光部（第１遮光膜）
３６、３７、３８、３９  信号線
４４  配線層（第２遮光膜）
【図１】
2010021348.tif 000003
【図２】
2010021348.tif 000004
【図３】
2010021348.tif 000005
【図４】
2010021348.tif 000006
【図５】
2010021348.tif 000007
【図６】
2010021348.tif 000008
【図７】
2010021348.tif 000009
【図８】
2010021348.tif 000010
【図９】
2010021348.tif 000011
【図１０】
2010021348.tif 000012
【図１１】
2010021348.tif 000013