(57)【要約】【課題】マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。【解決手段】この半導体集積回路は、マスクＲＯＭを内蔵した半導体集積回路であって、該マスクＲＯＭが、第１の方向において隣接する２つのＮチャネルトランジスタのソースが共通化され、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されているようにした複数のメモリセルと、各々のポリシリコンが第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成すると共に、所定の位置において第１の方向及び第１の方向と反対の方向に凸部を有するようにした複数のワード線とを具備する。【選択図】図３
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【特許請求の範囲】
【請求項１】
マスクＲＯＭ（リードオンリーメモリ）を内蔵した半導体集積回路であって、前記マスクＲＯＭが、
半導体基板内に形成された不純物拡散領域を有する複数のＮチャネルトランジスタをそれぞれ含む複数のメモリセルであって、第１の方向において隣接する２つのＮチャネルトランジスタのソースが共通化され、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されている、前記複数のメモリセルと、
前記半導体基板上に絶縁膜を介して形成された複数のポリシリコンをそれぞれ含む複数のワード線であって、各々のポリシリコンが、第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成すると共に、所定の位置において第１の方向及び第１の方向と反対の方向に凸部を有する、前記複数のワード線と、
を具備する、半導体集積回路。
【請求項２】
前記各々のポリシリコンが、第２の方向に並んだ１行の両端のメモリセルに隣接する領域において、第１の方向及び第１の方向と反対の方向に凸部を有する、請求項１記載の半導体集積回路。
【請求項３】
前記マスクＲＯＭが、第２の方向に並んだ１行の両端のメモリセルに隣接する領域における前記各々のポリシリコンの凸部の外側に設けられたダミーセルをさらに具備する、請求項２記載の半導体集積回路。
【請求項４】
前記各々のポリシリコンが、前記ダミーセルの不純物拡散領域の外側に延在している、請求項３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、マスクＲＯＭ（リードオンリーメモリ）を内蔵した半導体集積回路に関し、特に、半導体集積回路におけるマスクＲＯＭのレイアウトに関する。
【背景技術】
【０００２】
マスクＲＯＭのメモリセルアレイに含まれている各々のメモリセルは、１つのトランジスタ（以下においては、ＮチャネルＭＯＳトランジスタとする）によって構成されており、各トランジスタのゲートにはワード線が接続され、各トランジスタのソースには電源電位ＶＳＳ（一般的には、接地電位）が接続される。例えば、各トランジスタのドレインをビット線に接続するか否かによって、データ「１」又は「０」が格納される。
【０００３】
図７は、従来のマスクＲＯＭのレイアウトを示す図である。図７においては、半導体基板内に形成され、各トランジスタのソース及びドレインとなる不純物拡散領域３１と、半導体基板上に絶縁膜を介して形成され、ワード線の一部及び各トランジスタのゲートとなるポリシリコン３２と、不純物拡散領域３１又はポリシリコン３２とメタル配線層とを接続するためのコンタクト３３〜３５と、電源電位ＶＳＳとなる不純物拡散領域と半導体基板とを接続するためのタップ３６とが示されている。
【０００４】
例えば、トランジスタＱＮ２１のドレインには、ビット線コンタクト３３が接続されており、トランジスタＱＮ２２のドレインには、ビット線コンタクト３４が接続されている。各ビット線は、メタル配線層において、第１の方向（図中のＹ軸方向）に形成される。また、第１の方向に隣接する２つのトランジスタＱＮ２１及びＱＮ２２のソースが共通化されており、さらに、第１の方向と直交する第２の方向（図中のＸ軸方向）に隣接する複数のトランジスタのソースが、連続して共通化されている。それらのトランジスタのソースは、タップ３６上に形成されたコンタクトを介して、電源電位ＶＳＳを供給するメタル配線に接続される。
【０００５】
このマスクＲＯＭにおいては、第２の方向において、８ビット分のメモリセル毎にポリシリコン３２が分離されており、ポリシリコン３２とメタル配線層におけるワード線とを接続するためのワード線コンタクト３５が、８ビット分のメモリセル毎に配置されている。そのために、隣接する２つのメモリセル間の間隔が広くなるので、それによって生じるスペースを利用して、半導体基板の電位を固定するためのタップ３６が設けられている。しかしながら、そのような配置によれば、メモリセルアレイのレイアウト面積が増加してしまう。
【０００６】
ところで、ステッパを用いてフォトマスクからウエハにパターンを転写する際に、パターンが疎になっている領域（疎部）とパターンが密集している領域（密部）とが混在していると、精度良くパターンを転写することができないという問題が生じている。これは、紫外線や電子線等の露光光の波長とパターン密度との関係によって生じる光近接効果に起因するものである。
【０００７】
光近接効果とは、露光光の干渉やフォトマスク等の被照射材料における後方散乱によって、近接した透過光の光強度分布が歪んでしまい、疎部と密部との間においてパターンの寸法差が生じたり、パターン端部の形状が歪む現象のことをいう。光近接効果により、パターンの線幅が、疎部においては密部におけるよりも細くなる傾向がある。疎部と密部とにおける線幅の差は、デザインルールの微細化に伴ってますます顕著になっている。
【０００８】
図８は、従来のマスクＲＯＭのレイアウトの一部を拡大して示す図である。図８の（ａ）においては、不純物拡散領域３１及びポリシリコン３２が示されている。不純物拡散領域３１のパターンには、パターンが疎になっている領域（疎部）と、パターンが密集している領域（密部）との両方が含まれている。その結果、理想的には、図８の（ａ）に示すような不純物拡散領域３１が形成されるはずであるが、実際には、光近接効果によって、図８の（ｂ）に示すような不純物拡散領域３１ａが形成されてしまう。
【０００９】
即ち、従来のマスクＲＯＭのレイアウトにおいては、第２の方向に隣接する複数のトランジスタのソースを共通としているので、半導体集積回路の製造プロセスにおける光近接効果によって不純物拡散領域の形状が丸まり、ゲート幅が大きくなって、トランジスタのリーク電流が増加する。
【００１０】
また、不純物拡散領域とポリシリコンとが併走して設けられているので、マスクずれによって両者の領域が重なるとポリシリコンの下側に不純物がドープされなくなり、第２の方向に隣接する複数のトランジスタのソースを連結して電源電位ＶＳＳを供給する不純物拡散領域の抵抗値が高くなって、不純物拡散領域とポリシリコンとの間の容量との間で時定数を持ち、読み出し動作の高速化が妨げられてしまう。
【００１１】
関連する技術として、特許文献１には、ビット線間のカップリング容量を低減して誤動作を削減することを目的とする半導体記憶装置が開示されている。この半導体記憶装置は、マトリクス状に配列された複数のメモリセルと、それぞれ縦方向に配列されたメモリセルに沿って延びる複数のビット線とを有して構成され、各ビット線が上層の配線部と下層の配線部とを有し、隣接するビット線間では互いに隣接する部位において異なる層の配線部が配置されることを特徴とする。
【００１２】
しかしながら、特許文献１においては、図７及び図８に示すのと同様に、横方向（図７及び図８におけるＸ軸方向）に隣接する複数のメモリセルのトランジスタのソースが共通とされているので、上記と同じ問題が発生する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−５７２２７号公報（第３頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、上記の点に鑑み、本発明は、マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減することを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、マスクＲＯＭを内蔵した半導体集積回路であって、該マスクＲＯＭが、（ｉ）半導体基板内に形成された不純物拡散領域を有する複数のＮチャネルトランジスタをそれぞれ含む複数のメモリセルであって、第１の方向において隣接する２つのＮチャネルトランジスタのソースが共通化され、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されている、複数のメモリセルと、（ii）半導体基板上に絶縁膜を介して形成された複数のポリシリコンをそれぞれ含む複数のワード線であって、各々のポリシリコンが、第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成すると共に、所定の位置において第１の方向及び第１の方向と反対の方向に凸部を有する、複数のワード線とを具備する。
【００１６】
ここで、各々のポリシリコンが、第２の方向に並んだ１行の両端のメモリセルに隣接する領域において、第１の方向及び第１の方向と反対の方向に凸部を有するようにしても良い。また、マスクＲＯＭが、第２の方向に並んだ１行の両端のメモリセルに隣接する領域における各々のポリシリコンの凸部の外側に設けられたダミーセルをさらに具備することが望ましい。さらに、各々のポリシリコンが、ダミーセルの不純物拡散領域の外側に延在していることが望ましい。
【発明の効果】
【００１７】
本発明の１つの観点によれば、第２の方向において隣接する複数のＮチャネルトランジスタのソースを分離すると共に、第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成するように各々のポリシリコンを形成することにより、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態におけるマスクＲＯＭのメモリセルアレイを示す回路図。
【図２】本発明の一実施形態におけるマスクＲＯＭの行デコーダの構成を示す回路図。
【図３】本発明の一実施形態におけるマスクＲＯＭのレイアウトを示す図。
【図４】本発明の一実施形態におけるマスクＲＯＭのレイアウトを示す図。
【図５】マスクＲＯＭのレイアウトの一部を拡大して示す図。
【図６】マスクＲＯＭの第１メタル配線層のレイアウトの一部を拡大して示す図。
【図７】従来のマスクＲＯＭのレイアウトを示す図。
【図８】従来のマスクＲＯＭのレイアウトの一部を拡大して示す図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクＲＯＭのメモリセルアレイの構成を示す回路図である。図１においては、８行×８列のメモリセルと、８本のワード線ＷＬ０〜ＷＬ７と、８本のビット線ＢＬ０〜ＢＬ７とが示されている。
【００２０】
各メモリセルは、１つのＮチャネルＭＯＳトランジスタを含んでいる。各トランジスタのゲートにはワード線が接続され、各トランジスタのソースには電源電位ＶＳＳ（一般的には、接地電位）が接続される。ここで、各トランジスタのドレインをビット線に接続するか否かによって、データ「１」又は「０」が格納される。あるいは、各トランジスタの不純物拡散領域に不純物をドープするか否かによって、データ「１」又は「０」を格納するようにしても良い。
【００２１】
本実施形態においては、複数の層間絶縁膜をそれぞれ介して形成される複数のメタル配線層間において、メモリセルのトランジスタのドレインをビット線に接続するために層間絶縁膜にビアホールを形成するか否かによって、データ「１」又は「０」が格納される。ビアホールには、下層の配線パターンと上層の配線パターンとを接続するためのコンタクトが形成される。
【００２２】
様々なデータを格納する機種を短期間で製造するためには、なるべく上層においてビアホールの形成を変更することが望ましい。例えば、４層の層間絶縁膜をそれぞれ介して４層のメタル配線層を形成する場合には、第３層目のメタル配線層の配線パターンと第４層目のメタル配線層の配線パターンとを接続するために第４層目の層間絶縁膜にビアホールを形成するか否かが変更される。
【００２３】
図２は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクＲＯＭの行デコーダの構成を示す回路図である。この行デコーダは、３ビットのアドレス信号を入力する３入力のＮＡＮＤ回路１と、インバータ２及び３と、８系統の回路ブロック４とによって構成される。
【００２４】
回路ブロック４は、８ビットのアドレス信号の内の１ビットをゲートに入力するＮチャネルＭＯＳトランジスタＱＮ１及びＰチャネルＭＯＳトランジスタＱＰ１と、トランジスタＱＮ１のソース又はトランジスタＱＰ１のドレインから出力される信号を反転するインバータＩＮＶと、インバータＩＮＶの出力端子から出力される信号を反転してインバータＩＮＶの入力端子に帰還させるＰチャネルＭＯＳトランジスタＱＰ２とを含んでいる。
【００２５】
トランジスタＱＮ１のドレインはインバータ３の出力端子に接続されており、トランジスタＱＰ１のソースは電源電位ＶＤＤに接続されている。また、トランジスタＱＰ２のゲートはインバータＩＮＶの出力端子に接続されており、ソースは電源電位ＶＤＤに接続されており、ドレインはインバータＩＮＶの入力端子に接続されている。
【００２６】
ＮＡＮＤ回路１に入力される３ビットのアドレス信号の全てがハイレベルになると、インバータ３の出力信号がローレベルに活性化されて、回路ブロック４に入力される８ビットのアドレス信号に従って、ワード線ＷＬ０〜ＷＬ７のいずれかが選択される。
【００２７】
例えば、図中最上段の回路ブロック４に入力されるアドレス信号がハイレベルであるときには、トランジスタＱＮ１がオン状態となり、トランジスタＱＰ１がオフ状態となる。その結果、インバータＩＮＶの入力端子がローレベルとなり、インバータＩＮＶの出力端子（ワード線ＷＬ７）がハイレベルに活性化される。
【００２８】
なお、図中最上段の回路ブロック４に入力されるアドレス信号がローレベルであるときには、トランジスタＱＮ１がオフ状態となり、トランジスタＱＰ１がオン状態となる。その結果、インバータＩＮＶの入力端子がハイレベルとなり、インバータＩＮＶの出力端子（ワード線ＷＬ７）がローレベルに非活性化される。
【００２９】
一方、ＮＡＮＤ回路１に入力される３ビットのアドレス信号のいずれかがローレベルになると、インバータ３の出力信号がハイレベルに非活性化されて、ワード線ＷＬ０〜ＷＬ７のいずれも選択されない。
【００３０】
例えば、図中最上段の回路ブロック４に入力されるアドレス信号がハイレベルであるときには、トランジスタＱＮ１がオン状態となり、トランジスタＱＰ１がオフ状態となる。その結果、インバータＩＮＶの入力端子がハイレベルとなり、インバータＩＮＶの出力端子（ワード線ＷＬ７）がローレベルに非活性化される。
【００３１】
図３及び図４は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクＲＯＭのレイアウトを示す図である。図３は、行デコーダ側におけるマスクＲＯＭのレイアウトを示しており、図４は、行デコーダの反対側におけるマスクＲＯＭのレイアウトを示している。
【００３２】
図３においては、半導体基板内に形成され、各メモリセルを構成するＮチャネルＭＯＳトランジスタのソース及びドレインとなる不純物拡散領域１１と、半導体基板上に絶縁膜を介して形成され、ワード線の一部及び各トランジスタのゲートとなるポリシリコン１２と、ポリシリコン１２に形成されたアンカー１３と、不純物拡散領域１１又はポリシリコン１２とメタル配線層とを接続するためのコンタクト１４〜１７と、電源電位ＶＳＳとなる不純物拡散領域と半導体基板とを接続するためのタップ１８とが示されている。
【００３３】
例えば、トランジスタＱＮ１１のドレインには、ビット線コンタクト１４が接続されており、トランジスタＱＮ１２のドレインには、ビット線コンタクト１５が接続されている。各ビット線は、メタル配線層において、第１の方向（図中のＹ軸方向）に形成される。また、第１の方向に隣接する２つのトランジスタＱＮ１１及びＱＮ１２のソースが共通化されている。トランジスタＱＮ１１及びＱＮ１２の共通ソースには、メタル配線層から電源電位ＶＳＳを供給するコンタクト１６が接続されている。
【００３４】
各ワード線は、ポリシリコン１２と、メタル配線層において第１の方向と直交する第２の方向（図中のＸ軸方向）に形成された配線パターンとを含んでいる。各々のポリシリコン１２は、第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成する。また、各々のポリシリコン１２が、所定の位置において第１の方向の正の向きと不の向きとに凸部を有することにより、アンカー１３が形成されている。
【００３５】
ここで、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースは分離されている。第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されていることにより、半導体集積回路の製造プロセスにおいて、光近接効果の影響を受け難くなる。
【００３６】
図５は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクＲＯＭのレイアウトの一部を拡大して示す図である。図５の（ａ）においては、不純物拡散領域１１及びポリシリコン１２が示されている。理想的には、図５の（ａ）に示すような不純物拡散領域１１が形成されるはずであるが、実際には、光近接効果によって、図５の（ｂ）に示すような不純物拡散領域１１ａが形成されてしまう。
【００３７】
しかしながら、本実施形態におけるマスクＲＯＭのレイアウトにおいては、第２の方向に隣接する複数のトランジスタのソースが分離されているので、ゲート幅が大きくなり難く、トランジスタのリーク電流が増加しない。また、電源電位ＶＳＳの供給はメタル配線を介して行われるので、従来のマスクＲＯＭのレイアウトにおけるように、マスクずれによって、トランジスタのソースに電源電位ＶＳＳを供給する不純物拡散領域の抵抗値が高くなることもない。
【００３８】
本実施形態によれば、電源電位ＶＳＳを供給するメタル配線の抵抗値と、ポリシリコンと不純物拡散領域との間の容量との間で形成される時定数が十分小さいので、読み出し動作の高速化が妨げられることはない。従って、各々のポリシリコン１２を、第２の方向に並んだ１行のメモリセルの全てに渡って延在させることが可能となった。その結果、図３と図７とを比較すれば明らかなように、第２の方向のレイアウト寸法が短縮されている。
【００３９】
また、アンカー１３は、第２の方向に並んだ１行のメモリセルの両端に隣接する領域に少なくとも形成されることが望ましい。本実施形態においては、第２の方向において１６ビット分のメモリセル毎にアンカー１３が配置されている。所定の間隔でアンカー１３を配置することにより、半導体集積回路の製造プロセスにおいて、長い直線部を有するポリシリコン１２が倒れることを防止できる。
【００４０】
図３及び図４に示すように、アンカー１３は、トランジスタのソース側（内側）とトランジスタのドレイン側（外側）とで異なる大きさの凸部を有している。外側の凸部には、併走するメタル配線にポリシリコン１２を接続するためのコンタクト１７が形成されている。アンカー１３の形状が上下非対称となっているのは、コンタクト１７の位置を外側に寄せることにより、メタル配線層において、電源電位ＶＳＳを供給する配線とコンタクト１７との間のスペースを確保するためである。
【００４１】
図６は、本発明の一実施形態に係る半導体集積回路に内蔵されているマスクＲＯＭの第１層目のメタル配線層のレイアウトの一部を拡大して示す図である。図６には、図３に示すトランジスタＱＮ１１のドレインに接続されたコンタクト１４と、図３に示すトランジスタＱＮ１２のドレインに接続されたコンタクト１５と、図３に示すトランジスタＱＮ１１及びＱＮ１２の共通ソースに接続されたコンタクト１６と、それらの上にそれぞれ形成された配線パターン２１〜２３が示されている。
【００４２】
配線パターン２１及び２２は、第２の方向よりも第１の方向に伸びた縦長形状を有している。これは、第２の方向に隣接する２つのメモリセル間における配線間容量によるクロストークを低減するためである。一方、第１の方向において配線パターン２１及び２２が隣接するのは、電源電位ＶＳＳを供給する配線パターン２３、又は、読み出し時に同時に動作しない他の行のメモリセルの配線パターンであるので、第１の方向における配線間容量の影響は受け難い。
【００４３】
再び図３及び図４を参照すると、第２の方向に並んだ１行の両端のメモリセルに隣接する領域におけるアンカー１３の外側には、ダミーセルが設けられている。このようにダミーセルを設けることにより、半導体集積回路の製造プロセスにおいて、第２の方向に並んだ１行の両端のメモリセルの形状が変形することを防止している。
【００４４】
ダミーセルにおいては、各々のポリシリコン１２が、ダミーセルの不純物拡散領域の外側に所定の長さだけ延在している。これにより、製造プロセスにおける縮退によってポリシリコン１２の長さが減少しても、ポリシリコン１２が不純物拡散領域の外側に届くようにしている。
【００４５】
また、第２の方向において、メモリセルの行と並行して、半導体基板の電位を固定するためのタップ１８の行が形成されている。半導体基板の周囲にも複数のタップが形成されるので、メモリセル領域にタップを形成する必要性は必ずしもないが、例えば、５１２行のメモリセルの間に３行程度のタップ１８を配置することにより、半導体基板の抵抗値を大幅に下げて半導体基板の電位を安定化することができる。
【符号の説明】
【００４６】
１  ＮＡＮＤ回路、  ２、３  インバータ、  ４  回路ブロック、  １１  不純物拡散領域、  １２  ポリシリコン、  １３  アンカー、  １４〜１７  コンタクト、  １８  タップ、  ２１〜２３  配線パターン、  ＷＬ０〜ＷＬ７  ワード線、  Ｂ０〜Ｂ７  ビット線、  ＱＰ１〜ＱＰ２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ１２  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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