(57)【要約】【課題】定常状態で、電圧制御発振器から出力されるクロック信号の周波数の変動を抑えることができるＰＬＬ回路を得ることを目的とする。【解決手段】位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｐの周期時間で平均して、その矩形波信号の平均電圧値を出力する平均化器４と、その基準クロック信号ｆｒの周期毎に、平均化器４から出力される平均電圧値を読み込んで、その平均電圧値を保持する電圧ラッチ５とを設け、ＶＣＯ６が電圧ラッチ５により保持されている平均電圧値に応じた周波数ｆ0のクロック信号を出力する。【選択図】図１
2010021696.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号の周期毎に、上記基準クロック信号と比較クロック信号の位相を比較し、位相が一致していれば、高電圧レベルと低電圧レベルの時間幅が一致している矩形波信号を出力し、位相が一致していなければ、高電圧レベルと低電圧レベルの時間幅の差が位相差に比例している矩形波信号を出力する位相比較器と、上記位相比較器から出力される矩形波信号の電圧を上記基準クロック信号の周期時間で平均して、上記矩形波信号の平均電圧値を出力する平均化器と、上記基準クロック信号の周期毎に、上記平均化器から出力される平均電圧値を読み込んで、上記平均電圧値を保持する電圧ラッチと、上記電圧ラッチにより保持されている平均電圧値に応じた周波数のクロック信号を出力する電圧制御発振器と、上記電圧制御発振器から出力されるクロック信号を分周し、分周後のクロック信号を上記比較クロック信号として上記位相比較器に出力するクロック分周器とを備えたＰＬＬ回路。
【請求項２】
平均化器は、矩形波信号の平均電圧値を基準クロック信号の２周期分だけ保持してから出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
平均化器は、矩形波信号の平均電圧値を基準クロック信号の３周期分だけ保持してから出力することを特徴とする請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基準クロック信号と比較クロック信号の位相差に応じた周波数のクロック信号を発生するＰＬＬ回路に関するものである。
【背景技術】
【０００２】
従来のＰＬＬ回路は、基準クロック信号の周期毎に、その基準クロック信号と比較クロック信号の位相を比較し、位相が一致していれば、高電圧レベルと低電圧レベルの時間幅が一致している矩形波信号を出力し、位相が一致していなければ、高電圧レベルと低電圧レベルの時間幅の差が位相差に比例している矩形波信号を出力する位相比較器を実装している。
また、従来のＰＬＬ回路は、以前、必要とされてきたループフィルタを省略するため、そのループフィルタが搭載されていた部分に、位相比較回路から出力される矩形波信号の矩形波形を保持する波形整形回路を実装するようにしている（例えば、特許文献１を参照）。
【０００３】
【特許文献１】特開２００４−４０２２７号公報（第４頁〜第１０頁、図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＰＬＬ回路は以上のように構成されているので、基準クロック信号と比較クロック信号の周波数差に着目すると、定常状態で、基準クロック信号の周波数と一致している比較クロック信号の周波数は、位相比較周期での平均周波数である。このため、位相比較周期内では、比較クロック信号の周波数、即ち、電圧制御発振器から出力されるクロック信号の周波数が変動している課題があった。
また、電圧制御発振器から出力されるクロック信号の周波数が変動しているため、周波数の引込み過程を数式化することが困難であるなどの課題もあった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、定常状態で、電圧制御発振器から出力されるクロック信号の周波数の変動を抑えることができるＰＬＬ回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るＰＬＬ回路は、基準クロック信号の周期毎に、その基準クロック信号と比較クロック信号の位相を比較し、位相が一致していれば、高電圧レベルと低電圧レベルの時間幅が一致している矩形波信号を出力し、位相が一致していなければ、高電圧レベルと低電圧レベルの時間幅の差が位相差に比例している矩形波信号を出力する位相比較器と、位相比較器から出力される矩形波信号の電圧を基準クロック信号の周期時間で平均して、その矩形波信号の平均電圧値を出力する平均化器と、その基準クロック信号の周期毎に、平均化器から出力される平均電圧値を読み込んで、その平均電圧値を保持する電圧ラッチとを設け、電圧制御発振器が電圧ラッチにより保持されている平均電圧値に応じた周波数のクロック信号を出力するようにしたものである。
【発明の効果】
【０００７】
この発明によれば、基準クロック信号の周期毎に、その基準クロック信号と比較クロック信号の位相を比較し、位相が一致していれば、高電圧レベルと低電圧レベルの時間幅が一致している矩形波信号を出力し、位相が一致していなければ、高電圧レベルと低電圧レベルの時間幅の差が位相差に比例している矩形波信号を出力する位相比較器と、位相比較器から出力される矩形波信号の電圧を基準クロック信号の周期時間で平均して、その矩形波信号の平均電圧値を出力する平均化器と、その基準クロック信号の周期毎に、平均化器から出力される平均電圧値を読み込んで、その平均電圧値を保持する電圧ラッチとを設け、電圧制御発振器が電圧ラッチにより保持されている平均電圧値に応じた周波数のクロック信号を出力するように構成したので、電圧制御発振器から出力されるクロック信号の周波数の変動を抑えることができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１によるＰＬＬ回路を示す構成図であり、図において、基準クロック信号入力端子１は基準クロック信号ｆｒを入力する端子である。
サンプリング・クロック信号発振器２は基準クロック信号ｆｒの周期Ｔ毎に、サンプリング・クロック信号ｆａを発振する。
位相比較器３は基準クロック信号ｆｒの周期Ｔ毎に、その基準クロック信号ｆｒとクロック分周器８から出力された比較クロック信号ｆｐの位相を比較し、両クロック信号の位相が一致していれば、高電圧レベルＶＨと低電圧レベルＶＬの時間幅が一致している矩形波信号を出力し、両クロック信号の位相が一致していなければ、高電圧レベルＶＨと低電圧レベルＶＬの時間幅の差が位相差θに比例している矩形波信号を出力する処理を実施する。
【０００９】
平均化器４はサンプリング・クロック信号発振器２からサンプリング・クロック信号ｆａを受けると、次のサンプリング・クロック信号ｆａを受けるまでの間、位相比較器３から出力される矩形波信号の電圧の平均値を算出し、その矩形波信号の平均電圧値を出力する処理を実施する。
即ち、平均化器４は位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｒの周期時間で平均し、その矩形波信号の平均電圧値を基準クロック信号ｆｒの２周期分だけ保持してから出力する処理を実施する。
電圧ラッチ５はサンプリング・クロック信号発振器２からサンプリング・クロック信号ｆａを受けると、平均化器４から出力される平均電圧値を読み込んで、次のサンプリング・クロック信号ｆａを受けるまでの間、その平均電圧値を保持するとともに、その平均電圧値を出力する処理を実施する。
【００１０】
電圧制御発振器であるＶＣＯ６は電圧ラッチ５から出力される平均電圧値に応じた周波数ｆ0のクロック信号を出力する処理を実施する。
クロック信号出力端子７はＶＣＯ６から出力される周波数ｆ0のクロック信号を出力する端子である。
クロック分周器８はＶＣＯ６から出力される周波数ｆ0のクロック信号をＮ分周（Ｎは自然数）し、分周後のクロック信号を比較クロック信号ｆｐとして位相比較器３に出力する処理を実施する。
【００１１】
次に動作について説明する。
ただし、ＶＣＯ６については、図２に示すように、電圧−周波数特性が線形な特性を示す範囲で使用するものとする。
ＶＣＯ６から出力されるクロック信号の周波数ｆ0の変化分ｇが、ＶＣＯ６の入力電圧ｖの関数ｇ（ｖ）になるとすると、図２の特性グラフより、下記の関係が成立することが明らかである。
｜ＶＨ−Ｖｎ｜＝｜ＶＬ−Ｖｎ｜＝Ｅ（定数）
ｇ（ＶＨ−Ｖｎ）＝−ｇ（ＶＬ−Ｖｎ）＝ｄｆ、ｇ（０）＝０
ｄｆ＝Ｇ（定数）
【００１２】
したがって、ＶＣＯ６の電圧対周波数感度Ｋは、下記のようになる。
Ｋ＝Ｇ／Ｅ（定数）
ＶＣＯ６の電圧対周波数感度Ｋを用いて、ＶＣＯ６の入力電圧がＶｎ＋ｘであるときの出力周波数をｙとすると、出力周波数ｙは下記のようになる。
ｙ＝ｆ0＋ｇ（ｘ）＝ｆ0＋Ｋｘ
なお、定常状態における周波数の関係は、下記の通りである。
ｆ0＝Ｎ×ｆｒ、かつ、ｆｒ＝ｆｐ
ただし、Ｎは自然数を含む正の仮分数である。
図３はこの発明の実施の形態１によるＰＬＬ回路の位相比較器３、平均化器４及び電圧ラッチ５の基本動作を示す説明図である。
【００１３】
まず、基準クロック信号入力端子１から入力された基準クロック信号ｆｒが位相比較器３に入力される。
また、ＶＣＯ６から出力されたのち、クロック分周器８によりＮ分周されたクロック信号が比較クロック信号ｆｐとして位相比較器３に入力される。
【００１４】
位相比較器３は、基準クロック信号ｆｒの周期Ｔ毎に、その基準クロック信号ｆｒと比較クロック信号ｆｐの位相を比較する。
位相比較器３は、基準クロック信号ｆｒと比較クロック信号ｆｐの位相が一致していれば、高電圧レベルＶＨと低電圧レベルＶＬの時間幅が一致している矩形波信号を平均化器４に出力する。
一方、基準クロック信号ｆｒと比較クロック信号ｆｐの位相が一致していなければ、高電圧レベルＶＨと低電圧レベルＶＬの時間幅の差が位相差θ（＝｜基準クロック信号ｆｒの位相−比較クロック信号ｆｐの位相｜）に比例している矩形波信号を平均化器４に出力する。
【００１５】
即ち、位相比較器３は、基準クロック信号ｆｒの位相が比較クロック信号ｆｐの位相より進んでいれば、高電圧レベルＶＨの時間幅が低電圧レベルＶＬの時間幅より長くなり、かつ、高電圧レベルＶＨの時間幅と低電圧レベルＶＬの時間幅の差が位相差θに比例している矩形波信号（位相差θが大きいほど、時間幅の差が大きい矩形波信号）を平均化器４に出力する。
また、基準クロック信号ｆｒの位相が比較クロック信号ｆｐの位相より遅れていれば、高電圧レベルＶＨの時間幅が低電圧レベルＶＬの時間幅より短くなり、かつ、高電圧レベルＶＨの時間幅と低電圧レベルＶＬの時間幅の差が位相差θに比例している矩形波信号（位相差θが大きいほど、時間幅の差が大きい矩形波信号）を平均化器４に出力する。
【００１６】
ここで、高電圧レベルＶＨは基準電圧レベルＶｎより高い電位であり、低電圧レベルＶＬは基準電圧レベルＶｎより低い電位である。
また、高電圧レベルＶＨ及び低電圧レベルＶＬは、基準電圧レベルＶｎとの差の絶対値が等しく、符号が異なる電位である。
ＶＨ−Ｖｎ＝Ｅ（定数）
ＶＬ−Ｖｎ＝−Ｅ（定数）
Ｅ＞０
【００１７】
平均化器４は、サンプリング・クロック信号発振器２からサンプリング・クロック信号ｆａを受けると、次のサンプリング・クロック信号ｆａを受けるまでの間、位相比較器３から出力される矩形波信号の電圧の平均値を算出し、その矩形波信号の平均電圧値を電圧ラッチ５に出力する。
即ち、平均化器４は、位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｒの１周期分で時間平均し、その矩形波信号の平均電圧値を基準クロック信号ｆｒの２周期分だけ保持してから電圧ラッチ５に出力する。
図３の例では、平均化器４が時間平均する基準クロック信号ｆｒの１周期分は、基準クロック信号ｆｒの立下りから次の立下りまでの時間である。
【００１８】
詳細は後述するが、例えば、基準クロック信号ｆｒの１周期において、基準クロック信号ｆｒの位相が比較クロック信号ｆｐの位相より進んでおり、位相比較器３から出力される矩形波信号の高電圧レベルＶＨの時間幅が低電圧レベルＶＬの時間幅より長い場合、平均化器４から出力される矩形波信号の平均電圧値は、基準電圧レベルＶｎより高い電位になる。
一方、基準クロック信号ｆｒの１周期において、基準クロック信号ｆｒの位相が比較クロック信号ｆｐの位相より遅れており、位相比較器３から出力される矩形波信号の高電圧レベルＶＨの時間幅が低電圧レベルＶＬの時間幅より短い場合、平均化器４から出力される矩形波信号の平均電圧値は、基準電圧レベルＶｎより低い電位になる。
【００１９】
なお、基準クロック信号ｆｒの１周期において、常に、基準クロック信号ｆｒの位相と比較クロック信号ｆｐの位相が一致しており、位相比較器３から出力される矩形波信号の高電圧レベルＶＨの時間幅と低電圧レベルＶＬの時間幅が一致していれば、平均化器４から出力される矩形波信号の平均電圧値は、基準電圧レベルＶｎと等しい電位になる。
また、基準クロック信号ｆｒの１周期において、常には、基準クロック信号ｆｒの位相と比較クロック信号ｆｐの位相が一致しておらず、基準クロック信号ｆｒの位相が比較クロック信号ｆｐの位相より進んでいる時間や、基準クロック信号ｆｒの位相が比較クロック信号ｆｐの位相より遅れている時間がある場合でも、基準クロック信号ｆｒの１周期において、それらの時間の合計が一致していれば、平均化器４から出力される矩形波信号の平均電圧値は、基準電圧レベルＶｎと等しい電位になる。
【００２０】
電圧ラッチ５は、サンプリング・クロック信号発振器２からサンプリング・クロック信号ｆａを受けると、平均化器４から出力される矩形波信号の平均電圧値を読み込んで、次のサンプリング・クロック信号ｆａを受けるまでの間、その矩形波信号の平均電圧値を保持するとともに、その矩形波信号の平均電圧値をＶＣＯ６に出力する。
なお、電圧ラッチ５がサンプリング・クロック信号発振器２からサンプリング・クロック信号ｆａを受けるタイミングについても、基準クロック信号ｆｒの立下りである。
【００２１】
ＶＣＯ６は、電圧ラッチ５から矩形波信号の平均電圧値を受けると、その平均電圧値に応じた周波数ｆ0のクロック信号をクロック信号出力端子７に出力するとともに、そのクロック信号をクロック分周器８に出力する。
即ち、ＶＣＯ６は、電圧ラッチ５から出力される矩形波信号の平均電圧値が基準電圧レベルＶｎと等しい電位であれば、現在出力しているクロック信号の周波数ｆ0を変更せずに、そのクロック信号を出力する。
ＶＣＯ６は、電圧ラッチ５から出力される矩形波信号の平均電圧値が基準電圧レベルＶｎより高い電位であれば、現在出力しているクロック信号の周波数ｆ0を高める方向に変更して、周波数変更後のクロック信号を出力する。
一方、電圧ラッチ５から出力される矩形波信号の平均電圧値が基準電圧レベルＶｎより低い電位であれば、現在出力しているクロック信号の周波数ｆ0を下げる方向に変更して、周波数変更後のクロック信号を出力する。
【００２２】
クロック分周器８は、ＶＣＯ６から出力される周波数ｆ0のクロック信号を受けると、そのクロック信号をＮ分周し、分周後のクロック信号を比較クロック信号ｆｐとして位相比較器３にフィードバックする。
【００２３】
図１のＰＬＬ回路では、基準クロック信号ｆｒと比較クロック信号ｆｐの位相同期が確立すると、位相比較器３から出力される矩形波信号の高電圧レベルＶＨの時間幅と低電圧レベルＶＬの時間幅が一致するため、基準クロック信号ｆｒの１周期分の時間平均である矩形波信号の平均電圧値が基準電圧レベルＶｎと等しい電位になる。このため、電圧ラッチ５の出力も定常なＶＣＯ６の基準電圧レベルＶｎになる。
したがって、ＶＣＯ６から出力されるクロック信号の周波数ｆ0は変動が少ないものになる。
【００２４】
図１のＰＬＬ回路の基本的な動作は上記の通りであるが、ＰＬＬ回路の動作を伝達関数で記述するのではなく、基準クロック信号ｆｒの１周期分の位相調整量の数列として扱うことが可能である。
位相比較器３により比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ遅れていることが検出された場合、あるいは、比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ進んでいることが検出された場合、位相比較器３から出力される矩形波信号の波形は、例えば、図３のような波形となる。
ここで、ＶＣＯ６の基準電圧レベルＶｎの位置を基準線として、この矩形波信号の波形のＨレベル部分とＬレベル部分をみると、図２の電圧−周波数特性より、Ｈレベル部分は位相を進める要素となり、Ｌレベル部分は位相を遅らせる要素となる。
【００２５】
図４はこの発明の実施の形態１によるＰＬＬ回路の比較クロック信号ｆｐの移相処理を説明する説明図である。
位相比較器３により比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ遅れていることが検出された場合、位相比較器３から出力される矩形波信号は、例えば、図４の区間Ｔ0に示すように、基準クロック信号ｆｒの１周期分において、位相進め要素が位相遅れ要素より大きい状態になる。
位相比較器３から出力される矩形波信号は、平均化器４によって、基準クロック信号ｆｒの１周期分で時間平均値に変換される。
平均化器４により変換された時間平均値は、電圧ラッチ５によって、基準クロック信号ｆｒの２周期分保持され、図４の区間Ｔ2の期間中、制御電圧入力としてＶＣＯ６に出力される。
これにより、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例している量だけ、比較クロック信号ｆｐの位相を進ませることができる。
【００２６】
また、位相比較器３により比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ進んでいることが検出された場合、位相比較器３から出力される矩形波信号は、例えば、図４の区間Ｔ2に示すように、基準クロック信号ｆｒの１周期分において、位相進め要素が位相遅れ要素より小さい状態になる。
位相比較器３から出力される矩形波信号は、平均化器４によって、基準クロック信号ｆｒの１周期分で時間平均値に変換される。
平均化器４により変換された時間平均値は、電圧ラッチ５によって、基準クロック信号ｆｒの２周期分保持され、図４の区間Ｔ4の期間中、制御電圧入力としてＶＣＯ６に出力される。
これにより、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例している量だけ、比較クロック信号ｆｐの位相を遅らせることができる。
【００２７】
ここで、図１のＰＬＬ回路の動作を定量的に示す数式モデルは、以下のようになる。
まず、時刻ｔ＝０における基準クロック信号ｆｒと比較クロック信号ｆｐの位相差をθとすると、時刻ｔ＞０における位相差Ψ（ｔ）は、下記の式（１）で与えられる。
【数１】
2010021696.tif 000003
【００２８】
ここで、基準クロック信号ｆｒの周期をＴ（＝１／ｆ0）として、時刻ｔ＝（ｎ−１）Ｔにおける基準クロック信号ｆｒと比較クロック信号ｆｐの位相差をθn-1、時刻ｔ＝ｎＴにおける基準クロック信号ｆｒと比較クロック信号ｆｐの位相差をθnとすると、ｎＴ＜ｔ＜（ｎ＋１）Ｔの間に、ＶＣＯ６に入力される電圧Ｖ（ｔ）は、下記の式（２）のステップ関数Ｕ（ｔ）を用いると、比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相より遅れている場合（θn-1＞０）、下記の式（３）となる。
【数２】
2010021696.tif 000004
【００２９】
式（３）の電圧Ｖ（ｔ）は、下記の式（４）と同値である。
【数３】
2010021696.tif 000005
【００３０】
式（１）の位相差Ψ（ｔ）におけるｇ（ｖ）に、式（４）の電圧Ｖ（ｔ）を代入して、ｇを時間ｔの関数に変換すると、下記の式（５）のようになる。
【数４】
2010021696.tif 000006
【００３１】
式（５）は、比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相より遅れている場合（θn-1＞０）の式であるが、比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相より進んでいる場合（θn-1＜０）の式も、式（５）と全く同じになる。
したがって、ｎＴ＜Ｔ≦（ｎ＋１）Ｔにおける周波数変化量ｇ（ｔ）は、ステップ関数を用いて表現すると、（θn-1＞０）と（θn-1＜０）の何れにおいても、下記の式（６）のようになる。
【数５】
2010021696.tif 000007
【００３２】
式（６）より、ｔ＝（ｎ＋１）Ｔにおける位相差θn+1を計算することができる。
【数６】
2010021696.tif 000008
【００３３】
したがって、式（７）より、式（８）の漸化式が求められ、この漸化式が周期Ｔ毎の位相差変化を表す数式モデルとなる。
【数７】
2010021696.tif 000009
【００３４】
また、上式より求まるθn-1を用いて、式（６）のｇ（ｔ）を計算すると、周期Ｔ毎の周波数変化量も求めることができる。
なお、この数列の収束条件が、図１のＰＬＬ回路のロックアップ条件でもあり、下記の条件を満足している必要がある。
【数８】
2010021696.tif 000010
【００３５】
逆に、上記の条件を満足していれば、初期（時刻ｔ＝０）の位相差θが如何なる値であっても必ずロックアップすることを意味している。
即ち、式（８）の数式モデルを用いれば、図１のＰＬＬ回路のステップ位相入力に対する応答動作が、位相差と周波数の両方の変化を把握することができ、更に、ロックアップ時間の設計も可能となる。
【００３６】
以上で明らかなように、この実施の形態１によれば、基準クロック信号ｆｒの周期毎に、その基準クロック信号ｆｒと比較クロック信号ｆｐの位相を比較し、位相が一致していれば、高電圧レベルと低電圧レベルの時間幅が一致している矩形波信号を出力し、位相が一致していなければ、高電圧レベルと低電圧レベルの時間幅の差が位相差に比例している矩形波信号を出力する位相比較器３と、位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｐの周期時間で平均して、その矩形波信号の平均電圧値を出力する平均化器４と、その基準クロック信号ｆｒの周期毎に、平均化器４から出力される平均電圧値を読み込んで、その平均電圧値を保持する電圧ラッチ５とを設け、ＶＣＯ６が電圧ラッチ５により保持されている平均電圧値に応じた周波数ｆ0のクロック信号を出力するように構成したので、ＶＣＯ６から出力されるクロック信号の周波数ｆ0の変動を抑えることができる効果を奏する。
【００３７】
また、この実施の形態２によれば、平均化器４が、位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｒの１周期分で時間平均し、その矩形波信号の平均電圧値を基準クロック信号ｆｒの２周期分だけ保持してから電圧ラッチ５に出力するように構成したので、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例している量だけ、比較クロック信号ｆｐの位相を変えることができる効果を奏する。
【００３８】
実施の形態２．
上記実施の形態１では、平均化器４が、位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｒの１周期分で時間平均し、その矩形波信号の平均電圧値を基準クロック信号ｆｒの２周期分だけ保持してから電圧ラッチ５に出力するものについて示したが、平均化器４が、位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｒの１周期分で時間平均し、その矩形波信号の平均電圧値を基準クロック信号ｆｒの３周期分だけ保持してから電圧ラッチ５に出力するようにしてもよい。
【００３９】
図５はこの発明の実施の形態２によるＰＬＬ回路の位相比較器３、平均化器４及び電圧ラッチ５の基本動作を示す説明図である。
位相比較器３により比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ遅れていることが検出された場合、あるいは、比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ進んでいることが検出された場合、位相比較器３から出力される矩形波信号の波形は、例えば、図５のような波形となる。
ここで、ＶＣＯ６の基準電圧レベルＶｎの位置を基準線として、この矩形波信号の波形のＨレベル部分とＬレベル部分をみると、図２の電圧−周波数特性より、Ｈレベル部分は位相を進める要素となり、Ｌレベル部分は位相を遅らせる要素となる。
【００４０】
図６はこの発明の実施の形態２によるＰＬＬ回路の比較クロック信号ｆｐの移相処理を説明する説明図である。
位相比較器３により比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ遅れていることが検出された場合、位相比較器３から出力される矩形波信号は、例えば、図６の区間Ｔ0に示すように、基準クロック信号ｆｒの１周期分において、位相進め要素が位相遅れ要素より大きい状態になる。
位相比較器３から出力される矩形波信号は、平均化器４によって、基準クロック信号ｆｒの１周期分で時間平均値に変換される。
平均化器４により変換された時間平均値は、電圧ラッチ５によって、基準クロック信号ｆｒの３周期分保持され、図６の区間Ｔ3の期間中、制御電圧入力としてＶＣＯ６に出力される。
これにより、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例している量だけ、比較クロック信号ｆｐの位相を進ませることができる。
【００４１】
また、位相比較器３により比較クロック信号ｆｐの位相が基準クロック信号ｆｒの位相よりθだけ進んでいることが検出された場合、位相比較器３から出力される矩形波信号は、例えば、図６の区間Ｔ2に示すように、基準クロック信号ｆｒの１周期分において、位相進め要素が位相遅れ要素より小さい状態になる。
位相比較器３から出力される矩形波信号は、平均化器４によって、基準クロック信号ｆｒの１周期分で時間平均値に変換される。
平均化器４により変換された時間平均値は、電圧ラッチ５によって、基準クロック信号ｆｒの３周期分保持され、図６の区間Ｔ5の期間中、制御電圧入力としてＶＣＯ６に出力される。
これにより、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例している量だけ、比較クロック信号ｆｐの位相を遅らせることができる。
【００４２】
以上で明らかなように、この実施の形態２によれば、平均化器４が、位相比較器３から出力される矩形波信号の電圧を基準クロック信号ｆｒの１周期分で時間平均し、その矩形波信号の平均電圧値を基準クロック信号ｆｒの３周期分だけ保持してから電圧ラッチ５に出力するように構成したので、基準クロック信号ｆｒと比較クロック信号ｆｐの位相差θに比例している量だけ、比較クロック信号ｆｐの位相を変えることができる効果を奏する。
【図面の簡単な説明】
【００４３】
【図１】この発明の実施の形態１によるＰＬＬ回路を示す構成図である。
【図２】ＶＣＯ６の電圧−周波数特性を示す説明図である。
【図３】この発明の実施の形態１によるＰＬＬ回路の位相比較器３、平均化器４及び電圧ラッチ５の基本動作を示す説明図である。
【図４】この発明の実施の形態１によるＰＬＬ回路の比較クロック信号ｆｐの移相処理を説明する説明図である。
【図５】この発明の実施の形態２によるＰＬＬ回路の位相比較器３、平均化器４及び電圧ラッチ５の基本動作を示す説明図である。
【図６】この発明の実施の形態２によるＰＬＬ回路の比較クロック信号ｆｐの移相処理を説明する説明図である。
【符号の説明】
【００４４】
１  基準クロック信号入力端子、２  サンプリング・クロック信号発振器、３  位相比較器、４  平均化器、５  電圧ラッチ、６  ＶＣＯ（電圧制御発振器）、７  クロック信号出力端子、８  クロック分周器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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