(57)【要約】【課題】例えば、高い膜質を有する多結晶シリコン層を活性層とする薄膜トランジスタを製造する。【解決手段】第１膜（２１１）の上面（２１１ｔ）と、上面（２１１ｔ）に交差する第１膜（２１１）の側面（２１１ｓ）とによって構成された角部（２１２）をなくすように、第１膜（２１１）にスライスエッチング処理を施し、第１膜（２１１）から第２膜（２２０）を形成する。即ち、第２膜（２２０）の角部（２２２）の断面形状は、第１膜（２１１）の角部（２１２）に比べて、角が取れているように、或いは曲線で構成されるように形成されている。尚、スライスエッチング処理とは、第１膜（２１１）上から第１膜（２１１）にエッチング液を接触させることによって、通常のウェットエッチング法及びドライエッチング法に比べて、緩やかに、言い換えれば、マイルドに第１膜（２１１）をエッチング処理することをいう。【選択図】図１
2010129734.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１膜を形成する第１工程と、
前記第１膜の上面と、前記上面に交差する前記第１膜の側面とによって構成された角部をなくすように、前記第１膜にスライスエッチング処理を施し、前記第１膜から第２膜を形成する第２工程と、
前記第２膜を覆うように、前記第２膜上にアモルファス半導体層を形成する第３工程と、
前記アモルファス半導体層上から前記アモルファス半導体層にレーザ光を照射し、前記アモルファス半導体層から多結晶半導体層を形成する第４工程と
を備えたことを特徴とする半導体素子の製造方法。
【請求項２】
前記アモルファス半導体層の膜厚は、前記第２膜の膜厚より薄いこと
を特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２膜の上面と、前記第２膜の上面に交差する前記第２膜の側面とによって構成された角部を、前記基板の基板面に交差する法線を含む平面によって切った断面は、前記基板から前記基板の上方に向かう向きに沿って突出した凸形状を有する曲線部を含んでおり、
前記平面によって前記第２膜の側面の裾部を切った断面は、前記向きと逆向きに沿って窪んだ凹形状を有する曲線部を含んでいること
を特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記第２工程において、前記第２膜の上面及び前記第２膜の側面が相互に交差する角度が１７０°以上、且つ１８０°以下になるように、前記第１膜に前記スライスエッチング処理を施すこと
を特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項５】
基板上の表示領域に、遮光性を有する第１遮光膜を形成する第１工程と、
前記第１遮光膜の上面と、前記上面に交差する前記第１遮光膜の側面とによって構成された角部をなくすように、前記第１遮光膜にスライスエッチング処理を施し、前記第１遮光膜から第２遮光膜を形成する第２工程と、
前記第２遮光膜を覆うように、前記第２の遮光膜上にアモルファス半導体層を形成する第３工程と、
前記アモルファス半導体層上から前記アモルファス半導体層にレーザ光を照射し、前記アモルファス半導体層から多結晶半導体層を形成することによって、画素スイッチング用素子として動作する薄膜トランジスタの活性層を形成する第４工程と
を備えたことを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、液晶装置等の電気光学装置に搭載された薄膜トランジスタ等の半導体素子を製造するための半導体素子の製造方法、及びそのような半導体素子の製造方法を応用した電気光学装置の製造方法の技術分野に関する。
【背景技術】
【０００２】
この種の電気光学装置の一例である液晶装置を製造するための液晶装置の製造方法として、基板上の段差を低減しつつ、基板上に形成すべき各種要素を順次形成する技術が開示されている（例えば、特許文献１乃至５参照。）。
【０００３】
【特許文献１】特開平８−２７１９２３号公報
【特許文献２】特開平９−６８７２７２号公報
【特許文献３】特開平９−２６３９７４号公報
【特許文献４】特開平１１−１８３９３４号公報
【特許文献５】特開２０００−１０１２４号公報
【特許文献６】特開２００４−２５８６７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、液晶装置等の電気光学装置を製造する際に、遮光膜上に当該遮光膜に重なるようにアモルファスシリコン層等のアモルファス半導体層を形成した後、当該アモルファスシリコン層から多結晶シリコン層を形成した場合、多結晶シリコン層の膜質を高めることが困難になる技術的に問題点が生じる。より具体的には、例えば、アモルファスシリコン層にレーザ光を照射することによってアモルファスシリコン層から多結晶シリコン層を形成する際に、遮光膜のエッジ部の形状に応じて生じたアモルファスシリコン層中の段差にレーザ光が集中してしまい、アモルファスシリコン層が部分的にアブレーションされてしまう。アモルファスシリコン層が部分的にアブレーションされてしまうと、仮にレーザ光の照射によって多結晶シリコン層が形成されたとしても、多結晶シリコン層が部分的に切断、或いは電気的な導通がとれない状態に形成されていることになる。したがって、例えば、レーザ光の照射によって形成された多結晶シリコン層等の多結晶半導体層を活性層とする画素スイッチング用ＴＦＴの素子特性を高めることが困難になる問題点が生じる。
【０００５】
尚、このような問題点は、液晶装置等の電気光学装置に搭載される画素スイッチング用ＴＦＴを形成する際に生じるだけでなく、部分的に段差が形成されたアモルファス半導体層にレーザ光を照射することによって多結晶半導体層を形成する工程を含む半導体素子の製造方法で一般的に生じる問題点である。
【０００６】
よって、本発明は上記問題点等に鑑みてなされたものであり、例えば、高い膜質を有する多結晶半導体層を有するＴＦＴ等の半導体素子を製造することが可能な半導体素子の製造方法、及びそのような半導体素子の製造方法を応用した電気光学装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子の製造方法は上記課題を解決するために、基板上に第１膜を形成する第１工程と、前記第１膜の上面と、前記上面に交差する前記第１膜の側面とによって構成された角部をなくすように、前記第１膜にスライスエッチング処理を施し、前記第１膜から第２膜を形成する第２工程と、前記第２膜を覆うように、前記第２膜上にアモルファス半導体層を形成する第３工程と、前記アモルファス半導体層上から前記アモルファス半導体層にレーザ光を照射し、前記アモルファス半導体層から多結晶半導体層を形成する第４工程とを備える。
【０００８】
本発明に係る半導体素子の製造方法によれば、第１工程において、基板上に、スパッタ法、ＣＶＤ法或いはＰＶＤ法等の汎用の膜形成方法、及びフォトリソグラフィ法等の汎用のパターニング法を用いて第１膜を形成する。第１膜は、基板上に形成されるべき回路の構成要素となり得る配線等の導電部を構成してもよいし、後述する多結晶半導体層をその下側から遮光する遮光膜として形成されていてもよい。
【０００９】
第２工程では、前記第１膜の上面と、前記上面に交差する前記第１膜の側面とによって構成された角部をなくすように、前記第１膜にスライスエッチング処理を施し、前記第１膜から第２膜を形成する。ここで、スライスエッチング処理とは、第１膜上から第１膜にエッチング液を接触させることによって、通常のウェットエッチング法及びドライエッチング法に比べて、緩やかに、言い換えれば、マイルドに第１膜をエッチング処理することをいう。第２工程では、前記第１膜の上面と、前記上面に交差する前記第１膜の側面とによって構成された角部をなくすように、第１膜にスライスエッチング処理を施すことによって、第１膜に比べて角部がとれた第２膜を形成する。
【００１０】
尚、本発明において、「角部をなくす」とは、第１膜の上面及び側面が相互になす角度が大きくなるように、言い換えれば、上面及び側面相互の境界が平坦な面に近づくように上面及び側面が相互に繋がることをいうだけでなく、角部の表面が曲面で構成されることをも含む広い概念をいう。
【００１１】
第３工程では、前記第２膜を覆うように、前記第２膜上にアモルファスシリコン層等のアモルファス半導体層をＣＶＤ法等の汎用の膜形成法を用いて形成する。ここで、第２膜上にアモルファス半導体層が形成されているため、第１膜上にアモルファス半導体層を形成する場合に比べて、アモルファス半導体層中に形成される段差を低減することが可能である。
【００１２】
第４工程では、前記アモルファス半導体層上から前記アモルファス半導体層にレーザ光を照射し、前記前記アモルファス半導体層から多結晶半導体層を形成する。本発明に係る半導体素子の製造方法によれば、第３工程において、第１膜の角部に起因してアモルファス半導体層に生じ得る段差が低減されているため、段差にレーザ光が集中することによって生じ得るアブレーションを低減でき、多結晶半導体層が切断されたり、或いは電気的な導通がとれない状態に形成されたりすることを低減でき、良質の多結晶半導体層を形成できる。その後、形成すべき半導体素子のうち多結晶半導体層を除く部分をその設計に応じて順次形成することによって半導体素子を形成する。
【００１３】
したがって、本発明に係る半導体素子の製造方法によれば、第１膜上に半導体素子を形成する場合に比べて多結晶半導体層の膜質を高めることができるため、素子特性が高められたＴＦＴ等の半導体素子を製造可能である。
【００１４】
本発明に係る半導体素子の製造方法の一の態様では、前記アモルファス半導体層の膜厚は、前記第２膜の膜厚より薄くてもよい。
【００１５】
この態様によれば、アモルファス半導体層の膜厚が、第２膜の膜厚以上である場合に比べて、段差を低減する効果がより有効に発揮される。
【００１６】
本発明に係る半導体素子の製造方法の他の態様では、前記第２膜の上面と、前記第２膜の上面に交差する前記第２膜の側面とによって構成された角部を、前記基板の基板面に交差する法線を含む平面によって切った断面は、前記基板から前記基板の上方に向かう向きに沿って突出した凸形状を有する曲線部を含んでおり、前記平面によって前記第２膜の側面の裾部を切った断面は、前記向きと逆向きに沿って窪んだ凹形状を有する曲線部を含んでいてもよい。
【００１７】
この態様によれば、角部及び裾部の夫々が曲線部を含んでいるため、ＣＶＤ法等の汎用の膜形成法を用いた場合でも、上面及び側面の夫々の全体に渡って連続的にアモルファス半導体層を形成し易くなる。
【００１８】
本発明に係る半導体素子の製造方法の他の態様では、前記第２工程において、前記第２膜の上面及び前記第２膜の側面が相互に交差する角度が１７０°以上、且つ１８０°以下になるように、前記第１膜に前記スライスエッチング処理を施してもよい。
【００１９】
この態様によれば、第２膜全体を覆い、且つアブレーションを生じさせない平坦なアモルファス半導体層を第２膜上に形成できる。
【００２０】
本発明に係る電気光学装置の製造方法は上記課題を解決するために、基板上の表示領域に、遮光性を有する第１遮光膜を形成する第１工程と、前記第１遮光膜の上面と、前記上面に交差する前記第１遮光膜の側面とによって構成された角部をなくすように、前記第１遮光膜にスライスエッチング処理を施し、前記第１遮光膜から第２遮光膜を形成する第２工程と、前記第２遮光膜を覆うように、前記第２遮光膜上にアモルファス半導体層を形成する第３工程と、前記アモルファス半導体層上から前記アモルファス半導体層にレーザ光を照射し、前記アモルファス半導体層から多結晶半導体層を形成することによって、画素スイッチング用素子として動作する薄膜トランジスタの活性層を形成する第４工程とを備える。
【００２１】
本発明に係る電気光学装置の製造方法によれば、第１工程において、基板上の表示領域に、遮光性を有する第１遮光膜をスパッタ法、ＣＶＤ法或いはＰＶＤ法等の汎用の膜形成方法、及びフォトリソグラフィ法等の汎用のパターニング法を用いて形成する。表示領域とは、基板上にマトリクス状に配列された複数の画素領域から構成される領域であり、画素領域の夫々に対応して画素電極が設けられる。
【００２２】
第２工程では、前記第１遮光膜の上面と、前記上面に交差する前記第１遮光膜の側面とによって構成された角部をなくすように、前記第１遮光膜にスライスエッチング処理を施し、前記第１遮光膜から第２遮光膜を形成する。ここで、スライスエッチング処理とは、上述の半導体素子の製造方法における意味と同様に、第１遮光膜上から第１遮光膜にエッチング液を接触させることによって、通常のウェットエッチング法及びドライエッチング法に比べて、緩やかに、言い換えれば、マイルドに第１遮光膜をエッチング処理することをいう。第２工程では、前記第１遮光膜の上面と、前記上面に交差する前記第１遮光膜の側面とによって構成された角部をなくすように、第１遮光膜にスライスエッチング処理を施すことによって、第１遮光膜に比べて角部がとれた第２膜を形成する。尚、第２遮光膜は、当該電気光学装置の動作時において、後述する多結晶半導体層をその下側から遮光する。
【００２３】
本発明において、「角部をなくす」とは、上述の半導体素子の製造方法と同様に、第１遮光膜の上面及び側面が相互になす角度が大きくなるように、言い換えれば、上面及び側面相互の境界が平坦な面に近づくように上面及び側面が相互に繋がることをいうだけでなく、角部の表面が曲面で構成されることをも含む広い概念をいう。
【００２４】
第３工程では、前記第２遮光膜を覆うように、前記第２遮光膜上にアモルファスシリコン層等のアモルファス半導体層をＣＶＤ法等の汎用の膜形成法を用いて形成する。ここで、第２遮光膜上にアモルファス半導体層が形成されているため、第１遮光膜上にアモルファス半導体層を形成する場合に比べて、アモルファス半導体層中に形成される段差を低減することが可能である。
【００２５】
第４工程では、前記アモルファス半導体層上から前記アモルファス半導体層にレーザ光を照射し、前記前記アモルファス半導体層から多結晶半導体層を形成することによって、画素スイッチング用素子として動作する薄膜トランジスタの活性層を形成する。本発明に係る電気光学装置の製造方法によれば、第３工程において、アモルファス半導体層に生じ得る段差が低減されているため、段差にレーザ光が集中することによって生じ得るアブレーションを低減でき、多結晶半導体層が切断されたり、或いは電気的な導通がとれない状態に形成されたりしまうことを低減でき、良質の多結晶半導体層を活性層とする薄膜トランジスタを形成できる。
【００２６】
したがって、本発明に係る電気光学装置の製造方法によれば、第１遮光膜上に薄膜トランジスタを形成する場合に比べて素子特性が高められたＴＦＴを形成でき、表示性能が高められた電気光学装置を製造可能である。
【００２７】
本発明のこのような作用及び他の利得は次に説明する実施形態から明らかにされる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明に係る半導体素子の製造方法、及び電気光学装置の製造方法を説明する。
【００２９】
＜１：半導体素子の製造方法＞
先ず、図１乃至図３を参照しながら、本発明に係る半導体素子の製造方法の一実施形態である薄膜トランジスタの製造方法を説明する。図１及び図２は、本実施形態に係る薄膜トランジスタの製造方法の主要な工程を順に示した工程断面図である。図３は、本実施形態に係る薄膜トランジスタの製造方法の一の工程で形成される第２膜の断面を部分的に拡大して示した部分拡大図である。
【００３０】
図１（ａ）において、ガラス基板等の基板２１０上に、スパッタ法、ＣＶＤ法或いはＰＶＤ法等の汎用の膜形成方法を用いて形成された処理前の膜２１１ａ上に、所定の平面パターンにパターニングされたレジスト膜２１５を形成し、その上から膜２１１ａにウェットエッチング処理を施し、第１膜２１１を形成する。エッチング液は、レジスト膜２１５の脇からレジスト膜２１５の下側にも入り込むため、膜２１１ａは、レジスト膜２１５より若干小さめのサイズにパターニングされる。尚、膜２１１ａをパターニングする際には、ウェットエッチング法だけでなく、ドライエッチング法を用いることも可能である。第１膜２１１は、基板２１０上に形成されるべき回路の構成要素となり得る配線等の導電部として形成されてもよいし、後述する多結晶シリコン層２３０をその下側から遮光する遮光膜として形成されていてもよい。
【００３１】
次に、図１（ｂ）において、第１膜２１１の上面２１１ｔと、上面２１１ｔに交差する第１膜２１１の側面２１１ｓとによって構成された角部２１２をなくすように、第１膜２１１にスライスエッチング処理を施し、第１膜２１１から第２膜２２０を形成する。即ち、第２膜の角部２２２の断面形状は、第１膜２１１の角部２１２に比べて、角が取れているように、或いは曲線で構成されるように形成されている。尚、スライスエッチング処理とは、第１膜２１１上から第１膜２１１にエッチング液を接触させることによって、通常のウェットエッチング法及びドライエッチング法に比べて、緩やかに、言い換えれば、マイルドに第１膜２１１をエッチング処理することをいう。このようなスライスエッチング処理は、エッチング液の組成、エッチング時間、温度等の各種エッチング条件を調整することによって可能になる。
【００３２】
ここで、図３を参照しながら、角部２２２の断面形状を詳細に説明する。
【００３３】
図３（ａ）に示すように、本実施形態では、第２膜２２０の角部２２２の上面２２０ｔ及び側面２２０ｓが相互になす角度θ２は、第１膜２１１の角部２１２の上面２１１ｔ及び側面２１１ｓが相互になす角度θ１より大きくなっている。言い換えれば、角部２２２の表面は、角部２１２の表面に比べて基板２１０の基板面に平行な平坦な面に近づけられている。
【００３４】
このような第２膜２２０を覆うように、後述するアモルファスシリコン層２３０ａを形成すれば、角部２１２に起因してアモルファスシリコン層に生じる段差を低減でき、アモルファスシリコン層２３０ａを結晶化させる際にレーザ光によって、アモルファスシリコン層２３０ａにアブレーションを生じさせることもない。尚、第２膜２２０の上面２２０ｔ及び側面２２０ｓが相互に交差する角度θ２は、１７０°以上、且つ１８０°以下であるほうがより好ましい。このような第２膜２２０によれば、その上に形成されるアモルファスシリコン層２３０ａをより平坦な形状に近づけることができ、後の工程でより一層アブレーションが生じにくくなる。
【００３５】
次に、図３（ｂ）を参照しながら、第２膜２２０のエッジ部の断面形状の変形例を説明する。
【００３６】
図３（ｂ）に示すように、第２膜２２０の上面２２０ｔと、第２膜２２０の上面２２０ｔに交差する第２膜２２０の側面２２０ｓとによって構成された角部２２２を、基板２１０の基板面に交差する法線を含む平面によって切った断面は、基板２１０から基板の上方に向かう向き、即ち図中上側に向かう向きに沿って突出した凸形状を有する曲線部２２２ｃを含んでいる。加えて、角部２２２を切る平面と同じ平面で第２膜２２０の側面２２０ｓの裾部２２３を切った断面は、図中下向きに沿って窪んだ凹形状を有する曲線部２２３ｃを含んでいる。このような第２膜２２０によれば、角部２２２及び裾部２２３の夫々が曲線部を含んでおり、且つ連続的に繋がっているため、ＣＶＤ法等の汎用の膜形成法を用いた場合でも、上面２２０ｔ及び側面２２０ｓの夫々の全体に渡って連続的に、後述するアモルファスシリコン層２３０ａを形成し易くなる。
【００３７】
再び、図１（ｃ）において、アモルファス半導体層形成工程では、第２膜２２０を覆うように、第２膜２２０上に、本発明の「アモルファス半導体層」の一例であるアモルファスシリコン層２３０ａをＣＶＤ法等の汎用の膜形成法を用いて形成する。ここで、第２膜２２０上にアモルファスシリコン層２３０ａが形成されているため、第１膜２１１上にアモルファスシリコン層２３ａを形成する場合に比べて、アモルファスシリコン層２３０ａ中に形成される段差を低減できる。
【００３８】
尚、本実施形態によれば、アモルファスシリコン層２３０ａの膜厚は、第２膜２２０の膜厚より薄いため、アモルファスシリコン層２３０ａの膜厚が第２膜２２０の膜厚以上である場合に比べて、アモルファスシリコン層２３０ａに生じ得る段差を低減する効果がより有効に発揮される。
【００３９】
次に、図２（ｄ）において、レーザ光照射工程では、アモルファスシリコン層２３０ａ上からアモルファスシリコン層２３０ａにレーザ光を照射し、アモルファスシリコン層２３０ａから、本発明の「多結晶半導体層」の一例である多結晶シリコン層２３０を形成する。この際、上述のアモルファス半導体層形成工程において、アモルファスシリコン層２３０ａに生じ得る段差が低減されているため、段差にレーザ光が集中することによって生じ得るアブレーションを低減でき、多結晶シリコン層２３０が部分的に切断されたり、或いは電気的な導通がとれない状態に形成されたりしまうことを低減でき、良質の多結晶シリコン層２３０を形成できる。
【００４０】
次に、図２（ｅ）において、上層構造形成工程では、形成すべき薄膜トランジスタ３３０のうち多結晶シリコン層２３０にチャネル領域２３０ｃ、ソース領域２３０ｓ及びドレイン領域２３０ｄを形成した後、多結晶シリコン層２３０を除く部分であるゲート絶縁膜２３２及びゲート電極３０３ａをその設計に応じて順次形成することによって薄膜トランジスタ３３０を形成する。
【００４１】
したがって、本実施形態に係る薄膜トランジスタの製造方法によれば、第１膜２１１上に薄膜トランジスタ３３０を形成する場合に比べて多結晶シリコン層２３０の膜質を高めることができ、素子特性が高められた薄膜トランジスタ３３０を製造可能である。
【００４２】
＜２：電気光学装置＞
＜２−１：電気光学装置の全体構成＞
次に、図４乃至図８を参照しながら、後述する電気光学装置の製造方法によって製造される電気光学装置の構成を説明する。図４は、本実施形態に係る電気光学装置の製造方法によって製造される電気光学装置の平面図である。図５は、図４のＶ−Ｖ´断面図である。図６は、電気光学装置の画像表示領域における回路構成を示した回路図である。図７は、画素部の構成を詳細に示した平面図であり、図８は、図７のＶＩＩＩ−ＶＩＩＩ´断面図である。本実施形態では、電気光学装置の一例として、ＴＦＴアクティブマトリクス駆動方式で駆動される駆動回路内蔵型の液晶パネル５００を挙げる。
【００４３】
図４及び図５において、液晶パネル５００では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、複数の画素が配置された画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【００４４】
シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。
【００４５】
シール材５２が配置されたシール領域の内側に並行して、本発明の「表示領域」の典型例である画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられていてもよい。
【００４６】
画像表示領域１０ａの周辺に広がる周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。この一辺に沿ったシール領域よりも内側に、サンプリング回路７が額縁遮光膜５３に覆われるようにして設けられている。走査線駆動回路１０４は、この一辺に隣接する２辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして設けられている。
【００４７】
ＴＦＴアレイ基板１０上には、対向基板２０の４つのコーナー部に対向する領域に、両基板間を上下導通材１０７で接続するための上下導通端子１０６が配置されている。これら上下導通端子１０６により、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。ＴＦＴアレイ基板１０上には、外部回接続端子１０２と、データ線駆動回路１０１、走査線駆動回路１０４、上下導通端子１０６等とを電気的に接続するための引回配線９０が形成されている。
【００４８】
図５において、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、図示しない配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３、更には最上層部分に図示しない配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００４９】
尚、図４及び図５に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等が形成されていてもよい。
【００５０】
＜２−２：電気光学装置の回路構成及び動作＞
次に、図６を参照して、液晶パネル５００の回路構成及び動作について説明する。
【００５１】
図６において、液晶パネル５００の画像表示領域１０ａを構成するマトリクス状に形成された複数の画素部には夫々、画素電極９ａと当該画素電極９ａに印加される電圧をスイッチング制御するための画素スイッチング用素子であり、且つ本発明の「薄膜トランジスタ」の一例であるＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給されても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給されてもよい。
【００５２】
ＴＦＴ３０のゲートにゲート電極３ａ２が電気的に接続されており、所定のタイミングで、走査線３ａ及びゲート電極３ａ２にパルス的に走査信号Ｇ１、Ｇ２、・・・、Ｇｍを、この順に線順次で印加するように液晶パネル５００は構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、・・・、Ｓｎが所定のタイミングで書き込まれる。
【００５３】
電気光学物質の一例としての液晶に画素電極９ａを介して書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、対向基板２０に形成された対向電極２１との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶パネル５００からは画像信号に応じたコントラストをもつ光が出射する。
【００５４】
ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極２１との間に形成される液晶容量と並列に保持容量７０が付加されている。保持容量７０は、走査線３ａに並んで設けられ、固定電位側容量電極を含むとともに定電位に固定された容量電極３００を含んでいる。
【００５５】
＜２−３：画素部の具体的な構成＞
次に、図７及び図８を参照しながら、液晶パネル５００における画素部の具体的な構成を詳細に説明する。尚、図７及び図８においては、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
【００５６】
図７及び図８において、液晶パネル５００のＴＦＴアレイ基板１０上には、Ｘ方向及びＹ方向に対してマトリクス状に複数の透明な画素電極９ａ（点線部９ａ´により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。画素電極９ａ上には、配向膜１６が形成されている。
【００５７】
多結晶シリコン層からなる半導体層１ａのうち図７中右上がりの斜線領域で示したチャネル領域１ａ´に対向するように走査線３ａが配置されている。このように、走査線３ａとデータ線６ａとが交差する個所の夫々には画素スイッチング用のＴＦＴ３０が設けられている。
【００５８】
データ線６ａは、その上面が平坦化された第２層間絶縁膜４２を下地として形成された下地膜４２ａａ上に形成されており、コンタクトホール８１を介してＴＦＴ３０の高濃度ソース領域１ｄに接続されている。データ線６ａ及びコンタクトホール８１内部は、例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ等のＡｌ（アルミニウム）含有材料、又はＡｌ単体、若しくはＡｌ層とＴｉＮ層等との多層膜からなる。データ線６ａは、ＴＦＴ３０を遮光する機能を有している。
【００５９】
蓄積容量７０は、高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部容量電極７１と、固定電位側容量電極としての上部容量電極３００の一部とが、誘電体膜７５を介して対向配置されることにより形成されている。
【００６０】
図７及び図８に示すように、上部容量電極３００は、例えば金属又は合金を含む上側遮光膜（内蔵遮光膜）としてＴＦＴ３０の上側に設けられている。上部容量電極３００は、固定電位側容量電極としても機能する。上部容量電極３００は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｐｄ（パラジウム）、Ａｌ（アルミニウム）等の金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。上部容量電極３００は、例えば導電性のポリシリコン膜と高融点金属を含む金属シリサイド膜とが積層された多層構造を持っていてもよい。
【００６１】
下部容量電極７１は、例えば導電性のポリシリコン膜や、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｄ、Ａｌ等の金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなり画素電位側容量電極として機能する。下部容量電極７１は、画素電位側容量電極としての機能の他、上側遮光膜としての上部容量電極３００とＴＦＴ３０との間に配置される、光吸収層或いは上側遮光膜の他の例としての機能を持ち、更に、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持つ。但し、下部容量電極７１も、上部容量電極３００と同様に、金属又は合金を含む単一層膜若しくは多層膜から構成されていてもよい。
【００６２】
容量電極としての下部容量電極７１と上部容量電極３００との間に配置される誘電体膜７５は、例えばＨＴＯ（High Temperature Oxide）膜、ＬＴＯ（Low Temperature Oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。
【００６３】
上部容量電極３００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延びており、定電位源と電気的に接続されて固定電位とされる。
【００６４】
ＴＦＴ３０の下側において、本発明の「第２遮光膜」の一例である下側遮光膜１１ａが、ＴＦＴアレイ基板１０上に形成されている。下側遮光膜１１ａは、平面的に見て格子状に設けられており、ＴＦＴアレイ基板１０側から装置内に入射する戻り光からＴＦＴ３０のチャネル領域１ａ´及びその周辺を遮光する。下側遮光膜１１ａは、上部容量電極３００と同様に、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｄ、Ａｌ等の金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。
【００６５】
画素電極９ａは、下部容量電極７１を中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。
【００６６】
図７及び図８に示すように、液晶パネル５００は、透明なＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。
【００６７】
ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。例えば、画素電極９ａはＩＴＯ（Indium Tin Oxide）膜などの透明導電性膜からなり、配向膜１６は、ポリイミド膜などの有機膜からなる。
【００６８】
対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。配向膜２２は、ポリイミド膜などの有機膜からなる。
【００６９】
対向基板２０には、格子状又はストライプ状の遮光膜を設けるようにしてもよい。このような構成を採ることで、上部容量電極３００として設けられた上側遮光膜と併せ、ＴＦＴアレイ基板１０側からの入射光のチャネル領域１ａ´ないしその周辺への侵入を阻止するのをより確実に阻止することができる。
【００７０】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。
【００７１】
図８において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ゲート電極３ａ２、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ´、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えて構成されている。低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅは、半導体層１ａの不純物領域を構成しており、チャネル領域１ａ´の両側にミラー対称に形成されている。
【００７２】
ゲート電極３ａ２は、ポリシリコン膜等の導電膜や、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｄ、Ａｌ等の金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等によって形成されており、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに重ならないようにゲート絶縁膜２を介してチャネル領域１ａ´上に設けられている。
【００７３】
したがって、ＴＦＴ３０では、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅとゲート電極３ａ２とのオフセットが十分に確保されている。尚、ゲート電極３ａ２の縁は、平面的に見て低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃとチャネル領域１ａ´との境界に重なっており、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃと、ゲート電極３ａ２との間に生じる寄生容量が低減されている。これにより、ＴＦＴ３０トランジスタの高速動作が可能となり、液晶パネル５００の表示性能が高められている。
【００７４】
加えて、液晶パネル５００では、ゲート電極３ａ２上にＴＦＴ３０を覆うように形成された上部容量電極３００によって、ゲート電極３ａ２のみによって遮光する場合に比べて効果的に低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを遮光できる。
【００７５】
このように、液晶パネル５００によれば、光リーク電流が低減されたＴＦＴ３０を用いて、フリッカ等の画像表示を行う際に発生する不具合を低減でき、高品位で画像を表示できる。加えて、ＴＦＴ３０は、ＬＤＤ構造を有しているため、ＴＦＴ３０の非動作時において低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに流れるオフ電流が低減され、且つＴＦＴ３０の動作時に流れるオン電流の低下が抑制されている。よって、液晶パネル５００によれば、ＬＤＤ構造の利点及び光リーク電流が殆ど流れないことを利用して高品位で画像を表示できる。
【００７６】
下側遮光膜１１ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール８１及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８３が各々開孔された第１層間絶縁膜４１が形成されている。
【００７７】
第１層間絶縁膜４１上には下部容量電極７１及び上部容量電極３００が形成されており、これらの上には、コンタクトホール８１及び８５が各々開孔された第２層間絶縁膜４２が形成されている。データ線６ａの上から第２層間絶縁膜４２の全面を覆うように、コンタクトホール８５が形成された第３層間絶縁膜４３が、例えばアクリル樹脂膜により形成されている。
【００７８】
＜３：電気光学装置の製造方法＞
次に、図９及び図１０を参照しながら、本実施形態に係る電気光学装置の製造方法を説明する。図９及び図１０は、本実施形態に係る電気光学装置の製造方法の主要な工程を順に示した工程断面図である。上述の液晶パネル５００は、以下で説明する電気光学装置の製造方法によって製造される。尚、上述の薄膜トランジスタの製造方法と共通する部分には共通の参照符号を付し、その詳細な説明を省略する。
【００７９】
図９（ａ）において、第１遮光膜形成工程では、ＴＦＴアレイ基板１０上の画像表示領域１０ａに、遮光性を有する第１遮光膜１１ａを形成する。より具体的には、遮光膜１１ａａをスパッタ法、ＣＶＤ法或いはＰＶＤ法等の汎用の膜形成方法、及びフォトリソグラフィ法等の汎用のパターニング法を用いて形成した後、レジスト膜２１５を介して遮光膜１１ａａをウェットエッチングすることによってパターニングし、第１遮光膜１１ａｂを形成する。
【００８０】
次に、図９（ｂ）において、第２遮光膜形成工程では、第１遮光膜１１ａｂの上面１１ａｂ−ｔと、上面１１ａｂ−ｔに交差する第１遮光膜１１ａｂの側面１１ａｂ−ｓとによって構成された角部１１ａｂ−１をなくすように、第１遮光膜１１ａｂにスライスエッチング処理を施し、第１遮光膜１１ａｂから下側遮光膜１１ａを形成する。
【００８１】
ここで、スライスエッチング処理とは、上述の薄膜トランジスタの製造方法における意味と同様に、第１遮光膜１１ａｂ上から第１遮光膜１１ａｂにエッチング液を接触させることによって、通常のウェットエッチング法及びドライエッチング法に比べて、緩やかに、言い換えれば、マイルドに第１遮光膜１１ａｂをエッチング処理することをいう。第２遮光膜形成工程では、第１遮光膜１１ａｂに比べて角部１１ａｂ−１がとれた下側遮光膜１１ａを形成する。より具体的には、下側遮光膜１１ａの角部１１ａ−１は、上述の薄膜トランジスタの製造方法と同様に、第１遮光膜１１ａｂの上面１１ａｂ−ｔ及び側面１１ａｂ−ｓが相互になす角度が大きくなるように、言い換えれば、下側遮光膜１１ａの上面及び側面相互の境界が平坦な面に近づくように上面及び側面が相互に繋がっていることで構成されているだけでなく、角部１１ａ−１の表面が図中上側に向かって突出した凸形状を有する曲面で構成されていてもよい。
【００８２】
次に、図９（ｃ）において、アモルファス半導体層形成工程では、下側遮光膜１１ａを覆うように、下側遮光膜１１ａ上にアモルファスシリコン層１ａａをＣＶＤ法等の汎用の膜形成法を用いて形成する。ここで、下側遮光膜１１ａ上にアモルファスシリコン層１ａａが形成されているため、第１遮光膜１１ａｂ上にアモルファスシリコン層１ａａを形成する場合に比べて、角部１１ａｂ−１に起因してアモルファスシリコン層１ａａに形成される段差を低減することが可能である。
【００８３】
次に、図１０（ｄ）において、レーザ光照射工程では、アモルファスシリコン層１ａａ上からアモルファスシリコン層１ａａにレーザ光を照射し、アモルファスシリコン層１ａａから多結晶シリコン層１ａを形成することによって、画素スイッチング用素子として動作するＴＦＴ３０の活性層を形成する。
【００８４】
次に、１０（ｅ）において、上層構造形成工程では、多結晶シリコン層１ａ中にチャネル領域１ａ´、高濃度ソース領域１ｄ、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、及び高濃度ドレイン領域１ｅを不純物打ち込みによって形成し、ゲート絶縁膜２及びゲート電極３ａ２を形成することによって、ＴＦＴ３０を形成する。その後、ＴＦＴ３０上に形成されるべき液晶パネル５００の構成要素を順次形成することによって液晶パネル５００が製造される。
【００８５】
したがって、本実施形態に係る電気光学装置の製造方法によれば、アモルファス半導体層形成工程において、アモルファスシリコン層１ａａに生じ得る段差が低減されているため、続くレーザ光照射工程において段差にレーザ光が集中することによって生じ得るアブレーションを低減でき、多結晶シリコン層１ａが切断されたり、或いは電気的な導通がとれない状態に形成されたりしまうことを低減することが可能である。このため、良質の多結晶シリコン層１ａを活性層とするＴＦＴ３０を製造できる。
【００８６】
よって、本実施形態に係る電気光学装置の製造方法によれば、第１遮光膜１ａｂ上にＴＦＴ３０を形成する場合に比べて素子特性が高められたＴＦＴ３０を形成でき、表示性能が高められた液晶パネル５００を製造可能である。
【図面の簡単な説明】
【００８７】
【図１】本実施形態に係る薄膜トランジスタの製造方法の主要な工程を順に示した工程断面図（その１）である。
【図２】本実施形態に係る薄膜トランジスタの製造方法の主要な工程を順に示した工程断面図（その２）である。
【図３】本実施形態に係る薄膜トランジスタの製造方法の一の工程で形成される第２膜の断面を部分的に拡大して示した部分拡大図である。
【図４】本実施形態に係る電気光学装置の製造方法を用いて製造される液晶パネルの平面図である。
【図５】図４のＶ−Ｖ´断面図である。
【図６】本実施形態に係る液晶パネルの画像表示領域を構成するマトリクス状に形成された複数の画素部における各種素子、配線等の等価回路である。
【図７】本実施形態に係る液晶パネルにおけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板上の相隣接する複数の画素部からなる画素群の平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ´断面図である。
【図９】本実施形態に係る電気光学装置の製造方法の主要な工程を順に示した工程断面図（その１）である。
【図１０】本実施形態に係る電気光学装置の製造方法の主要な工程を順に示した工程断面図（その２）である。
【符号の説明】
【００８８】
９ａ・・・画素電極、１０・・・ＴＦＴアレイ基板、１１ａ・・・下側遮光膜、２０・・・対向基板、３０・・・ＴＦＴ、２１２，２２２，１１ａｂ−１，１１ａ−１・・・角部、５００・・・液晶パネル
【図１】
2010129734.tif 000003
【図２】
2010129734.tif 000004
【図３】
2010129734.tif 000005
【図４】
2010129734.tif 000006
【図５】
2010129734.tif 000007
【図６】
2010129734.tif 000008
【図７】
2010129734.tif 000009
【図８】
2010129734.tif 000010
【図９】
2010129734.tif 000011
【図１０】
2010129734.tif 000012