(57)【要約】      （修正有）【課題】浮遊ゲート電極の高さを低くして制御ゲート電極の形成を容易にしつつ、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させるとともにメモリセルトランジスタ間の干渉効果を低減することが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板平面上で第２の方向に隣接する浮遊ゲート電極２間の素子分離領域上には、第１の絶縁膜３が形成されている。制御ゲート電極１は、素子分離領域上の第１の方向の幅Ｄ１が素子領域上の第１の方向の幅Ｄ２よりも広い。【選択図】図３Ｂ
2010021237.tif 000002
【特許請求の範囲】
【請求項１】
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第１の方向と直交する第２の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にＩＰＤ膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備え、
前記半導体基板平面上で前記第２の方向に隣接する前記浮遊ゲート電極間の前記素子分離領域上には、第１の絶縁膜が形成されており、
前記制御ゲート電極は、前記素子分離領域上の前記第１の方向の幅が前記素子領域上の前記第１の方向の幅よりも広い
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲート電極上であって、前記第１の方向に隣接する前記制御ゲート電極間には、第２の絶縁膜が形成されており、
前記制御ゲート電極は、前記浮遊ゲート電極の上面より高い位置における前記素子領域上の前記第１の方向の幅が前記浮遊ゲート電極の上面より低い位置における前記素子領域上の前記第１の方向の幅よりも広い
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の絶縁膜の前記第１の方向の幅が、前記浮遊ゲート電極の第１の方向の幅よりも狭い
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の絶縁膜の前記第１の方向の幅が、前記浮遊ゲート電極の第１の方向の幅よりも狭い
ことを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第１の方向と直交する第２の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にＩＰＤ膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第１の導電体膜を形成し、
前記第１の導電体膜上に絶縁膜を形成し、
前記素子分離領域に相当する領域が開口した第１のパターンをマスクとして、前記絶縁膜、前記第１の導電膜、前記ゲート絶縁膜、および前記半導体基板の上部を異方的にエッチングして、トレンチを形成し、
前記トレンチに絶縁膜を充填することにより、前記素子分離領域を構成する素子分離絶縁膜を形成し、
前記絶縁膜上および前記素子分離絶縁膜上で前記第２の方向に延びる第２のパターンをマスクとして、前記絶縁膜、前記第１の導電体膜、および前記素子分離絶縁膜を異方的にエッチングして、前記浮遊ゲート電極を形成し、
前記素子分離絶縁膜の上面のうち前記第２のパターンでマスクされていた部分を被覆する第３のパターンをマスクとして、前記素子分離絶縁膜を選択的且つ等方的にエッチングすることにより、前記素子分離絶縁膜の第１の方向の幅を狭くし、
少なくとも前記浮遊ゲート電極の表面上に前記ＩＰＤ膜を成膜し、
前記浮遊ゲート電極間および前記素子分離絶縁膜間に第２の導電体膜を充填することにより、前記第２の方向に延びる制御ゲート電極を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極と制御ゲート電極とを有する不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。このように微細化が進むと、積層ポリシリコン型の従来のメモリセルでは、以下の式（１）〜（３）で表されるように、寄生容量の効果によりカップリング比の確保が困難になってくる。
【０００３】
ここで、トンネル酸化膜の容量Ｃｏｘと膜厚ｔｏｘ、そして面積Ｓｏｘの関係は、式（１）のように表される。なお、εはトンネル酸化膜の誘電率である。  
Ｃｏｘ=εＳｏｘ／ｔｏｘ・・・（１）
また、隣接するポリシリコン間の絶縁膜（ＩＰＤ）の容量Ｃｉｐｄと絶縁膜の容量膜厚ｔｉｐｄ（ＳｉＯ２換算）、そして面積Ｓｉｐｄの関係は、式（２）のように表される。
Ｃｉｐｄ＝εＳｉｐｄ／ｔｉｐｄ・・・（２）
したがって、カップリング比Ｃｒは、式（３）のように表される。  
Ｃｒ＝Ｃｉｐｄ／（Ｃｏｘ＋Ｃｉｐｄ）・・・（３）
ここで、近年、浮遊ゲート電極（ＦＧ：Ｆｌｏａｔｉｎｇ Ｇａｔｅ）の両側に制御ゲート電極（ＣＧ：Ｃｏｎｔｒｏｌ  Ｇａｔｅ）が配置されるセル構造を有するＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照。）。このＮＡＮＤ型フラッシュメモリは、浮遊ゲートの側壁において、式（３）で表される所望のカップリング比Ｃｒを確保することができる。
【特許文献１】特許第３８５１９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第１の方向と直交する第２の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にＩＰＤ膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備え、
前記半導体基板平面上で前記第２の方向に隣接する前記浮遊ゲート電極間の前記素子分離領域上には、第１の絶縁膜が形成されており、
前記制御ゲート電極は、前記素子分離領域上の前記第１の方向の幅が前記素子領域上の前記第１の方向の幅よりも広いことを特徴とする。
【０００６】
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置の設計装置は、
素子領域と素子分離領域とが交互に形成された半導体基板の前記素子領域上にゲート絶縁膜を介して形成された浮遊ゲート電極と、前記半導体基板平面上で前記素子分離領域が延びる第１の方向と直交する第２の方向に延びて前記浮遊ゲート電極の両側に形成され、前記浮遊ゲート電極との間にＩＰＤ膜が介在する制御ゲート電極と、を有するメモリセルトランジスタを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記浮遊ゲート電極となる第１の導電体膜を形成し、
前記第１の導電体膜上に絶縁膜を形成し、
前記素子分離領域に相当する領域が開口した第１のパターンをマスクとして、前記絶縁膜、前記第１の導電膜、前記ゲート絶縁膜、および前記半導体基板の上部を異方的にエッチングして、トレンチを形成し、
前記トレンチに絶縁膜を充填することにより、前記素子分離領域を構成する素子分離絶縁膜を形成し、
前記絶縁膜上および前記素子分離絶縁膜上で前記第２の方向に延びる第２のパターンをマスクとして、前記絶縁膜、前記第１の導電体膜、および前記素子分離絶縁膜を異方的にエッチングして、前記浮遊ゲート電極を形成し、
前記素子分離絶縁膜の上面のうち前記第２のパターンでマスクされていた部分を被覆する第３のパターンをマスクとして、前記素子分離絶縁膜を選択的且つ等方的にエッチングすることにより、前記素子分離絶縁膜の第１の方向の幅を狭くし、
少なくとも前記浮遊ゲート電極の表面上に前記ＩＰＤ膜を成膜し、
前記浮遊ゲート電極間および前記素子分離絶縁膜間に第２の導電体膜を充填することにより、前記第２の方向に延びる制御ゲート電極を形成することを特徴とする。
【発明の効果】
【０００７】
本発明の不揮発性半導体記憶装置およびその製造方法によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
【発明を実施するための最良の形態】
【０００８】
（比較例）
ここで、既述のようなＮＡＮＤ型フラッシュメモリと同様の構成を有する比較例について検討する。
【０００９】
図１は、比較例であるＮＡＮＤ型フラッシュメモリ１００ａのメモリセルアレイ近傍の模式的なパターンの平面図である。また、図２Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００ａのメモリセルアレイのＸ−Ｘ方向の断面を示す図である。また、図２Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００ａのメモリセルアレイのＹ−Ｙ方向の断面を示す図である。
【００１０】
図１に示すように、比較例のＮＡＮＤ型フラッシュメモリ１００ａは、素子領域ＡＡ（Ａｃｔｉｖｅ Ａｒｅａ）上において、浮遊ゲート電極（ＦＧ）２ａの両側（素子領域ＡＡが延びる第１の方向）に、制御ゲート電極（ＣＧ）１ａがＩＰＤ（Ｉｎｔｅｒ−Ｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）膜４ａを介して対向するように位置している。なお、この第１の方向は、ビット線（図示せず）ＢＬ（Ｂｉｔ  Ｌｉｎｅ）方向に相当する。
【００１１】
そして、図２Ａに示すように、ＮＡＮＤ型フラッシュメモリ１００ａは、制御ゲート電極１ａが浮遊ゲート電極２ａの両側面と対向する関係に位置している。
【００１２】
これにより、制御ゲート電極と浮遊ゲート電極との間のカップリング比を増加させることができる。さらに、第１の方向において隣接する浮遊ゲート電極間の干渉効果が抑制できる。
【００１３】
また、図２Ｂに示すように、半導体基板７ａ上にゲート絶縁膜６ａを介して浮遊ゲート電極２ａが形成されている。そして、隣接する浮遊ゲート電極（ＦＧ）２ａ間には、酸化膜で形成された素子分離絶縁膜（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３ａが存在し、素子分離領域が形成されている。この領域には、制御ゲート電極１ａは存在していない。
【００１４】
したがって、ＮＡＮＤ型フラッシュメモリ１００ａのシュリンクされた微細な構造においては、制御ゲート電極２ａが延びる方向、すなわち、ＷＬ（Ｗｏｒｄ Ｌｉｎｅ）方向のメモリセルトランジスタ間の干渉効果の増大による閾値変動が生じ得る。これにより、セルの書き込み/消去特性不良が起こることが懸念される。
【００１５】
また、上記ＮＡＮＤ型フラッシュメモリ１００ａは、該カップリング比を増加させるために浮遊ゲート電極２ａの高さをより高くしている。さらに、浮遊ゲート電極１ａの上層には酸化膜や窒化膜５ａなどが存在する。このため、例えば、制御ゲート電極を形成するためのポリシリコンの埋め込みが困難となる。
【００１６】
そこで、本発明に係る実施形態においては、ＷＬ方向（第２の方向）における浮遊ゲート電極間の素子分離絶縁膜を第１の方向（ＢＬ方向）に掘り込む。これにより、凹凸形状のゲート領域パターンを形成する。
【００１７】
このような構成により、浮遊ゲート電極と制御ゲート電極の対向面積が増大する。このため該カップリング比が増加する。これにより、浮遊ゲート電極の高さを低くすることができ、制御ゲート電極の形成が容易になる。
【００１８】
また、このような構成により、第２の方向（ＷＬ方向）における隣接浮遊ゲート電極間にも制御ゲート電極が部分的に存在することになる。これにより、第２の方向（ＷＬ方向）のメモリセルトランジスタ間の干渉効果の抑制ができる。
【００１９】
さらに、浮遊ゲート電極上部においても制御ゲート電極を部分的に対向させれば、さらにカップリング比の増加が見込める。
【００２０】
以下、本発明に係る各実施例について図面に基づいて説明する。以下では、一例として、不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリとした場合について説明する。
【実施例１】
【００２１】
図３Ａは、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。また、図３Ｂは、図３Ａに示すＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタ部分に注目した斜視図である。なお、図３Ａにおいては、ＮＡＮＤ型フラッシュメモリ１００の浮遊ゲート電極２を切る平面を表している。
【００２２】
図３Ａ、図３Ｂに示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域では、半導体基板（例えばシリコン基板）７に、第１の向に延びる素子領域ＡＡと素子分離領域ＳＴＩとが第１の方向と直交する第２の方向に交互に形成されている。この素子領域ＡＡには、メモリセルトランジスタＭＣが複数個直列接続されてメモリセルユニットを成すように形成されている。
【００２３】
このメモリセルトランジスタＭＣは、制御ゲート電極１（ＣＧ）と、浮遊ゲート電極２（ＦＧ）と、ゲート絶縁膜６と、を有する。
【００２４】
浮遊ゲート電極２は、半導体基板７の素子領域ＡＡ上にゲート絶縁膜６を介して形成されている。
【００２５】
制御ゲート電極１は、半導体基板７平面上において第２の方向に延び、浮遊ゲート電極２の両側に形成されている。さらに、制御ゲート電極１と浮遊ゲート電極との間には、ＩＰＤ膜が介在している。
【００２６】
なお、この制御ゲート電極１の下に位置する半導体基板７（素子領域ＡＡ）中には、浮遊ゲート電極２を挟むように拡散層（図示せず）が形成されている。
【００２７】
半導体基板７の素子分離領域ＳＴＩは、素子分離絶縁膜３により構成されている。また、半導体基板７平面上で第２の方向に隣接する浮遊ゲート電極２間の素子分離領域ＳＴＩ上にも、同じ素子分離絶縁膜３が形成されている。
【００２８】
ここで、制御ゲート電極１は、素子分離領域ＳＴＩ上の第１の方向の幅Ｄ１が素子領域ＡＡ上の第１の方向の幅Ｄ２よりも広くなるように形成されている。これに合わせて、浮遊ゲート電極２間の素子分離絶縁膜３の第１の方向の幅Ｄ３は、浮遊ゲート電極２の第１の方向の幅Ｄ４よりも狭くなっている。
【００２９】
また、ＮＡＮＤ型フラッシュメモリ１００には、例えば、メモリセルトランジスタＭＣに接続された制御ゲート電極（ワード線ＷＬ）の３２本おきに２個の選択ゲートトランジスタ（図示せず）が形成されている。一方の選択ゲートトランジスタは、メモリセルトランジスタＭＣとビット線ＢＬ（図示せず）との間に設けられている。他方の選択ゲートトランジスタは、メモリセルトランジスタＭＣとソース線ＳＬ（図示せず）との間に設けられている。
【００３０】
ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。
【００３１】
図４Ａないし図４Ｃは、図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例１に係る製造方法の各工程におけるメモリセルアレイの構造を示す斜視図である。
【００３２】
先ず、半導体基板７にドーピングを行うことにより、ウェル（Ｗｅｌｌ）／チャネル（ｃｈａｎｎｅｌ）を形成する。さらに、熱酸化法を用いて、半導体基板７上に、ゲート絶縁膜（トンネル酸化膜）６となる熱酸化膜（ＳｉＯ２）を形成する。
【００３３】
その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、浮遊ゲート電極２となる導電体膜であるポリシリコンを堆積し、ゲート絶縁膜６上にポリシリコン膜２を形成する。
【００３４】
次に、ポリシリコン膜２上全面に絶縁膜である窒化膜（ＳｉＮ膜）５を堆積する。これにより、ポリシリコン膜２上に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のストッパとなるＳｉＮ膜５を形成する。
【００３５】
その後、リソグラフィ法を用いて、素子分離領域ＳＴＩに相当する領域が開口したレジスト等の第１のパターン（図示せず）をＳｉＮ膜５上に形成する。そして、この第１のパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等のドライエッチング法により、ＳｉＮ膜５、ポリシリコン膜２、ゲート絶縁膜、および半導体基板７の上部を異方的にエッチングして、トレンチ３ａを形成する(図４Ａ)。これにより、半導体基板７に素子領域ＡＡが形成される。
【００３６】
次に、トレンチ３ａに絶縁膜を充填することにより、素子分離領域ＳＴＩを構成する素子分離絶縁膜３を形成する。そして、ＳｉＮ膜５をストッパとして、ＣＭＰ法により、素子分離絶縁膜の上面を平坦化する（図４Ｂ）。
【００３７】
次に、リソグラフィ法を用いて、ＳｉＮ膜５上および素子分離絶縁膜３上で第２の方向に延びるレジスト等の第２のパターン（図示せず）を、ＳｉＮ膜５上および素子分離絶縁膜３上に形成する。この第２のパターンは、素子分離絶縁膜３上で第１の方向の幅が狭くなっている。この第２のパターンをマスクとして、ＲＩＥ法等の異方性エッチングにより、ＳｉＮ膜５、ポリシリコン膜２、および素子分離絶縁膜３を異方的にエッチングして、浮遊ゲート電極２を形成する。このとき、素子分離絶縁膜３は、素子分離絶縁膜３の第１の方向の幅Ｄ３が浮遊ゲート電極２の第１の方向の幅Ｄ４より狭くなるように、エッチングされる。この後、該第２のパターンを除去する（図４Ｃ）。
【００３８】
次に、ＣＶＤ法等により、少なくとも浮遊ゲート電極２の表面上にＩＰＤ膜４を成膜する。これにより、少なくとも、浮遊ゲート電極２と後に形成される制御ゲート電極１との間が、絶縁される。ここでは、浮遊ゲート電極２の表面上にＩＰＤ膜４を成膜するのと同時に、素子分離絶縁膜３の表面上およびＳｉＮ膜５の表面上にも、ＩＰＤ膜４を成膜する。
【００３９】
そして、ＣＶＤ法等により、浮遊ゲート電極２間および素子分離絶縁膜３間に、制御ゲート電極１となる導電体膜であるポリシリコンを充填し、ポリシリコン膜１を形成する。さらに、ＳｉＮ膜５をストッパとして、ＣＭＰ法により、ポリシリコン膜１の上面を平坦化することにより、第２の方向に延びる制御ゲート電極１を形成する。これにより、図３Ｂに示すメモリセルＭＣが完成する。
【００４０】
以上のような半導体装置の製造方法では、異方性エッチングにより、浮遊ゲート電極および素子分離絶縁膜をエッチングする。このため、第２の方向において隣接する浮遊ゲート電極間に存在する素子分離絶縁膜の第１の方向の幅を、浮遊ゲート電極の第１の方向の幅よりも、精度良く細くすることができる。
【００４１】
ここで、図５、図６は、図４Ｂに示す工程の後の工程の他の例をメモリセルアレイの構造を示す斜視図である。
【００４２】
例えば、図４Ｂに示す工程の後、図４Ｃに示す工程と同様にして、異方性エッチングにより、ゲート絶縁膜６の上面から高さｈ１まで、浮遊ゲート電極２、ＳｉＮ膜５、および素子分離絶縁膜３を、エッチングする。そして、浮遊ゲート電極２およびＳｉＮ膜５の積層構造の第１の方向の側壁および素子分離絶縁膜３の第１の方向の側壁に、例えば、ＳｉＮ膜を形成する。この状態で、再度、異方性エッチングにより、ゲート絶縁膜６の上面まで、浮遊ゲート電極２、ＳｉＮ膜５、および素子分離絶縁膜３をエッチングする。これにより、図５に示すような、例えば逆Ｔ字型形状の浮遊ゲート電極が形成することができる。その結果、浮遊ゲート電極２の第１の方向に面する側面とＩＰＤ膜４の接触面積を大きくすることができ、カップリング比を増加させることができる。
【００４３】
また、図４Ｂに示す工程の後、例えば、窒化膜または窒化膜や酸化膜を含んだ多層膜からなるマスク材８をＣＶＤ法等により堆積する。その後、図４Ｃに示す工程と同様にして、浮遊ゲート電極２、ＳｉＮ膜５、および素子分離絶縁膜３を、エッチングする（図６）。すなわち、素子分離絶縁膜３の上面がマスク材８により保護されるので、ＳｉＮ膜５と素子分離絶縁膜３のエッチング選択比を考慮する必要が無くなる。その結果、第２の方向において隣接する浮遊ゲート電極間に存在する素子分離絶縁膜の第１の方向の幅を、浮遊ゲート電極の第１の方向の幅よりも、さらに精度良く細くすることができる。その後、マスク材８を除去した後上述した工程により図３Ｂに示すメモリセルＭＣが完成する。
【００４４】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
【００４５】
なお、図１ないし図６においては、一例としてパターンは矩形に示しているが、第２方向において隣接する浮遊ゲート電極間に制御ゲート電極が部分的に配置される構造であれば、凹凸形状である必要はない（例えば、滑らかな形状でも本実施例の範囲に含まれる）。
【実施例２】
【００４６】
実施例１では、異方性エッチングにより、第２の方向（ＷＬ方向）における浮遊ゲート電極間の素子分離絶縁膜を加工した。
【００４７】
本実施例２では、等方性のウエットエッチング法あるいはケミカルドライエッチング(ＣＤＥ：Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ)法によって、第２の方向（ＷＬ方向）における浮遊ゲート電極間の素子分離絶縁膜を加工する例について説明する。
【００４８】
なお、本実施例２のＮＡＮＤ型フラッシュメモリの構成は、実施例１のＮＡＮＤ型フラッシュメモリと同様である。また、本実施例２の半導体装置の製造方法は、実施例１の図４Ｂに示す工程まで、実施例１と同様である。
【００４９】
図７Ａないし図７Ｃは、図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例２に係る製造方法の各工程におけるメモリセルアレイの構造を示す斜視図である。
【００５０】
図４Ｂに示す工程の後、リソグラフィ法を用いて、ＳｉＮ膜５上および素子分離絶縁膜３上で第２の方向に延びるレジスト等のライン状の第２のパターン（図示せず）を、ＳｉＮ膜５上および素子分離絶縁膜３上に形成する。この第２のパターンのマスク材８をマスクとして、ＲＩＥ法等の異方性エッチングにより、ＳｉＮ膜５、ポリシリコン膜２、および素子分離絶縁膜３を異方的にエッチングして、浮遊ゲート電極２を形成する（図７Ａ）。
【００５１】
次に、素子分離絶縁膜３の上面のうち該第２のパターンでマスクされていた部分を被覆するライン状の第３のパターン８を形成する。なお、この第３のパターンは、レジストや多層膜でもよい。また、この第３のパターン８は、該第２のパターンと同じものでもよい。
【００５２】
次に、マスク材８、ＳｉＮ膜５及びポリシリコン膜２をマスクとして、ウエットエッチング法により、素子分離絶縁膜３を選択的且つ等方的にエッチングすることにより、素子分離絶縁膜３の第１の方向の幅Ｄ３を狭くする（図７Ｂ）。ウエットエッチングのエッチャントには、例えば、バッファードフッ酸ＢＨＦを用いる。なお、この素子分離絶縁膜の選択的且つ等法的なエッチングには、既述のように、ＣＤＥ法を用いてもよい。
【００５３】
次に、第３のパターン８を除去することにより、実施例１の図４Ｃと同様の構成が得られる（図７Ｃ）。
【００５４】
その後は、実施例１と同様に、ＣＶＤ法等により、少なくとも浮遊ゲート電極２の表面上にＩＰＤ膜４を成膜する。これにより、少なくとも、浮遊ゲート電極２と後に形成される制御ゲート電極１との間が、絶縁される。ここでは、同時に、素子分離絶縁膜３の表面上およびＳｉＮ膜５の表面上にも、ＩＰＤ膜４を成膜する。
【００５５】
そして、ＣＶＤ法等により、浮遊ゲート電極２間および素子分離絶縁膜３間に、制御ゲート電極１となる導電体膜であるポリシリコンを充填し、ポリシリコン膜１を形成する。さらに、ＳｉＮ膜５をストッパとして、ＣＭＰ法により、ポリシリコン膜１の上面を平坦化することにより、第２の方向に延びる制御ゲート電極１を形成する。これにより、図３Ｂに示すメモリセルＭＣが完成する。
【００５６】
以上のような半導体装置の製造方法では、等方性エッチングにより素子分離絶縁膜をエッチングする。そして、該第３のパターンは、ライン状の形状を有する。このため、この実施例２の半導体装置の製造方法は、実施例１の半導体装置の製造方法において該第２のパターンの細い部分の幅がドライエッチングの製作限界を超えるような緻密な場合に、有益である。
【００５７】
なお、図６に示すように、マスク材８により第２のパターンを形成して浮遊ゲート電極２、ＳｉＮ膜５、および素子分離絶縁膜３を、エッチングし、図７Ｂに示すような素子分離絶縁膜３の等法的なエッチングを行っても良い。その結果、マスク材８を第２のパターンと第３のパターンで共通して用いることができ工程を省略することができる。
【００５８】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
【００５９】
なお、図７Ａないし図７Ｃにおいては、一例としてパターンは矩形に示しているが、第２方向において隣接する浮遊ゲート電極間に制御ゲート電極が部分的に配置される構造であれば、凹凸形状である必要はない（例えば、滑らかな形状でも本実施例の範囲に含まれる）。
【実施例３】
【００６０】
本実施例３では、浮遊ゲート電極と制御ゲート電極との間のカップリング比をさらに増加させるための構成および製造方法の例について説明する。
【００６１】
図８は、ＮＡＮＤ型フラッシュメモリの実施例３に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。また、図９は、実施例３に係るＮＡＮＤ型フラッシュメモリ２００のメモリセルトランジスタ部分に注目した斜視図である。なお、このＮＡＮＤ型フラッシュメモリ２００の平面図は、図３Ａに示すＮＡＮＤ型フラッシュメモリ１００と同様である。
【００６２】
図４Ｃに示す工程の後、該第２のパターン及び素子分離絶縁膜３をマスクとして、ウエットエッチング法により、ＳｉＮ膜５を選択的且つ等方的にエッチングする。これにより、ＳｉＮ膜５の第１の方向の幅Ｄ３を狭くする。ウエットエッチングのエッチャントには、例えば、ホット燐酸を用いる。なお、このＳｉＮ膜５の選択的且つ等法的なエッチングには、ＣＤＥ法を用いてもよい。次に、該第２のパターンを除去する（図８）。
【００６３】
また、図７Ａの工程の後、マスク材８及びポリシリコン膜２をマスクとして、素子分離絶縁膜３と、ＳｉＮ膜５を同時に等方的にウェットエッチングすることにより図８を形成することもできる。ウエットエッチングのエッチャントには、例えば、ホット燐酸を用いる。なお、ホット燐酸は酸化膜に対しても選択性を有する。
【００６４】
その後は、実施例１と同様に、ＣＶＤ法等により、少なくとも浮遊ゲート電極２の表面上にＩＰＤ膜４を成膜する。これにより、少なくとも、浮遊ゲート電極２と後に形成される制御ゲート電極１との間が、絶縁される。ここでは、浮遊ゲート電極２の表面上にＩＰＤ膜４を成膜するのと同時に、素子分離絶縁膜３の表面上およびＳｉＮ膜５の表面上にも、ＩＰＤ膜４を成膜する。
【００６５】
そして、ＣＶＤ法等により、浮遊ゲート電極２間および素子分離絶縁膜３間に、制御ゲート電極１となる導電体膜であるポリシリコンを充填し、ポリシリコン膜１を形成する。さらに、ＳｉＮ膜５をストッパとして、ＣＭＰ法により、ポリシリコン膜１の上面を平坦化することにより、第２の方向に延びる制御ゲート電極１を形成する。これにより、図９に示すメモリセルＭＣが完成する。
【００６６】
ここで、図９に示すように、ＮＡＮＤ型フラッシュメモリ２００は、浮遊ゲート電極２上であって、第１の方向に隣接する制御ゲート電極１間には、絶縁膜であるＳｉＮ膜５が形成されている。
【００６７】
そして、この制御ゲート電極１は、浮遊ゲート電極２の上面２ｂより低い位置における素子領域ＡＡ上の第１の方向の幅Ｄ６が浮遊ゲート電極２の上面２ｂより高い位置における素子領域ＡＡ上の第１の方向の幅Ｄ７よりも狭くなっている。これに合わせて、ＳｉＮ膜５の第１の方向の幅Ｄ５が、浮遊ゲート電極２の第１の方向の幅Ｄ４よりも狭くなっている。
【００６８】
なお、本実施例３のＮＡＮＤ型フラッシュメモリ１００のその他の部分の構成は、実施例１のＮＡＮＤ型フラッシュメモリと同様である。
【００６９】
このように、ＮＡＮＤ型フラッシュメモリ２００は、制御ゲート電極１が第２の方向（ＷＬ方向）において浮遊ゲート電極２と部分的に対向するだけでなく、浮遊ゲート電極２上部でも部分的に制御ゲート電極が対向する位置関係となる。これにより、制御ゲート電極１と浮遊ゲート電極２との間のカップリング比が増加する。
【００７０】
なお、本実施例３に係る不揮発性半導体記憶装置の製造方法によれば、素子分離絶縁膜３の線幅は後退させず、浮遊ゲート電極２上部のＳｉＮ膜５のみを選択的に後退させることも可能である。
【００７１】
また、本実施例３に係る不揮発性半導体記憶装置の製造方法によれば、実施例１と同様に、図５に示すような、例えば逆Ｔ字型形状等の任意の浮遊ゲート電極の形状でも形成可能である。
【００７２】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、浮遊ゲート電極と制御ゲート電極とのカップリング比を増加させることができる。
【００７３】
なお、図８、図９においては、一例としてパターンは矩形に示しているが、第２方向において隣接する浮遊ゲート電極間に制御ゲート電極が部分的に配置される構造であれば、凹凸形状である必要はない（例えば、滑らかな形状でも本実施例の範囲に含まれる）。
【図面の簡単な説明】
【００７４】
【図１】比較例であるＮＡＮＤ型フラッシュメモリ１００ａのメモリセルアレイ近傍の模式的なパターンの平面図である。
【図２Ａ】図１に示すＮＡＮＤ型フラッシュメモリ１００ａのメモリセルアレイのＸ−Ｘ方向の断面を示す図である。
【図２Ｂ】図１に示すＮＡＮＤ型フラッシュメモリ１００ａのメモリセルアレイのＹ−Ｙ方向の断面を示す図である。
【図３Ａ】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。
【図３Ｂ】図３Ａに示すＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタ部分に注目した斜視図である。
【図４Ａ】図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例１に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図４Ｂ】図４Ａに続く、図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例１に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図４Ｃ】図４Ｂに続く、図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例１に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図５】図４Ｂに示す工程の後の工程の他の例をメモリセルアレイの構造を示す斜視図である。
【図６】図４Ｂに示す工程の後の工程の他の例をメモリセルアレイの構造を示す斜視図である。
【図７Ａ】図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例２に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図７Ｂ】図７Ａに続く、図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例２に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図７Ｃ】図７Ｂに続く、図３Ｂに示すＮＡＮＤ型フラッシュメモリ１００の実施例２に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図８】ＮＡＮＤ型フラッシュメモリの実施例３に係る製造方法の工程におけるメモリセルアレイの構造を示す斜視図である。
【図９】実施例３に係るＮＡＮＤ型フラッシュメモリ２００のメモリセルトランジスタ部分に注目した斜視図である。
【符号の説明】
【００７５】
１、１ａ  制御ゲート電極（ＣＧ）  
２、２ａ  浮遊ゲート電極（ＦＧ）
２ｂ  上面
３、３ａ  素子分離絶縁膜（第１の絶縁膜）
４、４ａ  ＩＰＤ膜
５、５ａ  ＳｉＮ膜（窒化膜、第２の絶縁膜）
６、６ａ  ゲート絶縁膜
７、７ａ  半導体基板
１００ａ、１００、２００  ＮＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）
ＡＡ  素子領域
ＭＣ  メモリセルトランジスタ
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７  幅
【図１】
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【図２Ａ】
2010021237.tif 000004
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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