(57)【要約】【課題】Ｌｏｗ−Ｋ膜へのダメージを抑制するとともに、フローが冗長化せずかつ微細化にも対応可能な半導体装置の製造方法を得ることを目的とする。【解決手段】少なくとも１層以上の層間膜を備える半導体装置の製造方法であって、（ａ）層間膜であるＬｏｗ−Ｋ膜１０２上に形成されたマスクを用いて層間膜にトレンチ開口部１１０を形成する工程と、（ｂ）アッシングプロセスによりマスクを除去すると同時にビア開口部１０６およびトレンチ開口部１１０に側壁保護膜１１１を生成する工程を備える。さらに、（ｃ）ビア開口部１０６およびトレンチ開口部１１０にＣｕを埋め込む工程を備えて構成される。【選択図】  図９
2010021222.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１層以上の層間膜を備える半導体装置の製造方法であって、
（ａ）層間膜上に形成されたマスクを用いて前記層間膜に開口部を形成する工程と、
（ｂ）アッシングまたはエッチングプロセスにより前記マスクを除去すると同時に前記開口部に保護膜を生成する工程と、
（ｃ）前記開口部に所定の素材を埋め込む工程と、を備える、
半導体装置の製造方法。
【請求項２】
前記マスクはレジスト膜である、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アッシングプロセスは、前記保護膜の生成量と前記レジスト膜のアッシング量の比率が異なる複数の工程を備える、
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記層間膜はＬｏｗ−Ｋ膜である、
請求項１から請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記Ｌｏｗ−Ｋ膜はＳｉＯＣである、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アッシングプロセスは酸素アッシングであり、
前記保護膜は酸化膜である、
請求項１から請求項５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
デバイスの高速化を図るため層間絶縁膜の低誘電率化が進んでおり、いわゆる低誘電率膜（Ｌｏｗ−Ｋ膜）が採用されるようになった。 しかしながら、Ｌｏｗ−Ｋ膜は製造工程の中でダメージを受けやすく、結果として誘電率が上がってしまうという問題がある。
【０００３】
ダメージを抑えるための従来技術として、Ｌｏｗ−Ｋ膜のエッチング後にＣＶＤにて表面に保護膜を堆積させ、その後のプロセスで受けるＬｏｗ−Ｋ膜へのダメージを抑制させるポアシール技術と呼ばれる手法がある（例えば、非特許文献１参照。）。
【０００４】
ポアシール技術について図１４〜１７を基に説明する。これは、シングルダマシン法により形成されるプロセスを示す。
【０００５】
図１４は製造過程における半導体装置の断面を示す。図１４に示す１２１はビアストッパー膜、１２２はビア層間膜、１２３はビア開口部である。ビア開口部１２３はビア形成部であり、Ｃｕが埋め込まれている。また、１２４はトレンチストッパー膜、１２６はトレンチ層間膜である。図のように通常の方法でトレンチ開口部１２５を形成する。膜としては、例えばビアストッパー膜１２１及びトレンチストッパー膜１２４はＳｉＣＮ、ビア層間膜１２２及びトレンチ層間膜１２６はＳｉＯＣである。
【０００６】
図１５に示すようにトレンチパターンにポアシール材１２７で表面を覆う。ポアシール材１２７は例えばＳｉＣＮである。次に図１６に示すように、ポアシール材１２７及びトレンチストッパー膜１２４をエッチバックする。この時、下層であるビア開口部１２３とのコンタクト部位が開口する。次に図１７に示すように、Ｃｕを埋め込みＣＭＰにて不要なＣｕを除去しトレンチ開口部１２５に配線層を形成する。
【０００７】
【非特許文献１】Electron Devices Meeting, 2003. IEDM '03 Technical Digest. IEEE International  8-10 Dec. 2003 Page(s):35.2.1 - 35.2.4
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したポアシール技術では、保護膜成膜及びエッチバックプロセスが必要になり冗長なフローになるという問題があった。また、微細化に伴いトレンチのアスペクトが上がるため、保護膜の成膜が困難になるという問題があった。
【０００９】
本発明は上述のような問題を解決するためになされたものであり、Ｌｏｗ−Ｋ膜へのダメージを抑制するとともに、フローが冗長化せずかつ微細化にも対応可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態に係る半導体装置の製造方法は、少なくとも１層以上の層間膜を備える半導体装置の製造方法であって、（ａ）層間膜上に形成されたマスクを用いて層間膜に開口部を形成する工程と、（ｂ）アッシングプロセスによりマスクを除去すると同時に開口部に保護膜を生成する工程と、（ｃ）開口部に所定の素材を埋め込む工程とを備えて構成される。
【発明の効果】
【００１１】
本発明の一実施形態に係る半導体装置の製造方法は、エッチングパターン形成後に通常行うアッシングプロセスに保護膜形成機能を持たせることで、フローを変更することなく、側壁保護膜を形成できる。側壁保護膜により、その後のプロセスで受けるＬｏｗ−Ｋ膜へのダメージを抑制することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１３】
（構成）
図１２に、多層配線を有する本実施の形態に係る半導体装置の任意の配線層の構成を示す。下層の配線層（図示せず）上に形成されたストッパー膜１０１の上に低誘電率の層間膜であるＬｏｗ−Ｋ膜１０２が形成される。膜としては、例えばストッパー膜１０１はＳｉＣＮ、Ｌｏｗ−Ｋ膜１０２はＳｉＯＣである。ストッパー膜１０１およびＬｏｗ−Ｋ膜１０２は開口部が形成され、開口部の側壁にはシリコン酸化膜である側壁保護膜１１１が形成される。さらに、開口部にはビアおよび配線を形成するＣｕ１１２が埋め込まれている。
【００１４】
（製法）
次に、図１２に示した本実施の形態に係る半導体装置の製造方法を、図１〜図１２を基に説明する。本実施の形態ではデュアルダマシン法について示す。
【００１５】
図１に示すように、ストッパー膜１０１、Ｌｏｗ−Ｋ膜１０２、およびＬｏｗ−Ｋ膜１０２を保護するためのＬｏｗ−Ｋキャップ膜１０３を形成する。膜としては、例えばストッパー膜１０１はＳｉＣＮ、Ｌｏｗ−Ｋ膜１０２はＳｉＯＣである。次に、図２に示すように反射防止膜１０４を表面に形成し、その上面にビア形成用のレジスト膜であるビアレジストパターン１０５をフォトリソグラフィにより形成する。
【００１６】
次に、ビアレジストパターン１０５をマスクとしてＬｏｗ−Ｋ膜１０２にビア開口部１０６を形成するためのエッチングを行い、図３に示すようにストッパー膜１０１までエッチングする。その後、図４に示すようにビアレジストパターン１０５をアッシングする。続いて、配線層を形成するためのトレンチパターンを形成するが、ビア開口部１０６が空いたままでは段差があり形成が困難なため、図５に示すようにビア開口部１０６をビア埋め込み材１０７を用いて埋め込む。ビア埋め込み材１０７は有機物が好ましい。その後、ビア埋め込み材１０７のエッチバックを行い、図６に示す構成となる。
【００１７】
次に、図７に示すように反射防止膜１０８を表面に形成し、その上面にトレンチ用のレジストパターン１０９をフォトリソグラフィにより形成する。次に、レジストパターン１０９をマスクとしてトレンチ開口部１１０を形成するためのエッチングを行う。
【００１８】
その後、図９に示すように残存するレジストパターン１０９をビア埋め込み材１０７とともにアッシングプロセスによって除去する。このとき同時に、ビア開口部１０６およびトレンチ開口部１１０を含む半導体装置の表面に側壁保護膜１１１を形成する。側壁保護膜１１１は例えばシリコン酸化膜である。
【００１９】
図１３は、横軸がアッシング量、縦軸が側壁保護膜量を示し、アッシングプロセス時の各条件におけるアッシング量と側壁保護膜量の割合を傾きで表した図である。例えば図に示す条件Ａおよび条件Ｂについて、条件Ａは同じアッシング量に対して条件Ｂよりも側壁保護膜の形成量が大きいことを示す。すなわち、図に示すアッシング量Ｅに対して、条件Ａ，ＢではそれぞれＦ，Ｇに示す量の保護膜が形成される。
【００２０】
レジストパターン１０９は確実にアッシングされる必要がある。また、側壁保護膜１１１は厚すぎると誘電率を上げてしまい、薄すぎると保護膜として機能しないため適度な厚みが必要である。ここで、最適なアッシング量および側壁保護膜量を満たす点を、図に示すターゲットＡとする。ターゲットＡに対して条件Ｃのように一つの条件で到達させることができれば、工程が少なくてすむため最も良い。しかし、実際の工程において最適な条件Ｃを完全に合わせ込むのは難しく、アッシングプロセスは側壁保護膜１１１の生成量とレジストパターン１０９のアッシング量の比率が異なる複数の工程を組み合わせて行う。
【００２１】
条件を決定する要素としては、アッシングに用いられるガスの構成や、アッシングの等方性、異方性がある。膜の形成に関わるガスの含有率が高い程、側壁保護膜１１１を形成する割合は大きくなり、また一般的に異方性アッシングの方が等方性の場合に比べてアッシングの割合は大きくなる。
【００２２】
酸素アッシングを用い、保護膜としてシリコン酸化膜を形成する場合は、酸素の量等に応じて複数の条件ができる。各条件は、事前に条件を変化させてアッシング量および側壁保護膜量の形成を測定し確認する。例えば図に示す条件Ａおよび条件Ｂのような条件を用いる場合、まずアッシングの割合が高い条件Ｂを用いてターゲットＢまでアッシング及び側壁保護膜１１１の形成を行い、次に側壁保護膜形成１１１の割合が高い条件Ａを用いてターゲットＡまで到達させる。
【００２３】
あるいは、条件Ｄに示すような条件を用いてもよい。これは例えば水素とヘリウムの混合ガスを用いてアッシングを行う場合を示す。まず、条件ＤによりターゲットＣまでアッシングを行う。このとき酸化膜は形成されず、側壁保護膜１１１は形成されない。その後条件Ａにより酸素を用いてアッシングと側壁保護膜形成を行い、ターゲットＡまで到達させる。なお、本実施の形態ではアッシング工程で保護膜を形成する方法を示したが、エッチング工程において適用してもよい。また、シングルダマシン法で適用してもよい。
【００２４】
側壁保護膜形成後は、図１０に示すようにビアストッパー膜１０１をエッチングする。このとき、Ｌｏｗ−Ｋ膜１０２の上面に形成されたＬｏｗ−Ｋキャップ膜１０３も同時にエッチングされる。その後、図１１に示すようにスパッタリングにより、ビア開口部１０６およびトレンチ開口部１１０に同時にＣｕ１１２を埋め込む。このとき、スパッタされる物質を側壁保護膜と反応する材質とし、側壁保護膜１１１をスパッタの際に自然に消滅させるようにしてもよい。さらに図１２に示すようにＣＭＰにて不要なＣｕを除去する。
【００２５】
（効果）
レジストパターン１０９によりエッチングパターンを形成した後、アッシングプロセスで形成される酸化膜を積極的に保護膜として用いることで、フローを変更することなく側壁保護膜１１１を形成できる。また、本実施の形態の保護膜は表層を酸化させることにより形成するものであり、従来の技術で示したポアシール技術のように保護膜を堆積させる場合に比べて、より微細化された構造に対応可能である。側壁保護膜１１１により、その後のプロセスで受けるＬｏｗ−Ｋ膜へのダメージを抑制することが可能である。
【産業上の利用可能性】
【００２６】
本発明は、Ｌｏｗ−Ｋ膜を使用する製品全般に適用可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る半導体装置の製造工程を示す断面図である。
【図２】本発明に係る半導体装置の製造工程を示す断面図である。
【図３】本発明に係る半導体装置の製造工程を示す断面図である。
【図４】本発明に係る半導体装置の製造工程を示す断面図である。
【図５】本発明に係る半導体装置の製造工程を示す断面図である。
【図６】本発明に係る半導体装置の製造工程を示す断面図である。
【図７】本発明に係る半導体装置の製造工程を示す断面図である。
【図８】本発明に係る半導体装置の製造工程を示す断面図である。
【図９】本発明に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明に係る半導体装置の製造工程を示す断面図である。
【図１３】本発明に係る半導体装置の製造工程を示す断面図である。
【図１４】本発明に係るアッシング時の条件を示す図である。
【図１５】従来の半導体装置の製造工程を示す断面図である。
【図１６】従来の半導体装置の製造工程を示す断面図である。
【図１７】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００２８】
１０１  ストッパー膜、１０２  Ｌｏｗ−Ｋ膜、１０３  Ｌｏｗ−Ｋキャップ膜、１０４  反射防止膜、１０５  ビアレジストパターン、１０６，１２３  ビア開口部、１０７  ビア埋め込み材、１０８  反射防止膜、１０９  レジストパターン、１１０，１２５  トレンチ開口部、１１１  側壁保護膜、１１２  Ｃｕ、１２１  ビアストッパー膜、１２２  ビア層間膜、１２４  トレンチストッパー膜、１２６  トレンチ層間膜、１２７  ポアシール材。
【図１】
2010021222.tif 000003
【図２】
2010021222.tif 000004
【図３】
2010021222.tif 000005
【図４】
2010021222.tif 000006
【図５】
2010021222.tif 000007
【図６】
2010021222.tif 000008
【図７】
2010021222.tif 000009
【図８】
2010021222.tif 000010
【図９】
2010021222.tif 000011
【図１０】
2010021222.tif 000012
【図１１】
2010021222.tif 000013
【図１２】
2010021222.tif 000014
【図１３】
2010021222.tif 000015
【図１４】
2010021222.tif 000016
【図１５】
2010021222.tif 000017
【図１６】
2010021222.tif 000018
【図１７】
2010021222.tif 000019