(57)【要約】      （修正有）【課題】ＣＭＬクロック入力の入力電圧範囲が広く、ＣＭＬデータ出力の振幅が大きいＣＭＬラッチ回路を提供する。【解決手段】回路主要部は、ゲートが一方の入力に接続され、ドレインが負荷を介して電源ラインに接続される第１のトランジスタと、ゲートが他方の入力に接続され、ドレインが負荷を介して電源ラインに接続される第２のトランジスタと、ゲートが第２のトランジスタのドレインに接続され、ドレインが第１のトランジスタのドレインに接続される第３のトランジスタと、ゲートが第１の電流源バイアスに接続され、ドレインが第１のトランジスタのソースと第２のトランジスタのソースとに接続され、ソースが接地ラインに接続される第５のトランジスタと、ゲートが第１の電流源バイアスに接続され、ドレインが第３のトランジスタのソースと第４のトランジスタのソースとに接続され、ソースが接地ラインに接続される第６のトランジスタと、で構成される。【選択図】図１
2010081502.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが一方の入力（ＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０１）を介して電源ライン（ＶＤＤ）に接続される第１のトランジスタ（Ｎ３０３）と、
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ３０３）のソースに接続される第２のトランジスタ（Ｎ３０４）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のドレインに接続される第３のトランジスタ（Ｎ３０５）と、
ゲートが前記第１のトランジスタ（Ｎ３０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ３０５）のソースに接続される第４のトランジスタ（Ｎ３０６）と、
ゲートが第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のソースと前記第２のトランジスタ（Ｎ３０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ３１０）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第３のトランジスタ（Ｎ３０５）のソースと前記第４のトランジスタ（Ｎ３０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ３１１）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第５のトランジスタ（Ｎ３１０）のドレインに接続される第７のトランジスタ（Ｐ３０１）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第６のトランジスタ（Ｎ３１１）のドレインに接続される第８のトランジスタ（Ｐ３０２）と、
ゲートが第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第９のトランジスタ（Ｐ３０３）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１０のトランジスタ（Ｐ３０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースと前記第１０のトランジスタ（Ｐ３０４）のドレインとに接続される第１１のトランジスタ（Ｎ３０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースと前記第９のトランジスタ（Ｐ３０３）のドレインとに接続され、ソースが前記第１１のトランジスタ（Ｎ３０７）のソースに接続される第１２のトランジスタ（Ｎ３０８）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１１のトランジスタ（Ｎ３０７）のソースと前記第１２のトランジスタ（Ｎ３０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１３のトランジスタ（Ｎ３０９）とを備え、
一方の出力（Ｑ）を前記第２のトランジスタ（Ｎ３０４）のドレインに生成し、他方の出力（ＸＱ）を前記第１のトランジスタ（Ｎ３０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。
【請求項２】
ゲートが前記第１のトランジスタ（Ｎ３０３）のドレイン（ｘｍｑ）に接続され、ドレインが負荷（Ｒ３０３）を介して電源ライン（ＶＤＤ）に接続される第１４のトランジスタ（Ｎ３１２）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ３０４）を介して電源ライン（ＶＤＤ）に接続される第１５のトランジスタ（Ｎ３１３）と、
ゲートが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続される第１６のトランジスタ（Ｎ３１４）と、
ゲートが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続され、ドレインが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ソースが前記第１６のトランジスタ（Ｎ３１４）のソースに接続される第１７のトランジスタ（Ｎ３１５）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のソースと前記第１５のトランジスタ（Ｎ３１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１８のトランジスタ（Ｎ３１９）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１６のトランジスタ（Ｎ３１４）のソースと前記第１７のトランジスタ（Ｎ３１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１９のトランジスタ（Ｎ３２０）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１８のトランジスタ（Ｎ３１９）のドレインに接続される第２０のトランジスタ（Ｐ３０５）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１９のトランジスタ（Ｎ３２０）のドレインに接続される第２１のトランジスタ（Ｐ３０６）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２０のトランジスタ（Ｐ３０５）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２２のトランジスタ（Ｐ３０７）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２１のトランジスタ（Ｐ３０６）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２３のトランジスタ（Ｐ３０８）とを備え、
一方の出力（Ｑ２）を前記第１４のトランジスタ（Ｎ３１２）のドレインに生成し、他方の出力（ＸＱ２）を前記第１５のトランジスタ（Ｎ３１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする請求項１に記載のＣＭＬラッチ回路。
【請求項３】
ゲートが一方の入力（ＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０１）を介して電源ライン（ＶＤＤ）に接続される第１のトランジスタ（Ｎ４０３）と、
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ４０３）のソースに接続される第２のトランジスタ（Ｎ４０４）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ４０３）のドレインに接続される第３のトランジスタ（Ｎ４０５）と、
ゲートが前記第１のトランジスタ（Ｎ４０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ４０５）のソースに接続される第４のトランジスタ（Ｎ４０６）と、
ドレインが前記第１のトランジスタ（Ｎ４０３）のソースと前記第２のトランジスタ（Ｎ４０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ４１０）と、
ドレインが前記第３のトランジスタ（Ｎ４０５）のソースと前記第４のトランジスタ（Ｎ４０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ４１１）と、
ゲートとドレインとが前記第５のトランジスタ（Ｎ４１０）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第７のトランジスタ（Ｎ４２１）と、
ゲートとドレインとが前記第６のトランジスタ（Ｎ４１１）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第８のトランジスタ（Ｎ４２２）と、
ゲートが第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第８のトランジスタ（Ｎ４２２）のドレインに接続される第９のトランジスタ（Ｐ４０１）と、
ゲートが前記第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第７のトランジスタ（Ｎ４２１）のドレインに接続される第１０のトランジスタ（Ｐ４０２）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１１のトランジスタ（Ｐ４０３）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１２のトランジスタ（Ｐ４０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースと前記第１２のトランジスタ（Ｐ４０４）のドレインとに接続される第１３のトランジスタ（Ｎ４０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースと前記第１１のトランジスタ（Ｐ４０３）のドレインとに接続され、ソースが前記第１３のトランジスタ（Ｎ４０７）のソースに接続される第１４のトランジスタ（Ｎ４０８）と、
ゲートが第３の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１３のトランジスタ（Ｎ４０７）のソースと前記第１４のトランジスタ（Ｎ４０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１５のトランジスタ（Ｎ４０９）とを備え、
一方の出力（Ｑ３）を前記第２のトランジスタ（Ｎ４０４）のドレインに生成し、他方の出力（ＸＱ３）を前記第１のトランジスタ（Ｎ４０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。
【請求項４】
ゲートが前記第１のトランジスタ（Ｎ４０３）のドレイン（ｘｍｑ）に接続され、ドレインが負荷（Ｒ４０３）を介して電源ライン（ＶＤＤ）に接続される第１６のトランジスタ（Ｎ４１２）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ４０４）を介して電源ライン（ＶＤＤ）に接続される第１７のトランジスタ（Ｎ４１３）と、
ゲートが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続される第１８のトランジスタ（Ｎ４１４）と、
ゲートが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続され、ドレインが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ソースが前記第１８のトランジスタ（Ｎ４１４）のソースに接続される第１９のトランジスタ（Ｎ４１５）と、
ゲートが前記第６のトランジスタ（Ｎ４１１）のゲートと前記第８のトランジスタ（Ｎ４２２）のゲートとに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のソースと前記第１７のトランジスタ（Ｎ４１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２０のトランジスタ（Ｎ４１９）と、
ゲートが前記第５のトランジスタ（Ｎ４１０）のゲートと前記第７のトランジスタ（Ｎ４２１）のゲートとに接続され、ドレインが前記第１８のトランジスタ（Ｎ４１４）のソースと前記第１９のトランジスタ（Ｎ４１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２１のトランジスタ（Ｎ４２０）とを備え、
一方の出力（Ｑ４）を前記第１６のトランジスタ（Ｎ４１２）のドレインに生成し、他方の出力（ＸＱ４）を前記第１７のトランジスタ（Ｎ４１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする請求項３に記載のＣＭＬラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流モードロジック（ＣＭＬ）タイプのラッチ回路に関し、特に、ＬＳＩテスタ用集積回路であるタイミング発生回路ＩＣ内のＰＬＬ分周器を構成し、マスター／スレーブＣＭＬフリップフロップ回路を構成するＣＭＬラッチ回路に関する。さらに、ＣＭＬラッチ回路を使用する集積回路（ＩＣ）及び半導体製品全般に関する。
【背景技術】
【０００２】
図５は、従来のＣＭＬラッチ回路を示す構成図である。
【０００３】
図５の従来例において、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２とは差動対である。ＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６と、ＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ７とが直列に接続される。
【０００４】
【特許文献１】特開平１０−２０９８１９号公報
【特許文献２】特公平０６−０４８７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図５の従来例は、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲が狭いという課題がある。また、図５の従来例は、ＣＭＬデータ正側出力Ｑ、ＣＭＬデータ負側出力ＸＱの振幅が小さいという課題がある。
【０００６】
また、図５の従来例を用いたマスター／スレーブＣＭＬフリップフロップ回路（図示せず）は、素子の面積（大きさ）が大きい、回路の消費電力が大きい、回路の電源電圧が高いという課題がある。また、トランジスタのＷ／Ｌ比が増大するという課題がある。
【０００７】
本発明の目的は、以上説明した課題を解決するものであり、ＣＭＬクロック入力の入力電圧範囲が広く、ＣＭＬデータ出力の振幅が大きいＣＭＬラッチ回路を提供することにある。
【課題を解決するための手段】
【０００８】
このような目的を達成する本発明は、次の通りである。
（１）ゲートが一方の入力（ＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０１）を介して電源ライン（ＶＤＤ）に接続される第１のトランジスタ（Ｎ３０３）と、
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ３０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ３０３）のソースに接続される第２のトランジスタ（Ｎ３０４）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のドレインに接続される第３のトランジスタ（Ｎ３０５）と、
ゲートが前記第１のトランジスタ（Ｎ３０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ３０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ３０５）のソースに接続される第４のトランジスタ（Ｎ３０６）と、
ゲートが第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１のトランジスタ（Ｎ３０３）のソースと前記第２のトランジスタ（Ｎ３０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ３１０）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第３のトランジスタ（Ｎ３０５）のソースと前記第４のトランジスタ（Ｎ３０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ３１１）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第５のトランジスタ（Ｎ３１０）のドレインに接続される第７のトランジスタ（Ｐ３０１）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第６のトランジスタ（Ｎ３１１）のドレインに接続される第８のトランジスタ（Ｐ３０２）と、
ゲートが第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第９のトランジスタ（Ｐ３０３）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１０のトランジスタ（Ｐ３０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第８のトランジスタ（Ｐ３０２）のソースと前記第１０のトランジスタ（Ｐ３０４）のドレインとに接続される第１１のトランジスタ（Ｎ３０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第７のトランジスタ（Ｐ３０１）のソースと前記第９のトランジスタ（Ｐ３０３）のドレインとに接続され、ソースが前記第１１のトランジスタ（Ｎ３０７）のソースに接続される第１２のトランジスタ（Ｎ３０８）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１１のトランジスタ（Ｎ３０７）のソースと前記第１２のトランジスタ（Ｎ３０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１３のトランジスタ（Ｎ３０９）とを備え、
一方の出力（Ｑ）を前記第２のトランジスタ（Ｎ３０４）のドレインに生成し、他方の出力（ＸＱ）を前記第１のトランジスタ（Ｎ３０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。
【０００９】
（２）ゲートが前記第１のトランジスタ（Ｎ３０３）のドレイン（ｘｍｑ）に接続され、ドレインが負荷（Ｒ３０３）を介して電源ライン（ＶＤＤ）に接続される第１４のトランジスタ（Ｎ３１２）と、
ゲートが前記第２のトランジスタ（Ｎ３０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ３０４）を介して電源ライン（ＶＤＤ）に接続される第１５のトランジスタ（Ｎ３１３）と、
ゲートが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続される第１６のトランジスタ（Ｎ３１４）と、
ゲートが前記第１４のトランジスタ（Ｎ３１２）のドレインに接続され、ドレインが前記第１５のトランジスタ（Ｎ３１３）のドレインに接続され、ソースが前記第１６のトランジスタ（Ｎ３１４）のソースに接続される第１７のトランジスタ（Ｎ３１５）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１４のトランジスタ（Ｎ３１２）のソースと前記第１５のトランジスタ（Ｎ３１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１８のトランジスタ（Ｎ３１９）と、
ゲートが前記第１の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１６のトランジスタ（Ｎ３１４）のソースと前記第１７のトランジスタ（Ｎ３１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１９のトランジスタ（Ｎ３２０）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１８のトランジスタ（Ｎ３１９）のドレインに接続される第２０のトランジスタ（Ｐ３０５）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第１９のトランジスタ（Ｎ３２０）のドレインに接続される第２１のトランジスタ（Ｐ３０６）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２０のトランジスタ（Ｐ３０５）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２２のトランジスタ（Ｐ３０７）と、
ゲートが前記第３の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第２１のトランジスタ（Ｐ３０６）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第２３のトランジスタ（Ｐ３０８）とを備え、
一方の出力（Ｑ２）を前記第１４のトランジスタ（Ｎ３１２）のドレインに生成し、他方の出力（ＸＱ２）を前記第１５のトランジスタ（Ｎ３１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする（１）に記載のＣＭＬラッチ回路。
【００１０】
（３）ゲートが一方の入力（ＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０１）を介して電源ライン（ＶＤＤ）に接続される第１のトランジスタ（Ｎ４０３）と、
ゲートが他方の入力（ＸＤＡＴＡ）に接続され、ドレインが負荷（Ｒ４０２）を介して電源ライン（ＶＤＤ）に接続され、ソースが前記第１のトランジスタ（Ｎ４０３）のソースに接続される第２のトランジスタ（Ｎ４０４）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ドレインが前記第１のトランジスタ（Ｎ４０３）のドレインに接続される第３のトランジスタ（Ｎ４０５）と、
ゲートが前記第１のトランジスタ（Ｎ４０３）のドレインに接続され、ドレインが前記第２のトランジスタ（Ｎ４０４）のドレインに接続され、ソースが前記第３のトランジスタ（Ｎ４０５）のソースに接続される第４のトランジスタ（Ｎ４０６）と、
ドレインが前記第１のトランジスタ（Ｎ４０３）のソースと前記第２のトランジスタ（Ｎ４０４）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第５のトランジスタ（Ｎ４１０）と、
ドレインが前記第３のトランジスタ（Ｎ４０５）のソースと前記第４のトランジスタ（Ｎ４０６）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第６のトランジスタ（Ｎ４１１）と、
ゲートとドレインとが前記第５のトランジスタ（Ｎ４１０）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第７のトランジスタ（Ｎ４２１）と、
ゲートとドレインとが前記第６のトランジスタ（Ｎ４１１）のゲートに接続し、ソースが接地ライン（ＶＳＳ）に接続される第８のトランジスタ（Ｎ４２２）と、
ゲートが第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第８のトランジスタ（Ｎ４２２）のドレインに接続される第９のトランジスタ（Ｐ４０１）と、
ゲートが前記第１の電流源バイアス（ＰＢＩＡＳ２）に接続され、ドレインが前記第７のトランジスタ（Ｎ４２１）のドレインに接続される第１０のトランジスタ（Ｐ４０２）と、
ゲートが第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１１のトランジスタ（Ｐ４０３）と、
ゲートが前記第２の電流源バイアス（ＰＢＩＡＳ１）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースに接続され、ソースが電源ライン（ＶＤＤ）に接続される第１２のトランジスタ（Ｐ４０４）と、
ゲートが一方のクロック（ＣＬＫ）に接続され、ドレインが前記第１０のトランジスタ（Ｐ４０２）のソースと前記第１２のトランジスタ（Ｐ４０４）のドレインとに接続される第１３のトランジスタ（Ｎ４０７）と、
ゲートが他方のクロック（ＸＣＬＫ）に接続され、ドレインが前記第９のトランジスタ（Ｐ４０１）のソースと前記第１１のトランジスタ（Ｐ４０３）のドレインとに接続され、ソースが前記第１３のトランジスタ（Ｎ４０７）のソースに接続される第１４のトランジスタ（Ｎ４０８）と、
ゲートが第３の電流源バイアス（ＮＢＩＡＳ）に接続され、ドレインが前記第１３のトランジスタ（Ｎ４０７）のソースと前記第１４のトランジスタ（Ｎ４０８）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第１５のトランジスタ（Ｎ４０９）とを備え、
一方の出力（Ｑ３）を前記第２のトランジスタ（Ｎ４０４）のドレインに生成し、他方の出力（ＸＱ３）を前記第１のトランジスタ（Ｎ４０３）のドレインに生成する
ことを特徴とするＣＭＬラッチ回路。
【００１１】
（４）ゲートが前記第１のトランジスタ（Ｎ４０３）のドレイン（ｘｍｑ）に接続され、ドレインが負荷（Ｒ４０３）を介して電源ライン（ＶＤＤ）に接続される第１６のトランジスタ（Ｎ４１２）と、
ゲートが前記第２のトランジスタ（Ｎ４０４）のドレイン（ｍｑ）に接続され、ドレインが負荷（Ｒ４０４）を介して電源ライン（ＶＤＤ）に接続される第１７のトランジスタ（Ｎ４１３）と、
ゲートが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続される第１８のトランジスタ（Ｎ４１４）と、
ゲートが前記第１６のトランジスタ（Ｎ４１２）のドレインに接続され、ドレインが前記第１７のトランジスタ（Ｎ４１３）のドレインに接続され、ソースが前記第１８のトランジスタ（Ｎ４１４）のソースに接続される第１９のトランジスタ（Ｎ４１５）と、
ゲートが前記第６のトランジスタ（Ｎ４１１）のゲートと前記第８のトランジスタ（Ｎ４２２）のゲートとに接続され、ドレインが前記第１６のトランジスタ（Ｎ４１２）のソースと前記第１７のトランジスタ（Ｎ４１３）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２０のトランジスタ（Ｎ４１９）と、
ゲートが前記第５のトランジスタ（Ｎ４１０）のゲートと前記第７のトランジスタ（Ｎ４２１）のゲートとに接続され、ドレインが前記第１８のトランジスタ（Ｎ４１４）のソースと前記第１９のトランジスタ（Ｎ４１５）のソースとに接続され、ソースが接地ライン（ＶＳＳ）に接続される第２１のトランジスタ（Ｎ４２０）とを備え、
一方の出力（Ｑ４）を前記第１６のトランジスタ（Ｎ４１２）のドレインに生成し、他方の出力（ＸＱ４）を前記第１７のトランジスタ（Ｎ４１３）のドレインに生成し、
マスター／スレーブＣＭＬフリップフロップ回路を構成する
ことを特徴とする（３）に記載のＣＭＬラッチ回路。
【発明の効果】
【００１２】
本発明によれば次のような効果がある。
本発明によれば、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲を広くできる。
【００１３】
また、本発明によれば、ＣＭＬデータ正側出力Ｑ、ＣＭＬデータ負側出力ＸＱの振幅を大きくとれる。さらに、本発明によれば、素子の面積（大きさ）を減らすことができる。
【００１４】
本発明は、特に、電源ラインＶＤＤが低く、かつ、ＣＭＬデータ出力Ｑ、ＸＱを大きくするＣＭＬラッチ回路に好適である。また、本発明は、特に、ＣＭＬクロック入力ＣＬＫ、ＸＣＬＫのコモンモード設定範囲が広いＣＭＬラッチ回路に好適である。そして、本発明は、データ入力ＤＡＴＡ、ＸＤＡＴＡラインへのＣＭＬクロック入力ＣＬＫ、ＸＣＬＫの影響を抑制できる。
【発明を実施するための最良の形態】
【００１５】
以下に図１に基づいて本発明を詳細に説明する。図１は、本発明の一実施例を示す構成図である。
【００１６】
図１の実施例の特徴は、トランジスタＮ３１０、Ｎ３１１、Ｐ３０１、Ｐ３０２、Ｐ３０３、Ｐ３０４、Ｎ３０７、Ｎ３０８、Ｎ３０９に係る構成にある。
【００１７】
図１の実施例の構成を説明する。
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０３のゲートは、一方の入力であるＣＭＬデータ正側入力ＤＡＴＡに接続される。トランジスタＮ３０３のドレインは、負荷である抵抗Ｒ３０１を介して、電源ラインＶＤＤに接続される。
【００１８】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０４のゲートは、他方の入力であるＣＭＬデータ負側入力ＸＤＡＴＡに接続される。トランジスタＮ３０４のドレインは、負荷である抵抗Ｒ３０２を介して、電源ラインＶＤＤに接続される。
【００１９】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０５のゲートは、トランジスタＮ３０４のドレインに接続される。トランジスタＮ３０５のドレインは、トランジスタＮ３０３のドレインに接続される。
【００２０】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０６のゲートは、トランジスタＮ３０３のドレインに接続される。トランジスタＮ３０６のドレインは、トランジスタＮ３０４のドレインに接続される。
【００２１】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１０のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３１０のドレインは、トランジスタＮ３０３のソースとトランジスタＮ３０４のソースとに接続される。トランジスタＮ３１０のソースは、ＧＮＤライン（接地ライン）ＶＳＳに接続される。
【００２２】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１１のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３１１のドレインは、トランジスタＮ３０５のソースとトランジスタＮ３０６のソースとに接続される。トランジスタＮ３１１のソースは、ＧＮＤラインＶＳＳに接続される。
【００２３】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０１のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０１のドレインは、トランジスタＮ３１０のドレインに接続される。
【００２４】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０２のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０２のドレインは、トランジスタＮ３１１のドレインに接続される。
【００２５】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０３のゲートは電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０３のドレインは、トランジスタＮ３０１のソースに接続される。トランジスタＰ３０３のソースは、電源ラインＶＤＤに接続される。
【００２６】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０４のゲートは電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０４のドレインは、トランジスタＮ３０２のソースに接続される。トランジスタＰ３０４のソースは、電源ラインＶＤＤに接続される。
【００２７】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０７のゲートは、一方のクロックであるＣＭＬクロック正側入力ＣＬＫに接続される。トランジスタＮ３０７のドレインは、トランジスタＰ３０２のソースとトランジスタＰ３０４のドレインとに接続される。
【００２８】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０８のゲートは、他方のクロックであるＣＭＬクロック負側入力ＸＣＬＫに接続される。トランジスタＮ３０８のドレインは、トランジスタＰ３０１のソースとトランジスタＰ３０３のドレインとに接続される。トランジスタＮ３０８のソースは、トランジスタＰ３０７のソースに接続される。
【００２９】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３０９のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３０９のドレインは、トランジスタＮ３０７のソースとトランジスタＮ３０８のソースとに接続される。トランジスタＮ３０９のソースは、ＧＮＤラインＶＳＳに接続される。
【００３０】
ここで、トランジスタＮ３０４のドレインは、一方の出力であるＣＭＬデータ正側出力Ｑである。トランジスタＮ３０３のドレインは、他方の出力であるＣＭＬデータ負側出力ＸＱである。
【００３１】
トランジスタＮ３１０、Ｎ３１１、Ｎ３０９は、実質的に電流源を構成し、それぞれトラッキングする。また、トランジスタＰ３０３、Ｐ３０４は、実質的に電流源を構成し、トラッキングする。電流源バイアスＮＢＩＡＳ、ＰＢＩＡＳ１、ＰＢＩＡＳ２は、それぞれ所定の電圧値となり、それぞれフローティングとならない。
【００３２】
トランジスタＰ３０３の電流ＩＰ３０３の設定値がトランジスタＮ３１０の電流ＩＮ３１０の設定値よりも大きくなるようにする（ＩＰ３０３の設定値＞ＩＮ３１０の設定値）。また、トランジスタＰ３０４の電流ＩＰ３０４の設定値がトランジスタＮ３１１の電流ＩＮ３１１の設定値よりも大きくなるように設定する（ＩＰ３０４の設定値＞ＩＮ３１１の設定値）。
【００３３】
トランジスタＰ３０３の電流値ＩＰ３０３と、トランジスタＰ３０４の電流値ＩＰ３０４と、トランジスタＮ３０９の電流ＩＮ３０９とが等しくなるように設定する（ＩＰ３０３＝ＩＰ３０４＝ＩＮ３０９）。
【００３４】
トランジスタＮ３０７、Ｎ３０８は、差動増幅回路を構成する。また、トランジスタＰ３０１、Ｐ３０２、Ｐ３０３、Ｐ３０４、Ｎ３０７、Ｎ３０８、Ｎ３０９は、カレントスイッチ回路を構成する。
【００３５】
トランジスタＮ３０３、Ｎ３０４は、データアンプ回路を構成する。トランジスタＮ３０５、Ｎ３０６は、正帰還回路を構成する。
【００３６】
このような図１の実施例の動作を説明する。
まず、ＣＭＬクロック正側入力ＣＬＫがハイレベル（Ｈ）、ＣＭＬクロック負側入力がロウレベル（Ｌ）のときについて説明する。
【００３７】
このとき、トランジスタＮ３０７はオン、トランジスタＮ３０８はオフとなり、トランジスタＰ３０１はオン、トランジスタＰ３０２はオフとなり、トランジスタＮ３０３はオフ、トランジスタＮ３０４はオフとなり、トランジスタＮ３０５またはトランジスタＮ３０６の何れか一方のみオン（他方はオフ）となる。
【００３８】
トランジスタＮ３０５がオン、トランジスタＮ３０６がオフであれば、ＣＭＬデータ正側出力Ｑはハイレベル、ＣＭＬデータ負側出力ＸＱはロウレベルとなる。トランジスタＮ３０５がオフ、トランジスタＮ３０６がオンであれば、ＣＭＬデータ正側出力Ｑはロウレベル、ＣＭＬデータ負側出力ＸＱはハイレベルとなる。
【００３９】
次に、ＣＭＬクロック正側入力ＣＬＫがロウレベル（Ｌ）、ＣＭＬクロック負側入力がハイレベル（Ｈ）のときについて説明する。
【００４０】
このとき、トランジスタＮ３０７はオフ、トランジスタＮ３０８はオンとなり、トランジスタＰ３０１はオフ、トランジスタＰ３０２はオンとなり、トランジスタＮ３０３またはトランジスタＮ３０４の何れかがオンとなり、トランジスタＮ３０５はオフ、トランジスタＮ３０６はオフとなる。
【００４１】
ＣＭＬデータ正側入力ＤＡＴＡがハイレベルであればトランジスタＮ３０３はオンとなり、ＣＭＬデータ正側入力ＤＡＴＡがロウレベルであればトランジスタＮ３０３はオフとなる。ＣＭＬデータ負側入力ＸＤＡＴＡハイレベルであればトランジスタＮ３０４はオンとなり、ＣＭＬデータ負側入力ＸＤＡＴＡロウレベルであればトランジスタＮ３０４はオフとなる。
【００４２】
こうして、図１の実施例は、ＣＭＬラッチ回路として機能する。ＣＭＬデータ正側出力ＱをトランジスタＮ３０４のドレインに生成し、ＣＭＬデータ負側出力ＸＱをトランジスタＮ３０３のドレインに生成する。
【００４３】
このような図１の実施例は、トランジスタＰ３０３のドレインーソース間電圧と、トランジスタＰ３０４のドレインーソース間電圧とをそれぞれ小さくすることができる。このため、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲を広くできる。
【００４４】
また、図１の実施例は、ＣＭＬデータ正側出力Ｑ、ＣＭＬデータ負側出力ＸＱの振幅を大きくとれる。さらに、図１の実施例は、素子数、素子の面積（大きさ）を減らす、回路の消費電力を減らす、回路の電源電圧を下げることができる。
【００４５】
図２は、本発明の第２の実施例を示す構成図である。図１と同一の要素には、同一符号を付し、説明を省略する。
【００４６】
図２の実施例の特徴は、図１の実施例の特徴を備えると共に、マスター／スレーブＣＭＬフリップフロップ回路を構成する点にある。
【００４７】
図２の実施例の構成を説明する。
トランジスタＮ３０４のドレインは電圧ｍｑを有し、トランジスタＮ３０３のドレインは電圧ｘｍｑを有する。
【００４８】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１２のゲートは、トランジスタＮ３０３のドレイン及び電圧ｘｍｑに接続される。トランジスタＮ３１２のドレインは、負荷である抵抗Ｒ３０３を介して、電源ラインＶＤＤに接続される。
【００４９】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１３のゲートは、トランジスタＮ３０４のドレイン及び電圧ｍｑに接続される。トランジスタＮ３１３のドレインは、負荷である抵抗Ｒ３０４を介して、電源ラインＶＤＤに接続される。
【００５０】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１４のゲートは、トランジスタＮ３１３のドレインに接続される。トランジスタＮ３１４のドレインは、トランジスタＮ３１２のドレインに接続される。
【００５１】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１５のゲートは、トランジスタＮ３１２のドレインに接続される。トランジスタＮ３１５のドレインは、トランジスタＮ３１３のドレインに接続される。
【００５２】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３１９のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３１９のドレインは、トランジスタＮ３１２のソースとトランジスタＮ３１３のソースとに接続される。トランジスタＮ３１９のソースは、ＧＮＤラインＶＳＳに接続される。
【００５３】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ３２０のゲートは、電流源バイアスＮＢＩＡＳに接続される。トランジスタＮ３２０のドレインは、トランジスタＮ３１４のソースとトランジスタＮ３１５のソースとに接続される。トランジスタＮ３２０のソースは、ＧＮＤラインＶＳＳに接続される。
【００５４】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０５のゲートは、電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０５のドレインは、トランジスタＮ３１９のドレインに接続される。
【００５５】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０６のゲートは、電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ３０６のドレインは、トランジスタＮ３２０のドレインに接続される。
【００５６】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０７のゲートは、電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０７のドレインは、トランジスタＰ３０５のソースに接続される。トランジスタＰ３０７のソースは、電源ラインＶＤＤに接続される。
【００５７】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ３０８のゲートは、電流源バイアスＰＢＩＡＳ１に接続される。トランジスタＰ３０８のドレインは、トランジスタＰ３０６のソースに接続される。トランジスタＰ３０８のソースは、電源ラインＶＤＤに接続される。
【００５８】
ここで、トランジスタＮ３１２のドレインは、一方の出力であるＣＭＬデータ正側出力Ｑ２である。トランジスタＮ３１３のドレインは、他方の出力であるＣＭＬデータ負側出力ＸＱ２である。
【００５９】
トランジスタＮ３１０、Ｎ３１１、Ｎ３０９、Ｎ３１９、Ｎ３２０は、実質的に電流源を構成し、それぞれトラッキングする。また、トランジスタＰ３０３、Ｐ３０４、Ｐ３０７、Ｐ３０８は、実質的に電流源を構成し、それぞれトラッキングする。
【００６０】
トランジスタＰ３０７の電流ＩＰ３０７の設定値がトランジスタＮ３１９の電流ＩＮ３１９の設定値よりも大きくなるように設定する（ＩＰ３０７の設定値＞ＩＮ３１９の設定値）。また、トランジスタＰ３０８の電流ＩＰ３０８の設定値がトランジスタＮ３２０の電流ＩＮ３２０の設定値よりも大きくなるように設定する（ＩＰ３０８の設定値＞ＩＮ３２０の設定値）。
【００６１】
トランジスタＰ３０３の電流値ＩＰ３０３と、トランジスタＰ３０４の電流値ＩＰ３０４と、トランジスタＰ３０７の電流値ＩＰ３０７と、トランジスタＰ３０８の電流値ＩＰ３０８とが等しくなるように設定する（ＩＰ３０３＝ＩＰ３０４＝ＩＰ３０７＝ＩＰ３０８）。
【００６２】
トランジスタＰ３０３の電流値ＩＰ３０３とトランジスタＰ３０８の電流値ＩＰ３０８との和（ＩＰ３０３＋ＩＰ３０８）と、トランジスタＰ３０４の電流値ＩＰ３０４とトランジスタＰ３０７の電流値ＩＰ３０７との和（ＩＰ３０４＋ＩＰ３０７）と、トランジスタＮ３０９の電流ＩＮ３０９とが等しくなるように設定する（ＩＰ３０３＋ＩＰ３０８＝ＩＰ３０４＋ＩＰ３０７＝ＩＮ３０９）。
【００６３】
このような図２の実施例の動作を説明する。
まず、ＣＭＬクロック正側入力ＣＬＫがハイレベル（Ｈ）、ＣＭＬクロック負側入力がロウレベル（Ｌ）のときについて説明する。
【００６４】
このとき、トランジスタＮ３０７はオン、トランジスタＮ３０８はオフとなり、トランジスタＰ３０１はオン、トランジスタＰ３０２はオフとなり、トランジスタＮ３０３はオフ、トランジスタＮ３０４はオフとなり、トランジスタＮ３０５またはトランジスタＮ３０６の何れか一方のみオン（他方はオフ）となる。
【００６５】
また、トランジスタＮ３０５はオフ、トランジスタＮ３０６はオンとなり、トランジスタＮ３１２またはトランジスタＮ３１３の何れか一方のみオン（他方はオフ）となり、トランジスタＮ３１４はオフとなり、トランジスタＮ３１５はオフとなる。
【００６６】
ここで、トランジスタＮ３０５がオン、トランジスタＮ３０６がオフであれば、電圧ｍｑはハイレベル、電圧ｘｍｑはロウレベルとなり、トランジスタＮ３１２はオフ、トランジスタＮ３１３はオンとなり、ＣＭＬデータ正側出力Ｑ２はハイレベル、ＣＭＬデータ負側出力ＸＱ２はロウレベルとなる。
【００６７】
トランジスタＮ３０５がオフ、トランジスタＮ３０６がオンであれば、電圧ｍｑはロウレベル、電圧ｘｍｑはハイレベルとなり、トランジスタＮ３１２はオン、トランジスタＮ３１３はオフとなり、ＣＭＬデータ正側出力Ｑ２はロウレベル、ＣＭＬデータ負側出力ＸＱはハイレベルとなる。
【００６８】
次に、ＣＭＬクロック正側入力ＣＬＫがロウレベル（Ｌ）、ＣＭＬクロック負側入力がハイレベル（Ｈ）のときについて説明する。
【００６９】
このとき、トランジスタＮ３０７はオフ、トランジスタＮ３０８はオンとなり、トランジスタＰ３０１はオフ、トランジスタＰ３０２はオンとなり、トランジスタＮ３０３またはトランジスタＮ３０４の何れかがオンとなり、トランジスタＮ３０５はオフ、トランジスタＮ３０６はオフとなる。
【００７０】
また、トランジスタＮ３０５はオン、トランジスタＮ３０６はオフとなり、トランジスタＮ３１２はオフ、トランジスタＮ３１３はオフとなり、トランジスタＮ３１４またはトランジスタＮ３１５の何れか一方のみオン（他方はオフ）となる。
【００７１】
トランジスタＮ３１４がオン、トランジスタＮ３１５がオフであれば、ＣＭＬデータ正側出力Ｑ２はロウレベル、ＣＭＬデータ負側出力ＸＱ２はハイレベルとなる。また、トランジスタＮ３１４がオフ、トランジスタＮ３１５がオンであれば、ＣＭＬデータ正側出力Ｑ２はハイレベル、ＣＭＬデータ負側出力ＸＱ２はロウレベルとなる
【００７２】
こうして、図２の実施例は、マスター／スレーブＣＭＬフリップフロップ回路として機能する。ＣＭＬデータ正側出力Ｑ２をトランジスタＮ３１２のドレインに生成し、ＣＭＬデータ負側出力ＸＱ２をトランジスタＮ３１３のドレインに生成する。
【００７３】
このような図２の実施例は、図１の実施例と同様に、トランジスタＰ３０３のドレインーソース間電圧と、トランジスタＰ３０４のドレインーソース間電圧とをそれぞれ小さくすることができる。このため、ＣＭＬクロック正側入力ＣＬＫ、ＣＭＬクロック負側入力ＸＣＬＫの入力電圧範囲を広くできる。
【００７４】
また、図２の実施例は、図１の実施例と同様に、ＣＭＬデータ正側出力Ｑ２、ＣＭＬデータ負側出力ＸＱ２の振幅を大きくとれる。さらに、図２の実施例は、素子数、素子の面積（大きさ）を減らす、回路の消費電力を減らす、回路の電源電圧を下げることができる。
【００７５】
図３は、本発明の第３の実施例を示す構成図である。図１の実施例と同等の要素には、同等符号を付し、説明を省略する。図３の実施例のトランジスタＮ４０３〜Ｎ４１１、Ｐ４０１〜Ｐ４０４、抵抗Ｒ４０１〜Ｒ４０２は、図１の実施例のトランジスタＮ３０３〜Ｎ３１１、Ｐ３０１〜Ｐ３０４、抵抗Ｒ３０１〜Ｒ３０２にそれぞれ対応する。図３の実施例のＣＭＬデータ正側出力Ｑ３、ＣＭＬクロック負側入力ＸＱ３は、図１の実施例のＣＭＬデータ正側出力Ｑ、ＣＭＬクロック負側入力ＸＱに対応する。
【００７６】
図３の実施例の特徴は、図１の実施例と同様に、トランジスタＮ４１０、Ｎ４１１、Ｐ４０１、Ｐ４０２、Ｐ４０３、Ｐ４０４、Ｎ４０７、Ｎ４０８、Ｎ４０９に係る構成にある。
【００７７】
図３の実施例の構成を説明する。
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４２１のゲートは、トランジスタＮ４１０のゲートに接続される。トランジスタＮ４２１のドレインは、トランジスタＮ４１０のゲートに接続される。トランジスタＮ４２１のソースは、ＧＮＤラインＶＳＳに接続される。
【００７８】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４２２のゲートは、トランジスタＮ４１１のゲートに接続される。トランジスタＮ４２２のドレインは、トランジスタＮ４１１のゲートに接続される。トランジスタＮ４２２のソースは、ＧＮＤラインＶＳＳに接続される。
【００７９】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ４０１のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ４０１のドレインは、トランジスタＮ４２２のドレインに接続される。
【００８０】
ＰＭＯＳトランジスタ（トランジスタ）Ｐ４０２のゲートは電流源バイアスＰＢＩＡＳ２に接続される。トランジスタＰ４０２のドレインは、トランジスタＮ４２１のドレインに接続される。
【００８１】
このような図３の実施例の動作を説明する。
トランジスタＰ４０１がオンとなると、トランジスタＮ４２２がオンとなり、トランジスタＮ４１１がオンとなり、トランジスタＮ４０５またはトランジスタＮ４０６の何れか一方のみオン（他方はオフ）となる。
【００８２】
トランジスタＰ４０１がオフとなると、トランジスタＮ４２２がオフとなり、トランジスタＮ４１１がオフとなり、トランジスタＮ４０５がオフとなり、トランジスタＮ４０６がオフとなる。
【００８３】
また、トランジスタＰ４０２がオンとなると、トランジスタＮ４２１がオンとなり、トランジスタＮ４１０がオンとなり、トランジスタＮ４０３またはトランジスタＮ４０４の何れかがオンとなる。
【００８４】
トランジスタＰ４０２がオフとなると、トランジスタＮ４２１がオフとなり、トランジスタＮ４１０がオフとなり、トランジスタＮ４０３がオフ、トランジスタＮ４０４がオフとなる。
【００８５】
したがって、図３の実施例の動作は、図１の実施例の動作と同等になる。よって、図３の実施例は、図１の実施例の効果と同等の効果を有する。
【００８６】
図４は、本発明の第４の実施例を示す構成図である。図２、３の実施例と同等の要素には、同等符号を付し、説明を省略する。図４の実施例のトランジスタＮ４０３〜Ｎ４２０、Ｐ４０１〜Ｐ４０４、抵抗Ｒ４０１〜Ｒ４０４は、図２の実施例のトランジスタＮ３０３〜Ｎ３２０、Ｐ３０１〜Ｐ３０４、抵抗Ｒ３０１〜Ｒ３０４にそれぞれ対応する。図４の実施例のＣＭＬデータ正側出力Ｑ４、ＣＭＬクロック負側入力ＸＱ４は、図２の実施例のＣＭＬデータ正側出力Ｑ２、ＣＭＬクロック負側入力ＸＱ２に対応する。
【００８７】
図４の実施例の特徴は、図２の実施例と同様に、図３の実施例の特徴を備えると共に、マスター／スレーブＣＭＬフリップフロップ回路を構成する点にある。
【００８８】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４１９のゲートは、トランジスタＮ４１１のゲートとトランジスタ４２２のゲートとに接続される。
【００８９】
ＮＭＯＳトランジスタ（トランジスタ）Ｎ４２０のゲートは、トランジスタＮ４１０のゲートとトランジスタ４２１のゲートとに接続される。
【００９０】
このような図４の実施例の動作を説明する。
トランジスタＰ４０１がオンとなると、トランジスタＮ４２２がオンとなり、トランジスタＮ４１１がオンとなり、トランジスタＮ４０５またはトランジスタＮ４０６の何れか一方のみオン（他方はオフ）となり、トランジスタＮ４１９がオンとなり、トランジスタＮ４１２またはトランジスタＮ４１３の何れか一方のみオン（他方はオフ）となる。
【００９１】
トランジスタＰ４０１がオフとなると、トランジスタＮ４２２がオフとなり、トランジスタＮ４１１がオフとなり、トランジスタＮ４０５がオフとなり、トランジスタＮ４０６がオフとなり、トランジスタＮ４１９がオフとなり、トランジスタＮ４１２がオフとなり、トランジスタＮ４１３がオフとなる。
【００９２】
また、トランジスタＰ４０２がオンとなると、トランジスタＮ４２１がオンとなり、トランジスタＮ４１０がオンとなり、トランジスタＮ４０３またはトランジスタＮ４０４の何れかがオンとなり、トランジスタＮ４２０がオンとなり、トランジスタＮ４１４またはトランジスタＮ４１５の何れか一方のみオン（他方はオフ）となる。
【００９３】
トランジスタＰ４０２がオフとなると、トランジスタＮ４２１がオフとなり、トランジスタＮ４１０がオフとなり、トランジスタＮ４０３がオフ、トランジスタＮ４０４がオフとなり、トランジスタＮ４２０がオフとなり、トランジスタＮ４１４がオフとなり、トランジスタＮ４１５がオフとなる。
【００９４】
したがって、図４の実施例の動作は、図２の実施例の動作と同等になる。よって、図４の実施例は、図２の実施例の効果と同等の効果を有する。
【００９５】
図１〜図４の実施例は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されたものであったが、これとは別に、図１〜図５の実施例のＮＭＯＳトランジスタをＮＰＮ（バイポーラ）トランジスタに置換し、ＰＭＯＳトランジスタをＰＮＰ（バイポーラ）トランジスタに置換にしても、同等の構成となり、同等の作用効果がある。
【００９６】
また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【図面の簡単な説明】
【００９７】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の第２の実施例を示す構成図である。
【図３】本発明の第３の実施例を示す構成図である。
【図４】本発明の第４の実施例を示す構成図である。
【図５】従来のＣＭＬラッチ回路を示す構成図である。
【符号の説明】
【００９８】
ＶＤＤ  電源ライン
ＶＳＳ  ＧＮＤライン（接地ライン）
ＤＡＴＡ  ＣＭＬデータ正側入力（一方の入力）
ＸＤＡＴＡ  ＣＭＬデータ負側入力（他方の入力）
ＣＬＫ  ＣＭＬクロック正側入力（一方のクロック）
ＸＣＬＫ  ＣＭＬクロック負側入力（他方のクロック）
Ｑ、Ｑ２、Ｑ３、Ｑ４  ＣＭＬデータ正側出力（一方の出力）
ＸＱ、ＸＱ２、ＸＱ３、ＸＱ４  ＣＭＬデータ負側出力（他方の出力）
ＮＢＩＡＳ、ＰＢＩＡＳ１、ＰＢＩＡＳ２  電流源バイアス
Ｒ３０１〜Ｒ３０４、Ｒ４０１〜Ｒ４０４  抵抗（負荷）
Ｎ３０３〜Ｎ３２０、Ｎ４０３〜Ｎ４２２  ＮＭＯＳトランジスタ（トランジスタ）
Ｐ３０１〜Ｐ３０８、Ｐ４０１〜Ｐ４０４  ＰＭＯＳトランジスタ（トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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