(57)【要約】【課題】低電圧かつ高速動作が可能で、しかも可逆的に安定した書き換え特性を有する不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供。【解決手段】第１電極１０３と、第２電極１０８との間に介在され、両電極１０３，１０８間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０７とを備え、この抵抗変化層１０７は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する導電性の第１の酸素不足型のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性記憶素子。
【請求項２】
前記第２の酸素不足型のジルコニウム酸化物層の膜厚が１ｎｍ以上５ｎｍ以下である請求項１に記載の不揮発性記憶素子。
【請求項３】
前記第２の酸素不足型のジルコニウム酸化物層が前記第１電極もしくは前記第２電極のどちらか一方に接している、請求項１または２に記載の不揮発性記憶素子。
【請求項４】
前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、ＲＨ＞ＲＬとなる、請求項１〜３のいずれかに記載の不揮発性記憶素子。
【請求項５】
前記不揮発性記憶素子は、前記第１電極と前記第２電極との間に整流素子を具備しており、
前記整流素子は、前記抵抗変化層と電気的に接続されている、請求項１〜４のいずれかに記載の不揮発性記憶素子。
【請求項６】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置。
【請求項７】
前記第２のジルコニウム酸化物層の膜厚が１ｎｍ以上５ｎｍ以下である、請求項６に記載の不揮発性半導体装置。
【請求項８】
前記第２の酸素不足型のジルコニウム酸化物層が前記第１電極もしくは前記第２電極のどちらか一方に接している、請求項６または７に記載の不揮発性半導体装置。
【請求項９】
前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、ＲＨ＞ＲＬとなる、請求項６〜８のいずれかに記載の不揮発性半導体装置。
【請求項１０】
前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、
当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項６〜９のいずれかに記載の不揮発性半導体装置。
【請求項１１】
請求項６〜１０のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
【請求項１２】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置。
【請求項１３】
前記第２のジルコニウム酸化物層の膜厚が１ｎｍ以上５ｎｍ以下である、請求項１２に記載の不揮発性半導体装置。
【請求項１４】
前記第２の酸素不足型のジルコニウム酸化物層が前記第１電極もしくは前記第２電極のどちらか一方に接している、請求項１２または１３に記載の不揮発性半導体装置。
【請求項１５】
前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、ＲＨ＞ＲＬとなる、請求項１２〜１４のいずれかに記載の不揮発性半導体装置。
【請求項１６】
前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、
当該整流素子は、前記抵抗変化層と電気的に接続されている、請求項１２〜１５のいずれかに記載の不揮発性半導体装置。
【請求項１７】
請求項１２〜１６のいずれかに記載の不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、不揮発性半導体装置。
【請求項１８】
半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタのソース又はドレイン電極を介して前記第１電極および前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置。
【請求項１９】
前記第２のジルコニウム酸化物層の膜厚が１ｎｍ以上５ｎｍ以下である、請求項１８に記載の不揮発性半導体装置。
【請求項２０】
前記第２の酸素不足型のジルコニウム酸化物層が前記第１電極もしくは前記第２電極のどちらか一方に接している、請求項１８または１９に記載の不揮発性半導体装置。
【請求項２１】
前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、ＲＨ＞ＲＬとなる、請求項１８〜２０のいずれかに記載の不揮発性半導体装置。
【請求項２２】
半導体基板と、
前記半導体基板上に形成された、所定の演算を実行する論理回路と、
前記半導体基板上に形成された、請求項１〜５のいずれかに記載の不揮発性記憶素子と有し、
前記請求項１〜５のいずれかに記載の不揮発性記憶素子は、プログラム機能を備えている不揮発性半導体装置。
【請求項２３】
所定の演算を実行する論理回路が前記半導体基板上に形成され、
前記不揮発性記憶素子はプログラム機能を備えている、
請求項６〜２１のいずれかに記載の不揮発性記憶装置。
【請求項２４】
第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有しており、
前記第１のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする不揮発性記憶素子の製造方法。
【請求項２５】
前記第２のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する、請求項２４に記載の不揮発性記憶素子の製造方法。
【請求項２６】
前記第２のジルコニウム酸化物層を、前記第１のジルコニウム酸化物層の一部を酸化することによって形成する、請求項２４に記載の不揮発性記憶素子の製造方法。
【請求項２７】
１ｎｍ以上５ｎｍ以下の膜厚となるように前記第２のジルコニウム酸化物層を形成する、請求項２４〜２６のいずれかに記載の不揮発性記憶素子の製造方法。
【請求項２８】
前記第２の酸素不足型のジルコニウム酸化物層が前記第１電極もしくは前記第２電極のどちらか一方に接している、請求項２４〜２７のいずれかに記載の不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。そこで、最近、抵抗変化層を記憶部の材料として用いる新たな抵抗変化型の不揮発性記憶素子に注目が集まっている。
【０００４】
この抵抗変化型の不揮発性記憶素子は、基本的には図２８に示したように、基板５０１と、その基板５０１上に形成された酸化物層５０２と、その酸化物層５０２上に形成された下部電極５０３と、上部電極５０５と、下部電極５０３および上部電極５０５に挟まれた抵抗変化層５０４とを備えている。抵抗変化層５０４を下部電極５０３と上部電極５０５でサンドイッチしたような非常に単純な構造で構成される。そして、この上下の電極間に所定の電気的パルスを与えるだけで、抵抗が高抵抗もしくは低抵抗状態に変化する。そして、これらの異なる抵抗状態と数値を対応させ情報の記録を行うのである。抵抗変化型の不揮発性記憶素子はこのような構造上及び動作上の単純さから、さらなる微細化や低コスト化が可能であると期待されている。さらに、高抵抗と低抵抗の状態変化が１００ｎｓ以下オーダーで起こる場合もある事もから、高速動作という観点からも注目を集めており、種々の提案が成されている。
【０００５】
例えば、特許文献１に開示されているのは、上部電極と下部電極に電圧を印加する事で抵抗変化層５０４内に金属イオンを出し入れして高抵抗と低抵抗状態を作り出し、情報を記録するタイプの抵抗変化型の不揮発性記憶素子がある。また、特許文献２に開示されているような、抵抗変化層の結晶状態を電気パルスで変化させて抵抗状態を変化させるようなタイプの抵抗変化型メモリも知られている（相変化型メモリ）。
【０００６】
さらに、上記に加えて、抵抗変化層５０４に金属酸化物を使った抵抗変化型の不揮発性記憶素子に関する提案も多くなされている。これらは、上記とは異なるメカニズムによって動作していると考えられ、電気的パルスによって抵抗変化層として用いられている金属酸化膜中の酸素が移動して抵抗変化が生じているとされている（詳細なメカニズムはまだ明らかになっていない）。
【０００７】
このような金属酸化物を使った抵抗変化型の不揮発性記憶素子は、抵抗変化層に用いる材料で大きく２種類に分類される。一つは、特許文献３等に開示されているペロブスカイト材料（Ｐｒ（１−ｘ）ＣａＸＭｎＯ３（ＰＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）を抵抗変化層として用いた抵抗変化型の不揮発性記憶素子である。
【０００８】
もう一つは、２元系の遷移金属酸化物を用いた抵抗変化型の不揮発性記憶素子である。２元系の遷移金属酸化物は、上述のペロブスカイト材料と比較しても非常に単純な組成及び構造が単純であるため、製造時の組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるという利点もあり、最近、特に精力的に研究がなされている。例えば、特許文献４や非特許文献１では、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。また、特許文献５では、Ｎｉ、Ｔｉ、Ｈｆ、Ｎｂ、Ｚｎ、Ｗ、Ｃｏ等のサブオキサイド（化学量論的組成からずれた酸化物）を抵抗変化材料として使った抵抗変化型の不揮発性記憶素子が開示されている。
【０００９】
さらに非特許文献２ではＺｒＯ２、非特許文献３ではＺｒＯ２とＺｒＯｘの積層でそれぞれの膜厚が数１０ｎｍオーダーという構造が抵抗変化材料として開示されている。
【特許文献１】特開２００６−４０９４６号公報
【特許文献２】特開２００４−３４９６８９号公報
【特許文献３】米国特許第６４７３３３２号明細書
【特許文献４】特開２００４−３６３６０４号公報
【特許文献５】特開２００５−３１７９７６号公報
【非特許文献１】Ｉ．Ｇ．Ｂｅａｋ  ｅｔ  ａｌ．，  Ｔｅｃｈ．  Ｄｉｇｅｓｔ  ＩＥＤＭ  ２００４，  ｐ５８７
【非特許文献２】Ｘ．  Ｗｕ  ｅｔ  ａｌ．，  ＡＰＰＬＩＥＤ  ＰＨＹＳＩＣＳ  ＬＥＴＴＥＲＳ  Ｖｏｌ９０，  ２００７，  ｐ１８３５０７
【非特許文献３】Ｄ．  Ｌｅｅ  ｅｔ  ａｌ．，  ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，  ＶＯＬ．  ２６，  ＮＯ．  ９，  ２００５，  ｐｐ．７１９−７２１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したような従来の抵抗変化材料に用いられるＺｒＯ、ＮｉＯなどの遷移金属酸化物は、以下のような問題がある。
【００１１】
まず、ＺｒＯ、ＮｉＯなど遷移金属酸化物を用いた従来の抵抗変化型の不揮発性記憶素子では、非特許文献１に開示されているように、抵抗変化材料を高抵抗状態から低抵抗状態へ変化させるには１００ｎｓ程度の短い電気的パルスで実現できる。しかしながら、低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
【００１２】
本発明は、このような事情に鑑みてなされたものであり、その目的は、低電圧かつ高速に動作し、可逆的に安定した書き換え特性を有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する不揮発性記憶素子において、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する導電性の第１の酸素不足型のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のジルコニウム酸化物層とが積層された積層構造を少なくとも有している不揮発性記憶素子である。
【００１４】
また、ある好ましい実施形態においては、前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも高い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＨとし、前記第２の酸素不足型のジルコニウム酸化物層が接している電極に前記第２の酸素不足型のジルコニウム酸化物層が接していない電極よりも低い電位を有する電気的パルスを印加した後の第１電極と第２電極間の抵抗値をＲＬとした時、ＲＨ＞ＲＬとなることを特徴とする。
【００１５】
また、本発明の不揮発性記憶素子は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記第１の電極配線を第１電極とし、前記第２の電極配線を第２電極とした場合、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している不揮発性半導体装置である。
【００１６】
また、本発明の不揮発性記憶素子は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第１電極と、前記第２の電極配線と接続される第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間の極性の異なる電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置である。
【００１７】
また、ある好ましい実施形態においては、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に整流素子を具備しており、
当該整流素子は、前記抵抗変化層と電気的に接続されていることを特徴とする。
【００１８】
また、ある好ましい実施形態においては、前記メモリアレイが複数積層されてなる多層化メモリアレイを備えていることを特徴とする。
【００１９】
また、本発明の不揮発性記憶素子は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、対応して設けられている前記トランジスタのソース又はドレイン電極を介して前記第１電極および前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層を備え、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している、不揮発性半導体装置である。
【００２０】
また、本発明の不揮発性記憶装置は、半導体基板と、
前記半導体基板上に形成された、所定の演算を実行する論理回路と、
前記半導体基板上に形成された、不揮発性記憶素子と有し、
前記不揮発性記憶素子は、プログラム機能を備えていることを特徴とする。
【００２１】
また、本発明の不揮発性記憶装置は、所定の演算を実行する論理回路が前記半導体基板上に形成され、前記不揮発性記憶素子はプログラム機能を備えていることを特徴とする。
【００２２】
また、本発明の不揮発性記憶素子の製造方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、両電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有しており、
前記第１のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成する不揮発性記憶素子の製造方法である。
【００２３】
また、ある好ましい実施形態においては、前記第２のジルコニウム酸化物層を、スパッタリング法または化学気相堆積法によって形成することを特徴とする。
【００２４】
また、ある好ましい実施形態においては、前記第２のジルコニウム酸化物層を、前記第１のジルコニウム酸化物層の一部を酸化することによって形成することを特徴とする。
【００２５】
また、ある好ましい実施形態においては、１ｎｍ以上５ｎｍ以下の膜厚となるように前記第２のジルコニウム酸化物層を形成することを特徴とする。
【００２６】
また、ある好ましい実施形態においては、前記第２の酸素不足型のジルコニウム酸化物層が前記第１電極もしくは前記第２電極のどちらか一方に接していることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、低電圧かつ高速な動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は省略する場合がある。
【００２９】
（第１の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第１の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
【００３０】
図１（ｃ）に示すように、本実施の形態の不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された酸化物層１０２と、その酸化物層１０２上に形成された第１電極層１０３と、第２電極層１０８と、第１電極層１０３および第２電極層１０８に挟まれた抵抗変化層１０７とを備えている。
【００３１】
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電圧を第１電極層１０３と第２電極層１０８との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１００の抵抗変化層１０７の抵抗値が、可逆的に増加または減少する。例えば、所定の閾値電圧よりも大きなパルス電圧が印加された場合、抵抗変化層１０７の抵抗値が増加または減少する一方で、その閾値電圧よりも小さなパルス電圧が印加された場合、抵抗変化層１０７の抵抗値は変化しない。
【００３２】
第１電極層１０３および第２電極層１０８の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
【００３３】
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０７は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０７を形成することができる。
【００３４】
［不揮発性記憶素子の製造方法］
次に、図１（ａ）〜（ｃ）を参照しながら、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
【００３５】
まず、図１（ａ）に示したように、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの酸化物層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、スパッタリング法により酸化物層１０２上に形成する。その後、第１電極層１０３上に、第２のジルコニウム酸化物層１０５を、Ｚｒターゲットを用いた反応性スパッタリング法で形成する。
【００３６】
その後、第２のジルコニウム酸化物層１０５上に、第２電極層１０８としての厚さ１５０ｎｍのＰｔ薄膜をスパッタリング法により形成する。最後に、フォトレジスト工程によって、フォトレジストによるパターン１０８を形成し、ドライエッチングによって、素子領域１０９を形成する。
【００３７】
上述した製造方法にしたがって、実施例１、２および比較例１を作製した。以下、その詳細について説明する。
【００３８】
まず、上述したようにして、基板１０１、酸化物層１０２及び、Ｐｔからなる第１電極層１０３の積層構造を形成した。その後、第１電極層１０３上に、第２のジルコニウム酸化物層１０５を、Ｚｒターゲットをアルゴンガスと酸素ガス中でスパッタリングするいわゆる反応性スパッタリングで形成した。このときの成膜条件は、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）が２×１０−５Ｐａ程度であり、スパッタ時のパワーは３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は０．９３Ｐａ、酸素ガスの流量比は２．０％（実施例１）、２．７％（実施例２）、３．３％（比較例１）、基板の設定温度は２５℃、成膜時間は約４分とした。これにより、各酸素ガスの流量比に対応してそれぞれ酸素含有率が約４８％、約５９％、約６７％、すなわち、ＺｒＯｘにおいてｘ＝０．９，１．４，２．０と表すことができる第２のジルコニウム酸化物層１０５が約３０ｎｍから４０ｎｍ堆積された。
【００３９】
実施例１、２および比較例１の製造時には、第２のジルコニウム酸化物層１０５と、第２電極１０８の形成とは、スパッタリング装置内で連続的に行った。
【００４０】
その後、上述したようにして、第２のジルコニウム酸化物層１０５上に、Ｐｔから成る第２電極層１０８を形成した。
【００４１】
その後、フォトレジスト工程によって、素子領域１０９を形成した。なお、実施例１、２および比較例１において、素子領域１０９は、直径が３μｍの円形パターンとした。
【００４２】
本実施の形態においては、上記の酸素ガス流量比を変化させることにより、実施例１、２および比較例１を作製している。作製した実施例と酸素ガス流量比との関係を表１にまとめる。なお、表１には酸素ガス流量比以外に、後述する素子の初期抵抗から求めた抵抗変化層１０７の抵抗率、ならびに本実施の形態と同様にして作製された第１のジルコニウム酸化物層のシート抵抗を別途測定し膜の抵抗率を求めた結果を同時に示している。
【００４３】
【表１】
2010021381.tif 000003
【００４４】
以下では、このようにして作製された実施例１、２および比較例１の特性等について説明する。
【００４５】
［抵抗変化型不揮発性記憶素子の動作例］
本実施の形態で作製した抵抗変化型の不揮発性記憶素子の具体的な動作を説明する前に、情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
【００４６】
図６は、情報を書き込む場合における抵抗変化型の不揮発性記憶素子の動作例を示す図である。
【００４７】
図１（ｃ）に示す不揮発性記憶素子の第１電極層１０３と第２電極層１０８との間に、例えば、パルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層１０７の抵抗値が図６に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０７の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０７の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。
【００４８】
この図６に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層１０７の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
【００４９】
図７は、情報を読み出す場合における実施例１及び２の動作例を示す図である。
【００５０】
情報の読み出しを行う場合、抵抗変化層１０７の抵抗値を変化させる閾値の電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０７の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
【００５１】
図７に示す例では、出力電流値Ｉａが低抵抗値Ｒａに、出力電流値Ｉｂが高抵抗値Ｒｂにそれぞれ対応しているので、出力電流値Ｉａが検出された場合は情報「１」が、出力電流値Ｉｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
【００５２】
［抵抗変化特性］
次に、本実施の形態において実際に作製した第２のジルコニウム酸化物層１０５実施例１、実施例２、及び比較例１に対して電気的パルスを印加したときの特性について説明する。
【００５３】
図８、図９、図１０はそれぞれ、実施例１、実施例２、比較例３のジルコニウム酸化物層を使った不揮発性記憶素子についてのパルス印加回数に対する抵抗変化特性を測定した結果である。ここで、下部電極（第１電極層１０３）を基準として、上部電極（第２電極層１０８）に負極性の電圧を加えたときに高抵抗化し、正極性の電圧を加えたときに低抵抗化するようなモードをＡモードと定義し、下部電極を基準に上部電極に正極性の電圧を印加したときに高抵抗化し、負極正の電圧を加えたときに低抵抗化するようなモードをＢモードと定義する。図８はＡモード、図９はＢモードの測定結果である。ここでは、第１電極層１０３と第２電極層１０８との間に、パルス幅が１００ｎｓｅｃで、正負２種類の電気的パルスを交互に繰り返し印加した場合の抵抗変化層１０７の抵抗値を測定した。
【００５４】
まず、図８は、下部電極１０３と上部電極１０８の間には、パルス幅が１００ｎｓｅｃで、下部電極１０３を基準として上部電極１０８に−３．５Ｖと＋１．８Ｖの電圧を有する電気的パルスを交互に印加した時の抵抗の測定結果である。この場合、＋１．５Ｖの電圧の電気パルスを印加する事で抵抗値は１６０〜２００Ω程度となり、＋１．５Ｖの電圧の電気パルスを印加した場合は、４５〜５５Ω程度と変化していた。すなわち、上部電極１０８に下部電極１０３よりも低い電圧の電気パルスを加えた時に高抵抗化する変化（Ａモード動作）を示した。
【００５５】
なお、図には表していないが、Ｂモード動作は起こらなかった。
【００５６】
次に、酸素ガス流量比２．７％のとき得られた実施例２の抵抗変化特性を示す図９を見ると、初期抵抗測定直後の試料に正電圧＋２．３Ｖの電気的パルスを加えると、抵抗値が約５００ｋΩから約３ｋΩに低下しているのが分かる。これはフォーミング工程と呼ばれるものであり、初期抵抗が約５００ｋΩと非常に高いため、抵抗変化範囲である１１０Ωから３ｋΩに近い値になるよう抵抗値を調節する必要がある。また、フォーミング工程が正電圧＋２．３Ｖのパルスを１回だけ加えるだけという、従来と比べて低電圧かつ簡略に行うことができる。
【００５７】
その後、負電圧−１．０Ｖの電気的パルスで抵抗値が約１１０Ωに減少、正電圧＋１．７Ｖの電気的パルスで抵抗値が約３ｋΩに増加しており、その後、１１０Ωと３ｋΩの間で、非常に安定した可逆的抵抗変化が起こっていることを確認することができる。
【００５８】
なお、図には表していないが、Ａモード動作は起こらなかった。
【００５９】
一方、酸素ガス流量比３．３％のとき得られた比較例１の結果を示す図１０では、初期抵抗が６．８ＭΩと非常に高く、パルス幅１００ｎｓｅｃで正電圧を＋０．１Ｖから＋１０．０Ｖまで、あるいは負電圧を−０．１Ｖから−１０．０Ｖまで徐々に変化させて電気パルスを印加しても抵抗変化を示すことはなかった。さらに正電圧＋１０．０Ｖ、負電圧−１０．０Ｖを交互に数回繰り返し印加した場合には、抵抗値は約３０Ωまで減少するがその後抵抗変化は全く見られない。
【００６０】
［４端子法の実験］
上記のような、不揮発性記憶素子が印加電圧の極性に対して、２つのモードで抵抗変化する原因を調べるため、不揮発性記憶素子のどの部分が抵抗変化を起こしているかを調べた。この目的のために作製した素子が素子Ｆである。なお、今回は酸素不足型のジルコニウム酸化物と同様のメカニズムで動作していると考えられている、酸素不足型のタンタル酸化物を用いた場合の結果を示す。
【００６１】
図１１に示したのは素子Ｆの断面の模式図である。この図のように、１００ｎｍの酸素不足型のタンタル酸化物層１３０５の上下にＰｔで２つずつ、合計４つの電極１３０１〜電極１３０４を形成した。そして、電極１３０２を基準にして電極１３０１に１００ｎｓｅｃのパルス幅で＋２．０Ｖと−１．５Ｖの電圧を印加した。すると、＋２．０Ｖの電圧の電気パルスを印加した時に高抵抗化し、−１．５Ｖの電圧の電気パルスを印加した時に低抵抗化した。このように電極１３０１と電極１３０２の抵抗を変化させた状態で４つの電極間の抵抗値を測定した。具体的には、電極１３０１と電極１３０２に＋２．０Ｖを印加して電極１３０１と電極１３０２の間の抵抗を高抵抗化した状態で、電極１３０１と電極１３０３、電極１３０１と電極１３０４、電極１３０２と電極１３０３、電極１３０２と電極１３０４、電極１３０３と電極１３０４の間の抵抗値をそれぞれ測定した。次に、電極１３０１と電極１３０２に−１．５Ｖを印加して電極１３０１と電極１３０２の間の抵抗を低抵抗化した状態で、上述と同様に各電極間の抵抗値を測定した。
【００６２】
以上のような測定を１０回ずつ繰り返し、各電極間の抵抗値をまとめると、表２に示すような結果が得られた。
【００６３】
【表２】
2010021381.tif 000004
【００６４】
すなわち、電極１３０１に関連した部分だけに抵抗値の変化が見られ、電極１３０１が関与していない場所では、抵抗値がほとんど変化していないという結果が得られた。この事から、電極１３０１と電極１３０２の間に電圧を印加した時に抵抗の変化が起こっていたのは、電極１３０１の近傍だけであった事が分かる。
【００６５】
以上の事より、酸素不足型のタンタル酸化物を抵抗変化層に用いた抵抗変化素子で抵抗変化が生じているのは酸素不足型のタンタル酸化物層の中でも電極に近い部分だけであるといえる。また、高抵抗化を起こす時に、高い電位となっている側の電極の近傍が抵抗変化を起こしていると考えられる（この場合、高抵抗化する時、電極１３０２に対して電極１３０１には高電位の電圧がかかっている）。
【００６６】
この現象は遷移金属の酸素不足型ジルコニウムの酸化物を用いた場合であっても同様であると考える。なぜならば、ジルコニウム酸化膜を抵抗変化膜に使用した不揮発性記憶素子でもタンタルの場合と同様、電極に加えられた電界によって抵抗変化の現象が観測されるからである。
【００６７】
以上の結果を考慮すると、不揮発性記憶素子１００では、上部電極１０８と抵抗変化層１０７の界面近傍で抵抗変化を起こすモード（上部電極モード）と、下部電極１０４と抵抗変化層１０７の界面近傍で抵抗変化を起こすモード（下部電極モード）の２つのモードで抵抗変化が起こっていたと考えられる。
【００６８】
また、本実施の形態の不揮発性記憶素子は、極性が異なる電気パルスで抵抗変化が生じるバイポーラ型で、１００ｎｓｅｃという比較的短いパルス幅の電気パルスで高速に抵抗変化すると言える。
【００６９】
［抵抗変化層の解析］
本実施の形態における抵抗変化層１０７の構造を解析するため、単結晶シリコン基板上に厚さ２００ｎｍの酸化物層が形成された基板上に、実施例１、２および比較例１と全く同じ条件で、ジルコニウム酸化物を堆積したサンプルをそれぞれ用意した。これらのサンプルを、それぞれＡ，Ｂ、Ｃと表記する。それぞれのサンプルの酸素ガス流量比と、後述の分析結果をまとめた結果を表２に示す。なお、サンプルＡ乃至Ｃ、の上には、第２電極層１０８に相当するＰｔは堆積されていないため、抵抗変化層が露出された状態となっている。
【００７０】
図２は、サンプルＡ乃至Ｃ、のＸ線回折スペクトルを示すグラフである。ここでは薄膜のＸ線回折スペクトル測定であるので、X線のサンプル表面との角度を１°に固定し、入射したX線の延長線からディテクタまでの角度（２θ）を変化させ、回折スペクトル強度を測定した。サンプルに対するＸ線の入射角θを変化させ、その回折スペクトルを測定した。この図２を参照すると、２θが３１〜３４ｄｅｇ．付近においてピークが観測されていることから、サンプルＡ乃至Ｃにおいてジルコニウム酸化物が形成されていることが分かる。また、このピークは３０〜４０ｄｅｇ．に及ぶような幅広いピークであることから、いずれのサンプルでも、結晶の状態としてはアモルファスまたは微結晶であると考えられる。なお、２θが５６ｄｅｇ．におけるピークは、シリコン基板に起因するものである。また、酸素ガス流量比が大きいほどピーク位置は低角側にシフトしていることから、より多くの酸素が膜中に取り込まれていることがわかる。
【００７１】
しかしながら、通常のＸ線回折では膜全体の情報しか得られず、抵抗変化層１０７の膜構造についての詳しい解析は困難である。そこで、Ｘ線反射率法と呼ばれる方法でさらに詳しい解析を行った。これは、Ｘ線をサンプルの表面に対して非常に浅い角度で入射させ、反射されたＸ線の強度を測定する方法（メーカ名：Ｒｉｇａｋｕ、ソフトウエア名：Ｘ線反射率データ処理ソフトウエア）である。そして、このスペクトルに対して適切な構造モデルを仮定してフィッティングを行い、サンプルＢ及びＣにおける抵抗変化層の膜厚および屈折率を評価する。このとき、フィッティングのパラメータとしては、抵抗変化層の積層構造、各層の膜厚及びδ（＝１−屈折率）である。
【００７２】
図３（ａ）、（ｂ）及び、図４には、一例として、サンプルＢ及びＣのＸ線反射率測定パターンを示している。ここではX線のサンプル表面との角度θとディテクタ角度（サンプル面に対し角度θ）を連動して変化させ、サンプル表面でのX線の反射率の推移を測定した。入射したX線の延長線からディテクタまでの角度が２θとなる。なお、図３（ａ）、（ｂ）及び、図４における横軸は２θ（Ｘ線の入射角度θ）を、縦軸はＸ線の反射率をそれぞれ示している。また、図３（ａ）は、実際にサンプルＢのＸ線反射率を測定した際に得られたパターン（破線）と、基板上に単層のジルコニウム酸化物層が存在していることを仮定してフィッティングを行った結果（実線）、図３（ｂ）は、同じく測定した際に得られた反射率パターン（破線）と、基板上に２層のジルコニウム酸化物層が存在していることを仮定してフィッティングした結果（実線）とを示しており、図４は実際にサンプルＣのＸ線反射率を測定した際に得られたパターン（破線）と、基板上に単層のジルコニウム酸化物層が存在していることを仮定してフィッティングを行った結果（実線）を示している。
【００７３】
図３（ａ）を見ると、測定値とフィッティング結果とは概ね一致しているものの、細かな点で相違が見受けられる。他方、図３（ｂ）を見ると、実測の反射率パターンとフィッティングによって得られた反射率パターンとは、両者の識別が不可能な程、良好に一致している。以上の結果から、サンプルＢは、第１及び、第２のジルコニウム酸化物層の２層の異なるジルコニウム酸化物層から構成されていると考えられる。
【００７４】
この２層の積層構造を仮定してフィッティングしたときのサンプルＢの解析結果では、第１のジルコニウム酸化物層の膜厚は３８．５ｎｍで、δは１７．２×１０−６であり、第２のジルコニウム酸化物層の膜厚は約３．９ｎｍで、δは１６．５×１０−６であるという値が得られた。一般にδの値は、膜の密度から理論的に計算することができ、密度６．７９８ｇ／ｃｍ３の金属ジルコニウムのδは１９．０×１０−６、密度５．８１７ｇ／ｃｍ３のＺｒＯ２のδは１６．９×１０−６となる。これらの値と今回得られた値とを比較すると、第１のジルコニウム酸化物層は、ＺｒＯ１．４２程度の組成となり、化学量論的組成からは明らかにずれた、酸素が不足した酸化物であると考えられる。また、第２のジルコニウム酸化物層はδの値から組成比を求めると、ＺｒＯ１．９７であり、ＺｒＯ２に近い酸化物である。しかしながら、化学両論的組成からはずれた酸素不足型の酸化物であると考えられる。
【００７５】
Ｘ反射率法により測定した、サンプルＡ、Ｂ及びＣの結果は表３のようになった。
【００７６】
【表３】
2010021381.tif 000005
【００７７】
表３を参照すると、サンプルＡの場合もほぼ同等の結果が得られている。すなわち、第１のジルコニウム酸化物層をＺｒＯｘと表現した時、約３３．５ｎｍの膜厚で、ｘはほぼ０．９３程度であり、第２のジルコニウム酸化物層をＺｒＯｙと表現した時、膜厚は５．０ｎｍ程度であって、ｙは約１．７９となっている。
【００７８】
一方、図４に示しているサンプルＣの解析結果を見ると、基板上に単層のジルコニウム酸化物層が存在していることを仮定してフィッティングを行った結果において、実測の反射率パターンと良好に一致している。すなわち、比較例１においては、２層の積層構造にはなっておらず第２のジルコニウム酸化物層は存在していないと考えられる。このとき表２に示すように、すなわち、単層のジルコニウム酸化物層をＺｒＯｘと表現した時、約４１．９ｎｍの膜厚で、ｘは約２．０という化学両論的組成比が得られた。
【００７９】
実施例１及び２とサンプルＡ及びＢとでは、全く同一の条件でスパッタリングしているので、実施例１及び２においても、サンプルＡ及びＢと同様に、第１のジルコニウム酸化物層１０５と第２電極１０８との間には第２のジルコニウム酸化物層１０６が存在していると考えられる。したがって、実施例２では、サンプルＢと同様の膜厚３．９ｎｍ、組成比ｙ＝１．９７の第２のジルコニウム酸化物層１０５が形成されているといえる。
【００８０】
これらの結果からサンプルＢの抵抗変化層１０７は図１２に示すように、酸素含有率が低い第１のジルコニウム酸化物層（以下、「第１のジルコニウム酸化物層」という）１０５と、第１のジルコニウム酸化物層１０５上に形成された酸素含有率が高い第２のジルコニウム酸化物層（以下、「第２のジルコニウム酸化物層」という）１０６とで構成されていることが分かる。
【００８１】
図５は、表１のシート抵抗から求めた抵抗率を横軸に、素子の初期抵抗から求めた抵抗率を縦軸にプロットしたものを示している。上述したようにこの相違の原因は、第１電極層１０３及び第２電極層１０８と抵抗変化層１０７との間の接触抵抗、並びに、電極近傍に形成されていた第２のジルコニウム酸化物層にあると考えられる。サンプルＣでは、第２のジルコニウム酸化物層が存在していない事から、比較例１の素子の初期抵抗の上昇が電極層との接触抵抗のみによるものであると考えられ、抵抗率は約２桁上昇している。実施例１及び２についても、接触抵抗による素子の初期抵抗の上昇は多く見積もっても同程度と考えられる。したがって、酸素含有率が高く抵抗が非常に高い第２のジルコニウム酸化物層の存在による素子の初期抵抗の増加分は、実施例１で約１桁、実施例２で約２桁と非常に大きくなっていると考えられる。
【００８２】
一般に、化学両論的組成を有するＺｒＯ２は絶縁体と考えられているが、上述したように、第２のジルコニウム酸化物層はＺｒＯ２から酸素が欠損しており、絶縁体ではなく導電性の酸化物層である。なお、本発明における絶縁体の定義は、一般的な定義に従う。すなわち、抵抗率が１０８Ω・ｃｍ以上の材料を絶縁体と定義し（出展：「集積回路のための半導体工学」  工業調査会（１９９２年）  宇佐美晶、兼房慎ニ、前川隆雄、友景肇、井上森男）、１０８Ω・ｃｍ未満の抵抗値を有する材料を導電体と定義する。
【００８３】
なお、本実施の形態では、第２のジルコニウム酸化物層の分析にＸ線反射率測定法を用いたが、オージェ電子分光分析法（ＡＥＳ）、蛍光Ｘ線分析法（ＸＰＳ）及び電子線マイクロアナリシス法（ＥＰＭＡ：検出の方式によってはＷＤＳ、ＥＤＳ、ＥＤＸとも呼ばれる）等の機器分析手法も利用可能である。
【００８４】
［抵抗変化層の初期抵抗］
次に、実施例１、２および比較例１の抵抗変化層１０７の初期抵抗を測定し、その結果について検討する。ここでは、各実施例における第１電極層１０３と第２電極層１０８との間に、閾値電圧（例えば、１Ｖ程度）よりも低い５０ｍＶの微弱な電圧を印加し、流れる電流を測定して各実施例の抵抗変化層１０７の初期の抵抗率を求めた。その結果を表１に示す。
【００８５】
表１を参照すると、実施例１（酸素ガス流量比２．０％）では２Ω・ｃｍ、実施例２（同２．７％）では２０ｋΩ・ｃｍ、比較例１（酸素ガス流量比３．３％）では２００ｋΩ・ｃｍとなっており、酸素ガス流量比が大きくなるにしたがって抵抗変化層１０７の抵抗率が上昇しているのが分かる。
【００８６】
これに対し、本実施の形態と同様にして作製された第１のジルコニウム酸化物層のシート抵抗を別途測定し膜の抵抗率を求めた結果は、酸素ガス流量比２．０％では０．６ｍΩ・ｃｍ、２．７％では１１．５ｍΩ・ｃｍ、３．３％では１．１ｋΩ・ｃｍであった。ここでシート抵抗は、ジルコニウム酸化物の内部の抵抗、すなわち、本来のジルコニウム酸化物本来の固有の抵抗を示していると考えられる。これと比べると、表１で示した各実施例の抵抗変化層１０７の抵抗率は非常に高い。この相違の原因は、第１電極層１０３及び第２電極層１０８と抵抗変化層１０７との間の接触抵抗、並びに、電極近傍に形成された第２のジルコニウム酸化物層にあると考えられる。
【００８７】
［抵抗変化現象のメカニズム］
４端子法の実験から電極近傍で抵抗変化が起きていることを確認し、また、ｘ線反射率法の結果から動作をした実施例１及び実施例２の電極近傍には酸素含有率の高いジルコニウム酸化物層が存在することを確認した。さらに、抵抗変化を示さないサンプルＣについては、抵抗変化膜は層構造を示さず、第２のジルコニウム酸化物層のみとなっており、そのｘは２よりも大きくなっていることを確認した。
【００８８】
これらの結果から、抵抗変化をするためには、第１層のｘ、第２層のｙ、膜厚が好適な範囲にあることが必要であると言える。
【００８９】
第２のジルコニウム酸化物層の果している役割についてであるが、抵抗変化現象のメカニズム自体が明らかになっていない現状では、明確には分からない。但し、本実施の形態の抵抗変化型の不揮発性記憶素子の抵抗変化が、電極とジルコニウム酸化物層の界面の酸素原子の移動によって起こっていると考えれば、第２のジルコニウム酸化物層は界面近傍に電圧を有効に印加する役割を果している可能性が考えられる。つまり、抵抗変化現象は、第２電極１０８とジルコニウム酸化物層１０６の界面付近に電界によって酸素原子が集まったり、拡散したりして発現していると考える。具体的には、第２電極１０８に正の電圧を印加すれば負に帯電している酸素原子が第２電極１０８側に集まり、高抵抗層を形成して、高抵抗化する。逆に負の電圧を印加すれば、酸素原子がジルコニウム酸化物層内に拡散して抵抗が下がる。ここでもし、界面に高抵抗層である第２のジルコニウム酸化物層が存在すれば、この部分に局所的に大きな電圧がかかって、第２のジルコニウム酸化物層に酸素原子が注入され、ますます酸素含有率が高くなって、絶縁物として知られている化学量論的組成を有するＺｒＯ２に近づく。その結果、素子自体の抵抗が上昇し、高抵抗化状態となる。
【００９０】
この推測は、サンプルＢの上部電極１０８近傍に高濃度酸化物層が形成されていた結果と実施例２がＢモードで動作した結果に合致する。
【００９１】
さらに一般化すると、印加した電気パルスの極性と酸素イオンの極性を考慮すると、Ｂモードは下部電極を基準に上部電極にプラスの電圧を加えたときに高抵抗化することから、上部電極近傍での抵抗変化現象が支配的となっている場合と推測される。
【００９２】
一方、Ａモードは下部電極を基準に上部電極にマイナスの電圧を加えたときに高抵抗化することから、下部電極近傍での抵抗変化現象が支配的となっている場合と推測される。
【００９３】
ここで、例えば、界面に高抵抗層である第２のジルコニウム酸化物層が存在しなければ、電圧は、ジルコニウム酸化物層１０７に均等にかかり、界面近傍に絶縁物に近い高抵抗層は形成されにくい。その結果、抵抗変化現象は起こりにくくなる。
【００９４】
しかし、第２のジルコニウム酸化物層が存在しない場合でも、いわゆるフォーミング処理と呼ばれる、定常的に動作させる電圧よりも大きな電圧を加えたり、数多くの電気的パルスを加えたりすることによって酸素原子を移動させ、第２のジルコニウム酸化物層に類似した層を一旦作る処理を行えば、その後は安定した抵抗変化が起こると考えられる。
【００９５】
また上記のようなメカニズムに依れば、第２のジルコニウム酸化物層に接している電極に正の電圧を有する電気的パルスを印加した時に（例えば図１２のような構成の場合、第２電極１０８に第１電極１０３よりも高い電位を有する電気的パルスを印加）、高抵抗化が起こりやすく、逆に負の電圧を印加した時に低抵抗化が起こりやすいと言える。
【００９６】
また、第１のジルコニウム酸化物層１０５が果たす役割は、第２のジルコニウム酸化物層に接している電極に正の電圧を有する電気的パルスを印加した時に、第１のジルコニウム酸化物に含有される酸素原子が第２のジルコニウム酸化物層へ注入される供給源となる。
【００９７】
従って、第１のジルコニウム酸化物層１０５の酸素含有率は抵抗変化素子が１００ｎｓｅｃ程度の短い電気パルスで抵抗変化するかどうかに大きく影響すると考えられ、抵抗変化するためには第１のジルコニウム酸化物も適度な酸素含有率である必要があると考えられる。今回実施例１、実施例２の結果を参酌すると、ＺｒＯｘと表したとき好適なｘの範囲は０．９≦ｘ≦１．６と考えられる。
【００９８】
好適な第２のジルコニウム酸化物層の膜厚やｙの範囲については実施例２の結果を考慮すると、膜厚は３．９ｎｍ、ＺｒＯｙと表したときｙ＝１．９７のときに動作を確認している。
【００９９】
また、上記メカニズムから、電極近傍のジルコニウム酸化物層は抵抗変化層の中で電極近傍に局所的に大きな電圧をかける役割を担っていることを考慮すると、酸素の供給層である第１のジルコニウム酸化物層よりも抵抗が大きいことが不可欠であると考えられる。したがって、第２のジルコニウム酸化物層はＺｒＯｙと表現した時に、ｘ＜ｙ＜２の範囲にあればよいものと考えられる。また第２のジルコニウム酸化物層の膜厚に関しても同様に局所的に大きな電圧をかける役割を果たすのに適した範囲であればよいと考えられる。
【０１００】
なお、製造の容易性の観点から考えると、第２のジルコニウム酸化物層は１ｎｍ以上の範囲が実施するのに適している。また、今後の微細化による素子抵抗増加の観点から考えると５ｎｍ以下の範囲が実施するのに適していると考えられる。
【０１０１】
また、図８の結果を考察すると、実施例１のサンプルではＡモードで動作している。したがって、少なくとも下部電極１０３近傍に第２のジルコニウム酸化物層が存在し、上部電極近傍に存在する第２のジルコニウム酸化物層よりも下部電極近傍の第２のジルコニウム酸化物層の方が抵抗が大きくなっており、下部電極近傍の第２のジルコニウム酸化物層に局所的に電圧がかかり易くなっていたものと推測される。
【０１０２】
また、下部電極近傍の第２のジルコニウム酸化物層ができた理由としては、抵抗変化膜１０７を形成する際に、大気に暴露された第１電極層１０３の表面の影響で形成されたものと推測される。
【０１０３】
なお、第２のジルコニウム酸化物層１０６ができた理由については以下のように推測する。
【０１０４】
すなわち、第２のジルコニウム酸化物層１０６を堆積した後、ガス圧力の条件およびパワー等のスパッタリングの条件はそのままにして、Ｚｒターゲットとそれに対向して設置されている基板１０１との間にシャッターを挿入し、その状態を１０〜３０秒程度保持した。これにより、第１のジルコニウム酸化物層１０５の最表面が酸素プラズマによって酸化された。その結果、第１のジルコニウム酸化物層１０５の表面に、当該第１のジルコニウム酸化物層１０５よりも酸素含有率の高い第２のジルコニウム酸化物層１０６が形成されたのではないかと推測する。
【０１０５】
［変形例］
さらに、上記のようなメカニズムによれば、第２のジルコニウム酸化物層は第１のジルコニウム酸化物層と第２電極との間に設けられなければならないわけではなく、抵抗変化層の膜構成は次の変形例のように設けられていてもよい。
【０１０６】
図１３は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、図１３においては、基板および酸化物層を便宜上省略している。
【０１０７】
図１３（ａ）に示すように、第２のジルコニウム酸化物層１０４Ａ、は下部電極１０３Ａの上に堆積されていても良い。この場合下部電極近傍のみに高酸素濃度の第２のジルコニウム酸化物が存在するため、下部電極モードが支配的となり、Ａモード動作のみに固定できると考えられる。このように、図１３（ａ）の実施形態では、どちらかの電極近傍でのみ抵抗変化が起こりやすいため、バイポーラ動作する抵抗変化型の不揮発性記憶素子としては望ましい形態であるといえる。
【０１０８】
また、図１３（ｂ）に示すように、下部電極１０３Ｂ、第２のジルコニウム酸化物層１０４Ｂ、第１のジルコニウム酸化物層１０５Ｂ、及び第２のジルコニウム酸化物層１０６Ｂをこの順に積層し、さらにその上に上部電極１０７Ｂを堆積したような構造にしても良い。この場合、上部電極、下部電極の両方の電極近傍に第２のジルコニウム酸化物が存在するため、Ａモード動作、Ｂモード動作の共に動作すると考えられる。
【０１０９】
なお、図１３（ａ）及び図１３（ｂ）の場合、第２のジルコニウム酸化物層１０４を酸化することで形成することは困難であり、スパッタリングまたは化学気相堆積法を使って堆積して形成する必要がある。例えばスパッタリング法の場合、まず、堆積時の酸素ガス流量比が高い条件でスパッタリングを行って高酸素含有率で高抵抗な第２のジルコニウム酸化物層を形成する。その後、酸素ガス流量比を低くして第一のジルコニウム酸化物層１０５を堆積することで、図１３（ａ）及び図１３（ｂ）の構造が形成できる。
【０１１０】
さらに、図１３（ｃ）に示すように第１のジルコニウム酸化物層１０５Ｃが単層ではなく、２層以上の組成の異なるジルコニウム酸化物層によって形成されていても良い。また、組成が連続的に変化しているようなジルコニウム酸化物層によって形成されていても良い。
【０１１１】
但し、この場合、第２のジルコニウム酸化物層１０６Ｃの酸素含有率が第１のジルコニウム酸化物層１０５Ｃを構成する各層の酸素含有率よりも高くなっている必要がある。図１３（ｃ）は便宜上、第２のジルコニウム酸化物層１０６Ｃと第２電極を接しているように表現したが、図１３（ａ）のように第１電極側に設けても良いし、図１３（ｂ）のように第１及び第２電極の両方に設けても良い。
【０１１２】
さらには、図１（ｃ）に示したとおり、抵抗変化層１０７が、下方に設けられた第１電極層１０３と、上方に設けられた第２電極層１０８とによって挟まれるように構成されており、しかも抵抗変化層１０７の両端部と第２電極層１０８の両端部とが断面視で揃っているが、これは一例であり、本発明はこのような構成に限定されるわけではない。以下、その変形例について説明する。
【０１１３】
図１４（ａ）から（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図である。なお、これらの図１４（ａ）から（ｃ）においては、基板および酸化物層を便宜上省略している。また、いくつかのジルコニウム酸化物層からなる抵抗変化層は、一つの層として表現してある。実際にはこの抵抗変化層は、図１もしくは図１３に示されたような層構造を取る。
【０１１４】
図１４（ａ）に示す変形例では、第１電極層１０３Ｄ、抵抗変化層１０７Ｄ、および第２電極層１０８Ｄがこの順に積層されて構成されており、これらの第１電極層１０３Ｄ、抵抗変化層１０７Ｄ、および第２電極層１０８Ｄの両端部は断面視で揃っていない。これに対し、図１４（ｂ）に示す変形例では、同じく第１電極層１０３Ｅ、抵抗変化層１０７Ｅ、および第２電極層１０８Ｅが積層されて構成されているものの、これらの第１電極層１０３Ｅ、抵抗変化層１０７Ｅ、および第２電極層１０８Ｅの両端部が断面視ですべて揃っている。本発明の不揮発性記憶素子は、このように構成されていてもよい。
【０１１５】
また、本実施の形態に係る不揮発性記憶素子１００、および上記の２つの変形例においては、いずれも抵抗変化層が上下に配された電極で挟まれるように構成されているが、抵抗変化層の両端面に電極を形成することによって、抵抗変化層の主面に平行な方向に電流を流すような構成であってもよい。すなわち、図１４（ｃ）に示すように、抵抗変化層１０７Ｆの一方の端面に第１電極１０３Ｆを、他方の端面に第２電極１０８Ｆをそれぞれ形成し、その抵抗変化層１０７Ｆの主面に平行な方向に電流を流すように構成されていてもよい。
【０１１６】
ところで、図示していないが、本実施の形態に係る不揮発性記憶素子は絶縁層を備えている。なお、化学気相堆積法などによって弗素ドープの酸化膜を形成し、これを絶縁層とするようにしてもよい。また、絶縁層を備えない構成であってもよい。
【０１１７】
また、同様にして、図示していないが、本実施の形態に係る不揮発性記憶素子は配線層を備えている。配線材料としては、例えば、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｗ、Ｎｉ、ＴｉＮなどを用いることができる。なお、この配線層を備えない構成であってもよい。
【０１１８】
また、上記の本実施の形態１における酸素ガスの流量比をはじめとするスパッタリングの条件は、これらの値に限定されるものではなく、装置の構成や状態に依存して変化するものである。また、第１のジルコニウム酸化物層の堆積は、Ｚｒをターゲットとして利用したが、ジルコニウム酸化物をターゲットとすることによって、酸素などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。スパッタリング時のパワーやガス圧力、基板温度等も上記の条件に限定されるものではない。さらに、化学気相堆積法等の成膜技術を用いて第１のジルコニウム酸化物層を形成しても良い。
【０１１９】
また、第２のジルコニウム酸化物層を形成方法としては、酸素プラズマによる処理、酸素雰囲気中での熱酸化、オゾンによる酸化、空気中での自然酸化、及び、基板に吸着した水等の分子との反応を利用しての酸化等の方法を用いても良い。さらに、第２のジルコニウム酸化物層自体をスパッタリングや、化学気相堆積法等の成膜技術を使って形成しても良い。
【０１２０】
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）に不揮発性記憶素子を介在させた、いわゆるクロスポイント型のものである。
【０１２１】
［第２の実施の形態に係る半導体装置の構成］
図１５は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１６は、図１５におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
【０１２２】
図１５に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【０１２３】
メモリアレイ２０２は、図１５および図１６に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
【０１２４】
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
【０１２５】
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、積層構造のジルコニウム酸化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、整流素子を備えている。
【０１２６】
なお、図１５におけるメモリセルＭ１１１，Ｍ１１２，…は、図１６において符号２１０で示されている。
【０１２７】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１２８】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【０１２９】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１３０】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１３１】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１３２】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
【０１３３】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
図１７は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図１７では、図１６のＢ部における構成が示されている。
【０１３４】
図１７に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図１６におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図１６におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、整流素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
【０１３５】
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１６実施の形態に係る不揮発性記憶素子における第１電極層、抵抗変化層、および第２電極層にそれぞれ相当する。したがって、抵抗変化層２１４は、第１及び第２の実施の形態と同様にして形成される。
【０１３６】
整流素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この整流素子２１６は、ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
【０１３７】
なお、ジルコニウムおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
【０１３８】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図１７に示したものに限られるわけではなく、以下に示すような構成であってもよい。
【０１３９】
図１８（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
【０１４０】
図１８（ａ）には、図１７に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。
【０１４１】
図１８（ｂ）は、図１７に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が整流素子２１６の上に形成されている構成が示されている。また、図１８（ｃ）には、図１７に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
【０１４２】
図１８（ｄ）には、図１７に示す構成と異なり、内部電極および整流素子を備えていない構成が示されており、図１８（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。
【０１４３】
また、図１８（ｆ）には、図１７に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図１８（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。
【０１４４】
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
【０１４５】
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような整流素子を備えない構成とすることが考えられる。
【０１４６】
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
【０１４７】
［多層化構造の不揮発性半導体装置の構成例］
図１５および図１６に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
【０１４８】
図１９は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図１９に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
【０１４９】
なお、図１９に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
【０１５０】
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
【０１５１】
なお、第１の実施の形態において説明したように、本発明の積層構造のジルコニウム酸化物を含む抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明の積層構造のジルコニウム酸化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
【０１５２】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図２０に示すタイミングチャートを参照しながら説明する。
【０１５３】
図２０は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１５４】
図２０におけるＶＰは、抵抗変化素子と整流素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
【０１５５】
また、図２０において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
【０１５６】
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
【０１５７】
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
【０１５８】
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１５９】
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１６０】
本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
【０１６１】
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
【０１６２】
［第３の実施の形態に係る不揮発性半導体装置の構成］
図２１は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図２２は、図２１におけるＣ部の構成（２ビット分の構成）を示す断面図である。
【０１６３】
図２１に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
【０１６４】
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
【０１６５】
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
【０１６６】
図２２に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
【０１６７】
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、積層構造のジルコニウム酸化物を含む抵抗変化層を有している。より具体的には、図２２における不揮発性記憶素子３１３が、図２１におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、ジルコニウム酸化物を整含む抵抗変化層３１５、および下部電極３１６から構成されている。
【０１６８】
なお、図２２における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
【０１６９】
図２１に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
【０１７０】
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
【０１７１】
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
【０１７２】
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
【０１７３】
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１７４】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
【０１７５】
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１７６】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１７７】
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１７８】
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
【０１７９】
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような整流素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
【０１８０】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１８１】
さらに、第２の実施の形態の場合と同様に、ジルコニウムおよびその酸化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。
【０１８２】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図２３に示すタイミングチャートを参照しながら説明する。
【０１８３】
図２３は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１８４】
図２３において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧ＶＰが印加され、ビット線も、非選択の場合は電圧ＶＰにプリチャージされている。
【０１８５】
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
【０１８６】
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
【０１８７】
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１８８】
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１８９】
なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。
【０１９０】
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
【０１９１】
［不揮発性半導体装置の構成］
図２４は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【０１９２】
図２４に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
【０１９３】
図２５は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図２６は、同じく救済アドレス格納レジスタの構成を示す断面図である。
【０１９４】
図２５および図２６に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
【０１９５】
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
【０１９６】
なお、図２６において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
【０１９７】
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
【０１９８】
［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
【０１９９】
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
【０２００】
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
【０２０１】
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
【０２０２】
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
【０２０３】
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
【０２０４】
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
【０２０５】
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、ａｔ  Ｓｐｅｅｄテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
【０２０６】
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
【０２０７】
［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
【０２０８】
図２７は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
【０２０９】
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
【０２１０】
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
【０２１１】
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
【０２１２】
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
【０２１３】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０２１４】
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
【０２１５】
本実施の形態のように、第１の実施の形態における積層構造のジルコニウム酸化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
【０２１６】
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
【０２１７】
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
【０２１８】
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
【０２１９】
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
【０２２０】
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびＦＰＧＡ用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
【０２２１】
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
【０２２２】
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【０２２３】
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
【０２２４】
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【産業上の利用可能性】
【０２２５】
本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
【図面の簡単な説明】
【０２２６】
【図１】本発明の第１の実施の形態に係る不揮発性記憶素子の製造工程並びに一構成例を示した断面図
【図２】本発明の第１の実施の形態に係るジルコニウム酸化物からなる抵抗変化層のＸ線回折スペクトルを示す図
【図３】本発明の第１の実施の形態に係るジルコニウム酸化物からなる抵抗変化層のＸ線反射率のスペクトルを示す図
【図４】本発明の第１の実施の形態に係るジルコニウム酸化物からなる抵抗変化層のＸ線反射率のスペクトルを示す図
【図５】本発明の第１の実施の形態に係る、素子の初期抵抗から求めた抵抗変化層の抵抗率と別途同様に作製した膜のシート抵抗から求めた抵抗率との関係を示す図
【図６】情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の実施例１及び２の動作例を示す図
【図７】情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の実施例１及び２の動作例を示す図
【図８】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図
【図９】抵抗変化本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図
【図１０】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図
【図１１】素子Ｆの断面の模式図
【図１２】本発明の第１の実施の形態に係る不揮発性記憶素子の構成を示す断面図
【図１３】本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図
【図１４】本発明の第１の実施の形態に係る不揮発性記憶素子の変形例の構成を示す断面図
【図１５】本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図１６】図１５におけるＡ部の構成（４ビット分の構成）を示す斜視図
【図１７】図１６におけるＢ部の構成であり、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図
【図１８】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図
【図１９】本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図
【図２０】本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
【図２１】本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図２２】図２１におけるＣ部の構成（２ビット分の構成）を示す断面図
【図２３】本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャート
【図２４】本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図
【図２５】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図
【図２６】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図
【図２７】本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャート
【図２８】従来の記憶素子の構成を示す断面図
【符号の説明】
【０２２７】
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１２００    不揮発性記憶素子
１０１    基板
１０２    酸化物層
１０３，１０３Ａ，１０３Ｂ，１０３Ｃ，１０３Ｃ，１０３Ｄ，１０３Ｅ，１０３Ｆ    第１電極層
１０４，１０４Ａ，１０４Ｂ，１０４Ｃ    第２のジルコニウム酸化物層
１０５，１０５Ａ，１０５Ｂ，１０５Ｃ    第１のジルコニウム酸化物層
１０６，１０６Ａ，１０６Ｂ，１０６Ｃ    第２のジルコニウム酸化物層
１０７，１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ，１０７Ｅ，１０７Ｆ    抵抗変化層
１０８，１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ，１０８Ｅ，１０８Ｆ    第２電極層
１０９    フォトレジスト
１１０    素子領域
２００    不揮発性半導体装置
２０１    メモリ本体部
２０２    メモリアレイ
２０３    行選択回路／ドライバ
２０４    列選択回路／ドライバ
２０５    書き込み回路
２０６    センスアンプ
２０７    データ入出力回路
２０８    アドレス入力回路
２０９    制御回路
２１０    不揮発性記憶素子
２１１    上部配線
２１２    下部配線
２１３    上部電極
２１４    抵抗変化層
２１５    内部電極
２１６    整流素子
２１７    下部電極
２１８    オーミック抵抗層
２１９    第２の抵抗変化層
３００    不揮発性半導体装置
３０１    メモリ本体部
３０２    メモリアレイ
３０３    行選択回路／ドライバ
３０４    列選択回路
３０５    書き込み回路
３０６    センスアンプ
３０７    データ入出力回路
３０８    セルプレート電源
３０９    アドレス入力回路
３１０    制御回路
３１３    不揮発性記憶素子
３１４    上部電極
３１５    抵抗変化層
３１６    下部電極
３１７    プラグ層
３１８    金属配線層
３１９    ソース／ドレイン領域
４００    不揮発性半導体装置
４０１    半導体基板
４０２    ＣＰＵ
４０３    入出力回路
４０４    論理回路
４０５    アナログ回路
４０６    ＢＩＳＴ回路
４０７    ＳＲＡＭ
４０８    救済アドレス格納レジスタ
４０９    不揮発性記憶素子
４１０    書き込み回路
４１１    読み出し回路
４１２    ラッチ回路
４２１    抵抗変化層
４２２    上部電極
４２３    下部電極
４２４    プラグ層
４２５    金属配線層
４２６    ソース／ドレイン層
５０１    基板
５０２    酸化物層
５０３    下部電極
５０４    抵抗変化層
５０５    上部電極
ＢＬ０，ＢＬ１，…    ビット線
Ｍ１１，Ｍ１２，…    メモリセル
Ｔ１１，Ｔ１２，…    トランジスタ
ＷＬ０，ＷＬ１，…    ワード線
ＰＬ０，ＰＬ１，ＰＬ２，…    プレート線
Ｍ２１１,Ｍ２１２，…    メモリセル
１３００    素子Ｆ
１３０１〜１３０４    電極
１３０５    酸素不足型のタンタル酸化物層
【図１】
2010021381.tif 000006
【図２】
2010021381.tif 000007
【図３】
2010021381.tif 000008
【図４】
2010021381.tif 000009
【図５】
2010021381.tif 000010
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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