(57)【要約】【課題】基盤電位をモニターして、確実にラッチアップをリセットできる機能を有する半導体集積装置を提供する。【解決手段】第１導電型の半導体基板１１の第２導電型のウェル層１２に形成された第１チャネルＭＯＳトランジスタＰ１と、半導体基板１１に形成され、基準電位ＧＮＤに接続された第２導電型の半導体層１４と、半導体基板１１の基盤電位ＶＥＥと基準電位ＧＮＤとの電位差をモニターし、不純物拡散層１３ａと、ウェル層１２と、半導体基板１１と、半導体層１４とにより付随的に形成される寄生サイリスタが導通することにより生じるラッチアップを検出するための検出手段１５と、基準電位ＧＮＤと基盤電位ＶＥＥとの間に接続され、検出手段１５の出力信号Ｖｏｕｔに応じて基準電位ＧＮＤと基盤電位ＶＥＥとを同電位にし、寄生サイリスタの導通を阻止してラッチアップを解消するためのスイッチ手段１６と、を具備する。【選択図】図１
2010186894.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成された第２導電型のウェル層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成された一対の第１導電型の不純物拡散層とを有し、前記ウェル層が一方の前記不純物拡散層に接続された第１チャネル絶縁ゲート電界効果トランジスタと、
前記半導体基板の主面に形成され、基準電位に接続された第２導電型の半導体層と、
前記基準電位と前記半導体基板の基盤電位との電位差をモニターし、第１導電型の前記一方の前記不純物拡散層と、第２導電型の前記ウェル層と、第１導電型の前記半導体基板と、第２導電型の前記半導体層とにより付随的に形成される寄生サイリスタが導通することにより生じるラッチアップを検出するための検出手段と、
前記基準電位と前記基盤電位との間に接続され、前記検出手段の出力信号に応じて前記基準電位と前記基盤電位とを同電位にし、前記寄生サイリスタの導通を阻止して前記ラッチアップを解消するためのスイッチ手段と、
を具備することを特徴とする半導体集積装置。
【請求項２】
第２導電型の前記半導体層は、第１導電型の前記半導体基板との間に形成されるＰＮ接合ダイオードの一方の電極であり、または第２チャネル絶縁ゲート電界効果トランジスタのゲート電極を挟むように形成された一対の不純物拡散層の一方の不純物拡散層であることを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記検出手段は、差動増幅器を有し、前記電位差が第１導電型の前記半導体基板と第２導電型の前記半導体層とにより構成されるＰＮ接合の順方向電圧に近づいたときに、前記寄生サイリスタの導通を検出することを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
前記スイッチ手段が、前記半導体基板の主面に形成された第２チャネル絶縁ゲート電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積装置。
【請求項５】
前記検出手段と前記スイッチ手段との間に接続され、前記出力信号が変化したときに前記変化を所定時間遅延させた後に前記スイッチ手段に出力する再起動制御回路を具備することを特徴とする請求項１に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路（ＩＣ）においては、その構造上ラッチアップを生じる可能性がある。ラッチアップとはＣＭＯＳ集積回路が通常の動作を行なっているときに、ノイズ等の何らかの要因をトリガとしてＣＭＯＳ構造に付随して形成される寄生サイリスタが導通して過大な電流が流れる現象である。  
ラッチアップが起こった場合、ＩＣを通常の動作に戻すためにはＩＣに供給されている電流を遮断する必要がある。（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された相補型回路は、相補型回路のラッチアップを検出するためのラッチアップ検出手段と、ラッチアップ検出手段の出力信号に応答して相補型回路を所定の状態にリセットして再電源供給することにより再起動するためのリセット手段と、リセット手段による相補型回路の再起動を予め定める条件が成立するまで禁止するための再起動禁止手段とを備え、相補型回路に流れる電流を相補型回路に直列接続した抵抗の電圧降下によりラッチアップを検出し、相補型回路に直列接続したＰチャネルＭＯＳトランジスタによるスイッチをオフにして相補型回路に流れる電流を遮断することにより、ラッチアップをリセットしている。
【０００４】
然しながら、特許文献１に開示された相補型回路は、相補型回路に抵抗およびＰチャネルＭＯＳトランジスタを直列接続しているので、通常の動作時において抵抗およびＰチャネルＭＯＳトランジスタによりムダな電力が消費されるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−１０８３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、基盤電位をモニターして、確実にラッチアップをリセットできる機能を有する半導体集積装置を提供する。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体集積装置は、第１導電型の半導体基板の主面に形成された第２導電型のウェル層にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように形成された一対の第１導電型の不純物拡散層とを有し、前記ウェル層が一方の前記不純物拡散層に接続された第１チャネル絶縁ゲート電界効果トランジスタと、前記半導体基板の主面に形成され、基準電位に接続された第２導電型の半導体層と、前記基準電位と前記半導体基板の基盤電位との電位差をモニターし、第１導電型の前記一方の前記不純物拡散層と、第２導電型の前記ウェル層と、第１導電型の前記半導体基板と、第２導電型の前記半導体層とにより付随的に形成される寄生サイリスタが導通することにより生じるラッチアップを検出するための検出手段と、前記基準電位と前記基盤電位との間に接続され、前記検出手段の出力信号に応じて前記基準電位と前記基盤電位とを同電位にし、前記寄生サイリスタの導通を阻止して前記ラッチアップを解消するためのスイッチ手段と、を具備することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、基盤電位をモニターして、確実にラッチアップをリセットできる機能を有する半導体集積装置置が得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係る半導体集積装置を示す図で、図１（ａ）はその等価回路図、図１（ｂ）はその要部を示す断面図。
【図２】本発明の実施例に係る半導体集積装置の通常動作を説明するための図。
【図３】本発明の実施例に係る半導体集積装置に付随する寄生サイリスタを説明するための等価回路図。
【図４】本発明の実施例に係る半導体集積装置の起動特性を比較例と対比して示すタイミングチャートで、図４（ａ）が本実施例の起動特性を示すタイミングチャート、図４（ｂ）が比較の起動特性を示すタイミングチャート。
【図５】本発明の実施例に係る半導体集積装置の別の再起動制御回路を示す回路図。
【図６】本発明の実施例に係る半導体集積装置の別の起動特性を示すタイミングチャート。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１１】
本発明の実施例に係る半導体集積装置について、図１乃至図４を用いて説明する。図１は本実施例の半導体集積装置を示す図で、図１（ａ）はその等価回路図、図１（ｂ）はその要部を示す断面図、図２は半導体集積装置の通常動作を説明するための図、図３は半導体集積装置に付随する寄生サイリスタを説明するための等価回路図、図４は半導体集積装置の起動特性を比較例と対比して示すタイミングチャートで、図４（ａ）が本実施例の起動特性を示すタイミングチャート、図４（ｂ）が比較の起動特性を示すタイミングチャートである。
【００１２】
本実施例は、相補的に変化する第１および第２クロックにより交互にオン・オフを繰り返すスイッチ群を有し、スイッチ群が第１のオン・オフ状態のときに外付けされた第１キャパシタに電荷をチャージし、スイッチ群が第１のオン・オフ状態と相補的な第２のオン・オフ状態のときに電荷を第１キャパシタから一方向に押出し、外付けされた第２キャパシタに保持するチャージポンプにより、基盤電位が基準電位に対して負になる電圧を生成する昇圧回路を備えた半導体集積装置の例である。
【００１３】
図１に示すように、本実施例の半導体集積装置１０は、Ｐ型（第１導電型）の半導体基板１１の主面１１ａに形成されたＮ型（第２導電型）のウェル層１２にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟むように形成された一対のＰ型の不純物拡散層１３ａ、１３ｂとを有し、ウェル層１２が一方の不純物拡散層１３ａに接続されたＰチャネル（第１チャネル）絶縁ゲート電界効果トランジスタＰ１（以後、単にＭＯＳトランジスタＰ１という）と、半導体基板１１の主面１１ａに形成され、基準電位ＧＮＤに接続されたＮ型の半導体層１４と、を具備している。
【００１４】
更に、本実施例の半導集積体装置１０は、基準電位ＧＮＤと基盤電位ＶＥＥとの電位差ΔＶ＝ＶＥＥ−ＧＮＤを検出し、Ｐ型の不純物拡散層１３ａと、Ｎ型のウェル層１２と、Ｐ型の半導体基板１１と、Ｎ型の半導体層１４とにより付随的に形成される寄生サイリスタが導通することにより生じるラッチアップを検出するための検出手段１５と、基準電位ＧＮＤと基盤電位ＶＥＥとの間に接続され、検出手段１５の出力信号Ｖｏｕｔに応じて基準電位ＧＮＤと基盤電位ＶＥＥとを同電位にし、寄生サイリスタの導通を阻止してラッチアップを解消するためのスイッチ手段１６と、を具備している。
【００１５】
更に、本実施例の半導体集積装置１０は、相補的に変化する第１クロックΦ１および第２クロックΦ２を生成するクロック生成回路１７と、検出手段１５とスイッチ手段１６との間に接続され、検出手段１５の出力信号Ｖｏｕｔが変化したときにその変化を所定時間τだけ遅延させた後スイッチ手段１６に出力し、その変化を所定時間τだけ遅延させている間はＭＯＳトランジスタＰ１の動作を停止させる再起動制御回路１８とを具備している。
【００１６】
更に、半導体集積装置１０のスイッチ群１９は、ＮチャネルのＭＯＳトランジスタＮ１、Ｎ２、Ｎ３およびＭＯＳトランジスタＰ１がこの順に接続された直列回路を有している。ＭＯＳトランジスタＰ１のソースが高電位の電源電圧ＰＶＤＤに接続され、バックゲートがソースに接続されている。
【００１７】
ＭＯＳトランジスタＰ１とＭＯＳトランジスタＮ３の接続ノード１９ａが外部のフラインクキャパシタ（第１キャパシタ）ＦＣの一端に接続され、ＭＯＳトランジスタＮ１とＭＯＳトランジスタＮ２の接続ノード１９ｂがフラインクキャパシタＦＣの他端に接続されている。  
ＭＯＳトランジスタＮ２とＭＯＳトランジスタＮ３の接続ノード１９ｃが、低電位の電源電圧ＶＳＳに接続されている。  
ＭＯＳトランジスタＮ１のソースがホールドキャパシタ（第２キャパシタ）ＨＣの一端に接続されている。
【００１８】
Ｎ型の半導体層１４は、Ｐ型の半導体基板１１との間に形成されるＰＮ接合ダイオードＤ１のカソード電極であり、ダイオードＤ１は基盤電位ＶＥＥと基準電位ＧＮＤとの間に接続された保護ダイオードである。
【００１９】
クロック生成回路１７は、基準となる第１クロックΦ１を生成するクロック発生器２０、例えばインバータによるリングオシレータと、一方の入力端子に第１クロックΦ１がされるＯＲ回路２１およびＮＯＲ回路２２とを具備している。  
ＯＲ回路２１は、他方の入力端子がＬｏｗレベルのときに第１クロックΦ１を出力する。ＮＯＲ回路２２は、他方の入力端子がＬｏｗレベルのときに第１クロックΦ１を反転した第２クロックΦ２を出力する。  
第１クロックΦ１はＭＯＳトランジスタＰ１、Ｎ１、Ｎ３のゲートに共通に供給され、第２クロックΦ２はＭＯＳトランジスタＮ２のゲートに供給されている。
【００２０】
検出手段１５は、例えばカレントミラー型差動増幅器を有し、非反転入力端子が基盤電位ＶＥＥに接続され、反転入力端子が基準電位ＧＮＤに接続され、出力端子が再起動制御回路１８に接続されている。  
検出手段１５は、基盤電位ＶＥＥが基準電位ＧＮＤに比べて高くなったときに、Ｈｉｇｈレベルの出力電圧Ｖｏｕｔを出力し、基盤電位ＶＥＥが基準電位ＧＮＤに比べて低くなったときに、Ｌｏｗレベルの出力電圧Ｖｏｕｔを出力する。
【００２１】
再起動制御回路１８は、入力端子間に遅延回路２３、例えば偶数個のインバータの直列回路が接続されたＡＮＤ回路２４を有し、ＡＮＤ回路２４の一方の入力端子に検出手段１５の出力電圧Ｖｏｕｔが供給され、他方の入力端子に遅延回路２３により出力電圧Ｖｏｕｔをτだけ遅延させた出力電圧Ｖｏｕｔが供給される。
【００２２】
再起動制御回路１８は、出力電圧ＶｏｕｔがＬｏｗレベルからＨｉｇｈレベルに変化したときにその変化を所定時間τだけ遅延させた後、制御信号Ｖｃｏｎｔとしてスイッチ手段１６に出力する。  
一方、再起動制御回路１８は、出力電圧ＶｏｕｔがＨｉｇｈレベルからＬｏｗレベルに変化したときは、その変化を遅延させることなく制御信号Ｖｃｏｎｔとしてスイッチ手段１６に出力する。所定時間τはノイズなどによる誤動作を防止するために設けられている。
【００２３】
スイッチ手段１６は、ドレインが基準電位ＧＮＤに接続され、ソースが基盤電位ＶＥＥに接続され、バックゲートがソースに接続され、ゲートに再起動制御回路１８の制御信号Ｖｃｏｎｔが入力されるＮチャネル（第２チャネル）のＭＯＳトランジスタＭ１を具備している。  
ＭＯＳトランジスタＭ１は、基盤電位ＶＥＥが基準電位ＧＮＤより低いときは動作せず、基盤電位ＶＥＥが基準電位ＧＮＤより高くなったときにのみ動作する。
【００２４】
後述するように、ＭＯＳトランジスタＭ１はラッチアップ時に発生する基盤電位ＶＥＥと基準電位ＧＮＤとの差電位（〜０．７Ｖ）で動作するように、低いしきい値（Ｖｔｈ＝０．４〜０．７Ｖ）を有している。低いしきい値は、ＭＯＳトランジスタＭ１のチャネルのイオン注入量を調整することにより得ることができる。
【００２５】
図２は半導体集積装置１０の昇圧動作（通常動作）を説明するための図で、図２（ａ）はチャージステートを説明するための図、図２（ｂ）はポンプアップステートを説明するための図、図２（ｃ）は第１、第２クロックφ１、φ２を示すタイミングチャートである。
【００２６】
図２に示すように、チャージステートにおいて、第１クロックφ１がＬｏｗレベル、第２クロックφ２がＨｉｇｈレベルになるので、ＭＯＳトランジスタＰ１、Ｎ２がオンになり、ＭＯＳトランジスタＮ１、Ｎ３がオフになる。  
その結果、矢印に示す高電位の電源電圧ＰＶＤＤからＭＯＳトランジスタＰ１、フライングキャパシタＦＣ、ＭＯＳトランジスタＮ２を通って低電位の電源電圧ＶＳＳに至る電流路が形成され、半導体集積装置１０の接続ノード１９ａ、１９ｂに外付けされたフライングキャパシタＦＣに電荷がチャージされる。
【００２７】
次に、ポンプアップステートにおいて、第１クロックφ１がＨｉｇｈレベル、第２クロックφ２がＬｏｗレベルになるので、ＭＯＳトランジスタＰ１、Ｎ２がオフになり、ＭＯＳトランジスタＮ１、Ｎ３がオンになる。  
その結果、矢印に示す低電位の電源電圧ＶＳＳからＭＯＳトランジスタＮ３、フライングキャパシタＦＣ、ＭＯＳトランジスタＮ１を通ってホールドキャパシタＨＣに至る電流路が形成され、フライングキャパシタＦＣにチャージされていた電荷が押出され、半導体集積装置１０の半導体基板１１に外付けされたホールドキャパシタＨＣにチャージされる。
【００２８】
チャージステートとポンプアップステートとを交互に繰り返すことにより、ホールドキャパシタＨＣに一定の電荷がチャージされるので、半導体基板１１が基準電位ＧＮＤに対して負にバイアスされ、昇圧された負の基盤電圧ＶＥＥが得られる。
【００２９】
図３は半導体装置１０に付随的に形成される寄生サイリスタ３０を説明するための等価回路図である。  
図３に示すように、図１に示したＰ型の不純物拡散層１３ａと、Ｎ型のウェル層１２と、Ｐ型の半導体基板１１とにより、寄生ＰＮＰトランジスタ３１が形成され、Ｎ型のウェル層１２と、Ｐ型の半導体基板１１と、Ｎ型の半導体層１４とにより、寄生ＮＰＮトランジスタ３２が形成される。
【００３０】
寄生ＰＮＰトランジスタ３１において、ベースはＮ型のウェル層１２による寄生抵抗Ｒ１を介して高電位の電源電圧ＰＶＤＤに接続され、コレクタはＰ型の半導体基板１１による寄生抵抗Ｒ２を介して基準電位ＧＮＤに接続されている。  
寄生ＮＰＮトランジスタ３２において、コレクタは寄生抵抗Ｒ１を介して高電位の電源電圧ＰＶＤＤに接続され、エミッタは基準電位ＧＮＤに接続され、ベースは寄生ＰＮＰトランジスタ３１のコレクタに接続されている。
【００３１】
更に、Ｎ型のウェル層１２と、Ｐ型の半導体基板１１と、ＭＯＳトランジスタＮ１のＮ型不純物拡散層とにより、もう１つの寄生ＮＰＮトランジスタ３３が形成される。  
寄生ＮＰＮトランジスタ３３において、コレクタは寄生ＮＰＮトランジスタ３２のコレクタに接続され、ベースは寄生ＮＰＮトランジスタ３２のベースに接続されている。
【００３２】
次に、寄生サイリスタ３０が導通してラッチアップが生じるメカニズムについて説明する。始めに、半導体集積装置１０の昇圧動作を開始させるために、ＭＯＳトランジスタＮ１とフライングキャパシタＦＣの接続ノード１９ｂに負のトリガ電圧を印加して、電荷を引き抜く必要がある。
【００３３】
このとき、寄生ＮＰＮトランジスタ３３のエミッタ電位がベース電位より低くなるので、寄生ＮＰＮトランジスタ３３がオンしてしまう場合が多々ある。  
寄生ＮＰＮトランジスタ３３がオンすると、寄生ＮＰＮトランジスタ３３を流れる電流により寄生抵抗Ｒ１に電圧降下が生じ、寄生ＰＮＰトランジスタ３１のベース電位がエミッタ電位より低くなるので、寄生ＰＮＰトランジスタ３１がオンする。  
寄生ＰＮＰトランジスタ３１を流れる電流により寄生抵抗Ｒ２１に電圧降下が生じ、寄生ＰＮＰトランジスタ３１のコレクタ電位が上昇するとともに、寄生ＮＰＮトランジスタ３２のベース電位が上昇するので、寄生ＮＰＮトランジスタ３２がオンする。
【００３４】
寄生ＮＰＮトランジスタ３３がオンすることが引き金となって、寄生ＰＮＰトランジスタ３１および寄生ＮＰＮトランジスタ３２が次々とオンすることにより、寄生サイリスタ３０が導通し、ラッチアップに陥る。  
ラッチアップ状態では、基盤電位ＶＥＥは基準電位ＧＮＤより、寄生ＮＰＮトランジスタ３２、３３のベースエミッタ間電圧ＶＢＥに相当するＰＮ接合の順方向電圧（〜０．７Ｖ）だけ上昇する。
【００３５】
図４は本実施例の半導体集積装置１０の起動特性を比較例と対比して示すタイミングチャートで、図４（ａ）が本実施例の起動特性を示すタイミングチャート、図４（ｂ）は比較例の起動特性を示すタイミングチャートである。  
ここで、比較例とは、検出手段１５、スイッチ手段１６を有しない半導体集積装置のことである。始めに、比較例について説明する。
【００３６】
図４（ｂ）に示すように、比較例では時間ｔ１で第１クロックΦ１および２クロックΦ２は、第１クロックΦ１がＨｉｇｈレベル、第２クロックΦ２がＬｏｗレベルに固定された非アクティブ（ＮＡ）状態から、第１クロックΦ１および２クロックΦ２が相補的にＨｉｇｈ／Ｌｏｗレベルを繰り返すアクティブ（Ａ）状態になり、寄生ＮＰＮトランジスタ３３がオンした場合、上述したメカニズムにより寄生サイリスタ３０が導通しラッチアップが発生する。  
実線４１に示すように、基盤電位ＶＥＥは０．７Ｖ程度まで上昇し、半導体集積装置にラッチアップ電流が流れ続ける。ラッチアップを解消するためには、ラッチアップ電流を何らかの方法で遮断しなければならない。
【００３７】
たまたま、寄生ＮＰＮトランジスタ３３がオンしなかったときは、半導体集積装置が通常動作するので、チャージステートとポンプアップステートを交互に繰り返し、破線４２に示すように基盤電位ＶＥＥはホールドキャパシタＨＣの容量により決まる負の電位まで上昇する。
【００３８】
一方、図４（ａ）に示すように、本実施例では時間ｔ１で寄生ＮＰＮトランジスタ３３がオンした場合、寄生サイリスタ３０が導通しラッチアップが発生し、実線４３に示すように基盤電位ＶＥＥが上昇することは比較例と同様である。
【００３９】
時間ｔ２で、検出手段１５は基盤電位ＶＥＥの上昇を検知すると、出力信号ＶｏｕｔをＬｏｗレベルからＨｉｇｈレベルにする。  
時間ｔ２から出力信号Ｖｏｕｔの変化を時間τだけ遅延させた時間ｔ３で、再起動制御回路１８は制御信号ＶｃｏｎｔをＨｉｇｈレベルにし、スイッチ手段１６のＭＯＳトランジスタＭ１のゲートに出力する。
【００４０】
これにより、ＭＯＳトランジスタＭ１がオンし、基盤電位ＶＥＥは短絡されて基準電位ＧＮＤと同電位にまで低下し、寄生サイリスタ３０の導通が阻止されてラッチアップが解消される。  
制御信号Ｖｃｏｎｔは、クロック生成回路１７のＯＲ回路２１、ＮＯＲ回路２２にも出力されるので、第１クロックΦ１および第２クロックΦ２は非アクティブ状態になり、半導体装置１０の動作はポンプアップステートで待機状態になる。
【００４１】
時間ｔ４で、検出手段１５は基盤電位ＶＥＥの低下を検知すると、出力信号ＶｏｕｔをＬｏｗレベルにする。再起動制御回路１８は制御信号ＶｃｏｎｔをＬｏｗレベルにし、スイッチ手段１６のＭＯＳトランジスタＭ１のゲート、およびクロック生成回路１７に出力する。  
これにより、ＭＯＳトランジスタＭ１がオフになり、基盤電位ＶＥＥと基準電位ＧＮＤの間が開放される。
【００４２】
第１クロックΦ１、第２クロックΦ２はアクティブ状態になり、昇圧動作が再起動され、半導体装置１０は通常動作するので、チャージステートとポンプアップステートを交互に繰り返し、実線４４に示すように基盤電位ＶＥＥはホールドキャパシタＨＣの容量により決まる負の電位まで上昇させることが可能である。
【００４３】
万一、再起動に失敗した場合は、再び時間ｔ１から時間ｔ４に示す動作が、再起動に成功するまで繰り返されるので、確実にラッチアップをリセットして半導体装置１０を通常動作させることができる。
【００４４】
比較例の半導体装置において、ラッチアップが起こりにくくするには、ＰＮ接合で素子分離を行う構造上、寄生サイリスタ３０を構成するＭＯＳトランジスタＰ１、半導体層１４、ＭＯＳトランジスタＮ１をできるだけ離間して配置する必要がある。そのため、チップサイズの増大を招く問題が生じる。
【００４５】
本実施例の半導体集積装置１０においては、ラッチアップが起こっても、自動的に再起動するので、寄生サイリスタ３０を構成するＭＯＳトランジスタＰ１、半導体層１４、ＭＯＳトランジスタＮ１を互いに近傍に配置しても構わない。そのため、比較例の半導体集積装置に比べてチップサイズを小さくすることができる。
【００４６】
以上説明したように、本実施例の半導体集積装置１０は、基盤電位ＶＥＥと基準電位ＧＮＤとの電位差をモニターする検出手段１５と、基盤電位ＶＥＥと基準電位ＧＮＤとを同電位にするスイッチ手段１６とを具備している。  
その結果、寄生サイリスタ３０が導通することにより生じるラッチアップを検出し、寄生サイリスタ３０の導通を阻止してラッチアップを解消することができる。  
従って、基盤電位をモニターして、確実にラッチアップをリセットできる機能を有する半導体集積装置が得られる。
【００４７】
ここでは、第１導電型がＰ型、第２導電型がＮ型、第１チャネルがＰチャネル、第２チャネルがＮチャネルである場合について説明したが、第１導電型をＮ型、第２導電型をＰ型、第１チャネルをＮチャネル、第２チャネルをＰチャネルとすることも可能である。
【００４８】
Ｎ型半導体層１４がＰＮ接合ダイオードＤ１のカソードである場合について説明したが、ＭＯＳトランジスタＰ１の近傍に形成される別のＮチャネルＭＯＳトランジスタ（図示せず）のソース不純物拡散層が寄生サイリスタ３０を構成する場合もある。
【００４９】
寄生サイリスタ３０の導通が阻止されラッチアップが解消されると、引き続いて再起動される場合について説明したが、ラッチアップ電流による発熱が十分放散されてから再起動されるようにしても構わない。  
図５は半導体装置１０の別の再起動制御回路を示す回路図、図６は別の起動特性を示すタイミングチャートである。
【００５０】
図５に示すように、再起動制御回路５０は、一方の入力端子が直接遅延回路２３の出力端子に接続され、他方の入力端子が遅延回路５１を介して遅延回路２３の出力端子に接続され、出力端子がクロック生成回路１７のＯＲ回路２１およびＮＯＲ回路２２の他方の入力端子に接続されたＯＲ回路５２を具備している。
【００５１】
再起動制御回路５０は、出力信号ＶｏｕｔがＬｏｗレベルからＨｉｇｈレベルになると、遅延回路２３の所定時間τだけ遅延して制御信号Ｖｃｏｎｔ２をＬｏｗレベルからＨｉｇｈレベルにするのは、制御信号Ｖｃｏｎｔと同様である。  
然し、出力信号ＶｏｕｔがＨｉｇｈレベルからＬｏｗレベルになると、遅延回路５１の所定時間τ２だけ遅延して制御信号Ｖｃｏｎｔ２をＨｉｇｈレベルからＬｏｗレベルにするところが異なっている。
【００５２】
図６に示すように、時間ｔ２で出力信号ＶｏｕｔがＬｏｗレベルからＨｉｇｈレベルになると、所定時間τが経過した時間ｔ３で制御信号Ｖｃｏｎｔおよび制御信号Ｖｃｏｎｔ２はＬｏｗレベルからＨｉｇｈレベルになる。
【００５３】
時間ｔ４で出力信号ＶｏｕｔがＨｉｇｈレベルからＬｏｗレベルになると、制御信号ＶｃｏｎｔはＬｏｗレベルになるが、制御信号Ｖｃｏｎｔ２はＨｉｇｈレベルを維持し、時間ｔ４から所定時間τ２が経過した時間ｔ５でＬｏｗレベルになる。
【００５４】
これにより、再起動が所定時間τ２だけ遅延されるので、その間にラッチアップ電流による半導体装置１０の発熱を放散することができる。その結果、半導体装置１０の昇圧動作をより確実に再起動できる利点がある。
【００５５】
遅延回路２３、５１がインバータの直列回路である場合について説明したが、キャパシタＣ、抵抗Ｒおよびヒステリシス回路、例えばシュミットトリガ回路を組み合わせたＣＲ時定回路でも構わない。
【００５６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  相補的に変化する第１および第２クロックにより交互にオン・オフを繰り返すスイッチ群を具備し、前記スイッチ群が第１のオン・オフ状態のときに第１キャパシタに電荷をチャージし、前記スイッチ群が第１のオン・オフ状態と相補的な第２のオン・オフ状態のときに前記電荷を前記第１キャパシタから一方向に押出し、前記電荷を第２キャパシタに保持するチャージポンプにより、前記基盤電位が前記基準電位に対して負になる電圧を生成する請求項１に記載の半導体集積装置。
【００５７】
（付記２）  前記スイッチ群が、第１乃至第３Ｎチャネルの絶縁ゲート電界効果トランジスタおよびＰチャネルの絶縁ゲート電界効果トランジスタの直列回路であり、
前記Ｐチャネルの絶縁ゲート電界効果トランジスタのソースが高電位の電源電圧に接続され、バックゲートがソースに接続され、前記Ｐチャネルの絶縁ゲート電界効果トランジスタと前記第３Ｎチャネルの絶縁ゲート電界効果トランジスタの接続ノードが外部の前記第１キャパシタの一端に接続され、前記第１および第２Ｎチャネルの絶縁ゲート電界効果トランジスタ２の接続ノードが前記第１キャパシタキャパシタの他端に接続され、前記第２および第３Ｎチャネル絶縁ゲート電界効果トランジスタの接続ノードが、低電位の電源電圧に接続され、前記第１Ｎチャネル絶縁ゲート電界効果トランジスタのソースが前記第２キャパシタの一端に接続されている付記１に記載の半導体集積装置。
【００５８】
（付記３）  前記再起動制御回路が、一方の入力端子が前記検出手段の出力端子に接続され、他方の入力端子が第１遅延回路を介して前記検出手段の出力端子に接続されたＡＮＤ回路を具備する請求項５に記載の半導体集積装置。
【００５９】
（付記４）  前記再起動制御回路が、一方の入力端子が前記第１遅延回路の出力端子に接続され、他方の入力端子が第２遅延回路を介して前記第１遅延回路の出力端子に接続されたＯＲ回路を更に具備する付記３に記載の半導体集積装置。
【符号の説明】
【００６０】
１０  半導体集積装置
１１  半導体基板
１２  Ｎ型ウェル層
１３ａ、１３ｂ  不純物拡散層
１４  Ｎ型半導体層
１５  検出手段
１６  スイッチ手段
１７  クロック生成回路
１８、５０  再起動制御回路
１９  スイッチ群
２０  クロック発生器
２１、５２  ＯＲ回路
２２  ＮＯＲ回路
２３、５１  遅延回路
２４  ＡＮＤ回路
ＦＣ  フライングキャパシタ
ＨＣ  ホールドキャパシタ
Ｄ１  ＰＮ接合ダイオード
Ｐ１  Ｐ−ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｍ１  Ｎ−ＭＯＳトランジスタ
３０  寄生サイリスタ
３１  寄生ＰＮＰトランジスタ
３２、３３  寄生ＮＰＮトランジスタ
Ｒ１、Ｒ２  寄生抵抗
【図１】
2010186894.tif 000003
【図２】
2010186894.tif 000004
【図３】
2010186894.tif 000005
【図４】
2010186894.tif 000006
【図５】
2010186894.tif 000007
【図６】
2010186894.tif 000008