(57)【要約】【課題】トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。【解決手段】半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備える。【選択図】図１
2010021496.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されるゲート絶縁膜と、
前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の上面に形成される第１窒化シリコン膜と、
前記ゲート電極の側面に形成される保護絶縁膜と、
前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、
前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、
前記ゲート絶縁膜上に形成されるフローティングゲート電極と、
前記フローティングゲート電極上に形成されるゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成されるコントロールゲート電極と
から構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上には、前記半導体基板に対して垂直方向に延びるように複数のコンタクトが形成され、
前記コンタクトは、前記第１〜第３窒化シリコン膜と接するように形成される
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
半導体基板上にゲート酸化膜、ゲート電極となる第１導電層、及び第１窒化シリコン膜を順次積層し、その後エッチングすることにより前記ゲート電極のパターンを形成する工程と、
前記半導体基板上に保護絶縁膜を形成する工程と、
前記保護絶縁膜上に第２窒化シリコン膜を形成する工程と、
前記半導体基板上に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜をエッチングすることにより前記第２窒化シリコン膜を露出させる工程と、
前記第２窒化シリコン膜の表面部分をエッチングすることにより前記保護絶縁膜を露出させる工程と、
前記第１窒化シリコン膜の上面に形成されている前記保護絶縁膜をエッチングすることにより除去する工程と、
前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜をエッチングすることにより、前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜の上面を、前記第１窒化シリコン膜の上面と底面との間まで除去する工程と、
前記第１窒化シリコン膜の側面に第３窒化シリコン膜を形成する工程と、
前記第１〜第３窒化シリコン膜をストッパとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する工程と、
前記コンタクトホールに導電層を堆積させることによりコンタクトを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板上にゲート酸化膜、フローティングゲート電極となる第２導電層、ゲート間絶縁膜、コントロールゲート電極となる第３導電層、及び第１窒化シリコン膜を順次積層し、その後エッチングすることにより前記フローティングゲート電極、前記ゲート間絶縁膜、及び前記コントロールゲート電極のパターンを形成する工程と、
前記半導体基板上に保護絶縁膜を形成する工程と、
前記保護絶縁膜上に第２窒化シリコン膜を形成する工程と、
前記半導体基板上に層間絶縁膜を堆積させる工程と、
前記層間絶縁膜をエッチングすることにより前記第２窒化シリコン膜を露出させる工程と、
前記第２窒化シリコン膜の表面部分をエッチングすることにより前記保護絶縁膜を露出させる工程と、
前記第１窒化シリコン膜の上面に形成されている前記保護絶縁膜をエッチングすることにより除去する工程と、
前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜をエッチングすることにより、前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜の上面を、前記第１窒化シリコン膜の上面と底面との間まで除去する工程と、
前記第１窒化シリコン膜の側面に第３窒化シリコン膜を形成する工程と、
前記第１〜第３窒化シリコン膜をストッパとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する工程と、
前記コンタクトホールに導電層を堆積させることにより、コンタクトを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にセルフアラインコンタクトを有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化、高集積化にあたりＭＯＳトランジスタのゲート電極と拡散層コンタクトの距離を微細化することは重要である。従来、ゲート電極と拡散層コンタクトとは、接触しない様一定の距離を取って形成されていたが、それは、半導体装置の微細化、高集積化を阻害していた。
【０００３】
ゲート電極と拡散層コンタクトとの距離を短く形成する方法として、拡散層コンタクトをゲート電極に対して自己整合的に形成する方法が提案されている。しかし、その方法は、拡散層コンタクト用のコンタクトホールがゲート電極と重なるように形成されると、ゲート電極の側面に形成された保護酸化膜をエッチングしてしまう、という問題があった。
【０００４】
これらを回避する方法として、ゲート電極の側面に形成された保護酸化膜の上面及び側面に、酸化膜と選択比のある窒化膜（ストッパ膜）を形成する方法（特許文献１）がある。
【０００５】
この方法であると、保護酸化膜の上面及び側面に形成される窒化膜がストッパとなり、保護酸化膜までエッチングされることを防ぐことができる。
【０００６】
しかし、電荷トラップの多い窒化膜がシリコン基板表面付近に形成されると、トランジスタ特性が変動するという問題があった。
【０００７】
また、不揮発性半導体記憶装置においては、ゲート電極の側面に窒化膜が形成されると、電荷保持特性の劣化や寄生容量の増加という問題点も生じる。
【０００８】
よって、従来の技術では、トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供することが困難であった。
【特許文献１】特開２０００−３４０７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備えることを特徴とする。
【００１１】
この発明の一態様による半導体装置の製造方法は、半導体基板上にゲート酸化膜、ゲート電極となる第１導電層、及び第１窒化シリコン膜を順次積層し、その後エッチングすることにより前記ゲート電極のパターンを形成する工程と、前記半導体基板上に保護絶縁膜を形成する工程と、前記保護絶縁膜上に第２窒化シリコン膜を形成する工程と、前記半導体基板上に層間絶縁膜を堆積させる工程と、前記層間絶縁膜をエッチングすることにより前記第２窒化シリコン膜を露出させる工程と、前記第２窒化シリコン膜の表面部分をエッチングすることにより前記保護絶縁膜を露出させる工程と、前記第１窒化シリコン膜の上面に形成されている前記保護絶縁膜をエッチングすることにより除去する工程と、前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜をエッチングすることにより、前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜の上面を、前記第１窒化シリコン膜の上面と底面との間まで除去する工程と、前記第１窒化シリコン膜の側面に第３窒化シリコン膜を形成する工程と、前記第１〜第３窒化シリコン膜をストッパとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する工程と、前記コンタクトホールに導電層を堆積させることによりコンタクトを形成する工程とを備えることを特徴とする。
【００１２】
この発明の他の態様による不揮発性半導体装置の製造方法は、前記半導体基板上にゲート酸化膜、フローティングゲート電極となる第２導電層、ゲート間絶縁膜、コントロールゲート電極となる第３導電層、及び第１窒化シリコン膜を順次積層し、その後エッチングすることにより前記フローティングゲート電極、前記ゲート間絶縁膜、及び前記コントロールゲート電極のパターンを形成する工程と、前記半導体基板上に保護絶縁膜を形成する工程と、前記保護絶縁膜上に第２窒化シリコン膜を形成する工程と、前記半導体基板上に層間絶縁膜を堆積させる工程と、前記層間絶縁膜をエッチングすることにより前記第２窒化シリコン膜を露出させる工程と、前記第２窒化シリコン膜の表面部分をエッチングすることにより前記保護絶縁膜を露出させる工程と、前記第１窒化シリコン膜の上面に形成されている前記保護絶縁膜をエッチングすることにより除去する工程と、前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜をエッチングすることにより、前記第１窒化シリコン膜の側面に形成されている前記保護絶縁膜の上面を、前記第１窒化シリコン膜の上面と底面との間まで除去する工程と、前記第１窒化シリコン膜の側面に第３窒化シリコン膜を形成する工程と、前記第１〜第３窒化シリコン膜をストッパとして前記層間絶縁膜をエッチングすることにより、コンタクトホールを形成する工程と、前記コンタクトホールに導電層を堆積させることにより、コンタクトを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態に係る半導体装置を図面に基づいて説明する。
【００１５】
［第１の実施の形態に係る半導体装置の構成］
図１は、本発明の第１の実施の形態に係る半導体装置１００の一部断面図である。図１に示すように、本実施の形態に係る半導体装置１００は、半導体基板１０、ゲート絶縁膜１２、ゲート電極１３、保護絶縁膜１４、第１窒化シリコン膜１５、第２窒化シリコン膜１６、第３窒化シリコン膜１７、層間絶縁膜１８、及びコンタクト１９を有する。
【００１６】
半導体基板１０には、複数の不純物拡散領域１１が形成され、ドレイン／ソースとして機能する。ゲート絶縁膜１２は、半導体基板１０の表面上に形成される。ゲート電極１３は、不純物拡散領域１１間のゲート絶縁膜１２上に形成される。保護絶縁膜１４は、例えば酸化シリコン膜で形成され、ゲート電極１３の側面から半導体基板１０上に連続して形成される。
【００１７】
第１窒化シリコン膜１５は、ゲート電極１３の上面に自己整合的に形成される。第３窒化シリコン膜１７は、保護絶縁膜１４の上面に形成される。第２窒化シリコン膜１６は、保護絶縁膜１４及び第３窒化シリコン膜の１７の側面に形成される。層間絶縁膜１８は、例えば酸化シリコン膜で形成され、半導体装置１００を覆い、且つ半導体基板１０上を埋めるように形成される。
【００１８】
コンタクト１９は、層間絶縁膜１８及びゲート絶縁膜１２を貫通して不純物拡散領域１１上に形成され、且つ半導体基板１０に対して垂直方向に延びるように形成される。コンタクト１９が形成されるコンタクトホール２０は、第１窒化シリコン膜１５、第２窒化シリコン膜１６、及び第３窒化シリコン膜１７をストッパとして自己整合的に層間絶縁膜１８をエッチングして形成される。よって、コンタクトホール２０に導電層を積層させて形成されるコンタクト１９は、第１窒化シリコン膜１５〜第３窒化シリコン膜１７と接するように形成される。
【００１９】
なお、自己整合とは、半導体等の集積回路の製造プロセスにおいて、既に形成されたパターンを次のプロセスのマスクとして利用し、マスクの位置合わせ無しで次のプロセスを進めることである。
【００２０】
図２は、ゲート電極１３の側面に形成される保護絶縁膜１４の上面に第３窒化シリコン膜１７が形成されない構造を示す図である。なお、図２において、第１の実施の形態と同一部分には同一符号が付されている。図２に示す構造において、保護絶縁膜１４及び層間絶縁膜１８が、酸化シリコン膜で形成される場合を例に説明する。
【００２１】
図２の右側に示す構造は、保護絶縁膜１４の上面に第３窒化シリコン膜１７が形成されないため、ゲート電極１３に対して自己整合的にコンタクト１９を形成する際、層間絶縁膜１８だけでなく、保護絶縁膜１４までエッチングされてしまう。よって、図２の左側に示すように、コンタクト１９とゲート電極１３とがショートして形成されてしまうおそれがある。
【００２２】
それに対し、第１の実施の形態に係る半導体装置１００は、保護絶縁膜１４とエッチングの選択比のある第１窒化シリコン膜１５〜第３窒化シリコン膜１７が、保護絶縁膜１４の周囲を覆うように形成される。それによって、層間絶縁膜１８をエッチングする際に、第１窒化シリコン膜１５〜第３窒化シリコン膜１７がストッパとなり、保護絶縁膜１４がエッチングされることはない。
【００２３】
よって、第１の実施の形態に係る半導体装置１００は、コンタクト１９とゲート電極１３とをショートさせることなく、小型な半導体装置１００を形成することができる。
【００２４】
また、第３窒化シリコン膜１７の底面は、図１に示すように、第１窒化シリコン膜１５の底面よりも上部に形成される。このように形成されることにより、ゲート電極１３の側面には窒化シリコン膜は形成されず、保護絶縁膜１４のみが形成される。
【００２５】
図３は、保護絶縁膜１４の上面に形成される第３窒化シリコン膜１７がゲート電極１３の側面にも形成される構造を示す図である。なお、図３において、第１の実施の形態と同一部分には同一符号が付されている。
【００２６】
通常、窒化シリコン膜は、電荷をトラップする機能があるため、図３に示す構造であると、ゲート電極１３の側面に形成される第３窒化シリコン膜１７が、ゲート電極１３の電荷をトラップしてしまう。更に、図３に示す構造は、保護絶縁膜１４とゲート電極１３との接触面積が少ないため、第１の実施の形態の構造に比べ、トランジスタ特性が劣る。
【００２７】
よって、第１の実施の形態に係る半導体装置１００は、図３に示す構造よりも、トランジスタ特性をよく形成することができる。
【００２８】
以上に説明したように第１の実施の形態に係る半導体装置１００は、ゲート電極１３に対し自己整合的にコンタクト１９形成されるため、小型に形成することができる。更に、窒化シリコン膜をゲート電極１３及び保護絶縁膜１４の周囲に適切に配設するため、コンタクト１９とゲート電極１３との接触や、トランジスタ特性の劣化を防ぐことができる。
【００２９】
［第１の実施の形態に係る半導体装置１００の製造方法］
次に、図１に示す第１の実施の形態に係る半導体装置１００の製造方法について図１及び図４〜図１９を用いて説明する。なお、半導体基板１０上に形成したパターンをマスクとして用いる自己整合（Ｓｅｌｆ ａｌｉｇｎ）を例に説明する。
【００３０】
半導体基板１０上にゲート酸化膜１２、ゲート電極１３となる導電層５０（第１導電層）、第１窒化シリコン膜１５を順次積層し、さらに、第１窒化シリコン膜１５上にゲートパターン型のレジスト５１を形成する（図４）。
【００３１】
次に、レジスト５１をマスクとして第１窒化シリコン膜１５、導電層５０、ゲート絶縁膜１２をエッチングし、第１窒化シリコン膜１５、ゲート電極１３、及びゲート絶縁膜１２のパターンを形成する（図５）。よって、ゲート電極１３の上面には、第１窒化シリコン膜１５が形成される。
【００３２】
次に、レジスト５１を除去した後、ゲート電極１３を保護するための保護絶縁膜１４を、半導体基板１０上に積層する。その後、ゲート電極１３及び保護絶縁膜１４をマスクとしてイオンインプランテーション法により不純物拡散領域１１を形成する（図６）。例えば、保護絶縁膜１４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法により形成される。保護絶縁膜１４は例えば、電荷トラップの少ない酸化シリコン膜とするのが好ましい。
【００３３】
ＣＶＤ法とは、気体を化学反応させて目的の物質を半導体基板上に堆積させる方法である。
【００３４】
ＩＳＳＧ酸化法とは、超薄膜のゲート絶縁膜を成長させることが可能な、ラジカル酸素をメインの酸化種として酸化させる方法である。
【００３５】
次に、ＣＶＤ法等を用いて第２窒化シリコン膜１６を保護絶縁膜１４上に形成する（図７）。
【００３６】
続いて、ＣＶＤ法等を用いて半導体基板１０の全面に例えば、酸化シリコン膜からなる層間絶縁膜１８を堆積させる（図８）。なお、半導体装置１００間を埋める層間絶縁膜１８の代わりに、周辺回路のトランジスタ（図示略）を構成するスペーサ絶縁膜（図示略）で堆積させてもよい。その結果、周辺回路のトランジスタのスペーサ形成と同時に半導体装置１００間を埋めることができ、工程を省略することができる。
【００３７】
その後、異方性エッチングを用いて層間絶縁膜１８をエッチングし、第１窒化シリコン膜１５の上部に形成された第２窒化シリコン膜１６の上面を露出させる（図９）。
【００３８】
さらに、異方性エッチングを用いて、第１窒化シリコン膜１５の上部に形成された第２窒化シリコン膜１６をエッチングする（図１０）。
【００３９】
そして、異方性エッチングを用いて、第１窒化シリコン膜１５の上部に形成された保護絶縁膜１４をエッチングする。この時、第１窒化シリコン膜１５の側壁に形成された保護絶縁膜１４の上面が、第１窒化シリコン膜１５の上面と底面との間になるまでエッチングする（図１１）。また、同時に層間絶縁膜１８もエッチングされる。なお、第１窒化シリコン膜１５の側壁に形成された保護絶縁膜１４の上面は、少なくとも、第１窒化シリコン膜１５の底面よりも上部になる。そして、第１窒化シリコン膜１５の側壁に形成された保護絶縁膜１４をエッチングする量（本実施の形態では第１窒化シリコン膜１５の中間付近までの量）は、エッチングの時間で調整することができる。
【００４０】
次に、ＣＶＤ法等を用いて第３窒化シリコン膜１７を堆積させる（図１２）。なお、この工程で、第１窒化シリコン膜１５と第２窒化シリコン膜１６との間にできた溝に第３窒化シリコン膜１７が埋め込まれる。
【００４１】
続いて、異方性エッチングを用いて保護絶縁膜１４、層間絶縁膜１８及び第１窒化シリコン膜１５の上部に形成された第３窒化シリコン膜１７をエッチングする（図１３）。このとき、保護絶縁膜１４上に形成された第３窒化シリコン膜１７はすべて除去されず、上部の一部が除去されるのみである。
【００４２】
その後、ＣＶＤ法等を用いて層間絶縁膜１８を更に堆積させる（図１４）。この際、下層の層間絶縁膜と異なる材質の層間絶縁膜１８を堆積させることも可能である。
【００４３】
さらに、層間絶縁膜１８上にコンタクト１９用のコンタクトホール２０型のレジスト５２を形成する（図１５）。
【００４４】
次に、異方性エッチングを用いてレジスト５２をマスクとして層間絶縁膜１８をエッチングし、コンタクトホール２０を形成する（図１６）。この際、第１窒化シリコン膜１５〜第３窒化シリコン膜１７がストッパとなるため、保護絶縁膜１４がエッチングされることなくコンタクトホール２０が形成される。
【００４５】
続いて、異方性エッチングを用いてコンタクトホール２０内の底面に形成された第２窒化シリコン膜１６をエッチングする（図１７）。
【００４６】
その後、異方性エッチングを用いてコンタクトホール２０内の底面に形成された保護絶縁膜１４をエッチングする（図１８）。
【００４７】
さらに、レジスト５２を除去する（図１９）。
【００４８】
そして、コンタクトホール２０内に導電層を堆積させコンタクト１９を形成する（図１）。
【００４９】
［第２の実施の形態に係る半導体装置２００の構成］
図２０Ａ、図２０Ｂは、第２の実施の形態に係る半導体装置２００の一部平面及び断面図である。この第２の実施の形態は、ＮＯＲ型フラッシュメモリに本発明を適用した例である。なお、図２０ＡにおいてＡ−Ａ線に沿った断面図が図２０Ｂである。図２０Ｂにおいて、第１の実施の形態と同一部分には同一符号が付されている。また、以下、第１の実施の形態と同一部分についての説明は省略する。
【００５０】
図２０Ａに示すように、この半導体装置２００は、半導体基板１０上に列方向を長手方向として形成された素子形成領域（アクティブ領域）ＡＡと、同じく列方向を長手方向として形成され素子形成領域１７を分離する素子分離領域（素子分離絶縁膜）ＳＴＩとを備えている。素子形成領域ＡＡに、前述のＮＯＲ型フラッシュメモリが形成される。ワード線ＷＬは行方向に延びるように形成され、メモリトランジスタＭＣの制御ゲートＣＧに接続されている。ビット線ＢＬは、列方向に延びるように形成され、メモリトランジスタＭＣのドレイン端子に接続される。
【００５１】
この実施の形態でも、不純物拡散領域１１（図２０Ｂ）に接続されるコンタクト１９が形成される。この実施の形態でのコンタクト１９は、行方向に並ぶ複数のメモリセルトランジスタＭＣのソース端子を互いに接続するローカルインターコネクトＬＩ、及びメモリセルトランジスタＭＣのドレイン端子とビット線ＢＬとを接続するコンタクトプラグＣＧを含む。
【００５２】
図２０Ｂに示すように、ゲート電極１３が、半導体基板１０上に形成されるフローティングゲート電極ＦＧ、及びゲート間絶縁膜５３を介してフローティングゲート電極ＦＧ上に形成されるコントロールゲート電極ＣＧから構成される。第２の実施の形態の構成は、この部分のみが第１の実施の形態の構成と異なり、その他の部分は第１の実施の形態の構成と同一である。なお、以下、第２の実施の形態に係る半導体装置２００をＮＯＲ型フラッシュメモリ２００と称する。
【００５３】
ゲート間絶縁膜５３は、例えば酸化シリコン膜、又は酸化シリコン膜と窒化シリコン膜との積層構造であるＯＮ膜、ＮＯ膜、ＯＮＯ膜などで形成される。
【００５４】
図２０Ｂに示すように、第２の実施の形態に係るＮＯＲ型フラッシュメモリ２００は、保護絶縁膜１４と選択比のある第１窒化シリコン膜１５〜第３窒化シリコン膜１７が、保護絶縁膜１４の周囲を覆うように形成される。それによって、層間絶縁膜１８をエッチングする際に、第１窒化シリコン膜１５〜第３窒化シリコン膜１７がストッパとなり、保護絶縁膜１４がエッチングされることはない。
【００５５】
よって、第２の実施の形態に係るＮＯＲ型フラッシュメモリ２００も、コンタクト１９とゲート電極１３とをショートさせることなく、小型なＮＯＲ型フラッシュメモリ２００を形成することができる。
【００５６】
また、第３窒化シリコン膜１７の底面は、図２０Ｂに示すように、第１窒化シリコン膜１５の底面よりも上部に形成される。このように形成されることにより、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧの側面には窒化シリコン膜は形成されず、保護絶縁膜１４のみが形成される。この点、第１の実施の形態の構成と同一である。
【００５７】
図２１は、保護絶縁膜１４の上面に形成される第３窒化シリコン膜１７がコントロールゲート電極ＣＧの側面にも形成される構造を示す図である。なお、図２１において、第２の実施の形態と同一部分には同一符号が付されている。
【００５８】
通常、フラッシュメモリの特性は、半導体基板とフローティングゲート電極との間のキャパシタンスＣ１と、フローティングゲート電極とコントロールゲート電極との間のキャパシタンスＣ２との比率（以下、カップリング比と称する）で決定される。フラッシュメモリの特性を上げるためには、高いカップリング比を確保する必要がある。
【００５９】
また、隣り合うメモリセルとのキャパシタンスＣ３もカップリング比に関係し、Ｃ３が少ない方がカップリング比が向上する。キャパシタンスＣ３は、コントロールゲート電極ＣＧの側面に窒化シリコン膜を形成するより、酸化シリコン膜を形成した方が少なくすることができる。
【００６０】
よって、図２０Ｂに示すような第２の実施の形態に係るＮＯＲ型フラッシュメモリ２００の構造の方が、図２１に示すような構造よりも、カップリング比を高く形成することができる。
【００６１】
以上に説明したように第２の実施の形態に係るＮＯＲ型フラッシュメモリ２００は、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧに対し自己整合的にコンタクト１９が形成されるため、小型に形成することができる。更に、窒化シリコン膜をフローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ、及び保護絶縁膜１４の周囲に適切に配設するため、コンタクト１９とフローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧとの接触や、カップリング比の劣化を防ぐことができる。
【００６２】
［第２の実施の形態に係る半導体装置２００の製造方法］
次に、図２０に示す第２の実施の形態に係る半導体装置２００の製造方法について図２０及び図２２〜図３７を用いて説明する。なお、半導体基板１０上に形成したパターンをマスクとして用いる自己整合（Ｓｅｌｆ ａｌｉｇｎ）を例に説明する。
【００６３】
半導体基板１０上にゲート絶縁膜１２、フローティングゲート電極ＦＧとなる導電層５４（第２導電層）、ゲート間絶縁膜５３、コントロールゲート電極ＣＧとなる導電層５５（第３導電層）、第１窒化シリコン膜１５を順次積層し、さらに、第１窒化シリコン膜１５上にゲートパターン型のレジスト５６を形成する（図２２）。
【００６４】
次に、レジスト５６をマスクとして第１窒化シリコン膜１５、導電層５５、ゲート間絶縁膜５３、導電層５４、ゲート絶縁膜１２をエッチングし、第１窒化シリコン膜１５、コントロールゲート電極ＣＧ、ゲート間絶縁膜５３、フローティングゲート電極ＦＧ、ゲート絶縁膜１２のパターンを形成する（図２３）。よって、コントロールゲート電極ＣＧの上面には、第１窒化シリコン膜１５が形成される。
【００６５】
次に、レジスト５６を除去した後、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧを保護するための保護絶縁膜１４を、半導体基板１０上に積層する（図２４）。例えば、保護絶縁膜１４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法により形成される。
【００６６】
続いて、ＣＶＤ法等を用いて第２窒化シリコン膜１６を保護絶縁膜１４上に形成する（図２５）。  
【００６７】
その後、ＣＶＤ法等を用いて半導体基板１０の全面に層間絶縁膜１８を堆積させ、ゲート電極間を埋める（図２６）。なお、層間絶縁膜１８の代わりに、周辺回路のトランジスタ（図示略）を構成するスペーサ絶縁膜（図示略）を堆積してもよい。
【００６８】
さらに、異方性エッチングを用いて層間絶縁膜１８をエッチングし、第１窒化シリコン膜１５の上部に形成された第２窒化シリコン膜１６を露出させる（図２７）。
【００６９】
そして、異方性エッチングを用いて第１窒化シリコン膜１５の上部に形成された第２窒化シリコン膜１６をエッチングする（図２８）。
【００７０】
次に、異方性エッチングを用いて第１窒化シリコン膜１５の上部に形成された保護絶縁膜１４をエッチングする。また、第１窒化シリコン膜１５の側壁に形成された保護絶縁膜１４の上面が、第１窒化シリコン膜の上面と底面との間になるまでエッチングする（図２９）。この時、層間絶縁膜１８もエッチングされる。なお、第１窒化シリコン膜１５の側壁に形成された保護絶縁膜１４の上面は、少なくとも、第１窒化シリコン膜１５の底面よりも上部になる。そして、第１窒化シリコン膜１５の側壁に形成された保護絶縁膜１４をエッチングする量（本実施の形態では第１窒化シリコン膜１５の中間付近までの量）は、エッチングの時間で調整することができる。
【００７１】
続いて、ＣＶＤ法等を用いて第３窒化シリコン膜１７を堆積させる（図３０）。なお、この工程で、第１窒化シリコン膜１５と第２窒化シリコン膜１６との間にできた溝に第３窒化シリコン膜１７が埋め込まれる。
【００７２】
その後、異方性エッチングを用いて保護絶縁膜１４、層間絶縁膜１８及び第１窒化シリコン膜１５の上部に形成された第３窒化シリコン膜１７をエッチングする（図３１）。このとき、保護絶縁膜１４上に形成された第３窒化シリコン膜１７はすべて除去されず、上部の一部が除去されるのみである。
【００７３】
さらに、ＣＶＤ法等を用いて層間絶縁膜１８を更に堆積させる（図３２）。
【００７４】
そして、層間絶縁膜１８上にコンタクト１９用のコンタクトホール２０型のレジスト５６を形成する（図３３）。
【００７５】
次に、レジスト５７をマスクとして層間絶縁膜１８をエッチングし、コンタクトホール２０を形成する（図３４）。この際、第１窒化シリコン膜１５〜第３窒化シリコン膜１７がストッパとなるため、保護絶縁膜１４がエッチングされることなくコンタクトホール２０が形成される。
【００７６】
続いて、異方性エッチングを用いてコンタクトホール２０内の底面に形成された第２窒化シリコン膜１６をエッチングする（図３５）。
【００７７】
その後、異方性エッチングを用いてコンタクトホール２０内の底面に形成された保護酸化膜１４をエッチングする（図３６）。
【００７８】
さらに、レジスト５７を除去する（図３７）。
【００７９】
そして、コンタクトホール２０内に導電層を堆積させコンタクト１９を形成する（図２０）。
【００８０】
［第３の実施の形態に係る半導体装置３００の構成］
図３８及び図３９は、第３の実施の形態に係る半導体装置３００の一部平面図及び断面図である。この第３の実施の形態は、ＮＡＮＤ型フラッシュメモリに本発明を適用した例である。なお、図３８においてＩＩ−ＩＩ線に沿った断面図が図３９である。図３９において、第１及び第２の実施の形態と同一部分には同一符号が付されている。また、以下、第１及び第２の実施の形態と同一部分についての説明は省略する。
【００８１】
図３８に示すように、この半導体装置３００は、半導体基板１０上に、素子分離領域ＳＴＩと、行方向に隣接している２つの素子分離領域に挟み込まれた素子形成領域（アクティブ領域）ＡＡから構成されている。素子分離領域ＳＴＩと素子領域ＡＡは図３８に示す列方向に延びている。素子形成領域ＡＡには、複数のメモリセルトランジスタＭＣが直列接続されたＮＡＮＤストリングが形成され、更にそのＮＡＮＤストリングの両端には選択トランジスタＳＴ１、ＳＴ２が形成される。ＮＡＮＤストリングと選択トランジスタＳＴ１、ＳＴ２により、１つのＮＡＮＤセルユニットが形成される。
【００８２】
行方向に隣接している複数のメモリセルトランジスタＭＣの制御ゲートは、行方向に延びている共通のワード線ＷＬ１〜ＷＬｎにそれぞれ接続されており、行方向に隣接している選択トランジスタＳＴ１，ＳＴ２は、行方向に延びている共通の選択ゲート線ＳＧＬ１，ＳＧＬ２にそれぞれ接続されている。
【００８３】
また、１つのＮＡＮＤセルユニットには、列方向に延びている１つのビット線ＢＬが、ビット線コンタクトＢＣを介して接続される。さらに、行方向に延びている共通ソース線ＣＳがソース線コンタクトＳＣを介して接続される。
【００８４】
図３９に示すように、メモリセルトランジスタＭＣの構造は第２の実施の形態（図２０Ｂ）と同じである。選択トランジスタＳＴ１、ＳＴ２の構造は、メモリセルトランジスタＭＣと同様に、フローティングゲート電極ＦＧ、及びゲート間絶縁膜５３を介してフローティングゲート電極ＦＧ上に形成されるコントロールゲート電極ＣＧから構成され、ゲート間絶縁膜５３に開口が形成され、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧが接続（短絡）されている。
【００８５】
またメモリトランジスタＭＣ間、及びメモリトランジスタＭＣと選択トランジスタＳＴとの間では、保護絶縁膜１４及び第２窒化シリコン膜１６がＵ字状に形成され、この第２窒化シリコン膜１６間に層間絶縁膜１８が埋め込まれている。第３窒化シリコン膜１７は、第１〜第２の実施の形態と同様に、保護絶縁膜１４上に形成されている。この第３窒化シリコン膜１７の底面が、図３９に示すように、第１窒化シリコン膜１５の底面よりも上部に形成される。このように形成されることにより、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧの側面には第３窒化シリコン膜１７は形成されず、保護絶縁膜１４のみが形成される。
【００８６】
第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ３００も、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧに対し自己整合的にコンタクト１９が形成されるため、小型に形成することができる。更に、窒化シリコン膜をフローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ、及び保護絶縁膜１４の周囲に適切に配設するため、コンタクト１９とフローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧとの接触や、カップリング比の劣化を防ぐことができる。
【００８７】
なお、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ３００は第２の実施の形態に係るＮＯＲ型フラッシュメモリ２００と同様の方法で製造することができる。
【００８８】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、第３窒化シリコン膜１７は、第１窒化シリコン膜１５の中間付近より上部に形成されたが、本発明はそれに限られず、第３窒化シリコン膜１７の底面が第１窒化シリコン膜１５の底面より上部に形成される構成を全て含むものとする。
【図面の簡単な説明】
【００８９】
【図１】この発明の一実施の形態による半導体装置１００の一部断面図である。
【図２】保護絶縁膜の上面に窒化シリコン膜が形成されない構造の半導体装置の一部断面図である。
【図３】第３窒化シリコン膜１７がゲート電極１３の側面に形成される構造の半導体装置の一部断面図である。
【図４】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図５】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図６】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図７】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図８】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図９】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１０】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１１】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１２】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１３】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１４】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１５】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１６】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１７】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１８】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図１９】この発明の一実施の形態による半導体装置１００の製造方法を示す図である。
【図２０Ａ】第２の実施の形態による半導体装置２００の平面図である。
【図２０Ｂ】第２の実施の形態による半導体装置２００の一部断面図である。
【図２１】第３窒化シリコン膜１７がゲート電極１３の側面に形成される構造のフラッシュメモリの一部断面図である。
【図２２】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２３】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２４】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２５】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２６】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２７】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２８】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図２９】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３０】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３１】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３２】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３３】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３４】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３５】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３６】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３７】第２の実施の形態による半導体装置２００の製造方法を示す図である。
【図３８】第３の実施の形態による半導体装置２００の平面図である。
【図３９】第３の実施の形態による半導体装置２００の一部断面図である。
【符号の説明】
【００９０】
１０…半導体基板、１１…不純物拡散領域、１２…ゲート絶縁膜、１３…ゲート電極、１４…保護絶縁膜、１５…第１窒化シリコン膜、１６…第２窒化シリコン膜、１７…第３窒化シリコン膜、１８…層間絶縁膜、１９…コンタクト、２０…コンタクトホール、５０、５４、５５…導電層、５１、５２、５６、５７…レジスト、５３…ゲート間絶縁膜、１００…半導体装置、２００…フラッシュメモリ。
【図１】
2010021496.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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