(57)【要約】【課題】ＸＤＲ ＤＲＡＭを用いた情報処理システムにおけるＳＴＲ処理の所要時間を短縮する。【解決手段】ＸＤＲ ＤＲＡＭ１３はＲＳＴ（リセット）信号入力に応じてデータリセットを行うＤＲＡＭである。システムコントローラ１１は、システムの初回の電源投入の際に、メモリコントローラ１２からレベルシフタ２４を介して入力されるＲＳＴ信号に応じて、ＸＤＲ ＤＲＡＭ１３に対してリセット信号を出力し、ＸＤＲ ＤＲＡＭ１３をリセットする。ＸＤＲ ＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合、システムコントローラ１１は、メモリコントローラ１２からレベルシフタ２４を介して入力されるＲＳＴ信号に応じて、ＸＤＲ ＤＲＡＭ１３の電源投入を維持しながら、メモリコントローラ１２の電源を切る。【選択図】    図１
2010129085.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号入力に応じてデータリセットを行うＤＲＡＭと、
このＤＲＡＭを制御してデータの読み書きを行うメモリコントローラと、
前記ＤＲＡＭおよび前記メモリコントローラを制御するシステムコントローラと、を具備する情報処理システムであって、
前記システムコントローラは、
前記システムの初回の電源投入の際に、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭに対して前記リセット信号を出力する手段と、
前記ＤＲＡＭに格納されたデータを保持したまま前記システムの電源を切る場合、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭの電源投入を維持しながら、前記メモリコントローラの電源を切る手段と、
を具備することを特徴とする情報処理システム。
【請求項２】
前記メモリコントローラと前記システムコントローラの間に設けられたレベルシフターを具備し、前記リセット信号は前記メモリコントローラから前記レベルシフターを介して前記システムコントローラに伝送されることを特徴とする請求項１記載のシステム。
【請求項３】
前記ＤＲＡＭは、ＸＤＲ ＤＲＡＭであることを特徴とする請求項１記載のシステム。
【請求項４】
リセット信号入力に応じてデータリセットを行うＤＲＡＭと、このＤＲＡＭを制御してデータの読み書きを行うメモリコントローラとを含むシステムに用いられるシステムコントローラであって、
前記システムの初回の電源投入の際に、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭに対して前記リセット信号を出力する手段と、
前記ＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭの電源投入を維持しながら、前記メモリコントローラの電源を切る手段と、
を具備することを特徴とするシステムコントローラ。
【請求項５】
ＤＲＡＭ、メモリコントローラ、及びシステムコントローラを具備する情報処理システムの制御方法であって、
前記システムの初回の電源投入の際に、前記システムコントローラは前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭに対して前記リセット信号を出力し、
前記ＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合、前記システムコントローラは前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭの電源投入を維持しながら、前記メモリコントローラの電源を切ることを特徴とするメモリ制御方法。
【請求項６】
前記リセット信号は前記メモリコントローラからレベルシフターを介して前記システムコントローラに伝送されることを特徴とする請求項５記載の方法。
【請求項７】
前記ＤＲＡＭは、ＸＤＲ ＤＲＡＭであることを特徴とする請求項５記載の方法。
【請求項８】
リセット信号入力に応じてデータリセットを行うＤＲＡＭと、
前記ＤＲＡＭを制御してデータの読み書きを行うメモリコントローラと、
前記ＤＲＡＭのＳＴＲ（Suspend-To-RAM）処理を行うシステムコントローラと、を具備する情報処理システムであって、
前記システムコントローラは、
前記システムの初回の電源投入の際に、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭに対して前記リセット信号を出力する手段と、
前記ＤＲＡＭに格納されたデータを保持したまま前記システムの電源を切る場合、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭの電源投入を維持しながら、前記メモリコントローラの電源を切る手段と、
を具備することを特徴とする情報処理システム。
【請求項９】
リセット信号入力に応じてデータリセットを行うＤＲＡＭと、ＤＲＡＭを制御してデータの読み書きを行うメモリコントローラとを含むシステムのＳＴＲ（Suspend-To-RAM）処理を行うシステムコントローラであって、
前記システムの初回の電源投入の際に、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭに対して前記リセット信号を出力する手段と、
前記ＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合、前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭの電源投入を維持しながら、前記メモリコントローラの電源を切る手段と、
を具備することを特徴とするシステムコントローラ。
【請求項１０】
ＤＲＡＭ、メモリコントローラ、及びシステムコントローラを具備する情報処理システムにおけるＳＴＲ（Suspend-To-RAM）制御方法であって、
前記システムの初回の電源投入の際に、前記システムコントローラは前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭに対して前記リセット信号を出力し、
前記ＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合、前記システムコントローラは前記メモリコントローラから入力されるリセット信号に応じて、前記ＤＲＡＭの電源投入を維持しながら、前記メモリコントローラの電源を切ることを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＸＤＲ ＤＲＡＭ（登録商標）を主記憶とした情報処理システムにおけるＳＴＲ処理技術に関する。
【背景技術】
【０００２】
コンピュータ等のシステムの高速起動を実現するための手段として、主記憶（一般的にＳＤＲＡＭ）を常時給電状態にしてシステムの縮退時に直前のシステム状態を主記憶上に残すＳＴＲ（Suspend-To-RAM）と言う手法がある。ＳＴＲは、現在の状態をメモリに保存したまま、ＣＰＵやハードディスクなど、ほとんどのデバイスへの電源供給を止めるモードである。ＯＳが起動した状態のデータをメモリが保持しているので、復帰する時にＯＳは再起動されず、サスペンド前の状態にそのまま復帰する。
【０００３】
ＳＴＲは、サスペンド時の消費電力と、復帰にかかる時間のバランスが良いサスペンドモードとされている。例えば、データをハードディスクに退避してほぼ全デバイスの電源を切る「ＳＴＤ（Suspend-To-Disk）」も原理はほぼ同じだが、ハードディスクよりメモリの方がアクセス速度が圧倒的に速い分、ＳＴＲの方が復帰に時間がかからない。また、ＳＴＲではメモリに電源が供給され、ＳＴＤでは供給されないが、メモリの消費電力は比較的少ないため、大きな問題とならない。
【０００４】
下記特許文献１に記載されたシステムでは、メモリコントローラはリセットの前にＳＴＲ状態にあるかどうか判断する。またメモリコントローラは、リセットの前にプロセッサがＳＴＲ状態に無いとの判断に応じてデータをクリアすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５０４５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
最近になって、高解像度の動画やマルチチャンネルの音声を含むリアルタイムのコンテンツを、高度なヒューマンインタフェースで楽しむプラットホームの中心となるプロセッサとしてＳＰＥ（SpursEngin）（登録商標）がある。このプロセッサは、マルチメディア系の処理や分散コンピューティング環境に最適化されている。マルチメディア系の処理では、パソコンなどに搭載されている従来型のプロセッサの約１０倍の性能を発揮する。
【０００７】
また、最近のＤＲＡＭのデータレートは著しく速く、数ギガＨｚに及ぶものもある。そのような高速データレートＤＲＡＭとして、ＸＤＲ ＤＲＡＭがある。上記したようなプロセッサにおいてはＸＤＲ ＤＲＡＭへのＳＴＲ処理が概念として定義されてはいる。しかし、これまでのＳＤＲＡＭ（ＤＤＲ２  ＤＲＡＭ）に対するＳＴＲの実装とは異なり、ＸＤＲ ＤＲＡＭの場合は、コールドブート（Cold Boot）におけるＲＳＴｎ制御、及びウォームブート（Warm Boot）におけるＳＣＫ／ＣＭＤ制御などのシステム起動時の制御において、ＸＩＯメモリインタフェースを操作するメモリコントローラ側の制御状態を、ＳＴＲ制御回路を制御するシステムコントローラ側が認識しなければならないが、このような手段は具体的には定義されていない。
【０００８】
従来のＸＤＲ ＤＲＡＭを用いたメモリシステムのＳＴＲ処理では、ウォームブートなどの起動時の所要時間が著しく長く、処理の高速化が望まれている。
【０００９】
本発明は、ＸＤＲ ＤＲＡＭを用いた情報処理システムにおけるＳＴＲ処理の所要時間を短縮することを目的とする。
【課題を解決するための手段】
【００１０】
本発明ではＸＤＲ ＤＲＡＭを用いた情報処理システムのＳＴＲ処理において、メモリコントローラのＲＳＴ信号に対して、システムの起動（電源投入）処理及び縮退（電源を部分的遮断する）処理に対応する意味付けがなされる。このＲＳＴ信号により、ＳＴＲ処理において必要なメモリコントローラ側の処理状態が、システムコントローラ側へ伝達される。システムコントローラは、このＲＳＴ信号に応答してシステムの起動処理及び縮退処理を実行する。
【発明の効果】
【００１１】
ＸＤＲ ＤＲＡＭを用いたメモリシステムのＳＴＲ処理において、メモリコントローラ側の処理状態をシステムコントローラ側へ伝達するのに必要な処理のオーバーヘッドを軽減し、起動処理及び縮退処理の所要時間を短縮することが出来る。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例に係る情報処理システムの構成を示すブロック図である。
【図２】システムコントローラ１１、メモリコントローラ１２、ＸＤＲ ＤＲＡＭ１３、ＳＴＲ制御回路１４周辺の詳細回路を示す図である。
【図３】コールドブート時のＳＴＲ制御を示すフローチャートである。
【図４】サスペンドの設定で電源を切る場合のＳＴＲ制御を示すフローチャートである。
【図５】ウォームブート時のＳＴＲ制御を示すフローチャートである。
【図６】コールドブート時のＸＤＲ ＤＲＡＭリセット制御の高速化を実現する回路を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
図１は本発明の一実施例に係る情報処理システムの構成を示すブロック図である。
【００１５】
本システムは、システムコントローラ１１、メモリコントローラ１２、ＸＤＲ ＤＲＡＭ１３、ＳＴＲ制御回路１４、ホストシステム（Host System）１５を含んでいる。
【００１６】
システムコントローラ１１はシステムの全体的な制御を行う。システムコントローラ１１は、例えばメモリコントローラ１２の初期化、ホストシステム１５の初期化、ＳＴＲ制御回路１４のＶｒｅｆ＿ＦＥＴＥ、ＲＳＴｎ、ＳＣＫ＿ＢＪＴなどの設定、システム稼動中におけるホストシステム１５のメールボックス（Mail-Box）１５ａを介したメモリコントローラ１２との通信、システム監視を行なう。本実施例では後述するように、システムコントローラ１１はメモリコントローラ１２（ＸＩＯメモリインターフェース１２ａ）のＲＳＴ（リセット）端子出力信号を介して、メモリコントローラ１２のＳＴＲ処理状態を監視する。
【００１７】
メモリコントローラ１２は、例えば上記したようなマルチコアプロセッサあるいはシングルプロセッサから構成される汎用ブロセッサ内に設けられるメモリコントローラである。ここでは、このような汎用プロセッサをメモリコントローラ１２として参照する。メモリコントローラ１２は、ＸＩＯメモリインターフェース１２ａ、制御用プロセッサ１２ｂ、データ転送用ＰＣＩ  Ｅｘｐｒｅｓｓ１２ｃ（ホストシステムとの通信用高速バス）、初期化／通信用シリアルバス１２ｄ等を含んでいる。またメモリコントローラ１２はシステム機能を実現するために、例えば画像処理などの演算を担当する。
【００１８】
ＸＤＲ ＤＲＡＭ（Extreme Data Rate DRAM）１３はメモリコントローラ１２の主記憶メモリである。ＳＴＲ制御回路１４は、後述するようにＶｒｅｆ制御用ＦＥＴ、ＲＳＴｎ制御用分圧抵抗、ＳＣＫ制御用ＮＰＮ−ＢＪＴから構成される。
【００１９】
ホストシステム１５は、メモリコントローラ１２のサウスブリッジ（South Bridge）すなわちＩ／Ｏを集約したＳｏＣ（System on Chip）である。ホストシステム１５は、メールボックス、メモリコントローラ１２とシステムコントローラの通信用ＳＲＡＭ（図示されず）、初期化／通信用シリアルバス１５ｂを含んでいる。
【００２０】
図２はシステムコントローラ１１、メモリコントローラ１２、ＸＤＲ ＤＲＡＭ１３、ＳＴＲ制御回路１４周辺の詳細回路を示す。説明を簡単にするため、データバス、アドレスバス、他の信号線は割愛されている。
【００２１】
ＸＤＲ ＤＲＡＭ１３として、この例では４つのＸＤＲ ＤＲＡＭ１３ａ〜１３ｄが設けられている。各ＤＲＡＭは４ビット、８ビット等のビット構成を任意に設定でき、それぞれを識別するための番号（０〜３）が設定されている。図中“Ｔｅｒｍ”はターミナル抵抗（プルアップ抵抗）である。２１はメモリセル電源ライン（コア電源としても参照される）で、例えば１．８Ｖである。２２はＩ／Ｏ電源ライン（Ｉ／Ｏ電源としても参照される）で、例えば１．２Ｖである。ＳＴＲ制御回路１４は、抵抗２５、ＮＰＮバイポーラトランジスタ２６、ＮｃｈＦＥＴトランジスタ３０、抵抗３１、ＮｃｈＦＥＴトランジスタ３２等を含む。
【００２２】
メモリコントローラ１２のＲＳＴ（リセット）端子は、抵抗２３を介してＩ／Ｏ電源１．２Ｖ ２２に接続されると共に、レベルシフタ２４を介してシステムコントローラ１１のＧＰＩ０（General Purpose Input 0）に接続される。レベルシフタ２４はメモリコントローラ１２のＲＳＴ出力振幅（１．２Ｖ／０Ｖ）をシステムコントローラ１１の適正入力振幅（３．３Ｖ／０Ｖ）に変換する。
【００２３】
システムコントローラ１１のＧＰＯ０（General Purpose Output 0）端子は、Ｎｃｈ−ＦＥＴトランジスタ３０のゲートに接続される。トランジスタ３０の一方の電流端子は抵抗３１を介して５．０Ｖ電源ラインに接続されると共にＮｃｈ−ＦＥＴトランジスタ３２のゲートに接続され、他方の電流端子はＧＮＤに接続される。トランジスタ３２の一方の電流端子は、抵抗３３を介して電源ライン２１に接続されると共に、抵抗３４を介してＧＮＤに接続される。トランジスタ３２の他方の電流端子は、ＸＤＲ ＤＲＡＭ１３ａ〜１３ｄのＶｒｅｆ端子に接続され、コンデンサ３８を介してＧＮＤに接続されると共に、抵抗３７を介してメモリコントローラ１２のＶＲＥＦ端子に接続される。またトランジスタ３２の他方の電流端子は、抵抗３５を介して１．２Ｖ電源ライン２２に接続されると共に、抵抗３６を介してＧＮＤに接続される。
【００２４】
システムコントローラ１１のＧＰＯ１端子は、ＸＤＲ ＤＲＡＭ１３ａ〜１３ｄのＲＳＴ端子に接続される。またＧＰＯ１端子は、抵抗２８を介して１．８Ｖ電源ライン２１に接続されると共に、抵抗２９を介してＧＮＤに接続される。
【００２５】
システムコントローラ１１のＧＰＯ２端子は、抵抗２５を介してバイポーラトランジスタ２６のベースに接続される。トランジスタ２６のコレクタは、ＸＤＲ ＤＲＡＭ１３ａ〜１３ｄのＳＣＫ端子及びメモリコントローラ１２のＳＣＫ端子に接続されると共に、抵抗２７を介して１．２Ｖ電源ライン２２に接続される。
【００２６】
次に本実施例の動作を説明する。
【００２７】
先ず、コールドブート（Cold Boot）時のＸＤＲ ＤＲＡＭ１３のＳＴＲ制御について、図３のフローチャートを参照して説明する。コールドブート時、すなわち工場出荷後初回の電源投入時は、以下の手順でＸＤＲ  ＸＤＲ ＤＲＡＭ１３のＳＴＲ制御を行う。
【００２８】
ステップＣ１のように電源が投入されると、システムコントローラ［Ｓｙｓ−Ｃｏｎ］１１は、ＸＤＲ ＤＲＡＭコア電源（１．８Ｖ＿ＸＤＲ ＶＤＤ）２１を投入し、ならびにメモリコントローラ１２及びＩＯ電源（１．２Ｖ＿ＸＩＯＶＤＤ）２２を投入する。
【００２９】
ステップＣ２では、メモリコントローラ１２及びホストシステム［ＨＳ］１５のＰＯＲ（Power On Reset）処理が行われる。
【００３０】
ステップＣ３において、メモリコントローラ１２のファームウエア（Ｆ／Ｗ）のブート（Boot）、すなわちファームウエアが最初から実行される（以下、メモリコントローラ１２のファームウエアをメモリコントローラ１２Ｆ／Ｗと記載する）。
【００３１】
ステップＣ４において、ＳＴＲ制御回路１４のＶｒｅｆ＿ＦＥＴ及びＳＣＫ＿ＢＪＴの初期設定が行われる。すなわち、システムコントローラ１１は、ＧＰＯ０端子（Ｖｒｅｆ＿ＦＥＴ）をＨｉｇｈレベル、ＧＰＯ２端子（ＳＣＫ＿ＢＪＴ）をＬｏｗレベルに設定する。
【００３２】
ステップＣ５において、メモリコントローラ及びＸＤＲ ＤＲＡＭの初期化とＸＤＲ ＤＲＡＭリセット制御が行われる。以下、ステップＣ５の詳細をステップＣ５ａ〜Ｃ５ｇとして説明する。
【００３３】
ステップＣ５ａ：メモリコントローラ１２Ｆ／Ｗは、メモリコントローラ１２の初期化を行う。
【００３４】
Ｃ５ｂ：メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭリセット制御（イネーブル）を行う。すなわち、メモリコントローラ１２Ｆ／Ｗは、メモリコントローラ１２のＲＳＴ（リセット）端子をＬｏｗレベルに設定する。このＲＳＴ信号は、レベルシフタ３４を介してシステムコントローラ１１のＧＰＩ０端子に、Ｌｏｗレベル信号として入力される。
【００３５】
Ｃ５ｃ：システムコントローラ１１はＸＤＲ ＤＲＡＭリセット制御（イネーブル）を行う。すなわちシステムコントローラ１１はＧＰＩ０端子のＬｏｗレベルに応答して、ＧＰＯ１端子（ＲＳＴ）をＬｏｗレベルに設定する。このＲＳＴ信号は、ＸＤＲ ＤＲＡＭ１３ａ〜１３ｄのＲＳＴ端子に入力され、ＸＤＲ ＤＲＡＭがリセットされる。このとき、ＸＤＲ ＤＲＡＭ１３ａ〜１３ｄのデータビット構成、番号（アドレス）等がリセットされ、ＸＤＲ ＤＲＡＭ１３１３ａ〜１３ｄは使用不可能となるが、ＲＡＭ本体に格納されているデータは消去されない。
【００３６】
尚、ここでシステムコントローラ１１はメモリコントローラ１２ＲＳＴ端子のＨｉｇｈレベルからＬｏｗレベルに変化後、所定時間（例えば１ｍｓｅｃ）以内に、ＧＰＯ１端子（ＲＳＴ）をＬｏｗレベルに設定する処理を完了させる必要がある。なぜなら、これ以上この処理に時間をかけると、メモリコントローラ１２が動作を始め、例えば誤ったデータがＸＤＲ ＤＲＡＭ１３に書き込まれる可能性があるからである。
【００３７】
Ｃ５ｄ：メモリコントローラ１２のソフトウエア（以下、メモリコントローラ１２Ｓ／Ｗと記載する）は、ＸＤＲ ＤＲＡＭのＳＣＫ制御を行う。
【００３８】
Ｃ５ｅ：メモリコントローラ１２Ｓ／Ｗは、ＸＤＲ ＤＲＡＭリセット制御（ディセーブル）を行う。すなわち、メモリコントローラ１２Ｓ／Ｗは、メモリコントローラ１２のＲＳＴ端子をＬｏｗレベルからＨｉｇｈインピーダンス（Ｈｉｇｈレベル）に変更する。この信号は、レベルシフタ３４を介してシステムコントローラ１１のＧＰＩ０端子に、Ｈｉｇｈレベル信号として入力される。
【００３９】
Ｃ５ｆ：システムコントローラ１１は、ＸＤＲ ＤＲＡＭリセット制御（ディセーブル）を行う。すなわち、システムコントローラ１１は、ＧＰＩ０端子のＨｉｇｈレベルに応答して、ＧＰ０１端子（ＲＳＴ）を  Ｈｉｇｈインピーダンスに設定する。尚、ここでシステムコントローラ１１は前述したように、メモリコントローラ１２のＲＳＴ端子のＬｏｗレベルからＨｉｇｈレベルへ変化後、所定時間（例えば１ｍｓｅｃ）以内に、ＧＰＯ１端子（ＲＳＴ）をＨｉｇｈインピーダンスに設定する処理を完了させる必要がある。
【００４０】
Ｃ５ｇ：メモリコントローラ１２Ｓ／Ｗは、ＸＩＯメモリインターフェース１２ａの初期化を行う。
【００４１】
次に、サスペンドの設定で電源を切る（Enter to Suspend）時、すなわちＤＲＡＭに格納されたデータを保持したままシステムの電源を切る場合のＳＴＲ制御について、図４のフローチャートを参照して説明する。
【００４２】
ステップＳ１ではＸＤＲ ＤＲＡＭ１３の設定が行われる。すなわち、メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ１３のパワーダウンシーケンス（Power Down Sequence）を実行する。この結果、ＸＤＲ ＤＲＡＭ１３は消費電力の少ないセルフリフレッシュモードに入る。
【００４３】
ステップＳ２では、ＳＴＲ制御回路１４のＳＣＫ（serial clock）／ＣＭＤ(command）の縮退処理、すなわちＸＤＲ ＤＲＡＭからメモリコントローラを切り離し、メモリコントローラの電源ＯＦＦ処理が行われる。以下、ステップＳ２の詳細をステップＳ２ａ〜Ｓ２ｄとして説明する。
【００４４】
ステップＳ２ａ：メモリコントローラ１２Ｆ／Ｗは、メモリコントローラ１２のＲＳＴ端子をＨｉｇｈインピーダンスからＬｏｗレベルにすることで、縮退処理開始をシステムコントローラ１１に通知する。
【００４５】
ステップＳ２ｂ：メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ１３のＣＭＤの論理を０に固定する。
【００４６】
ステップＳ２ｃ：メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ１３のＳＣＫの論理を１に固定する。このように、ＣＭＤ及びＳＣＫの論理を固定することで、ＣＭＤ端子及びＳＣＫ端子の出力レベルが固定され、後の処理におけるノイズ発生を防ぐことができる。
【００４７】
ステップＳ２ｄ：メモリコントローラ１２Ｆ／Ｗはメモリコントローラ１２のＲＳＴ端子をＬｏｗレベルからＨｉｇｈインピーダンス（Ｈｉｇｈレベル）に設定することにより、縮退処理終了をシステムコントローラ１１に通知する。このように、サスペンドの設定で電源を切る場合、メモリコントローラ１２のＲＳＴ信号は、メモリコントローラ１２の縮退処理開始及び終了を意味する。
【００４８】
次に、ステップＳ３では、ＳＴＲ制御回路１４のＳＣＫ＿ＢＪＴ縮退処理が行われる。すなわち、システムコントローラ１１は、ＧＰＩ０入力端子のＨｉｇｈレベルに応答して、ＧＰＯ２端子（ＳＣＫ＿ＢＪＴｎ）をＬｏｗからＨｉｇｈレベルに設定する。これによりバイポーラトランジスタ２６はＯＮし、ＳＣＫの信号ラインのノイズ混入を防ぐことができる。
【００４９】
ステップＳ４では、ＳＴＲ制御回路１４のＶｒｅｆ＿ＦＥＴ縮退処理が行われる。すなわち、システムコントローラ１１はＧＰＯ０（Ｖｒｅｆ＿ＦＥＴ）端子をＨｉｇｈからＬｏｗレベルに設定する。これによりＦＥＴトランジスタ３０はＯＦＦし、ＦＥＴトランジスタ３２もＯＦＦする。
【００５０】
ステップＳ５では電源遮断処理が行われる。すなわち、システムコントローラ１１は、メモリコントローラ１２及びＸＤＲ ＤＲＡＭ１３のＩＯ電源（１．２Ｖ＿ＸＩＯＶＤＤ）２２を遮断する。ここで、システムコントローラ１１は、ＸＤＲ ＤＲＡＭコア電源２１（１．８Ｖ＿ＸＤＲＶＤＤ）は維持する。これにより、ＸＤＲ ＤＲＡＭ１３に記録されたデータは保持（suspend）される。
【００５１】
次に、ウォームブート（Warm Boot）時、いわゆるレジューム（Resume）におけるＸＤＲ ＤＲＡＭのＳＴＲ制御について、図５のフローチャートを参照して説明する。
【００５２】
ウォームブート時、すなわちサスペンド状態（ＸＤＲ ＤＲＡＭコア電源２１が維持されている状態）で電源を投入する場合は、以下の手順でＸＤＲ ＤＲＡＭのＳＴＲ制御を行う。
【００５３】
電源が投入されると、ステップＲ１においてシステムコントローラ１１は、メモリコントローラ１２とＸＤＲ ＤＲＡＭのＩＯ電源（１．２Ｖ＿ＸＩＯＶＤＤ）２２を投入する。ここでメモリコントローラ１２とＸＤＲ ＤＲＡＭのコア電源２１は常時維持されている。
【００５４】
ステップＲ２では、メモリコントローラ１２及びホストシステム１５のＰＯＲ（Power On Reset）初期化処理（各レジスタのリセット等）が行われる。
【００５５】
ステップＲ３では、ＳＴＲ制御回路のＶｒｅｆ＿ＦＥＴ操作が行われる。すなわち、システムコントローラ１１はＧＰＯ０端子（Ｖｒｅｆ＿ＦＥＴ）をＬｏｗレベルからＨｉｇｈインピーダンスとする。これによりＦＥＴトランジスタ３０はＯＮし、ＦＥＴトランジスタ３２もＯＮする。ステップＲ４では、メモリコントローラ１２Ｆ／Ｗのブートすなわちプログラムが最初から実行される。
【００５６】
ステップＲ５において、ＳＴＲ制御回路１４のＳＣＫ／ＣＭＤの再開処理（１／２）が行われる。以下、ステップＲ５の詳細をステップＲａ〜Ｒｄとして説明する。
【００５７】
ステップＲ５ａ：メモリコントローラ１２Ｆ／Ｗは、メモリコントローラ１２のＲＳＴ端子をＨｉｇｈインピーダンスからＬｏｗレベルにすることで、再開処理開始をシステムコントローラ１１に通知する。
【００５８】
ステップＲ５ｂ：メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ１３のＳＣＫの論理を１に固定する。
【００５９】
ステップＲ５ｃ：メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ１３のＣＭＤの論理を０に固定する。
【００６０】
ステップＲ５ｄ：メモリコントローラ１２Ｆ／Ｗは、メモリコントローラ１２のＲＳＴ端子をＬｏｗレベルからＨｉｇｈインピーダンス（Ｈｉｇｈレベル）に設定することにより、再開終了をシステムコントローラ１１に通知する。このようにウォームブート時、メモリコントローラ１２のＲＳＴ信号は、メモリコントローラ１２の再開処理開始及び終了を意味する。
【００６１】
次に、ステップＲ６では、ＳＴＲ制御回路のＳＣＫ＿ＢＪＴ操作が行われる。すなわちシステムコントローラ１１はＧＰＩ０端子のＨｉｇｈレベルに応答して、ＧＰＯ２端子をＨｉｇｈからＬｏｗレベルに設定し、バイポーラトランジスタ２６はＯＦＦする。尚、前述したように、システムコントローラ１１はメモリコントローラ１２のＲＳＴ端子のＨｉｇｈレベルからＬｏｗレベルに変化後、所定時間（例えば１ｍｓｅｃ）以内にこの処理を完了させる必要がある。
【００６２】
ステップＲ７では、ＳＴＲ制御回路のＳＣＫ／ＣＭＤの再開処理（２／２）が行われる。すなわち、メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ１３のＳＣＫの論理を０に固定する。ＸＩＯメモリインターフェース１２ａ及びＸＤＲ ＤＲＡＭ１３間のＳｅｒｉａｌ−ｂｕｓが通常動作に戻る。
【００６３】
ステップＲ８では、メモリコントローラ１２／ＸＤＲ ＤＲＡＭ１３の初期化が行われる。すなわち、メモリコントローラ１２Ｆ／Ｗは、ＸＤＲ ＤＲＡＭ  Ｉ／Ｆ１２ａの初期化を実施する。
【００６４】
以上説明したように、本発明の一実施例に係る情報処理システムは、リセット信号入力に応じてデータリセットを行うＸＤＲ ＤＲＡＭ１３と、ＸＤＲ ＤＲＡＭ１３を制御してデータの読み書きを行うメモリコントローラ１２と、ＸＤＲ ＤＲＡＭ１３のＳＴＲ処理を行うシステムコントローラ１１とを具備する。メモリコントローラ１２は、コールドブート（初回の電源投入）時、サスペンドの設定で電源を切る時、ウォームブート（通常の電源投入）時、何れの場合でも、ＲＳＴ信号（Ｌｏｗ）を出力する。システムコントローラ１１は、コールドブート時には、メモリコントローラから入力されるＲＳＴ信号をリセット信号と判断し、ＸＤＲ ＤＲＡＭ１３に対してリセット信号を出力し、ＸＤＲ ＤＲＡＭ１３をリセットする。サスペンドの設定で電源を切る場合、システムコントローラ１１は、メモリコントローラ１２から入力されるＲＳＴ信号を縮退モードの通知と判断し、ＸＤＲ ＤＲＡＭ１３の電源投入を維持しながら、前記メモリコントローラの電源を切る。従って、リセット機能を有するＸＤＲ ＤＲＡＭ等のＤＲＡＭを有するシステムにおいて、ＳＴＲ処理を短時間で行うことが可能となる。
【００６５】
次に、ＸＤＲ ＤＲＡＭリセット制御を高速化について説明する。
【００６６】
コールドブート時における、ＸＤＲリセット制御を高速化するために、システムコントローラ１１がＧＰＯ１端子からＸＤＲ ＤＲＡＭ１３のリセットを行うのではなく、メモリコントローラ１２が直接ＸＤＲ ＤＲＡＭ１３のリセットを行ってもよい。図６はＸＤＲリセット制御の高速化を実現する回路である。この回路は、図２の回路に比べ、ＦＥＴトランジスタ３７が追加されている。ＦＥＴトランジスタ３７はメモリコントローラ１２のＲＳＴ端子とＸＤＲ ＤＲＡＭ１３ａ〜１３ｄのＲＳＴ端子間に接続され、そのゲートはシステムコントローラ１１のＧＰＯ１端子に接続されている。
【００６７】
コールドブート時、システムコントローラ１１のＧＰＯ１端子がＬｏｗレベルとなる。メモリコントローラ１２のＲＳＴ端子からはリセット信号としてＬｏｗレベル信号が出力される。これによりメモリコントローラ１２は、ＲＳＴ端子を介してＸＤＲ ＤＲＡＭ１３ａ〜１３ｄを直接リセットすることができ、ＸＤＲリセット制御の高速化を実現できる。尚、この例では、サスペンドの設定で電源を切る時及びウォームブート時には、システムコントローラ１１のＧＰＯ１端子はＨｉｇｈレベルを維持する。
【００６８】
以上の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができるものである。
【符号の説明】
【００６９】
１１…システムコントローラ、１２…メモリコントローラ、１３ａ〜１３ｄ…ＸＤＲ ＤＲＡＭ、２４…レベルシフタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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