(57)【要約】【課題】本発明は、静電気保護回路に関し、サイリスタの過剰なラッチアップ動作の継続を防止しつつ被保護回路を静電気による過電圧破壊から保護することにある。【解決手段】サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを設ける。そして、ｐｎｐバイポーラトランジスタのベース端子を、被保護回路に接続する基準電源端子に接続させると共に、ｐｎｐバイポーラトランジスタのベース端子とｎｐｎバイポーラトランジスタのコレクタ端子との間に、両端に印加される電圧が所定電圧以上である場合に導通し、一方、所定電圧未満である場合に遮断するツェナーダイオードを設ける。【選択図】図１
2010073874.tif 000002
【特許請求の範囲】
【請求項１】
サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを備え、被保護回路に接続する信号端子に印加される静電気放電による被保護回路の破壊を防止する静電気保護回路であって、
前記ｐｎｐバイポーラトランジスタ又は前記ｎｐｎバイポーラトランジスタのベース端子を、被保護回路に接続する基準電源端子に接続させると共に、
前記ｐｎｐバイポーラトランジスタのベース端子と前記ｎｐｎバイポーラトランジスタのコレクタ端子との間、又は、前記ｐｎｐバイポーラトランジスタのコレクタ端子と前記ｎｐｎバイポーラトランジスタのベース端子との間に、両端に印加される電圧が所定電圧以上である場合に導通し、一方、前記所定電圧未満である場合に遮断するスイッチ素子を設けたことを特徴とする静電気保護回路。
【請求項２】
前記基準電源端子は、ｐｎｐバイポーラトランジスタのベース端子が接続される、通常動作時に最高電位が生ずる最高電位端子であることを特徴とする請求項１記載の静電気保護回路。
【請求項３】
前記基準電源端子は、ｎｐｎバイポーラトランジスタのベース端子が接続される、通常動作時に最低電位が生ずる最低電位端子であることを特徴とする請求項１記載の静電気保護回路。
【請求項４】
前記所定電圧は、被保護回路の通常動作時に生ずる電圧よりも高くかつ被保護回路が破壊されないことを保証する保証耐圧よりも低い電圧であることを特徴とする請求項１乃至３の何れか一項記載の静電気保護回路。
【請求項５】
前記スイッチ素子は、被保護回路の通常動作時に両端に生ずる電圧よりも高くかつ被保護回路が破壊されないことを保証する保証耐圧よりも低いツェナー電圧を有するツェナーダイオードであることを特徴とする請求項１乃至４の何れか一項記載の静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路に係り、特に、サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを用いて、被保護回路に接続する信号端子間に生ずる静電気放電による被保護回路の破壊を防止するうえで好適な静電気保護回路に関する。
【背景技術】
【０００２】
従来、静電気放電による被保護回路の破壊を防止する静電気保護回路が知られている（例えば、特許文献１参照）。特許文献１記載の静電気保護回路は、サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを備えている。ｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタは、それぞれベース端子とコレクタ端子とが接続された構造を有している。
【０００３】
かかる静電気保護回路においては、被保護回路に接続する外部端子とグラウンド端子との間に静電気による過電圧が印加されると、サイリスタがラッチアップする。このラッチアップは、その端子間電圧が所定電圧（具体的には、回路特有のホールディング電圧）以上である限り保持される。サイリスタがラッチアップすると、外部端子とグラウンド端子との間のインピーダンスが低くなって電流が増加することで、静電気エネルギが吸収される。従って、静電気保護回路としての機能が果たされ、被保護回路が静電気による過電圧破壊から保護される。
【０００４】
また、この静電気保護回路において、上記の端子間電圧が低下すると、サイリスタのラッチアップが保持できなくなり、正常状態への復帰が実現される。従って、過剰にサイリスタが動作し続けるラッチアップ状態が継続されるのは防止される。
【特許文献１】特開２００１−２９１８２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記した静電気保護回路では、ノイズ等に起因して端子間電圧が所定電圧以上になっても、サイリスタがラッチアップ動作を行ってしまう。このため、静電気保護回路がノイズ等に起因して不必要に動作を行うことがあった。
【０００６】
本発明は、上述の点に鑑みてなされたものであり、サイリスタの過剰なラッチアップ動作の継続を防止しつつ被保護回路を静電気による過電圧破壊から保護することが可能な静電気保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的は、サイリスタ構造に形成されたｐｎｐバイポーラトランジスタ及びｎｐｎバイポーラトランジスタを備え、被保護回路に接続する信号端子に印加される静電気放電による被保護回路の破壊を防止する静電気保護回路であって、前記ｐｎｐバイポーラトランジスタ又は前記ｎｐｎバイポーラトランジスタのベース端子を、被保護回路に接続する基準電源端子に接続させると共に、前記ｐｎｐバイポーラトランジスタのベース端子と前記ｎｐｎバイポーラトランジスタのコレクタ端子との間、又は、前記ｐｎｐバイポーラトランジスタのコレクタ端子と前記ｎｐｎバイポーラトランジスタのベース端子との間に、両端に印加される電圧が所定電圧以上である場合に導通し、一方、前記所定電圧未満である場合に遮断するスイッチ素子を設けた静電気保護回路により達成される。
【０００８】
この態様の発明において、通常動作中は、信号端子の電位が基準電源端子の電位よりも低いため、ｐｎｐバイポーラトランジスタ又はｎｐｎバイポーラトランジスタがオン動作せず、サイリスタがラッチアップ動作することはない。一方、静電気による高電圧が印加されると、信号端子の電位が基準電源端子の電位よりも高くなるため、ｐｎｐバイポーラトランジスタ又はｎｐｎバイポーラトランジスタがオン動作すると共に、スイッチ素子の両端に所定電圧以上の電圧が印加される。この場合には、スイッチ素子が導通されるため、サイリスタがラッチアップ動作する。尚、ｐｎｐバイポーラトランジスタ又はｎｐｎバイポーラトランジスタのオン動作は、静電気印加だけでなく、ノイズ等に起因しても生じ得る。ノイズ等に起因してオン動作が行われた場合には、スイッチ素子の両端に印加される電圧が低いので、スイッチ素子は遮断され、サイリスタがラッチアップ動作することはない。上記の如くサイリスタがラッチアップ動作すれば、信号端子からそのサイリスタを通じた放電が可能となる。従って、本発明の構成においては、静電気による高電圧が印加される際にサイリスタが動作してその静電気電流がそのサイリスタを通じて放電されることとなるので、被保護回路が静電気による過電圧破壊から保護される。
【０００９】
また、本発明において、その静電気電流の放電により印加電圧が低下した場合は、スイッチ素子が遮断されるので、サイリスタの動作が停止する。このため、過剰にサイリスタのラッチアップ動作が継続するのは防止される。従って、本発明によれば、サイリスタの過剰なラッチアップ動作の継続を防止しつつ被保護回路を静電気による過電圧破壊から保護することができる。
【００１０】
尚、上記した静電気保護回路において、前記基準電源端子は、ｐｎｐバイポーラトランジスタのベース端子が接続される、通常動作時に最高電位が生ずる最高電位端子であることとしてもよい。
【００１１】
また、上記した静電気保護回路において、前記基準電源端子は、ｎｐｎバイポーラトランジスタのベース端子が接続される、通常動作時に最低電位が生ずる最低電位端子であることとしてもよい。
【００１２】
また、上記した静電気保護回路において、前記所定電圧は、被保護回路の通常動作時に生ずる電圧よりも高くかつ被保護回路が破壊されないことを保証する保証耐圧よりも低い電圧であることとすればよい。
【００１３】
更に、上記した静電気保護回路において、前記スイッチ素子は、被保護回路の通常動作時に両端に生ずる電圧よりも高くかつ被保護回路が破壊されないことを保証する保証耐圧よりも低いツェナー電圧を有するツェナーダイオードであることとしてもよい。
【発明の効果】
【００１４】
本発明によれば、サイリスタの過剰なラッチアップ動作の継続を防止しつつ被保護回路を静電気による過電圧破壊から保護することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の具体的な実施の形態について説明する。
【実施例１】
【００１６】
図１は、本発明の第１実施例である静電気保護回路１０の構成図を示す。本実施例の静電気保護回路１０は、保護対象である素子や回路などの被保護回路（内部回路）１２を、静電気放電による破壊から保護するための回路である。
【００１７】
本実施例において、被保護回路１２は、電源端子ＶＤＤとグラウンド端子ＧＮＤとの間に印加される電圧により動作可能であり、電極を引き出すための外部端子１４が接続されている。外部端子１４には、信号端子や電源端子として、通常、電源端子ＶＤＤに印加される電源電圧（最高電位）以下の電圧が現われる。静電気保護回路１０は、被保護回路１２に高電位の静電気電圧（保護動作を始めるべき電圧（トリガ電圧）以上の電圧）が印加される際に、その静電気放電による被保護回路１２の破壊を防止する回路である。
【００１８】
静電気保護回路１０は、ＳＯＩ（Silicon  On  Insulator）基板などの半導体基板を用いて形成されている。静電気保護回路１０は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２は、サイリスタ構造に形成されている。
【００１９】
具体的には、ｐｎｐバイポーラトランジスタ２２のエミッタ端子は、上記の外部端子１４に接続されていると共に、そのベース端子は、上記の電源端子ＶＤＤに接続されている。また、そのコレクタ端子は、ｎｐｎバイポーラトランジスタ２０のベース端子に接続されている。ｎｐｎバイポーラトランジスタ２０のエミッタ端子は、上記のグラウンド端子ＧＮＤに接続されていると共に、そのベース−エミッタ間には、抵抗２４が接続されている。
【００２０】
また、ｐｎｐバイポーラトランジスタ２２のベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子との間には、ツェナーダイオード３０が介挿されている。ツェナーダイオード３０は、アノードがｎｐｎバイポーラトランジスタ２０のコレクタ端子に、カソードがｐｎｐバイポーラトランジスタ２２のベース端子に、それぞれ接続されたものとなっている。ツェナーダイオード３０は、ｎｐｎバイポーラトランジスタ２０のコレクタ端子とｐｎｐバイポーラトランジスタ２２のベース端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【００２１】
ツェナーダイオード３０のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧（保証定格電圧；例えば３５ボルト）よりも低く、かつ、被保護回路１２の通常動作時に生じ得る動作電圧（通常動作電圧；例えば１６ボルト）よりも高い値（例えば２０ボルト）に設定されている。
【００２２】
また、外部端子１４とグラウンド端子ＧＮＤとの間には、ダイオード３２が介挿されている。ダイオード３２は、アノードがグラウンド端子ＧＮＤに、カソードが外部端子１４に、それぞれ接続されたものとなっている。ダイオード３２は、グラウンド端子ＧＮＤと外部端子１４との電位差が所定の電圧（例えば０．７ボルト）未満であるときは遮断され、所定の電圧以上であるときは導通される。
【００２３】
次に、本実施例の静電気保護回路１０の動作について説明する。
【００２４】
本実施例において、外部端子１４に静電気による高電圧（すなわちトリガ電圧以上の電圧）が印加されていないときは、その外部端子１４には、被保護回路１２の通常動作時に生じ得る信号電圧（通常動作電圧）しか現われない（通常状態）。この通常動作電圧が印加される通常状態においては、外部端子１４に生ずる電位は電源端子ＶＤＤに生ずる最高電位以下であるため、ｐｎｐバイポーラトランジスタ２２がオン動作することはなく、ｐｎｐバイポーラトランジスタ２２及びｎｐｎバイポーラトランジスタ２０からなるサイリスタが動作することはない。
【００２５】
一方、外部端子１４に静電気による高電圧が印加されると、外部端子１４の電位が電源端子ＶＤＤの最高電位よりも高くなるため、ｐｎｐバイポーラトランジスタ２２がオン動作する。ｐｎｐバイポーラトランジスタ２２がオン動作すると、ｐｎｐバイポーラトランジスタ２２のベース端子の電位が上昇すると共に、ｎｐｎバイポーラトランジスタ２０のベース端子の電位が高くなることでそのｎｐｎバイポーラトランジスタ２０がオン動作する。この場合には、ｐｎｐバイポーラトランジスタ２２のベース端子の電位が上昇しかつｎｐｎバイポーラトランジスタ２０のコレクタ端子の電位が略ゼロになることで、ツェナーダイオード３０の両端に外部端子１４への印加電圧に近いツェナー電圧以上の電圧が印加されるので、ツェナーダイオード３０が導通される。このため、静電気印加時は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップ動作する。
【００２６】
尚、ｐｎｐバイポーラトランジスタ２２のオン動作は、外部端子１４の電位が電源端子ＶＤＤの最高電位よりも高い場合だけでなく、通常動作中でもノイズが発生した際に生じ得る。ここで、上記の如く、ツェナーダイオード３０のツェナー電圧は、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。このため、通常動作中、ノイズに起因してｐｎｐバイポーラトランジスタ２２がオン動作した場合には、ツェナーダイオード３０の両端に印加される電圧は低くツェナー電圧以上にならないので、ツェナーダイオード３０は遮断され、サイリスタが動作することはない。
【００２７】
上記のサイリスタがラッチアップ動作すると、外部端子１４からそのサイリスタを通じたグラウンド端子ＧＮＤへの放電が可能となる。従って、本実施例の構成によれば、静電気による高電圧が印加される際に、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じてグラウンド端子ＧＮＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２を静電気による過電圧破壊から保護することができる。
【００２８】
尚、本実施例の静電気保護回路１０において、サイリスタのラッチアップ動作による被保護回路１２の保護動作は、ツェナーダイオード３０の両端に印加される電圧がツェナー電圧以上であるときに実施され、そのツェナー電圧に至ったときに開始される。ここで、上記の如く、ツェナーダイオード３０のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低い値に設定されている。このため、静電気印加時において被保護回路１２に印加される電圧が保証耐圧以上になることは回避される。
【００２９】
また、本実施例においては、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード３０の両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード３０が遮断され、サイリスタの動作が停止される。
【００３０】
従って、本実施例の静電気保護回路１０によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２を静電気による過電圧破壊から確実に保護することが可能となっている。
【００３１】
また、本実施例において、静電気印加時にサイリスタに流れる静電気電流は、ｐｎｐバイポーラトランジスタ２２のエミッタ端子側からコレクタ端子側に流れる分と、そのエミッタ端子側からベース端子に流れる分とに分かれるので、ツェナーダイオード３０にはその静電気電流の一部しか流れない。このため、本実施例の構成においては、静電気印加時にすべての静電気電流が流れる制御素子を有する構成に比べて、素子構成の小型化・簡素化を図ることができる。
【００３２】
ところで、被保護回路１２の製造後には、品質確保のため、その出荷前に特性検査（例えば、電源端子ＶＤＤに被保護回路１２の保証耐圧（保証定格電圧）を印加した状況で、消費電流などの特性を検査すること）が行われることがある。しかし、かかる特性検査を精度よく行うためには、その検査時に静電気保護回路１０を動作させることは適切でない。
【００３３】
そこで、本実施例においては、被保護回路１２の特性検査時、電源端子ＶＤＤに印加する電圧を被保護回路１２の保証耐圧に設定したとしても、外部端子１４に印加する電圧をその保証耐圧以下の電圧に設定することとすればよい。かかる構成によれば、被保護回路１２の特性検査時に静電気保護回路１０のｐｎｐバイポーラトランジスタ２２がオン動作することはなくサイリスタが動作することはないので、被保護回路１２の特性検査を、静電気保護回路１０を動作させることなく精度よく行うことが可能となる。
【００３４】
尚、上記の第１実施例においては、外部端子１４が特許請求の範囲に記載した「信号端子」に、電源端子ＶＤＤが特許請求の範囲に記載した「基準電源端子」及び「最高電位端子」に、ツェナーダイオード３０が特許請求の範囲に記載した「スイッチ素子」に、それぞれ相当している。
【実施例２】
【００３５】
上記した第１実施例では、被保護回路１２に接続される外部端子１４として一つの端子が設けられている。これに対して、本実施例においては、被保護回路１２に接続される外部端子１４として複数個（ｎ個）の端子が設けられている。これら複数の外部端子１４−１〜１４−ｎはそれぞれ、被保護回路１２に接続されている。
【００３６】
図２は、本発明の第２実施例である静電気保護回路１００の構成図を示す。尚、図２において、上記図１に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００３７】
本実施例の静電気保護回路１００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路１００は、被保護回路１２に高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する回路である。
【００３８】
静電気保護回路１００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されている。静電気保護回路１００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｐｎｐバイポーラトランジスタ２２は、外部端子１４の数と同数だけ設けられており、各々２２−１〜２２−ｎが外部端子１４−１〜１４−ｎに対応して並列接続されたものとなっている。
【００３９】
各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子は、外部端子１４−１〜１４−ｎに接続されていると共に、それらのベース端子はすべて、上記の電源端子ＶＤＤに接続されている。また、それらのコレクタ端子はすべて、ｎｐｎバイポーラトランジスタ２０のベース端子に接続されている。更に、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子との間には、上記した唯一のツェナーダイオード３０が介挿されている。
【００４０】
また、外部端子１４−１〜１４−ｎとグラウンド端子ＧＮＤとの間にはそれぞれ、ダイオード３２−１〜３２−ｎが介挿されている。各ダイオード３２−１〜３２−ｎはそれぞれ、アノードがグラウンド端子ＧＮＤに、カソードが外部端子１４に、それぞれ接続されたものとなっている。各ダイオード３２−１〜３２−ｎは、グラウンド端子ＧＮＤと外部端子１４との電位差が所定の電圧（例えば０．７ボルト）未満であるときは遮断され、所定の電圧以上であるときは導通される。
【００４１】
次に、本実施例の静電気保護回路１００の動作について説明する。
【００４２】
本実施例において、外部端子１４−１〜１４−ｎに静電気による高電圧が印加されていないときは、各外部端子１４−１〜１４−ｎに生ずる電位はすべて電源端子ＶＤＤに生ずる最高電位以下であるため、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオン動作することはなく、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎ及びｎｐｎバイポーラトランジスタ２０からなるサイリスタが動作することはない。
【００４３】
一方、何れかの外部端子１４−１〜１４−ｎに静電気による高電圧が印加されると、その外部端子１４−１〜１４−ｎの電位が電源端子ＶＤＤの最高電位よりも高くなるため、その外部端子１４−１〜１４−ｎに対応するｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオン動作すると共に、ｎｐｎバイポーラトランジスタ２０がオン動作する。このため、静電気印加時は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなるサイリスタがラッチアップ動作する。
【００４４】
従って、本実施例の構成によれば、静電気による高電圧が印加される際に、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じてグラウンド端子ＧＮＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２を静電気による過電圧破壊から保護することができる。
【００４５】
また、本実施例においても、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード３０の両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード３０が遮断され、サイリスタの動作が停止される。従って、本実施例の静電気保護回路１００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２を静電気による過電圧破壊から確実に保護することが可能となっている。
【００４６】
更に、本実施例の静電気保護回路１００においては、被保護回路１２に接続する外部端子１４が複数設けられていても、ｐｎｐバイポーラトランジスタ２２についてはそれらの各外部端子１４に一つずつ対応して複数設けることが必要である一方、ｎｐｎバイポーラトランジスタ２０及びツェナーダイオード３０についてはそれぞれ唯一つ設けることとすれば十分である。このため、本実施例の静電気保護回路１００によれば、複数の外部端子１４−１〜１４−ｎが被保護回路１２に接続される場合にも、各外部端子１４−１〜１４−ｎに対して兼用した回路素子を用いることで、チップサイズの増大を最小限に抑えることが可能となっている。
【実施例３】
【００４７】
図３は、本発明の第３実施例である静電気保護回路２００の構成図を示す。尚、図３において、上記図１に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００４８】
本実施例の静電気保護回路２００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路２００は、被保護回路１２に高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する回路である。
【００４９】
静電気保護回路２００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されており、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。静電気保護回路２００において、ｐｎｐバイポーラトランジスタ２２のベース端子とｎｐｎバイポーラトランジスタ２０のコレクタ端子とは、互いに直接的に接続されている。
【００５０】
また、ｐｎｐバイポーラトランジスタ２２のコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子との間には、ツェナーダイオード２０２が介挿されている。ツェナーダイオード２０２は、アノードがｎｐｎバイポーラトランジスタ２０のベース端子に、カソードがｐｎｐバイポーラトランジスタ２２のコレクタ端子に、それぞれ接続されたものとなっている。ツェナーダイオード２０２は、ｎｐｎバイポーラトランジスタ２０のベース端子とｐｎｐバイポーラトランジスタ２２のコレクタ端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【００５１】
ツェナーダイオード２０２のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低く、かつ、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。
【００５２】
次に、本実施例の静電気保護回路２００の動作について説明する。
【００５３】
本実施例において、外部端子１４に静電気による高電圧が印加されていないときは、外部端子１４に生ずる電位は電源端子ＶＤＤに生ずる最高電位以下であるため、ｐｎｐバイポーラトランジスタ２２がオン動作することはなく、ｐｎｐバイポーラトランジスタ２２及びｎｐｎバイポーラトランジスタ２０からなるサイリスタが動作することはない。
【００５４】
一方、外部端子１４に静電気による高電圧が印加されると、その外部端子１４の電位が電源端子ＶＤＤの最高電位よりも高くなるため、ｐｎｐバイポーラトランジスタ２２がオン動作する。この場合には、ツェナーダイオード２０２の両端にツェナー電圧以上の電圧が印加されるので、ツェナーダイオード２０２が導通され、ｎｐｎバイポーラトランジスタ２０のベース電流が流れて、ｎｐｎバイポーラトランジスタ２０がオン動作する。このため、静電気印加時は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタがラッチアップ動作する。
【００５５】
尚、ｐｎｐバイポーラトランジスタ２２のオン動作は、外部端子１４の電位が電源端子ＶＤＤの最高電位よりも高い場合だけでなく、通常動作中でもノイズが発生した際に生じ得る。ここで、上記の如く、ツェナーダイオード２０２のツェナー電圧は、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。このため、通常動作中、ノイズに起因してｐｎｐバイポーラトランジスタ２２がオン動作した場合には、ツェナーダイオード２０２の両端に印加される電圧は低くツェナー電圧以上にならないので、ツェナーダイオード２０２は遮断され、サイリスタが動作することはない。
【００５６】
上記のサイリスタがラッチアップ動作すると、外部端子１４からそのサイリスタを通じたグラウンド端子ＧＮＤへの放電が可能となる。従って、本実施例の構成によれば、静電気による高電圧が印加される際に、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２からなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じてグラウンド端子ＧＮＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２を静電気による過電圧破壊から保護することができる。
【００５７】
尚、本実施例の静電気保護回路２００において、サイリスタのラッチアップ動作による被保護回路１２の保護動作は、ツェナーダイオード２０２の両端に印加される電圧がツェナー電圧以上であるときに実施され、そのツェナー電圧に至ったときに開始される。ここで、上記の如く、ツェナーダイオード２０２のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低い値に設定されている。このため、静電気印加時において被保護回路１２に印加される電圧が保証耐圧以上になることは回避される。
【００５８】
また、本実施例においては、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード２０２の両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード２０２が遮断され、サイリスタの動作が停止される。
【００５９】
従って、本実施例の静電気保護回路２００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２を静電気による過電圧破壊から確実に保護することが可能となっている。
【００６０】
更に、本実施例においては、被保護回路１２の特性検査時、かかる特性検査を精度よく行ううえで、電源端子ＶＤＤに印加する電圧を被保護回路１２の保証耐圧に設定したとしても、外部端子１４に印加する電圧をその保証耐圧以下の電圧に設定することとすればよい。かかる構成によれば、被保護回路１２の特性検査時に静電気保護回路２００のｐｎｐバイポーラトランジスタ２２がオン動作することはなくサイリスタが動作することはないので、被保護回路１２の特性検査を、静電気保護回路２００を動作させることなく精度よく行うことが可能となる。
【００６１】
尚、上記の第３実施例においては、ツェナーダイオード２０２が特許請求の範囲に記載した「スイッチ素子」に相当している。
【実施例４】
【００６２】
上記した第３実施例では、被保護回路１２に接続される外部端子１４として一つの端子が設けられている。これに対して、本実施例においては、被保護回路１２に接続される外部端子１４として複数個（ｎ個）の端子が設けられている。これら複数の外部端子１４−１〜１４−ｎはそれぞれ、被保護回路１２に接続されている。
【００６３】
図４は、本発明の第４実施例である静電気保護回路３００の構成図を示す。尚、図４において、上記図１及び図３に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００６４】
本実施例の静電気保護回路３００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路３００は、被保護回路１２に高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する回路である。
【００６５】
静電気保護回路３００は、上記の静電気保護回路１０，２００と同様に、半導体基板を用いて形成されている。静電気保護回路３００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２を備えている。ｐｎｐバイポーラトランジスタ２２は、外部端子１４の数と同数だけ設けられており、各々２２−１〜２２−ｎが外部端子１４−１〜１４−ｎに対応して並列接続されたものとなっている。
【００６６】
各ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのエミッタ端子は、外部端子１４−１〜１４−ｎに接続されていると共に、それらのベース端子はすべて、上記の電源端子ＶＤＤに接続されている。また、それらのコレクタ端子はすべて、上記した唯一のツェナーダイオード２０２のカソード端子に接続されている。すなわち、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎのコレクタ端子とｎｐｎバイポーラトランジスタ２０のベース端子との間には、上記した唯一のツェナーダイオード２０２が介挿されている。
【００６７】
次に、本実施例の静電気保護回路３００の動作について説明する。
【００６８】
本実施例において、外部端子１４−１〜１４−ｎに静電気による高電圧が印加されていないときは、各外部端子１４−１〜１４−ｎに生ずる電位はすべて電源端子ＶＤＤに生ずる最高電位以下であるため、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオン動作することはなく、ｐｎｐバイポーラトランジスタ２２−１〜２２−ｎ及びｎｐｎバイポーラトランジスタ２０からなるサイリスタが動作することはない。
【００６９】
一方、何れかの外部端子１４−１〜１４−ｎに静電気による高電圧が印加されると、その外部端子１４−１〜１４−ｎの電位が電源端子ＶＤＤの最高電位よりも高くなるため、その外部端子１４−１〜１４−ｎに対応するｐｎｐバイポーラトランジスタ２２−１〜２２−ｎがオン動作すると共に、ｎｐｎバイポーラトランジスタ２０がオン動作する。このため、静電気印加時は、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなるサイリスタがラッチアップ動作する。
【００７０】
従って、本実施例の構成によれば、静電気による高電圧が印加される際に、ｎｐｎバイポーラトランジスタ２０及びｐｎｐバイポーラトランジスタ２２−１〜２２−ｎからなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じてグラウンド端子ＧＮＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２を静電気による過電圧破壊から保護することができる。
【００７１】
また、本実施例においても、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード２０２の両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード２０２が遮断され、サイリスタの動作が停止される。従って、本実施例の静電気保護回路３００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２を静電気による過電圧破壊から確実に保護することが可能となっている。
【００７２】
更に、本実施例の静電気保護回路３００においては、被保護回路１２に接続する外部端子１４が複数設けられていても、ｐｎｐバイポーラトランジスタ２２についてはそれらの各外部端子１４に一つずつ対応して複数設けることが必要である一方、ｎｐｎバイポーラトランジスタ２０及びツェナーダイオード２０２についてはそれぞれ唯一つ設けることとすれば十分である。このため、本実施例の静電気保護回路３００によれば、複数の外部端子１４−１〜１４−ｎが被保護回路１２に接続される場合にも、各外部端子１４−１〜１４−ｎに対して兼用した回路素子を用いることで、チップサイズの増大を最小限に抑えることが可能となっている。
【実施例５】
【００７３】
上記した第１〜第４実施例では、被保護回路１２に接続される外部端子１４に正極性の高電圧が印加される際における被保護回路１２の破壊を防止することが想定されている。これに対して、本実施例においては、その外部端子１４に負極性の高電圧が印加される際における被保護回路１２の破壊を防止する。
【００７４】
図５は、本発明の第５実施例である静電気保護回路４００の構成図を示す。尚、図５において、上記図１に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００７５】
本実施例の静電気保護回路４００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路４００は、被保護回路１２に高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する回路である。静電気保護回路４００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されている。静電気保護回路４００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４を備えている。
【００７６】
ｎｐｎバイポーラトランジスタ４０２のエミッタ端子は、上記の外部端子１４に接続されている、また、ｎｐｎバイポーラトランジスタ４０２のベース端子は、上記のグラウンド端子ＧＮＤに接続されていると共に、ｐｎｐバイポーラトランジスタ４０４のコレクタ端子に接続されている。ｐｎｐバイポーラトランジスタ４０４のエミッタ端子は、上記の電源端子ＶＤＤに接続されていると共に、そのベース−エミッタ間には、抵抗４０６が接続されている。
【００７７】
また、ｎｐｎバイポーラトランジスタ４０２のコレクタ端子とｐｎｐバイポーラトランジスタ４０４のベース端子との間には、ツェナーダイオード４０８が介挿されている。ツェナーダイオード４０８は、アノードがｎｐｎバイポーラトランジスタ２０のコレクタ端子に、カソードがｐｎｐバイポーラトランジスタ２２のベース端子に、それぞれ接続されたものとなっている。ツェナーダイオード４０８は、ｎｐｎバイポーラトランジスタ４０２のコレクタ端子とｐｎｐバイポーラトランジスタ４０４のベース端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【００７８】
ツェナーダイオード４０８のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低く、かつ、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。
【００７９】
また、外部端子１４と電源端子ＶＤＤとの間には、ダイオード４１０が介挿されている。ダイオード４１０は、アノードが外部端子１４に、カソードが電源端子ＶＤＤに、それぞれ接続されたものとなっている。ダイオード４１０は、外部端子１４と電源端子ＶＤＤとの電位差が所定の電圧（例えば０．７ボルト）未満であるときは遮断され、所定の電圧以上であるときは導通される。
【００８０】
次に、本実施例の静電気保護回路４００の動作について説明する。
【００８１】
本実施例において、外部端子１４に静電気による負極性の高電圧が印加されていないときは、その外部端子１４には、被保護回路１２の通常動作時に生じ得る信号電圧（通常動作電圧）しか現われない（通常状態）。この通常動作電圧が印加される通常状態においては、外部端子１４に生ずる電位はグラウンド端子ＧＮＤに生ずる最低電位よりも低くないため、ｎｐｎバイポーラトランジスタ４０２がオン動作することはなく、ｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４からなるサイリスタが動作することはない。
【００８２】
一方、外部端子１４に静電気による負極性の高電圧が印加されると、外部端子１４の電位がグラウンド端子ＧＮＤの最低電位よりも低くなるため、ｎｐｎバイポーラトランジスタ４０２がオン動作する。この場合には、ツェナーダイオード４０８の両端にツェナー電圧以上の電圧が印加されるので、ツェナーダイオード４０８が導通され、ｐｎｐバイポーラトランジスタ４０４のベース電流が流れて、ｐｎｐバイポーラトランジスタ４０４がオン動作する。このため、静電気印加時は、ｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４からなるサイリスタがラッチアップ動作する。
【００８３】
尚、ｎｐｎバイポーラトランジスタ４０２のオン動作は、外部端子１４の電位がグラウンド端子ＧＮＤの最低電位よりも低い場合だけでなく、通常動作中でもノイズが発生した際に生じ得る。ここで、上記の如く、ツェナーダイオード４０８のツェナー電圧は、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。このため、通常動作中、ノイズに起因してｎｐｎバイポーラトランジスタ４０２がオン動作した場合には、ツェナーダイオード４０８の両端に印加される電圧は低くツェナー電圧以上にならないので、ツェナーダイオード４０８は遮断され、サイリスタが動作することはない。
【００８４】
上記のサイリスタがラッチアップ動作すると、外部端子１４からそのサイリスタを通じた電源端子ＶＤＤへの放電が可能となる。従って、本実施例の構成によれば、静電気による負極性の高電圧が印加される際に、ｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４からなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じて電源端子ＶＤＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２を静電気による過電圧破壊から保護することができる。
【００８５】
尚、本実施例の静電気保護回路４００において、サイリスタのラッチアップ動作による被保護回路１２の保護動作は、ツェナーダイオード４０８の両端に印加される電圧がツェナー電圧以上であるときに実施され、そのツェナー電圧に至ったときに開始される。ここで、上記の如く、ツェナーダイオード４０８のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低い値に設定されている。このため、静電気印加時において被保護回路１２に印加される電圧が保証耐圧以上になることは回避される。
【００８６】
また、本実施例においては、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード４０８の両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード４０８が遮断され、サイリスタの動作が停止される。
【００８７】
従って、本実施例の静電気保護回路４００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２を静電気による過電圧破壊から確実に保護することが可能となっている。
【００８８】
また、本実施例において、静電気印加時にサイリスタに流れる静電気電流は、ｐｎｐバイポーラトランジスタ４０４のエミッタ端子側からコレクタ端子側に流れる分と、そのエミッタ端子側からベース端子に流れる分とに分かれるので、ツェナーダイオード４０８にはその静電気電流の一部しか流れない。このため、本実施例の構成においては、静電気印加時にすべての静電気電流が流れる制御素子を有する構成に比べて、素子構成の小型化・簡素化を図ることができる。
【００８９】
更に、本実施例においては、被保護回路１２の特性検査時、かかる特性検査を精度よく行ううえで、電源端子ＶＤＤに印加する電圧を被保護回路１２の保証耐圧に設定したとしても、外部端子１４に印加する電圧をグラウンド端子ＧＮＤ以上の電圧に設定することとすればよい。かかる構成によれば、被保護回路１２の特性検査時に静電気保護回路４００のｎｐｎバイポーラトランジスタ４０２がオン動作することはなくサイリスタが動作することはないので、被保護回路１２の特性検査を、静電気保護回路４００を動作させることなく精度よく行うことが可能となる。
【００９０】
尚、上記の第５実施例においては、外部端子１４が特許請求の範囲に記載した「信号端子」に、グラウンド端子ＧＮＤが特許請求の範囲に記載した「基準電源端子」及び「最低電位端子」に、ツェナーダイオード４０８が特許請求の範囲に記載した「スイッチ素子」に、それぞれ相当している。
【００９１】
ところで、上記の第５実施例においては、被保護回路１２に接続される外部端子１４として一つの端子が設けられているが、本発明はこれに限定されるものではなく、被保護回路１２に接続される外部端子１４として複数個（ｎ個）の端子を設け、それら外部端子１４−１〜１４−ｎに対応させて複数個（ｎ個）のｎｐｎバイポーラトランジスタ４０２を並列接続させることとしてもよい。
【実施例６】
【００９２】
図６は、本発明の第６実施例である静電気保護回路５００の構成図を示す。尚、図６において、上記図１及び図５に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【００９３】
本実施例の静電気保護回路５００は、被保護回路１２を静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路５００は、被保護回路１２に高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２の破壊を防止する回路である。
【００９４】
静電気保護回路５００は、上記の静電気保護回路１０，４００と同様に、半導体基板を用いて形成されている。静電気保護回路５００は、サイリスタ構造に形成されたｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４を備えている。静電気保護回路５００において、ｐｎｐバイポーラトランジスタ４０４のベース端子とｎｐｎバイポーラトランジスタ４０２のコレクタ端子とは、互いに直接的に接続されている。
【００９５】
また、ｐｎｐバイポーラトランジスタ４０４のコレクタ端子とｎｐｎバイポーラトランジスタ４０２のベース端子との間には、ツェナーダイオード５０２が介挿されている。ツェナーダイオード５０２は、アノードがｎｐｎバイポーラトランジスタ４０２のベース端子に、カソードがｐｎｐバイポーラトランジスタ４０４のコレクタ端子に、それぞれ接続されたものとなっている。ツェナーダイオード５０２は、ｎｐｎバイポーラトランジスタ４０２のベース端子とｐｎｐバイポーラトランジスタ４０４のコレクタ端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【００９６】
ツェナーダイオード５０２のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低く、かつ、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。
【００９７】
次に、本実施例の静電気保護回路５００の動作について説明する。
【００９８】
本実施例において、外部端子１４に静電気による負極性の高電圧が印加されていないときは、外部端子１４に生ずる電位はグラウンド端子ＧＮＤに生ずる最低電位よりも低くないため、ｎｐｎバイポーラトランジスタ４０２がオン動作することはなく、ｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４からなるサイリスタが動作することはない。
【００９９】
一方、外部端子１４に静電気による負極性の高電圧が印加されると、その外部端子１４の電位がグラウンド端子ＧＮＤの最低電位よりも低くなるため、ｎｐｎバイポーラトランジスタ４０２がオン動作する。ｎｐｎバイポーラトランジスタ４０２がオン動作すると、ｎｐｎバイポーラトランジスタ４０２のベース端子の電位が下降すると共に、ｐｎｐバイポーラトランジスタ４０４のベース端子の電位が低くなることでそのｐｎｐバイポーラトランジスタ４０４がオン動作する。この場合には、ｎｐｎバイポーラトランジスタ４０２のベース端子の電位が下降しかつｐｎｐバイポーラトランジスタ４０４のコレクタ端子の電位が略電源端子ＶＤＤの電源電圧になることで、ツェナーダイオード５０２の両端にツェナー電圧以上の電圧が印加されるので、ツェナーダイオード５０２が導通される。このため、静電気印加時は、ｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４からなるサイリスタがラッチアップ動作する。
【０１００】
尚、ｎｐｎバイポーラトランジスタ４０２のオン動作は、外部端子１４の電位がグラウンド端子ＧＮＤの最低電位よりも低い場合だけでなく、通常動作中でもノイズが発生した際に生じ得る。ここで、上記の如く、ツェナーダイオード５０２のツェナー電圧は、被保護回路１２の通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。このため、通常動作中、ノイズに起因してｎｐｎバイポーラトランジスタ４０２がオン動作した場合には、ツェナーダイオード５０２の両端に印加される電圧は低くツェナー電圧以上にならないので、ツェナーダイオード５０２は遮断され、サイリスタが動作することはない。
【０１０１】
上記のサイリスタがラッチアップ動作すると、外部端子１４からそのサイリスタを通じた電源端子ＶＤＤへの放電が可能となる。従って、本実施例の構成によれば、静電気による負極性の高電圧が印加される際に、ｎｐｎバイポーラトランジスタ４０２及びｐｎｐバイポーラトランジスタ４０４からなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じて電源端子ＶＤＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２を静電気による過電圧破壊から保護することができる。
【０１０２】
尚、本実施例の静電気保護回路５００において、サイリスタのラッチアップ動作による被保護回路１２の保護動作は、ツェナーダイオード５０２の両端に印加される電圧がツェナー電圧以上であるときに実施され、そのツェナー電圧に至ったときに開始される。ここで、上記の如く、ツェナーダイオード５０２のツェナー電圧は、被保護回路１２が破壊されないことを保証する保証耐圧よりも低い値に設定されている。このため、静電気印加時において被保護回路１２に印加される電圧が保証耐圧以上になることは回避される。
【０１０３】
また、本実施例においては、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード５０２の両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード５０２が遮断され、サイリスタの動作が停止される。
【０１０４】
従って、本実施例の静電気保護回路５００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２を静電気による過電圧破壊から確実に保護することが可能となっている。
【０１０５】
更に、本実施例においては、被保護回路１２の特性検査時、かかる特性検査を精度よく行ううえで、電源端子ＶＤＤに印加する電圧を被保護回路１２の保証耐圧に設定したとしても、外部端子１４に印加する電圧をグラウンド端子ＧＮＤ以上の電圧に設定することとすればよい。かかる構成によれば、被保護回路１２の特性検査時に静電気保護回路５００のｎｐｎバイポーラトランジスタ４０２がオン動作することはなくサイリスタが動作することはないので、被保護回路１２の特性検査を、静電気保護回路５００を動作させることなく精度よく行うことが可能となる。
【０１０６】
尚、上記の第６実施例においては、ツェナーダイオード５０２が特許請求の範囲に記載した「スイッチ素子」に相当している。
【０１０７】
ところで、上記の第６実施例においては、被保護回路１２に接続される外部端子１４として一つの端子が設けられているが、本発明はこれに限定されるものではなく、被保護回路１２に接続される外部端子１４として複数個（ｎ個）の端子を設け、それら外部端子１４−１〜１４−ｎに対応させて複数個（ｎ個）のｎｐｎバイポーラトランジスタ４０２を並列接続させることとしてもよい。
【実施例７】
【０１０８】
図７は、本発明の第７実施例である静電気保護回路６００の構成図を示す。尚、図７において、上記図１に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【０１０９】
本実施例の静電気保護回路６００は、２つの被保護回路１２ａ，１２ｂを静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路６００は、被保護回路１２ａ，１２ｂに高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２ａ，１２ｂの破壊を防止する回路である。被保護回路１２ａは、電源端子ＶＤＤａとグラウンド端子ＧＮＤとの間に印加される電圧により動作可能であり、被保護回路１２ｂは、電源端子ＶＤＤｂとグラウンド端子ＧＮＤとの間に印加される電圧により動作可能である。
【０１１０】
静電気保護回路６００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されている。静電気保護回路６００は、被保護回路１２ａを保護するためにサイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０ａ及びｐｎｐバイポーラトランジスタ２２ａと、被保護回路１２ｂを保護するためにサイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０ｂ及びｐｎｐバイポーラトランジスタ２２ｂと、を備えている。
【０１１１】
具体的には、ｐｎｐバイポーラトランジスタ２２ａのエミッタ端子は、上記の電源端子ＶＤＤａに接続されていると共に、そのベース端子は、上記の電源端子ＶＤＤｂに接続されている。また、そのコレクタ端子は、ｎｐｎバイポーラトランジスタ２０ａのベース端子に接続されている。ｎｐｎバイポーラトランジスタ２０ａのエミッタ端子は、上記のグラウンド端子ＧＮＤに接続されていると共に、そのベース−エミッタ間には、抵抗２４ａが接続されている。
【０１１２】
また、ｐｎｐバイポーラトランジスタ２２ｂのエミッタ端子は、上記の電源端子ＶＤＤｂに接続されていると共に、そのベース端子は、上記の電源端子ＶＤＤａに接続されている。また、そのコレクタ端子は、ｎｐｎバイポーラトランジスタ２０ｂのベース端子に接続されている。ｎｐｎバイポーラトランジスタ２０ｂのエミッタ端子は、上記のグラウンド端子ＧＮＤに接続されていると共に、そのベース−エミッタ間には、抵抗２４ｂが接続されている。
【０１１３】
また、ｐｎｐバイポーラトランジスタ２２ａのベース端子とｎｐｎバイポーラトランジスタ２０ａのコレクタ端子との間には、ツェナーダイオード３０ａが介挿されている。ツェナーダイオード３０ａは、アノードがｎｐｎバイポーラトランジスタ２０ａのコレクタ端子に、カソードがｐｎｐバイポーラトランジスタ２２ａのベース端子に、それぞれ接続されたものとなっている。ツェナーダイオード３０ａは、ｎｐｎバイポーラトランジスタ２０ａのコレクタ端子とｐｎｐバイポーラトランジスタ２２ａのベース端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【０１１４】
また、ｐｎｐバイポーラトランジスタ２２ｂのベース端子とｎｐｎバイポーラトランジスタ２０ｂのコレクタ端子との間には、ツェナーダイオード３０ｂが介挿されている。ツェナーダイオード３０ｂは、アノードがｎｐｎバイポーラトランジスタ２０ｂのコレクタ端子に、カソードがｐｎｐバイポーラトランジスタ２２ｂのベース端子に、それぞれ接続されたものとなっている。ツェナーダイオード３０ｂは、ｎｐｎバイポーラトランジスタ２０ｂのコレクタ端子とｐｎｐバイポーラトランジスタ２２ｂのベース端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【０１１５】
ツェナーダイオード３０ａ，３０ｂのツェナー電圧はそれぞれ、被保護回路１２ａ，１２ｂが破壊されないことを保証する保証耐圧よりも低く、かつ、被保護回路１２ａ，１２ｂの通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。
【０１１６】
次に、本実施例の静電気保護回路６００の動作について説明する。
【０１１７】
本実施例において、被保護回路１２ａ，１２ｂの通常動作時には、電源端子ＶＤＤａに入力される電源電圧とＶＤＤｂに入力される電源電圧とは同じである。この通常状態においては、ｐｎｐバイポーラトランジスタ２２ａ，２２ｂのエミッタ−ベース間電位が何れもゼロであるため、何れのｐｎｐバイポーラトランジスタ２２ａ，２２ｂもオン動作することはなく、ｐｎｐバイポーラトランジスタ２２ａ及びｎｐｎバイポーラトランジスタ２０ａからなるサイリスタ並びにｐｎｐバイポーラトランジスタ２２ｂ及びｎｐｎバイポーラトランジスタ２０ｂからなるサイリスタが何れも動作しない。
【０１１８】
一方、電源端子ＶＤＤａ及びＶＤＤｂの何れか一方に静電気による高電圧が印加されると、その一方の電源端子ＶＤＤａ及びＶＤＤｂの電位が他方の電源端子ＶＤＤｂ及びＶＤＤａの電位よりも高くなるため、その電位が高くなった電源端子ＶＤＤａ及びＶＤＤｂにエミッタが接続するｐｎｐバイポーラトランジスタ２２ａ，２２ｂがオン動作する。かかるオン動作が行われると、そのオン動作したｐｎｐバイポーラトランジスタ２２ａ，２２ｂのベース端子の電位が上昇すると共に、そのトランジスタ２２ａ，２２ｂに対応したｎｐｎバイポーラトランジスタ２０ａ，２０ｂのベース端子の電位が高くなることでそのｎｐｎバイポーラトランジスタ２０ａ，２０ｂがオン動作する。この場合には、そのオン動作したｐｎｐバイポーラトランジスタ２２ａ，２２ｂやｎｐｎバイポーラトランジスタ２０ａ，２０ｂに対応したツェナーダイオード３０ａ，３０ｂの両端にツェナー電圧以上の電圧が印加されるので、そのツェナーダイオード３０ａ，３０ｂが導通される。このため、静電気印加時は、高電圧が印加された電源端子ＶＤＤａ，ＶＤＤｂに対応する、ｎｐｎバイポーラトランジスタ２０ａ及びｐｎｐバイポーラトランジスタ２２ａからなるサイリスタ、又は、ｎｐｎバイポーラトランジスタ２０ｂ及びｐｎｐバイポーラトランジスタ２２ｂからなるサイリスタがラッチアップ動作する。
【０１１９】
尚、ｐｎｐバイポーラトランジスタ２２ａ，２２ｂのオン動作は、電源端子ＶＤＤａ，ＶＤＤｂの電位が電源端子ＶＤＤｂ，ＶＤＤａの電位よりも高い場合だけでなく、通常動作中でもノイズが発生した際に生じ得る。ここで、上記の如く、ツェナーダイオード３０ａ，３０ｂのツェナー電圧は、被保護回路１２ａ，１２ｂの通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。このため、通常動作中、ノイズに起因してｐｎｐバイポーラトランジスタ２２ａ，２２ｂがオン動作した場合には、ツェナーダイオード３０ａ，３０ｂの両端に印加される電圧は低くツェナー電圧以上にならないので、ツェナーダイオード３０ａ，３０ｂは遮断され、サイリスタが動作することはない。
【０１２０】
上記のサイリスタがラッチアップ動作すると、電源端子ＶＤＤａ，ＶＤＤｂからそのサイリスタを通じたグラウンド端子ＧＮＤへの放電が可能となる。従って、本実施例の構成によれば、静電気による高電圧が印加される際に、ｎｐｎバイポーラトランジスタ２０ａ及びｐｎｐバイポーラトランジスタ２２ａからなるサイリスタ、又は、ｎｐｎバイポーラトランジスタ２０ｂ及びｐｎｐバイポーラトランジスタ２２ｂからなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じてグラウンド端子ＧＮＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２ａ，１２ｂを静電気による過電圧破壊から保護することができる。
【０１２１】
尚、本実施例の静電気保護回路６００において、サイリスタのラッチアップ動作による被保護回路１２ａ，１２ｂの保護動作は、ツェナーダイオード３０ａ，３０ｂの両端に印加される電圧がツェナー電圧以上であるときに実施され、そのツェナー電圧に至ったときに開始される。ここで、上記の如く、ツェナーダイオード３０ａ，３０ｂのツェナー電圧は、被保護回路１２ａ，１２ｂが破壊されないことを保証する保証耐圧よりも低い値に設定されている。このため、静電気印加時において被保護回路１２ａ，１２ｂに印加される電圧が保証耐圧以上になることは回避される。
【０１２２】
また、本実施例においては、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード３０ａ，３０ｂの両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード３０ａ，３０ｂが遮断され、サイリスタの動作が停止される。
【０１２３】
従って、本実施例の静電気保護回路６００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２ａ，１２ｂを静電気による過電圧破壊から確実に保護することが可能となっている。
【０１２４】
また、本実施例において、静電気印加時にサイリスタに流れる静電気電流は、ｐｎｐバイポーラトランジスタ２２ａ，２２ｂのエミッタ端子側からコレクタ端子側に流れる分と、そのエミッタ端子側からベース端子に流れる分とに分かれるので、ツェナーダイオード３０ａ，３０ｂにはその静電気電流の一部しか流れない。このため、本実施例の構成においては、静電気印加時にすべての静電気電流が流れる制御素子を有する構成に比べて、素子構成の小型化・簡素化を図ることができる。
【０１２５】
更に、本実施例においては、被保護回路１２ａ，１２ｂの特性検査時、かかる特性検査を精度よく行ううえで、電源端子ＶＤＤａ，ＶＤＤｂに印加する電圧を被保護回路１２の保証耐圧に設定したとしても、それらの端子ＶＤＤａ，ＶＤＤｂに印加する電圧を同じ電圧に設定することとすればよい。かかる構成によれば、被保護回路１２ａ，１２ｂの特性検査時に静電気保護回路６００のｐｎｐバイポーラトランジスタ２２ａや２２ｂがオン動作することはなく何れのサイリスタも動作することはないので、被保護回路１２ａ，１２ｂの特性検査を、静電気保護回路６００を動作させることなく精度よく行うことが可能となる。
【０１２６】
尚、上記の第７実施例においては、電源端子ＶＤＤａ，ＶＤＤｂが特許請求の範囲に記載した「信号端子」、「基準電源端子」、及び「最高電位端子」に、ツェナーダイオード３０ａ，３０ｂが特許請求の範囲に記載した「スイッチ素子」に、それぞれ相当している。
【０１２７】
ところで、上記の第７実施例においては、被保護回路１２ａに接続される電源端子ＶＤＤａとして一つの端子が設けられ、被保護回路１２ｂに接続される電源端子ＶＤＤｂとして一つの端子が設けられているが、本発明はこれに限定されるものではなく、電源端子ＶＤＤａとして複数個（ｎ個）の端子を設けると共に、電源端子ＶＤＤｂとして複数個（ｎ個）の端子を設け、それらの電源端子ＶＤＤａ１〜ＶＤＤａｎに対応させて複数個（ｎ個）のｐｎｐバイポーラトランジスタ２２ａ１〜２２ａｎを並列接続させると共に、電源端子ＶＤＤｂ１〜ＶＤＤｂｎに対応させて複数個（ｎ個）のｐｎｐバイポーラトランジスタ２２ｂ１〜２２ｂｎを並列接続させることとしてもよい。
【実施例８】
【０１２８】
図８は、本発明の第８実施例である静電気保護回路７００の構成図を示す。尚、図８において、上記図１、図３、及び図７に示す構成と同一の構成部分については、同一の符号を付してその説明を省略又は簡略する。
【０１２９】
本実施例の静電気保護回路７００は、２つの被保護回路１２ａ，１２ｂを静電気放電による破壊から保護するための回路である。すなわち、静電気保護回路７００は、被保護回路１２ａ，１２ｂに高電位の静電気電圧が印加される際に、その静電気放電による被保護回路１２ａ，１２ｂの破壊を防止する回路である。
【０１３０】
静電気保護回路７００は、上記の静電気保護回路１０と同様に、半導体基板を用いて形成されており、被保護回路１２ａを保護するためにサイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０ａ及びｐｎｐバイポーラトランジスタ２２ａと、被保護回路１２ｂを保護するためにサイリスタ構造に形成されたｎｐｎバイポーラトランジスタ２０ｂ及びｐｎｐバイポーラトランジスタ２２ｂと、を備えている。
【０１３１】
静電気保護回路７００において、ｐｎｐバイポーラトランジスタ２２ａのベース端子とｎｐｎバイポーラトランジスタ２０ａのコレクタ端子とは、互いに直接的に接続されていると共に、ｐｎｐバイポーラトランジスタ２２ｂのベース端子とｎｐｎバイポーラトランジスタ２０ｂのコレクタ端子とは、互いに直接的に接続されている。
【０１３２】
また、ｐｎｐバイポーラトランジスタ２２ａのコレクタ端子とｎｐｎバイポーラトランジスタ２０ａのベース端子との間には、ツェナーダイオード２０２ａが介挿されている。ツェナーダイオード２０２ａは、アノードがｎｐｎバイポーラトランジスタ２０ａのベース端子に、カソードがｐｎｐバイポーラトランジスタ２２ａのコレクタ端子に、それぞれ接続されたものとなっている。ツェナーダイオード２０２ａは、ｎｐｎバイポーラトランジスタ２０ａのベース端子とｐｎｐバイポーラトランジスタ２２ａのコレクタ端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【０１３３】
また、ｐｎｐバイポーラトランジスタ２２ｂのコレクタ端子とｎｐｎバイポーラトランジスタ２０ｂのベース端子との間には、ツェナーダイオード２０２ｂが介挿されている。ツェナーダイオード２０２ｂは、アノードがｎｐｎバイポーラトランジスタ２０ｂのベース端子に、カソードがｐｎｐバイポーラトランジスタ２２ｂのコレクタ端子に、それぞれ接続されたものとなっている。ツェナーダイオード２０２ｂは、ｎｐｎバイポーラトランジスタ２０ｂのベース端子とｐｎｐバイポーラトランジスタ２２ｂのコレクタ端子との電位差がツェナー電圧未満であるときは遮断され、ツェナー電圧以上であるときは導通される。
【０１３４】
ツェナーダイオード２０２ａ，２０２ｂのツェナー電圧はそれぞれ、被保護回路１２ａ，１２ｂが破壊されないことを保証する保証耐圧よりも低く、かつ、被保護回路１２ａ，１２ｂの通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。
【０１３５】
次に、本実施例の静電気保護回路７００の動作について説明する。
【０１３６】
本実施例において、被保護回路１２ａ，１２ｂの通常動作時には、電源端子ＶＤＤａに入力される電源電圧とＶＤＤｂに入力される電源電圧とは同じである。この通常状態においては、ｐｎｐバイポーラトランジスタ２２ａのエミッタ−ベース間電位及びｐｎｐバイポーラトランジスタ２２ｂのエミッタ−ベース間電位が何れもゼロであるため、何れのｐｎｐバイポーラトランジスタ２２ａ，２２ｂもオン動作することはなく、ｐｎｐバイポーラトランジスタ２２ａ及びｎｐｎバイポーラトランジスタ２０ａからなるサイリスタ並びにｐｎｐバイポーラトランジスタ２２ｂ及びｎｐｎバイポーラトランジスタ２０ｂからなるサイリスタが何れも動作しない。
【０１３７】
一方、電源端子ＶＤＤａ及びＶＤＤｂの何れか一方に静電気による高電圧が印加されると、その一方の電源端子ＶＤＤａ及びＶＤＤｂの電位が他方の電源端子ＶＤＤｂ及びＶＤＤａの電位よりも高くなるため、その電位が高くなった電源端子ＶＤＤａ及びＶＤＤｂにエミッタが接続するｐｎｐバイポーラトランジスタ２２ａ，２２ｂがオン動作する。この場合には、そのオン動作したｐｎｐバイポーラトランジスタ２２ａ，２２ｂに対応したツェナーダイオード２０２ａ，２０２ｂの両端にツェナー電圧以上の電圧が印加されるので、そのツェナーダイオード２０２ａ，２０２ｂが導通され、ｎｐｎバイポーラトランジスタ２０ａ，２０ｂのベース電流が流れて、そのｎｐｎバイポーラトランジスタ２０ａ，２０ｂがオン動作する。このため、静電気印加時は、高電圧が印加された電源端子ＶＤＤａ，ＶＤＤｂに対応する、ｎｐｎバイポーラトランジスタ２０ａ及びｐｎｐバイポーラトランジスタ２２ａからなるサイリスタ、又は、ｎｐｎバイポーラトランジスタ２０ｂ及びｐｎｐバイポーラトランジスタ２２ｂからなるサイリスタがラッチアップ動作する。
【０１３８】
尚、ｐｎｐバイポーラトランジスタ２２ａ，２２ｂのオン動作は、電源端子ＶＤＤａ，ＶＤＤｂの電位が電源端子ＶＤＤｂ，ＶＤＤａの電位よりも高い場合だけでなく、通常動作中でもノイズが発生した際に生じ得る。ここで、上記の如く、ツェナーダイオード２０２ａ，２０２ｂのツェナー電圧は、被保護回路１２ａ，１２ｂの通常動作時に生じ得る通常動作電圧よりも高い値に設定されている。このため、通常動作中、ノイズに起因してｐｎｐバイポーラトランジスタ２２ａ，２２ｂがオン動作した場合には、ツェナーダイオード２０２ａ，２０２ｂの両端に印加される電圧は低くツェナー電圧以上にならないので、ツェナーダイオード２０２ａ，２０２ｂは遮断され、サイリスタが動作することはない。
【０１３９】
上記のサイリスタがラッチアップ動作すると、電源端子ＶＤＤａ，ＶＤＤｂからそのサイリスタを通じたグラウンド端子ＧＮＤへの放電が可能となる。従って、本実施例の構成によれば、静電気による高電圧が印加される際に、ｎｐｎバイポーラトランジスタ２０ａ及びｐｎｐバイポーラトランジスタ２２ａからなるサイリスタ、又は、ｎｐｎバイポーラトランジスタ２０ｂ及びｐｎｐバイポーラトランジスタ２２ｂからなるサイリスタが動作するので、その静電気電流がそのサイリスタを通じてグラウンド端子ＧＮＤ側へ放電されることとなる。このため、本実施例によれば、静電気印加時に被保護回路１２ａ，１２ｂを静電気による過電圧破壊から保護することができる。
【０１４０】
尚、本実施例の静電気保護回路７００において、サイリスタのラッチアップ動作による被保護回路１２ａ，１２ｂの保護動作は、ツェナーダイオード２０２ａ，２０２ｂの両端に印加される電圧がツェナー電圧以上であるときに実施され、そのツェナー電圧に至ったときに開始される。ここで、上記の如く、ツェナーダイオード２０２ａ，２０２ｂのツェナー電圧は、被保護回路１２ａ，１２ｂが破壊されないことを保証する保証耐圧よりも低い値に設定されている。このため、静電気印加時において被保護回路１２ａ，１２ｂに印加される電圧が保証耐圧以上になることは回避される。
【０１４１】
また、本実施例においては、静電気印加時に上記の如く静電気電流がサイリスタを通じて放電された結果として、印加電圧が低下してツェナーダイオード２０２ａ，２０２ｂの両端に印加される電圧がツェナー電圧未満まで低下すると、ツェナーダイオード２０２ａ，２０２ｂが遮断され、サイリスタの動作が停止される。
【０１４２】
従って、本実施例の静電気保護回路７００によれば、サイリスタの過剰なラッチアップ動作の継続（すなわち誤動作）を確実に防止しつつ、被保護回路１２ａ，１２ｂを静電気による過電圧破壊から確実に保護することが可能となっている。
【０１４３】
更に、本実施例においては、被保護回路１２ａ，１２ｂの特性検査時、かかる特性検査を精度よく行ううえで、電源端子ＶＤＤａ，ＶＤＤｂに印加する電圧を被保護回路１２の保証耐圧に設定したとしても、それらの端子ＶＤＤａ，ＶＤＤｂに印加する電圧を同じ電圧に設定することとすればよい。かかる構成によれば、被保護回路１２ａ，１２ｂの特性検査時に静電気保護回路７００のｐｎｐバイポーラトランジスタ２２ａや２２ｂがオン動作することはなく何れのサイリスタも動作することはないので、被保護回路１２ａ，１２ｂの特性検査を、静電気保護回路７００を動作させることなく精度よく行うことが可能となる。
【０１４４】
尚、上記の第８実施例においては、電源端子ＶＤＤａ，ＶＤＤｂが特許請求の範囲に記載した「信号端子」、「基準電源端子」、及び「最低電位端子」に、ツェナーダイオード２０２ａ，２０２ｂが特許請求の範囲に記載した「スイッチ素子」に、それぞれ相当している。
【０１４５】
ところで、上記の第８実施例においては、被保護回路１２ａに接続される電源端子ＶＤＤａとして一つの端子が設けられ、被保護回路１２ｂに接続される電源端子ＶＤＤｂとして一つの端子が設けられているが、本発明はこれに限定されるものではなく、電源端子ＶＤＤａとして複数個（ｎ個）の端子を設けると共に、電源端子ＶＤＤｂとして複数個（ｎ個）の端子を設け、それらの電源端子ＶＤＤａ１〜ＶＤＤａｎに対応させて複数個（ｎ個）のｐｎｐバイポーラトランジスタ２２ａ１〜２２ａｎを並列接続させると共に、電源端子ＶＤＤｂ１〜ＶＤＤｂｎに対応させて複数個（ｎ個）のｐｎｐバイポーラトランジスタ２２ｂ１〜２２ｂｎを並列接続させることとしてもよい。
【０１４６】
また、上記の第７及び第８実施例においては、被保護回路１２ａ，１２ｂに接続される電源端子ＶＤＤａ，ＶＤＤｂに正極性の高電圧が印加される際における被保護回路１２ａ，１２ｂの破壊を防止することが想定されているが、本発明はこれに限定されるものではなく、被保護回路１２ａ，１２ｂに接続されるグラウンド端子ＧＮＤａ，ＧＮＤｂに負極性の高電圧が印加される際における被保護回路１２ａ，１２ｂの破壊を防止することを想定した構成に適用することとしてもよい。すなわち、図５や図６に示す如き構成を２つ、電源端子ＶＤＤを共通にして並列に接続させた構成に適用することとしてもよい。かかる変形例の構成においても、同様の効果を得ることが可能となる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１実施例である静電気保護回路の構成図である。
【図２】本発明の第２実施例である静電気保護回路の構成図である。
【図３】本発明の第３実施例である静電気保護回路の構成図である。
【図４】本発明の第４実施例である静電気保護回路の構成図である。
【図５】本発明の第５実施例である静電気保護回路の構成図である。
【図６】本発明の第６実施例である静電気保護回路の構成図である。
【図７】本発明の第７実施例である静電気保護回路の構成図である。
【図８】本発明の第８実施例である静電気保護回路の構成図である。
【符号の説明】
【０１４８】
１０，１００，２００，３００，４００，５００，６００，７００  静電気保護回路
１２  被保護回路（内部回路）
１４  外部端子
２０  ｎｐｎバイポーラトランジスタ
２２  ｐｎｐバイポーラトランジスタ
３０，２０２，４０８，５０２  ツェナーダイオード
ＶＤＤ  電源端子
ＧＮＤ  グラウンド端子
【図１】
2010073874.tif 000003
【図２】
2010073874.tif 000004
【図３】
2010073874.tif 000005
【図４】
2010073874.tif 000006
【図５】
2010073874.tif 000007
【図６】
2010073874.tif 000008
【図７】
2010073874.tif 000009
【図８】
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