(57)【要約】【課題】ＲＦ送信出力信号の位相変調と振幅変調を実行可能な半導体集積回路でノイズの影響を軽減する。【解決手段】半導体集積回路ＲＦＩＣは、位相変調ループＰＭＬＰと振幅変調ループＡＭＬＰと周波数ダウンコンバータＤＣＭとフィードバック可変利得増幅器ＭＶＧＡとを具備する。フィードバック可変利得増幅器ＭＶＧＡは、カスケード接続された第１可変利得ユニット１０２と第２可変利得ユニット１０６とを含む。第１可変利得ユニット１０２は第１ディジタル利得制御出力信号MCD_Amp［0〜10］により活性と非活性に制御される複数の増幅器Ｑ01、Q02、Ｑ11、Q12…Ｑ111、Q112を含む。第２可変利得ユニット１０６の利得は、第１可変利得ユニット(１０２)の利得制御の動作モードと異なる動作モードによって、第２ディジタル利得制御出力信号MCD_ATT［0〜3］に応答して制御可能とされる。【選択図】図７
2010081296.tif 000002
【特許請求の範囲】
【請求項１】
位相変調ループと振幅変調ループと周波数ダウンコンバータとフィードバック可変利得増幅器とを具備して、
前記位相変調ループの位相比較器と前記振幅変調ループの振幅比較器にＲＦ送信信号が供給されることによって、前記位相変調ループはＲＦ電力増幅器から送信されるＲＦ送信出力信号の位相変調を実行して、前記振幅変調ループは前記ＲＦ送信出力信号の振幅変調を実行して、
前記周波数ダウンコンバータは前記ＲＦ送信出力信号のＲＦ周波数をダウンコンバートしてフィードバック信号を生成して、前記フィードバック信号を前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックして、
前記フィードバック可変利得増幅器は、前記周波数ダウンコンバータから前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックされる前記フィードバック信号の振幅を制御して、
前記フィードバック可変利得増幅器は、利得制御信号生成部とカスケード接続された第１可変利得ユニットと第２可変利得ユニットとを少なくとも含み、
前記利得制御信号生成部は、ディジタル利得制御入力信号に応答して、前記第１可変利得ユニットに供給される第１ディジタル利得制御出力信号と前記第２可変利得ユニットに供給される第２ディジタル利得制御出力信号を生成して、
前記第１可変利得ユニットは前記第１ディジタル利得制御出力信号によって活性状態と非活性状態に制御される複数の増幅器を含むことによって、前記第１可変利得ユニットの利得が前記第１ディジタル利得制御出力信号によって制御可能とされ、
前記第２可変利得ユニットの利得は、前記第１ディジタル利得制御出力信号による前記第１可変利得ユニットの利得制御の動作モードと異なる動作モードによって、前記第２ディジタル利得制御出力信号に応答して制御可能とされることを特徴とする半導体集積回路。
【請求項２】
前記第１可変利得ユニットの前記複数の増幅器の各増幅器は、入力電極に相補入力信号が供給され出力電極に相補出力信号を生成する負荷素子対が接続された差動トランジスタ対を含み、
前記複数の増幅器の前記差動トランジスタ対の前記入力電極に前記相補入力信号が並列に供給され、前記複数の増幅器の前記差動トランジスタ対の前記出力電極は前記負荷素子対に並列に接続された請求項１に記載の半導体集積回路。
【請求項３】
前記第２可変利得ユニットは前記第２ディジタル利得制御出力信号によってオンとオフに切り換え可能な複数のスイッチと当該複数のスイッチに接続された複数の受動素子とを含む請求項２に記載の半導体集積回路。
【請求項４】
前記第２可変利得ユニットは前記第２ディジタル利得制御出力信号が供給されるＤ／Ａ変換器と当該Ｄ／Ａ変換器の出力に応答する動作電流が供給される差動増幅器とを含む請求項２に記載の半導体集積回路。
【請求項５】
前記位相変調ループの前記位相変調による位相変調ＲＦ送信信号と前記振幅変調ループの前記振幅変調による振幅変調ＲＦ送信信号とは前記ＲＦ電力増幅器において合成可能とされる請求項２に記載の半導体集積回路。
【請求項６】
前記振幅変調ループの前記振幅比較器の出力と前記ＲＦ電力増幅器との間に接続可能なフォワード可変利得増幅器を前記半導体集積回路は更に含み、
前記ディジタル利得制御入力信号に応答して前記フィードバック可変利得増幅器のゲインが低下する際には前記フォワード可変利得増幅器のゲインが増加するものである請求項５に記載の半導体集積回路。
【請求項７】
前記フォワード可変利得増幅器の出力によって前記ＲＦ電力増幅器のゲインが制御可能とされ、前記半導体集積回路と前記ＲＦ電力増幅器とはポーラループ送信機を構成する請求項６に記載の半導体集積回路。
【請求項８】
前記フォワード可変利得増幅器の出力によって前記ＲＦ電力増幅器の入力に接続された振幅変調可変利得増幅器のゲインが制御可能とされて、前記半導体集積回路と前記ＲＦ電力増幅器とはポーラモジュレータ送信機を構成する請求項６に記載の半導体集積回路。
【請求項９】
前記ＲＦ電力増幅器は前記半導体集積回路の外部に配置され、前記半導体集積回路は前記外部に配置された前記ＲＦ電力増幅器と接続可能とされている請求項７と請求項８のいずれかに記載の半導体集積回路。
【請求項１０】
位相変調ループと振幅変調ループと周波数ダウンコンバータとフィードバック可変利得増幅器とを具備した半導体集積回路の動作方法であって、
前記位相変調ループの位相比較器と前記振幅変調ループの振幅比較器にＲＦ送信信号が供給されることによって、前記位相変調ループはＲＦ電力増幅器から送信されるＲＦ送信出力信号の位相変調を実行して、前記振幅変調ループは前記ＲＦ送信出力信号の振幅変調を実行して、
前記周波数ダウンコンバータは前記ＲＦ送信出力信号のＲＦ周波数をダウンコンバートしてフィードバック信号を生成して、前記フィードバック信号を前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックして、
前記フィードバック可変利得増幅器は、前記周波数ダウンコンバータから前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックされる前記フィードバック信号の振幅を制御して、
前記フィードバック可変利得増幅器は、利得制御信号生成部とカスケード接続された第１可変利得ユニットと第２可変利得ユニットとを少なくとも含み、
前記利得制御信号生成部は、ディジタル利得制御入力信号に応答して、前記第１可変利得ユニットに供給される第１ディジタル利得制御出力信号と前記第２可変利得ユニットに供給される第２ディジタル利得制御出力信号を生成して、
前記第１可変利得ユニットは前記第１ディジタル利得制御出力信号によって活性状態と非活性状態に制御される複数の増幅器を含むことによって、前記第１可変利得ユニットの利得が前記第１ディジタル利得制御出力信号によって制御可能とされ、
前記第２可変利得ユニットの利得は、前記第１ディジタル利得制御出力信号による前記第１可変利得ユニットの利得制御の動作モードと異なる動作モードによって、前記第２ディジタル利得制御出力信号に応答して制御可能とされることを特徴とする半導体集積回路の動作方法。
【請求項１１】
前記第１可変利得ユニットの前記複数の増幅器の各増幅器は、入力電極に相補入力信号が供給され出力電極に相補出力信号を生成する負荷素子対が接続された差動トランジスタ対を含み、
前記複数の増幅器の前記差動トランジスタ対の前記入力電極に前記相補入力信号が並列に供給され、前記複数の増幅器の前記差動トランジスタ対の前記出力電極は前記負荷素子対に並列に接続された請求項１０に記載の半導体集積回路の動作方法。
【請求項１２】
前記第２可変利得ユニットは前記第２ディジタル利得制御出力信号によってオンとオフに切り換え可能な複数のスイッチと当該複数のスイッチに接続された複数の受動素子とを含む請求項１１に記載の半導体集積回路の動作方法。
【請求項１３】
前記第２可変利得ユニットは前記第２ディジタル利得制御出力信号が供給されるＤ／Ａ変換器と当該Ｄ／Ａ変換器の出力に応答する動作電流が供給される差動増幅器とを含む請求項１１に記載の半導体集積回路の動作方法。
【請求項１４】
前記位相変調ループの前記位相変調による位相変調ＲＦ送信信号と前記振幅変調ループの前記振幅変調による振幅変調ＲＦ送信信号とは前記ＲＦ電力増幅器において合成可能とされる請求項１１に記載の半導体集積回路の動作方法。
【請求項１５】
前記振幅変調ループの前記振幅比較器の出力と前記ＲＦ電力増幅器との間に接続可能なフォワード可変利得増幅器を前記半導体集積回路は更に含み、
前記ディジタル利得制御入力信号に応答して前記フィードバック可変利得増幅器のゲインが低下する際には前記フォワード可変利得増幅器のゲインが増加するものである請求項１４に記載の半導体集積回路の動作方法。
【請求項１６】
前記フォワード可変利得増幅器の出力によって前記ＲＦ電力増幅器のゲインが制御可能とされ、前記半導体集積回路と前記ＲＦ電力増幅器とはポーラループ送信機を構成する請求項１５に記載の半導体集積回路の動作方法。
【請求項１７】
前記フォワード可変利得増幅器の出力によって前記ＲＦ電力増幅器の入力に接続された振幅変調可変利得増幅器のゲインが制御可能とされて、前記半導体集積回路と前記ＲＦ電力増幅器とはポーラモジュレータ送信機を構成する請求項１５に記載の半導体集積回路の動作方法。
【請求項１８】
前記ＲＦ電力増幅器は前記半導体集積回路の外部に配置され、前記半導体集積回路は前記外部に配置された前記ＲＦ電力増幅器と接続可能とされている請求項１６と請求項１７のいずれかに記載の半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関するもので、特にＲＦ送信出力信号の位相変調と振幅変調とを実行可能な半導体集積回路においてノイズの影響を軽減するのに有益な技術に関する。
【背景技術】
【０００２】
ＧＳＭ、ＧＰＲＳ、ＥＤＧＥ、ＷＣＤＭＡ、ＤＣＳ、ＰＣＳに代表されるセルラーや無線ＬＡＮ等の各種通信方式が発展しているが、近年、１つの端末によって複数の通信方式や複数の送受信周波数帯域とに対応するマルチモード／マルチバンド送受信機が渇望されている。尚、ＧＳＭはGlobal System for Mobile Communicationの略、ＥＤＧＥはEnhanced Data for GSM Evolution; Enhanced Data for GPRSの略、ＧＰＲＳはGeneral Packet Radio Serviceの略である。また更に、ＷＣＤＭＡはWideband Code Division Multiple Accessの略、ＤＣＳはDigital Cellular Systemの略、ＰＣＳはPersonal Communication Systemの略である。
【０００３】
世界中のどんな場所でも無線通信すると言う携帯電話端末等の通信端末機器の能力であるユビキタス・カバレージは、今日現実のものではなく、現在開発が進められている。これらのモバイルシステムは、ＧＳＭ、ＧＰＲＳ、ＥＤＧＥ、ＷＣＤＭＡのセルラーと、例えばＩＥＥＥ  ８０２．１１−ｂ、−ａ、−ｇ等のネットワーク、例えばブルートゥース、ジグビー等のパーソナルエリアネットワーク等とを含んでいる。これらのシステムの特性は、一定包落線と包落線変化との信号、時分割多重アクセス(ＴＤＭＡ：Time-Division Multiple Access)とコード分割多重アクセス(ＣＤＭＡ：Code-Division Multiple Access)とのマルチプレックス、高(数ワット)から低(マイクロワット)への送信出力電力の広範囲な組み合わせに及んでいる。その結果、マルチモード応用でのＲＦ通信への要望が、大きくなっている。
【０００４】
携帯電話のような移動体通信システムの方式のひとつとして、ＧＳＭ方式が知られている。このＧＳＭ方式は、ＴＤＭＡ方式のひとつとして、位相変調のみを使用するＧＭＳＫ(Gaussian minimum Shift Keying)変調を行う通信方式である。このＴＤＭＡ方式では、携帯電話端末機器の複数のタイムスロットのそれぞれのタイムスロットを、アイドル状態と、基地局からの受信動作と、前記基地局への送信動作とのいずれかに設定することが可能である。このＧＳＭ方式と比較して、通信データ転送レートを改善する方式も知られている。この改善方式として、位相変調とともに振幅変調を使用するＥＤＧＥ方式も最近注目されている。
【０００５】
ＥＤＧＥ方式の送信に際しては、送信信号を位相成分と振幅成分とに分離した後、位相変調(ＰＭ)ループと振幅変調(ＡＭ)ループとでそれぞれフィードバック制御を行い、無線周波数(ＲＦ)電力増幅器にて合成するポーラループ(Polar Loop)方式が知られている。下記非特許文献１には、送信信号の位相と振幅とをフィードバック制御する２つのクローズドループを含むポーラループ送信機が記載されている。このポーラループ送信機は、変調器とＰＬＬ(フェーズ・ロックド・ループ)と電圧制御発振器(ＶＣＯ)とＲＦ電力増幅器(ＰＡ)とゲイン制御・周波数ダウンコンバータと振幅制御部とを含んでいる。Ｉ、Ｑ送信ベースバンド信号が供給される変調器から生成される送信中間周波数信号はＰＬＬに供給され、ＰＬＬの出力により電圧制御発振器(ＶＣＯ)が制御される。電圧制御発振器(ＶＣＯ)から生成されるＲＦ送信信号はＲＦ電力増幅器(ＰＡ)により増幅されて、ＲＦ電力増幅器(ＰＡ)のＲＦ出力信号はゲイン制御・周波数ダウンコンバータによってゲイン調整されフィードバック中間周波数信号に変換される。このフィードバック中間周波数信号と変調器の出力の送信中間周波数信号とは振幅制御部に供給され、振幅制御部の出力によってＲＦ電力増幅器(ＰＡ)の利得(ゲイン)が制御される。振幅制御部のゲイン軌跡と反対スロープで、ＲＦ電力増幅器(ＰＡ)の平均出力パワーレベルが制御される。
【０００６】
一方、下記特許文献１には、下記非特許文献１に記載のポーラループ送信機と類似の送信機が記載されている。下記特許文献１に記載のポーラループ送信機では、ＡＭクローズドループとＰＭクローズドループとに共通使用される周波数ダウンコンバージョンミキサにはフィードバック可変利得増幅器(ＭＶＧＡ)が接続され、ＡＭクローズドループの出力のループフィルタとＲＦ電力増幅器(ＰＡ)との間にフォワード可変利得増幅器(ＩＶＧＡ)が接続されている。ベースバンドＬＳＩから供給される利得制御信号(ＶＲＡＭＰ)のレベル上昇に応答して、フィードバック可変利得増幅器(ＭＶＧＡ)のゲインが低下することでＲＦ電力増幅器(ＰＡ)のＲＦゲインが増加する。フィードバック可変利得増幅器(ＭＶＧＡ)のゲインが低下する際にはフォワード可変利得増幅器(ＩＶＧＡ)のゲインが増加してこの２個の可変利得増幅器(ＭＶＧＡ、ＩＶＧＡ)のゲインの和は略一定とされ、ポーラループ送信機のＡＭクローズドループの位相余裕が改善される。
【０００７】
更に、下記特許文献１には、バイポーラトランジスタ差動増幅器によって構成されたフィードバック可変利得増幅器(ＭＶＧＡ)のゲインとフォワード可変利得増幅器(ＩＶＧＡ)のゲインを利得制御信号(ＶＲＡＭＰ)に対して直線的に変化させるためには各バイアス電流を利得制御信号(ＶＲＡＭＰ)の指数関数に従って変化させなければならないことが記載されている。
【０００８】
携帯電話用の無線周波数集積回路(ＲＦＩＣ：Radio Frequency Integrated Circuits)に関しては、ディジタル信号処理を行うベースバンドＬＳＩ(ＢＢＬＳＩ：Base Band Large Scale Integration integrated circuits)との間のディジタルインタフェースが進んでいる。下記非特許文献２には、ＲＦＩＣとベースバンドとの間のディジタルインタフェースの仕様が記載され、この仕様によると、下記８種類の信号がディジタルインタフェースで規定されている。１番目は送受信データ(RxTxData)の信号であり、送信の間にベースバンドからＲＦＩＣへバーストシンボルを転送して、受信の間にＲＦＩＣからベースバンドへマルチプレックスされたＩＱサンプルを転送する双方向信号である。２番目は送受信イネーブル(RxTxEn)の信号であり、送信モードＴｘの間にベースバンドによりイネーブルに駆動され、受信モードの間にＲＦＩＣによりイネーブルに駆動される。３番目と４番目と５番目とは、ＲＦＩＣのレジスタセットをアクセスする双方向３線制御インタフェースの双方向のコントロールデータ(CtrlData)の信号とベースバンドからのコントロールイネーブル(CtrlEn)の信号とベースバンドからのコントロールクロック(CrlClk)の信号である。６番目は、ベースバンドからのストローブ(Srobe)の信号であり、ＲＦＩＣ内部のイベントの正確なタイミングの設定に使用される。７番目はシステムクロック(SysClk)の信号であり、８番目のシステムクロックイネーブル(SysClkEn)の信号がベースバンドによってアサートされている時にＲＦＩＣから出力される２６ＭＨｚのマスタークロックである。
【０００９】
【特許文献１】特開２００４−７４４５号  公報
【非特許文献１】Ｔｉｒｄａｄ  Ｓｏｗｌａｔｉ  ｅｔ  ａｌ，  “Ｑｕａｄ−Ｂａｎｄ  ＧＳＭ／ＧＰＲＳ／ＥＤＧＥ  Ｐｏｌａｒ  Ｌｏｏｐ  Ｔｒａｎｓｍｉｔｔｅｒ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．３９，  ＮＯ．１２，  ＤＥＣＥＭＢＥＲ  ２００４，  ＰＰ．２１７９〜２１８９．
【非特許文献２】Ａｎｄｒｅｗ  Ｆｏｇｇ，  “ＤｉｇＲＦ  ＢＡＳＥＢＡＮＤ／ＲＦ  ＤＩＧＩＴＡＬ  ＩＮＴＥＲＦＡＣＥ  ＳＰＥＣＩＦＩＣＡＴＩＯＮ”，  Ｌｏｇｉｃａｌ，  Ｅｌｅｃｔｒｏｒｉｃａｌ  ａｎｄ  Ｔｉｍｉｎｇ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ＥＧＰＲＳ  Ｖｅｒｓｉｏｎ  Ｄｉｇｉｔａｌ  Ｉｎｔｅｒｆａｃｅ  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ  Ｒａｐｐｏｒｔｅｕｒ  Ａｎｄｒｅｗ  Ｆｏｇｇ，  ＴＴＰＣｏｍ  Ｖｅｒｓｉｏｎ  １．１２ｈｔｔｐ：／／ｍｉｐｉ．ｏｒｇ／ｄｏｃｓ／ＤｉｇＲＦ＿Ｓｔａｎｄａｒｄ＿ｖ１１２．ｐｄｆ〔平成２０年７月２８日検索〕
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明者等は本発明に先立って、ＷＣＤＭＡとＧＳＭ／ＥＤＧＥとのデュアルモードの送受信機能をサポートするディジタルインタフェースのＲＦＩＣの開発に従事した。このＲＦＩＣでは、ＷＣＤＭＡとＧＳＭ／ＥＤＧＥのマルチモードに対応する送信機システムが必要となった。従って、このＲＦＩＣのディジタルインタフェースに、ベースバンドＬＳＩからディジタル送信信号データ(RxData)とディジタル送信利得制御信号が供給されるものである。ディジタル送信利得制御信号に応答してＲＦ電力増幅器(ＰＡ)のＲＦゲインを制御するアナログ送信利得制御信号Ｖrampを生成するＤ／Ａ変換器(RAMPDAC)は、従来ではベースバンドＬＳＩの内部に配置されていた。しかし、ＲＦＩＣとベースバンドＬＳＩとの間のディジタルインタフェース化の傾向によって、Ｄ／Ａ変換器(RAMPDAC)はＲＦＩＣ内部に配置される傾向となっている。
【００１１】
このようなディジタルインタフェース化の傾向において、本発明に先立って本発明者等がＥＤＧＥ方式の送信に対応するためのポーラループ送信機を検討したところ、次のような問題に直面した。それは、ディジタル送信利得制御信号に応答してフィードバック可変利得増幅器(ＭＶＧＡ)とフォワード可変利得増幅器(ＩＶＧＡ)の指数関数に従って変化するバイアス電流をＤ／Ａ変換器(RAMPDAC)の出力から生成すると、バイアス電流が指数関数に従って増加してＤ／Ａ変換器(RAMPDAC)の消費電力も著しく増大すると言うものであった。
【００１２】
このＤ／Ａ変換器(RAMPDAC)の消費電力の問題を解消するために、本発明に先立って本発明者等はＥＤＧＥ方式の送信に対応するためのポーラループ送信機におけるフィードバック可変利得増幅器(ＭＶＧＡ)とフォワード可変利得増幅器(ＩＶＧＡ)のゲイン制御をバイアス電流制御方式からディジタル制御方式に変更することを検討した。すなわち、このディジタル制御方式では、フィードバック可変利得増幅器(ＭＶＧＡ)とフォワード可変利得増幅器(ＩＶＧＡ)のゲインをＤ／Ａ変換器(RAMPDAC)の入力のディジタル送信利得制御信号によって直接制御するものである。
【００１３】
図１は、本発明に先立って本発明者等により検討されたＥＤＧＥ方式の送信に対応するポーラループ送信機におけるフィードバック可変利得増幅器ＭＶＧＡの構成を示す図である。
【００１４】
図１に示すフィードバック可変利得増幅器ＭＶＧＡは、第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２とローパスフィルタ１０３とディジタル利得制御信号生成器１０４とバイアス電圧発生器１０５とを含んでいる。
【００１５】
フィードバック可変利得増幅器ＭＶＧＡのディジタル利得制御信号生成器１０４には、ＣＩＣインターポレータ１４２３から２６ＭＨｚの周波数のクロック信号ＣＬＫとリセット信号ＲＳＴと８ビットのディジタル利得制御入力信号MRamp_Amp［0〜7］とが供給される。ＣＩＣインターポレータ１４２３は、カスケーデッドインテグレータコンブ(Cascade Integrator-Comb)フィルタによって構成される。ＣＩＣインターポレータ１４２３は、ポーラループ送信機のＲＦＩＣのディジタルインタフェースを介してベースバンドＬＳＩから供給されるディジタル制御信号Ｄinのインタポレーション(補間)処理によって１０ビットのディジタルランプ利得制御信号Ramp_Data［0〜9］を生成する。１０ビットのディジタルランプ利得制御信号Ramp_Data［0〜9］はＲＦ電力増幅器のゲインを制御するためのランプＤ／Ａ変換器に供給される一方、８ビットのディジタル利得制御入力信号MRamp_Amp［0〜7］がフィードバック可変利得増幅器ＭＶＧＡのディジタル利得制御信号生成器１０４に供給される。
【００１６】
第１可変利得増幅器１００は、最小ゲインから最大ゲインの徐々に大きな１３個のゲインを有する１３個の増幅器を含んでいる。第１可変利得増幅器１００の１３個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される１３個の第１ディジタル制御信号MCD_Amp1［0〜12］の１個のハイレベル信号によって活性化される。第１可変利得増幅器１００の１３個の増幅器の残り１２個の増幅器は、１３個の第１ディジタル制御信号MCD_Amp1［0〜12］の残り１２個のローレベル信号によって非活性化される。
【００１７】
第２可変利得増幅器１０１は、最小ゲインから最大ゲインの徐々に大きな１４個のゲインを有する１４個の増幅器を含んでいる。第２可変利得増幅器１０１の１４個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される１４個の第２ディジタル制御信号MCD_Amp2［0〜13］の１個のハイレベル信号によって活性化される。第２可変利得増幅器１０１の１４個の増幅器の残り１３個の増幅器は、１４個の第２ディジタル制御信号MCD_Amp2［0〜13］の残り１３個のローレベル信号によって非活性化される。
【００１８】
第３可変利得増幅器１０２は、最小ゲインから最大ゲインの徐々に大きな１１個のゲインを有する１１個の増幅器を含んでいる。第３可変利得増幅器１０２の１１個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される１１個の第３ディジタル制御信号MCD_Amp3［0〜10］の任意の１個のハイレベル信号によって活性化される。それに対して、第３可変利得増幅器１０２の１１個の増幅器の残り１０個の増幅器は、１１個の第３ディジタル制御信号MCD_Amp3［0〜10］の残り１０個のローレベル信号によって非活性化される。
【００１９】
バイアス電圧発生器１０５から生成されるバイアス電圧Ｖbiasは、フィードバック可変利得増幅器ＭＶＧＡの１３個の増幅器と第２可変利得増幅器１０１の１４個の増幅器と第３可変利得増幅器１０２の１１個の増幅器の差動トランジスタのベースバイアスを設定する。
【００２０】
図２は、図１に示したフィードバック可変利得増幅器ＭＶＧＡの第３可変利得増幅器１０２の構成を示す図である。
【００２１】
図２に示す第３可変利得増幅器１０２は、相補入力信号ＩＮ、／ＩＮに応答して負荷RL1、RL2に相補増幅信号を生成する並列接続された１１個の増幅器を含んでいる。
【００２２】
１１個の増幅器の第１増幅器は、バイポーラトランジスタＱ01、Ｑ02と最大抵抗値を持つエミッタ抵抗Ｒ00、Ｒ01、Ｒ02とスイッチＳＷ01とを含んでいる。この第１増幅器は最大抵抗値を持つエミッタ抵抗Ｒ00、Ｒ01、Ｒ02を含むので、１１個の増幅器で最小ゲインを持っている。エミッタ抵抗Ｒ01、Ｒ02の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ01が接続されて、スイッチＳＷ01の制御入力端子はドライバＤrv01の出力によって駆動される。ドライバＤrv01の入力には第３ディジタル制御信号MCD_Amp3［0〜10］の第１番目のディジタル制御信号Ｄ0が供給されているので、第１番目のディジタル制御信号Ｄ0がハイレベル“１”となることによってスイッチＳＷ01がオンとなって、第１増幅器が活性化される。
【００２３】
１１個の増幅器の第２増幅器は、バイポーラトランジスタＱ11、Ｑ12と２番目の抵抗値を持つエミッタ抵抗Ｒ10、Ｒ11、Ｒ12とスイッチＳＷ11とを含んでいる。この第２増幅器は２番目に大きな抵抗値を持つエミッタ抵抗Ｒ10、Ｒ11、Ｒ12を含むので、１１個の増幅器で２番目に大きなゲインを持っている。エミッタ抵抗Ｒ11、Ｒ12の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ11が接続されて、スイッチＳＷ11の制御入力端子はドライバＤrv11の出力によって駆動される。ドライバＤrv11の入力には第３ディジタル制御信号MCD_Amp3［0〜10］の第２番目のディジタル制御信号Ｄ1が供給されているので、第２番目のディジタル制御信号Ｄ1がハイレベル“１”となることによってスイッチＳＷ11がオンとなって、第２増幅器が活性化される。
【００２４】
１１個の増幅器の第３増幅器から第１０増幅器のそれぞれは、上述した１１個の増幅器の第１増幅器や第２増幅器と同様に構成されている。尚、１１個の増幅器の第３増幅器から第１０増幅器はその順番で徐々に小さなエミッタ抵抗を持っているので、その順番で徐々に大きなゲインを持っている。１１個の増幅器の最後の第１１増幅器は、バイポーラトランジスタＱ111、Ｑ112と最小抵抗値を持つエミッタ抵抗Ｒ110、Ｒ111、Ｒ112とスイッチＳＷ111とを含んでいる。この第１１増幅器は最小抵抗値を持つエミッタ抵抗Ｒ110、Ｒ111、Ｒ112を含むので、１１個の増幅器で最大ゲインを持っている。エミッタ抵抗Ｒ111、Ｒ112の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ111が接続されて、スイッチＳＷ111の制御入力端子はドライバＤrv111の出力によって駆動される。ドライバＤrv111の入力には第３ディジタル制御信号MCD_Amp3［0〜10］の第１１番目のディジタル制御信号Ｄ11が供給されているので、第１１番目のディジタル制御信号Ｄ11がハイレベル“１”となることによってスイッチＳＷ111がオンとなって、第１１増幅器が活性化される。
【００２５】
第３可変利得増幅器１０２の負荷RL2、RL1に生成される相補増幅信号は、エミッタ・フォロワとして動作するバイポーラトランジスタＱ121、Ｑ122を介して相補出力信号ＯＵＴ、／ＯＵＴとして出力される。尚、図１に示したフィードバック可変利得増幅器ＭＶＧＡの第１可変利得増幅器１００と第２可変利得増幅器１０１は、上述した第３可変利得増幅器１０２と略同様に構成されることができる。
【００２６】
図９は、時分割多重アクセス(ＴＤＭＡ)を採用するＧＳＭ方式、ＥＤＧＥ方式の送信動作タイムスロットの開始と終了とにおけるランプアップ動作とランプダウン動作とを説明する図である。
【００２７】
図９に示すようにＴＤＭＡ方式の送信動作タイムスロットの開始Ｔ1では、ベースバンドＬＳＩから供給されるディジタル送信利得制御信号に応答して、ＲＦ電力増幅器(ＰＡ)のＲＦゲインが増加する。例えば、ディジタル送信利得制御信号がコード“８０３”まで増加すると、ＲＦ電力増幅器(ＰＡ)のＲＦゲインは略最大ゲインに到達する。また、図９に示すようにＴＤＭＡ方式の送信動作タイムスロットの終了Ｔ2では、ベースバンドＬＳＩから供給されるディジタル送信利得制御信号に応答して、ＲＦ電力増幅器(ＰＡ)のＲＦゲインが減少する。例えば、ディジタル送信利得制御信号がコード“８０３”まで減少すると、ＲＦ電力増幅器(ＰＡ)のＲＦゲインは略最大ゲインから減少する。
【００２８】
図１０は、図９に示した送信動作タイムスロットの開始のランプアップ動作と終了のランプダウン動作とでの図１と図２に示すフィードバック可変利得増幅器ＭＶＧＡを含むＥＤＧＥ方式の送信に対応するポーラループ送信機のスイッチングトランジェント特性を示す図である。
【００２９】
携帯電話のＧＭＳＫ方式およびＥＤＧＥ方式のランプアップ動作とランプダウン動作とでのスイッチングトランジェント特性に関する規格によって、中心周波数から±１．２ＭＨｚ離れた周波数でＲＦＩＣに要求されるＲＦ電力増幅器(ＰＡ)の出力パワーの値は、−３８ｄＢｍ以下と定められている。図１０には、中心周波数からのオフセット周波数に対するＲＦ電力増幅器(ＰＡ)の出力パワーのスイッチングトランジェント特性が示されており、一点鎖線Ｌ１は出力パワーのピーク値の包落線である。図１０より、図１と図２に示すフィードバック可変利得増幅器ＭＶＧＡを含むＥＤＧＥ方式の送信に対応するポーラループ送信機では−１．２ＭＨｚのオフセット周波数で−３８ｄＢｍ以下と言う規格を満足できないことが理解される。
【００３０】
本発明者はスイッチングトランジェント特性に関する規格が満足されない原因が、図１と図２に示すフィードバック可変利得増幅器ＭＶＧＡのゲイン制御の量子化誤差が大きいのではないかと推察した。すなわち、フィードバック可変利得増幅器ＭＶＧＡのディジタル利得制御信号生成器１０４に供給されるディジタル利得制御入力信号MRamp_Amp［0〜7］が８ビットと少なく、第３可変利得増幅器１０２のゲイン制御ステップが１１と少ないのではないかと本発明者は推察したものである。
【００３１】
図３は、上記の推察を基にしてゲイン制御の量子化誤差を小さくするために本発明に先立って本発明者等により検討されたＥＤＧＥ方式の送信に対応するポーラループ送信機におけるフィードバック可変利得増幅器ＭＶＧＡの他の構成を示す図である。
【００３２】
図３に示すフィードバック可変利得増幅器ＭＶＧＡは、図１のフィードバック可変利得増幅器ＭＶＧＡと比較すると、ディジタル利得制御信号生成器１０４に供給されるディジタル利得制御入力信号MRamp_Amp［0〜9］が１０ビットに増加され、第３可変利得増幅器１０２のゲイン制御ステップが４１に増加されている。すなわち、第３可変利得増幅器１０２は、最小ゲインから最大ゲインの徐々に大きな４１個のゲインを有する４１個の増幅器を含んでいる。第３可変利得増幅器１０２の４１個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される４１個の第３ディジタル制御信号MCD_Amp3［0〜40］の任意の１個のハイレベル信号によって活性化される。それに対して、第３可変利得増幅器１０２の４１個の増幅器の残り４０個の増幅器は、４１個の第３ディジタル制御信号MCD_Amp3［0〜40］の残り４０個のローレベル信号によって非活性化される。
【００３３】
図４は、図３に示したフィードバック可変利得増幅器ＭＶＧＡの第３可変利得増幅器１０２の構成を示す図である。
【００３４】
図４に示す第３可変利得増幅器１０２は、相補入力信号ＩＮ、／ＩＮに応答して負荷RL1、RL2に相補増幅信号を生成する並列接続された４１個の増幅器を含んでいる。図２のフィードバック可変利得増幅器ＭＶＧＡと比較すると、図４に示す第３可変利得増幅器１０２では４１個の増幅器の第３増幅器から第４０増幅器のそれぞれは、第１増幅器や第２増幅器と同様に構成されている。尚、４１個の増幅器の第１増幅器から第４０増幅器はその順番で徐々に小さなエミッタ抵抗を持っているので、その順番で徐々に大きなゲインを持っている。４１個の増幅器の最後の第４１増幅器は、バイポーラトランジスタＱ401、Ｑ402と最小抵抗値を持つエミッタ抵抗Ｒ400、Ｒ401、Ｒ402とスイッチＳＷ401とを含んでいる。この第４１増幅器は最小抵抗値を持つエミッタ抵抗Ｒ400、Ｒ401、Ｒ402を含むので、４１個の増幅器で最大ゲインを持っている。エミッタ抵抗Ｒ401、Ｒ402の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ401が接続されて、スイッチＳＷ401の制御入力端子はドライバＤrv401の出力によって駆動される。ドライバＤrv401の入力には第３ディジタル制御信号MCD_Amp3［0〜40］の第４１番目のディジタル制御信号Ｄ401が供給されているので、第４１番目のディジタル制御信号Ｄ401がハイレベル“１”となることによってスイッチＳＷ401がオンとなって、第４１増幅器が活性化される。
【００３５】
図１１は、図９に示した送信動作タイムスロットの開始のランプアップ動作と終了のランプダウン動作とでの図３と図４に示すフィードバック可変利得増幅器ＭＶＧＡを含むＥＤＧＥ方式の送信に対応するポーラループ送信機のスイッチングトランジェント特性を示す図である。
【００３６】
図１および図２のフィードバック可変利得増幅器ＭＶＧＡと比較すると、図３と図４に示すフィードバック可変利得増幅器ＭＶＧＡのゲイン制御の量子化誤差を小さくしたにも拘らず、上述の規格を達成するためのマージンが不足している。図１１にも、中心周波数からのオフセット周波数に対するＲＦ電力増幅器(ＰＡ)の出力パワーのスイッチングトランジェント特性が示されており、破線Ｌ２は出力パワーのピーク値の包落線である。図１１より、図３と図４とに示すフィードバック可変利得増幅器ＭＶＧＡを含むＥＤＧＥ方式の送信に対応するポーラループ送信機では−１．２ＭＨｚのオフセット周波数で−３８ｄＢｍ以下と言う規格を達成するためのマージンが不足していることが理解される。
【００３７】
本発明者等はフィードバック可変利得増幅器ＭＶＧＡのゲイン制御の量子化誤差を小さくしたにも拘らず、スイッチングトランジェント特性が大幅に改善されない原因の検討を行った。
【００３８】
図５は、図３と図４に示すフィードバック可変利得増幅器ＭＶＧＡのゲイン制御において、スイッチングトランジェント特性が大幅に改善されない原因を説明するための図である。
【００３９】
図５の最初の期間では、第３ディジタル制御信号MCD_Amp3［0〜40］の第１番目のディジタル制御信号Ｄ0がハイレベル“１”(“Ｏｎ”)で、第２番目のディジタル制御信号Ｄ1がローレベル“０”(“Ｏｆｆ”)となっている。図５の次の期間では、第３ディジタル制御信号MCD_Amp3［0〜40］の第１番目のディジタル制御信号Ｄ0がローレベル“０”(“Ｏｆｆ”)で、第２番目のディジタル制御信号Ｄ1がハイレベル“１”(“Ｏｎ”)となる。
【００４０】
従って、図５の最初の期間では、図３と図４に示すフィードバック可変利得増幅器ＭＶＧＡで、トランジスタＱ01、Ｑ02を含む第１増幅器に接続されたドライバＤrv01の入力に供給される第１番目のディジタル制御信号Ｄ0がハイレベル“１”なのでスイッチＳＷ01がオンとなり、第１増幅器が活性化される。この時には、トランジスタＱ11、Ｑ12を含む第２増幅器に接続されたドライバＤrv11の入力に供給される第２番目のディジタル制御信号Ｄ１がローレベル“０”なのでスイッチＳＷ01がオフとなり、第２増幅器が非活性化される。
【００４１】
図５の次の期間では、図３と図４に示すフィードバック可変利得増幅器ＭＶＧＡで、トランジスタＱ01、Ｑ02を含む第１増幅器に接続されたドライバＤrv01の入力に供給される第１番目のディジタル制御信号Ｄ0がローレベル“０”なのでスイッチＳＷ01がオフとなり、第１増幅器が非活性化される。この時には、トランジスタＱ11、Ｑ12を含む第２増幅器に接続されたドライバＤrv11の入力に供給される第２番目のディジタル制御信号Ｄ１がハイレベル“１”なのでスイッチＳＷ01がオンとなり、第２増幅器が活性化される。
【００４２】
図５の最初の期間と次の期間の間の切り換え期間において、もし第１増幅器と第２増幅器が同時に活性化されると可変利得増幅器ＭＶＧＡのトータルゲインが切り換え期間で異常に増大してしまう。このトータルゲインの切り換え期間での異常な増大を回避するため、切り換え期間の短時間で第１増幅器と第２増幅器とが同時に非活性化されるように、第１番目のディジタル制御信号Ｄ0と第２番目のディジタル制御信号Ｄ１の波形が制御される。
【００４３】
しかし、切り換え期間の短時間での第１増幅器と第２増幅器との同時の非活性化によって、図５に示した２個の丸印に示すように、図３と図４に示すフィードバック可変利得増幅器ＭＶＧＡの相補出力信号ＯＵＴ、／ＯＵＴは伴にハイレベルの電源電圧Ｖccの方向へプルアップされる。その結果、フィードバック可変利得増幅器ＭＶＧＡの相補出力信号ＯＵＴ、／ＯＵＴの電圧レベルは略等しいレベルで増大される。しかし、フィードバック可変利得増幅器ＭＶＧＡの相補出力信号ＯＵＴ、／ＯＵＴが差動回路形式の後段回路に供給されるので、後段の差動回路の同相信号除去(ＣＭＲＲ)の動作機能によって、相補出力信号ＯＵＴ、／ＯＵＴの等しいレベルの増大の影響は解消されることができる。
【００４４】
それに対して、図５の上側の丸印に示した相補出力信号の非反転出力信号ＯＵＴのハイレベルへのプルアップは非反転出力信号ＯＵＴの位相の進みを生じるのに対して、図５の下側の丸印に示した相補出力信号の反転出力信号／ＯＵＴのハイレベルへのプルアップは反転出力信号／ＯＵＴの位相の遅れを生じる。この時に、位相の進みと位相の遅れとは完全に同じ大きさとならないので、相補出力信号ＯＵＴ、／ＯＵＴの位相変動は後段の差動回路の同相信号除去(ＣＭＲＲ)の動作機能によって解消されることができない。
【００４５】
フィードバック可変利得増幅器ＭＶＧＡの相補出力信号ＯＵＴ、／ＯＵＴの位相変動はポーラループ送信機の位相変調(ＰＭ)ループに伝達されるので、ポーラループ送信機のＲＦ送信出力信号の位相ノイズとなる。このようにして、本発明者等はフィードバック可変利得増幅器ＭＶＧＡのゲイン制御の量子化誤差を小さくしたにも拘らず、スイッチングトランジェント特性が大幅に改善されないことの原因を解明したものである。
【００４６】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００４７】
従って、本発明の目的とするところは、位相変調ループと振幅変調ループと周波数ダウンコンバータとフィードバック可変利得増幅器を具備することによってＲＦ送信出力信号の位相変調と振幅変調とを実行可能な半導体集積回路においてノイズの影響を軽減することにある。
【００４８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４９】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００５０】
すなわち、本発明の代表的な半導体集積回路(ＲＦＩＣ)は、位相変調ループ(ＰＭ  ＬＰ)と振幅変調ループ(ＡＭ  ＬＰ)と周波数ダウンコンバータ(ＤＣＭ)とフィードバック可変利得増幅器(ＭＶＧＡ)とを具備する。
【００５１】
前記位相変調ループの位相比較器(ＰＣ)と前記振幅変調ループの振幅比較器(ＡＣ)にＲＦ送信信号が供給されることによって、前記位相変調ループはＲＦ電力増幅器(ＲＦ＿ＰＡ)から送信されるＲＦ送信出力信号の位相変調を実行して、前記振幅変調ループは前記ＲＦ送信出力信号の振幅変調を実行する。
【００５２】
前記周波数ダウンコンバータ(ＤＣＭ)は前記ＲＦ送信出力信号のＲＦ周波数をダウンコンバートしてフィードバック信号を生成して、前記フィードバック信号を前記位相変調ループの前記位相比較器(ＰＣ)と前記振幅変調ループの前記振幅比較器(ＡＣ)にフィードバックする。
【００５３】
前記フィードバック可変利得増幅器(ＭＶＧＡ)は、前記周波数ダウンコンバータから前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックされる前記フィードバック信号の振幅を制御する(図１４参照)。
【００５４】
前記フィードバック可変利得増幅器(ＭＶＧＡ)は、利得制御信号生成部(１０４)とカスケード接続された第１可変利得ユニット(１０２)と第２可変利得ユニット(１０６)とを少なくとも含む(図６参照)。
【００５５】
前記第１可変利得ユニット(１０２)は第１ディジタル利得制御出力信号(MCD_Amp［0〜10］)によって活性状態と非活性状態とに制御される複数の増幅器(Ｑ01、Q02、Ｑ11、Q12…Ｑ111、Q112)を含む。それによって、前記第１可変利得ユニット(１０２)の利得が前記第１ディジタル利得制御出力信号によって制御可能とされる。
【００５６】
前記第２可変利得ユニット(１０６)の利得は、前記第１ディジタル利得制御出力信号による前記第１可変利得ユニット(１０２)の利得制御の動作モードと異なる動作モードによって、第２ディジタル利得制御出力信号(MCD_ATT［0〜3］)に応答して制御可能とされることを特徴とする(図７参照)。
【発明の効果】
【００５７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、ＲＦ送信出力信号の位相変調と振幅変調とを実行可能な半導体集積回路においてノイズの影響を軽減することができる。
【発明を実施するための最良の形態】
【００５８】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５９】
〔１〕本発明の代表的な実施の形態による半導体集積回路(ＲＦＩＣ)は、位相変調ループ(ＰＭ  ＬＰ)と振幅変調ループ(ＡＭ  ＬＰ)と周波数ダウンコンバータ(ＤＣＭ)とフィードバック可変利得増幅器(ＭＶＧＡ)とを具備する。
【００６０】
前記位相変調ループの位相比較器(ＰＣ)と前記振幅変調ループの振幅比較器(ＡＣ)にＲＦ送信信号が供給されることによって、前記位相変調ループはＲＦ電力増幅器(ＲＦ＿ＰＡ)から送信されるＲＦ送信出力信号の位相変調を実行して、前記振幅変調ループは前記ＲＦ送信出力信号の振幅変調を実行する。
【００６１】
前記周波数ダウンコンバータ(ＤＣＭ)は前記ＲＦ送信出力信号のＲＦ周波数をダウンコンバートしてフィードバック信号を生成して、前記フィードバック信号を前記位相変調ループの前記位相比較器(ＰＣ)と前記振幅変調ループの前記振幅比較器(ＡＣ)にフィードバックする。
【００６２】
前記フィードバック可変利得増幅器(ＭＶＧＡ)は、前記周波数ダウンコンバータから前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックされる前記フィードバック信号の振幅を制御する(図１４参照)。
【００６３】
前記フィードバック可変利得増幅器(ＭＶＧＡ)は、利得制御信号生成部(１０４)とカスケード接続された第１可変利得ユニット(１０２)と第２可変利得ユニット(１０６)とを少なくとも含む。
【００６４】
前記利得制御信号生成部(１０４)は、ディジタル利得制御入力信号(MRamp_Amp［0〜9］)に応答して、前記第１可変利得ユニットに供給される第１ディジタル利得制御出力信号(MCD_Amp［0〜10］)と前記第２可変利得ユニットに供給される第２ディジタル利得制御出力信号(MCD_ATT［0〜3］)を生成する(図６参照)。
【００６５】
前記第１可変利得ユニット(１０２)は前記第１ディジタル利得制御出力信号によって活性状態と非活性状態に制御される複数の増幅器(Ｑ01、Q02、Ｑ11、Q12…Ｑ111、Q112)を含むことによって、前記第１可変利得ユニット(１０２)の利得が前記第１ディジタル利得制御出力信号によって制御可能とされる。
【００６６】
前記第２可変利得ユニット(１０６)の利得は、前記第１ディジタル利得制御出力信号による前記第１可変利得ユニット(１０２)の利得制御の動作モードと異なる動作モードによって、前記第２ディジタル利得制御出力信号に応答して制御可能とされることを特徴とする(図７参照)。
【００６７】
前記実施の形態によれば、第１可変利得ユニット(１０２)の利得制御は複数の増幅器の活性と非活性との切り換えによって実行され、第２可変利得ユニット(１０６)の利得制御は増幅器の切り換えとは異なる動作モードによって実行される。フィードバック可変利得増幅器(ＭＶＧＡ)の利得制御を増幅器の切り換えだけで実行すると、フィードバック可変利得増幅器(ＭＶＧＡ)の相補出力信号から大きな位相変動が発生する。しかし、第２可変利得ユニット(１０６)の利得制御は増幅器の切り換えとは異なる動作モードによって実行されるので、フィードバック可変利得増幅器の相補出力信号の位相変動を軽減できて、ＲＦ送信出力信号の位相変調と振幅変調を実行可能な半導体集積回路においてノイズの影響を軽減することができる。
【００６８】
好適な実施の形態では、前記第１可変利得ユニット(１０２)の前記複数の増幅器の各増幅器は、入力電極に相補入力信号(ＩＮ、／ＩＮ)が供給され出力電極に相補出力信号(／ＯＵＴ、ＯＵＴ)を生成する負荷素子対(RL1、RL2)が接続された差動トランジスタ対(Ｑ01、Q02、Ｑ11、Q12…Ｑ111、Q112)を含む。
【００６９】
前記複数の増幅器の前記差動トランジスタ対の前記入力電極に前記相補入力信号(ＩＮ、／ＩＮ)が並列に供給され、前記複数の増幅器の前記差動トランジスタ対の前記出力電極は前記負荷素子対(RL1、RL2)に並列に接続されたものである(図７参照)。
【００７０】
より好適な実施の形態では、前記第２可変利得ユニット(１０６)は前記第２ディジタル利得制御出力信号(MCD_ATT［0〜3］)によってオンとオフに切り換え可能な複数のスイッチ(ＳＷC0…ＳＷC3；ＳＷR0…ＳＷR3)と当該複数のスイッチに接続された複数の受動素子(C0…C3；R0…R3)とを含む(図７、図８参照)。
【００７１】
前記より好適な実施の形態によれば、第２ディジタル利得制御出力信号により第２可変利得ユニット(１０６)のアッテネーションが制御され、第２可変利得ユニット(１０６)の利得が第２ディジタル利得制御出力信号によって制御可能とされる。
【００７２】
他のより好適な実施の形態では、前記第２可変利得ユニット(１０６)は前記第２ディジタル利得制御出力信号(MCD_ATT［0〜3］)が供給されるＤ／Ａ変換器(１０６１)と当該Ｄ／Ａ変換器の出力に応答する動作電流が供給される差動増幅器(ＤＡ)とを含む(図１３参照)。
【００７３】
前記より他の好適な実施の形態によれば、第２ディジタル利得制御出力信号によって差動増幅器(ＤＡ)が制御されるので、第２可変利得ユニット(１０６)の利得が第２ディジタル利得制御出力信号によって制御可能とされる。
【００７４】
更に別の好適な実施の形態は、前記位相変調ループ(ＰＭ  ＬＰ)の前記位相変調による位相変調ＲＦ送信信号と前記振幅変調ループ(ＡＭ  ＬＰ)の前記振幅変調による振幅変調ＲＦ送信信号とは前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)において合成可能とされる(図１４参照)。
【００７５】
別のより好適な実施の形態によれば、前記振幅変調ループ(ＡＭ  ＬＰ)の前記振幅比較器(ＡＣ)の出力と前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)との間に接続可能なフォワード可変利得増幅器(ＩＶＧＡ)を前記半導体集積回路(ＲＦＩＣ)は更に含む。
【００７６】
前記ディジタル利得制御入力信号(MRamp_Amp［0〜9］)に応答して前記フィードバック可変利得増幅器(ＭＶＧＡ)のゲインが低下する際には前記フォワード可変利得増幅器(ＩＶＧＡ)のゲインが増加するものである。
【００７７】
前記別のより好適な実施の形態によれば、振幅変調ループＡＭ  ＬＰのクローズドループの位相余裕が改善されることができる(図１４参照)。
【００７８】
具体的な一つの実施の形態では、前記フォワード可変利得増幅器(ＩＶＧＡ)の出力によって前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)のゲインが制御可能とされ、前記半導体集積回路(ＲＦＩＣ)と前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)とはポーラループ送信機を構成する(図１４、図１５参照)。
【００７９】
具体的な他の一つの実施の形態では、前記フォワード可変利得増幅器(ＩＶＧＡ)の出力によって前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)の入力に接続された振幅変調可変利得増幅器(ＶＧＡ)のゲインが制御可能とされて、前記半導体集積回路(ＲＦＩＣ)と前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)とはポーラモジュレータ送信機を構成する(図１６参照)。
【００８０】
最も具体的な一つの実施の形態では、前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)は前記半導体集積回路(ＲＦＩＣ)の外部に配置され、前記半導体集積回路(ＲＦＩＣ)は前記外部に配置された前記ＲＦ電力増幅器(ＲＦ＿ＰＡ)と接続可能とされている(図１４、図１５、図１６参照)。
【００８１】
〔２〕本発明の別の観点の代表的な実施の形態は、位相変調ループ(ＰＭ  ＬＰ)と振幅変調ループ(ＡＭ  ＬＰ)と周波数ダウンコンバータ(ＤＣＭ)とフィードバック可変利得増幅器(ＭＶＧＡ)とを具備する半導体集積回路(ＲＦＩＣ)の動作方法である。
【００８２】
前記位相変調ループの位相比較器(ＰＣ)と前記振幅変調ループの振幅比較器(ＡＣ)にＲＦ送信信号が供給されることによって、前記位相変調ループはＲＦ電力増幅器(ＲＦ＿ＰＡ)から送信されるＲＦ送信出力信号の位相変調を実行して、前記振幅変調ループは前記ＲＦ送信出力信号の振幅変調を実行する。
【００８３】
前記周波数ダウンコンバータ(ＤＣＭ)は前記ＲＦ送信出力信号のＲＦ周波数をダウンコンバートしてフィードバック信号を生成して、前記フィードバック信号を前記位相変調ループの前記位相比較器(ＰＣ)と前記振幅変調ループの前記振幅比較器(ＡＣ)にフィードバックする。
【００８４】
前記フィードバック可変利得増幅器(ＭＶＧＡ)は、前記周波数ダウンコンバータから前記位相変調ループの前記位相比較器と前記振幅変調ループの前記振幅比較器にフィードバックされる前記フィードバック信号の振幅を制御する(図１４参照)。
【００８５】
前記フィードバック可変利得増幅器(ＭＶＧＡ)は、カスケード接続された第１可変利得ユニット(１０２)と第２可変利得ユニット(１０６)と利得制御信号生成部(１０４)とを少なくとも含む。
【００８６】
前記利得制御信号生成部(１０４)は、ディジタル利得制御入力信号(MRamp_Amp［0〜9］)に応答して、前記第１可変利得ユニットに供給される第１ディジタル利得制御出力信号(MCD_Amp［0〜10］)と前記第２可変利得ユニットに供給される第２ディジタル利得制御出力信号(MCD_ATT［0〜3］)を生成する(図６参照)。
【００８７】
前記第１可変利得ユニット(１０２)は前記第１ディジタル利得制御出力信号によって活性状態と非活性状態に制御される複数の増幅器(Ｑ01、Q02、Ｑ11、Q12…Ｑ111、Q112)を含むことによって、前記第１可変利得ユニット(１０２)の利得が前記第１ディジタル利得制御出力信号によって制御可能とされる。
【００８８】
前記第２可変利得ユニット(１０６)の利得は、前記第１ディジタル利得制御出力信号による前記第１可変利得ユニット(１０２)の利得制御の動作モードと異なる動作モードによって、前記第２ディジタル利得制御出力信号に応答して制御可能とされることを特徴とする(図７参照)。
【００８９】
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００９０】
《ポーラループ送信機》
図１４は、本発明の１つの実施の形態によるポーラループ送信機の構成を示す図である。
【００９１】
すなわち、図１４に示したＥＤＧＥ方式の送信機能を有するポーラループ送信機は、ＲＦ半導体集積回路(ＲＦＩＣ)１４とＲＦ電力増幅器ＲＦ＿ＰＡと携帯電話端末機器のアンテナＡＮＴとを含んでいる。
【００９２】
ＲＦＩＣ１４は、図示されていないベースバンドＬＳＩからディジタル送信信号テータとディジタル送信利得制御信号とが供給されるディジタルインタフェースニット１４００を含んでいる。ディジタルインタフェースニット１４００に供給されたディジタル送信信号テータは、送信データメモリとして構成されたＦＩＦＯ(First In/First Out)メモリ１４０１に一時的に格納された後に、ＧＭＳＫ／ＥＤＧＥ変調器１４０２に供給される。ＧＭＳＫ／ＥＤＧＥ変調器１４０２から生成されるＩ位相ディジタル送信ベースバンド信号とＱ位相ディジタル送信ベースバンド信号は、それぞれＤ／Ａ変換器１４０３、Ｄ／Ａ変換器１４０４に供給される。Ｄ／Ａ変換器１４０３、Ｄ／Ａ変換器１４０４からそれぞれ生成されるＩ位相アナログ送信ベースバンド信号とＱ位相アナログ送信ベースバンド信号とは、直交変調器のＩ位相送信ミキサ１４０５の一方の入力端子とＱ位相送信ミキサ１４０６の一方の入力端子とに供給される。Ｉ位相送信ミキサ１４０５の他方の入力端子とＱ位相送信ミキサ１４０６の他方の入力端子には、位相シフタ１４０７から生成される位相０°の送信中間周波数ローカル信号と位相９０°の送信中間周波数ローカル信号とがそれぞれ供給される。直交変調器のＩ位相送信ミキサ１４０５の出力のＩ位相中間周波数送信信号とＱ位相送信ミキサ１４０６の出力のＱ位相中間周波数送信信号とが加算器１４０８でベクトル合成され、加算器１４０８の出力から中間周波数送信信号が生成される。
【００９３】
周波数シンセサイザ(図示せず)に含まれるＲＦ電圧制御発振器１４２７から生成されるＲＦローカル信号は中間周波数分周器１４２５とＲＦ分周器１４２６とに供給され、中間周波数分周器１４２５の送信中間周波数ローカル信号φIFが位相シフタ１４０７に供給される。
【００９４】
加算器１４０８の出力から生成される中間周波数送信信号は、位相変調ループＰＭ  ＬＰの位相比較器１４０９の一方の入力端子と振幅変調ループＡＭ  ＬＰの振幅比較器１４１６の一方の入力端子に供給される。位相変調ループＰＭ  ＬＰの位相比較器１４０９の他方の入力端子と振幅変調ループＡＭ  ＬＰの振幅比較器１４１６の他方の入力端子に、周波数ダウンコンバータ１４１４の周波数ダウンコンバージョンによって生成されたフィードバック信号がフィードバック可変利得増幅器(ＭＶＧＡ)１４１５を介して供給される。
【００９５】
位相変調ループＰＭ  ＬＰの位相比較器１４０９の位相比較出力信号は、チャージポンプ１４１０とローパスフィルタ１４１１とを介して送信電圧制御発振器(ＴＸＶＣＯ)１４１２の入力端子に供給される。送信電圧制御発振器１４１２の出力から生成されるＲＦ送信信号は、ＲＦ電力増幅器ＲＦ＿ＰＡにより電力増幅されてアンテナに供給される。ＲＦ電力増幅器ＲＦ＿ＰＡの出力から生成されるＲＦ送信出力信号の一部は、方向性結合器ＣＰＬとスイッチＳＷ１とを介して周波数ダウンコンバータ１４１４の一方の入力端子に供給される。周波数ダウンコンバータ１４１４の他方の入力端子にはＲＦ分周器１４２６からＲＦ周波数信号が供給されるので、周波数ダウンコンバータ１４１４の出力からはＲＦ周波数信号とＲＦ送信出力信号との差の周波数を持つフィードバック信号が生成される。このフィードバック信号は、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５を介して位相変調ループＰＭ  ＬＰの位相比較器１４０９の他方の入力端子と振幅変調ループＡＭ  ＬＰの振幅比較器１４１６の他方の入力端子に供給される。
【００９６】
振幅変調ループＡＭ  ＬＰの振幅比較器１４１６の振幅比較出力信号はローパスフィルタ１４１７とフォワード可変利得増幅器(ＩＶＧＡ)１４１８を介して電圧／電流・変換器１４１９の入力に供給され、電圧／電流・変換器１４１９の出力の変換電流はチャージポンプ１４２０の入力に供給される。ＥＤＧＥ方式の送信動作の間では、チャージポンプ１４２０の出力電圧はスイッチＳＷ２を介して自動送信パワー制御信号ＶapcとしてＲＦ電力増幅器ＲＦ＿ＰＡに供給され、ＲＦ電力増幅器ＲＦ＿ＰＡのゲインが自動送信パワー制御信号Ｖapcのレベルによって制御される。
【００９７】
ディジタルインタフェースニット１４００に供給されたディジタル送信利得制御信号は、送信利得制御データメモリとして構成されたメモリ１４２２に一時的に格納された後に、ＣＩＣインターポレータ１４２３の入力に供給される。ＣＩＣインターポレータ１４２３はカスケーデッドインテグレータコンブ(Cascade Integrator-Comb)フィルタによって構成され、メモリ１４２２の出力から供給されるディジタル制御信号のインタポレーション処理により１０ビットのディジタルランプ利得制御信号を生成する。１０ビットのディジタルランプ利得制御信号はＲＦ電力増幅器ＲＦ＿ＰＡのゲインを制御するためのランプＤ／Ａ変換器１４２４に供給される。ＧＭＳＫ方式のＧＳＭ送信モードではランプＤ／Ａ変換器１４２４の出力のランプ制御信号ＶrampはＲＦ電力増幅器ＲＦ＿ＰＡに供給され、ＧＳＭ方式の送信動作タイムスロットの開始と終了とにおけるランプアップ動作とランプダウン動作とでのＲＦ電力増幅器ＲＦ＿ＰＡのゲインが制御される。ＥＤＧＥ送信モードでは、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５にはＣＩＣインターポレータ１４２３から１０ビットの第１ディジタル利得制御入力信号が供給される一方、フォワード可変利得増幅器(ＩＶＧＡ)１４１８にＣＩＣインターポレータ１４２３から１０ビットの第２ディジタル利得制御入力信号が供給される。ディジタルインタフェースニット１４００でのディジタル送信利得制御信号のレベルの増大に応答して、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５のゲインが低下することでＲＦ電力増幅器ＲＦ＿ＰＡのＲＦゲインが増加する。また、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５のゲインが低下する際にはフォワード可変利得増幅器(ＩＶＧＡ)１４１８のゲインが増加する。このようにして、２個の可変利得増幅器(ＭＶＧＡ、ＩＶＧＡ)１４１５、１４１８のゲインの和は略一定とされ、図１４のポーラループ送信機の振幅変調ループＡＭ  ＬＰのクローズドループの位相余裕が改善されることができる。
【００９８】
特に、図１４に示すポーラループ送信機では、下記に説明するようにフィードバック可変利得増幅器(ＭＶＧＡ)１４１５の相補出力信号の位相変動が軽減されている。従って、ポーラループ送信機の位相変調ループＰＭ  ＬＰの送信電圧制御発振器(ＴＸＶＣＯ)１４１２の入力に伝達される位相変動も軽減されるので、送信電圧制御発振器(ＴＸＶＣＯ)１４１２の出力からのノイズレベルも軽減される。その結果、ＲＦ電力増幅器ＲＦ＿ＰＡの出力ノイズも軽減され、スイッチングトランジェント特性を改善することが可能となる。
【００９９】
それに対して、振幅変調ループＡＭ  ＬＰのフォワード可変利得増幅器(ＩＶＧＡ)１４１８では、特に、相補出力信号の位相変動が軽減される必要はない。例えば、図１４のポーラループ送信機の振幅変調ループＡＭ  ＬＰのフォワード可変利得増幅器(ＩＶＧＡ)１４１８の相補出力信号が、図５に示すように、複数の増幅器の切り換え時期に等しいレベルで増大したと仮定する。しかし、フォワード可変利得増幅器(ＩＶＧＡ)１４１８の相補出力信号が供給される電圧／電流・変換器１４１９を差動回路形式に構成することによって、差動回路の同相信号除去(ＣＭＲＲ)によってフォワード可変利得増幅器(ＩＶＧＡ)１４１８の相補出力信号の等しいレベルの増大の影響を解消することができる。
【０１００】
《フィードバック可変利得増幅器》
図６は、図１４に示した本発明の１つの実施の形態によるポーラループ送信機を構成するＲＦＩＣ１４に含まれるフィードバック可変利得増幅器(ＭＶＧＡ)１４１５の構成を示す図である。
【０１０１】
図６に示すフィードバック可変利得増幅器ＭＶＧＡは、第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２と可変アッテネータ１０６とローパスフィルタ１０３とディジタル利得制御信号生成器１０４とバイアス電圧発生器１０５とを含んでいる。
【０１０２】
フィードバック可変利得増幅器ＭＶＧＡのディジタル利得制御信号生成器１０４には、ＣＩＣインターポレータ１４２３から２６ＭＨｚの周波数のクロック信号ＣＬＫとリセット信号ＲＳＴと１０ビットのディジタル利得制御入力信号MRamp_Amp［0〜9］が供給される。ＣＩＣインターポレータ１４２３は、カスケーデッドインテグレータコンブ(Cascade Integrator-Comb)フィルタによって構成されている。ＣＩＣインターポレータ１４２３はＲＦＩＣ１４のディジタルインタフェース１４００を介してベースバンドＬＳＩから供給されるディジタル制御信号Ｄinのインタポレーション処理によって１０ビットのディジタルランプ利得制御信号Ramp_Data［0〜9］を生成する。１０ビットのディジタルランプ利得制御信号Ramp_Data［0〜9］は、ＲＦ電力増幅器ＲＦ＿ＰＡのゲインを制御するためのランプＤ／Ａ変換器１４２４に供給される。また、ＣＩＣインターポレータ１４２３から生成される１０ビットのディジタル利得制御入力信号MRamp_Amp［0〜9］は、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５のディジタル利得制御信号生成器１０４に供給される。
【０１０３】
第１可変利得増幅器１００は、最小ゲインから最大ゲインの徐々に大きな１３個のゲインを有する１３個の増幅器を含んでいる。第１可変利得増幅器１００の１３個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される１３個の第１ディジタル制御信号MCD_Amp1［0〜12］の１個のハイレベル信号によって活性化される。第１可変利得増幅器１００の１３個の増幅器の残り１２個の増幅器は、１３個の第１ディジタル制御信号MCD_Amp1［0〜12］の残り１２個のローレベル信号によって非活性化される。
【０１０４】
第２可変利得増幅器１０１は、最小ゲインから最大ゲインの徐々に大きな１４個のゲインを有する１４個の増幅器を含んでいる。第２可変利得増幅器１０１の１４個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される１４個の第２ディジタル制御信号MCD_Amp2［0〜13］の１個のハイレベル信号によって活性化される。第２可変利得増幅器１０１の１４個の増幅器の残り１３個の増幅器は、１４個の第２ディジタル制御信号MCD_Amp2［0〜13］の残り１３個のローレベル信号によって非活性化される。
【０１０５】
第３可変利得増幅器１０２は、最小ゲインから最大ゲインの徐々に大きな１１個のゲインを有する１１個の増幅器を含んでいる。第３可変利得増幅器１０２の１１個の増幅器の任意の１個の増幅器が、ディジタル利得制御信号生成器１０４から生成される１１個の第３ディジタル制御信号MCD_Amp3［0〜10］の任意の１個のハイレベル信号によって活性化される。それに対して、第３可変利得増幅器１０２の１１個の増幅器の残り１０個の増幅器は、１１個の第３ディジタル制御信号MCD_Amp3［0〜10］の残り１０個のローレベル信号によって非活性化される。
【０１０６】
バイアス電圧発生器１０５から生成されるバイアス電圧Ｖbiasは、フィードバック可変利得増幅器ＭＶＧＡの１３個の増幅器と第２可変利得増幅器１０１の１４個の増幅器と第３可変利得増幅器１０２の１１個の増幅器の差動トランジスタのベースバイアスを設定する。
【０１０７】
本発明の１つの実施の形態によって、特に、第３可変利得増幅器１０２の出力とローパスフィルタ１０３の入力との間には可変アッテネータ(ＡＴＴ)１０６が接続されている。この可変アッテネータ(ＡＴＴ)１０６の信号減衰量は、ディジタル利得制御信号生成器１０４から生成される４個の第４ディジタル制御信号MCD_ATT［0〜3］によって制御される。第４ディジタル制御信号MCD_ATT［0〜3］の１番目のディジタル制御信号ＤＤ0がハイレベル“１”となることによって可変アッテネータ(ＡＴＴ)１０６は最大の信号減衰量を示し、第４ディジタル制御信号MCD_ATT［0〜3］の２番目のディジタル制御信号ＤＤ1がハイレベル“１”となることによって可変アッテネータ(ＡＴＴ)１０６は２番目に大きな信号減衰量を示すものである。第４ディジタル制御信号MCD_ATT［0〜3］の３番目のディジタル制御信号ＤＤ2がハイレベル“１”となることによって可変アッテネータ(ＡＴＴ)１０６は３番目に大きな信号減衰量を示し、第４ディジタル制御信号MCD_ATT［0〜3］の４番目のディジタル制御信号ＤＤ3がハイレベル“１”となることによって可変アッテネータ(ＡＴＴ)１０６は４番目に大きな信号減衰量を示すものである。
【０１０８】
このように、図６に示した本発明の１つの実施の形態によるフィードバック可変利得増幅器(ＭＶＧＡ)１４１５では、ゲイン制御の最小の量子化誤差は、第４ディジタル制御信号MCD_ATT［0〜3］によって制御される可変アッテネータ(ＡＴＴ)１０６によって制御される。すなわち、上位ビット側の第１ディジタル制御信号と第２ディジタル制御信号と第３ディジタル制御信号によってそれぞれ制御される第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２の各ゲイン制御のゲイン変化量は大きいので、ゲイン制御の量子化誤差も大きくなっている。それと比較すると、下位ビット側の第４ディジタル制御信号MCD_ATT［0〜3］によって制御される可変アッテネータ(ＡＴＴ)１０６でのゲイン制御のゲイン変化量は小さいものであり、ゲイン制御の量子化誤差も小さなものなっている。
【０１０９】
更に、図５で説明したように、第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２とのゲイン制御では、複数の増幅器の切り換えによってフィードバック可変利得増幅器(ＭＶＧＡ)１４１５の相補出力信号ＯＵＴ、／ＯＵＴの位相変動が発生する。従って、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５を第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２とだけで構成すると、相補出力信号ＯＵＴ、／ＯＵＴに大きな位相変動が発生する。この大きな位相変動は図１４のポーラループ送信機の位相変調ループＰＭ  ＬＰの送信電圧制御発振器(ＴＸＶＣＯ)１４１２の入力に伝達されるので、送信電圧制御発振器(ＴＸＶＣＯ)１４１２の出力からノイズが生成される。送信電圧制御発振器(ＴＸＶＣＯ)１４１２の出力ノイズはＲＦ電力増幅器ＲＦ＿ＰＡによって増幅されるので、図１０と図１１とで説明したようにスイッチングトランジェント特性の劣化が生じる。
【０１１０】
それに対して、図６に示すフィードバック可変利得増幅器(ＭＶＧＡ)１４１５は第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２と可変アッテネータ(ＡＴＴ)１０６とによって構成されている。従って、下位ビット側の第４ディジタル制御信号MCD_ATT［0〜3］によって制御される可変アッテネータ(ＡＴＴ)１０６のゲイン制御のゲイン変化量は小さく、ゲイン制御の量子化誤差も小さくされている。更に、可変アッテネータ(ＡＴＴ)１０６で複数の増幅器の切り換えは実行されないので、相補出力信号ＯＵＴ、／ＯＵＴでの大きな位相変動の発生を軽減することができる。
【０１１１】
《フィードバック可変利得増幅器の具体的な構成》
図７は、図６に示した本発明の１つの実施の形態によるＲＦＩＣ１４のフィードバック可変利得増幅器(ＭＶＧＡ)１４１５に含まれる第３可変利得増幅器１０２と可変アッテネータ(ＡＴＴ)１０６とローパスフィルタ(ＬＰＦ)１０３の構成を示す図である。
【０１１２】
図７に示すフィードバック可変利得増幅器(ＭＶＧＡ)１４１５の第３可変利得増幅器１０２は、図２に示した第３可変利得増幅器１０２と全く同様に構成されている。
【０１１３】
図７に示す第３可変利得増幅器１０２は、相補入力信号ＩＮ、／ＩＮに応答して負荷RL1、RL2に相補増幅信号を生成する並列接続された１１個の増幅器を含んでいる。
【０１１４】
１１個の増幅器の第１増幅器は、バイポーラトランジスタＱ01、Ｑ02と最大抵抗値を持つエミッタ抵抗Ｒ00、Ｒ01、Ｒ02とスイッチＳＷ01とを含んでいる。この第１増幅器は最大抵抗値を持つエミッタ抵抗Ｒ00、Ｒ01、Ｒ02を含むので、１１個の増幅器で最小ゲインを持っている。エミッタ抵抗Ｒ01、Ｒ02の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ01が接続されて、スイッチＳＷ01の制御入力端子はドライバＤrv01の出力によって駆動される。ドライバＤrv01の入力には第３ディジタル制御信号MCD_Amp3［0〜10］の第１番目のディジタル制御信号Ｄ0が供給されているので、第１番目のディジタル制御信号Ｄ0がハイレベル“１”となることによってスイッチＳＷ01がオンとなって、第１増幅器が活性化される。
【０１１５】
１１個の増幅器の第２増幅器は、バイポーラトランジスタＱ11、Ｑ12と２番目の抵抗値を持つエミッタ抵抗Ｒ10、Ｒ11、Ｒ12とスイッチＳＷ11とを含んでいる。この第２増幅器は２番目に大きな抵抗値を持つエミッタ抵抗Ｒ10、Ｒ11、Ｒ12を含むので、１１個の増幅器で２番目に大きなゲインを持っている。エミッタ抵抗Ｒ11、Ｒ12の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ11が接続されて、スイッチＳＷ11の制御入力端子はドライバＤrv11の出力によって駆動される。ドライバＤrv11の入力には第３ディジタル制御信号MCD_Amp3［0〜10］の第２番目のディジタル制御信号Ｄ1が供給されているので、第２番目のディジタル制御信号Ｄ1がハイレベル“１”となることによってスイッチＳＷ11がオンとなって、第２増幅器が活性化される。
【０１１６】
１１個の増幅器の第３増幅器から第１０増幅器のそれぞれは、上述した１１個の増幅器の第１増幅器や第２増幅器と同様に構成されている。尚、１１個の増幅器の第３増幅器から第１０増幅器はその順番で徐々に小さなエミッタ抵抗を持っているので、その順番で徐々に大きなゲインを持っている。１１個の増幅器の最後の第１１増幅器は、バイポーラトランジスタＱ111、Ｑ112と最小抵抗値を持つエミッタ抵抗Ｒ110、Ｒ111、Ｒ112とスイッチＳＷ111とを含んでいる。この第１１増幅器は最小抵抗値を持つエミッタ抵抗Ｒ110、Ｒ111、Ｒ112を含むので、１１個の増幅器で最大ゲインを持っている。エミッタ抵抗Ｒ111、Ｒ112の接続ノードと接地電位ＧＮＤとの間にはＮチャンネルＭＯＳトランジスタによって構成されたスイッチＳＷ111が接続されて、スイッチＳＷ111の制御入力端子はドライバＤrv111の出力によって駆動される。ドライバＤrv111の入力には第３ディジタル制御信号MCD_Amp3［0〜10］の第１１番目のディジタル制御信号Ｄ11が供給されているので、第１１番目のディジタル制御信号Ｄ11がハイレベル“１”となることによってスイッチＳＷ111がオンとなって、第１１増幅器が活性化される。
【０１１７】
第３可変利得増幅器１０２の負荷RL2、RL1に生成される相補増幅信号は、エミッタ・フォロワとして動作するバイポーラトランジスタＱ121、Ｑ122を介して相補出力信号ＯＵＴ、／ＯＵＴとして出力される。尚、図７に示したフィードバック可変利得増幅器ＭＶＧＡの第１可変利得増幅器１００と第２可変利得増幅器１０１は、上述した第３可変利得増幅器１０２と略同様に構成されることができる。
【０１１８】
負荷RL2、RL1に生成される相補増幅信号は、エミッタ・フォロワとして動作するバイポーラトランジスタＱ121、Ｑ122を介して相補出力信号ＯＵＴ、／ＯＵＴとして出力される。相補出力信号ＯＵＴ、／ＯＵＴは、図７の可変アッテネータ(ＡＴＴ)１０６とローパスフィルタ(ＬＰＦ)１０３とに供給される。
【０１１９】
図７に示す可変アッテネータ(ＡＴＴ)１０６は、４個のキャパシタＣ0、Ｃ1、Ｃ2、Ｃ3と４個のスイッチＳＷＣ0、ＳＷＣ1、ＳＷＣ2、ＳＷＣ3とを含んでいる。４個のキャパシタＣ0、Ｃ1、Ｃ2、Ｃ3はその順番で大きな容量値から小さな容量値を持っている。また、４個のスイッチＳＷＣ0、ＳＷＣ1、ＳＷＣ2、ＳＷＣ3のそれぞれは、ＣＭＯＳアナログスイッチによって構成されている。
【０１２０】
可変アッテネータ(ＡＴＴ)１０６の４個のスイッチＳＷＣ0、ＳＷＣ1、ＳＷＣ2、ＳＷＣ3は、ディジタル利得制御信号生成器１０４から生成される４個の第４ディジタル制御信号MCD_ATT［0〜3］によって制御される。第４ディジタル制御信号MCD_ATT［0〜3］の１番目のディジタル制御信号ＤＤ0がハイレベル“１”となることによって、最大容量値のキャパシタＣ0に接続されたスイッチＳＷＣ0がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は最大の信号減衰量を示す。第４ディジタル制御信号MCD_ATT［0〜3］の２番目のディジタル制御信号ＤＤ1がハイレベル“１”となることによって、２番目に大きな容量値のキャパシタＣ1に接続されたスイッチＳＷＣ1がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は２番目に大きな信号減衰量を示す。次に第４ディジタル制御信号MCD_ATT［0〜3］の３番目のディジタル制御信号ＤＤ2がハイレベル“１”となることによって、３番目に大きな容量値のキャパシタＣ2に接続されたスイッチＳＷＣ2がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は３番目に大きな信号減衰量を示す。第４ディジタル制御信号MCD_ATT［0〜3］の４番目のディジタル制御信号ＤＤ3がハイレベル“１”となることによって、４番目に大きな容量値のキャパシタＣ3に接続されたスイッチＳＷＣ3がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は４番目に大きな信号減衰量を示すものである。
【０１２１】
尚、図７においては、ローパスフィルタ(ＬＰＦ)１０３は、２個の抵抗Ｒ1LPF、Ｒ2LPFと１個のキャパシタＣ1LPFとによって構成されている。
【０１２２】
《スイッチングトランジェント特性》
図１２は、図９に示した送信動作タイムスロットの開始のランプアップ動作と終了のランプダウン動作とでの図６と図７に示すフィードバック可変利得増幅器(ＭＶＧＡ)１４１５を含む図１４に示した本発明の１つの実施の形態によるポーラループ送信機のスイッチングトランジェント特性を示す図である。
【０１２３】
図１２にも、中心周波数からのオフセット周波数に対するＲＦ電力増幅器(ＰＡ)の出力パワーのスイッチングトランジェント特性が示されており、実線Ｌ３は出力パワーのピーク値の包落線である。図１０および図１１に示す特性と比較すると、図１２では−１．２ＭＨｚのオフセット周波数で−３８ｄＢｍ以下と言う規格が達成されていることが理解される。
【０１２４】
《その他のフィードバック可変利得増幅器》
図８は、図６に示した本発明の１つの実施の形態によるＲＦＩＣ１４のフィードバック可変利得増幅器(ＭＶＧＡ)１４１５に含まれる可変アッテネータ(ＡＴＴ)１０６の他の構成を示す図である。
【０１２５】
図８のフィードバック可変利得増幅器(ＭＶＧＡ)１４１５に含まれる第３可変利得増幅器１０２とローパスフィルタ(ＬＰＦ)１０３の構成は、図７のそれらと同一の構成とされている。
【０１２６】
図８に示す可変アッテネータ(ＡＴＴ)１０６は、４個の抵抗Ｒ0、Ｒ1、Ｒ2、Ｒ3と４個のスイッチＳＷＲ0、ＳＷＲ1、ＳＷＲ2、ＳＷＲ3とを含んでいる。４個の抵抗Ｒ0、Ｒ1、Ｒ2、Ｒ3はその順番で小さな抵抗値から大きな抵抗値を持っている。また、４個のスイッチＳＷＲ0、ＳＷＲ1、ＳＷＲ2、ＳＷＲ3のそれぞれは、ＣＭＯＳアナログスイッチによって構成されている。
【０１２７】
可変アッテネータ(ＡＴＴ)１０６の４個のスイッチＳＷＲ0、ＳＷＲ1、ＳＷＲ2、ＳＷＲ3は、ディジタル利得制御信号生成器１０４から生成される４個の第４ディジタル制御信号MCD_ATT［0〜3］によって制御される。第４ディジタル制御信号MCD_ATT［0〜3］の１番目のディジタル制御信号ＤＤ0がハイレベル“１”となることによって、最小抵抗値の抵抗Ｒ0に接続されたスイッチＳＷＲ0がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は最大の信号減衰量を示す。第４ディジタル制御信号MCD_ATT［0〜3］の２番目のディジタル制御信号ＤＤ1がハイレベル“１”となることによって、２番目に大きな抵抗値の抵抗Ｒ1に接続されたスイッチＳＷＲ1がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は２番目に大きな信号減衰量を示す。次に第４ディジタル制御信号MCD_ATT［0〜3］の３番目のディジタル制御信号ＤＤ2がハイレベル“１”となることによって、３番目に大きな抵抗値の抵抗Ｒ2に接続されたスイッチＳＷＲ2がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は３番目に大きな信号減衰量を示す。第４ディジタル制御信号MCD_ATT［0〜3］の４番目のディジタル制御信号ＤＤ3がハイレベル“１”となることによって、４番目に大きな抵抗値の抵抗Ｒ3に接続されたスイッチＳＷＲ3がオンとなるので、可変アッテネータ(ＡＴＴ)１０６は４番目に大きな信号減衰量を示すものである。
【０１２８】
図１３は、図６に示した本発明の１つの実施の形態によるＲＦＩＣ１４のフィードバック可変利得増幅器(ＭＶＧＡ)１４１５に含まれる可変利得増幅器(ＶＧＡ)１０６の構成を示す図である。
【０１２９】
図１３のフィードバック可変利得増幅器(ＭＶＧＡ)１４１５に含まれる第３可変利得増幅器１０２とローパスフィルタ(ＬＰＦ)１０３の構成は、図７のそれらと同一の構成とされている。
【０１３０】
図１３に示す可変利得増幅器(ＶＧＡ)１０６は、Ｄ／Ａ変換器１０６１と第１カレントミラーＣＭ１と第２カレントミラーＣＭ２と差動増幅器ＤＡとを含んでいる。Ｄ／Ａ変換器１０６１のアナログ出力信号である出力電流によって、第１カレントミラーＣＭ１と第２カレントミラーＣＭ２に流れる電流と差動増幅器ＤＡの動作電流とが設定される。差動増幅器ＤＡはＰチャンネルＭＯＳ差動トランジスタＱ6、Ｑ7、負荷抵抗Ｒ6、Ｒ7によって構成され、第１カレントミラーＣＭ１はＮチャンネルＭＯＳトランジスタＱ8、Ｑ9によって構成され、第２カレントミラーＣＭ２はＰチャンネルＭＯＳトランジスタＱ10、Ｑ10によって構成されている。
【０１３１】
差動増幅器ＤＡの増幅ゲインはＤ／Ａ変換器１０６１のアナログ出力電流によって設定され、Ｄ／Ａ変換器１０６１のアナログ出力電流は図６に示すフィードバック可変利得増幅器ＭＶＧＡのディジタル利得制御信号生成器１０４から生成される４個の第４ディジタル制御信号MCD_ATT［0〜3］によって制御される。
【０１３２】
第４ディジタル制御信号MCD_ATT［0〜3］の１番目のディジタル制御信号ＤＤ0がハイレベル“１”となることによって、Ｄ／Ａ変換器１０６１からは最小のアナログ出力電流が生成されるので、差動増幅器ＤＡの増幅ゲインは最小値となる。第４ディジタル制御信号MCD_ATT［0〜3］の２番目のディジタル制御信号ＤＤ1がハイレベル“１”となることによって、Ｄ／Ａ変換器１０６１からは２番目に大きなアナログ出力電流が生成されるので、差動増幅器ＤＡの増幅ゲインは２番目に大きな値となる。次に第４ディジタル制御信号MCD_ATT［0〜3］の３番目のディジタル制御信号ＤＤ2がハイレベル“１”となることによって、Ｄ／Ａ変換器１０６１からは３番目に大きなアナログ出力電流が生成されるので、差動増幅器ＤＡの増幅ゲインは３番目に大きな値となる。第４ディジタル制御信号MCD_ATT［0〜3］の４番目のディジタル制御信号ＤＤ3がハイレベル“１”となることによって、Ｄ／Ａ変換器１０６１からは４番目に大きなアナログ出力電流が生成されるので、差動増幅器ＤＡの増幅ゲインは４番目に大きな値となる。
【０１３３】
≪具体的なＲＦＩＣ≫
図１５は、上記で詳述したＥＤＧＥ方式の送信機能を有するポーラループ送信機を内蔵するＲＦＩＣ１４の具体的な構成を示す図である。
【０１３４】
図１５に示すＲＦＩＣ１４の中央部分には、ポーラループ送信機の送信機能を実現する送信信号処理ユニットＴＸ  ＳＰＵが配置されている。この送信信号処理ユニットＴＸ  ＳＰＵは、ＧＭＳＫ方式のＧＳＭ送信をサポートするために、ＲＦ電力増幅器ＲＦ＿ＰＡの入力部のＲＦ送信信号を位相変調ループＰＭ  ＬＰの位相比較器ＰＣの他方の入力端子にフィードバックするための位相ループ周波数ダウンコンバータＤＷＮ＿ＭＩＸ＿ＰＭを含んでいる。ＧＭＳＫ方式のＧＳＭ送信動作期間では、振幅変調ループＡＭ  ＬＰを構成する振幅比較器ＡＣ、ローパスフィルタＬＦ２、フォワード可変利得増幅器ＩＶＧＡ、電圧／電流・変換器Ｖ／Ｉ、チャージポンプＣＰ、フィードバック可変利得増幅器ＭＶＧＡ、振幅ループ周波数ダウンコンバータＤＷＮ＿ＭＩＸ＿ＡＭの動作を停止でき、低消費電力化が可能となる。一方、ＥＤＧＥ方式のＧＳＭ送信動作期間では、ＧＭＳＫ方式のＧＳＭ送信動作のための位相ループ周波数ダウンコンバータＤＷＮ＿ＭＩＸ＿ＰＭの動作は停止される。また送信信号処理ユニットＴＸ  ＳＰＵでは、方向性結合器ＣＰＬにより検出されるＲＦ電力増幅器ＲＦ＿ＰＡの出力から生成されるＲＦ送信出力信号の一部であるＲＦ送信電力レベルＲＦＰＬＶは電力レベル検出器ＰＤＥＴの入力端子に供給される。電力レベル検出器ＰＤＥＴの出力端子から生成される検出出力信号Ｖdetは誤差増幅器Ｅｒｒ＿Ａｍｐの反転入力端子−に供給される。ＥＤＧＥ方式の送信動作モードでは、振幅変調ループＡＭ  ＬＰのチャージポンプＣＰの出力電圧はスイッチＳＷ＿２とフィルタ(10MHz Filter)とを介して誤差増幅器Ｅｒｒ＿Ａｍｐの非反転入力端子＋に送信利得制御信号Ｖrampとして供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力端子の自動送信パワー制御信号Ｖapcは、電力レベル検出器ＰＤＥＴの出力の検出信号Ｖdetのレベルが送信利得制御信号Ｖrampと一致するように、ＲＦ電力増幅器ＲＦ＿ＰＡのゲインを制御する。ＧＭＳＫ方式のＧＳＭ送信動作モードでは、Ｄ／Ａ変換器(Ramp DAC)から生成されるアナログ送信利得制御信号ＶrampがスイッチＳＷ＿２とフィルタ(10MHz Filter)とを介して誤差増幅器Ｅｒｒ＿Ａｍｐの非反転入力端子＋に供給される。
【０１３５】
ＲＦ電力増幅器ＲＦ＿ＰＡを含むＲＦアナログフロントエンドモジュールには、アンテナＡＮＴによって受信されたＲＦ受信入力信号が供給される表面弾性波フィルタＳＡＷが配置されている。表面弾性波フィルタＳＡＷの出力から生成されるＲＦ受信入力信号は低雑音増幅器ＬＮＡで増幅された後に、ダイレクトダウンコンバージョン方式の直交復調器を構成するＩ位相受信ミキサＲｘ＿ＭＩＸ＿Ｉの一方の入力端子とＱ位相受信ミキサＲｘ＿ＭＩＸ＿Ｑの一方の入力端子とに供給される。Ｉ位相受信ミキサＲｘ＿ＭＩＸ＿Ｉの他方の入力端子とＱ位相受信ミキサＲｘ＿ＭＩＸ＿Ｑの他方の入力端子に、受信位相シフタから生成される位相０°の受信ＲＦローカル信号と位相９０°の受信ＲＦローカル信号とがそれぞれ供給される。ＲＦ電圧制御発振器ＲＦＶＣＯから生成されるＲＦ信号は受信分周器で分周され、ＲＦローカル信号φRFが受信位相シフタの入力に供給される。Ｉ位相受信ミキサＲｘ＿ＭＩＸ＿Ｉの出力とＱ位相受信ミキサＲｘ＿ＭＩＸ＿Ｑの出力から、Ｉ位相受信アナログベースバンド信号ＲｘＡＢＩとＱ位相受信アナログベースバンド信号ＲｘＡＢＱとが生成される。
【０１３６】
図１５に示すＲＦＩＣ１４の送信信号処理ユニットＴＸ  ＳＰＵに含まれるフィードバック可変利得増幅器ＭＶＧＡのディジタルゲイン制御は、上述した図６、図７、図８、図１３のいずれかの本発明の実施の形態に従って実行されることが可能である。
【０１３７】
図１６は、ＥＤＧＥ方式の送信機能を有するポーラモジュレータ送信機を内蔵するＲＦＩＣ１４の構成を示す図である。
【０１３８】
図１６に示すＲＦＩＣ１４のポーラモジュレータ送信機では、ＲＦＩＣ１４の中央部分に配置された送信信号処理ユニットＴＸ  ＳＰＵに示すように振幅変調ループＡＭ  ＬＰのチャージポンプＣＰの出力は、図１５のようにＲＦ電力増幅器ＲＦ＿ＰＡのゲインを制御するのではなく、ＲＦ電力増幅器ＲＦ＿ＰＡの入力とバッファアンプＢＦの出力との間に接続された振幅変調可変利得増幅器ＶＧＡのゲインを制御する。その結果、振幅比較器ＡＣの一方の入力端子に供給される中間周波数送信信号の振幅とフィードバック可変利得増幅器ＭＶＧＡと周波数ダウンコンバータＤＷＮ＿ＭＩＸ＿ＡＭとから振幅比較器ＡＣの他方の入力端子に供給されるフィードバック信号の振幅が一致するように可変利得増幅器ＶＧＡのゲインが制御される。このようにして、ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力信号は、ＥＤＧＥ方式の正確な振幅変調情報を含むものとなる。
【０１３９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４０】
例えば、図６、図７、図８のフィードバック可変利得増幅器(ＭＶＧＡ)１４１５の第１可変利得増幅器１００と第２可変利得増幅器１０１と第３可変利得増幅器１０２の各可変利得増幅器は、相互に等しいゲインを持つ並列接続された複数の増幅器によって構成することができる。ディジタル制御信号に応答して等しいゲインの複数の増幅器で活性化される増幅器の数を増加させることで、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５のトータルゲインを増加することができる。ディジタル制御信号に応答して増幅器の数が増加される際に、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５の相補出力信号ＯＵＴ、／ＯＵＴのレベルは接地電圧ＧＮＤの方向へ瞬間的にプルダウンされる。この場合にも、フィードバック可変利得増幅器(ＭＶＧＡ)１４１５の出力部に、図７、図８に示した可変アッテネータ(ＡＴＴ)１０６や図１３に示した可変利得増幅器(ＡＴＴ)１０６を配置することによって相補出力信号ＯＵＴ、／ＯＵＴでの大きな位相変動の発生を軽減することができる。
【０１４１】
また、図７に示す第３可変利得増幅器１０２の１１個の増幅器のバイポーラトランジスタＱ01、Ｑ02、Ｑ11、Ｑ12…は、ＮチャンネルＭＯＳトランジスタに置換することができる。この時に、抵抗値の異なるエミッタ抵抗Ｒ00、Ｒ01、Ｒ02、Ｒ10、Ｒ11、Ｒ12…は、電流値の異なる電流源に置換することもできる。
【０１４２】
更に、図８において、可変アッテネータ(ＡＴＴ)１０６で、抵抗Ｒ0およびスイッチＳＷＲ0の第１直列接続と、抵抗Ｒ1およびスイッチＳＷＲ1の第２直列接続と、抵抗Ｒ2およびスイッチＳＷＲ2の第３直列接続と、抵抗Ｒ3およびスイッチＳＷＲ3の第４直列接続とを並列接続する。この並列接続をエミッタフォロワとしてのトランジスタＱ121のエミッタとローパスフィルタ(ＬＰＦ)１０３の抵抗Ｒ1LPFとの間に直列接続して、４個の抵抗Ｒ0、Ｒ1、Ｒ2、Ｒ3はその順番で大きな抵抗値から小さな抵抗値を持つように構成することも可能である。
【図面の簡単な説明】
【０１４３】
【図１】図１は、本発明に先立って本発明者等により検討されたＥＤＧＥ方式の送信に対応するポーラループ送信機におけるフィードバック可変利得増幅器の構成を示す図である。
【図２】図２は、図１に示したフィードバック可変利得増幅器の第３可変利得増幅器の構成を示す図である。
【図３】図３は、ゲイン制御の量子化誤差を小さくするために本発明に先立って本発明者等により検討されたＥＤＧＥ方式の送信に対応するポーラループ送信機におけるフィードバック可変利得増幅器の他の構成を示す図である。
【図４】図４は、図３に示したフィードバック可変利得増幅器の第３可変利得増幅器の構成を示す図である。
【図５】図５は、図３と図４に示すフィードバック可変利得増幅器のゲイン制御において、スイッチングトランジェント特性が大幅に改善されない原因を説明するための図である。
【図６】図６は、図１４に示した本発明の１つの実施の形態によるポーラループ送信機を構成するＲＦＩＣに含まれるフィードバック可変利得増幅器の構成を示す図である。
【図７】図７は、図６に示した本発明の１つの実施の形態によるＲＦＩＣのフィードバック可変利得増幅器に含まれる第３可変利得増幅器と可変アッテネータとローパスフィルタの構成を示す図である。
【図８】図８は、図６に示した本発明の１つの実施の形態によるＲＦＩＣのフィードバック可変利得増幅器に含まれる可変アッテネータの他の構成を示す図である。
【図９】図９は、時分割多重アクセスを採用するＧＳＭ方式、ＥＤＧＥ方式の送信動作タイムスロットの開始と終了とにおけるランプアップ動作とランプダウン動作とを説明する図である。
【図１０】図１０は、図９に示した送信動作タイムスロットの開始のランプアップ動作と終了のランプダウン動作とでの図１と図２に示すフィードバック可変利得増幅器を含むＥＤＧＥ方式の送信に対応するポーラループ送信機のスイッチングトランジェント特性を示す図である。
【図１１】図１１は、図９に示した送信動作タイムスロットの開始のランプアップ動作と終了のランプダウン動作とでの図３と図４に示すフィードバック可変利得増幅器を含むＥＤＧＥ方式の送信に対応するポーラループ送信機のスイッチングトランジェント特性を示す図である。
【図１２】図１２は、図９に示した送信動作タイムスロットの開始のランプアップ動作と終了のランプダウン動作とでの図６と図７に示すフィードバック可変利得増幅器を含む図１４に示した本発明の１つの実施の形態によるポーラループ送信機のスイッチングトランジェント特性を示す図である。
【図１３】図１３は、図６に示した本発明の１つの実施の形態によるＲＦＩＣのフィードバック可変利得増幅器に含まれる可変利得増幅器の構成を示す図である。
【図１４】図１４は、本発明の１つの実施の形態によるポーラループ送信機の構成を示す図である。
【図１５】図１５は、ＥＤＧＥ方式の送信機能を有するポーラループ送信機を内蔵するＲＦＩＣの具体的な構成を示す図である。
【図１６】図１６は、ＥＤＧＥ方式の送信機能を有するポーラモジュレータ送信機を内蔵するＲＦＩＣの構成を示す図である。
【符号の説明】
【０１４４】
ＭＶＧＡ  フィードバック可変利得増幅器
１００  第１可変利得増幅器
１０１  第２可変利得増幅器
１０２  第３可変利得増幅器
１０３  ローパスフィルタ
１０４  ディジタル利得制御信号生成器
１０５  バイアス電圧発生器
１０６  可変アッテネータ、可変利得増幅器
１４２３  ＣＩＣインターポレータ
ＣＬＫ  クロック信号
ＲＳＴ  リセット信号
Ｄin  ディジタル制御信号
MRamp_Amp［0〜7］  ディジタル利得制御入力信号
MRamp_Amp［0〜9］  ディジタル利得制御入力信号
Ramp_Data［0〜9］  ディジタルランプ利得制御信号
MCD_Amp1［0〜12］  第１ディジタル制御信号
MCD_Amp2［0〜13］  第２ディジタル制御信号
MCD_Amp3［0〜10］  第３ディジタル制御信号
MCD_Amp3［0〜40］  第３ディジタル制御信号
Ｖbias  バイアス電圧
ＩＮ、／ＩＮ  相補入力信号
Ｑ01、Ｑ02、Ｑ11、Ｑ12…  バイポーラトランジスタ
Ｒ00、Ｒ01、Ｒ02、Ｒ10、Ｒ11、Ｒ12…  エミッタ抵抗
ＳＷ01、ＳＷ11…  スイッチ
Ｄ0、Ｄ1…  ディジタル制御信号
Ｄrv01、Ｄrv11…  ドライバ
RL2、RL1  負荷
ＯＵＴ、／ＯＵＴ  相補出力信号
ＲＦＩＣ  ＲＦ半導体集積回路
ＲＦ＿ＰＡ  ＲＦ電力増幅器
ＡＮＴ  アンテナ
DigInt  ディジタルインタフェースニット
TxDtataFIFO  送信データメモリ
GMSK/EDGE/MOD  ＧＭＳＫ／ＥＤＧＥ変調器
DAC  Ｄ／Ａ変換器
TX-MIX_I、TX-MIX_Q  送信ミキサ
０°/９０°  位相シフタ
RFVCO  ＲＦ電圧制御発振器
１／ＮIF  中間周波数分周器
DIV  ＲＦ分周器
ＰＭ  ＬＰ  位相変調ループ
ＡＭ  ＬＰ  振幅変調ループ
ＰＣ  位相比較器
ＣＰ  チャージポンプ
ＬＦ１  ローパスフィルタ
ＴＸＶＣＯ  送信電圧制御発振器
ＣＰＬ  方向性結合器
ＳＷ１  スイッチ
ＤＣＭ  周波数ダウンコンバータ
ＭＶＧＡ  フィードバック可変利得増幅器
ＡＣ  振幅比較器
ＬＦ２  ローパスフィルタ
ＩＶＧＡ  フォワード可変利得増幅器
Ｖ／Ｉ  電圧／電流・変換器
ＣＰ  チャージポンプ
Ramp Data  送信利得制御データメモリ
CIC Interpolator  ＣＩＣインターポレータ
Ramp DAC  ランプＤ／Ａ変換器
Ｖramp  ランプ制御信号
Ｖapc  自動送信パワー制御信号 
【図１】
2010081296.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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