(57)【要約】【課題】被検査デバイスの欠陥救済のための演算、フェイル解析に要する時間を短縮することができるフェイル情報取得装置を提供する。【解決手段】フェイルメモリ（１４）から欠陥情報を順次読み出してフェイルカウントメモリ（１３）内のライン毎のフェイルカウント数を更新し取得するフェイル情報取得装置において、複数の計数手段（ＣＮＴ）と該複数の計数手段のうち任意の２以上の計数手段の出力値を加算可能な加算手段（１６）とを設け、フェイルメモリから欠陥情報が読み出された場合にフェイルカウントメモリからフェイルカウント数を読み出して更新し、更新した値をフェイルカウントメモリの元の位置に書き戻すのと並行して、救済ラインを共有する他のラインのフェイルカウント数を前記加算手段によって加算し、該加算結果をフェイルカウントメモリの他の領域に格納するように構成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
救済ラインを有するテスト対象の半導体メモリの欠陥情報を記憶するフェイルメモリと、前記半導体メモリのＩＯ対応メモリブロックのライン毎のフェイルカウント数を記憶するフェイルカウントメモリと、を備え、前記フェイルメモリから欠陥情報を順次読み出して前記フェイルカウントメモリ内のライン毎のフェイルカウント数を更新し取得するメモリテストシステムのフェイル情報取得装置において、
前記フェイルメモリから読み出された欠陥情報に応じてフェイルカウント数を計数可能な複数の計数手段と、前記複数の計数手段のうち任意の２以上の計数手段の出力値を加算可能な加算手段と、を設け、
前記フェイルメモリから欠陥情報が読み出された場合に前記フェイルカウントメモリから前記欠陥情報に対応するラインおよび該ラインと救済ラインを共有する他のラインのフェイルカウント数を読み出して各々対応する前記計数手段に供給して更新し、更新した値を前記フェイルカウントメモリの元の位置に書き戻すのと並行して、前記欠陥情報に対応するラインのフェイルカウント数更新値および該ラインと救済ラインを共有する他のラインのフェイルカウント数を前記加算手段によって加算し、該加算結果を前記フェイルカウントメモリの他の領域に格納するように構成したことを特徴とするフェイル情報取得装置。
【請求項２】
前記複数の計数手段は、前記半導体メモリのＩＯ線の数と同一の数の計数手段であることを特徴とする請求項１に記載のフェイル情報取得装置。
【請求項３】
前記フェイルカウントメモリは、バンク構成を有するメモリであり、前記ライン毎のフェイルカウント数と前記加算手段によって加算された値は、それぞれ前記フェイルカウントメモリの異なるバンクに格納されることを特徴とする請求項１または２に記載のフェイル情報取得装置。
【請求項４】
前記計数手段と前記加算手段との間には前記計数手段のうち任意の２以上の計数手段の出力値を選択して前記加算手段に供給可能な第１選択手段を、また前記計数手段および前記加算手段と前記フェイルカウントメモリとの間には前記計数手段の出力または前記加算手段の出力のいずれかを選択して前記フェイルカウントメモリに供給可能な第２選択手段を設けたことを特徴とする請求項１〜３のいずれかに記載のフェイル情報取得装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置におけるフェイル情報を取得する情報取得装置に関し、特に半導体メモリをテストするメモリテストシステムに用いて好適なフェイル情報取得装置に関するものである。
【背景技術】
【０００２】
半導体メモリのテストを行うメモリテストシステム（メモリテスタ）では、被測定対象のメモリの各メモリセルに対して書込み、読出しテストを行い、メモリセルの良否を判定する。半導体メモリには、一般に、欠陥（フェイル）を有するメモリセルを救済するため予備の救済ラインが設けられている。
【０００３】
メモリテストシステムには、不良ラインと救済ラインとを置き換えるためのアドレス情報を得たり、不良解析をしたりするため、欠陥メモリセル（不良ビット）の位置を記憶するフェイルメモリやライン毎のフェイル数を計数するフェイルカウント機構、ライン毎のフェイルカウント数を記憶するフェイルカウントメモリなどが設けられる。
【０００４】
なお、フェイルカウント機構を備えたフェイル情報記憶装置に関する発明としては、例えば特許文献１に記載されているものがある。
【特許文献１】特開２００８−８９５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体メモリでは、効率的に救済を行うため、Ｘ方向（行方向）の救済ラインの他にＹ方向（列方向）の救済ラインを設けるようにしているものがある。このようなメモリのテストシステムでは、Ｘ方向とＹ方向のそれぞれに対して、ライン毎のフェイル数を計数してフェイルカウントメモリに記憶し、欠陥救済のための演算や不良解析を容易にすることが望ましい。
【０００６】
図７には、本発明者が検討した半導体メモリのフェイル情報取得装置の構成を示す。このフェイル情報取得装置は、各メモリブロックに対応してそれぞれＸ救済ラインとＹ救済ラインが設けられている図８のような救済ライン構成のメモリをテスト対象とし、ファンクションテストの結果に応じてフェイルメモリに記憶されたフェイル情報を順次読み出して、Ｘ方向とＹ方向のそれぞれに対して、ライン毎のフェイル数を計数してフェイルカウントメモリに記憶するようにしたものである。
【０００７】
一般に、半導体メモリにおいては、複数のメモリブロックが設けられ、データ信号の入出力のためにこれらのメモリブロックにまたがって複数の共通ＩＯ線が設けられており、救済ラインは各ＩＯ線に対応したメモリブロック毎（以下、単にＩＯ毎と称する）に設けられる。図８において、ＭＢ(IO0)はＩＯ０に対応したメモリブロックを、またＭＢ(IO1)はＩＯ１に対応したメモリブロックを意味している。
【０００８】
図７のフェイル情報取得装置においては、ＩＯ毎にカウンタ（もしくはインクリメンタ）ＣＮＴ０〜ＣＮＴｎを有する演算回路１５が設けられており、フェイルメモリ１４からフェイル情報が読み出されて新たなフェイルがあった場合には、フェイルカウントメモリ１３から対応するラインのフェイルカウント値を読み出して、「＋１」加算し、元の位置に書き戻して行くことにより、最終的なフェイル数を取得するように構成されている。なお、フェイルカウントメモリ１３は、フェイルメモリのアドレスを生成するアドレス生成回路１１から出力されるアドレス情報に基づいて、アドレス変換回路１２により変換されたアドレスによって所望のエリアがアクセスされる。
【０００９】
図７のフェイル情報取得装置は、図８のように、ＩＯ毎にＸ救済ラインとＹ救済ラインが設けられているメモリを対象とするフェイル解析、救済処理では問題ないが、メモリの中には、図４のように、複数（例えば２つ）のメモリブロックにまたがってＸ救済ラインが設けられているものがある。このような救済構成のメモリを図７のフェイル情報取得装置で処理する場合には、一旦、ＩＯ毎にラインフェイル数を取得した後に、フェイルカウントメモリから救済ラインに対応した複数のＩＯのラインフェイル数を読み出して加算する必要があるため、処理時間が長くなるという課題がある。複数のメモリブロックにまたがってＹ救済ラインが設けられている場合も同様である。
【００１０】
この発明は上記のような課題に着目してなされたものでその目的とするところは、複数のＩＯ対応メモリブロックにまたがってＸ救済ラインまたはＹ救済ラインが設けられているメモリをテストするメモリテストシステムにおいて、被検査デバイスの欠陥救済のための演算に要する時間、救済できなかった欠陥の情報さらには欠陥の原因を知るためのフェイル解析に要する時間を短縮することができるフェイル情報取得装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため請求項１に記載の発明は、
救済ラインを有するテスト対象の半導体メモリの欠陥情報を記憶するフェイルメモリと、前記半導体メモリのＩＯ対応メモリブロックのライン毎のフェイルカウント数を記憶するフェイルカウントメモリと、を備え、前記フェイルメモリから欠陥情報を順次読み出して前記フェイルカウントメモリ内のライン毎のフェイルカウント数を更新し取得するメモリテストシステムのフェイル情報取得装置において、
前記フェイルメモリから読み出された欠陥情報に応じてフェイルカウント数を計数可能な複数の計数手段と、前記複数の計数手段のうち任意の２以上の計数手段の出力値を加算可能な加算手段と、を設け、
前記フェイルメモリから欠陥情報が読み出された場合に前記フェイルカウントメモリから前記欠陥情報に対応するラインおよび該ラインと救済ラインを共有する他のラインのフェイルカウント数を読み出して各々対応する前記計数手段に供給して更新し、更新した値を前記フェイルカウントメモリの元の位置に書き戻すのと並行して、前記欠陥情報に対応するラインのフェイルカウント数更新値および該ラインと救済ラインを共有する他のラインのフェイルカウント数を前記加算手段によって加算し、該加算結果を前記フェイルカウントメモリの他の領域に格納するように構成した。
【００１２】
これにより、欠陥のあるラインのフェイルカウント数の更新処理と救済ラインを共有する複数のラインのフェイルカウント数の加算および格納処理とを並行して実行できるため、複数のＩＯ対応メモリブロックにまたがってＸ救済ラインまたはＹ救済ラインが設けられているメモリをテストするメモリテストシステムにおいて、被検査デバイスの欠陥救済のための演算に要する時間、救済できなかった欠陥の情報さらには欠陥の原因を知るためのフェイル解析に要する時間を短縮することができる。
【００１３】
請求項２に記載の発明は、請求項１に記載の発明において、前記複数の計数手段は、前記半導体メモリのＩＯ線の数と同一の数の計数手段とした。これにより、複数のＩＯ線に対応するメモリブロックのフェイルカウント数の更新を並行して実行できるため、トータルの処理時間を短縮することができる。
【００１４】
請求項３に記載の発明は、請求項１または２に記載の発明において、前記フェイルカウントメモリは、バンク構成を有するメモリであり、前記ライン毎のフェイルカウント数と前記加算手段によって加算された値は、それぞれ前記フェイルカウントメモリの異なるバンクに格納するようにした。
【００１５】
これにより、ライン毎のフェイルカウント数の更新のためのメモリアクセスと、救済ラインを共有する複数のラインのフェイルカウント数の加算および格納のためのメモリアクセスをオーバーラップして実行できるため、トータルの処理時間を短縮することができる。
【００１６】
請求項４に記載の発明は、請求項１〜３のいずれかに記載の発明において、前記計数手段と前記加算手段との間には前記計数手段のうち任意の２以上の計数手段の出力値を選択して前記加算手段に供給可能な第１選択手段を、また前記計数手段および前記加算手段と前記フェイルカウントメモリとの間には前記計数手段の出力または前記加算手段の出力のいずれかを選択して前記フェイルカウントメモリに供給可能な第２選択手段を設けるようにした。これにより、加算手段の数を減らせるとともに、容易にデータ伝達経路の切替え制御を行うことができる。
【発明の効果】
【００１７】
本発明によれば、複数のＩＯ対応メモリブロックにまたがってＸ救済ラインまたはＹ救済ラインが設けられているメモリをテストするメモリテストシステムにおいて、被検査デバイスの欠陥救済のための演算に要する時間、救済できなかった欠陥の情報さらには欠陥の原因を知るためのフェイル解析に要する時間を短縮することができるフェイル情報取得装置を実現できるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００１９】
図１は、本発明を適用した半導体メモリのメモリテストシステムにおけるフェイル情報取得装置の一実施形態を示す。なお、この実施形態のフェイル情報取得装置は、図４のように、２つのメモリブロックに対応してＸ救済ラインとＹ救済ラインが設けられているメモリをテスト対象とする。
【００２０】
この実施形態のフェイル情報取得装置は、図１に示すように、被測定対象のメモリの欠陥情報を記憶するフェイルメモリ１４と、ライン毎のフェイルカウント数等を記憶するフェイルカウントメモリ１３と、上記フェイルメモリ１４から欠陥情報を読み出すためのアドレス情報を生成し出力するフェイルメモリアドレス生成回路１１を備える。フェイルメモリ１４には、図示しないパターン発生回路や判定回路などからなるテスト回路によって予め被測定対象のメモリをテストすることにより得られた欠陥情報が記憶されている。
【００２１】
また、フェイル情報取得装置は、上記フェイルメモリアドレス生成回路１１から出力されるアドレス情報に基づいて上記フェイルカウントメモリ１３をアクセスするためのメモリアドレスやコマンドを生成するアドレス変換回路１２と、フェイルカウントメモリ１３から読み出されたフェイルカウント値に「＋１」を加算するカウンタを有する演算回路１５を備え、フェイルメモリ１４からフェイル情報が読み出されて新たなフェイルがあった場合には、フェイルカウントメモリ１３から読み出された対応するラインのフェイルカウント値に「＋１」を加算して、元の位置に書き戻して行くように構成されている。上記演算回路１５は、ＩＯ毎のカウンタ（もしくはインクリメンタ）ＣＮＴ０〜ＣＮＴｎを有している。
【００２２】
さらに、この実施形態のフェイル情報取得装置は、上記演算回路１５のｎ＋１個のカウンタＣＮＴ０〜ＣＮＴｎのうち任意の２つのカウンタの値を選択可能な第１セレクタ１６ａと、選択された２つのカウンタの値を加算する加算器１７と、該加算器１７の出力または上記演算回路１５のカウンタＣＮＴ０〜ＣＮＴｎのいずれかの出力を選択してフェイルカウントメモリ１３へ供給可能な第２セレクタ１６ｂと、上記第１セレクタ１６ａおよび第２セレクタ１６ｂの選択状態を制御するフェイルカウント制御回路１８とを備える。フェイルカウント制御回路１８には、被測定デバイスの救済ライン構成（救済タイプ）に関する情報が予め与えられており、該情報に基づいて上記セレクタ１６ａ，１６ｂの選択制御を行うように構成されている。第１セレクタ１６ａおよび第２セレクタ１６ｂを設けることにより、加算器１７の数を減らせるとともに、容易にデータ伝達経路の切替え制御を行うことができる。
【００２３】
また、この実施形態におけるフェイルカウントメモリ１３は、２つのバンクを有するＳＤＲＡＭ（同期型ダイナミックＲＡＭ）、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどにより構成されており、一方のバンクＢ０には、図７のフェイル情報取得装置におけるフェイルカウントメモリ１３と同様に、ライン毎（ＸラインおよびＹラインを含む）のフェイルカウント値が格納され、他方のバンクＢ１には２つのメモリブロックのフェイルカウント値を加算した値が格納されるように構成されている。ここで、加算される２つのメモリブロックとは、被測定デバイスが図４のような救済ライン構成のメモリの場合には、メモリブロックＭＢ(IO0)とＭＢ(IO2)、ＭＢ(IO1)とＭＢ(IO3)、……ＭＢ(IOn-2)とＭＢ(IOn)である。
【００２４】
次に、上記フェイル情報取得装置の動作を、図２のタイムチャートを用いて説明する。
【００２５】
フェイルメモリアドレス生成回路１１がフェイルカウントメモリ１３からフェイル情報を順次読み出すべくアドレス情報を生成し出力し、フェイルカウントメモリ１３から欠陥有りのフェイル情報が読み出されると、フェイルカウント制御回路１８からアドレス変換回路１２に対して、フェイルカウントメモリ１３のアクセスを指令する信号が出力される。
【００２６】
すると、アドレス変換回路１２が、フェイルカウントメモリ１３のバンクＢ０とＢ１をアクティブにするアクティブコマンドＡＣＴをそれぞれ出力する（タイミングｔ１，ｔ２）。その後、フェイルカウントメモリ１３の対応する記憶領域をアクセスすべくアドレス情報を含んだ２つのラインのカウント値を読み出すためのリードコマンドＲＤ（ＩＯ０），ＲＤ（ＩＯ２）を出力する（タイミングｔ３，ｔ４）。すると、フェイルカウントメモリ１３から２つのラインのフェイルカウント値（例えばＩＯ０とＩＯ２のデータ）が読み出される（タイミングｔ５，ｔ６）。
【００２７】
読み出された２つのラインのフェイルカウント値は、ＩＯ毎のカウンタ（この場合ＣＮＴ０とＣＮＴ２）へ供給されて「＋１」加算が行われ、結果がフェイルカウントメモリ１３の元の位置に書き戻すため、アドレス変換回路１２がバンクＢ０への書込みを指令するライトコマンドＷＤ（ＩＯ０），ＷＤ（ＩＯ２）を出力する（タイミングｔ７，ｔ８）。この際、フェイルカウント制御回路１８によって、セレクタ１６ａは入力オフ状態に、またセレクタ１６ｂはカウンタの出力を選択する状態に制御される。これによって、２つのラインのフェイルカウント値の欠陥情報に対応したいずれか一方が「＋１」され、その値がセレクタ１６ｂを通してフェイルカウントメモリ１３に供給され、元の位置に書き込まれる（タイミングｔ１０，ｔ１１）。
【００２８】
また、アドレス変換回路１２は、上記ライトコマンドＷＤ（ＩＯ０），ＷＤ（ＩＯ２）の出力に続いて、バンクＢ１への書込みを指令するライトコマンドＷＤ（ＩＯ０＋ＩＯ２）を出力する（タイミングｔ９）。一方、２つのラインのフェイルカウント値の「＋１」が終了すると、フェイルカウント制御回路１８によって、セレクタ１６ａはいずれか２つのカウンタ（この場合ＩＯ０とＩＯ２のカウンタＣＮＴ０とＣＮＴ２）の出力を選択的に入力する状態に、またセレクタ１６ｂは加算器１７の出力を選択する状態に制御される。すると、加算器１７によって２つのラインのフェイルカウント値が加算され、その結果がセレクタ１６ｂを通してフェイルカウントメモリ１３に供給され、バンクＢ１の対応する番地に書き込まれる（タイミングｔ１２）。
【００２９】
その後、再びフェイルカウントメモリ１３から欠陥有りのフェイル情報が読み出されると、フェイルカウント制御回路１８からアドレス変換回路１２に対して、フェイルカウントメモリ１３のアクセスを指令する信号が出力され、対応するラインのフェイルカウント値（例えばＩＯ１とＩＯ３の値）が読み出されて、上記と同様な手順でフェイルカウント値の更新が行われる。
【００３０】
本実施形態のフェイル情報取得装置においては、上述したように、被測定デバイスのメモリの救済ライン構成が図４のようにＸ救済ラインが２つのメモリブロックに跨る場合、いずれか一方のメモリブロックの欠陥情報がフェイルメモリから読み出されたときに、フェイルカウントメモリ１３内の対応するラインのフェイルカウント値が「＋１」（インクリメント）されてバンクＢ０の元の位置に書き戻されるとともに、上記インクリメントに続いて２つのフェイルカウント値の加算が行われて、その結果がバンクＢ１の対応する位置に書き込まれる。
【００３１】
その際、フェイルカウントメモリ１３がバンク構成であるため、図３に示すように、バンクＢ０の書込みが終了する前にバンクＢ１のプリチャージを開始することができる。その結果、それぞれのバンクのアクセスサイクルをオーバーラップさせることができ、フェイルカウントメモリ１３から欠陥に対応するラインのフェイルカウント値を読み出して一旦更新してから、再度そのカウント値と対を成すＩＯの当該ラインのフェイルカウント値を読み出して加算し、その結果をフェイルカウントメモリ１３に書き込む方式に比べて、トータルの処理時間を短縮することができる。
【００３２】
図１の実施形態のフェイル情報取得装置においては、フェイルカウント制御回路１８に予め与える救済ライン構成情報を変えることで、セレクタ１６ａ，１６ｂによって任意の２つのＩＯのラインのフェイルカウント値を選択することが可能であり、被測定メモリの救済ライン構成が異なる場合、例えば図５のように、Ｙ救済ラインが２つのＩＯのメモリブロックに跨るように構成されている被測定メモリであっても、１つのフェイル情報取得装置で対応することができるという利点がある。また、図１の実施形態のフェイル情報取得装置は、Ｘ救済ラインおよびＹ救済ラインが２つのＩＯのメモリブロックＭＢ(IO0)とＭＢ(IO1)に跨るように構成されている被測定メモリに対しても使用することができる。
【００３３】
図６には、本発明を適用したフェイル情報取得装置の他の実施形態を示す。
前記実施形態は、救済ラインが２つのＩＯのメモリブロックに跨るように構成されている被測定メモリに対応したフェイル情報取得装置であるのに対し、図６のフェイル情報取得装置は、救済ラインが任意の数のＩＯのメモリブロックに跨るように構成されている被測定メモリに対応できるように構成したものである。
【００３４】
具体的には、ＩＯ毎に設けられた複数のカウンタＣＮＴ０〜ＣＮＴｎのうち、任意の２つのカウンタの出力を選択可能なセレクタＳＥＬ１および選択された２つのカウント値を加算する加算器ＡＤＤ１、複数のカウンタＣＮＴ０〜ＣＮＴｎのうち任意の４つのカウンタの出力を選択可能なセレクタＳＥＬ２および選択された４つのカウント値を加算する加算器ＡＤＤ２、……のように、複数のカウンタＣＮＴ０〜ＣＮＴｎのうち任意の数のカウンタの出力を選択可能なセレクタおよび選択された複数のカウント値を加算する加算器と、カウンタの出力またはいずれかの加算器の出力を選択可能なセレクタ１６ｃを設けたものである。この実施形態においても、フェイルカウントメモリ１３としてマルチバンク構成のメモリを使用して、カウンタＣＮＴ０〜ＣＮＴｎの出力と加算器ＡＤＤ１，ＡＤＤ２、……の出力を別のバンクに格納するように構成することができる。
【００３５】
この実施形態のフェイル情報取得装置によれば、２以上の複数のラインフェイルカウント値をほぼ同時に取得することが可能となる。また、各ラインフェイルカウント値の書込みをバンク間でオーバーラップさせることで、処理時間を短縮することができる。さらに、選択数の異なる複数のセレクタおよび加算器を複数設けているため、より複雑な救済ライン構成を有するメモリをテストするテストシステムに適用することができる。
【００３６】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記第１の実施形態（図１）では、テスト対象の半導体メモリのＩＯ線の数と同一数のカウンタを設けているが、第１の実施形態では少なくとも２個のカウンタがあれば、図４のタイムチャートを用いて説明したのと同様な処理が可能である。ＩＯ線の数と同一数のカウンタを設けておくことにより、さらに連続した複数のラインのフェイルカウント数加算処理が可能となる。
【００３７】
また、前記実施形態では、フェイルカウントメモリ１３としてバンク構成のメモリを使用した場合を説明したが、フェイルカウントメモリ１３はバンク構成のものに限定されず、バンク構成でないメモリを複数個並べて同一制御線、同一バス上に接続して、複数のメモリがバンク構成のメモリのバンク選択と同様な方法でチップ選択されるように構成する。それによって、フェイルカウント値を取得可能なライン数を容易に増加することが可能であり、より大規模なデバイスの救済演算やフェイル解析に対応することが可能となる。
【００３８】
さらに、前記実施形態では、フェイルカウントメモリ１３のバンクＢ０にＸラインのフェイルカウント値とＹラインのフェイルカウント値を格納し、バンクＢ１に２つのラインのフェイルカウント値を加算した値を格納するとしたが、さらにＸラインのフェイルカウント値とＹラインのフェイルカウント値も各々の別個のバンクに格納するように構成しても良い。
【産業上の利用可能性】
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリのテストシステムに使用されるフェイル情報取得装置に適用した場合を説明したが、本発明はそれに限定されず、ゲートアレイやＣＣＤ（チャージカップルドデバイス）など他の半導体装置のテストシステムに使用されるフェイル情報取得装置に利用することも可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明を適用した半導体メモリのメモリテストシステムにおけるフェイル情報取得装置の第１の実施形態を示すブロック図である。
【図２】第１の実施形態のフェイル情報取得装置の動作を示すタイムチャートである。
【図３】第１の実施形態のフェイル情報取得装置におけるフェイルカウントメモリの各バンクのアクセスタイミングを示すタイムチャートである。
【図４】第１の実施形態のフェイル情報取得装置が対象とする半導体メモリの救済ライン構成を示す構成図である。
【図５】第１の実施形態のフェイル情報取得装置を適用可能な他の半導体メモリの救済ライン構成を示す構成図である。
【図６】本発明に係るフェイル情報取得装置の第２の実施形態の主要部の構成を示すブロック図である。
【図７】本発明に先立って検討したフェイル情報取得装置の構成例を示すブロック図である。
【図８】図７のフェイル情報取得装置を使用して有効な半導体メモリの救済ライン構成を示す構成図である。
【符号の説明】
【００４１】
１１  フェイルメモリアドレス生成回路
１２  アドレス変換回路
１３  フェイルカウントメモリ
１４  フェイルメモリ
１５  演算回路（計数手段）
１６  選択手段（セレクタ）
１７  加算手段（加算器）
ＣＮＴ  計数手段（カウンタ）
ＡＤＤ  加算手段（加算器）
ＳＥＬ  セレクタ
【図１】
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【図２】
2010073287.tif 000004
【図３】
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【図４】
2010073287.tif 000006
【図５】
2010073287.tif 000007
【図６】
2010073287.tif 000008
【図７】
2010073287.tif 000009
【図８】
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