(57)【要約】【課題】入力ビット数の増加に伴ったテーブルの拡大を抑止するとともに、変換誤差の影響を軽減すること。【解決手段】ビットパターンと変換補正値とを対応付けて記憶する変換補正値記憶部を備え、入力値の上位から所定桁数の補正用ビットパターンを抽出し、抽出された補正用ビットパターンと同じビットパターンに対応する変換補正値を変換補正値記憶部から読み出し、読み出された変換補正値と入力された入力値とを加算することによって、補正入力値を算出し、入力値及び補正入力値それぞれにおける上位の第二の桁数の判定用ビットパターンを抽出し、抽出された二つの判定用ビットパターンが一致する場合には、補正入力値をデジタルアナログ変換装置へ出力する。【選択図】図２
2010021623.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデジタルデータの入力値を入力する入力部と、
第一の桁数のビットパターン毎に変換補正値を対応付けて記憶する変換補正値記憶部と、
前記入力部によって入力された前記入力値の上位から前記第一の桁数の補正用ビットパターンを抽出する補正用ビットパターン抽出部と、
前記補正用ビットパターン抽出部によって抽出された前記補正用ビットパターンと同じビットパターンに対応付けて前記変換補正値記憶部に記憶される前記変換補正値を、前記変換補正値記憶部から読み出す変換補正値読出部と、
前記変換補正値読出部によって読み出された前記変換補正値と、前記入力部によって入力された前記入力値とを加算することによって、補正入力値を算出する補正入力値算出部と、
前記入力値及び前記補正入力値それぞれにおける上位の第二の桁数の判定用ビットパターンを抽出する判定用ビットパターン抽出部と、
前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致する場合には、前記補正入力値をデジタルアナログ変換装置へ出力する出力判定部と、
を備え、
前記第一の桁数及び前記第二の桁数は入力値の桁数よりも少ないことを特徴とする変換誤差補正装置。
【請求項２】
前記補正入力値算出部によって算出された前記補正入力値の上位から前記第一の桁数の第二補正用ビットパターンを抽出する第二補正用ビットパターン抽出部と、
前記第二補正用ビットパターン抽出部によって抽出された前記第二補正用ビットパターンと同じビットパターンと対応付けて前記変換補正値記憶部に記憶される前記変換補正値を、前記変換補正値記憶部から読み出す第二変換補正値読出部と、
前記第二変換補正値読出部によって読み出された前記変換補正値と、前記入力部によって入力された前記入力値とを加算することによって、第二補正入力値を算出する第二補正入力値算出部と、
前記補正入力値及び前記第二補正入力値それぞれの上位から前記第二の桁数の第二判定用ビットパターンを抽出する第二判定用ビットパターン抽出部と、
をさらに備え、
前記出力判定部は、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致しない場合であって、且つ前記第二判定用ビットパターン抽出部によって抽出された二つの第二判定用ビットパターンが一致する場合には、前記第二補正入力値をデジタルアナログ変換装置へ出力する、請求項１に記載の変換誤差補正装置。
【請求項３】
前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換された場合に出力されることが期待されるアナログデータの期待値を対応付けて記憶する期待値記憶部と、
前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換されて出力されるアナログデータの実測値を対応付けて記憶する実測値記憶部と、
前記入力値の上位の第二の桁数のビットパターンに１を加算して算出されるビットパターンを有する最小値である第一変換入力値と、前記入力値の上位の第二の桁数のビットパターンを有する最大値である第二変換入力値と、を算出する変換入力値算出部と、
前記入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記期待値を、前記期待値記憶部から読み出す期待値読出部と、
前記第一変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値と、前記第二変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値とを、前記実測値記憶部から読み出す実測値読出部と、
をさらに備え、
前記出力判定部は、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致しない場合であって、且つ前記第二判定用ビットパターン抽出部によって抽出された二つの第二判定用ビットパターンが一致しない場合であって、且つ前記補正入力値が前記入力値よりも大きい場合には、前記第一変換入力値の実測値と前記入力値の期待値との差が前記第二変換入力値の実測値と前記入力値の期待値との差よりも小さい場合に前記第一変換入力値を出力し、前記第一変換入力値の実測値と前記入力値の期待値との差が前記第二変換入力値の実測値と前記入力値の期待値との差よりも大きい場合に前記第二変換入力値を出力する、請求項２に記載の変換誤差補正装置。
【請求項４】
前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換された場合に出力されることが期待されるアナログデータの期待値を対応付けて記憶する期待値記憶部と、
前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換されて出力されるアナログデータの実測値を対応付けて記憶する実測値記憶部と、
前記入力値の上位の第二の桁数のビットパターンを有する最小値である第三変換入力値と、前記入力値の上位の第二の桁数のビットパターンから１を減算して算出されるビットパターンを有する最大値である第四変換入力値と、を算出する変換入力値算出部と、
前記入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記期待値を、前記期待値記憶部から読み出す期待値読出部と、
前記第三変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値と、前記第四変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値とを、前記実測値記憶部から読み出す実測値読出部と、
をさらに備え、
前記出力判定部は、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致しない場合であって、且つ前記第二判定用ビットパターン抽出部によって抽出された二つの第二判定用ビットパターンが一致しない場合であって、且つ前記補正入力値が前記入力値よりも大きい場合には、前記第三変換入力値の実測値と前記入力値の期待値との差が前記第四変換入力値の実測値と前記入力値の期待値との差よりも小さい場合に前記第三変換入力値を出力し、前記第三変換入力値の実測値と前記入力値の期待値との差が前記第四変換入力値の実測値と前記入力値の期待値との差よりも大きい場合に前記第四変換入力値を出力する、請求項２に記載の変換誤差補正装置。
【請求項５】
第一の桁数のビットパターン毎に変換補正値を対応付けて記憶する変換補正値記憶部を備える変換誤差補正装置が、複数ビットのデジタルデータの入力値を入力する入力ステップと、
前記変換誤差補正装置が、入力された前記入力値の上位から前記第一の桁数の補正用ビットパターンを抽出する補正用ビットパターン抽出ステップと、
前記変換誤差補正装置が、抽出された前記補正用ビットパターンと同じビットパターンに対応付けて前記変換補正値記憶部に記憶される前記変換補正値を、前記変換補正値記憶部から読み出す変換補正値読出ステップと、
前記変換誤差補正装置が、読み出された前記変換補正値と、入力された前記入力値とを加算することによって、補正入力値を算出する補正入力値算出ステップと、
前記変換誤差補正装置が、前記入力値及び前記補正入力値それぞれにおける上位の第二の桁数の判定用ビットパターンを抽出する判定用ビットパターン抽出ステップと、
前記変換誤差補正装置が、抽出された二つの判定用ビットパターンが一致する場合には、前記補正入力値をデジタルアナログ変換装置へ出力する出力判定ステップと、
を備える変換誤差補正方法。
【請求項６】
デジタルアナログ変換装置にデジタルデータの信号を出力するディザ合成装置であって、
複数ビットのデジタルデータの信号を入力する入力部と、
前記入力部によって入力されたデジタルデータから、前記デジタルアナログ変換装置の処理対象とならない部分のビットパターンを抽出するディザ用ビットパターン抽出部と、
前記ディザ用ビットパターン抽出部によって抽出されたビットパターンに基づいてディザ用比率を算出するディザ用比率算出部と、
前記入力部によって入力されたデジタルデータの信号よりも高い周波数を有するクロック信号を生成するクロックと、
前記クロックによって生成されるクロック信号の周波数またはその定数倍の周波数を有し、前記入力部によって入力されたデジタルデータのうち前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値またはこの値に１を加算した値のいずれかを有する信号であって、前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値に１を加算した値が占める割合が前記ディザ用比率である信号を生成するディザ合成部と、
前記ディザ合成部によって生成された信号を出力する出力部と、
を備えるディザ合成装置。
【請求項７】
入力されるデジタルデータの信号よりも高い周波数を有するクロック信号を生成するクロックを備え、デジタルアナログ変換装置にデジタルデータの信号を出力するディザ合成装置が、複数ビットのデジタルデータの信号を入力する入力ステップと、
前記ディザ合成装置が、入力されたデジタルデータから、前記デジタルアナログ変換装置の処理対象とならない部分のビットパターンを抽出するディザ用ビットパターン抽出ステップと、
前記ディザ合成装置が、抽出されたビットパターンに基づいてディザ用比率を算出するディザ用比率算出ステップと、
前記ディザ合成装置が、前記クロックによって生成されるクロック信号の周波数またはその定数倍の周波数を有し、入力されたデジタルデータのうち前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値またはこの値に１を加算した値のいずれかを有する信号であって、前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値に１を加算した値が占める割合が前記ディザ用比率である信号を生成するディザ合成ステップと、
前記ディザ合成装置が、前記ディザ合成部によって生成された信号を出力する出力ステップと、
を備えるディザ合成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換装置に入力されるデジタルデータを生成する変換誤差補正装置、変換誤差補正方法、ディザ合成装置およびディザ合成方法に関する。
【背景技術】
【０００２】
デジタルアナログ変換装置（以下、「ＤＡＣ」という。）では、入力されるデジタル値（以下、「入力値」という。）に応じた変換誤差が生じる。そのため、入力値がデジタルアナログ変換される場合、期待されるアナログ値（以下、「期待値」という。）が常に出力されるとは限らない。
【０００３】
図２４は、ＤＡＣの変換誤差の例を示す概念図である。ＤＡＣは、入力値に対してデジタルアナログ変換を行うことによって、実測値を出力する。このとき、期待値と実測値との差を変換誤差という。このような変換誤差が生じることによって、入力値に応じた期待値が得られず、その後の処理の精度が低下してしまうという問題がある。
【０００４】
このような問題に対し、ｎビットで表される全てのパターンの入力値について、デジタルアナログ変換後に期待値が得られるデジタル値（以下、「補正用デジタル値」という。）を対応付けて記憶するテーブルを備える技術が提案されている（特許文献１参照）。この技術では、ｎビットの入力値に対応する補正用デジタル値をテーブルから読み出し、入力値に代えて補正用デジタル値をデジタルアナログ変換することによって、入力値に応じた期待値を出力する。
【０００５】
また、上述した問題に対し、入力値に対応したアナログ・サンプル値を出力するＤＡ変換手段と、入力値に加算すべきＤＡ変換歪データのテーブルを記憶する記憶手段と、アナログ・サンプル値をデジタル・コードに変換するＡＤ変換手段と、ＡＤ変換手段が出力するデジタル・コードと入力値との差に基づいて記憶手段に記憶されるＤＡ変換歪データを更新する更新手段を備え、入力値に対してＤＡ変換歪データを加算した値をＤＡ変換することによってアナログ値を生成するＤＡ変換器も提案されている（特許文献２参照）。
【特許文献１】特開２０００−２４４３１７号公報
【特許文献２】特開平４−２３３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された技術では、入力値のビット数に応じたテーブルが必要となるため、入力ビット数が多くなるとテーブルが指数関数的に大きくなってしまうという問題があった。
【０００７】
また、特許文献２に開示された技術では、入力値に対してＤＡ変換歪データを加算した後の上位ビットと入力値の上位ビットとが異なる場合、所望の期待値が得られないという問題があった。特許文献２におけるこの問題は、下位ビットに比べて上位ビットの方が変換誤差に大きく影響するために生じる。即ち、特許文献２に開示された技術では入力値における変換誤差に応じたＤＡ変換歪データが用いられるが、入力値にＤＡ変換歪データを加算した際に上位ビットのビット列が変化すると、これに伴い変換誤差も大きく変化するため、元の入力値に応じたＤＡ変換歪データが正しく機能せず所望の期待値が得られない結果を招いてしまっていた。
【０００８】
上記事情に鑑み、本発明は、入力ビット数の増加に伴ったテーブルの拡大を抑止するとともに、変換誤差の影響を軽減することを可能とする変換誤差補正装置および変換誤差補正方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
［１］上記の課題を解決するため、本発明の一態様による変換誤差補正装置は、複数ビットのデジタルデータの入力値を入力する入力部と、第一の桁数のビットパターン毎に変換補正値を対応付けて記憶する変換補正値記憶部と、前記入力部によって入力された前記入力値の上位から前記第一の桁数の補正用ビットパターンを抽出する補正用ビットパターン抽出部と、前記補正用ビットパターン抽出部によって抽出された前記補正用ビットパターンと同じビットパターンに対応付けて前記変換補正値記憶部に記憶される前記変換補正値を、前記変換補正値記憶部から読み出す変換補正値読出部と、前記変換補正値読出部によって読み出された前記変換補正値と、前記入力部によって入力された前記入力値とを加算することによって、補正入力値を算出する補正入力値算出部と、前記入力値及び前記補正入力値それぞれにおける上位の第二の桁数の判定用ビットパターンを抽出する判定用ビットパターン抽出部と、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致する場合には、前記補正入力値をデジタルアナログ変換装置へ出力する出力判定部と、を備え、前記第一の桁数及び前記第二の桁数は入力値の桁数よりも少ないことを特徴とする。
【００１０】
［２］また、本発明の一態様は、上記の変換誤差補正装置において、前記補正入力値算出部によって算出された前記補正入力値の上位から前記第一の桁数の第二補正用ビットパターンを抽出する第二補正用ビットパターン抽出部と、前記第二補正用ビットパターン抽出部によって抽出された前記第二補正用ビットパターンと同じビットパターンと対応付けて前記変換補正値記憶部に記憶される前記変換補正値を、前記変換補正値記憶部から読み出す第二変換補正値読出部と、前記第二変換補正値読出部によって読み出された前記変換補正値と、前記入力部によって入力された前記入力値とを加算することによって、第二補正入力値を算出する第二補正入力値算出部と、前記補正入力値及び前記第二補正入力値それぞれの上位から前記第二の桁数の第二判定用ビットパターンを抽出する第二判定用ビットパターン抽出部と、をさらに備え、前記出力判定部は、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致しない場合であって、且つ前記第二判定用ビットパターン抽出部によって抽出された二つの第二判定用ビットパターンが一致する場合には、前記第二補正入力値をデジタルアナログ変換装置へ出力する、ことを特徴とする。
【００１１】
［３］また、本発明の一態様は、上記の変換誤差補正装置において、前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換された場合に出力されることが期待されるアナログデータの期待値を対応付けて記憶する期待値記憶部と、前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換されて出力されるアナログデータの実測値を対応付けて記憶する実測値記憶部と、前記入力値の上位の第二の桁数のビットパターンに１を加算して算出されるビットパターンを有する最小値である第一変換入力値と、前記入力値の上位の第二の桁数のビットパターンを有する最大値である第二変換入力値と、を算出する変換入力値算出部と、前記入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記期待値を、前記期待値記憶部から読み出す期待値読出部と、前記第一変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値と、前記第二変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値とを、前記実測値記憶部から読み出す実測値読出部と、をさらに備え、前記出力判定部は、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致しない場合であって、且つ前記第二判定用ビットパターン抽出部によって抽出された二つの第二判定用ビットパターンが一致しない場合であって、且つ前記補正入力値が前記入力値よりも大きい場合には、前記第一変換入力値の実測値と前記入力値の期待値との差が前記第二変換入力値の実測値と前記入力値の期待値との差よりも小さい場合に前記第一変換入力値を出力し、前記第一変換入力値の実測値と前記入力値の期待値との差が前記第二変換入力値の実測値と前記入力値の期待値との差よりも大きい場合に前記第二変換入力値を出力する、ことを特徴とする。
【００１２】
［４］また、本発明の一態様は、上記の変換誤差補正装置において、前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換された場合に出力されることが期待されるアナログデータの期待値を対応付けて記憶する期待値記憶部と、前記複数ビットのデジタルデータのビットパターン毎に、当該デジタルデータが前記デジタルアナログ変換装置によってデジタルアナログ変換されて出力されるアナログデータの実測値を対応付けて記憶する実測値記憶部と、前記入力値の上位の第二の桁数のビットパターンを有する最小値である第三変換入力値と、前記入力値の上位の第二の桁数のビットパターンから１を減算して算出されるビットパターンを有する最大値である第四変換入力値と、を算出する変換入力値算出部と、前記入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記期待値を、前記期待値記憶部から読み出す期待値読出部と、前記第三変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値と、前記第四変換入力値と同じビットパターンに対応付けて前記期待値記憶部に記憶される前記実測値とを、前記実測値記憶部から読み出す実測値読出部と、をさらに備え、前記出力判定部は、前記判定用ビットパターン抽出部によって抽出された二つの判定用ビットパターンが一致しない場合であって、且つ前記第二判定用ビットパターン抽出部によって抽出された二つの第二判定用ビットパターンが一致しない場合であって、且つ前記補正入力値が前記入力値よりも大きい場合には、前記第三変換入力値の実測値と前記入力値の期待値との差が前記第四変換入力値の実測値と前記入力値の期待値との差よりも小さい場合に前記第三変換入力値を出力し、前記第三変換入力値の実測値と前記入力値の期待値との差が前記第四変換入力値の実測値と前記入力値の期待値との差よりも大きい場合に前記第四変換入力値を出力する、ことを特徴とする。
【００１３】
［５］また、本発明の一態様による変換誤差方法は、第一の桁数のビットパターン毎に変換補正値を対応付けて記憶する変換補正値記憶部を備える変換誤差補正装置が、複数ビットのデジタルデータの入力値を入力する入力ステップと、前記変換誤差補正装置が、入力された前記入力値の上位から前記第一の桁数の補正用ビットパターンを抽出する補正用ビットパターン抽出ステップと、前記変換誤差補正装置が、抽出された前記補正用ビットパターンと同じビットパターンに対応付けて前記変換補正値記憶部に記憶される前記変換補正値を、前記変換補正値記憶部から読み出す変換補正値読出ステップと、前記変換誤差補正装置が、読み出された前記変換補正値と、入力された前記入力値とを加算することによって、補正入力値を算出する補正入力値算出ステップと、前記変換誤差補正装置が、前記入力値及び前記補正入力値それぞれにおける上位の第二の桁数の判定用ビットパターンを抽出する判定用ビットパターン抽出ステップと、前記変換誤差補正装置が、抽出された二つの判定用ビットパターンが一致する場合には、前記補正入力値をデジタルアナログ変換装置へ出力する出力判定ステップと、を備える。
【００１４】
［６］また、本発明の一態様によるディザ合成装置は、デジタルアナログ変換装置にデジタルデータの信号を出力するディザ合成装置であって、複数ビットのデジタルデータの信号を入力する入力部と、前記入力部によって入力されたデジタルデータから、前記デジタルアナログ変換装置の処理対象とならない部分のビットパターンを抽出するディザ用ビットパターン抽出部と、前記ディザ用ビットパターン抽出部によって抽出されたビットパターンに基づいてディザ用比率を算出するディザ用比率算出部と、前記入力部によって入力されたデジタルデータの信号よりも高い周波数を有するクロック信号を生成するクロックと、前記クロックによって生成されるクロック信号の周波数またはその定数倍の周波数を有し、前記入力部によって入力されたデジタルデータのうち前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値またはこの値に１を加算した値のいずれかを有する信号であって、前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値に１を加算した値が占める割合が前記ディザ用比率である信号を生成するディザ合成部と、前記ディザ合成部によって生成された信号を出力する出力部と、を備える。
【００１５】
［７］また、本発明の一態様によるディザ合成方法は、入力されるデジタルデータの信号よりも高い周波数を有するクロック信号を生成するクロックを備え、デジタルアナログ変換装置にデジタルデータの信号を出力するディザ合成装置が、複数ビットのデジタルデータの信号を入力する入力ステップと、前記ディザ合成装置が、入力されたデジタルデータから、前記デジタルアナログ変換装置の処理対象とならない部分のビットパターンを抽出するディザ用ビットパターン抽出ステップと、前記ディザ合成装置が、抽出されたビットパターンに基づいてディザ用比率を算出するディザ用比率算出ステップと、前記ディザ合成装置が、前記クロックによって生成されるクロック信号の周波数またはその定数倍の周波数を有し、入力されたデジタルデータのうち前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値またはこの値に１を加算した値のいずれかを有する信号であって、前記デジタルアナログ変換装置の処理対象となる部分のビットパターンの値に１を加算した値が占める割合が前記ディザ用比率である信号を生成するディザ合成ステップと、前記ディザ合成装置が、前記ディザ合成部によって生成された信号を出力する出力ステップと、を備える。
【発明の効果】
【００１６】
本発明により、入力ビット数の増加に伴ったテーブルの拡大を抑止するとともに、変換誤差の影響を軽減することが可能となる。
【発明を実施するための最良の形態】
【００１７】
［第一実施形態］
図１は、デジタルデータである入力値をアナログデータの出力値に変換するデジタルアナログ変換システム１の概略を表す概略図である。デジタルアナログ変換システム１は、変換誤差補正装置１０と、ＤＡＣ（Digital to Analog Converter）２０とを備える。ＤＡＣ２０は、既存のデジタルアナログ変換装置である。
【００１８】
次に、変換誤差補正装置１０について説明する。なお、説明の便宜のために入力値が８ビットのデータである場合について説明するが、入力値は他のビット数（例えば、４ビット、１２ビット、１５ビット、２４ビット）であっても良い。
【００１９】
図２は、第一実施形態の変換誤差補正装置１の機能構成を表す機能ブロック図である。図示するように、変換誤差補正装置１０は、入力部１０１、補正用ビットパターン抽出部１０２、変換補正値記憶部１０３、変換補正値読出部１０４、補正入力値算出部１０５、判定用ビットパターン抽出部１０６、及び出力判定部１０７を備える。
【００２０】
入力部１０１は、複数ビットのデジタルデータである入力値を変換誤差補正装置１０に入力する。
補正用ビットパターン抽出部１０２は、入力値の上位から４ビット分（第一の桁数分）のビットパターンを補正用ビットパターンとして抽出する。なお、説明の便宜のために第一の桁数が４ビットである場合について説明するが、第一の桁数は入力値の桁数よりも少なければ他の桁数（例えば、２ビット、６ビット、１２ビット）であっても良く、入力値のビット数に応じて適宜設定されても良い。
【００２１】
変換補正値記憶部１０３は、補正用ビットパターン毎に変換補正値を対応付けた変換補正値テーブルを記憶する。
変換補正値読出部１０４は、補正用ビットパターン抽出部１０２によって抽出された補正用ビットパターンに対応する変換補正値を変換補正値記憶部１０３から読み出す。
【００２２】
補正入力値算出部１０５は、入力部１０１によって入力された入力値と、変換補正値読出部１０４によって読み出された変換補正値とを加算することによって、補正入力値を算出する。
【００２３】
判定用ビットパターン抽出部１０６は、入力値及び補正入力値それぞれの上位から４ビット分（第二の桁数分）のビットパターンを判定用ビットパターンとして抽出する。なお、説明の便宜のために第二の桁数が４ビットである場合について説明するが、第一の桁数は入力値の桁数よりも少なければ他の桁数（例えば、２ビット、６ビット、１２ビット）であっても良く、第一の桁数とは異なる桁数であっても良く、入力値のビット数に応じて適宜設定されても良い。また、第二の桁数は、第一の桁数以下として設定されても良い。
【００２４】
出力判定部１０７は、判定用ビットパターン抽出部１０６によって抽出された二つの判定用ビットパターンを比較する。そして、出力判定部１０７は、二つの判定用ビットパターンが同じである場合には補正入力値を出力し、二つの判定用ビットパターンが異なる場合には入力値をそのまま出力する。
【００２５】
図３は、変換補正値記憶部１０３によって記憶される変換補正値テーブルの構成を示す概略図である。変換補正値テーブルは、第一の桁数のビットパターン毎に、そのビットパターンを上位ビットに有する入力値に用いられる変換補正値を対応付けて保持するテーブルである。なお、図３では変換補正値が負の値である場合にマイナス“−”を付して表しているが、入力値などの表現に合わせて１の補数表現や２の補数表現が適用されても良い。
【００２６】
図４は、変換補正値の概念を表す概念図である。変換補正値は、ＤＡＣ２０によるデジタルアナログ変換において期待値が出力されるように、入力値に加算される値である。補正入力値は、入力値に変換補正値が加算されて得られる値である。補正入力値がＤＡＣ２０に入力されデジタルアナログ変換の結果出力される値が、もともとの入力値の期待値となる。
【００２７】
図３に戻り変換補正値テーブルの説明を続ける。上述したように、変換補正値テーブルは入力値の上位４ビット分のビットパターンに応じた変換補正値を記憶する。各ビットパターンに応じた変換補正値は、そのビットパターンを上位４ビットに有する全ての入力値の変換補正値を実験等によって取得し、その平均値を算出することによって得ることができる。例えば、ビットパターン“０１０１”の変換補正値は、“０１０１００００”〜“０１０１１１１１”の各入力値の変換補正値を実験等により取得し、その平均値を算出することによって得ることができる。
【００２８】
図５は、変換誤差補正装置１０の動作例を示すフローチャートである。以下、図５を用いて、入力値が“０１０１１１１０”である場合の動作について説明する。図示するように、まず入力部１０１が入力値を入力する（ステップＳ１０１）。次に、補正用ビットパターン抽出部１０２が入力値から補正用ビットパターンを抽出する（ステップＳ１０２）。具体的には、補正用ビットパターン抽出部１０２は、入力値“０１０１１１１０”の上位４ビット“０１０１”を補正用ビットパターンとして抽出する。次に、変換補正値読出部１０４が変換補正値記憶部１０３から、補正用ビットパターンに対応する変換補正値を読み出す（ステップＳ１０３）。具体的には、変換補正値読出部１０４は、変換補正値記憶部１０３においてビットパターン“０１０１”に対応付けて記憶されている変換補正値“０１００”を読み出す。
【００２９】
次に、補正入力値算出部１０５が補正入力値を算出する（ステップＳ１０４）。具体的には、補正入力値算出部１０５は、入力値“０１０１１１１０”に、変換補正値読出部１０４によって読み出された変換補正値“０１００”を加算することによって、補正入力値“０１１０００１０”を算出する。次に、判定用ビットパターン抽出部１０６が入力値および補正入力値から判定用ビットパターンを抽出する（ステップＳ１０５）。具体的には、判定用ビットパターン抽出部１０６は、入力値“０１０１１１１０”の上位４ビット“０１０１”と、補正入力値“０１１０００１０”の上位４ビット“０１１０”とを判定用ビットパターンとして抽出する。
【００３０】
次に、判定用ビットパターン抽出部１０６によって抽出された二つの判定用ビットパターンが一致するか否か出力判定部１０７が判定する（ステップＳ１０６）。二つの判定用ビットパターンが一致する場合には（ステップＳ１０６−ＹＥＳ）、出力判定部１０７は補正入力値を出力する（ステップＳ１０７）。一方、二つの判定用ビットパターンが一致しない場合には（ステップＳ１０６−ＮＯ）、出力判定部１０７は入力値をそのまま出力する（ステップＳ１０８）。上述した場合には、二つの判定用ビットパターンは“０１１０”と“０１０１”であり一致しない為、出力判定部１０７は入力値“０１０１１１１０”をそのまま出力する。
【００３１】
図６は、変換誤差補正装置１０の効果を示す概念図である。上述したように、下位ビットに比べて上位ビットの方が変換誤差に大きく影響する。そのため、入力値に変換補正値を加算したことによって上位のビットパターン（上位の第二の桁数のビットパターン）が変わってしまった場合、入力値で想定されていた変換誤差と、補正入力値に実際に生じる変換誤差とが異なってしまう。従って、補正入力値の信頼性が低下し、補正入力値をＤＡＣ２０に入力して得られる実測値が、入力値の実測値よりも期待値から離れてしまう可能性が生じる。
【００３２】
このような問題に対し、変換誤差補正装置１０では、判定用ビットパターン抽出部１０６が入力値および補正入力値から上位のビットパターン（判定用ビットパターン）を抽出し、出力判定部１０７が二つの判定用ビットパターンが一致するか否か判定し、一致しない場合には出力判定部１０７が入力値をそのまま出力する。そのため、上述したような補正入力値の信頼性が低い場合には、補正入力値ではなく入力値を出力することによって、ＤＡＣ２０によって得られるアナログ値の信頼性を維持し、変換誤差の影響を軽減することが可能となる。一方、二つの判定用ビットパターンが一致する場合には、出力判定部１０７が補正入力値を出力し変換誤差の影響を軽減することが可能となる。
【００３３】
また、変換誤差補正装置１０では、変換補正値記憶部１０３は、全ての入力値のビットパターンに対応付けて変換補正値を記憶するのではなく、入力値の一部分のビットパターン（第一の桁数のビットパターン）に対応付けて変換補正値を記憶する。そのため、変換補正値記憶部１０３が記憶するテーブルが小さくなり、入力ビット数の増加に伴ったテーブルの拡大を抑止することが可能となる。
【００３４】
＜変形例＞
変換補正値テーブルにおける各ビットパターンに対応する変換補正値は、他の方法によって取得されても良い。例えば、各ビットパターンを上位４ビットに有する入力値の中間値や最小値や最大値などの代表値を決定し、その代表値の変換補正値を実験等により取得し、取得された値を各ビットパターンに対応する変換補正値として得ることができる。
【００３５】
［第二実施形態］
図７は、第二実施形態の変換誤差補正装置１０ａの機能構成を表す機能ブロック図である。第一実施形態の変換誤差補正装置１０と同じ機能部には図７において図２と同じ符号を付して表し、その説明を省く。
【００３６】
変換誤差補正装置１０ａは、出力判定部１０７に代えて出力判定部１０７ａを備える点と、第二補正用ビットパターン抽出部１０８、第二変換補正値読出部１０９、第二補正入力値算出部１１０、及び第二判定用ビットパターン抽出部１１１をさらに備える点で、第一実施形態の変換誤差補正装置１０と異なる。
【００３７】
第二補正用ビットパターン抽出部１０８は、補正入力値算出部１０５によって算出された補正入力値の上位から４ビット分（第一の桁数分）のビットパターンを第二補正用ビットパターンとして抽出する。
【００３８】
第二変換補正値読出部１０９は、第二補正用ビットパターン抽出部１０８によって抽出された第二補正用ビットパターンに対応する変換補正値を、第二変換補正値として変換補正値記憶部１０３から読み出す。
【００３９】
第二補正入力値算出部１１０は、入力部１０１によって入力された入力値と、第二変換補正値読出部１０９によって読み出された第二変換補正値とを加算することによって、第二補正入力値を算出する。
【００４０】
第二判定用ビットパターン抽出部１１１は、入力値及び第二補正入力値それぞれの上位から４ビット分（第二の桁数分）のビットパターンを第二判定用ビットパターンとして抽出する。
【００４１】
出力判定部１０７ａは、出力判定部１０７と同様に、判定用ビットパターン抽出部１０６によって抽出された二つの判定用ビットパターンを比較し、二つの判定用ビットパターンが同じである場合には補正入力値を出力する。一方、出力判定部１０７ａは、二つの判定用ビットパターンが異なる場合には、出力判定部１０７とは異なり、第二判定用ビットパターン抽出部１１１によって抽出された二つの第二判定用ビットパターンを比較する。そして、出力判定部１０７ａは、二つの第二判定用ビットパターンが一致する場合には第二補正入力値を出力し、二つの第二判定用ビットパターンが一致しない場合には入力値を出力する。
【００４２】
図８は、第二実施形態の変換誤差補正装置１０ａの動作例を示すフローチャートである。以下、図８を用いて、入力値が“０１０１１１１０”である場合の動作について説明する。なお、第一実施形態の変換誤差補正装置１０と同じ処理には図８において図５と同じ符号を付して表し、その説明を省く。
【００４３】
ステップＳ１０６の処理において、二つの判定用ビットパターンが一致しない場合には（ステップＳ１０６−ＮＯ）、第二補正用ビットパターン抽出部１０８が補正入力値から第二補正用ビットパターンを抽出する（ステップＳ２０１）。具体的には、第二補正用ビットパターン抽出部１０８は、補正入力値“０１１０００１０”の上位４ビット“０１１０”を第二補正用ビットパターンとして抽出する。次に、第二変換補正値読出部１０９が変換補正値記憶部１０３から、第二補正用ビットパターンに対応する第二変換補正値を読み出す（ステップＳ２０２）。具体的には、第二変換補正値読出部１０９は、変換補正値記憶部１０３においてビットパターン“０１１０”に対応付けて記憶されている変換補正値“−０１１０”を読み出す。
【００４４】
次に、第二補正入力値算出部１１０が第二補正入力値を算出する（ステップＳ２０３）。具体的には、第二補正入力値算出部１１０は、入力値“０１０１１１１０”に、第二変換補正値“−０１１０”を加算することによって、第二補正入力値“０１０１１１００”を算出する。次に、第二判定用ビットパターン抽出部１１１が補正入力値および第二補正入力値から第二判定用ビットパターンを抽出する（ステップＳ２０４）。具体的には、第二判定用ビットパターン抽出部１１１は、補正入力値“０１１０００１０”の上位４ビット“０１１０”と、第二補正入力値“０１０１１１００”の上位４ビット“０１０１”とを第二判定用ビットパターンとして抽出する。
【００４５】
次に、第二判定用ビットパターン抽出部１１１によって抽出された二つの第二判定用ビットパターンが一致するか否か出力判定部１０７ａが判定する（ステップＳ２０５）。二つの第二判定用ビットパターンが一致する場合には（ステップＳ２０５−ＹＥＳ）、出力判定部１０７ａは第二補正入力値を出力する（ステップＳ２０６）。一方、二つの第二判定用ビットパターンが一致しない場合には（ステップＳ２０５−ＮＯ）、出力判定部１０７ａは入力値をそのまま出力する（ステップＳ２０７）。上述した場合には、二つの第二判定用ビットパターンは“０１１０”と“０１０１”であり一致しない為、出力判定部１０７ａは入力値“０１０１１１１０”を出力する。
【００４６】
図９は、第二実施形態の変換誤差補正装置１０ａの効果を示す概念図である。上述したように、下位ビットに比べて上位ビットの方が変換誤差に大きく影響する。従って、第一実施形態の変換誤差補正装置１０では、入力値と補正入力値との上位のビットパターン（二つの判定用ビットパターン）が異なる場合には、補正入力値の信頼性が低下してしまう。これに対し、第二実施形態の変換誤差補正装置１０ａは、入力値と補正入力値との上位のビットパターンが異なる場合には、補正入力値の上位のビットパターンに応じた第二変換補正値を入力値に加算することによって第二補正入力値を算出し出力する。第二補正入力値は、補正入力値の上位のビットパターンに応じた変換補正値に基づいて算出されるため、第二補正入力値の上位のビットパターンが補正入力値の上位のビットパターンと一致する場合には、その信頼性は低下しない。そのため、第二補正入力値の実測値は補正入力値の実測値に比べて、入力値の期待値に近い値を有する。従って、上述したような補正入力値の信頼性が低い場合には、補正入力値ではなく第二補正入力値を出力することによって、ＤＡＣ２０によって得られるアナログ値の信頼性を維持し、変換誤差の影響を軽減することが可能となる。
【００４７】
図１０は、第二実施形態の変換誤差補正装置１０ａの他の効果を示す概念図である。上述したように、変換誤差補正装置１０ａは、補正入力値のビットパターンに対応する第二変換補正値を入力値に加算して第二補正入力値を算出する。しかし、第二補正入力値の上位のビットパターンと補正入力値の上位のビットパターンとが異なる場合、第二変換補正値で想定されていた変換誤差と、第二補正入力値に実際に生じる変換誤差とが異なるため、第二補正入力値の信頼性が低下する。即ち、第二補正入力値をＤＡＣ２０に入力して得られる実測値が、入力値の実測値よりも期待値から離れてしまう可能性がある。第二実施形態の変換誤差補正装置１０ａは、このような場合には、補正入力値でも第二補正入力値でもなく、入力値を出力することによって、ＤＡＣ２０によって得られるアナログ値の信頼性を維持し、変換誤差の影響を軽減させる。
【００４８】
［第三実施形態］
図１１は、第三実施形態の変換誤差補正装置１０ｂの機能構成を表す機能ブロック図である。第二実施形態の変換誤差補正装置１０ａと同じ機能部には図１１において図７と同じ符号を付して表し、その説明を省く。
【００４９】
変換誤差補正装置１０ｂは、出力判定部１０７に代えて出力判定部１０７ｂを備える点と、変換入力値算出部１１２、実測値記憶部１１３、実測値読出部１１４、期待値記憶部１１５、及び期待値読出部１１６をさらに備える点で、第二実施形態の変換誤差補正装置１０ａと異なる。
【００５０】
変換入力値算出部１１２は、入力値に基づいて第一変換入力値〜第四変換入力値を算出する。具体的には、変換入力値算出部１１２は、入力値の上位の第二の桁数のビットパターンに１を加算して算出されるビットパターンと、入力値の残る全ての下位ビットを０にしたビットパターンとを組み合わせることによって第一変換入力値を算出する。また、変換入力値算出部１１２は、入力値の上位の第二の桁数のビットパターンと、入力値の残る全ての下位ビットを１にしたビットパターンとを組み合わせることによって第二変換入力値を算出する。また、変換入力値算出部１１２は、入力値の上位の第二の桁数のビットパターンと、入力値の残る全ての下位ビットを０にしたビットパターンとを組み合わせることによって第三変換入力値を算出する。また、変換入力値算出部１１２は、入力値の上位の第二の桁数のビットパターンから１を減算して算出されるビットパターンと、入力値の残る全ての下位ビットを１にしたビットパターンとを組み合わせることによって第四変換入力値を算出する。例えば、入力値が“０１０１１１１０”である場合、第一変換入力値は“０１１０００００”、第二変換入力値は“０１０１１１１１”、第三変換入力値は“０１０１００００”、第四変換入力値は“０１００１１１１”となる。
【００５１】
実測値記憶部１１３は、第一変換入力値〜第四変換入力値がとりうるビットパターン毎に実測値を対応付けた実測値テーブルを記憶する。上述したように、実測値とは、任意のビットパターンのデジタル値がＤＡＣ２０によってデジタルアナログ変換されて実際に出力されるアナログ値を示す。
【００５２】
実測値読出部１１４は、変換入力値算出部１１２によって算出された各変換入力値（第一変換入力値〜第四変換入力値）に対応する実測値を実測値記憶部１１３から読み出す。
期待値記憶部１１５は、入力値のビットパターン毎に期待値を対応付けた期待値テーブルを記憶する。
【００５３】
期待値読出部１１６は、入力部１０１によって入力された入力値に対応する期待値を期待値記憶部１１５から読み出す。
出力判定部１０７ｂは、二つの第二判定用ビットパターンが一致しない場合を除き、出力判定部１０７ａと同様の処理を行う。二つの第二判定用ビットパターンが一致しない場合には、出力判定部１０７ｂは、各変換入力値の実測値と入力値の期待値とに基づいて出力すべき値を判定する。出力判定部１０７ｂが行う処理の詳細については後述する。
【００５４】
図１２は、実測値記憶部１１３によって記憶される実測値テーブルの構成を示す概略図である。実測値テーブルは、変換入力値のビットパターン毎に、そのビットパターンの実測値を対応付けて保持するテーブルである。
【００５５】
図１３は、期待値記憶部１１５によって記憶される期待値テーブルの構成を示す概略図である。期待値テーブルは、入力値のビットパターン毎に、そのビットパターンの期待値を対応付けて保持するテーブルである。
【００５６】
図１４及び図１５は、第三実施形態の変換誤差補正装置１０ｂの動作例を示すフローチャートである。以下、図１４及び図１５を用いて、入力値が“０１０１１１１０”である場合の動作について説明する。なお、第二実施形態の変換誤差補正装置１０ａと同じ処理には図１４において図８と同じ符号を付して表し、その説明を省く。
【００５７】
図１４のステップＳ２０５の処理において、二つの第二判定用ビットパターンが一致しない場合には（ステップＳ２０５−ＮＯ）、出力判定部１０７ｂは入力値と補正入力値とを比較する（ステップＳ３０１）。補正入力値が入力値よりも大きい場合には（ステップＳ３０１−ＹＥＳ）、変換入力値算出部１１２が第一変換入力値及び第二変換入力値を算出する（ステップＳ３０２、ステップＳ３０３）。次に、実測値読出部１１４が、変換入力値算出部１１２によって算出された第一変換入力値及び第二変換入力値それぞれの実測値を実測値記憶部１１３から読み出す（ステップＳ３０４、ステップＳ３０５）。次に、期待値読出部１１６は、期待値記憶部１１５から入力値の期待値を読み出す（ステップＳ３０６）。
【００５８】
次に、出力判定部１０７ｂは、第一変換入力値の実測値と入力値の期待値との差と、第二変換入力値の実測値と入力値の期待値との差と、を比較する（ステップＳ３０７）。第一変換入力値の実測値と入力値の期待値との差の方が小さい場合には（ステップＳ３０７−ＹＥＳ）、出力判定部１０７ｂは第一変換入力値を出力する（ステップＳ３０８）。一方、第二変換入力値の実測値と入力値の期待値との差の方が小さい場合には（ステップＳ３０７−ＮＯ）、出力判定部１０７ｂは第二変換入力値を出力する（ステップＳ３０９）。
【００５９】
ステップＳ３０１において、補正入力値が入力値よりも小さい場合には（ステップＳ３０１−ＮＯ）、変換入力値算出部１１２が第三変換入力値及び第四変換入力値を算出する（ステップＳ３１０、ステップＳ３１１）。次に、実測値読出部１１４が、変換入力値算出部１１２によって算出された第三変換入力値及び第四変換入力値それぞれの実測値を実測値記憶部１１３から読み出す（ステップＳ３１２、ステップＳ３１３）。次に、期待値読出部１１６は、期待値記憶部１１５から入力値の期待値を読み出す（ステップＳ３１４）。
【００６０】
次に、出力判定部１０７ｂは、第三変換入力値の実測値と入力値の期待値との差と、第四変換入力値の実測値と入力値の期待値との差とを比較する（ステップＳ３１５）。第三変換入力値の実測値と入力値の期待値との差の方が小さい場合には（ステップＳ３１５−ＹＥＳ）、出力判定部１０７ｂは第三変換入力値を出力する（ステップＳ３１６）。一方、第四変換入力値の実測値と入力値の期待値との差の方が小さい場合には（ステップＳ３１５−ＮＯ）、出力判定部１０７ｂは第四変換入力値を出力する（ステップＳ３１７）。
【００６１】
図１６及び図１７は、第三実施形態の変換誤差補正装置１０ｂの効果を説明するための概念図である。ステップＳ２０５の処理において、二つの第二判定用ビットパターンが一致しない場合には、上述したように補正入力値および第二補正入力値のいずれも信頼性が低い。このような場合には、変換誤差補正装置１０ｂは、第一変換入力値〜第四変換入力値のいずれかを出力することによって、ＤＡＣ２０によって得られるアナログ値の信頼性を維持し、変換誤差の影響を軽減させる。
【００６２】
まず、図１６を用いて第一変換入力値または第二変換入力値を出力する場合の効果について説明する。補正入力値が入力値よりも大きい場合は（図１５のステップＳ３０１−ＹＥＳ）、変換補正値が正の値である場合であり、即ち変換誤差の影響によって実測値は期待値よりも小さい値を有する。従って、入力値よりも大きい値を有する変換入力値の方が、入力値よりも、期待値に近い実測値をとる可能性が高い。ただし、この場合、変換補正値の上位のビットパターンが入力値と上位のビットパターンと異なる値は、変換補正値の値が大きければ大きいほど変換誤差の影響が増大し信頼性が低下する。そこで、変換誤差補正装置１０ｂは、上位のビットパターン（第二の桁数のビットパターン）が補正入力値と同じであり且つ最も小さな値を第一変換入力値として算出し、上位のビットパターン（第二の桁数のビットパターン）が入力値と同じであり且つ最も大きな値を第二変換入力値として算出する。そして、変換誤差補正装置１０ｂは、第一変換入力値と第二変換入力値とのうち、その実測値が入力値の期待値により近いものを出力する。このように構成されることによって、変換誤差補正装置１０ｂは、ＤＡＣ２０によって得られるアナログ値の信頼性を維持し、変換誤差の影響を軽減させる。
【００６３】
次に、図１７を用いて第三変換入力値または第四変換入力値を出力する場合の効果について説明する。補正入力値が入力値よりも小さい場合は（図１５のステップＳ３０１−ＮＯ）、変換補正値が負の値である場合であり、即ち変換誤差の影響によって実測値は期待値よりも大きい値を有する。従って、入力値よりも小さい値を有する変換入力値の方が、入力値よりも、期待値に近い実測値をとる可能性が高い。ただし、この場合、変換補正値の上位のビットパターンが入力値と上位のビットパターンと異なる値は、変換補正値の値が小さければ小さいほど変換誤差の影響が増大し信頼性が低下する。そこで、変換誤差補正装置１０ｂは、上位のビットパターン（第二の桁数のビットパターン）が入力値と同じであり且つ最も小さな値を第三変換入力値として算出し、上位のビットパターン（第二の桁数のビットパターン）が補正入力値と同じであり且つ最も大きな値を第四変換入力値として算出する。そして、変換誤差補正装置１０ｂは、第三変換入力値と第四変換入力値とのうち、その実測値が入力値の期待値により近いものを出力する。このように構成されることによって、変換誤差補正装置１０ｂは、ＤＡＣ２０によって得られるアナログ値の信頼性を維持し、変換誤差の影響を軽減させる。
【００６４】
また、このように構成された変換誤差補正装置１０ｂは、図１４のステップＳ２０５でＮＯに進まない限りは、実測値テーブル及び期待値テーブルを参照することは無いため、テーブルの参照回数が増加することを抑止し、処理速度の高速化や消費電力の低下を実現することが可能となる。
【００６５】
［第四実施形態］
図１８は、デジタルアナログ変換システム１ａの概略を表す概略図である。デジタルアナログ変換システム１ａは、ディザ合成装置３０と、ＤＡＣ２０と、ＬＰＦ（Low Path Filter）４０とを備える。上述したように、ＤＡＣ２０は、既存のデジタルアナログ変換装置である。また、ＬＰＦ４０は、既存のローパスフィルタである。
【００６６】
図１９は、第四実施形態のディザ合成装置３０の機能構成を表す機能ブロック図である。図示するように、ディザ合成装置３０は、入力部３０１、ディザ用ビットパターン抽出部３０２、ディザ用比率算出部３０３、クロック３０４、ディザ合成部３０５、及び出力部３０６を備える。
【００６７】
入力部３０１は、複数ビットのデジタルデータの入力信号をディザ合成装置３０に入力する。
ディザ用ビットパターン抽出部３０２は、入力部３０１によって入力されたデジタルデータの下位所定ビット数分のビットパターンをディザ用ビットパターンとして抽出する。この所定のビット数は、ディザ合成装置３０に入力されるデジタルデータのビット数と、ＤＡＣ２０によって実際に処理されるデジタルデータ（以下、「実効データ」という。）のビット数との差である。例えば、ディザ合成装置３０に入力されるデジタルデータが１２ビットであり、実効データが８ビットである場合には、ディザ用ビットパターン抽出部３０２は、入力されたデジタルデータの下位４ビット分のビットパターンをディザ用ビットパターンとして抽出する。
【００６８】
ディザ用比率算出部３０３は、ディザ用ビットパターン抽出部３０２によって抽出されたディザ用ビットパターンに基づいてディザ用比率を算出する。
クロック３０４は、ディザ合成装置３０のローカルクロックであり、入力部３０１によって入力されるデジタルデータの入力信号よりも高い周波数のクロック信号を生成する。例えば、クロック３０４は、入力信号の４倍、８倍、１６倍、６４倍、１００倍などの周波数のクロック信号を生成する。
【００６９】
ディザ合成部３０５は、クロック３０４によって生成されるクロック信号に基づいて、入力信号よりも高い周波数を有するディザ合成信号を生成する。
出力部３０６は、ディザ合成部３０５によってディザが合成されたディザ合成信号を出力する。
【００７０】
図２０は、ディザ合成装置３０の動作例を示すフローチャートである。以下、図２０を用いて、入力されるデジタルデータが“１００１１１００”であり、ＤＡＣ２０が４ビットＤＡＣである場合の動作について説明する。図示するように、まず入力部３０１がデジタルデータの入力信号を入力する（ステップＳ４０１）。具体的には、入力部３０１は“１００１１１００”を表すデジタルデータの信号をディザ合成装置３０に入力する。次に、ディザ用ビットパターン抽出部３０２が、入力されたデジタルデータから、下位所定ビット数分のディザ用ビットパターンを抽出する（ステップＳ４０２）。具体的には、ディザ用ビットパターン抽出部３０２は、“１１００”をディザ用ビットパターンとして抽出する。
【００７１】
次に、ディザ用比率算出部３０３が、ディザ用ビットパターン抽出部３０２によって抽出されたディザ用ビットパターンに基づいて、ディザ用比率を算出する（ステップＳ４０３）。具体的には、ディザ用比率算出部３０３は、ディザ用ビットパターンがとり得るビットパターンの数（即ち、ディザ用ビットパターンのビット数を指数とし、２を底としたべき乗の値）を分母とし、ディザ用ビットパターンの１０進数の値を分子とした分数を、ディザ用比率として算出する。“１１００”がディザ用ビットパターンとして抽出された場合、ディザ用比率算出部３０３は、“３／４”をディザ用比率として算出する。
【００７２】
次に、ディザ合成部３０５は、ディザ合成信号を生成する（ステップＳ４０４）。図２１は、ディザ合成信号の概要を示す概要図である。図２１を用いて、ディザ合成部３０５がディザ合成信号を生成する際の処理について説明する。まず、ディザ合成部３０５は、入力信号のデジタルデータからディザ用ビットパターンを削除することによってビット数を減少させ、実効データの信号（以下、「実行データ信号」という。）を生成する。次に、ディザ合成部３０５は、実効データ信号をクロック信号の周波数に逓倍し、各周期におけるデジタルデータの値に、実効データの値に１を加算した値または実行データの値を代入する。このとき、ディザ合成部３０５は、実効データの値に１を加算した値の全体に占める割合がディザ用比率となるように代入を行い、実行データの値の全体に占める割合が残る割合となるようにディザ合成信号を生成する。例えば、上述した具体例の場合、実行データの値は“９”でありディザ用比率は“３／４”であるため、ディザ合成部３０５は、“１０”と“９”とが３対１の割合となったディザ合成信号を生成する。
【００７３】
図２２は、第四実施形態のディザ合成装置の効果を示す概念図である。図２２において、符号イは、実効データ信号がＤＡＣ２０によってデジタルアナログ変換された場合に出力されるアナログ信号を示す。図２２において、Ａ１は、デジタル値“９”に対応するアナログ値を表す。
【００７４】
符号ロは、ディザ合成信号がＤＡＣ２０によってデジタルアナログ変換された場合に出力されるアナログ信号（以下、「ディザ合成アナログ信号」という。）を示す。図２２において、Ａ２は、デジタル値“１０”に対応するアナログ値を表す。
【００７５】
符号ハは、符号ロのディザ合成アナログ信号がＬＰＦ４０を通過した後のアナログ信号を示す。ディザ合成アナログ信号は、ＬＰＦ４０によって高周波成分がカットされることにより、デジタル値“９”に対応するアナログ値Ａ１とデジタル値“１０”に対応するアナログ値Ａ２との間の値Ａ３を有する信号となる。
【００７６】
従来は、ＤＡＣは実際に処理対象となるビット数に応じた種類のアナログ値を出力することしかできなかったが、ディザ合成装置３０が適用されることにより、上述したようにＤＡＣ２０の実行データのビット数では表現できない細かなレベルのアナログ信号を生成し、処理対象となるビット数では表現できなかった多くの種類のアナログ値を出力することが可能となる。
【００７７】
＜変形例＞
図２３に示すように、変換誤差補正装置１０、ＤＡＣ２０、ディザ合成装置３０、及びＬＰＦ４０を備えるデジタルアナログ変換システム１ｂが構成されても良い。このように構成されることにより、変換誤差の影響が軽減されるとともに、ＤＡＣ２０のビット数では表現できない細かなレベルのアナログ信号を生成することが可能となる。
【００７８】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００７９】
【図１】デジタルアナログ変換システムの概略を表す概略図である。
【図２】第一実施形態の変換誤差補正装置の機能構成を表す機能ブロック図である。
【図３】変換補正値記憶部によって記憶される変換補正値テーブルの構成を示す概略図である。
【図４】変換補正値の概念を表す概念図である。
【図５】変換誤差補正装置の動作例を示すフローチャートである。
【図６】変換誤差補正装置の効果を示す概念図である。
【図７】第二実施形態の変換誤差補正装置の機能構成を表す機能ブロック図である。
【図８】第二実施形態の変換誤差補正装置の動作例を示すフローチャートである。
【図９】第二実施形態の変換誤差補正装置の効果を示す概念図である。
【図１０】第二実施形態の変換誤差補正装置の他の効果を示す概念図である。
【図１１】第三実施形態の変換誤差補正装置の機能構成を表す機能ブロック図である。
【図１２】実測値記憶部によって記憶される実測値テーブルの構成を示す概略図である。
【図１３】期待値記憶部によって記憶される期待値テーブルの構成を示す概略図である。
【図１４】第三実施形態の変換誤差補正装置の動作例を示すフローチャートである。
【図１５】第三実施形態の変換誤差補正装置の動作例を示すフローチャートである。
【図１６】第三実施形態の変換誤差補正装置の効果を示す概念図である。
【図１７】第三実施形態の変換誤差補正装置の効果を示す概念図である。
【図１８】デジタルアナログ変換システムの他の構成の概略を表す概略図である。
【図１９】第四実施形態のディザ合成装置の機能構成を表す機能ブロック図である。
【図２０】ディザ合成装置の動作例を示すフローチャートである。
【図２１】ディザ合成信号の概要を示す概要図である。
【図２２】第四実施形態のディザ合成装置の効果を示す概念図である。
【図２３】デジタルアナログ変換システムの他の構成の概略を表す概略図である。
【図２４】ＤＡＣの変換誤差の例を示す概念図である。
【符号の説明】
【００８０】
１…デジタルアナログ変換システム，１０…変換誤差補正装置，  ２０…ＤＡＣ，  ３０…ディザ合成装置，  ４０…ＬＰＦ，  １０１…入力部，  １０２…補正用ビットパターン抽出部，  １０３…変換補正値記憶部，  １０４…変換補正値読出部，１０５…補正入力値算出部，  １０６…判定用ビットパターン抽出部，  １０７…出力判定部，  １０８…第二補正用ビットパターン抽出部，  １０９…第二変換補正値読出部，  １１０…第二補正入力値算出部，  １１１…第二判定用ビットパターン抽出部，  １１２…変換入力値算出部，  １１３…実測値記憶部，  １１４…実測値読出部，  １１５…期待値記憶部，  １１６…期待値読出部，  ３０１…入力部，  ３０２…ディザ用ビットパターン抽出部，  ３０３…ディザ用比率算出部，  ３０４…クロック，  ３０５…ディザ合成部，  ３０６…出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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