(57)【要約】【課題】逆方向電流を阻止する機能を有するIGFETの逆方向耐圧の向上が要求されている。【解決手段】スイッチング装置（１０）は、逆方向電流を阻止するショットキダイオードＤ３を内蔵する主IGFET（１１）と、保護スイッチ手段（１２）と、保護スイッチ制御手段（１３）とを有する。保護スイッチ手段（１２）は主IGFET（１１）のドレイン電極Ｄとゲート電極Ｇとの間に接続されている。保護スイッチ制御手段（１３）は、主IGFET（１１）に逆方向電圧が印加された時に保護スイッチ手段（１２）をオンにする。これにより、主IGFET（１１）が逆方向電圧から保護される。【選択図】図２
2010081536.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域と、前記ドレイン領域上に配置され且つ露出面を有している第２導電型のボデイ領域と、前記ボデイ領域の中に形成され且つ露出面を有している第１導電型のソース領域と、前記ドレイン領域にオーミック接触しているドレイン電極と、前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触しているソース電極と、前記ソース領域と前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボデイ領域の露出面に対向しているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された一端と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された他端と制御端子とを有している保護スイッチ手段と、
前記保護スイッチ手段の前記制御端子に接続され且つ前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時に前記保護スイッチ手段をオン状態にする機能を有している保護スイッチ制御手段と
を備えていることを特徴とする電気回路のスイッチング装置。
【請求項２】
更に、前記主絶縁ゲート型電界効果トランジスタをオン・オフ制御するための制御信号を入力させるための制御信号入力導体と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極との間に接続された抵抗を有していることを特徴とする請求項１記載の電気回路のスイッチング装置。
【請求項３】
更に、前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極と前記ソース電極との間に接続された抵抗を有していることを特徴とする請求項１又は２記載の電気回路のスイッチング装置。
【請求項４】
前記保護スイッチ手段は、ドレイン電極、ソース電極、ゲート電極及びボディダイオードを有し且つ前記ソース電極が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されている第１の保護用絶縁ゲート型電界効果トランジスタと、前記第１の保護用絶縁ゲート型電界効果トランジスタのドレイン電極に接続されたドレイン電極、前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されたソース電極、ゲート電極及びボディダイオードを有している第２の保護用絶縁ゲート型電界効果トランジスタとを備えていることを特徴とする請求項１又は２又は３記載の電気回路のスイッチング装置。
【請求項５】
前記保護スイッチ制御手段は、前記第１の保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された抵抗と、前記第１の保護用絶縁ゲート型電界効果トランジスタのゲート電極と前記第２の保護用絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された逆流阻止ダイオードと、前記第２の保護用絶縁ゲート型電界効果トランジスタのゲート電極を直接に又は電流制限抵抗を介して電源共通導体に接続する導体とを備えていることを特徴とする請求項４記載の電気回路のスイッチング装置。
【請求項６】
前記保護スイッチ制御手段は、更に、前記第１の保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された定電圧ダイオードを有していることを特徴とする請求項５記載の電気回路のスイッチング装置。
【請求項７】
前記保護スイッチ手段は、ドレイン電極、ソース電極、ゲート電極及びボディダイオードを有し且つ前記ソース電極が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されている保護用絶縁ゲート型電界効果トランジスタと、前記保護用絶縁ゲート型電界効果トランジスタのドレイン電極と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極との間に接続された逆流阻止ダイオードとを備えていることを特徴とする請求項１又は２又は３記載の電気回路のスイッチング装置。
【請求項８】
前記保護スイッチ制御手段は、前記保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された抵抗と、前記保護用絶縁ゲート型電界効果トランジスタのゲート電極と電源共通導体との間に接続された逆流阻止ダイオードとを備えていることを特徴とする請求項７記載の電気回路のスイッチング装置。
【請求項９】
前記保護スイッチ制御手段は、更に、前記第１の保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された定電圧ダイオードを有していることを特徴とする請求項８記載の電気回路のスイッチング装置。
【請求項１０】
前記保護スイッチ手段は、前記主絶縁ゲート型電界効果トランジスタの前記ソース電極と前記ゲート電極との間に接続された接合型トランジスタを備え、
前記保護スイッチ制御手段は、前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ソース電極との間に印加された時に、前記接合型トランジスタをオン状態にするためのベース電流を供給するために前記接合型トランジスタのベースに接続されたベース電流供給回路から成ることを特徴とする請求項１又は２又は３記載の電気回路のスイッチング装置。
【請求項１１】
前記接合型トランジスタのコレクタは前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続され、前記接合型トランジスタのエミッタは前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されていること特徴とする請求項１０記載の電気回路のスイッチング装置。
【請求項１２】
前記ベース電流供給回路は、前記接合型トランジスタの前記コレクタに接続されたソース電極、前記接合型トランジスタの前記ベースに接続されたドレイン電極、ゲート電極及びボディダイオードを有するトランジスタ制御用絶縁ゲート型電界効果トランジスタと、前記トランジスタ制御用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された抵抗と、前記トランジスタ制御用絶縁ゲート型電界効果トランジスタのゲート電極と電源共通導体との間に接続された逆流阻止ダイオードと備えていることを特徴とする請求項１１記載の電気回路のスイッチング装置。
【請求項１３】
前記ベース電流供給回路は、更に、前記トランジスタ制御用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された定電圧ダイオードを有していることを特徴とする請求項１２記載の電気回路のスイッチング装置。
【請求項１４】
前記保護スイッチ制御手段は、前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの逆電圧が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ソース電極との間に印加されているか否かを検出する逆電圧検出手段と、前記逆電圧検出手段から得られた逆電圧を示す信号に応答して前記保護スイッチ手段をオン駆動する駆動手段とから成ることを特徴とする請求項１又は２又は３記載の電気回路のスイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気回路のスイッチング装置に関し、更に詳しくは、絶縁ゲート型電界効果トランジスタ（以下、IGFET又はFETと呼ぶ）とこれを保護するための保護スイッチ手段とを含むスイッチング装置に関する
【背景技術】
【０００２】
典型的なIGFETは、ドレイン領域、ボデイ領域（ベース領域）、ソース領域、ドレイン領域に接続されたドレイン電極、ソース領域及びボデイ領域に接続されたソース電極、ドレイン領域とソース領域との間に露出するボデイ領域の表面を覆うゲート絶縁膜、及びゲート絶縁膜の上に配置されたゲート電極を有する。ソース電極はソース領域にオーミック接触していると共にボデイ領域にもオーミック接触している。従って、ドレイン電極とソース電極との間にボデイ領域のチャネルを通る電流通路の他にドレイン領域とボデイ領域との間のPN接合に基づく寄生ダイオード（ボデイダイオード又は内蔵ダイオード）を通る電流通路が生じる。IGFETがNチャネル型である場合には、ドレイン電極の電位がソース電極の電位よりも高い時に上記寄生ダイオードは逆バイアス状態となり、ここを通る電流通路が形成されない。しかし、IGFETが使用されている電気回路の動作に基づいて、又は電源（例えば電池）と電気回路との間の誤接続によりドレイン電極の電位がソース電極の電位よりも低くなることがある。この場合には寄生ダイオードが順バイアス状態となり、ここを電流が流れる。寄生ダイオードを介して電流が流れている時には、ゲート・ソース間の制御電圧でドレイン・ソース間の電流を制御できない。また、寄生ダイオードを介して大きい電流がドレイン・ソース間に流れると、IGFET又は電気回路が破壊するおそれがある。
【０００３】
IGFETの寄生ダイオードを通る電流を阻止するために、寄生ダイオードの極性（方向）と反対の極性（方向）を有する外部ダイオード（逆流阻止ダイオード）をIGFETに直列に接続することが知られている。しかし、外部ダイオードにIGFETと同一の電流が流れるので、外部ダイオードにおいて比較的大きい電力損失が生じる。また、外部ダイオードをIGFETに直列に接続した場合には、ドレイン電極の電位がソース電極の電位よりも低い時、即ち逆方向電圧がIGFETに印加されている時にIGFETの電流をゲート電圧で制御することが不可能になる。
【０００４】
外部ダイオードによって生じる問題を解決することを目的としてソース電極をボデイ領域にショットキー接触させたプレーナー構造のIGFETが特開平７−１５００９号公報（特許文献１）に開示されている。また、本件出願人に係わるWO2008／０６９１４５（特許文献２）にトレンチ構造のIGFETにおいてソース電極をボデイ領域にショットキー接触させることが記載されている。これ等のようにソース電極をボデイ領域にショットキー接触させると、ソース電極とボデイ領域とによってショットキーダイオードが形成され、このショットキーダイオードが逆方向電流を阻止する。
【０００５】
上記特許文献２のショットキーダイオードを内蔵するIGFET１１は、図３に示す構造を有し、等価的に図１に示すFETスイッチQ1と、第１及び第２のPN接合ダイオードD１、D２と、ショットキーバリアダイオードD３とを有する。第１のダイオードD１は図３に示すN型のドレイン領域４６とP型のボデイ領域４９との間のPN接合に基づく寄生ダイオード（ボディダイオード）であり、第２のPN接合ダイオードD２はP型のボデイ領域４９とN型のソース領域５２との間のPN接合にも基づく寄生（内蔵）ダイオードである。ショットキーバリアダイオードD３はソース電極ＳとP-型のボデイ領域５１との間のショットキー接合に基づくダイオードである。第１のPN接合ダイオードD１はドレイン電極Ｄの電位がソース電極Ｓの電位よりも高い時に逆バイアスされる極性を有し、FETスイッチQ1に対して逆並列に接続されている。第２のPN接合ダイオードD２は第１のPN接合ダイオードD１と反対の極性を有して第１のPN接合ダイオードD１に直列に接続されている。ショットキーバリアダイオードD３を有さない従来の典型的なIGFETにおいては、ショットキーバリアダイオードD３の部分が短絡されているので、第２のPN接合ダイオードD２は何らの機能も有さず、等価回路に示されない。ショットキーバリアダイオードD３は第１のPN接合ダイオードD１と逆の極性を有し、第１のPN接合ダイオードD１に直列に接続され、第２のPN接合ダイオードD２に並列に接続されている。
ＩＧＦＥＴ１１のドレイン電極Ｄは第１の接続導体１６と負荷３０と一方の電源接続導体１９を介して直流電源３１の正側端子３１ａに接続され、ソース電極Ｓは第２の接続導体１７と他方の電源接続導体２０を介して直流電源３１の負側端子即ちグランド側端子３１ｂに接続されている。
ＩＧＦＥＴ１１のゲート電極Ｇはゲート抵抗１４を介してゲート制御回路３２に接続されている。また、ゲート電極Ｇとソース電極Ｓとの間にバイアス抵抗１５が接続されている。原理的に示されているゲート制御回路３２は、スイッチ３４と抵抗３５とを備えている。スイッチ３４は制御可能な電子スイッチ（例えばトランジスタ）からなり、この一端は出力導体１８及びゲート抵抗１４を介してIGFET１１のゲート電極Ｇに接続され、この他端はIGFET１１のソース電極Ｓに接続されている。スイッチ３４の制御端子は制御信号入力端子３６に接続され、IGFET１１をオンにする時にオフ、逆にIGFET１１をオフにする時にオンになる。抵抗３５はバイアス電源端子３７とスイッチ３４の一端との間に接続されている。バイアス電源端子３７に接続されているバイアス電源回路３３は、直流バイアス電源３８と逆流阻止ダイオード３９とから成り、IGFET１１をオン駆動することができるバイアス電圧を抵抗３５とゲート抵抗１４とを介してIGFET１１のゲート電極Ｇに印加する。
【０００６】
ところで、もし、第２のPN接合ダイオードD２及びショットキーバリアダイオードD３が十分の耐圧を有すれば、図１において点線で示すように直流電源３１の正側端子３１ａが他方の電源接続導体２０に接続され、負側端子３１ｂが一方の電源接続導体１９に接続され逆接続状態が生じても、IGFET１１のソース電極Ｓからドレイン電極Ｄへの漏れ電流を第２のPN接合ダイオードD２及びショットキーバリアダイオードD３で阻止することができる。
しかし、ソース電極Ｓが正、ドレイン電極Ｄが負の逆方向電圧がソース電極Ｓとドレイン電極Ｄとの間に印加されると、バイアス抵抗１５を介してゲート電極Ｇに電圧が印加され、ゲート電極Ｇの電位がボデイ領域４９の電位よりも高くなり、ボデイ領域４９とソース領域５２との間のＰＮ接合に基づいて形成される空乏層のゲート電極Ｇに近い部分（ＰＮ接合の露出部分）の厚みが小さくなり、第２のPN接合ダイオードD２の耐圧が低くなる。もし、ソース電極Ｓとドレイン電極Ｄとの間に高い電圧が印加された場合には、この高い電圧に比べて第２のPN接合ダイオードD２の耐圧が極めて低くなり、第２のPN接合ダイオードD２が実質的に機能しなくなり、第２のPN接合ダイオードD２を通って逆方向電流が流れ、ショットキーバリアダイオードD３を設けることによる利益が得られなくなる。なお、バイアス抵抗１５を設けない場合であっても、ソース電極Ｓとゲート電極Ｇとの間、ドレイン電極Ｄとゲート電極Ｇとの間に寄生容量があるので、ゲート電極Ｇの電位がボデイ領域４９の電位よりも高くなり、第２のPN接合ダイオードD２の耐圧低下が生じ、第２のPN接合ダイオードD２は実質的に機能しなくなる。
【特許文献１】特開平７−１５００９号公報
【特許文献２】WO2008／０６９１４５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、ショットキーダイオードを内蔵する絶縁ゲート電界効果トランジスタの保護が要求されていることであり、本発明の目的はこの要求に応えることができる絶縁ゲート電界効果トランジスタを含むスイッチング装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明は、
第１導電型のドレイン領域と、前記ドレイン領域上に配置され且つ露出面を有している第２導電型のボデイ領域と、前記ボデイ領域の中に形成され且つ露出面を有している第１導電型のソース領域と、前記ドレイン領域にオーミック接触しているドレイン電極と、前記ソース領域にオーミック接触し且つ前記ボデイ領域にショットキー接触しているソース電極と、前記ソース領域と前記ドレイン領域との間における前記ボデイ領域の露出面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ボデイ領域の露出面に対向しているゲート電極とを備えている主絶縁ゲート型電界効果トランジスタと、
前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ゲート電極との間を選択的に短絡するためのものであって、前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続された一端と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続された他端と制御端子とを有している保護スイッチ手段と、
前記保護スイッチ手段の前記制御端子に接続され且つ前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの電圧が前記ドレイン電極と前記ソース電極との間に印加された時に前記保護スイッチ手段をオン状態にする機能を有している保護スイッチ制御手段と
を備えていることを特徴とする電気回路のスイッチング装置に係わるものである。
【０００９】
なお、スイッチング装置は、更に、前記主絶縁ゲート型電界効果トランジスタをオン・オフ制御するための制御信号を入力させるための制御信号入力導体と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極との間に接続された抵抗を有していることが望ましい。
また、スイッチング装置は、更に、前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極と前記ソース電極との間に接続された抵抗を有していることが望ましい。
また、前記保護スイッチ手段は、ドレイン電極、ソース電極、ゲート電極及びボディダイオードを有し且つ前記ソース電極が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されている第１の保護用絶縁ゲート型電界効果トランジスタと、前記第１の保護用絶縁ゲート型電界効果トランジスタのドレイン電極に接続されたドレイン電極、前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極に接続されたソース電極、ゲート電極及びボディダイオードを有している第２の保護用絶縁ゲート型電界効果トランジスタとを備えていることが望ましい。
また、前記保護スイッチ制御手段は、前記第１の保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に接続された抵抗と、前記第１の保護用絶縁ゲート型電界効果トランジスタのゲート電極と前記第２の保護用絶縁ゲート型電界効果トランジスタのゲート電極との間に接続された逆流阻止ダイオードと、前記第２の保護用絶縁ゲート型電界効果トランジスタのゲート電極を直接に又は電流制限抵抗を介して電源共通導体に接続する導体とを備えていることが望ましい。
また、前記保護スイッチ手段を、ドレイン電極、ソース電極、ゲート電極及びボディダイオードを有し且つ前記ソース電極が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極に接続されている保護用絶縁ゲート型電界効果トランジスタと、前記保護用絶縁ゲート型電界効果トランジスタのドレイン電極と前記主絶縁ゲート型電界効果トランジスタの前記ゲート電極との間に接続された逆流阻止ダイオードとで構成することもできる。
また、前記保護スイッチ手段を、前記主絶縁ゲート型電界効果トランジスタの前記ソース電極と前記ゲート電極との間に接続された接合型トランジスタで構成することもできる。
また、前記保護スイッチ制御手段を、前記主絶縁ゲート型電界効果トランジスタの前記ショットキー接触が逆バイアスされる向きの逆電圧が前記主絶縁ゲート型電界効果トランジスタの前記ドレイン電極と前記ソース電極との間に印加されているか否かを検出する逆電圧検出手段と、前記逆電圧検出手段から得られた逆電圧を示す信号に応答して前記保護スイッチ手段をオン駆動する駆動手段とで構成することもできる。
【発明の効果】
【００１０】
本発明のスイッチング装置の主絶縁ゲート電界効果トランジスタ（主IGFET）は、図２に等価的に示す第１のPN接合ダイオードＤ１のみでなくショットキーバリアダイオードD３及び第２のPN接合ダイオード（寄生ダイオード）D２を内蔵している。もし、本発明に従う保護スイッチ手段を設けない場合には、ショットキーバリアダイオードD３及び第２のPN接合ダイオードD２を逆バイアスする向きの逆方向電圧がソース電極とドレイン電極との間に印加された時に、既に説明したように図１の第２のPN接合ダイオードD２の耐圧が低下し、この第２のPN接合ダイオードD２が逆流阻止機能を失うことがある。これに対し、本発明に従う保護スイッチ手段を設けた場合には、ドレイン電極とソース電極との間に逆方向電圧が印加された時に、保護スイッチ手段がオン状態になり、主IGFETのゲート電極の電位が、ドレイン電極の電位と同一又はほぼ同一になり、ボデイ領域の電位よりも高くなることが阻止又は抑制され、ボデイ領域とソース領域との間のＰＮ接合に基づいて形成される第２のPN接合ダイオード(寄生ダイオード)D２の耐圧の低下を阻止又は抑制することができる。この結果、主IGFETに逆方向電圧が印加された時の第２のPN接合ダイオード(寄生ダイオード)D２を通る逆方向電流が抑制され、主IGFET又は負荷を逆方向電流から保護することができる。
本発明の好ましい実施形態によれば、保護スイッチ手段が第１及び第２の保護用絶縁ゲート型電界効果トランジスタの直列回路で構成されている。第２の保護用絶縁ゲート型電界効果トランジスタの周知の内蔵ダイオードは、主IGFETに対して正方向電圧が印加された時の逆流阻止の機能を有し、且つ主IGFETに対して逆方向電圧が印加された時の主IGFETのドレイン電極とゲート電極との短絡回路の形成機能を有する。従って、図５の実施例のように第２の保護用絶縁ゲート型電界効果トランジスタを個別の逆流阻止ダイオードに置き換えることができる。しかし、個別の逆流阻止ダイオードの内部抵抗は絶縁ゲート型電界効果トランジスタの内部抵抗よりも高い。図２に示す本発明の好ましい実施形態では、第１の保護用絶縁ゲート型電界効果トランジスタに対して直列に第２の保護用絶縁ゲート型電界効果トランジスタが接続され、主IGFETに対して逆方向電圧が印加された時、第２の保護用絶縁ゲート型電界効果トランジスタがオン駆動される。これにより、第２の保護用絶縁ゲート型電界効果トランジスタのFETスイッチと内蔵ダイオードとの両方が導通し、第２の保護用絶縁ゲート型電界効果トランジスタのオン抵抗（オン時の内部抵抗）が個別の逆流阻止ダイオードに比べて小さくなる。
また、本発明の好ましい実施形態によれば、第１及び第２の保護用絶縁ゲート型電界効果トランジスタのゲート電極が逆流阻止ダイオードを介して相互に接続され、第２の保護用絶縁ゲート型電界効果トランジスタのゲート電極は直接又は抵抗を介して電源共通導体（グランド側導体）に接続されている。これにより、主IGFETに対して逆方向電圧が印加された時、第１及び第２の保護用絶縁ゲート型電界効果トランジスタの両方を同時且つ自動的にオン駆動することができる。
また、第１及び第２の保護用絶縁ゲート型電界効果トランジスタを有する本発明の好ましい実施形態において、第１の保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間に定電圧ダイオードが接続されているので、第１の保護用絶縁ゲート型電界効果トランジスタのソース電極とゲート電極との間を過電圧から保護できる。
本発明の別の好ましい実施形態における保護スイッチ手段は、接合型トランジスタから成る。接合型トランジスタは逆流阻止機能を有するので、主絶縁ゲート電界効果トランジスタに正方向電圧が印加された時に保護スイッチ手段を電流（逆流）が流れることを阻止するための個別の素子を接合型トランジスタに直列に接続することが不要になる。これにより、逆方向電圧印加時に主IGFETのドレイン電極とゲート電極とを短絡する保護スイッチ手段のオン抵抗を低減できる。
本発明の更に別の好ましい実施形態における保護スイッチ制御手段は、主IGFETのドレイン電極とソース電極との間に逆電圧が印加されているか否かを検出する逆電圧検出手段を有し、この逆電圧検出手段から得られた逆電圧を示す信号に応答して保護スイッチ手段をオン駆動するので、逆電圧が印加された時に直ちに保護スイッチ手段をオン駆動して、主IGFETを保護することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図２〜図１３を参照して本発明の実施形態を説明する。
【実施例１】
【００１２】
図２に本発明の実施例１に従うスイッチング装置１０を伴った電気回路が示されている。この電気回路は、スイッチング装置１０の他に、図１と同様に負荷３０と、負荷３０に直流電力を供給するための電池等の直流電源３１と、スイッチング装置１０をオン・オフ制御するためにゲート制御回路３２と、バイアス電源回路３３とを備えている。以下、図１の各部を詳しく説明する。
【００１３】
スイッチング装置１０は、大別して、特許文献２（WO2008／０６９１４５）に開示されたショットキーバリアダイオードを内蔵するＩＧＦＥＴ又はこれと類似の構造を有する主絶縁ゲート型電界効果トランジスタ即ち主ＩＧＦＥＴ１１と、主ＩＧＦＥＴ１１のドレイン電極Ｄとゲート電極Ｇとの間を選択的に短絡するための保護スイッチ手段１２と、主ＩＧＦＥＴ１１のショットキー接触が逆バイアスされる向きの電圧がドレイン電極Ｄとソース電極Ｓとの間に印加された時に保護スイッチ手段１２をオン状態にするための保護スイッチ制御手段１３と、ゲート抵抗１４と、バイアス抵抗１５とを備えた半導体集積回路から成る。次に、スイッチング装置１０の各部を詳しく説明する。
【００１４】
図２の主ＩＧＦＥＴ１１は図３に示す構造を有する。主ＩＧＦＥＴ１１の構造を説明する前に、図２によって主ＩＧＦＥＴ１１の等価回路及び電気的接続を説明する。直流電源３１が実線で示すように正常に接続されている場合には、主ＩＧＦＥＴ１１のドレイン電極Ｄは第１の接続導体１６と負荷３０と一方の電源接続導体１９を介して直流電源３１の正側端子３１ａに接続され、ソース電極Ｓは第２の接続導体１７と他方の電源接続導体２０を介して直流電源３１の負側端子即ちグランド側端子３１ｂに接続されている。第２の接続導体１７及び他方の電源接続導体２０はグランドに接続され、電源共通導体即ちグランド導体として機能する。
【００１５】
主ＩＧＦＥＴ１１は、そのドレイン電極Ｄとソース電極Ｓとの間に接続されているｎチャネル型のFETスイッチQ１と、第1及び第2のPN接合ダイオード（寄生ダイオード）D１、D２と、ショットキ−バリアダイオードD３とを含んでいる。第1のPN接合ダイオードD１はボデイダイオードと呼ぶこともできるものであって、このカソードはドレイン電極Dに接続され、このアノードは第2のPN接合ダイオードD２及びショットキーバリアダイオードD３の各アノードに接続されている。第2のPN接合ダイオードD２及びショットキーバリアダイオードD３の各カソードはソース電極Sに接続されている。従って、第2のPN接合ダイオードD２は第1のPN接合ダイオードD１と逆の方向性を有して第1のPN接合ダイオードD１に対して直列に接続され、ショットキーバリアダイオードD３も第1のPN接合ダイオードD１と逆の方向性を有して第1のPN接合ダイオードD１に対して直列に接続されている。主IGFET１１のゲート電極Ｇはゲート抵抗１４を介してゲート制御回路３２の出力導体１８に接続されている。なお、出力導体１８をゲート制御入力導体又は端子と呼ぶこともできる。主IGFET１１の構造の詳細は後述する。
【００１６】
ゲート制御回路３２はスイッチ３４と抵抗３５とを備えている。スイッチ３４は制御可能な電子スイッチ（例えばトランジスタ）からなり、この一端は出力導体１８及びゲート抵抗１４を介して主IGFET１１のゲート電極Ｇに接続され、この他端は主IGFET１１のソース電極Ｓに接続されている。スイッチ３４の制御端子は制御信号入力端子３６に接続されている。抵抗３５はバイアス電源端子３７とスイッチ３４の一端との間に接続されている。
【００１７】
バイアス電源端子３７に接続されているバイアス電源回路３３は、直流バイアス電源３８と逆流阻止ダイオード３９とから成り、主IGFET１１をオン駆動することができるバイアス電圧を抵抗３５とゲート抵抗１４とを介して主IGFET１１のゲート電極Ｇに印加する。
【００１８】
図２において、ゲート制御回路３２及びバイアス電源回路３３が概略的に示されているが、ゲート制御回路３２を図２の回路と同様な機能を有する別の回路に置き換えることができる。例えば、ゲート制御回路３２の制御信号入力端子３６とスイッチ３４の制御端子との間に増幅器又は反転増幅器等を接続することができる。また、ゲート抵抗１４とバイアス抵抗１５との一方又は両方をゲート制御回路３２に含めて示すこともできる。また、バイアス電源回路３３の直流バイアス電源３８を蓄電池又はコンデンサとし、図２で鎖線３８ａで示すように第１の接続導体１６と直流バイアス電源３８との間に充電回路３８ａを付加することができる。また、バイアス電源回路３３を周知のブースタ（booster）回路等の昇圧回路とすることができる。
【００１９】
主IGFET１１のドレイン電極Ｄとゲート電極Ｇとの間を選択的に短絡するための保護スイッチ手段１２は、第１及び第２の保護用絶縁ゲート型電界効果トランジスタ（以下、第１及び第２の保護用IGFETと呼ぶ。）２１、２２から成る。第１及び第２の保護用IGFET２１、２２は周知の構造のIGFETであって、ドレイン電極D、ソース電極S、ゲート電極Dをそれぞれ有している。即ち、第１及び第２の保護用IGFET２１、２２は、図３に示す主IGFET１１からＰ型不純物濃度の低い第２のボディ領域５１とＮ型不純物濃度の低い第１のソース領域５３を省いた構造を有する。図２において第１の保護用IGFET２１は等価的にｎチャネル型のFETスイッチQ１１と周知のボディダイオード(寄生ダイオード)D11とで示され、第２の保護用IGFET２２は等価的にｎチャネル型のFETスイッチQ１２と周知のボディダイオード(寄生ダイオード)D1２とで示されている。ボディダイオードD11のアノードはFETスイッチQ１１のソースに接続され、カソードはドレインに接続されている。ボディダイオードD1２のアノードはFETスイッチQ１２のソースに接続され、カソードはドレインに接続されている。第１の保護用IGFET２１のソース電極Ｓは主IGFET１１のドレイン電極Ｄに接続され、第１の保護用IGFET２１のドレイン電極Ｄは第２の保護用IGFET２２のドレイン電極Ｄに接続されている。第２の保護用IGFET２２のソース電極Ｓは主IGFET１１のゲート電極Ｇに接続されている。
【００２０】
保護スイッチ制御手段１３は、主IGFET１１のショットキー接触が逆バイアスされる向きの電圧が主IGFET１１のドレイン電極Ｄとソース電極Ｓとの間に印加された時、即ち図２で点線で示すように直流電源３１が誤って逆接続されている時、に保護スイッチ手段１２をオン状態にするものであって、第１の保護用ＩＧＦＥＴ２１のソース電極Ｄとゲート電極Ｇとの間に接続された定電圧ダイオード（例えばツエナーダイオード）２３と、第１の保護用ＦＥＴ２１のゲート電極Ｇと第２の保護用ＩＧＦＥＴ２２のゲート電極Ｇとの間に接続された逆流阻止ダイオード２４と、第２の保護用保護用ＩＧＦＥＴ２２のゲート電極Ｇと主IGFET１１のソース電極Ｓとの間に接続された電流制限抵抗２５と、定電圧ダイオード２３に並列に接続されたバイアス抵抗２６とから成る。
主IGFET１１、保護スイッチ手段１２及び保護スイッチ制御手段１３の動作の詳細は追って説明する。
【００２１】
図３は図２に示す主IGFET１１を詳しく示す断面図である。この主IGＦＥＴ１１はトレンチ構造のIGFETである。従って、主IGFET１１を構成する半導体基板と呼ぶこともできるシリコン半導体基体４０は、この第１の主面４１から第２の主面４２に向って延びているトレンチ（溝）４３を有する。ソース電極Ｓは半導体基体４０の第１の主面４１上に配置され、ドレイン電極Ｄは半導体基体４０の第２の主面４２に配置され、ゲート電極Ｇはトレンチ４３の中に中に配置され、ゲート絶縁膜４４を介してトレンチ４３の壁面に対向している。ゲート電極Ｇはトレンチ４３の上に配置された絶縁層４５によってソース電極Ｓと電気的に分離され、図３には示されていない配線導体に接続されている。
【００２２】
半導体基体４０は、大別してドレイン領域４６とボデイ領域４９とソース領域５２とから成る。ドレイン領域４６はN+型半導体から成る高不純物濃度の第１のドレイン領域４７と第１のドレイン領域４７よりも低い不純物濃度を有するN-型半導体から成る第２のドレイン領域４８とから成る。ボデイ領域４９はP型半導体から成る第１のボデイ領域（ベース領域）５０と第１のボデイ領域（ベース領域）５０よりも低い不純物濃度を有するP-型半導体から成る第２のボデイ領域５１とから成る。ソース領域５２はN型半導体から成る低不純物濃度の第１のソース領域５３と第１のソース領域５３よりも高い不純物濃度を有するN+型半導体から成る第２のソース領域５４とから成る。次に半導体基体４０の各領域を詳しく説明する。
【００２３】
N+型（第１導電型）の第１のドレイン領域４７は、半導体基体４０の第２の主面４２に露出する面を有し、且つ比較的高いN型不純物濃度（例えば１×１０19ｃｍ-3〜１×１０20ｃｍ-3）を有する。N-型の第２のドレイン領域４８は、ドリフト領域と呼ばれることもある部分であって、第１のドレイン領域４７に隣接配置され且つ第１のドレイン領域４７よりも低い不純物濃度（例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3）を有する。この第２のドレイン領域４８は、IGFETの高耐圧化に寄与している。不純物濃度の低い第２のドレイン領域４８におけるキャリアは電界によって加速される。従って、第２のドレイン領域４８はバイポーラトランジスタの高抵抗コレクタ領域と同様に機能する。
この実施例では、N-型の半導体基板を用意し、この一方の主面にＮ型不純物を拡散することによってN+型（第１導電型）の第１のドレイン領域４７が形成されている。しかし、N+型の半導体基板にN-型半導体をエピタキシャル成長させることによってN-型（第１導電型）の第２のドレイン領域４８を得ることもできる。なお、N-型の第２のドレイン領域４８は、N-型の半導体基板に各領域４７、４９，５２を形成した後の残存部分に相当する。
【００２４】
トレンチ４３は、半導体基体４０の第１の主面４１から第２の主面４２に向かって延びており、N-型の第２のドレイン領域４８に少し食い込んでいる。このトレンチ４３の深さは、第１の主面４１からN-型の第２のドレイン領域４８まで、又は第１の主面４１からN-型の第２のドレイン領域４８とN+型の第１のドレイン領域４７との間までに設定される。なお、互いに平行な第１及び第２の主面４１，４２に対してトレンチ４３は直角に延びている。この実施例では半導体基体４０が複数のIGFETセル（微小IGFET）を有し、トレンチ４３は複数のIGFETセルを区画するように複数個設けられている。図３には２つのトレンチ４３とこれらの間の１つのIGFETセルが詳しく示めされている。この実施例では、N-型の半導体基板にN+型（第１導電型）の第１のドレイン領域４７とＰ型（第２導電型）の第１のボデイ領域５０とを形成し、しかる後、半導体基板に周知の異方性エッチングを施すことによってトレンチ４３を形成しているが、トレンチ４３の形成時点を任意に変更できる。
【００２５】
P型の第１のボデイ領域５０は第１のベース領域と呼ぶこともできるものであって、N-型の第２のドレイン領域４８に隣接配置され且つトレンチ４３にも隣接している。第１のボデイ領域５０と第２のドレイン領域４８との間のPN接合５５は半導体基体２０の第１及び第２の主面４１，４２に対して平行に延びている。このPN接合５５によって図２に示す第１のPN接合ダイオードD１が形成されている。本実施例では、半導体基体４０の第１の主面４１からP型不純物を拡散することによって第１のボデイ領域５０が形成されているので、第１のボデイ領域５０の不純物濃度は第１の主面４１側から第２の主面４２側に向って徐々に低くなっている。このP型の第１のボデイ領域５０は、N-型の第２のドレイン領域４８よりも高い平均不純物濃度（例えば１×１０16ｃｍ-3〜１×１０17ｃｍ-3）を有する。なお、第１のボデイ領域５０のP型不純物の平均濃度は、ゲート電極Ｇにゲート電圧が印加された時に点線で示すN型チャネル５６を発生させることができる値に決定されている。このP型の第１のボデイ領域５０を拡散で形成する代わりにN-型の第２のドレイン領域４８上にP型半導体をエピタキシャル成長させることによって形成することもできる。
【００２６】
P-型の第２のボデイ領域５１は、第２のベース領域と呼びこともできるものであって、第１のボデイ領域５０に隣接していると共にトレンチ４３にも隣接し且つ半導体基体４０の第１の主面４１に露出している面を有する。ソース電極ＳはP-型の第２のボデイ領域５１の露出面にショットキー接触している。従って、両者によって図１に示すショットキーバリアダイオード（SBD）D３が形成されている。このショットキーバリアダイオードD３の逆耐圧を１０V以上にするために第２のボデイ領域５１の表面不純物濃度は第１のボデイ領域５０のそれよりも低い値（例えば１×１０16ｃｍ-3以下）に決定されている。なお、この実施例において、P-型の第２のボデイ領域５１は、P型の第１のボデイ領域５０にP型不純物濃度よりも低い濃度でＮ型不純物を拡散してP型不純物の一部をＮ型不純物で補償（相殺）することによって形成されている。
【００２７】
N型の第１のソース領域５３は、P-型の第２のボデイ領域５１に隣接し且つトレンチ４３にも隣接し且つ半導体基体２０の第１の主面４１に露出した面を有する。第１のソース領域５３はP-型の第２のボデイ領域５１の中にN型不純物を選択的に拡散することによって形成された領域であるので、拡散の深さに応じてN型不純物濃度が低下している。このN型の第１のソース領域５３とP-型の第２のボデイ領域５１との間にPN接合５７が形成されている。このPN接合５７は、図１に示す第２のPN接合ダイオードD２を提供する。第２のPN接合ダイオードD２はショットキーバリアダイオードD１と同一又はこれ以上の逆耐圧を有することが望ましい。従って、N型の第１のソース領域５３のN型不純物濃度は、第２のPN接合ダイオードD２に要求された逆耐圧を得ることができる値（例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3）に決定される。
【００２８】
N+型の第２のソース領域５４は、第１のソース領域５３に隣接し且つトレンチ４３にも隣接し且つ半導体基体４０の第１の主面４１に露出した面を有する。第２のソース領域５４のN型不純物濃度は、第１のソース領域５３のそれよりも高い値（例えば１×１０18ｃｍ-3〜１×１０20ｃｍ-3）に決定される。N+型の第２のソース領域５４は、第１のソース領域５３の中にN型不純物を選択拡散することによって形成されている。
【００２９】
主IGFET１４のソース電極Ｓは半導体基体４０の第１の主面４１の上に配置され、第１及び第２のソース領域５３，５４にオーミック接触し、P-型の第２のボデイ領域５１にショットキー接触している。このソース電極Ｓは例えばＡｌ又はＴｉ等の金属、もしくはシリサイドから成る。ソース電極ＳとP-型の第２のボデイ領域５１とのショットキー接触によって図２のショットキーバリアダイオードＤ３が形成されている。この実施例ではソース電極Ｓの一部がショットキーバリアダイオードＤ３のカソードとして機能している。P-型の第２のボデイ領域５１はP型の第１のボデイ領域５０よりもP型不純物濃度が低いので、ソース電極ＳとP-型の第２のボデイ領域５１とによってショットキーバリアダイオードＤ３が良好に形成される。P-型の第２のボデイ領域５１が半導体基体４０の第１の主面４１に露出している部分即ちショットキーバリアダイオードＤ３が形成されている部分は、２つのトレンチ４３のほぼ中間に配置され、且つソース領域５２を基準にしてチャネル５６と反対側に配置されている。
【００３０】
ドレイン電極Ｄは、例えばAlやＴｉ−Ｎｉ等の金属から成り、半導体基体４０の第２の主面４２においてN+型の第１のドレイン領域４７にオーミック接触している。
【００３１】
ゲート絶縁膜４４はシリコン酸化膜から成り、トレンチ４３の壁面に形成されている。ゲート電極Ｇは、トレンチ４３の中に充填された不純物ドープの多結晶シリコンから成る。不純物がドープされた多結晶シリコンは導電性を有するので、金属と同様にゲート電極Ｇ１として機能する。勿論ゲート電極Ｇを金属で形成することもできる。
【００３２】
（正常時オン動作）
次に、図２のスイッチング装置１０を伴った電気回路の動作を説明する。
図２において実線で示すように電池等の直流電源３１の正端子３１ａが負荷３０を介して主IGFET１１のドレイン電極Ｄに接続され、その負端子３１ｂが主IGFET１１のソース電極Ｓに接続されている正常接続状態において、ゲート制御回路３２の制御信号入力端子３６にスイッチ３４をオフにする制御信号が入力している時には、主IGFET１１がオン状態になる。即ち、ゲート制御回路３２のスイッチ３４がオフの時には、バイアス電源端子３７のバイアス電圧が抵抗３５及びゲート抵抗１４を介して主IGFET１１のゲート電極Ｇに印加される。更に詳細には、バイアス電源端子３７のバイアス電圧が、抵抗３５とゲート抵抗１４とバイアス抵抗１５とで分圧され、バイアス抵抗１５の端子間電圧が主IGFET１１のゲート電極Ｇとソース電極Ｓとの間にゲート電圧として印加され、主IGFET１１がオン状態（導通状態）になる。即ち、主IGFET１１のゲート電極Ｇとソース電極Ｓとの間に閾値（Ｖｔｈ）以上のゲート制御電圧が印加されると、ボデイ領域４９のトレンチ４３に露出する面の近傍にチャネル５６が形成され、ドレイン電極Ｄ、ドレイン領域４６、チャネル５６、ソース領域５２及びソース電極Ｓの経路にドレイン電流が流れる。なお、ドレイン領域４６とボデイ領域４９との間のＰＮ接合５５に相当する図２に示す第１のＰＮ接合ダイオードＤ１は逆バイアスされ、オフである。従って、この時に第２のＰＮ接合ダイオードＤ２及びショットキーバリアダイオードＤ３を通って電流は流れない。
なお、バイアス抵抗１５を省略することができる。この場合には、バイアス電源端子３７のバイアス電圧が主IGFET１１のゲート電極Ｇとソース電極Ｓとの間に印加される。
主IGFET１１の正常オン動作期間においては、第１の保護用IGFET２１のゲート電極Ｇの電位がソース電極Ｓの電位と等しいために、第１の保護用IGFET２１はオフ状態に保たれる。また、正常オン動作期間においては、逆流阻止ダイオード２４がオフであるので、第２の保護用IGFET２２のゲート電極Ｇの電位がグランド電位であり、第２の保護用IGFET２２のソース電極Ｓの電位よりも低いために、第２の保護用IGFET２２はオフ状態に保たれる。従って、第１及び第２の保護用IGFET２１，２２は主IGFET１１のオン動作を妨害しない。
【００３３】
（正常時オフ動作）
図２において実線で示すように電池等の直流電源３１の正端子３１ａが負荷３０を介して主IGFET１１のドレイン電極Ｄに接続され、その負端子３１ｂが主IGFET１１のソース電極Ｓに接続されている正常接続状態において、ゲート制御回路３２の制御信号入力端子３６にスイッチ３４をオンにする制御信号が入力している時には、主IGFET１１がオフ状態になる。即ち、ゲート制御回路３２のスイッチ３４がオンの時には、ゲート制御回路３２の出力導体１８がグランド電位になり、主IGFET１１のゲート電極Ｇの電位もグランド電位になり、主IGFET１１のゲート電極Ｇとソース電極Ｓとの間に主IGFET１１をオンにすることができる電圧が印加されず、主IGFET１１はオフ状態（非導通状態）になる。
この主IGFET１１の正常オフ動作期間において、第１及び第２の保護用IGFET２１，２２は主IGFET１１の正常オン動作期間と同様にオフ状態（非導通状態）に保たれ、主IGFET１１の正常オフ動作を妨害しない。
【００３４】
（異常時動作）
図２において点線で示すように電池等の直流電源３１の正端子３１ａが他方の接続導体２０を介して主IGFET１１のソース電極Ｓに接続され、その負端子３１ｂが一方の接続導体１９と負荷３０を介して主IGFET１１のドレイン電極Ｄに接続されている異常接続状態即ち逆接続状態においては、逆流阻止ダイオード２４が順バイアス状態になり、導通する。これにより、第１の保護用IGFET２１のゲート電極Ｇの電位が第１の保護用IGFET２１のソース電極Ｓの電位よりも高くなるので、第１の保護用IGFET２１はオン状態になる。また、第２の保護用IGFET２２のボディダイオードＤ１２が順バイアス状態になり、導通する。また、第２の保護用IGFET２２のゲート電極Ｇの電位が第２の保護用IGFET２２のドレイン電極Ｄの電位よりも高くなるので、第２の保護用IGFET２２のＥＦＴスイッチＱ１２もオン状態になる。この結果、主IGFET１１のドレイン電極Ｄとゲート電極Ｇとの間が第１及び第２の保護用IGFET２１，２２から成る保護スイッチ手段１２によって短絡される。これにより、主IGFET１１のゲート電極Ｇの電位がドレイン電極Ｄの電位と同一又はほぼ同一になり、主IGFET１１のゲート電極Ｇの電位が第２のボデイ領域５１の電位よりも高くなることが阻止又は抑制され、第２のボデイ領域５１と第１のソース領域５３との間のＰＮ接合に基づいて形成される第２のPN接合ダイオード(寄生ダイオード)D２の耐圧の低下を阻止又は抑制することができる。このため、主IGFET１１に逆方向電圧が印加された時に第２のPN接合ダイオード(寄生ダイオード)D２を通る逆方向電流が抑制され、主IGFET１１又は負荷３０を逆方向電流から保護することができる。
【００３５】
異常時動作においてゲート制御回路３２のスイッチ３４がオンの場合には、スイッチ３４とゲート抵抗１４と保護スイッチ手段１２を通る電流、バイアス抵抗１５と保護スイッチ手段１２を通る電流が流れる。しかし、ゲート抵抗１４及びバイアス抵抗１５の値を高く設定することにより、保護スイッチ手段１２を通る電流を抑制することができる。逆方向電圧の印加時において保護スイッチ手段１２を通る電流を良好に制限するために、ゲート抵抗１４を１０Ω〜３０ｋΩにすることが望ましい。
【００３６】
実施例１は次の効果を有する。
（１）主IGFET１１は、図２に等価的に示す第１のPN接合ダイオードＤ１のみでなくショットキーバリアダイオードD３及び第２のPN接合ダイオード（寄生ダイオード）D２を内蔵している。もし、保護スイッチ手段１２を設けない場合には、ショットキーバリアダイオードD３及び第２のPN接合ダイオードD２を逆バイアスする向きの逆方向電圧がソース電極Ｓとドレイン電極Ｄとの間に印加された時に、第２のPN接合ダイオードD２の耐圧が低下し、この第２のPN接合ダイオードD２が逆流阻止機能を失うことがある。これに対し、本発明に従う保護スイッチ手段１２を設けた場合には、ドレイン電極Ｄとソース電極Ｓとの間に逆方向電圧が印加された時に、保護スイッチ手段１２がオン状態になり、主IGFET１１のゲート電極Ｇの電位が、ドレイン電極Ｄの電位と同一又はほぼ同一になり、第２のボデイ領域５１の電位よりも高くなることが阻止又は抑制され、第２のボデイ領域５１と第１のソース領域５３との間のＰＮ接合に基づいて形成される第２のPN接合ダイオードD２の耐圧の低下を阻止又は抑制することができる。この結果、主IGFET１１に逆方向電圧が印加された時の第２のPN接合ダイオードD２を通る逆方向電流が抑制され、主IGFET１１又は負荷３０を逆方向電流から保護することができる。
（２）保護スイッチ手段１２が第１及び第２の保護用IGFET２１，２２の直列回路で構成されている。第２の保護用IGFET２２の周知の内蔵ダイオードＤ１２は、主IGFET１１に対して正方向電圧が印加された時に保護スイッチ手段１２に電流が流れることを阻止する機能（逆流阻止機能）を有し、且つ主IGFET１１に対して逆方向電圧が印加された時の主IGFET１１のドレイン電極Ｄとゲート電極Ｇとの間の短絡回路を形成する機能を有する。従って、第２の保護用IGFET２２を個別の逆流阻止ダイオードに置き換えることができる。しかし、個別の逆流阻止ダイオードの内部抵抗はIGFETの内部抵抗よりも高い。これに対し、図２に示す本実施例においては、主IGFET１１に対して逆方向電圧が印加された時、第２の保護用IGFET２２の内蔵ダイオードＤ１２が導通すると同時に第２の保護用IGFET２２のＦＥＴスイッチがオン駆動される。この結果、第２の保護用IGFET２２のオン抵抗（オン時の内部抵抗）が個別の逆流阻止ダイオードに比べて小さくなる。
（３）第１及び第２の保護用IGFET２１、２２のゲート電極Ｇの相互間が逆流阻止ダイオード２４を介して接続され、第２の保護用IGFET２２のゲート電極Ｇは抵抗２５を介して電源共通導体（グランド側導体）としての他方の接続導体１７に接続されている。これにより、主IGFET１１に対して逆方向電圧が印加された時、第１及び第２の保護用IGFET２１，２２の両方を同時且つ自動的にオン駆動することができる。
（４）第１の保護用IGFET２１のソース電極Ｓとゲート電極Ｇとの間に定電圧ダイオード２３が接続されているので、第１の保護用IGFET２１のソース電極Ｓとゲート電極Ｇとの間を過電圧から保護できる。
（５）ゲート抵抗１４及びバイアス抵抗１５を有するので、主IGFET１１に対して逆方向電圧が印加された時、保護スイッチ手段１２を流れる電流を制限することができる。
（６）保護スイッチ制御手段１３の逆流阻止ダイオード２４は、主IGFET１１に対して正方向電圧が印加された時に保護スイッチ制御手段１３に流れる電流を阻止又は制限する。これにより、損失の小さいスイッチ装置１０を提供できる。
【実施例２】
【００３７】
次に、図４を参照して実施例２のスイッチ装置を備えた電気回路を説明する。但し、図４及び図５〜図１３において図２〜図３と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００３８】
図４に示す実施例２のスイッチ装置１０を備えた電気回路は、負荷３０を主IGFET１１のソース電極Ｓと他方の接続導体（グランド導体）２０との間に接続し、且つ保護スイッチ制御手段１３の抵抗２５の下端を他方の接続導体（グランド導体）２０に接続した点を除いて、図２と同一に形成されている。即ち、負荷３０の一端は第２の接続導体１７を介して主IGFET１１のソース電極Ｓに接続され、他端は他方の接続導体（グランド導体）２０に接続されている。なお、他方の接続導体（グランド導体）２０は正常接続時において直流電源３１の負端子３１ｂに接続されている。
【００３９】
図４に示すように負荷３０の接続箇所を変えても、実施例２のスイッチ装置１０を備えた電気回路と同様な効果を得ることができる。
【実施例３】
【００４０】
図５に示す実施例３のスイッチ装置１０ａを備えた電気回路は、変形された保護スイッチ手段１２ａ及び変形された保護スイッチ制御手段１３ａを設けた点除いて、図２と同一に形成されている。変形された保護スイッチ手段１２ａは、図２の第２の保護用IGFET２２の代わりに逆流阻止ダイオード２２ａを有している他は図２の保護スイッチ手段１２と同一に構成されている。逆流阻止ダイオード２２ａは、保護用IGFET２１のドレイン電極Ｄと主IGFET１１のゲート電極Ｇとの間に接続され、図２の第２の保護用IGFET２２の内蔵ダイオードＤ１２と同様に機能する。図５に示す実施例３の保護スイッチ制御手段１３ａは、図２から第２の保護用IGFET２２のゲート電極Ｇの制御ラインに相当するものを有さない他は、図２の保護スイッチ制御手段１３と同一に構成されている。
【００４１】
図５に示す実施例３は、保護スイッチ手段１２ａの内部抵抗が図２の保護スイッチ手段１２の内部抵抗よりも高くなる点で実施例１よりも不利であるが、回路構成が図２の保護スイッチ手段１２よりも簡単になる点で実施例１よりも有利である。この図５に示す実施例３は、図２の実施例１と同様な効果も有する。
なお、図５において負荷３０の接続箇所を図４と同様に主IGFET１１のソース電極Ｓとグランド接続導体２０との間に移し、抵抗２５の下端をグランド接続導体２０に接続することもできる。
【実施例４】
【００４２】
図６に示す実施例４のスイッチ装置１０ｂを備えた電気回路は、変形された保護スイッチ手段１２ｂ及び変形された保護スイッチ制御手段１３ｂを設けた点を除いて、図２と同一に形成されている。変形された保護スイッチ手段１２ｂは、図２の第１及び第２の保護用IGFET２１、２２の代わりに接続されたｐｎｐトランジスタＱ１３から成る。このｐｎｐトランジスタＱ１３のコレクタＣは主ＩＧＦＥＴ１１のドレイン電極Ｄに接続され、このエミッタＥは主ＩＧＦＥＴ１１のゲート電極Ｇに接続され、このベース電極Ｂは変形された保護スイッチ制御手段１３ｂのＩＧＦＥＴ２７を介して第１の接続導体１６に接続されている。このｐｎｐトランジスタＱ１３から成る保護スイッチ手段１２ｂは図２と同様に直流電源３１が点線で示すように逆極性に接続された時にオンになる。
【００４３】
図６に示す変形された保護スイッチ制御手段１３ｂは図２の保護スイッチ制御手段１３にIGFET２７を追加し、この他は図２と同様に構成したものである。図６の保護スイッチ制御手段１３ｂのIGFET２７は、図２の保護スイッチ手段１２の第１の保護用IGFET２１と同様に構成されている。即ち、図６のIGFET２７は、周知の構造のIGFETであって、ドレイン電極D、ソース電極S、ゲート電極Dを有するｎチャネル型のFETスイッチQ１４と、周知のボディダイオード(寄生ダイオード)D1４とを有している。ボディダイオードD1４のアノードはFETスイッチQ１４のソース電極Ｓに接続され、カソードはドレイン電極Dに接続されている。IGFET２７のソース電極ＳはｐｎｐトランジスタＱ１３のコレクタＣ及び第１の接続導体１６に接続され、ドレイン電極ＤはｐｎｐトランジスタＱ１３のベースＢに接続され、ゲート電極Ｇは逆流阻止ダイオード２４と抵抗２５とを介してグランド側の電源接続導体２０に接続されている。
【００４４】
図６に示す実施例４のスイッチ装置１０ｂの変形された保護スイッチ手段１２ｂは、図２の保護スイッチ手段１２と同様に動作する。即ち、直流電源３１が実線で示すように正常に接続されている時にはオフに制御され、また、直流電源３１が点線で示すように逆に接続されている時にはオンに制御される。更に詳しく説明すると、直流電源３１が実線で示すように正常に接続されている時には保護スイッチ制御手段１３ｂのIGFET２７のボディダイオードＤ１４が導都状態になり、保護スイッチ手段１２ｂのｐｎｐトランジスタＱ１３のベースＢの電位がエミッタＥの電位よりも高くなり、ｐｎｐトランジスタＱ１３はオフに保たれる。また、直流電源３１が点線で示すように逆に接続されている時には、逆流阻止ダイオード２４が導通状態になり、IGFET２７のゲート電極Ｇの電位がソース電極Ｓの電位よりも高くなり、IGFET２７がオン状態になる。これにより、ｐｎｐトランジスタＱ１３のベース電流がIGFET２７を通って流れ、ｐｎｐトランジスタＱ１３がオン状態になる。この結果、図６に示す実施例４の主IGFET１１は図２の同一符号で示す主IGFET１１と同様にオフ状態になり、主IGFET１１を通る逆方向電流は零又は微小になる。従って、図６に示す実施例４によっても図２に示す実施例１と同様な効果を得ることができる。
【００４５】
なお、図６において負荷３０の接続箇所を図４と同様に主IGFET１１のソース電極Ｓとグランド接続導体２０との間に移し、抵抗２５の下端をグランド接続導体２０に接続することもできる。
【実施例５】
【００４６】
図７には図２に示す実施例１の主IGFET１１の代りに使用するための変形された主IGFET１１ａが示されている。図７の主IGFET１１ａは、トレンチ４３に沿ってP型不純物を注入することによって第１のボデイ領域５０の中央の第１の部５０ａを囲む比較的高不純物濃度の第２の部分５０ｂを設け、且つ第２のボデイ領域５１の中央の第１の部分５１ａを囲む比較的高不純物濃度の第２の部分５１ｂを設けた点、且つ少なくとも第１及び第２のボデイ領域５０，５１から成るボデイ領域４９ａに電子線照射処理が施されている点で図３に示す実施例１の主IGFET１１と相違し、この他は図３と同一に形成されている。
【００４７】
主IGFET１１ａの第１及び第２のボデイ領域５０，５１におけるP型不純物注入で形成された第２の部分５０ｂ，５１ｂは、主IGFET１１ａの閾値（スレッショルド電圧Vth）を高くするためのものであって、第１及び第２のボデイ領域５０，５１の中央部分から成る第１の部分５０ａ，５１ａの外側、即ち第１及び第２のボデイ領域５０，５１のトレンチ４３に沿ったチャネル５６が形成される部分に形成され、且つ第１の部分５０ａ，５１ａよりも高い不純物濃度を有する。図７では、第１のボデイ領域５０におけるチャネル５６の全長に対応するように第２の部分５０ｂが形成されているが、この代りに第１のボデイ領域５０の上側の一部（チャネル５６の一部）のみに第２の部分５０ｂを形成することもできる。また、図７では、第２のボデイ領域５１におけるチャネル５６の全長に対応するように第２の部分５１ｂが形成されているが、この代りに第２のボデイ領域５１のチャネル５６が延びる方向の一部のみに第２の部分５１ｂを形成すること、又は第２のボデイ領域５１に第２の部分５１ｂを形成しないこともできる。
比較的不純物濃度の高い第２の部分５０ｂ，５１ｂが形成された主IGFET１１ａは、第２の部分５０ｂ，５１ｂを形成しない例えば図３の主IGFET１１よりも約１V高いのスレッショルド電圧Vthを有する。なお、第２の部分５０ｂ，５１ｂは、限定的に形成されているので、主IGFET１１ａの耐圧及びオン抵抗にほとんど影響を与えない。
【００４８】
図７に示す実施例５の主IGFET１１ａの半導体基体４０ａには、図７において矢印６０で示すようにソース電極Ｓ１を介して例えば２MeVの電子線が所望時間照射され、その後水素雰囲気中で３００℃以上の熱処理が施されている。熱処理は電子線照射によってSi（シリコン）とSiO2（シリコン酸化物）との界面に生じたダメージを回復させるためのものである。電子線を照射すると、第１及び第２のボデイ領域５０，５１における少数キャリアのライフタイムが短くなる。このようにライフタイムが短くなると、主IGFET１１ａに逆方向電圧が印加されている時にN-型の第２のドレイン領域４８から第１及び第２のボデイ領域５０，５１に注入された電子（少数キャリア）が正孔と迅速に結合し、電子（少数キャリア）がN型の第１のソース領域５３まで流れることが抑制される。これにより、主IGFET１１ａの漏れ電流が小さくなり、主IGFET１１ａの耐圧が向上する。例えば、主IGFET１１ａの第１及び第２のボデイ領域５０，５１における少数キャリアのライフタイムが従来のIGFETの１／１０になると、主IGFET１１ａの耐圧は、従来のIGFETの耐圧（１５V）よりも高い２１Vになる。
【００４９】
なお、実施例７では半導体基体４０ａの全体に電子線が照射されているが、局所的に照射することもできる。また、金等のライフタイムキラーを第１及び第２のボデイ領域５０，５１の中に分布させることもできる。
実施例５は、上述した主IGFET１１ａのスレッショルド電圧Vthの上昇効果と、ライフタイム短縮の効果の他に、実施例１と同一の効果も有する。
【実施例６】
【００５０】
図８には図２に示す実施例１の主IGFET１１の代りに使用するための変形された主IGFET１１ｂが示されている。図８に示す実施例６の変形された主IGFET１１ｂは、P-型の第２のボデイ領域５１´の配置を除いて図３の主IGFET１１と同一に形成されている。図８においてはP-型の第２のボデイ領域５１´が半導体基体４０ｂの第１の主面４１の近傍のみに設けられ、トレンチ４３に隣接していない。P-型の第２のボデイ領域５１´はソース電極Ｓ１を伴なってショットキーバリアダイオードを形成する。従って、図８のように対のトレンチ４３の間にP-型の第２のボデイ領域５１´を限定的に形成した主IGFET１１ｂであっても、図３の主IGFET１１と同様な効果を有する。なお、図８の実施例６の主IGFET１１ｂの第１のボデイ領域５０にも、図７に示す第２の部分５１ｂに相当するものを設けること、及び半導体基体４０ｂに電子線を照射して第１及び第２のボデイ領域５０，５１´における少数キャリアのライフタイムを短くすることができる。
【実施例７】
【００５１】
図９には図２に示す実施例１の主IGFET１１の代りに使用するための変形された主IGFETを構成している半導体基体４０ｃの表面が示されている。図９に示す半導体基体４０ｃにおいては、トレンチ４３が格子状に配置され、この格子状のトレンチ４３の中にP-型の第２のボデイ領域５１、N型の第１のソース領域５３、及びN+型の第２のソース領域５４が配置されている。図９に示すように変形された半導体基体４０ｃを有する主IGFETは、図３に示す実施例１に従う主IGFET１１と同様に動作する。
【実施例８】
【００５２】
図１０には図２に示す実施例１の主IGFET１１の代りに使用するための変形された主IGFETを構成している半導体基体４０ｄの表面が示されている。図１０の半導体基体４０ｄにおいては、トレンチ４３が柱状に形成され、このトレンチ４３を囲むようにN+型の第２のソース領域５４、N型の第１のソース領域５３及びP-型の第２のボデイ領域５１が配置されている。図１０に示すように変形された半導体基体４０ｄを有する主IGFETは、図３に示す実施例１に従う主IGFET１１と同様に動作する。
【実施例９】
【００５３】
図１１には図２に示す実施例１の主IGFET１１の代りに使用するための変形された主IGFET１１ｃが示されている。この主IGFET１１ｃはプレーナー構造を有し、ゲート絶縁膜４４及びゲート電極Ｇは半導体基体４０ｅの第１の主面４１上に形成されている。また、ドレイン領域４６ａ及びボデイ領域４９ａが半導体基体４０ｅの第１の主面４１に露出している。ドレイン領域４６ａは図３の実施例１と同様にN+型半導体から成る第１のドレイン領域４７とN-型半導体から成る第２のドレイン領域４８とを有し、第２のドレイン領域４８のみが半導体基体４０ｅの第１の主面４１に露出している。ボデイ領域４９ａは、第２のドレイン領域４８の中に島状に形成されたP型半導体から成る第１のボデイ領域５０とP-型半導体から成る第２のボデイ領域５１とから成る。ソース領域５２ａは第２のボデイ領域５１の中に島状に形成されている。ゲート絶縁膜４４は少なくともボデイ領域４９ａの露出面を覆うように半導体基体４０ｅの第１の主面４１上に形成されている。ゲート電極Ｇはゲート絶縁膜４４を介してボデイ領域４９ａの露出面に対向している。ソース電極Ｓは、ソース領域５２ａにオーミック接触し、第２のボデイ領域５１にショットキー接触している。従って、図１１の実施例９に従う主IGFET１１ｃの等価回路を、図２の主IGFET１１と同様に示すことができる。この図１１に実施例９に従う主IGFET１４ｅを使用して図２に示すスイッチング装置を構成しても実施例１と同様な効果を得ることができる。
【実施例１０】
【００５４】
図１２には図２に示す実施例１の主IGFET１１の代りに使用するための変形された主IGFET１１ｄの一部が示されている。この主IGFET１１ｄは、変形されたソース電極Ｓ´を有する他は、図３の主IGFET１１と同一に構成されている。変形されたソース電極Ｓ´は第２のボデイ領域５１にショットキー接触する第１の金属層７１と第１及び第２のソース領域５３，５４にオーミック接触する第２の金属層７２とで構成されている。第１の金属層７１は第２の金属層７２に電気的に接続されている。この様にソース電極Ｓ´が第１及び第２の金属層７１，７２の組み合わせで構成されている場合でも、図３に実施例１と同様な効果を得ることができる。
【実施例１１】
【００５５】
図１３に本発明の実施例１１に従うスイッチング装置１０ｃを含む電気回路が等価的に示されている。図１３の電気回路はスイッチング装置１０ｃを除いて図２と同一に構成されている。図１３において原理的に示されているスイッチング装置１０ｃの保護スイッチ手段１２ｃは、主ＩＧＦＥＴ１１のドレイン電極Ｄとゲート電極Ｇとの間に接続され、主ＩＧＦＥＴ１１に逆方向電圧が印加された時にオン制御される。原理的に示されている保護スイッチ手段１２ｃは、図２、図５、図６の保護スイッチ手段１２、１２ａ，１２ｂと同様に構成することができる。
【００５６】
図１３の保護スイッチ制御手段１３ｂは、主ＩＧＦＥＴ１１に印加される電圧を検出する手段としての第１及び第２の電圧検出導体６１，６２と、主ＩＧＦＥＴ１１に逆方向電圧が印加されているか否かを検出するための逆電圧検出手段６３と、逆電圧検出手段６３の出力で保護スイッチ手段１２ｃを駆動すための駆動手段としての出力導体６４とから成る。電圧比較器で構成された逆電圧検出手段６３の一方の入力端子は第１の電圧検出導体６１を介して主ＩＧＦＥＴ１１のドレイン電極Ｄに接続され、逆電圧検出手段６３の他方の入力端子は第２の電圧検出導体６２を介して主ＩＧＦＥＴ１１のソース電極Ｓに接続され、出力導体６４は保護スイッチ手段１２ｃの制御端子に接続されている。図１３では逆電圧検出手段６３の出力導体６４が保護スイッチ手段１２ｃの制御端子に直接に接続されているが、逆電圧検出手段６３と保護スイッチ手段１２ｃとの間に保護スイッチ手段１２ｃを駆動するための駆動回路を接続することができる。
【００５７】
直流電源３１が主ＩＧＦＥＴ１１に対して正常に接続されている時には、主ＩＧＦＥＴ１１に正方向電圧が印加され、且つ逆電圧検出手段６３は逆電圧を検出していないことを示す信号（正方向電圧検出信号）を出力し、保護スイッチ手段１２ｃはオフに保たれる。直流電源３１が主ＩＧＦＥＴ１１に対して異常に接続されている時には、主ＩＧＦＥＴ１１に逆方向電圧が印加され、且つ逆電圧検出手段６３は逆電圧を示す信号（逆方向電圧検出信号）を出力する。これにより、保護スイッチ手段１２ｃはオンに制御される。この結果、図１３の実施例１１によっても図２の実施例１と同様な効果を得ることができる。
【００５８】
なお、図１３において負荷３０の接続箇所を図４と同様に主IGFET１１のソース電極Ｓとグランド接続導体２０との間に移し、第２の電圧検出導体６２をグランド接続導体２０に接続することもできる。
【００５９】
本発明は、上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）図２のスイッチング装置１０をモノリシックＩＣで構成する代わりに、ハイブリッドＩＣ又は個別部品で図２と同一の回路に構成することもできる。
（２）ゲート抵抗１４を半導体基体内の拡散領域で構成する代わりに、半導体基体上の絶縁層の上に多結晶シリコン層等の抵抗層を形成し、この抵抗層をゲート抵抗とすることができる。
【図面の簡単な説明】
【００６０】
【図１】従来のスイッチング装置を含む電気回路を等価的に示す回路図である。
【図２】本発明の実施例１に従うスイッチング装置を含む電気回路を等価的に示す回路図である。
【図３】図２の主IGFETを示す断面図である。
【図４】本発明の実施例２に従うスイッチング装置を含む電気回路を等価的に示す回路図である。
【図５】本発明の実施例３に従うスイッチング装置を含む電気回路を等価的に示す回路図である。
【図６】本発明の実施例４に従うスイッチング装置を含む電気回路を等価的に示す回路図である。
【図７】実施例５に従うスイッチング装置に使用する主IGFETを図３と同様に示す断面図である。
【図８】実施例６に従うスイッチング装置に使用する主IGFETを図３と同様に示す断面図である。
【図９】実施例７に従うスイッチング装置に使用する主IGFETを構成する半導体基体の一部を示す平面図である。
【図１０】実施例８に従うスイッチング装置に使用する主IGFETを構成する半導体基体の一部を示す平面図である。
【図１１】実施例９に従うスイッチング装置に使用する主IGFETを図３と同様に示す断面図である。
【図１２】実施例１０に従うスイッチング装置に使用する主IGFETを図３と同様に示す断面図である。
【図１３】本発明の実施例１１に従うスイッチング装置を含む電気回路を等価的に示す回路図である。
【符号の説明】
【００６１】
１０、１０ａ、１０ｂ  スイッチング装置
１１、１１ａ、１１ｂ、１１ｃ、１ｄ  主IGFET
１２，１２ａ、１２ｂ、１２ｃ  保護スイッチ手段
１３、１３ａ、１３ｂ  保護スイッチ制御手段
【図１】
2010081536.tif 000003
【図２】
2010081536.tif 000004
【図３】
2010081536.tif 000005
【図４】
2010081536.tif 000006
【図５】
2010081536.tif 000007
【図６】
2010081536.tif 000008
【図７】
2010081536.tif 000009
【図８】
2010081536.tif 000010
【図９】
2010081536.tif 000011
【図１０】
2010081536.tif 000012
【図１１】
2010081536.tif 000013
【図１２】
2010081536.tif 000014
【図１３】
2010081536.tif 000015