(57)【要約】【課題】パワーダウン時において、ＤＬＬ回路の動作を継続させるファストイグジットモードと、ＤＬＬ回路の動作を停止させるスローイグジットモードをオンザフライで選択する。【解決手段】パワーダウンコマンドに応答して所定の内部回路の動作を停止させるパワーダウンコントロール回路１００と、パワーダウンコマンドの発行と同時に外部から選択信号Ａ１２が入力される外部端子１４とを備える。パワーダウンコントロール回路１００は、選択信号Ａ１２がローレベルである場合にはＤＬＬ回路２３の動作を停止させ、選択信号Ａ１２がハイレベルである場合にはＤＬＬ回路２３の動作を継続させる。本発明によれば、パワーダウンコマンドと同時に入力される選択信号Ａ１２によってオンザフライでモード選択が可能となる。【選択図】図１
2010277666.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出されたリードデータを外部に出力する出力バッファと、
前記出力バッファの動作タイミングを制御するＤＬＬ回路と、
外部からパワーダウンコマンドが発行されたことに応答して、所定の内部回路の動作を停止させるパワーダウンコントロール回路と、
前記パワーダウンコマンドの発行と同時に外部から選択信号が入力される外部端子と、を備え、
前記パワーダウンコントロール回路は、前記選択信号が第１の状態を示している場合には前記ＤＬＬ回路の動作を停止させ、前記選択信号が第２の状態を示している場合には前記ＤＬＬ回路の動作を継続させることを特徴とする半導体記憶装置。
【請求項２】
前記選択信号は１ビットの信号であり、
前記パワーダウンコントロール回路は、前記選択信号が第１の論理レベルである場合には前記ＤＬＬ回路の動作を停止させ、前記選択信号が第２の論理レベルである場合には前記ＤＬＬ回路の動作を継続させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記外部端子は、複数のアドレス端子の中の一つであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記所定の内部回路は、外部から入力されるアドレス信号を受け付けるアドレス入力回路と、外部から入力される所定のコマンド信号を受け付けるコマンド入力回路とを含んでいることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記所定のコマンド信号が入力される複数のコマンド端子とは別に設けられたクロックイネーブル端子をさらに備え、
前記パワーダウンコマンドは、前記クロックイネーブル端子に入力されるクロックイネーブル信号の論理レベルによって表されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記パワーダウンコントロール回路は、前記パワーダウンコマンドによって前記所定の内部回路の動作が停止している状態で前記選択信号が変化したことに応答して、前記所定の内部回路の動作を停止させたまま、動作している前記ＤＬＬ回路を停止させ、或いは、停止している前記ＤＬＬ回路を動作させることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
パワーダウンモードにエントリ可能な半導体記憶装置を制御するメモリコントローラであって、
前記半導体記憶装置を前記パワーダウンモードにエントリさせるためのパワーダウンコマンドを出力する第１の出力端子と、
選択信号を出力する第２の出力端子と、
前記パワーダウンモード時において前記半導体記憶装置に含まれるＤＬＬ回路を停止させる場合には、前記パワーダウンコマンドの出力と同時に前記選択信号を第１の状態とし、前記パワーダウンモード時において前記ＤＬＬ回路を動作させる場合には、前記パワーダウンコマンドの出力と同時に前記選択信号を第２の状態とする制御回路と、を備えることを特徴とするメモリコントローラ。
【請求項８】
前記第２の出力端子は、アドレス信号を出力するための複数のアドレス端子の中の一つであることを特徴とする請求項７に記載のメモリコントローラ。
【請求項９】
前記制御回路は、前記パワーダウンコマンドの発行によって前記半導体記憶装置を前記パワーダウンモードにエントリさせた状態で、前記選択信号を変化させることによって、動作している前記ＤＬＬ回路を停止させ、或いは、停止している前記ＤＬＬ回路を動作させることを特徴とする請求項７又は８に記載の半導体記憶装置。
【請求項１０】
複数の半導体記憶装置に共通接続されたデータ入出力端子をさらに備え、
前記制御回路は、前記複数の半導体記憶装置のうち所定の半導体記憶装置を前記パワーダウンモードにエントリさせる際、残りの半導体記憶装置が全て前記パワーダウンモードにエントリしている場合には前記選択信号を前記第１の状態とし、残りの半導体記憶装置の少なくとも一つが前記パワーダウンモードにエントリしていない場合には前記選択信号を前記第２の状態とすることを特徴とする請求項７乃至９のいずれか一項に記載のメモリコントローラ。
【請求項１１】
前記制御回路は、前記複数の半導体記憶装置のうち所定の半導体記憶装置を前記パワーダウンモードにエントリさせる際、残りの半導体記憶装置が全て前記パワーダウンモードにエントリしている場合には前記選択信号を前記第１の状態とし、さらに、前記残りの半導体記憶装置に供給する前記選択信号を前記第１の状態することを特徴とする請求項１０に記載のメモリコントローラ。
【請求項１２】
半導体記憶装置及び前記半導体記憶装置を制御するメモリコントローラを備える情報処理システムであって、
前記半導体記憶装置は、
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出されたリードデータを前記メモリコントローラに出力する出力バッファと、
前記出力バッファの動作タイミングを制御するＤＬＬ回路と、
前記メモリコントローラからパワーダウンコマンドが発行されたことに応答して、所定の内部回路の動作を停止させるパワーダウンコントロール回路と、
前記パワーダウンコマンドの発行と同時に前記メモリコントローラから選択信号が入力される外部端子と、を備え、
前記パワーダウンコントロール回路は、前記選択信号が第１の状態を示している場合には前記ＤＬＬ回路の動作を停止させ、前記選択信号が第２の状態を示している場合には前記ＤＬＬ回路の動作を継続させることを特徴とする情報処理システム。
【請求項１３】
前記メモリコントローラは、
前記パワーダウンコマンドを出力する第１の出力端子と、
前記選択信号を出力する第２の出力端子と、
前記パワーダウンモード時において前記ＤＬＬ回路を停止させる場合には、前記パワーダウンコマンドの出力と同時に前記選択信号を前記第１の状態とし、前記パワーダウンモード時において前記ＤＬＬ回路を動作させる場合には、前記パワーダウンコマンドの出力と同時に前記選択信号を前記第２の状態とする制御回路と、を備えることを特徴とする請求項１２に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びこれを制御するメモリコントローラに関し、特に、パワーダウンモードにエントリ可能な半導体記憶装置及びこれを制御するメモリコントローラに関する。また、本発明は、このような半導体記憶装置及びメモリコントローラを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置には、非アクセス時における消費電流を低減するためのパワーダウンモードが用意されていることが多い。例えば、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭには、プリチャージパワーダウンモードと呼ばれるモードが用意されている。プリチャージパワーダウンモードとは、全てのバンクがプリチャージされた状態でいくつかの内部回路の動作を停止させることにより、非アクセス時における消費電流を低減するモードである。
【０００３】
プリチャージパワーダウンモードには、ファストイグジットモード（Fast Exit Mode）とスローイグジットモード（Slow Exit Mode）がある（非特許文献１参照）。
【０００４】
ファストイグジットモードとは、プリチャージパワーダウンモードにエントリした場合であってもＤＬＬ回路の動作を継続させるモードである。ファストイグジットモードを選択した場合、ＤＬＬ回路による消費電流は生じるものの、プリチャージパワーダウンモードからの復帰（イグジット）を直ちに行うことができるため、プリチャージパワーダウンモードへのエントリ及び復帰を頻繁に繰り返す場合に好適である。また、プリチャージパワーダウンモード中においてもＯＤＴ（On Die Termination）動作を同期モードで使用することができるため、データ入出力端子をシェアしている他のＲａｎｋへのアクセスを通常通り高速に行うことが可能となる。
【０００５】
これに対し、スローイグジットモードとは、プリチャージパワーダウンモードにエントリした場合、ＤＬＬ回路の動作を停止させるモードである。スローイグジットモードを選択した場合、ＤＬＬ回路の停止により消費電流を最小限に抑えることが可能となる。但し、ＤＬＬ回路が停止することから、プリチャージパワーダウンモードからの復帰に要する時間が長くなるとともに、プリチャージパワーダウンモード中においてはＯＤＴ動作が非同期となることから、データ入出力端子をシェアしている他のＲａｎｋへのアクセス速度が低下する。
【０００６】
このように、ファストイグジットモードとスローイグジットモードには一長一短がある。ファストイグジットモードを使用するかスローイグジットモードを使用するかは、モードレジスタの設定値によって定められ、従来は、電源投入後に実行されるモードレジスタセット動作によって、いずれのモードを使用するかを選択していた。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】JEDEC STANDARD, DDR3 SDRAM Specification, JESD79-3B (Revision of JESD79-3A, September 2007), April 2008, JEDEC SOLID STATE TECHNOLOGY ASSOCIATION<URL: http://www.jedec.org/download/search/JESD79-3B.pdf >
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ファストイグジットモードを使用するかスローイグジットモードを使用するかは、モードレジスタの設定値によって定められることから、実使用時においてこれらのモードを随時切り替えることは実用的ではない。すなわち、モードレジスタの設定値を変更するためにはモードレジスタセット（ＭＲＳ）コマンドを実行する必要があり、ＭＲＳコマンドを実行した後は所定の時間（ｔＭＯＤ）が経過しなければ他のコマンドを入力することができないため、上記のモード切り替えを頻繁に行うとオーバーヘッドが大きくなってしまうという問題があった。
【０００９】
このような事情から、通常はシステムの特性に応じ、電源投入後にファストイグジットモード及びスローイグジットモードのいずれか一方を選択し、実使用時においてこれらモードを変更することはほとんど無かった。このため、ファストイグジットモードを選択した場合には、その後常にファストイグジットモードが使用されることから、消費電流が大きくなり、逆に、スローイグジットモードを選択した場合には、その後常にスローイグジットモードが使用されることから、システムのパフォーマンスが低下するという問題があった。
【課題を解決するための手段】
【００１０】
本発明による半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出されたリードデータを外部に出力する出力バッファと、前記出力バッファの動作タイミングを制御するＤＬＬ回路と、外部からパワーダウンコマンドが発行されたことに応答して、所定の内部回路の動作を停止させるパワーダウンコントロール回路と、前記パワーダウンコマンドの発行と同時に外部から選択信号が入力される外部端子と、を備え、前記パワーダウンコントロール回路は、前記選択信号が第１の状態を示している場合には前記ＤＬＬ回路の動作を停止させ、前記選択信号が第２の状態を示している場合には前記ＤＬＬ回路の動作を継続させることを特徴とする。
【００１１】
本発明によるメモリコントローラは、パワーダウンモードにエントリ可能な半導体記憶装置を制御するメモリコントローラであって、前記半導体記憶装置を前記パワーダウンモードにエントリさせるためのパワーダウンコマンドを出力する第１の出力端子と、選択信号を出力する第２の出力端子と、前記パワーダウンモード時において前記半導体記憶装置に含まれるＤＬＬ回路を停止させる場合には、前記パワーダウンコマンドの出力と同時に前記選択信号を第１の状態とし、前記パワーダウンモード時において前記ＤＬＬ回路を動作させる場合には、前記パワーダウンコマンドの出力と同時に前記選択信号を第２の状態とする制御回路と、を備えることを特徴とする。
【００１２】
本発明による情報処理システムは、半導体記憶装置及び前記半導体記憶装置を制御するメモリコントローラを備える情報処理システムであって、前記半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出されたリードデータを前記メモリコントローラに出力する出力バッファと、前記出力バッファの動作タイミングを制御するＤＬＬ回路と、前記メモリコントローラからパワーダウンコマンドが発行されたことに応答して、所定の内部回路の動作を停止させるパワーダウンコントロール回路と、前記パワーダウンコマンドの発行と同時に前記メモリコントローラから選択信号が入力される外部端子と、を備え、前記パワーダウンコントロール回路は、前記選択信号が第１の状態を示している場合には前記ＤＬＬ回路の動作を停止させ、前記選択信号が第２の状態を示している場合には前記ＤＬＬ回路の動作を継続させることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、パワーダウンコマンドの発行と同時に半導体記憶装置に入力される選択信号によって、ＤＬＬ回路の動作停止の有無を選択することができる。すなわち、ファストイグジットモードとスローイグジットモードをオンザフライ（On The Fly）で選択することができる。これにより、システムの現在の状況に応じてファストイグジットモード又はスローイグジットモードを適宜選択することが可能となり、システム全体のパフォーマンスを維持しつつ、消費電力を低減することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態による半導体記憶装置１０のブロック図である。
【図２】パワーダウンコントロール回路１００の回路図である。
【図３】半導体記憶装置１０の動作を示すタイミング図である。
【図４】従来の半導体記憶装置の動作を示すタイミング図である。
【図５】半導体記憶装置１０を用いたデータ処理システム２００のブロック図である。
【図６】複数Ｒａｎｋを有するデータ処理システム３００のブロック図である。
【図７】Ｒａｎｋ０の半導体記憶装置１０をパワーダウンモードにエントリさせる際の動作を説明するためのフローチャートである。
【図８】Ｒａｎｋ０の半導体記憶装置１０をパワーダウンモードからイグジットさせる際の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい実施形態による半導体記憶装置１０のブロック図である。
【００１７】
本実施形態による半導体記憶装置１０はＤＤＲ３型のシンクロナスＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１２、コマンド端子１３ａ〜１３ｄ、アドレス端子１４、データ入出力端子１５及びオンダイターミネーション端子１６を備えている。その他、データストローブ端子や電源端子なども備えているが、これらについては図示を省略してある。
【００１８】
クロック端子１１ａ，１１ｂは、それぞれクロック信号ＣＫ，／ＣＫが供給される端子であり、供給されたクロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力である内部クロックＰＣＬＫは、クロック生成回路２２及びＤＬＬ回路２３に供給される。
【００１９】
クロック生成回路２２は、内部クロックＩＣＬＫを生成する回路である。また、ＤＬＬ回路２３は出力用クロックＬＣＬＫを生成し、これをデータ入出力回路８０に供給する役割を果たす。
【００２０】
ＤＬＬ回路２３が生成する出力用クロックＬＣＬＫは、クロック信号ＣＫ，／ＣＫに対して位相制御された信号であり、リードデータＤＱの位相がクロック信号ＣＫ，／ＣＫの位相と一致するよう、クロック信号ＣＫ，／ＣＫに対してやや位相が進められる。より具体的に説明すると、出力用クロックＬＣＬＫはレプリカバッファ２３ａに供給され、レプリカバッファ２３ａの出力であるレプリカクロックＲｅｐＣＬＫと内部クロックＰＣＬＫの位相が一致するよう、出力用クロックＬＣＬＫの位相が制御される。レプリカバッファ２３ａは、データ入出力回路８０に含まれる出力バッファ８１のレプリカ回路であり、これにより、リードデータＤＱの位相はクロック信号ＣＫ，／ＣＫに正確に同期する。
【００２１】
クロックイネーブル端子１２は、クロックイネーブル信号ＣＫＥが供給される端子である。クロックイネーブル信号ＣＫＥは、クロック信号ＣＫ，／ＣＫの有効又は無効を示す信号であり、クロックイネーブル信号ＣＫＥがハイレベルであればクロック信号ＣＫ，／ＣＫは有効となり、逆に、クロックイネーブル信号ＣＫＥがローレベルであればクロック信号ＣＫ，／ＣＫは無効となる。また、クロックイネーブル信号ＣＫＥがハイレベルからローレベルに変化すると、半導体記憶装置１０は、コマンド信号に基づいてプリチャージパワーダウンモードにエントリする。さらに、プリチャージパワーダウンモードにエントリした後、クロックイネーブル信号ＣＫＥがローレベルからハイレベルに変化すると、半導体記憶装置１０は、コマンド信号に基づいてプリチャージパワーダウンモードからイグジットする。
【００２２】
クロックイネーブル信号ＣＫＥは、ＣＫＥ入力回路３１に入力される。ＣＫＥ入力回路は、クロックイネーブル信号ＣＫＥと基準電位Ｖｒｅｆとを比較することによって、内部クロックイネーブル信号ＩＣＫＥを生成する。生成された内部クロックイネーブル信号ＩＣＫＥは、ＣＫＥラッチ回路３２にラッチされる。ＣＫＥラッチ回路３２は、内部クロックＰＣＬＫに同期して内部クロックイネーブル信号ＩＣＫＥをラッチする回路である。ラッチされた内部クロックイネーブル信号ＩＣＫＥは、パワーダウンコントロール回路１００に供給される。パワーダウンコントロール回路１００の詳細については後述する。
【００２３】
コマンド端子１３ａ〜１３ｄは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳが供給される端子である。本明細書においては、これらをコマンド信号ＣＭＤと総称することがある。これらコマンド信号ＣＭＤは、コマンド入力回路４１に供給される。コマンド入力回路４１は、これらコマンド信号ＣＭＤと基準電位Ｖｒｅｆとを比較することによって内部コマンド信号を生成し、これらをコマンドラッチ回路４２に供給する。
【００２４】
コマンドラッチ回路４２は、内部クロックＩＣＬＫに同期してコマンド信号ＣＭＤをラッチする回路である。コマンドラッチ回路４２にラッチされたコマンド信号は、コマンドデコーダ４３に供給される。
【００２５】
コマンドデコーダ４３は、内部クロックＩＣＬＫに同期して、コマンド信号のデコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、図示しない各種内部回路に供給される。内部コマンドＩＣＭＤのうち、モードレジスタセット（ＭＲＳ）コマンドについては、モードレジスタ４４に供給される。モードレジスタ４４には、半導体記憶装置１０の動作モードが設定される。
【００２６】
アドレス端子１４は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路５１に供給される。アドレス入力回路５１は、供給されたアドレス信号ＡＤＤの各ビットと基準電位Ｖｒｅｆとを比較することによって内部アドレス信号ＩＡＤＤを生成し、これらをアドレスラッチ回路５２に供給する。
【００２７】
アドレスラッチ回路５２は、内部クロックＩＣＬＫに同期して内部アドレス信号ＩＡＤＤをラッチする回路である。アドレスラッチ回路５２にラッチされた内部アドレス信号ＩＡＤＤのうち、ロウアドレスＲＡについてはロウデコーダ６１に供給され、カラムアドレスＣＡについてはカラムデコーダ６２に供給される。また、モードレジスタセットにエントリしている場合には、内部アドレス信号ＩＡＤＤはモードレジスタ４４に供給される。さらに、内部アドレス信号ＩＡＤＤのうち１２番目のビットＩＡＤＤ１２は、プリチャージパワーダウンモード時における選択信号として用いられ、パワーダウンコントロール回路１００に供給される。
【００２８】
ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。但し、図１には、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみが図示されている。ビット線ＢＬは、センスアンプ列７１に含まれる対応するセンスアンプＳＡに接続されている。いずれのセンスアンプＳＡを選択するかは、カラムデコーダ６２によって制御される。
【００２９】
カラムデコーダ６２によって選択されたセンスアンプＳＡは、データ入出力回路８０に接続される。データ入出力回路８０は、データ入出力端子１５に接続された出力バッファ８１及び入力バッファ８２を含んでいる。これにより、リード動作時においては、メモリセルアレイ７０から読み出されたリードデータＤＱが、出力バッファ８１を介してデータ入出力端子１５へ出力される。また、ライト動作時においては、データ入出力端子１５に入力されたライトデータＤＱが、入力バッファ８２を介してメモリセルアレイ７０に書き込まれる。
【００３０】
データ入出力回路８０に含まれる出力バッファ８１には、出力用クロックＬＣＬＫが供給されている。これにより、データ入出力端子１５を介して出力されるリードデータＤＱの位相は、クロック信号ＣＫ，／ＣＫの位相と正確に一致するよう制御される。
【００３１】
オンダイターミネーション端子１６は、外部からオンダイターミネーション信号ＯＤＴが入力される端子である。オンダイターミネーション信号ＯＤＴがハイレベルになると、出力バッファ８１は終端抵抗器として機能し、これにより、データ入出力端子１５が共通接続された他のＲａｎｋの半導体記憶装置から出力されるリードデータＤＱの信号品質が高められる。したがって、リード動作と正確に同期したＯＤＴ動作を行うためには、ＯＤＴ動作時においても出力用クロックＬＣＬＫを用いる必要がある。このため、ＤＬＬ回路２３の動作が停止している場合にはＯＤＴ動作は非同期モードとなり、アクセス速度を低下させる必要が生じる。
【００３２】
次に、パワーダウンコントロール回路１００について説明する。
【００３３】
図１に示すように、パワーダウンコントロール回路１００には、ＣＫＥラッチ回路３２によってラッチされた内部クロックイネーブル信号ＩＣＫＥ、内部アドレス信号ＩＡＤＤの１２番目のビットＩＡＤＤ１２、及びリセット信号ＲＥＳＥＴが供給される。パワーダウンコントロール回路１００は、これらの信号に基づきクロック活性化信号ＣＬＫＥＮ、入力活性化信号ＩＮＢＵＦＥＮ及びＤＬＬ活性化信号ＤＬＬＥＮを生成する。
【００３４】
クロック活性化信号ＣＬＫＥＮは、クロック生成回路２２に供給される信号である。クロック生成回路２２は、クロック活性化信号ＣＬＫＥＮがハイレベルである場合に活性化され、内部クロックＩＣＬＫの生成を行う。これに対し、クロック活性化信号ＣＬＫＥＮがローレベルである場合にはクロック生成回路２２の動作が停止し、これにより内部クロックＩＣＬＫが生成されなくなる。内部クロックＩＣＬＫが停止すると、コマンドラッチ回路４２及びアドレスラッチ回路５２のラッチ動作も停止するため、これら回路の消費電流がほぼゼロとなる。尚、後述するように、プリチャージパワーダウン中においてファストイグジットモードとスローイグジットモードの切り替えを可能とする場合、アドレス信号の１２番目のビットＩＡＤＤ１２に関しては、内部クロックＩＣＬＫが停止している状態であってもアドレスラッチ回路５２においてラッチ可能に構成するか、或いは、内部クロックＩＣＬＫが停止している場合にはアドレスラッチ回路５２をスルーするよう構成する必要がある。但し、本発明においてプリチャージパワーダウン中におけるファストイグジットモードとスローイグジットモードの切り替えが可能である必要はない。
【００３５】
入力活性化信号ＩＮＢＵＦＥＮは、コマンド入力回路４１及びアドレス入力回路５１に供給される信号である。コマンド入力回路４１及びアドレス入力回路５１は、入力活性化信号ＩＮＢＵＦＥＮがハイレベルである場合に活性化され、それぞれ内部コマンド及び内部アドレスの生成を行う。これに対し、入力活性化信号ＩＮＢＵＦＥＮがローレベルである場合には、コマンド入力回路４１及びアドレス入力回路５１の動作が停止し、これにより内部コマンド及び内部アドレスが生成されなくなる。したがって、入力活性化信号ＩＮＢＵＦＥＮがローレベルになると、コマンド入力回路４１及びアドレス入力回路５１の消費電流がほぼゼロとなる。尚、プリチャージパワーダウン中においてファストイグジットモードとスローイグジットモードの切り替えを可能とする場合には、プリチャージパワーダウン中においてもアドレス信号の１２番目のビットＡ１２を受け付け可能である必要がある。具体的には、入力活性化信号ＩＮＢＵＦＥＮがローレベルであっても、内部アドレスＩＡＤＤ１２が生成されるよう、アドレス入力回路５１を構成する必要がある。
【００３６】
ＤＬＬ活性化信号ＤＬＬＥＮは、ＤＬＬ回路２３に供給される信号である。ＤＬＬ回路２３は、ＤＬＬ活性化信号ＤＬＬＥＮがハイレベルである場合に活性化され、出力用クロックＬＣＬＫの生成を行う。これに対し、ＤＬＬ活性化信号ＤＬＬＥＮがローレベルである場合には、ＤＬＬ回路２３の動作が停止し、これにより出力用クロックＬＣＬＫが生成されなくなる。したがって、ＤＬＬ活性化信号ＤＬＬＥＮがローレベルになると、ＤＬＬ回路２３の消費電流がほぼゼロとなる。但し、ＤＬＬ回路２３を停止させた後、動作を再開させる場合、正しく位相制御された出力用クロックＬＣＬＫが出力されるまでにはある程度の時間（ロック時間）を要する。
【００３７】
図２は、パワーダウンコントロール回路１００の回路図である。
【００３８】
図２に示すように、パワーダウンコントロール回路１００には、２つのＳＲラッチ回路１０１，１０２が含まれている。ＳＲラッチ回路１０１のセット端子Ｓ１０１には、ＮＯＲ回路１０３の出力が供給され、リセット端子Ｒ１０１には内部クロックイネーブル信号ＩＣＫＥが供給されている。ＮＯＲ回路１０３には、内部クロックイネーブル信号ＩＣＫＥとリセット信号ＲＥＳＥＴが入力されている。リセット信号ＲＥＳＥＴは通常動作時においてはローレベルに保たれている。ＳＲラッチ回路１０１の出力は、バッファ回路１０４を介してクロック活性化信号ＣＬＫＥＮとして出力されるとともに、バッファ回路１０５を介して入力活性化信号ＩＮＢＵＦＥＮとして出力される。
【００３９】
一方、ＳＲラッチ回路１０２のセット端子Ｓ１０２には、ＮＯＲ回路１０３の出力が供給され、リセット端子Ｒ１０２にはＯＲ回路１０６の出力が供給されている。ＯＲ回路１０６には、内部クロックイネーブル信号ＩＣＫＥと内部アドレス信号ＩＡＤＤの１２番目のビットＩＡＤＤ１２が入力されている。ＳＲラッチ回路１０２の出力は、バッファ回路１０７を介してＤＬＬ活性化信号ＤＬＬＥＮとして出力される。
【００４０】
かかる構成により、リセット信号ＲＥＳＥＴがローレベルであれば、クロック活性化信号ＣＬＫＥＮ、入力活性化信号ＩＮＢＵＦＥＮの論理レベルは、内部クロックイネーブル信号ＩＣＫＥの論理レベルと一致する。したがって、内部クロックイネーブル信号ＩＣＫＥがローレベルに変化すると、入力回路４１，５１及びラッチ回路４２，５２の動作が停止し、パワーダウンモードにエントリする。これにより、クロック信号ＣＫ，／ＣＫ、クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴ以外の信号は入力できなくなり、消費電流が低減される。
【００４１】
一方、パワーダウンモード時におけるＤＬＬ活性化信号ＤＬＬＥＮの論理レベルは、内部アドレス信号ＩＡＤＤの１２番目のビットＩＡＤＤ１２によって決まる。つまり、内部クロックイネーブル信号ＩＣＫＥがローレベルとなった場合、ＤＬＬ活性化信号ＤＬＬＥＮの論理レベルは、内部アドレス信号ＩＡＤＤの１２番目のビットＩＡＤＤ１２の論理レベルと一致する。したがって、パワーダウンモードへのエントリ時にビットＩＡＤＤ１２がローレベルであれば、ＤＬＬ回路２３の動作が停止する。つまり、スローイグジットモードとなる。これに対し、パワーダウンモードへのエントリ時にビットＩＡＤＤ１２がハイレベルであれば、ＤＬＬ回路２３の動作は継続される。つまり、ファストイグジットモードとなる。
【００４２】
このように、本実施形態による半導体記憶装置１０では、パワーダウンモードにエントリする際、選択信号であるＩＡＤＤ１２によって、スローイグジットモードとするか、ファストイグジットモードとするかを選択することができる。つまり、モードレジスタ４４の設定値を変更することなく、パワーダウンモードにエントリする都度、モード選択を行うことができる。
【００４３】
図３は、本実施形態による半導体記憶装置１０の動作を示すタイミング図である。
【００４４】
図３に示すように、プリチャージパワーダウンモードにおいてファストイグジットモードを選択する場合には、クロックイネーブル信号ＣＫＥをハイレベルからローレベルに変化させるとともに、アドレス信号ＡＤＤの１２番目のビットＡ１２（選択信号）をハイレベルとする。図３に示す例では、クロック信号ＣＫのアクティブエッジ＃２に同期してこれらが入力されている。これにより、ファストイグジットモードが選択されることから、ＤＬＬ回路２３の動作は継続される。また、図３に示す例では、クロック信号ＣＫのアクティブエッジ＃５に同期してクロックイネーブル信号ＣＫＥがハイレベルに変化しており、これにより、パワーダウンモードからイグジットしている。この間、ＤＬＬ回路２３の動作は継続されていることから、直ちにオンダイターミネーション信号ＯＤＴを入力することができる。
【００４５】
これに対し、プリチャージパワーダウンモードにおいてスローイグジットモードを選択する場合には、クロックイネーブル信号ＣＫＥをハイレベルからローレベルに変化させるとともに、アドレス信号ＡＤＤの１２番目のビットＡ１２（選択信号）をローレベルとする。図３に示す例では、クロック信号ＣＫのアクティブエッジ＃２に同期してこれらが入力されている。これにより、スローイグジットモードが選択されることから、ＤＬＬ回路２３の動作は停止する。また、図３に示す例では、クロック信号ＣＫのアクティブエッジ＃５に同期してクロックイネーブル信号ＣＫＥがハイレベルに変化しており、これにより、パワーダウンモードからイグジットしている。これに応答してＤＬＬ回路２３の動作が再開されるが、ＤＬＬ回路２３がロックするまでには所定の時間（ｔＸＰＤＤＬ）が必要である。したがって、同期モードによるＯＤＴ動作は、所定の時間（ｔＸＰＤＤＬ）が経過するまでは実行することができない。
【００４６】
図４は、従来の半導体記憶装置の動作を示すタイミング図である。
【００４７】
図４に示すように、従来の半導体記憶装置においても、クロックイネーブル信号ＣＫＥをハイレベルからローレベルに変化させることによってプリチャージパワーダウンモードにエントリすることができるが、ファストイグジットモードとするかスローイグジットモードとするかは、モードレジスタ４４の設定値によって決まる。このため、これらのモードを変更するためには、あらかじめモードレジスタセットコマンドを実行する必要がある。図４に示す例では、クロック信号ＣＫのアクティブエッジ＃０に同期してモードレジスタセットコマンドが発行されている。モードレジスタセットコマンドを実行してから次のコマンドを入力するためには、所定の時間（ｔＭＲＳＰＤＥＮ）が経過する必要がある。このため、従来の半導体記憶装置においては、ファストイグジットモードとスローイグジットモードの切り替えを行うたびに所定の時間（ｔＭＲＳＰＤＥＮ）分のオーバーヘッドが生じる。これに対し、本実施形態による半導体記憶装置１０ではこのようなオーバーヘッドを生じることなく、オンザフライでファストイグジットモード又はスローイグジットモードを選択することが可能となる。
【００４８】
図５は、本実施形態による半導体記憶装置１０を用いたデータ処理システム２００のブロック図である。
【００４９】
図５に示すデータ処理システム２００は、図１に示した半導体記憶装置１０とこれに接続されたメモリコントローラ２１０によって構成されている。メモリコントローラ２１０は、クロック信号ＣＫ，／ＣＫを出力するクロック端子２１１と、クロックイネーブル信号ＣＫＥを出力するクロックイネーブル端子２１２と、コマンド信号ＣＭＤを出力するコマンド端子２１３と、アドレス信号ＡＤＤを出力するアドレス端子２１４と、リードデータＤＱの入力及びライトデータＤＱの出力を行うデータ入出力端子２１５と、オンダイターミネーション端子２１６とを備えている。その他の端子については図示を省略してある。これらの端子は、バス２２０を介して、半導体記憶装置１０のそれぞれ対応する端子１１〜１６に接続されている。
【００５０】
また、メモリコントローラ２１０は、半導体記憶装置１０に対するパワーダウン制御を行う制御回路２１９を備えている。制御回路２１９は、半導体記憶装置１０をプリチャージパワーダウンさせる際、スローイグジットモードを選択する場合には、クロックイネーブル端子２１２から出力するクロックイネーブル信号ＣＫＥをローレベルに変化させるとともに、アドレス端子２１４から出力するアドレス信号ＡＤＤの１２番目のビットＡ１２をローレベルに設定する。逆に、半導体記憶装置１０をプリチャージパワーダウンさせる際、ファストイグジットモードを選択する場合には、クロックイネーブル信号ＣＫＥをローレベルに変化させるとともに、アドレス信号ＡＤＤの１２番目のビットＡ１２をハイレベルに設定する。
【００５１】
これにより、モードレジスタセットコマンドを発行することなく、ファストイグジットモードとスローイグジットモードの選択をオンザフライで行うことが可能となる。
【００５２】
図６は、複数Ｒａｎｋを有するデータ処理システム３００のブロック図である。
【００５３】
図６に示すデータ処理システム３００は、４つの半導体記憶装置１０とこれに接続されたメモリコントローラ３１０によって構成されている。これら４つの半導体記憶装置１０は、それぞれ異なるＲａｎｋ０〜Ｒａｎｋ３に属しており、各Ｒａｎｋは排他的にアクセスされる。Ｒａｎｋの選択はチップセレクト信号／ＣＳ０〜／ＣＳ３によって行われ、いずれか一つのＲａｎｋが活性化される。他の信号についてはこれらＲａｎｋ間において共通である。したがって、例えば、Ｒａｎｋ０〜Ｒａｎｋ３のデータ入出力端子１５は、メモリコントローラ３１０のデータ入出力端子３１５に共通接続されている。クロックイネーブル端子１２、アドレス端子１４、オンダイターミネーション端子１６についても同様である。
【００５４】
このようなデータ処理システム３００においては、Ｒａｎｋ毎にプリチャージパワーダウンモードにエントリさせることができる。例えば、Ｒａｎｋ０の半導体記憶装置１０をプリチャージパワーダウンさせる場合には、チップセレクト信号／ＣＳ０をローレベル、他のチップセレクト信号／ＣＳ１〜／ＣＳ３をハイレベルとした状態で、クロックイネーブル信号ＣＫＥをハイレベルからローレベルに変化させればよい。もちろん、ファストイグジットモードとスローイグジットモードの選択は、アドレス信号ＡＤＤの１２番目のビットＡ１２によって行う。
【００５５】
ここで、所定の半導体記憶装置１０（例えばＲａｎｋ０）をパワーダウンモードにエントリさせる際、残りの半導体記憶装置１０（例えばＲａｎｋ１〜Ｒａｎｋ３）が全てパワーダウンモードにエントリしている場合には、スローイグジットモードを選択することが好ましい。これは、全てのＲａｎｋがパワーダウンモードにエントリすれば、パワーダウン時にＯＤＴ動作を行う必要がなくなることから、より消費電流の少ないスローイグジットモードを選択する方が好ましいからである。
【００５６】
これに対し、所定の半導体記憶装置１０（例えばＲａｎｋ０）をパワーダウンモードにエントリさせる際、残りの半導体記憶装置１０（例えばＲａｎｋ１〜Ｒａｎｋ３）の少なくとも一つがパワーダウンモードにエントリしていない場合には、ファストイグジットモードを選択することが好ましい。これは、パワーダウンモードにエントリしていないＲａｎｋが存在する場合、当該Ｒａｎｋへのアクセスに同期して、パワーダウン状態にあるＲａｎｋの半導体記憶装置１０がＯＤＴ動作を行う必要があるからである。
【００５７】
このような選択は、メモリコントローラ３１０に含まれる制御回路３１９によって行われる。以下、制御回路３１９の動作についてフローチャートを用いて説明する。
【００５８】
図７は、Ｒａｎｋ０の半導体記憶装置１０をパワーダウンモードにエントリさせる際の動作を説明するためのフローチャートである。
【００５９】
図７に示すように、Ｒａｎｋ０の半導体記憶装置１０をパワーダウンモードにエントリさせることが決まると（ステップＳ１１）、制御回路３１９は、残りのＲａｎｋ１〜Ｒａｎｋ３が全てパワーダウンモードにエントリしているか否かを判断する（ステップＳ１２）。その結果、残りのＲａｎｋ１〜Ｒａｎｋ３の少なくとも一つがパワーダウンモードにエントリしていない場合には（ステップＳ１２：ＮＯ）、ファストイグジットモードを選択する（ステップＳ１３）。具体的には、チップセレクト信号／ＣＳ０によってＲａｎｋ０を選択した状態で、クロックイネーブル信号ＣＫＥをローレベルに変化させるとともに、アドレス信号ＡＤＤの１２番目のビットＡ１２をハイレベルに設定する。
【００６０】
これに対し、残りのＲａｎｋ１〜Ｒａｎｋ３が全てパワーダウンモードにエントリしている場合には（ステップＳ１２：ＹＥＳ）、スローイグジットモードを選択する（ステップＳ１４）。具体的には、チップセレクト信号／ＣＳ０によってＲａｎｋ０を選択した状態で、クロックイネーブル信号ＣＫＥをローレベルに変化させるとともに、アドレス信号ＡＤＤの１２番目のビットＡ１２をローレベルに設定する。
【００６１】
さらに、既にパワーダウンモードにエントリしている残りのＲａｎｋ１〜Ｒａｎｋ３を全てスローイグジットモードに切り替える（ステップＳ１５）。具体的には、チップセレクト信号／ＣＳ１〜／ＣＳ３によって残りのＲａｎｋ１〜Ｒａｎｋ３を選択した状態で、アドレス信号ＡＤＤの１２番目のビットＡ１２をローレベルとする。これにより、全てのＲａｎｋ０〜Ｒａｎｋ３がスローイグジットモードに設定されることから、システム全体の消費電力が低減される。ステップＳ１５において残りのＲａｎｋ１〜Ｒａｎｋ３を全てスローイグジットモードに切り替えているのは、全てのＲａｎｋ０〜Ｒａｎｋ３がパワーダウンモードになれば、もはやＯＤＴ動作を行う必要がなくなるからである。但し、プリチャージパワーダウンモードからの復帰を高速に行う必要がある場合にはこの限りではない。また、ステップＳ１５の実行を可能とするためには、プリチャージパワーダウン中においてアドレス信号ＡＤＤの１２番目のビットＡ１２が入力可能である必要がある。そのためには、上述の通り、入力活性化信号ＩＮＢＵＦＥＮがローレベルであってもアドレス入力回路５１において内部アドレスＩＡＤＤ１２を生成可能に構成し、且つ、内部クロックＩＣＬＫが停止してもアドレスラッチ回路５２において内部アドレスＩＡＤＤ１２をラッチ可能に構成するか、或いは、アドレスラッチ回路５２をスルーするよう構成する必要がある。
【００６２】
図８は、Ｒａｎｋ０の半導体記憶装置１０をパワーダウンモードからイグジットさせる際の動作を説明するためのフローチャートである。
【００６３】
図８に示すフローチャートは、プリチャージパワーダウン中においてアドレス信号ＡＤＤの１２番目のビットＡ１２が入力可能である場合に実行することが好ましい動作である。したがって、プリチャージパワーダウン中にアドレス信号ＡＤＤの入力ができない場合には、図８に示す動作を実行することはできない。
【００６４】
図８に示すように、Ｒａｎｋ０の半導体記憶装置１０をパワーダウンモードからイグジットさせた後（ステップＳ２１）、制御回路３１９は、残りのＲａｎｋ１〜Ｒａｎｋ３のうち少なくとも一つがパワーダウンモードにエントリしているか否かを判断する（ステップＳ２２）。その結果、パワーダウンモードにエントリしているＲａｎｋが存在しない場合には（ステップＳ２２：ＮＯ）、処理を終了する。
【００６５】
これに対し、残りのＲａｎｋ１〜Ｒａｎｋ３のうち少なくとも一つがパワーダウンモードにエントリしている場合には（ステップＳ２２：ＹＥＳ）、パワーダウンモードにエントリしているＲａｎｋを全てファストイグジットモードに切り替える（ステップＳ２３）。具体的には、チップセレクト信号／ＣＳ１〜／ＣＳ３によってパワーダウンモードにエントリしているＲａｎｋ１〜Ｒａｎｋ３を選択した状態で、アドレス信号ＡＤＤの１２番目のビットＡ１２をハイレベルとする。これにより、パワーダウンモードにエントリしているＲａｎｋ０〜Ｒａｎｋ３がファストイグジットモードに設定されることから、高速なＯＤＴ動作が可能となる。ステップＳ２３において、パワーダウンモードにエントリしているＲａｎｋ１〜Ｒａｎｋ３をファストイグジットモードに切り替えているのは、いずれかのＲａｎｋがパワーダウンモードからイグジットすれば、ＯＤＴ動作を行う必要が生じるからである。但し、システム全体の消費電力を抑制する必要がある場合にはこの限りではない。
【００６６】
以上説明したように、本実施形態による半導体記憶装置１０によれば、プリチャージパワーダウンモードにエントリする際、オンザフライでファストイグジットモードとスローイグジットモードを選択することができることから、システム全体のパフォーマンスを維持しつつ、消費電力を低減することが可能となる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施形態では、プリチャージパワーダウンモードにおけるファストイグジットモードとスローイグジットモードの選択をオンザフライで行う例を説明したが、本発明の対象がプリチャージパワーダウンモードに限定されるものではなく、他のパワーダウンモードに適用することも可能である。
【００６９】
また、上記実施形態では、アドレス信号ＡＤＤの１２番目のビットＡ１２を選択信号として用いているが、ファストイグジットモードとスローイグジットモードを選択する選択信号としては、アドレス信号ＡＤＤの１２番目のビットＡ１２に限られるものではない。したがって、アドレス信号ＡＤＤの他のビットを用いても構わないし、アドレス信号ＡＤＤ以外の信号を用いても構わない。また、選択信号が１ビットであることも必須でなく、２ビット以上の信号の組み合わせであっても構わない。
【００７０】
さらに、上記実施形態では、クロックイネーブル信号ＣＫＥの論理レベルに基づいてパワーダウンモードにエントリし、或いは、パワーダウンモードからイグジットしているが、これらをクロックイネーブル信号ＣＫＥ以外の信号によって行っても構わない。
【００７１】
また、本発明の対象がＤＤＲ３型のシンクロナスＤＲＡＭに限定されるものではなく、ＰＲＡＭなど他の種類の半導体記憶装置にも適用可能である。
【符号の説明】
【００７２】
１０      半導体記憶装置
１１ａ，１１ｂ    クロック端子
１２      クロックイネーブル端子
１３ａ〜１３ｄ    コマンド端子
１４      アドレス端子
１５      データ入出力端子
１６      オンダイターミネーション端子
２１      クロック入力回路
２２      クロック生成回路
２３      ＤＬＬ回路
３１      ＣＫＥ入力回路
３２      ＣＫＥラッチ回路
４１      コマンド入力回路
４２      コマンドラッチ回路
４３      コマンドデコーダ
４４      モードレジスタ
５１      アドレス入力回路
５２      アドレスラッチ回路
６１      ロウデコーダ
６２      カラムデコーダ
７０      メモリセルアレイ
７１      センスアンプ列
８０      データ入出力回路
８１      出力バッファ
８２      入力バッファ
１００    パワーダウンコントロール回路
１０１，１０２    ＳＲラッチ回路
２００，３００    データ処理システム
２１０，３１０    メモリコントローラ
２１１，３１１    クロック端子
２１２，３１２    クロックイネーブル端子
２１３，３１３    コマンド端子
２１４，３１４    アドレス端子
２１５，３１５    データ入出力端子
２１６，３１６    オンダイターミネーション端子
２１９，３１９    制御回路
２２０，３２０    バス
Ａ１２，ＩＡＤＤ１２    選択信号
ＣＬＫＥＮ    クロック活性化信号
ＤＬＬＥＮ    ＤＬＬ活性化信号
ＩＮＢＵＦＥＮ    入力活性化信号
【図１】
2010277666.tif 000003
【図２】
2010277666.tif 000004
【図３】
2010277666.tif 000005
【図４】
2010277666.tif 000006
【図５】
2010277666.tif 000007
【図６】
2010277666.tif 000008
【図７】
2010277666.tif 000009
【図８】
2010277666.tif 000010