(57)【要約】【課題】読み出し時のリーク電流の低減とデータ検出マージンの改善とを図る不揮発性メモリ装置を提供する。【解決手段】抵抗変化素子５と双方向電流制限素子６とが直列に接続されてなるメモリセル１ａ、１ｂ、２を、ワード線ＷＬ１〜ＷＬ５とビット線ＢＬ１〜ＢＬ４との各交点に備え、メモリセル１ａは分圧用の高抵抗状態に固定され、メモリセル１ｂは校正用の所定の抵抗状態に固定され、さらに、ワード線ＷＬ２〜ＷＬ５の１つを選択し、選択されたワード線とワード線ＷＬ１との間に読み出し電圧を印加するローデコーダ及びワード線ドライバ３と、メモリセル１ｂとメモリセル１ａとによる分圧電圧をしきい値比較するコンパレータ７ｂと、前記しきい値比較の結果が前記校正用の抵抗状態から期待される結果と異なる場合に、ビット線ＢＬ１を所定の補正抵抗器を介して所定の電圧に接続する補正処理部２１とを備える。【選択図】図１
2010073236.tif 000002
【特許請求の範囲】
【請求項１】
一方向に延設された複数の第１配線と、
前記一方向とは異なる方向に延設された複数の第２配線と、
高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する抵抗変化素子と、印加電圧に応じて前記抵抗変化素子に流れる電流を制限する電流制限素子とが直列に接続され、かつ前記第１配線と前記第２配線との各交点間に接続された複数の不揮発性のメモリセルと、
前記複数の第１配線の１つを選択し、選択された第１配線に第１電圧を印加するドライバと、
前記各第２配線に対応して設けられ、対応する第２配線を前記第１電圧とは異なる第２電圧に接続する抵抗器と、
前記各第２配線に対応して設けられ、前記第１電圧の印加中で、かつ前記各第２配線が前記抵抗器を介して前記第２電圧に接続されているときに、対応する第２配線に現れる電圧を所定のしきい値電圧と比較する比較器と
を備え、
前記複数の第２配線の１つである第１校正線と前記各第１配線との各交点間に接続された前記メモリセルを、第１の校正用のメモリセルとして、高抵抗状態および低抵抗状態のいずれか一方の第１抵抗状態に固定し、
さらに、前記第１校正線に対応する前記比較器による比較の結果が前記第１抵抗状態から期待される値と異なる場合に、前記第１校正線を第１の補正抵抗器を介して第３電圧に接続する補正処理部を備え、
前記第１校正線を除く各第２配線に対応するそれぞれの前記比較器は、さらに、前記第１電圧の印加中で、かつ前記第１校正線が前記第１の補正抵抗器を介して前記第３電圧に接続されているときに、対応する前記第２配線に現れる電圧を前記所定のしきい値電圧と比較する
不揮発性メモリ装置。
【請求項２】
前記第１校正線とは異なる、前記複数の第２配線のうちの１つである第２校正線と前記各第１配線との交点間に接続された前記メモリセルを、第２の校正用のメモリセルとして、高抵抗状態および低抵抗状態のうちの前記第１抵抗状態とは異なる抵抗状態である第２抵抗状態に固定し、
前記補正処理部は、さらに、前記第２校正線に対応する前記比較器による比較の結果が前記第２抵抗状態から期待される値と異なる場合に、前記第２校正線を第２の補正抵抗器を介して第４電圧に接続し、
前記第１校正線および前記第２校正線を除く各第２配線に対応するそれぞれの前記比較器は、さらに、前記第１電圧の印加中で、かつ前記第２校正線が前記第２の補正抵抗器を介して前記第４電圧に接続されているときに、対応する第２配線に現れる電圧を前記所定のしきい値電圧と比較する
請求項１に記載の不揮発性メモリ装置。
【請求項３】
さらに、
前記メモリセルに書き込むべきデータに所定の演算を行い、前記メモリセルを前記所定の演算後のデータに対応する抵抗状態に設定する書き込みデータ変調部と、
前記メモリセルから読み出された抵抗状態に対応するデータに、前記所定の演算の逆演算を行う読み出しデータ復調部と
を備える請求項１または請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記複数の第１配線のうちの特定の１つと各第２配線との間に接続された全てのメモリセルを冗長メモリセルとして高抵抗状態に固定し、各第２配線を前記第２電圧に接続する抵抗器として用い、
前記ドライバは、さらに、前記特定の第１配線に前記第２電圧を印加する
請求項１から請求項３のいずれか１項に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化する抵抗変化素子を用いて電気的にデータの書き込みまたは消去が可能なメモリセルからなる不揮発性メモリを複数個配列した不揮発性メモリ装置に関し、特に、個々のメモリセルが２端子の電流制限素子を有するクロスポイント型の不揮発性メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、携帯電話機やデジタルカメラなどの携帯機器に広く搭載され、急速に利用が拡大している。そして近年、音声データや画像データが取り扱われる機会が増加し、これまで以上に大容量で、且つ高速に動作する不揮発性メモリ装置が強く要望され始めている。また、同時に携帯機器用途が多いため低消費電力への要求も、さらに強まっている。
【０００３】
このような要求に対して、近年、メモリセルがトランジスタのような選択用素子を備えず、記憶素子と電流制御素子（例えばダイオード）とを直列に接続した構成をなし、このメモリセルの両端が直接、ワード線（行選択線）とビット線（列選択線）に接続してメモリアレイを形成するクロスポイント型の不揮発性メモリ装置（以下、クロスポイントメモリともいう）の提案が増えている。
【０００４】
これは選択トランジスタを省くことから、トランジスタに必要なレイアウト面積と制御用配線が無くなり、配線ルールの最小ピッチの高密度なメモリアレイが可能となり、大容量化に適しているためである。特に電気パルスで高速に抵抗変化するＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）では、抵抗変化膜を一対の電極で挟んだシンプルな構造のため、半導体プロセスの配線層やプラグを利用して、非常に高密度なメモリ装置が実現可能であると期待されている。
【０００５】
図１３に示されるクロスポイントメモリ６５は、特許文献１に開示されるクロスポイントメモリであり、行選択線６２と列選択線６０とが交差するポイントにメモリセル６１が配置され、メモリセル６１は抵抗変化素子６４と電流制限素子（ダイオード）６６からなっている。
【０００６】
このダイオード６６は、よく知られた片方向（順方向）に電流が流れる特性を持つ。
【０００７】
図１４は横軸に電圧をとり、縦軸に電流をとった電圧−電流特性である。例えば、市販されている汎用ダイオードを例にとると、順方向電流（ａ）は０．２Ｖの電圧印加で約１００μＡ〜１ｍＡ程度流れる。
【０００８】
これに対し、逆方向電流（ｂ）は印加電圧がブレーク電圧に達するまではほぼ一定で、約１０ｎＡ〜１μＡ程度と極めて小さい。電流の絶対量はダイオード素子のサイズで変わるが順方向電流と逆方向電流の比はサイズによらず類似する。
【０００９】
このため図１５のように選択メモリセルの行選択線に電圧Ｖ、列選択線に−Ｖ、行非選択線に電圧−Ｖ、列非選択線に電圧Ｖを印加し、非選択メモリセルの両端の電圧を同電位または逆バイアスにすることで、非選択メモリセルにはほとんど電流が流れず、クロスポイントメモリのセルサイズが大容量であってもリーク電流を微少に抑えることができる。
【００１０】
このような片方向のダイオードを用いる構成では、メモリセル内の抵抗変化素子６４が、非特許文献１に示された図１６のような変化特性でなければならない。つまり単極性の印加電圧の電圧値を制御することによって高抵抗への変化と低抵抗への変化の両方ができる単極性動作の抵抗変化素子である必要がある。そして単極性動作の抵抗変化素子は、多くの場合、リセットに要する時間が、セットに要する時間に比べて長いという特性を有する。
【００１１】
これに対し、特許文献２や本発明で用いるような両極性動作の抵抗変化素子、つまり正極性および負極性のうち一方の極性の電圧印加で高抵抗状態へ変化し他方の極性の電圧印加で低抵抗状態へ変化する抵抗変化素子では、一般に、リセット時もセット時と同様に高速動作が可能であるという優位な特徴を有する。しかしながら、前述したダイオードを用いるようなクロスポイント構造のメモリアレイに、両極性動作の抵抗変化素子を用いる場合には接続されるダイオードが双方向に電流を流せる（以降、双方向ダイオードとも言う）必要がある。
【００１２】
図１７に示したような一例の双方向ダイオードの順方向電流（ａ）および逆方向電流（ｂ）は、極性は反転するが絶対値はほぼ等しく、それぞれ±０．２Ｖの電圧印加で１００μＡ〜１ｍＡ程度（符号省略）流れる。
【００１３】
この場合は、図１５のようにメモリセルを非選択とするために逆バイアスを印加する方式を用いることができないから、例えば図１８のように、選択メモリセルの列選択線を接地電圧ＧＮＤとし、行選択線をリード電圧Ｖｒとし、行および列非選択線をいずれもハイインピーダンスに開放（ＨＺ）したときにも、実線で示される選択メモリセルの電流パスだけでなく、最短経路でメモリセルを３つ通るような点線で示される漏れ電流パス（リークパスともいう）が非常に多く存在することになる。
【００１４】
このようなリークパスは、読み出し時の感度を劣化させ、また消費電流を増大させるといった問題を引き起こす。
【００１５】
この問題に対して、例えば特許文献３で示されているような、クロスポイントの全メモリアレイのエリアをトランジスタスイッチなどでより小さなブロックに分割する技術を用いて、リークパスを許容できる量まで減少させることは可能である。
【非特許文献１】「Ｈｉｇｈｌｙ  Ｓｃａｌａｂｌｅ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｓｉｍｐｌｅ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｄｒｉｖｅｎ  ｂｙ  Ａｓｙｍｍｅｔｒｉｃ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｐｕｌｓｅｓ」  ０−７８０３−８６８４−１／０４／＄２０．００  （ｃ）２００４  ＩＥＥＥ
【特許文献１】特開２００５−１８２９８６号公報
【特許文献２】特開２００４−１８５７５５号公報
【特許文献３】特許第３９１３２５８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のように、両極性動作の抵抗変化素子と双方向ダイオードとを直列に接続したメモリセル（以降、双方向メモリセル）を用いてクロスポイントメモリを構成したときに、ダイオードの逆バイアスのオフ領域を用いてメモリセルを非選択とする方式が採れないため、クロスポイントのセル数が多くなるほどリーク電流が増える。
【００１７】
図１９に、両極性動作の抵抗変化素子が低抵抗状態で１ｋΩ、高抵抗状態で１０ｋΩに変化し、それに汎用ダイオードを双方向接続した双方向メモリセルを用いてクロスポイントメモリアレイ構成したときの、簡易シミュレーションを示す。
【００１８】
このシミュレーションでは、行および列の選択線にリード電圧を印加し、その他の非選択線はフローティング（ハイインピーダンスに開放）されたときの、選択線に流れるリード電流を算出している。
【００１９】
図１９のＩ１は非選択メモリセルが全て低抵抗状態（以降、Ｒｌと記す）、選択メモリセルもＲｌで全てのメモリセルがＲｌにあるときのメモリアレイを構成する全メモリセル数とリード電流の変化であり、構成上最もリーク電流が多い場合である。一方、Ｉ２は非選択メモリセルが全て高抵抗状態（以降、Ｒｈと記す）、選択メモリセルもＲｈで全てのメモリセルがＲｈにあるときのメモリアレイを構成する全メモリセル数とリード電流の変化を示しており、構成上最もリーク電流が小さくなる場合である。
【００２０】
図１９に見られるように、１ビットの選択メモリセルを読み出すのに、最悪条件で１ｍＡ以上の電流が必要となる。
【００２１】
一般にメモリ装置から高速にデータを読み出すために複数のビットを並列で読み出すマルチビットリードがなされるが、その場合は並列数が大きくなるほどリーク電流が増加する。例えば２０ビットのマルチビットリードを行なえば２０ｍＡ以上の電流が必要となり、低消費電流化の要望を満足することができない。
【００２２】
このような問題に対する対策として、既に述べたように、クロスポイントのメモリアレイを小さいブロックに小分けすることが考えられる。
【００２３】
しかしながら、そのような対策を講じるには、メモリアレイをブロックに分離するためのトランジスタスイッチなどが必要になり、そのレイアウトエリアのためにメモリアレイの容量密度が減少してしまう。
【００２４】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、抵抗変化素子とダイオードとからなるメモリセルを用いたクロスポイントにおける非選択メモリセルへのリーク電流を、トランジスタを用いることなく減少せしめ、メモリアレイの有効面積サイズを減少させること無く、両極性動作の抵抗変化素子からなる双方向メモリセルを用いたクロスポイント型のメモリアレイを有する半導体記憶装置において、良好な低消費電流化を図る点にある。
【課題を解決するための手段】
【００２５】
この目的を達成するため、本発明にかかる不揮発性メモリ装置は、一方向に延設された複数の第１配線と、前記一方向とは異なる方向に延設された複数の第２配線と、高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する抵抗変化素子と、印加電圧に応じて前記抵抗変化素子に流れる電流を制限する電流制限素子とが直列に接続され、かつ前記第１配線と前記第２配線との各交点間に接続された複数の不揮発性のメモリセルと、前記複数の第１配線の１つを選択し、選択された第１配線に第１電圧を印加するドライバと、前記各第２配線に対応して設けられ、対応する第２配線を前記第１電圧とは異なる第２電圧に接続する抵抗器と、前記各第２配線に対応して設けられ、前記第１電圧の印加中で、かつ前記各第２配線が前記抵抗器を介して前記第２電圧に接続されているときに、対応する第２配線に現れる電圧を所定のしきい値電圧と比較する比較器とを備え、前記複数の第２配線の１つである第１校正線と前記各第１配線との各交点間に接続された前記メモリセルを、第１の校正用のメモリセルとして、高抵抗状態および低抵抗状態のいずれか一方の第１抵抗状態に固定し、さらに、前記第１校正線に対応する前記比較器による比較の結果が前記第１抵抗状態から期待される値と異なる場合に、前記第１校正線を第１の補正抵抗器を介して第３電圧に接続する補正処理部を備え、前記第１校正線を除く各第２配線に対応するそれぞれの前記比較器は、さらに、前記第１電圧の印加中で、かつ前記第１校正線が前記第１の補正抵抗器を介して前記第３電圧に接続されているときに、対応する前記第２配線に現れる電圧を前記所定のしきい値電圧と比較する。
【００２６】
このような構成によれば、前記抵抗器は選択されたメモリセルとともに分圧用の抵抗器として機能し、前記第１電圧と前記第２電圧の印加中に、前記分圧用の抵抗器と前記メモリセルとの分圧として前記第２配線に現れる電圧を前記所定のしきい値電圧と比較することで、前記メモリセルの抵抗状態を読み出すことができる。従って、メモリセルの抵抗状態を読み出す際に、必ず前記分圧用の抵抗器を介して電圧が印加されるため、前記分圧用の抵抗の値に応じて、消費電流が削減される。
【００２７】
さらに、前記第１校正線に対応する比較器による比較結果が、前記第１の抵抗状態から期待される結果と異なっていた場合、前記補正処理部が前記第１校正線を前記第１の補正抵抗器を介して前記第３電圧に接続することにより、各第２配線に現れる分圧電圧が前記第３電圧に近づくように補正された状態で、前記比較器は比較をやり直すことができる。
【００２８】
その結果、良好な低消費電流化を達成しながら、データを読み出すときの検出マージンが増加し、メモリアレイのブロックサイズの更なる大容量化が図れるとともにデータ読み出しの信頼性も向上した不揮発性メモリ装置を提供できる。
【００２９】
前述した校正用の比較結果の取得および分圧電圧の補正のための前記第３電圧の印加は、いずれも前記第１校正線および前記第１の補正抵抗器を用いて行われるため、抑制された規模の回路でデータ読み出しの信頼性を向上する効果が得られる。
【００３０】
ここで、前記複数の第１配線のうちの特定の１つと各第２配線との間に接続された全てのメモリセルを冗長メモリセルとして高抵抗状態に固定し、各第２配線を前記第２電圧に接続する抵抗器として用い、前記ドライバは、さらに、前記特定の第１配線に前記第２電圧を印加してもよい。
【００３１】
この構成によれば、高抵抗状態に固定された前記冗長メモリセルを前記分圧用の抵抗器として用いることにより、ロットばらつきによりメモリアレイ全体の高抵抗値がシフトしても、それに応じて分圧用の抵抗の値も同じメモリセルを代用することから同様にシフトするため、分圧電圧に生じるばらつきを吸収できる。また、製造プロセスが更なる微細な構造に進み高抵抗値のレンジがシフトしても同様に対応できる。すなわち、この構成により、ばらつきの少ない分圧電圧が得られる前記分圧用の抵抗器を、メモリアレイの中に適宜に作りこむことが可能となる。
【００３２】
また、前記第１校正線とは異なる、前記複数の第２配線のうちの１つである第２校正線と前記各第１配線との交点間に接続された前記メモリセルを、第２の校正用のメモリセルとして、高抵抗状態および低抵抗状態のうちの前記第１抵抗状態とは異なる抵抗状態である第２抵抗状態に固定し、前記補正処理部は、さらに、前記第２校正線に対応する前記比較器による比較の結果が前記第２抵抗状態から期待される値と異なる場合に、前記第２校正線を第２の補正抵抗器を介して第４電圧に接続し、前記第１校正線および前記第２校正線を除く各第２配線に対応するそれぞれの前記比較器は、さらに、前記第１電圧の印加中で、かつ前記第２校正線が前記第２の補正抵抗器を介して前記第４電圧に接続されているときに、対応する第２配線に現れる電圧を前記所定のしきい値電圧と比較してもよい。
【００３３】
このような構成によれば、前記第２校正線に対応する比較器による比較結果が、前記第２の抵抗状態から期待される結果と異なっていた場合、前記補正処理部が前記第２校正線を前記第２の補正抵抗器を介して前記第４電圧に接続することにより、各第２配線に現れる分圧電圧が前記第４電圧に近づくように補正された状態で、前記比較器は比較をやり直すことができる。
【００３４】
このようなデータの読み出し方法によれば、高抵抗状態に固定される校正用のメモリセルから得られる高抵抗状態を低抵抗状態と誤って判定した場合、および低抵抗状態に固定される校正用のメモリセルから得られる低抵抗状態を高抵抗状態と誤って判定した場合のいずれの場合にも、分圧電圧を適切に補正した上で比較をやり直すことができるので、データを読み出すときの検出マージンがさらに増加し、メモリアレイのブロックサイズの更なる大容量化が図れるとともにデータ読み出しの信頼性も向上した不揮発性メモリ装置を提供できる。
【００３５】
また、前記不揮発性メモリ装置は、さらに、前記メモリセルに書き込むべきデータに所定の演算を行い、前記メモリセルを前記所定の演算後のデータに対応する抵抗状態に設定する書き込みデータ変調部と、前記メモリセルから読み出された抵抗状態に対応するデータに、前記所定の演算の逆演算を行う読み出しデータ復調部とを備えてもよい。
【００３６】
この構成によれば、さらに、メモリセルを高抵抗状態または低抵抗状態と判定する際の検出マージンの減少の原因となるワードデータの各メモリセルのＲｈまたはＲｌへの偏りを、データを変調することによって抑制できる。
【００３７】
このようなデータの書込みおよび読み出し方法によれば、データを読み出すときの検出マージンの減少を抑制でき、メモリアレイのブロックサイズの更なる大容量化が図れるとともにデータ読み出しの信頼性も向上した不揮発性メモリ装置を提供できる。
【００３８】
なお、本発明は、前述の不揮発性メモリ装置として実現できるのみならず、不揮発性メモリ装置におけるデータの書き込みおよび読み出し方法として実現することもできる。
【発明の効果】
【００３９】
以上のように、本発明の不揮発性記憶装置によれば、分圧用の抵抗と読み出しの対象となる選択メモリセルとで読み出し電圧を分圧して得られる電圧を比較器で検出することで、前記選択メモリセルの抵抗状態に応じて保持されているデータの読み出しを行うので、前記読み出し電圧の印加で発生する全ての電流パスが前記分圧用の抵抗を通ることとなる。
【００４０】
その結果、リーク電流が良好に低減されるとともに、複数のメモリセルを同時に並列にデータリードした場合でもリーク電流の上昇が緩和され、低消費電流化を図った不揮発性メモリ装置を提供できる。
【００４１】
この構成は、抵抗変化素子を用いたクロスポイント型の不揮発性メモリ装置であって、前記抵抗変化素子が両極性の電圧を印加されることで高抵抗状態と低抵抗状態との間で変化するために、片方向特性のダイオードの挿入によりリーク電流を遮断できない場合に、とりわけ有効な低消費電流化を実現できる。
【００４２】
さらには、本発明の不揮発性記憶装置によれば、前記複数の第２配線の１つである校正線につながる各メモリセルを抵抗状態が固定された校正用のメモリセルとして用い、前記校正線に対応する比較器による比較結果が、前記固定された抵抗状態から期待される結果と異なっていた場合、前記補正処理部が前記校正線を、補正抵抗器を介して第３電圧に接続するので、各第２配線の分圧電圧が前記第３電圧に近づくように補正された状態で、前記比較器による比較をやり直すことができる。
【００４３】
これにより、メモリアレイサイズの増大に伴う、データを読み出すときの検出マージンの減少を抑制し、メモリアレイのブロックサイズの更なる大容量化が図れるとともにデータ読み出しの信頼性も向上した不揮発性メモリ装置を提供できる。
【発明を実施するための最良の形態】
【００４４】
本発明に係る不揮発性メモリ装置の一実施の形態について、図面に基づいて説明する。
【００４５】
（第１の実施形態）
図１に、第１の実施形態に係る不揮発性メモリ装置１００のブロック図を示す。図１において、メモリセル１ａ、メモリセル１ｂ、およびメモリセル２は、格子状に配置されたワード線ＷＬ１〜ＷＬ５とビット線ＢＬ１〜ＢＬ４とが交差する位置に設けられ、クロスポイント型のメモリアレイをなしている。
【００４６】
メモリセル１ａ、メモリセル１ｂ、およびメモリセル２は、極性の異なる電圧を印加することで高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する両極性動作の抵抗変化素子５と双方向電流制限素子６（例えば双方向ダイオード）からなっている。
【００４７】
メモリセル１ａは、後で説明する分圧用の抵抗であるメモリセルであり、抵抗変化素子が高抵抗状態に固定される。メモリセル１ｂは、後で説明する校正用のメモリセルであり、抵抗変化素子が高抵抗状態に固定される。
【００４８】
また、メモリセル２は通常のデータ記憶に用いるデータメモリセルで、抵抗変化素子が低抵抗状態および高抵抗状態のうち記憶するデータに応じた一方に設定される。
【００４９】
ローデコーダ及びワード線ドライバ３（以下、ワード線ドライバと略す）は、システムコントローラ及びデータバッファ９（以下、システムコントローラと略す）からの指示によって、ワード線に接続されたドライバの出力を所定の電圧に調整し、またはハイインピーダンスに開放する。
【００５０】
カラムデコーダ及びビット線ドライバ４（以下、ビット線ドライバと略す）は、システムコントローラ９からの指示によって、ビット線に接続されたドライバの出力を所定の電圧に調整し、またはハイインピーダンスに開放する。
【００５１】
ビット線ドライバ４の中で、特に補正ドライバ２０は、システムコントローラ９の指示に従い、ビット線ＢＬ１をハイインピーダンスに開放するか、または所定の抵抗値を持つ抵抗で接地電圧にプルダウンする。
【００５２】
コンパレータ（比較器）７ａおよびコンパレータ７ｂは、ビット線ＢＬ１〜ＢＬ４の電圧を所定の参照電圧（図示せず）と比較し、比較結果を“Ｈ”、“Ｌ”のディジタル信号として読み出し用ワードレジスタ８に出力する電圧比較器として動作する。
【００５３】
読み出し用ワードレジスタ８は、入力された読み出しデータを内部のレジスタに蓄え、蓄えたデータをシステムコントローラ９の指示に従って出力する。
【００５４】
ホストインターフェース１０は、不揮発性メモリ装置１００と外部装置との間でデータおよび制御コマンドを通信する。
【００５５】
システムコントローラ９は、前記外部装置からホストインターフェース１０を介して与えられるコマンドおよびデータに応じて、ワード線ドライバ３およびビット線ドライバ４を制御して、メモリアレイへのデータの書き込みや、メモリアレイからのデータの読み出しを行なう。
【００５６】
補正処理部２１は、コンパレータ７ｂによる比較の結果が、メモリセル１ｂの抵抗状態である高抵抗状態から期待される値と異なる場合に、補正ドライバ２０を制御してビット線ＢＬ１を所定の抵抗値を持つ抵抗で接地電圧にプルダウンするすることにより、他のビット線のデータの検出レベルを補正する。補正処理部２１は、例えばマイクロプロセッサ等で構成されるシステムコントローラ９のプログラム処理の一つとして実現可能である。
【００５７】
なお、図１ではワード線が５本、ビット線が４本のメモリアレイを例示したが、本発明はこの本数および縦横比に限定されるものでない。
【００５８】
次に、不揮発性メモリ装置１００におけるデータの書き込み動作について説明する。
【００５９】
システムコントローラ９は、ホストインターフェース１０から与えられる書き込みコマンドと書き込みデータに従い、内部のデータバッファに書き込みデータを格納する。
【００６０】
さらにシステムコントローラ９は、書き込みデータを記録するアドレスに相当する選択メモリセルに書き込みパルスを印加する。
【００６１】
先に述べたように抵抗変化素子は、極性の異なる電圧を印加することで高抵抗状態と低抵抗状態の少なくとも２値以上の抵抗値間を変化する特性を有し、低抵抗化電圧をＶｒｌ、高抵抗化電圧をＶｒｈとすると、メモリセルに対してＶｒｌとＶｒｈは互いに極性が異なるように印加される。
【００６２】
例えば、選択メモリセルの抵抗変化素子を低抵抗状態（Ｒｌ）に変化させる場合は、アレイの全てのメモリセルが接続されるワード線とビット線が１／２Ｖｒｌとなる電圧に予め印加される（以降、プリチャージ動作ともいう）。その後に選択メモリセルが接続されるビット線は接地電圧（ＧＮＤ）に、選択メモリセルが接続されるワード線は低抵抗化電圧Ｖｒｌへと変化させ、選択メモリセルにＶｒｌの電圧振幅が印加されて選択メモリセルのみが低抵抗状態へと変化する。
【００６３】
一方、選択メモリセルの抵抗変化素子を高抵抗状態（Ｒｈ）に変化させる場合は、アレイの全てのメモリセルが接続されるワード線とビット線が１／２Ｖｒｈとなる電圧にプリチャージした後、選択メモリセルが接続されるワード線は接地電圧に、選択メモリセルが接続されるビット線は高抵抗化電圧Ｖｒｈへと変化させ、選択メモリセルにＶｒｈの電圧振幅が印加されて選択メモリセルのみが高抵抗状態へと変化するする。このように、それぞれの１／２電圧に予めプリチャージすることは、選択セルにＶｒｌやＶｒｈのパルスが印加されたときの過渡時に誤って非選択メモリセルにＶｒｌやＶｒｈに近い電圧振幅がかから無いようにし、誤書き込みを防止するためである。
【００６４】
なお、この書き込み動作は双方向メモリセルを用いたクロスポイント型のメモリ装置における一般的な技術の一例であり、例えばプリチャージに用いる電圧値やプリチャージの方法や順序など、前述の内容に限定されるものでない。
【００６５】
また、不揮発性メモリ装置１００では、ビット線ＢＬ１には、接続されているメモリセル１ｂの抵抗状態を変化させるための電圧は印加されず、メモリセル１ｂは高抵抗状態に固定される。
【００６６】
次に、本発明の特徴である、不揮発性メモリ装置１００における読み出し動作について説明する。
【００６７】
読み出し動作に関する不揮発性メモリ装置１００の大きな特徴は、各ビット線を分圧用の抵抗であるメモリセル１ａ（以下、冗長メモリセルと略す）を介して基準電圧に接続した点、および、特定のビット線に接続された冗長メモリセル以外の全てのメモリセルを校正用のメモリセル（以下、校正メモリセルと略す）とした点にある。
【００６８】
ここで、冗長メモリセルおよび校正メモリセルはいずれも、メモリセルの抵抗変化素子がＲｈに固定され、データを記憶しないメモリセルである。各ビット線の冗長メモリセルは、例えば分圧用の共通のワード線を介して基準電圧を発生する電圧源に接続されてもよく、また基準電圧は接地電圧であってもよい。
【００６９】
図１では、メモリセル１ａが冗長メモリセルであり、分圧用のワード線ＷＬ１に接続されており、メモリセル１ｂが校正メモリセルであり、ビット線ＢＬ１に接続されている。
【００７０】
本発明者らは、上述の構成の基本形としての校正メモリセルを持たない不揮発性メモリ装置の構成、および冗長メモリセルを用いた読み出し方法にかかる発明について、関連特許出願である特願２００８−２１５７２５における明細書で提案している。その発明の目的は双方向メモリセルを用いたクロスポイント型のメモリ装置において、複数のビットを並列に読み出すマルチビットリードを行なった場合でも消費電流を削減することにあった。
【００７１】
この関連発明の不揮発性メモリ装置に対して、本発明は校正メモリセルを付加することで、新たな課題を改善することを目的としている。ここで、本願発明の理解を容易にするため、校正メモリセルを持たない不揮発説メモリ装置において行われる冗長メモリセルを用いた読み出し方法について説明する。
【００７２】
図２は、図１のメモリアレイ部のみを平面的に示し、読み出しのための各配線に印加する電圧およびパルス電圧を示した模式図である。
【００７３】
図２では、ビット線とワード線との交差点における円でメモリセルを示している。ワード線ＷＬ１に接続された斜線を付した円が、冗長メモリセルを表している。また、太線の円が選択メモリセルを表し、それ以外の円が非選択メモリセルを表している。
【００７４】
図２に示したように、冗長メモリセルが接続されるワード線ＷＬ１には接地電圧が印加され、選択メモリセルが接続されるワード線ＷＬ４には読み出し電圧Ｖｒが印加される。それ以外の非選択ワード線ＷＬ２、ＷＬ３、ＷＬ５・・・へのワード線ドライバの出力はハイインピーダンスとされている。これにより、各ビット線には、印加される読み出し電圧Ｖｒを冗長メモリセルと選択メモリセルとで分圧した電圧が現れることになる。
【００７５】
このことを、より分かりやすく説明するための説明図を図３および図４に示した。
【００７６】
図３および図４では、白い矩形がＲｌのデータメモリセルを表し、黒い矩形がＲｈのデータメモリセルを表している。斜線を付した矩形が、Ｒｈに固定された冗長メモリセルを表している。また、選択メモリセルを最前列に記載し、非選択メモリセルを２列目以降に記載している。
【００７７】
図３および図４から、選択メモリセルに接続されたワード線に読み出し電圧Ｖｒの電圧パルスが印加され、冗長メモリセルに接続されたワード線に接地電圧が印加されるとき、各ビット線に、選択メモリセルと冗長メモリセルとで読み出し電圧Ｖｒを分圧した電圧が現れることが理解される。
【００７８】
ここで、冗長メモリセルとＲｈの選択セルとで読み出し電圧を分圧して得られる電圧をＶｄｈとし、冗長メモリセルとＲｌの選択セルとで読み出し電圧を分圧して得られる電圧をＶｄｌとすると、ＶｄｈはＶｒのほぼ１／２になり、ＶｄｌはＶｄｈより大きい値の所定のレベルとなる。
【００７９】
つまり、（Ｖｄｈ＋Ｖｄｌ）÷２で与えられる電圧Ｖｄｅｔが、メモリセルのＲｈとＲｌとを区別するための電圧ギャップのセンター電圧である。すなわち、｜Ｖｄｌ−Ｖｄｅｔ｜がメモリセルをＲｌと判定するための検出マージンとなり、｜Ｖｄｈ−Ｖｄｅｔ｜がメモリセルをＲｈと判定するための検出マージンになる。
【００８０】
そして、これらの検出マージンが良好に確保されている限り、コンパレータ７ａおよびコンパレータ７ｂによってビット線の電圧をＶｄｅｔと比較することで、Ｒｌのメモリセルからは“１”、Ｒｈのメモリセルからは“０”のデータが読み出される。
【００８１】
この読み出しにかかるリーク電流は、全ての選択メモリセルがＲｌのとき最大となり、全ての選択メモリセルがＲｈのとき最小になる。
【００８２】
また、各ビット線の電圧は、非選択メモリセルを通して、他のビット線の電圧から影響を受ける。この影響は、全ての非選択メモリセルがＲｌである場合に最も大きくなる。
【００８３】
例えば、図３に示すように、選択メモリセルのうち１つがＲｈで残りの全てがＲｌのとき、当該１つのＲｈの選択メモリセルに接続されたビット線の電圧は、他のＲｌの選択メモリセルに接続されたビット線の電圧によって押し上げられ、Ｒｈの選択メモリセルについて得られる電圧の最大値となる。
【００８４】
また、図４に示すように、選択メモリセルのうち１つがＲｌで残りの全てがＲｈのとき、当該１つのＲｌの選択メモリセルに接続されたビット線の電圧は、他のＲｈの選択メモリセルに接続されたビット線の電圧によって押し下げられ、Ｒｌの選択メモリセルについて得られる電圧の最小値となる。
【００８５】
ここで、ワード長が２０ビットの（つまり、２０ビットのマルチビットリードが行われる）メモリアレイについて、メモリセル数を増加させていったときのビット線電圧とリーク電流とをシミュレーションにより求めた。ここで、抵抗変化素子の抵抗値は、Ｒｌのとき１ｋΩとし、Ｒｈのとき１０ｋΩとした。
【００８６】
図５は、読み出し電圧Ｖｒとして６Ｖの読み出しパルスを選択ワード線に印加したときのビット線電圧の、メモリアレイを構成する総メモリセル数に対する推移を示すグラフである。ここでは非選択のメモリセルはすべてＲｌとしている。
【００８７】
図５において、Ｖ１は、１個の選択メモリセルがＲｈ、１９個の選択メモリセルがＲｌとなっているときの、Ｒｌの選択メモリセルに接続されたビット線の電圧を示している。
【００８８】
Ｖ２は、１個の選択メモリセルがＲｌ、１９個の選択メモリセルがＲｈとなっているときの、Ｒｌの選択メモリセルに接続されたビット線の電圧を示している。Ｖ２は、前述したように、Ｒｌの選択メモリセルについて得られる電圧の最小値である。
【００８９】
Ｖ３は、１個の選択メモリセルがＲｈ、１９個の選択メモリセルがＲｌとなっているときの、Ｒｈの選択メモリセルに接続されたビット線の電圧を示している。Ｖ３は、前述したように、Ｒｈの選択メモリセルについて得られる電圧の最大値である。
【００９０】
Ｖ４は、１個の選択メモリセルがＲｌ、１９個の選択メモリセルがＲｈとなっているときの、Ｒｈの選択メモリセルに接続されたビット線の電圧を示している。
【００９１】
Ｖ２がＶ３よりも大きい限り、Ｖ２とＶ３との間に設けたしきい値（前述のＶｄｅｔ）を用いて各メモリセルの抵抗状態を正しく判定することができる。
【００９２】
図５から、メモリアレイのサイズが１ｋビット以上でも良好な判定が可能であることがわかる。
【００９３】
図６は、メモリアレイに流れる電流値の、メモリアレイを構成する総メモリセル数に対する推移を示すグラフである。
【００９４】
図６において、Ｉ１は、メモリアレイ内の全てのメモリセルがＲｌであるときの電流値を示している。
【００９５】
Ｉ２は、全ての選択メモリセルがＲｈであり、全ての非選択メモリセルがＲｌであるときの電流値を示している。
【００９６】
図６から、２０ビットのマルチビットリードでも、電流値が４ｍＡ以下に抑制されていることがわかる。
【００９７】
以上のように、Ｒｈに固定された少量（例えば１ワード）の冗長メモリセルをメモリアレイ内に設け、冗長メモリセルに接続されたワード線と読み出しの対象となる選択メモリセルに接続されたワード線と間に所定のリード電圧を印加して、冗長メモリセルと選択メモリセルとでリード電圧を分圧した電圧をビット線から読み出すことにより、選択メモリセルの抵抗状態を判定する構成によれば、全ての電流パスがＲｈに固定された冗長メモリセルを通過するため、リーク電流が大幅に削減される。
【００９８】
また、メモリアレイのサイズが例えば１ｋビット以上に大きくなった場合でも、Ｒｈの選択メモリセルおよびＲｌの選択メモリセルを互いに区別可能な電圧がビット線から読み出され、各メモリセルの抵抗状態を正しく判定することができる。
【００９９】
しかしながら、メモリアレイのさらなる大容量化を目指してメモリセルの数を増やしていくと、以下の課題が生じる。
【０１００】
図７ａおよび図７ｂは、図５と同様のシミュレーション結果を、メモリアレイのサイズ（メモリセル数）をさらに増やした場合について示している。
【０１０１】
図７ａは、１ワードとして選択される２０個のメモリセルのうち１９個がＲｌで１個がＲｈの場合について、Ｒｌのメモリセルが接続されたビット線の電圧（Ｖ１）およびＲｈのメモリセルが接続されたビット線の電圧（Ｖ３）の推移を示しており、図５のＶ１およびＶ３を、右方へ延長して示したグラフである。
【０１０２】
図７ａから、ワード内のメモリセルがＲｌに偏ったときのＲｈのメモリセルが接続されたビット線の電圧が、メモリアレイのサイズの増大につれて顕著に上昇することがわかる。
【０１０３】
図７ｂは、１ワードとして選択される２０個のメモリセルのうち１９個がＲｈで１個がＲｌの場合について、Ｒｌのメモリセルが接続されたビット線の電圧（Ｖ２）およびＲｈのメモリセルが接続されたビット線の電圧（Ｖ４）の推移を示しており、図５のＶ２およびＶ４を右方へ延長して示したグラフである。
【０１０４】
図７ｂから、ワード内のメモリセルがＲｈに偏ったときのＲｌのメモリセルが接続されたビット線の電圧が、メモリアレイのサイズの増大につれて顕著に低下することがわかる。
【０１０５】
これらのことは、ワード内のメモリセルがＲｌとＲｈのどちらかの抵抗状態に偏った場合に、少数の抵抗状態のメモリセルの検出マージンが減少することを示している。
【０１０６】
そして、１つのメモリアレイにおいて、図７ａの電圧推移を示すワードと図７ｂの電圧推移を示すワードとが混在し得るため、メモリアレイを構成するメモリセルの数が５０００を超えると、選択メモリセルのＲｈとＲｌとを区別するための電圧ギャップが無くなり、最悪条件において選択メモリセルの抵抗状態を正しく読み出せなくなることがわかる。
【０１０７】
なお、図７ａと図７ｂとを比べると、ワード内のメモリセルがＲｌに偏った場合（図７ａ）のほうが、電圧の変動が著しいことがわかる。これはＲｈのメモリセルよりもＲｌのメモリセルのほうが多くの電流を供給するため、Ｒｈのメモリセルが接続されたビット線の電圧に与える影響が大きいためである。
【０１０８】
従ってワード内のメモリセルがＲｌに偏った場合の対策およびＲｈに偏った場合の対策のうちのいずれか一方をとる場合は、ワード内のメモリセルがＲｌに偏った場合の対策をとるほうが、メモリセルの抵抗状態の検出マージンは大きく改善されることを意味する。
【０１０９】
そこで、本発明の第１の実施形態では、ワード内のメモリセルがＲｌに偏った場合の補正が可能な不揮発性メモリ装置について説明する。本発明の第１の実施形態における不揮発性メモリ装置においては、前述の冗長メモリセルに加え、校正メモリセルが具備され、校正メモリセルを用いた補正処理によってメモリアレイサイズの増大に対する検出マージンの減少を補償する。
【０１１０】
以下では説明の便宜上、メモリセルの抵抗状態とメモリセルに記憶されているデータとを同義で用いる。
【０１１１】
図１の不揮発性メモリ装置１００において、ワード線ＷＬ１に常にＲｈである冗長メモリセル１ａが具備され、ビット線ＢＬ１には常にＲｈである校正メモリセル１ｂが具備されている。
【０１１２】
このためビット線ＢＬ１の電圧を判定するコンパレータ７ｂからは常にメモリセルの抵抗状態がＲｈである場合の判定結果が出力されることが期待される。
【０１１３】
すなわち、各選択ワードの各メモリセルのデータ（抵抗状態）を読み出すときに、対応する選択ワードにある校正メモリセルから読み出されるデータが校正用のレファレンスデータとなり、選択ワード内のデータの偏りが判断できる。前記レファレンスデータについて期待値と異なる判定がなされた場合、選択ワード内のメモリセルはＲｌに偏っていることがわかる。
【０１１４】
このようにレファレンスデータについて期待値と異なる判定がなされた場合は、補正処理部２１のプログラム処理が起動し、信頼性の乏しい前記の読み出したワードデータを破棄する。
【０１１５】
補正処理部２１は、補正ドライバ２０に指令を送り、補正ドライバ２０の出力を抵抗値Ｒｏの抵抗で接地電圧にプルダウンする。抵抗値Ｒｏについて、好ましくはメモリセルにＶｒ／２を印加したときのＲｌ状態の抵抗変化素子５と双方向電流制限素子６との合成抵抗にほぼ等しい値とする。従ってメモリアレイとは別にＲｌの予備セルを設けておき、その予備セルをプルダウン抵抗として使用してもよい。以下はＲｌの予備セルを用いてプルダウンする例で説明する。
【０１１６】
前記Ｒｌの予備セルでプルダウンした状態で、再びコンパレータ７ｂの出力を読み出し用ワードレジスタ８に取り込み、正しいワードデータとして採用する。そのあとで補正ドライバ２０の出力を通常のハイインピーダンス状態に戻して、次のアドレスの読み出し処理を継続する。
【０１１７】
以上のような抵抗値Ｒｏの抵抗によるプルダウンの補正効果を示すために、図８のように冗長メモリセル１ａと選択ワードセルとで読み出し電圧を分圧して読み出す方式で、校正メモリセル１ｂが接続されたビット線ＢＬ１を、プルダウン抵抗を介して接地電圧にプルダウンした場合の各ビット線の電圧の推移をシミュレーションした。このシミュレーション結果について、プルダウンによる補正を行なわない場合と対比させて図９に示した。
【０１１８】
図９では、選択ワード内のメモリセルがＲｌに偏った場合の一例として、１個のメモリセルがＲｈ、１９個のメモリセルがＲｌとなっている場合を想定して、Ｒｌのメモリセルに接続されたビット線の電圧を、プルダウンによる補正を行わない場合（Ｖ１）と補正を行った場合（Ｖ１ａ）について示し、またＲｈのメモリセルに接続されたビット線の電圧を、プルダウンによる補正を行わない場合（Ｖ３）と補正を行った場合（Ｖ３ａ）について示している。
【０１１９】
図９で示されるように、選択ワード内のメモリセルがＲｌに偏った場合に生じるＲｈのメモリセルから読み出される電圧の上昇（Ｖ３）が、プルダウン抵抗によってキャンセルされる（Ｖ３ａ）。その結果、メモリアレイを構成するメモリセルの数が５０００を超えてもメモリセルのＲｈとＲｌとを区別するための十分な電圧ギャップが確保できることがわかる。
【０１２０】
このように不揮発性メモリ装置１００によれば、少量（例えば１ワード）の冗長メモリセルをメモリアレイ内に設けるとともに各ワード内にも校正メモリセルを設け、冗長メモリセルと校正メモリセルとを全て高抵抗状態から書き換えない構成とする。そして、前記冗長メモリセルに接続されたワード線と読み出しの対象となる選択メモリセルに接続されたワード線との間に所定のリード電圧を印加して、冗長メモリセルと選択メモリセルとでリード電圧を分圧した電圧をビット線から読み出すことにより、選択メモリセルの抵抗状態を判定する。
【０１２１】
この構成では、全ての電流パスがＲｈに固定された冗長メモリセルを通過するため、リーク電流が大幅に削減される。
【０１２２】
さらに校正メモリセルから得られる読み出しデータが期待値と異なる判定がなされた場合、選択ワード内のメモリセルがＲｌに偏っていることがわかり、この偏り情報をもとに検出レベルを補正できる。このため、多数のメモリセルからなるメモリアレイを複数のブロックに分割することなく構成することが可能となり、低消費電流でかつ、大規模な不揮発性メモリ装置を提供できる。
【０１２３】
なお、以上の説明においては、Ｖｒとして６Ｖの例を示したが、この電圧値に限定されるものでない。さらに各抵抗変化素子には、経路上の全てのダイオードと抵抗変化素子とによって分圧された電圧が素子に印加されることになるが、この素子に印加される分圧で各抵抗変化素子の抵抗状態が変化することがないように適切なＶｒの値が設定されることは言うまでもない。
【０１２４】
（第２の実施形態）
次に本発明装置における第２の実施の形態について説明する。
【０１２５】
図１０は、第２の実施の形態における不揮発性メモリ装置２００のブロック図である。図１０において図１の不揮発性メモリ装置１００の構成要素と同一の構成要素には同一の記号を付して説明は省略する。
【０１２６】
不揮発性メモリ装置２００では、不揮発性メモリ装置１００と比べて、ビット線ＢＬ２に接続されるメモリセル１ｃが、新たな校正メモリセルとしてＲｌの抵抗状態に固定され、ビット線ＢＬ２の電圧を判別するコンパレータ７ｃが校正用として用いられ、新たな補正ドライバ２２が設けられる。
【０１２７】
コンパレータ７ｃは、機能的にはコンパレータ７ａおよびコンパレータ７ｂとに等しいので動作説明については省略する。第２ビット線電位補正ドライバ２２は、補正ドライバ２０が抵抗値Ｒｏでプルダウンを行なうドライバであったのに対し、システムコントローラ９の指示に従って抵抗値Ｒｏの抵抗で読み出し電圧Ｖｒにプルアップするか、またはハイインピーダンスに開放するかの切換えが可能である。
【０１２８】
引き続き、第２の実施の形態における補正動作について説明する。ワード線ＷＬ１に常にＲｈである冗長メモリセル１ａが接続され、ビット線ＢＬ１には常にＲｈである校正メモリセル１ｂが接続され、さらにビット線ＢＬ２には常にＲｌである校正メモリセル１ｃが接続されている。
【０１２９】
このためビット線ＢＬ１の電圧を判定するコンパレータ７ｂからは常に高抵抗状態（Ｒｈ）のメモリセルに対応する判定結果が出力され、かつビット線ＢＬ２の電圧を判定するコンパレータ７ｃからは常に低抵抗状態（Ｒｌ）のメモリセルに対応する判定結果が出力されることが期待される。
【０１３０】
すなわち、各選択ワードの各メモリセルのデータを読み出すときに、対応する選択ワードにあるＲｈの校正メモリセルとＲｌの校正メモリセルから読み出されるデータが校正用のレファレンスデータとなり、選択ワード内のデータの偏りが、Ｒｌへ偏っている場合およびＲｈへ偏っている場合の両方について判断できる。
【０１３１】
第１の実施形態ではワード内のメモリセルがＲｌへ偏っている場合の補正方法および効果を説明したので、その逆にあたるＲｈへ偏っている場合の補正方法と効果について説明する。
【０１３２】
選択ワードデータがＲｈに偏っていると、図７ｂのようにＲｌのメモリセルが接続されたビット線の電圧がＲｈのメモリセルが接続されたビット線の電圧の影響を受けて押し下げられるため、Ｒｌを検出するための検出マージンが減少する。第１の実施形態ではＲｈをＲｌに誤る誤り情報しか得られなかったために、Ｒｌの検出マージンの減少については補償できなかった。
【０１３３】
第２の実施形態ではＲｌに固定される校正メモリセル１ｃを設けることによって、ＲｌをＲｈと誤ったことが検出できる。この誤りが検出された場合に、ビット線ＢＬ２は補正ドライバ２２によって抵抗値Ｒｏの抵抗を介して読み出し電圧Ｖｒにプルアップされる。
【０１３４】
第１の実施形態と同様に抵抗値Ｒｏは好ましくはＲｌ状態のメモリセルにＶｒ／２を印加したときの合成抵抗にほぼ等しい値とし、メモリアレイとは別にＲｌの予備セルを設けておき、その予備セルをプルアップ抵抗として使用してもよい。なお、Ｒｌ状態のメモリセルでのプルアップでは補正量が不足する場合はさらに抵抗値を下げるような最適設計がなされてもよい。
【０１３５】
以上のような抵抗値Ｒｏの抵抗によるプルアップの補正効果を示すために、補正用プルアップＲｌセルを介して６Ｖにプルアップした場合の各ビット線電位の推移をシミュレーションした。このシミュレーション結果について、プルアップによる補正を行なわない場合と対比させて図１１に示した。
【０１３６】
図１１では、選択ワード内のメモリセルがＲｈに偏った場合の一例として、１個のメモリセルがＲｌ、１９個のメモリセルがＲｈとなっている場合を想定して、Ｒｌのメモリセルに接続されたビット線の電圧を、プルダウンによる補正を行わない場合（Ｖ２）と補正を行った場合（Ｖ２ａ）について示し、またＲｈのメモリセルに接続されたビット線の電圧を、プルダウンによる補正を行わない場合（Ｖ４）と補正を行った場合（Ｖ４ａ）について示している。
【０１３７】
図１１で示されるように、選択ワード内のメモリセルがＲｈに偏った場合に生じるＲｌのメモリセルから読み出される電圧の低下（Ｖ２）が、プルアップ抵抗によってキャンセルされる（Ｖ２ａ）。その結果、第２の実施形態では、ワード内のメモリセルがＲｌに偏った場合とＲｈに偏った場合の両方が補正されるため、各ワード内で２ビットの冗長ビットが必要なものの、ブロックのメモリサイズが大きく改善することができる。
【０１３８】
図１０の例ではデータ記憶に使用できるメモリセルに対して冗長セルが多くて発明の効果が強調されていないが、実際の装置ではワード長やメモリアレイサイズを多くとるため、冗長ビットによる実効メモリ容量の低下の影響は小さい。
【０１３９】
このように不揮発性メモリ装置２００によれば、少量（例えば１ワード）の冗長メモリセルをメモリアレイ内に設けるとともに各ワード内にも校正メモリセルを設け、前記冗長メモリセルと校正メモリセルの全てのセルが高抵抗状態で書換えないものとし、前記冗長メモリセルのワード線と選択ワードのワード線間に所定のリード電圧が印加されるように読み出しパルスを加えることで、ビット線電位は前記冗長メモリセルと選択メモリセルとでリード電圧を分圧した電位となり、各メモリセルの抵抗状態を判定し、全ての電流パスがＲｈに固定される冗長メモリセルを通過するためリーク電流が大幅に削減することができる。
【０１４０】
さらにＲｈに固定される校正メモリセルとＲｌに固定されるメモリセルとから得られる読み出しデータの０から１への誤りと１から０への両方の誤り情報から選択ワードセルのＲｌへの偏りまたはＲｈへの偏り情報を区別して知り、この偏り情報をもとに検出レベルを補正できる。
【０１４１】
このため、メモリアレイのサイズを、ブロックに分割することなく更に大規模にすることが可能となり、低消費電流でかつ、大規模な不揮発性メモリ装置を提供できる。
【０１４２】
（第３の実施形態）
次に本発明の第３の実施形態における不揮発性メモリ装置について図１２を用いて説明する。図１２に示される不揮発性メモリ装置３００において、図１に対して新たに付加された点はデータ変調・復調手段２４がシステムコントローラの内部に設けられたことと、ＳＲＡＭなどの外部メモリ２５が具備されたことである。
【０１４３】
これまでに説明してきたように、各ワード内のメモリセルがＲｌまたはＲｈに偏ると、偏った側の影響を受けビット線電圧がシフトし検出マージンが減少する。このため、第３の実施形態ではデータの偏りを所定量以下にするようなデータ変調を行なうことで検出マージンの減少を防止する。
【０１４４】
ホストインターフェース１０を介して外部から入力された書込みコマンドとデータに応じてシステムコントローラ９は、データを一旦、外部メモリ２５に蓄える。システムコントローラ９内のデータ変調手段２４が、所定の論理回路によって外部メモリ２５のデータを読み出しながら、変調の符号化規則に従って０または１が所定の長さ以上連続しないように変調して、メモリアレイ内にデータを書き込む。これにより１つのワードデータ内でＲｌまたはＲｈの状態が極端に偏ることを防止する。
【０１４５】
また、読み出し時には選択メモリセルから読み出したデータを一度外部メモリに記憶し、システムコントローラ９内のデータ復調手段２４が、変調時と逆の処理を行なってもとのデータに復調するとともに、ホストインターフェースを介して外部に出力する。
【０１４６】
以下では、このような変調方式の一例について説明する。このような変調方式は通信技術や磁気記録技術でＤＣ成分を除去するための一般的な技術として知られ、通信路の伝達特性に応じて様々な方式がある。
【０１４７】
一例としてＭＦＭ変調方式をあげる。この変調は１のデータは０１に、０は００に変換するが、連続して０が来る場合は１０と変調する。これにより、データビットは２倍必要であるが、０または１の偏りは、ほぼ完全に解消される。
【０１４８】
しかしながら、この方式は、理解を容易にするための極端な例であり、不揮発性メモリのビットの半数を冗長なビットとするため、実用的には好ましくない。８−９変調や２４−２５変調など冗長度の低い変調方式が好ましい。
【０１４９】
しかし、この場合は偏りの抑制が十分でない可能性があるので、好ましくは既に説明した校正メモリセルを用いた補正と併用する。このような併用の仕方や組み合わせは多くの変形が容易に考えられ、使用する抵抗変化素子の変化特性や抵抗レンジ、さらには双方向ダイオードの特性やメモリセルアレイのサイズなどを鑑みて最適に設計される。
【０１５０】
なお、プルアップおよびプルダウンに用いる素子としてＲｌ状態のメモリ素子を代用して説明したが、抵抗値や素子に関してこれに限定されるものでない。
【０１５１】
例えば半導体工程のポリシリコンを利用した固定抵抗やトランジスタのＯＮ抵抗など用いても良い。また抵抗の値についてもＲｌ状態のメモリセルの抵抗値と等しくする必要はなく、補正するレベルに応じて最適に設計される。また、プルアップやプルダウンされる電位レベルも回路上で都合のよい値を組み合わせて最適に設計される。
【０１５２】
すなわち、本発明の不揮発性メモリ装置はＲｈ状態から変更しない冗長メモリセルを備え、各ワード内に設けた既知の抵抗状態に固定される校正メモリセルから得られる誤り情報を元に、選択ワード内のデータの偏り状態を判定し、冗長メモリセルと選択メモリセルとで読み出し電圧を分圧した結果である各ビット線の電圧を補正して検出マージンの改善を図るという設計思想から多くの組み合わせで最適に設計される。
【産業上の利用可能性】
【０１５３】
本発明の不揮発性メモリ装置は、両極性動作の抵抗変化素子を用いたクロスポイント型不揮発性メモリ装置として有用であり、携帯機器のカード型メモリやマイクロプロセッサのデータ記憶メモリなどの、低消費電力化が求められるメモリ装置に幅広く利用できる。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施形態における不揮発性メモリ装置の構成の一例を示すブロック図
【図２】本発明の第１の実施形態におけるメモリアレイの構成を示す図
【図３】本発明の第１の実施形態において読み出される分圧電圧の生成原理を説明する図
【図４】本発明の第１の実施形態において読み出される分圧電圧の生成原理を説明する図
【図５】本発明の第１の実施形態において読み出される分圧電圧のシミュレーション結果を示す図
【図６】本発明の第１の実施形態における読み出し動作時の消費電流のシミュレーション結果を示す図
【図７ａ】ワード内のメモリセルがＲｌに偏ったときの検出マージンの減少を説明する図
【図７ｂ】ワード内のメモリセルがＲｈに偏ったときの検出マージンの減少を説明する図
【図８】本発明の第１の実施形態における補正ドライバによる補正原理を説明する図
【図９】本発明の第１の実施形態における検出マージンの改善効果を説明する図
【図１０】本発明の第２の実施形態における不揮発性メモリ装置の構成の一例を示すブロック図
【図１１】本発明の第２の実施形態における検出マージンの改善効果を説明する図
【図１２】本発明の第３の実施形態における不揮発性メモリ装置の構成の一例を示すブロック図
【図１３】従来のクロスポイントメモリの一例を示す構成図
【図１４】単方向ダイオードの電圧−電流特性の一般例を示す図
【図１５】従来のクロスポイントメモリの読み出し動作を説明する図
【図１６】単極性動作の抵抗変化素子の電圧―電流特性の一例を示す図
【図１７】双方向ダイオードの電圧−電流特性の一般例を示す図
【図１８】従来のクロスポイントメモリにおける読み出し電流のリークパスを説明する図
【図１９】従来のクロスポイントメモリにおける読み出し動作時の消費電流のシミュレーション結果を示す図
【符号の説明】
【０１５５】
１ａ  分圧用の抵抗であるメモリセル（冗長メモリセル）
１ｂ、１ｃ  校正用のメモリセル（校正メモリセル）
２  データ記憶に用いるデータメモリセル
３  ワード線ドライバ
４  ビット線ドライバ
５  抵抗変化素子
６  双方向電流制限素子
７ａ、７ｂ、７ｃ  コンパレータ
８  読み出し用ワードレジスタ
９  システムコントローラ
１０  ホストインターフェース
１１  冗長メモリセル調整部
２０、２２  補正ドライバ
６０  列選択線
６１  メモリセル
６２  行選択線
６４  抵抗変化素子
６５  クロスポイントメモリ
６６  ダイオード
１００、２００、３００  不揮発性メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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