(57)【要約】【課題】効率的なスピン偏極電流の注入が可能で低抵抗な電極構造を有するスピントランジスタ及びその製造方法を提供する。【解決手段】半導体基板上にソース及びドレイン電極並びにゲート電極を備え、ソース及びドレイン電極の少なくとも一方は以下の構成を有する。半導体領域１２にはｎ+型半導体領域１２Ａ，１２Ｂが形成されている。ｎ+型半導体領域１２Ａ，１２Ｂ上には、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む結晶質のホイスラー合金を含む磁性層３１が形成されている。ｎ+型半導体領域１２Ａ，１２Ｂ及び磁性層３１は同一の不純物元素を含んでいる。【選択図】      図１２
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【特許請求の範囲】
【請求項１】
半導体基板上にソース及びドレイン電極並びにゲート電極を備え、前記ソース及びドレイン電極の少なくとも一方は、
前記半導体基板に形成された半導体領域と、
前記半導体領域上に形成され、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む結晶質のホイスラー合金を含む磁性層とを具備し、
前記半導体領域及び前記磁性層は同一の不純物元素を含むことを特徴とするスピントランジスタ。
【請求項２】
前記不純物元素は、前記磁性層よりも前記半導体領域に高濃度に含まれていることを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
前記半導体領域と前記磁性層との間に形成されたトンネルバリア層をさらに具備することを特徴とする請求項１または２に記載のスピントランジスタ。
【請求項４】
半導体基板上にソース及びドレイン電極並びにゲート電極を備え、前記ソース及びドレイン電極の少なくとも一方は、
前記半導体基板に形成された半導体領域と、
前記半導体領域上に形成され、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む磁性シリサイド層と、
前記磁性シリサイド層上に形成され、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む磁性層とを具備し、
前記半導体領域、前記磁性シリサイド層及び前記磁性層は同一の不純物元素を含み、前記磁性シリサイド層は前記磁性層より高いスピン偏極率を有することを特徴とするスピントランジスタ。
【請求項５】
前記不純物元素は、前記磁性シリサイド層及び前記磁性層よりも前記半導体領域に高濃度に含まれていることを特徴とする請求項４に記載のスピントランジスタ。
【請求項６】
前記不純物元素がリチウム（Ｌｉ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）のいずれかの元素、または２種以上の元素の組み合わせを含み、前記半導体領域がｎ型であることを特徴とする請求項１乃至５のいずれかに記載のスピントランジスタ。
【請求項７】
前記不純物元素がホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）のいずれかの元素、または２種以上の元素の組み合わせを含み、前記半導体領域がｐ型であることを特徴とする請求項１乃至５のいずれかに記載のスピントランジスタ。
【請求項８】
半導体基板上にソース及びドレイン電極並びにゲート電極を備えたスピントランジスタの製造方法において、前記ソース及びドレイン電極の少なくとも一方の形成工程は、
前記半導体基板上に不純物を含む磁性層を形成する工程と、
前記磁性層を熱処理して、前記磁性層が含む前記不純物を前記半導体基板内に拡散して半導体領域を形成すると共に、前記磁性層をホイスラー合金の組成と結晶構造に変化させる工程と、
を具備することを特徴とするスピントランジスタの製造方法。
【請求項９】
前記磁性層を形成する工程の前に、前記半導体基板上にトンネルバリア層を形成する工程を具備し、
前記磁性層を熱処理する工程では、前記磁性層が含む前記不純物を、前記トンネルバリア層を介して前記半導体基板内に拡散することを特徴とする請求項８に記載のスピントランジスタの製造方法。
【請求項１０】
半導体基板上にソース及びドレイン電極並びにゲート電極を備えたスピントランジスタの製造方法において、前記ソース及びドレイン電極の少なくとも一方の形成工程は、
前記半導体基板上に不純物を含む磁性層を形成する工程と、
前記磁性層を熱処理して、前記磁性層が含む前記不純物を前記半導体基板内に拡散して半導体領域を形成すると共に、前記磁性層をシリサイド化して磁性シリサイド層を形成する工程とを具備し、
前記磁性シリサイド層は前記磁性層より高いスピン偏極率を有することを特徴とするスピントランジスタの製造方法。
【請求項１１】
前記不純物元素がリチウム（Ｌｉ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）のいずれかの元素、または２種以上の元素の組み合わせを含み、前記半導体領域がｎ型であることを特徴とする請求項８乃至１０のいずれかに記載のスピントランジスタの製造方法。
【請求項１２】
前記不純物元素がホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）のいずれかの元素、または２種以上の元素の組み合わせを含み、前記半導体領域がｐ型であることを特徴とする請求項８乃至１０のいずれかに記載のスピントランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタにおける電極構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、強磁性体層／絶縁体層（トンネルバリア）／強磁性体層の積層構造で構成される磁気トンネル接合（以下、ＭＴＪ（Magnetic Tunnel Junction）とも云う）を有するＭＴＪ素子を記憶素子として用いた磁気記憶装置（以下、ＭＲＡＭ（Magnetic Random Access Memory）とも云う）が提案されている。このＭＲＡＭは、一方の強磁性体層のスピンを固定し（参照層または固定層）、他方の強磁性体層のスピンを制御する（記録層または自由層）ことによって積層構造の抵抗を変化させ、抵抗の高い状態と低い状態をデータ「０」または「１」に対応して記憶するものである。例えば、参照層と記録層のスピンが互いに平行の場合は抵抗が小さく、反平行の場合は抵抗が大きくなる。このＭＴＪ素子は、その磁気抵抗変化率（ＭＲ比）が数年前までは室温下で数１０％であったが最近では５００％にまで達し、ＭＲＡＭに限らず様々なスピンデバイスとしての可能性が拡がっている。例えば、その一つにスピンＭＯＳ電界効果トランジスタ（以下、スピンＭＯＳＦＥＴと記す）が提案されている（例えば、非特許文献１参照）。これは、通常のＭＯＳＦＥＴにおいてソース・ドレインの電極部分に強磁性体を用いたもので、これによりキャリアにスピンの自由度を付加することができる。この機能を利用することで、ＦＰＧＡのようなリコンフィギュアブル回路などへの応用が期待されている。
【０００３】
上述したように、ＭＴＪにおけるＭＲ比は向上しているものの、スピンＭＯＳＦＥＴにおいて、スピン偏極した電流をゲート電圧により制御するために、ソース部の磁性層からチャネル中へ、スピン偏極した電子の割合が高い電流（以下、高スピン偏極電流とも云う）を注入することが重要である。また、スピンＭＯＳＦＥＴおよびＭＴＪでは、非磁性層を挟む２つの磁性層の相対的な磁化の方向により制御された磁気抵抗効果（ＭＲ）をデバイスの基本動作原理としている。
【０００４】
スピンＭＯＳＦＥＴの基本原理より、半導体基板と磁性層との間に適切な界面抵抗を実現することが必須である。高い抵抗を実現する方法として、トンネルバリア層を挿入する方法が開示されている。一方、低い抵抗を実現する方法として、半導体基板へ高濃度の不純物領域をイオン注入により形成する方法が用いられてきた。スピンＭＯＳＦＥＴの高性能化には、典型的には１０Ωμｍ２程度まで界面抵抗を抑制することが必要とされている。また、スピンＭＯＳＦＥＴおよびＭＴＪでスピン注入を利用した書き込み方法において、スピン注入する場合に、素子に電流密度が非常に高い電流を流さないとスピン反転が起こらない。トンネルバリア層を持つ磁気抵抗効果素子に電流密度の高い電流を流すとトンネルバリアに高電界が印加されるため、素子破壊を引き起こす。そのため、低い電流密度の電流でスピン反転する構造が求められる。このためからも界面抵抗の低減が必須とされている。
【０００５】
スピンＭＯＳＦＥＴの電極構造としては、（１）ショットキー(Schottky)障壁型、（２）トンネル障壁型が提案されている。（１）に関しては、ＭｎＡｓ／Ｓｉにて低いショットキー障壁が報告されている（例えば、非特許文献２参照）。
【０００６】
以上、説明したように、磁気抵抗効果素子、磁気メモリ、およびスピンＭＯＳＦＥＴにおいて、高スピン偏極電流の生成と注入のみならず、界面抵抗の制御が高性能化にとって必須とされる。金属層／Ｓｉの界面にはショットキー障壁が形成され高抵抗となり、また、金属層／トンネルバリア／Ｓｉの場合も、トンネルバリア／Ｓｉにフェルミレベルピン止めの影響でSchottky-likeな成分が発生し高抵抗となってしまうことが明らかとなっている。従来は、イオン注入により半導体基板に高濃度不純物領域を形成し、これらショットキー成分を実効的に低減させる方法が用いられてきた。一方、応用上はより簡便なプロセスが必要であり、磁性体とＳｉとの界面における新しい不純物エンジニアリングにより低抵抗化を実現する技術が求められている。
【０００７】
また、スピンＭＯＳＦＥＴを高性能化する有望な解の一つが、ホイスラー合金と結晶質トンネルバリアを組み合わせた電極構造である。しかし、ホイスラー合金は組成比を合わせ込んだスパッタターゲットを用いてスパッタ法により作製されるのが従来方法として一般的であり、Ｓｉ基板の直上に成膜した場合はＳｉ基板からの不純物拡散が及ぼす結晶性への影響が知られている。また、ホイスラー合金の成長後に結晶質の改善のためアニール処理が施されるので、界面ではＳｉと磁性材料のミキシングが生じ、磁気的性質が劣化することが知られている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84 (2004) 2307.
【非特許文献２】K. Sugiura et al., APL 89 (2006) 072110.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、効率的なスピン偏極電流の注入が可能で低抵抗な電極構造を有するスピントランジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１実施態様のスピントランジスタは、半導体基板上にソース及びドレイン電極並びにゲート電極を備え、前記ソース及びドレイン電極の少なくとも一方は、前記半導体基板に形成された半導体領域と、前記半導体領域上に形成され、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む結晶質のホイスラー合金を含む磁性層とを具備し、前記半導体領域及び前記磁性層は同一の不純物元素を含むことを特徴とする。
【００１１】
本発明の第２実施態様のスピントランジスタは、半導体基板上にソース及びドレイン電極並びにゲート電極を備え、前記ソース及びドレイン電極の少なくとも一方は、前記半導体基板に形成された半導体領域と、前記半導体領域上に形成され、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む磁性シリサイド層と、前記磁性シリサイド層上に形成され、コバルト（Ｃｏ）あるいは鉄（Ｆｅ）の少なくとも一方を含む磁性層とを具備し、前記半導体領域、前記磁性シリサイド層及び前記磁性層は同一の不純物元素を含み、前記磁性シリサイド層は前記磁性層より高いスピン偏極率を有することを特徴とする。
【００１２】
本発明の第３実施態様のスピントランジスタの製造方法は、半導体基板上にソース及びドレイン電極並びにゲート電極を備えたスピントランジスタの製造方法において、前記ソース及びドレイン電極の少なくとも一方の形成工程が、前記半導体基板上に不純物を含む磁性層を形成する工程と、前記磁性層を熱処理して、前記磁性層が含む前記不純物を前記半導体基板内に拡散して半導体領域を形成すると共に、前記磁性層をホイスラー合金の組成と結晶構造に変化させる工程とを具備することを特徴とする。
【００１３】
本発明の第４実施態様のスピントランジスタの製造方法は、半導体基板上にソース及びドレイン電極並びにゲート電極を備えたスピントランジスタの製造方法において、前記ソース及びドレイン電極の少なくとも一方の形成工程が、前記半導体基板上に不純物を含む磁性層を形成する工程と、前記磁性層を熱処理して、前記磁性層が含む前記不純物を前記半導体基板内に拡散して半導体領域を形成すると共に、前記磁性層をシリサイド化して磁性シリサイド層を形成する工程とを具備し、前記磁性シリサイド層は前記磁性層より高いスピン偏極率を有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、効率的なスピン偏極電流の注入が可能で低抵抗な電極構造を有するスピントランジスタ及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の概要を示す図である。
【図２】本発明の実施形態の概要を示す図である。
【図３】本発明の第１実施形態のｎ型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】第１実施形態のｎ型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図５】第１実施形態のｎ型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図６】第１実施形態のｎ型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図７】第１実施形態のｎ型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図８】第１実施形態のｎ型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図９】第１実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１０】本発明の第２実施形態のｎ型スピンＭＯＳＦＥＴにおけるソース／ドレイン部の構造を示す断面図である。
【図１１】本発明の第３実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１２】本発明の第４実施形態のｎ型スピンＭＯＳＦＥＴにおけるソース／ドレイン部の構造を示す断面図である。
【図１３】本発明の第５実施形態のｎ型スピンＭＯＳＦＥＴにおけるソース／ドレイン部の構造を示す断面図である。
【発明を実施するための形態】
【００１６】
まず、本発明の実施形態を説明する前に、本発明に至った経緯および本発明の原理について説明する。
【００１７】
従来技術で説明したように、スピンＭＯＳＦＥＴの高性能化にとって、磁性層／Ｓｉ基板との間の界面抵抗の低減が重要である。ショットキー障壁を有するソース／ドレイン型の場合、界面抵抗はショットキー障壁高さと界面不純物濃度により、式（１）のように表されることが知られている。式（１）において、ρＣは界面抵抗、εＳはシリコン(Ｓｉ)の比誘電率、ｍ*はキャリアの有効質量、h はプランク定数、φＢはショットキー障壁高さ（ＳＢＨ）、ＮＤはシリコン中での不純物濃度を、それぞれ表す。通常のＭＯＳＦＥＴでは、ソース／ドレイン電極に一般的な非磁性ＮｉＳｉを用いた場合、Ａｓ濃度２．０×１０２０ｃｍ−３で２Ωμｍ２が得られることが知られている。
【数１】
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【００１８】
式（１）によれば、ＮＤを増加させることにより界面抵抗の低減化を実現できる。
【００１９】
発明者らは、スピンＭＯＳＦＥＴの作製のために電極としてＣｏ、Ｆｅ系の磁性体を用い、基板不純物濃度を変化させてショットキーダイオードを作製し評価した。この結果、式（１）は電極がＣｏ、Ｆｅ系の磁性体の場合においても一般的に成り立つことを確認した。しかしながら、基板中に予めドープされていた不純物は、スピンＭＯＳＦＥＴ作製のための熱処理により、磁性体へ吸収される格好となり、界面の濃度は必ずＳｉバルクに予めドープされていた濃度よりも低下することがわかった。
【００２０】
次に、その具体事例を示す。まず、Ａｓをイオン注入によりＳｉ基板へ導入し、１×１０２０atoms／ｃｍ３程度のｎ型の拡散層を形成して活性化アニールを行った。この後、磁性電極としてＣｏ５０Ｆｅ５０を含む積層構造をスパッタ法にて成膜した。その後、Ｓｉ／ＣｏＦｅ界面の良質化と、磁性電極の容易磁化方向を定義するために、５ｋＯｅ程度の磁場中、３００℃で少なくとも１時間のアニール処理を施した。この結果、ＣｏＦｅ界面のＡｓ濃度は、アニール前に比べてＳｉ側で顕著に減少し、代わりにＣｏＦｅ層中で増加したことが、二次イオン質量分析法（ＳＩＭＳ）を用いた深さ方向分析により明らかとなった。一方で、成膜条件と熱履歴にもよるが、ＣｏＦｅは典型的には３００℃程度からシリサイド化が始まることが確認された。シリサイド化によるカーケンドール効果による不純物配斥効果、いわゆる不純物雪かき効果が生じることも同時に確認されたが、磁性体としての性質を損なわず、高濃度の不純物界面を形成する方法を見出すには至らなかった。
【００２１】
他方、発明者らが鋭意研究に努めた結果、予めＣｏＦｅに不純物を混ぜ込んでおくことで、まず、不純物を含むＣｏＦｅがＳｉ基板上に最初は非晶質で成長することがわかった。次に、非晶質で成長した方が、その後、Ｓｉと反応した場合に平坦で急峻な良質な界面を形成しやすいことがわかった。
【００２２】
発明者らは、Ｓｉ基板上に不純物を含むＣｏＦｅを堆積させた後に熱処理を加えることにより、磁性シリサイドを形成すると、磁性層から不純物がＳｉ側へ拡散し、Ｓｉとシリサイドとの界面で連続的かつ高濃度の不純物偏析が生じることを見出した。さらに、磁性層を堆積させ、高温アニールを行った場合は磁性層のシリサイド化を活用することができることを見出した。まず、不純物を含む磁性層として、例えばＣｏＦｅにリン(Ｐ)などを混ぜたものをアモルファスとして堆積した。例えば、ノンドープＳｉ基板の上にＰを原子比２０％含むＣｏＦｅ、すなわち、（ＣｏＦｅ）８０Ｐ２０を堆積した。ここで、ＣｏとＦｅの組成を２：１としておくことで、アニール処理によりシリサイド化した際にフルホイスラー合金（Ｃｏ２ＦｅＳｉ）となることが確認された。このとき、シリサイド化と同時に大部分の不純物がＳｉ基板側へ拡散することを発見した。フルホイスラー合金の規則度は、アニール温度で制御される。これにより、ホイスラー合金の高いスピン偏極率と、不純物偏析による界面の低抵抗化が同時に実現されることがわかった。
【００２３】
上記説明は不純物種によらず一般的に成り立つ。磁性材料への添加元素は、ｎ型として用いる場合には、リチウム（Ｌｉ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）のいずれかの元素、または２種以上の元素の組み合わせを用いることができる。ｐ型として用いる場合には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）のいずれかの元素、または２種以上の元素の組み合わせを用いることができる。
【００２４】
さらに、上記説明でシリサイド化についてＣｏＦｅを用いた場合を説明したが、ＣｏＭｎ合金の場合でも成り立つ。例えば、Ｃｏ２Ｍｎ１にＰを混ぜたもの、（Ｃｏ２Ｍｎ１）８０Ｐ２０の場合でも、フルホイスラー合金としてシリサイド化が起きることが確認された。これは、ＣｏＭｎの場合だけでなく、ＣｏＣｒの場合でも成り立つ。さらには、Ｆｅベースのフルホイスラー合金の、ＦｅＭｎなどの場合でも成り立つ。
【００２５】
また、上記説明においては、半導体基板としてＳｉ基板を用いたが、少なくとも表面にＳｉあるいはＧｅあるいはＳｉ−Ｇｅの半導体層が成長していればよく、またこれらの半導体層は単結晶に限らず、多結晶体でも良い。これらの半導体の成長基板としては、ＧａＡｓ単結晶、Ｓｉ−Ｇｅ単結晶、ＳｉＣ単結晶を有する基板、ＳＯＩ（Silicon on Insulator）基板、ＩｎＧａＡｓ基板、ＩＩＩ−Ｖ族化合物半導体基板、またはＩＩ−ＶＩ族半導体基板を用いても同様の効果を得ることができる。
【００２６】
なお、ホイスラー合金（またはフルホイスラー合金とも言う）とは、Ｘ２ＹＺの化学組成をもつ金属間化合物の総称であり、ここで、Ｘは周期表上で、Ｃｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素である。ＹはＭｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属でありＸと同じ元素種をとることもできる。ＺはIII族からＶ族、その他II族やＶI族の典型元素である。例えば、III族の元素としてはＧａ、Ｉｎであり、IＶ族の元素としてはＣ、Ｓｉ、Ｇｅであり、Ｖ族の元素としてはＡｓである。
【００２７】
次に、本発明の実施形態の概要を図１及び図２を参照して説明する。
【００２８】
磁性層として、キュリー温度（Ｔｃ）の高いＣｏ，Ｆｅ系材料を用い、その中に半導体にとってのドーパントとなる不純物（例えば、Ａｓ、Ｐ、Ｂ）を添加しておき、不純物が磁性層からＳｉ等半導体基板へ自己拡散することを利用する。
【００２９】
図１（ａ）に示すように、Ｓｉ半導体基板１上にＣｏ，Ｆｅ系材料からなる磁性層２を直接堆積した場合には、低温アニールにより不純物拡散のみを生じさせることが可能であり、Ｓｉ基板１に不純物領域３が形成される。また、３００℃以上の高温アニールを施した場合は、不純物拡散に加えて磁性層２のシリサイド化が生じる。
【００３０】
図１（ｂ）に示すように、Ｓｉ基板１上にトンネルバリア４を形成し、このトンネルバリア４上に磁性層２を堆積した場合は、磁性層２中の不純物がトンネルバリア４を介してＳｉ基板１へ拡散する。
【００３１】
上記、２通りでの不純物拡散により、Ｓｉ中で強いバンド曲がりを生じさせ、実効的に障壁を下げる。これによって、図１（ａ）に示すようにＳｉ基板上に磁性層を直接形成した構造では、磁性層とＳｉ基板との界面の低抵抗化が実現できる。また、図１（ｂ）に示すようにＳｉ基板と磁性層間にトンネルバリアを配置した構造では、磁性層とＳｉ基板間の低抵抗化が実現できる。
【００３２】
Ｓｉ基板上に直接磁性層を堆積させ、高温アニールを行う場合はシリサイド化を活用することができる。まず、図２に示すように、不純物を含む磁性層（ＣｏＦｅあるいはＣｏＭｎにリン(Ｐ)などを混ぜたもの）２をアモルファスとしてＳｉ基板１上に堆積する。ここで、ＣｏとＦｅ（ＣｏとＭｎ）の組成を２：１としておくことで、アニール処理によりシリサイド化した際に、磁性層２はフルホイスラー合金（Ｃｏ２ＦｅＳｉ）５となる。シリサイド化と同時に不純物がＳｉ基板側へ拡散する。これにより、ホイスラー合金の高いスピン偏極率と、不純物偏析による界面の低抵抗化が同時に実現される。
【００３３】
次に、図面を参照して本発明の実施形態を詳細に説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。本発明の実施形態では、Ｓｉ半導体基板上に形成したｎ型スピンＭＯＳＦＥＴ及びその製造方法について説明する。なお、半導体基板は、シリコンに限るわけではなく、その他の半導体基板、例えはゲルマニウム(Ｇｅ)あるいはＳｉとＧｅの混晶からなる半導体基板を用いてもよい。さらに、本発明は、ｎ型スピンＭＯＳＦＥＴに限らず、ｐ型スピンＭＯＳＦＥＴに適用できることはもちろんであり、その他の磁気デバイスにも適用することができる。
【００３４】
［第１実施形態］
本発明の第１実施形態のｎ型スピンＭＯＳＦＥＴ及びその製造方法について説明する。
【００３５】
まず、図３〜図９を参照して、製造方法の詳細を説明する。図３に示すように、例えば、ホウ素(Ｂ)が１０１５atoms／ｃｍ３程度ドープされた面方位（１００）面のｐ型シリコン半導体基板１０に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Shallow Trench Isolation））１１を形成する。その後、素子分離領域１１を境界にして、第１の半導体領域（p-well）１２を不純物のイオン注入により形成する。第１の半導体領域１２には、後述する工程を経てｎ型スピンＭＯＳＦＥＴが形成される。
【００３６】
また、第１の半導体領域１２に対して素子分離領域１１を挟んだ隣の領域には、例えば第２の半導体領域（n-well）１３を不純物のイオン注入により形成する。第２の半導体領域１３にはｐ型スピンＭＯＳＦＥＴが形成されるが、ここではその記載を省略する。
【００３７】
次に、図４に示すように、半導体領域１２上に、例えば、シリコン酸化膜で形成される、ゲート絶縁膜１４を熱酸化法により膜厚１ｎｍ程度形成する。無論、ゲート絶縁膜１４は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、ゲート絶縁膜１４には、例えば、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等を適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に、窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させた絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００３８】
次に、ゲート絶縁膜１４上に、ゲート電極となるポリシリコン膜を減圧化学的気相堆積（以下、ＬＰ−ＣＶＤともいう）法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下、ＲＩＥともいう）等のエッチング技術により、図５に示すように、ゲート絶縁膜１４およびゲート電極となるポリシリコン膜をパターニングし、ゲート長が３０ｎｍ程度以下のゲート電極１５とゲート絶縁膜１４を形成する。また、必要に応じて、ここでポスト酸化を行い、膜厚１〜２ｎｍの酸化膜を形成する。
【００３９】
ここで、ゲート絶縁膜の例と同様に、ゲート電極の材料についてもポリシリコンに限ることはなく、いわゆるメタルゲート材料を適用することが可能である。メタルゲート材料としては、Ｔｉ、Ｔａ、Ｗなどの金属単体、窒化物、炭化物、酸化物などが挙げられる。
【００４０】
次に、ＬＰ−ＣＶＤ法により半導体基板１０上にシリコン窒化膜を例えば、８ｎｍ程度堆積する。その後、ＲＩＥ法によってエッチバックすることにより、図６に示すように、シリコン窒化膜をゲート電極１５の側面にのみ残す。これにより、ゲート電極１５の側面に側壁絶縁膜１６を形成する。
【００４１】
その後、図７に示すように、スパッタ法により膜厚１０ｎｍ程度の磁性層、例えば(ＣｏＦｅ)８０Ｐ２０膜１７を半導体領域１２上に形成する。これにより、スピンＭＯＳＦＥＴのソース／ドレイン領域となる領域１２上に、(ＣｏＦｅ)８０Ｐ２０膜１７が接するよう堆積する。
【００４２】
その後、図８に示すように、第１の熱処理として例えば、ＲＴＡ(Rapid Thermal Anneal)により、２５０℃、３０秒程度のアニールを行い、(ＣｏＦｅ)８０Ｐ２０膜１７からリン(Ｐ)を半導体領域１２の表面より内部へと拡散させる。これにより、ゲート電極１５の両側の半導体領域１２内に、ソース／ドレイン領域としてのｎ+型半導体領域（不純物拡散領域）１２Ａ，１２Ｂを形成する。
【００４３】
ここで、(ＣｏＦｅ)８０Ｐ２０膜におけるＣｏとＦｅの組成は原子比で２：１とし、熱処理はシリサイド化が起きる典型的な温度である３００℃よりも低温とすることが望ましい。熱処理の温度を３００℃よりも低温とすることにより、ＣｏＳｉ、ＦｅＳｉなどへのシリサイド化を抑制したまま不純物元素のみを拡散することができる。
【００４４】
次に、第２の熱処理としてＲＴＡにより、４５０℃、３０秒程度のアニールを施すことにより、図９に示すように、(ＣｏＦｅ)８０Ｐ２０膜１７中のＣｏＦｅをシリサイド化させ、すなわち(ＣｏＦｅ)８０Ｐ２０膜１７の少なくとも一部をシリサイド化させ、ｎ+型半導体領域１２Ａ，１２Ｂ上に磁性シリサイド層１８Ａ，１８Ｂをそれぞれ形成する。さらに、ＲＩＥ法によりエッチバックすることにより、シリサイド層１８Ａ，１８Ｂ上にソース／ドレイン電極としての(ＣｏＦｅ)８０Ｐ２０膜１７を残す。なおこのとき、ゲート電極１５上にも、シリサイド膜１９が形成される。
【００４５】
この第２の熱処理によりシリサイド化したのは、ｎ+型半導体領域と(ＣｏＦｅ)８０Ｐ２０膜１７との界面からＳｉ基板側へ５ｎｍ程度の深さまでであった。ここで、形成されたシリサイド層１８Ａ，１８Ｂは、Ｃｏ３ＳｉとＦｅ３Ｓｉの混晶であり、磁性層である。この磁性層はシリコンに対し高いスピン偏極率を有する電流注入が可能であることを、実際のシリコンへのスピン注入構造にて確認した。また、ＣｏとＦｅの組成によっては、ホイスラー合金（Ｃｏ２ＦｅＳｉ）も形成される。この場合も、高いスピン偏極率を有していることが確認できた。
【００４６】
すなわち、本実施形態では、シリコンと接する磁性シリサイド層１８Ａ，１８Ｂが形成され、その上にシリサイド化しなかった磁性層１７が存在している構造が形成されており、磁性シリサイド層のスピン偏極率は元々の磁性層よりも高くなっていた。
【００４７】
また、本実施形態では、ゲート部（ゲート絶縁膜１４およびゲート電極１５）をソース／ドレイン領域１２Ａ，１２Ｂの形成前に作成するゲートファーストプロセスを用いて説明したが、無論、ゲート部をソース／ドレイン領域の形成後に作成するゲートラストプロセスを用いてもよい。ゲートラストプロセスでは、ダミーゲート部を形成した後にソース／ドレイン領域を形成し、次いでダミーゲート部を剥離し、ゲート部を作成する。
【００４８】
本実施形態のスピンＭＯＳＦＥＴでは、ｎ+型半導体領域１２Ａ，１２Ｂと磁性シリサイド層１８Ａ，１８Ｂとの界面層は高濃度のリン（Ｐ）を有し、その濃度は、例えば４×１０２０〜１×１０２１atoms／ｃｍ３である。なお、界面は不純物にとってのエネルギー安定位置であるため、界面の不純物濃度がＳｉ層バルクの不純物固溶限を上回ったとしても不思議ではない。
【００４９】
なお、第１の熱処理（低温）と第２の熱処理（高温）の順序を入れ替えた場合や、熱処理の回数を１回のみにした場合でも、プロセス条件の最適化により高いスピン偏極率を有する磁性シリサイド層を形成できる。なお、磁性層に含まれていた不純物をＳｉ基板へ拡散させるには、第１の熱処理（低温）と第２の熱処理（高温）が行われることが望ましい。最適なプロセス条件を見つけるには、磁性シリサイド層とＳｉ基板との界面の接合抵抗を評価し、低い抵抗を得ると共に、磁性シリサイド層のスピン偏極率を評価する必要がある。スピン偏極率の評価は、Andreev反射による方法、超伝導体との接合によりスピン偏極率を評価する方法、トンネル磁気抵抗（ＴＭＲ）により見積もる方法、スピン分解能を有するＸＰＳを用いる方法などを用いれば良い。さらに、実際のデバイスとなるスピンＭＯＳＦＥＴを形成した後、このスピンＭＯＳＦＥＴにおける磁気抵抗比で評価しても良いのは無論である。
【００５０】
以下に、図９を参照して第１実施形態のｎ型スピンＭＯＳＦＥＴの構造を説明しておく。図示するように、Ｓｉ基板１０上には、半導体領域（p-well）１２と半導体領域（p-well）１３が形成されている。半導体領域（p-well）１２と半導体領域（p-well）１３は、素子分離領域１１により分離されている。半導体領域１２上にはゲート絶縁膜１４が形成され、このゲート絶縁膜１４上にはゲート電極１５が形成されている。さらに、ゲート電極１５の側面には側壁絶縁膜１６が形成され、ゲート電極１５の上面にはシリサイド膜１９が形成されている。
【００５１】
ゲート電極１５の両側の半導体領域１２には、ｎ+型半導体領域１２Ａ，１２Ｂがそれぞれ形成されている。ｎ+型半導体領域１２Ａ，１２Ｂ上には、磁性シリサイド層１８Ａ，１８Ｂがそれぞれ形成されている。さらに、磁性シリサイド層１８Ａ，１８Ｂ上には、(ＣｏＦｅ)８０Ｐ２０膜（磁性層）１７がそれぞれ形成されている。
【００５２】
ｎ+型半導体領域１２Ａ，１２Ｂ、磁性シリサイド層１８Ａ，１８Ｂ、及び(ＣｏＦｅ)８０Ｐ２０膜（磁性層）１７は同一の不純物、例えばリン（Ｐ）を含んでいる。さらに、磁性シリサイド層１８Ａ，１８Ｂは、(ＣｏＦｅ)８０Ｐ２０膜（磁性層）１７より高いスピン偏極率を有している。
【００５３】
本実施形態では、スピンＭＯＳＦＥＴのショットキー型のソース／ドレイン部における界面抵抗が低減できるばかりではなく、磁性層からシリコン基板へ自己拡散的に不純物を導入するため、ソース／ドレイン部を形成するためのプロセスが簡便となる。特に、ソース／ドレイン電極のシリサイド化により、ソース／ドレイン電極における高スピン偏極率と低抵抗化が同時に実現可能であり、高いスピン偏極率を活用したスピンＭＯＳＦＥＴを形成できる。
【００５４】
以上説明したように本実施形態によれば、効率的なスピン偏極電流の注入が可能で低抵抗な電極構造を有するスピンＭＯＳＦＥＴ及びその製造方法を提供できる。
【００５５】
［第２実施形態］
本発明の第２実施形態のｎ型スピンＭＯＳＦＥＴ及びその製造方法について説明する。第２実施形態では、スピンＭＯＳＦＥＴのソース／ドレイン電極として、トンネル障壁を持つＭｇＯ膜の直上に、不純物を添加した磁性材料を含む強磁性積層膜を作製し、ＭｇＯ膜を介して不純物を半導体基板へ拡散させた例を示す。
【００５６】
図１０は、第２実施形態のｎ型スピンＭＯＳＦＥＴにおけるソース／ドレイン部の構造を示す断面図である。熱酸化膜付きのｎ+型半導体領域（Ｓｉ基板）１２Ａ，１２Ｂ上には、トンネル障壁を持つＭｇＯ膜２１が形成され、ＭｇＯ膜２１上には強磁性積層膜が形成されている。ここでは、不純物が添加された磁性材料の例として、（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜を用いた場合を示す。ソース／ドレイン部の積層構造は下地側から、Ｓｉ基板／ＭｇＯ膜２１（２．０ｎｍ）／（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２（１０ｎｍ）／Ｒｕ膜２３（０．９ｎｍ）／ＣｏＦｅ膜２４（３ｎｍ）／ＩｒＭｎ膜２５（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ膜２６（５０ｎｍ）の順序で積層されている。なお、前記括弧内は膜厚を示す。
【００５７】
次に、強磁性積層膜における積層構造の製造方法を順に説明する。希釈したＨＦを主体とする洗浄液によりＳｉ基板を洗浄し、表面の自然酸化膜を除去する。自然酸化膜を除去しない箇所は、レジストで保護しておいても良い。次に、半導体領域（Ｓｉ基板）１２上にＭｇＯ膜２１を堆積する。成膜の条件は、良質な（００１）結晶配向が得られる様に最適化してある。例えば、スパッタ法で堆積し、Ａｒガス圧および電力を最適化する。これらの値はスパッタに用いるチャンバーの形状および容積や、基板とスパッタカソードの距離に依存して決まるため、具体的値を示すことは本質的ではない。ＭｇＯ膜２１の成膜方法は、スパッタ法に限らず、真空蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、ＰＬＤ(Pulsed Laser Deposition)法などでも良い。また、これらの場合、蒸着時のチャンバー内の圧力と蒸着レートが重要となる。具体的には、圧力は１０−６Pa以下、蒸着レートは０．１Å/secである。
【００５８】
ＭｇＯ膜２１を堆積したあと、スパッタ法によりＭｇＯ膜２１上に（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２を堆積する。ただし、成膜方法はスパッタ法に限らず、真空蒸着法、メタルＣＶＤ法、ＭＢＥ法、ＰＬＤ法などでも良い。（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２は、基板温度が室温のとき堆積直後、アモルファスに成長する。なお、リン（Ｐ）の濃度によっては、（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２は、結晶質に成長する。（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２がアモルファスか結晶質かの判定は、成膜後に同一チャンバー内で反射高速電子回折（ＲＨＥＥＤ）にて確認した。
【００５９】
試料として、前記積層構造とは別に、厚膜（５０ｎｍ）の（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜を形成し、これをＸ線回折構造解析法（ＸＲＤ）にて分析した結果、（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜がアモルファスであることを確認した。透過電子顕微鏡（ＴＥＭ）で観察してもアモルファス成長していることを確認できるのは無論である。ただし、ＴＥＭ観察の場合、アモルファス層以外に微結晶（ナノクリスタル）が観測される場合がある。この微結晶は堆積条件を変えることで、形成されないように制御可能である。例えば、スパッタ時のＡｒガス圧を１Ｐａ以上と高めにすることにより、（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜は完全なアモルファスとなることを確認した。これまで述べたように、ＭｇＯ膜２１／（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２は、堆積直後には（００１）配向／アモルファスである。
【００６０】
次に、熱処理（アニール）を加えて（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２よりＰを拡散させる。（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２よりＭｇＯ膜２１界面側へＰが拡散していき、ＭｇＯ膜２１を通ってＰはＳｉ基板（半導体領域１２）中へ到達する。この拡散過程は、熱処理時間を変化させたサンプルを多数作製しておき、それぞれＳＩＭＳの深さ方向分析を行うことで調べることができる。
【００６１】
また、（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２はＭｇＯ膜２１との界面から次第に結晶化することが、熱処理の温度と時間を変えて作成した試料をＴＥＭ観察することにより確認できた。例えば、成膜装置のランプヒータを用いた場合、温度を３００℃に固定し、熱処理時間を１分間から１時間まで条件を変えて試料を作成する。これらの試料から、アニール時間に依存して、結晶化層の厚さが増大することが確認できた。また、アニール処理に関しては試料を成膜装置から取り出して、一旦大気にさらした後に、ＲＴＡによって処理した場合でも同様に結晶化が起きることが確認できた。ＲＴＡの場合、急速加熱であるため、結晶化の時間依存性は異なる。熱処理時間、および温度に関しては、これらを積分した量(thermal budget)で考えて設計すれば良い。
【００６２】
結晶化した（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２はＭｇＯ（００１）膜２１と格子整合する。ここで、ＭｇＯ膜２１は（００１）配向（ｃ軸配向とも言う）の多結晶体であるので、結晶粒の界面でのエピタキシャル成長といえる。また、（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２は最初はアモルファスであり、熱処理によって結晶化して格子整合するため、固相エピタキシャル成長である。界面での結晶化に伴い、結晶化した（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２では、添加物のＰが減少し、Ｐは（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜２２とは反対のＭｇＯ膜とＳｉ基板との界面側で高濃度となる。
【００６３】
試料作製後、磁場中アニール２８０℃、１時間を行った後、０．３×０．６μｍ２〜１×２μｍ２の接合面積の試料に微細加工を行い、室温において磁場による磁気抵抗変化率を測定した。本実施形態のスピンＭＯＳＦＥＴによれば、最初からエピタキシャル成長により作製した比較試料よりも室温で大きなＭＲ変化率が得られることが明らかになった。第２実施形態におけるその他の構成及び効果は第１実施形態と同様である。
【００６４】
［第３実施形態］
本発明の第３実施形態のｎ型スピンＭＯＳＦＥＴ及びその製造方法について説明する。第３実施形態は、第２実施形態において、ソース部とドレイン部におけるＭｇＯ膜（トンネルバリア）／強磁性積層膜の積層構造の面積を変えた構造を有する。ソース／ドレイン領域としてのｎ+型半導体領域には、不純物として砒素（Ａｓ）が拡散されている。半導体基板には、不純物としてＡｓがイオン注入されたＳｉ基板を用いている。
【００６５】
図１１は、第３実施形態のｎ型スピンＭＯＳＦＥＴの構造を示す断面図である。ｎ+半導体領域１２Ａ，１２Ｂ上には、ＭｇＯ膜（トンネルバリア）２１、（Ｃｏ５０Ｆｅ５０）９０Ａｓ１０膜（磁性層）２７、キャップ層３０が領域１２Ａ，１２Ｂ側から順にそれぞれ形成されている。キャップ層３０は、図１０に示したように、Ｒｕ膜２３／ＣｏＦｅ膜２４／ＩｒＭｎ膜２５／Ｒｕ／Ｔａ膜２６からなる積層膜である。そして、ＭｇＯ膜２１、（Ｃｏ５０Ｆｅ５０）９０Ａｓ１０膜２７、キャップ層３０からなる積層構造の平面領域の面積が、ソース部とドレイン部において互いに異なっている。ここで、平面領域の面積が大きいほうが固定層となり、平面領域の面積が小さいほうが自由層となる。
【００６６】
ソース部とドレイン部における前記積層構造の面積を変える方法としては、層間絶縁膜（例えば、ＳｉＯ２膜）に異なる面積の穴を開け、高圧ＲＦスパッタで磁性積層膜の成膜（穴埋め成膜）を行い、ＣＭＰ(Chemical Mechanical Polish)で層間絶縁膜上に付いた磁性積層膜を除去する方法がある。また、他の方法として、磁性積層膜を成膜した後、２重露光を行いエッチングにより面積を変える方法がある。
【００６７】
本実施形態では、穴埋め成膜による方法を用いた。素子分離領域の形成、ゲートの形成、およびＲＴＡ処理は、通常のＭＯＳプロセスと同様である。その後、層間絶縁膜（ＳｉＯ２膜）を形成した後、エッチバックを行い、ある程度、ＳｉＯ２膜の平坦化処理を行う。続いて、ソース部とドレイン部のＭＴＪのアスペクトは変えずに面積のみ変えた構造を作製し、磁性積層膜の成膜（穴埋め成膜）を行った。その後、磁性積層膜のＣＭＰ処理を行い、続いてＳｉＯ２膜を成膜した。さらに、ＳｉＯ２膜にビアをあけた後、配線を形成した。配線を形成する前に、形状ＳＥＭ(Scanning Electron Microscope)でソース部とドレイン部の面積を測定した。ソース部とドレイン部の穴のサイズは、それぞれ、０．３μｍ×０．８μｍ、０．８μｍ×０．８μｍとした。なお、実際の穴の形状は楕円形状を有していた。
【００６８】
強磁性積層膜の積層構造は、Ｓｉ基板／（Ｃｏ５０Ｆｅ５０）９０Ａｓ１０膜２７／キャップ層３０とした。また、比較試料として、Ｓｉ基板／Ｃｏ５０Ｆｅ５０膜を作製した。これらに対し、磁場中アニール２８０℃、１時間を行った。
【００６９】
これらを評価すると、本実施形態では、（Ｃｏ５０Ｆｅ５０）９０Ａｓ１０膜中のＡｓがＳｉ基板側へ拡散することにより、Ｓｉ基板とＭｇＯ膜の界面での高濃度化が保たれ、低い界面抵抗が実現された。一方、比較試料のＳｉ基板／Ｃｏ５０Ｆｅ５０膜では、Ｓｉ基板中のＡｓが逆にＣｏＦｅ側へ拡散してしまい、Ｓｉ基板とＭｇＯ膜の界面濃度が低下してしまった。このことから、本実施形態の有意性が確認できた。
【００７０】
また、本実施形態のｎ型スピンＭＯＳＦＥＴにおいて、ゲートをオン状態として今回は磁場書き込みを行い、ソースとドレインの磁性体における保磁力差でスピンの反平行状態、平行状態を実現し、抵抗変化率を読み出す実験を行った。本実施形態のｎ型スピンＭＯＳＦＥＴでは、半導体シリコンを介して室温で大きな磁気抵抗変化率が得られることが明らかになった。Ｓｉ基板にｐ−ｎ−ｐ接合を形成したｐ型スピンＭＯＳＦＥＴにおいても同様の傾向が観測された。第３実施形態におけるその他の構成及び効果は第２実施形態と同様である。
【００７１】
［第４実施形態］
本発明の第４実施形態のｎ型スピンＭＯＳＦＥＴ及びその製造方法について説明する。第４実施形態は、第１実施形態において強磁性積層膜のシリサイド化を活用した例を示す。
【００７２】
図１２は、第４実施形態のｎ型スピンＭＯＳＦＥＴにおけるソース／ドレイン部の構造を示す断面図である。ここでは、磁性材料として（Ｃｏ２Ｆｅ１）８０Ｐ２０膜を用い、Ｃｏ系ホイスラー合金としてＣｏ２ＦｅＳｉが形成された場合を示す。強磁性積層膜の積層構造は下地側から、ｎ+半導体領域（Ｓｉ基板）１２Ａ，１２Ｂ／Ｃｏ２ＦｅＳｉ膜３１(２０ｎｍ)／Ｒｕ膜３２(５ｎｍ)の順序で積層されている。なお、前記括弧内は膜厚を示す。
【００７３】
次に、強磁性積層膜における積層構造の製造方法を順に説明する。積層構造の製造方法は、基本的に第１実施形態と同様であるが、シリサイド化の箇所のみ異なるので詳細に記述する。まず、希釈したＨＦを主体とする洗浄液によりＳｉ基板を洗浄し、表面の自然酸化膜を除去する。自然酸化膜を除去しない箇所は、レジストで保護しておいても良い。次に、図７に示したように、スパッタ法により、厚さ１０ｎｍ程度の（Ｃｏ２Ｆｅ１）８０Ｐ２０膜（磁性層）を半導体領域１２上に形成する。すなわち、スピンＭＯＳＦＥＴのソース／ドレイン領域に（Ｃｏ２Ｆｅ１）８０Ｐ２０膜を接するように堆積する。
【００７４】
その後、熱処理として、例えばＲＴＡにより、３００℃、３０秒程度のアニールと、５００℃、３０秒程度のアニールを順次行う。これにより、（Ｃｏ２Ｆｅ１）８０Ｐ２０膜からリン（Ｐ）を半導体領域１２の表面より内部へと拡散させる。これと同時に、ＣｏＦｅのシリサイド化を起こさせる。ここで、（Ｃｏ２Ｆｅ１）８０Ｐ２０膜におけるＣｏとＦｅの組成は原子比で２：１であるため、ＣｏＦｅはＣｏ２ＦｅＳｉの化学量論組成比をもつフルホイスラー合金層となる。
【００７５】
ここで、アニール条件によるＣｏ２ＦｅＳｉ膜３１の結晶化について調べるために、例えば、成膜装置のランプヒータを用い、最初の温度を３００℃に固定して、熱処理時間を数分間から１時間まで条件を変えて、試料を作成した。これらの試料を評価したところ、熱処理時間に依存して、Ｃｏ２ＦｅＳｉ膜の結晶化層の厚さが増大することが確認できた。また、成膜装置から試料を取り出して、一旦大気にさらした後に、ＲＴＡによって試料を熱処理した場合でも、同様にＣｏ２ＦｅＳｉ膜の結晶化が起きることが確認できた。ＲＴＡの場合、急速加熱であるため、Ｃｏ２ＦｅＳｉ膜の結晶化の時間依存性は異なる。熱処理時間、および温度に関しては、これらを積分した量（thermal budget）で考えて設計すれば良い。
【００７６】
なお、（Ｃｏ２Ｆｅ１）８０Ｐ２０膜の成膜方法はスパッタ法に限らず、真空蒸着法、メタルＣＶＤ法、ＭＢＥ法、ＰＬＤ法などでも良いが、初期成長としてはアモルファスであるほうが良い。アモルファスとして成長させると、その後、結晶化が起きた際に島状成長を避けることができ、かつ、Ｓｉ基板とＣｏ２ＦｅＳｉ膜３１との間に平坦な界面が形成されるからである。アモルファスとして堆積されたか否かの判定は、成膜後に同一チャンバー内で反射高速電子回折（ＲＨＥＥＤ）にて確認した。また、試料として、積層構造とは別に、厚膜が５０ｎｍの（Ｃｏ２ＦｅＳｉ）８０Ｐ２０膜をＳｉ基板上に上記の方法で形成し、これをＸ線回折構造解析法（ＸＲＤ）にて分析した。この結果、最初、アモルファスだった膜が、アニール処理後に結晶化していることを確認した。また、アニール条件や、半導体領域（Ｓｉ層）１２の厚さ、（Ｃｏ２Ｆｅ１）８０Ｐ２０膜の厚さによっては、Ｃｏ２ＦｅＳｉ膜３１は多結晶として成長する。この場合はＳｉと分離してＸＲＤにて評価できるが、単結晶となった場合、Ｓｉとの格子整合性が良いため、ＴＥＭで評価した。単結晶成長は必須ではないが、この方がＳｉ基板とＣｏ２ＦｅＳｉ膜３１との間に平坦かつ急峻な界面を形成できるので、スピンＭＯＳＦＥＴにおける極浅の接合形成には有利である。
【００７７】
なお、リン（Ｐ）が磁性層中に残っていることも確認したが、Ｐの存在は磁気抵抗をほとんど劣化させることはなく、逆に磁気的な性質が変化して飽和磁化（Ｍｓ）が低減するなどの効果がある。飽和磁化の低下はスピン注入磁化反転に有用となる。
【００７８】
本実施形態では、スピンＭＯＳＦＥＴのショットキー型のソース／ドレイン部における界面抵抗が低減できるばかりではなく、磁性層からＳｉ基板へ自己拡散的に不純物を導入するため、ソース／ドレイン部を形成するためのプロセスが簡便となる。特に、ソース／ドレイン電極のシリサイド化により、ソース／ドレイン電極の高スピン偏極率と低抵抗化が同時に実現可能である。さらに、下地層に関係なくホイスラー合金層を形成でき、ホイスラー合金の高いスピン偏極率を活用したスピンＭＯＳＦＥＴを形成できる。第４実施形態におけるその他の構成及び効果は第１実施形態と同様である。
【００７９】
［第５実施形態］
本発明の第５実施形態のスピンＭＯＳＦＥＴ及びその製造方法について説明する。第５実施形態は、ソース／ドレイン部にＭＴＪ構造を有する強磁性積層膜を形成した例を示す。
【００８０】
図１３は、第５実施形態のスピンＭＯＳＦＥＴにおけるソース／ドレイン部の構造を示す断面図である。ここでは、磁性材料として（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜を用いた場合を示す。強磁性積層膜の積層構造は下地側から、ｎ+半導体領域（Ｓｉ基板）１２Ａ，１２Ｂ／ＭｇＯ膜４１（１．０ｎｍ）／（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２（５ｎｍ）／ＭｇＯ膜４３（１．０ｎｍ）／Ｃｏ５０Ｆｅ５０膜４４（５ｎｍ）／Ｒｕ膜４５（０．９ｎｍ）／Ｃｏ９０Ｆｅ１０膜４６（３ｎｍ）／ＩｒＭｎ膜４７（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ膜４８（５０ｎｍ）の順序で積層されている。なお、前記括弧内は膜厚を示す。
【００８１】
第５実施形態のスピンＭＯＳＦＥＴの製造方法は、基本的に第１実施形態と同様であるが、強磁性積層膜における積層構造の製造方法に関してのみ異なるため、その製造方法を詳細に記述する。まず、半導体領域１２上に、トンネル障壁を有するＭｇＯ膜４１を膜厚１．０ｎｍ成膜する。さらに、ＭｇＯ膜４１上に（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２を堆積する。そして、この膜がアモルファスであることを確認する。
【００８２】
次に、（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２上に、トンネル障壁を有するＭｇＯ膜４３を堆積する。（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２の堆積方法には、スパッタ法を用いた。ただし、成膜方法はスパッタ法に限らず、真空蒸着法、メタルＣＶＤ法、ＭＢＥ法、ＰＬＤ法などでも良いが、（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２がアモルファスに成長する条件で行うことが肝要である。アモルファスとして堆積されたか否かの判定は、成膜後に同一チャンバー内で反射高速電子回折（ＲＨＥＥＤ）により確認した。
【００８３】
ＭｇＯ膜４３の堆積条件は、良質な(００１)結晶配向が得られる様に最適化してある。ＭｇＯ膜４３の下地の（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２がアモルファスであるため、ＭｇＯ膜４３は容易に(００１)配向膜となる。
【００８４】
ＭｇＯ膜４３を堆積した後、熱処理（アニール）を加えて（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２の結晶化とリン（Ｐ）の拡散を起こさせる。ＭｇＯ膜４３上にＣｏ５０Ｆｅ５０膜４４を成膜する前の、この時点で、アニール処理を施すことが重要である。なぜなら、Ｃｏ５０Ｆｅ５０膜４４を成膜してからアニールすると、（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２から拡散したＰが上部のＣｏ５０Ｆｅ５０膜４４まで到達してしまうからである。
【００８５】
なお、（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２はＭｇＯ膜との界面側から次第に結晶化することが、熱処理の温度と時間を変えて作成した試料をＴＥＭ観察することにより確認できた。例えば、成膜装置のランプヒータを用い、温度を３００℃に固定し、熱処理時間を１分間から１時間まで条件を変えて、試料を作成した。これらの試料からアニール時間に依存して、結晶化層の厚さが増大することが確認できた。また、成膜装置から試料を取り出して、一旦大気にさらした後に、ＲＴＡによって試料を熱処理した場合でも、同様に結晶化が起きることが確認できた。ＲＴＡの場合、急速加熱であるため、結晶化の時間依存性は異なる。熱処理時間、および温度に関しては、これらを積分した量（thermal budget）で考えて設計すれば良い。
【００８６】
結晶化した（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２はＭｇＯ（００１）膜との界面で格子整合する。ここで、ＭｇＯ膜は（００１）配向（ｃ軸配向とも言う）の多結晶体であるので、結晶粒の界面でのエピタキシャル成長といえる。また、（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２は最初はアモルファスであり、熱処理によって結晶化して格子整合するため、固相エピタキシャル成長である。
【００８７】
次に、ＭｇＯ膜４３上に、上部電極のＣｏＦｅ膜４４を成膜する。その後、ＣｏＦｅ膜４４上の積層膜は、一般的なスパッタ法により順次堆積する。Ｃｏ５０Ｆｅ５０膜４４（５ｎｍ）／Ｒｕ膜４５（０．９ｎｍ）／Ｃｏ９０Ｆｅ１０膜４６（３ｎｍ）／ＩｒＭｎ膜４７（１０ｎｍ）の積層となっているのは、積層フェリ構造として磁化方向を固定するためである。ＩｒＭｎ膜４７上に形成されるＲｕ／Ｔａ膜４８は、キャップ層と配線層の役割がある。
【００８８】
本実施形態によれば、リン（Ｐ）がＭｇＯ膜を介して下地のＳｉ基板へ拡散し、Ｓｉ基板とＭｇＯ膜の界面抵抗を低下させることができる。本実施形態では、さらに固相エピタキシャル成長により、（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜４２とＭｇＯ膜との界面では格子整合した良質な界面が形成されるため、大きな磁気抵抗を得ることができる。
【００８９】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。例えば、第２実施形態の図１０に示した構造や、第４実施形態の図１２に示した構造、第５実施形態の図１３に示した構造は、第１実施形態の図９や第３実施形態の図１１等に示したソース／ドレイン部の少なくとも一方に適用できる。
【符号の説明】
【００９０】
１…シリコン（Ｓｉ）半導体基板、２…磁性層、３…不純物領域、４…トンネルバリア、５…フルホイスラー合金（Ｃｏ２ＦｅＳｉ）、１０…ｐ型シリコン半導体基板、１１…素子分離領域（ＳＴＩ）、１２…半導体領域（p-well）、１２Ａ，１２Ｂ…ｎ+型半導体領域（不純物拡散領域）、１３…半導体領域（n-well）、１４…ゲート絶縁膜、１５…ゲート電極、１６…側壁絶縁膜、１７…(ＣｏＦｅ)８０Ｐ２０膜、１８Ａ，１８Ｂ…磁性シリサイド層、１９…シリサイド膜、２１…Ｍｇ０膜、２２…（Ｃｏ５０Ｆｅ５０）８０Ｐ２０膜、２３…Ｒｕ膜、２４…ＣｏＦｅ膜、２５…ＩｒＭｎ膜、２６…Ｒｕ／Ｔａ膜、２７…（Ｃｏ５０Ｆｅ５０）９０Ａｓ１０膜、３０…キャップ層、３１…Ｃｏ２ＦｅＳｉ膜、３２…Ｒｕ膜、４１…ＭｇＯ膜、４２…（Ｃｏ７５Ｆｅ２５）９０Ｐ１０膜、４３…ＭｇＯ膜、４４…Ｃｏ５０Ｆｅ５０膜、４５…Ｒｕ膜、４６…Ｃｏ９０Ｆｅ１０膜、４７…ＩｒＭｎ膜、４８…Ｒｕ／Ｔａ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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