(57)【要約】【課題】ピーク電力を削減することができる画像処理装置を提供する。【解決手段】撮像部１０１は、画像を構成する所定の複数ラインＮをブロックとし、ブロック内においては後段の処理部により規定される規定水平ブランキング期間よりも短い第１の水平ブランキング期間を空けて画像信号を出力し、ブロック間においては第２の水平ブランキング期間を空けて画像信号を出力可能な出力部を有する。画像処理部１０２は、出力部から出力された画像信号をメモリに格納すると共に、メモリに格納された複数ラインに相当する画像信号を第２の水平ブランキング期間に読み出して後段の処理部に出力するよう制御するメモリ制御部を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
画像を構成する所定の複数ラインＮをブロックとし、前記ブロック内においては後段の処理部により規定される規定水平ブランキング期間よりも短い第１の水平ブランキング期間を空けて画像信号を出力し、前記ブロック間においては第２の水平ブランキング期間を空けて画像信号を出力可能な出力部と、
前記出力部から出力された画像信号をメモリに格納すると共に、前記メモリに格納された複数ラインに相当する画像信号を前記第２の水平ブランキング期間に読み出して後段の処理部に出力するよう制御するメモリ制御部とを有し、
前記規定水平ブランキング期間のＮ倍が前記第１の水平ブランキング期間のＮ倍と前記第２の水平ブランキング期間との和よりも小さい
ことを特徴とする画像処理装置。
【請求項２】
前記出力部において前記ブロックに係わる画像信号の出力が完了した第１のタイミング時には前記出力部の動作を停止させ、画像信号の出力に先立つ第２のタイミングにて前記出力部を動作可能とする出力部制御部と、
後段の前記処理部に対して、前記第２のタイミングを起点として動作のためのクロックの周波数を前記第２のタイミング前よりも低くする動作クロック制御部と、
を更に有することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記動作クロック制御部は、前記第１のタイミングを起点として前記クロックの周波数を段階的に高くすることを特徴とする請求項２に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を構成する複数ラインごとの画像処理を行う画像処理装置に関する。
【背景技術】
【０００２】
撮像機能を搭載した携帯機器やカプセル内視鏡では、内蔵する電池の容量が限られるため、長時間の動作を実現するためには消費電力を抑えることが重要となる。この様な課題に対し、特許文献１では、撮像素子の非動作部分の電流の供給を停止し、消費電力を抑える方法が提案されている。
【０００３】
図１３は、特許文献１で提案されている技術を適用した撮像装置の構成を示している。この撮像装置は、撮像部１３０１と、電源制御部１３０２と、駆動パルス発生部１３０３とから構成されている。撮像部１３０１は、光電変換を行う画素部１３０４と、画素部１３０４から画像信号を出力するための水平転送部１３０５と、水平転送部１３０５から出力された画像信号に対し、ゲイン調整等のアナログ処理を行うアナログ処理部１３０６とから構成されている。電源制御部１３０２は、アナログ処理部１３０６の電源を制御する。駆動パルス発生部１３０２は、水平転送領域駆動パルスや、垂直転送領域駆動パルス、水平転送領域駆動停止パルス等の各種パルスを撮像部１３０１および電源制御部１３０２に所定のタイミングで供給する。
【０００４】
図１４は、水平転送領域駆動パルス、水平転送領域駆動停止パルス、アナログ処理部電源電圧のタイミングチャートを示している。図中の動作期間では、水平転送領域駆動パルスに基づいて、撮像部１３０１より画像信号の出力が行われている。この期間、水平転送領域駆動停止パルスはインアクティブになっており、電源制御部１３０２からアナログ処理部１３０６へアナログ処理部電源電圧が供給され、アナログ処理部１３０６が駆動される。停止期間は、撮像部１３０１より画像信号が出力されない期間であり、水平転送領域駆動パルスは停止されている。この時、水平転送領域駆動停止パルスがアクティブになり、電源制御部１３０２からアナログ処理部１３０６へアナログ処理部電源電圧が供給されず、アナログ処理部１３０６は動作を停止する。以上により、停止期間すなわち撮像部１３０１から画像信号が出力されない期間では、アナログ処理部１３０６へ電源電圧を供給しないことにより、消費電力を削減している。
【特許文献１】特開２００１−８１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術では、撮像素子の電力を削減できるが、システムを構成する後段の画像処理回路の電力や、システム全体の電力を削減し、電池寿命を延ばすという観点について記載されていない。ここで、消費電力が電池寿命に与える影響について説明する。一般に、電池における電力容量の残量と出力電圧は相関関係にあり、電力を使用すると出力電圧が低下していく。電気回路では動作可能電圧範囲が決まっており、電池の出力電圧が電気回路の動作可能電圧より低くなった時点が電池寿命である。
【０００６】
また、電池は等価的に内部抵抗を持っており、出力電圧は消費電力に依存して低下する。すなわち、消費電力の最大値(ピーク電力)において、最も電池の出力電圧が低くなる。上記の様に、電池の寿命は電池の出力電圧が動作可能電圧より低くなるまでの期間であるため、消費電力の最大値（ピーク電力）が大きい場合には電池寿命が短くなってしまう。
【０００７】
本発明は、上述した課題に鑑みてなされたものであって、ピーク電力を削減することができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記の課題を解決するためになされたもので、画像を構成する所定の複数ラインＮをブロックとし、前記ブロック内においては後段の処理部により規定される規定水平ブランキング期間よりも短い第１の水平ブランキング期間を空けて画像信号を出力し、前記ブロック間においては第２の水平ブランキング期間を空けて画像信号を出力可能な出力部と、前記出力部から出力された画像信号をメモリに格納すると共に、前記メモリに格納された複数ラインに相当する画像信号を前記第２の水平ブランキング期間に読み出して後段の処理部に出力するよう制御するメモリ制御部とを有し、前記規定水平ブランキング期間のＮ倍が前記第１の水平ブランキング期間のＮ倍と前記第２の水平ブランキング期間との和よりも小さいことを特徴とする画像処理装置である。
【０００９】
また、本発明の画像処理装置は、前記出力部において前記ブロックに係わる画像信号の出力が完了した第１のタイミング時には前記出力部の動作を停止させ、画像信号の出力に先立つ第２のタイミングにて前記出力部を動作可能とする出力部制御部と、後段の前記処理部に対して、前記第２のタイミングを起点として動作のためのクロックの周波数を前記第２のタイミング前よりも低くする動作クロック制御部とを更に有することを特徴とする。
【００１０】
また、本発明の画像処理装置において、前記動作クロック制御部は、前記第１のタイミングを起点として前記クロックの周波数を段階的に高くすることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、複数ラインに相当する画像信号を第２の水平ブランキング期間に読み出して後段の処理部に出力することによって、出力部と後段の処理部を排他的に動作させ、ピーク電力を削減することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照し、本発明の実施形態を説明する。図１は、本発明の画像処理装置を用いた撮像システムの構成を示している。本実施形態の撮像処理システムは、撮像部１０１と、画像処理部１０２と、インターフェース部１０３と、電池１０４と、電源制御部１０５とから構成される。撮像部１０１は、被写体を撮像し、撮像画像（画像信号）を取得する。画像処理部１０２は、取得された撮像画像に対し各種処理を行う。インターフェース部１０３は、処理後の撮像画像を外部に送信、または蓄積するためのものである。電池１０４は、システムの電源となる。電源制御部１０５は、図示しない外部からのユーザの操作やタイマなどにより電源のON／OFFを行う。また、電源制御部１０５は、ユーザへの警告や回路保護機能に必要となる電池の消耗を検出するための監視回路が内蔵されており、各部への駆動電力１０５Ａの供給および制御を行う。
【００１３】
各部の動作について、図１と図２を用いて説明する。図２に示す様に、撮像部１０１で取得された撮像画像１０１Ａは、フレーム単位の同期信号である垂直同期信号や、ライン単位の同期信号である水平同期信号に同期して撮像部１０１から出力される。図１の様に、この撮像画像１０１Ａは画像処理部１０２に入力される。画像処理部１０２は、この撮像画像１０１Ａに、各種画像処理、すなわち、ノイズリダクション、画素欠陥補正、ホワイトバランス等を行い、さらに画像の圧縮処理等を行い、処理結果１０２Ａとして出力する。この処理結果１０２Ａは、インターフェース部１０３により、あらかじめ決められた所定の形式に変換された後、送信または蓄積のための外部出力１０３Ａとして出力される。
【００１４】
次に、撮像部１０１の構成を説明する。図３に示す様に、撮像部１０１は、画素部３０１と、水平転送部３０２と、アナログ処理部３０３と、Ａ／Ｄ変換部３０４と、駆動パルス発生部３０５と、撮像部電源制御部３０６とから構成される。画素部３０１は、入射した光を電気信号に変換する光電変換を行う。水平転送部３０２は、画素部３０１から画像信号を読み出して出力する。アナログ処理部３０３は、水平転送部３０２から出力された画像信号に対し、ゲイン調整等のアナログ処理を行う。Ａ／Ｄ変換部３０４は、アナログ処理部３０３によって処理されたアナログ信号をデジタル信号に変換する。駆動パルス発生部３０５は、各部に所定のタイミングで各種の動作パルス信号を供給する。また、駆動パルス発生部３０５は、後段の画像処理部１０２をコントロールするための画像処理部制御信号や画像処理部クロックを出力する。撮像部電源制御部３０６は、アナログ処理部３０３の電源の制御を行う。
【００１５】
次に、図４を参照しながら撮像部１０１の水平転送領域駆動時の動作を説明する。本実施形態の撮像部１０１では、前述した特許文献１と同様に、水平転送を行わない期間に、アナログ処理部３０３を駆動する電圧をカットし、撮像部１０１の消費電力を削減する。図４に示す様に、アナログ処理部電源電圧は、制御用の水平転送領域駆動停止パルスによりon/offするが、offからonへの制御時には、アナログ処理部３０３への電圧が安定するまでに遷移時間が必要となる。その遷移時間では通電はするが、アナログ処理部３０３は動作しないため、無駄に電力が消費されることになる。
【００１６】
従来技術では、水平転送ごとにアナログ処理部３０３の電源電圧を切り替えていたため、この遷移時間が必要となっていた。そこで、本実施形態では、数ライン分の画像信号をまとめて出力し、その後に、まとめて水平転送領域駆動停止を行うことで、遷移状態の発生回数を減らし、消費電力を削減している。
【００１７】
次に、駆動パルス発生部３０５の詳細構成を説明する。駆動パルス発生部３０５は図示しない垂直タイミング発生部と水平タイミング信号生成部から構成され、それぞれが垂直および水平の各種タイミング信号を生成する。図５は水平タイミング信号生成部の構成を示している。この水平タイミング信号生成部は、水平タイミングカウンタ５０１と、ライン数カウンタ５０２と、セレクタ５０３と、水平タイミングデコード設定部５０４，５０５とから構成されている。
【００１８】
水平タイミングカウンタ５０１は、セレクタ５０３から入力されるデコード設定値に基づく周期に対応した各種タイミング信号を出力する。ライン数カウンタ５０２は水平タイミングカウンタ５０１の出力からライン数をカウントする。セレクタ５０３は、ライン数カウンタ５０２の出力に応じて、水平タイミングカウンタ５０１へ出力されるデコード設定値を切り替える。水平タイミングデコード設定部５０４は、水平タイミングカウンタ５０１を長い周期で動作させる設定値を出力する。水平タイミングデコード設定部５０５は、水平タイミングカウンタ５０１を短い周期で動作させる設定値を出力する。
【００１９】
次に、図６を参照しながら、上記の水平タイミング信号生成部の動作を説明する。画像処理には、ノイズリダクションや画素欠陥補正、ホワイトバランス等のライン単位で処理を行うものと、JPEGの様に、複数ラインから構成されるブロック単位で処理を行うものとがある。これらの画像処理では処理を行うために所定の時間が必要である。例えば、ブロック単位の処理を行う処理部では、ブロック分の画像の入力にかかる時間よりもブロックの処理にかかる時間が短い場合には、処理が完了する前に次のデータが入力されてしまうため処理が破綻してしまう。このブロック処理にかかる時間をそのブロックのライン数で案分した期間を、ここでは規定水平周期とし、このときのブランキング期間を規定水平ブランキング期間とする。
【００２０】
上記の規定水平周期と規定水平ブランキング期間をもつ信号を規定水平同期信号として図中に示す。前述の様に本実施形態では、水平転送部３０２がN（N≧2）ライン分の画像信号をまとめて出力する。また、水平転送部３０２は、Nラインからなるブロック内においては、第１の水平ブランキング期間を空けて各ラインの画像信号を出力し、ブロック間においては、第２の水平ブランキング期間を空けて画像信号を出力する。なお、第１の水平ブランキング期間＜第２の水平ブランキング期間である。
【００２１】
画像処理部１０２のブロック入力期間は画像処理部１０２の処理時間に律則され、Nラインからなるブロックの場合、ブロック入力期間には少なくともN×規定水平ブランキング期間が必要である。また、水平転送部３０２のブロック出力期間には（N×第１の水平ブランキング期間＋第２の水平ブランキング期間）が必要である。画像処理部１０２の処理を破綻させないため、以下の（１）式を満たす様に第１および第２の水平ブランキング期間を設定している。
N×規定水平ブランキング期間＜（N×第１の水平ブランキング期間＋第２の水平ブランキング期間）  ・・・（１）
【００２２】
再び図５を用いて図６の信号について説明する。ライン数カウンタ５０２は、水平転送領域駆動同期パルスに基づいて、あらかじめ設定されたライン数ごとにライン数をカウントする。ライン数カウンタ５０２の出力に応じて、セレクタ５０３は水平タイミングデコード設定部５０４の出力と水平タイミングデコード設定部５０５の出力を切り替え、水平タイミングカウンタ５０１に設定する。水平タイミングカウンタ５０１は、水平タイミングデコード設定部５０４の出力が設定された場合には長い周期の水平期間で動作し、水平タイミングデコード設定部５０５の出力が設定された場合には短い周期の水平期間で動作する。以上により、水平転送部３０２は、Nラインに一回長い周期の水平期間で動作をする。
【００２３】
この様に、本実施形態の撮像部１０１では、水平転送領域駆動停止パルスの遷移が少なくなり、遷移状態の発生回数は少なくなる。すなわち、消費電力を削減することが可能となる。
【００２４】
上記の様に撮像部１０１をNライン連続的に動作させた後に停止させる場合、水平転送領域駆動停止期間に後段で画像処理を行うためには、少なくともNライン分のメモリを持ち、後段の処理に同期してメモリから画像信号を読み出す必要がある。本実施形態ではこのNライン分のメモリを後述のブロックバッファと共有し、メモリ規模を削減している。
【００２５】
次に、図７を参照しながら撮像システム全体の動作を説明する。本実施形態では、後段の画像処理部１０２まで含めたシステム全体の消費電力のピーク値を削減するために、画像処理部１０２に対して、撮像部１０１の動作に同期させた動作および消費電力の制御を行っている。
【００２６】
図中の水平転送領域駆動同期パルスは、撮像部１０１からの画像出力の有効期間を示す信号であり、水平タイミングカウンタ５０１から出力される。撮像部＆画像前処理部動作は、撮像部１０１と、後述する画像処理部１０２が有する前処理部８０１との動作状態を示すものである。水平転送領域駆動同期パルスの期間Treadは画像信号の出力期間である。水平転送領域駆動同期パルスの期間Tstbyは撮像部１０１を省電力状態にしている期間である。水平転送領域駆動同期パルスの期間Ttranは、撮像部１０１に対し電源電圧を供給し始めてから安定するまでの遷移時間である。すなわち、撮像部１０１からのNライン分（1ブロック分）の画像信号の出力が完了した時点（第１のタイミング）で撮像部１０１の動作を停止する様に制御がなされると共に、画像信号の出力に先立ち撮像部１０１への電源電圧の供給を開始する時点（第２のタイミング）で撮像部１０１を動作可能とする様に制御がなされる。
【００２７】
画像処理部水平制御信号は、画像処理部１０２の画像処理動作を制御するための信号である。撮像部１０１と画像処理部１０２が同時に動作し、消費電力のピーク値が大きくなるのを防ぐため、撮像部１０１と画像処理部１０２を排他的に動作させる制御が行われる。すなわち、画像処理部水平制御信号は、撮像部１０１が遷移状態である期間Ttranには“遷移状態”を示し、撮像部１０１が画像信号を出力する期間Treadには“画像処理停止”を示し、撮像部１０１が省電力状態である期間Tstbyには“画像処理動作”を示す。
【００２８】
画像処理部動作は画像処理部１０２の動作を示すものであり、画像処理部水平制御信号が“遷移状態”、“画像処理停止”、“画像処理動作”を示す場合、それぞれ、遷移状態Ptran、画像処理停止Pstby、画像処理動作Pprocとなる。
【００２９】
次に、画像処理部１０２の詳細構成を説明する。図８は画像処理部１０２の構成を示している。本実施形態では、画像処理部１０２は、前処理部８０１と、ブロックメモリコントローラ８０２と、ブロック処理部８０３と、クロック制御部８０４と、ブロックバッファ８０５とから構成されている。前処理部８０１は、ノイズリダクション、画素欠陥補正、ホワイトバランス等の処理をライン単位で行う。ブロックメモリコントローラ８０２は、前処理部８０１からライン単位で出力される前処理結果画像８０１Ａをブロック単位に並べ替えるため、ブロックバッファ８０５への書き込みと読み出しを行う。ブロック処理部８０３は8×8画素（水平方向8画素×8ライン分の画素）のブロック単位でＪＰＥＧ圧縮処理等を行う。クロック制御部８０４は各部にクロックを供給する。ブロックバッファ８０５は画像信号を一時的に記憶する。
【００３０】
ブロックの並べ替えについて図９と図１０を用いて説明する。図９は、前処理部８０１から出力される前処理結果画像８０１Ａを示している。前処理部８０１は、撮像部１０１から１ライン単位で画像信号を入力し、前処理を施した画像信号を1ラインごとに出力する。ブロックメモリコントローラ８０２は、後段のブロック処理部８０３で必要となるライン数の画像信号をブロックバッファ８０５に一旦蓄える。本実施形態では、図１０の様に8ライン単位でブロックバッファ８０５に画像信号が入力される。なお、図１０では一部のラインを省略している。ブロックメモリコントローラ８０２は、出力（読み出し）時にブロック単位での並べ替えを行い、8×8のブロック単位で画像信号を出力する。以上の動作を8ラインごとに繰り返していく。
【００３１】
次に、クロック制御部８０４の構成を説明する。図１１はクロック制御部８０４の構成を示している。クロック制御部８０４は、分周器１１０１と、分周比設定部１１０２と、クロックマスク部１１０３とから構成されている。撮像部１０１からの画像処理部クロックは分周器１１０１に入力される。分周器１１０１は、分周比設定部１１０２によって設定された分周比で画像処理部クロックを分周する。分周比設定部１１０２の設定値としては、低速クロック用の設定値と高速クロック用の設定値がある。分周比設定部１１０２は、撮像部１０１から入力される画像処理部水平制御信号に従って高速クロック用設定値と低速分周クロック用設定値を切り替えて出力する。クロックマスク部１１０３には分周器１１０１からの分周クロックが入力される。クロックマスク部１１０３は、撮像部１０１から入力された画像処理部水平制御信号に従ってクロックをマスクする。すなわち、クロックマスク部１１０３は、画像処理部水平制御信号の内容に応じて、高速クロック、低速クロック、クロックマスク状態を選択できる。
【００３２】
次に、図１２を参照しながら、システム全体の詳細な動作および消費電力を説明する。図中の水平転送領域駆動同期パルスは図７の水平転送領域駆動同期パルスと同一であり、撮像部１０１からの画像出力の有効期間を示す信号である。撮像部＆画像前処理部動作 は図７の撮像部＆画像前処理部動作と同一であり、撮像部１０１と前処理部８０１の動作状態を示すものである。撮像部＆画像前処理部動作は、画像の出力期間（Tread）、省電力状態（Tstby）、遷移状態（Ttran）を繰り返す。
【００３３】
画像処理部水平制御信号は図７の画像処理部水平制御信号と同一であり、撮像部１０１が遷移状態である期間Ttranには“遷移状態”を示す信号を出力し、撮像部１０１が画像信号を出力する期間Treadには“前処理動作”を示す信号を出力し、撮像部１０１が省電力状態である期間Tstbyには“ブロック処理動作”を示す信号を出力する。
【００３４】
画像処理部水平制御信号が“前処理動作”を示している期間に前処理部８０１は 撮像部１０１からの画像信号に対し逐次処理を行う。前処理部８０１が処理を行っている期間にブロックメモリコントローラ８０２は処理後の画像信号をブロックバッファ８０５に書き込む。画像処理部水平制御信号が“ブロック処理動作”を示している期間には、ブロックメモリコントローラ８０２はブロックバッファ８０５から画像信号を読み出し、後段のブロック処理部８０３へ出力する。
【００３５】
ブロック処理部動作は、ブロック処理部８０３の動作状態を示すものである。前述の様にブロック処理部８０３は撮像部１０１との同時動作を行わないため、撮像部１０１の動作中である期間Treadでは、ブロック処理部８０３は動作停止状態（Pstby）になる。前述の様に本実施形態では、ブロック単位への並べ替えを行うため、および上記の様に撮像部１０１の水平転送領域駆動停止期間中にブロック処理部８０３を動作させるためにブロックバッファ８０５へ一旦画像データを蓄えている。また、撮像部１０１が省電力状態である期間Tstby、および遷移状態である期間Ttranでは、ブロック処理部８０３は画像信号の処理を行う。
【００３６】
ブロック処理部動作クロックは、ブロック処理部８０３に入力される分周クロックを示している。クロック制御部８０４は、画像処理部水平制御信号に従って、クロックをマスクする動作や、低速クロックと高速クロックを切り替える動作を行う。以下、それぞれの動作について順次説明する。
【００３７】
図１２の撮像部電力は、撮像部１０１で消費される電力を示すものである。画像処理部電力は、画像処理部１０２で消費される電力を示すものである。全電力は、撮像部１０１と画像処理部１０２の両者で消費される電力の合計を示すものである。図中の矢印１２０１が示す期間では撮像部１０１が動作中であり、また、ブロック処理部８０３はスタンバイ状態であるため、撮像部１０１のみ電力が消費される。矢印１２０２が示す期間では撮像部１０１が停止し、ブロック処理部８０３が動作する。このとき、ブロック処理部８０３のみ電力が消費される。
【００３８】
矢印１２０３が示す期間では、撮像部１０１がスタンバイ状態から動作状態へ遷移する。また、矢印１２０４が示す期間では、撮像部１０１が動作状態からスタンバイ状態へ遷移する。これらの期間では、撮像部１０１の読み出しと画像処理部１０２の前処理およびブロックバッファ８０５への書き込みを行わないため、ブロック処理部８０３は動作するが、ピーク電力を低く抑えるため、ブロック処理部８０３は、矢印１２０２が示す期間のクロックよりも低速のクロック（周波数の低いクロック）で動作する。すなわち、撮像部１０１からのNライン分（1ブロック分）の画像信号の出力が完了した時点（第１のタイミング）を起点として分周クロックの周波数を段階的に高くする様に制御がなされると共に、画像信号の出力に先立ち撮像部１０１への電源電圧の供給を開始する時点（第２のタイミング）を起点として分周クロックの周波数を第２のタイミング前よりも低くする様に制御がなされる。
【００３９】
上述した様に、本実施形態では、ブロック処理部８０３のクロック制御を撮像部１０１の挙動に合わせて行うことにより、ピーク電力を下げ、電池の寿命を延ばすことが可能になる。
【００４０】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本実施形態では撮像部１０１が8ライン単位で画像信号を出力する例を説明したが、ブロックを構成するライン数が8ライン以外の場合にも対応可能である。また、撮像部１０１が画像信号を連続して読み出すライン数と、ブロック処理部８０３が処理単位とするライン数がそれぞれ8ラインの場合について説明しているが、たとえば、撮像部１０１が画像信号を連続して読み出すライン数が、ブロック処理部８０３の処理単位とするライン数の整数倍であっても同様の動作が実現できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態による撮像システムの構成を示すブロック図である。
【図２】本発明の一実施形態による撮像システムの動作を示すタイミングチャートである。
【図３】本発明の一実施形態による撮像部の構成を示すブロック図である。
【図４】本発明の一実施形態による撮像部の水平転送領域駆動時の動作を示すタイミングチャートである。
【図５】本発明の一実施形態による駆動パルス発生部が有する水平タイミング信号生成部の構成を示すブロック図である。
【図６】本発明の一実施形態による駆動パルス発生部が有する水平タイミング信号生成部の動作を示すタイミングチャートである。
【図７】本発明の一実施形態による撮像システムの動作を示すタイミングチャートである。
【図８】本発明の一実施形態による画像処理部の構成を示すブロック図である。
【図９】本発明の一実施形態における前処理結果画像を示す参考図である。
【図１０】本発明の一実施形態によるブロックバッファの入出力の関係を示す参考図である。
【図１１】本発明の一実施形態によるクロック制御部の構成を示すブロック図である。
【図１２】本発明の一実施形態による撮像システムの動作を示すタイミングチャートである。
【図１３】従来の撮像システムの構成を示すブロック図である。
【図１４】従来の撮像システムの動作を示すタイミングチャートである。
【符号の説明】
【００４２】
１０１・・・撮像部、１０２・・・画像処理部、１０３・・・インターフェース部、１０４・・・電池、１０５・・・電源制御部、３０１・・・画素部、３０２・・・水平転送部（出力部）、３０３・・・アナログ処理部、３０４・・・Ａ／Ｄ変換部、３０５・・・駆動パルス発生部（出力部制御部）、３０６・・・撮像部電源制御部、５０１・・・水平タイミングカウンタ、５０２・・・ライン数カウンタ、５０３・・・セレクタ、５０４，５０５・・・水平タイミングデコード設定部、８０１・・・前処理部、８０２・・・ブロックメモリコントローラ（メモリ制御部）、８０３・・・ブロック処理部、８０４・・・クロック制御部（動作クロック制御部）、８０５・・・ブロックバッファ、１１０１・・・分周器、１１０２・・・分周比設定部、１１０３・・・クロックマスク部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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