(57)【要約】【課題】素子遅延の問題を解決し、高速演算処理可能なＩＩＲデジタルフィルタを提供する。【解決手段】時間Ｔ毎に遅延されたｎ（ｎは２以上の整数）個の入力データが並列に入力されると共に、時間Ｔ毎に遅延されたｎ個の出力データが並列に出力されるｎ個のＩＩＲデジタルフィルタ１０〜１（ｎー１）を有し、ｎ個のＩＩＲデジタルフィルタ１０〜１（ｎー１）は、各ＩＩＲデジタルフィルタが夫々有する遅延素子の出力結果を互いに入力するように構成されている。ここで、上記遅延素子は、ｎサンプル期間の遅延量を与えるものとする。【選択図】図１
2010021759.tif 000002
【特許請求の範囲】
【請求項１】
所定時間毎に遅延されたｎ（ｎは２以上の整数）個の入力データが並列して入力されると共に、前記所定時間毎に遅延されたｎ個の出力データが並列して出力される演算回路を備え、前記演算回路は、前記入力データが夫々入力されると共に前記出力データが夫々出力されるｎ個のＩＩＲデジタルフィルタを有し、当該ｎ個のＩＩＲデジタルフィルタは、各ＩＩＲデジタルフィルタが夫々有する遅延素子の出力結果を互いに入力するように構成されていることを特徴とするデジタルフィルタ。
【請求項２】
前記遅延素子は、ｎサンプル期間の遅延量を与えるものであることを特徴とする請求項１に記載のデジタルフィルタ。
【請求項３】
前記ｎ個のＩＩＲデジタルフィルタは、夫々複数のバイクワッド回路を縦続あるいは並列に接続した構成であることを特徴とする請求項１又は２に記載のデジタルフィルタ。
【請求項４】
前記演算回路の前段に、入力シリアルデータをシリアル−パラレル変換して、前記所定時間毎に遅延されたｎ個の入力データを出力するシリアル−パラレル変換回路を備えることを特徴とする請求項１〜３の何れか１項に記載のデジタルフィルタ。
【請求項５】
前記演算回路から出力される前記所定時間毎に遅延されたｎ個の出力データをパラレル−シリアル変換して、出力シリアルデータを出力するパラレル−シリアル変換回路を備えることを特徴とする請求項１〜４の何れか１項に記載のデジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルフィルタに関し、特に、高速演算処理を可能とするＩＩＲ型（巡回型）デジタルフィルタに関する。
【背景技術】
【０００２】
従来のデジタルフィルタとして、図９に示すような、１Ｄタイプ２次ＩＩＲデジタルフィルタが知られている（例えば、非特許文献１、特許文献１参照）。
この１Ｄタイプ２次ＩＩＲデジタルフィルタでは、入力データＳ（ｍＴ）（ｍ：自然数）が加算器１００１に入力され、加算器１００１によって演算結果Ｑ（ｍＴ）が得られる。このＱ（ｍＴ）に遅延素子１００２及び１００３で時間Ｔ（＝１／Ｆｓ）の遅延を与えた遅延データＱ（ｍＴ−Ｔ）、Ｑ（ｍＴ−２Ｔ）は、それぞれ乗算器１００４、１００５で−ｂ１倍（−ｂ１×Ｑ（ｍＴ−Ｔ））、−ｂ２倍（−ｂ２×Ｑ（ｍＴ−２Ｔ））され、加算器１００１で入力データＳ（ｍＴ）と加算される。
【０００３】
また、Ｑ（ｍＴ）、Ｑ（ｍＴ−Ｔ）、Ｑ（ｍＴ−２Ｔ）は、乗算器１００６、１００７、１００８でそれぞれａ０倍、ａ１倍、ａ２倍され、その結果が加算器１００９で加算されて最終的な演算結果Ｐ（ｍＴ）として出力される。Ｑ（ｍＴ）、Ｐ（ｍＴ）を式で表すと以下のようになる。
Ｑ（ｍＴ）＝Ｓ（ｍＴ）＋（−ｂ１×Ｑ（ｍＴ−Ｔ））＋（−ｂ２×Ｑ（ｍＴ−２Ｔ））  ………（１）
Ｐ（ｍＴ）＝（ａ０×Ｑ（ｍＴ））＋（ａ１×Ｑ（ｍＴ−Ｔ））＋（ａ２×Ｑ（ｍＴ−２Ｔ））  ………（２）
さらに、図９に示すＩＩＲデジタルフィルタの伝達関数Ｈ（ｚ）は、次式で表される。
【０００４】
Ｈ（ｚ）＝（ａ２×Ｚ-2＋ａ１×Ｚ-1＋ａ０）／（ｂ２×Ｚ-2＋ｂ１×Ｚ-1＋１）  ………（３）
また、従来のデジタルフィルタとして、図１０に示すような、２Ｄタイプ２次ＩＩＲデジタルフィルタが知られている（例えば、非特許文献１、特許文献２参照）。このＩＩＲデジタルフィルタの伝達関数も上記（３）式で表され、図９に示す１Ｄタイプ２次ＩＩＲデジタルフィルタと同じフィルタ特性が得られる。
【０００５】
さらに、従来のデジタルフィルタとして、図１１に示すような、３Ｄタイプ２次ＩＩＲデジタルフィルタが知られている（例えば、非特許文献１、特許文献１参照）。このＩＩＲデジタルフィルタの伝達関数も上記（３）式で表され、図９に示す１Ｄタイプ２次ＩＩＲデジタルフィルタと同じフィルタ特性が得られる。
また、図９の１Ｄタイプ、図１０の２Ｄタイプ、図１１の３Ｄタイプで表される２次ＩＩＲデジタルフィルタはバイクワッド回路と呼ばれ、縦続あるいは並列に接続してより高次のフィルタ特性を実現するための基本区間として用いられる。
【０００６】
１Ｄタイプのバイクワッド回路で構成された縦続接続例を図１２に示す。この図１２に示す例では、４０００から４００ｉまでｉ＋１個（ｉ：自然数）の１Ｄタイプのバイクワッド回路が縦続接続されており、２×（ｉ＋１）次または（（２×（ｉ＋１））−１）次のフィルタ特性となる。
１Ｄタイプのバイクワッド回路で構成された並列接続例を図１３に示す。この図１３に示す例では、５０００から５００ｉまでｉ＋１個の１Ｄタイプのバイクワッド回路が並列接続され、２×（ｉ＋１）次または（（２×（ｉ＋１））−１）次のフィルタ特性となる。
【非特許文献１】尾知博著、「シミュレーションで学ぶディジタル信号処理」、ＣＱ出版社、２００４年２月
【特許文献１】特開平９−１８６５５４号公報
【特許文献２】特開平５−２９１８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のＩＩＲデジタルフィルタには、高速演算処理を実現する上で次の問題がある。
図９の遅延素子１００２、１００３、図１０の遅延素子２００４、２００５、図１１の遅延素子３００１、３００２、３００７、３００８はそれぞれ時間Ｔの遅延を与える基本要素であるため、各演算はＴ以内に結果の確定が行われていなければならない。しかし、加算器、乗算器などの実際の演算回路には構成する素子の遅延（素子遅延）が存在する。演算が複雑であるほど、また、高速化により動作周波数Ｆｓが高くなり時間Ｔが短くなるほど、この素子遅延が深刻な問題となる。さらに、演算するｂｉｔ数が大きいほど素子遅延が増大する傾向がある。
【０００８】
図９の１ＤタイプＩＩＲデジタルフィルタにおいて、最も計算結果の素子遅延が問題となるのは、遅延素子１００２の出力Ｑ（ｍＴ−Ｔ）から乗算器１００４を経て、加算器１００１で演算結果Ｑ（ｍＴ）を得て、さらに乗算器１００６、加算器１００９を経てＰ（ｍＴ）を得る経路と、遅延素子１００３の出力Ｑ（ｍＴ−２Ｔ）から乗算器１００５を経て、加算器１００１で演算結果Ｑ（ｍＴ）を得て、さらに乗算器１００６、加算器１００９を経てＰ（ｍＴ）を得るまでの２種類の経路である。
【０００９】
また、図１０の２ＤタイプＩＩＲデジタルフィルタにおいては、遅延素子２００４の出力から加算器２００６、乗算器２００９、加算器２００７を通る経路と、遅延素子２００４の出力から加算器２００６、乗算器２０１０、加算器２００８を通る経路の２種類の経路が最も計算結果の素子遅延が問題となる。
さらに、図１１の３ＤタイプＩＩＲデジタルフィルタにおいては、入力データＳ（ｍＴ）から乗算器３００３、加算器３００６を経て遅延素子３００７までの経路、遅延素子３００１の出力から乗算器３００４、加算器３００６を経て遅延素子３００７までの経路、遅延素子３００２の出力から乗算器３００５、加算器３００６を経て遅延素子３００７まで経路の３種類の経路が最も計算結果の素子遅延が問題となる。
【００１０】
仮に素子遅延により演算時間が時間Ｔを超えると、上記（３）式で表される伝達関数の実現は不可能となる。
これを解決するために、高速な演算が可能な加算器や乗算器を用いることが考えられるが、これにも限界があり、素子遅延の問題の根本的解決とはならない。
そこで、本発明は、素子遅延の問題を解決し、高速演算処理可能なＩＩＲデジタルフィルタを提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係るデジタルフィルタは、所定時間毎に遅延されたｎ（ｎは２以上の整数）個の入力データが並列して入力されると共に、前記所定時間毎に遅延されたｎ個の出力データが並列して出力される演算回路を備え、前記演算回路は、前記入力データが夫々入力されると共に前記出力データが夫々出力されるｎ個のＩＩＲデジタルフィルタを有し、当該ｎ個のＩＩＲデジタルフィルタは、各ＩＩＲデジタルフィルタが夫々有する遅延素子の出力結果を互いに入力するように構成されていることを特徴としている。
【００１２】
また、上記において、遅延素子は、ｎサンプル期間の遅延量を与えるものであることが望ましい。
これにより、動作周波数を従来型と比較して１／ｎまで低速にすることができる。遅延素子は、それぞれ時間ｎＴ（Ｔは１サンプリング時間）の遅延を与えるものであるため、各演算は時間ｎＴ以内に結果の確定を行えばよいことになる。したがって、演算が複雑であったり、高速化によって時間Ｔが短かったりする場合であっても、演算結果に悪影響を及ぼすことはない。このように、デジタルフィルタを構成する素子の遅延（素子遅延）の問題を解決し、高速演算処理を可能とすることができる。
【００１３】
また、演算回路からは時間ｎＴ毎に同時にｎ個の出力データが得られることになるが、ｎ個の出力データＹ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−１）Ｔ）のうち、Ｙ（ｍＴ）を最も新しい演算結果、Ｙ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−２）Ｔ）を時間的に中間の演算結果、Ｙ（ｍＴ−（ｎ−１）Ｔ）を最も古い演算結果として用いることで、時間Ｔ毎にＹ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−１）Ｔ）が順次出力される従来型のＩＩＲデジタルフィルタと等価の演算結果を得ることができる。
【００１４】
さらに、本発明に係るデジタルフィルタは、上記において、ｎ個のＩＩＲデジタルフィルタは、夫々複数のバイクワッド回路を縦続あるいは並列に接続した構成であることを特徴としている。
これにより、高次のフィルタ特性を得ることができる。
また、本発明に係るデジタルフィルタは、上記において、前記演算回路の前段に、入力シリアルデータをシリアル−パラレル変換して、前記所定時間毎に遅延されたｎ個の入力データを出力するシリアル−パラレル変換回路を備えることを特徴としている。
【００１５】
これにより、入力シリアルデータから、時間ｎＴ毎に演算回路に入力する並列入力データを得ることができる。
さらにまた、本発明に係るデジタルフィルタは、上記において、前記演算回路から出力される前記所定時間毎に遅延されたｎ個の出力データをパラレル−シリアル変換して、出力シリアルデータを出力するパラレル−シリアル変換回路を備えることを特徴としている。
【００１６】
これにより、時間ｎＴ毎に演算回路から出力される並列出力データを、時間Ｔ毎に最も古い出力データから順番に出力することができ、従来型のＩＩＲデジタルフィルタと等価の演算結果を得ることができる。
【発明の効果】
【００１７】
以上説明したように、本発明のデジタルフィルタは、素子遅延の問題を解決して高速演算処理が可能なデジタルフィルタとすることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図面を参照して説明する。
図１は、本発明の実施形態に係るデジタルフィルタを示す図である。
本実施形態のデジタルフィルタは、並列に並ぶｎ（ｎは２以上の整数）個のＩＩＲ（無限インパルス応答）デジタルフィルタ１０、１１、…、１（ｎ−１）からなる演算回路を備える。
【００１９】
ＩＩＲデジタルフィルタ１０にはあるタイミングｍＴでの入力データＵ（ｍＴ）が入力され、ＩＩＲデジタルフィルタ１１にはｍＴの１周期前（ｍＴ−Ｔ）の入力データＵ（ｍＴ−Ｔ）が入力され、ＩＩＲデジタルフィルタ１（ｎ−１）にはｍＴの（ｎ−１）周期前の入力データＵ（ｍＴ−（ｎ−１）Ｔ）が入力される。そして、ＩＩＲデジタルフィルタ１０からは出力データＹ（ｍＴ）、ＩＩＲデジタルフィルタ１１からは出力データＹ（ｍＴ−Ｔ）、ＩＩＲデジタルフィルタ１（ｎ−１）からは出力データＹ（ｍＴ−（ｎ−１）Ｔ）が出力される。
【００２０】
本実施形態では、ＩＩＲデジタルフィルタ１０の演算結果Ｍ０（１〜（ｎ−１））、ＩＩＲデジタルフィルタ１１の演算結果Ｍ１（０，２〜（ｎ−１））、…、ＩＩＲデジタルフィルタ１（ｎ−１）の演算結果Ｍｎ−１（０〜（ｎ−２））を、それぞれ他のＩＩＲデジタルフィルタに入力（クロスタップ）することで、動作周波数を、従来型のＩＩＲデジタルフィルタの動作周波数ＦｓからＦｓ／ｎまで低速させるようにする。
【００２１】
また、出力データＹ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−１）Ｔ）は動作周波数Ｆｓ／ｎ、即ち時間ｎＴ毎に同時に出力され、Ｙ（ｍＴ）を最も新しい演算結果、Ｙ（ｍＴ−Ｔ）〜Ｙ（ｍＴ−（ｎ−２）Ｔ）は時間的に中間の演算結果、Ｙ（ｍＴ−（ｎ−１）Ｔ）を最も古い演算結果とすることで、動作周波数Ｆｓで動作する従来型のＩＩＲデジタルフィルタと等価の演算結果を得るものとする。
【００２２】
上記のように本実施形態のデジタルフィルタは、所定時間毎に遅延されたｎ個の入力データが夫々入力されると共に、上記所定時間毎に遅延されたｎ個の出力データが夫々出力されるｎ個のＩＩＲデジタルフィルタを備える。そして、これらｎ個のＩＩＲデジタルフィルタは、各ＩＩＲデジタルフィルタが夫々有する遅延素子の出力結果を互いに入力するようになっている。
【００２３】
次に、本発明におけるデジタルフィルタを、１Ｄタイプ２次ＩＩＲデジタルフィルタとした場合について詳細に説明する。
図２は、並列処理数ｎ＝２とした１Ｄタイプ２次ＩＩＲデジタルフィルタの構成を示す図である。
図２に示すように、並列演算部２０は加算器２０１、遅延素子２０２、乗算器２０３，２０４，２０５，２０６，２０７、加算器２０８を備え、並列演算部２１は加算器２１１、遅延素子２１２、乗算器２１３，２１４，２１５，２１６，２１７、加算器２１８を備えている。
【００２４】
そして、並列演算部２０の演算結果Ｍ０（１）は並列演算部２１に入力され、並列演算部２１の演算結果Ｍ１（０）は並列演算部２０に入力されるようになっている。
入力データＵ（ｍＴ）は並列演算部２０の加算器２０１に入力され、加算器２０１によって演算結果Ｘ（ｍＴ）が出力される。このＸ（ｍＴ）に遅延素子２０２で時間２Ｔ（＝２／Ｆｓ）の遅延を与えた遅延データＸ（ｍＴ−２Ｔ）は、乗算器２０３で−ｂ２倍され、加算器２０１で入力データＵ（ｍＴ）と加算される。さらに、並列演算部２０には並列演算部２１から上記演算結果Ｍ１（０）として加算器２１１の演算結果Ｘ（ｍＴ−Ｔ）が入力されるようになっており、Ｘ（ｍＴ−Ｔ）は乗算器２０４で−ｂ１倍され、加算器２０１で入力データＵ（ｍＴ）と加算される。
【００２５】
また、Ｘ（ｍＴ）、Ｘ（ｍＴ−Ｔ）、Ｘ（ｍＴ−２Ｔ）は、乗算器２０５、２０６、２０７でそれぞれａ０倍、ａ２倍、ａ１倍され、その結果が加算器２０８で加算されて最終的な演算結果Ｙ（ｍＴ）として出力される。
入力データＵ（ｍＴ−Ｔ）は、並列演算部２１の加算器２１１に入力される。Ｘ（ｍＴ−Ｔ）に遅延素子２１２で時間２Ｔの遅延を与えた遅延データＸ（ｍＴ−３Ｔ）は、乗算器２１３で−ｂ２倍され、加算器２１１で入力データＵ（ｍＴ−Ｔ）と加算される。さらに、並列演算部２１には並列演算部２０から上記演算結果Ｍ０（１）として遅延素子２０２の演算結果Ｘ（ｍＴ−２Ｔ）が入力されるようになっており、Ｘ（ｍＴ−２Ｔ）は乗算器２１４で−ｂ１倍され、加算器２１１で入力データＵ（ｍＴ−Ｔ）と加算される。
【００２６】
また、Ｘ（ｍＴ−Ｔ）、Ｘ（ｍＴ−２Ｔ）、Ｘ（ｍＴ−３Ｔ）は、乗算器２１５、２１６、２１７でそれぞれａ０倍、ａ２倍、ａ１倍され、その結果が加算器２１８で加算されて最終的な演算結果Ｙ（ｍＴ−Ｔ）として出力される。
このように、並列演算部２０の遅延素子２０２および並列演算部２１の遅延素子２１２は、時間Ｔではなく、２倍の時間２Ｔの遅延を与える遅延素子である。即ち動作周波数はＦｓ／２となる。
【００２７】
並列演算部２０の遅延素子２０２の出力結果Ｘ（ｍＴ−２Ｔ）は、並列演算部２１に入力されるようになっており、例えば、並列処理数ｎが３以上の場合、並列演算部２１の遅延素子２１２の出力結果Ｘ（ｍＴ−３Ｔ）は、入力データＵ（ｍＴ−２Ｔ）が入力され出力データＹ（ｍＴ−２Ｔ）が出力される並列演算部に入力されることになる。このように、各ＩＩＲデジタルフィルタは、夫々が有する遅延素子の出力結果を互いに入力する構成となっている。
【００２８】
なお、ここではｎ＝２とし、並列演算部を２個備える場合について説明したが、演算部をｎ個備える場合は演算部内の遅延素子はｎ倍の時間ｎＴの遅延を与えるものとなる。
並列演算部２０の入力データＵ（ｍＴ）は、並列演算部２１の入力データＵ（ｍＴ−Ｔ）より時間Ｔだけ新しい入力データである。
図２のＹ（ｍＴ）及びＭ０（１）は前述した図１のＹ（ｍＴ）及びＭ０（１）に相当し、最も新しい演算結果である。同様に図２のＹ（ｍＴ−Ｔ）及びＭ１（０）はｎ＝２とすると、前述した図１のＹ（ｍＴ−（ｎ−１）Ｔ）及びＭ（ｎ−１）（０）に相当し、最も古い演算結果となる。
【００２９】
並列演算部２０の演算結果Ｘ（ｍＴ）と並列演算部２１の演算結果Ｘ（ｍＴ−Ｔ）とは、以下の式で表される。
Ｘ（ｍＴ）＝Ｕ（ｍＴ）＋（−ｂ１・Ｍ１（０））＋（−ｂ２・Ｘ（ｍＴ−２Ｔ））  ………（４）
Ｘ（ｍＴ−Ｔ）＝Ｕ（ｍＴ−Ｔ）＋（−ｂ１・Ｍ０（１））＋（−ｂ２・Ｘ（ｍＴ−３Ｔ））  ………（５）
ここで、Ｍ０（１）＝Ｘ（ｍＴ−２Ｔ）、Ｍ１（０）＝Ｘ（ｍＴ−Ｔ）であるので、これらをそれぞれ上記（４）及び（５）式に代入して、
Ｘ（ｍＴ）＝Ｕ（ｍＴ）＋（−ｂ１・Ｘ（ｍＴ−Ｔ））＋（−ｂ２・Ｘ（ｍＴ−２Ｔ））  ………（６）
Ｘ（ｍＴ−Ｔ）＝Ｕ（ｍＴ−Ｔ）＋（−ｂ１・Ｘ（ｍＴ−２Ｔ））＋（−ｂ２・Ｘ（ｍＴ−３Ｔ））  ………（７）
を得る。
【００３０】
また、最終的な演算結果Ｙ（ｍＴ）とＹ（ｍＴ−Ｔ）とは、それぞれ次式で表される。
Ｙ（ｍＴ）＝ａ０・Ｘ（ｍＴ）＋ａ１・Ｘ（ｍＴ−Ｔ）＋ａ２・Ｘ（ｍＴ−２Ｔ）  ………（８）
Ｙ（ｍＴ−Ｔ）＝ａ０・Ｘ（ｍＴ−Ｔ）＋ａ１・Ｘ（ｍＴ−２Ｔ）＋ａ２・Ｘ(ｍＴ−３Ｔ)  ………（９）
ここで、図９に示す従来の１Ｄタイプ２次ＩＩＲデジタルフィルタにおける演算結果Ｑ（ｍＴ）および最終的な演算結果Ｐ（ｍＴ）は、それぞれ次式で表される。
【００３１】
Ｑ（ｍＴ）＝Ｓ（ｍＴ）＋（−ｂ１×Ｑ（ｍＴ−Ｔ））＋（−ｂ２×Ｑ（ｍＴ−２Ｔ））  ………（１０）
Ｐ（ｍＴ）＝（ａ０×Ｑ（ｍＴ））＋（ａ１×Ｑ（ｍＴ−Ｔ））＋（ａ２×Ｑ（ｍＴ−２Ｔ））  ………（１１）
したがって、入力データＵ（ｍＴ）が、図９の入力データＳ(ｍＴ)と全く同一のデータであり、Ｓ（ｍＴ）＝Ｕ（ｍＴ）、Ｓ（ｍＴ−Ｔ）＝Ｕ（ｍＴ−Ｔ）、…、Ｓ（ｍＴ−（ｎ−１）Ｔ）＝Ｕ（ｍＴ−（ｎ−１）Ｔ）であるとすると、前記（１０）式と前記（６）式との比較、及び前記（１１）式と前記（８）式との比較により、図２に示す１Ｄタイプ２次ＩＩＲデジタルフィルタは、図９に示す従来の１Ｄタイプ２次ＩＩＲデジタルフィルタと同じ結果が得られることがわかる。即ち、Ｙ（ｍＴ）＝Ｐ（ｍＴ）となる。
【００３２】
また、前記（１０）式より、ｍＴの１周期前の演算結果Ｑ（ｍＴ−Ｔ）は、
Ｑ（ｍＴ−Ｔ）＝Ｕ（ｍＴ−Ｔ）＋（−ｂ１・Ｑ（ｍＴ−２Ｔ））＋（−ｂ２・Ｑ（ｍＴ−３Ｔ））  ………（１２）
となる。
したがって、前記（７）式と前記（１２）式との比較により、入力データＵ（ｍＴ）と入力データＳ(ｍＴ)とが同一のデータであれば、Ｘ（ｍＴ−Ｔ）＝Ｑ（ｍＴ−Ｔ）であることがわかる。
【００３３】
よって、演算結果Ｘ（ｍＴ）とＱ（ｍＴ）は等しく、１周期前の演算結果Ｘ（ｍＴ−Ｔ）とＱ（ｍＴ−Ｔ）も等しい。つまり、Ｑ（ｍＴ）＝Ｘ（ｍＴ）、Ｑ（ｍＴ−Ｔ）＝Ｘ（ｍＴ−Ｔ）、…、Ｑ（ｍＴ−（ｎ−１）Ｔ）＝Ｘ（ｍＴ−（ｎ−１）Ｔ）である。
また、前記（１０）式より、ｍＴの１周期前の最終的な演算結果Ｐ（ｍＴ−Ｔ）は、
Ｐ（ｍＴ−Ｔ）＝（ａ０・Ｑ（ｍＴ−Ｔ））＋（ａ１・Ｑ（ｍＴ−２Ｔ））＋（ａ２・Ｑ（ｍＴ−３Ｔ））  ………（１３）
となる。
【００３４】
したがって、前記（９）式と前記（１３）式との比較により、入力データＵ（ｍＴ）と入力データＳ(ｍＴ)とが同一のデータであれば、Ｙ（ｍＴ−Ｔ）＝Ｐ（ｍＴ−Ｔ）であることがわかる。
本実施形態では、上記演算結果Ｙ（ｍＴ−Ｔ）とＹ（ｍＴ）とは同時に最終結果として出力されるが、Ｙ（ｍＴ）を最新の演算結果、Ｙ（ｍＴ−Ｔ）を時間Ｔ前の演算結果として扱うことで、動作周波数Ｆｓで動作する図９の従来型１Ｄタイプ２次ＩＩＲデジタルフィルタと同じ演算結果が得られることになる。
【００３５】
このように、上記第１の実施形態では、複数のＩＩＲデジタルフィルタを並列に接続し、各ＩＩＲデジタルフィルタが有する遅延素子の出力結果を互いに入力（クロスタップ）することで、動作周波数Ｆｓを１／ｎ倍（ｎは並列処理数）まで低速にし、演算時間をｎ倍のｎＴで行ったとしても従来型のＩＩＲデジタルフィルタと等価の結果を得ることができる。その結果、素子遅延による演算時間の問題を解消し、高速演算処理を可能とすることができる。
【００３６】
次に、本発明における第２の実施形態について説明する。
この第２の実施形態は、前述した第１の実施形態において、１Ｄタイプ２次ＩＩＲデジタルフィルタを適用しているのに対し、２ＤタイプＩＩＲデジタルフィルタを適用するようにしたものである。
図３は、並列処理数ｎ＝２とした２Ｄタイプ２次ＩＩＲデジタルフィルタの構成を示す図である。
【００３７】
図３のＭ０’（１）、Ｍ０”（１）は図１のＭ０（１）に対応し、図３のＭ１’(０)、Ｍ１”(０)は図１のＭ１（０）に対応し、それぞれクロスタップを意味している。
この図３に示すように、並列演算部３０は乗算器３００，３０１，３０２、加算器３０３、遅延素子３０４、加算器３０５、乗算器３０６，３０７，３０８，３０９を備え、並列演算部３１は乗算器３１０，３１１、遅延素子３１２、加算器３１３、遅延素子３１４、加算器３１５、乗算器３１６、遅延素子３１７を備えている。
【００３８】
並列演算部３０の遅延素子３０４、並列演算部３１の遅延素子３１２、３１４、３１７は時間Ｔでは無く、２倍の時間２Ｔの遅延を与える遅延素子である。即ち動作周波数はＦｓ／２となる。
本実施形態の２Ｄタイプ２次ＩＩＲデジタルフィルタは、入力データＵ（ｍＴ）と、ｍＴの１周期前の入力データＵ（ｍＴ−Ｔ）とを並列入力し、時間２Ｔ毎にＹ（ｍＴ）とＹ（ｍＴ−Ｔ）とを同時に出力する。このとき、Ｙ（ｍＴ）を最新の演算結果、Ｙ（ｍＴ−Ｔ）を１周期前の演算結果として扱うことで、動作周波数Ｆｓで動作する前述した図１０の従来型２Ｄタイプ２次ＩＩＲデジタルフィルタと同じ演算結果が得られる。
【００３９】
このように、上記第２の実施形態では、前述した第１の実施形態と同様に、素子遅延による演算時間の問題を解消し、高速演算処理を可能とすることができる。
なお、上記第２の実施形態においては、図３に示すように、遅延素子３１２，３１７を並列演算部３１に設ける場合について説明したが、遅延素子３１２，３１７を並列演算部３０に設けても同様の結果が得られる。
【００４０】
次に、本発明における第３の実施形態について説明する。
この第３の実施形態は、前述した第１の実施形態において、１Ｄタイプ２次ＩＩＲデジタルフィルタを適用しているのに対し、３ＤタイプＩＩＲデジタルフィルタを適用するようにしたものである。
図４は、並列処理数ｎ＝２とした３Ｄタイプ２次ＩＩＲデジタルフィルタの構成を示す図である。
【００４１】
図４のＭ０’（１）、Ｍ０”(１)は図１のＭ０（１）に対応し、図４のＭ１’（０）、Ｍ１”（０）は図１のＭ１（０）に対応し、それぞれクロスタップを意味している。
この図４に示すように、並列演算部４０は遅延素子４０１、乗算器４０２，４０３，４０４、加算器４０５、乗算器４０６，４０７、遅延素子４０８を備え、並列演算部４１は遅延素子４１１、乗算器４１２，４１３，４１４、加算器４１５、乗算器４１６，４１７、遅延素子４１８を備えている。
【００４２】
並列演算部４０の遅延素子４０１、４０８、並列演算部４１の遅延素子４１１、４１８は時間Ｔでは無く、２倍の時間２Ｔの遅延を与える遅延素子である。即ち動作周波数はＦｓ／２となる。
本実施形態の３Ｄタイプ２次ＩＩＲデジタルフィルタは、入力データＵ（ｍＴ）と、ｍＴの１周期前の入力データＵ（ｍＴ−Ｔ）とを並列入力し、時間２Ｔ毎にＹ（ｍＴ）とＹ（ｍＴ−Ｔ）とを同時に出力する。このとき、Ｙ（ｍＴ）を最新の演算結果、Ｙ（ｍＴ−Ｔ）を１周期前の演算結果として扱うことで、動作周波数Ｆｓで動作する前述した図１１の従来型３Ｄタイプ２次ＩＩＲデジタルフィルタと同じ演算結果が得られる。
【００４３】
このように、上記第３の実施形態では、前述した第１の実施形態と同様に、素子遅延による演算時間の問題を解消し、高速演算処理を可能とすることができる。
【００４４】
次に、本発明における第４の実施形態について説明する。
この第４の実施形態は、前述した第１の実施形態における１Ｄタイプ２次ＩＩＲデジタルフィルタをバイクワッド回路として使用するようにしたものである。
図５は、１Ｄタイプのバイクワッド回路を縦続接続した例を示す図である。
この図５に示すように、本実施形態では、ｉ＋１個（ｉ：自然数）のバイクワッド回路５０〜５ｉが縦続に接続されているものとする。ここで、バイクワッド回路５０〜５ｉは、前述した図２と同じクロスタップを実施した、並列処理数ｎ＝２の１Ｄタイプのバイクワッド回路を適用している。即ち動作周波数はＦｓ／２となる。
【００４５】
入力データＵ（ｍＴ）は入力データＵ（ｍＴ−Ｔ）より時間Ｔだけ新しい入力データである。
また、Ｍ００（１）、Ｍ１０（０）はバイクワッド回路５０のクロスタップを、Ｍ０１（１）、  Ｍ１１（０）はバイクワッド回路５１のクロスタップを表している。また、Ｍ０ｉ（１）、  Ｍ１ｉ（０）はバイクワッド回路５ｉのクロスタップを表している。
【００４６】
図５に示すデジタルフィルタは、時間２Ｔ毎にＹ（ｍＴ）とＹ（ｍＴ−Ｔ）とを同時に出力する。このとき、Ｙ（ｍＴ）を最新の演算結果、Ｙ（ｍＴ−Ｔ）を１周期前の演算結果として扱うことで、動作周波数Ｆｓで動作する前述した図１２の従来型の１Ｄタイプ縦続接続ＩＩＲデジタルフィルタと同じ演算結果が得られる。
そして、本実施形態のデジタルフィルタは、図１２で示した従来型の１Ｄタイプバイクワッド回路を縦続接続した構成と同じく、２×（ｉ＋１）次または（（２×（ｉ＋１））−１）次のフィルタ特性となる。
【００４７】
このように、上記第４の実施形態では、クロスタップを実施したバイクワッド回路を縦続に接続することで、高次のフィルタ特性を実現することができる。
なお、上記第４の実施形態においては、バイクワッド回路として第１の実施形態に示す１Ｄタイプ２次ＩＩＲデジタルフィルタを適用する場合について説明したが、これに代えて、第２の実施形態に示す２Ｄタイプ２次ＩＩＲデジタルフィルタや、第３の実施形態に示す３Ｄタイプ２次ＩＩＲデジタルフィルタを適用することもできる。
【００４８】
次に、本発明における第５の実施形態について説明する。
この第５の実施形態は、前述した第４の実施形態において、クロスタップを実施したバイクワッド回路を縦続に接続しているのに対し、クロスタップを実施したバイクワッド回路を並列に接続するようにしたものである。
【００４９】
図６は、１Ｄタイプのバイクワッド回路を並列接続した例を示す図である。
この図６に示すように、本実施形態では、ｉ＋１個のバイクワッド回路６０〜６ｉが並列に接続されているものとする。バイクワッド回路６０〜６ｉは、前述した図２と同じクロスタップを実施した、並列処理数ｎ＝２の１Ｄタイプのバイクワッド回路である。即ち動作周波数はＦｓ／２となる。
入力データＵ（ｍＴ）は入力データＵ（ｍＴ−Ｔ）より時間Ｔだけ新しい入力データである。
【００５０】
また、Ｍ００（１）、Ｍ１０（０）はバイクワッド回路６０のクロスタップを、Ｍ０ｉ（１）、Ｍ１ｉ（０）はバイクワッド回路６ｉのクロスタップを表している。
図６示すデジタルフィルタは、時間２Ｔ毎にＹ（ｍＴ）とＹ（ｍＴ−Ｔ）とを同時に出力する。このとき、Ｙ（ｍＴ）を最新の演算結果、Ｙ（ｍＴ−Ｔ）を１周期前の演算結果として扱うことで、動作周波数Ｆｓで動作する前述した図１３の従来型の１Ｄタイプ並列接続ＩＩＲデジタルフィルタと同じ演算結果が得られる。
【００５１】
そして、本実施形態のデジタルフィルタは、図１３で示した従来型の１Ｄタイプバイクワッド回路を並列接続した構成と同じく、２×（ｉ＋１）次または（（２×（ｉ＋１））−１）次のフィルタ特性となる。
このように、上記第５の実施形態では、クロスタップを実施したバイクワッド回路を並列に接続することで、高次のフィルタ特性を実現することができる。
【００５２】
なお、上記第５の実施形態においては、バイクワッド回路として第１の実施形態に示す１Ｄタイプ２次ＩＩＲデジタルフィルタを適用する場合について説明したが、これに代えて、第２の実施形態に示す２Ｄタイプ２次ＩＩＲデジタルフィルタや、第３の実施形態に示す３Ｄタイプ２次ＩＩＲデジタルフィルタを適用することもできる。
【００５３】
次に、本発明における第６の実施形態について説明する。
この第６の実施形態は、前述した第１〜第５の実施形態における演算回路の前段及び後段に、データ転送を行うための回路を追加したものである。
図７は、第６の実施形態におけるデジタルフィルタの構成を示す図である。
この図７に示すように、本実施形態のデジタルフィルタは、シリアル−パラレル変換器７０、ｎ個の並列演算器を備えたＩＩＲデジタルフィルタ（演算回路）７１、パラレル−シリアル変換器７２を備えている。
【００５４】
ここで、ＩＩＲデジタルフィルタ７１の構成は、前述した図１で示されるクロスタップを実施したＩＩＲデジタルフィルタと同じであり、その具体的な構成は、前述した図２〜図６と同じであるものとする。
シリアル−パラレル変換器７０及びパラレル−シリアル変換器７２には、各々の動作クロックとなる、周波数Ｆｓのクロック信号ＳＣＬＫが入力される。
【００５５】
また、シリアル−パラレル変換器７０及びＩＩＲデジタルフィルタ７１には、各々の動作クロックとなる、周波数Ｆｓ／ｎのクロック信号ＰＣＬＫが入力される。
そして、シリアル−パラレル変換器７０は、入力シリアルデータＳ（ｍＴ）をシリアル−パラレル変換し、クロック信号ＰＣＬＫに同期してｎ個の並列入力データＵ（ｍＴ）〜Ｕ（ｍＴ−（ｎ−１）Ｔ）をＩＩＲデジタルフィルタ７１に出力する。
【００５６】
このとき、Ｕ（ｍＴ）が最も新しいＩＩＲデジタルフィルタ７１の入力データ、Ｕ（ｍＴ−Ｔ）〜Ｕ（ｍＴ−（ｎ−２）Ｔ）が時間的に中間のＩＩＲデジタルフィルタ７１の入力データ、Ｕ（ｍＴ−（ｎ−１）Ｔ）が最も古いＩＩＲデジタルフィルタ７１の入力データとなる。
ＩＩＲデジタルフィルタ７１からは、クロック信号ＰＣＬＫに同期して、演算結果Ｙ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−１）Ｔ）が同時に出力される。ここで、Ｙ（ｍＴ）は最も新しい演算結果、Ｙ（ｍＴ−Ｔ）〜Ｙ（ｍＴ−（ｎ−２）Ｔ）は時間的に中間の演算結果、Ｙ（ｍＴ−（ｎ−１）Ｔ）は最も古い演算結果となる。
【００５７】
演算結果Ｙ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−１）Ｔ）は、パラレル−シリアル変換器７２に入力され、パラレル−シリアル変換器７２は、これらを最も古い演算結果Ｙ（ｍＴ−（ｎ−１）Ｔ）から最も新しい演算結果Ｙ（ｍＴ）の順に並べ替え、最も古い演算結果から順番にクロック信号ＳＣＬＫに同期してＰ（ｍＴ）として出力する。
【００５８】
次に、本実施形態の動作タイミングについて説明する。
図８は、並列処理数ｎ＝２とした場合の動作タイミングを示す図である。
ここで、クロック信号ＳＣＬＫの周波数はＦｓであり、並列処理数ｎ＝２なのでクロック信号ＰＣＬＫの周波数はＦｓ／２である。
シリアル−パラレル変換器７０は、図８のＳ（ｍＴ）に示すように、クロック信号ＳＣＬＫに同期してＳｊ（ｊ：自然数）を入力データとして入力する。入力されたＳ０，Ｓ１は、シリアル−パラレル変換器７０によってシリアル−パラレル変換され、クロック信号ＰＣＬＫに同期してＵ（ｍＴ−Ｔ）、Ｕ（ｍＴ）として同時に出力される。
【００５９】
ＩＩＲデジタルフィルタ７１は、このＳ１及びＳ０に対応した入力データＵ（ｍＴ）、Ｕ（ｍＴ−Ｔ）をもとに演算を行い、Ｙ１，Ｙ０を演算結果Ｙ（ｍＴ），Ｙ（ｍＴ−Ｔ）としてクロック信号ＰＣＬＫに同期して同時に出力する。
パラレル−シリアル変換器７２は、この演算結果Ｙ（ｍＴ），Ｙ（ｍＴ−Ｔ）をパラレル−シリアル変換し、クロック信号ＳＣＬＫと同期してＹ０に対応する演算結果Ｙ（ｍＴ−Ｔ）を先、Ｙ１に対応するＹ（ｍＴ）を後に出力する。即ち、入力Ｓ（ｍＴ）と同じ転送レートで出力Ｐ（ｍＴ）を得ることができる。
【００６０】
そして、以上の動作を繰り返すことで、従来型のＩＩＲデジタルフィルタと同じ演算結果Ｐ（ｍＴ）が得られる。
このように、上記第６の実施形態では、動作周波数Ｆｓ／ｎで動作するＩＩＲデジタルフィルタの入力側に動作周波数Ｆｓで動作するシリアル−パラレル変換器、出力側に動作周波数Ｆｓで動作するパラレル−シリアル変換器を夫々備えるので、動作周波数Ｆｓで動作する従来のＩＩＲデジタルフィルタと同一の演算結果を得ることができる。
【００６１】
なお、上記第６の実施形態においては、図８に示す動作タイミングで、ＳＣＬＫまたはＰＣＬＫが立ち上がるタイミングでシリアル−パラレル変換器７０、ＩＩＲデジタルフィルタ７１、パラレル−シリアル変換器７２を動作させる場合について説明したが、ＳＣＬＫまたはＰＣＬＫが立ち下がるタイミングで動作させることもできる。
また、上記第６の実施形態においては、シリアル−パラレル変換器７０とパラレル−シリアル変換器７２の両方を備える場合について説明したが、どちらか一方のみを備えるようにしてもよい。ＩＩＲデジタルフィルタ７１の入力側にシリアル−パラレル変換器７０を設置すれば、入力シリアルデータＳ（ｍＴ）から、時間Ｔ毎に遅延されたｎ個の並列した入力データＵ（ｍＴ）〜Ｕ（ｍＴ−（ｎ−１）Ｔ）を時間ｎＴ毎に生成することができるし、ＩＩＲデジタルフィルタ７１の出力側にパラレル−シリアル変換器７２を設置すれば、ＩＩＲデジタルフィルタ７１から時間ｎＴ毎に同時に出力される出力データＹ（ｍＴ）〜Ｙ（ｍＴ−（ｎ−１）Ｔ）を、時間Ｔ毎に最も古いデータから順番に出力することができる。
【００６２】
なお、上記各実施形態においては、ＩＩＲデジタルフィルタとして、１Ｄタイプ２次ＩＩＲデジタルフィルタ、２Ｄタイプ２次ＩＩＲデジタルフィルタ、３Ｄタイプ２次ＩＩＲデジタルフィルタを適用する場合について説明したが、これに限定されるものではなく、あらゆるタイプのＩＩＲデジタルフィルタに本発明を適用することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態におけるデジタルフィルタである。
【図２】第１の実施形態における１Ｄタイプの２次ＩＩＲデジタルフィルタの構成を示す図である。
【図３】第２の実施形態における２Ｄタイプの２次ＩＩＲデジタルフィルタの構成を示す図である。
【図４】第３の実施形態における３Ｄタイプの２次ＩＩＲデジタルフィルタの構成を示す図である。
【図５】第４の実施形態における１Ｄタイプのバイクワッド回路（縦続接続）を示す図である。
【図６】第５の実施形態における１Ｄタイプのバイクワッド回路（並列接続）を示す図である。
【図７】第６の実施形態におけるデジタルフィルタを示す図である。
【図８】第６の実施形態における動作タイミングを説明するための図である。
【図９】従来の１Ｄタイプの２次ＩＩＲデジタルフィルタの構成を示す図である。
【図１０】従来の２Ｄタイプの２次ＩＩＲデジタルフィルタの構成を示す図である。
【図１１】従来の３Ｄタイプの２次ＩＩＲデジタルフィルタの構成を示す図である。
【図１２】従来の１Ｄタイプのバイクワッド回路（縦続接続）を示す図である。
【図１３】従来の１Ｄタイプのバイクワッド回路（並列接続）を示す図である。
【符号の説明】
【００６４】
１０〜１（ｎー１）  ＩＩＲデジタルフィルタ
２０，２１  １Ｄタイプ２次ＩＩＲデジタルフィルタ
３０，３１  ２Ｄタイプ２次ＩＩＲデジタルフィルタ
４０，４１  ３Ｄタイプ２次ＩＩＲデジタルフィルタ
５０〜５ｉ，６０〜６ｉ  バイクワッド回路
７０  シリアル−パラレル変換器
７１  ＩＩＲデジタルフィルタ（演算回路）
７３  パラレル−シリアル変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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