(57)【要約】【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。【解決手段】基板１上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１環状体１１及び第２環状体１２を有するゲート電極１０と、平面視で第１環状体１１の内側に形成されたＳ／Ｄ層２１と、平面視で第２環状体１２の内側に形成されたＳ／Ｄ層２２と、Ｓ／Ｄ層２２とゲート電極１０とを接続する配線４２と、を備え、第１環状体１１及び第２環状体１２の平面視による形状はそれぞれ三角形であり、第１環状体１１及び第２環状体１２は互いに三角形の一辺を共有し合うように隣接した状態で配置されている。このような構成であれば、例えば正方形或いは長方形のアクティブ領域に、三角形の辺に沿ってチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１環状体及び第２環状体を有するゲート電極と、
平面視で前記第１環状体の内側の前記半導体基板に形成されたソースと、
平面視で前記第２環状体の内側の前記半導体基板に形成されたドレインと、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備え、
前記第１環状体及び前記第２環状体の平面視による形状はそれぞれ三角形であり、
前記第１環状体及び前記第２環状体は互いに前記三角形の一辺を共有し合うように隣接した状態で配置されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記第１環状体及び前記第２環状体をそれぞれ複数ずつ有し、
前記第１環状体の周囲に複数の前記第２環状体が配置されると共に、前記第２環状体の周囲に複数の前記第１環状体が配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１環状体及び前記第２環状体によって共有される前記三角形の一辺が平面視で多角形の対角線の一部を成すように、複数の前記第１環状体と複数の前記第２環状体とがそれぞれ配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記多角形は、正方形であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記多角形は、正六角形であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含むことを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置。
【請求項７】
前記半導体基板は、絶縁性の支持基板と、前記支持基板上に形成された半導体層と、を含み、
前記半導体層は非晶質、又は多結晶構造であることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置。
【請求項８】
前記半導体基板は、単結晶構造の半導体のみからなる基板であることを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１環状体及び第２環状体を有するゲート電極を形成する工程と、
平面視で前記第１環状体の内側の前記半導体基板にソースを形成する工程と、
平面視で前記第２環状体の内側の前記半導体基板にドレインを形成する工程と、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含み、
前記ゲート電極を形成する工程では、
前記第１環状体及び前記第２環状体をそれぞれ平面視で三角形に形成すると共に、前記第１環状体及び前記第２環状体を互いに前記三角形の一辺を共有し合うように隣接した状態で配置することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＳＦＥＴダイオードを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成された薄い半導体膜に形成する技術（即ち、ＳＯＩ技術）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。一方、スプリングドライブ（登録商標）は、ぜんまいの解ける力を利用して発電を行う新規な動力源であり、これもまた、環境に配慮した次世代の低パワーシステムへの応用が期待されている。
ＳＯＩ技術により形成された集積回路を駆動する動力としてスプリングドライブ（以下、ＳＤ）を用いる場合、ＳＤの出力は交流電圧であるため、それを直流電圧に変換するための電源回路が必要である。なかでも、電源回路にはダイオードが必要不可欠であるが、現状では、このような整流ダイオードとしてＩＣチップの外部に取り付けられるディスクリート部品を用いているため、それがシステムの小型化の妨げの一因となっている。したがって、整流ダイオードをＩＣチップに内蔵することができれば、システムをさらにコンパクトにすることができ、また低コスト化や、部品点数の減少による歩留まり向上にもつなげることができる。
【０００３】
なお、下記の特許文献１には、第２導電型の半導体層中に形成された第１導電型の基体領域を具えるＭＯＳ技術パワーデバイス構造において、早期ブレイクダウンを発生させずに集積密度を高くするために、前記基体領域を特定のパターンにすることが記載されている。このパターンは、少なくとも一組の、複数の実質的に直線状且つ実質的に平行の基体ストライプを具え、接合領域により、各々の基体ストライプが、その端部で隣接する基体ストライプに結合され、それにより前記少なくとも一組の複数の基体ストライプと前記接合領域とが、連続的な蛇行形状基体領域を形成するパターンである。
また、下記の特許文献２には、製造工程中にプロセスパラメータが変動しても、電気特性について対を成すＭＯＳＦＥＴの対称性が劣化しにくく、レイアウトサイズが縮小されて高集積化に適したセンスアンプを得るために、ゲート電極の形状をＵ字型又はＯ型にすることが記載されている
【特許文献１】特開２０００−５８８２９号公報
【特許文献２】特開平６−１３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＩＣチップに内蔵される整流ダイオードをＳＯＩ技術で作製する場合は、ＳＯＩ層の厚さが薄いので、Ｂｕｌｋシリコンの場合とは違いＰＮ接合ダイオードを作製することは困難であると考えられる。そこで、ＭＯＳトランジスタ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をダイオードとして用いることが解決策として考えられるが、このタイプのダイオード（以下、ＭＯＳＦＥＴダイオードという。）において、必要な順方向電流を得るためには、チャネル長を短くするか、又は、チャネル幅を広くすることが求められる。
【０００５】
しかしながら、短チャネル長化については、フォトリソグラフィー技術による加工上の限界がある。このため、チャネル幅を広げることが順方向電流を増やすための現実的な解となるが、この場合は、例えば図１３に示すように、ＭＯＳＦＥＴダイオード９０のゲート電極９１は一方向に向かって極端に長い形となり、レイアウトの利用効率が低下してしまうという課題があった。
そこで、本発明はこのような課題に着目してなされたものであって、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〜８〕  発明１の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１環状体及び第２環状体を有するゲート電極と、平面視で前記第１環状体の内側の前記半導体基板に形成されたソースと、平面視で前記第２環状体の内側の前記半導体基板に形成されたドレインと、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備え、前記第１環状体及び前記第２環状体の平面視による形状はそれぞれ三角形であり、前記第１環状体及び前記第２環状体は互いに前記三角形の一辺を共有し合うように隣接した状態で配置されていることを特徴とするものである。
【０００７】
発明２の半導体装置は、発明１の半導体装置において、前記ゲート電極は、前記第１環状体及び前記第２環状体をそれぞれ複数ずつ有し、前記第１環状体の周囲に複数の前記第２環状体が配置されると共に、前記第２環状体の周囲に複数の前記第１環状体が配置されていることを特徴とするものである。
発明３の半導体装置は、発明２の半導体装置において、前記第１環状体及び前記第２環状体によって共有される前記三角形の一辺が平面視で多角形の対角線の一部を成すように、複数の前記第１環状体と複数の前記第２環状体とがそれぞれ配置されていることを特徴とするものである。
【０００８】
発明４の半導体装置は、発明３の半導体装置において、前記多角形は、正方形であることを特徴とするものである。
発明５の半導体装置は、発明３の半導体装置において、前記多角形は、正六角形であることを特徴とするものである。
発明６の半導体装置は、発明１から発明５の何れか一に記載の半導体装置において、前記半導体基板は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、を含むことを特徴とするものである。ここで、「支持基板」は例えばシリコン基板であり、「絶縁層」は例えばシリコン酸化（ＳｉＯ2）膜であり、「半導体層」は例えばシリコン膜である。
【０００９】
発明７の半導体装置は、発明１から発明５の何れか一に記載の半導体装置において、前記半導体基板は、絶縁性の支持基板と、前記支持基板上に形成された半導体層と、を含み、前記半導体層は非晶質、又は多結晶構造であることを特徴とするものである。ここで、「支持基板」は例えばガラス基板であり、「半導体層」は例えばアモルファスシリコン膜、又は、ポリシリコン膜である。
発明８の半導体装置は、発明１から発明５の何れか一に記載の半導体装置において、前記半導体基板は、単結晶構造の半導体のみからなる基板であることを特徴とするものである。ここで、「単結晶構造の半導体のみからなる基板」とは即ち、バルク半導体基板のことである。このような基板として、例えば、厚さが数百μｍ程度のバルクシリコン基板が挙げられる。
【００１０】
発明１〜８の半導体装置によれば、平面視で例えば正方形或いは長方形のアクティブ領域に、三角形の辺に沿ってチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。したがって、より小さな占有面積で、よりチャネル幅の広いＭＯＳＦＥＴダイオードを実現することができる。これにより、レイアウトの利用効率を高めつつ、より大きな順方向電流が得られるＭＯＳＦＥＴダイオードを提供することができる。
また特に、発明２〜５の半導体装置によれば、ＭＯＳＦＥＴダイオードのチャネル領域を三角形の各辺に沿って網の目状に形成することができる。これにより、チャネル幅をさらに効率良く広げることができ、レイアウトの利用効率をさらに高めることができる。
【００１１】
〔発明９〕  発明９の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１環状体及び第２環状体を有するゲート電極を形成する工程と、平面視で前記第１環状体の内側の前記半導体基板にソースを形成する工程と、平面視で前記第２環状体の内側の前記半導体基板にドレインを形成する工程と、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含み、前記ゲート電極を形成する工程では、前記第１環状体及び前記第２環状体をそれぞれ平面視で三角形に形成すると共に、前記第１環状体及び前記第２環状体を互いに前記三角形の一辺を共有し合うように隣接した状態で配置することを特徴とするものである。
発明９の半導体装置の製造方法によれば、発明１の半導体装置を製造することができるため、より小さな占有面積で、よりチャネル幅の広いＭＯＳＦＥＴダイオードを実現することができる。これにより、レイアウトの利用効率を高めつつ、より大きな順方向電流が得られるＭＯＳＦＥＴダイオードを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図である。
図１に示すように、この半導体装置は、基板のアクティブ領域上に形成されたＭＯＳＦＥＴダイオード５０を備える。このＭＯＳＦＥＴダイオード５０は、アクティブ領域上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極１０と、平面視でゲート電極１０の両側にそれぞれ形成されたソース又はドレイン（以下、Ｓ／Ｄ層という。）２１、２２と、これらゲート電極１０とＳ／Ｄ層２１、２２とを覆うように基板上に形成された層間絶縁膜と、層間絶縁膜を貫いてＳ／Ｄ層２１上に形成されたプラグ電極３１と、層間絶縁膜を貫いてＳ／Ｄ層２２上に形成されたプラグ電極３２と、層間絶縁膜を貫いてゲート電極１０上に形成されたプラグ電極３３と、プラグ電極３１に電気的に接続する配線４１と、プラグ電極３２とプラグ電極３３とに電気的に接続してこれらを短絡する配線４２と、を備える。
【００１３】
なお、これら配線４１、４２はそれぞれ層間絶縁膜上に形成されている。この図１と、後述の図７、図９及び図１０では、図面の複雑化を回避すると共に、ゲート電極の平面視による形状を把握し易くするために、実線を用いて配線４１、４２を簡略化して記載しているが、これらの配線４１、４２は、例えばゲート電極と同様、一定の幅を有する（即ち、幅方向に一定の長さを有する）ものである。
【００１４】
図１に示すＭＯＳＦＥＴダイオード５０がｎ型の場合、Ｓ／Ｄ層２１、２２はｎ型の不純物拡散層からなる。ｎ型のＭＯＳＦＥＴダイオード５０では、配線４１がアノード電位に接続され、配線４２がカソード電位に接続されたときに、ゲート電極１０直下のチャネル領域がｎ型に反転し、Ｓ／Ｄ層２１、２２間で電流が流れる。また、ＭＯＳＦＥＴダイオード５０がｐ型の場合、Ｓ／Ｄ層２１、２２はｐ型の不純物拡散層からなる。ｐ型のＭＯＳＦＥＴダイオード５０では、配線４１がカソード電位に接続され、配線４２がアノード電位に接続されたときに、ゲート電極１０直下のチャネル領域がｐ型に反転し、Ｓ／Ｄ層２１、２２間で電流が流れる。Ｓ／Ｄ層２１が例えばソースであり、Ｓ／Ｄ層２２が例えばドレインである。
【００１５】
ところで、図２（ａ）に示すように、このＭＯＳＦＥＴダイオード５０において、ゲート電極１０は、第１環状体１１及び第２環状体１２を有する。第１環状体１１及び第２環状体１２の平面視による形状はそれぞれ三角形であり、第１環状体１１の内側の基板には例えばＳ／Ｄ層２１が形成され、第２環状体１２の内側の基板には例えばＳ／Ｄ層２２が形成されている。そして、図２（ｂ）に示すように、これら第１環状体１１及び第２環状体１２は互いに三角形の一辺を共有し合うように隣接しており、第１環状体１１及び前記第２環状体１２によって共有される三角形の一辺が平面視で例えば正方形の対角線の一部を成している。
【００１６】
図１に示したゲート電極１０は、上記の第１環状体１１及び第２環状体１２をそれぞれ複数ずつ有し、１つの第１環状体１１の周囲に例えば３つの第２環状体１２が配置されると共に、１つの第２環状体１２の周囲に３つの第１環状体１１が配置された構成となっている。これにより、図１に示したＭＯＳＦＥＴダイオード５０では、平面視で例えば正方形或いは長方形のアクティブ領域に、チャネル領域を三角形の各辺に沿って網の目状に形成することができ、チャネル幅を極めて効率良く広げることができる。次に、図１に示した半導体装置の製造方法について説明する。
【００１７】
図３〜図６は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図、（ｂ）は断面図である。
図３（ａ）及び（ｂ）に示すように、まず始めに、基板１を用意する。ここで、基板１は、例えばバルクのＳｉ基板２と、Ｓｉ基板上に形成された絶縁層３と、絶縁層上に形成されたＳｉ層４とを有するＳＯＩ基板である。このような基板１は、例えばＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）、又は張り合わせ技術により形成する。次に、図３（ａ）及び（ｂ）に示すように、基板１に素子分離膜５を形成する。素子分離膜５は例えばＳｉＯ2膜からなり、例えばＬＯＣＯＳ法又はＳＴＩ法により形成する。図３（ａ）及び（ｂ）に示すように、この素子分離膜５の形成により、アクティブ領域のＳｉ層４はその周囲から完全に素子分離される。
【００１８】
次に、ＭＯＳＦＥＴダイオードの閾値を調整するために、アクティブ領域のＳｉ層４にｎ型不純物又はｐ型不純物をイオン注入する。ここで、ｎ型のＭＯＳＦＥＴダイオードを形成する場合は、Ｓｉ層４に例えばｐ型不純物をイオン注入する。また、ｐ型のＭＯＳＦＥＴダイオードを形成する場合は、Ｓｉ層４に例えばｎ型不純物をイオン注入する。ｎ型不純物は例えばリン又はヒ素等であり、ｐ型不純物は例えばボロン等である。このようなイオン注入は、例えばチャネルドープ、又は、Ｖｔｈ制御イオン打ち込みとも呼ばれる。なお、以下の図４〜図６では、紙面の都合からアクティブ領域のみを示す。
【００１９】
次に、図４（ａ）及び（ｂ）に示すように、Ｓｉ層４の表面にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば、熱酸化により形成されるＳｉＯ2膜若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜６が形成された基板１の上方全体にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
次に、フォトリソグラフィー技術とエッチング技術によりポリシリコン膜を部分的にエッチングして、ゲート電極１０を形成する。ここでは、図１に示した網の目状のゲート電極１０を、アクティブ領域のＳｉ層４上にゲート絶縁膜６を介して形成する。
【００２０】
図４（ａ）において、例えば、（４つの環状体からなる）正方形の各辺の長さをＬとする。すると、正方形の対角線の長さはＬ×√２で表される。このとき、正方形とその対角線からなるゲート電極１０の幅Ｗは、例えばＬ×４＋（Ｌ×√２）×２で表される。
また、図１において、ゲート電極１０は、上記の正方形が横方向（Ｘ方向）に４つ、縦方向（Ｙ方向）に４つ並んでいる。このような、１６の正方形とこれらの対角線からなる格子状のゲート電極１０の幅（即ち、チャネル幅）Ｗは、例えばＬ×４×１０＋（Ｌ×√２）×３２で表される。ここで、例えば、Ｌ＝５０μｍであれば、ゲート幅Ｗ＝５０μｍ×４×１０＋（５０μｍ×√２）×３２＝４．２ｍｍとなる。即ち、一辺が２００μｍ（＝５０μｍ×４）の格子状のゲート電極１０で、ゲート幅Ｗ＝４．２ｍｍを達成することができる。
【００２１】
また、図１に示すように、格子状のゲート電極１０の周囲に例えばＳ／Ｄ層２２のみを形成した場合には、正方形の外周四辺のうちの半分が、平面視でＳ／Ｄ層２１によって両側から挟まれる形となる。残りの半分は平面視でＳ／Ｄ層２２によって両側から挟まれる形となるが、この部分は配線４２によってＳ／Ｄ層２２同士が短絡されているためＭＯＳＦＥＴダイオードとして機能しない。したがって、実際のゲート幅Ｗ´は、例えばＬ×４×（１／２）＋Ｌ×６＋（Ｌ×√２）×３２で表される。Ｌ×４×（１／２）が外周四辺を合わせたゲート幅である。ここで、例えば、Ｌ＝５０μｍであれば、ゲート幅Ｗ´＝５０μｍ×４×４×（１／２）＋５０μｍ×４×６＋（５０μｍ×√２）×３２＝３．８ｍｍとなる。このように、ゲート電極１０の周囲を全てＳ／Ｄ層２２で囲んだ場合は、ゲート幅Ｗ´＝３．８ｍｍを達成することができる。
【００２２】
また、ゲート電極１０の一辺の長さが２００μｍで済むのであれば、ゲート電極１０が形成されるアクティブ領域は、例えば、平面視でＸ方向の長さが２５０μｍ、Ｙ方向の長さが２５０μｍの正方形の領域とすることができる。このことは、面積Ｓ＝２５０μｍ×２５０μｍのアクティブ領域に、ゲート幅Ｗ´＝３．８ｍｍのゲート電極１０を形成できることを意味している。
なお、図１では、ゲート電極１０の周囲にＳ／Ｄ層２２のみを形成する場合について示したが、後述の図９、図１０に示すように、ゲート電極の周囲にはＳ／Ｄ層２２ではなく、Ｓ／Ｄ層２１のみを形成するようにしても良い。或いは、図示しないが、ゲート電極の周囲にはＳ／Ｄ層２１、２２の両方を形成するようにしても良い。但し、この場合は、ゲート電極の周囲に形成されるＳ／Ｄ層２１、２２間に短絡防止用の素子分離膜を介在させておく。
【００２３】
次に、図５（ａ）及び（ｂ）に示すように、ゲート電極１０をマスクにＳｉ層４に不純物をイオン注入し熱処理を施して、Ｓ／Ｄ層２１、２２を形成する。例えば、ｎ型のＭＯＳＦＥＴダイオードを形成する場合は、Ｓｉ層４にｎ型不純物をイオン注入し熱処理を施して、ｎ型のＳ／Ｄ層２１、２２を形成する。また、ｐ型のＭＯＳＦＥＴダイオードを形成する場合は、Ｓｉ層４にｐ型不純物をイオン注入し熱処理を施して、ｐ型のＳ／Ｄ層２１、２２を形成する。ｎ型不純物は例えばリン又はヒ素等であり、ｐ型不純物は例えばボロン等である。このようにして、第１環状体１１の内側にＳ／Ｄ層２１を形成し、第２環状体１２の内側にＳ／Ｄ層２２を形成する。また、図１に示したように、ゲート電極１０の周囲のＳｉ層４にも、Ｓ／Ｄ層２２を形成する。
【００２４】
次に、図６（ａ）及び（ｂ）に示すように、基板１の上方全体に層間絶縁膜７を形成する。そして、フォトリソグラフィー技術とエッチング技術により層間絶縁膜７を部分的にエッチングして、ゲート電極１０上とＳ／Ｄ層２１、２２上とにそれぞれコンタクトホールｈを形成する。さらに、これらコンタクトホールｈ内にそれぞれプラグ電極３１、３２、３３（図１参照。）を形成して、ゲート電極１０とＳ／Ｄ層２１、２２をそれぞれ層間絶縁膜７上に引き出す。
その後、例えばスパッタリング技術により、層間絶縁膜７上に例えばアルミニウム等の導電膜を形成する。そして、フォトリソグラフィー技術とエッチング技術により導電膜を部分的にエッチングして、図１に示したように、配線４１、４２を形成する。ここでは、例えば図１に示したように、Ｘ方向又はＹ方向と平面視で平行となるように配線４１、４２を形成する。これにより、図１に示したＭＯＳＦＥＴダイオード５０が完成する。
【００２５】
このように、本発明の第１実施形態によれば、平面視で例えば正方形或いは長方形のアクティブ領域に、三角形の各辺に沿ってチャネル領域を形成することができ、チャネル幅を極めて効率良く広げることができる。したがって、より小さな占有面積で、よりチャネル幅の広いＭＯＳＦＥＴダイオードを実現することができる。これにより、レイアウトの利用効率を高めつつ、より大きな順方向電流が得られるＭＯＳＦＥＴダイオードを提供することができる。また、ＭＯＳＦＥＴダイオードを内蔵したＩＣチップのサイズを小さくすることができる。
即ち、ＭＯＳＦＥＴダイオードを縦長の直線形状に形成する場合と比べて、その全体形状が正方形に近くなるので、レイアウト効率の良い配置が可能となる。例えば、目標とするチャネル幅が４．３ｍｍ程度の場合、ＭＯＳＦＥＴダイオードが縦長の直線形状であればアクティブ領域の一辺の長さは４．３ｍｍ以上となってしまうが、正方形であればアクティブ領域の一辺の長さを２５０μｍ程度に抑えることができる。
【００２６】
なお、この第１実施形態では、図１に示したように、Ｘ方向又はＹ方向と平面視で平行となるように配線４１、４２を形成する場合について説明したが、本発明はこれに限られることはない。例えば、図７に示すように、Ｘ方向又はＹ方向と平面視で斜めに交差する方向（即ち、斜め方向）に、配線４１、４２の一部（又は、その全部）を形成しても良い。このような構成であっても、上記の第１実施形態と同様の効果を得ることができる。ゲート電極１０の形状やＳ／Ｄ層２１、２２の配置、その他回路のレイアウト等に合わせて、配線４１、４２の形状や延伸方向を任意に設定することができる。
【００２７】
（２）第２実施形態
上記の第１実施形態では、例えば、図１、図２（ａ）及び（ｂ）に示したように、ＭＯＳＦＥＴダイオード５０のゲート電極１０が、複数の第１環状体１１と複数の第２環状体１２とを有する場合について説明した。そして、第１環状体１１及び前記第２環状体１２によって共有される三角形の一辺が平面視で正方形の対角線の一部を成すように、１つの第１環状体１１の周囲に３つの第２環状体１２を配置し、１つの第２環状体１２の周囲に３つの第１環状体１１を配置する場合について説明した。しかしながら、本発明において、ゲート電極の構成はこれに限られることはない。
【００２８】
例えば、図８（ａ）及び（ｂ）に示すように、３つの第１環状体１１と３つの第２環状体１２がそれぞれ隣接し合って正六角形を構成していても良い。図８（ａ）及び（ｂ）に示すように、これら第１環状体１１及び第２環状体１２は互いに三角形の一辺を共有し合うように隣接しており、第１環状体１１及び前記第２環状体１２によって共有される三角形の一辺が平面視で例えば正六角形の対角線の一部を成している。図９に示すＭＯＳＦＥＴダイオード６０では、このような正六角形が複数集まって、いわゆるハニカム形状のゲート電極２０を構成している。
【００２９】
このような構成であれば、平面視で例えば正方形或いは長方形のアクティブ領域に、ハニカム形状のチャネル領域を形成することができ、チャネル幅を極めて効率良く広げることができる。したがって、より小さな占有面積で、よりチャネル幅の広いＭＯＳＦＥＴダイオードを実現することができる。これにより、レイアウトの利用効率を高めつつ、より大きな順方向電流が得られるＭＯＳＦＥＴダイオードを提供することができる。また、ＭＯＳＦＥＴダイオードを内蔵したＩＣチップのサイズを小さくすることができる。
なお、図９に示すＭＯＳＦＥＴダイオード６０の製造方法は、第１実施形態で図３〜図６を参照しながら説明した半導体装置の製造方法と同様である。
【００３０】
（３）第３実施形態
上記の第１、第２実施形態では、第１環状体１１及び前記第２環状体１２によって共有される三角形の一辺が平面視で多角形の対角線の一部を成すように、第１環状体１１及び前記第２環状体１２をそれぞれ配置する場合について説明した。しかしながら、本発明において、ゲート電極の構成はこれに限られることはない。
例えば、図１０に示すように、ゲート電極３０は、複数の第１環状体１１及び複数の第２環状体１２を有し、これら第１環状体１１と第２環状体１２とによって共有される三角形の一辺は、平面視で多角形の対角線の一部を成していなくても良い。図１０に示すＭＯＳＦＥＴダイオード７０では、三角形の各辺は正方形の非対角線となっている。このように、対角線を持たない格子状のゲート電極３０であっても、三角形の各辺に沿ってチャネル領域を形成することができ、チャネル幅を極めて効率良く広げることができる。したがって、第１実施形態と同様の効果を得ることができる。
なお、図１０に示すＭＯＳＦＥＴダイオード７０の製造方法は、第１実施形態で図３〜図６を参照しながら説明した半導体装置の製造方法と同様である。
【００３１】
（４）その他の形態
また、本発明のゲート電極は、例えば図１１又は図１２に示すような構造であっても良い。例えば、図１１に示すゲート電極４０は、平面視で三角形や多角形の環状体を複数有し、これら各環状体はその外周の一辺を互いに共有し合うように隣接している。そして、隣接する一方の環状体の内側にはＳ／Ｄ層２１が形成され、他方の環状体の内側にはＳ／Ｄ層２２が形成されている。
また、図１２に示すゲート電極４０´も、平面視で多角形の環状体を複数有し、これら各環状体はその外周の一辺を互いに共有し合うように隣接している。そして、隣接する一方の環状体の内側にはＳ／Ｄ層２１が形成され、他方の環状体の内側にはＳ／Ｄ層２２が形成されている。
このように、図１１又は図１２の何れの構造であっても、多角形の辺に沿ってチャネル領域を形成することができるので、チャネル幅を効率良く広げることができる。
【００３２】
なお、上記の第１実施形態では、基板１として、例えばバルクのＳｉ基板２と、Ｓｉ基板２上に形成された絶縁層３と、絶縁層３上に形成されたＳｉ層４とを有するＳＯＩ基板を用いる場合について説明した。しかしながら、本発明の基板はこれに限られることはない。即ち、本発明の第１〜第３実施形態、及びその他の形態で使用される基板１は、ＳＯＩ基板に限定されない。これらの各形態で使用される基板１は、例えば、ＴＦＴ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）用の基板であっても良い。ＴＦＴ用の基板（以下、ＴＦＴ基板という。）は、例えばガラス基板と、ガラス基板上に形成されたアモルファスシリコン膜、又は、ポリシリコン膜とからなる。或いは、本発明の基板１は、例えば単結晶シリコンからなるバルクシリコン基板であっても良い。
特に、ＴＦＴ基板で使用されるアモルファスシリコン膜、又は、ポリシリコン膜は、単結晶シリコンと比べて（キャリアの）移動度が低いので、ＴＦＴ基板に形成されるＭＯＳＦＥＴダイオードにおいて電流値を高めるためには、そのチャネル幅を十分に広く確保する必要がある。したがって、本発明は、ＳＯＩ基板を用いた半導体装置だけでなく、ＴＦＴ基板を用いた半導体装置にも極めて好適に適用することができる。
【図面の簡単な説明】
【００３３】
【図１】第１実施形態に係る半導体装置の構成例を示す図。
【図２】第１実施形態に係るゲート電極１０の構成例を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図７】第１実施形態に係る半導体装置の他の構成例を示す図。
【図８】第２実施形態に係るゲート電極２０の構成例を示す図。
【図９】第２実施形態に係る半導体装置の構成例を示す図。
【図１０】第３実施形態に係る半導体装置の構成例を示す図。
【図１１】その他の形態に係るゲート電極４０の構成例を示す図。
【図１２】その他の形態に係るゲート電極４０´の構成例を示す図。
【図１３】従来例を示す図。
【符号の説明】
【００３４】
１  基板、２  Ｓｉ基板、３  絶縁層（ＢＯＸ層）、４  Ｓｉ層（ＳＯＩ層）、５  素子分離膜、６  ゲート絶縁膜、７  層間絶縁膜、１０、２０、３０、４０、４０´  ゲート電極、１１  第１環状体、１２  第２環状体、２１、２２  Ｓ／Ｄ層、３１〜３３  プラグ電極、４１、４２  配線、５０、５０´、６０、７０  ＭＯＳＦＥＴダイオード、ｈ  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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