(57)【要約】【課題】総比較結果に遅れが生じると共に、総比較結果にひげ状のノイズが重畳される。【解決手段】ｎbit比較回路は、縦続接続された（ｎ−１）個の１bit比較回路１０（＝１０−２〜１０−ｎ）と、ラッチ回路２０と、選択回路３０とを有している。ラッチ回路２０は、最終段の１ビット比較回路１０−ｎから出力される最終段比較結果ｃ［ｎ］を、ＬＳＢにおけるカウントアップデータｂ［１］の立ち下がりでラッチして第１の信号ｑ［１］を出力すると共に、カウントアップデータｂ［１］の立ち上がりでラッチして第２の信号ｑ［２］を出力する。選択回路３０は、第１の信号ｑ［１］及び第２の信号ｑ［２］のうちのいずれか１つを、ＬＳＢにおけるターゲットデータａ［１］の論理レベルにより選択して総比較結果ｏｕｔを出力する。【選択図】図１
2010277218.tif 000002
【特許請求の範囲】
【請求項１】
２進数のｎビット（但し、ｎ；２以上の正の整数）からなる第１の入力信号ａ［１：ｎ］（＝ａ［ｎ］，ａ［ｎ−１］，・・・，ａ［１］）と、２進数のｎビットからなる第２の入力信号ｂ［１：ｎ］（＝ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［１］）とを比較して大小を判別し、論理レベル“１”又は“０”の総比較結果を求めるｎビット比較回路において、
所定の前記下位ビットより上位のビットから（ｎ−１）ビットまでの各ビットにおける前記第１の入力信号ａ［１：ｎ］と前記第２の入力信号ｂ［１：ｎ］とを比較して大小を判別し、前記各ビットの比較結果を順次後段へ入力するための、縦続接続された（ｎ−１）個以下の個数の１ビット比較回路と、
最終段の前記１ビット比較回路から出力される最終段比較結果を、前記所定の下位ビットにおける前記第２の入力信号ｂ［１：ｎ］の立ち下がりでラッチして第１の信号を出力すると共に、前記所定の下位ビットにおける前記第２の入力信号ｂ［１：ｎ］の立ち上がりでラッチして第２の信号を出力するラッチ回路と、
前記第１の信号又は前記第２の信号を、前記所定の下位ビットにおける前記第１の入力信号ａ［１：ｎ］の論理レベルに応じて選択して前記総比較結果を出力する選択回路と、
を有することを特徴とするｎビット比較回路。
【請求項２】
前記所定の下位ビットは、最下位ビットであり、
前記１ビット比較回路は、（ｎ−１）個有し、
前記ラッチ回路は、
前記最終段の１ビット比較回路から出力される前記最終段比較結果を、前記最下位ビットにおける前記第２の入力信号ｂ［１］の立ち下がりでラッチして前記第１の信号を出力すると共に、前記第２の入力信号ｂ［１］の立ち上がりでラッチして前記第２の信号を出力する回路であり、
前記選択回路は、
前記第１の信号及び前記第２の信号のうちのいずれか１つを、前記最下位ビットにおける前記第１の入力信号ａ［１］の論理レベルにより選択して前記総比較結果を出力する回路であることを特徴とする請求項１記載のｎビット比較回路。
【請求項３】
前記所定の下位ビットは、最下位ビットであり、
前記１ビット比較回路は、（ｎ−２）個有し、
前記ラッチ回路は、
前記最終段の１ビット比較回路から出力される前記最終段比較結果を、前記下位２ビットにおける前記第２の入力信号ｂ［２］の立ち上がりでラッチして前記第１の信号を出力すると共に、前記最下位ビットにおける前記第２の入力信号ｂ［１］の立ち上がり及び立ち下がりでラッチして複数の前記第２の信号を出力する回路であり、
前記選択回路は、
前記第１の信号及び前記複数の第２の信号のうちのいずれか１つを、前記最下位ビットにおける前記第１の入力信号ａ［１］の論理レベルと前記下位２ビットにおける前記第１の入力信号ａ［２］の論理レベルとにより選択して前記総比較結果を出力する回路であることを特徴とする請求項１記載のｎビット比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎビット（以下「bit」という。）のデジタル値の大小判定を行うｎbit比較回路に関するものである。
【背景技術】
【０００２】
従来、例えば、下記の特許文献１等に記載されているように、ｎbitのデジタル信号の大小を判定するｎbit比較回路が知られている。
【０００３】
図６は、従来のｎbit比較回路を示す構成図である。
ｎbit比較回路は、２進数のｎbitのターゲットデータａ［１：ｎ］（＝ａ［ｎ］，ａ［ｎ−１］，・・・，ａ［１］）と、カウントアップしていく２進数のｎbitのカウントアップデータｂ［１：ｎ］（＝ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［１］）とを比較して大小を判別し、ａ［１：ｎ］≦ｂ［１：ｎ］の時は総比較結果ｏｕｔ＝ｃ［ｎ］＝“１”、を求め、ａ［１：ｎ］＞ｂ［１：ｎ］の時は総比較結果ｏｕｔ＝ｃ［ｎ］＝“０”を求める回路である。このｎbit比較回路は、ｎ個の１bit比較回路１（＝１−１〜１−ｎ）を有し、これらが縦続接続されている。各１bit比較回路１は、論理積ゲート（以下「ＡＮＤゲート」という。）及び論理和ゲート（以下「ＯＲゲート」という。）を用いた組み合わせ論理回路により構成されている。
【０００４】
図７は、従来の図６のｎbit比較回路における動作を示す波形図である。
クロックＣＬＫの立ち上がりに同期してカウントアップデータｂ［１：ｎ］がカウントアップしていくと、１段目の１bit比較回路１−１では、“１”に基づき、最下位bit（以下「ＬＳＢ」という。）のターゲットデータａ［１］とカウントアップデータｂ［１］との大小を判定して１段目の比較結果ｃ［１］を出力し、２段目の１bit比較回路１−２に入力する。２段目の１bit比較回路１−２では、１段目の比較結果ｃ［１］に基づき、下位bit２のターゲットデータａ［２］とカウントアップデータｂ［２］との大小を判定して２段目の比較結果ｃ［２］を出力する。
【０００５】
以下同様に動作し、最終段であるｎ段目の  １bit比較回路１−ｎでは、（ｎ−１）段目の比較結果ｃ［ｎ−１］に基づき、最上位bit（以下「ＭＳＢ」という。）のターゲットデータａ［ｎ］とカウントアップデータｂ［ｎ］との大小を判定して総比較結果ｏｕｔであるｎ段目の比較結果ｃ［ｎ］を出力する。
【０００６】
例えば、カウントアップデータｂ［１：ｎ］がカウントアップしてデータｍの時、ターゲットデータａ［１：ｎ］もｍであれば、ａ［１：ｎ］≦ｂ［１：ｎ］となるので、比較結果ｃ［ｎ］は“１”となる。従って、総比較結果ｏｕｔとして以下のような比較結果ｃ［ｎ］が得られる。
ａ［１：ｎ］≦ｂ［１：ｎ］の時：総比較結果ｏｕｔ＝比較結果ｃ［ｎ］＝“１”
ａ［１：ｎ］＞ｂ［１：ｎ］の時：総比較結果ｏｕｔ＝ｃ［ｎ］＝“０”
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−２１６７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のｎbit比較回路では、各段の１bit比較回路１が、前段の比較結果ｃ［１：ｎ−１］に基づき、大小を判定する構成であるため、図７に示すように、総比較結果ｏｕｔに、
（１bit比較回路１の遅延時間）×ｎ段＝全遅延時間Ｔ
の遅れが生じると共に、各１bit比較回路１を構成する組み合わせ論理回路におけるゲート遅れ等に起因して総比較結果ｏｕｔにひげ状のノイズＰが重畳されることがあった。
【課題を解決するための手段】
【０００９】
本発明のｎbit比較回路は、２進数のｎbit（但し、ｎ；２以上の正の整数）からなる第１の入力信号ａ［１：ｎ］（＝ａ［ｎ］，ａ［ｎ−１］，・・・，ａ［１］）と、２進数のｎbitからなる第２の入力信号ｂ［１：ｎ］（＝ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［１］）とを比較して大小を判別し、論理レベル“１”又は“０”の総比較結果を求めるｎbit比較回路において、縦続接続された（ｎ−１）個以下の個数の１bit比較回路と、ラッチ回路と、選択回路とを有している。
【００１０】
ここで、前記（ｎ−１）個以下の個数の１bit比較回路は、所定の前記下位bitより上位のbitから（ｎ−１）bitまでの各bitにおける前記第１の入力信号ａ［１：ｎ］と前記第２の入力信号ｂ［１：ｎ］とを比較して大小を判別し、前記各bitの比較結果を順次後段へ入力するための回路である。
【００１１】
前記ラッチ回路は、最終段の前記１bit比較回路から出力される最終段比較結果を、前記所定の下位bitにおける前記第２の入力信号ｂ［１：ｎ］の立ち下がりでラッチして第１の信号を出力すると共に、前記所定の下位bitにおける前記第２の入力信号ｂ［１：ｎ］の立ち上がりでラッチして第２の信号を出力する回路である。
【００１２】
更に、前記選択回路は、前記第１の信号又は前記第２の信号を、前記所定の下位bitにおける前記第１の入力信号ａ［１：ｎ］の論理レベルに応じて選択して前記総比較結果を出力する回路である。
【発明の効果】
【００１３】
本発明のｎbit比較回路によれば、出力される総比較結果の遅延に１bit比較回路での遅延は影響しなくなり、ひげ状のノイズも総比較結果に重畳しなくなる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の実施例１におけるｎbit比較回路を示す構成図である。
【図２】図２は図１中の各１bit比較回路１０の構成例を示す回路図である。
【図３】図３は図１のｎbit比較回路の動作を示す波形図である。
【図４】図４は本発明の実施例２におけるｎbit比較回路を示す構成図である。
【図５】図５は図４のｎbit比較回路の動作を示す波形図である。
【図６】図６は従来のｎbit比較回路を示す構成図である。
【図７】図７は従来の図６のｎbit比較回路における動作を示す波形図である。
【発明を実施するための形態】
【００１５】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１６】
（実施例１の構成）
図１は、本発明の実施例１におけるｎbit比較回路を示す構成図である。
【００１７】
ｎbit比較回路は、２進数のｎbit（但し、ｎ；２以上の正の整数）からなる第１の入力信号（例えば、ターゲットデータ）ａ［１：ｎ］（＝ａ［ｎ］，ａ［ｎ−１］，・・・，ａ［１］）と、２進数のｎbitからなる第２の入力信号（例えば、カウントアップしていくカウントアップデータ）ｂ［１：ｎ］（＝ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［１］）とを比較して大小を判別し、ａ［１：ｎ］≦ｂ［１：ｎ］の時は総比較結果ｏｕｔ＝“１”を求め、ａ［１：ｎ］＞ｂ［１：ｎ］の時は総比較結果ｏｕｔ＝“０”を求める回路である。
【００１８】
このｎbit比較回路は、（ｎ−１）個の１bit比較回路１０（＝１０−２〜１０−ｎ）を有し、これらが縦続接続されている。各１bit比較回路１０は、各前段の比較結果（ｃ［２］，ｃ［３］，・・・，ｃ［ｎ−１］、但し、１段目の１bit比較回路１０−２に対しては“１”）に基づき、各ターゲットデータ（ａ［２］，ａ［３］，・・・，ａ［ｎ］）と各カウントアップデータ（ｂ［２］，ｂ［３］，・・・，ｂ［ｎ］）とを比較して大小を判別し、各bitの比較結果（ｃ［２］，ｃ［３］，・・・，ｃ［ｎ−１］）を順次出力して後段へ入力する回路である。
【００１９】
最終段であるｎbitにおける１bit比較回路１０−ｎの出力端子には、ラッチ回路２０が接続されている。ラッチ回路２０は、１bit比較回路１０−ｎから出力される最終段比較結果ｃ［ｎ］を、所定の下位bit（ＬＳＢ）におけるカウントアップデータｂ［１］の立ち下がりでラッチして第１の信号ｑ［１］を出力すると共に、カウントアップデータｂ［１］の立ち上がりでラッチして第２の信号ｑ［２］を出力する回路であり、例えば、縦続接続された２段の遅延型フリップフロップ（以下「ＤＦＦ」という。）２０−１，２０−２により構成されている。
【００２０】
各ＤＦＦ２０−１，２０−２は、同一の回路であり、データの入力端子Ｄ、クロック入力端子ＣＫ、及びデータの出力端子Ｑをそれぞれ有している。１段目のＤＦＦ２０−１は、最終段比較結果ｃ［ｎ］がハイレベル（以下「“Ｈ”」という。）になった後に、クロック入力端子ＣＫに反転入力されるカウントアップデータｂ［１］の立ち下がりで、入力端子Ｄに入力される最終段比較結果ｃ［ｎ］をラッチし、このラッチした第１の信号ｑ［１］を出力端子Ｑから出力する回路である。２段目のＤＦＦ２０−２は、最終段比較結果ｃ［ｎ］が“Ｈ”になった後に、クロック入力端子ＣＫに入力されるカウントアップデータｂ［１］の立ち上がりで、入力端子Ｄに入力される第１の信号ｑ［１］をラッチし、このラッチした第２の信号ｑ［２］を出力端子Ｑから出力する回路である。
【００２１】
ＤＦＦ２０−１の出力端子Ｑ及び２０−２の出力端子Ｑには、選択回路であるセレクタ３０が接続されている。セレクタ３０は、第１の信号ｑ［１］又は第２の信号ｑ［２］を、ＬＳＢのターゲットデータａ［１］の論理レベル（“０”又は“１”）により選択してｎbitの総比較結果ｏｕｔを出力する回路であり、例えば、第２の信号ｑ［２］とＬＳＢのターゲットデータａ［１］との論理積を求める２入力ＡＮＤゲート３１と、第１の信号ｑ［１］とＬＳＢのターゲットデータａ［１］における反転信号との論理積を求める２入力ＡＮＤゲート３２と、ＡＮＤゲート３１及び３２の論理和を求めて総比較結果ｏｕｔを出力する２入力ＯＲゲート３３とにより構成されている。
【００２２】
図２は、図１中の各１bit比較回路１０の構成例を示す回路図である。
２進数のターゲットデータａ［１：ｎ］（＝ａ［ｎ］，ａ［ｎ−１］，・・・，ａ［１］）と、２進数のカウントアップデータｂ［１：ｎ］（＝ｂ［ｎ］，ｂ［ｎ−１］，・・・，ｂ［１］）とを比較して大小を判別する論理回路の場合、第ｋbitまでの比較結果をｃ［ｋ］で表し、
ａ［ｋ］≦ｂ［ｋ］の時、ｃ［ｋ］＝“１”
ａ［ｋ］＞ｂ［ｋ］の時、ｃ［ｋ］＝“０”
とすると、第（ｋ−１）bitまでの比較結果ｃ［ｋ−１］を用いて、第ｋbitまでの比較結果ｃ［ｎ］を表す論理式は、次式（１）で表すことができる。
【００２３】
【数１】
2010277218.tif 000003
【００２４】
式（１）を実現するための各１bit比較回路１０は、例えば、図２に示すように、ｋbitのターゲットデータａ［ｋ］を反転するインバータ１１と、（ｋ−１）bitまでの比較結果ｃ［ｋ−１］とインバータ１１の出力信号との論理積を求める２入力ＡＮＤゲート１２と、ｋbitのカウントアップデータｂ［ｋ］とインバータ１１の出力信号との論理積を求める２入力ＡＮＤゲート１３と、（ｋ−１）bitまでの比較結果ｃ［ｋ−１］とカウントアップデータｂ［ｋ］との論理積を求める２入力ＡＮＤゲート１４と、ＡＮＤゲート１３、１４及び１５の論理和を求めて比較結果ｃ［ｋ］を出力する３入力ＯＲゲート１５とにより構成することができる。
【００２５】
なお、下位２bitの１段目の１bit比較回路１０−２の場合、入力される比較結果を例えばｃ［ｋ−１］＝“１”とすれば、式（１）は次式（２）のようになる。
【００２６】
【数２】
2010277218.tif 000004
【００２７】
（実施例１の動作）
図３は、図１のｎbit比較回路の動作を示す波形図である。なお、この図３には、比較のために従来の図６のｎbit比較回路の総比較結果の波形も図示されている。
【００２８】
以下、図３を参照しつつ、図１に示す本実施例１のｎbit比較回路における動作を説明する。
【００２９】
クロックＣＬＫの立ち上がりに同期してカウントアップデータｂ［１：ｎ］がカウントアップしていくと、１段目の１bit比較回路１０−２では、式（２）に従い、“１”に基づき、最下位２bitのターゲットデータａ［２］とカウントアップデータｂ［２］との大小を判定して下位２bitの比較結果ｃ［２］を出力し、２段目の１bit比較回路１０−３に入力する。２段目の１bit比較回路１０−３では、式（１）に従い、下位２bitの比較結果ｃ［２］に基づき、下位bit３のターゲットデータａ［３］とカウントアップデータｂ［３］との大小を判定して下位３bitの比較結果ｃ［３］を出力する。
【００３０】
以下同様に動作し、最終段の１bit比較回路１０−ｎでは、式（１）に従い、（ｎ−１）bitの比較結果ｃ［ｎ−１］に基づき、ＭＳＢのターゲットデータａ［ｎ］とカウントアップデータｂ［ｎ］との大小を判定してＭＳＢの比較結果ｃ［ｎ］を出力する。
【００３１】
このように、クロックＣＬＫに同期してカウントアップデータｂ［１：ｎ］がカウントアップされて行き、（ｎ−１）bitの比較結果ｃ［ｎ］が“Ｈ”になった後、カウントアップデータｂ［１：ｎ］がｍの時、ラッチ回路２０のＤＦＦ２０−１により、カウントアップデータｂ［１］の立ち下がりで比較結果ｃ［ｎ］がラッチされて第１の信号ｑ［１］が生成される。更に、ＤＦＦ２０−２により、カウントアップデータｂ［１］の立ち上がりで第１の信号ｑ［１］がラッチされて第２の信号ｑ［２］が生成される。
【００３２】
すると、セレクタ３０により、ターゲットデータａ［１：ｎ］のＬＳＢであるａ［１］が“０”（ターゲットデータａ［１：ｎ］＝ｍ）か“１”（ターゲットデータａ［１：ｎ］＝ｍ＋１）かによって第１の信号ｑ［１］か第２の信号ｑ［２］が選択される。例えば、ターゲットデータａ［１］が“０”の時は、ＡＮＤゲート３２及びＯＲゲート３３によって第１の信号ｑ［１］が選択され、ターゲットデータａ［１］が“１”の時は、ＡＮＤゲート３１及びＯＲゲート３３によって第２の信号ｑ［２］が選択される。これにより、以下のような総比較結果ｏｕｔが得られる。
ａ［１：ｎ］≦ｂ［１：ｎ］の時：総比較結果ｏｕｔ＝“１”
ａ［１：ｎ］＞ｂ［１：ｎ］の時：総比較結果ｏｕｔ＝“０”
【００３３】
従来のｎbit比較回路では、ターゲットデータａ［１］＝“０”の場合、及びターゲットデータａ［１］＝“１”の場合共に、総比較結果ｏｕｔの出力時に全遅延時間Ｔの遅れが生じると共に、総比較結果ｏｕｔにひげ状のノイズＰが重畳されることがあったが、本実施例１では、総比較結果ｏｕｔの出力時の遅延がなく、しかも、ひげ状のノイズＰも生じない。
【００３４】
（実施例１の効果）
本実施例１によれば、出力される総比較結果ｏｕｔの遅延に１ビット比較回路１０（＝１０−２〜１０−ｎ）での遅延は影響しなくなり、ひげ状のノイズＰも総比較結果ｏｕｔに重畳しなくなる。
【実施例２】
【００３５】
（実施例２の構成）
図４は、本発明の実施例２におけるｎbit比較回路を示す構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３６】
本実施例２のｎbit比較回路は、実施例１と同様に、ターゲットデータａ［１：ｎ］と、カウントアップデータｂ［１：ｎ］とを比較して大小を判別し、ａ［１：ｎ］≦ｂ［１：ｎ］の時は総比較結果ｏｕｔ＝“１”を求め、ａ［１：ｎ］＞ｂ［１：ｎ］の時は総比較結果ｏｕｔ＝“０”を求める回路であり、実施例１よりも数の少ない（ｎ−２）個の実施例１と同様の１bit比較回路１０（＝１０−３〜１０−ｎ）を有し、これらが縦続接続されている。
【００３７】
最終段の１bit比較回路１０−ｎの出力端子には、実施例１とは構成の異なるラッチ回路２０Ａが接続されている。ラッチ回路２０Ａは、１bit比較回路１０−ｎから出力されるＭＳＢの比較結果ｃ［ｎ］を、所定の下位bit（例えば、下位２bit）におけるカウントアップデータｂ［２］の立ち上がりでラッチして第１の信号ｑ［１］  を出力すると共に、ＬＳＢにおけるカウントアップデータｂ［１］の立ち上がり及び立ち下がりでラッチして複数（例えば、３つ）の第２の信号ｑ［２］，ｑ［３］，ｑ［４］を出力する回路であり、例えば、縦続接続された４段のＤＦＦ２０−１〜２０−４により構成されている。
【００３８】
各ＤＦＦ２０−１〜２０−４は、同一の回路であり、データの入力端子Ｄ、クロック入力端子ＣＫ、及びデータの出力端子Ｑをそれぞれ有している。１段目のＤＦＦ２０−１は、ＭＳＢの比較結果ｃ［ｎ］が“Ｈ”になった後に、クロック入力端子ＣＫに入力されるカウントアップデータｂ［２］の立ち上がりで、入力端子Ｄに入力されるＭＳＢの比較結果ｃ［ｎ］をラッチし、このラッチした第１の信号ｑ［１］を出力端子Ｑから出力する回路である。
【００３９】
同様に、ＭＳＢの比較結果ｃ［ｎ］が“Ｈ”になった後に、２段目のＤＦＦ２０−２は、クロック入力端子ＣＫに入力されるカウントアップデータｂ［１］の立ち上がりで、入力端子Ｄに入力される第１の信号ｑ［１］をラッチし、このラッチした第２の信号ｑ［２］を出力端子Ｑから出力する回路である。３段目のＤＦＦ２０−３は、クロック入力端子ＣＫに入力されるカウントアップデータｂ［１］の立ち下がりで、入力端子Ｄに入力される第２の信号ｑ［２］をラッチし、このラッチした第２の信号ｑ［３］を出力端子Ｑから出力し、４段目のＤＦＦ２０−４は、クロック入力端子ＣＫに入力されるカウントアップデータｂ［１］の立ち上がりで、入力端子Ｄに入力される第２の信号ｑ［３］をラッチし、このラッチした第２の信号ｑ［４］を出力端子Ｑから出力する回路である。
【００４０】
各ＤＦＦ２０−１〜２０−４の出力端子Ｑには、実施例１とは異なる構成の選択回路である４入力１出力（４ｔｏｌ）のセレクタ３０Ａが接続されている。セレクタ３０Ａは、１つの第１の信号ｑ［１］及び３つの第２の信号ｑ［２］，ｑ［３］，ｑ［４］のうちのいずれか１つを、ＬＳＢにおけるターゲットデータａ［１］と下位２ビットのターゲットデータａ［２］との論理“０”又は“１”により選択して総比較結果ｏｕｔを出力する回路であり、ＡＮＤゲート及びＯＲゲート等により構成されている。
【００４１】
（実施例２の動作）
図５は、図４のｎbit比較回路の動作を示す波形図であり、実施例１の図３の波形図に対応している。
【００４２】
以下、図５を参照しつつ、図４に示す本実施例２のｎbit比較回路における動作を説明する。
【００４３】
実施例１とほぼ同様に、クロックＣＬＫの立ち上がりに同期してカウントアップデータｂ［１：ｎ］がカウントアップしていくと、１段目の１bit比較回路１０−３では、式（２）に従い、“１”に基づき、最下位３bitのターゲットデータａ［３］とカウントアップデータｂ［３］との大小を判定して下位３bitの比較結果ｃ［３］を出力し、２段目の１bit比較回路１０−４に入力する。２段目の１bit比較回路１０−４では、式（１）に従い、下位３bitの比較結果ｃ［３］に基づき、下位bit４のターゲットデータａ［４］とカウントアップデータｂ［４］との大小を判定して下位４bitの比較結果ｃ［４］を出力する。
【００４４】
以下同様に動作し、最終段の１bit比較回路１０−ｎでは、式（１）に従い、（ｎ−１）bitの比較結果ｃ［ｎ−１］に基づき、ＭＳＢのターゲットデータａ［ｎ］とカウントアップデータｂ［ｎ］との大小を判定してＭＳＢの比較結果ｃ［ｎ］を出力する。
【００４５】
このように、クロックＣＬＫに同期してカウントアップデータｂ［１：ｎ］がカウントアップされて行き、（ｎ−２）bitの比較結果ｃ［ｎ］が“Ｈ”になった後、カウントアップデータｂ［１：ｎ］がｍの時、ラッチ回路２０ＡのＤＦＦ２０−１により、カウントアップデータｂ［２］の立ち上がりで比較結果ｃ［ｎ］がラッチされて第１の信号ｑ［１］が生成される。更に、ＤＦＦ２０−２により、カウントアップデータｂ［１］の立ち上がりで第１の信号ｑ［１］がラッチされて第２の信号ｑ［２］が生成され、ＤＦＦ２０−３により、カウントアップデータｂ［１］の立ち下がりで第２の信号ｑ［２］がラッチされて第２の信号ｑ［３］が生成され、その後、ＤＦＦ２０−４により、カウントアップデータｂ［１］の立ち上がりで第２の信号ｑ［３］がラッチされて第２の信号ｑ［４］が生成される。
【００４６】
すると、セレクタ３０Ａにより、ターゲットデータａ［１：ｎ］のＬＳＢであるａ［１］と下位２bitのａ［２］が“０”か“１”かによって、下記のように、４つの信号ｑ［１］〜ｑ［４］の１つが選択される。
ａ［１］，ａ［２］＝“００”の場合、信号ｑ［１］が選択
ａ［１］，ａ［２］＝“０１”の場合、信号ｑ［２］が選択
ａ［１］，ａ［２］＝“１０”の場合、信号ｑ［３］が選択
ａ［１］，ａ［２］＝“１１”の場合、信号ｑ［４］が選択
【００４７】
これにより、以下のような総比較結果ｏｕｔが得られる。
ａ［１：ｎ］≦ｂ［１：ｎ］の時：総比較結果ｏｕｔ＝“１”
ａ［１：ｎ］＞ｂ［１：ｎ］の時：総比較結果ｏｕｔ＝“０”
【００４８】
従来のｎbit比較回路では、ターゲットデータａ［１］＝“０”の場合、及びターゲットデータａ［１］＝“１”の場合共に、総比較結果ｏｕｔの出力時に全遅延時間Ｔの遅れが生じると共に、総比較結果ｏｕｔにひげ状のノイズＰが重畳されることがあったが、本実施例２では、総比較結果ｏｕｔの出力時の遅延がなく、しかも、ひげ状のノイズＰも生じない。
【００４９】
（実施例２の効果）
本実施例２によれば、実施例１とほぼ同様に、出力される総比較結果ｏｕｔの遅延に１ビット比較回路１０（＝１０−３〜１０−ｎ）での遅延は影響しなくなり、ひげ状のノイズＰも総比較結果ｏｕｔに重畳しなくなる。
【００５０】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００５１】
（ａ）  実施例１では（ｎ−１）個の１bit比較回路１０（＝１０−２〜１０−ｎ）を使用する場合、実施例２では（ｎ−２）個の１bit比較回路１０（＝１０−３〜１０−ｎ）を使用する場合について説明したが、その１bit比較回路１０を他の個数（例えば、（ｎ−３）個、（ｎ−４）等）使用しても、上記実施例１、２とほぼ同様の作用効果を奏することができる。
【００５２】
（ｂ）  各１bit比較回路１０、ラッチ回路２０，２０Ａ及びセレクタ３０，３０Ａは、図示以外の回路により構成してもよい。
【符号の説明】
【００５３】
１０，１０−２〜１０−ｎ      １bit比較回路
２０，２０Ａ      ラッチ回路
２０−１〜２０−４      ＤＦＦ
３０，３０Ａ      セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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