(57)【要約】【課題】  金属層と半導体層との接続抵抗の上昇を抑えた積層ゲート電極を有する半導体装置、及びその製造方法を提供する。【解決手段】  半導体装置１０は、半導体基板１１に形成された第１導電型のソース領域及びドレイン領域１４と、ソース領域とドレイン領域との間に形成されたチャネル領域１６と、チャネル領域上に形成されたゲート絶縁膜２１とを有する。半導体装置１０は更に、ゲート絶縁膜上に形成された金属ゲート電極層２２と、金属ゲート電極層上に形成された、第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層２３とを有する。【選択図】  図１
2010021363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された、第１導電型のソース領域及び前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属ゲート電極層と、
前記金属ゲート電極層上に形成された、前記第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層と
を有することを特徴とする半導体装置。
【請求項２】
前記半導体ゲート電極層上に形成された金属半導体化合物層、を更に有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属ゲート電極層を形成する工程と、
前記金属ゲート電極層上に第１導電型の半導体ゲート電極層を形成する工程と、
前記半導体ゲート電極層及び前記金属ゲート電極層をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行い、前記半導体基板内に前記第１導電型とは逆の導電型である第２導電型のソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記イオン注入を行う前に、前記半導体ゲート電極層上に保護膜を形成する工程と、
前記ソース／ドレイン領域を形成する工程の後に、前記半導体ゲート電極層を露出させるように前記保護膜を除去する工程と、
露出された前記半導体ゲート電極層上に金属半導体化合物層を形成する工程と
を更に有することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体領域上にゲート絶縁膜を介してゲート電極が形成されてなるＭＯＳ型半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化のためにＭＯＳ型半導体装置の微細化が進められるにつれて、ＭＯＳ型半導体装置のチャネル長が短縮されてきている。ＭＯＳ型半導体装置のゲート電極には一般的にポリシリコンが使用されている。より具体的には、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）、及びＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）のそれぞれにおいて、それぞれの閾値電圧の観点から、Ｎ型、及びＰ型にドープされたポリシリコンが使用されている。今後の更なる微細化の進展によりチャネル長がますます短縮されると、ゲート電極が幅狭化し、ポリシリコンゲートのゲート抵抗が増大する。
【０００３】
これに関連し、ゲート電極を金属で形成する試みがなされている。しかしながら、金属ゲート電極は、半導体であるポリシリコンから成るゲート電極と比較して加工性に劣るという性質を有する。
【０００４】
この金属ゲート電極の問題を解決するために、ゲート電極として、ゲート絶縁膜上に薄く形成された金属層とその上に形成されたポリシリコン層とから成る積層ゲート電極を採用することが検討されている。また、このような積層ゲート電極において、ポリシリコン層の上にシリサイド層を形成してゲート電極を更に低抵抗化することや、金属層／ポリシリコン層界面での反応を抑制するために金属層を多層化することが提案されている。
【特許文献１】米国特許第７０９８５１６号明細書
【特許文献２】米国特許第７２２６８３１号明細書
【特許文献３】米国特許出願公開第２００６／０１７１２２号明細書
【特許文献４】特開２００６−１５６８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ゲート電極として、ゲート絶縁膜上に金属層とポリシリコン層とを含む積層ゲート電極を形成した場合、金属層に接する側のポリシリコン層に空乏層が形成され、トランジスタのオン電流が減少するという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明の一観点に従った半導体装置は、半導体基板に形成された第１導電型のソース領域及び第１導電型のドレイン領域と、ソース領域とドレイン領域との間に形成されたチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された金属ゲート電極層と、金属ゲート電極層上に形成された第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層とを有する。
【０００７】
本発明の他の一観点に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属ゲート電極層を形成する工程と、金属ゲート電極層上に第１導電型の半導体ゲート電極層を形成する工程と、半導体ゲート電極層及び金属ゲート電極層をパターニングしてゲート電極を形成する工程と、ゲート電極をマスクとしてイオン注入を行い、半導体基板内に前記第１導電型とは逆の導電型である第２導電型のソース／ドレイン領域を形成する工程とを有する。
【発明の効果】
【０００８】
ここで開示される半導体装置及びその製造方法によれば、金属層と半導体層との接続抵抗の上昇を抑えた積層ゲート電極を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照しながら本発明の実施形態について詳細に説明する。
【００１０】
図１は、本発明の第１実施形態に係る半導体装置１０の主要部を概略的に示す。半導体装置１０は、半導体基板１１、素子分離領域１２、ゲート電極１３、ソース／ドレイン領域１４を有する。この半導体装置１０はまた、必要に応じてのＬＤＤ（Lightly  Doped  Drain）領域１５を有する。ソース／ドレイン領域１４及びＬＤＤ領域１５は、一対のソース／ドレインとして機能し、ゲート電極１３の下の半導体基板１１内に、チャネル領域１６を画成している。図示された半導体装置１０はＰＭＯＳであり、ソース／ドレイン領域１４及びＬＤＤ領域１５はＰ型にドープされ、Ｎ型半導体基板内、あるいはＮ型又はＰ型の半導体基板に形成されたＮウェルなどのＮ型半導体領域内に形成されている。半導体基板１１は、例えばシリコン（Ｓｉ）ウェハ、又はＳＯＩ（Silicon  On  Insulator）ウェハ等とし得る。素子分離領域１２は、例えばＳＴＩ（Shallow  Trench  Isolation）であり、同一の半導体基板内に形成された隣接する半導体装置を絶縁分離する。
【００１１】
ゲート電極１３は、ゲート絶縁膜２１上に形成された、金属ゲート電極層２２及び半導体ゲート電極層２３を有し、半導体装置１０は更に、半導体ゲート電極層２３上に保護膜２４、及びこれらを含む積層体の側壁にサイドウォール２５を有する。ゲート絶縁膜２１は、例えば二酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮ）層、ハフニウム酸化物（ＨｆＯ２）等の高誘電率誘電体層、又はこれらの組み合わせを有する。ゲート絶縁膜２１として高誘電率誘電体層を用いる場合、チャネル領域でのキャリア移動度の観点から、ゲート絶縁膜２１は、０．５ｎｍ−０．７ｎｍ程度のＳｉＯ２層とその上の２ｎｍ程度の高誘電率誘電体層との積層とするのが好ましい。金属ゲート電極層２２は、この場合はＰＭＯＳである半導体装置１０の閾値電圧Ｖｔｈを制御するものであり、ＰＭＯＳの動作に適した仕事関数の金属を有する。例えば、図１における金属ゲート電極層２２は、５ｅＶ程度の仕事関数の金属を有する。他の例では、図１における金属ゲート電極層２２は、例えばハフニウム窒化物（ＨｆＮ）、チタン窒化物（ＴｉＮ）又はタンタル窒化物（ＴａＮ）等の導電性金属窒化物を有する。半導体ゲート電極層２３は、ソース／ドレイン領域１４の導電型（Ｐ型）と逆の導電型（Ｎ型）にドープされたポリシリコンを有する。保護膜２４は、サイドウォール２５をマスクとしたソース／ドレイン領域１４への不純物注入時に、半導体ゲート電極層２３に不純物が注入されるのを阻止するのに十分な厚さを有し、例えば、３０ｎｍ程度の厚さのＳｉＮ膜を含む。
【００１２】
金属ゲート電極層２２は、上述のように、半導体装置１０の閾値電圧を制御する機能も有する。また、金属ゲート電極層２２は、加工の容易性を考慮して、例えば１０ｎｍ程度など、半導体ゲート電極層２３の厚さ（例えば、５０ｎｍ）より小さい厚さに形成されることが好ましい。
【００１３】
半導体装置１０のゲート電極１３は、金属ゲート電極層２２及びＮ型ポリシリコンゲート電極層２３を含む積層ゲート電極を有する。これにより、ＰＭＯＳトランジスタである半導体装置１０のゲート電極に負電圧が印加され、ＰＭＯＳトランジスタである半導体装置１０がオンとなる状態において、Ｎ型ポリシリコンゲート電極層２３中のキャリアは金属ゲート電極層側に移動するため、空乏化の問題が発生しない。従って、Ｎ型ポリシリコンの半導体ゲート電極層２３と金属ゲート電極層２２との電気的接続が確保される。
【００１４】
以上、本発明の第１実施形態に係る半導体装置１０を、ＰＭＯＳを参照して説明した。しかしながら、この第１実施形態はＮＭＯＳにも同様に適用可能である。その場合、Ｎ型及びＰ型の各導電型は逆にされる。すなわち、ソース／ドレイン領域１４及びＬＤＤ領域１５はＮ型、半導体ゲート電極層２３はＰ型にドープされる。また、この場合、金属ゲート電極層２２は、ＮＭＯＳの動作に適した仕事関数を有する金属から成る。例えば、ＮＭＯＳの金属ゲート電極層２２は、４ｅＶ程度の仕事関数を有する金属を有する。他の例では、ＮＭＯＳの金属ゲート電極層２２は、例えばハフニウム炭化物（ＨｆＣ）、チタン炭化物（ＴｉＣ）又はタンタル炭化物（ＴａＣ）等の導電性金属炭化物を有する。さらに、半導体装置１０は、所謂ポケット領域等を有していてもよい。
【００１５】
続いて、図２を用いて、図１の半導体装置１０の製造方法を説明する。図２において、図１と同一の構成要素には同一の参照符号を用いる。
【００１６】
先ず図２（ａ）に示すように、例えばシリコンウェハである半導体基板１１に素子分離領域としてＳＴＩ１２を形成した後、半導体基板１１の全面に、後にゲート酸化膜２１に画成される絶縁層２１’を形成する。半導体基板１１は、必要に応じて、形成されるＰＭＯＳ又はＮＭＯＳに対応したＮウェル又はＰウェルを有する。ＳＴＩ１２の形成方法は、当業者に周知であり、ここでは説明を要しない。絶縁層２１’は、例えば、熱酸化により成長されたＳｉＯ２層、化学的気相成長（ＣＶＤ）法により堆積されたＳｉＯ２層、ＳｉＮ層、若しくはＨｆＯ２等の高誘電率誘電体層、又はこれらの組み合わせを有する。
【００１７】
次に、図２（ｂ）に示すように、後に金属ゲート電極層２２に形成される金属層２２’、半導体ゲート電極層２３に形成される半導体層２３’、及び保護膜２４に形成される例えばＳｉＮ膜から成る絶縁層２４’を堆積する。さらに、絶縁層２４’上に、パターニングされたレジスト層２６を形成する。金属層２２’は、例えば、ＨｆＮ、ＴｉＮ又はＴａＮ等の導電性金属窒化物であってもよく、その場合、物理的気相成長（ＰＶＤ）法又は原子層堆積（ＡＬＤ）法によって、例えば１０ｎｍの厚さに成膜し得る。ＳｉＮ層２４’は、例えばＮＨ３及びＳｉＨ４の混合ガスを用いたＣＶＤ法によって、例えば３０ｎｍの厚さに成膜し得る。レジスト層２６は、例えば、周知のフォトリソグラフィによってパターニングし得る。
【００１８】
半導体層２３’は、ポリシリコンとしてもよく、その場合、例えばＳｉＨ４ガスを用いたＣＶＤ法によって、例えば５８０℃の温度で５０ｎｍの厚さに成膜し得る。半導体層２３’は、堆積時に、あるいは堆積後のイオン注入によって、ＰＭＯＳの場合はリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物、ＮＭＯＳの場合にはボロン（Ｂ）等のＰ型不純物でドープされる。
【００１９】
次に、図２（ｃ）に示すように、レジスト層２６をマスクとして用いて、ゲート絶縁膜２１、金属ゲート電極層２２、半導体ゲート電極層２３及び保護膜２４を含んだ積層体を形成する。さらに、必要に応じて、イオン注入２７によってＬＤＤ領域１５を形成し、レジスト層２６を除去する。この積層体（２１−２４）の形成は、反応性イオンエッチング（ＲＩＥ）等のエッチングを用いて行い得る。代替的に、レジスト層２６をマスクとしたエッチングによって保護膜２４を画成した後にレジスト層２６を除去し、保護膜２４をハードマスクとして残りの層をエッチングしてもよい。なお、図２においては、この段階で絶縁層２１’をエッチングしているが、絶縁層２１’は、後のサイドウォール２５形成の工程で除去してもよい。
【００２０】
イオン注入２７によるＬＤＤ領域１５の形成は、レジスト層２６及び／又は積層体（２１−２４）をマスクとして、例えば、ＰＭＯＳの場合はＢを１ｋｅＶの加速エネルギー、１×１０１５ｃｍ−２のドーズ量で、ＮＭＯＳの場合にはＡｓを４ｋｅＶの加速エネルギー、１×１０１５ｃｍ−２のドーズ量で、半導体基板１１に注入して行う。さらに、この段階で、ポケット注入を行ってもよい。これは、例えば、ＰＭＯＳの場合はＡｓを８０ｋｅＶの加速エネルギー、２×１０１３ｃｍ−２のドーズ量で、ＮＭＯＳの場合にはＢを１０ｋｅＶの加速エネルギー、２×１０１３ｃｍ−２のドーズ量で、半導体基板１１に注入して行う。
【００２１】
そして、図２（ｄ）に示すように、積層体（２１−２４）の両側の側壁にサイドウォール２５を形成し、イオン注入２８及びその後の熱処理によってソース／ドレイン領域１４を形成する。サイドウォール２５の形成は、例えば、積層体（２１−２４）の上方及び側方を含めて半導体基板１１の全面にＳｉＯ２膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングすることによって行うことができる。イオン注入２８は、例えば、ＰＭＯＳの場合はＢを５ｋｅＶの加速エネルギー、５×１０１５ｃｍ−２のドーズ量で、ＮＭＯＳの場合にはＰを２０ｋｅＶの加速エネルギー、７×１０１５ｃｍ−２のドーズ量で、半導体基板１１に注入して行う。このとき、図２（ｂ）の段階で不純物がドープされた半導体ゲート電極層２３は、保護膜２４によってイオン注入２８から保護される。すなわち、ＰＭＯＳの場合には、半導体ゲート電極層２３はＮ型、ソース／ドレイン領域１４はＰ型にドープされ、ＮＭＯＳの場合には、半導体ゲート電極層２３はＰ型、ソース／ドレイン領域１４はＮ型にドープされる。イオン注入２８後の熱処理は、ソース／ドレイン領域１４に注入された不純物が活性化されるように、例えば急速熱アニール（ＲＴＡ）によって行うことができる。以上の工程群により、図１の半導体装置１０が得られる。
【００２２】
続いて、図３及び図４を用いて、本発明の第１実施形態に係る半導体装置１０の変形例を説明する。図３及び図４において、図１及び図２と同一の構成要素には同一の参照符号を用いる。
【００２３】
図３に示す半導体装置３０は、図１の半導体装置１０と、ゲート電極３３上に保護膜２４に代えて金属半導体化合物層３４を有する点、及びソース／ドレイン領域１４に金属半導体化合物層３９を有する点を除いて同様である。
【００２４】
金属半導体化合物層３４は、例えば、ニッケル（Ｎｉ）シリサイド、コバルト（Ｃｏ）シリサイド又はタングステン（Ｗ）シリサイド等の金属シリサイドを含み、金属ゲート電極層２２及び半導体ゲート電極層２３とともにゲート電極を構成する。金属ゲート電極層２２、及び例えばポリシリコンを含む半導体ゲート電極層２３の上に、低抵抗の金属シリサイド層を有することにより、この半導体装置３０は図１の半導体装置１０より低抵抗のゲート電極を実現することが可能である。特に、金属ゲート電極層２２が上述のような金属窒化物又は金属炭化物から成る場合など、金属ゲート電極層２２より低抵抗の金属半導体化合物層３４を形成することが好ましい。なお、金属半導体化合物層３４が厚いほど全体としてのゲート抵抗が低減されるが、製造プロセスの観点から、金属半導体化合物層３４と３９とは同一工程にて形成することが好ましい。その場合、金属半導体化合物層３４の厚さは、ソース／ドレイン領域１４に適したシリサイド化プロセスによって制約されるため、半導体ゲート電極層２３は部分的にのみシリサイド化され、シリサイド化されない部分が残存することになる。
【００２５】
図４は、図３の半導体装置３０の製造方法を示す。半導体装置３０の製造方法は、図２（ａ）−（ｄ）に示された半導体装置１０の製造方法を含み、図４（ａ）の工程は図２（ｄ）の工程に続くものである。
【００２６】
図４（ａ）に示すように、先ず、半導体ゲート電極層２３上の保護膜２４を除去する。この除去は、例えば、保護膜２４がＳｉＮから成り、サイドウォール２５がＳｉＯ２から成る場合、ＳｉＮとＳｉＯ２との間で選択性を有するエッチングによって行うことができる。
【００２７】
次に、図４（ｂ）に示すように、半導体ゲート電極層２３上の金属半導体化合物層３４及びソース／ドレイン領域１４上部の金属半導体化合物層３９を形成する。金属半導体化合物層３４及び３９の形成は、図４（ａ）の構造の全面に、Ｎｉ、Ｃｏ又はＷ等の高融点金属を堆積し、この金属のシリサイドを形成するのに適した温度で熱処理することにより行うことができる。例えば、スパッタ法によってＮｉを厚さ５ｎｍに堆積した後に熱処理を加えることで、半導体ゲート電極層２３の上部及びソース／ドレイン領域１４の上部がニッケルシリサイド層３４及び３９に変換される。また、シリサイド層を均一に形成するために、ＮｉにＰｔを添加してもよい。
【００２８】
なお、金属半導体化合物層３４及び３９は、異なる工程で、異なる金属を用いて、あるいは、異なる厚さに形成することも可能である。例えば、ゲート抵抗の低減の観点から、金属半導体化合物層３４を金属半導体化合物層３９より厚く形成してもよい。
【００２９】
また、ソース／ドレイン領域１４の金属半導体化合物層３９は、ゲート抵抗低減の観点からは必ずしも必要なものではない。
【００３０】
以上、本発明の一実施形態に係るＰＭＯＳ及びＮＭＯＳの構造及びその製造方法を説明した。続いて、ＰＭＯＳ及びＣＭＯＳの双方を有する相補型ＭＯＳＦＥＴ（ＣＭＯＳ）への本発明の適用を説明する。
【００３１】
図５は、本発明の第２実施形態に係るＣＭＯＳ型半導体装置５０の主要部を概略的に示す。ＣＭＯＳ型半導体装置５０は、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂを有し、これらのＭＯＳＦＥＴ５０ａ、５０ｂは、それぞれ、半導体基板５１内の素子分離領域５２によって隔てられたＮ型半導体領域、Ｐ型半導体領域に形成されている。ＰＭＯＳ５０ａ、ＮＭＯＳ５０ｂは、それぞれ、ゲート電極５３ａ、５３ｂと、ソース／ドレイン領域５４ａ、５４ｂと、必要に応じてのＬＤＤ領域５５ａ、５５ｂとを有する。ＰＭＯＳ５０ａのソース／ドレイン領域５４ａ及びＬＤＤ領域５５ａはＰ型にドープされ、ＮＭＯＳ５０ｂのソース／ドレイン領域５４ｂ及びＬＤＤ領域５５ｂはＮ型にドープされている。半導体基板５１は、例えばＳｉウェハ、又はＳＯＩウェハ等とし得る。素子分離領域１２は、例えばＳＴＩであり、ＰＭＯＳ５０ａとＮＭＯＳ５０ｂとを絶縁分離する。
【００３２】
ＰＭＯＳ５０ａのゲート電極５３ａは、金属ゲート電極層６２ａ及び半導体ゲート電極層６３ａを含む。ＰＭＯＳ５０ａは更に、ゲート電極５３ａ下のゲート絶縁膜６１、ゲート電極５３ａ上の保護膜６４、及びこれらを含む積層体の側壁に形成されたサイドウォール６５を有する。金属ゲート電極層６２ａは、ＰＭＯＳ５０ａの動作に適した仕事関数を有する金属から成る。例えば、金属ゲート電極層６２ａは、５ｅＶ程度の仕事関数を有する金属、又はＨｆＮ、ＴｉＮ若しくはＴａＮ等の導電性金属窒化物を有する。半導体ゲート電極層６３ａは、ソース／ドレイン領域５４ａの導電型（Ｐ型）と逆の導電型（Ｎ型）に高濃度にドープされたポリシリコンを有する。
【００３３】
一方、ＮＭＯＳ５０ｂのゲート電極５３ｂは、金属ゲート電極層６２ｂ及び半導体ゲート電極層６３ｂを含む。ＮＭＯＳ５０ｂは更に、ゲート電極５３ｂ下のゲート絶縁膜６１、ゲート電極５３ｂ上の保護膜６４、及びこれらを含む積層体の側壁に形成されたサイドウォール６５を有する。金属ゲート電極層６２ｂは、ＮＭＯＳ５０ｂの動作に適した仕事関数を有する金属から成る。例えば、金属ゲート電極層６２ｂは、４ｅＶ程度の仕事関数を有する金属、又はＨｆＣ、ＴｉＣ若しくはＴａＣ等の導電性金属炭化物を有する。半導体ゲート電極層６３ｂは、ソース／ドレイン領域５４ｂの導電型（Ｎ型）と逆の導電型（Ｐ型）に高濃度にドープされたポリシリコンを有する。
【００３４】
また、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂそれぞれの金属ゲート電極層６２ａ及び６２ｂは、例えば１０ｎｍ程度など、それぞれの半導体ゲート電極層６３ａ及び６３ｂの厚さ（例えば、５０ｎｍ）より小さい厚さに形成されるのが好ましい。
【００３５】
ＣＭＯＳ型半導体装置５０においては、ＰＭＯＳ５０ａのゲート電極５３ａは、金属ゲート電極層６２ａ及びＮ型ポリシリコンゲート電極層６３ａを含む積層ゲート電極を有する。また、ＮＭＯＳ５０ｂのゲート電極５３ｂは、金属ゲート電極層６２ｂ及びＰ型ポリシリコンゲート電極層６３ｂを含む積層ゲート電極を有する。これにより、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂそれぞれのオン状態において、ポリシリコンゲート電極層６３ａ及び６３ｂには空乏化の問題が発生しない。
【００３６】
なお、ゲート絶縁膜６１、保護膜６４、サイドウォール６５の材料及び厚さなどは、図１のＰＭＯＳ１０を参照して説明されたものと同様とし得る。しかしながら、これらの構造の材料及び厚さなどは、必要に応じて、ＰＭＯＳ５０ａとＮＭＯＳ５０ｂとで異なるように選定されてもよい。また、ＣＭＯＳ型半導体装置５０は、所謂ポケット領域等を有していてもよい。
【００３７】
続いて、図６及び図７を用いて、図５のＣＭＯＳ型半導体装置５０の製造方法を説明する。図６及び図７において、図５と同一の構成要素には同一の参照符号を用いる。また、図２に示されたＰＭＯＳ又はＮＭＯＳの製造方法と共通する事項については詳細には説明しない。
【００３８】
先ず図６（ａ）に示すように、半導体基板５１に素子分離領域としてＳＴＩ５２を形成した後、半導体基板５１の全面に、絶縁層６１’、金属層６２ａ’、及び誘電体層６６を順次形成し、レジスト層６７の塗布・パターニングを行う。半導体基板５１は、例えばシリコンウェハであり、ＰＭＯＳが形成されるＮ型のＰＭＯＳ領域と、ＮＭＯＳが形成されるＰ型のＮＭＯＳ領域とを有している。絶縁層６１’は、後にＰＭＯＳ及びＮＭＯＳのゲート絶縁膜に形成される層であり、例えば、ＳｉＯ２層、ＳｉＮ層、若しくはＨｆＯ２等の高誘電率誘電体層、又はこれらの組み合わせを有する。金属層６２ａ’は、例えば、厚さ１０ｎｍのＨｆＮ層から成る。誘電体層６６は後に除去される層であり、例えばＳｉＮから成る。レジスト層６７は、ＰＭＯＳ領域を覆い且つＮＭＯＳ領域を露出させるようにパターニングされる。
【００３９】
次に、誘電体層６６及び金属層６２ａ’のパターニングにより、図６（ｂ）に示すようにＰＭＯＳ領域上にのみ誘電体層６６及び金属層６２ａ’を残存させる。金属層６２ａ’は、例えば、硝酸アンモニウムを用いてエッチングすることができる。
【００４０】
次に、図６（ｃ）に示すように、図６（ｂ）の構造上に、金属層６２ｂ’、及び誘電体層６８を形成し、レジスト層６９の塗布・パターニングを行う。金属層６２ｂ’は、例えば、厚さ１０ｎｍのＨｆＣ層から成る。誘電体層６８は後に除去される層であり、例えばＳｉＮから成る。レジスト層６９は、ＮＭＯＳ領域を覆い且つＰＭＯＳ領域を露出させるようにパターニングされる。
【００４１】
次に、図６（ｂ）の工程と同様にして、誘電体層６８及び金属層６２ｂ’のパターニングにより、図６（ｄ）に示すようにＮＭＯＳ領域上にのみ誘電体層６８及び金属層６２ｂ’を残存させる。これにより、ＰＭＯＳ領域上には絶縁層６１’、金属層６２ａ’及び誘電体層６６が積層され、ＮＭＯＳ領域上には絶縁層６１’、金属層６２ｂ’及び誘電体層６８が積層された構造が得られる。
【００４２】
続いて、図７（ａ）に示すように、ＰＭＯＳ領域上の誘電体層６６の除去と、Ｎ型にドープされたポリシリコン層６３ａ’の全面堆積と、誘電体層６４’の堆積及びパターニングとを行う。Ｎ型のポリシリコン層６３ａ’は、好ましくは、Ｐ又はＡｓでドープされる。誘電体層６４’は例えば、ＳｉＮ膜を有し、フォトリソグラフィ及びエッチングを用いて、ＰＭＯＳ領域を覆い且つＮＭＯＳ領域を露出させるようにパターニングされる。
【００４３】
次に、図７（ｂ）に示すように、誘電体層６４’をマスクとして、ＮＭＯＳ領域上のポリシリコン層６３ａ’及び誘電体層６８を除去する。
【００４４】
次に、図７（ｃ）に示すように、Ｐ型にドープされたポリシリコン層６３ｂ’の全面堆積と、誘電体層６４’の堆積及びパターニングと、ＰＭＯＳ領域上のポリシリコン層６３ｂ’の除去を行う。Ｐ型のポリシリコン層６３ｂ’は、好ましくは、Ｂでドープされる。ここで堆積された誘電体層６４’は、ＰＭＯＳ領域上のポリシリコン層６３ｂ’の除去のため、ＮＭＯＳ領域を覆い且つＰＭＯＳ領域を露出させるようにパターニングされる。また、ここで堆積された誘電体層６４’は、図７（ａ）の工程で堆積された誘電体層と同一の材料（例えば、ＳｉＮ）及び実質的に同一の厚さ（例えば、３０ｎｍ）とし得る。これにより、ＰＭＯＳ領域上には絶縁層６１’、金属層６２ａ’、Ｎ型ポリシリコン層６３ａ’及び誘電体層６４’が積層され、ＮＭＯＳ領域上には絶縁層６１’、金属層６２ｂ’、Ｐ型ポリシリコン層６３ｂ’及び誘電体層６４’が積層された構造が得られる。
【００４５】
次に、図７（ｄ）に示すように、ＰＭＯＳ領域において、図２（ｂ）−（ｄ）を参照して説明されたようにして、積層構造のパターニング、ＬＤＤ領域５５ａのイオン注入、サイドウォール６５の形成、及びソース／ドレイン領域５４ａのイオン注入を行う。この間、ＮＭＯＳ領域をフォトレジストで覆ったままにすることにより、ＮＭＯＳ領域をエッチングやイオン注入から保護することができる。
【００４６】
そして、図７（ｅ）に示すように、ＮＭＯＳ領域において、図２（ｂ）−（ｄ）を参照して説明されたようにして、積層構造のパターニング、ＬＤＤ領域５５ｂのイオン注入、サイドウォール６５の形成、及びソース／ドレイン領域５４ｂのイオン注入を行う。この間、ＰＭＯＳ領域をフォトレジストで覆ったままにすることにより、ＰＭＯＳ領域をエッチングやイオン注入から保護することができる。以上の工程群により、図５のＣＭＯＳ型半導体装置５０が得られる。
【００４７】
図６及び図７に示したＣＭＯＳ型半導体装置５０の製造方法によれば、ＰＭＯＳ５０ａ及びＮＭＯＳ５０ｂの半導体ゲート電極層６３ａ及び６３ｂは、それぞれ、ポリシリコン層６３ａ’及び６３ｂ’の堆積時にＮ型及びＰ型にドープされる。そして、保護膜６４はソース／ドレイン領域５４ａ及び５４ｂを形成する際のイオン注入工程において、半導体ゲート電極層６３ａ及び６３ｂにイオンが注入されることを防ぐ。
【００４８】
図８は、ＣＭＯＳ型半導体装置５０を製造する他の１つの方法を示す。この方法は、図６及び図７の方法と比較して、半導体ゲート電極層６３ａ及び６３ｂのドーピングがソース／ドレイン領域５４ａ及び５４ｂのイオン注入に先立って行われる点で同じであるが、このドーピングがイオン注入によって行われる点で相違する。
【００４９】
図８に示す製造方法は、図６及び図７の製造方法と、図６（ａ）−（ｄ）の工程群を共通とする。すなわち、図８（ａ）に示す工程は、図６（ｄ）の工程に続くものである。図８の製造方法においては、図８（ａ）に示すように、図６（ｄ）に示したＰＭＯＳ領域上の誘電体層６６及びＮＭＯＳ領域上の誘電体層６８をともに除去し、ＰＭＯＳ領域及びＮＭＯＳ領域の双方上にポリシリコン層６３’及び誘電体層６４’を堆積する。ポリシリコン層６３’は、好ましくはアンドープのポリシリコンから成るが、Ｎ型又はＰ型にドープされていてもよい。
【００５０】
次に、図８（ｂ）に示すように、ＮＭＯＳ領域を覆い且つＰＭＯＳ領域を露出させるようにパターニングされたレジスト層８１を形成し、Ｎ型不純物のイオン注入８２を行う。これにより、ＰＭＯＳ領域上のポリシリコン層６３’のみが選択的にドープされ、Ｎ型のポリシリコン層６３ａ’に変換される。このＮ型不純物のイオン注入８２においては、好ましくは、Ｐ、Ａｓ又はＳｂを注入し得る。
【００５１】
次に、図８（ｃ）に示すように、ＮＭＯＳ領域上のレジスト層８１を除去し、レジスト層８１とは逆にＰＭＯＳ領域を覆い且つＮＭＯＳ領域を露出させるようにパターニングされたレジスト層８３を形成し、Ｐ型不純物のイオン注入８４を行う。これにより、ＮＭＯＳ領域上のポリシリコン層６３’のみが選択的にドープされ、Ｐ型のポリシリコン層６３ｂ’に変換される。このＰ型不純物のイオン注入８４においては、好ましくは、Ｂ、Ｇａ又はＩｎを注入し得る。
【００５２】
そして、図８（ｄ）及び（ｅ）に示すようにして、図５のＣＭＯＳ型半導体装置５０が得られる。これらの工程は、図７（ｄ）及び（ｅ）と同様である。
【００５３】
図８の製造方法は、ＰＭＯＳ及びＮＭＯＳの双方に対して、ポリシリコン層６３’及び誘電体層６４’を同時に形成することが可能であり、製造上のスループット向上及びコスト削減が可能である。
【００５４】
図９は、ＣＭＯＳ型半導体装置５０を製造する更なる他の１つの方法を示す。この方法は、図６−図８を用いて説明された２つの方法と比較して、半導体ゲート電極層６３ａ及び６３ｂのドーピングがソース／ドレイン領域５４ａ及び５４ｂのイオン注入と同時に行われる点で相違する。
【００５５】
図９に示す製造方法は、図６及び図７の製造方法と、図６（ａ）−（ｄ）の工程群を共通とする。すなわち、図９（ａ）に示す工程は、図６（ｄ）の工程に続くものである。図９の製造方法においては、図９（ａ）に示すように、図６（ｄ）に示したＰＭＯＳ領域上の誘電体層６６及びＮＭＯＳ領域上の誘電体層６８をともに除去し、ＰＭＯＳ領域及びＮＭＯＳ領域の双方上にポリシリコン層６３’及び誘電体層６４’を堆積する。ポリシリコン層６３’は、好ましくはアンドープのポリシリコンから成るが、Ｎ型又はＰ型にドープされていてもよい。誘電体層６４’は、この場合、後に行われるソース／ドレイン領域５４ａ及び５４ｂへのイオン注入によってＣＭＯＳ型半導体装置５０の半導体ゲート電極層６３ａ及び６３ｂにも不純物が注入されるように十分薄く形成される。他の例では、誘電体層６４’ひいてはＣＭＯＳ型半導体装置５０の保護層６４は形成されなくてもよい。
【００５６】
次に、図９（ｂ）に示すように、ＰＭＯＳ及びＮＭＯＳの、ゲート積層体の形成と、ＬＤＤ領域５５ａ及び５５ｂのイオン注入と、サイドウォール６５の形成とを行う。ゲート積層体の形成のためのエッチングやサイドウォール６５の形成は、この場合、ＰＭＯＳ及びＮＭＯＳの双方に対して同時に行うことができる。
【００５７】
次に、図９（ｃ）に示すように、ＰＭＯＳのゲート積層体の頂部とＮＭＯＳのゲート積層体の頂部以外とを覆い、それ以外の領域を露出させるようにパターニングされたレジスト層９１を形成し、Ｐ型不純物のイオン注入９２を行う。これにより、ＰＭＯＳのソース／ドレイン領域５４ａが形成されるとともに、ＮＭＯＳのポリシリコンゲート電極層６３’がＰ型ポリシリコンゲート電極層６３ｂに変換される。このＰ型不純物のイオン注入９２においては、好ましくは、Ｂ、Ｇａ又はＩｎを注入し得る。
【００５８】
次に、図９（ｄ）に示すように、レジスト層９１を除去し、レジスト層９１とは逆にＮＭＯＳのゲート積層体の頂部とＰＭＯＳのゲート積層体の頂部以外とを覆い、それ以外の領域を露出させるようにパターニングされたレジスト層９３を形成し、Ｎ型不純物のイオン注入９４を行う。これにより、ＮＭＯＳのソース／ドレイン領域５４ｂが形成されるとともに、ＰＭＯＳのポリシリコンゲート電極層６３’がＮ型ポリシリコンゲート電極層６３ａに変換される。最後に、レジスト層９３を除去することにより、保護層６４の厚さ又は有無を除いて図５のＣＭＯＳ型半導体装置５０と同一の構造が得られる。
【００５９】
図９の製造方法は、ゲート電極５３ａ及び５３ｂ上でのレジスト層９１及び９３のパターニングを必要とするが、ＰＭＯＳ及びＮＭＯＳの双方に対して、ポリシリコン層６３’及び誘電体層６４’の形成、並びにゲート電極５３ａ及び５３ｂの形成を同時に行うことができ、製造上のスループット向上及びコスト削減が可能である。
【００６０】
図１０は、本発明の第３実施形態に係るＣＭＯＳ型半導体装置１００の主要部を概略的に示す。ＣＭＯＳ型半導体装置１００は、該装置が含むＰＭＯＳ１００ａ及びＮＭＯＳ１００ｂの双方の半導体ゲート電極層１１３がともにＮ型にドープされていることを除いて、図５に示した第２実施形態に係るＣＭＯＳ型半導体装置５０と同一である。
【００６１】
すなわち、ＰＭＯＳ１００ａ、ＮＭＯＳ１００ｂは、それぞれ、ゲート電極１０３ａ、１０３ｂと、ソース／ドレイン領域１０４ａ、１０４ｂと、必要に応じてＬＤＤ領域１０５ａ、１０５ｂとを有する。そして、ＰＭＯＳ１００ａのゲート電極１０３ａは金属ゲート電極層１１２ａ及び半導体ゲート電極層１１３を含む。ＰＭＯＳ１００ａは更に、ゲート電極１０３ａ下のゲート絶縁膜１１１、ゲート電極１０３ａ上の保護膜１１４、及びこれらを含む積層体の側壁に形成されたサイドウォール１１５を有する。一方、ＮＭＯＳ１００ｂのゲート電極１０３ｂは金属ゲート電極層１１２ｂ及び半導体ゲート電極層１１３を含む。ＮＭＯＳ１００ｂは更に、ゲート電極１０３ｂ下のゲート絶縁膜１１１、ゲート電極１０３ｂ上の保護膜１１４、及びこれらを含む積層体の側壁に形成されたサイドウォール１１５を有する。
【００６２】
金属ゲート電極層１１２ａは、ＰＭＯＳ１００ａの動作に適した仕事関数を有する金属層を含む。例えば、金属ゲート電極層６２ａは、５ｅＶ程度の仕事関数を有する金属、又はＨｆＮ、ＴｉＮ若しくはＴａＮ等の導電性金属窒化物を有する。一方、金属ゲート電極層１１２ｂは、ＮＭＯＳ１００ｂの動作に適した仕事関数を有する金属層を含む。例えば、金属ゲート電極層１１２ｂは、４ｅＶ程度の仕事関数を有する金属、又はＨｆＣ、ＴｉＣ若しくはＴａＣ等の導電性金属炭化物を有する。
【００６３】
半導体ゲート電極層１１３は、この場合、ＰＭＯＳ１００ａにおいては、図５のＰＭＯＳ５０ａと同様にＮ型にドープされているが、ＮＭＯＳ１００ｂにおいては、図５のＮＭＯＳ５０ｂとは逆にＮ型にドープされている。すなわち、ＰＭＯＳ１００ａのみが、ソース／ドレイン領域の導電型と逆の導電型にドープされたポリシリコンゲート電極層を有する。
【００６４】
従って、ＰＭＯＳ１００ａにおいては、オン状態においてポリシリコンゲート電極層１１３の空乏化の問題は発生しないが、ＮＭＯＳ１００ｂにおいては、オン状態において、ポリシリコンゲート電極層１１３に空乏層が発生する。しかしながら、半導体ゲート電極層と金属ゲート電極層との界面付近において、Ｎ型不純物はＰ型不純物よりも高濃度に存在させることにより、空乏層の広がりを抑制することができる。
【００６５】
図１１は、図１０のＣＭＯＳ型半導体装置１００の製造方法の一例を示す。この方法は、図６及び図７のＣＭＯＳ型半導体装置５０の製造方法に対応するものであり、図６及び図７の製造方法と、図６（ａ）−（ｄ）の工程群を共通とする。すなわち、図１１（ａ）に示す工程は、図６（ｄ）の工程に続くものである。
【００６６】
図１１のＣＭＯＳ型半導体装置１００の製造方法においては、図１１（ａ）に示すように、図６（ｄ）に示したＰＭＯＳ領域上の誘電体層６６及びＮＭＯＳ領域上の誘電体層６８をともに除去し、ＰＭＯＳ領域及びＮＭＯＳ領域の双方上にポリシリコン層１１３’及び誘電体層１１４’を堆積する。ポリシリコン層１１３’は堆積時に、好ましくはＰ又はＡｓで、Ｎ型にドープされる。
【００６７】
そして、図１１（ｂ）及び（ｃ）に示すようにして、図１０のＣＭＯＳ型半導体装置１００が得られる。これらの工程は、図７（ｄ）及び（ｅ）と同様である。
【００６８】
図１１の製造方法は、ＰＭＯＳ及びＮＭＯＳの双方に対して、ポリシリコン層１１３’及び誘電体層１１４’を同時に形成することが可能であり、図６及び図７の製造方法と比較して、製造上のスループット向上及びコスト削減が可能である。
【００６９】
なお、ここでは、ＣＭＯＳ型半導体装置１００の製造方法を、図６及び図７のＣＭＯＳ型半導体装置５０の製造方法に対応する方法、すなわち、ＰＭＯＳ１００ａ及びＮＭＯＳ１００ｂの半導体ゲート電極層１１３が堆積時にＮ型にドープされる方法を例にとって説明した。しかしながら、ＣＭＯＳ型半導体装置１００は、図８のＣＭＯＳ型半導体装置５０の製造方法に対応する方法、すなわち、半導体ゲート電極層１１３が堆積後且つパターニング前にＮ型不純物のイオン注入によってドープされる方法によっても製造され得る。この場合にも、ＣＭＯＳ型半導体装置１００は、ＣＭＯＳ型半導体装置５０と比較して、このイオン注入時のレジスト形成（図８のレジスト層８１、８３）やＰ型不純物のイオン注入（図８のイオン注入８４）が不要となり、製造上のスループット向上及びコスト削減が可能である。さらに、ＣＭＯＳ型半導体装置１００は、図９のＣＭＯＳ型半導体装置５０の製造方法に対応する方法、すなわち、半導体ゲート電極層１１３がＮＭＯＳ１００ｂのソース／ドレイン領域１１４ｂと同時にドープされる方法によっても製造され得る。この場合には、ＰＭＯＳ及びＮＭＯＳのソース／ドレイン領域１１４ａ及び１１４ｂのイオン注入時のレジスト層（図９の９１及び９３）のパターンに変更を加えればよい。
【００７０】
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。例えば、第１実施形態について図３及び図４を参照して説明した、半導体ゲート電極層２３上に金属半導体化合物層３４を有する変形例は、図５−図１１に示した第２及び第３の実施形態にも等しく適用可能である。
【００７１】
以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体基板に形成された、第１導電型のソース領域及び前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属ゲート電極層と、
前記金属ゲート電極層上に形成された、前記第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層と
を有することを特徴とする半導体装置。
（付記２）
前記半導体ゲート電極層上に形成された金属半導体化合物層、を更に有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記半導体ゲート電極層上に形成された保護膜、を更に有することを特徴とする付記１に記載の半導体装置。
（付記４）
前記金属ゲート電極層は金属窒化物又は金属炭化物を有することを特徴とする付記１乃至３いずれか一に記載の半導体装置。
（付記５）
半導体基板の第１領域に形成された、Ｎ型ソース領域とＮ型ドレイン領域と、
前記Ｎ型ソース領域と前記Ｎ型ドレイン領域との間に形成された第１チャネル領域と、
該第１チャネル領域上に形成された第１ゲート絶縁膜と、
該第１ゲート絶縁膜上に形成された第１金属ゲート電極層と、
該第１金属ゲート電極層上に形成されたＰ型半導体ゲート電極層と、
前記半導体基板の第２領域に形成された、Ｐ型ソース領域とＰ型ドレイン領域と、
前記Ｐ型ソース領域と前記Ｐ型ドレイン領域との間に形成された第２チャネル領域と、
該第２チャネル領域上に形成された第２ゲート絶縁膜と、
該第２ゲート絶縁膜上に形成された第２金属ゲート電極層と、
該第２金属ゲート電極層上に形成されたＮ型半導体ゲート電極層と、
を有することを特徴とする半導体装置。
（付記６）
前記第１金属ゲート電極層及び前記第２金属ゲート電極層は、それぞれ、金属炭化物及び金属窒化物を有することを特徴とする付記５に記載の半導体装置。
（付記７）
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属ゲート電極層を形成する工程と、
前記金属ゲート電極層上に第１導電型の半導体ゲート電極層を形成する工程と、
前記半導体ゲート電極層及び前記金属ゲート電極層をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行い、前記半導体基板内に前記第１導電型とは逆の導電型である第２導電型のソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記８）
前記イオン注入を行う前に、前記半導体ゲート電極層上に保護膜を形成する工程を更に有することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記ソース／ドレイン領域を形成する工程の後に、前記半導体ゲート電極層を露出させるように前記保護膜を除去する工程と、
露出された前記半導体ゲート電極層上に金属半導体化合物層を形成する工程と、
を更に有することを特徴とする付記８に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係る半導体装置を概略的に示す断面図である。
【図２】図１の半導体装置を製造する方法の工程群を示す断面図である。
【図３】図１の半導体装置の変形例を概略的に示す断面図である。
【図４】図３の半導体装置を製造する方法の工程群を示す断面図である。
【図５】本発明の第２実施形態に係る半導体装置を概略的に示す断面図である。
【図６】図５の半導体装置を製造する方法の工程群を示す断面図である。
【図７】図５の半導体装置を製造する方法の、図６に続く工程群を示す断面図である。
【図８】図５の半導体装置を製造する他の方法の工程群を示す断面図である。
【図９】図５の半導体装置を製造する更なる他の方法の工程群を示す断面図である。
【図１０】本発明の第３実施形態に係る半導体装置を概略的に示す断面図である。
【図１１】図１０の半導体装置を製造する方法の工程群を示す断面図である。
【符号の説明】
【００７３】
１０、３０、５０、１００    半導体装置
１１、５１、１０１    半導体基板
１２、５２、１０２    素子分離領域
１３、３３、５３ａ、５３ｂ、１０３ａ、１０３ｂ    ゲート電極
１４、５４ａ、５４ｂ、１０４ａ、１０４ｂ    ソース／ドレイン領域
１５、５５ａ、５５ｂ、１０５ａ、１０５ｂ    ＬＤＤ領域
１６    チャネル領域
２１、６１、１１１    ゲート絶縁膜
２２、６２ａ、６２ｂ、１１２ａ、１１２ｂ    金属ゲート電極層
２３、６３ａ、６３ｂ、１１３    半導体ゲート電極層
２４、６４、１１４    保護膜
２５、６５、１１５    サイドウォール
２７、２８、８２、８４、９２、９４    イオン注入
３４、３９    金属半導体化合物層
５０ａ、１００ａ    ＰＭＯＳ
５０ｂ、１００ｂ    ＮＭＯＳ
６７、６９、８１、８３、９１、９３    レジスト層
【図１】
2010021363.tif 000003
【図２】
2010021363.tif 000004
【図３】
2010021363.tif 000005
【図４】
2010021363.tif 000006
【図５】
2010021363.tif 000007
【図６】
2010021363.tif 000008
【図７】
2010021363.tif 000009
【図８】
2010021363.tif 000010
【図９】
2010021363.tif 000011
【図１０】
2010021363.tif 000012
【図１１】
2010021363.tif 000013