(57)【要約】【課題】寄生容量が小さく、かつ、信号波形の歪み発生を防止または抑制した保護素子をＩＣ内に実現する。【解決手段】内部回路２と、その保護素子３とを同一半導体基板に有する。保護素子３は、アノード同士が共通接続されて浮遊ノードを形成した２つのダイオードＤ１,Ｄ２を有し、これがウェル・イン・ウェル構造に形成されている。このウェル・イン・ウェル構造は、浮遊ゲートを形成するＰ型ウェルと、Ｐ型ウェルを包含し、一方のダイオードのカソードと同電位のＮ型ウェルと、Ｐ型ウェル内に形成された、他方のダイオードのカソードと同電位の第１のＮ型領域と、を有して構成されている。【選択図】図２
2010129893.tif 000002
【特許請求の範囲】
【請求項１】
被保護回路と、
前記被保護回路と同一の半導体基板に形成されて前記被保護回路を保護する保護素子と、
を有し、
前記保護素子が、アノード同士が共通接続されて浮遊ノードを形成し、２つのカソードが前記被保護回路に接続された２つのダイオードを有して構成され、
前記２つのダイオードが、前記半導体基板に形成されたウェル・イン・ウェル構造に形成され、
前記ウェル・イン・ウェル構造は、
前記浮遊ゲートを形成するＰ型ウェルと、
前記Ｐ型ウェルの基板表面を除く面を基板深部側で囲み、一方のダイオードのカソードを形成するＮ型ウェルと、
前記Ｐ型ウェル内に形成された、他方のダイオードのカソードを形成する第１のＮ型領域と、
を有して構成されている
半導体集積回路。
【請求項２】
前記Ｎ型ウェルと前記第１のＮ型領域の一方は、前記被保護回路の信号配線に接続され、
前記Ｎ型ウェルと前記第１のＮ型領域の他方は、前記被保護回路に接続された他の配線に接続され、
前記Ｐ型ウェルが、前記半導体基板に絶縁層を介して積層された複数の配線の何れに対しても非接続である
請求項１に記載の半導体集積回路。
【請求項３】
前記Ｐ型ウェル内に、前記第１のＮ型領域と離間して第２のＮ型領域を形成し、当該第２のＮ型領域を前記Ｎ型ウェルと電気的に接続することで、当該第２のＮ型領域、前記Ｐ型ウェル、前記第１のＮ型領域からラテラルトランジスタの基板内構造が形成されている
請求項１に記載の半導体集積回路。
【請求項４】
互いに離間した前記第１のＮ型領域と前記第２のＮ型領域間のＰ型ウェル部分に対してゲート絶縁膜を介して対向するゲート電極が形成され、
前記ゲート電極が、前記第２のＮ型領域とともに前記Ｎ型ウェルと電気的に接続されている
請求項３に記載の半導体集積回路。
【請求項５】
相補ＭＩＳトランジスタ回路のために前記半導体基板内に形成されたウェル・イン・ウェル構造を有し、
前記２つのダイオードが形成された前記ウェル・イン・ウェル構造は、基板深さ方向の構造（不純物領域の深さと濃度プロファイル）が、前記相補ＭＩＳトランジスタ回路のためのウェル・イン・ウェル構造と等しい
請求項１に記載の半導体集積回路。
【請求項６】
前記半導体基板に相補ＭＩＳトランジスタ回路が形成され、
前記第１のＮ型領域および前記第２のＮ型領域の基板深さ方向の構造（不純物領域の深さと濃度プロファイル）が、前記相補ＭＩＳトランジスタ回路に含まれるＮ型ＭＩＳトランジスタのソース・ドレイン領域の基板深さ方向の構造と等しい
請求項３に記載の半導体集積回路。
【請求項７】
前記Ｐ型ウェルに、平面パターンが矩形状の前記第１のＮ型領域と、同じ平面パターンを有する前記第２のＮ型領域とが、短辺の幅方向に所定間隔をおいて交互に繰り返し平行配置されている
請求項３に記載の半導体集積回路。
【請求項８】
入力信号が印加される信号入力端子と、
電源電圧と基準電圧の少なくとも一方の電圧供給端子と前記入力端子との間に接続された少なくとも１つの保護素子と、
前記入力端子に対して、結合容量を介して接続された保護対象の回路と、
を有し、
前記保護対象の回路と前記保護素子が同一の半導体基板に形成され、
前記保護素子が、アノード同士が共通接続されて浮遊ノードを形成し、２つのカソードが前記被保護回路に接続された２つのダイオードを有して構成され、
前記２つのダイオードが、前記半導体基板に形成されたウェル・イン・ウェル構造に形成され、
前記ウェル・イン・ウェル構造は、
前記浮遊ゲートを形成するＰ型ウェルと、
前記Ｐ型ウェルの基板表面を除く面を基板深部側で囲み、一方のダイオードのカソードを形成するＮ型ウェルと、
前記Ｐ型ウェル内に形成された、他方のダイオードのカソードを形成する第１のＮ型領域と、
を有して構成されている
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護対象の素子や回路（被保護回路）に接続されて入力されるノイズを除去可能な保護素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路では、外部端子から侵入する静電気から内部回路を保護するために、静電気放電（ＥＳＤ；Electrostatic Discharge）を行う保護素子を備えていることがある。
ＥＳＤ保護素子は、内部回路に接続される２つの配線間、例えば、電源電圧ＶＤＤの供給線（以下、ＶＤＤ線）または基準電圧ＶＳＳ（例えばＧＮＤ電圧）の供給線（以下、ＶＳＳ線）と他の配線、例えば信号線との間に接続される。またＶＤＤ線の電荷をＶＳＳ線に放電してＥＳＤ保護を確実なものとするために、電源線放電素子（ＥＳＤ保護素子の一種）をＶＤＤ線とＶＳＳ線との間に接続されることもある。
【０００３】
ＥＳＤ保護素子として、サイリスタが用いられることがある（例えば、非特許文献１参照）。
【０００４】
ＥＳＤ保護素子は、２つの配線間に単一または複数のダイオードを同じ向きに接続したものがある。以下、この形態の保護素子を“単方向ダイオード型保護素子”と呼ぶ。
単方向ダイオード型保護素子は、例えばＶＤＤ線と信号線との間に接続される場合は、ＶＤＤ線より高い電圧が信号線に入力されるときにオンする向きに接続される。また、ＶＳＳ線と信号線との間に接続される場合は、ＶＳＳ線の電圧より低い電圧が信号線に入力されるときにオンする向きに、単方向ダイオード型保護素子が接続される。
【０００５】
ＥＳＤ保護素子は、２つの配線間に、例えば内部回路を構成するＭＯＳＦＥＴと同時形成されるＧＧＭＯＳ（Gate-Grounded MOSFET）を用いるものがある（例えば、特許文献１参照）。
ＧＧＭＯＳ型保護素子は、ゲートとソースを短絡する、いわゆるダイオード接続型トランジスタであるため、ダイオードと同様に接続の向きがある。ＧＧＭＯＳ型保護素子の、２つの配線間に対する接続の向きは、上述した単方向ダイオード型保護素子と同じである。
【特許文献１】特許第３３２７０６０号公報
【非特許文献１】Chih-Yao Huang etc.,”Design optimization of ESD protection and latchup prevention for a serial I/O IC”, Microelectronics Reliability 44 (2004) 213-221.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
サイリスタはオン抵抗が低く、大電流を流すことに適しているが、トリガ電圧が高く当該トリガ電圧の調整が容易でない。このため、耐圧が小さい内部回路にサイリスタを適用すると、サイリスタがターンオンする前に内部回路が破壊されることがある。
【０００７】
ＧＧＭＯＳ型や単方向ダイオード型の保護素子は、例えば信号のＤＣレベルが大きく変動するなどの理由により、信号電位がＶＤＤ電位より大きい、あるいは、ＶＳＳ電位より小さい場合があることを想定した信号線等に適用することができない。ＧＧＭＯＳ型や単方向ダイオード型の保護素子は、ＶＤＤ電位を超える、あるいは、ＶＳＳ電位未満の電位が入力されたときに、入力電位をＶＤＤやＶＳＳでクリップするため、かかる波形の信号を歪ませるからである。
【０００８】
また、特にＧＧＭＯＳ型保護素子は、寄生容量が大きいため、高い周波数の信号入力に追従できず、保護素子が信号を減衰させてしまう。
【０００９】
本発明は、寄生容量が小さく、かつ、信号波形の歪み発生を防止または抑制した保護素子を含む半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に関わる半導体集積回路は、被保護回路と、前記被保護回路と同一の半導体基板に形成されて前記被保護回路を保護する保護素子と、を有する。
前記保護素子が、アノード同士が共通接続されて浮遊ノードを形成し、２つのカソードが前記被保護回路に接続された２つのダイオードを有して構成されている。前記２つのダイオードが、前記半導体基板に形成されたウェル・イン・ウェル構造に形成されている。
前記ウェル・イン・ウェル構造は、前記浮遊ゲートを形成するＰ型ウェルと、Ｎ型ウェルと、第１のＮ型領域と、を有して構成されている。前記Ｎ型ウェルは、前記Ｐ型ウェルの基板表面を除く面を基板深部側で囲み、一方のダイオードのカソードを形成する。前記第１のＮ型領域は、前記Ｐ型ウェル内に形成され、他方のダイオードのカソードを形成する。
【００１１】
本発明の第２の観点に関わる半導体集積回路は、入力信号が印加される信号入力端子と、電源電圧と基準電圧の少なくとも一方の電圧供給端子と前記入力端子との間に接続された少なくとも１つの保護素子と、を有する。また、当該半導体集積回路は、前記入力端子に対して、結合容量を介して接続された保護対象の回路を有する。
前記保護対象の回路と前記保護素子が同一の半導体基板に形成されている。
前記保護素子が、アノード同士が共通接続されて浮遊ノードを形成し、２つのカソードが前記被保護回路に接続された２つのダイオードを有して構成されている。
前記２つのダイオードが、前記半導体基板に形成されたウェル・イン・ウェル構造に形成されている。
前記ウェル・イン・ウェル構造は、前記浮遊ゲートを形成するＰ型ウェルと、Ｎ型ウェルと、第１のＮ型領域と、を有して構成されている。前記Ｎ型ウェルは、前記Ｐ型ウェルの基板表面を除く面を基板深部側で囲み、一方のダイオードのカソードを形成する。前記第１のＮ型領域は、前記Ｐ型ウェル内に形成され、他方のダイオードのカソードを形成する。
【００１２】
以上の本発明における構成によれば、アノード同士が接続された、いわゆるバック・トゥ・バック接続の２つのダイオードから保護素子が形成されている。そのため、保護素子の容量は、主に、２つのＰＮ接合容量の直列接続と等価であり、ＧＧＭＯＳなどのゲート容量が影響する保護素子より、各段に容量値が小さい。
【００１３】
保護素子は、例えば第２の観点のように、電源電圧と基準電圧の少なくとも一方の電圧供給端子と、保護対象の回路の入力端子との間に接続される。
第１および第２の観点では、２つのダイオードの共通アノードは浮遊ノードを形成する。そのため、保護素子に印加される電圧が、例えばサージ等の印加で急激に大きくなると、共通アノード電位も急激に上昇し、接続される先の電位に応じて、例えば一方のダイオードがオンする。これによりＮＰＮ型の寄生バイポーラトランジスタがオンするため、以後、保護素子のインピーダンスが急激に低下して、サージが速やかに除去される。
【００１４】
また、特に第２の観点では、入力端子が結合容量を介して保護対象の回路の入力に接続されているため、入力端子からのサージは保護素子に直接印加される。保護素子は、双方向ダイオード接続であるため、入力端子のＤＣレベルが変動しても、ある程度、大きな電圧範囲まで入力信号が歪まない。
【発明の効果】
【００１５】
本発明によれば、寄生容量が小さく、かつ、信号波形の歪み発生を防止または抑制した保護素子を含む半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施形態を、図面を参照して説明する。以下、次の順で説明を行う。
【００１７】
１．第１の実施の形態：ＶＤＤ側とＶＳＳ側に２つの保護素子を配置
２．第２の実施の形態：ＶＳＳ側のみ保護素子配置
３．第３の実施の形態：ＶＤＤ側のみ保護素子配置
４．第４の実施の形態：保護素子の断面構造例１（ＭＯＳゲートをイオン注入マスクとして利用）
５．第５の実施の形態：保護素子の断面構造例２（ＭＯＳゲートの利用なし）
６．第６の実施の形態：チューナー回路（応用回路例）
７．変形例：
８．比較例と実施形態の効果
【００１８】
＜１．第１の実施の形態＞
図１に、第１の実施の形態に関わる半導体集積回路の要部構成を示す。図２は、図１の構成図において、保護素子を等価回路で示すものである。
【００１９】
図１に示す半導体集積回路１Ａは、“被保護回路”としての内部回路２と、内部回路２に電気的に接続された３つの端子とを有する。
ここで３つの端子は、電源電圧ＶＤＤの供給端子（ＶＤＤ端子１１）、ＩＯ端子１２、基準電圧ＶＳＳの供給端子（ＶＳＳ端子１３）である。
【００２０】
電源電圧ＶＤＤは、例えば１〜５[Ｖ]程度の正の電圧値を有し、例えば半導体集積回路１Ａの外部から供給される。電源電圧ＶＤＤは、ＶＤＤ端子１１からＶＤＤ線１４を通って内部回路２に与えられる。
基準電圧ＶＳＳは、例えば０[Ｖ]のＧＮＤ電圧として、例えば半導体集積回路１Ａの外部から供給される。基準電圧ＶＳＳは、ＶＳＳ端子１３からＶＳＳ線１６を通って内部回路２に与えられる。
【００２１】
ＩＯ端子１２は、内部回路２に接続された配線１５に接続されている。配線１５は、好ましくは信号線であり、さらに好ましくは信号入力線または信号出力線である。ここでは配線１５の一例として“信号入力線”を想定する。以下、信号入力線を符号“１５ａ”により表記する。
【００２２】
配線１５とＶＤＤ線１４との間、ならびに、配線１５とＶＳＳ線１６の間に保護素子３が接続されている。保護素子３は、後述するように双方向ダイオード構成を有することから、“双方向ダイオード型保護素子”と呼ばれる。
保護素子３が接続される２つの配線は、電位差があり、または動作中に電位差が発生し、その電位差が内部回路２に与えられる。保護素子３は、電位差の増大に起因して内部回路２内で破壊の懸念がある２つの配線間に接続される。
特に信号入力線は、一般に、トランジスタゲートなど破壊の懸念がある薄い絶縁膜を介して回路内導電層と近接していることが多いため、薄い絶縁膜での絶縁破壊を防止する必要がある。以下、信号入力線１５ａを、保護素子３が接続される配線１５の一例とする。
【００２３】
なお、ＶＤＤ端子１１、ＩＯ端子１２、ＶＳＳ端子１３は、こられが外部端子の場合、半導体集積回路１Ａ（チップ）に形成された、いわゆる電極パッドであってもよい。また、これらの端子（１１〜１３）は、半導体集積回路１Ａ（チップ）をパッケージに収容した製品の外部端子（外部リード等）であってもよい。
あるいは、ＶＤＤ端子１１、ＩＯ端子１２、ＶＳＳ端子１３を、チップ内の他の内部回路が前段に接続される内部端子（内部ノード）と見立ててもよい。
【００２４】
図２に示すように、保護素子３は、２つのダイオードＤ１,Ｄ２をアノード共通で反対向きに直列接続した構成を有する。このような接続をダイオードのバック・トゥ・バック(back to back)での接続と呼ぶ。
【００２５】
図２には、保護素子３を構成する２つのダイオードＤ１,Ｄ２の各々を寄生容量Ｃｐ１,Ｃｐ２としても示している。寄生容量Ｃｐ１,Ｃｐ２は、主にＰＮ接合のジャンクション容量である。寄生容量Ｃｐ１,Ｃｐ２は、主にＰＮ接合のジャンクション容量が２つ直列接続したものであるため、そのトータルな容量値が小さい。
【００２６】
ダイオードＤ１,Ｄ２の共通アノード（寄生容量Ｃｐ１,Ｃｐ２の接続中点）は“浮遊ゲート”を形成する。そのために当該共通アノードは、好ましくは、ＶＤＤ端子１１，ＩＯ端子１２,ＶＳＳ端子１３などの一定電位の部位（端子や配線）に接続されていない。したがって、ダイオードＤ１,Ｄ２の共通アノードは、電気的にフローティング状態に維持される。
【００２７】
ダイオードＤ１,Ｄ２の２つのカソードは、その一方が半導体基板に形成されたＮ型ウェル、または、当該Ｎ型ウェルと電気的に接続された部分から構成されている。
上記共通アノードは、Ｎ型ウェル内に包含(enclose)されたＰ型ウェルから構成されている。ここで“あるウェルが他のウェルに包含される”とは、半導体基板表面を除く、上記あるウェルの面が他のウェルによって囲まれていることである。よって、本例の場合のＰウェルは半導体基板の電位、その他の、一定電位で保持される部位から電位的独立性が担保されて浮遊ノードとなることができるようになっている。
２つのダイオードＤ１,Ｄ２の２つのカソードの他方は、Ｐ型ウェルに形成されているＮ型領域で構成されている。
【００２８】
図１には任意の構成として、ＶＤＤ線１４とＶＳＳ線１６との間に電源保護回路４が接続されている。
電源保護回路４は、電源電圧ＶＤＤと基準電圧ＶＳＳの定常的な電位差、例えば電源電圧ＶＤＤが１〜５[Ｖ]で基準電圧ＶＳＳが０[Ｖ]の場合の電位差１〜５[Ｖ]ではオフを維持する。だだし、電源保護回路４は、電位差１〜５[Ｖ]より十分大きいとみなされるある電位差になるとターンオンする。
ここで電源保護回路４としては、ＧＧＭＯＳ、ＳＣＲ（サイリスタ）、ＲＣクランプ回路などを利用できる。また電源保護回路４とＩＯ端子１２とはＶＤＤ側バス抵抗、ＶＳＳ側バス抵抗を介して接続されているのが一般的である。
【００２９】
保護素子３単体の動作は、他の実施形態で詳細に説明する。保護素子３が、２つのダイオードのバック・トゥ・バック接続であるため、双方向にサージ電流を流すことができる。
【００３０】
第１の実施形態に関わる保護素子は、保護素子３自身がもつ容量が小さいため、内部回路２の信号入力線１５ａにおける負荷容量が極力抑制される。
【００３１】
また、ＩＯ端子１２から入力される信号のＤＣレベルが電源電圧ＶＤＤレベルから基準電圧ＶＳＳレベルまでの広い範囲で変化した場合でも、入力信号が保護素子３の存在によってクリップされ波形が歪むことが抑制される。
その波形が歪まない電圧範囲は、信号のＤＣレベルが電源電圧ＶＤＤレベルの場合、電源電圧ＶＤＤにダイオードＤ２の逆方向耐圧を追加した範囲以下の範囲である。また、ＤＣレベルが基準電圧ＶＳＳレベルの場合、信号の波形が歪まない電圧範囲は、基準電圧ＶＳＳからダイオードＤ１の逆方向耐圧だけ低い電位以上の範囲である。
なお、波形が歪まない電圧範囲を拡大したい場合は、ダイオードＤ２,Ｄ１の片方または両方において、必要数のダイオードを同じ向きに直列接続させてもよい。
【００３２】
また、保護素子３を信号入力線１５ａに対してＶＤＤ側、ＶＳＳ側と２つ設けると、電源保護回路４を介さずに保護可能なため電源保護回路を通るサージパスであるＶＤＤ線１４、ＶＳＳ線１６のＢｕｓ抵抗を考慮する必要がなくなる。
ただし、後述する保護素子３が片側接続の実施形態と比較すると、寄生容量が２倍になるデメリットがある。
【００３３】
＜２．第２の実施の形態＞
図３に、第２の実施の形態に関わる半導体集積回路の要部構成を示す。
図３に示す半導体集積回路１Ｂは、図１と同様に、“被保護回路”としての内部回路２、電源保護回路４、ＶＤＤ端子１１、ＩＯ端子１２、ＶＳＳ端子１３、ＶＤＤ線１４、配線１５（例えば信号入力線１５ａ）、ＶＳＳ線１６を有する。ここで電源保護回路４は、第１の実施の形態では任意の構成であったが、第２の実施の形態では保護をより完全なものとするためには電源保護回路４が必要である。
【００３４】
図３に示す半導体集積回路１Ｂが、図１に示す半導体集積回路１Ａと異なる点は、保護素子３が配線１５とＶＳＳ線１６間に接続されているが、配線１５とＶＤＤ線１４間には接続されていないことである。
他の構成について第２の実施の形態は第１の実施の形態と共通する。
【００３５】
図３を用いて回路動作を説明する。
保護素子３単体の動作は、ここでは「双方向にサージを流すことができる」とだけ述べ、その詳細は後述する他の実施の形態で述べる。
【００３６】
いま、ＶＳＳ線１６の電位（基準電圧ＶＳＳ）を基準として配線１５（以下、信号入力線１５ａを例とする）に正もしくは負のサージが印加されたとする。
この場合、双方向にサージ電流を流すという保護素子単体動作がそのまま適用できる。
【００３７】
逆に、ＶＤＤ線１４の電位（電源電圧ＶＤＤ）を基準として信号入力線１５ａに正のサージが印加されたとする。
この場合は、ＶＳＳ線１６の電位（基準電圧ＶＳＳ）を基準として信号入力線１５ａに正のサージを印加するプロセスに、電源保護回路４を介するパスに流れるプロセスを加えた動作になる。
すなわち、サージ電流は信号入力線１５ａから保護素子３、ＶＳＳ線１６を通り、さらに電源保護回路４を通って、ＶＤＤ線１４からＶＤＤ端子１１を通って外部に流れ出すことになる。
【００３８】
一方、ＶＤＤ線１４の電位（電源電圧ＶＤＤ）を基準として信号入力線１５ａに負のサージが印加されたとする。
この場合、サージ電流は、ＶＤＤ線１４から電源保護回路４を通りＶＳＳ線１６から、さらに保護素子３、信号入力線１５ａを通ってＩＯ端子１２から外部に流れ出すことになる。
【００３９】
第２の実施の形態では、第１の実施の形態と同様に、“容量が小さい”という利点を保護素子３が有する。
第２の実施の形態では、保護素子３が信号入力線１５ａの片側にのみ形成されている（両側に形成でない）ため、信号入力線１５ａの負荷容量が、第１の実施の形態よりさらに抑制されている。
ただし、電源電圧ＶＤＤより大きな信号振幅の歪みは、基準電圧ＶＳＳ側に接続された保護素子３自身には、その抑制機能がない。電源保護回路４を、電源電圧ＶＤＤより大きな信号振幅の歪み抑制が可能な構成にするとよい。
【００４０】
＜３．第３の実施の形態＞
図４に、第３の実施の形態に関わる半導体集積回路の要部構成を示す。
図４に示す半導体集積回路１Ｃは、図１と同様に、“被保護回路”としての内部回路２、電源保護回路４、ＶＤＤ端子１１、ＩＯ端子１２、ＶＳＳ端子１３、ＶＤＤ線１４、配線１５（例えば信号入力線１５ａ）、ＶＳＳ線１６を有する。ここで電源保護回路４は、第１の実施の形態では任意の構成であったが、第３の実施の形態では保護をより完全なものとするためには電源保護回路４が必要である。
【００４１】
図４に示す半導体集積回路１Ｃが、図１に示す半導体集積回路１Ａと異なる点は、保護素子３が配線１５とＶＤＤ線１４間に接続されているが、配線１５とＶＳＳ線１６間には接続されていないことである。
他の構成について第３の実施の形態は第１の実施の形態と共通する。
【００４２】
図４を用いて回路動作を説明する。
保護素子３単体の動作は、ここでは「双方向にサージを流すことができる」とだけ述べ、その詳細は後述する他の実施の形態で述べる。
【００４３】
いま、ＶＤＤ線１４の電位（電源電圧ＶＤＤ）を基準として配線１５（以下、信号入力線１５ａを例とする）に正もしくは負のサージが印加されたとする。
この場合、双方向にサージ電流を流すという保護素子単体動作がそのまま適用できる。
【００４４】
逆に、ＶＳＳ線１６の電位（基準電圧ＶＳＳ）を基準として信号入力線１５ａに正のサージが印加されたとする。
この場合は、ＶＤＤ線１４の電位（電源電圧ＶＤＤ）を基準として信号入力線１５ａに正のサージを印加するプロセスに、電源保護回路４を介するパスに流れるプロセスを加えた動作になる。
すなわち、サージ電流は信号入力線１５ａから保護素子３、電源電圧ＶＤＤを通り、さらに電源保護回路４を通って、ＶＳＳ線１６からＶＳＳ端子１３を通って外部に流れ出すことになる。
【００４５】
一方、ＶＳＳ線１６の電位（基準電圧ＶＳＳ）を基準として信号入力線１５ａに負のサージが印加されたとする。
この場合、サージ電流は、ＶＳＳ線１６から電源保護回路４を通りＶＤＤ線１４から、さらに保護素子３、信号入力線１５ａを通ってＩＯ端子１２から外部に流れ出すことになる。
【００４６】
第３の実施の形態では、第１の実施の形態と同様に、“容量が小さい”という利点を保護素子３が有する。
第３の実施の形態では、保護素子３が信号入力線１５ａの片側にのみ形成されている（両側に形成でない）ため、信号入力線１５ａの負荷容量が、第１の実施の形態よりさらに抑制されている。
ただし、基準電圧ＶＳＳより小さい信号振幅の歪みは、電源電圧ＶＤＤ側に接続された保護素子３自身には、その抑制機能がない。電源保護回路４を、基準電圧ＶＳＳより小さい信号振幅の歪み抑制が可能な構成にするとよい。
【００４７】
以上の第１〜第３の実施の形態に現れた本発明の特徴は、以下の箇条書きのとおりである。
（１）被保護回路（内部回路２）と、被保護回路と同一の半導体基板に形成されて被保護回路を保護する保護素子３とを有する。
（２）保護素子３が、アノード同士が共通接続されて浮遊ゲートを形成し、２つのカソードが被保護回路に接続された２つのダイオードＤ１,Ｄ２を有して構成されている。
（３）２つのダイオードＤ１,Ｄ２が、半導体基板に形成されたウェル・イン・ウェル構造に形成されている。
（４）上記（３）のウェル・イン・ウェル構造は、（２）の浮遊ゲートを形成するＰ型ウェルと、Ｎ型ウェルと、第１のＮ型領域と、を有して構成されている。Ｎ型ウェルは、Ｐ型ウェルを包含し一方のダイオードのカソードを形成する。第１のＮ型領域は、Ｐ型ウェル内に形成され、他方のダイオードのカソードを形成する。
【００４８】
以下の実施の形態は、これら最も基本的な第１〜第３の実施の形態において、さらに具体的な構造を例示するための実施形態である。
【００４９】
以下の実施の形態で共通する特徴の一つは、第１〜第３の実施の形態で言葉のみで表現したウェル・イン・ウェル構造に関する。すなわち、当該ウェル・イン・ウェル構造が、半導体集積回路１Ａ〜１Ｃ内に形成されるＣＭＯＳトランジスタ（相補ＭＩＳ型トランジスタの例）のためのウェル・イン・ウェル構造と同時形成可能である。２つのウェル・イン・ウェル構造は、同時形成される結果（または証拠）として、平面パターン以外の構造パラメータ、つまり、不純物領域の深さ方向の構造（深さと不純物プロファイル）が等しい。
【００５０】
＜４．第４の実施の形態＞
図５（Ａ）と図５（Ｂ）に、第４の実施の形態に関わる半導体集積回路１Ｄの要部平面図と要部断面図を示す。図５（Ａ）と図５（Ｂ）は、図１または図３に示す、ＶＳＳ線１６と配線１５の間に接続された保護素子３を示すものである。ＶＤＤ側の保護素子３も一部配線の種類が異なるのみで基本的には図５と共通する。
以下、図５を用いて第４の実施の形態に関わる素子構造を説明する。
【００５１】
Ｐ型の半導体基板（Ｐ−Ｓｕｂ）２０にＮ型ウェル２１が形成されている。Ｎ型ウェル２１内にＰ型ウェル２２が形成されている。Ｐ型ウェル２２は、Ｎ型ウェル２１に包含される。
【００５２】
以上のように形成されたウェル・イン・ウェル構造を有する半導体基板２０の表面に素子分離層２３が形成されている。素子分離層２３は、図５（Ａ）に示すように保護素子の形成領域のほぼ中央に大きく開口する開口部２３Ａを有する。素子分離層２３のその他の開口部としては、基板コンタクトやウェルコンタクトのための小さな開口部であるため、図５（Ａ）では図示を省略している。
素子分離層２３は、ＬＯＣＯＳ(Local Oxidation of Silicon)またはＳＴＩ(Shallow Trench Isolation)から構成される。
【００５３】
図５（Ｂ）に示すように、半導体基板２０には、素子分離層２３に設けられた開口部を通してＰ型の基板コンタクト領域２０Ａが形成されている。基板コンタクト領域２０Ａは、半導体基板２０より高濃度のＰ型不純物領域である。
同様に、Ｎ型ウェル２１には、素子分離層２３に設けられた開口部を通してＮ型のＮウェルコンタクト領域２１Ａが形成されている。Ｎウェルコンタクト領域２１Ａは、Ｎ型ウェル２１より高濃度のＮ型不純物領域である。
【００５４】
図５（Ａ）に示すように、開口部２３Ａに対し２本のゲート電極３０が交差している。２本のゲート電極３０は、それぞれ矩形状の平面パターンを有し、短辺の幅方向に一定の距離をおいて互いに平行配置されている。なお、ゲート電極３０は、薄いゲート絶縁膜を介在させてＰ型ウェル２２と対向しているが、図５（Ｂ）ではゲート絶縁膜の図示を省略している。
【００５５】
２本のゲート電極３０によって開口部２３Ａ内が３つの矩形状領域に区切られ、当該３つの矩形状領域にＮ型不純物が高濃度に導入されている。これにより、中央の第１のＮ型領域２４と、両側の２つの第２のＮ型領域２５Ａ,２５ＢとがＰ型ウェル２２内に形成されている。
第１のＮ型領域２４はＩＯ端子１２に接続されている。第２のＮ型領域２５Ａ,２５Ｂは、基板コンタクト領域２０Ａ、Ｎウェルコンタクト領域２１Ａとともに基準電圧、ここではＧＮＤ電圧に接続されて接地されている。これらの接地は、これらの領域がＶＳＳ端子１３に接続されることによって達成されている。
【００５６】
図５（Ｂ）において、符号“Ｃ”は、第１の実施の形態で保護素子の電圧電流特性にスナップバックが発生するときにオンする寄生バイポーラトランジスタの“コレクタ”を表している。このとき第１のＮ型領域２４がコレクタ領域となる。
符号“Ｅ”は当該寄生バイポーラトランジスタの“エミッタ”を表している。このとき第２のＮ型領域２５Ａ,２５ＢがラテラルＮＰＮ型バイポーラトランジスタのエミッタ領域として機能する。
また、符号“Ｂ”は当該寄生バイポーラトランジスタの“ベース”を表している。このときＰ型ウェル２２がベース領域して機能する。ベース領域（Ｐ型ウェル２２）が、電位的に固定されていないため浮遊ノードを形成している点が、バイポーラ動作のために重要である。
【００５７】
ここで、バック・トゥ・バック接続の２つのダイオードについて、断面素子構造におけるＰＮ接合面との対応説明や変形例は、第５の実施の形態で述べる。
寄生バイポーラトランジスタは、ラテラルＮＰＮ型に限定されず、バーティカルＮＰＮ型でもよい。ただし、エミッタ領域（第２のＮ型領域２５Ａ,２５Ｂ）をコレクタ領域（第１のＮ型領域２４）から一定距離離して近接配置し、ラテラルＮＰＮ型にすると望ましい。素子特性がエミッタ領域とコレクタ領域の濃度や離間距離で制御しやすいからである。
【００５８】
また、図５における特徴は、相補ＭＩＳ（例えばＣＭＯＳ）トランジスタで同時形成可能なゲート電極３０を、保護素子の形成領域では、第１のＮ型領域２４と第２のＮ型領域２５Ａ,２５Ｂの形成のためのＮ型不純物のイオン注入マスクに用いていることである。ゲート電極３０は、保護素子のためだけに設けるものでないため、イオン注入マスク形成のための追加のフォトマスクや工程の増加がなく、低コストで注入領域の位置精度が高いイオン注入が可能である。
【００５９】
他の実施の形態でも言及するが、例えば図６に示すように、コレクタＣとなる不純物領域（図５（Ｂ）の第１のＮ型領域２４）と、エミッタＥとなる不純物領域（図５（Ｂ）のソース領域２５Ａまたは２５Ｂ）を、交互に設けている。この不純物領域の配置によって、コンパクトなスペースに大きな電流駆動能力を有する保護素子を形成できる。
この不純物領域配置は、マルチフィンガーゲート構造のＭＯＳＦＥＴのソース領域とドレイン領域の形成と同様である。従って、この配置の不純物領域を、ＣＭＯＳトランジスタの製造とともに一括して形成できる。
保護素子の電気特性、信頼性、安定性の向上のためには、ある特定の局部に電流が集中しないことが重要である。マルチフィンガーゲート構造に類似した図６のパターンは、電流経路の分散の意味でも好ましい。
【００６０】
以上の構成を有する保護素子の動作を説明する。
Ｎ型領域とＮ型ウェルの一方を基準に他方に電圧を印加し、印加電圧を大きくしていくとする。ここで、Ｎ型領域とＮ型ウェルのうち、電位が低い方を“ソース（またはエミッタ）”、電位が高い方を“ドレイン（またはコレクタ）”と呼ぶ。
印加電圧を大きくすると、ドレインとＰ型ウェル間、ソースとＰ型ウェル間で、その冶金学的接合位置から両側に空乏層が延びる。また、ソースに接続されたゲートの電界でチャネルが、ソースとドレイン間のＰ型ウェル２２部分に形成される。
【００６１】
ソースの多数キャリア（電子）がチャネル内を走行し、また、基板内を通り、ドレイン側で高いエネルギーを得てシリコン結晶に衝突する。とくにドレイン領域としての第１のＮ型領域２４とＰ型ウェル２２間に逆バイアスがかかり、高電界で加速された電荷の衝突によってインパクトイオン化が発生する。インパクトイオン化により電子と正孔の対が発生し、そのうち電子は主に、第１のＮ型領域２４に吸収されるが、正孔がＰ型ウェル２２に散逸され、第２のＮ型領域２５Ａ,２５Ｂ側に引き寄せられる。そのため、これによりＰ型ウェル２２の電位が持ち上がる。これにより、Ｐ型ウェル２２と、第２のＮ型領域２５Ａ,２５Ｂとの間のＰＮ接合が順バイアスされる。
【００６２】
以後は、Ｎ型ウェルとＮ型領域の一方、Ｐ型ウェル、Ｎ型ウェルとＮ型領域の他方を、それぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下する。そのため保護素子の電圧電流特性にスナップバックが発生する。スナップバックが発生後は電流チャネルが低抵抗になるため、以後、効率よくサージ電流を流せるようになる。これにより保護素子のサージ除去性能が向上し、安定する。
【００６３】
この動作は、サージの極性が逆転した場合、ソースとドレインの機能が反転して同様に行われる。
ここで、ソース（エミッタＥ）の電位を基準としてドレイン（コレクタＣ）に正もしくは負のサージを印加する。その何れの場合においても、インパクトイオン化からスナップバック動作後に寄生のＮＰＮ型バイポーラトランジスタが動作することで被保護回路（内部回路２）を低電圧でクランプし保護することが可能となる。
【００６４】
なお、この動作の物理現象、特にＰ型ウェルの電位上昇をもたらす電荷の発生現象は、インパクトイオン化に限定されない。
たとえば、後述するように、特にゲート電極を省略したような場合では、ドレイン端の雪崩降伏によりキャリアがＰ型ウェル２２に注入されてその電位を上昇させる場合もある。ただし、ゲート電極を有する場合でも雪崩降伏が支配的に発生する場合もある。
また、インパクトイオン化、続く雪崩降伏といった複合要因によってＰ型領域の電位上昇が生じるとしてもよい。
【００６５】
なお、回路動作自体は、図１、３、４を用いて第１〜第３の実施形態で説明した３つのケースに応じた動作がそのまま適用できる。
【００６６】
＜５．第５の実施の形態＞
図７（Ａ）と図７（Ｂ）に、第５の実施の形態に関わる半導体集積回路１Ｅの要部平面図と要部断面図を示す。図７（Ａ）と図７（Ｂ）は、図１または図３に示す、ＶＳＳ線１６と配線１５の間に接続された保護素子３を示すものである。ＶＤＤ側の保護素子３も一部配線の種類が異なるのみで基本的には図７と共通する。
【００６７】
図７に示す第５の実施の形態に関わる素子構造が図５に示す素子構造と異なるのは、図５に示すゲート電極３０が図７では設けられていないことである。
図５に示す第４の実施の形態では、ゲート電極３０の開口部２３Ａに対する合わせ精度が露光装置のアライメント精度で決まり、ゲート電極３０に対して自己整合的に不純物領域が配置されていた。
【００６８】
これに対し、第５の実施の形態では、基板コンタクト領域２０Ａ、Ｎウェルコンタクト領域２１Ａの形成のために素子分離層２３に開口部を形成すると同時に、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂの形成位置にも素子分離層２３の開口部を形成する。そのため、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂの相互の位置は、素子分離層２３に開口部を形成するときに用いるフォトマスク上のパターンで決まる。
素子分離層２３の形成後、図７（Ａ）の符号“２３Ｂ”により示す領域、あるいは、Ｎウェルコンタクト領域２１Ａの形成領域を含めた領域に、Ｎ型不純物をイオン注入する。活性化アニールを行うと、図７に示す不純物領域構造が完成する。
【００６９】
このような製造方法では、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂの相互の位置精度が、第４の実施の形態と同等以上で確保できる。
【００７０】
図８（Ｂ）は、図７（Ｂ）に対し、寄生素子を図示した断面構造図である。図８（Ｂ）は、図７（Ａ）に対して結線の詳細を追加している。また、図９（Ａ）は、図８に示す保護素子３の等価回路図である。
図８（Ｂ）に示すように、第１のＮ型領域２４とＰ型ウェル２２間のＰＮ接合でダイオードＤ１が形成されている。第２のＮ型領域２５Ａ,２５ＢとＰ型ウェル２２間の２つのＰＮ接合でダイオードＤ２が形成されている。そのため、ダイオードＤ１,Ｄ２はバック・トゥ・バックの接続となっている。
【００７１】
Ｐ型ウェル２２はＮ型ウェル２１に包含され、Ｎ型ウェル２１の電位を与えるＮウェルコンタクト領域２１と、第２のＮ型領域２５Ａ,２５Ｂが短絡されている。そのため、ダイオードＤ２と並列にダイオードＤ３が寄生素子として接続されている。
そのことを回路図に示したものが、図９（Ａ）である。図９（Ａ）から明らかなように、保護素子３は、ダイオードＤ２,Ｄ３を合成した１つのダイオードと、ダイオードＤ１との合計２つのダイオードが、バック・トゥ・バックで接続されていると言える。このことから、保護素子３は２つのダイオードのアノード共通接続構成であることに相違ない。
【００７２】
以上の構成を有する保護素子の動作を説明する。
Ｎ型領域とＮ型ウェルの一方を基準に他方に電圧を印加し、印加電圧を大きくしていくとする。ここで、Ｎ型領域とＮ型ウェルのうち、電位が低い方を“エミッタ”、電位が高い方を“コレクタ”と呼ぶ。
印加電圧を大きくするに従って、コレクタとＰ型ウェル間、エミッタとＰ型ウェル間で、その冶金学的接合位置から両側に空乏層が延びる。そして、ある印加電圧値で接合降伏が発生する。接合降伏は、通常、電界が高いエミッタ側で発生する。
【００７３】
接合降伏が一旦発生すると、コレクタからベース（Ｐ型ウェル）を通ってエミッタに電流が流れる。これによりベース電位（Ｐ型ウェル電位）が上昇し、ベースとエミッタ間のＰＮ接合を順バイアスする。
以後は、Ｎ型ウェルとＮ型領域の一方、Ｐ型ウェル、Ｎ型ウェルとＮ型領域の他方を、それぞれ、エミッタ、ベース、コレクタとする寄生バイポーラトランジスタがオンする。
寄生バイポーラトランジスタがオンすると、エミッタとコレクタ間のインピーダンスが急激に低下する。そのため保護素子の電圧電流特性にスナップバックが発生し、以後、効率よくサージ電流を流せるようになる。また、スナップバックが発生後はコレクタ側の電界集中が緩和され、雪崩降伏が生じる箇所が分散されるようになるため、特定箇所で雪崩降伏が続くことによる局部的な温度上昇が緩和される。その結果、局部的な温度上昇による結晶品質の低下が防止され、素子特性が安定する。
【００７４】
なお、この動作の物理現象、特にＰ型ウェルの電位上昇をもたらす電荷の発生現象は、雪崩降伏に限定されない。
たとえば、後述するようにゲート電極を有するＭＩＳトランジスタのチャネルが形成される場合に、チャネル走行キャリアのインパクトイオン化により正孔と電子の対が発生し、そのうち正孔がＰ型領域に蓄積されてＰ型領域の電位を上昇させる場合もある。
インパクトイオン化、続く雪崩降伏といった複合要因によってＰ型領域の電位上昇が生じるとしてもよい。
【００７５】
なお、回路動作自体は、図１、３、４を用いて第１〜第３の実施形態で説明した３つのケースに応じた動作がそのまま適用できる。
【００７６】
つぎに、図１０と図１１を用いて、コレクタ領域（第１のＮ型領域２４）およびエミッタ領域（第２のＮ型領域２５Ａ,２５Ｂ）の接続構造の詳細例を説明する。
【００７７】
図１０に、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂに対してコンタクトプラグを形成したシンプルな接続部の構造を、拡大した平面図と断面図によって示す。
図１０（Ｂ）に示す素子分離層２３の開口部が、図１０（Ａ）のように平行な３本の矩形パターンとなることで中央の第１のＮ型領域２４、左右の第２のＮ型領域２５Ａ,２５Ｂの形状が規定されている。第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂは、このような開口を通して、即ち素子分離層２３を自己整合マスクとしてＮ型不純物をイオン注入して得られる。
【００７８】
第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂの上面は層間絶縁膜２６で覆われている。
層間絶縁膜２６には多数のコンタクトプラグ２６が埋め込まれている（その配置は、図１１（Ａ）参照）。各コンタクトプラグ２６の下面が、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂのいずれかに接している。
なお、層間絶縁膜２６の上面には、特に図示しないが配線がコレクタ、エミッタごとに配置される。
【００７９】
図１１に、シリサイドプロセスによって低抵抗化を一部阻止することによりダイオードの雪崩降伏点が分散配置可能な構造を示す。
相補ＭＩＳ（ＣＭＯＳ）プロセスではトランジスタの微細化に伴うゲート、ドレインおよびソースにおける抵抗値の増大が高速動作を妨げる。そのため、ソース領域およびドレイン領域の上面（さらには、ゲート電極上面）をシリサイド化するシリサイドプロセスが導入されていることが多い。
【００８０】
本発明の実施の形態では、保護素子３のウェル・イン・ウェル構造がＣＭＯＳトランジスタのウェル・イン・ウェル構造と同時形成されたものを用いることが、追加のプロセスを不要とする点で望ましい。また、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂも、ＣＭＯＳ内のＮＭＯＳトランジスタのソース領域やドレイン領域と一括形成されることが、追加のプロセスを不要とする点で望ましい。
その場合、ＣＭＯＳプロセスにシリサイドプロセスが含まれると、保護素子３側のＮ型領域上にもシリサイド層が一括して形成される。
【００８１】
一方、第１のＮ型領域２４と第２のＮ型領域２５Ａ、第１のＮ型領域２４と第２のＮ型領域２５Ｂは、隣り合う近い側のエッジ付近、あるいは、基板深部側のＮ型領域コーナー付近が高電界になりやすい。ただし、高電界になりやすさの程度が１箇所で突出して高いと、印加電圧が高くなってもその箇所でのみ雪崩降伏が発生し続けることから、発熱による特性や品質の低下が懸念される。
【００８２】
そこで、本実施形態では、図１１（Ｂ）に示すように、第１のＮ型領域２４、第２のＮ型領域２５Ａ,２５Ｂの各々において、抵抗性領域２９により第１のＮ型領域２４等の本体部分と、先端分離部分とをつなぐような構造となっている。抵抗性領域２９は、電圧印加時に空乏化されない領域が残るため抵抗層として機能する。つまり、抵抗性領域２９がいわゆるバラスト抵抗として機能する。
【００８３】
より詳細な説明を以下に行うが、ここでは、図１１（Ｂ）でＮ型領域２５Ａ側の第１のＮ型領域２４付近を例とする。
第２のＮ型領域２５Ａの電位を基準として、第１のＮ型領域２４に正の電圧（サージ等）を印加する。この場合、通常は、第２のＮ型領域２５Ａに最も近い、抵抗性領域２９の先端部分に残された第１のＮ型領域２４の分離部分（先端分離Ｎ型領域２４Ａ）で雪崩降伏がまず発生しやすい。
このとき、第１のＮ型領域２４の第２のＮ型領域２５Ａ側に接する抵抗性領域２９は、完全空乏化しないため、その内部（表面側の電気的中性領域）に電流が流れる。この場合、電位は第２のＮ型領域２５Ａを基準に決まるため、電流値と抵抗値から計算される電圧降下分だけ第１のＮ型領域２４側の電位を持ち上げる。抵抗性領域２９や第１のＮ型領域２４の本体でも雪崩降伏が発生しやすい状況が生まれ、その結果、雪崩降伏の発生箇所が分散される。
【００８４】
このような雪崩降伏の分散効果は、抵抗性領域２９で、完全空乏化していないことと、ある程度高い抵抗値を維持することが必要である。
しかし、通常のシリサイドプロセスをそのまま適用すると、抵抗性領域２９上にもシリサイド層２８が形成されて、抵抗性領域２９の高抵抗性が確保できなくなる。
そこで、図１１（Ａ）の斜線で示す抵抗性領域２９上面を含むライン状にシリサイドブロック（阻止）領域を形成する。詳細は後述するが、具体的にはシリサイドブロック領域は絶縁膜で覆うことによりシリサイド加熱時の合金反応を防止する。
これにより抵抗性領域２９がもつバラスト抵抗の機能を損ねることがなく、保護素子３としての特性や品質を高く維持することが可能となる。
【００８５】
図１２（Ａ）〜図１２（Ｆ）に、工程フローに沿った製造途中の素子断面図を示す。
図１２（Ａ）は、素子分離層２３の形成後の断面図である。素子分離層２３は、ＬＯＣＯＳであるかＳＴＩかによって形成方法が異なるが、既知の方法で形成される。
【００８６】
図１２（Ｂ）の工程では、素子分離層２３の開口部に露出したＰ型ウェル２２表面に、Ｎ型不純物を低濃度で導入して、抵抗性領域２９を形成する。
【００８７】
図１２（Ｃ）の工程では、最初に絶縁膜２８Ａを必要な厚さだけ、全面に形成する。絶縁膜２８Ａ上に図１１（Ａ）に示すシリサイドブロック領域に対応するパターンのレジストＲｅを形成する。
【００８８】
図１２（Ｄ）の工程では、レジストＲｅをマスクとしてＮ型不純物を高濃度にイオン注入する。このときレジストＲｅの周囲で露出する絶縁膜２８Ａ部分が、イオン注入のスルー膜として機能する。その後、レジストＲｅをマスクとしたエッチングにより、スルー膜として機能させた絶縁膜２８Ａ部分を除去する。
【００８９】
図１２（Ｅ）の工程では、レジストＲｅを除去後に、金属層を全面に堆積し、熱処理でシリサイド化させる。このときシリコン上のみ金属層がシリサイド化されるため、図１２（Ｅ）のように、第１のＮ型領域２４上と、先端分離Ｎ型領域２４Ａ上のみにシリサイド層２８が形成される。その結果、絶縁膜２８Ａで覆われた抵抗性領域２９上にはシリサイド層２８が形成されない。
その後、図１２（Ｆ）のように、層間絶縁膜２６（不図示）を堆積し、コンタクトプラグ２７を形成する。
【００９０】
抵抗性領域２９はバラスト抵抗の役目を担っており、その濃度や打ち込みエネルギー（深さ）等が保護素子特性に大きく影響する。また、抵抗性領域２９を介して第１のＮ型領域２４等の本体部分と接続され、素子分離層２３に隣接する高濃度のＮ型領域（例えば、先端分離Ｎ型領域２４Ａ）においても、その濃度等の条件が保護素子特性に大きく影響することがＴＥＧ評価からわかっている。
このように、２つの高濃度Ｎ型領域（２４,２４Ａ）を低濃度のＮ型領域（抵抗性領域２９）で接続する構造の濃度や深さ等の条件は、保護素子設計の際の重要なファクターになっている。
以上述べてきた図１２に示す製造方法によれば、保護素子特性に大きく影響するＮ型不純物領域の配置構造が、シリサイド化の影響を受けないプロセスが実現できる。
【００９１】
＜６．第６の実施の形態＞
図１３に、第６の実施の形態に関わる半導体集積回路の一部を示す。第６の実施形態は、本発明が個的に実施可能な回路例を含むものであり、保護素子３の構成、構造および被保護回路への接続例は上述した第１〜第５の実施形態と任意に組み合わせ可能である。
【００９２】
図１３に図解する回路では、保護素子３と内部回路２との間を結合容量Ｃでカットしている。また、内部回路２の入力信号線に接続されたキャパシタＣの一方電極を、抵抗Ｒを介して正のバイアス電圧Ｖbiasでプルアップしている。
これは高周波信号の入力段構成である。そのため、ＩＯ端子１２側の高周波信号の交流電位がそのまま２つの保護素子３にかかる構成になっている。
なお、保護素子３の接続は第１の実施の形態（図１）に準じたものとなっている。入力信号が高周波であるためバス抵抗の影響を受けない、当該接続関係が望ましい。ただし、図３、図４の接続関係を排除するものではない。
【００９３】
このような入力段構成が望ましい回路としては、例えば、地上波ＴＶチューナーの受信回路などが例示できる。
地上波ＴＶチューナーの受信回路は、その入力信号の周波数が４６[MHz]〜８８０[MHz]と高く、しかも高周波のＤＣレベルが変動した信号が入力される。このＤＣレベルの変動は、時として基準電圧ＶＳＳから電源電圧ＶＤＤの広範な電位範囲内での変動となる。
また、地上波ＴＶチューナーの受信回路の例に示されるように最近の高速大容量を扱うアプリケーションでは、高周波（ＲＦ）信号を特徴とするため、出来る限り保護素子３の寄生容量は小さく抑える必要がある。
【００９４】
このように高周波信号のため信号線に許される寄生容量が制限される場合、その寄生容量の制限範囲を満たす保護素子３が、上述した実施の形態、特に第４または第５の実施の形態で提供できる。
また、集積回路の仕様で信号が電源電圧ＶＤＤ以上（または基準電圧ＶＳＳ以下）に振れる場合でも、高周波信号に歪みを与えることがない。
従って、その両方の特徴を有する半導体集積回路の外部接続端子において、その要求仕様を満足する低寄生容量かつバイアスフリーな（双方向の使途に適用できる）保護素子を、上述した実施の形態、特に第４または第５の実施の形態で提供できる。
【００９５】
＜７．変形例＞
上述した第１〜第６の実施の形態、特に第４および第５の実施の形態においては、Ｎ型ウェル２１を基準電圧ＶＳＳに接続していた。
しかし、例えば図９（Ｂ）に示すようにＮ型ウェル２１（図５,図７参照）をＩＯ端子１２に接続してもよい。その場合、ウェル間のダイオードＤ３はダイオードＤ１に並列接続となる。
あるいは図９（Ｃ）に示すように、Ｎ型ウェル２１を電源電圧ＶＤＤに接続させてもよい。その場合、ウェル間のダイオードＤ３は、浮遊ノードと電源（電源電圧ＶＤＤ）間の接続となる。
いずれにしてもダイオードＤ１,Ｄ２間の共通アノードの浮遊性は確保できる。
【００９６】
図１４と図１５に、図９（Ｃ）の場合の素子断面図を示す。図１４が図７からの変形例、図１５が図５からの変形例を示す。
ＩＯ端子１２がコレクタＣとなるのは同じだが、図５，図７との違いは、エミッタＥに電源電圧ＶＤＤが接続されＰ型ウェル２２を囲むＮ型ウェル２１の接続先が電源電圧ＶＤＤに変更されている点である。動作原理は、Ｎ型ウェル２１を基準電圧ＶＳＳに接続した図５や図７と同じである。
【００９７】
図１６、図１７および図１８に、図７、図１０および図１１における変形例（改善例）を示す。
図７、図１０および図１１は、対応する図面の平面パターンよりリーク電流の抑制が可能なパターンに改善されている。なお、リーク電流の程度がよい場合もある。したがって、ここでの記述は、図７、図１０および図１１の平面パターンの実施可能なことを排除するものではない。
【００９８】
図１６、図１７および図１８の改善点は、例えば、図１６では、開口部２３Ａより一回り大きい領域２３ＢにＮ型不純物を注入する。このようにＮ型不純物の注入を、素子分離層２３の開口部２３Ａより一回り大きくすると、素子分離層２３のエッジ部分でのリークを有効に抑制でき、望ましい。なお、図１６の領域２３Ｂは、レジスト等の開口パターンを一回り大きくすることで、図１６に示す大きさに変更できる。これはパターンの追加、工程の追加がなく、一度フォトマスクを形成すれば、それ以上のコスト増の要因がない。
【００９９】
図１７と図１８も基本的なパターン形状と意図は、図１６と同様である。なお、図１８（Ａ）では抵抗性領域２９を含むシリサイドブロック領域（斜線部）よりさらに大きく領域２３Ｂの大きさを決めている。
【０１００】
＜８．比較例と実施形態の効果のまとめ＞
図１９に、第１比較例の保護素子３０１を示す。また、図２０に、第２比較例の保護素子３０２を示す。
半導体集積回路のＥＳＤ保護素子は、保護素子３０１のようにＰＮダイオードを単体で接続させたもの（複数段、同じ向きで接続したものを含む）、あるいは、保護素子３０２のようにＧＧＭＯＳ構成としたものが一般的である。
【０１０１】
しかしながら、周波数の高い信号の場合にはＭＯＳトランジスタ型の保護素子では寄生容量が問題になるケースが多い。また信号の仕様が電源（電源電圧ＶＤＤ）とＧＮＤ（基準電圧ＶＳＳ）の間で規定される定格の範囲を超えて基準電圧ＶＳＳより低い電圧もしくは電源電圧ＶＤＤより高い電圧、あるいはその両方を含む波形である場合がある。その場合、信号がダイオードでクランプされてしまうことから上記の保護素子３０１や保護素子３０２を使うことができない。
【０１０２】
上述した第１〜第６の実施の形態および変形例の保護素子３を用いると、特に、高周波信号用端子等の容量制限が厳しい端子を持つ内部回路２の保護が相補ＭＩＳ（例えばＣＭＯＳ）プロセスの標準工程で容易に実現可能となる。
本保護素子を使うことにより、信号仕様として基準電圧ＶＳＳ以下もしくは電源電圧ＶＤＤ以上に電位が触れることがある端子を有する保護素子３保護がＣＭＯＳプロセスの標準工程で容易に実現可能となる。なお、ゲート電極３０を有さない場合も、ソース領域やドレイン領域の標準工程で保護素子３が形成できるため、プロセスの親和性は非常に高い。
【０１０３】
本発明の実施の形態に関わる保護素子３を使うことにより、容量制限が厳しくかつ信号仕様として電源振幅以上に大きく触れる信号が入力される内部回路２の保護がＣＭＯＳプロセスの標準工程と共通なプロセスで低コスト、かつ、容易に実現可能となる。
【図面の簡単な説明】
【０１０４】
【図１】第１の実施の形態に関わる半導体集積回路の要部構成図
【図２】図１の構成図を更に詳しくした保護素子の等価回路を含む図
【図３】第２の実施の形態に関わる半導体集積回路の要部構成図
【図４】第３の実施の形態に関わる半導体集積回路の要部構成図
【図５】第４の実施の形態に関わる半導体集積回路の保護素子の平面図と断面図
【図６】図５のエミッタＥとコレクタＣの配置を一般化した図
【図７】第５の実施の形態に関わる半導体集積回路の保護素子の平面図と断面図
【図８】図７にダイオード記号と結線を追加した図
【図９】第５の実施の形態および変形例の保護素子の等価回路図
【図１０】第５の実施の形態において、接続部の拡大した平面図と断面図
【図１１】第５の実施の形態において、シリサイド化された接続部の拡大した平面図と断面図
【図１２】図１１の構造を形成するときの工程フローに沿った製造途中の断面図
【図１３】第６の実施の形態に関わる半導体集積回路の要部構成図
【図１４】図７からの変形例（図９（Ｃ）に対応）の保護素子の平面図と断面図
【図１５】図５からの変形例（図９（Ｃ）に対応）の保護素子の平面図と断面図
【図１６】図７の平面パターンの変形例を示す平面図と断面図
【図１７】図１０の平面パターンの変形例を示す平面図と断面図
【図１８】図１１の平面パターンの変形例を示す平面図と断面図
【図１９】比較例１の構成図
【図２０】比較例２の構成図
【符号の説明】
【０１０５】
１Ａ〜１Ｅａ…半導体集積回路、２…内部回路、３…保護素子、４…電源保護回路、１１…ＶＤＤ端子、１２…ＩＯ端子、１３…ＶＳＳ端子、１４…ＶＤＤ線、１５…配線、１５ａ…信号入力線、１６…ＶＳＳ線、２０…半導体基板、２１…Ｎ型ウェル、２２…Ｐ型ウェル、２３…素子分離層、２３Ａ…開口部、２３Ｂ…（不純物導入）領域、２４…第１のＮ型領域、２５Ａ,２５Ｂ…第２のＮ型領域、３０…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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