(57)【要約】【課題】オーバーラップ容量を小さくすることが可能なトランジスタを提供し、電源電圧マージン低下を防止したシフトレジスタ回路を得る。【解決手段】第２電源端子Ｓ２，ノードＮ１間に介挿されるＮＭＯＳトランジスタＱ３を４つのＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄによる並列接続で構成し、トランジスタ端部のドレイン電極（ＮＭＯＳトランジスタＱ３ａ，Ｑ３ｄのドレイン電極３）以外のソース・ドレイン電極（ＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄのソース電極４、及びＮＭＯＳトランジスタＱ３ｂ，Ｑ３ｃのドレイン電極３）を、ゲート電極１上に形成されたａ−Ｓｉ半導体領域２上に確実に形成可能にする。そして、ノードＮ１に接続されたソース電極４の形成幅Ｌをトランジスタ端部の領域Ｂでのゲート・ソース電極重なり幅ａ１及びａ２の和よりも小さくしている。【選択図】図６
2010277652.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、出力端子、クロック端子及びリセット端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１のトランジスタと、
前記出力端子を放電する第２のトランジスタと、
前記入力端子に入力される入力信号に応じて前記第１のトランジスタのゲート電極が接続する第１のノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する放電回路とを備え、
前記充電回路は、
各々の一方電極に外部信号を受け、各々の他方電極が前記第１のノードに接続され、各々のゲート電極が前記入力端子に接続される複数の第３のトランジスタを含み、
前記複数の第３のトランジスタは、
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の第３のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第１の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の第３のトランジスタの前記他方電極は複数の櫛歯部分が前記第１の方向と反対の第２の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第１及び第２の端部櫛歯部分を含み、前記第１及び第２の端部櫛歯部分は前記ゲート電極とゲート長方向における第１及び第２の端部重複長を有し、
一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第１及び第２の端部重複長の和より小さくなるように形成される、
シフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記第２のトランジスタのゲート電極は、前記リセット端子に接続される、
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１記載のシフトレジスタ回路であって、
前記第１のノードを入力端とし、前記第２のトランジスタのゲート電極が接続する第２のノードを出力端とするインバータをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項３記載のシフトレジスタ回路であって、
前記第２のノードに接続したゲート電極を有し、前記第１のノードを放電する第４トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項１記載のシフトレジスタ回路であって、
前記第２のトランジスタは一方及び他方第２のトランジスタを含み、
前記第２のノードは一方及び他方第２のノードを含み、
前記一方及び他方第２のトランジスタのゲート電極は前記一方及び他方第２のノードに接続され、
前記一方及び他方第２のトランジスタは、所定の制御信号に基づいて交互に駆動されることを特徴とする、
シフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記所定の制御信号は、互いに相補な一方及び他方制御信号を含み、
前記一方及び他方制御信号が入力される一方及び他方制御端子と、
前記一方制御端子と前記一方第２のノードとの間に介挿される一方第５のトランジスタと、
前記他方制御端子と前記他方第２のノードとの間に介挿される他方第５のトランジスタとをさらに備え、
前記一方第５のトランジスタのゲート電極が前記他方第２のノードに接続され、
前記他方第５のトランジスタのゲート電極が前記一方第２のノードに接続される、
シフトレジスタ回路。
【請求項７】
請求項５または請求項６記載のシフトレジスタ回路であって、
前記一方及び他方第２のトランジスタを前記所定の制御信号に基づいて交互に駆動する駆動手段をさらに備え、
前記駆動手段は、
前記第１のノードを入力端とするインバータと、
前記所定の制御信号に基づいて、前記インバータの出力端を前記一方及び他方第２のノードへ交互に接続させる切替回路とを含む、
シフトレジスタ回路。
【請求項８】
請求項５ないし請求項７のうち、いずれか１項に記載のシフトレジスタ回路であって、
前記一方第２のノードに接続したゲート電極を有し、前記第１のノードを放電する一方第６トランジスタと、
前記他方第２ノードに接続したゲート電極を有し、前記第１のノードを放電する他方第６のトランジスタとをさらに備える、
シフトレジスタ回路。
【請求項９】
請求項１ないし請求項８のうち、いずれか１項に記載のシフトレジスタ回路であって、
前記第１のトランジスタは、各々の一方電極が前記出力端子に接続され、各々の他方電極が前記クロック端子に接続され、各々のゲート電極が前記第１のノードに接続される複数の第１のトランジスタを含み、
前記複数の第１のトランジスタは、
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域はゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の第１のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第１の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の第１のトランジスタの前記他方電極は複数の櫛歯部分が前記第１の方向と反対の第２の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第１及び第２の端部櫛歯部分を含み、前記第１及び第２の端部櫛歯部分は前記ゲート電極とゲート長方向における第１及び第２の端部重複長を有し、
一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第１及び第２の端部重複長の和より小さくなるように形成される、
シフトレジスタ回路。
【請求項１０】
請求項１ないし請求項９のうち、いずれか１項に記載のシフトレジスタ回路であって、
前記複数の第３のトランジスタにおける前記半導体領域は、非晶質シリコン薄膜を含む、
シフトレジスタ回路。
【請求項１１】
請求項１ないし請求項９のうち、いずれか１項に記載のシフトレジスタ回路であって、
前記複数の第３のトランジスタにおける前記半導体領域は、有機成分を含む、
シフトレジスタ回路。
【請求項１２】
シフトレジスタ回路の設計方法であって、
前記シフトレジスタ回路は、
入力端子、出力端子、クロック端子及びリセット端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１のトランジスタと、
前記出力端子を放電する第２のトランジスタと、
前記入力端子に入力される入力信号に応じて前記第１のトランジスタの制御電極が接続する第１のノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する放電回路とを備え、
前記充電回路は、
各々の一方電極に外部信号を受け、各々の他方電極が前記第１のノードに接続され、各々のゲート電極が前記入力端子に接続される複数の第３のトランジスタを含み、
前記複数の第３のトランジスタは、
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の第３のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第１の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の第３のトランジスタの前記他方電極は複数の櫛歯部分が前記第１の方向と反対の第２の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第１及び第２の端部櫛歯部分を含み、
前記シフトレジスタ回路の設計方法は、
前記複数の第３のトランジスタに関し、
(a) 前記第１及び第２の端部櫛歯部分のゲート長方向における前記ゲート電極との第１及び第２の端部重複長を、前記ゲート電極の寸法バラツキ、前記一方電極及び前記他方電極の寸法バラツキ、前記ゲート電極と前記一方電極及び前記他方電極との間の位置ズレを考慮して、それぞれ所定の特性長を満足するように設定するステップと、
(b) 一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長を、前記一方電極及び前記他方電極の寸法バラツキを考慮して前記所定の特性長を満足し、かつ前記第１及び第２の端部重複長の和より小さくなるように設定するステップとを備える、
シフトレジスタ回路の設計方法。
【請求項１３】
入力端子と、
前記入力端子に入力される入力信号に応じて充電用ノードを充電する充電回路とを備え、
前記充電回路は、
各々の一方電極に外部信号を受け、各々の他方電極が前記充電用ノードに接続され、各々のゲート電極が前記入力端子に接続される複数の充電用トランジスタを含み、
前記複数の充電用トランジスタは、それぞれ
前記ゲート電極と、
ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、
前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、
前記複数の充電用トランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第１の方向に延びて形成される平面視櫛歯構造で一体化して形成され、
前記複数の充電用トランジスタの前記他方電極は複数の櫛歯部分が前記第１の方向と反対の第２の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、
一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第１及び第２の端部櫛歯部分を含み、前記第１及び第２の端部櫛歯部分は前記ゲート電極とゲート長方向における第１及び第２の端部重複長を有し、
一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第１及び第２の端部重複長の和より小さくなるように形成される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はシフトレジスタ回路等に関し、特にシフトレジスタ回路を構成するトランジスタの寄生容量によって生じる電源電圧マージンの低下を防止する技術に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置において、表示パネルを走査するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタ回路を用いることができる。
【０００３】
シフトレジスタ回路は、通常はゲートＩＣを用いる場合が多いが、多結晶シリコン薄膜トランジスタを用いた液晶表示装置や非晶質シリコン薄膜トランジスタ（以下「ａ−Ｓｉトランジスタ」）を用いた一部の液晶表示装置では、パネル内にシフトレジスタ回路を作りこみ、ゲートＩＣを削減している場合もある。このようなシフトレジスタ回路は例えば特許文献１、特許文献２等に開示されている。なお、パネル内にシフトレジスタ回路を搭載する場合、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。
【０００４】
ａ−Ｓｉトランジスタで構成した表示装置は、大面積化が容易で且つ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。液晶表示装置には、バックライトからの光を光源とする透過型や外光を光源とする反射型、双方の特徴を併せ持つ半透過型などがある。
【０００５】
透過型・半透過型の液晶表示装置では、液晶セルの下側よりバックライトから照射された光を液晶セル内に導入し表示させている。ａ−Ｓｉ膜は光伝導度が大きいため、バックライトからの光がａ−Ｓｉトランジスタのチャネル領域に当たると光電流が発生しリーク電流値の増加を招く問題点がある。この問題点を避ける手段として、チャネル領域に遮光膜を設ける手法があり、ゲート電極が遮光膜を兼ねる構造となるボトムゲート型トランジスタを採用している液晶表示装置が多い。
【０００６】
ボトムゲート型トランジスタでは、チャネル領域からソース・ドレイン電極に至る半導体層の領域は直列抵抗成分となる。例えば、Ｎ型のトランジスタにおいて、ゲート電位が“Ｈ”レベルになると、ゲート絶縁膜を介して半導体層の表面（ゲート電極側）にチャネル領域が形成されるが、半導体層の裏面のソース電極及びドレイン電極からチャネル領域まで距離があるため、ソース電極及びドレイン電極からチャネル領域まではキャリアは拡散して流れることになる（ドリフト電流ではなく、拡散電流がながれる）。したがって、チャネル領域からソース・ドレイン電極に至る半導体層の領域は直列抵抗成分となり、高抵抗体として働く。
【０００７】
トランジスタの伝達特性を高めるためには、チャネル領域、ソース・ドレイン領域が形成される半導体層の膜厚を薄くする、または、チャネル領域とソース・ドレイン電極とのオーバーラップ領域を大きくする必要がある。一方、上記オーバーラップ領域は寄生容量成分となるため、オーバーラップ領域の増大もしくは半導体層の薄膜化は寄生容量の増加を招き望ましくない一面もある。
【０００８】
また、ボトムゲート型トランジスタを流れる電流は、上記オーバーラップ領域すべてを流れる訳ではなく、オーバーラップ領域の長さをある一定以上の大きさにすると、直列抵抗成分は一定となる。すなわち、電気伝導に影響を及ぼす特性長Ｌｃが存在し、特性長Ｌｃ以上にオーバーラップ領域を長くしても寄生抵抗を低減させることはできない。
【０００９】
一方、寄生容量はオーバーラップ領域の増大に伴い増大する。従って、寄生容量の増大を抑えるためにも、オーバーラップ領域の長さ（特性長Ｌｃを確保するため長さ）はトランジスタの伝達特性が低下しない最小の長さとすることが望ましい。
【００１０】
なお、ボトムゲート型トランジスタの製造工程において、一般にゲート電極とソース・ドレイン電極の形成時にはアライメントズレが生じるため、アライメントズレを考慮してオーバーラップ長を設定する必要がある。従って、オーバーラップ領域の長さ（特性長Ｌｃを確保するため長さ）はアライメントズレを考慮して大きく形成する必要があり、オーバーラップ容量の増大を招くことになっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２４６３５８号公報（図１，図７）
【特許文献２】特開２００６−２７７８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ａ−Ｓｉトランジスタを用いた、特許文献１（図１，図７）に示されるシフトレジスタ回路は、クロック信号を出力端子に供給して当該出力端子の電位をプルアップする出力プルアップトランジスタ（特許文献１における図１のトランジスタＱ１）と、当該出力プルアップトランジスタのゲートノード（同図のノードＮ１）を充電するための充電トランジスタ（同図のトランジスタＱ３）とを備えている。
【００１３】
詳細は後述するが、シフトレジスタ回路の通常動作においては、充電トランジスタによりゲートノードが充電された後、充電トランジスタは非動作状態へと移行する。上記期間中、ゲートノードは高インピーダンス状態に維持されているため、充電トランジスタが非動作状態へ移行した瞬間に、充電トランジスタのゲート・ソース電極間に形成されるオーバーラップ容量によりフィードスルーが発生し、ノードＮ１の電圧レベルが低下する。従って、シフトレジスタ回路の電源電圧マージンが低下するという問題点があった。
【００１４】
この発明は上記問題点を解決するためになされたもので、オーバーラップ容量を小さくすることが可能なトランジスタを提供し、シフトレジスタ回路をはじめとする半導体装置の電源電圧マージン低下を防止することを目的とする。
【課題を解決するための手段】
【００１５】
この発明に係る請求項１記載のシフトレジスタ回路は、入力端子、出力端子、クロック端子及びリセット端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１のトランジスタと、前記出力端子を放電する第２のトランジスタと、前記入力端子に入力される入力信号に応じて前記第１のトランジスタのゲート電極が接続する第１のノードを充電する充電回路と、前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する放電回路とを備え、前記充電回路は、各々の一方電極に外部信号を受け、各々の他方電極が前記第１のノードに接続され、各々のゲート電極が前記入力端子に接続される複数の第３のトランジスタを含み、前記複数の第３のトランジスタは、前記ゲート電極と、ゲート絶縁膜を介し前記ゲート電極上に形成された半導体領域とを備え、前記半導体領域は少なくともゲート長方向において前記ゲート電極全体上に形成され、前記半導体領域上に選択的に形成された前記一方電極及び前記他方電極とを含み、前記複数の第３のトランジスタの前記一方電極は複数の櫛歯部分がゲート幅方向に沿った第１の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記複数の第３のトランジスタの前記他方電極は複数の櫛歯部分が前記第１の方向と反対の第２の方向に延びて形成される平面視櫛歯構造で一体化して形成され、前記一方電極の複数の櫛歯部分と前記他方電極の複数の櫛歯部分とが交互に形成され、一体化形成された前記一方電極の複数の櫛歯部分は前記ゲート電極のゲート長方向における両端部上方に形成される第１及び第２の端部櫛歯部分を含み、前記第１及び第２の端部櫛歯部分は前記ゲート電極とゲート長方向における第１及び第２の端部重複長を有し、一体化形成された前記他方電極の複数の櫛歯部分それぞれのゲート長方向における前記ゲート電極との重複長は、前記第１及び第２の端部重複長の和より小さくなるように形成される。
【発明の効果】
【００１６】
この発明における請求項１記載のシフトレジスタ回路において充電回路を複数の第３のトランジスタにより構成している。複数の第３のトランジスタにおいて一体化形成された他方電極の複数の櫛歯部分それぞれのゲート長方向におけるゲート電極との重複長（他方電極重複長）を、一方電極における第１及び第２の端部重複長の和より小さくなるように形成している。
【００１７】
このため、この発明におけるシフトレジスタ回路は、他方電極の直列抵抗成分の低減に寄与する特性長を満足し、かつ第３のトランジスタのゲート電極と他方電極との間に生じるオーバーラップ容量を最小限の大きさに抑え、電源電圧マージンの低下を抑制する効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態１である単位シフトレジスタの回路構成を示す回路図である。
【図２】シフトレジスタ回路の回路構成を示すブロック図である。
【図３】図１で示した単位シフトレジスタの動作を示すタイミング図である。
【図４】図２で示したシフトレジスタ回路の動作を示すタイミング図である。
【図５】図１で示した単位シフトレジスタを構成するＮＭＯＳトランジスタの平面構造を示す平面図である。
【図６】図５におけるＡ−Ａ断面を示す断面図である。
【図７】図５及び図６で示したＮＭＯＳトランジスタの等価回路構成を示す回路図である。
【図８】ソース・ドレインコンタクト領域における特性長Ｌｃの定義を示す説明図である。
【図９】実施の形態２における単位シフトレジスタの回路構成を示す回路図である。
【図１０】実施の形態３における単位シフトレジスタの回路構成を示す回路図である。
【図１１】実施の形態４における単位シフトレジスタの回路構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００２０】
＜実施の形態１＞
（前提）
まず、本発明の説明を容易にするために、従来のシフトレジスタを用いたシフトレジスタ回路について説明する。通常、シフトレジスタ回路は、複数のシフトレジスタが縦続接続（カスケード接続）して成る多段構造を有している。本明細書では、多段のシフトレジスタを構成する各段のシフトレジスタの各々を「単位シフトレジスタ」と称する。
【００２１】
先に述べたように、シフトレジスタ回路は表示装置のゲート線駆動回路として使用することが可能である。シフトレジスタ回路をゲート線駆動回路として用いた表示装置の具体的な構成例は、本発明者らによる先行技術文献（例えば、特許文献２の図１，図２等）に開示されている。以下では、回路の基準電圧である低電位側電源電位（ＶＳＳ）を０Ｖとして説明するが、実際の表示装置では、画素に書き込まれるデータの電圧を基準にして基準電位が設定されるため、例えば低電位側電源電位（ＶＳＳ）は−１２Ｖ、高電位側電源電位（ＶＤＤ）は１７Ｖなどと設定される。
【００２２】
（回路構成）
図１は、この発明の実施の形態１であるシフトレジスタ回路１１で用いられる単位シフトレジスタの回路構成を示す回路図である。また、図２はシフトレジスタ回路１１における多段のシフトレジスタの回路構成を示すブロック図である。
【００２３】
図２で示すシフトレジスタ回路１１は、縦続接続したｎ個の単位シフトレジスタＳＲ1，ＳＲ２，ＳＲ３，・・・，ＳＲｎと、最後段の単位シフトレジスタＳＲｎのさらに後段に設けられたダミーの単位シフトレジスタＳＲｄとから構成されている（以下、単位シフトレジスタＳＲ１，ＳＲ２・・・ＳＲｎ，ＳＲｄを「単位シフトレジスタＳＲ」と総称する場合がある）。シフトレジスタ回路１１における各単位シフトレジスタＳＲが図１で示す構成を呈する。
【００２４】
また、図２に示すクロック発生器３１は、互いに逆相の（活性期間が重ならない）２相のクロック信号ＣＬＫＡ，ＣＬＫＢを複数の単位シフトレジスタＳＲに供給するものである。シフトレジスタ回路１１がゲート線駆動回路として用いられる場合は、これらクロック信号ＣＬＫＡ，ＣＬＫＢは、表示装置の走査周期に同期したタイミングで順番に活性化するよう制御される。
【００２５】
図１及び図２に示すように、各単位シフトレジスタＳＲは、入力端子ＩＮ１、出力端子ＯＵＴ、クロック端子ＣＫ１及びリセット端子ＲＳＴを有している。また各単位シフトレジスタＳＲには、第１電源端子Ｓ１を介して低電位側電源電位ＶＳＳ（＝０Ｖ）が供給され、第２電源端子Ｓ２を介して高電位側電源電位ＶＤＤがそれぞれ供給される（図２では不図示）。
【００２６】
図１に示すように、単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫ１との間に介挿されるＮＭＯＳトランジスタＱ１（第１のトランジスタ）と、出力端子ＯＵＴと第１電源端子Ｓ１との間に介挿されるＮＭＯＳトランジスタＱ２（第２のトランジスタ）とにより構成されている。すなわち、ＮＭＯＳトランジスタＱ１は、オン状態時にクロック端子ＣＫ１に入力されるクロック信号ＣＬＫＡを出力端子ＯＵＴに供給するＮＭＯＳトランジスタ（第１のトランジスタ）であり、ＮＭＯＳトランジスタＱ２はオン状態時に出力端子ＯＵＴを低電位側電源電位ＶＳＳに放電するＮＭＯＳトランジスタ（第２のトランジスタ）である。以下、ＮＭＯＳトランジスタＱ１のゲート電極（制御電極）が接続するノードを「ノードＮ１」（第１のノード）、ＮＭＯＳトランジスタＱ２のゲート電極が接続するノードを「ノードＮ２」（第２のノード）と定義して説明を行う。
【００２７】
ＮＭＯＳトランジスタＱ１のゲート・ソース間（すなわちノードＮ１と出力端子ＯＵＴとの間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合させ、出力端子ＯＵＴのレベル上昇に応じてノードＮ１を昇圧させる素子（ブートストラップ容量）である。但し、容量素子Ｃ１は、ＮＭＯＳトランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるため、そのような場合には省略してもよい。
【００２８】
ノードＮ１と第２電源端子Ｓ２との間には、ゲート電極が入力端子ＩＮ１に接続されるＮＭＯＳトランジスタＱ３（第３のトランジスタ，充電用トランジスタ）が介挿される。また、ノードＮ１と第１電源端子Ｓ１との間には、ゲート電極がリセット端子ＲＳＴに接続されるＮＭＯＳトランジスタＱ４が介挿される。すなわち、ＮＭＯＳトランジスタＱ３は、入力端子ＩＮ１に入力される信号に応じてノードＮ１を充電する充電回路を構成しており、ＮＭＯＳトランジスタＱ４はリセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電する放電回路を構成している。図１で示す回路構成においては、ＮＭＯＳトランジスタＱ２のゲート電極（ノードＮ２）もリセット端子ＲＳＴに接続されている。
【００２９】
図２に示すように、各単位シフトレジスタＳＲの入力端子ＩＮ１には、その前段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。但し、第１段目である単位シフトレジスタＳＲ１の入力端子ＩＮ１には、所定のスタートパルスＳＴが入力される。また、各単位シフトレジスタＳＲのクロック端子ＣＫ１には、前後に隣接する単位シフトレジスタＳＲに互いに異なる位相のクロック信号が入力されるよう、クロック信号ＣＬＫＡ，ＣＬＫＢの片方が入力される。
【００３０】
そして、各単位シフトレジスタＳＲのリセット端子ＲＳＴには、自己の次段の単位シフトレジスタＳＲの出力端子ＯＵＴが接続される。但し、最後段の単位シフトレジスタＳＲｎの次段に設けられたダミーの単位シフトレジスタＳＲｄのリセット端子ＲＳＴには、所定のエンドパルスＥＮが入力される。なおシフトレジスタ回路１１がゲート線駆動回路として用いられる場合、スタートパルスＳＴ及びエンドパルスＥＮは、それぞれ画像信号の各フレーム期間の先頭及び末尾に対応するタイミングで入力される。
【００３１】
次に、図１に示した各単位シフトレジスタＳＲの動作を説明する。基本的に各段の単位シフトレジスタＳＲは全て同様に動作するので、ここでは多段の単位シフトレジスタＳＲのうち第ｋ段目の単位シフトレジスタＳＲｋの動作を代表的に説明する。単位シフトレジスタＳＲｋのクロック端子ＣＫ１にはクロック信号ＣＬＫＡが入力されているものとする（例えば、図２における単位シフトレジスタＳＲ１，ＳＲ３などがこれに該当する）。
【００３２】
ここで、クロック信号ＣＬＫＡ，ＣＬＫＢのＨレベルの電位はＶＤＤ（高電位側電源電位）であり、Ｌレベルの電位はＶＳＳ（低電位側電源電位）であるとする。また単位シフトレジスタＳＲを構成する各トランジスタＱｘ（ｘ＝１〜ｎ）のしきい値電圧をＶｔｈ（Ｑｘ）と表すこととする。
【００３３】
また、クロック信号ＣＬＫＡとクロック信号ＣＬＫＢの出力は同時に反転させるのではなく、ＣＬＫＡの立下りとＣＬＫＢの立上り、ＣＬＫＢの立下りとＣＬＫＡの立上り時にはそれぞれインターバル期間Ｔintが設けられている。
【００３４】
（動作）
図３は、図１で示した単位シフトレジスタＳＲｋの動作を示すタイミング図である。図４は図２で示したシフトレジスタ回路１１の動作を示すタイミング図である。以下、これらの図を参照して、シフトレジスタＳＲｋ及びシフトレジスタ回路１１の動作を説明する。
【００３５】
まず単位シフトレジスタＳＲｋの初期状態として、ノードＮ１（Ｎ１［ｋ］がＬレベルの状態を仮定する（以下、ノードＮ１がＬレベルの状態を「リセット状態」と称す）。また入力端子ＩＮ１（［ｋ］）（前段の出力信号Ｇ（ｋ−１））、リセット端子ＲＳＴ（［ｋ］）（次段の出力信号Ｇ（ｋ＋１））、クロック端子ＣＫ１（［ｋ］）（クロック信号ＣＬＫＡ）は何れもＬレベルであるとする。このときＮＭＯＳトランジスタＱ１，Ｑ２は共にオフであるので出力端子ＯＵＴ（［ｋ］）が高インピーダンス状態（フローティング状態）となっているが、この初期状態では出力端子ＯＵＴ（出力信号Ｇｋ）もＬレベルであるとする。
【００３６】
その状態から時刻ｔ０ｄにおいて、クロック信号ＣＬＫＡがＬレベルとなり、時刻ｔ０ｄからインターバル期間Ｔint経過後の時刻ｔ１においてクロック信号ＣＬＫＢがＨレベルに変化すると共に、前段の出力信号Ｇ（ｋ−１）（第１段目の場合はスタートパルスＳＴ）がＨレベルになる。すると、単位シフトレジスタＳＲｋのＮＭＯＳトランジスタＱ３がオン状態となり、ノードＮ１は充電されてＨレベルになる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。このときノードＮ１の電位レベル（以下、単に「レベル」と称す）はＶＤＤ−Ｖｔｈ（Ｑ３）まで上昇する。このノードＮ１のレベルに応じて、ＮＭＯＳトランジスタＱ１がオン状態になる。
【００３７】
そして時刻ｔ１ｄにおいて、クロック信号ＣＬＫＢがＬレベルとなると、前段の出力信号Ｇ（ｋ−１）がＬレベルになる。すると、ＮＭＯＳトランジスタＱ３がオフ状態になりノードＮ１がＨレベルのままフローティング状態になる。また、詳細は後述するがＮＭＯＳトランジスタＱ３のオフに伴いフィードスルーによってノードＮ１のＨレベルがΔＶ低下する。
【００３８】
そして時刻ｔ２において、クロック信号ＣＬＫＡがＨレベルに変化すると、ＮＭＯＳトランジスタＱ１がオン状態であるため、出力端子ＯＵＴにおける出力信号Ｇｋのレベルがクロック信号ＣＬＫＡに追随して上昇する。
【００３９】
クロック端子ＣＫ１及び出力端子ＯＵＴのレベルが上昇すると、容量素子Ｃ１及びＮＭＯＳトランジスタＱ１のゲート・チャネル間容量を介する結合により、ノードＮ１のレベルは図３に示すように昇圧される。このときの昇圧量は、ほぼクロック信号ＣＬＫＡの振幅（ＶＤＤ）に相当するので、ノードＮ１はおよそ｛２×ＶＤＤ−Ｖｔｈ（Ｑ３）−ΔＶ｝まで昇圧される。
【００４０】
その結果、出力信号ＧｋがＨレベルとなる間も、ＮＭＯＳトランジスタＱ１のゲート（ノードＮ１）・ソース（出力端子ＯＵＴ）間の電圧は大きく保たれる。つまりＮＭＯＳトランジスタＱ１のオン抵抗は低く保たれるので、出力信号Ｇｋはクロック信号ＣＬＫＡに追随して高速に立ち上がってＨレベルになる。また、このときＮＭＯＳトランジスタＱ１は線形領域（非飽和領域）で動作するので、出力信号Ｇｋのレベルはクロック信号ＣＬＫＡの振幅と同じＶＤＤまで上昇する。
【００４１】
さらに、時刻ｔ２ｄにおいてクロック信号ＣＬＫＡがＬレベルに変化するときも、ＮＭＯＳトランジスタＱ１のオン抵抗は低く保たれ、出力信号Ｇｋはクロック信号ＣＬＫＡに追随して高速に立ち下がって、Ｌレベルに戻る。
【００４２】
なお、クロック信号ＣＬＫＡがＬレベルとなり、クロック信号ＣＬＫＢがＬレベルであるインターバル期間Ｔintの期間においてもＮＭＯＳトランジスタＱ１はオン状態であるため、出力端子ＯＵＴは低インピーダンスでＬレベル（ＶＳＳ）に固定される。
【００４３】
次に時刻ｔ３では、クロック信号ＣＬＫＢがＨレベルとなり、次段の出力信号Ｇ（ｋ＋１）がＨレベルになるので、単位シフトレジスタＳＲｋのＮＭＯＳトランジスタＱ２，Ｑ４がオンになる。それにより、出力端子ＯＵＴはＮＭＯＳトランジスタＱ２を介して充分に低電位側電源電位ＶＳＳに放電され、確実にＬレベルに保持される。またノードＮ１は、ＮＭＯＳトランジスタＱ４により低電位側電源電位ＶＳＳに放電されてＬレベルになる。すなわち、単位シフトレジスタＳＲｋはリセット状態に戻る。
【００４４】
そして時刻ｔ３ｄで次段の出力信号Ｇ（ｋ＋１）がＬレベルに戻った後は、次に前段の出力信号Ｇ（ｋ−１）のＨレベルが入力されるまで、単位シフトレジスタＳＲｋはリセット状態に維持され、出力信号ＧｋはＬレベルに保たれる。
【００４５】
以上の動作をまとめると、単位シフトレジスタＳＲｋは、入力端子ＩＮ１に信号（ＨレベルのスタートパルスＳＰまたは前段の出力信号Ｇ（ｋ−１））が入力されない期間はリセット状態であり、ＮＭＯＳトランジスタＱ１がオフを維持するため、出力信号ＧｋはＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮ１にＨレベルの出力信号Ｇ（ｋ−１）が入力されると、単位シフトレジスタＳＲｋはセット状態に切り替わる。セット状態ではＮＭＯＳトランジスタＱ１がオン状態になるため、クロック端子ＣＫ１の信号（クロック信号ＣＬＫＡ）がＨレベルになる間、出力信号ＧｋがＨレベルになる。その後、リセット端子ＲＳＴに信号（Ｈレベルの次段の出力信号Ｇ（ｋ＋１）またはエンドパルスＥＮ）が入力されると、元のリセット状態に戻る。
【００４６】
このように動作する複数の単位シフトレジスタＳＲから成るシフトレジスタ回路１１によれば、第１段目の単位シフトレジスタＳＲ１にスタートパルスＳＴが入力されると、それをトリガとして、出力信号Ｇｉ（ｉ＝１〜ｎ，ｄ）がクロック信号ＣＬＫＡ，ＣＬＫＢに同期したタイミングでシフトされながら、図４で示すように単位シフトレジスタＳＲ１，ＳＲ２，ＳＲ３・・・と順番に伝達される。シフトレジスタ回路１１がゲート線駆動回路として用いられる場合、このように順番に出力される出力信号Ｇが表示パネルの水平（又は垂直）走査信号として用いられる。
【００４７】
以下、特定の単位シフトレジスタＳＲｊ（ｊ＝１〜ｎ，ｄのいずれか）がＨレベルの出力信号Ｇｊを出力する期間を、単位シフトレジスタＳＲｊの「選択期間」と称する。
【００４８】
なお、ダミーの単位シフトレジスタＳＲｄは、最後段の単位シフトレジスタＳＲｎがＨレベルの出力信号Ｇｎを出力した直後に、Ｈレベルの出力信号Ｇｄによって単位シフトレジスタＳＲｎをリセット状態にするために設けられている。例えば、シフトレジスタ回路１１がゲート線駆動回路であれば、最後段の単位シフトレジスタＳＲｎを出力信号Ｇｎの出力直後にリセット状態にしなければ、それに対応するゲート線（走査線）が不要に活性化され、表示の不具合が生じてしまうからである。
【００４９】
なお、ダミーの単位シフトレジスタＳＲｄは、出力信号Ｇｄを出力した後のタイミングで入力されるエンドパルスＥＮによってリセット状態にされる。ゲート線駆動回路のように、信号のシフト動作が繰り返して行われる場合には、エンドパルスＥＮに代えて次のフレーム期間のスタートパルスＳＴを用いてもよい。
【００５０】
また、図２のように２相クロック（ＣＬＫＡ，ＣＬＫＢ）を用いた駆動の場合、各シフトレジスタＳＲｋは、自己の次段の出力信号Ｇ（ｋ＋１）のＨレベルによってリセット状態にされるので、次段の単位シフトレジスタＳＲ（ｋ＋１）が少なくとも一度動作した後でなければ、図３及び図４に示したような通常動作を行うことができない。したがって、通常動作に先立って、ダミーの信号を第１段目から最終段まで伝達させるダミー動作を行わせる必要がある。
【００５１】
あるいは、上記したダミー動作に代えて、各単位シフトレジスタＳＲのリセット端子ＲＳＴ（ノードＮ２）と第２電源端子Ｓ２（高電位側電源）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２をＨレベルにするリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。
【００５２】
なお、図１及び図２で示す構成において、第２電源端子Ｓ２に前段のシフトレジスタＳＲ（ｋ−１）の出力信号Ｇ（ｋ−１）を高電位側電源電位ＶＤＤに代えて受けるようにしても良い。すなわち、ＮＭＯＳトランジスタＱ３のオン状態時に高電位側電源電位ＶＤＤが供給可能な外部信号であれば、高電位側電源電位ＶＤＤ自体でも、出力信号Ｇ（ｋ−１）でも良い。
【００５３】
（フィードスルー電圧）
ここで、先に述べたシフトレジスタＳＲｋの時刻ｔ１ｄにおける、フィードスルー電圧ΔＶに関して述べる。
【００５４】
図３で示したタイミング図から分かるように、単位シフトレジスタＳＲｋのノードＮ１は、前段の出力信号Ｇ（ｋ−１）がＨレベルになると、Ｈレベル（ＶＤＤ−Ｖｔｈ（Ｑ３））に充電される（時刻ｔ１）。その後に前段の出力信号Ｇ（ｋ−１）がＬレベルに戻ると、ＮＭＯＳトランジスタＱ３はオフ状態となりノードＮ１は電気的に分離されフローティング状態となるが（時刻ｔ１ｄ）、ＮＭＯＳトランジスタＱ３のゲート・ソース間の寄生キャパシタＣｇｓを介してＮＭＯＳトランジスタＱ３のゲート電圧変動の影響を受ける。ノードＮ１の電圧変動量ΔＶは、ＮＭＯＳトランジスタＱ３のゲート・ソース間の寄生キャパシタＣｇｓとノードＮ１に付加されている容量（Ｃｏｎ（Ｑ１）＋Ｃ１＋Ｃｇｄ（Ｑ４））との分圧比で決定され、以下の式(1)で表される。なお、式(1)において、Ｃｏｎ（Ｑ１）はＮＭＯＳトランジスタＱ１のオン状態時におけるゲート・チャネル間容量、Ｃ１は容量素子Ｃ１の容量値、Ｃｇｄ（Ｑ４）はＮＭＯＳトランジスタＱ４のゲート・ドレイン間容量を意味する。
【００５５】
【数１】
2010277652.tif 000003
【００５６】
このようなＮＭＯＳトランジスタＱ３のオフ状態の現象に伴い、ノードＮ１のＨレベルはフィードスルー電圧ΔＶ分減少するため、電源電圧マージンの低下を招くことになる。したがって、フィードスルー電圧ΔＶは可能な限り小さくすることが望ましい。
【００５７】
（ＮＭＯＳトランジスタＱ３の構造）
そこで、実施の形態１では、単位シフトレジスタＳＲにおいて充電用トランジスタとして機能するＮＭＯＳトランジスタＱ３について新規な構造を実現した。
【００５８】
図５はこの発明の実施の形態１であるシフトレジスタ回路１１において単位シフトレジスタＳＲｋを構成するＮＭＯＳトランジスタＱ３の平面構造を示す平面図であり、図６は図５におけるＡ−Ａ断面を示す断面図である。図７は図５及び図６で示したＮＭＯＳトランジスタＱ３の等価回路構成を示す回路図である。
【００５９】
これらの図に示すように、ガラス基板１０上にゲート電極１が選択的に形成され、ゲート電極１及びガラス基板１０上にゲート絶縁膜５が形成され、このゲート絶縁膜５を介してゲート電極１全体を覆ってａ−Ｓｉ半導体領域２が形成される。したがって、ａ−Ｓｉ半導体領域２はゲート絶縁膜５を介してゲート電極１全体及びその周辺上に形成される。そして、ａ−Ｓｉ半導体領域２上に選択的にドレイン電極３及びソース電極４が形成され、ドレイン電極３及びソース電極４上に絶縁性の保護膜６が形成される。このように、ＮＭＯＳトランジスタＱ３はａ−Ｓｉ半導体領域２に対するゲート電極１の形成面とドレイン電極３及びソース電極４の形成面とが異なるボトムゲート型のトランジスタ構造を呈している。
【００６０】
図５に示すように、ドレイン電極３及びソース電極４は共に平面形状は櫛歯構造を呈している。すなわち、ＮＭＯＳトランジスタＱ３のドレイン電極３は３本の櫛歯部分がゲート幅方向に沿った第１の方向（図中右方向）に延びて形成される平面視櫛歯構造で一体化して形成される。一方、ＮＭＯＳトランジスタＱ３のソース電極４は２本の櫛歯部分が上記第１の方向と反対の第２の方向（図中左方向）に延びて形成される平面視櫛歯構造で一体化して形成される。そして、ドレイン電極３の３本の櫛歯部分とソース電極４の２本の櫛歯部分とが交互に形成される。
【００６１】
そして、ドレイン電極３は３本の櫛歯部分のうち両端の２本（第１及び第２の端部櫛歯部分）がゲート電極１とガラス基板１０との境界上（ゲート電極１のゲート長方向における両端部）に延びて形成され、中央の歯がゲート電極１及びａ−Ｓｉ半導体領域２の中央部に延びて形成される。
【００６２】
一方、ソース電極４の２本の櫛歯部分はゲート絶縁膜５の両端の櫛歯部分と中央の歯との間において、ゲート電極１及びａ−Ｓｉ半導体領域２上の図中上部中央部と下部中央部に延びて形成される。すなわち、ドレイン電極３の３本の櫛歯部分とソース電極４の２本の櫛歯部分とが交互に形成される。
【００６３】
そして、ドレイン電極３は第２電源端子Ｓ２（高電位側電源電位ＶＤＤ）に接続され、ソース電極４はノードＮ１に接続される。
【００６４】
このような構成のＮＭＯＳトランジスタＱ３は、図７に示すように、第２電源端子Ｓ２，ノードＮ１間に各々がゲート幅Ｗを有する４つのＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄを並列に設けたのと等価な構成となる。すなわち、ＮＭＯＳトランジスタＱ３は、各々のドレイン電極が第２電源端子Ｓ２に接続され、各々のソース電極がノードＮ１に接続され、各々のゲート電極が入力端子ＩＮ１に接続される複数の第３のトランジスタＱ３ａ〜Ｑ３ｄにより構成される。
【００６５】
図６において、図７のＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄに対応する部分を示している。すなわち、図６において、左端のドレイン電極３、左側のソース電極４と、その間のゲート電極１によりＮＭＯＳトランジスタＱ３ａを構成し、中央のドレイン電極３、左側のソース電極４と、その間のゲート電極１によりＮＭＯＳトランジスタＱ３ｂを構成する。さらに、中央のドレイン電極３、右側のソース電極４と、その間のゲート電極１によりＮＭＯＳトランジスタＱ３ｃを構成し、右端のドレイン電極３、右側のソース電極４と、その間のゲート電極１によりＮＭＯＳトランジスタＱ４ｄを構成する。
【００６６】
このように、ＮＭＯＳトランジスタＱ３を４つのＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄによる並列接続で構成している。このため、トランジスタ端部のドレイン電極（ＮＭＯＳトランジスタＱ３ａ，Ｑ３ｄのドレイン電極３）以外のソース・ドレイン電極（ＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄのソース電極４、及びＮＭＯＳトランジスタＱ３ｂ，Ｑ３ｃのドレイン電極３、以下、これらを「中央ソース・ドレイン電極」と略記する場合有り）は、ゲート電極１上に形成されたａ−Ｓｉ半導体領域２上に確実に形成することができる。
【００６７】
また、図８はソース・ドレインコンタクト領域における特性長Ｌｃの定義を示す説明図である。同図に示すように、ゲート電極１上にゲート絶縁膜５を介してａ−Ｓｉ半導体領域２が形成され、ａ−Ｓｉ半導体領域２上に選択的にドレイン電極３及びソース電極４が形成される。そして、ソース電極４とゲート電極１とが重なりある部分のうち、特性長Ｌｃまでが活性領域となり、ドレイン電極３の直列抵抗成分の低減に寄与する。この特性長Ｌｃはａ−Ｓｉ半導体領域２の膜厚、ａ−Ｓｉのバルク状態密度及びソース・ドレインコンタクト抵抗の増加に伴って大きくなる。すなわち、特性長Lcの値は、アモルファスシリコン膜厚、ａ−Ｓｉのバルク状態密度及びソース・ドレインコンタクト抵抗によって決定される。
【００６８】
図８において、ソース電極４とゲート電極１の重なり部分の特性長Ｌｃ値以上の領域は、非活性領域であるため寄生直列抵抗には影響を与えず寄生容量を増加させるだけである。寄生容量の増加はフィードスルー電圧ΔＶの増加を招くため、可能な限り小さくすることが望ましい。したがって、特性長Ｌｃと等しくなるようにソース電極４とゲート電極１とのオーバーラップ部分が形成されることが望ましい。
【００６９】
一方、図６で示した中央ソース・ドレイン電極には、図６の領域ＲＢ（トランジスタ端部のドレイン電極３（第１及び第２の端部櫛歯部分））に示すような、ソース・ドレイン電極（ドレイン電極３）がゲート電極１との段差を乗り越える必要が無いためゲート電極１の寸法バラツキを考慮する必要がなく形成することができる。また、ゲート電極とソース・ドレイン電極間のアライメントズレ分を考慮する必要がないため、ソース・ドレイン電極幅を小さくすることが可能である。
【００７０】
ここで、「Ｌｇｅ:ゲート電極の寸法バラツキ（片側）、Ｌｓｄ:ソース・ドレイン電極の寸法バラツキ（片側）、Ｌａ:ゲート電極とソース・ドレイン電極間のアライメントズレ」とする。ドレイン電極３の第１及び第２の端部櫛歯部分が形成される領域Ｂでのゲート・ソース電極重なり幅ａ１及びａ２（第１及び第２の端部重複長）は各寸法バラツキ及びアライメントズレを考慮して作製する必要があるため、特性長Ｌｃを確保すべく、端部ドレイン電極は以下の式(2)を満足させる必要がある。
【００７１】
【数２】
2010277652.tif 000004
【００７２】
一方、前述のように、ゲート電極に内包された領域の半導体膜上の中央ソース・ドレイン電極の電極幅Ｌ（ゲート電極との重複長）は、上述したバラツキＬｇｅ及びＬａを考慮する必要がないため、特性長Ｌｃを確保するため以下の式(3)を満足すればよい。
【００７３】
【数３】
2010277652.tif 000005
【００７４】
このように、ノードＮ１に接続されるソース電極４の形成幅Ｌを式(3)の条件で形成することができるため、特性長Ｌｃに近い形成幅の櫛歯部分を有するソース電極４を得ることができる。その結果、特性長Ｌｃを確保し、かつＮＭＯＳトランジスタＱ３の寄生容量Ｃｇｓを最小限の大きさに抑えることができる。
【００７５】
したがって、実施の形態１のシフトレジスタ回路１１は、フィードスルー電圧ΔＶを最小限に抑えるべく、単位シフトレジスタＳＲｋを構成するＮＭＯＳトランジスタＱ３を並列接続されたＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄで構成し、少なくともノードＮ１に接続されたソース電極４の形成幅Ｌが次の式(4)の関係を満たすように構成すればよい。
【００７６】
【数４】
2010277652.tif 000006
【００７７】
なお、図５及び図６ではノードＮ１に接続されたソース・ドレイン電極幅のみ形成幅Ｌと図示しているが、中央ソース・ドレイン電極に該当するゲート電極に内包された領域のシリコン上のソース・ドレイン電極であれば第２電源端子Ｓ２に接続されたドレイン電極３（ＮＭＯＳトランジスタＱ３ｂ，Ｑ３ｃのドレイン電極３）においても適用可能である。
【００７８】
また、本実施の形態では、ボトムゲート型のトランジスタであれば、ａ−Ｓｉ半導体領域２を用いたａ−Ｓｉトランジスタのみならず、ｐ−Ｓｉ（ポリシリコン）トランジスタ、有機トランジスタなど、各種トランジスタに対しても適用可能である。
【００７９】
実施の形態１のシフトレジスタ回路において、充電回路を構成する複数のＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄの一体化形成されたソース電極４の複数の櫛歯部分それぞれのゲート長方向におけるゲート電極１との重複長（Ｌ：他方電極重複長）は、ドレイン電極３の第１及び第２の端部櫛歯部分とゲート電極１との重複長（ａ１＋ａ２：第１及び第２の端部重複長の和）より小さくなるように形成される。
【００８０】
このため、実施の形態１のシフトレジスタ回路は、ソース電極４の直列抵抗成分の低減に寄与する特性長を満足し、かつＮＭＯＳトランジスタＱ３全体のゲート電極とソース電極４との間に生じるオーバーラップ容量を最小限の大きさに抑え、電源電圧マージン低下を抑制することができる効果を奏する。
【００８１】
その結果、シフトレジスタ回路１１のＮＭＯＳトランジスタＱ３のオン状態後のオフ状態時におけるノードＮ１の電源電圧マージン低下を防止することにより、シフトレジスタ回路１１の長期使用化を実現することができる。
【００８２】
なお、上記効果は、ａ−Ｓｉ半導体領域２が少なくともゲート長方向においてゲート電極１全体上に形成される構成であれば発揮することができる。
【００８３】
ＮＭＯＳトランジスタＱ２のゲート電極は、リセット端子ＲＳＴに接続されることにより、リセット端子ＲＳＴに入力される外部信号により、ＮＭＯＳトランジスタＱ２をオン状態にして出力端子ＯＵＴを放電させることができる。
【００８４】
また、実施の形態１のシフトレジスタ回路におけるＮＭＯＳトランジスタＱ３の設計方法は以下のステップ(a) ，(b) を実行する。
【００８５】
(a) ドレイン電極３の第１及び第２の端部櫛歯部分のゲート長方向におけるゲート電極との重複長（ａ１及びａ２）を、ゲート電極の寸法バラツキ（Ｌｇｅ）、ソース・ドレイン電極の寸法バラツキ（Ｌｓｄ）、ゲート電極とソース・ドレイン電極間のアライメントズレを考慮して、特性長Ｌｃを満足するように設定する。
【００８６】
(b) 一体化形成されたソース電極４の複数の櫛歯部分それぞれのゲート長方向におけるゲート電極との重複長（Ｌ）を、ソース・ドレイン電極の寸法バラツキ（Ｌｓｄ）のみを考慮して特性長Ｌｃを満足し、かつ前記第１及び第２の端部重複長の和（ａ１＋ａ２）より小さくなるように設定する。
【００８７】
その結果、実施の形態１のシフトレジスタ回路の設計方法によって製造されるシフトレジスタ回路は、ソース電極４の直列抵抗成分の低減に寄与する特性長Ｌｃを満足し、かつ第ＮＭＯＳトランジスタＱ３のゲート電極とソース電極との間に生じるオーバーラップ容量を最小限の大きさに抑えることができる効果を奏する。
【００８８】
また、実施の形態１のシフトレジスタ回路を、ＮＭＯＳトランジスタＱ３及びその周辺に特化した半導体装置として捉えれば以下の効果を有する。
【００８９】
上記半導体装置における充電回路を構成する充電用トランジスタである複数のＮＭＯＳトランジスタＱ３において一体化形成されたソース電極４の複数の櫛歯部分それぞれのゲート長方向におけるゲート電極との重複長Ｌは、ドレイン電極３の第１及び第２の端部櫛歯部分における第１及び第２の端部重複長の和（ａ１＋ａ２）より小さくなるように形成される。
【００９０】
このため、この半導体装置は、ＮＭＯＳトランジスタＱ３のゲート電極とソース電極との間に生じるオーバーラップ容量を最小限の大きさに抑えることができ、第３のトランジスタのオン状態後のオフ状態時における充電用ノードの電圧マージン低下を防止する効果を奏する。
【００９１】
上述したように、この発明は、半導体層（ａ−Ｓｉ半導体領域２相当部分）として非晶質シリコンや微結晶シリコンや多結晶シリコン、酸化化合物や有機膜等を使用したボトムゲート型薄膜トランジスタで構成されるシフトレジスタ回路の電源電圧マージン低下を防止することを可能とする半導体装置に適用可能である。
【００９２】
＜実施の形態２＞
以下の実施の形態２においては、実施の形態１で述べた充電用トランジスタ（ＮＭＯＳトランジスタＱ３（Ｑ３ａ〜Ｑ３ｄ））を適用可能なシフトレジスタ回路におけるシフトレジスタＳＲｋの具体例を示す。
【００９３】
図９は、実施の形態２における単位シフトレジスタＳＲｋの回路構成を示す回路図である。単位シフトレジスタＳＲｋを構成するＮＭＯＳトランジスタＱ３は、図５〜図７に示すＮＭＯＳトランジスタＱ３ａ〜Ｑ３ｄにより実現する。
【００９４】
図１で示した実施の形態１のシフトレジスタＳＲｋに対し、ノードＮ１（ＮＭＯＳトランジスタＱ１のゲート電極）を入力端とし、ノードＮ２（ＮＭＯＳトランジスタＱ２のゲート電極）を出力端とするインバータ２０（ＮＭＯＳトランジスタＱ５，Ｑ６）を設けたものである。さらに、図１と異なり、ＮＭＯＳトランジスタＱ２のゲート電極（ノードＮ２）はリセット端子ＲＳＴに接続していない点が異なる。
【００９５】
インバータ２０は、ノードＮ２と第２電源端子Ｓ２との間にダイオード接続して介挿されたＮＭＯＳトランジスタＱ５と、ノードＮ２と第１電源端子Ｓ１との間に介挿されゲート電極がノードＮ１に接続されるＮＭＯＳトランジスタＱ６とから構成されている。ＮＭＯＳトランジスタＱ６は、ＮＭＯＳトランジスタＱ５よりもオン抵抗が充分に小さく設定されている。
【００９６】
ノードＮ１がＬレベルのときは、ＮＭＯＳトランジスタＱ６がオフするためノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ５））になる。逆にノードＮ１がＨレベルのときは、ＮＭＯＳトランジスタＱ５，Ｑ６ともオンするが、ノードＮ２はＮＭＯＳトランジスタＱ５，Ｑ６のオン抵抗の比により決まる電位（≒０Ｖ）のＬレベルになる。つまり、インバータ２０はいわゆる「レシオ型インバータ」として機能する。
【００９７】
実施の形態１における図１の単位シフトレジスタＳＲｋにおいては、次段の出力信号Ｇ（ｋ＋１）がＨレベルになったとき（すなわち次段の選択期間）にのみノードＮ２がＨレベルになるので、ＮＭＯＳトランジスタＱ２はその期間だけオンして出力端子ＯＵＴを低インピーダンスのＬレベルにする。そしてそれ以外の非選択期間においてＮＭＯＳトランジスタＱ２はオフ状態になっており、出力端子ＯＵＴは高インピーダンス（フローティング状態）のＬレベルとなる。したがって、出力信号Ｇｋがノイズやリーク電流の影響を受けやすく、動作が不安定になりやすい。
【００９８】
それに対し、実施の形態２における図９の単位シフトレジスタＳＲｋでは、ノードＮ１がＬレベルである間、ＮＭＯＳトランジスタＱ５，Ｑ６を有するインバータ２０がノードＮ２をＨレベルに維持するため、非選択期間の間中、ＮＭＯＳトランジスタＱ２は確実にオン状態に保たれる。つまり、非選択期間における出力端子ＯＵＴ（出力信号Ｇｋ）が低インピーダンスでＬレベルに維持されるので、動作が安定化する効果を奏する。
【００９９】
もちろん、実施の形態２においても、実施の形態１と同様、フィードスルー電圧ΔＶによるノードＮ１の低下が抑制される効果が得られる。よって、選択期間にノードＮ１のレベルが低下することを防止でき、電源電圧マージンの低下を防止することができる効果を奏する。
【０１００】
＜実施の形態３＞
図１０は、この発明の実施の形態３における単位シフトレジスタＳＲｋの回路構成を示す回路図である。
【０１０１】
図１０で示す単位シフトレジスタＳＲｋは、図９で示した実施の形態２のシフトレジスタＳＲｋに対し、ノードＮ１と第１電源端子Ｓ１との間に介挿され、ゲートがノードＮ２に接続したＮＭＯＳトランジスタＱ７（第４のトランジスタ）をさらに設けた点が異なる。すなわち、ＮＭＯＳトランジスタＱ７は、ノードＮ２に接続したゲート電極を有し、ノードＮ１を放電するトランジスタとして機能する。なお、単位シフトレジスタＳＲｋを構成するＮＭＯＳトランジスタＱ３は、実施の形態１及び実施の形態２と同様、図５〜図７に示す構成で実現する。
【０１０２】
図９で示した単位シフトレジスタＳＲｋにおいては、次段の出力信号Ｇ（ｋ＋１）がＨレベルになったとき（次段の選択期間）に、ＮＭＯＳトランジスタＱ４がオンしてノードＮ１を放電するが、それ以外の非選択期間においてノードＮ１は高インピーダンス（フローティング状態）でＬレベルとなる。したがって、非選択期間にノイズやリーク電流によりノードＮ１に電荷が供給されると、ノードＮ１のレベルが上昇する。そうなるとＮＭＯＳトランジスタＱ１がオン状態となり、誤信号として出力信号Ｇｋが出力されるという誤動作が生じる。
【０１０３】
それに対し図１０で示す実施の形態３の単位シフトレジスタＳＲｋにおいては、ノードＮ１がＬレベルになると、ＮＭＯＳトランジスタＱ５，Ｑ６からなるインバータ２０がノードＮ２をＨレベルにし、これに応じてＮＭＯＳトランジスタＱ７がオン状態になるため、ノードＮ１は非選択期間の間において低インピーダンスでＬレベルになる。したがって、非選択期間にノードＮ１のレベルが上昇することが抑制され、上記の誤動作の発生が防止される。
【０１０４】
なお、ＮＭＯＳトランジスタＱ７は、ＮＭＯＳトランジスタＱ３がノードＮ１のレベルを上昇させることが可能なように、ＮＭＯＳトランジスタＱ３よりもオン抵抗が充分大きくなるように設定される。
【０１０５】
実施の形態３においても、実施の形態１及び実施の形態２と同様、フィードスルー電圧ΔＶによるノードＮ１の低下が抑制される効果が得られる。よって、選択期間にノードＮ１のレベルが低下することを防止でき、電源電圧マージンの低下を防止することができる効果を奏する。
【０１０６】
＜実施の形態４＞
実施の形態２、実施の形態３で説明したように、図９及び図１０で示した単位シフトレジスタＳＲｋにおいては、非選択期間の間においてもＮＭＯＳトランジスタＱ２のゲート電極（ノードＮ２）が継続してＨレベルになることにより、出力端子ＯＵＴを低インピーダンスのＬレベルにすることができる。しかし、ａ−Ｓｉ半導体領域２を有するａ−Ｓｉトランジスタのゲート電極がソース電極に対して継続的に正バイアスされると、しきい値電圧が正方向にシフトする。ＮＭＯＳトランジスタＱ２においてしきい値電圧の正方向シフトが生じると、当該ＮＭＯＳトランジスタＱ２のオン抵抗が高くなり、出力端子ＯＵＴを充分に低インピーダンスにすることができなくなるという問題が生じる。
【０１０７】
また、図１０で示した実施の形態３の単位シフトレジスタＳＲｋにおいては、ＮＭＯＳトランジスタＱ７のゲートも、非選択期間の間、継続してＨレベルになるので、ＮＭＯＳトランジスタＱ７のしきい値電圧も正方向にシフトし、ノードＮ１を充分に低インピーダンスにすることができなくなるという問題も生じる。
【０１０８】
図１１は、実施の形態４における単位シフトレジスタＳＲｋの回路構成を示す回路図である。実施の形態４のシフトレジスタＳＲｋは、上述した問題の対策が施されたものである。図１１で示す単位シフトレジスタＳＲｋは、出力端子ＯＵＴを放電するトランジスタ（図９及び図１０のＮＭＯＳトランジスタＱ２に相当する）が並列に２つ設けられている（ＮＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂ）。ここで、ＮＭＯＳトランジスタＱ２Ａ，Ｑ２Ｂ（一方及び他方第２のトランジスタ）のゲートが接続するノードをそれぞれ「ノードＮ２Ａ」（一方第２のノード）、「ノードＮ２Ｂ」（他方第２のノード）と定義する。
【０１０９】
また、図１１で示す単位シフトレジスタＳＲｋには、図１０で示すＮＭＯＳトランジスタＱ７に相当するトランジスタが、すなわち、ノードＮ１，第１電源端子Ｓ１間に介挿されるトランジスタがノードＮ２Ａ，Ｎ２Ｂに対して設けられている（ＮＭＯＳトランジスタＱ７Ａ，Ｑ７Ｂ）。すなわち、ＮＭＯＳトランジスタＱ７Ａ（一方第６のトランジスタ）は、ノードＮ２Ａに接続したゲート電極を有し、ノードＮ１を放電するトランジスタであり、ＮＭＯＳトランジスタＱ７Ｂ（他方第６のトランジスタ）は、ノードＮ２Ｂに接続したゲート電極を有しノードＮ１を放電するトランジスタである。
【０１１０】
実施の形態３における単位シフトレジスタＳＲｋは、制御信号ＶＦＲＡ（一方制御信号）が入力される第１制御端子ＴＡ（一方制御端子）、及び制御信号ＶＦＲＢ（他方制御信号）が入力される第２制御端子ＴＢ（他方制御端子）をさらに有している。所定の制御信号である制御信号ＶＦＲＡ，ＶＦＲＢは互いに相補な信号であり、シフトレジスタ外部の制御装置（不図示）により生成される。これらの制御信号ＶＦＲＡ，ＶＦＲＢは、一定の周期でレベルが切り替わるものである。シフトレジスタ回路１１がゲート線駆動回路として用いられる場合、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されることが望ましく、例えば、表示画像の１フレーム毎にレベルが切り替わるよう制御される。
【０１１１】
また第１制御端子ＴＡとノードＮ２Ａとの間にはＮＭＯＳトランジスタＱ８Ａ（一方第５のトランジスタ）が介挿され、第２制御端子ＴＢとノードＮ２Ｂとの間にはＮＭＯＳトランジスタＱ８Ｂ（他方第５のトランジスタ）が介挿される。ＮＭＯＳトランジスタＱ８Ａのゲート電極はノードＮ２Ｂに接続され、ＮＭＯＳトランジスタＱ８Ｂのゲート電極はノードＮ２Ａに接続される。すなわち、ＮＭＯＳトランジスタＱ８Ａ及びＮＭＯＳトランジスタＱ８Ｂは、その片方の主電極（ここではドレイン電極）がたすき掛けに互いの制御電極（ゲート）に接続されており、いわゆるフリップフロップ回路を構成している。
【０１１２】
さらに、単位シフトレジスタＳＲｋは、ＮＭＯＳトランジスタＱ５，Ｑ６からなるインバータ２０の出力端とノードＮ２Ａとの間に介挿されるＮＭＯＳトランジスタＱ９Ａと、インバータ２０の出力端とノードＮ２Ｂとの間に介挿されるＮＭＯＳトランジスタＱ９Ｂとを備えている。ＮＭＯＳトランジスタＱ９Ａのゲートは第１制御端子ＴＡに接続され、ＮＭＯＳトランジスタＱ９Ｂのゲートは第２制御端子ＴＢに接続される。
【０１１３】
このような構成において、非選択期間における制御信号ＶＦＲＡがＨレベル、制御信号ＶＦＲＢがＬレベルの第１期間は、ＮＭＯＳトランジスタＱ９Ａがオン状態、ＮＭＯＳトランジスタＱ９Ｂがオフ状態になるため、ＮＭＯＳトランジスタＱ５，Ｑ６からなるインバータ２０の出力端はノードＮ２Ａ及びＮ２ＢのうちノードＮ２Ａに電気的に接続される。また、このとき、ＮＭＯＳトランジスタＱ８Ａ及びＱ８ＢのうちＮＭＯＳトランジスタＱ８Ｂがオン状態なり、ノードＮ２ＢはＬレベルになる。つまり、上記第１期間には、ＮＭＯＳトランジスタＱ２Ａが駆動され、ＮＭＯＳトランジスタＱ２Ｂは休止状態になる。
【０１１４】
逆に、非選択期間における制御信号ＶＦＲＡがＬレベル、制御信号ＶＦＲＢがＨレベルの第２期間は、ＮＭＯＳトランジスタＱ９Ａがオフ状態、ＮＭＯＳトランジスタＱ９Ｂがオン状態になるため、インバータ２０の出力端はノードＮ２Ｂに接続される。また、このときＮＭＯＳトランジスタＱ８Ａがオンし、ノードＮ２ＡはＬレベルになる。つまり、上記第２期間には、ＮＭＯＳトランジスタＱ２Ｂが駆動され、ＮＭＯＳトランジスタＱ２Ａは休止状態になる。このように、ＮＭＯＳトランジスタＱ９Ａ，Ｑ９Ｂは、制御信号ＶＦＲＡ，ＶＦＲＢに基づいて、インバータ２０の出力端を、ノードＮ２Ａ及びノードＮ２Ｂに交互に接続させる切替回路として機能する。
【０１１５】
実施の形態４においては、非選択期間において制御信号ＶＦＲＡ，ＶＦＲＢが反転する毎に、ＮＭＯＳトランジスタＱ２Ａ，Ｑ７ＡのペアとＮＭＯＳトランジスタＱ２Ｂ，Ｑ７Ｂのペアとが交互に休止状態になるので、それらのゲートが継続的にバイアスされることを防止できる。したがって、ａ−Ｓｉトランジスタのしきい値の正方向シフトによる誤動作を防止でき、動作の信頼性が向上する。
【０１１６】
実施の形態４においても、実施の形態１〜実施の形態３と同様、フィードスルー電圧ΔＶによるノードＮ１の低下が抑制される効果が得られる。よって、選択期間にノードＮ１のレベルが低下することを防止でき、電源電圧マージンの低下を防止することができる効果を奏する。
【０１１７】
＜その他＞
なお、図９〜図１１に示す実施の形態２〜実施の形態４の単位シフトレジスタＳＲｋのノードＮ１は、ＮＭＯＳトランジスタＱ３の両端部に位置する端部ドレイン電極（第１及び第２の端部櫛歯部分）は、ＮＭＯＳトランジスタＱ１のゲート電極（ノードＮ１）に接続しない構成とした方が寄生容量を低減する上でより望ましい。ただし、図５及び図６で示すソース電極４及びゲート絶縁膜５の大半の櫛歯部分が中央ソース・ドレイン電極に該当し（例えば、中央ソース・ドレイン電極が１０本以上）、端部ドレイン電極による影響が小さい場合、ＮＭＯＳトランジスタＱ３の端部ドレイン電極をノードＮ１に接続する構成による態様も考えられる。
【０１１８】
加えて、図９〜図１１に示す実施の形態２〜実施の形態４の単位シフトレジスタＳＲｋにおいて、インバータ２０内のＮＭＯＳトランジスタＱ５のドレイン・ゲート電極は高電位側電源電位ＶＤＤを受け、ＮＭＯＳトランジスタＱ３のドレイン電極は前段のシフトレジスタＳＲ（ｋ−１）の出力信号Ｇ（ｋ−１）を高電位側電源電位ＶＤＤに代えて受けるように構成しても良い。すなわち、ＮＭＯＳトランジスタＱ３のドレイン電極に受ける外部信号は、ＮＭＯＳトランジスタＱ３のオン状態時に高電位側電源電位ＶＤＤが供給可能な外部信号であれば、高電位側電源電位ＶＤＤ自体でも、出力信号Ｇ（ｋ−１）でも良い。
【０１１９】
また、図１，図９〜図１１に示す単位シフトレジスタＳＲｋのＮＭＯＳトランジスタＱ１のクロック端子ＣＫ１に接続されているノード部分をＮＭＯＳトランジスタＱ３のノードＮ１として構成する。すなわち、ＮＭＯＳトランジスタＱ１のドレイン電極において、図５〜図８で示した中央ソース・ドレイン電極構造を適用することにより（クロック端子ＣＫ１に接続される電極がソース電極４、出力端子ＯＵＴに接続される電極がドレイン電極３）、ＮＭＯＳトランジスタＱ１のゲート電極とソース電極との間のオーバーラップ寄生容量の低減が図れるため、当該寄生容量の充電に伴う消費電力を低減させる効果も生じる。また、ＮＭＯＳトランジスタＱ２、Ｑ４のソース・ドレイン電極においても、図５〜図８で示した中央ソース・ドレイン電極構造を適用することは勿論可能である。
【０１２０】
例えば、シフトレジスタ回路１１を液晶表示装置のゲート線駆動回路に用いた場合、液晶駆動方式にも依存するが、ＴＮ型ではソース・ドレイン電極幅が大きいとカラーフィルタ側に配置されているＩＴＯとの寄生容量が大きくなるため、駆動能力は下がることになる。このため、図５〜図８で示した中央ソース・ドレイン電極構造を適用して、ソース・ドレイン電極幅を小さくすることは効果がある。
【０１２１】
なお、上述した実施の形態１〜実施の形態４で示したシフトレジスタＳＲｋ以外を有するシフトレジスタ回路においても、充電用トランジスタであるＮＭＯＳトランジスタＱ３によってノードＮ１を充電し、充電後にＮＭＯＳトランジスタＱ３がＯＦＦし、かつノードＮ１がフローティング状態で保持される構成をとる場合には適用可能である。
【符号の説明】
【０１２２】
１  ゲート電極、２  ａ−Ｓｉ半導体領域、３  ドレイン電極、４  ソース電極、２０  インバータ、ＳＲ１〜ＳＲｎ，ＳＲｄ，ＳＲｋ  （単位）シフトレジスタ、Ｑ１〜Ｑ７，Ｑ２Ａ，Ｑ２Ｂ，Ｑ７Ａ〜Ｑ９Ａ，Ｑ７Ｂ〜Ｑ９Ｂ  ＮＭＯＳトランジスタ。
【図１】
2010277652.tif 000007
【図２】
2010277652.tif 000008
【図３】
2010277652.tif 000009
【図４】
2010277652.tif 000010
【図５】
2010277652.tif 000011
【図６】
2010277652.tif 000012
【図７】
2010277652.tif 000013
【図８】
2010277652.tif 000014
【図９】
2010277652.tif 000015
【図１０】
2010277652.tif 000016
【図１１】
2010277652.tif 000017