(57)【要約】【課題】本発明は、設定端子電圧の増大に応じて、所定期間、誤差増幅器の高側電圧レベルを制限することにより、過渡応答時のコイル電流を制限することが可能なＤＣ／ＤＣコンバータ制御回路、およびＤＣ／ＤＣコンバータ制御方法を提供することを目的とする。【解決手段】  ＤＣ／ＤＣコンバータ制御回路は、ＤＣ／ＤＣコンバータにおける出力電圧の設定電圧が増加することを検出する検出回路と、検出回路による検出から所定時間を計時する計時回路と、計時回路による計時期間、誤差増幅器の出力電圧レベルをクランプするクランプ回路とを備えて構成されている。設定電圧を増加させる過渡応答時にコイル電流が増大する場合にも、そのピーク電流値を制限することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータにおける出力電圧の設定電圧が増加することを検出する検出回路と、
前記検出回路による検出から所定時間を計時する計時回路と、
前記計時回路による計時期間、誤差増幅器の出力電圧レベルをクランプするクランプ回路とを備えることを特徴とするＤＣ／ＤＣコンバータ制御回路。
【請求項２】
前記検出回路は、
前記設定電圧が入力される第１時定数回路と、
前記第１時定数回路から出力される信号と前記設定電圧とが入力される比較回路とを備えることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項３】
前記計時回路は、前記第１時定数回路であることを特徴とする請求項２に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項４】
前記計時回路は、前記第１時定数回路を構成する第１容量素子と、該第１容量素子に接続される電流源回路を備えることを特徴とする請求項２に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項５】
前記クランプ回路は、
前記誤差増幅器の出力電圧レベルをクランプする第１電圧を供給する第１電圧源と、
前記第１電圧を越え、前記誤差増幅器の出力電圧レベルを広げる第２電圧を供給する第２電圧源と、
前記第１電圧または前記第２電圧を保持する第２容量素子と、
前記第２容量素子を、前記第１電圧源と前記第２電圧源とで切り替えるスイッチ回路と、
前記スイッチ回路と前記第２電圧源との間を接続する抵抗素子とを備えることを特徴とする請求項１乃至４の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項６】
前記クランプ回路は、
前記誤差増幅器の出力電圧レベルをクランプする第１電圧を、前記設定電圧の増加電圧幅に応じて減じて出力する電圧調整回路を備えることを特徴とする請求項１乃至５の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項７】
前記電圧調整回路は、
前記設定電圧が入力される第２時定数回路と、
前記第２時定数回路から出力される信号と前記設定電圧とが入力される増幅回路とを備えることを特徴とする請求項６に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項８】
ＤＣ／ＤＣコンバータにおける出力電圧を設定する設定電圧の増加を検出し、
前記検出から所定時間を計時して、
前記計時の期間、誤差増幅器の出力電圧レベルをクランプすることを特徴とするＤＣ／ＤＣコンバータ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータの出力電圧を設定する設定端子電圧が切り換えられた際、過渡応答時におけるコイル電流の制御に関するものであり、特に、設定端子電圧が増加した時のコイル電流のピーク値を制限する制御に関するものである。
【背景技術】
【０００２】
図５に示す背景技術のＤＣ／ＤＣコンバータ制御回路は、電流制御型のＤＣ／ＤＣコンバータ制御回路である。また、図５に示す背景技術では１をＤＣ／ＤＣコンバータ制御回路としたがＮＭＯＳトランジスタＦＥＴ１、ＮＭＯＳトランジスタＦＥＴ２、及びセンス抵抗ＲＳをＤＣ／ＤＣコンバータ制御回路の外部に構成する場合もある。
【０００３】
電流制御型のＤＣ／ＤＣコンバータ制御回路は、誤差増幅器ＥＲＡ１を備えている。誤差増幅器ＥＲＡ１の非反転入力端子は設定端子（ＲＥＦＩＮ）に接続されており、反転入力端子は分圧抵抗回路の分圧点に接続されている。分圧抵抗回路は抵抗素子Ｒ１と抵抗素子Ｒ２とが直列接続されて構成されており、抵抗素子Ｒ１と抵抗素子Ｒ２との接続点が分圧点である。分圧抵抗回路には、帰還端子（ＦＢ）が接続されている。ここで、帰還端子（ＦＢ）はＤＣ/ＤＣコンバータの出力電圧端子（ＶＯＵＴ）に接続されている。
【０００４】
誤差増幅器ＥＲＡ１により、設定端子（ＲＥＦＩＮ）に入力される設定端子電圧ＶＲＥＦＩＮと分圧抵抗回路から出力される出力電圧ＶＯＵＴの分圧電圧との電圧差が増幅される。
【０００５】
また、ＤＣ／ＤＣコンバータ制御回路は、増幅器ＡＭＰ１を備えている。増幅器ＡＭＰ１には、センス抵抗ＲＳの両端が接続されている。増幅器ＡＭＰ１により、センス抵抗ＲＳを介してコイルＬ１に流れるコイル電流ＩＬ１が電圧に換算されて検出される。
【０００６】
また、ＤＣ／ＤＣコンバータ制御回路は、比較器ＣＯＭＰ１を備えている。比較器ＣＯＭＰ１の反転入力端子には誤差増幅器ＥＲＡ１の出力電圧Ｖ２が入力され、非反転入力端子には増幅器ＡＭＰ１の出力電圧が入力される。
【０００７】
更に、ＤＣ／ＤＣコンバータ制御回路は、フリップフロップ回路ＦＦを備えている。フリップフロップ回路ＦＦのセット端子（Ｓ）には発振器ＯＳＣが接続され、リセット端子（Ｒ）には比較器ＣＯＭＰ１の出力電圧が接続されている。発振器ＯＳＣから出力される発振信号ＯＳＣの毎周期でフリップフロップ回路ＦＦがセットされ、ＮＭＯＳトランジスタＦＥＴ１がオンすることにより、コイルＬ１の一端が入力電源ＶＩＮに接続される。これにより、コイル電流ＩＬ１は、時間と共に増大していく。増大するコイル電流ＩＬ１は、増幅器ＡＭＰ１により検出される。検出されたコイル電流ＩＬ１は、誤差増幅器ＥＲＡ１の出力電圧Ｖ２と比較され、この出力電圧Ｖ２を超えて増大するに及び、フリップフロップ回路ＦＦがリセットされる。
【０００８】
電流制御型のＤＣ／ＤＣコンバータ制御回路では、誤差増幅器ＥＲＡ１の出力電圧Ｖ２に応じてコイル電流ＩＬ１のピーク値が制御される。
【０００９】
【特許文献１】特開２００７−２９５７５９号公報
【特許文献２】特開平６−１２１５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ここで、設定端子電圧ＶＲＥＦＩＮが変化する場合を考える。設定端子電圧ＶＲＥＦＩＮは、平衡状態における出力電圧ＶＯＵＴの設定電圧を決定する。従って、設定端子電圧ＶＲＥＦＩＮが変化すると出力電圧ＶＯＵＴは設定値からずれた非平衡な状態に移行することとなる。このため、例えば、設定端子電圧ＶＲＥＦＩＮが増加すると、出力電圧ＶＯＵＴは設定値に対して電圧値が不足する状態となる。誤差増幅器ＥＲＡ１において、反転入力端子に入力される電圧に比して非反転入力端子に入力される電圧が増大し、誤差増幅器ＥＲＡ１の出力電圧Ｖ２が高い電圧レベルとなる。時間と共に増大していく増幅器ＡＭＰ１の出力電圧が誤差増幅器ＥＲＡ１の出力電圧Ｖ２を越えるまでの間、比較器ＣＯＭＰ１の出力電圧はローレベルに維持される。その間、フリップフロップ回路ＦＦはリセットされず、コイル電流ＩＬ１が流れ続ける。その結果、ピーク電流ＩＬ１が多大となる。
【００１１】
コイル電流ＩＬ１は入力電源ＶＩＮから供給されるので、入力電源ＶＩＮの電圧供給能力以上にコイル電流ＩＬ１が増大した場合、入力電源ＶＩＮから供給すべき電力が過剰となり十分な電力供給ができなくなって、入力電源ＶＩＮの電圧が下がってしまうおそれがある。そして、電圧が下がってしまうことにより、入力電源ＶＩＮに接続されている他の機器がシステムダウンしてしまうおそれがあり、問題である。
【００１２】
本発明は、上記の課題に鑑み提案されたものであり、設定端子電圧の増大に応じて、所定期間、誤差増幅器の高側電圧レベルを制限することにより、過渡応答時のコイル電流を制限することが可能なＤＣ／ＤＣコンバータ制御回路、およびＤＣ／ＤＣコンバータ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るＤＣ／ＤＣコンバータ制御回路は、ＤＣ／ＤＣコンバータにおける出力電圧の設定電圧が増加することを検出する検出回路と、検出回路による検出から所定時間を計時する計時回路と、計時回路による計時期間、誤差増幅器の出力電圧レベルをクランプするクランプ回路とを備えて構成されている。
【００１４】
また、本発明に係るＤＣ／ＤＣコンバータ制御方法は、ＤＣ／ＤＣコンバータにおける出力電圧を設定する設定電圧の増加を検出し、検出から所定時間を計時して、計時の期間、誤差増幅器の出力電圧レベルをクランプする。
【発明の効果】
【００１５】
本発明のＤＣ／ＤＣコンバータ制御回路、およびＤＣ／ＤＣコンバータ制御方法によれば、ＤＣ／ＤＣコンバータの出力電圧を設定する設定電圧の増加を検出することに応じて、検出からの所定時間の期間、誤差増幅器の出力電圧レベルをクランプする。これにより、設定電圧の増加に伴い出力電圧と設定電圧との誤差電圧が増大する過渡状態に関わらず、ＤＣ／ＤＣコンバータにおけるスイッチングデューティを制限することができる。
【００１６】
過渡状態での応答によるコイル電流の増大を制御してピーク電流値を制限することができる。設定電圧を増加させる過渡応答時にコイル電流が増大する場合にも、そのピーク電流値が制限されることにより、入力電圧源の電圧供給能力の範囲内でコイル電流の供給を行うことができる。
【発明を実施するための最良の形態】
【００１７】
まず、図１を参照して第１実施形態の回路構成について説明する。フリップフロップ回路ＦＦのセット端子（Ｓ）は、発振器ＯＳＣの出力端子に接続されている。フリップフロップ回路ＦＦのリセット端子（Ｒ）は、比較器ＣＯＭＰ１の出力端子に接続されている。フリップフロップ回路ＦＦの出力端子（Ｑ）は、ＮＭＯＳトランジスタＦＥＴ１のゲート端子に接続されている。フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）は、ＮＭＯＳトランジスタＦＥＴ２のゲート端子に接続されている。
【００１８】
ＮＭＯＳトランジスタＦＥＴ１のドレイン端子は、入力電源ＶＩＮに接続され、ソース端子は、ＮＭＯＳトランジスタＦＥＴ２のドレイン端子とセンス抵抗ＲＳの一方の端子とに接続されている。ＮＭＯＳトランジスタＦＥＴ２のソース端子は、接地されている。
【００１９】
センス抵抗ＲＳの一方の端子は、増幅器ＡＭＰ１の非反転入力端子に接続されている。センス抵抗ＲＳの他方の端子は、増幅器ＡＭＰ１の反転入力端子と外部出力端子（ＬＸ）を介してコイルＬ１の一方の端子に接続されている。増幅器ＡＭＰ１の出力端子は、比較器ＣＯＭＰ１の非反転入力端子に接続されている。
【００２０】
コイルＬ１の他方の端子は、出力電圧端子（ＶＯＵＴ）、一端子が接地された出力コンデンサＣ１、および帰還端子（ＦＢ）を介して抵抗素子Ｒ１に接続されている。一端子が接地された抵抗素子Ｒ２は、抵抗素子Ｒ１と直列接続されており、抵抗素子Ｒ１、Ｒ２で分圧回路を構成している。抵抗素子Ｒ１と抵抗素子Ｒ２との接続点は、誤差増幅器ＥＲＡ１の反転入力端子に接続されている。設定端子（ＲＥＦＩＮ）は、誤差増幅器ＥＲＡ１の非反転入力端子に接続されている。誤差増幅器ＥＲＡ１の出力端子は、比較器ＣＯＭＰ１の反転入力端子に接続されている。
【００２１】
設定端子（ＲＥＦＩＮ）は、更に、スイッチ素子Ｓ１の一方の端子、および比較器ＣＯＭＰ２の非反転入力端子に接続されている。スイッチ素子Ｓ１の他方の端子は、抵抗素子Ｒ３を介して、一端子が接地されたコンデンサＣ３、一方の端子が定電流源Ｉ１に接続されているスイッチ素子Ｓ２の他方の端子、および比較器ＣＯＭＰ２の反転入力端子に接続されている。
【００２２】
比較器ＣＯＭＰ２の出力端子は、インバータＩＮＶ１を介してスイッチ素子Ｓ１の導通状態を切り替える制御端子に接続されている。また、比較器ＣＯＭＰ２の出力端子は、スイッチ素子Ｓ２の導通状態を切り替える制御端子、およびスイッチ素子Ｓ４の導通状態を切り替える制御端子に接続されている。
【００２３】
ここで、比較器ＣＯＭＰ２には、オフセット電圧が設定されている。比較器ＣＯＭＰ２の非反転入力端子に印加される電圧が、反転入力端子に印加される電圧に対してオフセット電圧分高くなる状態で、反転入力端子に入力される電圧とバランスする。
【００２４】
スイッチ素子Ｓ４は、２つある一方の端子の何れかを他方の端子に接続する。スイッチ素子Ｓ４の第１の一方の端子は、抵抗素子Ｒ５を介して定電圧源Ｅ１に接続されている。第２の一方の端子は、定電圧源Ｅ２に接続されている。ここで、定電圧源Ｅ１から出力される電圧ＶＥ１は、定電圧源Ｅ２から出力される電圧ＶＥ２に比して高い電圧値を有している（ＶＥ１>ＶＥ２）。スイッチ素子Ｓ４の他方の端子は、一端子が接地されたコンデンサＣ５とＰＭＯＳトランジスタＦＥＴ３のゲート端子とに接続されている。
【００２５】
ＰＭＯＳトランジスタＦＥＴ３とＰＭＯＳトランジスタＦＥＴ５とは、差動対を構成している。ＰＭＯＳトランジスタＦＥＴ３およびＰＭＯＳトランジスタＦＥＴ５のソース端子は、互いに接続され、更に定電流源Ｉ２に接続されている。ＰＭＯＳトランジスタＦＥＴ３のドレイン端子は、ＮＭＯＳトランジスタＦＥＴ４とＮＭＯＳトランジスタＦＥＴ６のゲート端子、およびＮＭＯＳトランジスタＦＥＴ４のドレイン端子に接続されている。ＮＭＯＳトランジスタＦＥＴ４とＮＭＯＳトランジスタＦＥＴ６とのソース端子は、接地されている。
【００２６】
ＰＭＯＳトランジスタＦＥＴ５のゲート端子は、誤差増幅器ＥＲＡ１の出力端子に接続されている。ＰＭＯＳトランジスタＦＥＴ５のドレイン端子は、ＮＭＯＳトランジスタＦＥＴ６のドレイン端子とトランジスタＴＲ１のベース端子に接続されている。トランジスタＴＲ１のエミッタ端子は、誤差増幅器ＥＲＡ１の出力端子に接続されている。トランジスタＴＲ１のコレクタ端子は、接地されている。
【００２７】
次に第１実施形態の作用について説明する。設定端子電圧ＶＲＥＦＩＮが一定の電圧レベルに維持されている状態では、比較器ＣＯＭＰ２は、ローレベルを出力する状態で安定する。起動時、仮に比較器ＣＯＭＰ２の出力電圧Ｖ３がハイレベルである場合でも、スイッチ素子Ｓ２が導通状態になり、コンデンサＣ３が充電される。これにより、比較器ＣＯＭＰ２の反転入力端子の電圧レベルが上昇して、比較器ＣＯＭＰ２の出力電圧がローレベルになるからである。この時、インバータＩＮＶ１を介して接続されているスイッチ素子Ｓ１は、導通状態に、スイッチ素子Ｓ２は、非導通状態に、スイッチ素子Ｓ４は、定電圧源Ｅ１に接続される。この時、後述する作用により、誤差増幅器ＥＲＡ１の出力電圧Ｖ２の上限値は、定電圧源Ｅ１の電圧ＶＥ１になっている。
【００２８】
設定端子電圧ＶＲＥＦＩＮが増加すると、比較器ＣＯＭＰ２の非反転入力端子には、設定端子電圧ＶＲＥＦＩＮが直接印加されるものの、反転入力端子には、抵抗素子Ｒ３およびコンデンサＣ３により構成される時定数回路を介して印加される。このため、反転入力端子に印加される電圧は、非反転入力端子に印加される電圧と比較して電圧値が低くなる。反転入力端子に印加される電圧に対して非反転入力端子に印加される電圧が比較器ＣＯＭＰ２に設定されているオフセット電圧を超える場合に、比較器ＣＯＭＰ２の出力端子は、ハイレベルを出力する。
【００２９】
比較器ＣＯＭＰ２がハイレベルを出力すると、インバータＩＮＶ１を介して接続されているスイッチ素子Ｓ１は、非導通状態となり、スイッチ素子Ｓ２は、導通状態となる。また、スイッチ素子Ｓ４は、定電圧源Ｅ１に代えて定電圧源Ｅ２に接続される。
【００３０】
スイッチ素子Ｓ１が非導通状態となり、スイッチ素子Ｓ２が導通状態になると、定電流源Ｉ１からコンデンサＣ３に定電流が流れコンデンサＣ３への充電が開始される。加えて、コンデンサＣ３は、抵抗素子Ｒ３を介する電流によっても充電される。これにより、コンデンサＣ３の端子間電圧は、時間と共に増加していく。コンデンサＣ３の端子間電圧が、設定端子電圧ＶＲＥＦＩＮに近づき、その差が比較器ＣＯＭＰ２のオフセット電圧以下になると、比較器ＣＯＭＰ２の出力電圧Ｖ３は、ローレベルに反転する。するとスイッチ素子Ｓ１は、導通状態となり、スイッチ素子Ｓ２は、非導通状態となる。また、スイッチ素子Ｓ４は、定電圧源Ｅ２に代えて定電圧源Ｅ１に接続される。定電流源Ｉ１の電流値、コンデンサＣ３の容量値、設定端子電圧ＶＲＥＦＩＮの増加分、比較器ＣＯＭＰ２のオフセット電圧により、比較器ＣＯＭＰ２がハイレベルを出力する所定時間Ｔ（図２、参照）が定まる。
【００３１】
スイッチ素子Ｓ４が定電圧源Ｅ２とＰＭＯＳトランジスタＦＥＴ３のゲート端子とを接続し、これによりＰＭＯＳトランジスタＦＥＴ３のゲート端子に電圧ＶＥ２が印加される。ここで、ＰＭＯＳトランジスタＦＥＴ３は、ＰＭＯＳトランジスタＦＥＴ５と差動対を構成し、ＮＭＯＳトランジスタＦＥＴ４およびＦＥＴ６と合わせて、差動増幅器を構成している。差動増幅器の出力は、ＰＮＰトランジスタＴＲ１を介して、ＰＭＯＳトランジスタＦＥＴ５のゲート端子、すなわち、誤差増幅器ＥＲＡ１の出力端子に帰還されている。
【００３２】
この構成により、誤差増幅器ＥＲＡ１の出力動作により、その出力電圧Ｖ２がＰＭＯＳトランジスタＦＥＴ３に印加されている電圧ＶＥ２を上回る場合、ＰＮＰトランジスタＴＲ１を介して電流が引き抜かれる。その結果、誤差増幅器ＥＲＡ１の出力動作に関わらず誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、電圧ＶＥ２にまで引き下げられる。すなわち、誤差増幅器ＥＲＡ１の出力電圧Ｖ２が、電圧ＶＥ２にクランプされる。尚、誤差増幅器ＥＲＡ１の出力動作により、その出力電圧Ｖ２がＰＭＯＳトランジスタＦＥＴ３に印加されている電圧ＶＥ２を下回る場合には、ＰＮＰトランジスタＴＲ１の電流引き抜き動作は、停止するものの、誤差増幅器ＥＲＡ１の出力電圧Ｖ２を上昇させる回路構成は存在しないため、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、誤差増幅器ＥＲＡ１の出力動作により得られる電圧値がそのまま出力される。
【００３３】
定電流源Ｉ１の電流値、コンデンサＣ３の容量値、および比較器ＣＯＭＰ２のオフセット電圧が設定されている状態では、設定端子電圧ＶＲＥＦＩＮの増加により、スイッチ素子Ｓ４が定電圧源Ｅ２に接続される所定時間が設定される。この所定時間では、誤差増幅器ＥＲＡ１の出力電圧が電圧ＶＥ２にクランプされる。そして、スイッチ素子Ｓ４が定電圧源Ｅ２に接続される所定時間Ｔ（図２、参照）が経過した直後、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、電圧ＶＥ２からコンデンサＣ５と抵抗素子Ｒ５により設定される時定数に応じて増加し、最終的に電圧ＶＥ１にクランプされる。
【００３４】
比較器ＣＯＭＰ１の非反転入力端子に入力される電圧は、コイル電流ＩＬ１をセンス抵抗ＲＳを介して電圧変換した上で増幅器ＡＭＰ１により増幅した電圧である。すなわち、コイル電流ＩＬ１に比例した電圧である。比較器ＣＯＭＰ１の反転入力端子には、誤差増幅器ＥＲＡ１の出力電圧Ｖ２が入力される。そのため、誤差増幅器ＥＲＡ１の出力電圧Ｖ２が、通常時のクランプ電圧である電圧ＶＥ１より低い電圧値である電圧ＶＥ２にクランプされると、より小さなコイル電流ＩＬ１に対して、比較器ＣＯＭＰ１の出力電圧が反転してハイレベルを出力する。
【００３５】
比較器ＣＯＭＰ１の出力電圧がハイレベルを出力すると、フリップフロップ回路ＦＦはリセットされる。出力端子（Ｑ）がローレベルにリセットされ、ＮＭＯＳトランジスタＦＥＴ１がオフされる。設定端子電圧ＶＲＥＦＩＮが増加してスイッチ素子Ｓ４が定電圧源Ｅ２に接続されている所定時間Ｔ（図２、参照）は、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、電圧ＶＥ１より低電圧である電圧ＶＥ２でクランプされるので、コイル電流ＩＬ１は、通常動作状態に比して小さなピーク電流値にクランプされる。ここで、通常動作状態とは、出力電圧ＶＯＵＴが設定端子電圧ＶＲＥＦＩＮにより設定される電圧に制御された平衡状態を指す。
【００３６】
所定時間Ｔ（図２、参照）の経過後、比較器ＣＯＭＰ２の出力電圧Ｖ３はローレベルに戻る。スイッチ素子Ｓ１が導通状態に戻り、スイッチ素子Ｓ２が非導通状態に戻る。これにより、比較器ＣＯＭＰ２の出力電圧Ｖ３はローレベルに戻り、通常動作状態に戻る。また、スイッチ素子Ｓ４は、ＰＭＯＳトランジスタＦＥＴ３と定電圧源Ｅ１とを接続する。これにより、抵抗素子Ｒ５とコンデンサＣ５とにより時定数回路が構成される。電圧ＶＥ２に充電されていたコンデンサＣ５は、抵抗素子Ｒ５とコンデンサＣ５とにより設定される時定数で放電し、電圧ＶＥ１に至る。
【００３７】
次に図２を参照し、第１実施形態の効果について説明する。設定端子電圧ＶＲＥＦＩＮが増加すると、増加電圧幅に応じて比較器ＣＯＭＰ２がハイレベルを出力する所定時間Ｔが定まる。所定時間Ｔにおいて、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、電圧ＶＥ１よりも低い電圧ＶＥ２でクランプされる。これにより、通常動作状態に比して小さなコイル電流ＩＬ１において比較器ＣＯＭＰ１の出力電圧が反転してハイレベルを出力するようになる。比較器ＣＯＭＰ１は、コイルＬ１に流れるコイル電流ＩＬ１に比例した電圧と誤差増幅器ＥＲＡ１の出力電圧Ｖ２を比較し、コイル電流ＩＬ１に比例した電圧が電圧ＶＥ１より低電圧である電圧ＶＥ２を上回ることにより、比較器ＣＯＭＰ１は、ハイレベルを出力するからである。
【００３８】
比較器ＣＯＭＰ１の出力電圧が反転してハイレベルを出力することで、フリップフロップ回路ＦＦがリセットされ、出力端子（Ｑ）がローレベルを出力し、ＮＭＯＳトランジスタＦＥＴ１がオフする。これにより、コイルＬ１に流れるコイル電流ＩＬ１が制限される。その結果、入力電源ＶＩＮからの電力供給が制限され、入力電源ＶＩＮの電圧値が下がってしまうおそれを防ぐことができる。入力電源ＶＩＮに接続されている他の機器がシステムダウンしてしまうことを防止することができる。
【００３９】
また、所定時間Ｔ（図２、参照）の経過後、電圧ＶＥ２に充電されていたコンデンサＣ５の端子間電圧は、抵抗素子Ｒ５とコンデンサＣ５とにより構成される時定数回路の時定数で放電し電圧ＶＥ１に至る。これにより、誤差増幅器ＥＲＡ１の出力電圧Ｖ２のクランプ電圧が連続的に変化して安定した動作を確保することができる。
【００４０】
次に図３を参照し、第２実施形態の回路構成について説明する。第２実施形態では、第１実施形態における定電圧源Ｅ２に代えて、抵抗素子Ｒ４、コンデンサＣ２、Ｃ４、増幅器ＡＭＰ２、ＡＭＰ３、およびスイッチ素子Ｓ３を備えて構成されている。なお、第１実施形態と同じ符号が付されている構成については、第１実施形態と同じ構成であり、同じ作用効果をするので、ここでの説明は省略する。
【００４１】
増幅器ＡＭＰ２の反転入力端子、および抵抗素子Ｒ４の一方の端子は、設定端子（ＲＥＦＩＮ）に接続されている。
【００４２】
抵抗素子Ｒ４の他方の端子は、一端子が接地されたコンデンサＣ２と増幅器ＡＭＰ２の非反転入力端子とに接続されている。増幅器ＡＭＰ２の出力端子は、スイッチ素子Ｓ３の一方の端子に接続されている。スイッチ素子Ｓ３の他方の端子は、一端子が接地されたコンデンサＣ４と増幅器ＡＭＰ３の非反転入力端子とに接続されている。増幅器ＡＭＰ３の出力端子は増幅器ＡＭＰ３の反転入力端子とスイッチ素子Ｓ４の第２の一方の端子とに接続されている。
【００４３】
次に第２実施形態の作用について説明する。設定端子電圧ＶＲＥＦＩＮが増加すると、比較器ＣＯＭＰ２において、反転入力端子に印加される電圧は、非反転入力端子に印加される電圧と比較して電圧値が低くなる。反転入力端子に印加される電圧に対して非反転入力端子に印加される電圧が比較器ＣＯＭＰ２に設定されているオフセット電圧を超える場合に、比較器ＣＯＭＰ２の出力端子はハイレベルを出力する。
【００４４】
また、設定端子電圧ＶＲＥＦＩＮが増加すると、増幅器ＡＭＰ２の非反転入力端子には、設定端子電圧ＶＲＥＦＩＮが直接印加されるものの、反転入力端子には抵抗素子Ｒ４およびコンデンサＣ２により構成される時定数回路を介して印加される。これにより、設定端子電圧ＶＲＥＦＩＮが増加した時点で、増加する電圧値が大きいほど非反転入力端子に入力される電圧に対する反転入力端子に入力される電圧の電圧差は大きなものとなる。更に、時間の経過に伴い抵抗素子Ｒ４およびコンデンサＣ２により構成される時定数回路の時定数に応じて電圧差は減少する。増幅器ＡＭＰ２の出力電圧は、設定端子電圧ＶＲＥＦＩＮが増加した時点で、入力端子間の電圧差の大きさに応じて低い電圧レベルを示し、時間経過に伴い抵抗素子Ｒ４およびコンデンサＣ２により構成される時定数回路で規定される時定数で増大する。そして、設定端子電圧ＶＲＥＦＩＮがコンデンサＣ２に充電されるにつれ、増幅器ＡＭＰ２の出力電圧は動作点電圧に近づいていく。
【００４５】
設定端子電圧ＶＲＥＦＩＮの増加に伴い比較器ＣＯＭＰ２がハイレベルを出力することにより、インバータＩＮＶ１を介して接続されているスイッチ素子Ｓ１は非導通状態、スイッチ素子Ｓ２は導通状態、スイッチ素子Ｓ３は導通状態、およびスイッチ素子Ｓ４は定電圧源Ｅ１に代えて増幅器ＡＭＰ３の出力端子に接続される。
【００４６】
スイッチ素子Ｓ３が導通状態になると、増幅器ＡＭＰ２の出力端子が増幅器ＡＭＰ３の非反転入力端子に接続される。増幅器ＡＭＰ３は電圧フォロワ回路を構成している。これにより、増幅器ＡＭＰ３からは、増幅器ＡＭＰ２の出力電圧と同電圧の出力電圧が出力される。
【００４７】
比較器ＣＯＭＰ２がハイレベルを出力する所定時間、スイッチ素子Ｓ４は、増幅器ＡＭＰ３の出力端子とＰＭＯＳトランジスタＦＥＴ３のゲート端子とを接続する。これにより、ＰＭＯＳトランジスタＦＥＴ３のゲート端子に増幅器ＡＭＰ３の出力電圧Ｖ１が印加される。ここで、ＰＭＯＳトランジスタＦＥＴ３は、ＰＭＯＳトランジスタＦＥＴ５と差動対を構成し、ＮＭＯＳトランジスタＦＥＴ４およびＦＥＴ６と合わせて、差動増幅器を構成している。差動増幅器の出力は、ＰＮＰトランジスタＴＲ１を介して、ＰＭＯＳトランジスタＦＥＴ５のゲート端子、すなわち、誤差増幅器ＥＲＡ１の出力端子に帰還されている。
【００４８】
この構成により、誤差増幅器ＥＲＡ１の出力動作により、その出力電圧がＰＭＯＳトランジスタＦＥＴ３に印加されている増幅器ＡＭＰ３の出力電圧Ｖ１を上回る場合、ＰＮＰトランジスタＴＲ１を介して電流が引き抜かれる。その結果、誤差増幅器ＥＲＡ１の出力動作に関わらず誤差増幅器ＥＲＡ１の出力電圧Ｖ２は増幅器ＡＭＰ３の出力電圧Ｖ１にまで引き下げられる。すなわち、誤差増幅器ＥＲＡ１の出力電圧Ｖ２が、増幅器ＡＭＰ３の出力電圧Ｖ１にクランプされる。尚、誤差増幅器ＥＲＡ１の出力動作により、その出力電圧がＰＭＯＳトランジスタＦＥＴ３に印加されている増幅器ＡＭＰ３の出力電圧Ｖ１を下回る場合には、ＰＮＰトランジスタＴＲ１の電流引き抜き動作は停止するものの、誤差増幅器ＥＲＡ１の出力電圧Ｖ２を上昇させる回路構成は存在しないため、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、誤差増幅器ＥＲＡ１の出力動作により得られる電圧値がそのまま出力される。
【００４９】
定電流源Ｉ１の電流値、コンデンサＣ３の容量値、および比較器ＣＯＭＰ２のオフセット電圧が設定されている状態では、設定端子電圧ＶＲＥＦＩＮの増加により、スイッチ素子Ｓ４が増幅器ＡＭＰ３の出力電圧Ｖ１に接続される所定時間が設定される。この所定時間では、誤差増幅器ＥＲＡ１の出力電圧Ｖ２が増幅器ＡＭＰ３の出力電圧Ｖ１にクランプされる。そして、スイッチ素子Ｓ４が増幅器ＡＭＰ３の出力端子に接続される所定時間の経過後、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、増幅器ＡＭＰ３の出力電圧Ｖ１から時定数に応じて増加し、最終的に電圧ＶＥ１にクランプされる。スイッチ素子Ｓ４が定電圧源Ｅ１とＰＭＯＳトランジスタＦＥＴ３とを接続すると、抵抗素子Ｒ５とコンデンサＣ５とにより時定数回路を構成するからである。
【００５０】
誤差増幅器ＥＲＡ１の出力電圧Ｖ２が、通常動作時のクランプ電圧である電圧ＶＥ１より低い電圧値である増幅器ＡＭＰ３の出力電圧Ｖ１にクランプされ、コイル電流ＩＬ１のピーク電流値を制限することができる。この場合、増幅器ＡＭＰ３の出力電圧Ｖ１は、抵抗素子Ｒ４とコンデンサＣ２により構成される時定数回路により、時間と共に電圧値が上昇する。従って、増幅器ＡＭＰ３の出力電圧Ｖ１は、設定端子電圧ＶＲＥＦＩＮの増加直後で最小値を示し、以後、時間経過とともに電圧値上昇する。ゆえに、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、クランプレベルが時間と共に上昇する。コイル電流ＩＬ１のピーク電流値は、設定端子電圧ＶＲＥＦＩＮの増加直後で最小値に制限され、以後、時間とともに制限電流値が上昇する。
【００５１】
次に第２実施形態の効果について説明する。設定端子電圧ＶＲＥＦＩＮが増加すると、増加電圧幅に応じて比較器ＣＯＭＰ２がハイレベルを出力する所定時間Ｔが定まる。所定時間において、誤差増幅器ＥＲＡ１の出力電圧Ｖ２は、電圧値ＶＥ１よりも低い増幅器ＡＭＰ３からの出力電圧Ｖ１にクランプされる。出力電圧Ｖ１は、設定端子電圧ＶＲＥＦＩＮが増加した以後、抵抗素子Ｒ４とコンデンサＣ２とで構成される時定数回路により定められる時定数で電圧値が上昇し、増幅器ＡＭＰ２の動作点電圧に近づいていく。これにより、通常動作状態に比して小さなコイル電流ＩＬ１において、比較器ＣＯＭＰ１の出力電圧が反転してハイレベルを出力するようになる。この場合、設定端子電圧ＶＲＥＦＩＮの増加時にコイル電流ＩＬ１のピーク電流値が最小となり、以後、時間経過と共に、抵抗素子Ｒ４とコンデンサＣ２とにより設定される時定数で増大していく。
【００５２】
ここで、図１、図３にある抵抗素子Ｒ３、コンデンサＣ３、および比較器ＣＯＭＰ２は、請求項に記載されている検出回路に相当し、このうち、抵抗素子ＲとコンデンサＣ３とは、請求項に記載されている第１時定数回路に相当する。
また、図１、図３にある抵抗素子Ｒ３とコンデンサＣ３、およびコンデンサＣ３と定電流源Ｉ１とは、請求項に記載されている計時回路に相当する。
また、図１にある定電圧源Ｅ２、定電圧源Ｅ１、コンデンサＣ５、スイッチ素子Ｓ４、および抵抗素子Ｒ５は、請求項に記載されているクランプ回路に相当する。この場合、定電圧源Ｅ２に代えて抵抗素子Ｒ４、コンデンサＣ２、増幅器ＡＭＰ２、スイッチ素子Ｓ３、コンデンサＣ４、および増幅器ＡＭＰ３を備えることとすることもできる。このうち、定電圧源Ｅ２が第１定電圧源に、定電圧源Ｅ１が第２定電圧源に、コンデンサＣ５が第２容量素子に、スイッチ素子Ｓ４がスイッチ回路に、各々相当する。また、抵抗素子Ｒ４、コンデンサＣ２、増幅器ＡＭＰ２、スイッチ素子Ｓ３、コンデンサＣ４、および増幅器ＡＭＰ３が請求項に記載されている電圧調整回路に相当する。更に、抵抗素子Ｒ４とコンデンサＣ２とが請求項に記載されている第２時定数回路に相当し、増幅器ＡＭＰ２が請求項に記載されている増幅回路に相当する。
【００５３】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、本発明では図１において定電圧源Ｅ１、Ｅ２を固定とし、図３においても定電圧源Ｅ１を固定とした。しかし、本発明はこの実施形態に限られない。定電圧源Ｅ１、Ｅ２を可変とすることでコイル電流ＩＬ１の電流リミット値を可変とすることが可能になる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態の回路図である。
【図２】第１実施形態の動作を示す動作波形図である。
【図３】本発明の第２実施形態の回路図である。
【図４】第２実施形態の動作を示す動作波形図である。
【図５】従来技術の回路図である。
【符号の説明】
【００５５】
１  従来技術のＤＣ／ＤＣコンバータ制御回路
２  実施形態１のＤＣ／ＤＣコンバータ制御回路
３  実施形態２のＤＣ／ＤＣコンバータ制御回路
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３  増幅器
Ｃ１  出力コンデンサ
Ｃ２、Ｃ３、Ｃ４、Ｃ５  コンデンサ
ＣＯＭＰ１、ＣＯＭＰ２  比較器
ＥＲＡ１  誤差増幅器
Ｅ１、Ｅ２  定電圧源
ＦＥＴ１、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６  ＮＭＯＳトランジスタ
ＦＥＴ３、ＦＥＴ５  ＰＭＯＳトランジスタ
ＦＦ  フリップフロップ回路
（ＦＢ）  帰還端子
（ＧＮＤ）  基準電位端子
Ｉ１、Ｉ２  定電流源
ＩＮＶ１  インバータ
Ｌ１  コイル
（ＬＸ）  外部出力端子
ＯＳＣ  発振器
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５  抵抗素子
ＲＳ  センス抵抗
（ＲＥＦＩＮ）  設定端子
Ｓ１、Ｓ２、Ｓ３、Ｓ４  スイッチ素子
ＴＲ１  ＰＮＰトランジスタ
ＶＩＮ  入力電源
（ＶＯＵＴ）  出力電圧端子
ＩＬ１  コイル電流
Ｖ１  増幅器ＡＭＰ３の出力電圧
Ｖ２  誤差増幅器ＥＲＡ１の出力電圧
Ｖ３  比較器ＣＯＭＰ２の出力電圧
ＶＥ１  定電圧源Ｅ１から出力される電圧
ＶＥ２  定電圧源Ｅ２から出力される電圧
ＶＲＥＦＩＮ  設定端子電圧
ＶＯＵＴ  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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