(57)【要約】【課題】電極導体膜を有する半導体装置の信頼性を向上させる。【解決手段】ｎ型ＭＩＳトランジスタＱｎを形成したシリコン基板１の層間絶縁膜ＩＬにコンタクトホールＣＨを形成し（工程ｓ０３〜工程ｓ０７）、それを埋め込むようにして電極導体膜Ｅ１を形成する（工程ｓ１１〜工程ｓ１４）。電極導体膜Ｅ１は、１〜３μｍの第１導体膜Ｅ１ａと１〜３μｍの第２導体膜Ｅ１ｂとの２回に分けて堆積し（工程ｓ１２、工程ｓ１４）、特に、それぞれを堆積する工程の間ではシリコン基板１を一時待機させ（工程ｓ１３）、また、第１導体膜Ｅ１ａは第２導体膜Ｅ１ｂよりも速い堆積速度で堆積する。【選択図】図５
2010021172.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面に半導体素子を形成する工程と、
（ｂ）前記半導体基板の主面を覆うようにして層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜に対し、前記層間絶縁膜を貫通し、前記半導体素子を形成した前記半導体基板の主面に達するような接続孔を形成する工程と、
（ｄ）前記接続孔を電極導体膜で埋め込む工程とを有し、
前記（ｄ）工程は、
（ｄ１）前記接続孔を埋め込むようにして第１導体膜を堆積する工程と、
（ｄ２）前記半導体基板に所定の工程を施さない状態で待機する工程と、
（ｄ３）前記第１導体膜を覆うようにして第２導体膜を堆積する工程とを有し、
前記（ｄ）工程の間は前記半導体基板を大気曝露することなく、真空環境下において各工程を施し、
前記（ｄ１）および（ｄ３）工程では、アルミニウムを主体とする導体膜によって、前記第１および第２導体膜からなる前記電極導体膜を形成し、
前記（ｄ１）工程では、前記（ｄ３）工程の前記第２導体膜の堆積速度よりも速い堆積速度で、前記第１導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ１）および（ｄ３）工程では、スパッタリングによって前記第１および第２導体膜を堆積し、
前記（ｄ１）工程では、スパッタリングレートが１５０〜１５５ｎｍ／ｋＷ、かつ、１８〜２２ｎｍ／ｓｅｃである条件下で、膜厚が１〜３μｍの前記第１導体膜を堆積し、
前記（ｄ３）工程では、スパッタリングレートが１９０〜２００ｎｍ／ｋＷ、かつ、１５〜１８ｎｍ／ｓｅｃである条件下で、膜厚が１〜３μｍの前記第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記層間絶縁膜に対し、前記半導体基板の主面を平面的に見て、スリット形状となるように、前記接続孔を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｄ１）および（ｄ３）工程は、同一の処理室で施し、
前記（ｄ１）工程と前記（ｄ３）工程とでは、前記半導体基板を同一の条件で加熱して、前記第１および第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｄ１）および（ｄ３）工程では、前記半導体基板の温度が摂氏４００〜５００度となるような条件で加熱して、前記第１および第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記（ｄ１）工程の前に、更に、
（ｄ４）前記接続孔の内壁を覆うようにして、前記第１および第２導体膜よりも膜厚が薄い前記アルミニウムを主体とする導体膜によって、ウェッティング膜を堆積する工程を有し、
前記（ｄ１）工程では、前記ウェッティング膜を介して前記第１導体膜を形成し、
前記（ｄ１）〜（ｄ４）工程によって、前記ウェッティング膜、前記第１導体膜、および、前記第２導体膜からなる前記電極導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｄ４）工程では、スパッタリングによって前記ウェッティング膜を堆積し、そのスパッタリングレートは、１５０〜１５５ｎｍ／ｋＷ、かつ、１８〜２２ｎｍ／ｓｅｃである条件下で前記ウェッティング膜を堆積し、
前記（ｄ４）工程では、半導体基板に所定の加熱を施さずに、前記ウェッティング膜を堆積することを特徴とする半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置の製造方法において、
前記（ｄ１）および（ｄ３）工程では、前記半導体基板の温度が摂氏２８０〜３２０度となるような条件で加熱して、前記第１および第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記（ｄ３）工程の後に、更に、
（ｄ５）前記半導体基板が摂氏３５０〜４００度となるような条件で熱処理を施す工程を有し、
前記（ｄ５）工程は、前記（ｄ１）〜（ｄ３）工程とは異なる処理室において施すことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項３記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記（ｄ３）工程で前記第２導体膜を堆積するときの前記半導体基板の温度よりも低い温度となるような条件で前記半導体基板を加熱して、前記第１導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記半導体基板の温度が摂氏２８０〜３２０度となるような条件で加熱して、前記第１導体膜を堆積し、
前記（ｄ３）工程では、前記半導体基板の温度が摂氏４００〜５００度となるような条件で加熱して、前記第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ１）〜（ｄ３）工程は、それぞれ異なる処理室内において施すことを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板の主面に半導体素子を形成する工程と、
（ｂ）前記半導体基板の主面を覆うようにして、層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜に対し、前記層間絶縁膜を貫通し、前記半導体素子を形成した前記半導体基板の主面に達するような接続孔を形成する工程と、
（ｄ）前記接続孔の内壁を覆うようにして、バリア導体膜を堆積する工程と、
（ｅ）前記接続孔を電極導体膜で埋め込む工程とを有し、
前記（ｃ）工程は、
（ｃ１）前記半導体素子の一部である前記半導体基板の主面を露出させるように、前記層間絶縁膜の一部に第１孔部を形成する工程と、
（ｃ２）前記第１孔部に露出した部分の前記半導体基板の主面を削って、他の部分よりも低くすることで、その平面的な輪郭形状が前記第１孔部と重なるような第２孔部を形成する工程と、
（ｃ３）前記半導体基板に等方的なエッチングを施すことで、前記半導体基板を洗浄する工程と、
（ｃ４）前記半導体基板の第２孔部の端部をテーパ形状に加工する工程とを有し、
前記（ｃ２）工程では、前記層間絶縁膜をエッチングマスクとした異方的なエッチングを、前記第１孔部に露出した部分の前記半導体基板の主面に施して削ることで、前記第２孔部を形成し、
前記（ｃ３）工程では、前記等方的なエッチングによって、前記層間絶縁膜の前記第１孔部の平面的な輪郭は、前記第２孔部の平面的な輪郭よりも大きくなるように後退され、
前記（ｃ４）工程では、前記半導体基板に対してスパッタリングエッチングを施して、前記半導体基板の前記第２孔部を削ることで、前記第２孔部の端部に前記テーパ形状を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記接続孔を埋め込むようにして第１導体膜を堆積する工程と、
（ｅ２）前記半導体基板に所定の工程を施さない状態で待機する工程と、
（ｅ３）前記第１導体膜を覆うようにして第２導体膜を堆積する工程とを有し、
前記（ｅ）工程の間は前記半導体基板を大気曝露することなく、真空環境下において各工程を施し、
前記（ｅ１）および（ｅ３）工程では、アルミニウムを主体とする導体膜によって、前記第１および第２導体膜からなる前記電極導体膜を形成し、
前記（ｅ１）工程では、前記（ｅ３）工程の前記第２導体膜の堆積速度よりも速い堆積速度で、前記第１導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｅ１）および（ｅ３）工程では、スパッタリングによって前記第１および第２導体膜を堆積し、
前記（ｅ１）工程では、スパッタリングレートが１５０〜１５５ｎｍ／ｋＷ、かつ、１８〜２２ｎｍ／ｓｅｃである条件下で、膜厚が１〜３μｍの前記第１導体膜を堆積し、
前記（ｅ３）工程では、スパッタリングレートが１９０〜２００ｎｍ／ｋＷ、かつ、１５〜１８ｎｍ／ｓｅｃである条件下で、膜厚が１〜３μｍの前記第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記層間絶縁膜に対し、前記半導体基板の主面を平面的に見て、スリット形状となるように、前記接続孔を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｅ１）および（ｅ３）工程は、同一の処理室で施し、
前記（ｅ１）工程と前記（ｅ３）工程とでは、前記半導体基板を同一の条件で加熱して、前記第１および第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｅ１）および（ｅ３）工程では、前記半導体基板の温度が摂氏４００〜５００度となるような条件で加熱して、前記第１および第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記（ｅ１）工程の前に、更に、
（ｅ４）前記接続孔の内壁を、前記バリア導体膜を介して覆うようにして、前記第１および第２導体膜よりも膜厚が薄い前記アルミニウムを主体とする導体膜によって、ウェッティング膜を堆積する工程を有し、
前記（ｅ１）工程では、前記ウェッティング膜を介して、前記第１導体膜を形成し、
前記（ｅ１）〜（ｅ４）工程によって、前記ウェッティング膜、前記第１導体膜、および、前記第２導体膜からなる前記電極導体膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｅ４）工程では、スパッタリングによって前記ウェッティング膜を堆積し、そのスパッタリングレートは、１５０〜１５５ｎｍ／ｋＷ、かつ、１８〜２２ｎｍ／ｓｅｃである条件下で前記ウェッティング膜を堆積し、
前記（ｅ４）工程では、半導体基板に所定の加熱を施さずに、前記ウェッティング膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１７記載の半導体装置の製造方法において、
前記（ｅ１）および（ｅ３）工程では、前記半導体基板の温度が摂氏２８０〜３２０度となるような条件で加熱して、前記第１および第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｅ）工程は、前記（ｅ３）工程の後に、更に、
（ｅ５）前記半導体基板が摂氏３５０〜４００度となるような条件で熱処理を施す工程を有し、
前記（ｅ５）工程は、前記（ｅ１）〜（ｅ３）工程とは異なる処理室において施すことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６記載の半導体装置の製造方法において、
前記（ｅ１）工程では、前記（ｅ３）工程で前記第２導体膜を堆積するときの前記半導体基板の温度よりも低い温度となるような条件で前記半導体基板を加熱して、前記第１導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｅ１）工程では、前記半導体基板の温度が摂氏２８０〜３２０度となるような条件で加熱して、前記第１導体膜を堆積し、
前記（ｅ３）工程では、前記半導体基板の温度が摂氏４００〜５００度となるような条件で加熱して、前記第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｅ１）〜（ｅ３）工程は、それぞれ異なる処理室内において施すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電極導体膜の形成方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、半導体基板上に形成する半導体素子（半導体デバイス）の一つに、パワーデバイスがある。パワーデバイスは高電圧、大電流を扱うための素子であり、例えば、ＭＩＳ（Metal Insulator Semiconductor）構造の電界効果トランジスタ（以下、単にＭＩＳトランジスタ）のなかでも高耐圧仕様となっている。パワーＭＩＳトランジスタには、チャネルが基板面に沿って形成される構造のプレーナ型や、チャネルが基板面に交差する方向に沿って形成される構造のトレンチ型などがある。近年、半導体素子の小型化、高集積化による高性能化の技術動向にあって、微細化に適した構造のトレンチ型のパワーＭＩＳトランジスタの需要が高まってきている。
【０００３】
上記のように、高電圧、大電流を扱うパワーＭＩＳトランジスタの電極導体膜は、他の半導体素子と比較して配線幅が広く、また、電極パッドを兼ねた構造を有するものがある。また、パワーＭＩＳトランジスタに外部から電気的に接続するための結線方法は、種々考えられる。そのため、結線に耐え得るように、パワーＭＩＳトランジスタの電極導体膜は、例えば３〜６μｍと、比較的厚い構造となっている。
【０００４】
また、パワーＭＩＳトランジスタの端子に電極導体膜を接続させるための接続孔（コンタクトホール）は、平面的に見て、穴形状ではなく、スリット状（溝状、ラインアンドスペース状）となっているものがある。即ち、パワーＭＩＳトランジスタの電極導体膜では、このスリット状の接続孔に、正常に導体膜を埋め込む必要がある。ボイドを発生させること無く、また、表面が平坦となるように、接続孔に導体膜を埋め込む工程は、素子を微細化するに従ってより高度な技術を要する。
【０００５】
例えば、特開平１０−６４９０２号公報（特許文献１）には、アスペクト比が高い穴形状のコンタクトホールにアルミニウムを埋め込むために、薄い濡れ性改善膜を形成し、その後２層に分けてアルミニウムを形成する技術が開示されている。
【０００６】
また、例えば、特開平１０−１２５７７８号公報（特許文献２）には、接続孔内に濡れ性の高い下地薄膜を形成し、その上に高温スパッタ法によってアルミニウム系材料からなる種配線層を形成する技術が開示されている。
【０００７】
また、例えば、特開２００８−４５２１９号公報（特許文献３）には、ホール内に１５０℃以下の温度でアルミのベース薄膜を作成し、その後、３００℃程度の温度でアルミ膜をスパッタによって作成しながら、リフローさせ、リフロー薄膜を作成する技術が開示されている。
【特許文献１】特開平１０−６４９０２号公報
【特許文献２】特開平１０−１２５７７８号公報
【特許文献３】特開２００８−４５２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のようなパワーＭＩＳトランジスタにおいて、その電極導体膜を形成する技術に関し、以下のような課題を有することが本発明者らの検討によって明らかになった。
【０００９】
本発明者らが検討したパワーＭＩＳトランジスタでは、その電極導体膜は、スリット状の接続孔を持つようにパターニングされた層間絶縁膜上に、その接続孔を埋め込むようにして、スパッタリングによってアルミニウム（Ａｌ）を堆積することで形成する。その際、３〜６μｍの厚さの電極導体膜を堆積する必要がある。そして、このように厚い電極導体膜をスパッタリングによって堆積する間に、輻射熱によって半導体基板が加熱されることが分かった。
【００１０】
厚い電極導体膜を堆積する際の半導体基板への加熱は、以下のような影響を与えることが、本発明者らの更なる検討により明らかになった。
【００１１】
通常、電極導体膜のアルミニウムが基板や層間絶縁膜に拡散するのを防止するために、両者の間にモリブデンシリサイド（ＭｏＳｉ）、チタン（Ｔｉ）、チタンタングステン（ＴｉＷ）、または、窒化チタン（ＴｉＮ）などからなるバリア導体膜を形成する。即ち、これらのバリア導体膜は、アルミニウムを堆積する前に、接続孔の内壁を覆うようにして形成する。その後、アルミニウムを堆積する際に半導体基板が加熱されると、バリア導体膜と半導体基板とが化合反応を起こし、合金化されることが分かった。
【００１２】
このような、バリア導体膜と半導体基板との合金層は、上層のアルミニウムに対してのドライエッチングや、バリア導体膜自体に対してのドライエッチングに対して強固であることが分かった。即ち、上記のような合金層が形成されると、電極導体膜をパターニングする際に、合金層のエッチング残りが生じることが分かった。そして、このようなエッチング残りは、後の電極導体膜のはがれを発生させる一原因となる。配線および電極として形成する電極導体膜のはがれは、パワーＭＩＳトランジスタを備えた半導体装置の信頼性の向上を妨げる一要因である。
【００１３】
また、上記のバリア導体膜は、例えば接続孔の段差部などにおいて、局所的に薄く形成されることが分かった。そして、その上からアルミニウムを堆積した場合、バリア導体膜の薄い部分を介して、半導体基板中にアルミニウムが拡散し得る。このとき、半導体基板が輻射熱によって加熱されると、半導体基板とアルミニウムとが化合反応を起こし、合金化されることが分かった。
【００１４】
半導体基板中の意図しない領域にアルミニウムと半導体基板との合金層が形成されると、接合破壊による接合リークなどを起こし得る。このような予期せぬ電気特性の不良は、パワーＭＩＳトランジスタを備えた半導体装置の信頼性の向上を妨げる一要因である。
【００１５】
以上のような観点から、厚い電極導体膜を堆積する際の輻射熱による温度上昇によって、電極導体膜のコンタクト構造を正常に形成するのが困難であるという課題が見出され、結果として、半導体装置の信頼性を低下させる一原因となっていることが分かった。
【００１６】
他の現象として、層間絶縁膜の接続孔を電極導体膜で埋め込む際には、ボイドが発生し得る。このようなボイドは、空気や水分を含み、配線における導通不良の一原因となる。また、その中でも、電極導体膜の表面にまで達するようなボイドが生じると、後に電極導体膜の表面に施す工程（フォトリソグラフィやウェットエッチングなど）の影響を受け、電極導体膜が侵食される。これは、耐圧不良などの一原因となる。
【００１７】
これに対し、ボイドを発生させることなく、層間絶縁膜の接続孔を電極導体膜で埋め込むためには、ある程度高温でリフローさせながら電極導体膜を堆積する方法が好適であることが分かった。しかしながら、電極導体膜を堆積する工程中に半導体基板を加熱するという観点では、上記のように、バリア導体膜やアルミニウムと半導体基板との合金化などを原因とする、信頼性低下に繋がる課題が見出されている。また、実際に形成したパワーＭＩＳトランジスタのリーク電流の許容量の観点から、各工程での半導体基板の昇温には制限がある。
【００１８】
このように、ボイドを無くすための半導体基板の昇温は、意図しない合金層の形成を回避したいという要求に対し、トレードオフの関係にあることが、本発明者らの更なる検討によって明らかになった。上記のように、寄生的な合金層の形成やボイドの発生は、電極導体膜のはがれ、接合リーク、導通不良、または、耐圧不良などの一原因となる。結果として、本発明者らが検討した電極導体膜の形成方法では、半導体装置の信頼性を向上させることが困難であることが分かった。
【００１９】
そこで、本発明の目的は、電極導体膜を有する半導体装置の信頼性を向上させる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２２】
半導体基板の主面に半導体素子を形成し、それを覆うようにして層間絶縁膜を形成し、層間絶縁膜に半導体基板の主面に達する接続孔を形成し、その接続孔を電極導体膜によって埋め込む工程を有する半導体装置の製造方法であって、接続孔を電極導体膜によって埋め込む工程では、アルミニウムを主体とする導体膜である１〜３μｍの第１導体膜と、同１〜３μｍの第２導体膜とに分けて電極導体膜を堆積し、特に、それぞれを堆積する工程の間で一時半導体基板を待機させ、また、第１導体膜は第２導体膜と比較して速い堆積速度で堆積する。
【発明の効果】
【００２３】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２４】
即ち、電極導体膜を有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態１）
本実施の形態１の半導体装置の製造方法に関して、図面を用いて詳しく説明する。
【００２７】
図１には、本実施の形態１の半導体装置の製造方法によって形成されるパワーＭＩＳトランジスタの平面構造と断面構造を示すための説明図を示す。平面図中には、便宜上ハッチングを付して示している。また、平面図中には、便宜上、層間絶縁膜ＩＬとシリコン基板１のみが現れるように示し、他の構成要素の記述は省略している。
【００２８】
本実施の形態１の半導体装置は、以下のような構成を有している。第１に、シリコン基板（半導体基板）１上に形成された、ｎチャネル型のＭＩＳトランジスタ（半導体素子）Ｑｎ（以下、ｎ型ＭＩＳトランジスタＱｎ）を有する。第２に、ｎ型ＭＩＳトランジスタに電気的に接続する電極導体膜Ｅ１を有する。第３に、ｎ型ＭＩＳトランジスタＱｎの要部と電極導体膜Ｅ１とを絶縁するために形成された層間絶縁膜ＩＬを有する。それぞれの詳しい構成を以下で説明する。
【００２９】
ｎ型ＭＩＳトランジスタＱｎは、ｎ型であるシリコン基板１の主面ｆ１に形成されたｎ型素子領域ｎｗ中に配置された以下の要素により構成されている。ｎ型素子領域ｎｗ内において、シリコン基板１の主面ｆ１から深さ方向に溝状に配置した、ゲート電極ＧＥが形成されている。このゲート電極ＧＥとｎ型素子領域ｎｗとは、ゲート絶縁膜ＧＩによって絶縁されている。ｎ型素子領域ｎｗ中のうち、溝状のゲート電極ＧＥの間の領域には、ゲート絶縁膜ＧＩに接するようにして、ｐ型ウェル領域ｐｗが形成されている。ｐ型ウェル領域ｐｗの表面であり、シリコン基板１の主面ｆ１には、ｎ型ソース領域ｎｓが形成されている。ｐ型ウェル領域ｐｗ内には、ｐ型コンタクト領域ｐｃが形成されている。
【００３０】
ｎ型素子領域ｎｗはｎ型のシリコン基板１よりも低いｎ型不純物濃度を有する。また、ｎ型ソース領域ｎｓは、ｎ型素子領域ｎｗよりも高いｎ型不純物濃度を有する。ｐ型コンタクト領域ｐｃは、ｐ型ウェル領域ｐｗよりも高いｐ型不純物濃度を有する。
【００３１】
上記の構成のうち、ｎ型ソース領域ｎｓがｎ型ＭＩＳトランジスタＱｎのソース端子を構成し、ｎ型素子領域ｎｗがｎ型ＭＩＳトランジスタＱｎのドレイン端子を構成する。そして、ゲート絶縁膜ＧＩに接する領域のｐ型ウェル領域ｐｗには、ゲート電極ＧＥへの電圧印加による電界効果に応じたチャネル領域が形成される。
【００３２】
また、主に、ｎ型ソース領域ｎｓに電圧を印加するために、電極導体膜Ｅ１が形成されている。電極導体膜Ｅ１は、ｎ型ソース領域ｎｓとｐ型コンタクト領域ｐｃとに電気的に接続するようにして、シリコン基板１の主面ｆ１上に一体的に形成されている。電極導体膜Ｅ１がシリコン基板１やｎ型ＭＩＳトランジスタＱｎの構成内に拡散しないように、電極導体膜Ｅ１の下地としてバリア導体膜ＢＥが形成されている。このような電極導体膜Ｅ１を通じて、ｎ型ソース領域ｎｓに電圧を印加することができる。また、同様にして、電極導体膜Ｅ１を通じて、ｐ型コンタクト領域ｐｃを介して、ｐ型ウェル領域ｐｗに電圧を印加することができる。
【００３３】
電極導体膜Ｅ１はアルミニウムを主体とし、１％程度のシリコン（Ｓｉ）、銅（Ｃｕ）、または、それら両方を含む導体膜である。本実施の形態１では、１％程度のシリコンを含んだアルミニウム膜を用いる。以下、特筆しない限り、アルミニウム、Ａｌと記した場合は、１％程度のシリコンを含むアルミニウムであるとする。バリア導体膜ＢＥは、チタン、チタンタングステン、窒化チタン、または、それらの積層膜からなる導体膜である。
【００３４】
上記のように電極導体膜Ｅ１は、ｎ型ソース領域ｎｓとｐ型コンタクト領域ｐｃとに電圧を印加するための構成要素であり、ゲート電極ＧＥとは絶縁されている必要がある。そこで、ゲート電極ＧＥを覆うようにして、シリコン基板１の主面ｆ１上に層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、シリコン基板１の主面ｆ１のｎ型ソース領域ｎｓおよびｐ型コンタクト領域ｐｃを露出させるような、コンタクトホール（接続孔）ＣＨが形成されている。そして、コンタクトホールＣＨを埋め込むようにして、電極導体膜Ｅ１が形成されることで、電極導体膜Ｅ１を通じてｎ型ソース領域ｎｓに電圧を印加できる。同様に、電極導体膜Ｅ１を通じて、ｐ型コンタクト領域ｐｃを介してｐ型ウェル領域ｐｗに電圧を印加できる。
【００３５】
コンタクトホールＣＨは、平面的に見て、穴形状ではなく、特定の方向に延在する溝が等間隔で配置したような、所謂スリット形状である。このような形状は、ラインアンドスペース形状とも称される。
【００３６】
また、コンタクトホールＣＨには、ｎ型ソース領域ｎｓを露出させるために層間絶縁膜ＩＬに形成された第１孔部ｈ１と、ｐ型コンタクト領域ｐｃを露出させるためにシリコン基板１の主面ｆ１を更に窪ませた第２孔部ｈ２とからなる。コンタクトホールＣＨの構成に関しては、後の製造方法の説明で更に詳しく説明する。
【００３７】
以上のような構成を有するｎ型ＭＩＳトランジスタＱｎは、パワーＭＩＳトランジスタとして適用され得る。以下では、上記のｎ型ＭＩＳトランジスタＱｎを有する本実施の形態１の半導体装置の製造方法について、詳しく説明する。
【００３８】
まず、本実施の形態１の製造方法で用いる半導体製造装置について、図２〜図４を用いて詳しく説明する。
【００３９】
図２は、本実施の形態１の製造方法で用いる半導体製造装置２（クラスター装置）の全体上面図である。半導体製造装置２は、スパッタリング装置（Ｍｏ系スパッタリングチャンバ３、Ａｌ系スパッタリングチャンバ４、Ｔｉ系スパッタリングチャンバ５）、熱処理装置（熱処理チャンバ６）、エッチング装置（ドライエッチングチャンバ７）を備えている。この半導体製造装置２には複数のウェハカセット８を常圧下で収容するロードポート９がある。ロードポート９に収容されたウェハ状のシリコン基板１は、２つのロードロック室１０のいずれかを介して、真空に変換されて真空搬送室１１を通して各処理チャンバ３〜７に供給される。排出時はその逆である。
【００４０】
図３は、半導体製造装置２のうち、特に、Ａｌ系スパッタリングチャンバ４（またはＴｉ系スパッタリングチャンバ５）の詳細構造を示す正断面図である。シリコン基板１は、膜を堆積する面を上にして、ウェハステージ１２上の静電チャック（Electrostatic chuck：ＥＳＣ）１３上に設置される。スパッタリングチャンバ４，５の上方には励起電極１４が設けられており、その下面にはスパッタリングターゲット１５が設置されている。更に、Ａｌ系スパッタリングチャンバ４にはガス供給系１６が備えられ、アルゴン（Ａｒ）ガスや、他に必要なガスを供給し得る機構となっている。
【００４１】
図４は、半導体製造装置２のうち、特に、ドライエッチングチャンバ７の詳細構造を示す正断面図である。シリコン基板１は、エッチングの対象となる面を上にして、下部電極１７上のウェハステージ１８上に設置される。この下部電極１７には高周波（radio frequency：ＲＦ）電源１９が接続されている。一方、ドライエッチングチャンバ７の上方には、上部電極２０が設けられている。更に、ドライエッチングチャンバ７には、上記と同様のガス供給系１６が備えられている。
【００４２】
図５は、本実施の形態１の半導体装置の製造方法を示すフロー図である。本図５のフローおよび上記図２〜図４の製造装置を参照しながら、以下で本実施の形態１の製造方法を説明する。図６以降は、本実施の形態１の半導体装置の製造工程中における要部断面図を示している。
【００４３】
図６に示すように、シリコン基板（半導体基板）１にｎ型ＭＩＳトランジスタ（半導体素子）Ｑｎを形成する（図５の工程ｓ０１）。以下では、その工程をより具体的に説明する。
【００４４】
シリコン基板１は高純度の単結晶シリコンを母材とした平面略円形状の薄板（ウェハと称される）であり、十分低抵抗となるように高濃度のｎ型不純物を含んだものを用いる。ｎ型の不純物とは、ＩＶ族のシリコン中でドナーとなるＶ族のリン（Ｐ）、ヒ素（Ａｓ）などである（以下同様）。シリコン基板１上に数μｍ程度の厚さのｎ型素子領域ｎｗを形成する。ｎ型素子領域ｎｗは、ｎ型となる不純物を含む単結晶シリコンからなる半導体領域であり、例えば、エピタキシャル成長などにより形成する。ｎ型素子領域ｎｗのｎ型不純物濃度は、シリコン基板１のｎ型不純物濃度よりも低い。なお、シリコン基板１上のｎ型素子領域ｎｗまでを含めて基板材料とする場合がある。以下の説明では、シリコン基板１上のｎ型素子領域ｎｗの表面を、シリコン基板１の主面ｆ１として記述する。
【００４５】
続いて、シリコン基板１の主面ｆ１から厚さ方向に延びるトレンチ（溝）ｔｒを、フォトリソグラフィ法やドライエッチング法などにより形成する。その後、トレンチｔｒの内面にゲート絶縁膜ＧＩを形成する。これには、例えば、トレンチｔｒの内面を含むシリコン基板１の主面ｆ１を熱酸化することで、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＧＩを形成する。続いて、ゲート絶縁膜ＧＩを覆い、トレンチｔｒを埋め込むようにゲート電極ＧＥを形成する。これには、例えば、トレンチｔｒの内部を含むシリコン基板１の主面ｆ１上に、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、多結晶シリコン（ポリシリコン）を形成する。その後、フォトリソグラフィ法やドライエッチング法などにより、不要部分の多結晶シリコン膜を除去することで、ゲート電極ＧＥを形成する。
【００４６】
その後、シリコン基板１の主面ｆ１のうち、上記で形成したゲート構造（トレンチｔｒ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ）に挟まれた領域に、ｐ型ウェル領域ｐｗを形成する。これには、例えば、シリコン基板１の主面ｆ１にｐ型となる不純物をイオン注入し、その後、活性化および拡散のための熱処理（アニール）を施すことで、ｐ型ウェル領域ｐｗを形成する。ｐ型の不純物とは、ＩＶ族のシリコン中でアクセプタとなるＩＩＩ族のホウ素（Ｂ）などである（以下同様）。ここでは、ｐ型ウェル領域ｐｗの主面ｆ１からの深さが、トレンチｔｒよりも深くならないように調整する。
【００４７】
続いて、シリコン基板１の主面ｆ１のうち、ｐ型ウェル領域ｐｗの表面付近に、ｎ型ソース領域ｎｓを形成する。これには、例えば、シリコン基板１の主面ｆ１にｎ型となる不純物をイオン注入し、その後、活性化および拡散のための熱処理を施すことで、ｎ型ソース領域ｎｓを形成する。ここでは、ｎ型ソース領域ｎｓのｎ型不純物濃度は、ｎ型素子領域ｎｗのｎ型不純物濃度よりも高くなるようにして形成する。なお、上記のｐ型ウェル領域ｐｗを形成する工程と、ｎ型ソース領域ｎｓを形成する本工程とで、注入した不純物を活性化および拡散させるための熱処理工程の条件が同じであれば、両者を共有させてもよい。これにより、工程を簡略化できる。
【００４８】
以上の工程により、トレンチｔｒ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥからなるゲート構造、ソース端子の役割を担うｎ型ソース領域ｎｓ、ドレイン端子の役割を担うｎ型素子領域ｎｗ、および、チャネル領域となるｐ型ウェル領域ｐｗを形成した。即ち、本工程によりシリコン基板１の主面ｆ１に、ｎ型ＭＩＳトランジスタＱｎの基本構成を形成したことになる。
【００４９】
次に、図７に示すように、シリコン基板１の主面ｆ１において、ｎ型ＭＩＳトランジスタＱｎのゲート電極ＧＥなどを覆うようにして、層間絶縁膜ＩＬを形成する（図５の工程ｓ０２）。これには、例えばＣＶＤ法などにより、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬを形成する。また、例えば、６００ｎｍ程度のＣＶＤ−ＰＳＧ（phospho silicate glass）膜上に、１００ｎｍ程度のＳＯＧ（spin on glass）を形成した、二層の酸化シリコン膜を層間絶縁膜ＩＬとしても良い。
【００５０】
続く工程では、層間絶縁膜ＩＬに上記図１に示したようなコンタクトホール（接続孔）ＣＨを形成する（図５の工程ｓ０３〜工程ｓ０７）。即ち、層間絶縁膜ＩＬに対し、それを貫通し、ｎ型ＭＩＳトランジスタＱｎを形成したシリコン基板１の主面に達するようなコンタクトホールＣＨを形成する。以下では、その工程をより詳しく説明する。
【００５１】
まず、図８に示すように、層間絶縁膜ＩＬ上にフォトレジスト膜２１を形成する。フォトレジスト膜２１は、後の工程でエッチングにより除去する部分の層間絶縁膜ＩＬが露出するような開口パターンを有している。これは、全面的に塗布したフォトレジスト膜２１を、フォトリソグラフィ法などによってパターニングすることで形成する。
【００５２】
次に、図９に示すように、フォトレジスト膜２１をエッチングマスクとして、層間絶縁膜ＩＬに異方的なドライエッチングを施すことで、フォトレジスト膜２１の開口部に露出した部分の層間絶縁膜ＩＬを除去する。このようにして、層間絶縁膜ＩＬには、シリコン基板１の主面ｆ１まで貫通し、かつ、フォトレジスト膜２１の開口部とほぼ同じ平面パターンを有する第１孔部ｈ１を形成する（図５の工程ｓ０３）。本工程により、ｎ型ＭＩＳトランジスタＱｎの一部分であるシリコン基板１の主面ｆ１（特にｎ型ソース領域ｎｓの一部）を露出させるように、層間絶縁膜ＩＬの一部に第１孔部ｈ１を形成する。その後、フォトレジスト膜２１を除去する。
【００５３】
次に、図１０に示すように、層間絶縁膜ＩＬをエッチングマスクとして、シリコン基板１に異方的なドライエッチングを施すことで、層間絶縁膜ＩＬの第１孔部ｈ１に露出した部分のシリコン基板１を除去する。このようにして、層間絶縁膜ＩＬの第１孔部ｈ１に露出した部分のシリコン基板１の主面ｆ１を削って、他の部分の主面ｆ１よりも低い第２孔部ｈ２を形成する（図５の工程ｓ０４）。このように、シリコン基板１の主面ｆ１の第２孔部ｈ２は、層間絶縁膜ＩＬをエッチングマスクとした異方性エッチングにより形成する。そのため、シリコン基板１の第２孔部ｈ２は、その平面的な輪郭形状が層間絶縁膜ＩＬの第１孔部ｈ１と重なるように形成される。更に、本工程では、第２孔部ｈ２のシリコン基板１の主面ｆ１からの深さは、ｎ型ソース領域ｎｓよりも深く、その底部がｐ型ウェル領域ｐｗ内に位置するように加工する。
【００５４】
以上の工程により、第１孔部ｈ１と第２孔部ｈ２とを有するコンタクトホールＣＨの基本構成が形成されたことになる。一方、以下で詳しく説明する後の工程を施すことで、コンタクトホールＣＨの形状は変わり、最終的には、図５の工程ｓ０７を終えた段階で、本実施の形態１のコンタクトホールＣＨが完成する。
【００５５】
続く工程では、ｐ型ウェル領域ｐｗ内のうち、シリコン基板１の第２孔部ｈ２の底面付近の領域に、ｐ型コンタクト領域ｐｃを形成する。これには、層間絶縁膜ＩＬをイオン注入マスクとしてシリコン基板１にｐ型となる不純物をイオン注入し、熱処理を施すことで、ｐ型の半導体領域であるｐ型コンタクト領域ｐｃを形成する。
【００５６】
イオン注入の対象であるｐ型ウェル領域ｐｗは既にｐ型の半導体領域であったから、更にｐ型の不純物を導入して形成したｐ型コンタクト領域ｐｃは、よりｐ型不純物濃度の高い領域となる。即ち、ｐ型コンタクト領域ｐｃは、ｐ型ウェル領域よりも低い抵抗値を有する。このように低抵抗であるｐ型コンタクト領域ｐｃは、後の電極導体膜Ｅ１（上記図１参照）とｐ型ウェル領域ｐｗとのオーミック接続を実現するために形成する。
【００５７】
続いて、コンタクトホールを埋め込むように電極導体膜Ｅ１を形成する工程に移る。ここで、ドライエッチングやイオン注入など、上記の種々の工程を施されたシリコン基板１の表面には自然酸化膜が形成されている。そして、このような自然酸化膜は抵抗値が高く、電極導体膜Ｅ１を形成する前に除去しておく必要がある。そこで、本実施の形態１の製造方法では、スパッタリング前洗浄と称して、シリコン基板１の表面酸化膜の除去を行う（図５の工程ｓ０５）。ここでは、酸化シリコン膜のエッチャントとなるフッ酸（弗化水素酸、ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）との混合液（バッファードフッ酸、例えば重量比１：２０）にシリコン基板１を浸すことで、シリコン基板１に等方的なウェットエッチングを施す。これにより、シリコン基板１を洗浄する。
【００５８】
このとき、図１１に示すように、酸化シリコン膜からなる層間絶縁膜ＩＬも当該ウェットエッチングの作用を受け、エッチング時間に応じて等方的に除去される。即ち、本工程の等方的なウェットエッチングによって、層間絶縁膜ＩＬの第１孔部ｈ１の平面的な輪郭が、シリコン基板１の第２孔部ｈ２の平面的な輪郭よりも大きくなるように後退する。一例として、第１孔部ｈ１の輪郭から第２孔部ｈ２の輪郭まで、８０ｎｍ程度後退させるように、層間絶縁膜ＩＬに対して等方的なウェットエッチングを施す。
【００５９】
ここで、層間絶縁膜ＩＬの第１孔部ｈ１の輪郭がシリコン基板１の第２孔部ｈ２の輪郭よりも後退したため、シリコン基板１の主面ｆ１であり、ｎ型ソース領域ｎｓの表面が一部露出する。言い換えれば、本工程を施した段階で、ｎ型ソース領域ｎｓは、第２孔部ｈ２の側壁部分に加え、表面の一部が露出したことになる。この露出部分は、後に電極導体膜Ｅ１との接続部分となる。即ち、電極導体膜Ｅ１と接触するｎ型ソース領域ｎｓの表面積がより広がることになり、これは、大電流を扱うパワーデバイスとしてのｎ型ＭＩＳトランジスタＱｎにとって、より好適な構造である。
【００６０】
なお、図５では、スパッタリング前洗浄の工程ｓ０５をコンタクトホールＣＨ形成工程の一部として示したが、スパッタリング前洗浄の工程ｓ０５自体は、シリコン基板１の表面に形成された自然酸化膜を除去することを目的としている。ただし、上記図１１を用いて説明したように、このスパッタリング前洗浄の工程ｓ０５によって、コンタクトホールＣＨを構成する第１孔部ｈ１の輪郭形状が決まる。従って、図５では、スパッタリング前洗浄の工程ｓ０５はコンタクトホールＣＨ形成工程の一部であるように示した。
【００６１】
上記のスパッタリング前洗浄工程（図５の工程ｓ０５）を施した後、シリコン基板１を、上記図２を用いて説明した半導体製造装置２に投入する。以下、半導体製造装置２の各要素においては、上記図２〜上記図４を参照する。まず、シリコン基板１を熱処理チャンバ６に移送して熱処理を施すことで、脱ガス処理（プリヒート）を施す（図５の工程ｓ０６）。ここでは、例えば、摂氏４００度程度に設定し、５０秒程度加熱する。その後、シリコン基板１をドライエッチングチャンバ７に移送して、アルゴン雰囲気中で、スパッタリングエッチング処理を施す（図５の工程ｓ０７）。より具体的には、高周波パワー４００Ｗで３０秒程度のアルゴンスパッタリングを施す。
【００６２】
本工程により形成される構造を、図１２、図１３を用いて詳しく説明する。図１２は上記図６〜上記図１１と同様の要部断面図であり、図１３は、図１２の要部ｐ１００を拡大して示す拡大断面図である。上記のような、スパッタリングエッチング処理によって、シリコン基板１の第２孔部ｈ２の端部ｐ１０１がテーパ形状に加工される。
【００６３】
ここで、テーパ形状に加工することとは、シリコン基板１の第２孔部ｈ２の端部ｐ１０１の形状を見たときに、その断面がなだらかな曲線を描くような形状となるように加工することをいう。言い換えれば、シリコン基板１の主面であり、ｎ型ソース領域ｎｓの表面において、ゲート電極ＧＥから離れる方向に沿って見た場合、その表面が平坦なまま端部である第２孔部ｈ２に達するのではなく、なだらかに傾斜して第２孔部ｈ２に達するような形状に加工する。これは、アルゴンスパッタリングエッチングでは、他に比べて突出した箇所がエッチングの作用を受けやすいことを利用し、段丘状の第２孔部ｈ２の端部が優先的に削られる現象による。
【００６４】
以上、上記図８〜上記図１２の工程（図５の工程ｓ０３〜工程ｓ０７）のようにして、第１孔部ｈ１と第２孔部ｈ２とを有するコンタクトホール（接続孔）ＣＨが完成する。特に、本実施の形態１の半導体装置の製造方法において、コンタクトホールＣＨの構成要素である第２孔部ｈ２の端部を、上記のようにテーパ形状に加工することの効果は後に詳しく説明する。
【００６５】
続く工程では、シリコン基板１をＴｉ系スパッタリングチャンバ５に移送する。そして、図１４に示すように、コンタクトホールＣＨの内壁を覆うようにして、シリコン基板１の主面ｆ１上にバリア導体膜ＢＥを堆積する（図５の工程ｓ０８）。より詳しくは、Ｔｉ系スパッタリングチャンバ５の中で、スパッタリング法により、チタンを主体とする導体膜を１０ｎｍ程度堆積し、続いて、窒化チタンを主体とする導体膜を７０ｎｍ程度堆積する。その他、バリア導体膜ＢＥとしては、モリブデンシリサイドを主体とする導体膜や、チタンタングステンを主体とする導体膜であっても良い。
【００６６】
本図１４の要部ｐ２００の拡大図である図１５に示すように、本実施の形態１の製造方法によれば、コンタクトホールＣＨの内壁を一様に覆うようにして、バリア導体膜ＢＥを形成できる。これに関しては、後により詳しく説明する。
【００６７】
続く工程では、シリコン基板１を半導体製造装置２の外部に出し、他の熱処理装置（例えば炉体など）に移送される。そこで、例えば、摂氏５５０〜摂氏６５０度で１０分程度、常圧の窒素雰囲気で熱処理を施す（図５の工程ｓ０９）。本工程により、上記で形成したチタン膜を有するバリア導体膜ＢＥとシリコン基板１とが接している箇所でシリサイド化反応が起こり、抵抗値のより低い金属シリサイド層（この場合チタンシリサイド層）が形成される。これにより、バリア導体膜ＢＥとシリコン基板１（特に、ｎ型ソース領域ｎｓおよびｐ型コンタクト領域ｐｃ）との界面の抵抗値が下がり、また、密着性が向上する。
【００６８】
続いて、シリコン基板１を、再度、半導体製造装置２に投入する。まず、シリコン基板１を熱処理チャンバ６に移送して熱処理を施すことで、脱ガス処理（プリヒート）を施す（図５の工程ｓ１０）。ここでは、例えば、摂氏２５０度程度に設定し、４５秒程度加熱する。
【００６９】
その後、シリコン基板１をＡｌ系スパッタリングチャンバ４に移送する。続く工程では、このＡｌ系スパッタリングチャンバ４の中で、スパッタリング法により、アルミニウムを主体とする導体膜からなる電極導体膜Ｅ１（上記図１参照）を堆積する（図５の工程ｓ１１〜工程ｓ１４）。これにより、シリコン基板１上のコンタクトホールＣＨを電極導体膜Ｅ１で埋め込む。以下では、本工程をより詳しく説明する。
【００７０】
まず、図１６に示すように、バリア導体膜ＢＥを覆うようにして、ウェッティング膜Ｅ１ｗを堆積する（図５の工程ｓ１１）。即ち、本工程では、バリア導体膜ＢＥを介して、コンタクトホールＣＨの内壁を覆うようにして、ウェッティング膜Ｅ１ｗを形成する。これには、Ａｌ系スパッタリングチャンバ４内でのスパッタリングによって、アルミニウムを主体とする導体膜からなるウェッティング膜Ｅ１ｗを堆積する。より具体的には、次のような条件下で、シリコン基板１上にウェッティング膜Ｅ１ｗを堆積する。即ち、スパッタリングレートは１５０〜１５５ｎｍ／ｋＷ、かつ、１８〜２２ｎｍ／ｓｅｃとなるように設定する。また、シリコン基板１には所定の加熱を施さない。また、ウェッティング膜Ｅ１ｗの膜厚が０．１〜０．５μｍとなるように設定する。一例として、上記の条件下で、０．２μｍ程度の厚さとなるように、シリコン基板１上にウェッティング膜Ｅ１ｗを堆積する。
【００７１】
本工程でウェッティング膜Ｅ１ｗを形成するのは、更に上層にアルミニウム膜を堆積する際に、同じ材料の膜を予め形成しておくことで濡れ性を向上させ、埋め込み性を高めるためである。この観点から、シリコン基板１に所定の加熱を施さずにスパッタリングすることで、堆積中のアルミニウムの動きを抑え、均一にウェッティング膜Ｅ１ｗを形成できる。更に、本工程でウェッティング膜Ｅ１ｗを形成する際には、上記図３の静電チャック１３をオフにすることで、シリコン基板１の昇温をより抑制できる。
【００７２】
次に、図１７に示すように、バリア導体膜ＢＥおよびウェッティング膜Ｅ１ｗを介して、コンタクトホールＣＨを埋め込むようにして、第１導体膜Ｅ１ａを堆積する（図５の工程ｓ１２）。これには、Ａｌ系スパッタリングチャンバ４内でのスパッタリングによって、アルミニウムを主体とする導体膜からなる第１導体膜Ｅ１ａを堆積する。より具体的には、次のような条件下で、シリコン基板１上に第１導体膜Ｅ１ａを堆積する。即ち、スパッタリングレートは１５０〜１５５ｎｍ／ｋＷ、かつ、１８〜２２ｎｍ／ｓｅｃとなるように設定する。また、シリコン基板１の温度が、実温度で摂氏４００〜５００度となるように設定する。また、第１導体膜Ｅ１ａの膜厚が１〜３μｍとなるように設定する。一例として、上記の条件下で、１．５５μｍ程度の厚さとなるように、シリコン基板１上に第１導体膜Ｅ１ａを堆積する。
【００７３】
続く工程では、シリコン基板１には所定の工程を施さないで待機させる（図５の工程ｓ１３）。待機中は、シリコン基板１をＡｌ系スパッタリングチャンバ４内に載置したままでも良いし、ロードロック室１０に移送しても良い。いずれにしても、本工程でシリコン基板１を待機させる間も大気に曝露させることなく、真空環境下で扱う。
【００７４】
次に、図１８に示すように、第１導体膜Ｅ１ａを覆うようにして第２導体膜Ｅ１ｂを堆積する（図５の工程ｓ１４）。これには、Ａｌ系スパッタリングチャンバ４内でのスパッタリングによって、アルミニウムを主体とする導体膜からなる第２導体膜Ｅ１ｂを堆積する。より具体的には、次のような条件下で、シリコン基板１上に第２導体膜Ｅ１ｂを堆積する。即ち、スパッタリングレートは１９０〜２００ｎｍ／ｋＷ、かつ、１５〜１８ｎｍ／ｓｅｃとなるように設定する。また、シリコン基板１の温度が、実温度で摂氏４００〜５００度となるように設定する。また、第２導体膜Ｅ１ｂの膜厚が１〜３μｍとなるように設定する。一例として、上記の条件下で、１．７５μｍ程度の厚さとなるように、シリコン基板１上に第２導体膜Ｅ１ｂを堆積する。
【００７５】
以上、図１６〜図１８を用いて説明した図５の工程ｓ１１〜工程ｓ１４によって、シリコン基板１上に、ウェッティング膜Ｅ１ｗ、第１導体膜Ｅ１ａ、および、第２導体膜Ｅ１ｂからなる電極導体膜Ｅ１を堆積する。即ち、本実施の形態１の製造方法によれば、２〜６μｍと比較的厚い電極導体膜Ｅ１を、１〜３μｍの２層の第１、第２導体膜Ｅ１ａ，Ｅ１ｂに分けて堆積する。このようにして、厚い電極導体膜Ｅ１を２回以上に分けて堆積することの効果に関しては、後に詳しく説明する。なお、上記の例では、３．５μｍ程度の厚さとなるように、シリコン基板１上に電極導体膜Ｅ１を堆積したことになる。
【００７６】
また、本実施の形態１の製造方法では、上記の電極導体膜Ｅ１を堆積する工程中は、シリコン基板１を大気曝露することなく、真空環境下において各工程を施す。また、本実施の形態１の製造方法では、上記のように、下層の第１導体膜Ｅ１ａを、上層の第２導体膜Ｅ２ｂよりも速い堆積速度で堆積する。これらの効果に関しても、後に詳しく説明する。
【００７７】
続く工程では、フォトリソグラフィ法や各種のエッチング法により、電極導体膜Ｅ１を所望の形状に加工する（図５の工程ｓ１５）。その後、裏面電極の形成、切り出し工程、パッケージング工程などへと続く。
【００７８】
ここでは、以上で説明した本実施の形態１の製造方法を構成する各要素がもたらす作用、効果について、詳しく説明する。
【００７９】
本実施の形態１の半導体装置の製造方法では、コンタクトホールＣＨを形成する際に、上記図１２、図１３を用いて説明したように、シリコン基板１の第２孔部ｈ２の端部が断面曲線状のテーパ形状となるように加工する。以下では、その効果に関して説明する。
【００８０】
例えば、図５の工程ｓ０７のスパッタリングエッチングを施さず、シリコン基板１の第２孔部ｈ２の端部をテーパ形状に加工しない状態でその後の工程を施す方法を、本発明者らは検討した。図１９には、第２孔部ｈ２の端部をテーパ状に加工せずに、バリア導体膜ＢＥを形成する工程中の断面図を示す。図２０は、同工程中におけるコンタクトホールＣＨ付近の要部ｐ３００の拡大図である。
【００８１】
第２孔部ｈ２の端部にテーパ状の加工を施さず、断面直線状の段丘部を有したままであると、その端部ｐ３０１において、バリア導体膜ＢＥが庇状に形成される（オーバーハング）。このように庇状にバリア導体膜ＢＥが形成され始めると、その庇の下ではバリア導体膜ＢＥが形成され難く、結果として、局所的にバリア導体膜ＢＥが薄い部分が形成されてしまう。即ち、コンタクトホールＣＨの内壁に対するバリア導体膜ＢＥのカバレージが低下する。
【００８２】
バリア導体膜ＢＥの薄い箇所では、後に堆積する電極導体膜Ｅ１材料がシリコン基板１に侵入することによる、電気特性の変調などを起こし得る。これは、製造した半導体装置の信頼性を低下させる一原因となる。また、電極導体膜Ｅ１材料がシリコン基板１のｎ型ソース領域ｎｓに侵入した状態で、工程に依る昇温が施された場合、両者の合金化が起こる（アロイピットの生成）。このように、抵抗値の低い合金層が形成されると、接合リークを増加させるなど、半導体装置の信頼性を低下させる一原因となる。
【００８３】
これに対し、本実施の形態１の半導体装置の製造方法では、第２孔部ｈ２の端部を断面曲線状のテーパ状に加工している。これにより、上記図１４、図１５の工程においてバリア導体膜ＢＥを形成する際に、オーバーハングを起こし難くすることができる（上記図１５の端部ｐ２０１）。従って、後に形成する電極導体膜Ｅ１のシリコン基板１への侵入による電気特性の変調や、合金化による接合リークの増加などを、回避し易い構造とすることができる。結果として、電極導体膜を有する半導体装置の信頼性を向上させることができる。
【００８４】
また、本実施の形態１の半導体装置の製造方法では、電極導体膜Ｅ１を堆積する際に、上記図１７、図１８を用いて説明したように、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとの２層に分けて、電極導体膜Ｅ１を堆積する。以下では、その効果に関して説明する。
【００８５】
スパッタリングによって、２〜６μｍと比較的厚い電極導体膜Ｅ１をシリコン基板１に堆積する場合、上述のように、堆積中の輻射熱による昇温によって、電極導体膜Ｅ１のコンタクト構造を正常に形成するのが困難であるという課題が見出されている。これに対し、本実施の形態１の半導体装置の製造方法によれば、２層に分けて電極導体膜Ｅ１を堆積し、各層を堆積する工程の間で一時待機する工程を有するため、継続的な堆積による昇温を抑制できる。これにより、バリア導体膜ＢＥとシリコン基板１との合金層のエッチング残りや、電極導体膜Ｅ１材料とシリコン基板１との合金化が起こり難くなる。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【００８６】
更に、本実施の形態１の製造方法では、電極導体膜Ｅ１を形成する工程のうち、下層の第１導体膜Ｅ１ａを、上層の第２導体膜Ｅ２ｂよりも速い堆積速度で堆積している。特に、第１導体膜Ｅ１ａを１８〜２２ｎｍ／ｓｅｃで堆積し、第２導体膜Ｅ１ｂを１５〜１８ｎｍ／ｓｅｃで堆積する方法を示した。このように、下層の第１導体膜Ｅ１ａを比較して速い堆積速度で堆積することで、コンタクトホールＣＨに対する埋め込み性を向上させることができる。また、上層の第２導体膜Ｅ１ｂを比較して遅い堆積速度で堆積することで、リフロー性が向上し、表面がより平坦になるように電極導体膜Ｅ１を堆積できる。これらの効果により、後の工程による電極導体膜Ｅ１自体の侵食や、電気特性の劣化の原因となるボイドの生成を低減できる。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。特に、上記の効果をもたらす方法の要素は、第１導体膜Ｅ１の堆積速度の制御という方法であるため、シリコン基板１の過度の加熱を要せずに、ボイドの生成を低減できる。即ち、上述の、ボイドを無くすための半導体基板の昇温と、意図しない合金層の形成を回避したいという要求の間にあるトレードオフの関係を解消しつつ、効果を得ることができる方法である。
【００８７】
また、本実施の形態１の半導体装置の製造方法では、電極導体膜Ｅ１を形成する工程中は、待機工程（図５の工程ｓ１３）も含め、シリコン基板１を大気曝露することなく、真空環境下で扱う。これにより、電極導体膜Ｅ１を完成する途中での酸化膜の生成を抑制できる。例えば、第１導体膜Ｅ１ａを堆積した後、第２導体膜Ｅ１ｂを堆積する間にもシリコン基板１は大気曝露しないから、第１導体膜Ｅ１ａ表面における酸化膜の生成を抑制できる。大電流、高電圧のパワーデバイスとしてのｎ型ＭＩＳトランジスタＱｎにおいて、電極導体膜Ｅ１中に抵抗値の高い酸化膜が生成されることは、電流駆動力を低下させ、半導体装置の信頼性を低下させる一原因となる。この観点から、本実施の形態１の半導体装置の製造方法によれば、酸化膜を生成し難い電極導体膜Ｅ１を形成することができ、結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【００８８】
また、例えば、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとを、シリコン基板１に対して異なる加熱条件下で形成する場合、その昇温、降温のための時間が余計に必要である。その時間を省略するためには、異なるチャンバを導入する方法が考えられる。これに対し、本実施の形態１の製造方法によれば、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとを同じシリコン基板１の加熱条件下で堆積するため、昇温、降温の時間を要することなく、また、同一のＡｌ系スパッタリングチャンバ４内で堆積することができる。これにより、電極導体膜を有する半導体装置の製造装置を小型化することができる。また、電極導体膜を有する半導体装置の生産性を向上できる。
【００８９】
また、本実施の形態１の半導体装置の製造方法では、電極導体膜Ｅ１を構成する導体膜として、最下層にウェッティング膜Ｅ１ｗを形成した。昇温工程に依らずに電極導体膜Ｅ１に生成するボイドを低減する製造方法としては、上述のように、電極導体膜Ｅ１を２層に分けて堆積する工程を要素として含んだ製造方法であれば、十分効果的である。一方、本実施の形態１の半導体装置の製造方法としては、更に、電極導体膜Ｅ１の最下層としてウェッティング膜Ｅ１ｗを形成する方が、より好ましい。その理由は、以下の通りである。即ち、下層にウェッティング膜Ｅ１ｗを形成しておくことは、上層に同様の材料（アルミニウム）からなる第１導体膜Ｅ１ａを堆積する際の濡れ性を向上させ、埋め込み性を高める効果を有する。これにより、コンタクトホールＣＨ内に電極導体膜Ｅ１を埋め込む際に、よりボイドを生じ難くすることができる。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【００９０】
また、同様のこの観点から、シリコン基板１に所定の加熱を施さずにスパッタリングすることで、堆積中のアルミニウムの動きを抑えることができる。更に、本工程でウェッティング膜Ｅ１ｗを形成する際には、上記図３の静電チャック１３をオフにすることで、シリコン基板１の昇温をより抑制できる。このようにすることで、より均一なウェッティング膜Ｅ１ｗを形成することができる。これにより、コンタクトホールＣＨ内に電極導体膜Ｅ１を埋め込む際に、よりボイドを生じ難くすることができる。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【００９１】
（実施の形態２）
本実施の形態２の半導体装置の製造方法を詳しく説明する。本実施の形態２では、以下で説明する製造工程を除いて、上記実施の形態１の半導体装置の製造方法と同様の工程を施す。即ち、上記図１〜図３を用いて説明した半導体製造装置２を用い、上記図５を用いて説明したフローに基づいて、工程を施す。まず、上記図６〜図１５を用いて説明した工程と同様にして、シリコン基板１上にｎ型ＭＩＳトランジスタＱｎ、層間絶縁膜ＩＬ、コンタクトホールＣＨ、および、バリア導体膜ＢＥを形成する。
【００９２】
続く工程では、バリア導体膜ＢＥを介してコンタクトホールＣＨを埋め込むようにして、電極導体膜Ｅ１を堆積する。以下では、その電極導体膜Ｅ１の堆積方法に関して、複数種類の堆積方法を説明する。
【００９３】
電極導体膜Ｅ１の第１の堆積方法としては、上記実施の形態１の工程の中で説明した堆積方法がある。ここでは、まず、薄いウェッティング膜Ｅ１ｗを堆積し、その上に、堆積速度が比較的速いスパッタリング条件で第１導体膜Ｅ１ａを堆積した後、一時シリコン基板１を待機させ、続いて、堆積速度が比較的遅いスパッタリング条件で第２導体膜Ｅ１ｂを堆積した。また、第１導体膜Ｅ１ａおよび第２導体膜Ｅ１ｂを堆積する際のシリコン基板１の温度は、実温度が摂氏４００〜５００度となるように条件を設定した。このようにして電極導体膜Ｅ１を形成することの効果は、上記実施の形態１において説明した通りである。
【００９４】
本実施の形態２の半導体装置の製造方法において、電極導体膜Ｅ１の第２、第３の堆積方法に関する以下の点は、上記第１の堆積方法と同様である。即ち、１層目の第１導体膜Ｅ１ａは、２層目の第２導体膜Ｅ１ｂの堆積速度よりも速い堆積速度となる条件で堆積する。そのため、第１、第２導体膜Ｅ１ａ，Ｅ１ｂを堆積するためのスパッタリングレートの条件も、上記と同様である。従って、このような堆積速度で第１、第２導体膜Ｅ１ａ，Ｅ１ｂを堆積することによる効果に関しても、同様の効果を有する。
【００９５】
電極導体膜Ｅ１の第２の堆積方法を、上記図１４、図１５で説明した工程に続く工程として説明する。電極導体膜Ｅ１の第２の堆積方法では、以下の点を除いて、上記図１６〜図１８で説明した工程と同様の工程を施す。電極導体膜Ｅ１の第２の堆積方法では、シリコン基板１の温度が、実温度で摂氏２８０〜３２０度となるような条件で加熱して、第１および第２導体膜Ｅ１ａ，Ｅ１ｂを堆積する（図５の工程ｓ１２および工程ｓ１４）。即ち、電極導体膜Ｅ１の第２の堆積方法では、上記第１の堆積方法と比較して、シリコン基板１の温度が低くなるように設定して、第１および第２導体膜Ｅ１ａ，Ｅ１ｂを堆積する。なお、一例として、第１および第２導体膜Ｅ１ａ，Ｅ１ｂの膜厚は、それぞれ２．７５μｍ程度であり、電極導体膜Ｅ１全体では５．５μｍ程度の膜厚となるように堆積する。
【００９６】
このように、シリコン基板１の温度を低く設定して第１および第２導体膜Ｅ１ａ，Ｅ１ｂを堆積することで、特に、１層目の第１導体膜Ｅ１ａをより平坦に堆積できる。下層の第１導体膜Ｅ１ａをより平坦に堆積できれば、上層の第２導体膜Ｅ１ｂにおいても、より平坦に堆積し得る。積層導体膜が平坦であることは、素子特性の安定性の向上や、更に上層に堆積するパッシベーション膜の密着性の向上などに効果的である。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【００９７】
また、電極導体膜Ｅ１の第２の堆積方法においては、第１の堆積方法と比較してシリコン基板１の加熱条件が異なるものの、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとを同一のシリコン基板１の加熱条件下で堆積するという点で同様である。第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとを同一のシリコン基板１の加熱条件下で堆積するということの効果に関しては、上記実施の形態１での説明と同様である。
【００９８】
また、電極導体膜Ｅ１の第２の堆積方法は、上記の通りで十分効果的であるが、更に、第２導体膜Ｅ１ｂを堆積した後に熱処理（ポストヒート）を施す方が、より好ましい。より詳しくは、第２導体膜Ｅ１ｂを堆積する工程ｓ１４を施した後、シリコン基板１を熱処理チャンバ６に移送し、シリコン基板１が摂氏３５０〜４００度となるような条件で熱処理を施す。これにより、堆積した電極導体膜Ｅ１をリフローさせ、埋め込み性を向上させることができる。従って、電極導体膜Ｅ１の第１の堆積方法と比較して、全体的に堆積温度が低かった第２の堆積方法においても、よりボイドの少ない電極導体膜Ｅ１を堆積することができる。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【００９９】
なお、上記のポストヒート工程では、第１および第２導体膜Ｅ１ａ，Ｅ１ｂ堆積時と異なるシリコン基板１の加熱条件となっている。ただし、ポストヒート工程は、第１および第２導体膜Ｅ１ａ，Ｅ１ｂを堆積するＡｌスパッタリングチャンバ４とは異なる熱処理チャンバ６内で施すから、スループットの向上を妨げる要因とはならない。
【０１００】
電極導体膜Ｅ１の第３の堆積方法を、上記図１４、図１５で説明した工程に続く工程として説明する。電極導体膜Ｅ１の第３の堆積方法では、以下の点を除いて、上記図１６〜図１８で説明した工程と同様の工程を施す。電極導体膜Ｅ１の第３の堆積方法では、まず、シリコン基板１の温度が、実温度で摂氏２８０〜３２０度となるような条件で加熱して、第１導体膜Ｅ１ａを堆積する（図５の工程ｓ１２）。その後、シリコン基板１を一時待機させる（図５の工程ｓ１３）。続いて、シリコン基板１の温度が、実温度で摂氏４００〜５００度となるような条件で加熱して、第２導体膜Ｅ１ｂを堆積する（図５の工程ｓ１３）。即ち、電極導体膜Ｅ１の第３の堆積方法では、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとでシリコン基板１の温度を変えて、それぞれを堆積する点が、上記第１および第２の堆積方法と比較して異なる。
【０１０１】
特に、第１導体膜Ｅ１ａを堆積するときのシリコン基板１の温度を比較して低く設定し、第２導体膜Ｅ１ｂを堆積するときのシリコン基板１の温度を比較して高く設定することは、以下のような効果を有する。上述のように、コンタクトホールＣＨを埋め込む第１導体膜Ｅ１ａにおいては、成長速度を速くして埋め込み性を向上させ、かつ、堆積時のシリコン基板１の温度を低くして平坦性を向上させることが好適である。一方、上層となる第２導体膜Ｅ１ｂにおいては、成長速度を遅くしてリフロー性を向上させ、かつ、堆積時のシリコン基板１の温度を高くして埋め込み性を向上させることが好適である。
【０１０２】
これらの観点から、電極導体膜Ｅ１の第３の堆積方法に依れば、上記の好適な条件を満たした堆積方法とすることができる。即ち、電極導体膜Ｅ１の堆積方法において、コンタクトホールＣＨの埋め込み性をより向上させ、かつ、平坦性をより向上させることができる。これにより、よりボイドの生成が少なく、より平坦な電極導体膜Ｅ１を形成することができる。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【０１０３】
また、上記のようにして堆積時のシリコン基板１の加熱条件を変える、電極導体膜Ｅ１の第３の堆積方法においては、それぞれ異なるスパッタリングチャンバ（処理室）内において、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとを堆積する方が、より好ましい。これにより、第１導体膜Ｅ１ａと第２導体膜Ｅ１ｂとでシリコン基板１の加熱条件を変えた場合でも、スループットを低下させることなく、上記の効果をもたらす半導体装置の製造方法を実現できる。結果として、電極導体膜を有し、信頼性の高い半導体装置の製造方法において、その生産性をより向上できる。
【０１０４】
また、上記実施の形態１または本実施の形態２の半導体装置の製造方法では、層間絶縁膜ＩＬに形成するコンタクトホールＣＨの平面形状がスリット形状（溝形状、ラインアンドスペース形状ともいう）である場合を説明した。これに対し、上記の製造方法は、コンタクトホールＣＨの平面形状が穴形状のものに適用しても、同様に効果的である。一方、平面形状がスリット形状であるコンタクトホールＣＨを、上記のように２〜６μｍと比較的厚い電極導体膜Ｅ１で埋め込む場合、微細化に伴うアスペクト比の上昇と共に、上記の課題はより顕著となり易い。従って、上記実施の形態１または本実施の形態２の半導体装置の製造方法は、平面形状がスリット形状のコンタクトホールＣＨを厚い電極導体膜Ｅ１で埋め込む工程に適用して、より効果的である。結果として、電極導体膜を有する半導体装置の信頼性をより向上させることができる。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
例えば、上記実施の形態１，２の半導体装置の製造方法においては、ｎ型ＭＩＳトランジスタを有する半導体装置の製造方法を説明したが、全ての半導体領域の極性を逆にすることでｐ型ＭＩＳトランジスタを有する半導体装置の製造方法に適用可能である。そして、上記実施の形態１，２の半導体装置の製造方法においては、ｐ型ＭＩＳトランジスタを有する半導体装置の製造方法に適用しても、同様に効果的である。
【産業上の利用可能性】
【０１０７】
本発明は、種々の産業機器から電化製品において、例えば、電力制御や電源制御を行うために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態１である半導体装置の製造方法によって形成される構造の説明図であり、上は要部平面図、下は要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法で用いる半導体製造装置の説明図である。
【図３】本発明の実施の形態１である半導体装置の製造方法で用いる半導体製造装置の他の説明図である。
【図４】本発明の実施の形態１である半導体装置の製造方法で用いる半導体製造装置の他の説明図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示すフロー図である。
【図６】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に示した半導体装置の製造工程中における要部断面図の要部拡大図である。
【図１４】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に示した半導体装置の製造工程中における要部断面図の要部拡大図である。
【図１６】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】本発明者らが検討した半導体装置の製造工程中における要部断面図である。
【図２０】図１９に示した半導体装置の製造工程中における要部断面図の要部拡大図である。
【符号の説明】
【０１０９】
１  シリコン基板（半導体基板）
２  半導体製造装置
３  Ｍｏ系スパッタリングチャンバ
４  Ａｌ系スパッタリングチャンバ
５  Ｔｉ系スパッタリングチャンバ
６  熱処理チャンバ
７  ドライエッチングチャンバ
８  ウェハカセット
９  ロードポート
１０  ロードロック室
１１  真空搬送室
１２，１８  ウェハステージ
１３  静電チャック
１４  励起電極
１５  スパッタリングターゲット
１６  ガス供給系
１７  下部電極
１９  高周波電源
２０  上部電極
２１  フォトレジスト膜
ＢＥ  バリア導体膜
ＣＨ  コンタクトホール（接続孔）
Ｅ１  電極導体膜
Ｅ１ａ  第１導体膜
Ｅ１ｂ  第２導体膜
Ｅ１ｗ  ウェッティング膜
ｆ１  主面
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ｈ１  第１孔部
ｈ２  第２孔部
ＩＬ  層間絶縁膜
ｎｓ  ｎ型ソース領域
ｎｗ  ｎ型素子領域
ｐｃ  ｐ型コンタクト領域
ｐｗ  ｐ型ウェル領域
Ｑｎ  ｎ型ＭＩＳトランジスタ（半導体素子）
ｔｒ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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