(57)【要約】【課題】超軽負荷時に電力効率を悪化させずに安定した同期整流機能が実現できるスイッチング電源装置を提供する。【解決手段】基準時間信号生成回路４５１，４５２は、軽負荷の状態と超軽負荷の状態との境界の基準となる第１の基準時間信号Ｔｓｒｓ＿１およびＭＯＳＦＥＴＱｓをターンオンさせない超軽負荷状態であるかを判断する基準となる第２の基準時間信号Ｔｓｒｓ＿２をそれぞれ生成する。最大オン幅制御回路４４１，４４２では、最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２を生成する。内蔵ダイオードＤｓの導通タイミングの遅れ時間（Ｔｄｉｆ）がＴｓｒｓ＿１の時間幅より長くなったとき、負荷ＬＤが超軽負荷状態と判定される。Ｔｓｒｓ＿２の時間幅よりＴｄｉｆが短ければ、Ｑｓには同期駆動信号Ｖｇｓが出力され、その最大オン幅をＴｍｏｔ＿２によって規制することで、Ｑｓでの同期整流を一律に停止することなく、二次側電流の逆流を防止する。【選択図】図２
2010158145.tif 000002
【特許請求の範囲】
【請求項１】
入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置において、
電流共振インダクタと電流共振コンデンサを有する直列共振回路と、
交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、
前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、
内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、
前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミング、あるいは前記同期整流用スイッチ素子の端子間電圧信号により検出される前記内蔵ダイオードの導通タイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のオンタイミングからの前記内蔵ダイオードの導通タイミングの遅れ時間に応じて前記同期整流用スイッチ素子の最大オン幅を決定する同期制御回路とを備え、
前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミングに同期して前記同期整流用スイッチ素子に対する最大オン幅の開始タイミングを指示するようにしたことを特徴とするスイッチング電源装置。
【請求項２】
前記同期制御回路は、前記主スイッチ素子のオンタイミングからの前記内蔵ダイオードの導通タイミングの遅れ時間を複数の基準時間信号と比較することによって前記同期整流用スイッチ素子の最大オン幅を決定するようにしたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記基準時間信号として、前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミング毎に互いに異なる時間幅を有する第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）を生成する第１、第２の基準時間信号生成回路と、
前記同期整流用スイッチ素子に対応する前記最大オン幅をそれぞれ規定する第１、第２の最大オン幅信号（Ｔｍｏｔ＿１，Ｔｍｏｔ＿２）を生成し、前記主スイッチ素子のオンタイミングに同期してそれぞれ前記第１、第２の最大オン幅信号（Ｔｍｏｔ＿１，Ｔｍｏｔ＿２）の開始タイミングを指示するとともに、前記第１、第２の最大オン幅信号（Ｔｍｏｔ＿１，Ｔｍｏｔ＿２）により規定されるそれぞれの最大オン幅が前記第１、第２の基準時間信号の時間幅の大小関係とは逆の大小関係となるよう最大オン幅の終了タイミングを指示する第１、第２の最大オン幅制御回路と、
を備え、前記遅れ時間（Ｔｄｉｆ）が前記第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）のうちの短い時間幅以上である場合、前記第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）のうちの長い時間幅で生成されたものを前記遅れ時間（Ｔｄｉｆ）と比較することにより、前記内蔵ダイオードが導通するタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるか否かを制御し、かつ前記同期整流用スイッチ素子がターンオンした後には、前記第１、第２の最大オン幅信号（Ｔｍｏｔ＿１，Ｔｍｏｔ＿２）の終了タイミングまたは前記主スイッチ素子のオフタイミングのいずれか早いタイミングに同期して前記同期整流用スイッチ素子をターンオフさせるようにしたことを特徴とする請求項２記載のスイッチング電源装置。
【請求項４】
前記同期制御回路では、前記遅れ時間（Ｔｄｉｆ）が前記第１、第２の基準時間信号（Ｔｓｒｓ＿１，Ｔｓｒｓ＿２）のうちの短い時間幅以下である場合に、前記第１、第２の最大オン幅信号のいずれか遅くに終了を指示するタイミング、あるいは前記主スイッチ素子のオフタイミングのうちより早いタイミングに同期して、前記同期整流用スイッチ素子をターンオフさせることを特徴とする請求項３記載のスイッチング電源装置。
【請求項５】
前記基準時間信号として、前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミング毎に、Ｔｓｒｓ＿ｉの時間幅＜Ｔｓｒｓ＿ｉ＋１の時間幅（ｉは１〜（Ｎ−１）の自然数、Ｎは３以上の整数）、となる関係のＮ個の基準時間信号Ｔｓｒｓ＿ｉをそれぞれ生成するＮ個の基準時間信号生成回路と、
前記同期整流用スイッチ素子に対応する前記最大オン幅を規定するＮ個の最大オン幅信号Ｔｍｏｔ＿ｉを生成し、前記主スイッチ素子のオンタイミングに同期して前記最大オン幅信号Ｔｍｏｔ＿ｉの開始タイミングを指示するとともに、Ｔｍｏｔ＿ｉの時間幅＞Ｔｍｏｔ＿ｉ＋１の時間幅、となる関係でそれぞれの最大オン幅信号の終了タイミングを指示するＮ個の最大オン幅制御回路と、
を備え、前記遅れ時間（Ｔｄｉｆ）が前記基準時間信号の時間幅のうちＴｓｒｓ＿ｉの時間幅とＴｓｒｓ＿ｉ＋１の時間幅の間にある場合、前記内蔵ダイオードが導通するタイミングに同期して前記同期整流用スイッチ素子をターンオンさせ、かつ最大オン幅信号Ｔｍｏｔ＿ｉ＋１の終了タイミングまたは前記主スイッチ素子のオフタイミングのいずれか早いタイミングに同期して前記同期整流用スイッチ素子をターンオフさせるようにしたことを特徴とする請求項２記載のスイッチング電源装置。
【請求項６】
前記同期制御回路は、
所定の時間幅を有する前記基準時間信号（Ｔｓｒｓ＿０）を生成し、前記主スイッチ素子のオンタイミング毎に前記内蔵ダイオードの導通タイミングの遅れ時間（Ｔｄｉｆ）を前記基準時間信号（Ｔｓｒｓ＿０）と比較して前記遅れ時間（Ｔｄｉｆ）と前記基準時間信号（Ｔｓｒｓ＿０）の差分（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する時間幅を有する新たな基準時間信号（Ｔｓｒｓ＿Ｘ）を生成する演算回路と、
前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミングに同期して前記同期整流用スイッチ素子に対する前記最大オン幅の開始タイミングを指示するとともに、前記遅れ時間（Ｔｄｉｆ）が前記基準時間信号（Ｔｓｒｓ＿０）の時間幅を超えた場合に、前記新たな基準時間信号（Ｔｓｒｓ＿Ｘ）の時間幅が長いほど短い最大オン幅の終了タイミングを指示する最大オン幅制御回路と、
を備え、前記遅れ時間（Ｔｄｉｆ）が前記基準時間信号（Ｔｓｒｓ＿０）の時間幅以上である場合、前記内蔵ダイオードが導通するタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記最大オン幅の終了タイミングまたは前記主スイッチ素子のオフタイミングのいずれか早いタイミングに同期して前記同期整流用スイッチ素子をターンオフさせるようにしたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項７】
前記最大オン幅制御回路では、前記新たな基準時間信号（Ｔｓｒｓ＿Ｘ）に応じて前記最大オン幅の終了タイミングを連続的に変更制御していることを特徴とする請求項６記載のスイッチング電源装置。
【請求項８】
前記主スイッチ素子は、前記直列共振回路をスイッチング動作させて交流電流を生成するハーフブリッジ型、あるいはフルブリッジ型のコンバータを構成することを特徴とする請求項１または６に記載のスイッチング電源装置。
【請求項９】
前記同期整流用スイッチ素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いたことを特徴とする請求項１または６に記載のスイッチング電源装置。
【請求項１０】
前記内蔵ダイオードは、前記ＭＯＳＦＥＴの寄生ダイオードであることを特徴とする請求項９記載のスイッチング電源装置。
【請求項１１】
電流共振インダクタと電流共振コンデンサを有する直列共振回路と、交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、を有するスイッチング電源装置の制御回路であって、
前記同期整流用スイッチ素子の端子間電圧信号により前記内蔵ダイオードの導通タイミングを検出する検出手段と、
該検出手段により検出された前記同期整流用スイッチ素子の前記内蔵ダイオードの導通タイミング、あるいは前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のオンタイミングからの前記内蔵ダイオードの導通タイミングの遅れ時間に応じて前記同期整流用スイッチ素子の最大オン幅を決定する同期制御回路と、
を備え、前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミングに同期して前記同期整流用スイッチ素子に対する最大オン幅の開始タイミングを指示するようにしたことを特徴とするスイッチング電源制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流共振インダクタと電流共振コンデンサを有する直列共振回路を備えたスイッチング電源装置およびスイッチング電源制御回路に関し、とくに超軽負荷時での電力効率の低下を解消するスイッチング電源装置およびスイッチング電源制御回路に関する。
【背景技術】
【０００２】
従来のスイッチング電源装置としては、図１８に示すような電流共振型コンバータを備えたものが知られている。この電流共振型コンバータには、共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に入力直流電圧Ｖｉが印加されていて、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等からなる２つの主スイッチ素子Ｑａ，Ｑｂをオンオフして電力変換用のトランスＴの第１巻線Ｌ１を流れる一次側電流の経路を制御することによって、トランスＴの第１巻線Ｌ１に正弦波状の電流が流れる。また、トランスＴの第２巻線Ｌ２、第３巻線Ｌ３（Ｌ１：Ｌ２：Ｌ３の巻線比をｎ：１：１とする。）には、それぞれ誘起した二次電流Ｉｓ１，Ｉｓ２を整流する整流ダイオードＤ１，Ｄ２と、負荷ＬＤへの出力電圧ＶOを平滑する出力コンデンサＣOとが接続されている。さらに、負荷ＬＤへの出力電圧ＶOは、誤差増幅器１とＶＣＯ（電圧制御発振回路）２を介して主スイッチ素子Ｑａ，Ｑｂをオンオフするための駆動回路３に帰還され、トランスＴの第１巻線Ｌ１に流れる電流と電圧を制御して、出力電圧ＶOを一定電圧に制御している。なお、ＶＣＯ２は、誤差増幅器１の出力により出力電圧ＶOが設定電圧より高いか、もしくは軽負荷であると判断するとその出力周波数を高くし、出力電圧ＶOが設定電圧より低いか、もしくは重負荷であると判断するとその出力周波数を低くするよう機能している。
【０００３】
ところで、こうしたスイッチング電源装置を低電圧・大電流の電源として使用する場合に、トランスＴの二次側に設けられた整流ダイオードＤ１，Ｄ２に二次電流Ｉｓ１，Ｉｓ２が流れる。そのとき、整流ダイオードＤ１，Ｄ２の順方向下降電圧ＶFによって大きな電力損失ＶF×ＩOが発生する。このＩOは、二次電流Ｉｓ１，Ｉｓ２の電流値のいずれかを示すものである。
【０００４】
そこで、図１９に示す電流共振型コンバータでは、これらの整流ダイオードＤ１，Ｄ２に替えて、それぞれオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２を、同期整流用のスイッチ素子として接続して同期整流を行い、こうした電力損失を低減する他励駆動方式の電流共振回路が用いられている。図１９のＭＯＳＦＥＴＱｓ１，Ｑｓ２は、駆動回路３によりそれぞれ一次側の主スイッチ素子Ｑａ，Ｑｂをオンオフする動作周波数ｆopに同期してオンオフ制御され、二次電流Ｉｓ１，Ｉｓ２が交互にコンデンサＣOに蓄積される。
【０００５】
ここで、図１８における二次側の整流ダイオードＤ１，Ｄ２をオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２に置き換えた、図１９の電流共振型コンバータにおける他励駆動同期整流について考察する。
【０００６】
同期整流方式には自励駆動方式と他励駆動方式がある。他励駆動方式については、ロジック回路で駆動信号を出すため、ロジック回路を電源ＩＣに内蔵すると、電源メーカにとって容易に同期整流機能を実現できる。したがって、ＩＣメーカ各社は様々な他励駆動方式を考案している（後述する特許文献１〜５参照。）。
【０００７】
さて、こうした従来のスイッチング電源装置は、主スイッチ素子Ｑａ，Ｑｂをスイッチング動作させて、電圧変換用のトランスＴを介して任意の直流出力を得るように構成されていることから、二次側に接続される負荷ＬＤの大きさ等によっては出力コンデンサＣOに蓄積された電荷が放電されてトランスＴ側へ逆流する電流（逆電流）が発生して、逆流領域での電力損失が問題になる。
【０００８】
他励駆動同期整流について単純に考えると、ＭＯＳＦＥＴＱｓ１，Ｑｓ２の同期駆動信号が主スイッチ素子Ｑａ，Ｑｂをスイッチング制御するゲート信号に同期していればよいように思われる。しかし実際には、各動作モードでそれぞれ逆流領域を検出してそれぞれに同期した駆動信号に変換しないと、出力コンデンサＣOに蓄積された電荷が放電されてトランスＴ側へ逆流する電流（逆電流）が発生して効率低下が生じ、さらには一次側に電力が逆流することによって回路破壊のおそれも生じてしまう。
【０００９】
図１９の電流共振型コンバータでは、図１８の電流共振型コンバータのトランスＴを励磁インダクタンス成分Ｌｍと理想トランスＴｉとに分けて図示し、その動作原理を分りやすく示してある。ここで、上述した逆流領域の電力損失の説明に先立って、電流共振型コンバータの動作原理について説明する。
【００１０】
ここに示す電流共振型コンバータは、以下の式（１）、式（２）のように、二種類の基本的な電流共振周波数ｆr1とｆr2が定義される。ここでＬｒ，ＬｍおよびＣｒを、それぞれ共振インダクタＬｒのインダクタンス、トランスＴの励磁インダクタンス成分および共振コンデンサＣｒキャパシタンスとしている。
【００１１】
【数１】
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【００１２】
【数２】
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【００１３】
図１９のスイッチング電源装置では、負荷ＬＤに電力の供給がある場合、トランスＴの励磁インダクタンス成分Ｌｍの電圧が出力電圧ＶOに応じてｎ×（ＶO＋ＶF）にクランプされ、励磁インダクタンス成分Ｌｍは電流共振に関与せず、共振コンデンサＣｒと共振インダクタＬｒで決まる第１の共振周波数ｆr1（上記（１）式参照）で動作することによって、二次側回路に電力が供給される。この場合、励磁インダクタンス成分Ｌｍに流れる電流Ｉｍと共振電流Ｉｒとの和が、共振コンデンサＣｒへの充放電電流として流れる。このとき、主スイッチ素子Ｑａ，Ｑｂの動作周波数ｆopについては、出力電圧ＶOを安定させるようにＶＣＯ２で制御している。
【００１４】
第２の共振周波数ｆr2（上記（２）式参照）は、トランスＴの二次側に接続された負荷ＬＤに電力供給が行われない場合の共振周波数であって、理想トランスＴｉがトランスとして機能せずトランスＴの励磁インダクタンス成分Ｌｍの電圧がクランプされないので、主に共振コンデンサＣｒのキャパシタンスＣｒと共振インダクタＬｒの共振インダクタンスＬｒと励磁インダクタンス成分Ｌｍによって共振動作が行われる。
【００１５】
電流共振型コンバータの具体的な共振動作については、その動作周波数ｆopと第１の共振周波数ｆr1（以下、単に共振周波数という。）の関係、およびトランスＴの二次側に接続される負荷ＬＤの大きさによって、図２０に示すように６つの動作モード（Ｍｏｄｅ１〜Ｍｏｄｅ６）に分けて考えることができる。
【００１６】
すなわち、図２０においてＭｏｄｅ１〜Ｍｏｄｅ３は、動作周波数ｆopが共振周波数ｆr1より低い場合であり、Ｍｏｄｅ４〜Ｍｏｄｅ６は、動作周波数ｆopが共振周波数ｆr1と等しいか、それより高い場合である。また、スイッチング電源装置の定格負荷（最大負荷）に対して接続される負荷ＬＤの大きさが５０％以上であれば重負荷状態（ＨＬ：Heavy Load）、５０〜２０％であれば軽負荷状態（ＬＬ：Light Load）、２０％以下であれば超軽負荷状態（ＶＬＬ：Very Light Load）であるものとする。
【００１７】
以下、図２１ないし図２６によって、各動作モード時にトランスＴを介して誘導される二次側の電流波形について説明する。
ここで、各動作モードでの逆流領域は、電流共振型コンバータの動作周波数ｆopと共振周波数ｆr1の関係、および負荷ＬＤによって決まるものであって、そのうち動作周波数ｆopは回路パラメータと負荷状態によって変わるが、共振周波数ｆr1は共振コンデンサＣｒと共振インダクタＬｒの大きさにより決まる。したがって、図１９に示すような同期駆動信号Ｖｇｓ１，Ｖｇｓ２を主スイッチ素子Ｑａ，Ｑｂのパワースイッチング信号に完全に同期させる同期整流はシンプルな方法ではあるが、その場合には下記の５つの逆流領域が問題となり、それを解消するための対策が必要になる。
【００１８】
すなわち、２つの主スイッチ素子Ｑａ，Ｑｂをそれぞれゲート信号Ｖｇａ，Ｖｇｂによってオンオフして二次電流Ｉｓ１，Ｉｓ２を供給するスイッチング電源装置は、図２１に示す第１の動作モード（Ｍｏｄｅ１）では、スイッチング動作の各半周期（Ｔop／２）後半のタイミングにおいて、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を確実にオフしなければ、二次電流Ｉｓ１，Ｉｓ２の逆流を阻止できない。第１の動作モードにおける動作周波数ｆopと共振周波数ｆr1はｆop＜ｆr1の関係にあるので、共振動作の半周期（Ｔr／２）が終了してもスイッチング動作の半周期（Ｔop／２）がまだ終了していないからである。したがって、同図（Ａ），（Ｂ）に示すようなゲート信号Ｖｇａ，Ｖｇｂがそのまま図１９に示す同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として出力されると、このタイミング領域（ＲａｎｇｅＡ）で逆流電流が流れる。
【００１９】
また、動作周波数ｆopが共振周波数ｆr1より低く、かつ負荷ＬＤが軽負荷状態（ＬＬ）である第２の動作モード（Ｍｏｄｅ２）の場合、図２１に示す逆流が起こるＲａｎｇｅＡとは別に、図２２に示すＲａｎｇｅＢ（主スイッチ素子ＱａあるいはＱｂがオンした直後のタイミングの領域）でも逆流が起こるおそれがあった。電流共振型コンバータでは、負荷ＬＤがある程度軽くなると、共振動作の開始タイミングがスイッチング動作の開始より遅れるからである。そして、負荷ＬＤがさらに軽くなると、共振動作の開始タイミングもさらに遅れる、という動作を示す。
【００２０】
同様に、動作周波数ｆopが共振周波数ｆr1より低く、かつ負荷ＬＤがさらに小さな超軽負荷状態（ＶＬＬ）である第３の動作モード（Ｍｏｄｅ３）の場合も、ＲａｎｇｅＡとＲａｎｇｅＢで逆流が起こる。そして、さらに図２３に示す共振周期Ｔｒの半周期内であるが、共振が終わってしまっている領域に相当するＲａｎｇｅＣでも逆流が起こる。
【００２１】
図２４に示す第４の動作モード（Ｍｏｄｅ４）は、動作周波数ｆopが共振周波数ｆr1以上であり、かつ負荷ＬＤが重負荷の状態（ＨＬ）であって、この場合には、二次電流Ｉｓ１，Ｉｓ２が連続しているために逆流が起こるおそれはない。
【００２２】
図２５に示す第５の動作モード（Ｍｏｄｅ５）では、動作周波数ｆopが共振周波数ｆr1以上で、かつ負荷ＬＤが軽負荷状態（ＬＬ）であって、ＲａｎｇｅＤ（主スイッチ素子ＱａあるいはＱｂがオンした直後のタイミングの領域）で逆流が起こる。
【００２３】
動作周波数ｆopが共振周波数ｆr1以上で、かつ超軽負荷状態（ＶＬＬ）である図２６の第６の動作モード（Ｍｏｄｅ６）の場合にも、図２５に示すＲａｎｇｅＤで逆流が起こる。そして、さらに２つの主スイッチ素子Ｑａ，Ｑｂがそれぞれオンしている期間のＲａｎｇｅＥの領域であって、二次側に電力供給されないタイミングにも逆流が起こる。超軽負荷（ＶＬＬ）状態では二次側に送るエネルギー量が少ないので、共振動作が短時間で終了するからである。したがって、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として、ゲート信号Ｖｇａ，Ｖｇｂと同期する信号（同じ信号）を適用した場合は、各動作モード１〜３および５，６で逆流が発生するため、それらに対応する領域（ＲａｎｇｅＡ〜Ｅ）で同期駆動信号Ｖｇｓ１，Ｖｇｓ２の信号波形をそれぞれ成形する必要があった。
【００２４】
そこで、従来のスイッチング電源装置では、ゲート信号Ｖｇａ，Ｖｇｂのオン期間より少しだけ狭いパルス幅で一定パルス幅信号（ＣＷＰ：Constant Width Pulse）を出力するＣＷＰ生成回路を設けて、同期整流用のＭＯＳＦＥＴへの同期駆動信号Ｖｇｓ１，Ｖｇｓ２を波形成形するようにしている（たとえば、特許文献１参照。）。すなわち、動作周波数ｆopが共振周波数ｆr1と同じか、それより高い場合は、同期駆動信号Ｖｇｓ１，Ｖｇｓ２がゲート信号Ｖｇａ，Ｖｇｂに同期するようにし、動作周波数ｆopが共振周波数ｆr1より小さいときに、同期駆動信号Ｖｇｓ１，Ｖｇｓ２を一定パルス幅信号ＣＷＰに同期して終了させる。これにより、二次側の整流ダイオードＤ１，Ｄ２をオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２に置き換えた場合でも、二次側からの逆流電流を防止することができるというものである。
【００２５】
ところが、特許文献１に記載された発明では、同期駆動信号Ｖｇｓ１，Ｖｇｓ２の立ち上がりのタイミングは常にゲート信号Ｖｇａ，Ｖｇｂに同期しているため、第２の動作モード（Ｍｏｄｅ２）における逆流領域（ＲａｎｇｅＢ）のように、二次電流が流れ始める直前での逆流を防ぐことが困難である。また、動作周波数ｆopが共振周波数ｆr1と同じか、それより高いＭｏｄｅ４〜Ｍｏｄｅ６の場合に、同期駆動信号Ｖｇｓ１，Ｖｇｓ２がゲート信号Ｖｇａ，Ｖｇｂと同期していれば、軽負荷状態（ＬＬ）や超軽負荷状態（ＶＬＬ）での逆流を阻止することができない。
【００２６】
別のスイッチング電源装置としては、図２７（Ａ）に示すように同期整流用ＭＯＳＦＥＴの制御回路を構成する方法が考えられている（たとえば、特許文献２参照。）。また、その各部電圧・電流の動作波形を図２７（Ｂ）に示す。
【００２７】
これは、同期整流用のスイッチ素子（ＭＯＳＦＥＴ）のドレイン・ソース間電圧（Ｖｄｓ(on)）を基準電圧ＲＥＦとコンパレータ５１０で比較して、同期整流用のＭＯＳＦＥＴまたはそのボディダイオードが導通したことを検出し、この導通が検出され、かつゲート信号ＶｇｐがＨ（Ｈｉｇｈ）である期間だけ、同期整流用ＭＯＳＦＥＴをオンさせる信号を与えるものである。すなわち、アンド（ＡＮＤ：論理積）回路４３０でコンパレータ５１０の出力である比較信号Ｖｄｓｃと一次側の主スイッチ素子Ｑａ，Ｑｂのゲート信号Ｖｇｐのアンド信号を生成し、これを波形成形された同期駆動信号Ｖｇｓ（すなわち、Ｖｇｓ１，Ｖｇｓ２）として同期整流用のスイッチ素子であるＭＯＳＦＥＴＱｓ１，Ｑｓ２（図１９参照）に出力するようにしたものである。
【００２８】
一般にＭＯＳＦＥＴのドレイン・ソース間電圧Ｖｄｓは、ＭＯＳＦＥＴがオフしていてボディダイオードに電流が流れている状態では、ボディダイオードの順方向下降電圧ＶF と等しくなる。ボディダイオードの順方向下降電圧ＶF は、ソース電位を基準電位とすると、正確には−ＶF である。一方、ＭＯＳＦＥＴがオンしている状態では、そのオン抵抗と流れる電流との積となり、その値（絶対値）は通常ＶF より小さい。上記のコンパレータ５１０に接続されている基準電圧ＲＥＦは、最初ボディダイオードに電流が流れていることを検出して同期整流用ＭＯＳＦＥＴのオンを許可し、その後ＭＯＳＦＥＴがオンしてドレイン・ソース間電圧Ｖｄｓが小さくなっても同期整流用ＭＯＳＦＥＴをオンさせ続けることができるように、その絶対値をかなり小さいものとしている。実際には、ノイズ等を考慮して、同期整流用ＭＯＳＦＥＴまたはそのボディダイオードが導通していることを誤りなく検知できる程度には大きくする必要がある。
【００２９】
しかしながら、図２７（Ｂ）に示すように、二次電流Ｉｓが減少してゼロとなるときは、基準電圧ＲＥＦの値がいかに小さくとも、いつかは同期整流用ＭＯＳＦＥＴのオン抵抗と流れる電流との積の方が小さくなる。すると、比較信号Ｖｄｓｃが反転して同期整流用ＭＯＳＦＥＴがオフし、ボディダイオードに電流が流れる状態となり、ドレイン・ソース間電圧Ｖｄｓは−ＶFとなる。これにより、比較信号Ｖｄｓｃが再び反転して再び同期整流用ＭＯＳＦＥＴがオンし、その結果として比較信号Ｖｄｓｃがさらに反転する。以後、図２７（Ｂ）のエラー領域に示すように、二次電流Ｉｓが完全にゼロになるまで、同期整流用ＭＯＳＦＥＴがオンオフを高周波で繰り返す。この発振現象は負荷ＬＤが軽くなって二次電流Ｉｓが低下するほど顕著になる。このように、特許文献２に記載された発明は、二次電流Ｉｓが減少してゼロとなる度に必ず高周波の発振を繰り返すので、ノイズおよび電力変換効率の観点から課題のある方式となっている。
【００３０】
ボディダイオード（内蔵ダイオード）の導通電圧を考慮して、ターンオンしきい値（ＶTH2 ）を設定した発明としては、特許文献３に記載のものがある。ここでは、同期駆動信号のターンオンタイミングを内蔵ダイオードの導通電圧だけで決めるようにしているため、一次側のゲート信号Ｖｇａ，Ｖｇｂに設定されたデッドタイムで誤動作を起こしやすいという問題があった。また、ターンオフタイミングを決めるしきい値（ＶTH1 ）が−２０ｍＶ程度の微小電圧値かつマイナスの値であるため、ノイズの影響を受けやすく、オフ動作のタイミングが不安定になるという問題があった。
【００３１】
また別のスイッチング電源装置では、一次側の共振電流をカレントトランスで検出し、励磁電流は二次側補助巻線で検出し、共振電流検出信号を励磁電流検出信号と比較する。その比較結果信号とパワースイッチング信号と共振電流検出信号が０Ａを超えたかどうかを検出する信号に基づいて同期整流信号を生成するようにしている（たとえば、特許文献４参照。）。
【００３２】
この特許文献４の技術では、各不連続モードにおける逆流問題を解決できるが、重負荷状態での動作モード（Ｍｏｄｅ１，４）で同期整流用のＭＯＳＦＥＴのオンタイミングが遅くなるために電力効率が低下する。しかも、検出回路にはカレントトランスと補助巻線を利用しているため回路構成が複雑化する等、最適な調整値に設計することが困難であって、コストの観点からしても好ましくなかった。
【００３３】
さらに、逆方向に電流が流れることを阻止し得る同期整流回路、および電力変換損失の低減を図った電力変換器としては、特許文献５に記載された発明がある。これは、同期整流トランジスタのソース・ドレイン間電圧をコンパレータ回路で比較して、逆方向電流を検知したときスイッチング手段によって阻止しようとするものである。ここでは、同期整流トランジスタをターンオフさせるタイミングが決められているが、ターンオンさせるタイミングについての記載はない。したがって、上述した第２の動作モード（Ｍｏｄｅ２）、第３の動作モード（Ｍｏｄｅ３）、第５の動作モード（Ｍｏｄｅ５）および第６の動作モード（Ｍｏｄｅ６）で電流の逆流（ＲａｎｇｅＢ，Ｄ）を防止する対策としては有効でなかった。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】米国特許第７１８４２８０号明細書
【特許文献２】米国特許出願公開２００８／００５５９４２号明細書
【特許文献３】米国特許出願公開２００５／０１２２７５３号明細書
【特許文献４】特開２００５−１９８４３８号公報
【特許文献５】特開２００５−１９８３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
このように従来のスイッチング電源装置では、前述した６つの動作モード（図２０参照）のすべてにおいて、確実に二次電流の一次側への逆流を防止するようにした駆動回路を備えたものがなかった。たとえば、第３の動作モード（Ｍｏｄｅ３）と第６の動作モード（Ｍｏｄｅ６）では、負荷状態を常に検出しておき、超軽負荷状態になったときに同期整流用のＭＯＳＦＥＴをターンオンさせないで、電流の逆流（ＲａｎｇｅＣ，Ｅ）を防止するという方法も可能である。ところが、このような軽負荷状態の検出方法については、以下のような問題があった。
【００３６】
ひとつの検出方法は、誤差増幅器（エラーアンプ）１の出力信号をモニターして、スイッチング電源装置に接続された負荷の状態を検出するというものであった。ところが、この方法はパルスバイパルスで負荷状態を検出するもの（ここでの「パルス」とはスイッチングパルスを意味する。）、すなわちスイッチングを１回行う度に負荷の状態を検出するものではない。そして、誤差増幅器１自体に応答遅れがあるため、実際に超軽負荷状態になってから超軽負荷である旨の状態検出信号を出すまでには必然的に時間遅れが生じて、直ぐに同期整流用のＭＯＳＦＥＴのスイッチング動作を止めることができず、逆流問題の根本的解決とならない。また、通常の電流共振コンバータでは、ＶＣＯ（電圧制御発振回路）２において負荷変動による周波数変動を少なくするような設計がなされている。そのため、誤差増幅器１からのエラー信号の変動も小さくなって、負荷変動を確実に検出することが難しく、しかもノイズの影響を受けやすくなる。
【００３７】
別の方法として、負荷に流れる電流を抵抗によってモニターして、軽負荷の状態を検出することも可能である。ところが、二次側に設けた抵抗での消費電力が生じるために、電力効率の低下は避けられないだけでなく、回路パラメータの設定によっては超軽負荷時に同期整流を一律に停止することで大幅に電力効率が低下するという問題が生じていた。
【００３８】
本発明はこのような点に鑑みてなされたものであり、いずれの動作モードでも確実に電流の逆流を防止し、超軽負荷時にも電力効率を悪化させずに安定した同期整流機能が実現できるスイッチング電源装置およびスイッチング電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明では、上記問題を解決するために、入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置が提供される。
【００４０】
このスイッチング電源装置では、直列共振回路は電流共振インダクタと電流共振コンデンサを有している。また、複数の主スイッチ素子は、たとえばＭＯＳＦＥＴから構成され、交互にオンオフして直列共振回路の電流経路を切り換える。トランスは、主スイッチ素子を一次側でオンオフ制御することにより直列共振回路から二次側に電流を誘起させる。複数の同期整流用スイッチ素子は、内蔵ダイオードが並列に接続され、それぞれ複数の主スイッチ素子のいずれかに対応してオンオフしてトランスの二次電流を整流する。
【００４１】
同期制御回路は、同期整流用スイッチ素子に対応する主スイッチ素子のオンタイミング、あるいは同期整流用スイッチ素子の端子間電圧信号により検出される内蔵ダイオードの導通タイミングのいずれか遅いタイミングに同期して同期整流用スイッチ素子をターンオンさせるとともに、主スイッチ素子のオンタイミングからの内蔵ダイオードの導通タイミングの遅れ時間（Ｔｄｉｆ）に応じて同期整流用スイッチ素子の最大オン幅を決定する。これにより、同期整流用スイッチ素子に対応する主スイッチ素子のオンタイミングに同期して同期整流用スイッチ素子に対する最大オン幅の開始タイミングを指示するようにした。
【００４２】
また、本発明のスイッチング電源制御回路は、電流共振インダクタと電流共振コンデンサを有する直列共振回路と、交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子と、前記主スイッチ素子を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数の同期整流用スイッチ素子と、を有するスイッチング電源装置の制御回路であって、前記同期整流用スイッチ素子の端子間電圧信号により前記内蔵ダイオードの導通タイミングを検出する検出手段と、該検出手段により検出された前記同期整流用スイッチ素子の前記内蔵ダイオードの導通タイミング、あるいは前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるとともに、前記主スイッチ素子のオンタイミングからの前記内蔵ダイオードの導通タイミングの遅れ時間に応じて前記同期整流用スイッチ素子の最大オン幅を決定する同期制御回路と、を備え、前記同期整流用スイッチ素子に対応する前記主スイッチ素子のオンタイミングに同期して前記同期整流用スイッチ素子に対する最大オン幅の開始タイミングを指示するようにしたことを特徴とする。
【発明の効果】
【００４３】
本発明のスイッチング電源装置およびスイッチング電源制御回路によれば、複数の基準時間信号を用いて負荷の大きさを判定することにより、超軽負荷状態であっても同期整流用スイッチ素子のオンオフ制御を実行するようにしたので、従来の同期整流の停止による超軽負荷時における電力効率の低下を防ぐことができる。また、軽負荷状態での電流逆流を防止し、かつ同期整流用のＭＯＳＦＥＴのドレイン・ソース間電圧を安定して検出することで誤動作を防止できるシンプルな同期整流を実行できる。
【図面の簡単な説明】
【００４４】
【図１】この発明のスイッチング電源装置の全体構成を示す回路図である。
【図２】実施の形態１に係る同期制御回路を示す回路図である。
【図３】図２の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図４】内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆと出力電力との関係を示すグラフである。
【図５】実施の形態２に係る同期制御回路を示す回路図である。
【図６】図５の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図７】実施の形態３に係る同期制御回路を示す回路図である。
【図８】図７の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図９】実施の形態４に係る同期制御回路を示す回路図である。
【図１０】図９の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図１１】実施の形態５に係る同期制御回路を示す回路図である。
【図１２】図１１の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図１３】実施の形態６に係る同期制御回路を示す回路図である。
【図１４】図１３の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図１５】内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆと出力電力との関係を示すグラフである。
【図１６】実施の形態７に係る同期制御回路を示す回路図である。
【図１７】図１６の同期制御回路における負荷状態毎の制御動作を示すグラフである。
【図１８】従来の電流共振型コンバータの一例を示す回路図である。
【図１９】図１８の整流ダイオードをＭＯＳＦＥＴに置き換えた電流共振型コンバータを示す図である。
【図２０】６つの動作モードの動作周波数ｆｏｐと共振周波数ｆｒ１の関係、および負荷状態について示す図である。
【図２１】第１の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図２２】第２の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図２３】第３の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図２４】第４の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図２５】第５の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図２６】第６の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図２７】従来技術の問題点を説明するための図であって、（Ａ）は同期整流用のＭＯＳＦＥＴの制御回路を示す図、（Ｂ）は制御回路の各部の動作波形図である。
【発明を実施するための形態】
【００４５】
以下、図面を参照してこの発明のスイッチング電源装置について説明する。
図１は、この発明のスイッチング電源装置の全体構成を示す回路図である。
このスイッチング電源装置は、入力直流電圧Ｖｉが共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に印加され、トランスＴを介して負荷ＬＤに所定の出力電圧ＶOを発生するように構成されたものである。ＭＯＳＦＥＴＱａ，Ｑｂは、トランスＴの一次側で交互にスイッチングすることにより直列共振回路への電流経路を切り換える主スイッチ素子である。共振インダクタＬｒの一端はトランスＴの第１巻線Ｌ１の一端に接続され、第１巻線Ｌ１の他端は共振コンデンサＣｒの一端に接続される。なお、トランスＴ以外にインダクタンスを設けずに、トランスＴのリーケージインダクタンスを電流共振インダクタとする構成であってもよい。また、トランスＴとは別に外付けのインダクタンスを設け、当該外付けインダクタンスとリーケージインダクタンスの合成で電流共振インダクタＬｒを構成してもよい。
【００４６】
トランスＴの二次側には、第２巻線Ｌ２と第３巻線Ｌ３が互いに直列に接続され、その接続点が出力コンデンサＣOと負荷ＬＤの一端に接続されている。また、第２巻線Ｌ２と第３巻線Ｌ３の他端は、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を介して出力コンデンサＣOと負荷ＬＤの接地側の他端と接続されている。ＭＯＳＦＥＴＱｓ１，Ｑｓ２は、トランスＴから誘導される二次電流Ｉｓ１，Ｉｓ２を一次側のＭＯＳＦＥＴＱａ，Ｑｂのオンオフ動作に対応してオンオフすることにより、負荷ＬＤに所定の出力電圧ＶOを供給する同期整流用スイッチ素子であって、そこにはそれぞれ後述する図２に示すような内蔵ダイオード（ボディダイオード、もしくはボディダイオードと外付けダイオード）Ｄｓが並列に接続されている。
【００４７】
負荷ＬＤへ供給される出力電圧ＶOは、誤差増幅器１とＶＣＯ（電圧制御発振回路）２を介してＭＯＳＦＥＴＱａ，Ｑｂの駆動回路３に帰還される。ＶＣＯ２は、誤差増幅器１の出力により出力電圧ＶOが設定電圧より高いか、もしくは負荷ＬＤが軽負荷であると判断するとその出力周波数を高くし、出力電圧ＶOが設定電圧より低いか、もしくは負荷ＬＤが重負荷であると判断するとその出力周波数を低くするよう機能している。このとき、駆動回路３では所定のタイミングで交互にオンオフするゲート信号Ｖｇａ，Ｖｇｂを生成して、ＭＯＳＦＥＴＱａ，Ｑｂの電流Ｉａ，Ｉｂを所定のタイミングで矢印方向に流すように制御する。駆動回路３で生成されたゲート信号Ｖｇａ，Ｖｇｂは、互いに５００ｎｓ程度のデッドタイムを有して、同時にはオンしない信号である。なお、電流Ｉｂは、動作状況によって矢印と逆方向に流れる場合がある。
【００４８】
スイッチング電源装置には、駆動回路３で生成されたゲート信号Ｖｇａ，Ｖｇｂがそれぞれ入力される同期制御回路４１，４２が設けられている。これらの同期制御回路４１，４２は、さらに同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２からそのドレイン・ソース間の端子間電圧信号Ｖｄｓ１，Ｖｄｓ２が入力されるとともに、ＭＯＳＦＥＴＱｓ１，Ｑｓ２のオン期間を制御する同期駆動信号Ｖｇｓ１，Ｖｇｓ２をそれぞれ出力している。これらの同期駆動信号Ｖｇｓ１，Ｖｇｓ２は、以下に説明するようにＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング、あるいはＭＯＳＦＥＴＱｓ１，Ｑｓ２の端子間電圧信号Ｖｄｓ１，Ｖｄｓ２により検出される内蔵ダイオードＤｓ（後述する実施の形態１、図２等参照）の導通タイミングのいずれか遅いタイミングに同期して、ＭＯＳＦＥＴＱｓ１，Ｑｓ２をそれぞれターンオンさせている。
【００４９】
さらに、これらの同期制御回路４１，４２によって同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２をターンオンさせる際には、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングからの、内蔵ダイオードＤｓの導通タイミングの遅れ時間（Ｔｄｉｆ）を所定時間幅の基準時間信号と比較して負荷ＬＤの大きさを判定することによって、ＭＯＳＦＥＴＱｓ１，Ｑｓ２のオン期間が最適の長さになるように制御している。したがって、このスイッチング電源装置では、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２によってトランスＴの第１巻線Ｌ１に流れる電流と電圧を適正に制御して、二次側の負荷ＬＤへの出力電圧ＶOが一定電圧に制御されるだけでなく、後述するように超軽負荷時に同期整流を一律に停止することなしに、いずれの動作モードでも確実に二次側電流の逆流を防止できる。
【００５０】
なお、ここでいう所定時間幅の基準時間信号はゼロでもよい。したがって、後述する実施の形態２等に示すように、基準時間信号との比較を行わなくても、主スイッチ素子のオンタイミングからの内蔵ダイオードの導通タイミングの遅れ時間Ｔｄｉｆに応じて、同期整流用スイッチ素子の最大オン幅を可変とすることができる。
【００５１】
（実施の形態１）
つぎに、実施の形態１に係るスイッチング電源装置について、その同期制御回路４１，４２の具体的な構成を説明する。
【００５２】
図２は、実施の形態１に係る同期制御回路を示す回路図である。ここでは、図１の同期制御回路４１，４２の構成がいずれも同等なものであることから、これらを代表するものとして同期制御回路４Ａを示す。また、同期整流用のＭＯＳＦＥＴＱｓは、トランスＴの二次側の第２巻線Ｌ２あるいは第３巻線Ｌ３のいずれか（図２にはＬｓと記す。）の二次電流Ｉｓを制御するスイッチ素子であって、そのドレイン・ソース間には内蔵ダイオードＤｓが並列に接続されている。
【００５３】
同期制御回路４Ａは、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ４３、第１、第２の最大オン幅制御回路４４１，４４２、第１、第２の基準時間信号生成回路４５１，４５２、およびアンド（ＡＮＤ：論理積）回路４６１，４６２、ナンド（ＮＡＮＤ：否定論理積）回路４７１，４７２、第１、第２のフリップフロップ回路４８１，４８２、オア（ＯＲ：論理和）回路４９等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓの同期駆動信号Ｖｇｓを生成する。ここでは、コンパレータ４３の反転入力端子（−）はツェナーダイオードＺＤを介して接地されるとともに抵抗Ｒ１を介して電源電圧ＶＤＤと接続され、さらに抵抗Ｒ２を介して同期整流用のＭＯＳＦＥＴＱｓのドレイン端子と接続されている。コンパレータ４３には、その非反転入力端子（＋）に基準電圧ＲＥＦ０が与えられている。
【００５４】
第１、第２の最大オン幅制御回路４４１，４４２および第１、第２の基準時間信号生成回路４５１，４５２は、それぞれ後述する各実施の形態において示されているように、殆ど同等な構成を有している。これらの回路４４１，４４２，４５１，４５２は、図示した同期整流用のＭＯＳＦＥＴＱｓに対応するＭＯＳＦＥＴＱａ，Ｑｂへのゲート信号Ｖｇａ，Ｖｇｂのいずれか（以下では、単にゲート信号Ｖｇｐと記す。）が供給されるゲート信号入力端子４ａと接続される。このうち、最大オン幅制御回路４４１，４４２はそれぞれＭＯＴ端子４ｂと接続されている。このＭＯＴ端子４ｂに抵抗あるいはコンデンサ等の外付け部品を接続することによって、共振周波数ｆr1に合わせて同期駆動信号Ｖｇｓの最大オン幅の大きさを調整した、第１および第２の最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２を生成する。なお、図２では、ＭＯＴ端子４ｂを最大オン幅制御回路４４１，４４２に対する共通端子としたが、最大オン幅制御回路４４１，４４２に個別のＭＯＴ端子を設け、最大オン幅をそれぞれ独立に調整するようにしてもよい。また、第１および第２の最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２の最大オン幅（最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２がＨとなっているパルスの幅。）もＴｍｏｔ＿１，Ｔｍｏｔ＿２で表す。後述のＴｍｏｔ＿３，Ｔｍｏｔ＿４，・・・，Ｔｍｏｔ＿Ｎも同様である。
【００５５】
また、基準時間信号生成回路４５１，４５２は、軽負荷の状態と超軽負荷の状態との境界の基準となる第１の基準時間信号Ｔｓｒｓ＿１および同期整流用のＭＯＳＦＥＴＱｓをターンオンさせないほどの超軽負荷の状態であるかを判断する基準となる第２の基準時間信号Ｔｓｒｓ＿２を生成する回路であって、その時間幅を設定するための外付け部品（抵抗、あるいはコンデンサ等）が接続されるＳＲＳ端子４ｃを備えている。なお、図２では、ＳＲＳ端子４ｃを基準時間信号生成回路４５１，４５２に対する共通端子としたが、基準時間信号生成回路４５１，４５２に個別のＳＲＳ端子を設け、基準時間幅をそれぞれ独立に調整するようにしてもよい。また、基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２のそれぞれの時間幅（当該信号がＨとなっているパルスの幅。）もＴｓｒｓ＿１，Ｔｓｒｓ＿２で表す。後述のＴｓｒｓ＿３，Ｔｓｒｓ＿４，・・・，Ｔｓｒｓ＿Ｎについても同様である。
【００５６】
第１の最大オン幅制御回路４４１の出力端子は、一端がゲート信号入力端子４ａと接続されたナンド回路４７１を介して第１のフリップフロップ回路４８１のリセット端子（Ｒ）に接続されている。また、コンパレータ４３と第１の基準時間信号生成回路４５１の出力端子は、アンド回路４６１を介して第１のフリップフロップ回路４８１のセット端子（Ｓ）に接続されている。同様に、第２の最大オン幅制御回路４４２の出力端子は、一端がゲート信号入力端子４ａと接続されたナンド回路４７２を介して第２のフリップフロップ回路４８２のリセット端子（Ｒ）に接続されている。また、コンパレータ４３と第２の基準時間信号生成回路４５２の出力端子は、アンド回路４６２を介して第２のフリップフロップ回路４８２のセット端子（Ｓ）に接続されている。さらに、第１、第２のフリップフロップ回路４８１，４８２からそれぞれの出力信号Ｑ１，Ｑ２がオア回路４９に入力され、オア回路４９から出力信号Ｑ１，Ｑ２の論理和信号が同期整流用のＭＯＳＦＥＴＱｓに対するゲート信号（同期駆動信号）Ｖｇｓとして出力されるように構成されている。
【００５７】
つぎに、実施の形態１に係るスイッチング電源装置の動作について説明する。
図２の同期制御回路４Ａにおいて、電源電圧ＶＤＤをＡ、コンパレータ４３の出力であるレベル検出信号Ｖｄｓｃが反転するときのＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓ（以下、これをしきい値電圧Ｖｄｓ＿thという。）をＸとする。このドレイン・ソース間電圧ＶｄｓがＸであるとき、コンパレータ４３の２入力が等しくなるから次式が成り立つ。なお、上記しきい値電圧Ｖｄｓ＿thはＭＯＳＦＥＴＱｓのオンオフに関するしきい値とは別のものである。
【００５８】
（Ａ−Ｘ）＊（Ｒ２／（Ｒ１＋Ｒ２））＋Ｘ＝ＲＥＦ０
∴  （Ａ−Ｘ）＋Ｘ＊（１＋Ｒ１／Ｒ２）＝ＲＥＦ０＊（１＋Ｒ１／Ｒ２）
∴  Ｘ＊（Ｒ１／Ｒ２）＝（１＋Ｒ１／Ｒ２）＊ＲＥＦ０−Ａ
したがって、レベル検出信号Ｖｄｓｃが反転するときのＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓのしきい値電圧Ｖｄｓ＿thは、次の式（３）のようになる。
【００５９】
【数３】
2010158145.tif 000005
【００６０】
ドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｄｓ＿thを超える（厳密に言えば、両者は負値であって、Ｖｄｓの絶対値がしきい値電圧Ｖｄｓ＿thの絶対値より大きくなる）と、コンパレータ４３の出力であるレベル検出信号ＶｄｓｃはＬ（Ｌｏｗ）からＨに反転する。ちなみに、ＭＯＳＦＥＴＱｓのドレイン・ソース間および内蔵ダイオードＤｓに電流が流れていない状態では、ドレイン・ソース間電圧Ｖｄｓの値は正であり、レベル検出信号ＶｄｓｃはＬとなっている。また、ＭＯＳＦＥＴＱｓはオフしているが内蔵ダイオードＤｓには電流が流れている状態では、ＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓとして内蔵ダイオードＤｓの順方向下降電圧ＶFが適用され、上記しきい値電圧Ｖｄｓ＿thはこの順方向下降電圧ＶFより小さく設定されるから、レベル検出信号ＶｄｓｃはＨとなっている。このドレイン・ソース間電圧Ｖｄｓのレベル検出信号Ｖｄｓｃは、それぞれアンド回路４６１，４６２に入力され、アンド回路４６１，４６２の出力信号がフリップフロップ回路４８１，４８２にそのセット信号として供給されている。また、フリップフロップ回路４８１，４８２には、ゲート信号Ｖｇｐと最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２が入力されるナンド回路４７１，４７２の出力信号がリセット信号として供給される。
【００６１】
ここで、２つのフリップフロップ回路４８１，４８２はいずれもリセット優先の回路である。すなわち、ドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｄｓ＿thを超えても、主スイッチ素子のゲート信号Ｖｇｐが最大オン幅の開始を指示する前のＬの状態であると、これらのフリップフロップ回路４８１，４８２をセットすることができない。これにより、一次側の２つのゲート信号Ｖｇａ，Ｖｇｂに設定されたデッドタイムで生じる可能性のある誤動作を防止することができる。
【００６２】
基準時間信号生成回路４５１，４５２では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング毎に、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆ（後述の図３の（Ａ），（Ｃ）の各波形および同図（Ｈ）を参照）に対する判別基準となる、互いに異なる時間幅を有する第１、第２の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２（ここでは、Ｔｓｒｓ＿１＜Ｔｓｒｓ＿２とする。）が生成される。ここでは、遅れ時間Ｔｄｉｆは負荷ＬＤが軽負荷であればあるほど長くなることを利用して、遅れ時間Ｔｄｉｆが第１の基準時間信号Ｔｓｒｓ＿１の時間幅以上である場合、長い時間幅で生成された第２の基準時間信号Ｔｓｒｓ＿２を基準時間として、内蔵ダイオードＤｓが導通するタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓをターンオンさせるか、させないかを決定している。また、ＭＯＳＦＥＴＱｓがターンオンした後には、２つの最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２（ここでは、Ｔｍｏｔ＿１＞Ｔｍｏｔ＿２とする。）のうちの、終了を指示するタイミングの早い第２の最大オン幅信号Ｔｍｏｔ＿２が実際に適用される最大オン幅信号Ｔｍｏｔとなる。すなわち、ＭＯＳＦＥＴＱｓが第２の最大オン幅信号Ｔｍｏｔ＿２が終了するまでにオフしない場合は、第２の最大オン幅信号Ｔｍｏｔ＿２の終了タイミングに同期してＭＯＳＦＥＴＱｓをターンオフさせている。
【００６３】
そこで、内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆが、第１の基準時間信号Ｔｓｒｓ＿１で規定される時間幅より長くなったとき、電力供給される負荷ＬＤが超軽負荷状態であると判定される。この状態では、アンド回路４６１の出力がＨになることがないからフリップフロップ回路４８１はセットされない。しかし、この遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅より短ければ、アンド回路４６２の出力がＨになってフリップフロップ回路４８２はセットされ、その出力信号Ｑ２によってオア回路４９を介して同期駆動信号Ｖｇｓが出力され、同期整流用のＭＯＳＦＥＴＱｓをターンオンすることができる。なお、遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅より長ければ、アンド回路４６１，４６２の出力がＨになることがないからフリップフロップ回路４８１，４８２はセットされず、同期駆動信号Ｖｇｓは出力されない。
【００６４】
最大オン幅制御回路４４１，４４２では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓに対する最大オン幅の開始タイミングを指示するとともに、基準時間信号生成回路４５１，４５２での基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２の時間幅のいずれより長い所定時間後に最大オン幅の終了を指示する最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２をそれぞれ生成している。すなわち、この最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２は、ＭＯＳＦＥＴＱａあるいはＱｂのオンタイミングに同期して、同期整流用のＭＯＳＦＥＴＱｓに対するオン信号の最大オン幅をそれぞれ負荷に応じて規定し、この期間を外れるとＭＯＳＦＥＴＱｓを強制的にオフする最大オン幅の期間Ｈ（それ以外の期間はＬ）の終了を指示する信号である。なお、最大オン幅の開始タイミングは、ＭＯＳＦＥＴＱａ，Ｑｂに対するゲート信号Ｖｇａ，Ｖｇｂ（すなわち、Ｖｇｐ）がＨとなってＭＯＳＦＥＴＱａ，Ｑｂがターンオンするタイミングと同じである。
【００６５】
ナンド回路４７１，４７２では、それぞれゲート信号Ｖｇｐと最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２の論理積（の否定）がとられているので、最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２がＬとなるタイミングとゲート信号Ｖｇｐのオン期間が終了してＬとなるタイミングのうち、いずれか早いタイミングでフリップフロップ回路４８１，４８２がリセットされる。
【００６６】
したがって、遅れ時間Ｔｄｉｆが第１の基準時間信号Ｔｓｒｓ＿１で規定される時間幅より長くなる超軽負荷状態であって、かつ遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅以下（Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２）であれば、同期制御回路４Ａでは、最大オン幅の開始タイミング（すなわち、ゲート信号ＶｇｐがＬからＨとなって、最大オン幅信号Ｔｍｏｔ＿２がＬからＨになり、フリップフロップ回路４８２のリセットが外れるタイミング）、あるいはＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓにより検出される内蔵ダイオードＤｓの導通タイミングのいずれか遅いタイミングに同期して、ＭＯＳＦＥＴＱｓがターンオンするタイミングを決めることができる。また、ＭＯＳＦＥＴＱｓをターンオフさせるタイミングについても、最大オン幅の終了を指示する最大オン幅信号Ｔｍｏｔ＿２、あるいはＭＯＳＦＥＴＱａ，Ｑｂのオフタイミングのうち、いずれか早いタイミングに同期して決められる。
【００６７】
また、遅れ時間Ｔｄｉｆが第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅以上（Ｔｄｉｆ＞Ｔｓｒｓ＿２）となる無負荷に近い超軽負荷状態では、上記のようにフリップフロップ回路４８１，４８２がセットされないからゲート信号ＶｇｐがＨになることがなく、ＭＯＳＦＥＴＱｓをターンオンさせない制御が行われる。
【００６８】
なお、最大オン幅制御回路４４１，４４２と基準時間信号生成回路４５１，４５２については、これらをゲート信号Ｖｇｐの立ち上がりでトリガーがかけられ、ＭＯＴ端子４ｂあるいはＳＲＳ端子４ｃに接続される外付け部品によって、それぞれ出力される最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２の最大オン幅や基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２の時間幅を調整するワンショットマルチバイブレータで構成することができる。但し、ワンショットマルチバイブレータ自体は周知なので、これに関するこれ以上の説明は省略する。
【００６９】
図３は、図２の同期制御回路による二次側電流の制御動作を説明するタイミング図である。すなわち、最大オン幅制御回路４４１，４４２と基準時間信号生成回路４５１，４５２をワンショットマルチバイブレータで構成した場合のタイミング図である。
【００７０】
図３（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを、６つの動作モードＭｏｄｅ１〜Ｍｏｄｅ６について同一時間軸に沿って並べて示している。同図（Ｂ）には、同期整流用のＭＯＳＦＥＴＱｓに流れる二次電流Ｉｓを示している。二次電流Ｉｓは、レベル検出信号Ｖｄｓｃが反転する際のしきい値電圧の絶対値（｜Ｖｄｓ＿th｜）をＭＯＳＦＥＴＱｓのオン抵抗Ｒｏｎで除して電流に換算したものと比較している。しきい値電圧Ｖｄｓ＿thについては、上述した式（３）によって計算できる。もしくは、電圧Ｖｄｓ＿thを先に決め、他のパラメータを式（３）によって調整することができる。
【００７１】
図３（Ｃ）には、レベル検出信号Ｖｄｓｃの波形を示している。同図（Ｂ）に示す｜Ｖｄｓ＿th｜／Ｒｏｎは、コンパレータ４３から出力されるレベル検出信号ＶｄｓｃがＨになる二次電流Ｉｓのレベルを示している。また、同図（Ｄ）および（Ｅ）には最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２、同図（Ｆ）および（Ｇ）には基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２、同図（Ｈ）には同期制御回路４Ａから出力される同期駆動信号Ｖｇｓを示している。また、動作モードＭｏｄｅ２，３およびＭｏｄｅ５，６においては、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに対して生じる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆを示している。ここで、動作モードＭｏｄｅ２およびＭｏｄｅ５ではＴｄｉｆ＜Ｔｓｒｓ＿１、動作モードＭｏｄｅ３ではＴｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２である。また、第６の動作モードＭｏｄｅ６では遅れ時間Ｔｄｉｆが基準時間信号生成回路４５２で設定される基準時間信号Ｔｓｒｓ＿２の時間幅を超えるため、同期制御回路４Ａからの同期駆動信号Ｖｇｓがなくなる。
【００７２】
なお、図３（Ｃ）のレベル検出信号Ｖｄｓｃについては、式（３）の直後の説明から明らかなように、Ｍｏｄｅ１，２，３，４，５において同図（Ｂ）に示す二次電流Ｉｓの振動波形の最初と最後のタイミングで発生しているパルス状の信号、およびＭｏｄｅ６での矩形波は、いずれもＭＯＳＦＥＴＱｓがオフしていて、かつ内蔵ダイオードＤｓに電流が流れている状態によって生じるものである。
【００７３】
すなわち、この遅れ時間Ｔｄｉｆが基準時間信号生成回路４５１の基準時間信号Ｔｓｒｓ＿１の時間幅を超える第３と第６の動作モード（Ｍｏｄｅ３，６）において、負荷ＬＤの超軽負荷状態が検出されるが、Ｔｄｉｆ＜Ｔｓｒｓ＿２となる第３の動作モードＭｏｄｅ３だけ同期駆動信号Ｖｇｓを出力し、Ｔｄｉｆ＞Ｔｓｒｓ＿２となる第６の動作モードＭｏｄｅ６では同期制御回路４Ａから同期駆動信号Ｖｇｓが出力されない。なお、Ｍｏｄｅ３ではＴｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となり、Ｍｏｄｅ６でＴｄｉｆ＞Ｔｓｒｓ＿２となるのは一例であって、いずれの動作モードであっても、Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となれば最大オン幅信号Ｔｍｏｔ＿２およびゲート信号Ｖｇｐに基づき同期駆動信号Ｖｇｓが出力され、Ｔｄｉｆ＞Ｔｓｒｓ＿２となれば同期駆動信号Ｖｇｓが出力されない。Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となって同期駆動信号Ｖｇｓが出力される場合は、最大オン幅信号Ｔｍｏｔ＿２の時間幅を、Ｔｓｒｓ＿１＜Ｔｄｉｆ＜Ｔｓｒｓ＿２となる負荷領域で逆流が生じない値にしておけばよい。したがって、超軽負荷状態であってもＭＯＳＦＥＴＱｓを一律にオフすることなく、しかも従来のＲａｎｇｅＣ（図２３）あるいはＲａｎｇｅＥ（図２６）で生じていた二次電流Ｉｓの逆流も確実に防止することができる。
【００７４】
また、第１の動作モード（Ｍｏｄｅ１）においては、ゲート信号Ｖｇｐのターンオフするタイミングと第１の最大オン幅信号Ｔｍｏｔ＿１がオフを指示するタイミングのいずれか早いタイミングに同期して、同期駆動信号ＶｇｓがＭＯＳＦＥＴＱｓをターンオフさせている。そのため、従来ではスイッチング動作の半周期（Ｔop／２）後半のタイミングで生じていたＲａｎｇｅＡ（図２１）での二次電流Ｉｓの逆流を確実に防止することができる。
【００７５】
さらに、第２と第５の動作モード（Ｍｏｄｅ２，５）においては、第１の最大オン幅信号Ｔｍｏｔ＿１がオンを指示するタイミングとドレイン・ソース間電圧Ｖｄｓのレベル検出信号Ｖｄｓｃにより検出される内蔵ダイオードＤｓの導通タイミングのいずれか遅いタイミングに同期して、同期駆動信号ＶｇｓがＭＯＳＦＥＴＱｓをターンオンさせており、従来ではスイッチング動作の半周期（Ｔop／２）前半のタイミングで生じていたＲａｎｇｅＢ（図２２）あるいはＲａｎｇｅＤ（図２５）での逆流も確実に防止することができる。また、一旦ＭＯＳＦＥＴＱｓがターンオンになった後では、ドレイン・ソース間電圧Ｖｄｓの変動が無視される。したがって、特許文献２の構成でみられた、二次電流Ｉｓが減少してゼロとなる度に必ず高周波の発振を繰り返すという現象を生じることがない。
【００７６】
図４は、内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆと出力電力との関係を示すグラフである。
同図（Ａ）では、超軽負荷状態を判定する基準時間信号として、互いに異なる２通りの基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２（Ｔｓｒｓ＿１＜Ｔｓｒｓ＿２）を設定した場合であって、縦軸には時間軸を表しており、そのときの出力電力を横軸に示している。内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿１の時間幅以下であれば、同期駆動信号Ｖｇｓの最大オン幅は第１の最大オン幅信号Ｔｍｏｔ＿１によって規制されることにより、Ｐ１（＜Ｐ０）以上の電力が負荷ＬＤに出力される。なお、Ｐ０は遅れ時間Ｔｄｉｆがゼロとなる負荷と非ゼロとなる負荷との境界の大きさを有する負荷への電力を示すものである。また、遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿１の時間幅以上になって超軽負荷と判定された場合でも、第２の基準時間信号Ｔｓｒｓ＿２で規定される時間幅より遅れ時間Ｔｄｉｆが短ければ、ＭＯＳＦＥＴＱｓには同期駆動信号Ｖｇｓが出力されるとともに、その最大オン幅を第２の最大オン幅信号Ｔｍｏｔ＿２によって規制することができる。したがって、そのとき負荷ＬＤへの出力電力はＰ１からＰ２（＜Ｐ１）の範囲となり、ＭＯＳＦＥＴＱｓでの同期整流を一律に停止することなく、二次側電流の逆流を防止できる。なお、遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿２の時間幅以上になって、同期駆動信号Ｖｇｓが出力されなくなると、二次電流Ｉｓは内蔵ダイオードＤｓを介して供給される。この場合、無負荷に近い超軽負荷状態となり、そこに流れる二次電流Ｉｓは微小なものになるので、内蔵ダイオードＤｓによる損失は軽微である。また内蔵ダイオードＤｓを介しているのでトランスＴ側への逆流は生じない。
【００７７】
図４（Ｂ）には、さらに時間幅の長い第３、第４の基準時間信号Ｔｓｒｓ＿３，Ｔｓｒｓ＿４（Ｔｓｒｓ＿３＜Ｔｓｒｓ＿４）が設定された場合の、遅れ時間Ｔｄｉｆと出力電力との関係を示している。ここでは、負荷ＬＤが超軽負荷状態であると判断された場合に、超軽負荷の状態を区分して、複数の最大オン幅を設けるようにしている。すなわち、Ｐ１からＰ２（＜Ｐ１）の範囲に対する最大オン幅と、Ｐ２からＰ３（＜Ｐ２）の範囲に対する最大オン幅とＰ３からＰ４（＜Ｐ３）の範囲に対する最大オン幅である。これは、上述した同期制御回路４Ａに最大オン幅制御回路と基準時間信号生成回路を追加して設けて、第３、第４の基準時間信号Ｔｓｒｓ＿３，Ｔｓｒｓ＿４、およびこれらに対応する第３、第４の最大オン幅信号Ｔｍｏｔ＿３，Ｔｍｏｔ＿４（Ｔｍｏｔ＿３＞Ｔｍｏｔ＿４）を発生させればよい。このように、さらに細かく超軽負荷状態を区分することによって、より一層の電力効率の改善が可能になる。また、遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿４の時間幅以上になると、同期駆動信号Ｖｇｓが出力されなくなる。なお、図４（Ｂ）に示すように、最大の基準時間信号Ｔｓｒｓ＿４に対応する最大オン幅信号Ｔｍｏｔ＿４については、その最大オン幅を基準時間信号Ｔｓｒｓ＿４の時間幅より長く設定する必要がある。
【００７８】
一般的に基準時間信号および最大オン幅信号をＮ個設ける場合については、スイッチング電源装置を以下のように構成すればよい。すなわち、各時間幅がＴｓｒｓ＿ｉ＜Ｔｓｒｓ＿ｉ＋１となる関係を有するＮ個の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２，・・・，Ｔｓｒｓ＿Ｎをそれぞれ生成するＮ個の基準時間信号生成回路と、各時間幅がＴｍｏｔ＿ｉ＞Ｔｍｏｔ＿ｉ＋１となる関係を有するＮ個の最大オン幅信号Ｔｍｏｔ＿１，Ｔｍｏｔ＿２，・・・，Ｔｍｏｔ＿Ｎを生成する（これらの信号の開始および終了をそれぞれ指示する）Ｎ個の最大オン幅制御回路とを設ける。ここで、ｉは１〜（Ｎ−１）の自然数であり、Ｎは３以上の整数とする。そして、遅れ時間（Ｔｄｉｆ）が基準時間信号の時間幅Ｔｓｒｓ＿１，Ｔｓｒｓ＿２，・・・，Ｔｓｒｓ＿ＮのうちＴｓｒｓ＿ｉの時間幅とＴｓｒｓ＿ｉ＋１の時間幅の間にある場合、内蔵ダイオードＤｓが導通するタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓをターンオンさせ、かつ最大オン幅信号Ｔｍｏｔ＿ｉ＋１の終了タイミングまたは主スイッチ素子であるＭＯＳＦＥＴＱａ，Ｑｂのオフタイミングのいずれか早いタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓをターンオフさせる。また、遅れ時間（Ｔｄｉｆ）が最大の基準時間信号Ｔｓｒｓ＿Ｎより長い場合には、同期駆動信号Ｖｇｓを出力しない。
【００７９】
なお、超軽負荷状態については、スイッチング電源装置の定格負荷（最大負荷）に対して実際に接続されている負荷ＬＤが２０％以下である場合と定義したが、この割合の設定を適宜に変更してもよい。そのためには、たとえば外付け抵抗で第１の基準時間信号Ｔｓｒｓ＿１の時間幅を調整すればよい。
【００８０】
（実施の形態２）
つぎに、同期整流用スイッチ素子Ｑｓをオンオフ制御する際に、単一の最大オン幅制御回路によって同期駆動信号の最大オン幅を変更するようにした同期制御回路について説明する。最初に、不連続な電流制御により最大オン幅を不連続に可変制御する例を示す。
【００８１】
図５は、実施の形態２に係る同期制御回路を示す回路図である。
ここでも、図１の同期制御回路４１，４２を代表するものとして、同期制御回路４Ｂを示している。また、同期整流用のＭＯＳＦＥＴＱｓは、トランスＴの二次側の第２巻線Ｌ２あるいは第３巻線Ｌ３のいずれかの二次電流Ｉｓを制御するスイッチ素子であって、そのドレイン・ソース間には内蔵ダイオードＤｓが並列に接続されている。
【００８２】
同期制御回路４Ｂは、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ４３、第１、第２の基準時間信号生成回路４５１，４５２、最大オン幅制御回路４４、およびアンド回路４６２、ナンド回路４７２、第２、第３のフリップフロップ回路４８２，４８３、インバータ４７３，５６等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓにバッファ回路４９１を介して同期駆動信号Ｖｇｓを出力する。
【００８３】
この実施の形態２の同期制御回路４Ｂでは、単一の最大オン幅制御回路４４だけを備えている点で、図２のものとは大きく異なっている。以下では、最大オン幅制御回路４４の構成とその周辺回路について具体的に説明し、図２の同期制御回路４Ａに対応する部分には同一の符号を付けて、それらの説明を省略する。
【００８４】
最大オン幅制御回路４４は、図５に示すように、ゲート信号入力端子４ａと接続されたインバータ５１、電源電圧ＶＤＤと接続された定電流源５２，５３、これらの定電流源５２，５３に一端が接続され他端が接地されたコンデンサＣ１、このコンデンサＣ１の充電電圧Ｖ＿Ｃ１を充放電制御するスイッチＳ１、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を基準電圧ＲＥＦ１と比較して最大オン幅終了信号Ｔｍｏｔ＿Ｘを出力するコンパレータ５４から構成されている。ナンド回路４７２は、一方入力端子がゲート信号入力端子４ａと接続され、他方入力端子がコンパレータ５４の出力端子と接続され、さらに出力端子がフリップフロップ回路４８２のリセット端子（Ｒ）に接続されている。ここでは、ゲート信号Ｖｇｐと最大オン幅終了信号Ｔｍｏｔ＿Ｘがナンド回路４７２で論理積（の否定）をとられているので、最大オン幅終了信号Ｔｍｏｔ＿ＸがＬとなるタイミングとゲート信号Ｖｇｐのオン期間が終了してＬとなるタイミングとの、いずれか早い方でフリップフロップ回路４８２がリセットされる。
【００８５】
基準時間信号生成回路４５１，４５２は、軽負荷の状態と超軽負荷の状態との境界の基準となる第１の基準時間信号Ｔｓｒｓ＿１および同期整流用のＭＯＳＦＥＴＱｓをターンオンさせないほどの超軽負荷の状態であるかを判断する基準となる第２の基準時間信号Ｔｓｒｓ＿２を生成する回路であって、その時間幅を設定するための外付け部品（抵抗、あるいはコンデンサ等）が接続されるＳＲＳ端子４ｃを備えている。これらの基準時間信号生成回路４５１，４５２では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング毎に、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆに対する判別基準となる、互いに異なる時間幅を有する第１、第２の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２（ここでは、Ｔｓｒｓ＿１＜Ｔｓｒｓ＿２とする。）が生成される。
【００８６】
ＭＯＴ端子４ｂは、そこに抵抗やコンデンサ等を接続することで、コンパレータ５４から出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを共振周波数ｆr1に合わせて調整することができる。抵抗を接続した場合、定電流源５２，５３からの電流がその抵抗に分流されて、抵抗の抵抗値に応じて最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを遅くすることができる。なお、図５において、定電流源５２，５３に対して横方向から繋がっている矢印は、定電流源５２，５３に対する制御信号の入力を意味していて、定電流源５２，５３は当該制御信号（ＶｇｐあるいはＶ＿Ｓ２）がＨのとき定電流を出力し、Ｌのとき定電流の供給を停止する。また、ＭＯＴ端子４ｂにコンデンサを接続した場合は、コンデンサＣ１の容量値が大きくなるのと同等であり、これにより最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを遅くすることができる。
【００８７】
第３のフリップフロップ回路４８３には、第１の基準時間信号生成回路４５１からインバータ４７３を介して反転された状態で、基準時間信号Ｔｓｒｓ＿１がクロック端子ＣＫに入力されている。また、このフリップフロップ回路４８３のＤ入力端子には、第２のフリップフロップ回路４８２の出力信号Ｑ２がインバータ５６を介して供給され、同期整流用ＭＯＳＦＥＴＱｓの同期駆動信号Ｖｇｓの状態を取り込んでいる。さらに、第３のフリップフロップ回路４８３のリセット端子（Ｒ）は、インバータ５１を介してゲート信号入力端子４ａに接続され、主スイッチ素子のゲート信号Ｖｇｐでリセットされるように構成されている。こうして、第３のフリップフロップ回路４８３からは定電流源５３の電流出力をオンオフするための制御信号Ｖ＿Ｓ２が出力される。
【００８８】
つぎに、実施の形態２に係るスイッチング電源装置の動作について説明する。
図６は、図５の同期制御回路による二次側電流の制御動作を説明するタイミング図である。同図（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを示している。また、同図（Ｂ）および（Ｃ）には第１、第２の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２を示している。また同図（Ｄ）には、レベル検出信号Ｖｄｓｃの波形を示している。さらに、同図（Ｅ）には定電流源５３の制御信号Ｖ＿Ｓ２、同図（Ｆ）にはコンデンサＣ１の充電電圧Ｖ＿Ｃ１を示し、同図（Ｇ）、同図（Ｈ）にはそれぞれ最大オン幅終了信号Ｔｍｏｔ＿Ｘ、同期駆動信号Ｖｇｓを示している。
【００８９】
コンデンサＣ１には、ゲート信号Ｖｇｐの立ち上がるタイミングｔ１で定電流源５２からの充電電流Ｉ１が流れ込んで、その充電電圧Ｖ＿Ｃ１が上昇し始める。その後、基準時間信号Ｔｓｒｓ＿１の立ち下がるタイミングｔ２で第３のフリップフロップ回路４８３が同期駆動信号Ｖｇｓの状態を読み取ることにより、もう一つの定電流源５３のオンオフ状態が制御信号Ｖ＿Ｓ２によって決定されている。
【００９０】
負荷ＬＤが超軽負荷である場合、基準時間信号Ｔｓｒｓ＿１の立ち下がるタイミングｔ２では同期駆動信号ＶｇｓがＬのままであるため、時刻ｔ２で第３のフリップフロップ回路４８３にクロックが入力されると、第３のフリップフロップ回路４８３の出力である制御信号Ｖ＿Ｓ２はＨとなる。図５の同期制御回路４Ｂでは、時刻ｔ２になって図６に示すように制御信号Ｖ＿Ｓ２がＨになると、最大オン幅制御回路４４のコンデンサＣ１の充電電流Ｉ１が充電電流Ｉ１＋Ｉ２に増加して、図６（Ｆ）に示す充電電圧Ｖ＿Ｃ１が、コンパレータ５４の基準電圧ＲＥＦ１に到達するまでの時間（ｔ１〜ｔ５）を短縮している。しかし、レベル検出信号Ｖｄｓｃによって負荷ＬＤが大きいと判定された場合には、第３のフリップフロップ回路４８３の出力である制御信号Ｖ＿Ｓ２は時刻ｔ２が過ぎてもＬのままとなり、コンデンサＣ１は最後まで充電電流Ｉ１のみにより充電されるから、充電電圧Ｖ＿Ｃ１が基準電圧ＲＥＦ１に到達するまでの時間は長くなる。すなわち、最大オン幅制御回路４４から出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘの立ち下がりタイミングは、基準時間信号Ｔｓｒｓ＿１の立ち下がり時点ｔ２における同期駆動信号Ｖｇｓの状態で決められる。したがって、同期整流用ＭＯＳＦＥＴＱｓの導通タイミングの遅れ時間Ｔｄｉｆに応じて、最大オン幅制御回路４４の最大オン幅終了信号Ｔｍｏｔ＿Ｘは、その最大オン幅が２段階に切り替えられる。
【００９１】
すなわち、負荷ＬＤが超軽負荷状態であれば、基準時間信号Ｔｓｒｓ＿１の立ち下がりにおける同期駆動信号ＶｇｓはＬであり、基準時間信号Ｔｓｒｓ＿１がＨの期間（ｔ１〜ｔ２）はコンデンサＣ１が充電電流Ｉ１で充電され、基準時間信号Ｔｓｒｓ＿１がＬになるタイミングｔ２からは、充電電流Ｉ１＋Ｉ２で充電される。したがって、コンデンサＣ１の充電速度は速くなり、最大オン幅が短い最大オン幅終了信号Ｔｍｏｔ＿Ｘが出力される。
【００９２】
反対に、負荷ＬＤが超軽負荷状態でなければ、基準時間信号Ｔｓｒｓ＿１の立ち下がりにおける同期駆動信号ＶｇｓがＨとなっているので、基準時間信号Ｔｓｒｓ＿１がＬとなった後でも、コンデンサＣ１は充電電流Ｉ１だけで充電される。したがって、最大オン幅終了信号Ｔｍｏｔ＿Ｘの最大オン幅が長くなる。
【００９３】
（実施の形態３）
つぎに、最大オン幅を不連続に可変制御する際に、コンデンサの容量値を変更するようにした最大オン幅制御回路をもつ同期制御回路について説明する。
【００９４】
図７は、実施の形態３に係る同期制御回路を示す回路図である。
ここでも、図１の同期制御回路４１，４２を代表するものとして、同期制御回路４Ｃを示している。同期制御回路４Ｃは、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ４３、第１、第２の基準時間信号生成回路４５１，４５２、最大オン幅制御回路４５、およびアンド回路４６２、ナンド回路４７２、第２、第３のフリップフロップ回路４８２，４８３、インバータ４７３，５６等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓにバッファ回路４９１を介して同期駆動信号Ｖｇｓを出力する。この同期制御回路４Ｃは、最大オン幅制御回路４５を除いて上述した実施の形態２の同期制御回路４Ｂの構成と同じであるため、以下では、最大オン幅制御回路４５の構成について具体的に説明し、図５の同期制御回路４Ｂに対応する部分に同一の符号を付けて、それらの説明を省略する。
【００９５】
この実施の形態３の同期制御回路４Ｃでは、図５の最大オン幅制御回路４４とは異なり、最大オン幅制御回路４５が一つの定電流源５２と、並列接続された２つのコンデンサＣ１，Ｃ２を備えている。電源電圧ＶＤＤと接続された定電流源５２は、ゲート信号入力端子４ａに接続され、図１に示す駆動回路３からのゲート信号Ｖｇｐが制御信号として供給されている。この定電流源５２は、ゲート信号ＶｇｐがＨのとき定電流Ｉ１を２つの並列接続されたコンデンサＣ１，Ｃ２に供給できる。
【００９６】
コンデンサＣ１には、両端を短絡するようにスイッチＳ１が並列に接続されている。スイッチＳ１は、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を充放電制御するものであって、ゲート信号ＶｇｐがＨになるとゲート信号入力端子４ａと接続されたインバータ５１の出力によってスイッチＳ１がオフして、定電流源５２からの電流Ｉ１でコンデンサＣ１が充電される。また、コンデンサＣ２には直列にスイッチＳ２が設けられていて、スイッチＳ２をオンオフする制御信号Ｖ＿Ｓ２が、第３のフリップフロップ回路４８３の出力端子Ｑからインバータ５１２を介して供給されている。そして、コンパレータ５４では、一方の入力であるコンデンサＣ１の充電電圧Ｖ＿Ｃ１が基準電圧ＲＥＦ１と比較され、基準電圧ＲＥＦ１を超えた時点で最大オン幅終了信号Ｔｍｏｔ＿ＸがＨからＬに反転して出力される。
【００９７】
図８は、図７の同期制御回路による二次側電流の制御動作を説明するタイミング図である。同図（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを示している。また、同図（Ｂ）および（Ｃ）には第１、第２の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２を示している。また同図（Ｄ）には、レベル検出信号Ｖｄｓｃの波形を示している。さらに、同図（Ｅ）にはスイッチＳ２の制御信号Ｖ＿Ｓ２、同図（Ｆ）にはコンデンサＣ１の充電電圧Ｖ＿Ｃ１を示し、同図（Ｇ）、同図（Ｈ）にはそれぞれ最大オン幅終了信号Ｔｍｏｔ＿Ｘ、同期駆動信号Ｖｇｓを示している。
【００９８】
コンデンサＣ１，Ｃ２には、ゲート信号Ｖｇｐの立ち上がるタイミングｔ１で定電流源５２からの充電電流Ｉ１が流れ込んで、その充電電圧Ｖ＿Ｃ１が上昇し始める。その後、基準時間信号Ｔｓｒｓ＿１の立ち下がるタイミングｔ２で第３のフリップフロップ回路４８３が同期駆動信号Ｖｇｓの状態を読み取ることにより、スイッチＳ２のオンオフ状態を制御する制御信号Ｖ＿Ｓ２が決定される。
【００９９】
負荷ＬＤが超軽負荷である場合、基準時間信号Ｔｓｒｓ＿１の立ち下がるタイミングｔ２では同期駆動信号ＶｇｓがＬのままであるため、時刻ｔ２で第３のフリップフロップ回路４８３にクロックが入力されると、第３のフリップフロップ回路４８３の出力である制御信号Ｖ＿Ｓ２はＨとなる。
【０１００】
図８は負荷ＬＤが超軽負荷状態の場合を示していて、基準時間信号Ｔｓｒｓ＿１がＨの期間（ｔ１〜ｔ２）は充電電流Ｉ１が２つのコンデンサＣ１，Ｃ２を充電するように流れる。しかし、基準時間信号Ｔｓｒｓ＿１がＬになるタイミングｔ２からは、スイッチＳ２がオフすることでコンデンサＣ２が切り離され、コンデンサＣ１だけが充電電流Ｉ１で充電される。したがって、コンデンサＣ１の充電速度は速くなり、最大オン幅が短い最大オン幅終了信号Ｔｍｏｔ＿Ｘが出力される。
【０１０１】
反対に、負荷ＬＤが超軽負荷状態でなければ、基準時間信号Ｔｓｒｓ＿１の立ち下がりのタイミングｔ２で同期駆動信号ＶｇｓがＨとなっているので、基準時間信号Ｔｓｒｓ＿１がＬとなった後でも、充電電流Ｉ１が２つのコンデンサＣ１，Ｃ２に流れ込み、それらを充電するため、最大オン幅終了信号Ｔｍｏｔ＿Ｘの最大オン幅が長くなる。
【０１０２】
すなわち、図７の同期制御回路４Ｃでは、ゲート信号ＶｇｐがＨの間に定電流源５２から出力される充電電流Ｉ１は変化しないが、基準時間信号Ｔｓｒｓ＿１の立ち下がりに同期してスイッチＳ２がオフした後は、充電電流Ｉ１によってコンデンサＣ１のみが充電される。したがって、時刻ｔ２になった時点で負荷ＬＤが超軽負荷であれば、コンデンサＣ１の充電電圧Ｖ＿Ｃ１がコンパレータ５４の基準電圧ＲＥＦ１に到達するまでの時間（ｔ１〜ｔ５）を短縮できる。
【０１０３】
（実施の形態４）
つぎに、最大オン幅を不連続に可変制御する際に、比較の基準となる電圧値を変更するようにした同期制御回路について説明する。
【０１０４】
図９は、実施の形態４に係る同期制御回路を示す回路図である。
ここでも、図１の同期制御回路４１，４２を代表するものとして、同期制御回路４Ｄを示している。同期制御回路４Ｄは、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ４３、第１、第２の基準時間信号生成回路４５１，４５２、最大オン幅制御回路４６、およびアンド回路４６２、ナンド回路４７２、第２、第３のフリップフロップ回路４８２，４８３、インバータ４７３，５６等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓにバッファ回路４９１を介して同期駆動信号Ｖｇｓを出力する。この同期制御回路４Ｄは、最大オン幅制御回路４６を除いて上述した実施の形態２，３の同期制御回路４Ｂ，４Ｃの構成と同じである。そこで、最大オン幅制御回路４６の構成について、実施の形態２，３のものとの相違点を具体的に説明することとして、同期制御回路４Ｂ，４Ｃの対応する部分には同一の符号を付けて、それらの説明を省略する。
【０１０５】
この実施の形態４の同期制御回路４Ｄでは、最大オン幅制御回路４６がコンパレータ５４とともに、一つの定電流源５２、１つのコンデンサＣ１、およびスイッチＳ２，Ｓ３によって切り替え可能な２つの基準電圧源ＲＥＦ１，ＲＥＦ２を備えている。コンパレータ５４に入力される可変基準電圧ＲＥＦ＿ｍｏｔは、交互にオンオフ制御されるスイッチＳ２とスイッチＳ３によって、基準電圧源ＲＥＦ１あるいはＲＥＦ２のいずれか一方が選択して接続され、不連続制御される。２つの基準電圧源ＲＥＦ１，ＲＥＦ２の電圧値は互いに異なる大きさであって、ここでは、ＲＥＦ１＞ＲＥＦ２とする。また、第３のフリップフロップ回路４８３の出力端子Ｑからは、スイッチＳ３を制御する切替信号Ｑ＿ｍｏｔと、さらにインバータ５１２を介してスイッチＳ２を切り替える制御信号Ｖ＿Ｓ２が供給されている。そして、このコンパレータ５４が、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を不連続制御される可変基準電圧ＲＥＦ＿ｍｏｔと比較して、最大オン幅終了信号Ｔｍｏｔ＿Ｘを出力するように構成される。
【０１０６】
図１０は、図９の同期制御回路による二次側電流の制御動作を説明するタイミング図である。同図（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを示している。また、同図（Ｂ）および（Ｃ）には第１、第２の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２を示している。また、同図（Ｄ）には、レベル検出信号Ｖｄｓｃの波形を示している。さらに、同図（Ｅ）にはスイッチＳ２をオンオフする制御信号Ｖ＿Ｓ２、同図（Ｆ）、（Ｇ）には可変基準電圧ＲＥＦ＿ｍｏｔとコンデンサＣ１の充電電圧Ｖ＿Ｃ１を示し、同図（Ｈ）、同図（Ｉ）にはそれぞれ最大オン幅終了信号Ｔｍｏｔ＿Ｘ、同期駆動信号Ｖｇｓを示している。
【０１０７】
ここでは、最大オン幅終了信号Ｔｍｏｔ＿Ｘの最大オン幅を、可変基準電圧ＲＥＦ＿ｍｏｔの切替えによって２通りに変化させている。すなわち、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を判断するしきい値として、基準電圧ＲＥＦ＿ｍｏｔを変化させるようにしたものである。
【０１０８】
タイミングｔ１でゲート信号Ｖｇｐが立ち上がって、スイッチＳ１がオフになると、コンデンサＣ１の充電が開始される。その際、第３のフリップフロップ回路４８３はリセットが解除された直後であるため、スイッチＳ２の制御信号Ｖ＿Ｓ２がＨとなっているから、可変基準電圧ＲＥＦ＿ｍｏｔとしてはより大きな基準電圧源ＲＥＦ１が選択されている。
【０１０９】
負荷ＬＤが超軽負荷状態であれば、基準時間信号Ｔｓｒｓ＿１の立ち下がりのタイミングｔ２では同期駆動信号ＶｇｓがＬのままであるため、インバータ５６からフリップフロップ回路４８３のＤ入力端子にＨ信号が入力されていて、時刻ｔ２で第３のフリップフロップ回路４８３にクロックが入力されると、第３のフリップフロップ回路４８３はこのＨ信号を読み込む。このとき、フリップフロップ回路４８３の出力端子Ｑからは、スイッチＳ３を制御する切替信号Ｑ＿ｍｏｔが出力され、基準電圧源ＲＥＦ２の側のスイッチＳ３がオンとなり、基準時間信号Ｔｓｒｓ＿１がＨの期間（ｔ１〜ｔ２）にはオンしていたスイッチＳ２の制御信号Ｖ＿Ｓ２がＬとなる。これにより、基準電圧源ＲＥＦ１より低い基準電圧源ＲＥＦ２に切り替わった可変基準電圧ＲＥＦ＿ｍｏｔがコンパレータ５４に与えられるため、コンデンサＣ１の充電電圧Ｖ＿Ｃ１がタイミングｔ５で可変基準電圧ＲＥＦ＿ｍｏｔを超える。したがって、最大オン幅制御回路４６からは最大オン幅が短い最大オン幅終了信号Ｔｍｏｔ＿Ｘが出力される。
【０１１０】
反対に、負荷ＬＤが超軽負荷状態でなければ、基準時間信号Ｔｓｒｓ＿１の立ち下がりのタイミングｔ２で同期駆動信号ＶｇｓがＨとなっている。そのため、スイッチＳ２の制御信号Ｖ＿Ｓ２がＨのままで変化せず、可変基準電圧ＲＥＦ＿ｍｏｔも当初の基準電圧源ＲＥＦ１が選択された状態を保持する。したがって、コンデンサＣ１の充電電圧Ｖ＿Ｃ１がタイミングｔ５を超えて可変基準電圧ＲＥＦ＿ｍｏｔに向かって上昇を続けるため、最大オン幅制御回路４６から出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘは、その最大オン幅が長くなる。
【０１１１】
（実施の形態５）
つぎに、最大オン幅を不連続に可変制御する際に、比較の基準となる電圧値を変更する別の同期制御回路について説明する。
【０１１２】
図１１は、実施の形態５に係る同期制御回路を示す回路図である。
ここでも、図１の同期制御回路４１，４２を代表するものとして、同期制御回路４Ｅを示している。同期制御回路４Ｅは、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ４３、第１、第２の基準時間信号生成回路４５１，４５２、最大オン幅制御回路４６、およびアンド回路４６１〜４６３、ナンド回路４７２、第１、第２のフリップフロップ回路４８１，４８２、インバータ４７３等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓにバッファ回路４９１を介して同期駆動信号Ｖｇｓを出力する。この同期制御回路４Ｅは、最大オン幅制御回路４６は上述した実施の形態４の同期制御回路４Ｄで用いられているものと同じ構成であるが、超軽負荷を判定する際に、レベル検出信号Ｖｄｓｃを用いてフリップフロップ回路４８１で判断している。以下、同期制御回路４Ｅの構成について、実施の形態４との相違点を具体的に説明することとして、その他の対応する部分には同一の符号を付けて、それらの説明を省略する。
【０１１３】
図１１の同期制御回路４Ｅにおいて、第１の基準時間信号生成回路４５１はその出力である基準時間信号Ｔｓｒｓ＿１を反転するインバータ４７３を介してアンド回路４６３の一方入力端子に接続されている。アンド回路４６３の他方入力端子には、第２の基準時間信号生成回路４５２が接続されている。このアンド回路４６３では、第１、第２の基準時間信号生成回路４５１，４５２の出力である基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２の差分に相当する、第３の基準時間信号Ｔｓｒｓ＿ｄｉｆを生成している。
【０１１４】
この第３の基準時間信号Ｔｓｒｓ＿ｄｉｆは、レベル検出信号Ｖｄｓｃとともにアンド回路４６１に入力され、負荷状態を判定するための電圧切替信号Ｓ＿ｍｏｔを生成して、フリップフロップ回路４８１のセット端子（Ｓ）に供給している。電圧切替信号Ｓ＿ｍｏｔは、第３の基準時間信号Ｔｓｒｓ＿ｄｉｆがＨの期間にレベル検出信号ＶｄｓｃがＨになったか否かを検出する信号としてフリップフロップ回路４８１に入力され、その結果を保持するフリップフロップ回路４８１から切替信号Ｑ＿ｍｏｔが最大オン幅制御回路４６に供給されている。
【０１１５】
図１２は、図１１の同期制御回路による二次側電流の制御動作を説明するタイミング図である。同図（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを示している。また、同図（Ｂ）、（Ｃ）および（Ｄ）には第１、第２、第３の基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２およびＴｓｒｓ＿ｄｉｆを示している。また、同図（Ｅ）には、レベル検出信号Ｖｄｓｃの波形を示し、同図（Ｆ）には電圧切替信号Ｓ＿ｍｏｔ、同図（Ｇ）には切替信号Ｑ＿ｍｏｔを示している。さらに、同図（Ｈ）と（Ｉ）には可変基準電圧ＲＥＦ＿ｍｏｔとコンデンサＣ１の充電電圧Ｖ＿Ｃ１を示し、同図（Ｊ）、同図（Ｋ）にはそれぞれ最大オン幅終了信号Ｔｍｏｔ＿Ｘ、同期駆動信号Ｖｇｓを示している。
【０１１６】
ここでは、最大オン幅終了信号Ｔｍｏｔ＿Ｘの最大オン幅を、実施の形態４と同様に可変基準電圧ＲＥＦ＿ｍｏｔの切替えによって２通りに変化させている。最大オン幅制御回路４６では、定電流源５２からの充電電流Ｉ１によりコンデンサＣ１が充電され、その充電電圧Ｖ＿Ｃ１を判断するためのしきい値として、可変基準電圧ＲＥＦ＿ｍｏｔを変更制御している。ゲート信号ＶｇｐがＨに立ち上がって、スイッチＳ１がオフとなることでコンデンサＣ１の充電が開始される。その際、切替信号Ｑ＿ｍｏｔを決めるフリップフロップ回路４８１はリセットが解除された直後であるため、スイッチＳ２が切替信号Ｑ＿ｍｏｔによりオンとなる。すなわち、コンパレータ５４の可変基準電圧ＲＥＦ＿ｍｏｔとしては、基準電圧源ＲＥＦ２より高い電圧値の基準電圧源ＲＥＦ１が選択されている。
【０１１７】
負荷ＬＤが超軽負荷状態であれば、第１の基準時間信号Ｔｓｒｓ＿１がＬになってからレベル検出信号ＶｄｓｃがＨになる。さらに、同期整流用のＭＯＳＦＥＴＱｓをオンさせないほどの超軽負荷状態でなければ、第２の基準時間信号Ｔｓｒｓ＿２が終了するまでの期間にレベル検出信号ＶｄｓｃがＨになる。このとき、第１の基準時間信号Ｔｓｒｓ＿１が終了してＬに立ち下がってから、第２の基準時間信号Ｔｓｒｓ＿２が終了するまでの期間、すなわちタイミングｔ２からｔ４の第３の基準時間信号Ｔｓｒｓ＿ｄｉｆがＨとなる期間にレベル検出信号ＶｄｓｃがＨになるので、アンド回路４６２からこのレベル検出信号ＶｄｓｃのＨが出力される。したがって、電圧切替信号Ｓ＿ｍｏｔがＨとなって出力されるタイミングｔ３以降は、切替信号Ｑ＿ｍｏｔがＨに切り替わるから、可変基準電圧ＲＥＦ＿ｍｏｔは基準電圧源ＲＥＦ１より低い基準電圧源ＲＥＦ２に切り替わる。これにより、低い基準電圧源ＲＥＦ２に切り替わった可変基準電圧ＲＥＦ＿ｍｏｔがコンパレータ５４に与えられるため、コンデンサＣ１の充電電圧Ｖ＿Ｃ１は図１２（Ｈ）に示すように、タイミングｔ５で可変基準電圧ＲＥＦ＿ｍｏｔを超える。したがって、最大オン幅制御回路４６からは最大オン幅が短い最大オン幅終了信号Ｔｍｏｔ＿Ｘが出力される。
【０１１８】
反対に、負荷ＬＤが超軽負荷状態でなければ、基準時間信号Ｔｓｒｓ＿１が終了するまでに（Ｌになる前に）レベル検出信号ＶｄｓｃがＨとなる。そのため、電圧切替信号Ｓ＿ｍｏｔがＨに切り替わらないから、第２の切替信号Ｑ＿ｍｏｔはＬのまま変化せず、可変基準電圧ＲＥＦ＿ｍｏｔも当初の高い基準電圧源ＲＥＦ１が選択された状態を保持する。したがって、コンデンサＣ１の充電電圧Ｖ＿Ｃ１がタイミングｔ５を超えて可変基準電圧ＲＥＦ＿ｍｏｔに向かって上昇を続けるため、最大オン幅制御回路４６から出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘは、その最大オン幅が長くなる。
【０１１９】
第２の基準時間信号Ｔｓｒｓ＿２が終了した後に、レベル検出信号ＶｄｓｃがＨに変化した場合は、無負荷に近い超軽負荷状態であって、この場合でも電圧切替信号Ｓ＿ｍｏｔはＨとならない。したがって、可変基準電圧ＲＥＦ＿ｍｏｔは基準電圧源ＲＥＦ１のままとなるが、そもそも同期整流用のＭＯＳＦＥＴＱｓがオンされないので、ここでの制御には意味がない。
【０１２０】
（実施の形態６）
つぎに、実施の形態６に係るスイッチング電源装置について、その同期制御回路４１，４２の具体的な構成を説明する。
【０１２１】
図１３は、実施の形態６に係る同期制御回路を示す回路図である。ここでは、実施の形態１（図２）に示す回路部分と対応する部分に同一の符号を付けて、それらについての詳細な説明を省くこととする。また、図１３の同期制御回路４Ｆは、図２の同期制御回路４Ａと同様に２つの同期制御回路４１，４２を代表するものであって、同期整流用のＭＯＳＦＥＴＱｓのドレイン・ソース間には内蔵ダイオードＤｓが並列に接続されている。
【０１２２】
図１３において、実施の形態１のものと異なるのは、最大オン幅制御回路５Ａ、基準時間信号生成回路６、およびフリップフロップ回路４８がそれぞれ１つだけ設けられ、以下に説明するように、同期駆動信号Ｖｇｓの最大オン幅が連続的に変更されている点である。
【０１２３】
最大オン幅制御回路５Ａは、図１３に示すように、ゲート信号入力端子４ａと接続されたインバータ５１、電源電圧ＶＤＤと接続された定電流源５２，５３、一端が定電流源５２，５３に接続され他端が接地されたコンデンサＣ１、このコンデンサＣ１の充電電圧Ｖ＿Ｃ１を充放電制御するスイッチＳ１、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を基準電圧ＲＥＦ１と比較して最大オン幅終了信号Ｔｍｏｔ＿Ｘを出力するコンパレータ５４から構成されている。ナンド回路５５は、一方入力端子がゲート信号入力端子４ａと接続され、他方入力端子がコンパレータ５４の出力端子と接続され、出力端子がフリップフロップ回路４８のリセット端子（Ｒ）に接続されている。
【０１２４】
ここでは、ゲート信号Ｖｇｐと最大オン幅終了信号Ｔｍｏｔ＿Ｘがナンド回路５５で論理積（の否定）をとられているので、最大オン幅終了信号Ｔｍｏｔ＿ＸがＬとなるタイミングとゲート信号Ｖｇｐのオン期間が終了してＬとなるタイミングの、いずれか早い方でフリップフロップ回路４８がリセットされる。
【０１２５】
ＭＯＴ端子４ｂは、そこに抵抗やコンデンサ等を接続することで、コンパレータ５４から出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを共振周波数ｆr1に合わせて調整することができる。抵抗を接続した場合、定電流源５２，５３からの電流がその抵抗に分流されて、抵抗の抵抗値に応じて最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを遅くすることができる。なお、図１３において、定電流源５２，５３に対し左から繋がっている矢印は、定電流源５２，５３に対する制御信号の入力を意味していて、定電流源５２，５３は当該制御信号がＨのとき定電流を供給し、Ｌのとき定電流の供給を停止する。また、ＭＯＴ端子４ｂにコンデンサを接続した場合は、コンデンサＣ１の容量値が大きくなるのと同等であり、これにより最大オン幅終了信号Ｔｍｏｔ＿Ｘの出力タイミングを遅くすることができる。
【０１２６】
ナンド回路５５の出力端子は、インバータ５６を介してアンド回路５７の一方入力端子にも接続されている。ここで、アンド回路５７の他方入力端子には、フリップフロップ回路４８から反転出力信号ＱＢが供給されている。フリップフロップ回路４８のセット端子（Ｓ）には、コンパレータ４３の出力であるレベル検出信号Ｖｄｓｃが供給されている。後述のように、インバータ５６とアンド回路５７は、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆに相当する時間幅のパルス信号を生成する演算回路を構成している。
【０１２７】
基準時間信号生成回路６には、アンド回路５７からのパルス信号が入力されるとともにＳＲＳ端子４ｃが接続されている。この基準時間信号生成回路６では、所定の時間幅を有する基準時間信号Ｔｓｒｓ＿０を超軽負荷の状態であるかを判断する基準として生成し、インバータ５８を介してアンド回路５９の一方入力端子に供給している。基準時間信号生成回路６は、アンド回路５７からのパルス信号の立ち上がりでトリガーがかけられ、ＳＲＳ端子４ｃに接続される外付け部品によって基準時間信号Ｔｓｒｓ＿０の時間幅を調整する、ワンショットマルチバイブレータで構成することができる。但し、ワンショットマルチバイブレータ自体は周知なので、これに関するこれ以上の説明は省略する。また、アンド回路５７の出力端子がアンド回路５９の他方入力端子に接続されている。すなわち、このアンド回路５９では、ＭＯＳＦＥＴＱａ（またはＱｂ）のオンタイミング毎に内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆをこの基準時間信号Ｔｓｒｓ＿０と比較して、これらの差分信号（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する可変時間幅を有する新たな基準時間信号Ｔｓｒｓ＿Ｘを出力するように構成されている。なお、基準時間信号Ｔｓｒｓ＿０の時間幅は、ＳＲＳ端子４ｃに外付けされる外部抵抗の抵抗値等に応じて、基準時間信号生成回路６により適宜設定される。
【０１２８】
つぎに、実施の形態６に係るスイッチング電源装置の動作について説明する。
図１４は、図１３の同期制御回路による二次側電流の制御動作を説明するタイミング図である。同図（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを、同図（Ｂ）にはリセット信号Ｒを示している。このリセット信号Ｒは、ナンド回路５５からフリップフロップ回路４８のリセット端子（Ｒ）に出力される信号であって、ゲート信号Ｖｇｐが立ち上がるタイミングｔ１に同期してＬに反転している。
【０１２９】
図１４（Ｃ）には、基準時間信号生成回路６から出力される基準時間信号Ｔｓｒｓ＿０を示している。この基準時間信号Ｔｓｒｓ＿０は、ゲート信号Ｖｇｐのタイミングｔ１に同期して立ち上がり、その所定の時間幅（ｔ１〜ｔ２）により負荷ＬＤが超軽負荷であるかどうかを判断する基準時間を決めている。
【０１３０】
図１４（Ｄ）〜（Ｇ）には、それぞれレベル検出信号Ｖｄｓｃ、フリップフロップ回路４８の反転出力信号ＱＢ、内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆ、および新たな基準時間信号Ｔｓｒｓ＿Ｘの信号波形を示している。
【０１３１】
レベル検出信号Ｖｄｓｃがフリップフロップ回路４８のセット入力となっているため、図１４（Ｅ）に示すように、レベル検出信号ＶｄｓｃがＨに反転するタイミングｔ３で、フリップフロップ回路４８の反転出力信号ＱＢがＬに反転する。レベル検出信号Ｖｄｓｃは、実施の形態１において既に説明したものと同じである。また、同図（Ｆ）のパルス信号Ｔｄｉｆ（遅れ時間Ｔｄｉｆと同じ符号を付した）は、アンド回路５７から出力されるものであって、同図（Ｂ）のリセット信号Ｒを反転した信号と同図（Ｅ）の反転信号ＱＢとの論理積信号であり、パルス信号ＴｄｉｆがＨとなっている期間（ｔ１〜ｔ３）は内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆに相当する。同図（Ｇ）に示す新たな基準時間信号Ｔｓｒｓ＿Ｘは、同図（Ｃ）の基準時間信号Ｔｓｒｓ＿０を反転した信号と同図（Ｆ）のパルス信号Ｔｄｉｆとの論理積信号であって、アンド回路５９から出力されて、最大オン幅制御回路５Ａに定電流源５３の制御信号として入力されている。
【０１３２】
図１４（Ｈ）〜（Ｊ）には、コンデンサＣ１の充電電圧Ｖ＿Ｃ１、最大オン幅終了信号Ｔｍｏｔ＿Ｘ、および同期制御回路４Ｆから出力される同期駆動信号Ｖｇｓの信号波形を示している。ここで、タイミングｔ１でゲート信号入力端子４ａのゲート信号ＶｇｐがＨに立ち上がると、最大オン幅制御回路５Ａでは、インバータ５１の出力によってスイッチＳ１がオフして、定電流源５２からの電流Ｉ１でコンデンサＣ１を充電し始める。なお、その前のゲート信号ＶｇｐがＬの状態ではスイッチＳ１がオンしているため、コンデンサＣ１は放電された状態となっている。このため、ゲート信号ＶｇｐがＬの状態では、最大オン幅終了信号Ｔｍｏｔ＿ＸはＨとなっている。
【０１３３】
いま、負荷ＬＤが超軽負荷状態でないとすれば、すなわちパルス信号Ｔｄｉｆの時間幅が基準時間信号Ｔｓｒｓ＿０の時間幅以下である（ｔ３＜ｔ２）場合は、最大オン幅制御回路５Ａには新たな基準時間信号Ｔｓｒｓ＿Ｘが入力されない。その場合、定電流源５２からの電流Ｉ１だけがコンデンサＣ１に加わるため、図１４（Ｈ）に一点鎖線によって示すように、コンデンサＣ１の充電電圧Ｖ＿Ｃ１は直線的に上昇して、それがコンパレータ５４の反転入力端子（−）の電圧となる。そして、反転入力端子（−）の電圧が非反転入力端子（＋）の基準電圧ＲＥＦ１に達し、コンパレータ５４の出力である最大オン幅終了信号Ｔｍｏｔ＿ＸがＨからＬに反転するタイミングｔ５になると、最大オン幅の終了がナンド回路５５に出力される。すなわち、図１４（Ｉ）に一点鎖線で示すように、最大オン幅終了信号Ｔｍｏｔ＿Ｘがタイミングｔ５でＬになって、ナンド回路５５の出力がＨになりフリップフロップ回路４８をリセットする。
【０１３４】
これに対して、負荷ＬＤが超軽負荷状態と判断された場合には、すなわちパルス信号Ｔｄｉｆの時間幅が基準時間信号Ｔｓｒｓ＿０の時間幅以上である（ｔ２＜ｔ３）場合は、基準時間信号生成回路６からの基準時間信号Ｔｓｒｓ＿０で規定されたタイミングｔ２になると、同図（Ｇ）に示すような新たな基準時間信号Ｔｓｒｓ＿Ｘがアンド回路５９から所定の時間幅で出力される。そのため、定電流源５３からも電流Ｉ２が流れ、タイミングｔ２以前とは異なる大きさの電流（Ｉ１＋Ｉ２）によってコンデンサＣ１を充電し始める。すなわち、図１４（Ｈ）に実線で示すように、新たな基準時間信号Ｔｓｒｓ＿Ｘの時間幅（ｔ２〜ｔ３）では、コンデンサＣ１の充電電圧Ｖ＿Ｃ１はそれまで以上に大きな傾斜で上昇するから、基準電圧ＲＥＦ１までコンデンサＣ１を充電する時間を短縮できる。こうして、図１４（Ｊ）に示すように、新たな基準時間信号Ｔｓｒｓ＿Ｘのパルス幅が長いほどより早くなるタイミングｔ４でフリップフロップ回路４８のリセット信号ＲがＨになる（図１４（Ｂ）参照）ことにより、同期駆動信号ＶｇｓはＬに立ち下がる。なお、基準時間信号Ｔｓｒｓ＿０に対して内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆがさらに長く、最大オン幅終了信号Ｔｍｏｔ＿ＸがＬとなってもまだレベル検出信号ＶｄｓｃがＨとならない場合には、レベル検出信号Ｖｄｓｃが後でＨとなってもリセット優先のフリップフロップ回路４８のリセット信号が先にＨとなっているから、同期駆動信号Ｖｇｓが出力されることはない。
【０１３５】
その後、ゲート信号ＶｇｐによってスイッチＳ１がオンすると、コンデンサＣ１は放電されて最大オン幅終了信号Ｔｍｏｔ＿ＸはＨとなる。なお、最大オン幅終了信号Ｔｍｏｔ＿ＸがＨとなるタイミング自体はゲート信号ＶｇｐがＨになるタイミングと一致していないが、このゲート信号Ｖｇｐがナンド回路５５に入力されていることにより、ナンド回路５５の出力信号であるフリップフロップ回路４８のリセット信号ＲがＬになるタイミングは、図１４（Ｂ）に示すようにゲート信号ＶｇｐがＨになるタイミングと一致する。ナンド回路５５の出力信号がフリップフロップ回路４８のリセット端子（Ｒ）に入力され、これにより最大オン幅制御回路５Ａは最大オン幅の開始（フリップフロップ回路４８のリセットの終了）タイミングを指示できる。したがって、実施の形態６においても最大オン幅の開始と終了のタイミングについて、実施の形態１のワンショットマルチバイブレータを用いる場合の最大オン幅信号Ｔｍｏｔと同じタイミングを指示でき、これにより最適なオン幅を有する最大オン幅を設定することができる。
【０１３６】
図１５は、内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆと出力電力との関係を示すグラフである。
縦軸は時間軸を表しており、横軸には負荷ＬＤに対応する出力電力を示す。横軸の負荷ポイントＰ２，Ｐ１，Ｐ０は、概ねそれぞれ定格負荷の５％、２０％、５０％に相当する電力である。負荷ＬＤが負荷ポイントＰ２より小さくなると、最大オン幅終了信号Ｔｍｏｔ＿Ｘの立ち下がるタイミングはレベル検出信号Ｖｄｓｃの立ち上がるタイミング（図１４参照）より早いため、同期整流用のトランジスタはターンオンしなくなる。
【０１３７】
また、出力電力が小さくなると、同期整流用スイッチ素子の導通タイミングの遅れ時間Ｔｄｉｆが大きくなる。この導通タイミングの遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿０より小さければ、図１３に示す最大オン幅制御回路５Ａを構成する定電流源５３が動作に寄与しなくなる。そのため、最大オン幅終了信号Ｔｍｏｔ＿Ｘは定電流源５２の電流値Ｉ１とコンデンサＣ１の容量値だけで決まる定数となる。導通タイミングの遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿０より大きくなるような場合は、定電流源５３の電流値Ｉ２が充電電流に加算されるから、最大オン幅終了信号Ｔｍｏｔ＿Ｘは短くなる。
【０１３８】
以上、実施の形態６の同期制御回路４Ｆでは、基準時間信号生成回路６で所定時間幅を有する基準時間信号Ｔｓｒｓ＿０が生成され、さらに遅れ時間Ｔｄｉｆとの差分信号（Ｔｄｉｆ−Ｔｓｒｓ＿０）に相当する可変時間幅の基準時間信号Ｔｓｒｓ＿Ｘを最大オン幅制御回路５Ａに出力している。この最大オン幅制御回路５Ａでは、実施の形態１〜５の同期制御回路４Ａ〜４Ｅにおける２通りの基準時間信号Ｔｓｒｓ＿１，Ｔｓｒｓ＿２に替えて、可変時間幅の基準時間信号Ｔｓｒｓ＿Ｘを用いて超軽負荷状態を判定するとともに、その時間幅が長いほど最大オン幅終了信号Ｔｍｏｔ＿Ｘの終了タイミングをより早めるように変更することによって、最大オン幅制御回路５Ａで同期駆動信号Ｖｇｓの最大オン幅を連続的に変更制御することができる。
【０１３９】
（実施の形態７）
つぎに、同期整流用スイッチ素子の最大オン幅を連続的に変更制御する別の同期制御回路について説明する。
【０１４０】
図１６は、実施の形態７に係る同期制御回路を示す回路図である。ここでは、実施の形態６（図１３）に示す回路部分と対応する部分に同一の符号を付けて、それらについての詳細な説明を省くこととする。
【０１４１】
この同期制御回路４Ｇは、最大オン幅制御回路５Ｂ、基準時間信号生成回路６、およびフリップフロップ回路４８がそれぞれ１つだけ設けられていて、可変時間幅の基準時間信号Ｔｓｒｓ＿Ｘを用いて超軽負荷状態を判定するとともに、その時間幅が長いほど最大オン幅終了信号Ｔｍｏｔ＿Ｘの終了タイミングをより早めるように変更する。すなわち、最大オン幅制御回路５ＢによってコンデンサＣ１の充電制御および放電制御を行っており、実施の形態６のものと同様に、最大オン幅の連続制御が実現できる点に特徴がある。
【０１４２】
最大オン幅制御回路５Ｂは、ゲート信号入力端子４ａと接続されたインバータ５１１、２つの定電流源５２，５３、一端が定電流源５２に接続され他端が接地されたコンデンサＣ１、このコンデンサＣ１の充電電圧Ｖ＿Ｃ１を充放電制御するスイッチＳ１、コンデンサＣ１の充電電圧Ｖ＿Ｃ１を基準電圧ＲＥＦ１と比較して最大オン幅終了信号Ｔｍｏｔ＿Ｘを出力するコンパレータ５４から構成されている。ここでは、２つの定電流源５２，５３が、互いに直列に接続され、しかも第２の定電流源５３がコンデンサＣ１と並列に配置されている点で、実施の形態６で説明した最大オン幅制御回路５Ａとは構成が異なる。
【０１４３】
つぎに、実施の形態７に係るスイッチング電源装置の動作であるが、同期制御回路４Ｇの基本的な動作については、実施の形態６で説明した通りであり、ここでは最大オン幅制御回路５Ｂによるオン幅制御動作について説明する。
【０１４４】
図１７は、図１６の同期制御回路における負荷状態毎の制御動作を示すグラフである。
図１７（Ａ）〜（Ｃ）は、定格負荷（最大負荷）に対する負荷ＬＤの大きさの割合がそれぞれ重負荷状態（たとえば、５０％以上）、軽負荷状態（たとえば、５０〜２０％）、超軽負荷状態（たとえば、２０％以下）に対応するもので、横軸は時間軸であり、縦軸は最大オン幅制御回路５ＢのコンデンサＣ１に生じる充電電圧Ｖ＿Ｃ１の電圧を示している。時間軸の原点（０）は、ゲート信号ＶｇｐがＨに立ち上がるタイミング（図１４（Ａ）ではｔ１）に対応している。なお、図１７中の横軸に示すＴｓｒｓ＿０，Ｔｄｉｆは、それぞれ基準時間信号Ｔｓｒｓ＿０，パルス信号（内蔵ダイオードＤｓの導通タイミングの遅れ時間）Ｔｄｉｆが終了する（信号がＨからＬとなる）時刻である（信号名と同じ符号を時刻に付した）。
【０１４５】
図１７（Ａ）に示す重負荷状態（ＨＬ）では、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆが０となり、アンド回路５９から最大オン幅制御回路５Ｂに入力される可変時間幅の基準時間信号Ｔｓｒｓ＿Ｘ（＝Ｔｄｉｆ−Ｔｓｒｓ＿０）は常にＬとなる。すると、最大オン幅制御回路５Ｂでは定電流源５２からの定電流Ｉ１が常に定電流源５３に定電流Ｉ２だけ分流されるため、コンデンサＣ１は定電流Ｉ１より小さな電流値（Ｉ１−Ｉ２）で充電される。すなわち、コンデンサＣ１の充電電圧Ｖ＿Ｃ１は、コンデンサＣ１の容量値と電流値（Ｉ１−Ｉ２）による傾きで直線的に上昇する。したがって、最大オン幅制御回路５Ｂから出力される最大オン幅終了信号Ｔｍｏｔ＿Ｘによりナンド回路５５の出力がＨになって、フリップフロップ回路４８をリセットするまでの時間が長くなる。
【０１４６】
図１７（Ｂ）に示す軽負荷状態（ＬＬ）では、重負荷状態とは異なり内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆは０でないけれども、その大きさは基準時間信号Ｔｓｒｓ＿０以上の長さにならない。したがって、可変時間幅の基準時間信号Ｔｓｒｓ＿Ｘは常にＬであって、図１７（Ａ）と同様にコンデンサＣ１の充電電圧Ｖ＿Ｃ１が直線的に上昇する。
【０１４７】
図１７（Ｃ）に示す超軽負荷状態（ＶＬＬ）では、内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆが基準時間信号Ｔｓｒｓ＿０以上（Ｔｄｉｆ＞Ｔｓｒｓ＿０）になるため、時刻Ｔｓｒｓ＿０から時刻Ｔｄｉｆまでの間、最大オン幅制御回路５Ｂに可変時間幅の基準時間信号Ｔｓｒｓ＿ＸがＨとして供給されるようになる。このため、ゲート信号ＶｇｐがＨに立ち上がった後、基準時間信号Ｔｓｒｓ＿Ｘのオン時間幅に応じた時間だけ定電流源５３が遮断されて、コンデンサＣ１は定電流源５２からの定電流Ｉ１によって充電される。この期間はコンデンサＣ１に対する充電電流が増えるため、時刻Ｔｓｒｓ＿０から時刻Ｔｄｉｆまでの期間が長いほど、最大オン幅終了信号Ｔｍｏｔ＿Ｘによりナンド回路５５の出力がＨになって、フリップフロップ回路４８をリセットするまでの時間が短くなる。
【０１４８】
以上のように、実施の形態７に係る同期制御回路４Ｇでも、実施の形態６と同様に可変時間幅の基準時間信号Ｔｓｒｓ＿Ｘを用いて超軽負荷状態を判定するとともに、その時間幅が長いほど最大オン幅終了信号Ｔｍｏｔ＿Ｘの終了タイミングをより早めることによって、最大オン幅制御回路５Ａで同期駆動信号Ｖｇｓの最大オン幅を連続的に変更制御することができる。
【０１４９】
なお、実施の形態６，７の同期制御回路４Ｆ，４Ｇでは基準時間信号Ｔｓｒｓ＿Ｘで超軽負荷状態を判定していたが、インバータ５８、アンド回路５９および基準時間信号生成回路６を削除し、基準時間信号Ｔｓｒｓ＿Ｘに代えて遅れ時間Ｔｄｉｆを最大オン幅制御回路に供給するようにしてもよい。
【符号の説明】
【０１５０】
１  誤差増幅器（エラーアンプ）
２  ＶＣＯ（電圧制御発振回路）
３  駆動回路
４Ａ〜４Ｇ，４１，４２  同期制御回路
５Ａ，５Ｂ，４４〜４６，４４１，４４２  最大オン幅制御回路
６，４５１，４５２  基準時間信号生成回路
４３，５４  コンパレータ
４８，４８１〜４８３  フリップフロップ回路
４９  オア（ＯＲ：論理和）回路
５１，５６，５８，４７３，５１１〜５１３  インバータ
５２，５３  定電流源
５５，４７１，４７２  ナンド（ＮＡＮＤ：否定論理積）回路
５７，５９，４６１，４６２  アンド回路
４９１  バッファ回路
ＣO  出力コンデンサ
Ｃｒ  共振コンデンサ
Ｄｓ  内蔵ダイオード
Ｉｓ  二次電流
ＬＤ  負荷
Ｌｒ  共振インダクタ
Ｑａ，Ｑｂ  ＭＯＳＦＥＴ（主スイッチ素子）
Ｑｓ，Ｑｓ１，Ｑｓ２  ＭＯＳＦＥＴ（同期整流用スイッチ素子）
Ｔ  トランス
Ｔｄｉｆ  導通タイミングの遅れ時間、またはパルス信号、またはパルス信号がＬとなる時刻
Ｔｍｏｔ＿１，Ｔｍｏｔ＿２  最大オン幅信号
Ｔｍｏｔ＿Ｘ  最大オン幅終了信号
Ｔｓｒｓ＿０  基準時間信号、または基準時間信号がＬとなる時刻
Ｔｓｒｓ＿１，Ｔｓｒｓ＿２  基準時間信号
Ｔｓｒｓ＿Ｘ  新たな基準時間信号
Ｖｇａ，Ｖｇｂ，Ｖｇｐ  主スイッチ素子のゲート信号
Ｖｇｓ  同期駆動信号
Ｖｄｓｃ  レベル検出信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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