(57)【要約】【課題】一対の入力信号の差電圧をＡ／Ｄ変換可能としたＡ／Ｄ変換器を提供する。【解決手段】基準抵抗ブロックと、多数のコンパレータと、各コンパレータの出力信号に基づいて複数ビットのデジタル信号を生成するエンコーダとを備えたＡ／Ｄ変換器において、各コンパレータ１１ａに一対の差動入力信号ＶＩＰ，ＶＩＭと一対の比較電圧ＶＲ，ＳＧを入力し、各コンパレータ１１ａは、一対の差動入力信号の電位差を第一の電位差として検出する第一の電位差検出手段と、一対の比較電圧の片方を保持する第一の電位保持手段と、一対の比較電圧の他方に前記第一の電位差を減算し、その減算した電位に第一の電位保持手段より保持された電位を減算する第一の電位検出手段と、第一の電位差検出手段の検出電圧をインバータ回路１２のしきい値に加算して該インバータ回路の入力端子に供給するスイッチ回路ＳＷ１〜ＳＷ７とを備えたチョッパ型コンパレータで構成した。【選択図】図２
2010081221.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を複数の抵抗で分圧して複数の比較電圧を生成する基準抵抗ブロックと、
前記複数の比較電圧と入力信号電圧とを比較する複数のコンパレータと、
前記複数のコンパレータにおける各コンパレータの出力信号に基づいて複数ビットのデジタル信号を生成するエンコーダと
を備えたＡ／Ｄ変換器において、
前記各コンパレータに一対の差動入力信号と一対の比較電圧を入力し、
前記各コンパレータは、
前記一対の差動入力信号の電位差を第一の電位差として検出する第一の電位差検出手段と、
前記一対の比較電圧の電位差を第二の電位差として検出する第二の電位差検出手段と、
前記の第一の電位差と第二の電位差の差分を検出する第三の電位差検出手段と、
前記第三の電位差検出手段で検出した電圧をインバータ回路のしきい値に加算して該インバータ回路の入力端子に供給するスイッチ回路と
を備えたチョッパ型コンパレータで構成したことを特徴とするＡ／Ｄ変換器。
【請求項２】
基準電圧を複数の抵抗で分圧して複数の比較電圧を生成する基準抵抗ブロックと、
前記複数の比較電圧と入力信号電圧とを比較する複数のコンパレータと、
前記複数のコンパレータにおける各コンパレータの出力信号に基づいて複数ビットのデジタル信号を生成するエンコーダと
を備えたＡ／Ｄ変換器において、
前記各コンパレータに一対の差動入力信号と一対の比較電圧を入力し、
前記各コンパレータは、
前記一対の差動入力信号の電位差を第一の電位差として検出する第一の電位差検出手段と、
前記一対の比較電圧の一方を保持する第一の電位保持手段と、
前記一対の比較電圧の他方に前記第一の電位差を減算し、その減算した電位から第一の電位保持手段より保持された電位を減算する第一の電位検出手段と、
前記第一の電位検出手段で検出した電圧をインバータ回路のしきい値に加算して該インバータ回路の入力端子に供給するスイッチ回路と
を備えたチョッパ型コンパレータで構成したことを特徴とするＡ／Ｄ変換器。
【請求項３】
前記チョッパ型コンパレータは、
前記差動入力信号の一方を第一のノードに供給する第一のスイッチ回路と、
前記差動入力信号の他方を第二のノードに供給する第二のスイッチ回路と、
前記比較電圧の一方を前記第一のノードに供給する第三のスイッチ回路と、
前記比較電圧の他方を第三のノードに供給する第四のスイッチ回路と、
前記第一のノードと第二のノードとの間に接続される容量と、
前記第二のノードと第三のノードとの間に接続される第五のスイッチ回路と、
前記第三のノードと前記インバータ回路の入力端子との間に接続される容量と、
前記インバータ回路の入出力端子間に接続される第六のスイッチ回路と、
前記第一及び第二及び第四及び第六のスイッチ回路を共通の第一の制御信号で開閉制御し、前記第三及び第五のスイッチ回路を前記第一の制御信号に対し逆相となる第二の制御信号で開閉制御することを特徴とする請求項１又は２記載のＡ／Ｄ変換器。
【請求項４】
前記一対の比較電圧は、前記基準抵抗ブロックで生成した電圧のいずれか一つと前記基準電圧の中間電圧としたことを特徴とする請求項１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
【請求項５】
前記基準抵抗ブロックで生成した電圧のいずれか一つを前記第三のスイッチ回路を介して前記第一のノードに供給し、前記基準電圧の中間電圧を前記第四のスイッチ回路を介して前記第三のノードに供給したことを特徴とする請求項４記載のＡ／Ｄ変換器。
【請求項６】
前記基準抵抗ブロックで生成した電圧のいずれか一つを前記第四のスイッチ回路を介して前記第三のノードに供給し、前記基準電圧の中間電圧を前記第三のスイッチ回路を介して前記第一のノードに供給したことを特徴とする請求項４記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、チョッパ型コンパレータを使用したＡ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
図２９は、アナログ入力信号ＶＩＮをｎビットのデジタル信号Ｄｎに変換する並列型Ａ／Ｄ変換器の一例を示す。２ｎ−１個のコンパレータ１には入力信号ＶＩＮと比較電圧ＶＲがそれぞれ入力される。比較電圧ＶＲは、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を２ｎ−１個の抵抗Ｒで分圧した電圧であり、その分圧電圧が各コンパレータ１に入力される。
【０００３】
各コンパレータ１は入力信号ＶＩＮと比較電圧ＶＲとを比較し、その比較結果をＨレベル若しくはＬレベルの出力信号ＯＵＴとしてそれぞれフリップフロップ回路（ＦＦ）２に出力する。各フリップフロップ回路２は、クロック発生器３から出力されるラッチ信号に基づいてコンパレータ１の出力信号ＯＵＴをラッチして、エンコーダ４に出力する。
【０００４】
エンコーダ４は、各フリップフロップ回路２の出力信号に基づいてｎビットのデジタル信号Ｄｎを生成して出力する。
図３０は、コンパレータ１の一例を示す。このコンパレータ１は、チョッパ型コンパレータで構成され、比較電圧ＶＲと入力信号ＶＩＮがそれぞれスイッチ回路ＳＷ１２，ＳＷ１１を介して容量Ｃの一方のノードｘに接続される。
【０００５】
また、容量Ｃの他方のノードｙはインバータ回路５の入力端子に接続され、そのインバータ回路５の入出力端子はスイッチ回路ＳＷ１３を介して接続されている。そして、インバータ回路５から出力信号ＯＵＴが出力される。
【０００６】
スイッチ回路ＳＷ１１，ＳＷ１３は図３１に示す制御信号φ１１で開閉制御され、スイッチ回路ＳＷ１２は制御信号φ１１の逆相信号である制御信号φ１２で制御される。そして、スイッチ回路ＳＷ１１〜ＳＷ１３は、各制御信号φ１１，φ１２がＨレベルとなるとき導通状態となる。
【０００７】
このようなコンパレータ１の動作を説明すると、まず制御信号φ１１がＨレベル、制御信号φ１２がＬレベルとなって、スイッチ回路ＳＷ１１，ＳＷ１３が導通状態となるとともに、スイッチ回路ＳＷ１２が不導通状態となる。
【０００８】
すると、ノードｘが入力信号ＶＩＮレベルとなり、ノードｙはインバータ回路５のしきい値レベルとなるように容量Ｃが充電される。
次いで、制御信号φ１１がＬレベル、制御信号φ１２がＨレベルとなって、スイッチ回路ＳＷ１１，ＳＷ１３が不導通状態となるとともに、スイッチ回路ＳＷ１２が導通状態となる。
【０００９】
すると、ノードｘは比較電圧ＶＲレベルとなり、その比較電圧ＶＲが入力信号ＶＩＮより高い場合にはノードｙの電位が上昇してしきい値よりたかくなるため、出力信号ＯＵＴがＬレベルとなる。また、比較電圧ＶＲが入力信号ＶＩＮより低い場合にはノードｙの電位がしきい値より低くなって出力信号ＯＵＴがＨレベルとなる。
【００１０】
従って、入力信号ＶＩＮが比較電圧ＶＲより高くなると、インバータ回路５からＨレベルの出力信号ＯＵＴが出力され、入力信号ＶＩＮが比較電圧ＶＲより低くなると、インバータ回路５からＬレベルの出力信号ＯＵＴが出力される。
【００１１】
図３２は、差動入力信号ＶＩＰ，ＶＩＭの差電圧を入力信号ＶＩＮとして入力してＡ／Ｄ変換を行うＡ／Ｄ変換器の一例を示す。差動入力信号ＶＩＰ，ＶＩＭはバッファアンプ６に入力され、バッファアンプ６は差動入力信号ＶＩＰ，ＶＩＭの差電圧を図２９に示すような並列型Ａ／Ｄ変換器７に入力信号ＩＮとして出力する。そして、Ａ／Ｄ変換器７は入力信号ＩＮをｎビットのデジタル信号Ｄｎに変換して出力する。
【００１２】
このように差動入力信号ＶＩＰ，ＶＩＭの差電圧を入力信号ＶＩＮとして入力することにより、入力信号ＩＮのノイズを低減してＡ／Ｄ変換の精度を向上させることが可能となる。従って、入力信号が微小電圧となる近年のＡ／Ｄ変換器では、差動入力信号を入力信号とするＡ／Ｄ変換器が必要となっている。
【特許文献１】特開平８−７９０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図３２に示すように、差動入力信号ＶＩＰ，ＶＩＭを並列型Ａ／Ｄ変換器７でＡ／Ｄ変換するためには、Ａ／Ｄ変換器７の前段に差動入力信号ＶＩＰ，ＶＩＭの差電圧を検出して出力するバッファアンプ６が必要となる。
【００１４】
従って、Ａ／Ｄ変換器７の消費電流にバッファアンプ６の消費電流が付加されるため、Ａ／Ｄ変換に要する消費電流が増大するという問題点がある。また、バッファアンプ６の電源電圧が低電圧化されると、バッファアンプ６の出力信号のＳ／Ｎ比が劣化して、Ａ／Ｄ変換精度が低下するという問題点がある。
【００１５】
特許文献１に記載されたコンパレータでは、２つのインバータアンプを使用して信号電位と参照電位のノイズを相殺するようにしたチョッパ型コンパレータが開示されているが、一対の入力信号の差電圧をＡ／Ｄ変換するための構成は開示されていない。
【００１６】
この発明の目的は、一対の入力信号の差電圧をＡ／Ｄ変換可能としたＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的は、基準電圧を複数の抵抗で分圧して複数の比較電圧を生成する基準抵抗ブロックと、前記複数の比較電圧と入力信号電圧とを比較する複数のコンパレータと、前記複数のコンパレータにおける各コンパレータの出力信号に基づいて複数ビットのデジタル信号を生成するエンコーダとを備えたＡ／Ｄ変換器において、前記各コンパレータに一対の差動入力信号と一対の比較電圧を入力し、前記各コンパレータは、前記一対の差動入力信号の電位差を第一の電位差として検出する第一の電位差検出手段と、前記一対の比較電圧の電位差を第二の電位差として検出する第二の電位差検出手段と、前記の第一の電位差と第二の電位差の差分を検出する第三の電位差検出手段と、前記第三の電位差検出手段で検出した電圧をインバータ回路のしきい値に加算して該インバータ回路の入力端子に供給するスイッチ回路とを備えたチョッパ型コンパレータで構成したＡ／Ｄ変換器により達成される。
【発明の効果】
【００１８】
開示されたＡ／Ｄ変換器では、一対の入力信号の差電圧をＡ／Ｄ変換することができる。
【発明を実施するための最良の形態】
【００１９】
（第一の実施形態）
以下、この発明を具体化した第一の実施形態を図面に従って説明する。図１はチョッパ型コンパレータ１１ａを使用した並列型Ａ／Ｄ変換器を示す。この実施形態は、コンパレータ１１ａの構成及びそのコンパレータ１１ａに差動入力信号ＶＩＰ，ＶＩＭと固定比較電圧ＳＧが入力される点を除いて図２９に示す従来例と同様である。従来例と同一構成部分は同一符号を付して説明する。
【００２０】
ｎビットのデジタル信号Ｄｎを出力するために、２ｎ−１個のコンパレータ１１ａには高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を基準抵抗ブロックを構成する２ｎ−１個の抵抗Ｒで分圧した電圧が比較電圧ＶＲとしてそれぞれ入力される。高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬの電位差は、差動入力信号ＶＩＰ，ＶＩＭの最大振幅の２倍以上の電位差とする。
【００２１】
また、各コンパレータ１１ａには共通の差動入力信号（入力信号電圧）ＶＩＰ，ＶＩＭが入力されるとともに、固定比較電圧ＳＧが入力される。固定比較電圧ＳＧは、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの中間電圧に最も近い分圧電圧が入力される。
【００２２】
正確には、次式で表される電圧が入力される。
ＳＧ＝（２ｎ−１／２ｎ−１）×（ＶＲＨ＋ＶＲＬ）≒（ＶＲＨ＋ＶＲＬ）／２
各コンパレータ１１ａの出力信号ＯＵＴはそれぞれフリップフロップ回路２でラッチされてエンコーダ４に出力される。そして、エンコーダ４は各フリップフロップ回路２の出力信号に基づいてｎビットのデジタル信号Ｄｎを生成して出力する。
【００２３】
前記コンパレータ１１ａの具体的構成を図２に従って説明する。前記差動入力信号ＶＩＰは、第一のスイッチ回路ＳＷ１を介して容量Ｃ１の一方の端子である第一のノードａに供給され、前記差動入力信号ＶＩＭは、第二のスイッチ回路ＳＷ２を介して容量Ｃ２の一方の端子である第二のノードｂに供給される。前記容量Ｃ１，Ｃ２の他方の端子であるノードｄは、第七のスイッチ回路ＳＷ６を介してインバータ回路１２の入力端子であるノードｅに接続される（第一の電位差検出手段、第三の電位差検出手段）。
【００２４】
前記固定比較電圧ＳＧは、第四のスイッチ回路ＳＷ４を介して容量Ｃ３の一方の端子である第三のノードｃに供給される（第一の電位保持手段、第二の電位差検出手段）。前記比較電圧ＶＲは、第三のスイッチ回路ＳＷ３を介して前記ノードａに供給され、前記ノードｂとノードｃは、第五のスイッチ回路ＳＷ５を介して接続されている。ノードｃは容量Ｃ３を介して前記インバータ回路１２の入力端子であるノードｅに接続されている（第一の電位検出手段）。
【００２５】
前記容量Ｃ１，Ｃ２の他方の端子であるノードｄは、第七のスイッチ回路ＳＷ６を介してインバータ回路１２の入力端子であるノードｅに接続され、そのノードｅは容量Ｃ３を介して前記ノードｃに接続されている（第三の電位差検出手段）。
【００２６】
前記インバータ回路１２の入出力端子は第六のスイッチ回路ＳＷ７を介して接続され、インバータ回路１２の出力端子から出力信号ＯＵＴが出力される。
前記スイッチ回路ＳＷ１，ＳＷ２，ＳＷ４，ＳＷ６，ＳＷ７は共通の第一の制御信号φ１で開閉制御され、前記スイッチ回路ＳＷ３，ＳＷ５は共通の第二の制御信号φ２で開閉制御される。図４に示すように、前記制御信号φ１，φ２は相補信号であり、各スイッチ回路ＳＷ１〜ＳＷ７は入力される制御信号がＨレベルとなると導通状態となり、Ｌレベルとなると不導通状態となる。前記制御信号φ１，φ２は、クロック発生器３で生成される。
【００２７】
次に、上記のように構成されたコンパレータ１１ａの動作を図３〜図６に従って説明する。
制御信号φ１がＨレベルとなり、制御信号φ２がＬレベルとなると、図３に示すように、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ４，ＳＷ６，ＳＷ７が導通状態となり、スイッチ回路ＳＷ３，ＳＷ５が不導通状態となる。
【００２８】
すると、図４に示すように、ノードａは差動入力信号ＶＩＰレベルとなり、ノードｂは差動入力信号ＶＩＭレベルとなる。また、ノードｃは固定比較電圧ＳＧレベルとなり、ノードｄ、ノードｅ及び出力信号ＯＵＴはインバータ回路１２のしきい値Ｖｔｈレベルとなる。
【００２９】
次いで、制御信号φ１がＬレベルとなり、制御信号φ２がＨレベルとなると、図５に示すように、スイッチ回路ＳＷ１，ＳＷ２，ＳＷ４，ＳＷ６，ＳＷ７が不導通状態となり、スイッチ回路ＳＷ３，ＳＷ５が導通状態となる。
【００３０】
すると、ノードａ〜ｅは図４に示すレベルとなり、各ノードａ〜ｅの電位は次式で表される。
【００３１】
【数１】
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上式及び図４に示すように、ノードａは制御信号φ１がＨレベルとなると、差動入力信号ＶＩＰの電位となり、制御信号φ２がＨレベルとなると、比較電圧ＶＲの電位となる。
【００３２】
ノードｂは、制御信号φ１がＨレベルとなると、差動入力信号ＶＩＭの電位となり、制御信号φ２がＨレベルとなると、比較電圧ＶＲから、差動入力信号ＶＩＰ，ＶＩＭの電位差を減算したレベルとなる。
【００３３】
従って、制御信号φ２がＨレベルとなると、差動入力信号ＶＩＰの電位が同ＶＩＭより高いとき、差動入力信号ＶＩＰ，ＶＩＭの電位差が小さくなるにつれて、ノードｂの電位が上昇する。また、差動入力信号ＶＩＰの電位が同ＶＩＭより低いとき、差動入力信号ＶＩＰ，ＶＩＭの電位差が大きくなるにつれて、ノードｂの電位が上昇する。
【００３４】
ノードｃは、制御信号φ１がＨレベルとなると固定比較電圧ＳＧレベルとなり、制御信号φ２がＨレベルとなるとノードｂと同一電位となる。
ノードｄは、制御信号φ１がＨレベルとなるとインバータ回路１２のしきい値Ｖｔｈレベルとなり、制御信号φ２がＨレベルとなると、しきい値Ｖｔｈに比較電圧ＶＲと差動入力信号ＶＩＰの電位差が加算される。従って、差動入力信号ＶＩＰの電位が比較電圧ＶＲより高いとき、ノードｄの電位はしきい値Ｖｔｈより低くなり、差動入力信号ＶＩＰの電位が比較電圧ＶＲより低いとき、ノードｄの電位はしきい値Ｖｔｈより高くなる。
【００３５】
ノードｅは、制御信号φ１がＨレベルとなるとインバータ回路１２のしきい値Ｖｔｈレベルとなり、制御信号φ２がＨレベルとなるとノードｂの電位に対し基準信号ＳＧが減算され、しきい値Ｖｔｈが加算された電位となる。
【００３６】
そして、ノードｅの電位がしきい値Ｖｔｈより低くなると、出力信号ＯＵＴがＨレベルとなり、しきい値Ｖｔｈより高くなると、出力信号ＯＵＴがＬレベルとなる。
この結果、コンパレータ１１ａの出力信号ＯＵＴは、差動入力信号ＶＩＰと同ＶＩＭの電位差が比較電圧ＶＲと固定比較電圧ＳＧとの電位差より小さくなるとＬレベルとなり、差動入力信号ＶＩＰと同ＶＩＭの電位差が比較電圧ＶＲと固定比較電圧ＳＧとの電位差より大きくなるとＨレベルとなる。
【００３７】
このような動作により、デジタル出力信号Ｄｎは差動入力信号ＶＩＰの電位が同ＶＩＭの電位より低く、かつ振幅が最も大きい場合に最も小さくなり、差動入力信号ＶＩＰの電位が同ＶＩＭの電位より高く、かつ振幅が最も大きい場合に最も大きくなる。
【００３８】
図６は、異なる比較電圧ＶＲが入力されるコンパレータ１１ａにおいて、差動入力信号ＶＩＰが変化した場合に、制御信号φ１がＬレベルとなるときのノードｅの電圧の変化をシミュレーションした結果を示す。シミュレーション条件は、インバータ回路１２の電源電圧を３Ｖ、しきい値Ｖｔｈを１．５Ｖ、固定比較電圧ＳＧを１．５Ｖ、差動入力信号ＶＩＰを１．２Ｖ〜１．８Ｖの間で０．１Ｖステップで変化させ、差動入力信号ＶＩＭは２ＳＧ−ＶＩＰとする。
【００３９】
そして、比較電圧ＶＲとして０．９Ｖ、１．５Ｖ、２．１Ｖがそれぞれ入力されるコンパレータ１１ａについてシミュレーションを行った。
図６に示すように、比較電圧ＶＲが０．９Ｖで、差動入力信号ＶＩＰが１．２Ｖであると、ノードｅは１．５Ｖとなり、差動入力信号ＶＩＰが上昇するにつれてノードｅの電位は低下する。すると、０．９Ｖの比較電圧ＶＲが入力されたコンパレータ１１ａでは、差動入力信号ＶＩＰが１．２Ｖ〜１．８Ｖの範囲で変化したとき、出力信号ＯＵＴはほぼＨレベルとなる。
【００４０】
また、比較電圧ＶＲが１．５Ｖで、差動入力信号ＶＩＰが１．２Ｖであると、ノードｅは２．１Ｖ程度となり、差動入力信号ＶＩＰが上昇するにつれてノードｅの電位は低下する。すると、１．５Ｖの比較電圧ＶＲが入力されたコンパレータ１１ａでは、差動入力信号ＶＩＰが１．２Ｖ〜１．８Ｖの範囲で変化したとき、出力信号ＯＵＴは差動入力信号ＶＩＰの１．５Ｖを境界としてＬレベルからＨレベルに反転する。
【００４１】
また、比較電圧ＶＲが２．１Ｖで、差動入力信号ＶＩＰが１．２Ｖであると、ノードｅは２．７Ｖ程度となり、差動入力信号ＶＩＰが上昇するにつれてノードｅの電位は低下する。すると、２．１Ｖの比較電圧ＶＲが入力されたコンパレータ１１ａでは、差動入力信号ＶＩＰが１．２Ｖ〜１．８Ｖの範囲で変化したとき、出力信号ＯＵＴはほぼＬレベルとなる。
【００４２】
上記のような並列型Ａ／Ｄ変換器では、次に示す作用効果を得ることができる。
（１）多数のコンパレータ１１ａに差動入力信号ＶＩＰ，ＶＩＭをそれぞれ入力することにより、差動入力信号ＶＩＰ，ＶＩＭをＡ／Ｄ変換することができる。従って、前記従来例で使用したバッファアンプを使用することなく差動入力信号ＶＩＰ，ＶＩＭを直接に入力することができるので、消費電力を低減することができるとともに、回路面積を縮小することができる。
（２）バッファアンプを使用しないので、バッファアンプのノイズに影響されることはない。従って、電源を低電圧化しても、Ａ／Ｄ変換精度の低下を防止することができる。
（３）前記従来例のチョッパ型コンパレータに対し、容量を２個付加し、スイッチ回路を４個付加したチョッパ型コンパレータ１１ａを使用して上記Ａ／Ｄ変換器を構成することができる。チョッパ型コンパレータの回路面積を大きく増大させることはなく、バッファアンプの省略により回路面積の縮小を図ることができる。
（第二の実施形態）
図７〜図９は、第二の実施形態を示す。この実施形態は、前記第一の実施形態のコンパレータ１１ａに代えてコンパレータ１１ｂを使用したものであり、その他の構成は第一の実施形態と同様である。
【００４３】
図８に示すように、コンパレータ１１ｂは固定比較電圧ＳＧがスイッチ回路ＳＷ３を介してノードａに供給され、比較電圧ＶＲがスイッチ回路ＳＷ４を介してノードｃに供給される。その他の構成は第一の実施形態のコンパレータ１１ａと同様である。
【００４４】
図９は、前記コンパレータ１１ｂの動作を示す。同図に示すように、各ノードａ〜ｅの動作は、前記第一の実施形態のコンパレータ１１ａに対し、ノードｂ〜ｅの比較電圧ＶＲと固定比較電圧ＳＧとが入れ替わった点を除いて、同様に動作する。従って、第一の実施形態と同様な作用効果を得ることができる。
（第三の実施形態）
図１０〜図１２は、第三の実施形態を示す。この実施形態は、前記第一の実施形態のコンパレータ１１ａに代えてコンパレータ１１ｃを使用したものである。図１０に示すように、各コンパレータ１１ｃには、コンパレータ１１ａの比較電圧ＶＲと固定比較電圧ＳＧに代えて比較電圧ＶＲＰ，ＶＲＭが供給される。
【００４５】
比較電圧ＶＲＰ，ＶＲＭは、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を（２ｎ−１）個の抵抗Ｒで分圧した電圧を順次入れ替えて入力される。すなわち、最下位ビット側のコンパレータ１１ｃを１番目とし、最上位ビット側のコンパレータを（２ｎ−１）番目のコンパレータ１１ｃとしたとき、（２ｎ−１）番目のコンパレータ１１ｃには比較電圧ＶＲＰとして分圧電圧の中から最も高い電圧を入力し、比較電圧ＶＲＭとして分圧電圧の中から最も低い電圧を入力している。
【００４６】
そして、（２ｎ−１）番目のコンパレータ１１ｃから下位ビット側のコンパレータ１１ｃにかけて、比較電圧ＶＲＰとして順次低電位側の分圧電圧が入力され、比較電圧ＶＲＭとして順次高電位側の分圧電圧が入力される。
【００４７】
このような構成により、（２ｎ−１）番目のコンパレータ１１ｃと１番目のコンパレータ１１ｃでは、比較電圧ＶＲＰ，ＶＲＭが逆転している。
各コンパレータ１１ｃでは、図１１に示すように、比較電圧ＶＲＰがスイッチ回路ＳＷ３を介してノードａに供給され、比較電圧ＶＲＭがスイッチ回路ＳＷ４を介してノードｃに供給される。その他の構成は、前記コンパレータ１１ａと同様である。
【００４８】
図１２は、前記コンパレータ１１ｃの動作を示す。同図に示すように、各ノードａ〜ｅの動作は、前記第一の実施形態のコンパレータ１１ａに対し、ノードａ〜ｅの比較電圧ＶＲが同ＶＲＰに入れ替わり、固定比較電圧ＳＧが比較電圧ＶＲＭに入れ替わった点を除いて、同様に動作する。従って、第一の実施形態と同様な作用効果を得ることができる。
【００４９】
また、各コンパレータ１１ｃに比較電圧ＶＲＰ，ＶＲＭを順次入れ替えて入力することにより、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を差動入力信号ＶＩＰ，ＶＩＭの最大振幅と同一の電位差とすることができる。
（第四の実施形態）
図１３〜図１５は、第四の実施形態を示す。この実施形態は、前記第三の実施形態の各コンパレータ１１ｃに代えて、コンパレータ１１ｄを使用したものである。図１３に示すように、各コンパレータ１１ｄには、第三の実施形態と同様な比較電圧ＶＲＰ，ＶＲＭを逆転して入力している。
【００５０】
各コンパレータ１１ｄでは、図１４に示すように、比較電圧ＶＲＭがスイッチ回路ＳＷ３を介してノードａに供給され、比較電圧ＶＲＰがスイッチ回路ＳＷ４を介してノードｃに供給される。その他の構成は、前記コンパレータ１１ｃと同様である。
【００５１】
図１５は、前記コンパレータ１１ｄの動作を示す。同図に示すように、各ノードａ〜ｅの動作は、前記第三の実施形態のコンパレータ１１ｃに対し、ノードａ〜ｅの比較電圧ＶＲＰ，ＶＲＭが入れ替わった点を除いて、同様に動作する。従って、第三の実施形態と同様な作用効果を得ることができる。
【００５２】
また、各コンパレータ１１ｃに比較電圧ＶＲＰ，ＶＲＭを順次入れ替えて入力することにより、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を差動入力信号ＶＩＰ，ＶＩＭの最大振幅と同一の電位差とすることができる。
（第五の実施形態）
図１６〜図１８は、第五の実施形態を示す。この実施形態は、前記第一の実施形態の各コンパレータ１１ａに代えて、コンパレータ１１ｅを使用したものである。図１６に示すＡ／Ｄ変換器は、コンパレータ１１ｅを除いて、前記第一の実施形態と同様である。
【００５３】
各コンパレータ１１ｅでは、図１７に示すように、図３に示す前記コンパレータ１１ａから容量Ｃ１，Ｃ２及びスイッチ回路ＳＷ６を除去し、ノードａ，ｂ間に容量Ｃ４を接続したものである。各スイッチ回路ＳＷ１〜ＳＷ５及びＳＷ７は前記コンパレータ１１ａと同様に制御信号φ１，φ２で開閉制御される。
【００５４】
図１８は、前記コンパレータ１１ｅの動作を示す。同図に示すように、各ノードａ〜ｃ，ｅの動作は、前記コンパレータ１１ａの各ノードａ〜ｃ，ｅの動作と同様である。従って、第一の実施形態と同様な作用効果を得ることができる。
【００５５】
また、この実施形態のコンパレータ１１ｅは前記コンパレータ１１ａに比してスイッチ回路及び容量の数を削減することができるので、回路面積を縮小し、かつ消費電力を低減することができる。
（第六の実施形態）
図１９〜図２１は、第六の実施形態を示す。この実施形態は、前記第五の実施形態のコンパレータ１１ｅに代えてコンパレータ１１ｆを使用したものであり、その他の構成は第一の実施形態と同様である。
【００５６】
図２０に示すように、コンパレータ１１ｆは固定比較電圧ＳＧがスイッチ回路ＳＷ３を介してノードａに供給され、比較電圧ＶＲがスイッチ回路ＳＷ４を介してノードｃに供給される。その他の構成は第一の実施形態のコンパレータ１１ｅと同様である。
【００５７】
図２１は、前記コンパレータ１１ｅの動作を示す。同図に示すように、各ノードａ〜ｃ，ｅ動作は、前記第五の実施形態のコンパレータ１１ｅに対し、ノードｂ，ｃ，ｅの比較電圧ＶＲが固定比較電圧ＳＧに入れ替わった点を除いて、同様に動作する。従って、第五の実施形態と同様な作用効果を得ることができる。
（第七の実施形態）
図２２〜図２４は、第七の実施形態を示す。この実施形態は、前記第五の実施形態のコンパレータ１１ｅに代えてコンパレータ１１ｇを使用したものである。図２３に示すように、各コンパレータ１１ｇには、コンパレータ１１ｆの比較電圧ＶＲと固定比較電圧ＳＧに代えて比較電圧ＶＲＰ，ＶＲＭが供給される。各コンパレータ１１ｇに比較電圧ＶＲＰ，ＶＲＭを供給する構成は、前記第三の実施形態と同様である。
【００５８】
図２４は、前記コンパレータ１１ｇの動作を示す。同図に示すように、各ノードａ〜ｃ，ｅの動作は、前記第五の実施形態のコンパレータ１１ｅに対し、ノードａ〜ｃ，ｅの比較電圧ＶＲが同ＶＲＰに入れ替わり、固定比較電圧ＳＧが比較電圧ＶＲＭに入れ替わった点を除いて、同様に動作する。従って、第五の実施形態と同様な作用効果を得ることができる。
【００５９】
また、各コンパレータ１１ｇに比較電圧ＶＲＰ，ＶＲＭを順次入れ替えて入力することにより、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を差動入力信号ＶＩＰ，ＶＩＭの最大振幅と同一の電位差とすることができる。
（第八の実施形態）
図２５〜図２７は、第八の実施形態を示す。この実施形態は、前記第七の実施形態のコンパレータ１１ｇに代えてコンパレータ１１ｈを使用したものである。図２５に示すように、各コンパレータ１１ｈには、第七の実施形態と同様な比較電圧ＶＲＰ，ＶＲＭを逆転して入力している。
【００６０】
各コンパレータ１１ｈでは、図２６に示すように、比較電圧ＶＲＭがスイッチ回路ＳＷ３を介してノードａに供給され、比較電圧ＶＲＰがスイッチ回路ＳＷ４を介してノードｃに供給される。その他の構成は、前記コンパレータ１１ｇと同様である。
【００６１】
図２７は、前記コンパレータ１１ｈの動作を示す。同図に示すように、各ノードａ〜ｃ，ｅの動作は、前記第七の実施形態のコンパレータ１１ｇに対し、ノードａ〜ｃ，ｅの比較電圧ＶＲＰ，ＶＲＭが入れ替わった点を除いて、同様に動作する。従って、第七の実施形態と同様な作用効果を得ることができる。
【００６２】
また、各コンパレータ１１ｃに比較電圧ＶＲＰ，ＶＲＭを順次入れ替えて入力することにより、高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬとの電位差を差動入力信号ＶＩＰ，ＶＩＭの最大振幅と同一の電位差とすることができる。
（第九の実施形態）
図２８は、第九の実施形態を示す。この実施の形態は、前記第一の実施形態のコンパレータ１１ａを使用して、差動入力信号ＶＩＰ，ＶＩＭを４ビットのデジタル信号Ｄ０〜Ｄ３にＡ／Ｄ変換する直並列形Ａ／Ｄ変換器を構成したものである。
【００６３】
３個のコンパレータ群１３は、上位２ビットの粗変換を行う３個のコンパレータ１１ａで構成され、コンパレータ群１４ａ，１４ｂは下位２ビットの密変換を行う３個ずつのコンパレータ１１ａで構成される。このＡ／Ｄ変換器は、下位２ビットの変換動作を２組のコンパレータ群１４ａ，１４ｂで並列に行って、２チャンネルの出力信号を出力するようにしたものである。
【００６４】
前記各コンパレータ群１３，１４ａ，１４ｂを構成するコンパレータ１１ａには、それぞれ差動入力信号ＶＩＰ，ＶＩＭが入力される。高電位側基準電圧ＶＲＨと低電位側基準電圧ＶＲＬの電位差は１２個の抵抗Ｒで分圧され、コンパレータ群１３のコンパレータ１１ａには３個ずつの抵抗で４段階に分圧された電圧が比較電圧ＶＲとして供給される。
【００６５】
４段階に分圧された電圧をさらに３個ずつの抵抗Ｒで分圧した電圧は、それぞれ３個ずつのスイッチ回路で構成されるスイッチ回路群１５ａ〜１５ｄを介して前記コンパレータ群１４ａ，１４ｂを構成するコンパレータ１１ａにそれぞれ入力される。
【００６６】
前記スイッチ回路群１５ａ〜１５ｄは、前記コンパレータ群１３で粗変換された２ビットの信号に基づいて、いずれか１つのスイッチ回路群が導通状態となる。
各コンパレータ群１３，１４ａ，１４ｂのコンパレータ１１ａの出力信号は、フリップフロップ回路でラッチされてそれぞれエンコーダ１６，１７ａに出力される。そして、エンコーダ１６から上位２ビットのデジタル信号Ｄ２，Ｄ３が出力され、エンコーダ１７ａから下位２ビットのデジタル信号Ｄ０，Ｄ１が出力される。
【００６７】
このように構成された直並列形Ａ／Ｄ変換器では、スイッチ回路群１５ａ〜１５ｄをすべて不導通とした状態でコンパレータ群１３により上位２ビットの粗変換が行われ、次いで上位２ビットの出力信号Ｄ２，Ｄ３に基づいて、スイッチ回路群１５ａ〜１５ｄのいずれか１つが導通状態となって、下位２ビットの密変換が行われる。
【００６８】
従って、上記のような構成により、差動入力信号ＶＩＰ，ＶＩＭを入力してＡ／Ｄ変換処理を行う直並列形Ａ／Ｄ変換器を実現することができる。
上記実施の形態は、以下に示す態様で実施することもできる。
・容量Ｃ１〜Ｃ４の容量値を一致させることにより、変換精度を向上させることが可能となる。
【００６９】
以下に、本発明の諸態様を付記としてまとめる。
（付記１）
基準電圧を複数の抵抗で分圧して複数の比較電圧を生成する基準抵抗ブロックと、
前記複数の比較電圧と入力信号電圧とを比較する複数のコンパレータと、
前記複数のコンパレータにおける各コンパレータの出力信号に基づいて複数ビットのデジタル信号を生成するエンコーダと
を備えたＡ／Ｄ変換器において、
前記各コンパレータに一対の差動入力信号と一対の比較電圧を入力し、
前記各コンパレータは、
前記一対の差動入力信号の電位差を第一の電位差として検出する第一の電位差検出手段と、
前記一対の比較電圧の電位差を第二の電位差として検出する第二の電位差検出手段と、
前記の第一の電位差と第二の電位差の差分を検出する第三の電位差検出手段と、
前記第三の電位差検出手段で検出した電圧をインバータ回路のしきい値に加算して該インバータ回路の入力端子に供給するスイッチ回路と
を備えたチョッパ型コンパレータで構成したことを特徴とするＡ／Ｄ変換器。
（付記２）
基準電圧を複数の抵抗で分圧して複数の比較電圧を生成する基準抵抗ブロックと、
前記複数の比較電圧と入力信号電圧とを比較する複数のコンパレータと、
前記複数のコンパレータにおける各コンパレータの出力信号に基づいて複数ビットのデジタル信号を生成するエンコーダと
を備えたＡ／Ｄ変換器において、
前記各コンパレータに一対の差動入力信号と一対の比較電圧を入力し、
前記各コンパレータは、
前記一対の差動入力信号の電位差を第一の電位差として検出する第一の電位差検出手段と、
前記一対の比較電圧の一方を保持する第一の電位保持手段と、
前記一対の比較電圧の他方に前記第一の電位差を減算し、その減算した電位から第一の電位保持手段より保持された電位を減算する第一の電位検出手段と、
前記第一の電位検出手段の検出電圧をインバータ回路のしきい値に加算して該インバータ回路の入力端子に供給するスイッチ回路と
を備えたチョッパ型コンパレータで構成したことを特徴とするＡ／Ｄ変換器。
（付記３）
前記チョッパ型コンパレータは、
前記差動入力信号の一方を第一のノードに供給する第一のスイッチ回路と、
前記差動入力信号の他方を第二のノードに供給する第二のスイッチ回路と、
前記比較電圧の一方を前記第一のノードに供給する第三のスイッチ回路と、
前記比較電圧の他方を第三のノードに供給する第四のスイッチ回路と、
前記第一のノードと第二のノードとの間に接続される容量と、
前記第二のノードと第三のノードとの間に接続される第五のスイッチ回路と、
前記第三のノードと前記インバータ回路の入力端子との間に接続される容量と、
前記インバータ回路の入出力端子間に接続される第六のスイッチ回路と、
前記第一及び第二及び第四及び第六のスイッチ回路を共通の第一の制御信号で開閉制御し、前記第三及び第五のスイッチ回路を前記第一の制御信号に対し逆相となる第二の制御信号で開閉制御することを特徴とする付記１又は２記載のＡ／Ｄ変換器。
（付記４）
前記一対の比較電圧は、前記基準抵抗ブロックで生成した電圧のいずれか一つと前記基準電圧の中間電圧としたことを特徴とする付記１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
（付記５）
前記基準抵抗ブロックで生成した電圧のいずれか一つを前記第三のスイッチ回路を介して前記第一のノードに供給し、前記基準電圧の中間電圧を前記第四のスイッチ回路を介して前記第三のノードに供給したことを特徴とする付記４記載のＡ／Ｄ変換器。
（付記６）
前記基準抵抗ブロックで生成した電圧のいずれか一つを前記第四のスイッチ回路を介して前記第三のノードに供給し、前記基準電圧の中間電圧を前記第三のスイッチ回路を介して前記第一のノードに供給したことを特徴とする付記４記載のＡ／Ｄ変換器。
（付記７）
前記各コンパレータには、前記一対の比較電圧として、前記基準抵抗ブロックで生成した電圧のうち、一方の比較電圧として最も高電圧の分圧電圧から順次低電圧側の分圧電圧を選択して入力し、他方の比較電圧として最も低電圧の分圧電圧から順次高電圧側の分圧電圧を選択して入力したことを特徴とする付記１乃至３のいずれか１項に記載のＡ／Ｄ変換器。
（付記８）
前記第一のノードと第二のノードとの間に２つの容量を直列に接続し、該２つの容量間と前記インバータ回路の入力端子とを第七のスイッチ回路を介して接続し、前記第七のスイッチ回路を前記第一の制御信号で開閉制御したことを特徴とする付記３乃至７のいずれか１項に記載のＡ／Ｄ変換器。
【図面の簡単な説明】
【００７０】
【図１】第一の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図２】第一の実施形態のコンパレータを示す回路図である。
【図３】第一の実施形態のコンパレータのスイッチ回路の動作を示す回路図である。
【図４】第一の実施形態のコンパレータの動作を示すタイミング波形図である。
【図５】第一の実施形態のコンパレータのスイッチ回路の動作を示す回路図である。
【図６】第一の実施形態のコンパレータのシミュレーション結果を示す特性図である。
【図７】第二の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図８】第二の実施形態のコンパレータを示す回路図である。
【図９】第二の実施形態のコンパレータの動作を示すタイミング波形図である。
【図１０】第三の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図１１】第三の実施形態のコンパレータを示す回路図である。
【図１２】第三の実施形態のコンパレータの動作を示すタイミング波形図である。
【図１３】第四の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図１４】第四の実施形態のコンパレータを示す回路図である。
【図１５】第四の実施形態のコンパレータの動作を示すタイミング波形図である。
【図１６】第五の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図１７】第五の実施形態のコンパレータを示す回路図である。
【図１８】第五の実施形態のコンパレータの動作を示すタイミング波形図である。
【図１９】第六の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図２０】第六の実施形態のコンパレータを示す回路図である。
【図２１】第六の実施形態のコンパレータの動作を示すタイミング波形図である。
【図２２】第七の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図２３】第七の実施形態のコンパレータを示す回路図である。
【図２４】第七の実施形態のコンパレータの動作を示すタイミング波形図である。
【図２５】第八の実施形態の並列型Ａ／Ｄ変換器を示す回路図である。
【図２６】第八の実施形態のコンパレータを示す回路図である。
【図２７】第八の実施形態のコンパレータの動作を示すタイミング波形図である。
【図２８】第九の実施形態の直並列型Ａ／Ｄ変換器を示す回路図である。
【図２９】従来の並列型Ａ／Ｄ変換器を示す回路図である。
【図３０】従来の並列型Ａ／Ｄ変換器のコンパレータを示す回路図である。
【図３１】従来の並列型Ａ／Ｄ変換器のコンパレータを駆動する制御信号を示すタイミング波形図である。
【図３２】差動入力信号を入力可能とした従来のＡ／Ｄ変換器を示す回路図である。
【符号の説明】
【００７１】
１１ａ〜１１ｈ      チョッパ型コンパレータ
１２      インバータ回路
ＶＲ      比較電圧
ＶＩＰ，ＶＩＭ      差動入力信号
ＳＧ      固定比較電圧
ＶＲＰ，ＶＲＭ      比較電圧
ＳＷ１〜ＳＷ７      スイッチ回路
Ｃ１〜Ｃ４      容量
φ１，φ２      制御信号
【図１】
2010081221.tif 000004
【図２】
2010081221.tif 000005
【図３】
2010081221.tif 000006
【図４】
2010081221.tif 000007
【図５】
2010081221.tif 000008
【図６】
2010081221.tif 000009
【図７】
2010081221.tif 000010
【図８】
2010081221.tif 000011
【図９】
2010081221.tif 000012
【図１０】
2010081221.tif 000013
【図１１】
2010081221.tif 000014
【図１２】
2010081221.tif 000015
【図１３】
2010081221.tif 000016
【図１４】
2010081221.tif 000017
【図１５】
2010081221.tif 000018
【図１６】
2010081221.tif 000019
【図１７】
2010081221.tif 000020
【図１８】
2010081221.tif 000021
【図１９】
2010081221.tif 000022
【図２０】
2010081221.tif 000023
【図２１】
2010081221.tif 000024
【図２２】
2010081221.tif 000025
【図２３】
2010081221.tif 000026
【図２４】
2010081221.tif 000027
【図２５】
2010081221.tif 000028
【図２６】
2010081221.tif 000029
【図２７】
2010081221.tif 000030
【図２８】
2010081221.tif 000031
【図２９】
2010081221.tif 000032
【図３０】
2010081221.tif 000033
【図３１】
2010081221.tif 000034
【図３２】
2010081221.tif 000035