(57)【要約】 【課題】  プログラムのセットアップ時の処理時間を短縮することができると共にコストを低減することもできる光トランシーバを提供する。【解決手段】  光トランシーバ１Ａでは、ＬＤ１１ａ〜１１ｄを含むＴＯＳＡ１０１と、ＲＯＳＡ１０７と、サブＣＰＵ５Ａ及び５Ｂと、メインＣＰＵ３と、サブＣＰＵ５Ａ及び５Ｂのためのアプリケーションプログラムが格納されており、サブＣＰＵ５Ａ及び５ＢとＳＰＩによって接続されているＥＥＰＲＯＭ２０と、を備えた光トランシーバであって、メインＣＰＵ３は、サブＣＰＵ５Ａ及び５Ｂが該光トランシーバの起動時にＳＰＩを介して順次にＥＥＰＲＯＭ２０からアプリケーションプログラムを読み出し、ＬＤ１１ａ〜１１ｄから各光出力信号が同時に出力開始されるようにサブＣＰＵ５Ａ及び５Ｂに発光制御信号を送出する【選択図】  図１
2010073120.tif 000002
【特許請求の範囲】
【請求項１】
複数のレーザダイオードを含む光送信サブアッセンブリと、
複数のフォトダイオードを含む光受信サブアッセンブリと、
前記光送信サブアッセンブリ及び前記光受信サブアッセンブリを監視し制御する複数の副制御部と、
前記複数の副制御部に第１のシリアルインターフェースによって接続された主制御部と、
前記複数の副制御部のためのアプリケーションプログラムが格納されており、前記複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部と、
を備えた光トランシーバであって、
前記主制御部は、前記複数の副制御部が、該光トランシーバの起動時に前記第２のシリアルインターフェースを介して順次に前記記憶部から前記アプリケーションプログラムを読み出し、前記複数のレーザダイオードから各光出力信号が同時に出力開始されるように前記複数の副制御部に発光制御信号を送出することを特徴とする光トランシーバ。
【請求項２】
複数のレーザダイオードを含む光送信サブアッセンブリと、
複数のフォトダイオードを含む光受信サブアッセンブリと、
前記光送信サブアッセンブリ及び前記光受信サブアッセンブリを監視し制御する複数の副制御部と、
前記複数の副制御部に第１のシリアルインターフェースによって接続された主制御部と、
前記複数の副制御部のアプリケーションプログラムが格納されており、前記複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部と、
を備えた光トランシーバであって、
前記主制御部は、前記複数の副制御部が、該光トランシーバの起動時に前記第２のシリアルインターフェースを介して順次に前記記憶部から前記アプリケーションプログラムを読み出し、前記複数のレーザダイオードから各光出力信号が同時に出力開始されるように前記複数のレーザダイオードに対して発光制御信号を送出することを特徴とする光トランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号を送受信する光トランシーバに関する。
【背景技術】
【０００２】
複数波長多重型の従来の光トランシーバの場合、波長毎にレーザダイオードのバイアス電流や光出力の波長をモニタ制御するために複数のコントローラが備えられている。同様にコンピュータシステムにおいても、同時に且つ迅速に大量の情報を処理するためには、複数のコントローラが用いられている。このような技術を開示するものとしては、下記特許文献１がある。特許文献１には、基板上に複数のコントローラと、各コントローラに対応する複数の記憶部（ＥＥＰＲＯＭ：Electrically ErasableProgrammable Read-Only Memory）とを有し、互いに対応するコントローラとＥＥＰＲＯＭとがＪＴＡＧ（Joint Test Action Group）バスを介して接続されているコンピュータシステムが開示されている。
【特許文献１】特開２００３−０５８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このようなコンピュータシステムでは、コントローラ毎にＥＥＰＲＯＭが設けられているため、プログラムの初回のダウンロードやバージョンアップ等のプログラム更新の際に、すべてのＥＥＰＲＯＭでデータを書き込まなければならなかった。また、複数のＥＥＰＲＯＭが用いられるため、製造コストの上昇を招くことにもなる。
【０００４】
本発明は、このような問題を鑑みてなされたものであり、プログラムのセットアップ時の処理時間の短縮及びコストの低減が可能な光トランシーバを提供することを課題とする。
【課題を解決するための手段】
【０００５】
上述の課題を解決するため、本発明に係る光トランシーバは、複数のレーザダイオードを含む光送信サブアッセンブリと、複数のフォトダイオードを含む光受信サブアッセンブリと、光送信サブアッセンブリ及び光受信サブアッセンブリを監視し制御する複数の副制御部と、複数の副制御部に第１のシリアルインターフェースによって接続された主制御部と、複数の副制御部のためのアプリケーションプログラムが格納されており、複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部と、を備えた光トランシーバであって、主制御部は、複数の副制御部が、該光トランシーバの起動時に第２のシリアルインターフェースを介して順次に記憶部からアプリケーションプログラムを読み出し、複数のレーザダイオードから各光出力信号が同時に出力開始されるように複数の副制御部に発光制御信号を送出することを特徴とする。
【０００６】
また、本発明に係る光トランシーバは、複数のレーザダイオードを含む光送信サブアッセンブリと、複数のフォトダイオードを含む光受信サブアッセンブリと、光送信サブアッセンブリ及び光受信サブアッセンブリを監視し制御する複数の副制御部と、複数の副制御部に第１のシリアルインターフェースによって接続された主制御部と、複数の副制御部のアプリケーションプログラムが格納されており、複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部と、を備えた光トランシーバであって、主制御部は、複数の副制御部が、該光トランシーバの起動時に第２のシリアルインターフェースを介して順次に記憶部からアプリケーションプログラムを読み出し、複数のレーザダイオードから各光出力信号が同時に出力開始されるように複数のレーザダイオードに対して発光制御信号を送出することを特徴とする。
【０００７】
これらの本発明に係る光トランシーバでは、複数の副制御部と第２のシリアルインターフェースによって接続されている記憶部を備えており、その記憶部には複数の副制御部のアプリケーションプログラムが格納されている。このように、本発明に係る光トランシーバでは、複数の副制御部の起動の際に各副制御部にアプリケーションプログラムを提供する記憶部が単一のものであるため、コントローラ毎にＥＥＰＲＯＭが設けられている従来の光トランシーバのように、プログラムの初回のダウンロードやバージョンアップ等のプログラム更新の際にすべてのＥＥＰＲＯＭにデータを書き込む必要がない。従って、プログラムのセットアップ時の処理時間を短縮することができる。また、記憶部が一つであるため製造コスト及び実装面積の面においても有利である。
【０００８】
更に、これらの本発明に係る光トランシーバでは、主制御部により複数のレーザダイオードに又は複数の副制御部に発光制御信号が送出され、複数のレーザダイオードから各光出力信号が同時に出力開始されるように制御される。そのため、複数のレーザダイオードから出力される各光出力信号が遅延して発光することを防止することができる。
【発明の効果】
【０００９】
本発明に係る光トランシーバによれば、プログラムのセットアップ時の処理時間を短縮することができると共にコストを低減することもできる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら、本発明を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素には同一の符号を用い、重複する説明を省略する。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る光トランシーバ１Ａの概略構成図である。また、図２は、メインＣＰＵ（主制御部）３、サブＣＰＵ（副制御部）５Ａ，５Ｂ及びＥＥＰＲＯＭ２０の間の通信に関する光トランシーバ１Ａの構成をより詳細に示す図である。本実施形態に係る光トランシーバ１Ａは、４つの異なる波長の光信号を送受信できる４波長多重型である。光トランシーバ１Ａは、図１及び図２に示されるようにメインＣＰＵ３と、サブＣＰＵ５Ａ，５Ｂと、ＥＥＰＲＯＭ２０と、チップセレクト部３０と、光送信サブアセンブリ（Transmitter Optical Sub-Assembly：以下、ＴＯＳＡという）１０１と、発光部制御回路１０３と、光受信サブアッセンブリ（Receiver Optical Sub-Assembly：以下、ＲＯＳＡという）１０７と、信号増幅回路１０５とを備えている。
【００１２】
メインＣＰＵ３は、外部に設けられた上位制御ユニットであるホストＣＰＵ７とシリアルインターフェースの一種であるＩ２Ｃインターフェースを介して接続されていると共に、サブＣＰＵ５Ａ及び５ＢともＩ２Ｃインターフェースを介して接続されている。また、メインＣＰＵ３、サブＣＰＵ５Ａ及びサブＣＰＵ５Ｂは、シリアルインターフェースの一種であるＳＰＩ(System Packet Interface)を介して１つのＥＥＰＲＯＭ２０に接続されている。
【００１３】
メインＣＰＵ３は、ホストＣＰＵ７と接続されているＩ２Ｃインターフェースを経由して、サブＣＰＵ５Ａ及び５Ｂ用のアプリケーションプログラムをＥＥＰＲＯＭ２０に書き込む。また、メインＣＰＵ３は起動後、チップセレクト部３０からのチップセレクト信号をＣＳ０からＣＳ１又はＣＳ２に切り替えて、サブＣＰＵ５Ａ又は５ＢがＥＥＰＲＯＭ２０からアプリケーションプログラムを読み込み可能な状態にさせる。ここで、チップセレクト部３０とは、メインＣＰＵ３の制御の下に、メインＣＰＵ３、サブＣＰＵ５Ａ及び５Ｂそれぞれをイネーブルするためのチップセレクト信号ＣＳ０、ＣＳ１及びＣＳ２を生成してＥＥＰＲＯＭ２０に出力するアドレスデコーダ出力として動作するものである。
【００１４】
メインＣＰＵ３、サブＣＰＵ５Ａ及びサブＣＰＵ５Ｂは、ダウンロード用のシリアルインターフェース４１を持ち、そのシリアルインターフェース４１を介してサブＣＰＵ５Ａ及び５Ｂにはブートプログラムがダウンロードされて格納されている。また、メインＣＰＵ３にもアプリケーションプログラムが格納されている。
【００１５】
サブＣＰＵ５Ａ，５Ｂのプログラムコードは、各サブＣＰＵ５Ａ，５Ｂに内蔵されている各フラッシュＲＯＭに格納されているブートプログラムと、ＥＥＰＲＯＭ２０に格納されているアプリケーションプログラムとに分かれている。サブＣＰＵ５Ａ及び５Ｂそれぞれは、起動後にまず、ブートプログラムを実行し、その後にＥＥＰＲＯＭ２０から読み出されるアプリケーションプログラムを読み出す。それ以後には、ＥＥＰＲＯＭ２０からアプリケーションプログラムに従い、ＴＯＳＡ１０１及びＬＤＤ１３ａ〜１３ｄを介してＬＤ１１ａ〜１１ｄのバイアス電流や光出力レベルをモニタすると同時にこれらを個別に制御する。また、サブＣＰＵ５Ａ，５Ｂは、信号増幅回路１０５及びＲＯＳＡ１０７の監視も行う。
【００１６】
また、サブＣＰＵ５Ａ，５Ｂの外部アドレスピン（Ａ０、Ａ１）の論理は、メインＣＰＵ３のＩ２Ｃインターフェースのスレーブアドレスの下位２ｂｉｔと連動している。サブＣＰＵ５Ａ及び５Ｂのそれぞれの入力ピンには、サブＣＰＵ５Ａが、Ａ０＝ＬＯＷ、Ａ１＝ＬＯＷとされており、サブＣＰＵ５ＢがＡ０＝Ｈｉｇｈ、Ａ１＝ＬＯＷとされている。そのため、位置情報をメインＣＰＵ３で判別でき、２つのサブＣＰＵ５Ａ及び５Ｂは同一プログラムコードで動作される。
【００１７】
図３は、ホストＣＰＵ７からダウンロードされてＥＥＰＲＯＭ２０に格納されているデータの２つの例を示す。サブＣＰＵ５Ａ及び５Ｂ用のアプリケーションプログラムは、図３（ａ）のように同一の第１サブエリアに格納された１種類であってもよく、図３（ｂ）のように区切られたサブエリア毎（第１及び第２のサブエリア）に格納された別の種類であってもよい。後者の場合には、外部アドレスピン（Ａ０，Ａ１）の論理により、サブＣＰＵ５Ａ，５ＢにおけるＥＥＰＲＯＭ２０の読み込み開始アドレスを変更しておく必要がある。
【００１８】
ＴＯＳＡ１０１は、出力光の波長が互いに異なる４つのレーザダイオード（ＬＤ）１１ａ〜１１ｄからなるＬＤ部１１と、光合波器１１ｅとにより構成されている。光合波器１１ｅは、各ＬＤ１１ａ〜１１ｄから出力される波長の異なる複数のレーザ光信号を合波し、発光部制御回路１０３からの制御信号に応じた合波光信号を形成する。その後、ＴＯＳＡ１０１は、外部に接続された光伝送路に向かって光分波器１５ｅにより形成された合波光信号を送信する。また、ＴＯＳＡ１０１は、光合波器１１ｅによって生成された合波光信号を発光部制御回路１０３にも出力する。
【００１９】
発光部制御回路１０３は、各ＬＤ１１ａ〜１１ｄに対応するレーザダイオード駆動（ＬＤＤ：Laser Diode Drive）回路１３ａ〜１３ｄからなるＬＤＤ回路部１３及びＡＰＣ（Automatic Power Control）回路（図示せず）を有し、サブＣＰＵ５Ａ及び５Ｂからの制御信号に応じてＡＰＣ回路及びＬＤＤ回路部１３を動作させる。具体的には、サブＣＰＵ５Ａからの制御信号に応じてＬＤＤ１３ａ，１３ｂを動作させ、サブＣＰＵ５Ｂからの制御信号に応じてＬＤＤ１３ｃ，１３ｄを動作させる。ＬＤＤ１３ａ〜１３ｄは、送信線Ｌ１〜Ｌ４を介して２つの互いに位相が反転された相補的な送信信号ＴＤ＋、ＴＤ−を外部から受信する。また、発光部制御回路１０３は、送信信号ＴＤ＋、ＴＤ−に応じた光信号がＴＯＳＡ１０１によって生成されるように、ＬＤＤ回路部１３からＴＯＳＡ１０１に供給されるＬＤ１１ａ〜１１ｄの各駆動電流を制御する。
【００２０】
更に、発光部制御回路１０３は、各ＬＤ１１ａ〜１１ｄでの各送信パワーをモニタし、いずれかが異常値の場合にはＴＤＦａｕｌｔ信号を生成してサブＣＰＵ５Ａ及びサブＣＰＵ５Ｂに出力する。サブＣＰＵ５Ａ及びサブＣＰＵ５Ｂは、ＴＤＦａｕｌｔ信号を受けた場合に、それに対応するアラーム信号をメインＣＰＵ３を介してホストＣＰＵ７に出力するとともに、アラーム信号に応じて発光部制御回路１０３の動作を停止する等の制御を行う。
【００２１】
このように、サブＣＰＵ５Ａ及び５Ｂは、ＴＯＳＡ１０１及びＬＤＤ１３ａ〜１３ｄを介してＬＤ１１ａ〜１１ｄのＬＤバイアス電流や光出力レベルをモニタすると同時に個別にＬＤ１１ａ〜１１ｄの制御を行う。
【００２２】
なお、ＬＤＤ回路１３ａ及び１３ｂは送信線ＬＡ及びＬＢを介してサブＣＰＵ５Ａに接続されており、ＬＤＤ回路１３ｃ及び１３ｄは送信線ＬＣ及びＬＤを介してサブＣＰＵ５Ｂに接続されている。サブＣＰＵ５Ａは送信線ＬＡ及びＬＢを介してＬＤＤ回路１３ａ及び１３ｂに発光停止信号ＴｘＤＩＳＡＢＬＥが入力可能にされており、サブＣＰＵ５Ｂは送信線ＬＣ及びＬＤを介してＬＤＤ回路１３ｃ及び１３ｄに発光停止信号ＴｘＤＩＳＡＢＬＥを入力可能にされている。
【００２３】
ＲＯＳＡ１０７は、外部の光伝送路を経由して受信された光信号を４つの波長毎に分波する光分波器１５ｅと、その４つの波長毎に光電変換させるフォトダイオード（ＰＤ）１５ａ〜１５ｄからなるＰＤ部１５とにより構成されており、その変換された各電気信号を信号増幅回路１０５に出力する。
【００２４】
信号増幅回路１０５は、ＰＤ１５ａ〜１５ｄそれぞれに対応するリミッティングアンプ（ＬＩＡ）１７ａ〜１７ｄからなるＬＩＡ部１７を備えており、ＬＩＡ部１７により信号を受けて増幅し、２つの相補的な受光信号ＲＤ＋、ＲＤ−を生成する。また、信号増幅回路１０５は、生成された受光信号ＲＤ＋、ＲＤ−を受信線Ｌ５〜Ｌ８を介して外部に送信する。更に、信号増幅回路１０５は、ＲＯＳＡ１０７のＰＤ１５ａ〜１５ｄにおける光信号の受信パワーをモニタし、基準値以下の場合にＬＯＳ（Loss of Signal）信号を生成してサブＣＰＵ５Ａ又は５Ｂに出力する。サブＣＰＵ５Ａ及びサブＣＰＵ５ＢはＬＯＳ信号を受けた場合にそのアラーム信号をメインＣＰＵ３を介してホストＣＰＵ７に出力するとともに、信号増幅回路１０５の動作を停止する等の制御を行う。このように、サブＣＰＵ５Ａ及び５Ｂは、ＲＯＳＡ１０７及びＬＩＡ１７ａ〜１７ｄを介して光入力レベルをモニタすることができる。
【００２５】
次に、図４及び図５を参照して、光トランシーバ１Ａの動作を説明する。まず、電源起動によりメインＣＰＵ３が起動される（Ｓ０１）と、初期化処理が行われメインＣＰＵ３が初期化される（Ｓ０２）。このメインＣＰＵ３の起動時の初期化によって、チップセレクト部３０によりチップセレクト信号ＣＳ０が生成されてメインＣＰＵ３とＥＥＰＲＯＭ２０との間でＳＰＩ通信が可能とされる。また、サブＣＰＵ５Ａ及び５Ｂがリセット状態になる。その後、チップセレクト部３０により生成されるチップセレクト信号がＣＳ１に切り替わり（Ｓ０３）、サブＣＰＵ５Ａのリセット信号が解除される（Ｓ０４）。サブＣＰＵ５Ａのリセット信号の解除が行われると、サブＣＰＵ５Ａが起動され（Ｓ０５）、ブートプログラムが実行されてサブＣＰＵ５Ａのハードウェアの初期化が行われる（Ｓ０６）。その後、サブＣＰＵ５Ａは、ＥＥＰＲＯＭ２０からアプリケーションプログラム等のデータを読み出してサブＣＰＵ５ＡのＲＡＭ領域に読み込む（Ｓ０７）。
【００２６】
一方、ステップＳ０５〜ステップＳ０７の処理が行われる間、メインＣＰＵ３においてはＩ２Ｃインターフェースを経由してサブＣＰＵ５ＡとのＩ２Ｃ通信が行われ（Ｓ０８）、サブＣＰＵ５Ａでアプリケーションの読み出しが完了したか否かが判定される（Ｓ０９）。その判断は、サブＣＰＵ５Ａがアプリケーションの読み出しの完了まで行われ（Ｓ１０）、読み出し完了情報を得るとチップセレクト部３０により生成されるチップセレクト信号がＣＳ２に切り替える（Ｓ１１）。すると、サブＣＰＵ５Ｂのリセット信号が解除される（Ｓ１２）。サブＣＰＵ５Ｂのリセット信号の解除が行われると、サブＣＰＵ５Ｂが起動され（Ｓ１３）、ブートプログラムが実行されてサブＣＰＵ５Ａのハードウェアの初期化が行われる（Ｓ１４）。その後、サブＣＰＵ５Ｂは、ＥＥＰＲＯＭ２０からそのアプリケーションプログラム等のデータを取得してサブＣＰＵ５ＢのＲＡＭ領域に読み込む（Ｓ１５）。
【００２７】
一方、ステップＳ１３〜ステップＳ１５の処理が行われる間、メインＣＰＵ３においてはＩ２Ｃインターフェースを経由してサブＣＰＵ５ＢとのＩ２Ｃ通信が行われ（Ｓ１６）、サブＣＰＵ５Ｂでアプリケーションの読み出しが完了したか否かが判定される（Ｓ１７）。その判定は、サブＣＰＵ５Ｂがアプリケーションの読み出しの完了まで行われ（Ｓ１８）、読み出し完了情報を得るとチップセレクト部３０により生成されるチップセレクト信号がＣＳ０に切り替わる（Ｓ１９）。
【００２８】
チップセレクト信号がＣＳ０に切り替わると、メインＣＰＵ３はＩ２Ｃインターフェースを経由してサブＣＰＵ５ＡとＩ２Ｃ通信を行い（Ｓ２０）、ＬＤ１１ａ及びＬＤ１１ｂにおいて光出力の準備が完了しているか否かを判定する（Ｓ２１）。その判定は、ＬＤ１１ａ及びＬＤ１１ｂにおいて光出力の準備が完了するまで行われる（Ｓ２２）。その後、メインＣＰＵ３はＩ２Ｃインターフェースを経由してサブＣＰＵ５ＢとＩ２Ｃ通信を行い（Ｓ２３）、ＬＤ１１ｃ及びＬＤ１１ｄにおいて光出力の準備が完了しているか否かを判定する（Ｓ２４）。その判定は、ＬＤ１１ｃ及びＬＤ１１ｄにおいて光出力の準備が完了するまで行われる（Ｓ２５）。ステップ２１〜ステップ２５を通じて、ＬＤ１１ａ〜１１ｄにおける光出力の準備が完了したと判定されると、メインＣＰＵ３はＩ２Ｃ通信を行い、サブＣＰＵ５Ａ及び５Ｂに対して発光停止信号ＴｘＤＩＳＡＢＬＥの解除指令を同時に送信する（Ｓ２６）。すると、サブＣＰＵ５Ａ，５Ｂはその解除指令を受信し（Ｓ２７）、発光停止信号ＴｘＤＩＳＡＢＬＥを同時に解除する（Ｓ２８）。その後、メインＣＰＵ３、サブＣＰＵ５Ａ及び５Ｂそれぞれにおいては、取得したアプリケーションプログラムが動作され、そのプログラムに従って光出力のモニタ及び制御が行われる。
【００２９】
本実施形態に係る光トランシーバ１Ａでは、サブＣＰＵ５Ａ及び５ＢとＳＰＩを介して接続されているＥＥＰＲＯＭ２０を備えており、そのＥＥＰＲＯＭ２０にはサブＣＰＵ５Ａ及び５Ｂのアプリケーションプログラムが格納されている。このようにこれらの本実施形態に係る光トランシーバ１Ａは、単一のＥＥＰＲＯＭ２０を備えているため、コントローラ毎にＥＥＰＲＯＭが設けられている従来の光トランシーバのように、プログラムの初回のダウンロードやバージョンアップ等のプログラム更新の際に、すべてのＥＥＰＲＯＭでデータを書き込む必要がない。従って、プログラムのセットアップ時の処理時間を短縮することができる。また、単一のＥＥＰＲＯＭ２０が用いられるためコスト面においても有利である。更に、実装面積を削減することができ、光トランシーバ１Ａの小型化を実現することができる。
【００３０】
一般的に１つのＥＥＰＲＯＭが用いられると、サブＣＰＵ５Ａ及び５Ｂが順次に起動されるため、図６に示されるように、ＬＤ１１ａ〜１１ｄから出力される各光送信信号が遅延して発光する。すなわち、図６（ｂ）のように出力光の波長が互いに異なるＬＤ１１ａ〜１１ｄから同時に各レーザ光信号（光送信信号）が発光する前に図６（ａ）のように例えば最短波長の光送信信号が発光してしまう。しかし、本実施形態に係る光トランシーバ１Ａでは、ＬＤ１１ａ〜１１ｄにおける光出力の準備が完了したと判定されると、メインＣＰＵ３からサブＣＰＵ５Ａ及び５Ｂに対して発光停止信号ＴｘＤＩＳＡＢＬＥの解除指令が同時に送信され、サブＣＰＵ５Ａ及び５Ｂにより発光停止信号ＴｘＤＩＳＡＢＬＥが同時に解除されることで、ＬＤ１１ａ〜１１ｄからの各光出力信号が同時に出力開始されるように制御とされる。そのため、ＬＤ１１ａ〜１１ｄから各光出力信号が遅延して発光することを防止することができる。
【００３１】
以下、上述した本実施形態の光トランシーバ１Ａの効果をより明らかにするため、２つの比較例を挙げて説明する。図７は、比較例の光トランシーバ１Ｂの構成図である。光トランシーバ１Ｂは、１つのメインＣＰＵ３とそれに従属する２つのサブＣＰＵ５Ａ及び５Ｂを備える光トランシーバ１Ａに対して、サブＣＰＵを有しておらず１つのＣＰＵ３Ａのみを備える点で相違する。また、ＴＯＳＡ１０１、発光部制御回路１０３、ＲＯＳＡ１０７及び信号増幅回路１０５がそれぞれ複数のＬＤ（１１ａ〜１１ｄ）、ＬＤＤ（１３ａ〜１３ｄ）、ＰＤ（１５ａ〜１５ｄ）及びＬＩＡ（１７ａ〜１７ｄ）を有する光トランシーバ１Ａに対して、単一のＬＤ１１ａ、ＬＤＤ１３ａ、ＰＤ１５ａ及びＬＩＡ１７ａを有する点で相違する。また、これに伴って光合波器１１ｅ、光分波器１５ｅをも備えていない。
【００３２】
このような光トランシーバ１Ｂにおいては、光入出力信号が１波長のみの場合は、この構成で十分に監視及び制御を行うことが可能である。しかしながら、光トランシーバ１Ｂの伝送速度をより高くする場合、例えば１０ＧＢＡＳＥ−ＬＸ４のような光トランシーバの中で４波長多重する場合には、１波長毎にＬＤバイアス電流や変調電流を制御し、方式によっては更に温度制御（ＴＥＣ制御）も必要となるが、これらの４波長分の監視・制御を１つのＣＰＵ３Ａで担うと、ＬＤのバイアス電流や光出力レベル及び出力パワー等などのモニタ及び制御周期が大きくなる。その結果、ＬＤバイアス電流、変調電流及び出力パワー等のモニタ値の更新、発光部制御回路１０３からのＴＤＦａｕｌｔ信号及び信号増幅回路１０５からのＬＯＳ（Loss of Signal）信号の処理遅延、ＡＰＣ制御の応答の遅延が生じてしまう。
【００３３】
図８及び図９は、別の比較例である光トランシーバ１Ｃの構成図である。光トランシーバ１Ｃは、２つのサブＣＰＵ５Ａ及び５Ｂが１つのＥＥＰＲＯＭ２０により接続されている光トランシーバ１Ａに対して、サブＣＰＵ５Ａ及び５ＢのそれぞれにＥＥＰＲＯＭ２０Ａ及び２０Ｂが接続されている点で相違する。また、これに伴いチップセレクト部３０を備えていない。このような構成の場合には、複数のＥＥＰＲＯＭ２０Ａ及び２０Ｂが用いられるため、プログラムの初回のダウンロードやバージョンアップ等の際にすべてのＥＥＰＲＯＭ２０Ａ，２０Ｂでデータを書き込まなければならず、書き込み処理時間が長くかかってしまう。また、サブＣＰＵ５Ａ及び５Ｂに対して、２つのＥＥＰＲＯＭ２０Ａ及び２０Ｂが必要であるため、製造コスト及び実装面積の面においても不利となる。上述したような比較例と比べて、本実施形態ではプログラムセットアップ時の処理時間及び装置規模の面においても有利となる。
【００３４】
（第２実施形態）
次に、本発明の第２実施形態について説明する。図１０に示すように、第２実施形態に係る光トランシーバ１Ｄは、ＬＤＤ回路１３ａ及び１３ｂが送信線ＬＡ及びＬＢを介してサブＣＰＵ５Ａに接続されており、ＬＤＤ回路１３ｃ及び１３ｄが送信線ＬＣ及びＬＤを介してサブＣＰＵ５Ｂに接続されている第１実施形態に係る光トランシーバ１Ａに対比して、ＬＤＤ回路部１３の各ＬＤＤ回路１３ａ〜１３ｄが送信線ＬＡ〜ＬＤを介してメインＣＰＵ３と直接的に接続されている点で相違する。また、メインＣＰＵ３は、送信線ＬＡ〜ＬＤを介してＬＤＤ回路１３ａ〜１３ｄに発光停止信号ＴｘＤＩＳＡＢＬＥが入力可能にされる。その他の構成は、光トランシーバ１Ａの構成と同等であるため、同一の符号を付して重複説明を省略する。
【００３５】
第２実施形態に係る光トランシーバ１Ｄは、動作においても第１実施形態に係る光トランシーバ１Ａと同等であるが、ステップ２７及び２８を有しない点において相違する。すなわち、光トランシーバ１ＤのメインＣＰＵ３は、サブＣＰＵ５Ａ，５Ｂを介することなくステップ２６においてＬＤＤ回路１３ａ〜１３ｄに対して直接的に発光停止信号ＴｘＤＩＳＡＢＬＥの解除を指令する。
【００３６】
第２実施形態に係る光トランシーバ１Ｄは、このような構成を採用しているため、光トランシーバ１Ａと同様な効果が得られるほか、メインＣＰＵ３によりＬＤＤ回路１３ａ〜１３ｄに対して直接的に発光停止信号ＴｘＤＩＳＡＢＬＥの解除指令が行われることによりＬＤ１１ａ〜１１ｄから各光出力信号が遅延して発光することをより確実に防止することができる。
【図面の簡単な説明】
【００３７】
【図１】第１実施形態に係る光トランシーバ１Ａの概略構成図である。
【図２】第１実施形態に係る光トランシーバ１Ａの概略構成図である。
【図３】図１及び図２のＥＥＰＲＯＭに格納されているデータの例を示す。
【図４】第１実施形態に係る光トランシーバ１Ａの動作を説明するための図である。
【図５】第１実施形態に係る光トランシーバ１Ａの動作を説明するための図である。
【図６】第１実施形態に係る光トランシーバ１Ａの作用効果を説明するための図である。
【図７】比較例に係る光トランシーバ１Ｂの概略構成図である。
【図８】比較例に係る光トランシーバ１Ｃの概略構成図である。
【図９】比較例に係る光トランシーバ１Ｃの概略構成図である。
【図１０】第２実施形態に係る光トランシーバ１Ｄの概略構成図である。
【符号の説明】
【００３８】
１Ａ〜１Ｄ…光トランシーバ、３…メインＣＰＵ、５Ａ，５Ｂ…サブＣＰＵ、１１ａ〜１１ｄ…レーザダイオード、１５ａ〜１５ｄ…フォトダイオード、２０…ＥＥＰＲＯＭ、１０１…ＴＯＳＡ、１０７…ＲＯＳＡ。
【図１】
2010073120.tif 000003
【図２】
2010073120.tif 000004
【図３】
2010073120.tif 000005
【図４】
2010073120.tif 000006
【図５】
2010073120.tif 000007
【図６】
2010073120.tif 000008
【図７】
2010073120.tif 000009
【図８】
2010073120.tif 000010
【図９】
2010073120.tif 000011
【図１０】
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