(57)【要約】【課題】半導体ウエハ面内におけるゲート形成領域の開口部のエッチング深さを均一化して所望の閾値電圧を得ることができ、併せて歩留を向上した半導体装置及びその製造方法を提供する。【解決手段】本発明は、半絶縁性基板上に、バッファ層と、チャネル層と、ｐ型不純物が拡散される拡散層と、前記拡散層よりもエッチングレートが大きい被エッチング層を順次エピタキシャル成長して積層するステップと、前記被エッチング層よりもエッチングレートが大きい絶縁層を前記被エッチング層上に設けるステップと、エッチングレートの違いを利用して、前記絶縁膜に開口部を設け、さらに、前記開口部を介して前記被エッチング層を選択的にエッチング除去するステップと、前記開口部から前記拡散層に前記ｐ型不純物を拡散してゲート領域を形成するステップと、を有する。【選択図】図１
2010073718.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板上に、バッファ層と、チャネル層と、ｐ型不純物が拡散される拡散層と、前記拡散層よりもエッチングレートが大きい被エッチング層を順次エピタキシャル成長して積層するステップと、
前記被エッチング層よりもエッチングレートが大きい絶縁層を前記被エッチング層上に設けるステップと、
エッチングレートの違いを利用して、前記絶縁膜に開口部を設け、さらに、前記開口部を介して前記被エッチング層を選択的にエッチング除去するステップと、
前記開口部から前記拡散層に前記ｐ型不純物を拡散してゲート領域を形成するステップと、
を有する半導体装置の製造方法。
【請求項２】
拡散層は、ＡｌＧａＡｓ層とし、被エッチング層は、ＧａＡｓ層とする請求項１に記載の半導体装置の製造方法。
【請求項３】
拡散層は、ＧａＡｓ層とし、被エッチング層は、ＧａＡｓ層よりもエッチングレートが大きい層とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半絶縁性基板上に、バッファ層と、チャネル層と、ｐ型不純物が拡散される拡散層と、前記拡散層よりもエッチングレートが大きい被エッチング層を順次エピタキシャル成長して積層し、
前記被エッチング層よりもエッチングレートが大きい絶縁膜を前記被エッチング層上に設け、
エッチングレートの違いを利用して、前記絶縁膜に開口部を設け、さらに、前記開口部を介して前記被エッチング層を選択的にエッチング除去し、
前記開口部から前記拡散層に前記ｐ型不純物を拡散してゲート領域を形成してなす半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＡｓ系などの化合物半導体層を持った化合物半導体系の電界効果トランジスタ（ＦＥＴ）は、電子移動度が高く、良好な高周波特性を有することから、携帯電話など高周波領域の分野で広く用いられている。
【０００３】
この高周波領域に用いられる化合物半導体系の電界効果トランジスタとしては、高移動度トランジスタ（HEMT：High Electron Mobility Transistor）がある。また、エピタキシャル構造で、ある程度の格子不整合を許容した擬似格子接合高電子移動度トランジスタ（PHEMT：Pseudomorphic HEMT）がある（特許文献１参照）。
【０００４】
このうち、ＰＨＥＭＴは、ｐｎ接合をゲートにもっているためにゲートに印加できる電圧を大きくすることができ、そのため単一正電源動作が可能であり、かつ、ヘテロ構造を持つので線形性に優れた素子である。
【０００５】
ここで、上述したＰＨＥＭＴを備えた半導体装置の製造方法について説明をする。図４は、半導体装置の製造方法を示した工程図である。
【０００６】
この半導体装置の製造方法は、図４（ａ）に示すように、半絶縁性単結晶のＧａＡｓ基板１１０の上に、バッファ層１１１、その上にトランジスタのチャネルを構成するチャネル層１１２、さらにチャネル層１１２の上に拡散層１１３としてのＡｌＧａＡｓ（ショットキー層）が順次積層される。
【０００７】
次に、拡散層１１３上に、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、例えばＳｉＮのような絶縁膜１１５が成膜される。リソグラフィ技術とＲＩＥ（Reactive Ion Etching）技術を用いて、レジスト層１１６をパターニングしてゲート形成領域１４０に開口部１３０ａが形成される。
【０００８】
次に、図４（ｂ）に示すように、ＲＩＥ技術を用いて、開口部１３０ａを介して、レジスト層１１６下の絶縁膜１１５をエッチング除去して所定の深さａ１０１のゲート開口部１３０ｂが形成される。
【０００９】
次に、図４（ｃ）に示すように、ゲート開口部１３０ｂを介して、例えば６００℃程度の温度でｐ型不純物である亜鉛（Ｚｎ）を拡散層１１３に拡散させてｐ型低抵抗のドーピング層１２０が形成される。このドーピング層１２０上にゲート電極１２１を設けることでゲート領域１０２が形成される。
【００１０】
その後、ソース形成領域１４１及びドレイン形成領域１４２の絶縁膜１１５をパターニングしてソース開口部１３１及びドレイン開口部１３２が形成される。両開口部１３１，１３２にソース電極１２２，ドレイン電極１２３を設けることでソース領域１０３及びゲート領域１０２が形成され、ＰＨＥＭＴを備えた半導体装置１０１が製造される。
【特許文献１】特開平１１−１５０２６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記半導体装置の製造方法では、各ゲート開口部１３０ｂのエッチング深さ（エッチング量）にバラツキが生じてしまい、半導体装置の特性の集中化ができなかった。ここでいう半導体装置の特性の集中化とは、ＰＨＥＭＴの閾値電圧（Ｖｔｈ）を所望の値にすることができないことをいう。
【００１２】
例えば、半導体ウエハ面内の中央領域におけるゲート開口部１３０ｂが拡散層の界面まで開口されたとき、半導体ウエハ面内の周辺領域のゲート開口部１３０ｂでは絶縁膜の途中深さまでしか開口されないことがあった。そのため、さらにオーバーエッチングを行うことにより、この周辺領域のゲート開口部が拡散層の界面まで開口していた。
【００１３】
このとき半導体ウエハの中央領域におけるゲート開口部１３０ｂは、図４（ｂ）に示すように、エッチング深さａ１０１が絶縁膜１１５の界面から拡散層１１３内の所定深さｃ１だけオーバーエッチングされる。
【００１４】
従って、ゲート開口部１３０ｂに形成されたゲート領域１０２は、ドーピング層１２０の下端位置とチャネル層１１２の界面位置との距離が所望の距離より狭い距離ｄ１０２となり、半導体装置の閾値電圧を所望の値にすることができない。
【００１５】
その結果、半導体ウエハ面内の中央領域と周辺領域とでは、ＰＨＥＭＴを備えた各半導体装置の閾値電圧が均一にならないため、半導体装置の歩留低下を招いていた。
【００１６】
そこで、本発明は、半導体ウエハ面内におけるゲート形成領域の開口部のエッチング深さを均一化して所望の閾値電圧を得ることができ、併せて歩留を向上した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
そこで、かかる目的を達成すべく、請求項１に記載の発明は、半絶縁性基板上に、バッファ層と、チャネル層と、ｐ型不純物が拡散される拡散層と、前記拡散層よりもエッチングレートが大きい被エッチング層を順次エピタキシャル成長して積層するステップと、前記被エッチング層よりもエッチングレートが大きい絶縁層を前記被エッチング層上に設けるステップと、エッチングレートの違いを利用して、前記絶縁膜に開口部を設け、さらに、前記開口部を介して前記被エッチング層を選択的にエッチング除去するステップと、前記開口部から前記拡散層に前記ｐ型不純物を拡散してゲート領域を形成するステップと、を有する半導体装置の製造方法。
【００１８】
また、請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、拡散層は、ＡｌＧａＡｓ層とし、被エッチング層は、ＧａＡｓ層とした。
【００１９】
また、請求項３に記載の発明は、請求項１に記載の半導体装置の製造方法おいて、拡散層は、ＧａＡｓ層とし、被エッチング層は、ＧａＡｓ層よりもエッチングレートが大きい層とした。
【００２０】
また、請求項４に記載の発明は、半絶縁性基板上に、バッファ層と、チャネル層と、ｐ型不純物が拡散される拡散層と、前記拡散層よりもエッチングレートが大きい被エッチング層を順次エピタキシャル成長して積層し、前記被エッチング層よりもエッチングレートが大きい絶縁膜を前記被エッチング層上に設け、エッチングレートの違いを利用して、前記絶縁膜に開口部を設け、さらに、前記開口部を介して前記被エッチング層を選択的にエッチング除去し、前記開口部から前記拡散層に前記ｐ型不純物を拡散してゲート領域を形成してなす半導体装置とした。
【発明の効果】
【００２１】
本発明によれば、拡散層よりもエッチングレートが大きい被エッチング層を設けることで、半導体ウエハ面内の中心領域や周辺領域に関係なく各半導体装置のゲート開口部を均一なエッチング深さに形成することが可能となる。従って、常に所望の閾値電圧にすることができると共に均一な閾値電圧とした半導体装置を形成することができる。その結果、半導体ウエハより製造される半導体装置の歩留を向上することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態について図面を参照しながら詳細に説明する。図１は、本実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置は、例えばＧａＡｓ（ガリウム砒素）などのIII−Ｖ族化合物半導体の一つである。また、本実施形態では、高移動度トランジスタのうち、ある程度の格子不整合を許容した擬似格子接合高電子移動度トランジスタ（PHEMT：Pseudomorphic HEMT）を例に説明する。
【００２３】
本発明の実施の形態に係る半導体装置１は、半絶縁性基板１０上にバッファ層１１、チャネル層１２、拡散層１３、被エッチング層１４をエピタキシャル成長して形成している。
【００２４】
なお、半絶縁性基板１０は半絶縁性の単結晶ＧａＡｓで形成され、バッファ層１１は不純物が添加されていないＧａＡｓで形成される。また、チャネル層１２（電子走行層とも呼ぶ）は不純物を添加しないｉ−ＩｎＧａＡｓで形成される。
【００２５】
また、拡散層１３（ショットキー層とも呼ぶ）は、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓで形成される。被エッチング層１４は、拡散層１３よりもエッチングレートが大きいＧａＡｓで形成される。
【００２６】
被エッチング層１４の上面は、被エッチング層１４よりエッチングレートが大きい絶縁膜１５が設けられる。この絶縁膜１５は、シリコン窒化膜（ＳｉＮ膜）で形成される。かかるＳｉＮ膜は、比誘電率が高く薄膜化ができるので、後述するゲート電極の絶縁膜として特に好適である。
【００２７】
ここで、ゲート領域２が形成されるゲート形成領域４０における絶縁膜１５には、エッチングにより被エッチング層１４の界面に達する開口部３０ａが設けられる。そして、この開口部３０ａ内に露呈した被エッチング層１４には、エッチングレートの違いを利用することにより、ゲート形成領域４０の被エッチング層１４をエッチング除去して拡散層１３の界面に達するゲート開口部３０ｂが設けられる。
【００２８】
ゲート形成領域４０の拡散層１３には、開口部３０ａ及びゲート開口部３０ｂを介して、ｐ型不純物である亜鉛（Ｚｎ）を拡散してｐ型低抵抗領域２０が形成される。このｐ型低抵抗領域２０は、半導体装置１のゲート領域２となる。そして、絶縁膜１５の開口部３０ａ及び被エッチング層１４のゲート開口部３０ｂには、ゲート電極２１が形成される。例えば、ｐ型低抵抗領域２０は、Ｐ型不純物の亜鉛（Ｚｎ）を拡散することにより形成される。
【００２９】
また、拡散層１３の材料と被エッチング層１４の材料とは、エッチング特性が異なる材料構成であり、ゲート開口部３０ｂは、被エッチング層１４を選択的にエッチング除去して形成したものである。
【００３０】
すなわち、上層の被エッチング層１４にはエッチング速度が速い材料のＧａＡｓを用いて、下層の拡散層１３にはエッチングの速度が遅い材料のＡｌＧａＡｓを用いる。すなわち、拡散層１３及び被エッチング層１４の組成比を拡散層１３に比べ被エッチング層１４が選択的にエッチングされるように調整することにより、被エッチング層１４を選択的にエッチングしている。その結果、被エッチング層１４のみを選択的にエッチング除去したゲート開口部３０ｂを設けることが可能となる。
【００３１】
このゲート開口部３０ｂは、被エッチング層１４をエッチング除去して掘り進み、拡散層１３の界面１３ｇ（図３（ａ）参照）まで開口して所望のエッチング深さａ１に形成される。このとき、被エッチング層１４は、拡散層１３よりもエッチングレートが大きいために、あたかも、拡散層１３がエッチングストップ層のような層となり、精密なエッチング制御ができる。
【００３２】
このように、被エッチング層１４のゲート開口部３０ｂは、拡散層１３の界面１３ｇまでしか形成されることがない。従って、半導体ウエハ面内の中央領域に形成される半導体装置と周辺領域に形成される半導体装置とでゲート開口部３０ｂのエッチング深さａ１のバラツキを抑制できる。その結果、半導体ウエハ面内の各半導体装置は、所望の閾値電圧とすると共に閾値電圧を均一にすることができる。
【００３３】
さらに、ソース形成領域４１及びドレイン形成領域４２の絶縁膜１５には、ソース開口部３１（図３（ｂ）参照）、ドレイン開口部３２が形成される。そして、この両開口部３１，３２を介して被エッチング層１４上にオーミックメタル（例えばＴｉ／Ｐｔ／Ａｕなど）が成膜され、ソース電極２２及びドレイン電極２３が形成される。よって、ゲート領域２、ソース領域３、ドレイン領域４を備えた本半導体装置１を得ることができる。
【００３４】
［半導体装置の製造工程］
このような半導体装置１は、次のようにして製造することができる。図２及び図３は、本発明の実施の形態に係る半導体装置の製造工程を示した図である。
【００３５】
図２（ａ）のように、半絶縁性の単結晶ＧａＡｓよりなる半絶縁性基板１０上に、例えば不純物が添加されていないＧａＡｓをエピタキシャル成長させてバッファ層１１を形成する。
【００３６】
次に、バッファ層１１の上に、例えば不純物を添加しないｉ−ＩｎＧａＡｓをエピタキシャル成長させてチャネル層１２（電子走行層）を形成する。
【００３７】
次に、図２（ｂ）に示すように、チャネル層１２の上に、ｎ型不純物を添加した、例えばｎ型ＡｌＧａＡｓをエピタキシャル成長させて拡散層１３を形成する。
【００３８】
さらに、この拡散層１３の上に、拡散層１３よりエッチングレートが大きい、例えばＧａＡｓをエピタキシャル成長させて被エッチング層１４を形成する。このようにして、基板１０、バッファ層１１、チャネル層１２、拡散層１３、被エッチング層１４を順次エピタキシャル成長させて形成する。
【００３９】
その後、被エッチング層１４の表面に例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜（ＳｉＮ膜）を堆積して絶縁膜１５を形成する。即ち、最上層にある被エッチング層１４の上には、絶縁膜１５が形成された状態となる。
【００４０】
図２（ｃ）に示すように、絶縁膜１５をリソグラフィ技術とドライエッチング技術を用いて、絶縁膜１５をパターニングしてゲート形成領域４０の上面に開口部３０ａを形成する。ドライエッチング条件の一例としては、ＣＦ４を５０ｓｃｃｍ、Ｏ２を３０ｓｃｃｍ、ｐｏｗｅｒを１０００Ｗとする。なお、使用する設備によって、ＣＦ４のガス量やＯ２のガス量やｐｏｗｅｒを適宜変更する。
【００４１】
図３（ａ）に示すように、さらに引き続きドライエッチング処理を連続して行い、エッチングレートの違いを利用して、この開口部３０ａを介して、被エッチング層１４を選択的にエッチング除去して拡散層１３の界面１３ｇに達する所定深さａ１のゲート開口部３０ｂを形成する。
【００４２】
このとき、上層の被エッチング層１４は、拡散層１３に比べてエッチングレートが大きい層のため、ゲート開口部３０ｂの深さ方向が拡散層１３の界面１３ｇに達した後、さらに深さ方向へのエッチング除去の速度が遅くなる。
【００４３】
そのため、半導体ウエハ面内の中央領域もしくは周辺領域に関係なくゲート開口部３０ｂのエッチング深さａ１を正確に制御して開口することが可能となる。
【００４４】
その後、図３（ｂ）に示すように、開口部３０ａ及びゲート開口部３０ｂを介して、例えば６００℃程度の温度でｐ型不純物である亜鉛（Ｚｎ）を拡散層１３に拡散してｐ型低抵抗領域２０を形成する。
【００４５】
このｐ型低抵抗領域２０は、拡散層１３の界面１３ｇから一定の拡散深さｄ１まで精度よく拡散される。その結果、ｐ型低抵抗領域２０の深さ方向の下端位置とチャネル層１２の界面位置との距離ｄ２を常に一定の間隔とすることが可能となる。すなわち、半導体ウエハ面内の中央領域に形成される半導体装置と周辺領域に形成される半導体装置とで閾値電圧を均一にすることが可能となる。
【００４６】
次に、図３（ｃ）に示すように、拡散層１３のｐ型低抵抗領域２０上に、例えばチタン、白金、金をゲート開口部を介して順次蒸着を行い、その後パターンニングをして、ゲート電極２１が形成される。
【００４７】
次に、絶縁膜１５を選択的にエッチング除去してｐ型低抵抗領域２０を挟むソース形成領域４１及びドレイン形成領域４２であるソース開口部３１、ドレイン開口部３２を形成する。このとき各ソース開口部３１及びドレイン開口部３２は、被エッチング層１４の界面まで開口する。
【００４８】
その後、被エッチング層１４のソース開口部３１及びドレイン開口部３２内に、例えば、ＡｕＧｅ、ニッケル及び金を順に蒸着してソース電極２２及びドレイン電極２３をそれぞれ形成し、図１に示す半導体装置１が完成する。
【００４９】
かかる製造方法とすることにより、半導体ウエハ内の中心領域や周辺領域に関係なく各半導体装置１のゲート開口部３０ｂを均一なエッチング深さａ１に制御して形成することが可能となる。従って、所望の閾値電圧にすることができると共に均一な閾値電圧とした半導体装置を形成することが可能となる。その結果、半導体装置の歩留を向上することができる効果がある。
【００５０】
上述した本発明の実施の形態に係る半導体装置１は、拡散層１３をＡｌＧａＡｓとし、被エッチング層１４をＧａＡｓとしたが、拡散層１３及び被エッチング層１４を他の構成にしてもよい。
【００５１】
例えば、拡散層１３をＧａＡｓとし、この拡散層１３及び被エッチング層１４の組成比を調整して、被エッチング層１４を拡散層１３のＧａＡｓよりもエッチングレートが大きい層とする。
【００５２】
かかる構成とすることで、半導体ウエハ面内の中央領域に形成される半導体装置と周辺領域に形成される半導体装置とでゲート開口部３０ｂのエッチング深さａ１のバラツキを抑制できる。従って、ｐ型不純物を拡散してゲート領域を形成した後に得られるゲート電極を有する各半導体装置は、所望の閾値電圧とすると共に閾値電圧を均一にすることができる。なお、この半導体装置の製造方法は、図２から図３で示す半導体装置の製造方法とほぼ同様の製法であるので、重複説明を省略する。
【００５３】
なお、本実施形態では、同一条件のドライエッチング処理により、ゲート形成領域４０において絶縁膜１５及び被エッチング層１４に開口を形成したが、エッチング液を用いるウエットエッチング処理で行うようにしてもよい。
【００５４】
また、本実施形態に係る半導体装置では、ｐ型ゲート領域の拡散深さに加え、エピタキシャル成長された各層のＡｌやＩｎの組成、各層の厚さ、キャリア濃度など、エピタキシャル成長時に決定される要因を適宜調整して閾値電圧を調整することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示した図である。
【図３】本発明の実施の形態に係る半導体装置の製造工程を示した図である。
【図４】従来の半導体装置の製造工程を示した図である。
【符号の説明】
【００５６】
ａ１  エッチング深さ
ｄ１  拡散深さ
１  半導体装置
２  ゲート領域
３  ソース領域
４  ドレイン領域
１０  基板
１１  バッファ層
１２  チャネル層
１３  拡散層
１４  被エッチング層
１５  絶縁膜
２０  ｐ型低抵抗領域
２１  ゲート電極
２２  ソース電極
２３  ドレイン電極
３０ａ  開口部
３０ｂ  ゲート開口部
４０  ゲート形成領域
４１  ソース形成領域
４２  ドレイン形成領域
【図１】
2010073718.tif 000003
【図２】
2010073718.tif 000004
【図３】
2010073718.tif 000005
【図４】
2010073718.tif 000006