(57)【要約】【課題】ＳＯＩ構造の半導体基板に形成された１チップ化された照度センサの感度のバラツキを抑制する手段を提供する。【解決手段】シリコン基板と、シリコン基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたシリコン半導体層とを有する半導体基板に形成された照度センサであって、シリコン半導体層に形成された信号処理回路と、シリコン基板に形成された可視光感光素子とを備え、可視光感光素子の受光部上の採光部の周囲のシリコン半導体層に、遮光膜を設ける。【選択図】        図１
2010073808.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成された埋込み酸化膜と、前記埋込み酸化膜上に形成されたシリコン半導体層とを有する半導体基板に形成された照度センサであって、
前記シリコン半導体層に形成された信号処理回路と、前記シリコン基板に形成された可視光感光素子とを備え、
前記可視光感光素子の受光部上の採光部の周囲の前記シリコン半導体層に、遮光膜を設けたことを特徴とする照度センサ。
【請求項２】
請求項１において、
前記遮光膜を、遮光性を有するシリサイド層で形成したことを特徴とする照度センサ。
【請求項３】
請求項１または請求項２において、
前記シリコン半導体層上に、層間絶縁膜で絶縁された複数の配線層を設けると共に、前記採光部の周囲のそれぞれの層間絶縁膜上に、遮光性を有する導電材料からなる遮光配線を設け、
前記採光部の長さをＬ、最上層の前記層間絶縁膜上の遮光配線の上面から、前記遮光膜の上面までの距離をＴ１、最上層の前記層間絶縁膜上の遮光配線の上面から、最下層の前記層間絶縁膜の上面までの距離をＴ２としたときに、前記遮光膜の前記採光部からの遮光幅Ｅを、
Ｅ  ＞  Ｌ×（Ｔ１／Ｔ２−１）
としたことを特徴とする照度センサ。
【請求項４】
第１導電型不純物を拡散させたシリコン基板と、前記シリコン基板上に形成された埋込み酸化膜と、前記埋込み酸化膜上に形成されたシリコン半導体層とを有する半導体基板に形成され、前記シリコン半導体層に形成された信号処理回路と、前記シリコン基板に形成された可視光感光素子とを備えた照度センサの製造方法であって、
前記シリコン半導体層の、前記信号処理回路を構成するＭＯＳＦＥＴの形成領域の周囲に前記埋込み酸化膜に達する素子分離層を形成すると共に、前記可視光感光素子の採光部の形成領域に、前記埋込み酸化膜に達する犠牲酸化膜を形成する工程と、
前記ＭＯＳＦＥＴの形成領域の前記シリコン半導体層上にゲート電極を形成する工程と、
前記採光部の形成領域の犠牲酸化膜およびその直下の埋込み酸化膜をエッチングして、前記シリコン基板を露出させる工程と、
前記露出させたシリコン基板に、第１導電型不純物とは逆型の第２導電型不純物を拡散させて受光部を形成する工程と、
ＭＯＳＦＥＴの形成領域の前記ゲート電極の両側に、ＭＯＳＦＥＴのソース層およびドレイン層を形成する工程と、
前記受光部上の採光部の周囲のシリコン半導体層および前記ソース層および前記ドレイン層にシリサイド層を形成する工程と、を備えることを特徴とする照度センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可視光領域の光を検出する照度センサおよびその製造方法に関する。
【背景技術】
【０００２】
従来の照度センサは、Ｐ型シリコン基板に、Ｎ−拡散層を受光部としたフォトダイオードと、ＭＯＳＦＥＴ等を有する信号処理回路を形成し、フォトダイオードおよび信号処理回路を覆う層間絶縁膜上に配線層を形成し、その配線層を覆う絶縁膜上に、採光窓を開口させたメタル層からなる遮光膜を形成して、１チップ化された照度センサの誤動作を防止している（例えば、特許文献１参照。）。
【特許文献１】特開平９−２８３７３０号公報（段落０００２、第２９図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般に、照度センサはフォトダイオードの受光部の上面に光が鉛直方向から入射することを前提としてその上面の面積、および所定の波長帯の光を検出するための空乏層を形成する深さ、つまり受光部としてのＮ−拡散層とＰ型シリコン基板とで形成されるＰＮ接合の厚さ方向の位置を決定して、計画したフォト電流を取出しているが、実際の使用状態においては、受光部に対して斜めに入射する光も存在する。
【０００４】
しかしながら、上述した従来の照度センサにおいては、フォトダイオードおよび信号処理回路を覆う層間絶縁膜上に形成された配線層を覆う絶縁膜上に、採光窓を開口させた遮光膜を形成しているため、Ｐ型シリコン基板に形成されたＮ−拡散層の側方に形成される空乏層にも、採光窓から斜めに入射した光が入射してしまい、その空乏層の内部で変換されたキャリアが、計画したフォト電流に上乗せされて検出され、採光窓から斜めに入射する光が存在する場合に、照度センサの感度にバラツキが生じ、照度センサの信頼性を低下させる場合があるという問題がある。
【０００５】
また、信号処理回路がバルク基板に形成されているため、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体基板の埋込み酸化膜上のシリコン半導体層に形成された信号処理回路に較べて、カットオフ電流を抑制することが難しく、信号処理回路を構成するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高駆動化を図ることが困難になるという問題がある。
【０００６】
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体基板に形成された１チップ化された照度センサの感度のバラツキを抑制する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、シリコン基板と、前記シリコン基板上に形成された埋込み酸化膜と、前記埋込み酸化膜上に形成されたシリコン半導体層とを有する半導体基板に形成された照度センサであって、前記シリコン半導体層に形成された信号処理回路と、前記シリコン基板に形成された可視光感光素子とを備え、前記可視光感光素子の受光部上の採光部の周囲の前記シリコン半導体層に、遮光膜を設けたことを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、受光部の側方へ侵入しようとする光を遮光膜で大幅に抑制することができ、受光部の側方に形成される空乏層からのフォト電流を抑制して、ＳＯＩ構造の半導体基板に形成された１チップ化された照度センサの感度のバラツキを抑制することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明による照度センサおよびその製造方法の実施例について説明する。
【実施例】
【００１０】
図１は実施例の照度センサの断面を示す説明図、図２は実施例の照度センサの遮光幅の設定方法を示す説明図、図３ないし図５は実施例の照度センサの製造方法を示す説明図である。
図１、図２において、１は照度センサであり、シリコン（Ｓｉ）からなるシリコン基板２上に、酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜３を挟んで薄い単結晶シリコンからなるシリコン半導体層４を形成したＳＯＩ構造の半導体基板のシリコン半導体層４に形成された信号処理回路１０、およびシリコン基板２に形成された可視光感光素子としてのフォトダイオード２０を備えている。
【００１１】
本実施例の半導体基板には、図２等に示すように、照度センサ１の信号処理回路１０を構成するＭＯＳＦＥＴとしてのｎＭＯＳ素子１１や図示しないｐＭＯＳ素子を形成するための複数のトランジスタ形成領域５が設定され、それぞれのトランジスタ形成領域５の周囲を囲う領域に、素子分離層６を形成するための素子分離領域７が設定されている。
また、半導体基板には、フォトダイオード２０の採光部２１を形成するための矩形の採光部形成領域８、およびその周囲を囲う枠状の領域に、遮光膜を形成するための遮光膜形成領域９が設定されている。
【００１２】
本実施例の半導体基板の支持基板であるシリコン基板２は、本実施例の第１導電型不純物であるボロン（Ｂ）や２フッ化ボロン（ＢＦ２）等のＰ型不純物を予め比較的低濃度に拡散させて、Ｐ型のシリコン基板２（以下、Ｐ型シリコン基板２という。）として形成されている。
また、素子分離層６は、素子分離領域７のシリコン半導体層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達して形成されており、複数のトランジスタ形成領域５の隣合うそれぞれの間を電気的に絶縁分離する機能を有している。
【００１３】
本実施例のｎＭＯＳ素子１１は、シリコン半導体層４に設定されたトランジスタ形成領域５に形成される。
１２はゲート酸化膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
１３はゲート電極であり、ポリシリコン等からなる電極であって、トランジスタ形成領域５のゲート長方向の中央部にゲート酸化膜１２を挟んでトランジスタ形成領域５のシリコン半導体層４に対向して形成され、その側面には酸化シリコン等の絶縁材料からなるサイドウォール１４が形成されている。
【００１４】
１５はソース層、１６はドレイン層であり、トランジスタ形成領域５のゲート電極１３の両側のシリコン半導体層４に、第１導電型不純物とは逆型の本実施例の第２導電型不純物であるリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的高濃度に拡散させて形成された拡散層である。
上記のゲート酸化膜１２下の、ソース層１５とドレイン層１６との間のＰ型不純物を比較的低濃度に拡散させたＰ型のシリコン半導体層４が、本実施例のｎＭＯＳ素子１１のチャネルが形成されるチャネル領域１８として機能する。
【００１５】
なお、ｐＭＯＳ素子は、シリコン半導体層４に設定された他のトランジスタ形成領域５にｎＭＯＳ素子１１の不純物の導電型を逆にして同様に形成される。
また、上記のゲート長方向は、シリコン半導体層４の上面と平行に、ソース層１５からドレイン層１６へ向かう方向、またはその逆の方向をいう。
本実施例のフォトダイオード２０は、Ｐ型シリコン基板２に形成される。
【００１６】
２２は受光部としてのＮ−拡散層であり、半導体基板に設定された採光部形成領域８のシリコン半導体層４に形成された酸化シリコンからなる犠牲酸化膜２３（図３（Ｐ１）参照）およびその直下の埋込み酸化膜３を除去して露出させたＰ型シリコン基板２に、Ｎ型不純物を比較的低濃度に拡散させて形成された拡散層であって、Ｐ型シリコン基板２とＮ−拡散層２２との界面のＰ型シリコン基板２側に形成される空乏層に、採光部２１を透過した光が照射されたときに、主に可視光により変換されたキャリアを発生させる。
【００１７】
２４は高濃度拡散層としてのＮ＋拡散層であり、Ｎ−拡散層２２の周縁部の一部に、Ｎ型不純物を、Ｎ−拡散層２２より高濃度に拡散させて形成された拡散層であって、図示しない導線プラグとＮ−拡散層２２とをオーミック接触させるために形成される。
２５はシリサイド層であり、コバルト（Ｃｏ）やチタン（Ｔｉ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成されたシリコン化合物からなる導電性および遮光性を有するシリコン化合物層であって、ｎＭＯＳ素子１１のゲート電極１３、ソース層１５、ドレイン層１６の上部、および採光部２１の周囲を囲う遮光膜形成領域９のシリコン半導体層４の上部に形成されており、遮光膜形成領域９に形成されたシリサイド層２５が、フォトダイオード２０のＮ−拡散層２２の側方に形成される空乏層への光の照射を抑制する機能を有している（この遮光機能を有するシリサイド層２５を、遮光膜２７という。）。
【００１８】
２９は耐シリサイド化膜であり、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）や酸化シリコン等の透光性および絶縁性を有する絶縁材料で形成され、Ｎ−拡散層２２の上面（受光面という。）のシリサイド化を防止するマスクとして機能する。
３１ａは第１の層間絶縁膜、３１ｂは第２の層間絶縁膜、３１ｃは第３の層間絶縁膜、３１ｄは第４の層間絶縁膜であり、それぞれＮＳＧや酸化シリコン等の透光性および絶縁性を有する絶縁材料からなる比較的の膜厚の厚い絶縁膜であって、第１ないし第４の層間絶縁膜３１ａ〜３１ｄ上には、複数の配線パターンからなる第１ないし第４の配線層３２ａ〜３２ｄがそれぞれ形成されている。
【００１９】
これら第１ないし第４の配線層３２ａ〜３２ｄは、タングステン（Ｗ）やアルミニウム（Ａｌ）等の遮光性および導電性を有する導電材料で形成され、各配線層３２を構成する配線パターンの内の１つが、各層間絶縁膜３１の採光部２１の周囲を囲う領域に形成されており、信号処理回路１０等への光の照射を遮蔽する機能を有している（この各層間絶縁膜３１の採光部２１の周囲を囲う領域に形成された配線パターンを遮光配線３３という。）。
【００２０】
３５は導電プラグであり、それぞれ層間絶縁膜３１を貫通する貫通穴に、配線層３２と同様の導電材料を埋め込んで形成された導電性を有するプラグである。
上記の第１の層間絶縁膜３１ａは、積層された複数の層間絶縁膜３１の最下層に位置し、シリコン半導体層４上に形成されたｎＭＯＳ素子１１等からなる信号処理回路１０、およびＰ型シリコン基板２に形成されたフォトダイオード２０を覆って形成され、その上面に形成された第１の配線層３２ａの配線パターンは、第１の層間絶縁膜３１ａを貫通して、ｎＭＯＳ素子１１のゲート電極２３、ソース層１５およびドレイン層１６のシリサイド層２５、フォトダイオード２０のＮ＋拡散層２４等に達する導電プラグ３５によりそれぞれの拡散層に電気的に接続している。
【００２１】
第２の層間絶縁膜３１ｂは、第１の層間絶縁膜３１ａおよび第１の配線層３２ａ上を覆って形成され、その上面に形成された第２の配線層３２ｂの配線パターンは、第２の層間絶縁膜３１ｂを貫通して、第１の配線層３２ａの所定の配線パターンに達する導電プラグ３５により当該配線パターンに電気的に接続している。
第３の層間絶縁膜３１ｃは、第２の層間絶縁膜３１ｂおよび第２の配線層３２ｂ上を覆って形成され、その上面に形成された第３の配線層３２ｃの配線パターンは、第３の層間絶縁膜３１ｃを貫通して、第２の配線層３２ｂの所定の配線パターンに達する導電プラグ３５により当該配線パターンに電気的に接続している。
【００２２】
第４の層間絶縁膜３１ｄは、積層された複数の層間絶縁膜３１の最上層に位置し、第３の層間絶縁膜３１ｃおよび第３の配線層３２ｃ上を覆って形成され、その上面に形成された第４の配線層３２ｄの配線パターンは、第４の層間絶縁膜３１ｄを貫通して、第３の配線層３２ｃの所定の配線パターンに達する導電プラグ３５により当該配線パターンに電気的に接続している。
【００２３】
３７はパッシベーション膜であり、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁材料で形成された保護膜であって、第４の層間絶縁膜３１ｄの採光部２１上および第４の配線層３２ｄを構成する遮光配線３３の内周縁部を除く、第４の層間絶縁膜３１ｄおよび第４の配線層３２ｄ上を覆って形成され、外部の湿度等から照度センサ１を保護する保護膜としての機能を有している。
【００２４】
図３ないし図５において、４１はマスク部材としてのレジストマスクであり、フォトリソグラフィによりシリコン半導体層４上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
なお、本実施例においては、図１、図３等に示すように、素子分離層６および犠牲酸化膜２３は区別のために網掛けを付して示し、シリサイド層２５は区別のためにハッチングを付して示す。
【００２５】
本実施例の照度センサ１は、図１に示すように、フォトダイオード２０と、これと共に形成された信号処理回路１０を構成するｎＭＯＳ素子１１および図示しないｐＭＯＳ素子等とで構成され、フォトダイオード２０からのフォト電流を、信号処理回路１０で増幅して外部へ電流値として出力する、または信号処理回路１０でＡＤ変換等により電圧値として出力する機能を備えている。
【００２６】
本実施例の採光部２１は、フォトダイオード２０の受光部としてのＮ−拡散層２２上の各層間絶縁膜３１の採光部形成領域８、つまり各遮光配線３３で囲まれた領域をいい、最上層である第４の層間絶縁膜３１ｄの採光部２１の上面を採光窓という。
本実施例の遮光膜２７は、図２に示すように、シリコン半導体層４に矩形（本実施例では正方形）の領域として設定された採光部形成領域８の周囲に、枠状の領域として設定された遮光膜形成領域９のシリコン半導体層４をシリサイド化して形成され、その枠を構成する採光部２１からの遮光幅Ｅは、以下のように設定される。
【００２７】
すなわち、採光部２１の長さ、つまり採光部形成領域８の正方形の一辺の長さをＬ、最上層の第４の層間絶縁膜３１ｄ上の遮光配線３３の上面から、遮光膜２７の上面までの距離をＴ１、第４の層間絶縁膜３１ｄ上の遮光配線３３の上面から、最下層の第１の層間絶縁膜３１ａの上面までの距離をＴ２、第４の層間絶縁膜３１ｄ上の遮光配線３３の内側の縁の上端をかすめて斜めに入射した光が、第１の層間絶縁膜３１ａ上の遮光配線３３の内側の縁の下端をかすめて遮光膜２７上に達するときの入射角をθ２、そのときの光の到達位置の採光部２１からの距離をＫとすると、距離Ｋは、
ｔａｎθ２＝Ｌ／Ｔ２＝（Ｌ＋Ｋ）／Ｔ１    ・・・・・・・・・・・（１）
式（１）より、
Ｔ１×Ｌ＝Ｔ２×（Ｌ＋Ｋ）
Ｋ＝Ｌ×（Ｔ１／Ｔ２−１）    ・・・・・・・・・・・・・・・・・（２）
で算出され、遮光幅Ｅを距離Ｋより大きく設定すれば、斜めに入射した光が図２に示す距離ｄ１より外側に達することはなくなるため、遮光幅Ｅは、
Ｅ  ＞  Ｌ×（Ｔ１／Ｔ２−１）    ・・・・・・・・・・・・・・・（３）
に設定する。
【００２８】
以下に、図３ないし図５にＰで示す工程に従って、本実施例の照度センサの製造方法について説明する。
Ｐ１（図３）、Ｐ型シリコン基板２上に形成された埋込み酸化膜３上に、薄いシリコン半導体層４を形成した半導体基板を準備し、そのシリコン半導体層４上に熱酸化法により薄い膜厚のパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコンからなるシリコン窒化膜を形成し、そのシリコン窒化膜上にフォトリソグラフィにより、素子分離領域７および採光部形成領域８のシリコン窒化膜を露出させたレジストマスク４１（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜を除去してパッド酸化膜を露出させる。
【００２９】
前記のレジストマスク４１を除去し、露出したシリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、素子分離領域７および採光部形成領域８のシリコン半導体層４を酸化して埋込み酸化膜３に達する素子分離層６および犠牲酸化膜２３を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去し、シリコン半導体層４の素子分離領域７に素子分離層６を形成すると共に、採光部形成領域８に犠牲酸化膜２３を形成する。
【００３０】
そして、シリコン半導体層４上にフォトリソグラフィにより、シリコン半導体層４のトランジスタ形成領域５を露出させた、つまり図示しないｐＭＯＳ素子を形成するトランジスタ形成領域５および採光部形成領域８、遮光膜形成領域９等を覆うレジストマスク４１を形成し、これをマスクとして、露出しているトランジスタ形成領域５のシリコン半導体層４にＰ型不純物イオンを比較的低濃度に注入し、シリコン半導体層４のトランジスタ形成領域５にＰ−拡散層１８ａを形成する。
【００３１】
Ｐ２（図３）、前記のレジストマスク４１を除去し、熱酸化法により、シリコン半導体層４の上面を酸化して酸化シリコンからなるシリコン酸化膜を形成し、そのシリコン酸化膜上にＣＶＤ法によりポリシリコンを堆積して比較的厚膜のポリシリコン層を形成し、フォトリソグラフィによりポリシリコン層上に、トランジスタ形成領域５のゲート長方向の中央部のゲート電極１３の形成領域を覆うレジストマスク４１（不図示）を形成し、これをマスクとして異方性エッチングによりポリシリコン層およびシリコン酸化膜をエッチングしてシリコン半導体層４を露出させ、ゲート酸化膜１２を介してシリコン半導体層４に対向するゲート電極１３を形成し、前記のレジストマスク４１を除去する。
【００３２】
Ｐ３（図３）、次いで、ゲート電極１３等のシリコン半導体層４上の全面に、ＣＶＤ法により酸化シリコンを堆積してシリコン酸化膜を形成し、異方性エッチングによりシリコン酸化膜をエッチングして、ゲート電極１３の上面およびシリコン半導体層４の上面を露出させ、ゲート電極１３の側面にサイドウォール１４を形成する。
Ｐ４（図３）、フォトリソグラフィにより、シリコン半導体層４上に、採光部形成領域８の犠牲酸化膜２３を露出させたレジストマスク４１を形成し、これをマスクとして、異方性エッチングにより露出している犠牲酸化膜２３およびその直下の埋込み酸化膜３をエッチングして、採光部形成領域８のＰ型シリコン基板２を露出させる。
【００３３】
Ｐ５（図３）、工程Ｐ４で形成したレジストマスク４１を除去し、ゲート電極１３等のシリコン半導体層４上および露出させたＰ型シリコン基板２等の全面に、ＣＶＤ法により、ＮＳＧを堆積して耐シリサイド化膜２９を形成し、フォトリソグラフィにより、耐シリサイド化膜２９上に、採光部形成領域８のＰ型シリコン基板２上の耐シリサイド化膜２９を露出させたレジストマスク４１を形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）イオンを比較的低濃度に注入し、Ｐ型シリコン基板２の採光部形成領域８にＮ−拡散層２２を形成する。
【００３４】
Ｐ６（図４）、工程Ｐ５で形成したレジストマスク４１を除去し、フォトリソグラフィにより、耐シリサイド化膜２９上に、フォトダイオード２０のＮ−拡散層２２の周縁部のＮ＋拡散層２４の形成領域のＰ型シリコン基板２上の耐シリサイド化膜２９を露出させたレジストマスク４１を形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）イオンを比較高濃度に注入して、Ｎ−拡散層２２の周縁部の一部にＮ＋拡散層２４を形成する。
【００３５】
Ｐ７（図４）、工程Ｐ６で形成したレジストマスク４１を除去し、フォトリソグラフィにより、トランジスタ形成領域５のシリコン半導体層４上の耐シリサイド化膜２９を露出させたレジストマスク４１を形成し、これをマスクとしてゲート電極１３のポリシリコン、並びにサイドウォール１４の両側のソース層１５およびドレイン層１６の形成領域のシリコン半導体層４に、Ｎ型不純物を比較的高濃度に注入して、ゲート電極１３にＮ型不純物を比較的高濃度に拡散させると共に、ゲート電極１３の両側のシリコン半導体層４にソース層１５およびドレイン層１６を形成する。
【００３６】
これにより、ゲート電極１３下の、ソース層１５とドレイン層１６との間のＰ−拡散層１８ａがチャネル領域１８として形成される。
Ｐ８（図４）、工程Ｐ７で形成したレジストマスク４１を除去し、耐シリサイド化膜２９上に、フォトリソグラフィにより採光部形成領域８を覆うレジストマスク４１を形成し、これをマスクとして、ＮＳＧを選択的にエッチングする異方性エッチングにより、露出している耐シリサイド化膜２９をエッチングして、シリコン半導体層４およびゲート電極１３のポリシリコンを露出させる。
【００３７】
Ｐ９（図４）、工程Ｐ８で形成したレジストマスク４１を除去し、ゲート電極１３上、残留させた耐シリサイド化膜２９、および素子分離層６等のシリコン半導体層４上の全面に、スパッタ法によりシリサイド化材料（本実施例では、コバルト）からなるシリサイド化材料層を形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を含むサリサイド処理により、採光部形成領域８の周囲の遮光膜形成領域９のシリコン半導体層４、ｎＭＯＳ素子１１のソース層１５およびドレイン層１６のシリコン半導体層４、およびゲート電極１３のポリシリコンの上面側をシリサイド化して、遮光膜形成領域９のシリコン半導体層４にシリサイド層２５からなる遮光膜２７を形成すると共に、ソース層１５およびドレイン層１６、ゲート電極１３にシリサイド層２５を形成する。
【００３８】
このとき、採光部形成領域８に残留させた耐シリサイド化膜２９、素子分離層６等は、シリサイド化材料とシリコンとの反応を防止するマスクとして機能する。
なお、前記したサリサイド処理は、ＲＴＡを施してから未反応のシリサイド化材料層を除去するまでの処理をいう。
Ｐ１０（図４）、サリサイド処理後に、残留している耐シリサイド化膜２９をそのままにして、シリコン半導体層４およびＰ型シリコン基板２上の全面に、ＣＶＤ法によりＮＳＧを比較的厚く堆積し、その上面を平坦化処理して第１の層間絶縁膜３１ａを形成し、フォトリソグラフィにより第１の層間絶縁膜３１ａ上に、フォトダイオード２０のＮ＋拡散層２４上の導電プラグ３５（不図示）と、ｎＭＯＳ素子１１のソース層１５およびドレイン層１６上の導電プラグ３５を形成するために、それじれの形成領域の第１の層間絶縁膜３１ａを露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとしてＮＳＧを選択的にエッチングする異方性エッチングにより第１の層間絶縁膜３１ａを貫通してＮ＋拡散層２４上と、シリサイド層２５、および、ゲート電極１３のシリサイド層２５に達する導電プラグ３５（不図示）を形成し、平坦化処理を施して第１の層間絶縁膜３１ａの上面を露出させる。
【００３９】
次いで、フォトリソグラフィにより第１の層間絶縁膜３１ａ上に、ｎＭＯＳ素子１１のソース層１５およびドレイン層１６上の導電プラグ３５の形成領域の第１の層間絶縁膜３１ａを露出させた開口部を有するレジストマスク４１（不図示）を形成し、上記と同様にして、前記の各拡散層上のシリサイド層２５に達する導電プラグ３５を形成し、平坦化処理後に、前記と同様にして、ゲート電極１３のシリサイド層２５に達する導電プラグ３５（不図示）を形成し、平坦化処理を施して第１の層間絶縁膜３１ａの上面を露出させる。
【００４０】
そして、ＣＶＤ法またはスパッタ法により、第１の層間絶縁膜３１ａ上に導電材料からなる導電材料層を形成し、フォトリソグラフィにより導電材料層上に第１の配線層３２ａの遮光配線３３を含む配線パターンの形成領域を覆うレジストマスク４１（不図示）を形成し、これをマスクとして導電材料層をエッチングして第１の層間絶縁膜３１ａを露出させ、前記のレジストマスク４１を除去して各導電プラグ３５に電気的に接続する第１の配線層３２ａを形成する。
【００４１】
Ｐ１１（図５）、第１の配線層３２ａの形成後に、第１の配線層３２ａを含む第１の層間絶縁膜３１ａ上の全面に、ＣＶＤ法によりＮＳＧを比較的厚く堆積し、その上面を平坦化処理して第２の層間絶縁膜３１ｂを形成し、フォトリソグラフィにより第２の層間絶縁膜３１ｂ上に、第１の配線層３２ａを構成する配線パターンに接続する導電プラグ３５の形成領域の第２の層間絶縁膜３１ｂを露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとしてＮＳＧを選択的にエッチングする異方性エッチングにより第２の層間絶縁膜３１ｂを貫通して第１の配線層３２ａの所定の配線パターン上に達する貫通穴を形成し、前記のレジストマスクの除去後に、ＣＶＤ法またはスパッタ法により貫通穴内に導電材料を埋め込んで第１の配線層３２ａの所定の配線パターンに達する導電プラグ３５を形成すると共に第２の層間絶縁膜３１ｂ上に導電材料からなる導電材料層を形成する。
【００４２】
そして、フォトリソグラフィにより導電材料層上に第２の配線層３２ｂの遮光配線３３を含む配線パターンの形成領域を覆うレジストマスク４１（不図示）を形成し、これをマスクとして導電材料層をエッチングして第２の層間絶縁膜３１ｂを露出させ、前記のレジストマスク４１を除去して各導電プラグ３５に電気的に接続する第２の配線層３２ｂを形成する。
【００４３】
Ｐ１２（図５）、第２の配線層３２ｂの形成後に、工程Ｐ１１と同様にして、第３の層間絶縁膜３１ｃ上の第３の配線層３２ｃ、および第４の層間絶縁膜３１ｄ上の第４の配線層３２ｄを形成し、第４の配線層３２ｄの形成後に、ＣＶＤ法により第４の層間絶縁膜３１ｄ上の全面に窒化シリコンを堆積してシリコン窒化膜を形成し、フォトリソグラフィにより、第４の層間絶縁膜３１ｄの採光部２１上および第４の配線層３２ｄを構成する遮光配線３３の内周縁部のシリコン窒化膜を露出させたレジストマスク４１（不図示）を形成し、シリコン窒化膜を選択的にエッチングする異方性エッチングによりシリコン窒化膜をエッチングして、第４の層間絶縁膜３１ｄおよび第４の配線層３２ｄ上に、第４の層間絶縁膜３１ｄの採光部２１および第４の配線層３２ｄの遮光配線３３の内周縁部を露出させたパッシベーション膜３７を形成する。
【００４４】
このようにして、本実施例のフォトダイオード２０および、その信号を処理する信号処理回路１０を備えた１チップ化された照度センサ１が形成され、フォトダイオード２０の上方から採光部２１を通過してＮ−拡散層２２に光が入射すると、その光はＮ−拡散層２２とＰ型シリコン基板２との間に形成される空乏層内でキャリアに変換され、Ｎ−拡散層２２内に形成されたＮ＋拡散層２４からフォト電流として取出され、このフォト電流は隣接する信号処理回路１０で処理されて電流値または電圧値として出力される。
【００４５】
この場合に、本実施例の信号処理回路１０は、ＳＯＩ構造の半導体基板の埋込み酸化膜３上のシリコン半導体層４に形成され、そのゲート電極１３とソース層１５およびドレイン層１６にはシリサイド層が形成されているので、カットオフ電流を大幅に抑制して、ＭＯＳＦＥＴの高駆動化を図ることができ、消費電流を大幅に低減した、１チップ化された照度センサ１を得ることができる。
【００４６】
また、本実施例の４層からなる多層配線を有する照度センサ１は、各層間絶縁膜３１の採光部２１の周囲にそれぞれの配線層３２を構成する配線パターンからなる遮光配線３３を形成してあるので、第４の層間絶縁膜３１ｄ上の遮光配線３３の内側の縁の上端をかすめて斜めに入射した光があったとしても、各層間絶縁膜３１上の遮光配線３３によって遮断され、信号処理回路１０に採光部２１の採光窓から入射した光が侵入することはなく、外部から侵入した光による信号処理回路１０の誤動作を防止することができる。
【００４７】
更に、本実施例では、ＭＯＳＦＥＴのソース層１５やドレイン層１６にシリサイド層２５を形成するときに、シリサイド層２５からなる遮光膜２７を同時に形成するので、遮光膜２７を形成するときの工程を簡素化して、照度センサ１の製造方法の簡略化を図ることができる。
本実施例の照度センサ１の出力は、フォトダイオード２０から取出されるフォト電流が、採光部形成領域８のＮ−拡散層２２の上面である受光面の面積に比例して増減することを利用して、受光面の面積を適正な面積にして所望の電流値または電圧値を出力させるように設定されている。
【００４８】
この場合に、照度センサ１は、その採光部２１の周囲のシリコン半導体層４にシリサイド層２５からなる遮光幅Ｅの遮光膜２７が形成されているので、図２に示すように、第４の層間絶縁膜３１ｄ上の遮光配線３３の内側の縁の上端をかすめて斜めに入射した光は、シリコン半導体層４に形成された遮光膜２７の内側の縁の下端をかすめて入射角θ１でＮ−拡散層２２の側方に入射することになり、その光がＮ−拡散層２２の側方のＰ型シリコン基板２の上面に達したときの距離ｄ１は、最上層の第４の層間絶縁膜３１ｄ上の遮光配線３３の上面から遮光膜２７の下面までの距離をＴ１ａとし、最上層の第４の層間絶縁膜３１ｄ上の遮光配線３３の上面からＰ型シリコン基板２の上面までの距離をＴ０とすると、
ｄ１＝Ｌ×（Ｔ０／Ｔ１ａ−１）    ・・・・・・・・・・・・・・・（４）
で算出される。
【００４９】
また、遮光膜２７がないとしたときに、第１の層間絶縁膜３１ａ上の遮光配線３３の内側の縁の下端をかすめて入射角θ２で入射した光が、Ｎ−拡散層２２の側方のＰ型シリコン基板２の上面に達したときの距離ｄ２は、
ｄ２＝Ｌ×（Ｔ０／Ｔ２−１）    ・・・・・・・・・・・・・・・・（５）
で算出され、Ｔ１ａ＞Ｔ２であるので、ｄ１＜ｄ２となり、遮光膜２７がない場合に較べて、Ｎ−拡散層２２の側方への光の侵入を抑制することができる。
【００５０】
例えば、Ｌ＝１００μｍ、Ｔ０＝５．４μｍ、Ｔ２＝４．５μｍ、Ｔ１ａ＝５．２５ｍｍの場合は、ｄ１＝２．９μｍ、ｄ２＝２０μｍという結果になり、Ｎ−拡散層２２の側方に入射する光の距離ｄは、シリコン半導体層４に遮光膜２７を設けた方が大幅に短くなり、遮光膜２７がない場合に較べて、Ｎ−拡散層２２の側方へ侵入しようとする光の遮光効果が大幅に向上し、Ｎ−拡散層２２の側方に形成される空乏層からのフォト電流を抑制して、ＳＯＩ構造の半導体基板に形成された１チップ化された照度センサの感度のバラツキを抑制することができる。
【００５１】
図６は、シリコン半導体層４に遮光膜２７を設けた場合（図６に示す◆印）と遮光膜２７がない場合（図６に示す◇印）との感度特性を、縦軸を感度とし、横軸を光の波長として示したものである。
図６に示すように、遮光膜２７の有無によって照度センサ１の感度特性には大きな差が生じ、その差は波長が長くなるに従って大きくなること、および本実施例の遮光膜２７を設けた照度センサ１の感度は、波長７００ｎｍ付近で低下し始めるが、遮光膜２７がない場合は感度が下がらないことが判る。
【００５２】
これは、図７に示すように、シリコンの光吸収係数は光の波長が長くなるに伴って減衰していくが、波長７００ｎｍ以上の赤外線波長領域においても、無視できない程度の光吸収係数を有しているために、Ｎ−拡散層２２の側方に入射した長波長の光が、そこに形成されている空乏層内でキャリアに変換され、フォト電流として検出されたものと考えられる。
【００５３】
このように、受光面に鉛直な方向から入射した光を前提として照度センサ１の感度を設定しても、斜め方向から入射する光が存在する場合にはその感度に大きな差が生じ、結果として照度センサ１の感度のバラツキを生じさせることになる。
これに対して、本実施例の照度センサ１は、シリコン半導体層４の採光部２１の周囲に遮光幅Ｅの遮光膜２７が形成されているので、採光窓から斜めに光が入射したとしても、その光の大部分は遮光膜２７によって遮断され、照度センサ１の感度を安定させることができる。
【００５４】
以上説明したように、本実施例では、ＳＯＩ構造の半導体基板のシリコン基板にフォトダイオードを形成し、シリコン基板上に形成された埋込み酸化膜上のシリコン半導体層に信号処理回路を形成し、フォトダイオードのＮ−拡散層上の採光部の周囲のシリコン半導体層に遮光膜を設けるようにしたことによって、Ｎ−拡散層の側方へ侵入しようとする光を遮光膜で大幅に抑制することができ、Ｎ−拡散層の側方に形成される空乏層からのフォト電流を抑制して、ＳＯＩ構造の半導体基板に形成された１チップ化された照度センサの感度のバラツキを抑制することができる。
【００５５】
また、遮光膜をシリサイド層で形成するようにしたことによって、信号処理回路のＭＯＳＦＥＴのソース層やドレイン層にシリサイド層を形成するときに、遮光膜を同時に形成することができ、遮光膜を形成するときの工程を簡素化して照度センサの製造方法の簡略化を図ることができる。
更に、遮光膜の採光部からの遮光幅Ｅを、Ｅ＞Ｌ×（Ｔ１／Ｔ２−１）としたことによって、最上層の第４の層間絶縁膜上の遮光配線の内側の縁の上端をかすめて斜めに入射した光が、最下層の第１の層間絶縁膜上の遮光配線の内側の縁の下端をかすめて、Ｎ−拡散層の側方へ入射することを防止することができる。
【００５６】
なお、上記実施例においては、各拡散層に拡散させる第１導電型不純物はＰ型不純物、第２導電型不純物はＮ型不純物として説明したが、これらを逆にして、第１導電型不純物としてＮ型不純物を、第２導電型不純物としてＰ型不純物を用いるようにしても、上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００５７】
【図１】実施例の照度センサの断面を示す説明図
【図２】実施例の照度センサの遮光幅の設定方法を示す説明図
【図３】実施例の照度センサの製造方法を示す説明図
【図４】実施例の照度センサの製造方法を示す説明図
【図５】実施例の照度センサの製造方法を示す説明図
【図６】実施例の照度センサの感度特性を示すグラフ
【図７】シリコンの光吸収係数を示すグラフ
【符号の説明】
【００５８】
１    照度センサ
２    シリコン基板
３    埋込み酸化膜
４    シリコン半導体層
５    トランジスタ形成領域
６    素子分離層
７    素子分離領域
８    採光部形成領域
９    遮光膜形成領域
１０  信号処理回路
１１  ｎＭＯＳ素子
１２  ゲート酸化膜
１３  ゲート電極
１４  サイドウォール
１５  ソース層
１６  ドレイン層
１８  チャネル領域
１８ａ  Ｐ−拡散層
２０  フォトダイオード
２１  採光部
２２  Ｎ−拡散層
２３  犠牲酸化膜
２４  Ｎ＋拡散層
２５  シリサイド層
２７  遮光膜
２９  耐シリサイド化膜
３１  層間絶縁膜
３１ａ  第１の層間絶縁膜
３１ｂ  第２の層間絶縁膜
３１ｃ  第３の層間絶縁膜
３１ｄ  第４の層間絶縁膜
３２  配線層
３２ａ  第１の配線層
３２ｂ  第２の配線層
３２ｃ  第３の配線層
３２ｄ  第４の配線層
３３  遮光配線
３５  導電プラグ
４１  レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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