(57)【要約】【課題】  高速且つ均一なスイッチングを実現し、装置の小型化を図ることができるＤ級増幅装置を提供する。【解決手段】  トランジスタＱ１０，Ｑ１１のオン／オフによって１次側中点を中心にプッシュプル動作を行うパルストランス２４と、それによりスイッチングを行うパワートランジスタＱ１２，Ｑ１３と、プッシュプル動作の時間分、搬送波信号の出力タイミングを調整するタイミング調整手段３０と、音声信号が入力されている場合に、タイミング調整手段３０からの搬送波信号について逆位相の信号を生成する反転回路３５及びＡＮＤ回路３７と、ＡＮＤ回路３７から出力された、タイミング調整手段３０からの搬送波信号に逆位相の矩形波でオン／オフするトランジスタＱ１４と、タイミング調整手段３０からの搬送波信号に同位相の矩形波でオン／オフするトランジスタＱ１５とを備える。【選択図】        図１
2010021716.tif 000002
【特許請求の範囲】
【請求項１】
フルブリッジ形の複数の増幅器と、複数の増幅器からの出力を直列合成する合成器とを備えるＤ級増幅装置において、
前記増幅器が、発振器からの搬送波信号に従ってオン／オフする第１のトランジスタと、
搬送波信号の逆位相の信号を生成する反転回路と、
前記反転回路で生成された搬送波信号の逆位相の信号に従ってオン／オフする第２のトランジスタと、
前記第１及び前記第２のトランジスタのオン／オフによって一次側中点を中心にプッシュプル動作を行い、二次側から搬送波信号に同位相又は逆位相の矩形波を出力するパルストランスと、
前記パルストランスの二次側から出力される搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成する第３のトランジスタと、
前記パルストランスの二次側から出力される搬送波信号に逆位相の矩形波でオン／オフし、フルブリッジ形を構成する第４のトランジスタと、
前記発振器からの搬送波信号について前記パルストランスにおけるプッシュプル動作の時間分、出力タイミングを調整するタイミング調整手段と、
音声信号が入力されている場合に、前記タイミング調整手段からの搬送波信号について逆位相の信号を生成する論理回路と、
前記論理回路で生成された、前記タイミング調整手段からの搬送波信号に逆位相の矩形波でオン／オフする第５のトランジスタと、
前記タイミング調整手段からの搬送波信号に同位相の矩形波でオン／オフする第６のトランジスタとを有することを特徴とするＤ級増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振幅変調送信機に用いられるＤ級増幅装置に係り、特に高速且つ均一なスイッチングを実現し、装置の小型化を図ることができるＤ級増幅装置に関する。
【背景技術】
【０００２】
従来、デジタル変調制御による振幅変調方式を用いた送信機に、Ｄ級増幅装置が用いられている。
［振幅変調送信機：図２］
Ｄ級増幅装置を備えた一般的な振幅変調送信機について図２を使って説明する。図２は、Ｄ級増幅装置を備えた一般的な振幅変調送信機の構成図である。
図２に示すように、一般的な振幅変調送信機は、デジタル放送等に用いられるものであり、Ａ／Ｄ変換器１と、エンコーダ２と、複数のビッグステップＰＡ（電力増幅器）３と、複数のバイナリーステップＰＡ４と、搬送波発振器（ＯＳＣ）５と、ＦＥＴドライバーＩＣ６と、出力合成部（合成トランス）７と、バンドパスフィルタ（ＢＰＦ）８と、第１電源９とから構成されている。
【０００３】
各構成部分について説明する。
Ａ／Ｄ変換器１は、入力される変調信号（音声）を複数ビット（例えば１２ビット）のデジタル信号に変換する。
エンコーダ２は、後述するビッグステップＰＡ３及びバイナリーステップＰＡ４をスイッチングさせる（オン／オフ制御する）ための信号に変換する。
【０００４】
ビッグステップＰＡ（等出力電力増幅器）３は、ＦＥＴ（Field Effect Transistor）で構成され、入力された信号を増幅する高周波増幅器である。ビッグステップＰＡ３としては、ＰＡ1〜ＰＡNのＮ個（ここではＮ＝２６）の増幅器がある。
バイナリーステップＰＡ（バイナリー電力増幅器）４は、ビッグステップＰＡ３と同様の構成を備えた増幅器であり、バイナリーステップＰＡ４としては、１／２ＰＡ〜１／２nＰＡのｎ個（ここではｎ＝８）の増幅器がある。
そして、各ビッグステップＰＡ３及び各バイナリーステップＰＡ４は、それぞれＤ級動作を行うＤ級増幅器である。
【０００５】
搬送波発振器５は、周波数ｆ0の搬送波信号（矩形波）を発生する高周波発振器である。
ＦＥＴドライバーＩＣ６は、各ビッグステップＰＡ３及び各バイナリーステップＰＡ４に１対１に対応して設けられ、エンコーダ２からの信号に基づいて対応するビッグステップＰＡ３又はバイナリーステップＰＡ４のオン／オフを制御すると共に、搬送波発振器５からの搬送波信号を使用して、ビッグステップＰＡ３又はバイナリーステップＰＡ４をＤ級動作させるものである。
【０００６】
出力合成部７は、複数のビッグステップＰＡ３及びバイナリーステップＰＡ４からの出力信号を合成して出力する。
そして、複数のビッグステップＰＡ３とバイナリーステップＰＡ４、及び出力合成部７から成る部分をＤ級増幅装置と称する。
ＢＰＦ８は、出力合成部７で合成された信号から不要高周波成分を減衰する。
第１電源９は、Ｄ級増幅装置に電力を供給する電源である。
【０００７】
上記構成の一般的な振幅変調送信機の動作について説明する。
上記送信機においては、送信すべき信号である音声信号は、Ａ／Ｄ変換器１で１２ビットのデジタル信号に変換され、エンコーダ２でＭＳＢ（Most Significant Bit）側の所定ビット及びＬＳＢ（Least Significant Bit）側の所定ビットが抽出される。
【０００８】
そして、ＭＳＢ側の所定ビットは２６個のビッグステップＰＡ３に対応するＦＥＴドライバーＩＣ６にそれぞれ出力され、ビッグステップＰＡ３は、ＦＥＴドライバーＩＣ６によってオン／オフ制御され、増幅動作を行う。
【０００９】
同様に、ＬＳＢ側の所定ビットは８個のバイナリーステップＰＡ４に対応するＦＥＴドライバーＩＣ６に出力され、バイナリーステップＰＡ４は、ＦＥＴドライバーＩＣ６によってオン／オフ制御され、デジタル音声信号中の細かい情報部分に基づく補正を行う。
【００１０】
搬送波発振器５から出力される周波数ｆ0の搬送波（キャリア）は、各ＦＥＴドライバーＩＣ６を介して個々のビッグステップＰＡ３及びバイナリーステップＰＡ４に供給されて、ビッグステップＰＡ３及びバイナリーステップＰＡ４を駆動する。
【００１１】
そして、各ビッグステップＰＡ３及びバイナリーステップＰＡ４の出力は、出力合成部７に出力されて合成され、ＢＰＦ８で不要高周波成分が除去されてアンテナから出力される。尚、出力電力は、ビッグステップＰＡ３の数量、出力合成部７の合成トランスの巻き線比、第１電源９の電圧によって決定される。
このようにして、一般的な振幅変調送信機の動作が行われるものである。
【００１２】
［従来のＤ級増幅器：図３］
次に、上記振幅変調送信機のビッグステップＰＡ３、バイナリーステップＰＡ４に用いられる従来のＤ級増幅器の構成及び動作について図３を用いて説明する。図３は、従来のＤ級増幅器の構成図である。
図３に示すように、従来のＤ級増幅器は、ＦＥＴドライバーＩＣ１１ａ、１１ｂ、１１ｃと、トランジスタＱ１、Ｑ２と、パルストランス１４と、ハイパワートランジスタＱ３〜Ｑ７とから構成され、ハイパワートランジスタＱ３〜Ｑ７には第１電源２０の電圧が印加されている。トランジスタＱ１〜Ｑ７はいずれもＦＥＴで構成されている。
また、ＦＥＴドライバーＩＣ１１ｂの前段には、反転回路が設けられ、搬送波信号が反転してＦＥＴドライバーＩＣ１１ｂに入力される。
【００１３】
ＦＥＴドライバーＩＣ１１ａ、１１ｂ、１１ｃは、図２のＦＥＴドライバーＩＣ６に含まれるものであり、ＦＥＴドライバーＩＣ１１ａは、搬送波信号の入力を受けてトランジスタＱ１を駆動し、ＦＥＴドライバーＩＣ１１ｂは、搬送波の反転信号の入力を受けてトランジスタＱ２を駆動するものである。
【００１４】
また、ＦＥＴドライバーＩＣ１１ｃは、音声信号の入力を受けてトランジスタＱ７を駆動する。音声信号の入力があるときには、トランジスタＱ７がオンとなり、増幅器出力が得られるようになっている。
【００１５】
パルストランス１４は、デジタル信号の増幅を行うものであり、１４ａから１４ｄの４つの二次側部分から構成され、パルストランスの１４ａ及び１４ｄはトランジスタＱ１のオンによって矩形波を出力し、１４ｂ及び１４ｃはトランジスタＱ２のオンによって矩形波を出力するものである。
ハイパワートランジスタＱ３，Ｑ４，Ｑ５，Ｑ６は、第１電源２０の高電圧（１８０〜２００Ｖ程度）に耐えられる大型のＦＥＴで構成され、増幅器のスイッチングを行う。
トランジスタＱ７は、上記スイッチングにおいて高速スイッチング動作を可能とするものである。
【００１６】
上記構成のＤ級増幅器の動作について説明する。
搬送波発振器５からの搬送波ｆ0がＦＥＴドライバーＩＣ１１ａに、搬送波ｆ0の逆位相の信号がＦＥＴドライバーＩＣ１１ｂに入力され、トランジスタＱ１及びＱ２のゲート信号として出力される。トランジスタＱ１及びトランジスタＱ２は、入力されるゲート信号に従ってオン／オフ動作を交互に行う。これにより、ハイパワートランジスタＱ３，Ｑ４，Ｑ５，Ｑ６のスイッチング動作を行い、オン／オフの組合せでＤ級増幅動作を行って、増幅器出力を直列加算合成部（図２の「出力合成部７」に相当）に出力する。
【００１７】
具体的には、パルストランス１４ａ、１４ｄからは搬送波信号と同位相の矩形波信号が出力されてハイパワートランジスタＱ３、ハイパワートランジスタＱ６のゲートに入力される。つまり、トランジスタＱ１がオンの時には、ハイパワートランジスタＱ３、Ｑ６がオンとなる。
【００１８】
同様に、パルストランス１４ｂ、１４ｃからは搬送波信号と逆位相の矩形波信号が出力されて、ハイパワートランジスタＱ５、Ｑ４のゲートに入力される。つまり、トランジスタＱ２がオンの時には、ハイパワートランジスタＱ５、Ｑ４がオンとなる。
【００１９】
そして、音声信号がオンの時にトランジスタＱ７がオンとなって増幅器出力が直列加算合成部に出力されるようになっている。
【００２０】
［スイッチング特性：図４］
ここで、Ｄ級増幅器のスイッチング特性について図４を用いて説明する。図４は、従来のＤ級増幅器のスイッチング特性を示す説明図である。
上述したデジタル振幅変調方式の送信機では、複数のＤ級増幅器を組み合わせたＤ級増幅装置で１つの波を形成するものであるから、良質の出力信号を得るためには、各々のＤ級増幅器の均一化と、高速スイッチングが重要な要素となる。
【００２１】
例えば、図４に示すように、Ｄ級増幅器の立ち上がり、立ち下がりのスイッチングが遅いと、タイミングにより、スパイク（ザグ）、グリッジ（ヘコミ）が発生してしまい、Ｓ／Ｎ比の劣化やスプリアスの劣化といった特性劣化を招く恐れがある。
【００２２】
そのため、図３に示したＤ級増幅器では、高速スイッチングを実現するために、ハイパワートランジスタＱ５，Ｑ６のソース側にトランジスタＱ７を設けて、ＧＮＤを強制的に浮かし、ゲート−ソース間を同電位にすることによってオフ状態を作る方式としている。
【００２３】
尚、振幅変調送信機に関する従来技術としては、平成１６年７月１５日公開の特開２００４−２０１１２３「振幅変調送信機」（出願人：株式会社日立国際電気、発明者：久松稔）がある。
この従来技術は、第１倍率信号に基づいて、被増幅信号の振幅を増幅する第１増幅部と、第２倍率信号に基づいて被増幅信号の振幅を増幅する第２増幅部と、第１及び第２増幅部の出力信号駆動を行う駆動部と、第１及び第２増幅部の出力を合成して出力信号として出力する合成部とを備えた振幅変調送信機であり、個々の電力増幅器のスイッチング時の立ち上がり／立ち下がり時間のずれによる歪を低減するものである。
【００２４】
【特許文献１】特開２００４−２０１１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、従来のＤ級増幅装置を構成するＤ級増幅器では、高速スイッチングを実現するために、図３のトランジスタＱ５及びＱ６のソース側にトランジスタＱ７を設けているが、Ｑ７は、常時高電圧が印加されているため、Ｑ３〜Ｑ６のハイパワートランジスタと同等の耐圧を備えた大型のハイパワートランジスタで構成する必要があり、更に各ビッグステップＰＡ３及びバイナリーステップＰＡ４毎に設けなければならないため、装置の小型化の妨げとなり、また、Ｑ７からの放熱も出力信号の特性に悪影響を及ぼす恐れがあるという問題点があった。
【００２６】
更に、ＦＥＴが大型になるほどＦＥＴのオン抵抗や入力容量が大きくなり、これらのばらつきにより、スイッチングの微妙なタイミングにずれが発生しやすく、周波数が高くなるほど顕著に現れるという問題点があった。
【００２７】
本発明は上記実状に鑑みて為されたもので、高精度の高速スイッチングを実現し、装置の小型化を図ることができるＤ級増幅装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記従来例の問題点を解決するための本発明は、フルブリッジ形の複数の増幅器と、複数の増幅器からの出力を直列合成する合成器とを備えるＤ級増幅装置において、増幅器が、発振器からの搬送波信号に従ってオン／オフする第１のトランジスタと、搬送波信号の逆位相の信号を生成する反転回路と、反転回路で生成された搬送波信号の逆位相の信号に従ってオン／オフする第２のトランジスタと、第１及び第２のトランジスタのオン／オフによって一次側中点を中心にプッシュプル動作を行い、二次側から搬送波信号に同位相又は逆位相の矩形波を出力するパルストランスと、パルストランスの二次側から出力される搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成する第３のトランジスタと、パルストランスの二次側から出力される搬送波信号に逆位相の矩形波でオン／オフし、フルブリッジ形を構成する第４のトランジスタと、発振器からの搬送波信号についてパルストランスにおけるプッシュプル動作の時間分、出力タイミングを調整するタイミング調整手段と、音声信号が入力されている場合に、タイミング調整手段からの搬送波信号について逆位相の信号を生成する論理回路と、論理回路で生成された、タイミング調整手段からの搬送波信号に逆位相の矩形波でオン／オフする第５のトランジスタと、タイミング調整手段からの搬送波信号に同位相の矩形波でオン／オフする第６のトランジスタとを有することを特徴としている。
【発明の効果】
【００２９】
本発明によれば、フルブリッジ形の複数の増幅器と、複数の増幅器からの出力を直列合成する合成器とを備えるＤ級増幅装置において、増幅器における、第１のトランジスタが発振器からの搬送波信号に従ってオン／オフし、反転回路が搬送波信号の逆位相の信号を生成し、第２のトランジスタが反転回路で生成された搬送波信号の逆位相の信号に従ってオン／オフし、パルストランスが第１及び第２のトランジスタのオン／オフによって一次側中点を中心にプッシュプル動作を行い、二次側から搬送波信号に同位相又は逆位相の矩形波を出力し、第３のトランジスタがパルストランスの二次側から出力される搬送波信号に同位相の矩形波でオン／オフし、フルブリッジ形を構成し、第４のトランジスタがパルストランスの二次側から出力される搬送波信号に逆位相の矩形波でオン／オフし、フルブリッジ形を構成し、タイミング調整手段が発振器からの搬送波信号についてパルストランスにおけるプッシュプル動作の時間分、出力タイミングを調整し、論理回路が音声信号が入力されている場合に、タイミング調整手段からの搬送波信号について逆位相の信号を生成し、第５のトランジスタが論理回路で生成された、タイミング調整手段からの搬送波信号に逆位相の矩形波でオン／オフし、第６のトランジスタがタイミング調整手段からの搬送波信号に同位相の矩形波でオン／オフするものであり、高精度の高速スイッチングを実現し、装置の小型化を図ることができる効果がある。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＤ級増幅装置において、増幅器では、入力のパルストランスをフルブリッジ回路の上部のみのトランジスタを使用し、下部のトランジスタについては、直接汎用ＦＥＴドライバーＩＣにて駆動させることにより、従来の方式と同等以上のスイッチング特性を可能とし、安価で安全性を得ることができるものである。
【００３１】
特に、本発明の実施の形態に係るＤ級増幅装置において、タイミング調整手段によってフルブリッジ回路の上部のトランジスタと下部のトランジスタとで対応するスイッチングタイミングの調整を図っており、更に、下部のトランジスタでは、音声信号の未入力時に増幅器をオフに制御するものとなっている。
【００３２】
本実施の形態に係るＤ級増幅装置（本増幅装置）は、図２に示した一般的な振幅変調送信機に用いられるものであり、振幅変調送信機の構成自体は図２と同じである。そして、本実施の形態に係るＤ級増幅装置は、図２に示した従来の装置と同様に２６個のビッグステップＰＡと、８個のバイナリーステップＰＡを備えているが、個々のビッグステップＰＡ、及びバイナリーステップＰＡ４のＤ級増幅器の構成が従来とは異なっている。
【００３３】
［Ｄ級増幅装置：図１］
本増幅装置を構成するビッグステップＰＡ又はバイナリーステップＰＡとして用いられるＤ級増幅器（本増幅器）の構成について図１を用いて説明する。図１は、本発明の実施の形態に係るＤ級増幅装置を構成するＤ級増幅器の構成図である。
図１に示すように、本実施の形態に係るＤ級増幅器の基本的な構成は、ＦＥＴドライバーＩＣ２１ａ、２１ｂ、２１ｃ、２１ｄと、トランジスタＱ１０（２２）、Ｑ１１（２３）、パルストランス２４と、ハイパワートランジスタＱ１２（２５）〜Ｑ１５（２８）とから構成され、ハイパワートランジスタＱ１２〜Ｑ１５には第１電源２９の電圧が印加されている。トランジスタＱ１０〜Ｑ１５はいずれもＦＥＴで構成されている。
また、ＦＥＴドライバーＩＣ２１ｂの前段には、反転回路（ＮＯＴ回路）が設けられ、搬送波信号を反転して逆位相の信号がＦＥＴドライバーＩＣ２１ｂに入力される。
【００３４】
概略の装置構成としては、トランジスタＱ１０，Ｑ１１と、それを駆動するＦＥＴドライバーＩＣ２１ａ，２１ｂと、フルブリッジ型ＳＥＰＰ（Single Ended Push-Pull）方式のＤ級増幅器用のパルストランス２４と、ハイパワートランジスタＱ１２〜Ｑ１５と、第１電源２９とから構成される。
【００３５】
ＦＥＴドライバーＩＣ２１ａ、２１ｂ、２１ｃ、２１ｄは、図２のＦＥＴドライバーＩＣ６に含まれるものであり、ＦＥＴドライバーＩＣ２１ａは、搬送波信号の入力を受けてトランジスタＱ１０を駆動し、ＦＥＴドライバーＩＣ２１ｂは、搬送波信号を反転した逆位相の信号の入力を受けてトランジスタＱ２を駆動するものである。
【００３６】
また、ＦＦＴドライバーＩＣ２１ｃ、２１ｄの前段にタイミング調整手段３０が設けられている。
タイミング調整手段３０は、抵抗３１と、コンデンサ３２と、反転回路３３，３４を有している。
【００３７】
抵抗３１は、反転回路３３の前段で搬送波入力に対して直列に接続される可変抵抗である。
また、コンデンサ３２は、抵抗３１と反転回路３３の入力段の間で一端が接続し、他端が接地されている。
この抵抗３１とコンデンサ３２によって入力される搬送波信号を遅延させてタイミングを調整している。
【００３８】
反転回路３３，３４は、入力される搬送波信号を反転させる動作を行う。反転回路が二段であるため、反転回路３３に入力された信号は反転回路３４から出力される際に、同じ位相となる。
【００３９】
反転回路３４からの出力が分岐され、一方が論理和（ＯＲ）回路３６に入力され、その出力がＦＥＴドライバーＩＣ２１ｃに入力される。
また、反転回路３４からの出力の他方は、反転回路３５を介して論理積（ＡＮＤ）回路３７の一方の入力端子に入力され、その出力がＦＥＴドライバーＩＣ２１ｄに入力される。
【００４０】
そして、ＡＮＤ回路３７の他方の入力端子には、増幅器オン／オフ（ＰＡ  ＯＮ／ＯＦＦ）の信号が入力される。増幅器オン／オフ信号は、音声信号の入力を受けるとオンになり、音声信号が未入力となるとオフになるものである。
【００４１】
ＯＲ回路３６は、一入力の論理和回路であるので、入力信号に対して同位相の信号をＦＥＴドライバーＩＣ２１ｃに出力する。
ＡＮＤ回路３７は、反転回路３５からの信号と増幅器オン／オフの信号を入力し、増幅器オンのときに、反転回路３５からの入力信号に対して同位相の信号をＦＥＴドライバーＩＣ２１ｄに出力する。
従って、ＯＲ回路３６からの出力信号に対して、ＡＮＤ回路３７からの出力信号は、逆位相の信号となる。
【００４２】
ＦＥＴドライバーＩＣ２１ｃの出力が、トランジスタＱ１５のゲートに入力され、ＦＥＴドライバーＩＣ２１ｄの出力が、トランジスタＱ１４のゲートに入力される。
【００４３】
パルストランス２４は、デジタル信号の増幅を行うものであり、２４ａと２４ｂの２つの二次側部分から構成され、パルストランス２４ａはトランジスタＱ１０のオンによって矩形波を出力し、パルストランス２４ｂはトランジスタＱ１１のオンによって矩形波を出力する。
【００４４】
ハイパワートランジスタＱ１２，Ｑ１３，Ｑ１４，Ｑ１５は、第１電源２９の高電圧（１８０〜２００Ｖ程度）に耐えられる大型のＦＥＴで構成され、増幅器のスイッチングを行う。
【００４５】
つまり、パルストランス２４をトランジスタＱ１２〜Ｑ１５で構成されるフルブリッジ回路の上部のみで動作させ、フルブリッジ回路の下部については、直接汎用ＦＥＴドライバーＩＣ２１ｃ，Ｃ２２にて駆動させる。
【００４６】
そして、トランジスタＱ１２とトランジスタＱ１４とを結ぶ線と、トランジスタＱ１３とトランジスタＱ１５とを結ぶ線とから導き出された２本の線が、トランスを介して出力信号を出力する。
尚、当該トランスで直列加算合成が為される。
【００４７】
［動作］
発振器（ＯＳＣ）より入力された搬送波信号は、ＦＥＴドライバーＩＣ２１ａに入力されると共に、当該搬送波信号は反転回路を介してＦＥＴドライバーＩＣ２１ｂに入力される。
ＦＥＴドライバーＩＣ２１ａからの出力とＦＥＴドライバーＩＣ２１ｂからの出力は、互いに逆位相のゲート入力信号としてトランジスタＱ１０とトランジスタＱ１１のゲートに入力される。
【００４８】
トランジスタＱ１０とトランジスタＱ１１は、順次入力されるゲート入力信号に従ってオンとオフの動作を交互に行う。これにより、パルストランス２４の１次側中心を中心にプッシュプル動作を行う。
【００４９】
また、搬送波信号は、タイミング調整手段３０でタイミング調整が為され、ＯＲ回路３６と反転回路３５に入力され、ＯＲ回路３６では入力された搬送波信号をそのままＦＥＴドライバーＩＣ２１ｃに出力し、反転回路３５では搬送波信号の逆位相の信号をＡＮＤ回路３７に出力する。
【００５０】
ＡＮＤ回路３７には、反転回路３５からの信号（搬送波信号の逆位相の信号）と増幅器オン／オフ信号が入力され、増幅器オン信号が入力されている間（音声信号が入力されている間）、搬送波信号の逆位相の信号がＦＥＴドライバーＩＣ２１ｄに出力される。
【００５１】
そして、ＦＥＴドライバーＩＣ２１ｃからの出力とＦＥＴドライバーＩＣ２１ｄからの出力は、互いに逆位相のゲート入力信号としてトランジスタＱ１５とトランジスタＱ１４のゲートに入力される。
【００５２】
ここで、タイミング調整手段３０、ＯＲ回路３６の機能は、パルストランス２４ａからトランジスタＱ１２のゲートに入力される矩形波と同位相の矩形波信号をＦＥＴドライバーＩＣ２１ｃに出力させるよう調整することである。
【００５３】
また、タイミング調整手段３０、反転回路３５、ＡＮＤ回路３７の機能は、パルストランス２４ｂからトランジスタＱ１３のゲートに入力される矩形波と同位相の矩形波信号（トランジスタＱ１２のゲートに入力される矩形波と逆位相の矩形波信号）をＦＥＴドライバーＩＣ２１ｄに出力させるよう調整することである。
【００５４】
トランジスタＱ１０とトランジスタＱ１１におけるオン／オフ動作の繰り返しにより、トランスの２次側にあるトランジスタＱ１２〜Ｑ１５にてスイッチングを行い、オン／オフ動作の組み合わせによってＤ級増幅動作を行う。
【００５５】
オン／オフ動作の組み合わせは、トランジスタＱ１２，Ｑ１５が同じ動作をし、トランジスタＱ１３，Ｑ１４が同じ動作をするようになっている。
トランジスタＱ１２，Ｑ１５がオンであれば、トランジスタＱ１３，Ｑ１４がオフであり、トランジスタＱ１２，Ｑ１５がオフであれば、トランジスタＱ１３，Ｑ１４がオンである。
【００５６】
電力増幅器（ＰＡ）出力のオン／オフは、つまり、音声信号が入力されている間はオンとし、音声信号が入力されていない間はオフとする制御は、フルブリッジの下部のトランジスタＱ１４，Ｑ１５の入力信号を止めることにより行う。
【００５７】
具体的には、増幅器オン／オフ信号が入力されるＡＮＤ回路３７の制御により、増幅器オフ信号が入力されている間は、トランジスタＱ１４が動作しないことで、フルブリッジの動作を停止している。
【００５８】
元々、Ｄ級増幅器は理論上フルブリッジのトランジスタのオン／オフの組み合わせで行っているため、パルストランスは必要ない。全てのトランジスタをＦＥＴドライバーＩＣで直接駆動させるのが理想的である。
【００５９】
パルストランスは、電源から入ってきた雷のサージなどからドライバー部分を切り離すことによって防ぐことが有効であるが、高速スイッチングという観点から考えると弊害になってしまう。
【００６０】
現状アース側については、従来の回路を参照すれば分かるように、オン／オフ用のトランジスタ（トランジスタＱ１４，Ｑ１５）は、トランスで切り離さなくても問題なく動作していることは確認済みである。
【００６１】
また、トランスが入っている側と入っていない側のタイミングのズレは、抵抗ＲとコンデンサＣによる簡易なタイミング調整回路等のタイミング調整手段３０で行うようにしている。
【００６２】
［実施の形態の効果］
本発明の実施の形態に係るＤ級増幅器によれば、搬送波信号に基づいて互いに逆位相でオン／オフを繰り返すトランジスタＱ１０，Ｑ１１と、そのオン／オフによって１次側中点を中心にプッシュプル動作を行うパルストランス２４と、それによりスイッチングを行うパワートランジスタＱ１２，Ｑ１３と、搬送波信号についてパルストランス２４におけるプッシュプル動作の時間分、出力タイミングを調整するタイミング調整手段３０と、音声信号が入力されている場合に、タイミング調整手段３０からの搬送波信号について逆位相の信号を生成する反転回路３５及びＡＮＤ回路３７と、ＡＮＤ回路３７から出力された、タイミング調整手段３０からの搬送波信号に逆位相の矩形波でオン／オフするトランジスタＱ１４と、タイミング調整手段３０からの搬送波信号に同位相の矩形波でオン／オフするトランジスタＱ１５とを備えた構成としているので、高速且つ均一なスイッチングを実現し、装置の小型化を図ることができる効果がある。
【産業上の利用可能性】
【００６３】
本発明は、特に高速且つ均一なスイッチングを実現し、装置の小型化を図ることができるＤ級増幅装置に適している。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態に係るＤ級増幅装置を構成するＤ級増幅器の構成図である。
【図２】Ｄ級増幅装置を備えた一般的な振幅変調送信機の構成図である。
【図３】従来のＤ級増幅器の構成図である。
【図４】従来のＤ級増幅器のスイッチング特性を示す説明図である。
【符号の説明】
【００６５】
１…Ａ／Ｄ変換器、  ２…エンコーダ、  ３…ビッグステップＰＡ、  ４…バイナリーステップＰＡ、  ５…搬送波発振器、  ６…ＦＥＴドライバーＩＣ、  ７…出力合成部、  ８…バンドパスフィルタ、  ９…第１電源、  １１…ＦＥＴドライバーＩＣ、  １４…パルストランス、  ２０…第１電源、  ２１…ＦＥＴドライバーＩＣ、  ２４…パルストランス、  ２９…第１電源
【図１】
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【図２】
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【図３】
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【図４】
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