(57)【要約】【課題】スイッチング素子の大きさを大きくすることなくデータ線、ひいてはデータ・ドライバの数を１／２以下に低減することができる液晶表示素子を提供する。【解決手段】画素電極Ａ１への表示信号の供給を制御する第１のＴＦＴ Ｍ１と、第１のＴＦＴ Ｍ１に接続される第２のＴＦＴ Ｍ２と、データ線Ｄｍに接続され、かつ画素電極Ｂ１への表示信号の供給を制御する第３のＴＦＴ Ｍ３とを備える。そして、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３をゲート線Ｇｎ＋１に、また第１のＴＦＴ Ｍ１をゲート線Ｇｎ＋２に接続する。【選択図】図２
2010224555.tif 000002
【特許請求の範囲】
【請求項１】
画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ同一の所定の信号線からの表示信号が供給される第１の画素電極、第２の画素電極および第３の画素電極と、
前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋３番目の走査線からの走査信号により駆動されるＴＦＴからなる第１のスイッチング素子と、
前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御するＴＦＴからなる第２のスイッチング素子と、
前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動するＴＦＴからなる第３のスイッチング素子と、
前記所定の信号線からの表示信号の前記第３の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動されるＴＦＴからなる第４のスイッチング素子と、
前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御するＴＦＴからなる第５のスイッチング素子と、
を備えたことを特徴とする画像表示装置。
【請求項２】
前記信号線駆動回路は、前記所定の信号線に対して、前記第１の画素電極に与えられる電位を持った表示信号、前記第２の画素電極に与えられる電位を持った表示信号および前記第３の画素電極に与えられる電位を持った表示信号を順次供給することを特徴とする請求項１に記載の画像表示装置。
【請求項３】
画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数） のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
同一の所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第１の画素電極、第２の画素電極および第３の画素電極と、を備え、
前記第１の画素電極、前記第２の画素電極および前記第３の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。
【背景技術】
【０００２】
ＣＲＴディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入とともに飛躍的な進歩を遂げようとしている。つまり、液晶表示装置は微細加工を施すことによりＣＲＴディスプレイに比べて高精細化が比較的容易である。
液晶表示装置として、スイッチング素子としてのＴＦＴ（Thin Film Transistor、薄膜トランジスタ）を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隙を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
図２７はＴＦＴアレイ基板の等価回路図を示す。図２７に示すように、信号線３０と走査線４０とがマトリックス状に配設され、信号線３０と走査線４０とで囲まれた領域が単一の画素を形成する。単一の画素は、画素電極２０と、これに接続したＴＦＴ１０を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１３８８５１号公報
【特許文献２】特開平６−１４８６８０号公報
【特許文献３】特開平１１−２８３７号公報
【特許文献４】特開平５−２６５０４５号公報
【特許文献５】特開平５−１８８３９５号公報
【特許文献６】特開平５−３０３１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アクティブマトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う信号線および走査線の数量が非常に多くなり、駆動ＩＣの数も膨大となり、コストの上昇を招いている。また、駆動ＩＣとアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、隣接する２つの画素に１本の信号線から時分割で電位を与えることで、必要な駆動ＩＣの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特許文献１乃至特許文献６である。この中で特許文献１には、画素マトリクスの外側にマルチプレクサ回路を設け、１つのデータ・ドライバ出力から複数の信号線に電位を供給する構造が示されている。
また、特許文献２では、Ｎ行，Ｍ列の画素からなるマトリクスパネルにおいて各列行毎の隣接するＴＦＴ薄膜のドレイン電極をｔ個単位（但し、ｔは任意）でまとめて共通に接続して１本の信号線で形成するとともに共通に接続された各々のＴＦＴを独立に制御できるように各行毎につきｔ本の信号線を形成する提案がなされている。
さらに特許文献３では、画素１行に対して２本ずつ割り当てられた走査線と画素２列に対して１本ずつ割り当てられた信号線と、共通電極に接続する共通線を持ち、２本の走査線のうちの一方の走査線により選択されるＴＦＴを介して駆動される第１群の画素と、他方の走査線により選択されるＴＦＴを介して駆動される第２群の画素を有する画素アレイ配置を行い、さらに第１群の画素と第２群の画素が共通電極の一部を共有するように構成する提案がなされている。
【０００５】
しかし、特許文献１の提案によれば、マルチプレクサ回路に用いるトランジスタが、数μｓから数十μｓといった所定の短い時間内に、信号線の容量に電荷を貯めるために巨大なものとなってしまい、製造歩留まりが低下してしまう問題がある。また、特許文献２、特許文献３の提案によれば、巨大なマルチプレクサ回路を必要としないかわりに、ゲート・ドライバ出力数および走査線数が倍になってしまう問題がある。
【０００６】
これら提案に対して、特許文献４、特許文献５、特許文献６に開示された提案は、以上のような問題を有しない特許文献４に開示された提案の１つを図２８に示すが、２つの画素がＴＦＴＰ１〜Ｐ３を介して１本の信号線に接続された構造をなしている。したがって、信号線の数は従来の半分で足りるから、データ・ドライバの出力数も従来の半分にすることができる。ところが、現在までこの技術が実用化されたという情報はない。
したがって本発明は、巨大なマルチプレクサの存在あるいは走査線の数を増大することなく信号線の数を従来の半分に低減することができる画像表示素子の提供を課題とする。
【課題を解決するための手段】
【０００７】
本発明者は図２８に示す回路について検討したところ、以下のことを知見した。図２８に示す回路は、ＴＦＴＰ１とＴＦＴ Ｐ２とを直列に接続しているために、所望する電流を得るためにＴＦＴＰ１およびＴＦＴ Ｐ２を２倍の大きさにしなければならない。ＴＦＴの大きさが大きくなれば、その分だけ画素の面積が減少するから、画素開口率が小さくなってしまう。また、図２８に示す回路において、画素電極に必要な蓄積容量を、画素電極と２本の走査線のいずれとの間に設ける場合も、画素電極に信号線から電位が供給された直後に走査線電位が選択電位から非選択電位に大きく変動するため、画素電位が大きく変動してしまい、画素電位を精度良く制御できない。これは、画質上大きな問題となる。以上の問題点から、特許文献４等に開示された提案がこれまで実用化されなかったものと推察される。
本発明は以上の知見に基づきなされたものであって、表示信号を供給するための複数の信号線と、走査信号を供給するための複数の走査線と、所定の信号線から表示信号が供給される第１の画素電極および第２の画素電極と、前記所定の信号線と前記第１の画素電極との間に配設され、かつ前記表示信号の供給を制御するゲート電極を備えた第１のスイッチング素子と、前記第１のスイッチング素子の前記ゲート電極と所定の走査線との間に配設される第２のスイッチング素子と、前記所定の信号線に接続され、かつ前記第２の画素電極への前記表示信号の供給を制御する第３のスイッチング素子と、を備えることを特徴とする画像表示素子である。
本発明の画像表示素子は、第１の画素電極および第２の画素電極に対して、共通する所定の信号線から表示信号を供給することができる。したがって、Ｍ列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極と所定の信号線との間に配設された第１のスイッチング素子のゲート電極と所定の走査線との間に第２のスイッチング素子を配設する構成を採用した。つまり、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置することがない。したがって、ＴＦＴに代表されるスイッチング素子を大型化する必要がない。一方、第２の画素電極には第３のスイッチング素子が接続されており、この第３のスイッチング素子がオンになったときに信号線からの表示信号を第２の画素電極に供給することができる。
なお、ここでは第１の画素電極および第２の画素電極と２つの画素電極について述べた。しかし、以上の本発明の趣旨は、３つ以上の画素電極が１本の信号線を共有する形態にも適用することができる。本発明はもちろんこの形態をも包含している。
【０００８】
本発明の画像表示素子によれば、前記第１の画素電極および前記第２の画素電極の駆動にかかわらない走査線と、前記第１の画素電極および前記第２の画素電極との間に蓄積容量を形成することができる。したがって、画質の劣化を防ぐことができる。より具体的な形態として、第１の画素電極および第２の画素電極より前段側に位置する所定の走査線と第１の画素電極および第２の画素電極との間に蓄積容量を形成することができる。ここで、前段とは走査方向と逆の方向を、また後段とは走査方向を意味するものとする。
【０００９】
また本発明は、表示信号を供給するための信号線と、前記信号線を挟んで配設される第１の画素電極および第２の画素電極と、前記信号線に接続され、かつ前記第１の画素電極への前記表示信号の供給を制御する第１のスイッチング素子と、前記第１のスイッチング素子に接続される第２のスイッチング素子と、前記信号線に接続され、かつ前記第２の画素電極への前記表示信号の供給を制御する第３のスイッチング素子と、前記第２のスイッチング素子および前記第３のスイッチング素子に対して走査信号を供給する第１の走査線と、前記第１のスイッチング素子に対して走査信号を供給する第２の走査線と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第１の画素電極および第２の画素電極に対して、この２つの画素電極に共通する信号線から表示信号を供給することができる。したがって、Ｍ列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極に、第１のスイッチング素子と第２のスイッチング素子とが接続されており、この２つのスイッチング素子がオンになったときに信号線からの表示信号を第１の画素電極に供給する。ここで、第１のスイッチング素子は信号線に接続され、かつ第２のスイッチング素子は第１のスイッチング素子に接続されるとともに第１の走査線に接続される。つまり、第１の画素電極と信号線との間に２つのスイッチング素子を直列に配置する形態をとる必要がない。より直接的な表現をすれば、本発明の画像表示素子は、第１のスイッチング素子は第１の画素電極と信号線とを直接接続している。したがって、ＴＦＴに代表されるスイッチング素子を大型化する必要がない。一方、第２の画素電極には第３のスイッチング素子が接続されており、この第３のスイッチング素子がオンになったときに信号線からの表示信号を第２の画素電極に供給することができる。
【００１０】
本発明の画像表示素子において、第１の走査線を第１の画素電極および第２の画素電極より後段側に配設し、第２の走査線を第１の走査線より後段側に配設することができる。そうすると、第１の画素電極および第２の画素電極は、自身より後段側に位置する走査線により駆動されることになる。そしてこの場合には、第１の画素電極および第２の画素電極より前段側に位置する走査線を第３の走査線とすると、第１の画素電極および第２の画素電極と第３の走査線との間に蓄積容量を形成することができる。第３の走査線は、第１の画素電極および第２の画素電極の動作には直接かかわらないから、第１の画素電極および第２の画素電極と第３の走査線との間に蓄積容量を形成しても、画質劣化の原因とはならない。
もっとも本発明の画像表示素子によれば、第１の走査線を第１の画素電極および第２の画素電極の前段側に配設し、第２の走査線を第１の画素電極および第２の画素電極の後段側に配設することもできる。この場合でも、第１の画素電極と信号線との間に２つのスイッチング素子を直列に配置する形態をとる必要がない、という本発明の利益を享受することができる。
さらに本発明の画像表示素子は、第３のスイッチング素子に接続され、かつ第２の走査線から走査信号が供給される第４のスイッチング素子を備えることができる。第１の画素電極および第２の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。
【００１１】
また本発明は、表示信号を供給する複数の信号線と走査信号を供給する複数の走査線とがマトリックス状に配置された画像表示素子であって、ｎ（ｎは正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第１の画素電極および第２の画素電極と、前記ｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線がともに選択されている際に前記第１の画素電極に走査信号の通過を許容する第１のスイッチング機構と、前記ｎ＋１番目の走査線が選択されている際に前記第２の画素電極に走査信号の通過を許容する第２のスイッチング機構と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第１の画素電極および第２の画素電極が、所定の信号線を共有して、その信号線から表示信号が供給される。また本発明の画像表示素子は、第１の画素電極に対してｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線がともに選択されている際に走査信号が供給され、かつ第２の画素電極に対してｎ＋１番目の走査線が選択されている際に走査信号が供給される。したがって、ｍを選択することにより、第１の画素電極および第２の画素電極の駆動に関与しない前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示素子において、第１のスイッチング機構は、所定の信号線に接続され、かつｎ＋１番目の走査線から供給される走査信号により駆動される第１のスイッチング素子と、第１のスイッチング素子に接続され、かつｎ＋ｍ番目の走査線から供給される走査信号により駆動される第２のスイッチング素子と、から構成することができる。
【００１２】
さらに本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、ｎ（ｎは正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線に接続された第１の画素電極と、前記所定の信号線に接続された第２の画素電極と、を備え、前記第１の画素電極は、ｎ＋１番目の走査線からの第１の走査信号およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線からの第２の走査信号に基づき駆動され、前記第２の画素電極は前記ｎ＋１番目の走査線からの走査信号により駆動されることを特徴とする画像表示素子を提供する。
【００１３】
以上の本発明の画像表示素子を用いた下記の画像表示装置を本発明は提供する。すなわち本発明の画像表示装置は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動される第３のスイッチング素子と、を備えたことを特徴とする。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構成することができるので、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極と第２の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線およびｎ＋２番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、ｎ＋２番目の走査線からの走査信号により駆動され、かつ第３のスイッチング素子のオン・オフを制御する第４のスイッチング素子を備えることができる。そうすれば、第１の画素電極および第２の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。
【００１４】
また本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋１番目の走査線からの走査信号により駆動される第１のスイッチング素子と、ｎ＋２番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子と前記第１の画素電極との間に配設される第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、やはりＭ個の画素列に対してＭ／２本の信号線で回路を構成することができる、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と第２の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線およびｎ＋２番目の走査線に基づきなされるから、自身よりも前段の走査線、つまりｎ番目の走査線との間に蓄積容量を形成することができる。
【００１５】
これまで１本の信号線を２つの画素電極が共有することを前提に本発明を説明してきた。しかし、本発明が２つの画素電極を１本の信号線を共有する場合に限定されるものではない。少なくとも２つの画素電極が１本の信号線を共有すると解釈すべきであり、本発明は３つ以上の画素電極を１本の画素電極で共有することもできる。すなわち本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第１の画素電極、第２の画素電極および第３の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋３番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、前記所定の信号線からの表示信号の前記第３の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第４のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／３本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間、第３の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極〜第３の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線〜ｎ＋３番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、信号線駆動回路は、所定の信号線に対して、第１の画素電極に与えられる電位を持った表示信号、第２の画素電極に与えられる電位を持った表示信号および第３の画素電極に与えられる電位を持った表示信号を順次供給することができる。つまり、３つの画素電極に対して所定の信号線から時分割で所定の電位が与えられる。
【００１６】
以上で説明した本発明の画像表示装置によれば、各画素電極は異なる走査線により供給される走査信号によって駆動される点に特徴がある。したがって本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第１の画素電極、第２の画素電極および第３の画素電極と、を備え、前記第１の画素電極、前記第２の画素電極および前記第３の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置を提供する。
【００１７】
さらに本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋１番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ番目の走査線からの走査信号により駆動する第３のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。
【００１８】
本発明はまた、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、前記ｎ＋２番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第４のスイッチング素子と、前記第３のスイッチング素子に接続され、かつ前記第３のスイッチング素子に与えられた電荷を保持し得る電荷容量と、を備えたことを特徴とする画像表示装置が提供される。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極と第２の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線およびｎ＋２番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。さらに、本発明の画像表示装置は、第１の画素電極と第２の画素電極に接続されるスイッチング素子の数を等しくすることができる。したがって、各画素電極間の電極的特性を均一にすることができる。
【００１９】
以上では本発明の画像表示装置について、２つの画素電極を対象として説明してきたが、第１の画素電極部分のみで新規性を有していることは明らかである。したがって、本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、前記画素電極に接続された第１のスイッチング素子と、前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。また本発明は、表示信号を供給する信号線と、走査信号を供給する走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、を備え、前記いずれか一方の走査線を除く少なくとも２つの走査線から供給される走査信号に基づき前記画素電極が駆動されることを特徴とする画像表示装置を提供する。
【００２０】
本発明は以上説明した画像表示素子の駆動方法を提供する。すなわち本発明画像表示素子の駆動方法は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、ｎ（ｎは任意の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線に接続された第１の画素電極と、前記ｎ番目の走査線と前記ｎ＋１番目の走査線との間に配設され、かつ前記第１の画素電極と前記所定の信号線を挟んで配設される第２の画素電極と、を備えた画像表示素子の駆動方法であって、前記ｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線が選択電位となってから前記ｎ＋ｍ番目の走査線が非選択電位となるまでの間に、前記第１の画素電極に与えるべき第１の電位を持った第１の表示信号を前記所定の信号線に供給することにより、前記第１の画素電極および前記第２の画素電極に前記第１の電位を付与するステップと、前記ｎ＋ｍ番目の走査線が非選択電位となった後に、前記第２の画素電極に与えるべき第２の電位を持った第２の表示信号を前記所定の信号線に供給することにより、前記第２の画素電極に前記第２の電位を付与するステップと、を備えたことを特徴とする。
【図面の簡単な説明】
【００２１】
【図１】本発明による液晶表示装置の構成概略を示す図である。
【図２】第１の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。
【図３】第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図４】第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図５】第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図６】第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図７】第１の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図８】第２の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。
【図９】第３の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。
【図１０】第４の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。
【図１１】第４の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図１２】第４の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図１３】第４の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図１４】第４の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図１５】第５の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。
【図１６】第５の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図１７】第５の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図１８】第５の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図１９】第６の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。
【図２０】第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図２１】第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図２２】第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図２３】第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図２４】第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図２５】第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。
【図２６】第６の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。
【図２７】従来のＴＦＴアレイ基板の等価回路図である。
【図２８】特開平５−２６５０４５号公報に開示されたアレイ基板の回路構成を示す図である。
【発明を実施するための形態】
【００２２】
（第１の実施形態）
以下本発明の画像表示装置を液晶表示装置に関する実施形態に基づき説明する。
図１は本実施の形態にかかる画像表示素子としてのアレイ基板Ａの主要構成を示す概略図、図２はアレイ基板Ａの回路構成を示す図、図３〜図６はアレイ基板Ａの動作を示す図、図７は走査信号のタイミングチャートである。
本実施の形態にかかる液晶表示装置は、１つの信号線を挟んで隣接する２つの画素が当該信号線を共有することにより、信号線の本数を半減するところに特徴を有している。もちろん、液晶表示装置としては、アレイ基板に対向するカラーフィルタ基板、バックライトユニット等他の要素も備える必要があるが、本発明の特徴部分ではないことからその説明は省略する。
【００２３】
図１に示すように、アレイ基板Ａは、信号線３０を介して表示領域Ｓ内に配置される画素電極に表示信号を供給、つまり電圧を印加するための信号線駆動回路ＳＤと、走査線４０を介して薄膜トランジスタのオン・オフを制御する走査信号を供給する走査線駆動回路ＧＤを備えている。アレイ基板Ａには画素がＭ×Ｎ（Ｍ，Ｎは任意の正の整数）の数だけマトリックス状に配列してある。
図２において、信号線Ｄｍを挟んで隣接する画素電極Ａ１およびＢ１について、第１のＴＦＴＭ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置される。
まず、第１のＴＦＴＭ１は、そのソース電極が信号線Ｄｍに、またそのドレイン電極が画素電極Ａ１に接続する。また、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソース電極に接続している。ここで、ＴＦＴは３端子のスイッチング素子であり、液晶表示装置において、信号線に接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極をともにソース／ドレイン電極と呼ぶことにする。
次に、第２のＴＦＴＭ２は、そのソース／ドレイン電極が第１のＴＦＴＭ１のゲート電極に、またそのドレイン電極が走査線Ｇｎ＋２に接続されている。したがって、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴＭ２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、隣接する２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ１がオンになり信号線Ｄｍの電位が画素電極Ａ１に供給される。このことは、第２のＴＦＴＭ２が第１のＴＦＴＭ１のオン・オフを制御することを示唆している。
第３のＴＦＴＭ３は、そのソース／ドレイン電極が信号線Ｄｍに、またそのドレイン電極が画素電極Ｂ１に接続されている。また、第３のＴＦＴＭ３のゲート電極は走査線Ｇｎ＋１に接続されている。したがって、Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴＭ３がオンになり信号線Ｄｍの電位が画素電極Ｂ１に供給される。
【００２４】
以上では第１のＴＦＴＭ１〜第３のＴＦＴ Ｍ３からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ１および画素電極Ｂ１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ１および画素電極Ｂ１は単一の信号線Ｄｍから表示信号が供給される。つまり、信号線Ｄｍは、画素電極Ａ１および画素電極Ｂ１に対して共通の信号線Ｄｍということができる。したがって、画素がＭ×Ｎのマトリックス状に配列されているのに対して、信号線ＤｍはＭ／２本となる。
画素電極Ａ１には第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ２に接続される。第２のＴＦＴＭ２のゲート電極は画素電極Ａ１の後段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ２のドレイン電極は走査線Ｇｎ＋１の後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ１がオンされる必要がある。そして、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ２のゲート電極は自己の走査線Ｇｎ＋１に、またソース／ドレイン電極は後段の走査線Ｇｎ＋２に接続されているから、第１のＴＦＴＭ１をオンするためには、第２のＴＦＴＭ２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴＭ２がオンされるためには、走査線Ｇｎ＋１が選択されている必要がある。したがって、第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２は、走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに選択されている際に走査信号の通過を許容するスイッチング機構を構成する。かくして、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋２からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。
画素電極Ｂ１には第３のＴＦＴＭ３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ａ２は自己の走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位を供給される。
以上では画素電極Ａ１および画素電極Ｂ１について説明したが、画素電極Ａ２および画素電極Ｂ２、画素電極Ｃ１および画素電極Ｄ１、画素電極Ｃ２および画素電極Ｄ２、さらに他の画素についても同様の構成をなしている。
【００２５】
次に、図３〜図６の回路図および図７に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１〜画素電極Ｄ１の動作について説明する。
図７に示すＤｍ（１）およびＤｍ（２）は、信号線Ｄｍにより供給されるデータ信号の電位であり、データ信号が変化するタイミングを示している。このＤｍ（１）およびＤｍ（２）は、極性、階調の変化を含んでいる。したがって、極性の変化と捉えれば、Ｄｍ（１）による動作の場合には画素電極Ａ１および画素電極Ｂ１の極性は異なり、画素電極Ａ１および画素電極Ｃ１の極性は同じになる。一方、Ｄｍ（２）による動作の場合は、画素電極Ａ１および画素電極Ｂ１の極性が同じになり、画素電極Ａ１および画素電極Ｃ１の極性は異なることになる。
また、図７において、走査線Ｇｎ〜Ｇｎ＋３の線図は、走査線Ｇｎ〜Ｇｎ＋３の選択、非選択を示している。具体的には、この線図が立ち上がっている部分は当該走査線が選択され、そうでない部分は当該走査線が非選択の状態を示している。
図３および図７に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ１〜第３のＴＦＴ Ｍ３がオンされる。なお、図３において走査線Ｇｎ＋１と走査線Ｇｎ＋２が選択されていることを、当該線図を太線で示している。図３に示すように画素電極Ａ１、画素電極Ｂ１および画素電極Ｄ１に、信号線Ｄｍから画素電極Ａ１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ１の電位Ｖａ１が決まる。
【００２６】
走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ１に与えるべき電位Ｖｂ１に変わる。
図７に示すように、走査線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）も引き続き走査線Ｇｎ＋１を選択電位にしておくことで、図４に示すように画素電極Ｂ１には電位Ｖｂ１が供給され、画素電極Ｂ１の電位が決まる。このように、信号線Ｄｍの電位が時分割で画素電極Ａ１および画素電極Ｂ１に供給される。
走査線Ｇｎ＋１が非選択電位になった後に、信号線Ｄｍの電位は画素電極Ｃ１に与えるべき電位Ｖｃ１に変わる。
【００２７】
また、図７に示すように、走査線Ｇｎ＋１が非選択電位になった後の期間（ｔ３）に、走査線Ｇｎ＋２が再び選択電位になるとともに走査線Ｇｎ＋３が選択電位になると、図５に示すように画素電極Ｃ１、画素電極Ｄ１および画素電極Ｆ１に電位Ｖｃ１が供給される。ここで画素電極Ｃ１の電位Ｖｃ１が決まる。
走査線Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｄ１に与えるべき電位Ｖｄ１に変わる。
図７に示すように、走査線Ｇｎ＋３が非選択電位になった後の期間（ｔ４）も引き続き走査線Ｇｎ＋２を選択電位にしておくことで、図６に示すように画素電極Ｄ１には電位Ｖｄ１が供給され、画素電極Ｄ１の電位が決まる。
【００２８】
第１の実施形態による液晶表示装置は、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ１および画素電極Ｂ１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。しかも第１の実施形態による液晶表示装置は、画素電極Ａ１に接続される第１のＴＦＴＭ１および画素電極Ｂ１に接続される第３のＴＦＴＭ３は、共通の信号線Ｄｍに直接接続されている。したがって、例えば図２８に示す特開平５−２６５０４５号公報の回路構成のように信号線と画素電極との間に２つのＴＦＴを直列に接続したもののように、所望の電流を確保するためにＴＦＴを大きく設計する必要がない。つまり、第１の実施形態によれば、特開平５−２６５０４５号公報に開示された液晶表示装置に比べてスイッチング素子としての第１のＴＦＴＭ１および第３のＴＦＴ Ｍ３を小寸法にすることができる。
【００２９】
第１の実施形態による液晶表示装置は、蓄積容量Ｃｓを前段の走査線との間に設置している。つまり、図２に示すように、画素電極Ａ１，Ｂ１，Ａ２およびＢ２の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてあり、また画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の蓄積容量Ｃｓは走査線Ｇｎ＋１との間に設けてある。走査線Ｇｎは画素電極Ａ１，Ｂ１，Ａ２およびＢ２の駆動に関与せず、また走査線Ｇｎ＋１は画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の駆動に関与しない。ここで、画素電極Ａ１，Ｂ１，Ａ２およびＢ２に対して信号線Ｄｍ、Ｄｍ＋１から電位の供給がなされている期間およびその直後には、走査線Ｇｎの電位が変動することがない。したがって、画素電極Ａ１，Ｂ１，Ａ２およびＢ２における画素電位の変動が避けられるから、画素電位を精度良く制御することができることを意味する。これは、画質上大きな優位点となり、高品質の画像を提供することができる。この蓄積容量Ｃｓを前段の走査線との間に設置できるという本実施の形態の特徴は、本発明の第２の実施形態として示すように、信号線と画素との間に２つのＴＦＴを直列に接続した場合であっても享受することができる。
図２８に示す特開平５−２６５０４５号公報の回路構成は、２つのＴＦＴのうちの一方のＴＦＴが前段の走査線に接続されている。したがって、特開平５−２６５０４５号公報の回路構成では、前段の走査線との間に蓄積容量を配置すると当該画素に信号線から電位の供給がなされている期間に前段の走査線の電位が変動することになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走査線の一部を利用する形態ではなく、独立した蓄積容量を形成すればよい。ところが、独立した蓄積容量を形成すれば画素の開口率を低下させる要因となるし、アレイ基板作成上のプロセス変更や追加が必要となる場合もある。したがって、第１の実施形態は、開口率の観点および製造プロセスの観点から望ましい形態ということができる。もっとも本発明において独立した蓄積容量Ｃｓの形成を否定するものではない。
【００３０】
（第２の実施形態）
以下本発明の第２の実施形態について説明する。
第２の実施形態は、画素電極Ａ１１に対する第１のＴＦＴＭ１１および第２のＴＦＴ Ｍ１２の接続の仕方が相違する以外は第１の実施形態による液晶表示装置と同様である。したがって、この相違点を中心に説明する。
図８は第２の実施形態によるアレイ基板Ａの回路構成を示している。
信号線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１について、第１のＴＦＴＭ１１、第２のＴＦＴ Ｍ１２および第３のＴＦＴ Ｍ１３と３つのＴＦＴが以下のように配置される。
【００３１】
まず、第１のＴＦＴＭ１１は、そのソース／ドレイン電極が信号線Ｄｍに、またそのソース／ドレイン電極が第２のＴＦＴＭ１２のソース／ドレイン電極に接続されている。また、第１のＴＦＴＭ１１のゲート電極は走査線Ｇｎ＋１に接続されている。
次に、第２のＴＦＴＭ１２は、そのソース／ドレイン電極が第１のＴＦＴＭ１１に、またそのソース／ドレイン電極が画素電極Ａ１１に接続されている。また、第２のＴＦＴＭ１２のゲート電極は走査線Ｇｎ＋２に接続されている。したがって、隣接する２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ１１および第２のＴＦＴ Ｍ１２がオンになり信号線Ｄｍの電位が画素電極Ａ１１に供給される。このことは、画素電極Ａ１１へのデータ電位を供給する経路上に第１のＴＦＴＭ１１および第２のＴＦＴ Ｍ１２を設けており、かつ画素電極Ａ１１より後段に位置する２つの走査線Ｇｎ＋１およびＧｎ＋２が選択電位となったときに第１のＴＦＴＭ１１のゲート電極と第２のＴＦＴＭ１２のゲート電極とがオンとなることを意味している。そして、第１のＴＦＴＭ１１のゲート電極と第２のＴＦＴＭ１２のゲート電極とがオンになると、信号線Ｄｍからのデータ電位が画素電極Ａ１１に供給される。
第３のＴＦＴＭ１３は、そのソース／ドレイン電極が信号線Ｄｍと、またそのソース／ドレイン電極が画素電極Ｂ１１と接続されている。また、第３のＴＦＴＭ１３のゲート電極は走査線Ｇｎ＋１に接続されている。したがって、Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴＭ１３がオンになり信号線Ｄｍの電位が画素電極Ｂ１１に供給される。この点は第１の実施形態と同様である。
【００３２】
第２の実施形態においても、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ１１および画素電極Ｂ１１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第２の実施形態による液晶表示装置も、蓄積容量Ｃｓを前段の走査線との間に設置している。つまり、図８に示すように、画素電極Ａ１１，Ｂ１１の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてある。したがって、第２の実施形態の液晶表示装置においても高品質の画像を提供することができる。
【００３３】
（第３の実施形態）
以下本発明の第３の実施形態について説明する。第３の実施形態は、画素電極Ａ２１，Ｂ２１…の後段に位置する画素電極Ｃ２１，Ｄ２１に対する第１のＴＦＴＭ２１および第２のＴＦＴ Ｍ２２の接続の仕方が相違する以外は第１の実施形態による液晶表示装置と同様である。
第１の実施形態は、第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２の接続の仕方を含めた画素電極Ａ１と同様の構成をなす画素が同列に配列されていた。ところが第３の実施形態は、図９に示すように、画素電極Ａ２１と同様の構成をなす画素を画素電極Ｃ２１で示す位置および画素電極Ｅ２１で示す位置に配置する。また、画素電極Ｂ２１と同様の構成をなす画素を画素電極Ｄ２１で示す位置および画素電極Ｆ２１で示す位置に配置する。つまり第１の実施形態では同様の構成をなす画素が同一の列に連続的に配置されているのに対して、第３の実施形態では同様の構成をなす画素は同一の列および同一の行に断続的に配置されている。
【００３４】
第３の実施形態においても第１の実施形態と同様に、１つの信号線Ｄｍを挟んで隣接する２つの画素電極Ａ２１および画素電極Ｂ２１に駆動電位を供給する構成を採用しているので、信号線、つまりデータ・ドライバの数を半減することができる。しかも、画素電極Ａ２１に接続される第１のＴＦＴＭ２１および画素電極Ｂ２１に接続される第２のＴＦＴＭ２２が信号線Ｄｍに直接接続されているので、所望の電流を確保するためにＴＦＴを大きくする必要がなく、高開口率の液晶表示装置を得ることができる。さらに、蓄積容量Ｃｓを前段の走査線との間に設置できるから、高品質の画像を提供することができる。
【００３５】
第３の実施形態は、第１の実施形態と同様の効果を奏する他に、以下の２つの効果をも奏する。
１つ目の効果は、画素の開口部以外の占有面積を最小化する画像表示素子の設計が可能になるということである。ここで、画素電極Ａ２１が存在する画素と画素電極Ｂ２１が存在する画素とを比べると、前者は第１のＴＦＴＭ２１および第２のＴＦＴ Ｍ２２の２つのＴＦＴが形成されているから、ＴＦＴが１つの後者に比べて、混み合った画素となっている。この混み合った画素は、各画素の面積を大きくする要因となる。第１の実施形態は、この混み合った画素が同一の列に連続的に配列されているから、その傾向は大きくなる。ところが、第３の実施形態のように、混み合った画素とそうでない画素が列方向に順次配列されていれば、混み合った画素の分をそうでない画素が吸収することができる。つまり、画素の開口部以外の占有面積を最小化することができる。
他の効果は、液晶表示パネルの均一性が向上するという効果である。画素電極Ａ２１と画素電極Ｂ２１とはその画素の構成が相違しているため、その電気的な特性が相違する。第１の実施形態の画素電極Ａ１，Ｂ１…の配置によれば、電気的な特性が相違する画素列が交互に配列されることになる。したがって、そのような液晶表示パネルに映し出された画像は、電気的な特性の相違が目立つことになる。ところが、第３の実施形態のように電気的な特性の異なる画素が格子状に配置されている場合には、映し出された画像は電気的な特性の相違が目立たない。
【００３６】
（第４の実施形態）
以下本発明の第４の実施形態について説明する。
第４の実施形態は、第１〜第３の実施形態が２つの画素が１つの信号線Ｄｍを共有していたのに対して、３つの画素が１つの信号線Ｄｍを共有する形態を示している。したがって、第４の実施形態は、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を１／３に減らすことが可能である。
【００３７】
第４の実施形態による液晶表示装置のアレイ基板Ａの構成を図１０に示す。
第４の実施形態は、信号線Ｄｍを画素電極Ａ３１（画素電極Ｄ３１、画素電極Ｇ３１…）、画素電極Ｂ３１（画素電極Ｅ３１、画素電極Ｈ３１…）および画素電極Ｃ３１（画素電極Ｆ３１、画素電極Ｉ３１…）の３つの画素が共有する。そして、画素電極Ａ３１は、走査線Ｇｎ＋１および走査線Ｇｎ＋３の両者が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｂ３１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｃ３１は、走査線Ｇｎ＋１が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。
以上のような動作を行うために、第４の実施形態ではスイッチング素子としての第１のＴＦＴＭ３１〜第５のＴＦＴ Ｍ３５の配置を以下説明するように設定している。
【００３８】
まず、第１のＴＦＴＭ３１は、そのソース／ドレイン電極が画素電極Ａ３１に、またそのソース／ドレイン電極が信号線Ｄｍに接続する。また、第１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２のソース／ドレイン電極に接続している。
次に、第２のＴＦＴＭ３２は、そのソース／ドレイン電極が走査線Ｇｎ＋３に、またそのソース／ドレイン電極が第１のＴＦＴＭ３１のゲート電極に接続されている。したがって、第１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２を介して走査線Ｇｎ＋３に接続されることになる。また、第２のＴＦＴＭ３２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋３が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ３１がオンになり信号線Ｄｍの電位が画素電極Ａ３１に供給される。このことは、第２のＴＦＴＭ３２が第１のＴＦＴ Ｍ３１のオン・オフを制御するスイッチング素子であることを示している。
第３のＴＦＴＭ３３は、そのソース／ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電極が画素電極Ｃ３１に接続されている。また、第３のＴＦＴＭ３３のゲート電極は走査線Ｇｎ＋１に接続している。
第４のＴＦＴＭ３４は、そのソース／ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電極が画素電極Ｂ３１に接続されている。また、第４のＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５のソース／ドレイン電極に接続している。
次に、第５のＴＦＴＭ３５は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電極が第４のＴＦＴＭ３４のゲート電極に接続されている。したがって、第４のＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５を介して走査線Ｇｎ＋２に接続されることになる。また、第５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第４のＴＦＴＭ３４がオンになり信号線Ｄｍの電位が画素電極Ｂ３１に供給される。このことは、第５のＴＦＴＭ３５が第４のＴＦＴ Ｍ３４のオン・オフを制御するスイッチング素子であることを示している。
【００３９】
以上では第１のＴＦＴＭ３１〜第５のＴＦＴ Ｍ３５からみたアレイ基板Ａの回路構成であるが、画素電極Ａ３１〜画素電極Ｃ３１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ３１〜画素電極Ｃ３１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ３１〜画素電極Ｃ３１に対して共通の信号線Ｄｍということができる。
画素電極Ａ３１には第１のＴＦＴＭ３１および第２のＴＦＴ Ｍ３２が接続されており、第１のＴＦＴ Ｍ３１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ３２に接続される。第２のＴＦＴＭ３２のゲート電極は自己の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ３２のソース／ドレイン電極は後段の走査線Ｇｎ＋３に接続されている。ここで、画素電極Ａ３１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ３１がオンされる必要がある。そして、第１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ３２のゲート電極は画素電極Ａ３１および画素電極Ｂ３１よりも後段に位置する走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３に接続されているから、第１のＴＦＴＭ３１をオンするためには、第２のＴＦＴＭ３２がオンされ、かつ走査線Ｇｎ＋３が選択される必要がある。第２のＴＦＴＭ３２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ３１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋３からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。
【００４０】
画素電極Ｂ３１には第４のＴＦＴＭ３４および第５のＴＦＴ Ｍ３５が接続されており、第４のＴＦＴ Ｍ３４は信号線Ｄｍに接続されるとともに、第５のＴＦＴＭ３５に接続される。第５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に接続され、また第５のＴＦＴＭ３５のソース／ドレイン電極は走査線Ｇｎ＋２に接続されている。ここで、画素電極Ｂ３１に信号線Ｄｍの電位を供給するためには、第４のＴＦＴＭ３４がオンされる必要がある。そして、第４のＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５のソース／ドレイン電極に接続され、かつ第５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第４のＴＦＴＭ３４をオンするためには、第５のＴＦＴＭ３５がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第５のＴＦＴＭ３５がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ｂ３１は、自身より後段に位置する走査線Ｇｎ＋１および後段の走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｃ３１には第３のＴＦＴＭ３３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ｃ３１は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給される。
以上では画素電極Ａ３１〜画素電極Ｃ３１について説明したが、画素電極Ｄ３１〜画素電極Ｆ３１および画素電極Ｇ３１〜画素電極Ｉ３１、さらに他の画素についても同様の構成をなしている。
【００４１】
次に、図１１〜図１３の回路図および図１４に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ３１〜画素電極Ｃ３１の動作について説明する。なお、図１１〜図１３および図１４の記載様式は、第１の実施形態で説明した図３〜図６および図７と同様である。
図１１および図１４に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋３の両方が選択されてから走査線Ｇｎ＋３が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ３１〜第３のＴＦＴ Ｍ３３がオンされる。したがって、図１１に示すように画素電極Ａ３１、画素電極Ｃ３１および画素電極Ｉ３１に、信号線Ｄｍから画素電極Ａ３１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ３１の電位Ｖａ１が決まる。
走査線Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ３１に与えるべき電位Ｖｂ１に変わる。
図１２および図１４に示すように、走査線Ｇｎ＋３が非選択電位になった後に、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択されている期間（ｔ２）には、第２のＴＦＴＭ３２はオンであり、Ｇｎ＋３の電位（オフ電位）を第１のＴＦＴＭ３１のゲート電極に供給することで第１のＴＦＴＭ３１がオフになる。また第３のＴＦＴＭ３３〜第５のＴＦＴ Ｍ３５はオンされる。したがって、画素電極Ｂ３１、画素電極Ｃ３１および画素電極Ｆ３１に電位Ｖｂ１が与えられる。このとき、画素電極Ｂ３１の電位が決まる。
【００４２】
次に、走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｃ３１に与えるべき電位Ｖｃ１に変わる。
図１３および図１４に示すように、走査線Ｇｎ＋２が非選択電位となり、走査線Ｇｎ＋１のみが選択電位となり、さらに走査線Ｇｎ＋１が非選択電位となるまでの期間（ｔ３）に、第３のＴＦＴＭ３３を通じて画素電極Ｃ３１に信号線Ｄｍの電位が与えられ、その電位が決まる。
次に、走査線Ｇｎ＋１が非選択電位となった後にも信号線Ｄｍからは画素電極Ｄ３１に与えるべき電位Ｖｄ１に変わり、以上と同様にして、画素電極Ｄ３１〜画素電極Ｆ３１の電位が時分割で決まる。
【００４３】
第４の実施形態による液晶表示装置は、１つの信号線、例えば信号線Ｄｍから３つの画素電極Ａ３１〜Ｃ３１にデータ電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を１／３に減ずることができる。
また、画素電極Ａ３１に接続される第１のＴＦＴＭ３１、画素電極Ｂ３１に接続される第４のＴＦＴＭ３４および画素電極Ｃ３１に接続される第３のＴＦＴＭ３３は、共通の信号線Ｄｍに直接接続されているから、第１の実施形態と同様に高開口率の液晶表示パネル実現に寄与する。さらに、第４の実施形態においても蓄積容量Ｃｓを前段の走査線との間に設置しているから、画素電位を精度良く制御することができ、ひいては高品質の画像を提供することができる。
【００４４】
（第５の実施形態）
以下本発明の第５の実施形態について説明する。
第５の実施形態は、第１〜第４の実施形態が走査線を利用して蓄積容量Ｃｓを形成していたのに対して、独立した容量電極を形成する場合に適した回路構成を提供するものである。
第５の実施形態による液晶表示装置のアレイ基板Ａの構成を図１５に示す。
第５の実施形態は、画素電極Ａ４１（画素電極Ｃ４１…）、画素電極Ｂ４１（画素電極Ｄ４１…）の２つの画素が信号線Ｄｍを共有する。そして、画素電極Ａ４１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２の両者が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｂ４１は、走査線Ｇｎ＋１が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。
以上の動作を行うために、第５の実施形態ではスイッチング素子としての第１のＴＦＴＭ４１〜第３のＴＦＴ Ｍ４３の配置を以下説明するように設定している。
まず、第１のＴＦＴＭ４１は、そのソース／ドレイン電極が画素電極Ａ４１に、またそのソース／ドレイン電極が信号線Ｄｍに接続する。また、第１のＴＦＴＭ４１のゲート電極は第２のＴＦＴＭ４２のソース／ドレイン電極に接続している。
次に、第２のＴＦＴＭ４２は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電極が第１のＴＦＴＭ４１のゲート電極に接続されている。したがって、第１のＴＦＴＭ４１のゲート電極は第２のＴＦＴＭ４２を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴＭ４２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１および走査線Ｇｎ＋２とが同時に選択電位になっている期間にのみ、第１のＴＦＴＭ４１がオンになり信号線Ｄｍの電位が画素電極Ａ４１に供給される。このことは、第１のＴＦＴＭ４１が第２のＴＦＴ Ｍ４２のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第３のＴＦＴＭ４３は、そのソース／ドレイン電極が信号線Ｄｍに、またそのソース／ドレイン電極が画素電極Ｂ４１に接続されている。また、第３のＴＦＴＭ４３のゲート電極は走査線Ｇｎ＋１に接続されている。したがって、走査線Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴＭ４３がオンになり信号線Ｄｍの電位が画素電極Ｂ４１に供給される。
【００４５】
以上では第１のＴＦＴＭ４１〜第３のＴＦＴ Ｍ４３からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ４１および画素電極Ｂ４１からみたアレイ基板Ａの回路構成を説明する。なお、蓄積容量の記載は省略している。
画素電極Ａ４１および画素電極Ｂ４１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ４１および画素電極Ｂ４１に対して共通の信号線Ｄｍということができる。
画素電極Ａ４１には第１のＴＦＴＭ４１および第２のＴＦＴ Ｍ４２が接続されており、第１のＴＦＴ Ｍ４１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ４２に接続される。第２のＴＦＴＭ４２のゲート電極は画素電極Ａ４１および画素電極Ｂ４１よりも前段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ４２のソース／ドレイン電極は画素電極Ａ４１および画素電極Ｂ４１よりも後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ４１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ４１がオンされる必要がある。そして、第１のＴＦＴＭ４１のゲート電極は第２のＴＦＴＭ４２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ４２のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第１のＴＦＴＭ４１をオンするためには、第２のＴＦＴＭ４２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴＭ４２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ４１は、自身より前段の走査線Ｇｎ＋１および自身より後段の走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
【００４６】
画素電極Ｂ４１には第３のＴＦＴＭ４３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ａ４２は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給される。
以上では画素電極Ａ４１および画素電極Ｂ４１について説明したが、画素電極Ａ４２および画素電極Ｂ４２、画素電極Ｃ４１および画素電極Ｄ４１、画素電極Ｃ４２および画素電極Ｄ４２、さらに他の画素についても同様の構成をなしている。
次に、図１６〜図１７の回路構成図および図１８に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１，Ｇｎ＋２の選択、非選択による画素電極Ａ４１および画素電極Ｂ４１の動作について説明する。なお、図１６〜図１７および図１８の記載様式は、第１の実施形態で説明した図３〜図６および図７と同様である。
【００４７】
図１６および図１８に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ４１〜第３のＴＦＴ Ｍ４３がオンされる。したがって、図１６に示すように画素電極Ａ４１、画素電極Ｂ４１および画素電極Ｄ４１に、信号線Ｄｍから画素電極Ａ４１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ４１の電位Ｖａ１が決まる。
走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ４１に与えるべき電位Ｖｂ１に変わる。
次に図１８に示すように、走査線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）も引き続き走査線Ｇｎ＋１を選択電位にしておくことで、図１７に示すように画素電極Ｂ４１には電位Ｖｂ１が引き続き供給され、画素電極Ｂ４１の電位が決まる。
【００４８】
次に、走査線Ｇｎ＋１が非選択電位となった後にも信号線Ｄｍからは画素電極Ｃ４１に与えるべき電位Ｖｃ１に変わり、以上と同様にして、画素電極Ｃ４１〜画素電極Ｄ４１の電位が時分割で決まる。
【００４９】
第５の実施形態においても、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ４１および画素電極Ｂ４１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
また、第５の実施形態は、走査線を利用した蓄積容量を形成するのではなく、独立した容量電極を形成することができる。独立した蓄積容量は、走査線を利用する蓄積容量の場合にくらべて、ゲート線の時定数が小さく、不安定要素が減るという利点がある。
【００５０】
（第６の実施形態）
以下本発明の第６の実施形態について説明する。第１の実施形態は、隣接する画素に接続するＴＦＴの数が異なっていた。例えば画素電極Ａ１には２つのＴＦＴが、また画素電極Ｂ１には１つのＴＦＴが接続されていた。第６の実施形態は、各画素電極に接続されるＴＦＴの数を等しくしようというものである。
第６の実施形態による液晶表示装置のアレイ基板Ａの構成を図１９に示す。
第６の実施形態は、画素電極Ａ５１（画素電極Ｃ５１…）、画素電極Ｂ５１（画素電極Ｄ５１…）の２つの画素が信号線Ｄｍを共有する。そして、画素電極Ａ５１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２の両者が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｂ５１は、走査線Ｇｎ＋２が非選択となった後に再び走査線Ｇｎ＋２が選択電位となるまでの間に、信号線Ｄｍのデータ電位が供給される。
【００５１】
以上の動作を行うために、第６の実施形態ではスイッチング素子としての第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４の配置を以下説明するように設定している。
まず、第１のＴＦＴＭ５１は、そのソース／ドレイン電極が画素電極Ａ５１に、またそのソース／ドレイン電極が信号線Ｄｍに接続されている。また、第１のＴＦＴＭ５１のゲート電極は第２のＴＦＴＭ５２のソース／ドレイン電極に接続されている。
次に、第２のＴＦＴＭ５２は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電極が第１のＴＦＴＭ５１のゲート電極に接続されている。したがって、第１のＴＦＴＭ５１のゲート電極は第２のＴＦＴＭ５２を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴＭ５２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ５１がオンになり信号線Ｄｍの電位が画素電極Ａ５１に供給される。このことは、第１のＴＦＴＭ５１が第２のＴＦＴ Ｍ５２のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第３のＴＦＴＭ５３は、そのソース／ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電極が画素電極Ｂ５１に接続されている。また、第３のＴＦＴＭ５３のゲート電極は第４のＴＦＴＭ５４のソース／ドレイン電極に接続されている。さらに、第３のＴＦＴＭ５３のゲート電極には、電荷容量Ｃが接続されている。この電荷容量Ｃは、第３のＴＦＴＭ５３のゲート電極に与えられた電荷を保持するのに足りる容量を有している。
次に、第４のＴＦＴＭ５４は、そのソース／ドレイン電極が走査線Ｇｎ＋１に、またそのソース／ドレイン電極が第３のＴＦＴＭ５３のゲート電極に接続されている。さらに第４のＴＦＴＭ５４のゲート電極は、走査線Ｇｎ＋２に接続されている。したがって、第３のＴＦＴＭ５３のゲート電極は第４のＴＦＴＭ５４を介して走査線Ｇｎ＋１に接続されることになる。
【００５２】
以上では第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ５１および画素電極Ｂ５１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ５１および画素電極Ｂ５１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ５１および画素電極Ｂ５１に対して共通の信号線Ｄｍということができる。
画素電極Ａ５１には第１のＴＦＴＭ５１および第２のＴＦＴ Ｍ５２が接続されており、第１のＴＦＴ Ｍ５１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ５２に接続される。第２のＴＦＴＭ５２のゲート電極は画素電極Ａ５１よりも後段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ５２のソース／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ５１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ５１がオンされる必要がある。そして、第１のＴＦＴＭ５１のゲート電極は第２のＴＦＴＭ５２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ５２のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第１のＴＦＴＭ５１をオンするためには、第２のＴＦＴＭ５２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴＭ５２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ５１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｂ５１には第３のＴＦＴＭ５３および第４のＴＦＴ Ｍ５４が接続されており、第３のＴＦＴ Ｍ５３は信号線Ｄｍに接続されるとともに、第４のＴＦＴＭ５４に接続される。そして、第４のＴＦＴＭ５４のソース／ドレイン電極は第３のＴＦＴＭ５３のゲート電極に、またそのソース／ドレイン電極は走査線Ｇｎ＋１に接続される。また、第４のＴＦＴＭ５４のゲート電極は走査線Ｇｎ＋２に接続されている。さらに画素電極Ａ５１が選択されているときに第３のＴＦＴＭ５３のゲートに与えられた電荷を、走査線Ｇｎ＋２が非選択電位になってからも保持するための十分な電荷容量Ｃが第３のＴＦＴＭ５３のゲート電極に接続されている。そのため、後述するように、走査線Ｇｎ＋２が再び選択電位になり、第３のＴＦＴＭ５３のゲートの電荷が移動して第３のＴＦＴＭ５３がオフとなるまでの期間に、信号線Ｄｍの電位が画素電極Ｂ５１に供給される。
以上では画素電極Ａ５１および画素電極Ｂ５１について説明したが、画素電極Ａ５２および画素電極Ｂ５２、画素電極Ｃ５１および画素電極Ｄ５１、画素電極Ｃ５２および画素電極Ｄ５２、さらに他の画素についても同様の構成をなしている。
【００５３】
次に、図２０〜図２５の回路図および図２６に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１〜Ｇｎ＋３の選択による画素電極Ａ５１〜画素電極Ｄ５１の動作について説明する。なお、図２０〜図２５および図２６の記載様式は、第１の実施形態で説明した図３〜図６および図７と同様である。図２０および図２６に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４がオンされる。したがって、図２０に示すように画素電極Ａ５１、画素電極Ｂ５１に、信号線Ｄｍから画素電極Ａ５１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ５１の電位Ｖａ１が決まる。
走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ５１に与えるべき電位Ｖｂ１に変わる。
図２１および図２６に示すように、走査線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）、電荷容量Ｃの存在により、第３のＴＦＴＭ５３は選択電位が維持される。したがって、画素電極Ｂ５１には電位Ｖｂ１が供給される。その後、図２２および図２６に示すように、期間ｔ２において、走査線Ｇｎ＋１が非選択電位となった後に走査線Ｇｎ＋２が再び選択電位となると、第３のＴＦＴＭ５３は遮断され、画素電極Ｂ５１の電位Ｖｂ１が決定される。
次に、図２３および図２６に示すように、走査線Ｇｎ＋２と走査線Ｇｎ＋３の両方が選択されてから走査線Ｇｎ＋３が非選択電位になるまでの期間（ｔ３）には、第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４がオンされる。したがって、図２３に示すように画素電極Ｃ５１、画素電極Ｄ５１に、信号線Ｄｍから画素電極Ｃ５１に与えるべき電位Ｖｃ１が供給される。ここで画素電極Ｃ５１の電位Ｖｃ１が決まる。
走査線Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｄ５１に与えるべき電位Ｖｄ１に変わる。
図２４および図２６に示すように、走査線Ｇｎ＋３が非選択電位になった後の期間（ｔ４）、電荷容量Ｃの存在により、画素電極Ｄ５１の第３のＴＦＴＭ５３は選択電位が維持される。したがって、画素電極Ｄ５１には電位Ｖｄ１が供給される。その後、図２５および図２６に示すように、期間ｔ４において、走査線Ｇｎ＋２が非選択電位となった後に走査線Ｇｎ＋３が再び選択電位となると、画素電極Ｄ５１の第３のＴＦＴＭ５３は遮断され、画素電極Ｄ５１の電位Ｖｄ１が決定される。
以後は同様にして画素電極Ｅ５１,画素電極Ｆ５１等の電位が順次決定される。
【００５４】
第６の実施形態においても、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ５１および画素電極Ｂ５１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第６の実施形態による液晶表示装置も、蓄積容量Ｃｓを前段の走査線との間に設置している。つまり、図１９に示すように、画素電極Ａ５１，Ｂ５１の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてある。したがって、第６の実施形態の液晶表示装置においても高品質の画像を提供することができる。
さらに第６の実施形態によれば、画素電極Ａ５１および画素電極Ｂ５１に接続されるＴＦＴの数を各々２つとし、しかも信号線Ｄｍと接続する第１のＴＦＴＭ５１および第３のＴＦＴＭ５３のゲート電極が、いずれも走査線に間接的に接続されている。したがって、画素電極Ａ５１と画素電極Ｂ５１との電気的特性を合わせることができ、また、同時に走査線の信号遅延に起因する表示特性の面内分布の低下を防ぐことができる。
【００５５】
以上説明したように、本発明によれば、スイッチング素子の大きさを大きくすることなく信号線、ひいてはデータ・ドライバの数を１／２以下に低減することができる。また本発明は、蓄積容量として走査線を利用する形態の画像表示素子において、データ・ドライバの数を１／２以下に低減することができる。したがって、本発明を適用した画像表示装置、典型的には液晶表示装置は、高精細化に対応できる。
【符号の説明】
【００５６】
Ａ…アレイ基板、ＳＤ…信号線駆動回路、ＧＤ…走査線駆動回路、３０…信号線、４０…走査線、Ａ１，Ａ１１，Ａ２１，Ａ３１，Ａ４１，Ａ５１…画素電極、Ｂ１，Ｂ１１，Ｂ２１，Ｂ３１，Ｂ４１，Ｂ５１…画素電極、Ｃ１，Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１…画素電極、Ｄ１，Ｄ１１，Ｄ２１，Ｄ３１，Ｄ４１，Ｄ５１…画素電極、Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４，Ｍ３５，Ｍ４１，Ｍ４２，Ｍ４３，Ｍ５１，Ｍ５２，Ｍ５３，Ｍ５４…ＴＦＴ、Ｃｓ…蓄積容量、Ｃ…電荷容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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