(57)【要約】【課題】静電気等の高電圧による破壊からＭＯＳＦＥＴを保護する、ＳＯＩ構造を有する入力保護回路を提供する。【解決手段】  シリコン基板１の上に設けられた、そのシリコン基板１の表面の一部を露出させる開口部を有する埋込酸化膜２と、開口部の中に設けられたＰ型のシリコン層と、シリコン層と接してシリコン層の上に設けられたｎ型のシリコン層３４と、シリコン層３４に接続され、かつその一方端が入力パッドに接続され、その他方端が内部回路に接続された配線４とを備える。【選択図】図５
2010021577.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のシリコン基板と、
前記シリコン基板の上に設けられ、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜と、
前記開口部の中に設けられた第１導電型のシリコン層と、
前記シリコン層と接して前記シリコン層の上に設けられた第２導電型の導電層と、
前記導電層に接続され、かつその一方端が入力パッドに接続され、その他方端が内部回路に接続された配線と、を備えることを特徴とする、
半導体装置。
【請求項２】
入力パッドと内部回路との間に設けられる入力保護回路であって、
第１導電型のシリコン基板と、
前記シリコン基板の上に設けられ、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜と、
前記開口部の中に設けられた第１導電型のシリコン層と、
前記シリコン層と接して前記シリコン層の上に設けられた第２導電型の導電層と、
前記導電層に接続され、かつその一方端が前記入力パッドに接続され、その他方端が前記内部回路に接続された配線とからなる入力保護回路を備えたことを特徴とする、半導体装置。
【請求項３】
入力パッドと内部回路との間に設けられる入力保護回路であって、
第１導電型のシリコン基板と、
前記シリコン基板の上に設けられ、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜と、
前記開口部の中に設けられた第１導電型のシリコン層と、
前記シリコン層と接して前記シリコン層の上に設けられた第２導電型の導電層と、
前記導電層に接続され、かつその一方端が前記入力パッドに接続され、その他方端が前記内部回路に接続された配線とからなる、
入力保護回路。
【請求項４】
第１導電型のシリコン基板と、
前記シリコン基板の上に設けられ、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜と、
前記開口部の中に、前記シリコン基板と接するように設けられた第１導電型のシリコン層と、
前記シリコン層に接して前記シリコン層の上に設けられ、互いに離れて形成された、第２導電型の第１の導電層と第２導電型の第２の導電層と、
前記シリコン層の上に設けられ、前記第１の導電層と前記第２の導電層とを分離する酸化膜と、
前記第１の導電層に接続され、かつその一方端が入力パッドに接続され、その他方端が内部回路に接続された第１の配線と、
前記第２の導電層に接続された第２の配線と、を備えることを特徴とする、半導体装置。
【請求項５】
第１導電型のシリコン基板と、
前記シリコン基板の上に設けられ、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜と、
前記開口部の中に、前記シリコン基板と接するように設けられた第１導電型のシリコン層と、
前記シリコン層に接して前記シリコン層の上に設けられ、互いに離れて形成された、第２導電型の第１の導電層と第２導電型の第２の導電層と、前記シリコン層の上に設けられ、前記第１の導電層と前記第２の導電層とを分離する酸化膜と、
前記第１の導電層に接続され、かつその一方端が入力パッドに接続され、その他方端が内部回路に接続された第１の配線と、
前記第２の導電層に接続された第２の配線とからなる入力保護回路を備えたことを特徴とする、
半導体装置。
【請求項６】
入力パッドと内部回路との間に設けられるＳＯＩ入力保護回路であって、
第１導電型のシリコン基板と、
前記シリコン基板の上に設けられ、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜と、
前記開口部の中に、前記シリコン基板と接するように設けられた第１導電型のシリコン層と、
前記シリコン層に接して前記シリコン層の上に設けられ、互いに離れて形成された、第２導電型の第１の導電層と第２導電型の第２の導電層と、前記シリコン層の上に設けられ、前記第１の導電層と前記第２の導電層とを分離する酸化膜と、
前記第１の導電層に接続され、かつその一方端が前記入力パッドに接続され、その他方端が前記内部回路に接続された第１の配線と、
前記第２の導電層に接続された第２の配線とからなる、
入力保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般に、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に関するものであり、特に、静電気等の高電圧による破壊からＭＯＳＦＥＴを保護する、入力パッドと内部回路との間に設けられるＳＯＩ入力保護回路に関するものである。
【背景技術】
【０００２】
図９は、従来の薄膜ＳＯＩ−ＭＯＳＦＥＴの断面図である。薄膜ＳＯＩ−ＭＯＳＦＥＴは、ｐ- 型シリコン基板１を備える。シリコン基板１の上に、埋込酸化膜（ＢＯＸ）２が形成されている。埋込酸化膜２の上にシリコン層２０が設けられている。シリコン層２０の上に、ゲート電極２３が設けられている。シリコン層２０の表面中であって、ゲート電極２３の両側に、ソース領域２１とドレイン領域２２が形成されている。
【０００３】
図１０は、上記薄膜ＳＯＩ−ＭＯＳＦＥＴよりもさらに従来の、バルク構造のＭＯＳＦＥＴの断面図である。図１０を参照して、従来のバルク構造のＭＯＳＦＥＴは、ｐ- 型シリコン基板１を備える。シリコン基板１の上にゲート電極２３が設けられている。シリコン基板１の表面中であって、ゲート電極２３の両側にソース領域２１とドレイン領域２２が設けられている。
【０００４】
図１０に示すバルク構造ＭＯＳＦＥＴでは、ソース領域２１とシリコン基板１との接触面でコンデンサ２４が形成され、ドレイン領域２２とシリコン基板１との接触面でコンデンサ２５が形成される。したがって、バルク構造のＭＯＳＦＥＴを動作させる場合、まずこれらのコンデンサ２４，２５を充電させる必要があり、そのため、多くの電力が消費され、また、多くの時間を必要としていた。
【０００５】
このような問題点を解決するために、図９に示す従来の薄膜ＳＯＩ−ＭＯＳＦＥＴが提案された。薄膜ＳＯＩ−ＭＯＳＦＥＴでは、ソース領域２１とシリコン基板１との間にコンデンサ２６が形成され、ドレイン領域２２とシリコン基板１との間にコンデンサ２７が形成される。しかしながら、コンデンサ２６とコンデンサ２７の容量は小さいために、これらのコンデンサに充電するために、電力はほとんど必要でない。したがって、薄膜ＳＯＩ−ＭＯＳＦＥＴは、従来のバルク構造のＳＯＩ−ＭＯＳＦＥＴに比べ、高速で、かつ低消費電力で、動作させることができる。また、ＳＯＩ−ＭＯＳＦＥＴは、従来のバルク構造のＳＯＩ−ＭＯＳＦＥＴに比べて、放射線耐性が向上し、さらに、高密度化が可能である。これらの利点から薄膜ＳＯＩ−ＭＯＳＦＥＴは、半導体回路装置の高速化、携帯端末等に使用する超低電圧・低消費電力の回路装置が実現でき、加えて１ギガビットＤＲＡＭ世代以降での使用が可能であるとして、注目されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平４−２７５４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
その後、ＳＯＩ構造を有する半導体集積回路においても、ＳＯＩ素子独自の問題点が生じてきた。本発明は、特に、入力保護回路について生じる問題点を解決することに関する。
【０００８】
図１１は、従来の、入力保護回路の回路図である。半導体集積回路装置は、入力パッドと内部回路を備える。入力パッドと内部回路との間に、抵抗１と抵抗２が設けられている。抵抗１と抵抗２との間に、保護トランジスタが設けられている。動作は次のとおりである。すなわち、入力パッドに規格外の電圧が印加された際、抵抗１でピーク電圧を鈍らせる。次に、保護トランジスタを介して、パンチスルーで、電源ＶｃｃまたはＧＮＤに電流を抜く。さらに、抵抗素子２でピーク電圧を鈍らせ、内部回路に電流を伝播させる。これにより、内部回路素子を破壊から防ぐことができる。
【０００９】
図１２は、従来の、バルク構造で用いられている入力保護回路における保護トランジスタの平面図である。図１３は、Ａ−Ａ線に沿う断面図である。
【００１０】
図１２と図１３を参照して、保護トランジスタは、Ｐ型シリコン基板１を備える。Ｐ型シリコン基板１の主表面中に、ＬＯＣＯＳ酸化膜７が設けられている。ｎ+ 拡散層６とｎ+ 拡散層１６がＬＯＣＯＳ酸化膜７に分離されて、設けられている。ｎ+ 拡散層６，１６は、保護トランジスタのソース／ドレインである。シリコン基板１の上に層間絶縁膜５が設けられている。層間絶縁膜５中には、ｎ+ 拡散層６の表面を露出させるためのコンタクトホール４ａとｎ+ 拡散層１６の表面を露出させるためのコンタクトホール１４ａが設けられている。ｎ+ 拡散層６には、その一方端が入力パッドに接続され、その他方端が抵抗２を介して内部回路に接続された第１の金属配線４が設けられている。ｎ+ 拡散層１６には、第２の金属配線１４が接続されている。入力パッドに静電気等による高電圧（１０００Ｖ〜１００００Ｖ）が印加された場合、保護トランジスタのソース・ドレイン間（ｎ+ 拡散層６・ｎ+ 拡散層１６間）でのパンチスルーによって、入力電圧は３Ｖ程度に、制限される。
【００１１】
図１４は、入力保護回路をＰＮ接合によるダイオードで構成した場合の平面図である。図１５は、図１４におけるＡ−Ａ線に沿う断面図である。
【００１２】
図１４と図１５を参照して、ＰＮ接合によるダイオードのみで構成された入力保護回路は、Ｐ型のシリコン基板１を備える。シリコン基板１の主表面中に、ｎ+ 拡散層６が設けられている。ｎ+ 拡散層は、シリコン基板１の主表面中に設けられたＬＯＣＯＳ酸化膜７によって、他の素子領域から分離されている。シリコン基板１の上に、層間絶縁膜５が設けられている。層間絶縁膜５中には、ｎ+ 拡散層６の表面の一部を露出させるためのコンタクトホール４ａが設けられている。ｎ+ 拡散層６に、その一方端が入力パッドに接続され、その他方端が内部回路に接続された金属配線４が接続されている。入力パッドに静電気等による高電圧が印加された場合、ドレイン（ｎ+ 拡散層６）のＰＮ接合でのアバランシェブレイクダウンによって、入力電圧は制限される。
【００１３】
次に、入力保護回路に関連して、上述のＳＯＩ素子独自の問題点について説明する。
図１６は、ＳＯＩ基板の断面図である。ＳＯＩ基板は、シリコン基板１と、埋込酸化膜２とシリコン層２０とからなる。埋込酸化膜２は、シリコン基板中に、酸素を打込むことによって形成される。シリコン層２０の膜厚は１０００Åであり、埋込酸化膜２の膜厚は４０００Åである。
【００１４】
入力保護回路では、電界集中を避けるために、十分な接合面積を確保する必要がある。ところが、上述の保護回路を、そのままＳＯＩ基板に適用した場合、保護回路を構成することができないという問題点があった。たとえば、ＬＯＣＯＳ酸化膜７の膜厚は６０００Åであり、シリコン層２０の中に形成することはできない、という問題点があった。また、埋込酸化膜２が存在するため、基板の厚み方向に、ＰＮ接合が形成され得ない、という問題点があった。
【００１５】
それゆえに、この発明の目的は、ＳＯＩ構造を有する半導体集積回路装置において、十分に大きなＰＮ接合面積を持った、静電気などの高電圧に強い入力保護回路を提供することを目的とする。
【００１６】
この発明のさらに他の目的は、ＰＮ接合でのアバランシェブレイクダウンによって入力電圧を制限することができるようにされた、ＳＯＩ入力保護回路を提供することを目的とする。
【００１７】
この発明のさらに他の目的は、ソース・ドレイン間でのパンチスルーによって入力電圧を制限することができるように改良されたＳＯＩ入力保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
この発明の第１の局面に従うＳＯＩ入力保護回路は、入力パッドと内部回路との間に設けられるものである。当該ＳＯＩ入力保護回路は、第１導電型のシリコン基板と、該シリコン基板の上に形成された埋込酸化膜と、該埋込酸化膜の上に形成されたシリコン層とからなるＳＯＩ基板を備える。上記シリコン層と上記埋込酸化膜を上下方向にトレンチが貫通している。該トレンチは、シリコン基板の中にまで到っている。シリコン基板と、ＰＮ接合によって接続されるように、上記トレンチ内に第２導電型の導電層が埋込まれている。上記導電層に、金属配線が接続されている。この金属配線の一方端は、入力パッドに接続され、その他方端は上記内部回路に接続されている。
【００１９】
この発明の第２の局面に従う、入力パッドと内部回路との間に設けられるＳＯＩ入力保護回路は、ＰＮ接合でのアバランシェブレイクダウンによって入力電圧を制限するものである。当該ＳＯＩ入力保護回路は、シリコン基板と、該シリコン基板の上に形成された埋込酸化膜と、該埋込酸化膜の上に形成された、第１導電型のシリコン層とからなるＳＯＩ基板を備える。上記シリコン層とＰＮ接合によって接続されるように、該シリコン層の上に第２導電型の導電層が設けられている。上記導電層に、第１の金属配線が接続されている。第１の金属配線の一方端は入力パッドに接続され、その他方端は内部回路に接続されるものである。当該ＳＯＩ入力保護回路は、上記導電層と離されて設けられ、かつ上記シリコン層に接続されるように該シリコン層の上に設けられ、アバランシェブレイクダウンによって上記シリコン層中に注入された電荷を引抜くための第２の配線を備える。
【００２０】
この発明の第３の局面に従うＳＯＩ入力保護回路は、入力パッドと内部回路との間に設けられるものである。当該ＳＯＩ入力保護回路は、第１導電型のシリコン基板を備える。上記シリコン基板の上に、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜が設けられている。上記開口部の中に、第１導電型のシリコン層が設けられている。上記シリコン層と、ＰＮ接合によって接続されるように上記シリコン層の上に、第２導電型の導電層が設けられている。上記導電層に、配線が接続されている。該配線の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。当該ＳＯＩ入力保護回路では、上記ＰＮ接合でのアバランシェブレイクダウンによって入力電圧が制限される。
【００２１】
この発明の第４の局面に従う、ＳＯＩ入力保護回路は、入力パッドと内部回路との間に設けられるものである。当該ＳＯＩ入力保護回路は、第１導電型のシリコン基板と、該シリコン基板の上に形成された埋込酸化膜と、該埋込酸化膜の上に形成されたシリコン層とからなるＳＯＩ基板を備える。第１のトレンチが、上記シリコン層と埋込酸化膜を上下方向に貫通し、上記シリコン基板の中にまで到っている。当該ＳＯＩ入力保護回路は、上記第１のトレンチと離されて形成され、かつ上記シリコン層と上記埋込酸化膜を上下方向に貫通し、上記シリコン基板の中にまで至る第２のトレンチを備える。上記シリコン基板に電気的に接続されるように上記第１トレンチ内に、第２導電型の第１の導電層が埋込まれている。上記シリコン基板に電気的に接続されるように上記第２のトレンチ内に、第２導電型の第２の導電層が埋込まれている。上記シリコン層中に、上記第１の導電層と上記第２の導電層とを電気的に分離するＬＯＣＯＳ酸化膜が設けられている。上記第１の導電層に、第１の配線が接続されている。第１の配線の一方端は入力パッドに接続され、その他方端は、内部回路に接続される。上記第２の導電層に、第２の配線が接続されている。当該ＳＯＩ入力保護回路においては、上記第２の導電層と上記第２の導電層との間でのパンチスルーによって入力電圧が制限される。
【００２２】
この発明の第５の局面に従うＳＯＩ入力保護回路は、入力パッドと内部回路との間に設けられるものである。当該ＳＯＩ入力保護回路は、シリコン基板と、該シリコン基板の上に形成された埋込酸化膜と、該埋込酸化膜の上に形成された第１導電型のシリコン層と、からなるＳＯＩ基板を備える。上記シリコン層に接続されるように、該シリコン層の上に、第２導電型の第１の導電層が設けられている。当該ＳＯＩ入力保護回路は、上記第１の導電層と離されて形成され、かつ上記シリコン層に接続されるように、該シリコン層の上に設けられた第２導電型の第２の導電層を備える。上記第１の導電層に、第１の配線が接続されている。第１の配線の一方端は入力パッドに接続され、その他方端は内部回路に接続される。上記第２の導電層に、第２の配線が接続されている。上記第１の導電層と上記第２の導電層との間でのパンチスルーによって入力電圧が制限される。
【００２３】
この発明の第６の局面に従うＳＯＩ入力保護回路は、入力パッドと内部回路との間に設けられるものである。当該ＳＯＩ入力保護回路は、第１導電型のシリコン基板を備える。上記シリコン基板の上に、該シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜が設けられている。上記開口部の中に、上記シリコン基板と接触するように、第１導電型のシリコン層が設けられている。当該ＳＯＩ入力保護回路は、上記シリコン層に接続されるように上記シリコン層の上に設けられ、かつ互いに離されて形成された、第２導電型の第１の導電層と第２導電型の第２の導電層を備える。上記シリコン層の上に、上記第１の導電層と上記第２の導電層とを電気的に分離するＬＯＣＯＳ酸化膜が設けられている。上記第１の導電層に、第１の配線が接続されている。第１の配線の一方端は入力パッドに接続され、その他方端は内部回路に接続される。上記第２の導電層に第２の配線が接続されている。当該ＳＯＩ入力保護回路においては、上記第１の導電層と上記第２の導電層との間でのパンチスルーによって、入力電圧が制限される。
【発明の効果】
【００２４】
この発明の第１および第４の局面に従うＳＯＩ入力保護回路は、シリコン層と埋込酸化膜を上下方向に貫通し、シリコン基板の中にまで至るトレンチを備える。そして、シリコン基板と、ＰＮ接合によって接続されるように上記トレンチ内に第２導電型の導電層が埋込まれている。したがって、十分に大きなＰＮ接合面積を持つことができるようになる。
【００２５】
この発明の第２および第５の局面に従うＳＯＩ入力保護回路は、シリコン層とＰＮ接合によって接続されるように、該シリコン層の上に第２の導電型の導電層が設けられているので、十分に大きなＰＮ接合面積を持たせることができるようになる。
【００２６】
この発明の第３および第６の局面に従うＳＯＩ入力保護回路によれば、埋込酸化膜の一部が開口されているので、ＳＯＩの最上層のシリコン層とシリコン基板とが電気的に接続される。
【００２７】
以上説明したとおり、本発明では、ＳＯＩ構造を用いた場合にも、十分なＰＮ接合面積を持たせることにより、静電気などの高電圧が印加されたときの破壊電圧を高くできるという効果がある。
【図面の簡単な説明】
【００２８】
【図１】実施の形態１に係るＳＯＩ入力保護回路の断面図である。
【図２】実施の形態２に係るＳＯＩ入力保護回路の断面図である。
【図３】実施の形態３に係るＳＯＩ入力保護回路の断面図である。
【図４】実施の形態４に係るＳＯＩ入力保護回路の断面図である。
【図５】実施の形態５に係るＳＯＩ入力保護回路の断面図である。
【図６】実施の形態６に係るＳＯＩ入力保護回路の断面図である。
【図７】実施の形態５および６に係るＳＯＩ入力保護回路に用いられるＳＯＩ基板の製造方法を示す図である。
【図８】実施の形態５および６に係るＳＯＩ入力保護回路に用いられるＳＯＩ基板の他の製造方法を示す図である。
【図９】ＳＯＩ構造を有する従来のＭＯＳＦＥＴの断面図である。
【図１０】バルク構造を有する従来のＭＯＳＦＥＴの断面図である。
【図１１】従来の入力保護回路の回路図である。
【図１２】バルク構造を有する従来の半導体集積回路装置に用いられる入力保護トランジスタの平面図である。
【図１３】図１２におけるＡ−Ａ線に沿う断面図である。
【図１４】バルク構造を有する従来の半導体集積回路装置に用いられる入力保護ダイオードの平面図である。
【図１５】図１４におけるＡ−Ａ線に沿う断面図である。
【図１６】従来のＳＯＩ基板の断面図である。
【発明を実施するための形態】
【００２９】
以下、この発明の実施の形態を、図面に基づいて説明する。
実施の形態１
図１は、実施の形態１に係るＳＯＩ入力保護回路の断面図である。実施の形態１に係るＳＯＩ入力保護回路の平面図は、図１２に示す形状と同じである。
【００３０】
図１を参照して、ＳＯＩ入力保護回路は、ＳＯＩ基板３０を備える。ＳＯＩ基板３０は、Ｐ型シリコン基板１と、シリコン基板１の上に形成された埋込酸化膜２と、埋込酸化膜２の上に形成されたシリコン層６とからなる。シリコン層６にはＮ型不純物が注入されている。ＳＯＩ基板３０は、シリコンウエハの中に、酸素イオンを打込むことにより、埋込酸化膜２を形成することによって形成される。ＳＯＩ基板３０には、シリコン層６と埋込酸化膜３０を上下方向に貫通し、シリコン基板１の中にまで至るトレンチ３１が形成されている。シリコン基板１と、ＰＮ接合によって接続されるようにトレンチ３１内に、ｎ+ ポリシリコン層３が埋込まれている。ＳＯＩ基板３０の上に層間絶縁膜５が設けられている。層間絶縁膜５中には、ｎ+ ポリシリコン層３の表面の一部を露出させるためのコンタクトホール４ａが設けられている。コンタクトホール４ａを通って、金属配線４が、ｎ+ ポリシリコン層３に接続されている。金属配線４の一方端は入力パッドに接続され、その他方端は内部回路に接続される。
【００３１】
図１に示す構造を採用することによって、ＳＯＩ基板３０の深いところで、ＰＮ接合の十分な接合面積を確保することができ、ひいては、ＰＮ接合面への電力集中を低減できる。高電圧が加わった場合、Ｐ型シリコン基板１をＧＮＤ電位に固定することにより、電荷は、金属配線４を通して、ｎ+ ポリシリコン層３へと伝わる。ｎ+ ポリシリコン層３とＰ型シリコン基板１とのＰＮ接合面でのアバランシェブレイクダウンによって、入力電圧が制限される。
【００３２】
実施の形態２
図２は、実施の形態２に係るＳＯＩ入力保護回路の断面図である。実施の形態２に係るＳＯＩ入力保護回路の平面図は、図１０に示す形状と同じである。
【００３３】
図２を参照して、ＳＯＩ入力保護回路は、ＳＯＩ基板３０を備える。ＳＯＩ基板３０は、Ｐ型シリコン基板１と、Ｐ型シリコン基板１の上に形成された埋込酸化膜２と、埋込酸化膜２の上に形成されたシリコン層６とからなる。ＳＯＩ基板３０中には、第１のトレンチ３２と第２のトレンチ３３が形成されている。第１および第２のトレンチ３２，３３は、シリコン層６と埋込酸化膜２を上下方向に貫通し、シリコン基板１の中にまで至っている。第１のトレンチ３２と第２のトレンチ３３は、ＬＯＣＯＳ酸化膜７によって分離されている。第１のトレンチ３２内に、シリコン基板１と電気的に接続されるようにｎ+ ポリシリコン層３が埋込まれている。第２のトレンチ３３内に、シリコン基板１に電気的に接続されるようにｎ+ ポリシリコン層１３が埋込まれている。ｎ+ ポリシリコン層３に、第１の金属配線４が接続されている。第１金属配線４の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。
【００３４】
ｎ+ ポリシリコン層１３に、第２の金属配線１４が接続されている。第１の金属配線１４はＧＮＤに固定されている。また、Ｐ型シリコン基板１は、ＧＮＤ電位に固定されている。
【００３５】
この実施の形態では、ｎ+ ポリシリコン層３とｎ+ ポリシリコン層１３を、ＬＯＣＯＳ酸化膜７により分離することにより、Ｐ型シリコン基板１を介した、トランジスタが形成される。
【００３６】
なお、ｎ+ ポリシリコン層３とｎ+ ポリシリコン層１３は、高電圧が印加されたときに、パンチスルーしやすい程度に、近接させることが好ましい。
【００３７】
本実施の形態では、入力に静電気等による高電圧が印加された場合、トランジスタのソース・ドレイン間でのパンチスルーによって、入力電圧が制限される。ＰＮ接合の接合面積が十分確保されているので、電力集中を避けることができる。
【００３８】
実施の形態３
図３は、実施の形態３に係るＳＯＩ入力保護回路の断面図である。実施の形態３に係るＳＯＩ入力保護回路の平面図は、図１２に示す形状と同じである。
【００３９】
図３を参照して、ＳＯＩ入力保護回路は、ＳＯＩ基板３０を備える。ＳＯＩ基板３０は、シリコン基板１と、シリコン基板１の上に形成された埋込酸化膜２と、埋込酸化膜２の上に形成された、シリコン層に不純物が注入されてなるｐ+ 拡散層１０とからなる。ｐ+ 拡散層１０とＰＮ接合によって接続されるように、ｐ+ 拡散層１０の上にｎ+ ポリシリコン層８が形成されている。ｎ+ ポリシリコン層８を覆うように、ＳＯＩ基板３０の上に層間絶縁膜５が形成されている。層間絶縁膜５中には、ｎ+ ポリシリコン層８の表面の一部を露出させるためのコンタクトホール４ａが形成されている。コンタクトホール４ａを通って、ｎ+ ポリシリコン層８に、第１の金属配線４が設けられている。第１の金属配線４の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。層間絶縁膜５中には、また、ｎ+ ポリシリコン層８から離れた位置に、ｐ+ 拡散層１０の表面の一部を露出させるためのコンタクトホール１４ａが設けられている。コンタクトホール１４ａを通って、ｐ+ 拡散層１０に、第２の金属配線１４が接続されている。第２の金属配線１４は、接地されている。
【００４０】
ｎ+ ポリシリコン層８を形成するために、Ｎ型不純物を注入するとき、ｐ+ 拡散層１０のｐ+ 濃度が低下しないように、ｐ+ 拡散層１０のＰ型不純物の注入量は、ｎ+ ポリシリコン層８へのＮ型不純物注入量に比べて多くする必要がある。
【００４１】
高電圧が加わった場合に、電荷が金属配線４を通してｎ+ ポリシリコン層８へと伝わる。ｎ+ ポリシリコン層８とｐ+ 拡散層１０とのＰＮ接合面でのアバランシェブレイクダウンによって、ｐ+ 拡散層１０に電荷が注入される。ｐ+ 拡散層１０中に注入された電荷は、第２の金属配線１４を通って大地に逃げる。
【００４２】
実施の形態４
図４は、実施の形態４に係るＳＯＩ入力保護回路に用いられる保護トランジスタの断面図である。実施の形態４に係るＳＯＩ入力保護回路の平面図は、図１０に示す形状と同じである。
【００４３】
図４を参照して、ＳＯＩ入力保護回路は、ＳＯＩ基板３０を備える。ＳＯＩ基板３０は、Ｐ型シリコン基板１と、シリコン基板１の上に形成された埋込酸化膜２と、埋込酸化膜２の上に形成された、シリコン層１０（ｐ+ 不純物が注入されているので、本実施の形態では、以下、ｐ+ 拡散層１０という）とからなる。ｐ+ 拡散層１０に接続されるように、ｐ+ 拡散層１０の上にｎ+ ポリシリコン層８が設けられている。ｎ+ ポリシリコン層８と離されて、かつｐ+ 拡散層１０に接続されるように、ｐ+ 拡散層の上にｎ+ ポリシリコン層１８が設けられている。ｎ+ ポリシリコン層８とｎ+ ポリシリコン層１８を覆うように、ＳＯＩ基板３０の上に層間絶縁膜５が設けられている。層間絶縁膜５中には、ｎ+ ポリシリコン層８の表面の一部を露出させるためのコンタクトホール４ａが設けられている。コンタクトホール４ａを通って、ｎ+ ポリシリコン層８に第１の金属配線４が接続されている。第１の金属配線４の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。
【００４４】
層間絶縁膜５中には、また、ｎ+ ポリシリコン層１８の表面の一部を露出させるためのコンタクトホール１４ａが設けられている。コンタクトホール１４ａを通って、ｎ+ ポリシリコン層１８に、第２の金属配線１４が接続されている。第２の金属配線１４は接地されている。層間絶縁膜５中には、また、ｐ+ 拡散層１０の表面の一部を露出させるためのコンタクトホール１４ｂが設けられている。コンタクトホール１４ｂを通って、第２の金属配線１４がｐ+ 拡散層１０に接続されている。
【００４５】
ｎ+ ポリシリコン層８とｎ+ ポリシリコン層１８は、パンチスルーしやすくするため、なるべく近接させることが望ましい。入力に静電気等による高電圧が印加された場合、ｎ+ ポリシリコン層８とｎ+ ポリシリコン層１８との間でのパンチスルーによって、入力電圧は制限される。また、ｎ+ ポリシリコン層８とｐ+ 拡散層１０とのＰＮ接合面でのアバランシェブレイクダウンによって、ｐ+ 拡散層１０中に電荷が注入される。ｐ+ 拡散層１０中に注入された電荷は、第２の金属配線１４を通って、大地に逃げる。
【００４６】
実施の形態５
図５は、実施の形態５に係るＳＯＩ入力保護回路の断面図である。実施の形態５に係るＳＯＩ入力保護回路の平面図は、図１２に示す形状と同じである。
【００４７】
図５を参照して、実施の形態５に係るＳＯＩ入力保護回路は、ＳＯＩ基板３０を備える。ＳＯＩ基板３０は、Ｐ型シリコン基板１と、シリコン基板１の上に設けられ、シリコン基板の表面の一部を露出させる開口部を有する埋込酸化膜２を備える。開口部の中にＰ型シリコン層が設けられている。埋込酸化膜２の開口部の中に設けられたシリコン層の上に、シリコン層３４が設けられている。
【００４８】
このようなＳＯＩ基板は、図７に示すような方法によって形成される。
図７（ａ）と（ｂ）を参照して、シリコン基板１の所定の部分の上に、マスク３６を形成する。その後、シリコン基板１の表面に酸素を注入し、埋込酸化膜２を形成する。図７（ｂ）と（ｃ）を参照して、マスク３６を除去すると、シリコン基板中に、開口部を有する埋込酸化膜２が形成される。
【００４９】
また、上述のＳＯＩ基板は、図８に示すような方法によっても形成される。
図８（ａ）と（ｂ）を参照して、シリコン基板１の所定の部分の上に、マスク３６を形成する。その後、シリコン基板１の表面に酸素を注入し、埋込酸化膜２を形成する。
【００５０】
図８（ｃ）を参照して、シリコン基板１の表面に、シリコン層３７を貼り合せる。このようにして、シリコン基板１中に、開口部を有する埋込酸化膜２が形成される。
【００５１】
図５に戻って、シリコン層３４の表面中にＬＯＣＯＳ酸化膜７と、ｎ+ 拡散層６を形成する。ｎ+ 拡散層６を覆うように、ＳＯＩ基板３０の上に層間絶縁膜５が形成されている。層間絶縁膜５中に、ｎ+ 拡散層６の表面の一部を露出させるためのコンタクトホール４ａが設けられている。コンタクトホール４ａを通って、ｎ+ 拡散層６に、金属配線４が接続されている。金属配線４の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。
【００５２】
この実施の形態によれば、ＰＮ接合の接合面積を十分に確保することができる。入力に静電気等の高電圧が印加された場合、ドレインのＰＮ接合でのアバランシェブレイクダウンによって、入力電圧は制限される。
【００５３】
実施の形態６
図６は、実施の形態６に係るＳＯＩ入力保護回路の断面図である。
【００５４】
図６を参照して、ＳＯＩ入力保護回路は、ＳＯＩ基板３０を備える。ＳＯＩ基板は、Ｐ型シリコン基板１と、シリコン基板１の上に設けられ、シリコン基板１の表面の一部を露出させる開口部を有する埋込酸化膜２と、埋込酸化膜２の開口部の中に設けられたシリコン層３８と、埋込酸化膜３０およびシリコン層３８の上に設けられたシリコン層３４とからなる。このようなＳＯＩ基板は、図７または図８に示す方法によって形成される。シリコン層３４の表面に、ｎ+ 拡散層６とｎ+ 拡散層１６とが離されて形成されている。ｎ+ 拡散層６とｎ+ 拡散層１６は、ＬＯＣＯＳ酸化膜７によって分離されている。ｎ+ 拡散層６とｎ+ 拡散層１６を覆うように、ＳＯＩ基板３０の上に層間絶縁膜５が形成されている。層間絶縁膜５中には、ｎ+ 拡散層６の表面の一部を露出させるためのコンタクトホール４ａが設けられている。コンタクトホール４ａを通って、ｎ+ 拡散層６に、第１の金属配線４が接続されている。第１の金属配線４の一方端は入力パッドに接続され、その他方端は内部回路に接続されている。層間絶縁膜５中には、また、ｎ+ 拡散層１６の表面の一部を露出させるためのコンタクトホール１４ａが設けられている。コンタクトホール１４ａを通って、第２の金属配線１４がｎ+ 拡散層１６に接続されている。ｎ+ 拡散層６とｎ+ 拡散層１６とで、保護トランジスタが形成されている。入力に静電気等による高電圧が印加された場合、保護トランジスタのソース・ドレイン間でのパンチスルーによって入力電圧は制限される。
【００５５】
本実施の形態によるとｎ+ 拡散層６とＰ型シリコン基板との間に良質のＰＮ接合を形成することができる。
【００５６】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【符号の説明】
【００５７】
１  Ｐ型シリコン基板、２  埋込酸化膜、３  ｎ+ ポリシリコン層、４  配線、６  シリコン層、３０  ＳＯＩ基板、３１  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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