(57)【要約】【課題】従来の複数ＰＣＲに同期したＳＴＣクロック再生方法は、複数チャンネル毎にＰＣＲとの差分情報を参照するＶＣＸＯを独立に備えて複数のマスタクロックを生成し、これらマスタクロックを互いに独立に使用してＳＴＣクロックを再生するＰＬＬを有する構成となっており、高価な回路構成となっていた。【解決手段】  複数ＰＣＲに同期させるために得られた各差分情報を一定周期で切り替えて、一組のＶＣＸＯに供給し、時分割にマスタクロックを生成し、各ＳＴＣクロックを再生するＰＬＬを機能させる。上記、切り替え時に未選択側の差分情報が必要なＰＬＬは出力クロックの変動を抑えるためにＰＬＬ内部の位相比較をＨｏｌｄさせることにより、安価で安定度の良い回路構成を可能にする。【選択図】  図１
2010081464.tif 000002
【特許請求の範囲】
【請求項１】
デジタル放送信号を受信するデジタル放送受信装置において、
番組データ及び基準時刻情報を含む異なるデジタル放送信号を受信する複数の受信手段と、
前記複数の受信手段により受信したデジタル放送信号から複数の前記基準時刻情報を検出する検出手段と、
前記デジタル放送受信装置の再生時刻情報と前記複数の基準時刻情報をそれぞれ比較して差分情報を出力する複数の比較手段と、
前記複数の差分情報を選択して出力する選択手段と、
前記選択手段からの出力に応じて、前記番組データの再生に用いる基準時刻情報を生成して出力する出力手段と、を備えるデジタル放送受信装置。
【請求項２】
デジタル放送信号を受信するデジタル放送受信装置において、
第１の番組データ及び第１の基準時刻情報を含む第１のデジタル放送信号を受信する第１の受信手段と、
第２の番組データ及び第２の基準時刻情報を含む第１のデジタル放送信号を受信する第２の受信手段と、
前記第１のデジタル放送信号から前記第１の基準時刻情報を検出する第１の検出手段と、
前記第２のデジタル放送信号から前記第２の基準時刻情報を検出する第２の検出手段と、
前記受信装置の第１の再生時刻情報と前記第１の基準時刻情報を比較して第１の差分情報を出力する第１の比較手段と、
前記受信装置の第２の再生時刻情報と前記第２の基準時刻情報を比較して第２の差分情報を出力する第２の比較手段と、
前記第１の差分情報又は前記第２の差分情報の出力を選択して出力する選択手段と、
前記選択手段からの出力に応じて、前記第１の番組データの再生に用いる基準時刻情報と前記第２の番組データの再生に用いる基準時刻情報を生成して出力する出力手段を備えるデジタル放送受信装置。
【請求項３】
請求項１または２に記載のデジタル放送受信装置において、
制御手段をさらに備え、
前記制御手段は、前記選択手段の出力を所定の周期で切り替えるように制御することを特徴とするデジタル放送受信装置。
【請求項４】
請求項３に記載のデジタル放送受信装置において、
前記所定の周期は、０.１secであることを特徴とするデジタル放送受信装置。
【請求項５】
請求項２に記載のデジタル放送受信装置において、
前記選択手段の出力を所定の周期で切り替える制御手段を備え、
前記制御手段は、
前記選択手段から前記第１の差分情報を出力している所定周期の間は、前記出力手段は前記第１の差分情報に応じて前記第１の番組データの再生に用いる基準時刻情報を出力し、さらに前記所定周期の１周期前に前記選択手段から出力されていた前記第２の差分情報に応じた前記第２の番組データの再生に用いる基準時刻情報を出力するように、制御することを特徴とするデジタル放送受信装置。
【請求項６】
請求項５に記載のデジタル放送受信装置において、
前記出力手段からの出力情報と前記第１の再生時刻情報とを比較して第３の差分情報を出力する第２の比較手段を備え、
前記第３の差分情報に応じた補正値を加算する加算手段とを備え、
前記制御部は、前記所定周期の立ち上がり期間に、前記第３の差分情報に応じた補正値を前記選択手段からの出力に加算するように前記加算手段を制御することを特徴とするデジタル放送受信装置。
【請求項７】
番組データ及び基準時刻情報を含む異なるデジタル放送信号を受信する複数の受信手段と、
前記複数の受信手段により受信したデジタル放送信号から複数の前記基準時刻情報を検出する検出手段と、
前記番組データを再生する再生時刻情報と前記複数の基準時刻情報をそれぞれ比較して差分情報を出力する複数の比較手段と、
前記複数の差分情報を選択して出力する選択手段と、
前記選択手段からの出力に応じて、前記番組データの再生に用いる基準時刻情報を生成して出力する出力手段と、を備える時刻情報生成回路。
【請求項８】
第１の番組データ及び第１の基準時刻情報を含む第１のデジタル放送信号を受信する第１の受信手段と、
第２の番組データ及び第２の基準時刻情報を含む第１のデジタル放送信号を受信する第２の受信手段と、
前記第１のデジタル放送信号から前記第１の基準時刻情報を検出する第１の検出手段と、
前記第２のデジタル放送信号から前記第２の基準時刻情報を検出する第２の検出手段と、
第１の再生時刻情報と前記第１の基準時刻情報を比較して第１の差分情報を出力する第１の比較手段と、
前記受信装置の第２の再生時刻情報と前記第２の基準時刻情報を比較して第２の差分情報を出力する第２の比較手段と、
前記第１の差分情報又は前記第２の差分情報の出力を選択して出力する選択手段と、
前記選択手段からの出力に応じて、前記第１の番組データの再生に用いる基準時刻情報と前記第２の番組データの再生に用いる基準時刻情報を生成して出力する出力手段を備える時刻情報生成回路。
【請求項９】
請求項７または請求項８に記載の時刻情報生成回路において、
制御手段をさらに備え、
前記制御手段は、前記選択手段の出力を所定の周期で切り替えるように制御することを特徴とする時刻情報生成回路。
【請求項１０】
請求項８に記載の時刻情報生成回路において、
前記所定の周期は、０.１secであることを特徴とする時刻情報生成回路。
【請求項１１】
請求項８に記載の時刻情報生成回路において、
前記選択手段の出力を所定の周期で切り替える制御手段を備え、
前記制御手段は、
前記選択手段から前記第１の差分情報を出力している所定周期の間は、前記出力手段は前記第１の差分情報に応じて前記第１の番組データの再生に用いる基準時刻情報を出力し、さらに前記所定周期の１周期前に前記選択手段から出力されていた前記第２の差分情報に応じた前記第２の番組データの再生に用いる基準時刻情報を出力するように、制御することを特徴とする時刻情報生成回路。
【請求項１２】
請求項１１に記載の時刻情報生成回路において、
前記出力手段からの出力情報と前記第１の再生時刻情報とを比較して第３の差分情報を出力する第２の比較手段を備え、
前記第３の差分情報に応じた補正値を加算する加算手段とを備え、
前記制御部は、前記所定周期の立ち上がり期間に、前記第３の差分情報に応じた補正値を前記選択手段からの出力に加算するように前記加算手段を制御することを特徴とする時刻情報生成回路。
【請求項１３】
デジタル放送信号を受信するデジタル放送受信方法において、
番組データ及び基準時刻情報を含む異なるデジタル放送信号を受信する複数の受信ステップと、
前記複数の受信ステップにより受信したデジタル放送信号から複数の前記基準時刻情報を検出する検出ステップと、
再生時刻情報と前記複数の基準時刻情報をそれぞれ比較して差分情報を出力する複数の比較ステップと、
前記複数の差分情報を選択して出力する選択ステップと、
前記選択手段からの出力に応じて、前記番組データの再生に用いる基準時刻情報を生成して出力する出力ステップと、を備えるデジタル放送受信方法。
【請求項１４】
請求項１３に記載のデジタル放送受信方法において、
制御ステップをさらに有し、
前記制御ステップでは、前記選択ステップでの出力を所定の周期で切り替えるように制御することを特徴とするデジタル放送受信方法。
【請求項１５】
請求項１３に記載のデジタル放送受信方法において、
前記所定の周期は、０.１secであることを特徴とするデジタル放送受信方法。
【請求項１６】
請求項１３に記載のデジタル放送受信装置において、
前記選択ステップでの出力を所定の周期で切り替える制御ステップを備え、
前記制御ステップでは、
前記選択ステップから前記第１の差分情報を出力している所定周期の間は、前記出力ステップは前記第１の差分情報に応じて前記第１の番組データの再生に用いる基準時刻情報を出力し、さらに前記所定周期の１周期前に前記選択ステップにて出力されていた前記第２の差分情報に応じた前記第２の番組データの再生に用いる基準時刻情報を出力するように、制御することを特徴とするデジタル放送受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル放送の受信・録画・再生時に用いる時刻情報生成回路及び該回路を備えたデジタル放送受信装置に関する。
【背景技術】
【０００２】
ＭＰＥＧ（Moving Picture coding Experts Group）規格に準拠したデジタル放送には、通常、約０．１秒間隔で挿入される基準時刻情報(Program Clock Reference、以下、「ＰＣＲ」と称する)と呼ばれる時計情報が盛り込まれている。デジタル放送受信機では、受信したデジタル放送番組のトランスポートストリーム（Transport Stream：以下、「ＴＳ」と省略する）に含まれるＰＣＲを抽出し、当該ＰＣＲに同期したシステムタイムクロック（System Time Clock：以下、「ＳＴＣ」と省略する）を生成し、生成したＳＴＣを用いてＭＰＥＧ圧縮符号化されたデジタル放送番組の復号を行っている。ＳＴＣを生成するクロック発生回路の一構成例としては、例えば、特許文献１が挙げられる。  
一方近年、例えば特許文献２、特許文献３では、異なるチャンネル（物理チャンネル，論理チャンネル）の複数（例えば２つ）のデジタル放送番組を同時に受信するために、複数（例えば２つ）のデジタル放送受信部を備えたものが開示されている。
【０００３】
【特許文献１】特開平９−６４８６０号
【特許文献２】特開２００４−１４７２３６号
【特許文献３】特開平１１−８８４７号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、この複数のデジタル放送受信部を備えた構成では、各デジタル放送番組に対応したＰＣＲに同期したＳＴＣを生成するため、クロック発生回路も複数（例えば２つ）必要となる。
【０００５】
この場合、クロック発生回路は内においてＩＣ化が難しく高価な水晶等も複数個(例えば２つ)用いていたため、コストの問題も生じていた。また、該構成が複数系統あることで、その複数系統分の電力が必要となっていた。
【０００６】
そこで、本発明は、上記事情に鑑みてなされたものであり、コスト及び消費電力を低減させた構成の時刻情報生成回路、及びデジタル放送受信装置を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係るデジタル放送信号を受信するデジタル放送受信装置では、番組データ及び基準時刻情報を含む異なるデジタル放送信号を受信する複数の受信手段と、前記複数の受信手段により受信したデジタル放送信号から複数の前記基準時刻情報を検出する検出手段と、前記デジタル放送受信装置の再生時刻情報と前記複数の基準時刻情報をそれぞれ比較して差分情報を出力する複数の比較手段と、前記複数の差分情報を選択して出力する選択手段と、前記選択手段からの出力に応じて、前記番組データの再生に用いる基準時刻情報を生成して出力する出力手段と、を備える構成である。
【発明の効果】
【０００８】
本発明によれば、コスト及び消費電力を低減させた構成の時刻情報生成回路およびデジタル放送受信装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に本発明の実施例について、図面を参照して説明する。なお、各図において、共通な機能を有する要素には同一な符号を付して示し、一度説明したものについては、その重複する説明を省略する。
【実施例１】
【００１０】
図１は、第１の実施例におけるクロック発生回路のブロック図である。なお、以下の説明を簡略化するために、図１のクロック発生回路は、例えば、２つのデジタル放送番組を同時に受信するために２つのデジタル放送受信機（図示せず）を備える例えばテレビに搭載されているものとする。また、異なる２つのデジタル放送番組を同時に視聴する際に必要となる、２系統のＳＴＣを生成するクロック発生回路について、クロック発生構成要素を中心に記すこととする。しかしながら、本発明は２系統のＳＴＣを生成するクロック発生回路に限定されるものではなく、２系統以上の複数のＳＴＣを生成するクロック発生回路に適用できることはいうまでもない。
【００１１】
図１から明らかなように、本実施例におけるクロック発生回路は、第１のデジタル放送番組のトランスポートストリーム（以下、「ＴＳ１」と記す）が入力されるＴＳ１入力端子１と、第２のデジタル放送番組のトランスポートストリーム（以下、「ＴＳ２」と記す）が入力されるＴＳ２入力端子２と、セレクタ３と、ＬＰＦ４と、ＶＣＸＯ５と、第１ＰＬＬ６と、第２ＰＬＬ７と、反転回路８と、ＳＴＣ切替制御部９と、ＰＣＲ比較部１０とを含んでなる。また、ＰＣＲ比較部１０は第１ＰＣＲ比較部１０1と第２ＰＣＲ比較部１０2とを含んでなり、さらに、第１ＰＣＲ比較部１０1は、第１ＰＣＲ検出部１１と、第１比較演算部１２と、第１ＳＴＣカウンタ１３と、第１ＰＷＭ発生部１４とからなり、第２ＰＣＲ比較部１０2は、第２ＰＣＲ検出部１５と、第２比較演算部１６と、第２ＳＴＣカウンタ１７と、第２ＰＷＭ発生部１８とからなる。
【００１２】
例えば、テレビに内蔵されているデジタル放送受信機のチューナ部（図示せず）で受信されたデジタル放送番組はＴＳ（Transport Stream）と呼ぶ信号フォーマットでＰＣＲ比較部１０に供給される。今、テレビには２つのデジタル放送受信機（図示せず）が内蔵されているとするので、ＴＳ入力端子も２系統有り、第１のデジタル放送番組データを含むＴＳ１と第２のデジタル放送番組データを含むＴＳ２はそれぞれＴＳ１入力端子１とＴＳ２入力端子２を介してＰＣＲ比較部１０に供給される。ここでは、説明の都合上、クロック発生回路が、ＴＳ１に含まれる第１のデジタル放送番組に対応するＰＣＲに同期する動作について説明する。ＴＳ２に含まれる第２のデジタル放送番組に対応するＰＣＲに同期する動作についても同様であり、詳細な説明は省略する。
【００１３】
第１ＰＣＲ検出部１１は、ＴＳ１入力端子１から供給された第１のデジタル放送番組データを含むＴＳ１信号から対応するＰＣＲ（以下、「ＰＣＲ１」という）を検出し、第１比較演算部１２に出力する。また、ＰＣＲ１を構成する最終ビットの到来を検出し、この最終ビットが到来した時点で図示しないラッチ信号を第１ＳＴＣカウンタ１３に供給する。第１ＰＬＬ６は、その詳細構成については後述するが、ＶＣＸＯ（電圧制御水晶発振器）５が発生するマスタクロックを利用して、第１のシステムタイムクロックであるＳＴＣ１クロックを生成し、ＰＣＲ比較部１０の第１ＰＣＲ比較部１０1内に設けられた第１ＳＴＣカウンタ１３に出力する。第１ＳＴＣカウンタ１３は、上記ＳＴＣ１クロックをカウントし、上記した第１ＰＣＲ検出部１１からのラッチ信号（図示せず）でラッチしたＳＴＣ１カウント値（以下、「ＳＴＣ１値」という）を第１比較演算部１２に出力する。なお、第１ＳＴＣカウンタ１３はラッチ信号を受けてもカウント自体は継続する。
【００１４】
第１比較演算部１２は、第１ＰＣＲ検出部１１からのＰＣＲ１値と第１ＳＴＣカウンタ１３からのＳＴＣ１値とを比較し、システムタイムクロックの進み遅れを差分（ＳＴＣ１−ＰＣＲ１）で求め、これに応じた出力（以下、「差分情報」という）を第１ＰＷＭ発生部１４に出力する。第１ＰＷＭ発生部１４は、第１比較演算部１２での演算結果の大小（差分情報）をアナログの差分信号にＤＡ変換する。具体的には、差分情報をパルス幅に置き換えたＰＷＭ（Pulse Width Modulation）信号に変換する。例えば、差分情報が“進み過ぎ”であれば、ＰＷＭ変調信号のＨｉ（High）期間のＤｕｔｙを下げ、逆に差分情報が“遅れ過ぎ“であればＨｉ（High）期間のＤｕｔｙを上げて情報を伝える第１の差分信号としてのＳＴＣ１＿ＰＷＭ信号をセレクタ３に供給する。
セレクタ３は、ＳＴＣ切替制御部９から出力されるシステムタイムクロック切替制御信号ＳＴＣ＿ＳＥＬにより、その動作が制御される。ここでは、説明の都合上、セレクタ３の動作説明は後述することとし、セレクタ３により第１の差分信号としてのＳＴＣ１＿ＰＷＭ信号が選択されたものとして、先にＬＦＰ４の動作説明をする。
ＬＰＦ４は、セレクタ３が出力したＳＴＣ１＿ＰＷＭ信号に対して、パルス波形を平滑化（積分）して直流電位信号（直流信号ともいう）に変換し、ＶＣＸＯ５に供給する。ＬＰＦ４が出力する直流電位は、例えば、Ｈｉ期間のＤｕｔｙが少ないパルス波形に対しては低くなり、逆にＨｉ期間のＤｕｔｙが多いパルス波形に対しては高くなる。ＬＰＦ４から出力される直流電位によって制御されるＶＣＸＯ５の出力するマスタクロックは、この直流電位の増減に対して、出力周波数が速く、或いは遅くなるように制御が掛かり、結果として位相差分が縮まる方向に制御が効くので、常にＰＣＲ１に同期したＳＴＣ１が得られることになる。
以上述べたように、セレクタ３で第１の差分信号としてのＳＴＣ１＿ＰＷＭ信号が選択された期間では、第１の差分信号としてのＳＴＣ１＿ＰＷＭ信号を出力する第１ＰＣＲ比較部１０1と、ＬＰＦ４と、ＶＣＸＯ５と、ＳＴＣ１を出力する第１ＰＬＬ６とで第１のフェーズロックドループが構成される。
第２のデジタル放送番組データや当該放送番組データに対応するＰＣＲなどを含むＴＳ２信号から抽出した第２のデジタル放送番組に対応するＰＣＲ（以下、「ＰＣＲ２」という）に同期するクロック発生回路の動作も、ＰＣＲ１に対する同期動作に同じである（詳細な説明を省略する）。従って、第２比較演算部１６から差分（ＳＴＣ２−ＰＣＲ２）の演算に応じて出力される差分情報を、第２ＰＷＭ発生部１８でＤＡ変換して得られる第２の差分信号としてのＳＴＣ２＿ＰＷＭ信号が、セレクタ３により選択された期間では、第２の差分信号としてのＳＴＣ２＿ＰＷＭ信号を出力する第２ＰＣＲ比較部１０2と、ＬＰＦ４と、ＶＣＸＯ５と、ＳＴＣ２を出力する第２ＰＬＬ７とで第２のフェーズロックドループが構成される。この結果、ＴＳ２に含まれる第２のデジタル放送番組に対応するＰＣＲ２に同期したＳＴＣ２が、第２ＰＬＬ７によって生成される。
次に、本実施例におけるＳＴＣ切替制御部９による上記した第１および第２のフェーズロックドループの選択制御について、図２を用いて説明する。図２は、本実施例におけるＳＴＣ切替制御部によるフェーズロックドループ選択制御の動作シーケンスを説明する図である。
ＳＴＣ切替制御部９は、例えば放送局側から０．１秒周期でＴＳに挿入されてくるデジタル放送番組ごとのＰＣＲに、クロック発生回路を少なくとも２回の内１回は確実に同期させることを考慮して、図２に示すように、システムタイムクロック切替制御信号であるＳＴＣ＿ＳＥＬ信号として、０．１秒ごとにＨｉ（High）／Ｌｏｗを繰り返すパルスを出力する。もし、２０回に１０回連続でＰＣＲに同期させるように設計するならば、１秒ごとにＨｉ（High）／Ｌｏｗを繰り返せばよい。
セレクタ３は、各デジタル放送番組ごとのＰＣＲとクロック発生回路で生成したシステムタイムクロック（ＳＴＣ）との差分に応じた差分情報をＤＡ変換して得られるＰＷＭ信号を選択するために設けたものである。具体的には、セレクタ３は、第１ＰＣＲ比較部１０1内に設けられた第１ＰＷＭ発生部１４から供給される第１差分信号としてのＳＴＣ１＿ＰＷＭ信号と、第２ＰＣＲ比較部１０2内に設けられた第２ＰＷＭ発生部１８から供給される第２差分信号としてのＳＴＣ２＿ＰＷＭ信号に対して、ＳＴＣ切替制御部９による制御の基で、いずれか一方を選択する２入力１出力動作を行う。
【００１５】
例えば、図２に示すように、セレクタ３は、ＴＳ１に含まれている第１のデジタル放送番組に応じたＰＣＲ１に同期させるＳＴＣ＿ＳＥＬ信号がＬｏｗの期間には、ＳＴＣ１＿ＰＷＭ信号を選択し、逆に、ＴＳ２に含まれている第２のデジタル放送番組に応じたＰＣＲ２に同期させるＳＴＣ＿ＳＥＬ信号がＨｉの期間には、ＳＴＣ２＿ＰＷＭ信号を選択して、ＬＰＦ４に出力する。ＬＰＦ４では直流電位信号を得て、ＶＣＸＯ５に供給する。ＶＣＸＯ５では、供給される直流電位量の増減に応じて周波数が増減されるマスタクロックを第１ＰＬＬ６および第２ＰＬＬ７に出力する。さらに、第１ＰＬＬ６には、上記ＳＴＣ＿ＳＥＬ信号が位相比較Ｈｏｌｄ信号（その作用については図３で後述）として供給される。もう一方の第２ＰＬＬ７には、反転回路８によってＳＴＣ＿ＳＥＬの極性を反転した信号が位相比較Ｈｏｌｄ信号として供給される。
【００１６】
次に、ＰＬＬのＨｏｌｄ機能について図３を用いて説明する。図３は、本実施例によるＰＬＬのブロック図を示したものである。なお、第１ＰＬＬ６および第２ＰＬＬ７の構成は同一であるものとするが、これに限定されるものではない。また、各ＰＬＬの同一機能の構成要素には同一符号を付して示すが、区別して言及する場合には、符号の後に１，２の添え字を付して示すものとする。
【００１７】
図３から明らかなように、ＰＬＬは、Ｈｏｌｄ信号入力端子１９と、マスタクロック入力端子２０と、位相比較部２１と、位相比較部２１から出力される位相差信号を積分してそれに応じた直流信号を得るＬＰＦ２２と、スイッチ２３と、コンデンサ２４と、ＶＣＯ２５と、分周器（1/N）２６と、分周器（1/M）２７と、ＳＴＣ出力端子２８と、を含んでなる。
本実施例の第１ＰＬＬ６，第２ＰＬＬ７は、マスタクロック入力端子２０からＶＣＸＯ５からのマスタクロック（例えば２７ＭＨｚ）が入力される。そして、所定の逓倍数（Ｎ／Ｍ倍）の周波数出力を入力されたマスタクロックの位相に同期させて得る動作は従来のものと同様である。しかしながら、積分手段のＬＰＦ２２と電圧制御発振器のＶＣＯ２５との間に設けられ、そのＯＮ／ＯＦＦがＨｏｌｄ信号入力端子１９から入力されたＨｏｌｄ信号により制御されるスイッチ２３と、スイッチ２３を介して接続され、積分手段であるＬＰＦ２２が出力する直流電位を保持する直流電位保持手段としてのコンデンサ２４と、を備える点で従来のＰＬＬとは異なる。
【００１８】
このＰＬＬの動作について図２を用いて説明する。マスタクロック入力端子２０から入力するマスタクロック（例えば２７ＭＨｚの周波数クロック）は位相比較部２１の一方の入力Ａ側に供給される。位相比較部２１のもう一方の入力Ｂ側には、分周器（１／Ｎ）２６の出力が供給される。位相比較部２１では、入力Ａと入力Ｂの２つの信号の立上り位相差を検出して、ＬＰＦ２２に供給する。ＬＰＦ２２は、位相比較部２１で得た位相差信号を積分して直流信号に変換する。そして、スイッチ２３がＯＮしていれば、コンデンサ２４とＶＣＯ２５に直流信号が供給される。このスイッチ２３のＯＮ／ＯＦＦを制御するのは、Ｈｏｌｄ信号入力端子１９から導かれるＨｏｌｄ信号である。例えば、スイッチ２３は、Ｈｏｌｄ信号がＨｉの時ＯＦＦとなり、出力がオープンとなる。逆に、Ｈｏｌｄ信号がＬｏｗの時にはＯＮになって、出力が通過するものとする。
【００１９】
つまり、スイッチ２３がＯＮの時には、ＬＰＦ２２から出力される直流信号はコンデンサ２４を充電すると共に、ＶＣＯ２５の入力信号となる。ＶＣＯ２５は、入力する直流電位量に応じて発振周波数を速くしたり遅くしたりする制御が可能な電圧制御発振器である。このＶＣＯ２５を例えば、２７０ＭＨｚのセンタ周波数で発振させるものとする。ＶＣＯ２５の出力は分周器(１／Ｎ)２６と分周器(１／Ｍ) ２７に供給される。分周器(１／Ｍ) ２７の分周比を例えば(１／Ｍ＝１／５)とすれば、ＳＴＣ出力端子２８にはセンタ周波数として５４ＭＨｚのＳＴＣクロックが出力される。また、分周器(１／Ｎ) ２６の分周比を例えば(１／Ｎ＝１／１０)とすれば、分周器(１／Ｎ) ２６からはセンタ周波数として２７ＭＨｚのクロックが出力され、上述した位相比較部２１の入力Ｂとして、マスタクロックと同じ周波数同士で位相比較が可能となる。
【００２０】
一方、Ｈｏｌｄ信号の極性がＨｉになった時には、スイッチ２３はＯＦＦとなって、ＬＰＦ２２の直流信号はＶＣＯ２５に印加されなくなる。しかしながら、スイッチ２３がＯＦＦする直前まで、コンデンサ２４はＬＰＦ２２が出力する直流信号により直流信号が示す直流電位レベルに十分充電されている。従って、スイッチ２３がＯＦＦとされても、コンデンサ２４の放電時間に対してスイッチ２３のＯＦＦの期間が十分短い（ここでは、スイッチＯＮ期間０．１秒，スイッチＯＦＦ期間０．１秒）ので、コンデンサ２４に充電されて保持された直流電位により、ＶＣＯ２５は位相同期した（ロックした）期間と同じ一定周波数のまま発振出力を持続することができる。これに伴い、分周器（１／Ｍ）２７を経て、ＳＴＣ出力端子２８には５４ＭＨｚのＳＴＣクロックが出力されるので、当該ＳＴＣを用いて、画質劣化や音声の中断を引き起こすことなく、ＭＰＥＧ圧縮符号化されたデジタル放送番組の復号を正常に行うことができる。
【００２１】
図１のクロック再生回路内には、以上説明したＶＣＸＯ５のマスタクロックを参照するＰＬＬが２個（第１ＰＬＬ６と第２ＰＬＬ７）存在する。そして、一方の第１ＰＬＬ６のＨｏｌｄ信号入力端子１９1にはＳＴＣ＿ＳＥＬ信号が供給され、他方の第２ＰＬＬ７のＨｏｌｄ信号入力端子１９2には、反転回路８を介して、ＳＴＣ＿ＳＥＬ信号と逆の極性をもった信号が供給される。従って、第１ＰＬＬ６と第２ＰＬＬ７においては、ＳＴＣ＿ＳＥＬ信号の極性に応じて、時分割的に交互にＰＣＲ１とＰＣＲ２に同期したマスタクロックが得られるＶＣＸＯ５の出力が参照され、ＰＬＬ動作が互いに排他的に実行されて、ＳＴＣ１クロックとＳＴＣ２クロックの生成が可能となる。
【００２２】
すなわち、セレクタ３がＳＴＣ１側のＰＷＭ信号を選択して、ＶＣＸＯ５がＳＴＣ１側のマスタクロックを生成する期間は、一方の第１ＰＬＬ６が生成するＳＴＣクロックはＴＳ１側のＰＣＲ１に追従したシステムタイムクロックとなる。他方の第２ＰＬＬ７は、ＳＴＣ２側のＰＷＭ信号はこの期間では未選択なので、ＶＣＸＯ５が供給するマスタクロックをＴＳ２側のＰＣＲ２に追従したシステムタイムクロックの生成には参照できない。しかしながら、上述したように、スイッチ２３2とコンデンサ２４2とを用いて、第２ＰＬＬ７に含まれる位相比較部２１2から出力される位相差信号に応じたＬＰＦ出力を一時Ｈｏｌｄ（保持）するので、第２ＰＬＬ７はＳＴＣ２クロックを出力し続けることができ、不具合は生じない。セレクタ３がＳＴＣ２＿ＰＷＭ信号を選択する期間では、各ＰＬＬの動作は上記と逆となり、同様に不都合は生じない。
【００２３】
以上述べたように、本実施例によれば、ＳＴＣ切替制御部９によるセレクタ３と２つのＰＬＬ（第１ＰＬＬ６と第２ＰＬＬ７）との切替制御（選択制御）により、第１ＰＣＲ比較部１０1−セレクタ３−ＬＰＦ４−ＶＣＸＯ５−第１ＰＬＬ６で構成される第１のフェーズロックドループと、第２ＰＣＲ比較部１０2−セレクタ３−ＬＰＦ４−ＶＣＸＯ５−第２ＰＬＬ７で構成される第２のフェーズロックドループと、が交互に時分割的に構成されることになる。本実施例では、一方のフェーズロックドループが選択されてない期間には、このフェーズロックドループに属するＰＬＬは前回のフェーズロックドループ期間の周波数にＨｏｌｄ（保持）される。これにより、ＳＴＣ切替制御部９の切替周期を適切に設定すれば、フェーズロックドループ期間でなくても、デジタル放送番組を視聴することができることになる。つまり、一つのＶＣＸＯ５を用いて構成された、異なる複数のデジタル放送番組を同時に受信できるクロック発生回路を提供することができる。これに伴い、単に同じクロック発生回路を２系統備える従来技術に比べ、コスト上昇を抑制することができることになる。
【実施例２】
【００２４】
上記した実施例１のクロック発生回路は、入力される第１のＰＣＲ値と入力される第１のＳＴＣをカウントして得た第１のＳＴＣ値とを比較して、その差分に応じた第１の差分信号（ＳＴＣ１＿ＰＷＭ信号）を出力する第１ＰＣＲ比較部と、入力される第２のＰＣＲ値と入力される第２のＳＴＣをカウントして得た第２のＳＴＣ値とを比較して、その差分に応じた第２の差分信号（ＳＴＣ２＿ＰＷＭ信号）を出力する第２ＰＣＲ比較部と、２つの差分信号（ＳＴＣ＿
ＰＷＭ信号）のいずれか一方を切り替えて選択するセレクタと、セレクタから出力される差分信号を直流信号に変換するＬＰＦと、一つのＶＣＸＯと、セレクタにより第１の差分信号（ＳＴＣ１＿ＰＷＭ信号）が選択された期間（参照期間）にＶＣＸＯから出力されるマスタクロックを参照して第１のＳＴＣを生成し、選択されてない期間（非参照期間）には前回の参照期間の周波数にＨｏｌｄ（保持）する第１ＰＬＬと、セレクタにより第２の差分信号（ＳＴＣ２＿ＰＷＭ信号）が選択された参照期間にＶＣＸＯから出力されるマスタクロックを参照して第２のＳＴＣを生成し、選択されてない期間（非参照期間）には前回の参照期間の周波数にＨｏｌｄ（保持）する第２ＰＬＬと、セレクタの切替選択と第１ＰＬＬおよび第２ＰＬＬのＨｏｌｄ（保持）を周期的に制御する切替制御信号（ＳＴＣ＿ＳＥＬ信号）を生成して出力するＳＴＣ切替制御部と、からなる。従って、各ＳＴＣはそれぞれの参照期間にのみ対応する各ＰＣＲに同期し、それぞれの非参照期間には各ＳＴＣは前回参照期間の周波数値にＨｏｌｄ（保持）されることになる。このため、下記に掲げる懸念が想定される。
【００２５】
すなわち、位相差信号に応じたＬＰＦ出力（直流電位）をＨｏｌｄしていたＰＬＬは、ＳＴＣ＿ＳＥＬ信号の極性の切り替わりにより参照期間になると、その直後から、改めてＶＣＸＯのマスタクロックを参照し、位相差信号を使用してＳＴＣクロックを生成するので、フィードバックが収束するのに時間がかかり、速やかに安定したＳＴＣクロックを得ることが難しいという懸念がある。
【００２６】
以下、上記した懸念を解決する第２の実施例について、図４，図５と図６を用いて説明する。図４は、本実施例によるクロック発生回路のブロック図である。図５は本実施例による収束加速部の動作シーケンスを説明する図である。図６は、本実施例によるＳＴＣ＿ＳＥＬ信号に対するＤＣ補正値が生成されるタイミングを説明するための図である。
【００２７】
図４から明らかなように、本実施例のクロック発生回路は、第１の実施例に対して、新たな構成要素として、選択されてない期間（非参照期間）から選択された期間（参照期間）への切り替わり時にホールド状態のＰＬＬを対応するＰＣＲに素早く同期させるために後述するＤＣ補正値（補正用直流電位ともいう）を生成する収束加速部３０と、収束加速部３０から出力されるＤＣ補正値をＬＰＦ４から出力される直流信号に加算する加算器２９とが設けてある。収束加速部３０は、セレクタ３１と、位相比較部３２と、ＬＰＦ３３と、スイッチ３４と、を含んでなる。
【００２８】
セレクタ３１は、ＳＴＣ切替制御部９からのＳＴＣ＿ＳＥＬ信号によって制御され、第１ＰＬＬ６が出力するＳＴＣ１クロックと、第２ＰＬＬ７が出力するＳＴＣ２クロックとのいずれか一方を選択する。具体的には、例えば、図６に示すように、ＳＴＣ＿ＳＥＬ信号がＬｏｗ期間には第２ＰＬＬ７が出力するＳＴＣ２クロックを選択し、ＳＴＣ＿ＳＥＬ信号がＨｉ期間には第１ＰＬＬ６が出力するＳＴＣ１クロックを選択して、位相比較部３２に供給する。位相比較部３２は、ＶＣＸＯ５から供給されるマスタクロックとセレクタ３１が出力するＳＴＣクロックとの立ち上り位相を比較して、差分演算をして得た位相差分を例えば、位相差分に応じたパルスに変換して積分手段としてのＬＰＦ３３に供給する。ＬＰＦ３３は、位相比較部３２から出力される上記パルスを平滑化して直流電位に変換する。スイッチ３４は、ＬＰＦ３３が供給する直流電位をＳＴＣ＿ＳＥＬが切り替わった直後だけ通過させて、ＤＣ補正値（補正用直流電位）として加算器２９に供給する。
【００２９】
次に、図５を用いて、Ｈｏｌｄ（保持）されていたＰＬＬが対応するＰＣＲに同期するまでの時間が収束加速部３０から出力されるＤＣ補正値によって短縮される作用について説明する。
【００３０】
図５に示すように、収束加速部３０の位相比較部３２は、ＳＴＣ＿ＳＥＬ信号がＬｏｗ期間には、ＳＴＣ２クロックとマスタクロックとの立ち上り位相差に応じたパルス３２ａを出力する。逆にＳＴＣ＿ＳＥＬ信号がＨｉ期間には、ＳＴＣ１クロックとマスタクロックとの立ち上り位相差に応じたパルス３２ｂが出力される。このとき、ＬＰＦ３３がパルスを平滑化して得る直流電位３３ａは図示のようになる。ＬＰＦ３３が出力するこの直流電位３３ａは、ＰＷＭ信号の非参照期間に、マスタクロックがズレてしまった位相差分に相当するものである。従って、当該直流電位３３ａを、マスタクロックがズレてしまった位相差分を打ち消すために必要な補正用直流電位（ＤＣ補正値）として利用することができる。そこで、図示したように、ＳＴＣ＿ＳＥＬ信号の極性の切り替わり直後だけ、スイッチ３４がＯＮ動作すると、このＤＣ補正値３４ａは、加算器２９に供給される。加算器２９が出力する直流電位は、ＬＰＦ４が出力する直流電位にＤＣ補正値が加算されたものとなり、ＶＣＸＯ５の出力周波数を素早く増加させて、ＰＬＬに供給することができる。このＤＣ補正値の加算によって、ＰＷＭ信号の非参照期間にマスタクロックがズレてしまった位相差分を即時に打ち消す動作が生まれ、その結果、ＰＣＲに追従したＳＴＣを生成するために構成されるフィードバック動作をいち早く収束させることが可能となる。つまり、図６に示すように、ＳＴＣ＿ＳＥＬ信号の極性の切り替わり直後にＤＣ補正値が生成され、ＰＷＭ信号の非参照期間にマスタクロックがズレてしまった位相差分に対する早期収束が可能となる。
【実施例３】
【００３１】
実施例１においては、第１のフェーズロックドループと第２のフェーズロックドループとの切り替えを、第１の差分信号としてのＳＴＣ１＿ＰＷＭ信号と第２の差分信号としてのＳＴＣ２＿ＰＷＭ信号とを切り替えることで行っているが、本発明はこれに限定されるものではない。実施例１では、ＰＣＲ比較部の比較比較部から出力される差分情報をＤＡ変換して得られるアナログ量を差分信号と定義し、例えば、ＤＡＣとしてのＰＷＭ発生部から出力されるＳＴＣ＿ＰＷＭ信号を差分信号と呼んだが、これを拡張して、ＳＴＣ＿ＰＷＭ信号に含まれる高周波信号を除去し、平滑化（積分）して直流信号に変換するＬＰＦの出力（直流信号）を差分信号と呼ぶようにしてもよい。そして、ＳＴＣ１＿ＰＷＭ信号のＬＰＦの出力である直流電位ＳＴＣ１＿ＤＣと、ＳＴＣ２＿ＰＷＭ信号のＬＰＦの出力である直流電位ＳＴＣ２＿ＤＣとを切り替えることにより、第１のフェーズロックドループと第２のフェーズロックドループとを切り替えるようにしてもよい。
【００３２】
図７は、第３の実施例におけるクロック発生回路のブロック図である。なお、図７において、図１に共通な構成要素には同一な符号を付して示し、その詳細な説明を省略し、図１と異なる構成要素について詳細に説明する。
【００３３】
本実施例のクロック発生回路は、ＳＴＣ１＿ＰＷＭ信号が入力される第１ＬＰＦ４１およびＳＴＣ２＿ＰＷＭ信号が入力される第２ＬＰＦ４２とからなるＬＰＦ４Ａと、ＬＰＦ４Ａの第１ＬＰＦ４１から出力される直流電位ＳＴＣ１＿ＤＣか、ＬＰＦ４Ａの第２ＬＰＦ４２から出力される直流電位ＳＴＣ２＿ＤＣかのいずれか一方を交互に切り替えて出力するセレクタ３Ａとを備える点で実施例１とは異なる。
【００３４】
図７から明らかなように、第１ＬＰＦ４１には、第１ＰＷＭ発生部１４から出力されるＴＳＣ１＿ＰＷＭ信号が入力されている。第１ＬＰＦ４１は、入力されたＴＳＣ１＿ＰＷＭ信号から高周波信号を取り除き、平滑化して直流電位ＳＴＣ１＿ＤＣを出力する。また、第２ＬＰＦ４２は、第２ＰＷＭ発生部１８から入力されるＴＳＣ２＿ＰＷＭ信号から高周波信号を取り除き、平滑化して直流電位ＳＴＣ２＿ＤＣを出力する。第１ＬＰＦ４１と第２ＬＰＦ４２からなるＬＰＦ４ＡとＶＣＸＯ５との間に配置されたセレクタ３Ａは、実施例１のセレクタ３の動作と同様に、ＳＴＣ切替制御部９から出力されるＳＴＣ＿ＳＥＬ信号によりその動作が制御され、ＴＳ１に含まれている第１のデジタル放送番組に応じたＰＣＲ１に同期させるＳＴＣ＿ＳＥＬ信号がＬｏｗの期間には、第１ＬＰＦ４１から出力される直流電位ＳＴＣ１＿ＤＣ（すなわち、拡張された第１の差分信号）を選択し、逆に、ＴＳ２に含まれている第２のデジタル放送番組に応じたＰＣＲ２に同期させるＳＴＣ＿ＳＥＬ信号がＨｉの期間には、第２ＬＰＦ４２から出力される直流電位ＳＴＣ２＿ＤＣ（すなわち、拡張された第２の差分信号）を選択して、ＶＣＸＯ５に供給する。ＬＰＦ４Ａからセレクタ３Ａを介して出力される直流電位（ＳＴＣ１＿ＤＣまたはＳＴＣ２＿ＤＣのいずれか一方）によって制御されるＶＣＸＯ５の出力するマスタクロックは、この直流電位の増減に対して、出力周波数が速く、或いは遅くなるように制御が掛かり、結果として位相差分が縮まる方向に制御が効くので、セレクタ３Ａの切り替えに応じて、ＰＣＲ１に同期したＳＴＣ１、もしくはＰＣＲ２に同期したＳＴＣ２が得られることになる。
【００３５】
つまり、セレクタ３Ａで第１の差分信号としての直流電位ＳＴＣ１＿ＤＣが選択された期間では、ＳＴＣ１＿ＰＷＭ信号を出力する第１ＰＣＲ比較部１０1と、第１ＬＰＦ４１と、セレクタ３Ａと、ＶＣＸＯ５と、ＳＴＣ１を出力する第１ＰＬＬ６とで第１のフェーズロックドループが構成される。また、セレクタ３Ａで第２の差分信号としての直流電位ＳＴＣ２＿ＤＣが選択された期間では、ＳＴＣ２＿ＰＷＭ信号を出力する第２ＰＣＲ比較部１０2と、第２ＬＰＦ４２と、セレクタ３Ａと、ＶＣＸＯ５と、ＳＴＣ２を出力する第２ＰＬＬ７とで第２のフェーズロックドループが構成される。
【００３６】
以上述べたように、第１差分情報をＤＡ変換して得られる第１の差分信号（ここでは、直流電位ＳＴＣ１＿ＤＣ）と、第２差分情報をＤＡ変換して得られる第２の差分信号（ここでは、直流電位ＳＴＣ２＿ＤＣ）とをセレクタにより、いずれか一方を周期的に交互に選択することにより、第１のフェーズロックドループと第２のフェーズロックドループとを交互に切り替えることができる。従って、一つのＶＣＸＯ５を用いて構成された、異なる複数のデジタル放送番組を同時に受信できるクロック発生回路を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】実施例１におけるクロック発生回路のブロック図。
【図２】実施例１におけるＳＴＣ切替制御部によるフェーズロックドループ選択制御の動作シーケンスを説明するための図。
【図３】実施例１におけるＰＬＬのブロック図。
【図４】実施例１におけるクロック発生回路のブロック図。
【図５】実施例２による収束加速部の動作シーケンスを説明するための図。
【図６】実施例２のＤＣ補正値とＳＴＣ＿ＳＥＬのタイミングを説明するための図。
【図７】実施例３におけるクロック発生回路のブロック図。
【符号の説明】
【００３８】
１  ＴＳ１入力端子
２  ＴＳ２入力端子
３、３Ａ、３１  セレクタ
４、４Ａ、２２  ＬＰＦ
５  ＶＣＸＯ
６  第１ＰＬＬ
７  第２ＰＬＬ
８  反転回路
９  ＳＴＣ切替制御部
１０  ＰＣＲ比較部
１０1  第１ＰＣＲ比較部
１０2  第２ＰＣＲ比較部
１１  第１ＰＣＲ検出部
１２  第１比較演算部
１３  第１ＳＴＣカウンタ
１４  第１ＰＷＭ発生部
１５  第２ＰＣＲ検出部
１６  第２比較演算部
１７  第２ＳＴＣカウンタ
１８  第２ＰＷＭ発生部
１９  Ｈｏｌｄ信号入力端子
２０  マスタクロック入力端子
２１  位相比較部
２３  スイッチ
２４  コンデンサ
２５  ＶＣＯ
２６、２７  分周器
２８  ＳＴＣ出力端子
２９  加算器
３０  収束加速部
３２  位相比較部
３２ａ，３２ｂ  パルス
３３  ＬＰＦ
３３ａ  直流電位
３４  スイッチ
３４ａ  ＤＣ補正値
４１  第１ＬＰＦ
４２  第２ＬＰＦ
【図１】
2010081464.tif 000003
【図２】
2010081464.tif 000004
【図３】
2010081464.tif 000005
【図４】
2010081464.tif 000006
【図５】
2010081464.tif 000007
【図６】
2010081464.tif 000008
【図７】
2010081464.tif 000009