(57)【要約】【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
それぞれ第１及び第２の論理状態のうちのいずれか一方にある一対の不揮発性記憶素子と、
前記一対の不揮発性記憶素子のうちの少なくとも一方が前記第１の論理状態にある場合と、前記第１及び第２の不揮発性記憶素子のうちの両方が前記第２の論理状態にある場合とで異なる論理情報を出力する第１の論理回路と、
前記一対の不揮発性記憶素子の論理状態が互いに異なる場合と、前記一対の不揮発性記憶素子の論理状態が互いに同一である場合とで異なる論理情報を出力する第２の論理回路とを備えることを特徴とする半導体装置。
【請求項２】
前記一対の不揮発性記憶素子は、同一の論理状態になるよう書き込み制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一対の不揮発性記憶素子はアンチヒューズ素子であり、前記第１の論理状態は導通状態、前記第２の論理状態は絶縁状態であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
スイッチ素子を介してそれぞれリードライトバスに接続されたメモリセルアレイ及び救済回路と、
不良アドレスを記憶し、アクセスが要求されたアドレスと前記不良アドレスとを比較する不良アドレス判定回路とをさらに備え、
前記スイッチ素子は、前記不良アドレス判定回路による比較の結果が不一致である場合に前記メモリセルアレイと前記リードライトバスとを接続し、一致である場合に前記救済回路と前記リードライトバスとを接続し、
前記不良アドレス判定回路は、それぞれ前記一対の不揮発性記憶素子を複数含み、該一対の不揮発性記憶素子ごとに前記不良アドレスの１ビット分を記憶することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項５】
それぞれ第１及び第２の論理状態のうちのいずれか一方をとる一対の不揮発性記憶素子を有する半導体装置の製造方法であって、
前記一対の不揮発性記憶素子に同一の論理状態を書き込む書込ステップと、
前記書込ステップによる書き込みの後、前記一対の不揮発性記憶素子の論理状態が一致しているか否かを判定する判定ステップとを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に不良アドレスを不揮発性記憶素子に記憶させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大しているが、微細化が進むに連れ、１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは、通常、冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。
【０００３】
不良アドレスの記憶にはヒューズ素子が用いられる（特許文献１，２参照）。初期状態のヒューズ素子は電気的に導通状態であり、レーザービームの照射によってこれを切断することにより、不良アドレスを不揮発的に記憶することができる。したがって、このようなヒューズ素子を複数設け、所望のヒューズ素子を切断すれば、所望のアドレスを記憶させることが可能となる。このように、ヒューズ素子は、導通状態から絶縁状態に変化させることによって情報を不揮発的に記憶する素子である。
【０００４】
しかしながら、上記のようなアドレス置換を行った後においても、例えば、パッケージング時における熱ストレスなどにより、不良ビットが散発的に発生することがある。パッケージング後にこのような不良ビットが発見された場合、もはやレーザビームの照射によるアドレス置換を行うことはできないため、不良品として扱わざるを得ない。
【０００５】
このような問題を解決する方法として、パッケージング後に発見された少数の不良ビットを救済可能な救済回路を設ける方法が提案されている。この場合、不良アドレスを記憶する回路には、レーザビームの照射が必要なヒューズ素子ではなく、電気的に書き込み可能な不揮発性の記憶素子が用いられる。このような記憶素子としては、酸化膜の絶縁破壊を利用したいわゆる「アンチヒューズ素子」が知られている（特許文献３，４参照）。
【０００６】
アンチヒューズ素子とは、上述したヒューズ素子とは逆に、絶縁状態から導通状態に変化させることによって情報を記憶する素子である。アンチヒューズ素子への不良アドレスの書き込みは、高電圧の印加による絶縁破壊によって行う。このため、ヒューズ素子とは異なり、書き込みに際してレーザービームの照射が不要である。これにより、不良アドレスの書き込みを高速に行うことができるとともに、レーザートリマーなどの装置が不要となる。しかも、レーザービームの照射によるパッシベーション膜の破壊なども生じないことから、製品の信頼性を高めることも可能となる。
【０００７】
一方で、アンチヒューズ素子には経時劣化の問題がある。すなわち、アンチヒューズ素子を絶縁状態から導通状態へと変化させる際、絶縁破壊が不十分であると、時間の経過に伴って高抵抗化し、絶縁状態に戻ってしまう。そこで、近年、１ビット分の情報を記憶するために一対のアンチヒューズ素子を用いる技術が提案されている（特許文献４参照）。この技術では、一対のアンチヒューズ素子を並列接続しており、いずれか一方のアンチヒューズ素子が絶縁状態に戻ってしまったとしても、他方のアンチヒューズ素子により導通状態が保たれるので、記憶情報が失われることはない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−７５１７０号公報
【特許文献２】特開２００６−１４７６５１号公報
【特許文献３】特開２００４−２２７３６１号公報
【特許文献４】特開２００７−１１６０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、アンチヒューズ素子には高電圧を印加しても導通状態にならない不良品が混入することがある。そのような不良品は、不良アドレスを書き込んだ後、通常の読み出し方法と同様の方法により一旦読み出し、正しい不良アドレスが読み出されたか否かを確認するテストを行うことで検出するようにしている。
【００１０】
しかしながら、特許文献４のように１ビット分の情報を一対のアンチヒューズ素子に記憶させる場合、上記テストでは、一方のアンチヒューズ素子のみが不良品で、他方が不良品でない場合、不良品として検出できない。つまり、一対のアンチヒューズ素子のうちの一方が導通状態となっていれば正しい情報が読み出されるため、他方のアンチヒューズ素子が導通状態となっていなかったとしても検出されない。
【００１１】
１ビット分の情報を一対のアンチヒューズ素子に記憶させる目的は、上述のとおり、経時劣化リスクを軽減することにある。この目的を達成するためには、少なくとも製造時点では２つのアンチヒューズ素子がともに正常に機能している必要がある。したがって、書き込み後のテストにおいて、一方のアンチヒューズ素子のみが不良品である場合にも不良品として検出できるようにすることが望まれる。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、それぞれ第１及び第２の論理状態のうちのいずれか一方にある一対の不揮発性記憶素子と、前記一対の不揮発性記憶素子のうちの少なくとも一方が前記第１の論理状態にある場合と、前記第１及び第２の不揮発性記憶素子のうちの両方が前記第２の論理状態にある場合とで異なる論理情報を出力する第１の論理回路と、前記一対の不揮発性記憶素子の論理状態が互いに異なる場合と、前記一対の不揮発性記憶素子の論理状態が互いに同一である場合とで異なる論理情報を出力する第２の論理回路とを備えることを特徴とする。
【００１３】
また、本発明による半導体装置の製造方法は、それぞれ第１及び第２の論理状態のうちのいずれか一方をとる一対の不揮発性記憶素子を有する半導体装置の製造方法であって、前記一対の不揮発性記憶素子に同一の論理状態を書き込む書込ステップと、前記書込ステップによる書き込みの後、前記一対の不揮発性記憶素子の論理状態が一致しているか否かを判定する判定ステップとを含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施の形態による半導体装置の主要部の構成を示すブロック図である。
【図２】本発明の好ましい実施の形態によるメモリセルアレイ及びカラムスイッチの構造を示す模式図である。
【図３】本発明の好ましい実施の形態によるバンク内のメインアンプ、救済回路、及びスイッチの回路図である。
【図４】本発明の好ましい実施の形態による不良アドレス判定回路の回路図である。
【図５】本発明の好ましい実施の形態によるアンチヒューズ部の回路図である。
【図６】本発明の好ましい実施の形態によるアンチヒューズ素子対に記憶される情報を読み出すときの信号タイミング図である。
【図７】本発明の好ましい実施の形態による不良判定回路の回路図である。
【図８】（ａ）は、本発明の好ましい実施の形態による不良アドレス判定回路に含まれるすべてのアンチヒューズ部について、一対のアンチヒューズ素子対の記憶内容が一致する場合の信号タイミング図である。（ｂ）は、記憶内容が一致しない一対のアンチヒューズ素子が、本発明の好ましい実施の形態による不良アドレス判定回路内に存在する場合の信号タイミング図である。
【図９】本発明の好ましい実施の形態による半導体装置の製造工程のうち、不良品の不良アドレス判定回路を検出する工程のフローチャートである。
【図１０】本発明の好ましい実施の形態の変形例による不良判定回路の回路図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施の形態による半導体装置１０の主要部の構成を示すブロック図である。図１においては、カラム系回路とデータ系回路のみを図示しており、ロウ系の回路については省略している。なお、特に限定されるものではないが、以下の説明では半導体装置１０はＤＲＡＭであるとして説明する。
【００１８】
図１に示すように、半導体装置１０は、バンク＃０〜＃７と、アドレスカウンタ２０と、コマンドデコーダ２１と、モードレジスタ２２と、制御回路２３と、ＦＩＦＯ２５と、不良アドレス判定回路３００〜３０７と、アドレスラッチ３１と、不良判定回路３３０〜３３７とを備えている。本実施の形態では、不良アドレス判定回路３００〜３０７及び不良判定回路３３０〜３３７は、バンク＃０〜＃７ごとに１つずつ設けられる。すなわち、半導体装置１０は、バンク＃０〜＃７ごとに１つの不良アドレスを置換可能に構成されている。
【００１９】
各バンク＃０〜＃７は、互いに同一の構成を有している。以下、バンク＃０について着目して説明すると、バンク＃０は、図１に示すように、メモリセルアレイ１１、プリデコーダ１２、カラムデコーダ１３、カラムスイッチ１４、メインアンプ１５、アドレスラッチ１６、救済回路１７、及びスイッチ１８を有している。
【００２０】
メモリセルアレイ１１は、図２に示すように、複数のワード線ＷＬ、複数のビット線対ＢＬＴ，ＢＬＢ、これらの交点に配置された複数のメモリセルＭＣ、及びビット線対ＢＬＴ，ＢＬＢごとに設けられた複数のセンスアンプＳＡを含んで構成されており、各メモリセルＭＣはＤＲＡＭセル構成を有している。メモリセルアレイ１１には、ウェハ状態で行われる選別試験においてアドレス置換を行うための冗長回路が含まれているが、これについては本発明の要旨とは直接関係ないことから、図示を省略している。
【００２１】
プリデコーダ１２及びカラムデコーダ１３は、アドレスカウンタ２０及びアドレスラッチ１６を介してアドレス端子ＡＤＤに接続されており、アドレス端子ＡＤＤからカラムアドレスＣＡＤが入力されると、入力されたカラムアドレスＣＡＤに対応するカラム選択線ＹＳＥＬを活性化する。
【００２２】
カラムスイッチ１４は、図２に示すように、カラム選択線ＹＳＥＬごとに一対のトランスファーゲートを有しており、各トランスファーゲートは、ビット線対ＢＬＴ，ＢＬＢとメインＩＯ線対ＭＩＯＴ，ＭＩＯＢとの間に接続されている。カラムデコーダ１３により複数のカラム選択線ＹＳＥＬのうちの１つが活性化されると、そのカラム選択線ＹＳＥＬに接続された制御電極を有するトランスファーゲートがオンし、それによって、対応するビット線対ＢＬＴ，ＢＬＢがメインＩＯ線対ＭＩＯＴ，ＭＩＯＢに接続される。なお、図２では、図面の簡単のため、ビット線対ＢＬＴ，ＢＬＢとメインＩＯ線対ＭＩＯＴ，ＭＩＯＢとが直接接続するように記載しているが、実際のＤＲＡＭではＩＯ線が階層化されており、ビット線とメインＩＯ線との間にはローカルＩＯ線対ＬＩＯＴ，ＬＩＯＢ（不図示）などが介在する。
【００２３】
メインアンプ１５は、メインＩＯ線対ＭＩＯＴ，ＭＩＯＢとリードライトバスＲＷＢＵＳとの間に設けられており、後述するように、リードアンプ及びライトバッファを含んでいる。リードライトバスＲＷＢＵＳはＦＩＦＯ２５を介してデータ入出力端子ＤＱに接続されており、これにより、データ入出力端子ＤＱを介したデータの入出力が行われる。
【００２４】
救済回路１７は、メモリセルアレイ１１内の不良アドレス（アクセスや記憶ができないビットに対応するアドレス）を救済するための回路である。スイッチ１８は、不良アドレスのリード要求があった場合に、リードライトバスＲＷＢＵＳの接続先をメモリセルアレイ１１から救済回路１７へ切り替えるとともに、不良アドレスへのライト要求があった場合に、リードライトバスＲＷＢＵＳを救済回路１７に接続する回路である。以下、救済回路１７とスイッチ１８について、詳しく説明する。
【００２５】
図３は、バンク＃０内のメインアンプ１５、救済回路１７、及びスイッチ１８の回路図である。同図に示すように、まずメインアンプ１５は、メインＩＯ線対ＭＩＯＴ，ＭＩＯＢに現れる相補信号をハイレベル又はローレベルの単一信号に変換してリードライトバスＲＷＢＵＳに供給するリードアンプＲＡと、リードライトバスＲＷＢＵＳに現れる単一信号を相補信号の形式でメインＩＯ線対ＭＩＯＴ，ＭＩＯＢに供給するライトバッファＷＢとを有している。ライトバッファＷＢはスイッチＳＷ１，ＳＷ２を含んでおり、これらスイッチＳＷ１，ＳＷ２は、制御回路２３からライトコマンドＷｃｍｄが入力されると導通状態となる。
【００２６】
救済回路１７は、フリップフロップ回路、すなわちＳＲＡＭセル構成を有している。つまり、救済回路１７は、メモリセルアレイ１１内のメモリセルＭＣとはタイプの異なる記憶素子である。
【００２７】
スイッチ１８は、スイッチＳＷ３とセレクタＳＥとアンド回路Ａ１，Ａ２とを有している。スイッチＳＷ３の一端はリードライトバスＲＷＢＵＳとライトバッファＷＢの接続線に接続され、他端は救済回路１７の一端に接続されている。また、セレクタＳＥは２つの入力端を有しており、一方の入力端がリードアンプＲＡの出力端に接続され、他方の入力端が救済回路１７の他端に接続されている。セレクタＳＥの出力端はリードライトバスＲＷＢＵＳに接続されている。
【００２８】
アンド回路Ａ１，Ａ２には、対応する不良アドレス判定回路３００からヒット信号ＡＦＨｉｔ＿０が入力される。ヒット信号ＡＦＨｉｔ＿０の詳細については後述するが、要するに、アドレス端子ＡＤＤから供給されたアドレスが不良アドレス判定回路３００に記憶されている場合（アクセス対象のアドレスが不良アドレスである場合）に活性化される信号である。
【００２９】
アンド回路Ａ１には制御回路２３からリードコマンドＲｃｍｄも入力されており、リードコマンドＲｃｍｄとヒット信号ＡＦＨｉｔ＿０の両方が活性化すると、冗長リード信号ＡＦＲが活性化状態となる。冗長リード信号ＡＦＲはセレクタＳＥに入力されており、セレクタＳＥは、冗長リード信号ＡＦＲが活性化されているとき、救済回路１７とリードライトバスＲＷＢＵＳとを接続し、リードアンプＲＡとリードライトバスＲＷＢＵＳとを切り離す。一方、冗長リード信号ＡＦＲが活性化されていないとき、リードアンプＲＡとリードライトバスＲＷＢＵＳとを接続し、救済回路１７とリードライトバスＲＷＢＵＳとを切り離す。これにより、不良アドレスのリード要求があった場合に、リードライトバスＲＷＢＵＳの接続先がメモリセルアレイ１１から救済回路１７へ切り替えられる。
【００３０】
アンド回路Ａ２には制御回路２３からライトコマンドＷｃｍｄも入力されており、ライトコマンドＷｃｍｄとヒット信号ＡＦＨｉｔ＿０の両方が活性化すると、冗長ライト信号ＡＦＷが活性化状態となる。冗長ライト信号ＡＦＷはスイッチＳＷ３に入力されており、スイッチＳＷ３は、冗長ライト信号ＡＦＷが活性化されているとき、救済回路１７とリードライトバスＲＷＢＵＳとを接続する。一方、冗長ライト信号ＡＦＷが活性化されていないとき、救済回路１７とリードライトバスＲＷＢＵＳとを切り離す。これにより、不良アドレスへのライト要求があった場合に、リードライトバスＲＷＢＵＳが救済回路１７に接続される。
【００３１】
図１に戻る。不良アドレス判定回路３００〜３０７はそれぞれ、対応するバンク＃０〜＃７内の不良アドレスを記憶する。各不良アドレス判定回路３００〜３０７はメモリセルＭＣ１つ分のアドレスのみを記憶可能に構成されており、１つのバンク内にメモリセルＭＣ１つ分を超える不良アドレスが存在する場合には、救済できないためその半導体装置１０は破棄される。ただし、バンクごとに２つ以上の不良アドレス判定回路を設け、複数の不良アドレスを救済可能としてもよいことは勿論である。
【００３２】
図４は、不良アドレス判定回路３００の回路図である。ここでは不良アドレス判定回路３００に着目して説明するが、他の不良アドレス判定回路３０１〜３０７の構成も同様である。
【００３３】
図４に示すように、不良アドレス判定回路３００は、複数のアンチヒューズ（ＡＦ）部４０，４１０〜４１ｎと、アンド回路４２とを有している。アンチヒューズ部４１０〜４１ｎの個数ｎ＋１はカラムアドレスＣＡＤのビット数に等しく、アンチヒューズ部４１０〜４１ｎにはカラムアドレスＣＡＤのビットＡＤＤ０〜ｎがそれぞれ入力される。
【００３４】
各アンチヒューズ部４０，４１０〜４１ｎはそれぞれ一対のアンチヒューズ素子を有しており、この一対のアンチヒューズ素子により１ビット分の情報を記憶する。
【００３５】
図５は、アンチヒューズ部４１０の回路図である。ここではアンチヒューズ部４１０に着目して説明するが、アンチヒューズ部４１１〜４１ｎの構成も同様である。
【００３６】
図５に示すように、アンチヒューズ部４１０は、それぞれアンチヒューズ素子５１Ａ，５１Ｂを有する一対のアンチヒューズブロック５０Ａ，５０（２）と、アンプ回路５４Ａ，５４Ｂと、ラッチ回路５５Ａ，５５Ｂと、オア回路５６（第１の論理回路）と、エクスクルーシブノア回路５７と、エクスクルーシブオア回路５８（第２の論理回路）とを有している。
【００３７】
アンチヒューズブロック５０Ａ内には、他にもＰチャンネル型ＭＯＳトランジスタ５２Ａ，５３Ａが含まれる。同様に、アンチヒューズブロック５０Ｂ内には、Ｐチャンネル型ＭＯＳトランジスタ５２Ｂ，５３Ｂが含まれる。トランジスタ５２Ａ，５２Ｂのソースには電源電圧ＶＰＥＲＩが供給され、ドレインは対応するトランジスタ５３Ａ，５３Ｂのソースに接続されている。また、トランジスタ５２Ａ，５２Ｂのゲートには制御回路２３から制御信号ＰＲＥが、トランジスタ５３Ａ，５３Ｂのゲートには制御回路２３から制御信号ＴＧが、それぞれ供給される。アンチヒューズブロック５０Ａ，５０Ｂの出力は、トランジスタ５３Ａ，５３Ｂのドレインから取り出される。また、アンチヒューズブロック５０Ａ，５０Ｂ内にはアンチヒューズ切断用の高電圧印加回路が配置されているが、図５では省略している。
【００３８】
アンチヒューズ素子５１Ａ，５１Ｂは、図５に示すようにＮチャンネル型ＭＯＳトランジスタのソースとドレインが短絡された構造を有しており、そのゲートは対応するトランジスタ５２Ａ，５２Ｂのドレインに接続され、ソース／ドレインには接地電位ＶＳＳが供給される。
【００３９】
初期状態におけるアンチヒューズ素子５１Ａ，５１Ｂは、ゲート絶縁膜を介して、ゲートとソース／ドレインとが絶縁されている。このため、両者間に電流は流れない。しかしながら、ゲートとソース／ドレインとの間に高電圧を印加すると、ゲート絶縁膜に絶縁破壊が生じ、両者間に電流パスが形成される。ゲート絶縁膜を一旦絶縁破壊した後は、意図的にはこれを元に戻すことはできず、したがって不可逆的な不揮発性書き込みが可能となる。ただし、上述したようにアンチヒューズ素子には経時劣化の問題があり、絶縁破壊が不十分であると、時間の経過に伴って高抵抗化し、絶縁状態に戻ってしまうことがある。しかし、アンチヒューズ部４１０は一対のアンチヒューズ素子５１Ａ，５１Ｂにより１ビットの情報を記憶するので、一方のアンチヒューズ素子が経時劣化により絶縁状態に戻ってしまったとしても、他方のアンチヒューズ素子により記憶内容は保持される。
【００４０】
以下、アンチヒューズ素子対５１Ａ，５１Ｂに記憶される情報を読み出すときのアンチヒューズ部４１０の動作について説明する。
【００４１】
図６は、アンチヒューズ素子対５１Ａ，５１Ｂに記憶される情報を読み出すときの信号タイミング図である。同図に示す記号ＡＦ１，ＡＦ２などは、図５中の同一記号に対応する部分の電位を示している。同図は、次のような状態を前提として描いたものである。すなわち、アンチヒューズ素子５１Ａ，５１Ｂはともに一旦絶縁破壊され、アンチヒューズ素子５１Ｂは導通状態を保っているが、アンチヒューズ素子５１Ａは経時劣化により絶縁状態に戻ってしまっている、という状態を前提としている。
【００４２】
図６に示すように、まず初めに制御信号ＰＲＥを時刻Ｔ１から所定時間にわたり活性化する。制御信号ＰＲＥが活性化している間、トランジスタ５２Ａ，５２Ｂがオンし、アンチヒューズ素子５１Ａ，５１Ｂのゲート電位ＡＦ１，ＡＦ２は、図６に示すようにハイレベルとなる。アンチヒューズ素子５１Ａは絶縁状態であるので、制御信号ＰＲＥが非活性状態に戻った後もゲート電位ＡＦ１はハイレベルで維持されるが、アンチヒューズ素子５１Ｂは導通状態であるので、アンチヒューズ素子５１Ｂを通じて接地端に向かう電流が流れ、ゲート電位ＡＦ２は低下し、しばらく後にローレベルに戻る。
【００４３】
制御信号ＰＲＥを非活性状態に戻してから所定時間が経過したら、次に時刻Ｔ２から所定時間にわたり制御信号ＴＧを活性化する。制御信号ＴＧが活性化している間、トランジスタ５３Ａ，５３Ｂがオンし、ゲート電位ＡＦ１，ＡＦ２がアンプ回路５４Ａ，５４Ｂに供給される。
【００４４】
制御信号ＴＧを非活性状態に戻してから所定時間が経過したら、次に時刻Ｔ３から所定時間にわたり信号ＡＭＰＥを活性化する。アンプ回路５４Ａ，５４Ｂは、信号ＡＭＰＥが非活性化であるときにはローレベルを出力し、信号ＡＭＰＥが活性化されている間には、ゲート電位ＡＦ１，ＡＦ２を後段のラッチ回路５５Ａ，５５Ｂで必要とされるレベルまで増幅するとともに、反転して出力する機能を有する。これにより、図６に示すように、アンプ回路５４Ａの出力電位ＡＦ１Ｄは、信号ＡＭＰＥが活性化されている間にもローレベルを維持し、アンプ回路５４Ｂの出力電位ＡＦ２Ｄは、信号ＡＭＰＥが活性化されている間、ハイレベルとなる。
【００４５】
次に、信号ＡＭＰＥが活性化されている間の時刻Ｔ４に信号ＬＡＴＥを活性化し、活性化状態を維持する。ラッチ回路５５Ａ，５５Ｂは、信号ＬＡＴＥが活性化されたときの出力電位ＡＦ２Ｄをラッチし、出力電位ＡＦ１Ｄ，ＡＦ２Ｄとして出力する機能を有する。これにより、図６に示すように、時刻Ｔ４以降の出力電位ＡＦ１Ｄ，ＡＦ２Ｄは、それぞれローレベル、ハイレベルとなる。
【００４６】
電位ＡＦＥは、オア回路５６の出力電位である。オア回路５６は、出力電位ＡＦ１Ｄ，ＡＦ２Ｄのいずれかがハイレベルであれば、出力電位ＡＦＥをハイレベルとすることから、時刻Ｔ４以降の出力電位ＡＦＥはハイレベルとなる。つまり、アンチヒューズ素子５１Ｂが導通状態であることにより、アンチヒューズ素子５１Ａの状態に関わらず、出力電位ＡＦＥがハイレベルとなっている。このことは、アンチヒューズ素子５１Ａが絶縁状態に戻ってしまっているにも関わらず、アンチヒューズ素子対５１Ａ，５１Ｂの記憶内容は保持されていることを意味している。
【００４７】
図５に戻る。エクスクルーシブノア回路５７には、出力電位ＡＦＥとカラムアドレスＣＡＤの対応するビットＡＤＤ０とが供給される。このため、両者の状態が一致する場合には出力信号Ｈｉｔ＿０はハイレベルとなり、両者の状態が一致しない場合には出力信号Ｈｉｔ＿０はローレベルとなる。
【００４８】
図４に戻る。上述したように、アンチヒューズ部４１０〜４１ｎにはカラムアドレスＣＡＤのビットＡＤＤ０〜ｎがそれぞれ供給されており、上述した構成により、各アンチヒューズ部４１０〜４１ｎは、アンチヒューズ素子対５１Ａ，５１Ｂに記憶している１ビット分の情報と、供給されるビットＡＤＤ０〜ｎとが一致する場合に、対応する出力信号Ｈｉｔ＿０〜ｎをハイレベルとする。一致しない場合には、対応する出力信号Ｈｉｔ＿０〜ｎをローレベルとする。
【００４９】
なお、アンチヒューズ部４０には、カラムアドレスＣＡＤのビット情報は供給されない。アンチヒューズ部４０は、当該不良アドレス判定回路３００がイネーブル状態である場合に出力信号Ｅｎをハイレベルとし、イネーブル状態でない場合に出力信号Ｅｎをローレベルとする回路である。具体的には、図５に説明したアンチヒューズ部４１０の回路図からエクスクルーシブノア回路５７を削除し、出力電位ＡＦＥを出力信号Ｅｎに置き換えた構成を有しており、当該不良アドレス判定回路３００をイネーブル状態とする場合に、アンチヒューズ素子５１Ａ，５１Ｂがともに絶縁破壊される。
【００５０】
アンド回路４２は、出力信号Ｅｎ，Ｈｉｔ＿０〜Ｈｉｔ＿ｎを供給され、これらがすべてハイレベルである場合に、ヒット信号ＡＦＨｉｔ＿０を活性状態とする。つまり、当該不良アドレス判定回路３００がイネーブル状態であり、かつカラムアドレスＣＡＤの全ビットが記憶している情報と一致した場合にヒット信号ＡＦＨｉｔ＿０を活性状態とし、そうでない場合にヒット信号ＡＦＨｉｔ＿０を非活性状態とする。これにより、ヒット信号ＡＦＨｉｔ＿０は、供給されたカラムアドレスＣＡＤが不良アドレスであるか否かを示す。ヒット信号ＡＦＨｉｔ＿０は上述したようにスイッチ１８（図１）に供給され、救済回路１７をリードライトバスＲＷＢＵＳに接続するか否かの判定のために用いられる。
【００５１】
さて、ここから、１ビット分の情報を記憶するための一対のアンチヒューズ素子５１Ａ，５１Ｂの一方のみが不良品である場合であっても、不良品として検出できるようにするための構成について説明する。
【００５２】
図１に示した不良判定回路３３０〜３３７はそれぞれ、不良アドレス判定回路３００〜３０７の良／不良を判定するための回路である。不良アドレス判定回路３００〜３０７が不良である場合とは、１ビット分の情報を記憶するための一対のアンチヒューズ素子５１Ａ，５１Ｂの記憶情報が不一致である場合をいう。以下、不良アドレス判定回路３００及び不良判定回路３３０に着目して説明するが、他の回路についても同様である。
【００５３】
初めに、図５を再度参照する。アンチヒューズ部４１０のエクスクルーシブオア回路５８には、ラッチ回路５５Ａ，５５Ｂの出力電位ＡＦ１Ｌ，ＡＦ２Ｌが入力される。したがって、エクスクルーシブオア回路５８の出力信号Ｈｉｔ＿０＿ＥｘＯＲは、出力電位ＡＦ１Ｌ，ＡＦ２Ｌが一致する場合にローレベルとなり、一致しない場合にハイレベルとなる。
【００５４】
不良アドレス判定回路３００に含まれるアンチヒューズ部４１０以外のアンチヒューズ部４０，４１１〜４１ｎも同様にエクスクルーシブオア回路５８を有しており、図４に示すように、それぞれ出力電位ＡＦ１Ｌ，ＡＦ２Ｌが一致する場合に非活性化し、一致しない場合に活性化する出力信号Ｅｎ＿ＥｘＯＲ，Ｈｉｔ＿１＿ＥｘＯＲ〜Ｈｉｔ＿ｎ＿ＥｘＯＲを出力する。以上のようにして出力される信号Ｅｎ＿ＥｘＯＲ，Ｈｉｔ＿０＿ＥｘＯＲ〜Ｈｉｔ＿ｎ＿ＥｘＯＲは、不良判定回路３３０に供給される。
【００５５】
図７は、不良判定回路３３０の回路図である。同図に示すように、不良判定回路３３０は、プリチャージラインＰＬとディスチャージラインＤＬとの間にＮチャンネル型ＭＯＳトランジスタ４４，４５０〜４５ｎが並列接続された構成を有している。プリチャージラインＰＬは、テスト信号ＪＧがローレベルになるとプリチャージトランジスタ４３を介してプリチャージされる。ディスチャージラインＤＬは、テスト信号ＪＧがハイレベルになるとインバータ４７によってディスチャージされる。トランジスタ４４，４５０〜４５ｎの各ゲートには、それぞれ上記した信号Ｅｎ＿ＥｘＯＲ，Ｈｉｔ＿０＿ＥｘＯＲ〜Ｈｉｔ＿ｎ＿ＥｘＯＲが供給される。したがって、これらの信号が１つでもハイレベルであれば、プリチャージラインＰＬとディスチャージラインＤＬとは短絡される。これに対し、これらの信号が全てローレベルであれば、プリチャージラインＰＬとディスチャージラインＤＬとは分離される。
【００５６】
以下、不良判定回路３３０の動作について、信号タイミング図を参照しながら詳しく説明する。
【００５７】
図８（ａ）は、信号Ｅｎ＿ＥｘＯＲ，Ｈｉｔ＿０＿ＥｘＯＲ〜Ｈｉｔ＿ｎ＿ＥｘＯＲがすべてローレベルである場合、すなわち不良アドレス判定回路３００に含まれるすべてのアンチヒューズ部４０，４１０〜４１ｎについて、一対のアンチヒューズ素子対５１Ａ，５１Ｂの記憶内容が一致する場合の信号タイミング図である。
【００５８】
図８（ａ）に示すように、テスト信号ＪＧがローレベルである期間は、プリチャージラインＰＬがプリチャージされるため、出力信号ＮＧはローレベルである。時刻Ｔ５でテスト信号ＪＧがハイレベルになると、プリチャージラインＰＬのプリチャージが終了し、代わりにディスチャージラインＤＬがディスチャージされる。しかしながら、図８（ａ）の例ではトランジスタ４４，４５０〜４５ｎはすべてオフ状態であることから、プリチャージラインＰＬはプリチャージ状態を維持する。このため、出力信号ＮＧはローレベルに維持される。この状態は、トランジスタ４６とインバータ４８によって保たれる。
【００５９】
図８（ｂ）は、信号Ｅｎ＿ＥｘＯＲ，Ｈｉｔ＿０＿ＥｘＯＲ〜Ｈｉｔ＿ｎ＿ＥｘＯＲのうちのいずれか少なくとも１つがハイレベルである場合、すなわち記憶内容が一致しない一対のアンチヒューズ素子５１Ａ，５１Ｂが不良アドレス判定回路３００内に存在する場合の信号タイミング図である。
【００６０】
時刻Ｔ６でテスト信号ＪＧがハイレベルになると、プリチャージラインＰＬのプリチャージが終了し、代わりにディスチャージラインＤＬがディスチャージされるところまでは、図８（ａ）と同様である。
【００６１】
図８（ｂ）の例ではトランジスタ４４，４５０〜４５ｎのいずれかがオン状態であることから、プリチャージラインＰＬの電位はすぐにローレベルに低下し、図８（ｂ）に示すように、出力信号ＮＧはハイレベルとなる。
【００６２】
なお、出力信号ＮＧは、データ入出力端子ＤＱを通じて外部に出力される。すなわち、ＦＩＦＯ２５は、テスト信号ＪＧに応じて、その入力をリードライトバスＲＷＢＵＳから不良判定回路３３０の出力信号ＮＧに切り替える。これにより、ＦＩＦＯ２５は、出力信号ＮＧのハイ／ローレベルを、データ入出力端子ＤＱを介して外部に出力する。
【００６３】
以上説明したように、不良判定回路３３０の出力信号ＮＧは、不良アドレス判定回路３００内の一対のアンチヒューズ素子５１Ａ，５１Ｂの記憶情報が不一致である場合、すなわち不良アドレス判定回路３００が不良品である場合に活性化され、不良アドレス判定回路３００が良品である場合に非活性化される。したがって、出力信号ＮＧを参照することで、１ビット分の情報を記憶するための一対のアンチヒューズ素子５１Ａ，５１Ｂの一方のみが不良品である場合であっても、不良品として検出できることになる。
【００６４】
次に、不良判定回路３３０〜３３７を利用して不良品の不良アドレス判定回路３００〜３０７を峻別するための半導体装置１０の製造方法について説明する。
【００６５】
図９は、半導体装置１０の製造工程のうち、不良品の不良アドレス判定回路３００〜３０７を検出する工程のフローチャートである。この工程は、パッケージング後に行われるものである。同図に示すように、まず初めに全アドレスの読み書きを行い、読み書きの出きない不良アドレスを検出する（ステップＳ１）。そして、検出された不良アドレスを、対応する不良アドレス判定回路３００〜３０７に書き込む（ステップＳ２）。具体的な例を挙げると、例えばバンク＃０内に不良アドレスが見つかった場合、不良アドレス判定回路３００内のＡＦ部４１０〜４１ｎのうち、当該不良アドレスのビット１に対応するＡＦ部４１０〜４１ｎ内の一対のアンチヒューズ素子５１Ａ，５１Ｂにそれぞれ高電圧を印加し、導通状態に遷移させる。なお、ステップＳ２では、ＡＦ部４０へのイネーブル状態の書き込みも行う。
【００６６】
書き込みが終了したら、次にテスト信号ＪＧを活性化し（ステップＳ３）、その結果データ入出力端子ＤＱから出力される出力信号ＮＧを参照することにより、不良アドレス判定回路３００〜３０７ごとの良／不良判定を行う（ステップＳ４）。不良アドレスが見つかったバンクに対応するすべての不良アドレス判定回路が良品であれば、処理を終了する。一方、不良品が検出された場合には、当該半導体装置１０を破棄する（ステップＳ６）。
【００６７】
以上説明したように、半導体装置１０によれば、１ビット分の情報を記憶するための一対のアンチヒューズ素子５１Ａ，５１Ｂの一方のみが不良品である場合であっても、不良品として検出できることになる。したがって、製造段階で不良品の不良アドレス判定回路３００〜３０７を峻別することが可能になる。
【００６８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６９】
例えば、上記実施の形態では不良判定回路３３０として図７に示す回路を用いたが、例えば図１０に示す回路を用いて不良判定回路３３０を構成することも可能である。すなわち、図１０に示すように、信号Ｅｎ＿ＥｘＯＲ，Ｈｉｔ＿０＿ＥｘＯＲ〜Ｈｉｔ＿ｎ＿ＥｘＯＲをオア回路に入力し、その出力とテスト信号ＪＧのＮＡＮＤを出力信号／ＮＧとして用いることも可能である。ただし、この場合、図７に示した回路に比べて占有面積が大きくなる。
【００７０】
また、上記実施の形態ではアンチヒューズ素子を用いる例を説明したが、本発明は、１ビット分の情報を一対の不揮発性素子に記憶させる場合であれば、他の種類の不揮発性素子にも適用可能である。
【符号の説明】
【００７１】
１０    半導体装置
１１    メモリセルアレイ
１２    プリデコーダ
１３    カラムデコーダ
１４    カラムスイッチ
１５    メインアンプ
１６    アドレスラッチ
１７    救済回路
１８    スイッチ
２０    アドレスカウンタ
２１    コマンドデコーダ
２２    モードレジスタ
２３    制御回路
２５    ＦＩＦＯ
３００〜３０７  不良アドレス判定回路
３１    アドレスラッチ
３３０〜３３７  不良判定回路
４０，４１０〜４１ｎ  アンチヒューズ部
４２    アンド回路
４３，４６  Ｐチャンネル型ＭＯＳトランジスタ
４４，４５０〜４５ｎ  Ｎチャンネル型ＭＯＳトランジスタ
４７，４８  インバータ
５０Ａ，５０Ｂ  アンチヒューズブロック
５１Ａ，５１Ｂ  アンチヒューズ素子
５２Ａ，５３Ａ，５２Ｂ，５３Ｂ  Ｐチャンネル型ＭＯＳトランジスタ
５４Ａ，５４Ｂ  アンプ回路
５５Ａ，５５Ｂ  ラッチ回路
５６    オア回路
５７    エクスクルーシブノア回路
５８    エクスクルーシブオア回路
Ａ１，Ａ２  アンド回路
ＢＬＴ，ＢＬＢ  ビット線
ＭＣ    メモリセル
ＲＡ    リードアンプ
ＲＷＢＵＳ  リードライトバス
ＳＡ    センスアンプ
ＳＥ    セレクタ
ＳＷ１〜ＳＷ３  スイッチ
ＷＢ    ライトバッファ
ＷＬ    ワード線
ＹＳＥＬ  カラム選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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