(57)【要約】【課題】寄生容量を抑制した状態で開口率を向上させることが可能な液晶表示素子および表示装置を提供する。【解決手段】第１基板１０上にマトリクス状に配置された複数の走査線１１および複数の信号線１２と、走査線１１および前記信号線１２の交差部に配置されたＴＦＴ１と、ＴＦＴ１を覆う状態で、第１基板１０上に設けられた第１絶縁膜１３と、第１絶縁膜１３上に配置された共通電極１４と、共通電極１４を覆う状態で、第１絶縁膜１３上に配置された第２絶縁膜１５と、画素領域１Ａ内の第２絶縁膜１５上に配置され、第２絶縁膜１５および第１絶縁膜１３に設けられたコンタクトホールを介してＴＦＴ１と接続された複数のスリット１６ａを有する画素電極１６とを備え、共通電極１４は、第１絶縁膜１３上のコンタクトホールの形成領域を除く画素領域１０Ａと、走査線１１および信号線１２の少なくとも一方とを覆う状態で配置されている。【選択図】図１
2010160530.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と第２基板との間に挟持された液晶層と、
前記第１基板上にマトリクス状に配置された複数の走査線および複数の信号線と、
前記走査線および前記信号線の交差部に配置された駆動素子と、
前記駆動素子を覆う状態で、前記第１基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に配置された共通電極と、
前記共通電極を覆う状態で、前記第１絶縁膜上に配置された第２絶縁膜と、
画素領域内の前記第２絶縁膜上に配置され、前記第２絶縁膜および前記第１絶縁膜に設けられたコンタクトホールを介して前記駆動素子と接続された画素電極とを備え、
前記共通電極は、前記第１絶縁膜上の前記コンタクトホールの形成領域を除く前記画素領域と、当該走査線および当該信号線の少なくとも一方とを覆う状態で配置され、
前記画素電極は、角部において前記駆動素子と部分的に重なり、前記駆動素子と部分的に重なっていない領域における前記画素電極に、前記信号線に沿った方向に延在する複数のスリットが設けられ、
前記信号線に沿った方向において前記駆動素子と対向していないスリットの長さは、前記駆動素子と対向しているスリットの長さよりも長い、
液晶表示素子。
【請求項２】
前記画素電極は、当該画素電極における前記信号線側の端部と当該信号線に最も近い位置のスリットとの間における第１電極部の幅が、他のスリット間における第２電極部の幅とは異なる幅に構成されている、請求項１記載の液晶表示素子。
【請求項３】
前記第１電極部の幅は、前記第２電極部の幅よりも狭く、
隣り合う２つの画素において、前記信号線を介して隣り合う前記第１電極部間の間隔は、前記第１電極部と前記第２電極部との間隔および前記第２電極部間の間隔よりも広い、
請求項２記載の液晶表示素子。
【請求項４】
前記共通電極は、前記第１絶縁膜上の前記コンタクトホールの形成領域を除く表示領域の全域に設けられている、請求項１記載の液晶表示素子。
【請求項５】
前記第１絶縁膜は、ＳＯＧ膜または有機絶縁膜で形成されている、請求項１記載の液晶表示素子。
【請求項６】
前記共通電極は、当該共通電極よりも抵抗値の低い材質からなる共通電位線と接続されており、前記共通電位線は、前記信号線または前記走査線と平面視的に重なる状態で配置されている、請求項１記載の液晶表示素子。
【請求項７】
前記画素電極の複数のスリットは、前記信号線と平行に設けられている、請求項１記載の液晶表示素子。
【請求項８】
第１基板と第２基板との間に挟持された液晶層と、
前記第１基板上にマトリクス状に配置された複数の走査線および複数の信号線と、
前記走査線および前記信号線の交差部に配置された駆動素子と、
前記駆動素子を覆う状態で、前記第１基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に配置された共通電極と、
前記共通電極を覆う状態で、前記第１絶縁膜上に配置された第２絶縁膜と、
画素領域内の前記第２絶縁膜上に配置され、前記第２絶縁膜および前記第１絶縁膜に設けられたコンタクトホールを介して前記駆動素子と接続された画素電極とを備え、
前記共通電極は、前記第１絶縁膜上の前記コンタクトホールの形成領域を除く前記画素領域と、当該走査線および当該信号線の少なくとも一方とを覆う状態で配置され、
前記画素電極は、角部において前記駆動素子と部分的に重なり、前記駆動素子と部分的に重なっていない領域における前記画素電極に、前記信号線に沿った方向に延在する複数のスリットが設けられ、
前記信号線に沿った方向において前記駆動素子と対向していないスリットの長さは、前記駆動素子と対向しているスリットの長さよりも長い、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子および表示装置に関し、特には、フリンジフィールドスイッチング（Fringe field switching（ＦＦＳ））モード（別名；In Plane Switching（ＩＰＳ）−Ｐｒｏモード）の液晶表示素子およびこれを備えた表示装置に関する。
【背景技術】
【０００２】
ＦＦＳモードの液晶表示装置は、液晶層に対して基板面に略平行な横電界を印加する共通電極と画素電極とが同一基板側に設けられており、この横電界によって液晶素子を駆動して画像表示を行う。ここで、従来のＦＦＳモードの液晶表示装置について、図１４を用いて説明する。ここで、図１４（ａ）の平面図は、図１４（ｂ）のＡ−Ａ’断面図を示している。
【０００３】
この図に示す液晶表示装置は、透過型の液晶表示装置であり、液晶表示装置は、第１基板１１０と、この第１基板１１０の素子形成面側に対向配置された第２基板１２０と、これらの第１基板１１０と第２基板１２０との間に狭持された液晶層１３０とからなる液晶パネルを備えている。また、この液晶パネルにおいて、第１基板１１０および第２基板１２０の外側面には、偏光板１４０，１５０が密着状態で設けられており、第１基板１１０側の偏光板１４０のさらに外側には、透過表示を行うための光源となるバックライト（図示省略）が設けられている。
【０００４】
このうち第１基板１１０は、ガラス基板のような透明基板からなり、その液晶層１３０に向かう面上には、マトリクス状に配置された複数の走査線１１１および複数の信号線１１２を備えている。また、この走査線１１１と信号線１１２の各交差部には、各画素を駆動するための薄膜トランジスタ（Thin Film Transistor（ＴＦＴ））１からなる駆動素子が設けられており、上記走査線１１１と信号線１１２で囲まれた領域が画素領域１１０Ａとなる。
【０００５】
また、走査線１１１と隣接する画素の走査線１１１との間には、隣接する画素の走査線１１１側に、走査線１１１と平行に共通電位線１１３が設けられている。そして、同一面上の画素領域１１０Ａにおいて、ＴＦＴ１の形成領域を除く領域には、上記共通電位線１１３と一端側が重なる状態で、共通電極１１４が設けられている。この共通電極１１４は、走査線１１１と同一面で設けられるため、走査線１１１によりその配置が制限される。
【０００６】
また、上記ＴＦＴ１のゲート電極２は、上記走査線１１１の一部で構成されており、上記走査線１１１、共通電位線１１３、共通電極１１４を覆う状態で、第１基板１１０上には、ゲート絶縁膜３が設けられている。さらに、ゲート電極２を覆うゲート絶縁膜３上には、半導体層４がパターン形成されている。
【０００７】
上記半導体層４は、ゲート電極２の直上をチャネル層４ａとし、その両側にｎ型不純物を含むソース領域４ｂとドレイン領域４ｃが設けられている。上記ソース領域４ｂ上には、ソース領域４ｂと接続する状態でソース電極６ａが配置され、このソース電極６ａは上記信号線１１２と接続されている。また、ドレイン領域４ｃ上には、ドレイン領域４ｃと接続する状態でドレイン電極６ｂが配置されている。以上のようにＴＦＴ１が構成される。
【０００８】
また、上記ＴＦＴ１を覆う状態で、ゲート絶縁膜３上には、層間絶縁膜１１５が設けられている。この層間絶縁膜１１５には、ＴＦＴ１のドレイン電極６ｂに達する状態のコンタクトホール１１５ａが設けられており、層間絶縁膜１１５上には、このコンタクトホール１１５ａを介してＴＦＴ１に接続された複数のスリット１１６ａを有する画素電極１１６が設けられている。このスリット１１６ａは、走査線１１１と平行に設けられている。また、上記画素電極１１６を覆う状態で、層間絶縁膜１１５上には、配向膜１１７が配置されている。
【０００９】
そして、スリット１１６ａを挟んで設けられた画素電極１１６の電極部の端部と上記共通電極１１４との間に電界が生じることで、基板面に略平行な横電界が上記液晶層１３０に対して印加される。
【００１０】
一方、第２基板１２０はガラス基板のような透明基板からなり、この第２基板１２０の液晶層１３０に向かう面には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各色のカラーフィルタ１２１と配向膜１２２がこの順に設けられている。
【００１１】
しかし、上述したような構成の液晶表示装置では、第１基板１１０の同一面上に走査線１１１と共通電極１１４とが配置されるため、走査線１１１により共通電極１１３の形成領域が制限される。よって、開口率が低く、透過率が低いという問題がある。
【００１２】
そこで、上記図を用いて説明した液晶表示装置の構成において、スリット１１６ａを有する画素電極１１６をゲート絶縁膜３上に配置し、共通電極１１４を層間絶縁膜１１５上に配置した液晶表示装置の例が報告されている（例えば、特許文献１参照）。
【００１３】
また、上記図を用いて説明した液晶表示装置の構成において、ゲート絶縁膜３上に共通電極１１４を配置した例も報告されている（例えば、特許文献２、３参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３７４２８３７号公報
【特許文献２】特許第３７４０５１４号公報
【特許文献３】特許第３７４２８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、特許文献１に記載された液晶表示装置では、共通電極１１４の配置制限はないものの、スリット１１６ａを有する画素電極１１６が液晶層１３０側に配置されていないため、基板面に平行な電界がかかり難く、液晶層１３０を制御することが出来ず、液晶表示自体が難しい。
【００１６】
また、特許文献２、３に記載された液晶表示装置では、信号線１１２により共通電極１１４の配置が制限されてしまい、開口率を広く取ることが難しい。
【００１７】
そこで、開口率を向上させるために、図１５（ａ）の平面図に示すように、信号線１１２側が共通電極１１３よりも一回り大きくなるように形成した画素電極１１６’を信号線１１２と重なる状態で配置することも考えられるが、図１５（ｂ）の回路図に示すように、信号線１１２と画素電極１１６’との間に寄生容量Ｃ１、Ｃ２が発生してしまい、縦クロストークの原因となってしまっていた。
【００１８】
そこで、本発明は、寄生容量を抑制した状態で開口率を向上させることが可能な液晶表示素子およびこれを備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述したような目的を達成するために、本発明の液晶表示素子は、第１基板と第２基板との間に挟持された液晶層と、第１基板上にマトリクス状に配置された複数の走査線および複数の信号線と、走査線および信号線の交差部に配置された駆動素子と、駆動素子を覆う状態で、第１基板上に設けられた第１絶縁膜と、第１絶縁膜上に配置された共通電極と、共通電極を覆う状態で、第１絶縁膜上に配置された第２絶縁膜と、画素領域内の第２絶縁膜上に配置され、第２絶縁膜および第１絶縁膜に設けられたコンタクトホールを介して駆動素子と接続された画素電極とを備え、共通電極は、第１絶縁膜上のコンタクトホールの形成領域を除く画素領域と、走査線および信号線の少なくとも一方とを覆う状態で配置され、画素電極は、角部において駆動素子と重なり、駆動素子と重なっていない領域における画素電極に、信号線に沿った方向に延在する複数のスリットが設けられ、信号線に沿った方向において駆動素子と対向していないスリットの長さは、駆動素子と対向しているスリットの長さよりも長いことを特徴としている。
【００２０】
また、本発明の表示装置は、第１基板と第２基板との間に挟持された液晶層と、第１基板上にマトリクス状に配置された複数の走査線および複数の信号線と、走査線および信号線の交差部に配置された駆動素子と、駆動素子を覆う状態で、第１基板上に設けられた第１絶縁膜と、第１絶縁膜上に配置された共通電極と、共通電極を覆う状態で、第１絶縁膜上に配置された第２絶縁膜と、画素領域内の第２絶縁膜上に配置され、第２絶縁膜および第１絶縁膜に設けられたコンタクトホールを介して駆動素子と接続された画素電極とを備え、共通電極は、第１絶縁膜上のコンタクトホールの形成領域を除く画素領域と、走査線および当該信号線の少なくとも一方とを覆う状態で配置され、画素電極は、角部において駆動素子と重なり、駆動素子と重なっていない領域における画素電極に、信号線に沿った方向に延在する複数のスリットが設けられ、信号線に沿った方向において駆動素子と対向していないスリットの長さは、駆動素子と対向しているスリットの長さよりも長いことを特徴としている。
【００２１】
このような液晶表示素子および表示装置によれば、信号線および走査線を覆う第１絶縁膜上に、上記コンタクトホールの形成領域を除く画素領域だけでなく、走査線および信号線の少なくとも一方を覆う状態で、上記共通電極が配置されることから、有効画素領域が増大し、開口率を向上させることが可能となる。また、共通電極が走査線および信号線の少なくとも一方を覆う状態で配置されることで、走査線と画素電極の間または信号線と画素電極の間の寄生容量が抑制される。
【発明の効果】
【００２２】
以上説明したように、本発明の液晶表示素子および表示装置によれば、開口率を向上させることができるため、光透過率が向上し、液晶表示装置のコントラストを向上させることができる。また、走査線と画素電極の間または信号線と画素電極の間の寄生容量を抑制されることで、画素内の信号ノイズを防止することができるため、保持された画素電位が安定し、縦、横クローストークが発生しないことから、液晶表示装置の高画質化が図れる。
【００２３】
また、本実施形態の液晶表示素子およびこれを備えた表示装置は、例えばトランジスタからなる駆動素子に対して、信号線、走査線、画素電極からの電界で半導体層にバックチャンネルを発生させないため、寄生バックチャンネルによる不安定な動作が防止される。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係る液晶表示装置の構成を示す断面図（ａ）および平面図（ｂ）である。
【図２】本発明の実施形態に係る液晶表示装置の第１基板のＡ−Ａ’断面の要部拡大図である。
【図３】本発明の実施形態に係る液晶表示装置の共通電位線が配置されていない場合（ａ）と配置されている場合（ｂ）の模式図である。
【図４】本発明の実施形態に係る液晶表示装置の第１基板のＢ−Ｂ’断面の要部拡大図である（その１）。
【図５】本発明の実施形態に係る隣接画素の画素電極の間隔を変化させた場合の光漏れを示すグラフである。
【図６】本発明の実施形態に係る隣接画素の画素電極の間隔を変化させた場合の信号線の線幅と、第２絶縁膜の膜厚の関係を示すグラフである。
【図７】本発明の実施形態に係る第２絶縁膜の膜厚を変化させた場合の信号線幅を画素電極間の間隔を変数として１次関数で表した場合のｙ切片に関する対数近似のグラフ（ａ）と線形近似のグラフ（ｂ）である。
【図８】本発明の実施形態に係る液晶表示装置の第１基板のＢ−Ｂ’断面の要部拡大図である（その２）。
【図９】本発明の実施形態に係る回路図である。
【図１０】本発明の実施形態に係る１画素内の回路図である。
【図１１】本発明の実施形態に係る別のトランジスタを示す構成図である。
【図１２】本発明の実施形態の変形例１の平面図である。
【図１３】本発明の実施形態の変形例２の平面図である。
【図１４】従来の液晶表示装置の構成を説明するための断面図（ａ）および平面図（ｂ）である。
【図１５】従来の液晶表示装置の課題を示す平面図および回路図である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について詳細に説明する。なお、説明する順序は、下記の通りである。
１．第１実施形態
２．変形例１
３．変形例２
【００２６】
＜１．第１実施形態＞
図１（ａ）は、ＦＦＳモードの透過型の液晶表示装置の断面図であり、図１（ｂ）は平面図である。なお、図１（ａ）は図１（ｂ）のＡ-Ａ’断面を示す。
【００２７】
すなわち液晶表示装置１００は、第１基板１０と、この第１基板１０の素子形成面側に対向配置された第２基板２０と、これらの第１基板１０と第２基板２０との間に狭持された液晶層３０とからなる液晶パネルを備えている。ここでは、液晶層３０が、ネマチック液晶で構成されていることとする。またこの液晶パネルにおいて、第１基板１０および第２基板２０の外側面には、偏光板４０，５０が接着剤（図示省略）を介して密着状態で設けられている。これらの偏光板４０，５０は、クロスニコル状態で設けられていることとする。また、第１基板１０側の偏光板４０のさらに外側には、透過表示を行うための光源となるバックライト（図示省略）が設けられている。
【００２８】
上記構成のうち、第１基板１０を除く構成は一般的な構成であり、例えば表示側基板となる第２基板２０はガラス基板のような透明基板からなり、この第２基板２０の液晶層３０に向かう面には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各色のカラーフィルタ２１と配向膜２２とがこの順に設けられている。
【００２９】
一方、背面側基板となる第１基板１０については、本発明に特徴的な構成を有するため、以下に詳細に説明する。
【００３０】
上記第１基板１０は、ガラス基板のような透明基板からなり、その液晶層３０に向かう面上には、マトリクス状に配置された複数の走査線１１および複数の信号線１２を備えている。走査線１１および信号線１２の構成材料としては、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、チタン（Ｔｉ）、鉛（Ｐｂ）、またはこれらの複合層(etc,Ｔｉ／Ａｌ)もしくは金属化合物層（ＭｏＳｉ，ＡｌＳｉ）が用いられ、ここでは、例えばどちらもアルミニウム（Ａｌ）で構成されることとする。ただし、走査線１１と信号線１２は異なる材料で構成されてもよい。
【００３１】
また、この走査線１１と信号線１２の各交差部には、各画素を駆動するための例えばボトムゲート型のＴＦＴ１からなる駆動素子が設けられており、上記走査線１１と信号線１２で囲まれた領域が画素領域１Ａとなる。ここで、この画素領域１Ａは、例えば信号線１２側を長辺、走査線１１側を短辺とする平面視矩形状であることとする。
【００３２】
ここで、図２（ａ）のＡ−Ａ’断面の要部拡大図に示すように、走査線１１の一部で上記ＴＦＴ１のゲート電極２が構成されており、上記ゲート電極２を含む走査線１１を覆う状態で、上記第１基板１０上に、ゲート絶縁膜３が設けられている。また、ゲート電極２を覆うゲート絶縁膜３上には、半導体層４がパターン形成されている。
【００３３】
ここで、半導体層４は、例えばアモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（Ｐｏｌｙ−Ｓｉ）または単結晶シリコンで構成されており、ゲート電極２の直上をチャネル層４ａとし、その両側に例えばｎ型不純物を含むソース領域４ｂとドレイン領域４ｃが設けられている。また、チャネル層４ａとソース・ドレイン領域４ｂ、４ｃとの間には、ソース・ドレイン領域４ｂ、４ｃよりも不純物濃度の低いＬＤＤ領域４ｂ’、４ｃ’がそれぞれ設けられている。
【００３４】
また、上記半導体層４を覆う状態で、ゲート絶縁膜３上には、絶縁層５が設けられており、この絶縁層５に上記ソース・ドレイン領域４ｂ、４ｃに達する状態で設けられたコンタクトホールを介して、上記ソース・ドレイン領域４ｂ、４ｃにソース電極６ａとドレイン電極６ｂが接続されている。なお、このソース電極６ａは上記信号線１２と同一層で接続されている。
【００３５】
そして、上記ソース・ドレイン電極６ａ、６ｂを覆う状態で、絶縁層５上に、第１絶縁膜１３が設けられている。ここで、この第１絶縁膜１３は、後工程で、第１絶縁膜１３上に形成する第２絶縁膜を２００℃〜４００℃程度の高温で成膜するため、耐熱性を有するだけでなく、その上層に共通電極を形成することから平坦性を有することが好ましい。また、寄生容量を抑制するため、比誘電率が低く、透過率が高く、膜応力が低い膜であることが好ましい。このような特性を有する第１絶縁膜１３としては、例えばＳＯＧ（Spin On Glass)膜が特に好適に用いられる。ここで、第１絶縁膜１３の膜厚は、走査線１１、信号線１２、後工程で第１絶縁膜１３上に形成する共通電極の負荷容量に大きく影響し、膜厚が厚いほど負荷容量は低減される。このため、第１絶縁膜１３の膜厚は、液晶表示素子の駆動特性の許容範囲内で、例えば０．５μｍ〜４．０μｍ程度の膜厚で形成されることが好ましい。
【００３６】
なお、第１絶縁膜１３としては、上記ＳＯＧ膜の他に、化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により成膜された酸化シリコン（ＳｉＯ2 )や窒化シリコン（ＳｉＮ）等の無機絶縁膜を用いてもよく、有機絶縁膜を用いてもよい。ただし、第１絶縁膜１３としては、ＣＶＤ法により成膜した無機絶縁膜を用いるよりも有機絶縁膜を用いた方が、平坦性を有し、比誘電率が低く、塗布法により容易に成膜できるため、好ましい。有機絶縁膜としては、非感光性樹脂と感光性樹脂とが用いられ、非感光性樹脂としては、例えばアクリル樹脂、ポリエステル、塩化ビニル、ポリカーボネート、ポリプロピレン、ポリエチレン、トリアセテート、ポリイミド等、感光性樹脂としては、例えばアクリル樹脂、ポリイミド、住友ベークライト社製スミレジンエクセルＣＲＣ−８３００等が挙げられる。ここで、有機絶縁膜材料の物性を表１に示す。
【表１】
2010160530.tif 000003
【００３７】
そして、本発明の特徴的な構成として、後述する画素電極と上記ＴＦＴ１とを接続するためのコンタクトホールの形成領域を除く画素領域１Ａと、上記走査線１１上および上記信号線１２上の少なくとも一方とを覆う状態で、上記第１絶縁膜１３上に共通電極１４が設けられている。これにより、上記走査線１１上および上記信号線１２上の少なくとも一方が共通電極１４で覆われる分、有効画素領域が増大し、開口率を向上させることが可能となる。この共通電極１４は、例えばＩＴＯ（Indium Thin Oxide)、ＩＺＯ（Indium Zinc Oxide)等の透明電極膜で形成される。
【００３８】
ここでは、上記コンタクトホールの形成領域を除く表示領域の全域に共通電極１４が設けられることとする。この場合には、表示領域外でＶｃｏｍ端子に接続された金属配線から共通電極１４に電位が供給されるため、さらに開口率を向上させることが可能となる。ここで、コンタクトホールと共通電極１４とは、後述するように、コンタクトホール内に配置される画素電極と共通電極とがショートしない程度に離間していればよい。
【００３９】
なお、本実施形態では、表示領域外でＶｃｏｍ端子に接続された金属配線から共通電極１４に電位が供給されることとしたが、図２（ｂ）に示すように、共通電極１４と接続する状態で、第１絶縁膜１３上に、共通電極１４よりも抵抗値の低い材料からなる複数の共通電位線１８が、走査線１１と平行に配置されていてもよい。この共通電位線１８は、例えばＡｌ、Ｍｏ、Ｔｉ、Ｐｂ、Ｗ、Ｃｒ、またはこれらの複合層（etc ，Ｔｉ／Ａｌ）、もしくは金属化合物層（ＭｏＳｉ，ＡｌＳｉ）で形成される。ここでは、共通電位線１８が例えば走査線１１および信号線１２と同じＡｌで構成されることとするが、上記走査線１１、信号線１２と共通電位線１８が異なる材料で構成されていてもよい。
【００４０】
ここで、図３に共通電位線が配置されていない場合（ａ）と共通電位線が配置された場合（ｂ）について、抵抗値の違いを比較するための模式図を示す。なお、ここでは、Ｖｃｏｍ端子Ｖに接続された金属配線１９が、画素領域１Ａを配列してなる表示領域１０Ａの両側に表示領域１０Ａを挟んで並設され、これらの金属配線１９からコンタクトホールを除く表示領域１０Ａの全域に設けられた共通電極１４に電位が供給されることとする。これにより、２本の金属配線１９から表示領域１０Ａの中心部Ｏに向けて電位が供給される。
【００４１】
ここで、図３（ａ）に示すように、共通電位線が配置されておらず、表示領域１０Ａ外に配置された金属配線１９からＩＴＯからなる共通電極１４に直接電位が供給される場合には、ＩＴＯの抵抗が１０〜２００Ω／□であるため、表示領域１０Ａの端部から中心部Ｏまでの共通電極１４の抵抗Ｒ１が大きくなってしまい。このため、表示領域１０Ａの端部から中心部Ｏまでの供給電位に時間的なずれが生じ、液晶パネルの表示領域１０Ａにおける場所による輝度差が生じてしまう。これに対し、図３（ｂ）に示すように、複数の共通電位線１８を画素列毎に配置すると、共通電位線１８を構成する金属材料は、例えばＡ１が０．０５Ω／□、Ｍｏが０．５Ω／□と、共通電極１４を構成するＩＴＯよりも抵抗が低いため、表示領域１０Ａの端部から中心部Ｏまでの共通電極１４の抵抗Ｒ２は、上記Ｒ１よりも小さくなる。これにより、表示領域１０Ａの端部から中心部Ｏまでの供給電位の時間的なずれが防止され、表示領域１０Ａの場所による輝度差を改善することが可能となる。
【００４２】
また、この共通電位線１８を、走査線１１または信号線１２と重なる状態で配置することで、開口率に影響を与えずに共通電位線１８を配置することができるため、好ましい。
【００４３】
なお、ここでは、２本の金属配線１９が表示領域１０Ａの両側に配置された例について説明したが、１本の金属配線１９が表示領域１０Ａの片側のみに配置されてもよい。ただし、２本の金属配線１９が表示領域１０Ａの両側に配置された方が、表示領域１０Ａの端部から中心部までの共通電極１４の抵抗を低くすることができるため、好ましい。
【００４４】
また、ここでは、共通電位線１８を第１絶縁膜１３と共通電極１４との間に配置したが、共通電位線１８は、共通電極１４と接続すればよく、絶縁層５上、ゲート絶縁膜３上、第１基板１０上のいずれに配置してもよい。
【００４５】
ここで、再び図２（ａ）に示すように、共通電極１４上には、例えばＣＶＤ法により成膜されたＳｉＯ2 、ＳｉＮ等の無機絶縁膜からなる第２絶縁膜１５が設けられている。この第２絶縁膜１５をＣＶＤ法により成膜された無機絶縁膜とすることで、焼き付き防止や歩留まり向上等の利点がある。なお、第２絶縁膜１５としては、上記以外にも、ＳＯＧ、有機絶縁膜を用いることが可能である。有機絶縁膜としては、第１絶縁膜１３で例示した材料と同一のものを用いることができる。
【００４６】
ここで、第１絶縁膜１３と第２絶縁膜１５の組み合わせを、表２に示す。
【表２】
2010160530.tif 000004
【００４７】
この表に示すように、第１絶縁膜１３と第２絶縁膜１５としては、様々な組み合わせが考えられるが、上述したように、第１絶縁膜１３としては、ＳＯＧ、有機絶縁膜、また、第２絶縁膜１５としては、ＣＶＤ法により成膜された無機絶縁膜（表中、ＣＶＤ−無機絶縁膜）を用いた方式１、２の組み合わせが好ましい。
【００４８】
上記第２絶縁膜１５および第１絶縁膜１３には、上記ドレイン電極６ｂに達するコンタクトホール１５ａ、１３ａが連通する状態で、すなわち平面視的に重なる状態で設けられている。そして、このコンタクトホール１５ａ、１３ａを介して上記ドレイン電極６ｂと接続された状態で、上記第２絶縁膜１５上に、画素電極１６が設けられている。
【００４９】
ここで、上記コンタクトホール１５ａ、１３ａは平面視的に重なる状態で配置されるため、同一のエッチングマスクを用いた一度のエッチングにより形成することが好ましい。また、コンタクトホール１５ａ、１３ａが平面視的に重ならない場合についても本発明は適用可能であるが、重なる方が開口率を広くとることができるため、好ましい。
【００５０】
また、画素電極１６を覆う状態で、第２絶縁膜１５上には、配向膜１７が配置されている。ここで、図１（ｂ）に示すように、この画素電極１６は複数のスリット１６ａを有しており、このスリット１６ａは、信号線１２と平行に設けられている。
【００５１】
上記画素電極１６の複数のスリット１６ａが信号線１２と平行に配置されることで、背景技術で図１４を用いて説明したように、複数のスリットが走査線１１と平行に配置される場合と比較して、有効画素領域が増大する。これは、上記スリットが走査線１１と平行である場合には、信号線１２に近いスリットの短辺側は、この短辺を構成する電極部により液晶分子ｍの配向が阻害されるため有効画素領域とならないが、上記スリット１６ａが信号線１２と平行に配置されることで、画素電極１６の信号線１２の端部側まで有効画素領域とすることができる。また、この場合でも画素電極１６のスリット１６ａの短辺側は有効画素領域とはならないが、この部分を走査線１１と重ねることで、開口率を広くとることが可能となるため、好ましい。
【００５２】
ここで、図１（ｂ）のＢ−Ｂ’断面である図４に示すように、各画素を駆動させるための駆動電圧は、画素電極１６の中央部のスリット１６ａの幅と、スリット１６ａ間の電極部１６ｂの幅と第２絶縁膜１５の膜厚とで規定され、隣接する画素の画素電極１６間の間隔Ｘは、近すぎると隣接する画素からの光漏れが生じるため、所定の間隔以上離して配置することが好ましい。そこで、画素電極１６の信号線１２側の端部と信号線１２に最も近い位置のスリット１６ａとの間の電極部１６ｂ’の幅を、この電極部１６ｂ’以外の電極部１６ｂと異なる幅に調整することで、隣接する画素の画素電極１６間の間隔Ｘを制御する。
【００５３】
ここで、図５に、隣接する黒表示状態の画素Ａと白表示状態の画素Ｂの画素電極１５間の間隔Ｘを、２、４、６、７、８、１０、１２、１６、２０μｍと変えた場合に、画素Ｂから画素Ａへの光漏れを縦軸を透過率として測定したグラフを示す。このグラフに示すように、隣接画素の画素電極１６間の間隔Ｘが小さくなるほど、光漏れが発生することが確認された。ここで、Ａｌからなる信号線１２は、遮光体として機能するため、信号線１２の線幅Ｚを大きくすることで、光漏れを防ぐことが可能となる。
【００５４】
そこで、光漏れが視認されない程度の黒表示画素Ａでの透過率０．１以下をクライテリアとし、隣接画素の画素電極１５間の間隔Ｘを横軸にとり、第２絶縁膜１５の膜厚Ｙを２００、４００、６００、８００、１０００ｎｍとした場合に、黒表示画素Ａの透過率が０．１以下となる信号線１２の線幅Ｚをシミュレーションしたグラフを図６に示す。このグラフに示すように、上記信号線幅Ｚ（ｙ）は、画素電極１６間の間隔Ｘ（ｘ）を変数とした一次関数で示され、傾きは第２絶縁膜１５の膜厚によらず、ほぼ一定であることが確認された。また、ｙ切片は第２絶縁膜１５の膜厚依存性があり、第２絶縁膜１５の膜厚が厚いほど、遮光体となる信号線の線幅を広くとる必要があることが確認された。
【００５５】
そこで、傾きは第２絶縁膜１５の膜厚Ｙを変えた場合の５つの式の平均値とし、切片については近似式を用いて式を一般化した。ここで、図７（ａ）は対数近似、図７（ｂ）は線形近似のグラフを示す。
【００５６】
そして、上記式から必要な信号線１２の線幅Ｚは、対数近似を用いた場合は下記数式（１）で表され、線形近似を用いた場合には下記数式（２）で表される。
【数１】
2010160530.tif 000005
【数２】
2010160530.tif 000006
【００５７】
上記の２式のどちらかが成り立つように隣接画素の画素電極間の間隔Ｘ、第２層間絶縁膜の膜厚Ｙ、遮光物の線幅Ｚを設定する。特に精度の高い対数近似の数式（１）により、各値を設定すると、光漏れを確実に抑制することが可能となる。
【００５８】
ただし、本実施形態においては、信号線１２が遮光体を兼ねており、信号線１２の線幅Ｚおよび第２絶縁膜１５の膜厚Ｙは液晶表示素子の設計上で規定される。ただし、線幅Ｚが小さい方が、開口率が高くなるため、Ｚを最低値とし、隣接画素の画素電極間の間隔Ｘを上記数式（１）または数式（２）を満たすように設定する。そして、図８に示すように、信号線１２に最も近い画素電極１６の電極部１６ｂ’の幅を他の電極部１６ｂの幅よりも狭くすることで、隣接画素の画素電極間の間隔Ｘを調整する。
【００５９】
なお、本実施形態では、信号線１２が遮光体として機能することとしたが、信号線１２の下層に、どの電極とも電気的に接続されていない遮光体を配置してもよい。
【００６０】
次に、上記液晶表示装置１００の動作について、再び図１を用いて説明する。無電界時においては、液晶層３０中の液晶分子ｍが位相差を生じないように配向されるため、偏光板４０を通過したバックライトの光ｈが、偏光板４０に対してクロスニコル状態で配置された偏光板５０で吸収され、黒表示となる。
【００６１】
一方、電界印加時においては、液晶層３０を透過することでλ／２の位相差を生じるように液晶分子ｍが配向する。これにより、偏光板４０を通過したバックライトの光ｈが、液晶層３０を透過することで、λ／２の位相差を生じて９０°回転した直線偏光となるため、偏光板５０を透過し、白表示となる。
【００６２】
次いで、この液晶表示装置１００の回路図を図９に示す。この液晶表示装置１００の第１基板１０上には、表示領域１０Ａとその周辺領域１０Ｂとが設定されている。ただし、この場合の回路図は図３（ａ）、（ｂ）を用いて説明したように、電位を供給する金属配線１９が表示領域１０Ａ外の一方の周辺領域１０Ｂのみに配置された場合の回路図である。
【００６３】
上記表示領域１０Ａは、複数の走査線１１と複数の信号線１２とがマトリクス状に配線されており、それぞれの交差部に対応して１つの画素Ａが設けられた画素アレイ部として構成されている。
【００６４】
また、上記周辺領域１０Ｂには、表示領域１０Ａの各画素Ａを行単位で順次選択する垂直ドライバ６１、行単位で選択された各画素Ａに画素信号を書き込む水平ドライバ６２、時分割駆動のための時分割スイッチ部６３および垂直、水平ドライバ６１，６２や時分割スイッチ部６３をコントロールする制御系６４が実装された構成となっている。
【００６５】
画素Ａの各々は、ゲート電極が走査線１１−１〜１１−ｍに接続され、ソース電極６ａが信号線１２−１〜１２−ｎに接続されたＴＦＴ１と、このＴＦＴ１のドレイン電極６ｂに画素電極１６が接続された表示素子Ｄと、ＴＦＴ１のドレイン電極６ｂに一方の電極が接続された補助容量Ｓとから構成されている。かかる構成の画素Ａの各々において、表示素子Ｄの共通電極は、補助容量Ｓの他方の電極と共に共通電位線１８に接続されている。共通電位線１８には、所定の直流電圧もしくは水平同期信号と同期した矩形電圧が共通電位電圧ＶＣＯＭとして与えられる。
【００６６】
ここで、この液晶表示装置１００は、時分割駆動法により駆動される。時分割駆動法とは、表示領域１０Ａの互いに隣り合う複数本の信号線１２を１単位（ブロック）として分割し、この１分割ブロック内の複数本の信号線１２に与える信号電圧を時系列で水平ドライバ６２の各出力端子から出力する一方、複数本の信号線１２を１単位として時分割スイッチ部６３を設け、この時分割スイッチ部６３によって水平ドライバ６２から出力される時系列の信号電圧を時分割でサンプリングして複数本の信号ラインに順次与える駆動方法である。
【００６７】
上記時分割スイッチ部６３は、水平ドライバ６２から出力される時系列の信号電圧を時分割でサンプリングするアナログスイッチ（トランスミッションスイッチ）によって構成されている。この時分割スイッチ部６３の具体的な構成例を示す。なお、この時分割スイッチ部６３は、水平ドライバ６２の各出力に対して１個ずつ設けられるものである。また、ここでは、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応して３時分割駆動を行う場合を例にとって示している。
【００６８】
この時分割スイッチ部６３は、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタが並列に接続されてなるＣＭＯＳ構成のアナログスイッチ６３−１，６３−２，６３−３によって構成されている。なお、本例では、アナログスイッチ６３−１，６３−２，６３−３として、ＣＭＯＳ構成のものを用いるとしたが、ＰＭＯＳあるいはＮＭＯＳ構成のものを用いることも可能である。
【００６９】
この時分割スイッチ部６３において、３個のアナログスイッチ６３−１，６３−２，６３−３の各入力端が共通に接続され、各出力端が３本の信号ライン１２−１，１２−２，１２−３の各一端にそれぞれ接続されている。そして、これらアナログスイッチ６３−１，６３−２，６３−２，６３−３の各入力端には、水平ドライバ６２から時系列で出力される信号電位が与えられる。
【００７０】
ここで、本発明における共通電極１４をアナログスイッチ６３−１，６３−２，６３−３，６３−３の上部にも配置することにより、ボトムゲート構造のＴＦＴ１により形成されたアナログスイッチ６３−１，６３−２，６３−２，６３−３は、近傍のゲート選択信号、隣接の信号線１２−１，１２−２，１２−３各々からの寄生容量による電位変動の影響を削除することができる。なお、これは、アナログスイッチ６３−１，６３−２，６３−２，６３−３がトップゲート構造で形成された場合に関しても同様な効果をもつのは明らかである。
【００７１】
また、１個のアナログスイッチにつき２本ずつ、合計６本の制御ライン６５−１〜６５−６が配線されている。そして、アナログスイッチ６３-1の２つ制御入力端（即ち、ＣＭＯＳトランジスタの各ゲート）が制御ライン６５−１，６５−２に、アナログスイッチ６３−２の２つ制御入力端が制御ライン６５−３，６５ー４４に、アナログスイッチ６３−３の２つ制御入力端が制御ライン６５−５，６５−６にそれぞれ接続されている。
【００７２】
６本の制御ライン６５−１〜６５−６に対して、３個のアナログスイッチ６３−１，６３−２，６３−３を順に選択するためのゲート選択信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３が、後述するタイミングコントローラ（ＴＣ）６６から与えられる。ただし、ゲート選択信号ＸＳ１〜ＸＳ３は、ゲート選択信号Ｓ１〜Ｓ３の反転信号である。
【００７３】
ゲート選択信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３は、水平ドライバ６２から出力される時系列の信号電位に同期して、３個のアナログスイッチ６３−１，６３−２，６３−３を順次オンさせる。これにより、アナログスイッチ６３−１，６３−２，６３−３は、水平ドライバ６２から出力される時系列の信号電位を、１Ｈ期間に３時分割でサンプリングしつつ、対応する信号ライン１２−１1，１２−２，１２−３にそれぞれ供給する。
【００７４】
垂直ドライバ６１、水平ドライバ６２および時分割スイッチ部６３を制御する制御系６４は、タイミングコントローラ（ＴＣ）６６、基準電圧発生源６７およびＤＣ−ＤＣコンバータ６８などを有し、これら回路が上記第１基板の周辺領域１０Ｂ上に垂直ドライバ１、水平ドライバ６２および時分割スイッチ部６３と共に実装された構成となっている。
【００７５】
この制御系６４において、タイミングコントローラ６６には、例えば、外部の電源部（図示せず）から電源電圧ＶＤＤが、外部のＣＰＵ（図示省略）からデジタル画像データｄａｔａが、外部のクロック発生器（図示省略）からクロックＣＬＫがそれぞれＴＣＰ（図示省略）を通して入力される。
【００７６】
ここで、本実施形態の液晶表示装置の各画素Ａの回路図を図１０に示すと、共通電極１４がコンタクトホール形成領域を除く表示領域１０Ａの全域に設けられることで、信号線１２と画素電極１６との間および走査線１１と画素電極１６との間に発生する寄生容量Ｃ１、Ｃ２が共通電極１４に結合し、画素電位への影響が抑制される。
【００７７】
このような液晶表示素子およびこれを備えた表示装置によれば、上記共通電極１４が、第１絶縁膜１３上に、コンタクトホール１３ａ、１５ａの形成領域を除く画素領域１Ａだけでなく、走査線１１および信号線１２の少なくとも一方を覆う状態で配置されることから、有効画素領域を増大させることが可能となり、開口率を向上させることが可能となる。したがって、光透過率が向上し、コントラストを向上させることができる。
【００７８】
また、共通電極１４が走査線１１および信号線１２の少なくとも一方を覆う状態で配置されることで、信号線１２と画素電極１６の間または走査線１１と画素電極１６の間の寄生容量が抑制される。特に、本実施形態の液晶表示装置によれば、コンタクトホール１３ａ、１５ａの形成領域以外の表示領域１０Ａの全域が共通電極１４で覆われている。これにより、画素内の信号ノイズを確実に防止することができるため、保持された画素電位が安定し、縦、横クローストークが発生しないことから、液晶表示装置の高画質化が図れる。
【００７９】
また、本実施形態の液晶表示素子およびこれを備えた表示装置は、ａ−Ｓｉ、ｐｏｌｙ−Ｓｉ、またはcrystal −Ｓｉを半導体層４として使用するボトムゲート型のＴＦＴ１に対して、信号線１１、走査線１２、画素電極１６からの電界で半導体層にバックチャンネルを発生させないため、寄生バックチャンネルによる不安定な動作がない。これは、トップゲートＴＦＴに関しても同様な効果をもつのは明らかである。
【００８０】
なお、ＴＦＴ１がトップゲート型のトランジスタである場合には、図１１に示すように、第１基板１０上に、ａ−Ｓｉ、Ｐｏｌｙ−Ｓｉまたはｃｒｙｓｔａｌ−Ｓｉからなる半導体層４がパターン形成され、この半導体層４上にゲート絶縁膜３を介して一部がゲート電極２として機能する一方向に延設された走査線１１がパターン形成される。この場合には、ゲート電極２をマスクとしてｎ型不純物がイオン注入されるため、ゲート電極２ａ直下の半導体層４がチャネル層４ａとなり、その両側の半導体層４がソース領域４ｂとドレイン領域４ｃになる。また、走査線２およびゲート絶縁膜３上には、絶縁層５が設けられており、絶縁層５に設けられたコンタクトホール５ａ、５ｂを介して、ソース・ドレイン領域４ｂ，４ｃとソース・ドレイン電極６ａ，６ｂが接続される。そして、ソース・ドレイン電極６ａ，６ｂを覆う状態で第１絶縁膜１３が設けられている。
【００８１】
＜２．変形例１＞
なお、上述した第１実施形態では、画素電極１６が矩形状であり、矩形状のスリット１６ａが設けられた例について説明したが、図１２の平面図に示すように、画素電極１６’が平面視的にその長手方向の中央部で曲折した形状、すなわち「くの字状（Ｖ字状）」に曲折した形状のマルチドメイン構造であってもよい。この場合には、画素電極１６’のスリット１６ａも画素電極１６’の外形状に合わせて「くの字状（Ｖ字状）」に開口される。画素領域１Ａ内で、電界方向が異なる２つの領域が存在するため、液晶分子ｍの配向方向２方向となり、視野角特性を大幅に改善することができる。この場合には、信号線１２も上記画素電極１６の曲折に合わせてジグザグ状に配置される。
【００８２】
ここで、「くの字状（Ｖ字状）」に開口されるスリット１６ａ’は、上述した電界方向が異なる２つの領域において、電界印加時の上記液晶分子ｍの長軸の配向方向を９０°とした場合に、上記液晶分子ｍの長軸に対するスリット１６ａ’の長手方向の角度の範囲が４５°以上９０°未満、好ましくは６５°以上８９°以下となるようにする。
【００８３】
＜３．変形例２＞
また、図１３の平面図に示すように、画素電極１６''の複数のスリット１６ａ''は、走査線１１と略平行に配置されていてもよい。ここで、略平行とは、走査線１１に対して０°から４５°程度までの傾きを有することを指す。この場合であっても、共通電極１４がコンタクトホール１３ａ、１５ａの形成領域を除く表示領域１０Ａの全域に配置されることで、開口率が向上し、信号線１２と画素電極１６''、走査線１１と画素電極１６''の寄生容量が抑制される。ただし、開口率は、第１実施形態で説明したように、画素電極１６のスリット１６ａを信号線１２と平行に配置した方が、広くなるため、好ましい。
【００８４】
このような液晶表示装置であっても、開口率が広くなることで、光透過率が向上し、コントラストを向上させることができる。また、走査線と画素電極の間または信号線と画素電極の間の寄生容量が抑制されることで、画素内の信号ノイズを防止することができるため、保持された画素電位が安定し、縦、横クローストークが発生しないことから、液晶表示装置の高画質化が図れる。
【００８５】
なお、この変形例２の構成においても、図２（ｂ）を用いて説明したように、上記共通電極１４と接続される共通電位線を配置してもよく、上記変形例１で説明したマルチドメイン構造を適用してもよい。
【００８６】
なお、上記実施形態および変形例では、透過型の液晶表示装置の例をとり説明したが、本発明はこれに限定されることなく、反射型または反射領域と透過領域を有する半透過型のＦＦＳモードの液晶表示装置であっても、適用可能である。
【実施例】
【００８７】
さらに、本発明の具体的な実施例について説明する。
【００８８】
（実施例１）
上記第１実施形態で図１を用いて説明した構成と同様に、第１絶縁膜１３上のコンタクトホールの形成領域以外の表示領域の全域に、共通電極１４を配置し、画素電極１６の複数のスリットを信号線１２と平行に配置した液晶表示装置を製造した。
【００８９】
（実施例２）
また、上記変形例２で図１２を用いて説明した構成と同様に、第１絶縁膜１３上のコンタクトホールの形成領域以外の表示領域の全域に、共通電極１４を配置し、画素電極１６''の複数のスリット１６ａ''を走査線１１と平行に配置した液晶表示装置を製造した。
【００９０】
（比較例１）
一方、上記実施例１、２に対する比較例として、背景技術で図１３を用いて説明した構成と同様に、共通電極１１４を第１基板１１０上のＴＦＴ１の形成領域を除く画素領域に配置し、画素電極１１６の複数のスリット１１６ａを信号線１１２と平行に配置した液晶表示装置を製造した。
【００９１】
そして、上記実施例１、２および比較例１の液晶表示装置について、開口率および相対透過率を比較した。相対透過率は入射光を１００％とした場合の取り出し光の割合であり、開口率に比例する値である。その結果を表３に示す。
【表３】
2010160530.tif 000007
【００９２】
上記表に示すように、比較例１の液晶表示装置と比較して、実施例１、２の液晶表示装置の開口率は高くなり、比較例１の開口率を１００％とした場合の開口率は、実施例１で１３２％、実施例２で１２０％を示すことが確認された。また、比較例１の相対透過率が５．３％であるのに対し、実施例１の相対透過率は７．０％、実施例２の相対透過率は６．４％であり、開口率の増加にともない、相対透過率も高くなることが確認された。
【符号の説明】
【００９３】
１００…液晶表示装置、１０…第１基板、１３…第１絶縁膜、１４…共通電極、１５…第２絶縁膜、１６，１６’…画素電極、１６ａ，１６ａ’…スリット、１６ｂ，１６ｂ’ …電極部、２０…第２基板、３０…液晶層。
【図１】
2010160530.tif 000008
【図２】
2010160530.tif 000009
【図３】
2010160530.tif 000010
【図４】
2010160530.tif 000011
【図５】
2010160530.tif 000012
【図６】
2010160530.tif 000013
【図７】
2010160530.tif 000014
【図８】
2010160530.tif 000015
【図９】
2010160530.tif 000016
【図１０】
2010160530.tif 000017
【図１１】
2010160530.tif 000018
【図１２】
2010160530.tif 000019
【図１３】
2010160530.tif 000020
【図１４】
2010160530.tif 000021
【図１５】
2010160530.tif 000022