(57)【要約】【課題】周期信号の周期を測定することなくジッタ量をディジタル出力すること。【解決手段】本発明に係るジッタ測定回路１０は、入力される被測定信号５を当該被測定信号のエッジから所定の時間単位である第１の時間で遅延させることによりエッジ間パルス信号６を生成するエッジ間パルス生成部１と、エッジ間パルス信号６を、所定の時間単位である第２の時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号Ｍとして出力するパルス幅剰余分割部２と、剰余結果信号Ｍの値が最小となる場合の整数の値を、エッジ間パルス信号６のサイクルジッタ値信号Ｄとして出力するワンホットステート部４と、を有する。【選択図】図１
2010021912.tif 000002
【特許請求の範囲】
【請求項１】
入力される被測定信号を当該被測定信号のエッジから所定の時間単位である第１の時間で遅延させることによりエッジ間パルス信号を生成するエッジ間パルス生成部と、
前記エッジ間パルス信号を、所定の時間単位である第２の時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号として出力するパルス幅剰余分割部と、
前記剰余結果信号の値が最小となる場合の前記整数の値を、前記エッジ間パルス信号のサイクルジッタ値信号として出力するワンホットステート部と、
を有するジッタ測定回路。
【請求項２】
前記第２の時間を被乗数とし、前記整数である非負整数を乗数としたとき、
前記パルス幅剰余分割部は、前記エッジ間パルス信号を前記被乗数と乗数との乗積により減算し、該減算した正の余りを剰余結果信号として前記非負整数ごとに分割して出力し、
前記ワンホットステート部は、前記剰余結果信号の値のうち最も小さい正の余りを示す前記剰余結果信号の値を用いて、前記エッジ間パルス信号を前記第２の時間で除算した商である前記非負整数の値を算出し、該算出した非負整数の値を前記エッジ間パルス信号のサイクルジッタ値信号として出力する
ことを特徴とする請求項１記載のジッタ測定回路。
【請求項３】
前記パルス幅剰余分割部を、前記第２の時間を遅延する遅延素子を多段接続したゲート素子により構成し、
前記パルス幅剰余分割部に対する少なくとも一方の入力には前記エッジ間パルス信号を入力して、前記多段接続した各々のゲート素子が出力するパルス幅が、前記非負整数ごとの正の余りを示す
ことを特徴とする請求項２記載のジッタ測定回路。
【請求項４】
前記ワンホットステート部は、前記パルス幅剰余分割部から出力される前記非負整数ごとの正の余りが０であることを検出することで、最も小さい正の余りを算出する
ことを特徴とする請求項２又は３記載のジッタ測定回路。
【請求項５】
前記エッジ間パルス信号ごとに前記サイクルジッタ値を累積保持する累積保持部を更に有する
ことを特徴とする請求項１乃至４いずれか１項記載のジッタ測定回路。
【請求項６】
前記累積保持部は、
前記エッジ間パルス生成部での前記第１の時間で生じる非計測時間に対応したタイミング信号を用いて前記サイクルジッタ値を累積保持する
ことを特徴とする請求項５記載のジッタ測定回路。
【請求項７】
前記エッジ間パルス生成部は、入力される前記被測定信号において、前記第１の時間で遅延させた立ち上がりエッジから、次の立ち上がりエッジまでのパルス信号であるエッジ間パルス信号を生成する
ことを特徴とする請求項１乃至６いずれか１項記載のジッタ測定回路。
【請求項８】
前記第１の時間及び前記第２の時間を可変とするキャリブレーション部を更に有する
ことを特徴とする請求項１乃至７いずれか１項記載のジッタ測定回路。
【請求項９】
前記剰余結果信号及び前記エッジ間パルス信号に基づいて前記第１の時間及び前記第２の時間を較正するキャリブレーション動作モードに設定した場合に、
前記エッジ間パルス生成部は、
入力される被測定信号を当該被測定信号のエッジから所定の時間単位である第１の時間で遅延させることによりエッジ間パルス信号を生成し、
前記パルス幅剰余分割部は、
前記エッジ間パルス信号を、所定の時間単位である第２の時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号として出力し、
前記キャリブレーション部は、
前記エッジ間パルス生成部で生成したエッジ間パルス信号をタイミング信号として用いて前記パルス幅剰余分割部が出力した剰余結果信号の変動に応じて前記第１の時間及び前記第２の時間を較正する
ことを特徴とする請求項８記載のジッタ測定回路。
【請求項１０】
前記キャリブレーション部は、
入力される被測定信号と参照信号のうち当該参照信号を選択して、前記エッジ間パルス生成部へ出力する切換え部と、
前記キャリブレーション動作モードに設定した場合に、前記エッジ間パルス生成部が生成したエッジ間パルス信号をタイミング信号として用いて前記パルス幅剰余分割部が出力した剰余結果信号の変動に応じてエッジ電流制御信号及びパルス電流制御信号を出力する電流値制御信号生成部と、
前記電流値制御信号生成部で生成したエッジ電流制御信号に基づいて前記第１の時間を較正する第１の可変電流源と、
前記電流値制御信号生成部で生成したパルス電流制御信号に基づいて前記第２の時間を較正する第２の可変電流源と、
を有することを特徴とする請求項８又は９記載のジッタ測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、信号のジッタ（周波数、位相）量を測定するジッタ測定回路に関する。
【背景技術】
【０００２】
近年、光ディスク用システム集積回路にＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）回路が内蔵されている。ＰＬＬ回路は、シリアル通信やディスクへの記録など集積回路の内部動作の基準タイミング信号の生成に幅広く使用されている。
【０００３】
ＰＬＬ回路から生成される基準タイミング信号に時間的な揺らぎであるジッタが含まれる場合には、シリアル通信時には通信エラーを引き起こす。また、ディスクへの記録では記録品質の悪化を招く等の問題が発生する。このように、ジッタが含まれる場合には、集積回路ではロジック回路の誤動作要因となるため、ジッタ量を一定値以下に管理する必要がある。ここで、シリアル通信においてはジッタ量が規格化されており、また、ディスクへの記録においても記録後のデータに含まれるジッタ量の規格が設けられているため、基準タイミング信号のジッタ量を容易に測定できることが求められている。
【０００４】
さらに、集積回路に内在する定常ジッタが大きな場合には、製品出荷時に規格を満足しない不良品として、ＬＳＩテスター等で除去する必要がある。
【０００５】
従来、例えば基準タイミング信号のジッタ量を測定してその結果を認識する場合には、基準タイミング信号そのものや、基準タイミング信号の分周信号や、或いは、基準タイミング信号によって生成されたデータ信号を集積回路より出力し、集積回路の外部に接続した専用測定器（ＴＩＡ（タイムインターバルアナライザ）、サンプリングオシロスコープなど。）やジッタ測定機能を有した測定機器を用いて測定を行っていた。
【０００６】
集積回路の内部にジッタ測定機能に特化した回路を内蔵して測定する場合には、基準タイミング信号と測定信号との位相差を位相比較器等で検出して得られるパルス幅が非常に極小であるため、位相比較器等の出力によって駆動されるチャージポンプ回路と、チャージポンプ回路の出力電荷を蓄積する積分器とを用いて極小時間を電流や電圧に変換してアナログ値として出力する方法や、ジッタ量の大小に応じて周波数や周期を変動させる周期信号に変換して出力する方法をとるなど、より簡易的な測定器（電圧計や周波数カウンタなど。）を外部に接続して測定を行っていた。
【０００７】
特に、ジッタ測定機能に特化した回路を集積回路に内蔵する場合には、ジッタ量を定量的に捕らえてジッタ量の管理を容易にするために、内部にＡ／Ｄコンバーターを搭載してアナログ値をディジタル値に変換するか、或いは、カウンタを搭載して周期信号の周期をディジタル値に変換して出力する必要がある。
【０００８】
以下、特許文献１に開示されるジッタ検出回路について図面を参照しながら説明する。図１５は、従来のジッタ検出回路の構成を示すブロック図である。図１５を参照して、その構成及び動作を説明する。ジッタ検出回路は、比較パルス発生回路１０３と、周期信号発生回路１０４と、カウンタ１０５と、を有する。
【０００９】
まず、比較パルス発生回路１０３は、入力信号１０１、１０２を受けて、位相差比較パルス１０３１を出力する。入力信号１０１、１０２の安定時の周波数が等しい場合には、比較パルス発生回路１０３は、例えば図１６に示す回路で構成される。図に示すように、ＥＸＯＲ回路１０３２は、２入力を入力信号１０１、１０２とすることで、互いの立ち上がりエッジ間と立ち下がりエッジ間の位相差をパルス幅とする位相差比較パルス１０３１を出力する。
【００１０】
次に、位相差比較パルス１０３１が周期信号発生回路１０４に入力される。図１７は、周期信号発生回路１０４の構成を示すブロック図である。図に示すとおり、周期信号発生回路１０４は、チャージポンプ回路１０４２と、三角波発生回路１０４３と、コンパレータ１０４４と、から構成される。
【００１１】
以下、図１８を参照して、周期信号発生回路１０４の動作を説明する。まず、チャージポンプ回路１０４２は、位相差比較パルス１０３１によって制御されるスイッチ１０４２２を介して、電流源１０４２１からの電荷を三角波発生回路１０４３へと出力する。三角波発生回路１０４３では、チャージポンプ回路１０４２から出力される電荷を、容量１０４３１に順次蓄積していく。以上の過程により、位相差比較パルス１０３１で与えられる時間量、即ち、本回路の入力信号１０１、１０２の位相差が、電流パルスに変換された後、電荷量に変換される。
【００１２】
図１９はジッタの蓄積の様子を示す図である。図１９は、容量１０４３１の出力、即ちノード１０４３３の電位と位相差比較パルス１０３１との関係を示している。前述のとおり、チャージポンプ回路１０４２と三角波発生回路１０４３とは、時間・電圧変換回路である。位相差比較パルス１０３１のパルス幅は容量１０４３１を充電する時間となるため、図に示すとおり、パルス幅が大きな場合にはノード１０４３３の電位は大きく上昇し、パルス幅が狭い場合には上昇電位は小さい。従って、容量１０４３１の出力、即ちノード１０４３３は、容量値と入力信号１０１、１０２の位相差との累積で決まる電位となる。ノード１０４３３はコンパレータ１０４４へと入力される。
【００１３】
ノード１０４３３をコンパレータ１０４４への第一の入力とし、また、任意のリファレンス入力１０４２を第二の入力とする。よって、コンパレータ１０４４は、ノード１０４３３の電位がリファレンス入力１０４５の電位を越えた時点で出力が変化する。
【００１４】
また、三角波発生回路１０４３は、容量１０４３１をリセットするためのスイッチ１０４３２を有している。三角波発生回路１０４３は、コンパレータ出力１０４１をスイッチ１０４３２への入力とすることで、蓄積した電荷を解放して、ノード１０４３３の電位を０とする。
【００１５】
即ち、三角波発生回路１０４３では、前述したようにノード１０４３３の電位は、入力信号１０１、１０２の位相差の累積量を示すため、前記２信号の位相差に応じて上昇する。これがリファレンス電圧１０４２を越えると、コンパレータ１０４４の出力が変化し、スイッチ１０４３２がオンして容量１０４３１がリフレッシュされる。また、リフレッシュと同時に、コンパレータ出力１０４４が再度変化して、この時点からまた次の累積を開始する。
【００１６】
従って、以上の結果、出力１０４１は周期信号となる。周期信号１０４１は、カウンタ１０５を用いて任意のクロック１０５１でその周期をカウントされ、そのカウント結果をディジタル数値１０６としてジッタ検出回路出力とする。
【特許文献１】特開２００１−１２７６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のジッタ測定技術では、ジッタ量を定量的に捕らえてジッタ量を容易に管理可能とするためには、一定のカウント用クロックでカウンタを動作させ、周期信号の周期をディジタル値に変換して出力しなければならないという問題点がある。
【００１８】
その理由は、二つの入力信号の位相差をパルス幅に変換し、変換された位相差を累積することで周期信号を生成して、生成した周期信号に基づいてジッタ量を測定しているためである。入力信号のジッタを測定するため、二つの入力信号の位相差をパルス幅へと変換する。しかし、二つの入力信号の位相差を変換したパルス幅は非常に微小であるため、このパルス幅を測定する場合には非常に高速なサンプリングクロックが必要となり、パルス幅を更に電流や電圧に変換した場合においても、微小な電圧や電流にしかならないために正確に観測することができない。このため従来のジッタ測定技術では、パルス幅を逐次累積することで、ジッタ量に応じた周期を持つ周期信号へと変換するものとしているが、変換された周期信号は、カウンタによってその周期を測定しなければジッタ量を検出することができない。
【００１９】
変換された周期信号は、位相差に応じて周期（周波数）が変動するため、位相差が大きな場合にはカウント値が高くなり、反対に位相差が小さな場合にはカウント値が低くなる。ここで、カウンタを動作させるためには、カウント用クロックが必要であり、カウンタで示されるカウント値によって、位相差の大小を初めて判断することができる。或いは、周期信号自身をカウンタのクロックとしてカウント動作させることも可能ではあるものの、その場合には、カウント値を一定間隔で読み出す構成が必要となる。一定間隔で読み出すことで、各間隔でのカウント値か、或いは、各間隔のカウント値の増減により位相差の大小を判断することができる。従って、カウンタを搭載することで、周期信号の周期をディジタル値に変換してジッタ量を保存及び管理することが可能となるものの、カウント値は一定間隔でしか更新されない、又は、一定間隔で読み出す必要がある。
【課題を解決するための手段】
【００２０】
本発明に係るジッタ測定回路は、入力される被測定信号を当該被測定信号のエッジから所定の時間単位である第１の時間で遅延させることによりエッジ間パルス信号を生成するエッジ間パルス生成部と、前記エッジ間パルス信号を、所定の時間単位である第２の時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号として出力するパルス幅剰余分割部と、前記剰余結果信号の値が最小となる場合の前記整数の値を、前記エッジ間パルス信号のサイクルジッタ値信号として出力するワンホットステート部と、を有する。
【００２１】
これにより、エッジ間パルス信号が所定の時間単位の何倍に相当するかを示すサイクルジッタ値信号を算出することができる。このため、周期信号の周期を測定することなくジッタ量をディジタル出力することができるため、周期信号を測定するためのカウンタや、カウンタを動作させるためのクロックが不要となる。
【発明の効果】
【００２２】
本発明に係るジッタ測定回路によれば、カウンタやカウンタを動作させるためのクロックを必要とせずに、ジッタ量を定量的に捕らえてジッタ量を容易に管理することができる。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。まず、図１を参照して、本実施の形態に係るジッタ測定回路の構成について説明する。
【００２４】
図１は、本実施の形態１に係るジッタ測定回路１０の構成を示すブロック図である。図に示すように、ジッタ測回路１０は、エッジ間パルス生成部としてのエッジ間パルス生成回路１と、パルス幅剰余分割部としてのパルス幅剰余分割回路２と、ワンホットステート部としてのワンホットステート回路３と、累積保持回路部としての累積保持回路４と、を備えている。
【００２５】
被測定信号５がエッジ間パルス生成回路１に供給される。エッジ間パルス生成回路１は、供給された被測定信号５の立ち上がりエッジ毎に、予め定めた第１の時間で遅延させた立ち上がりエッジと、次の立ち上がりエッジまでのエッジ間幅を、エッジ間パルス信号６としてパルス幅剰余分割回路２に供給する。尚、エッジ間パルス生成回路１による処理の詳細については後述する。
【００２６】
図２は、本実施の形態１に係るエッジ間パルス生成回路１の詳細構成を示す回路図である。図に示すように、エッジ間パルス生成回路１は、ＰＭＯＳトランジスタのＭＰ１０１およびＭＰ１０２と、ＮＭＯＳトランジスタのＭＮ１０１乃至ＭＮ１１２と、入力信号をＴｄ時間で遅延させ出力するＴｄ時間遅延素子１２０と抵抗素子から構成される。被測定信号５は、ＭＰ１０１、ＭＮ１０６およびＭＮ１０２のゲート端子に接続され、ＭＰ１０１とＭＮ１０６のドレイン端子は短絡し、Ｔｄ時間遅延素子１２０の入力端子に接続されるとともに、ＭＮ１０１のゲート端子にも接続される。ＭＮ１０１のドレイン端子は、抵抗を介して電源に接続されるとともに、ＭＮ１１０のゲート端子にも接続される。ＭＮ１０２およびＭＮ１０４のドレイン端子は短絡し、抵抗を介して電源に接続されるとともに、ＭＮ１１２のゲート端子にも接続される。ＭＮ１０１とＭＮ１０２のソース端子は短絡し、ＭＮ１０３のドレイン端子に接続され、ＭＮ１０３とＭＮ１０５のソース端子は短絡し、抵抗を介して接地される。ＭＮ１０４のゲート端子は抵抗を介して電源に接続され、ソース端子はＭＮ１０５のドレイン端子に接続される。
【００２７】
また、Ｔｄ時間遅延素子１２０の出力端子は、ＭＰ１０２、ＭＮ１０７およびＭＮ１０８のゲート端子に接続され、ＭＰ１０２とＭＮ１０７のドレイン端子は短絡し、ＭＮ１０９のゲート端子に接続される。ＭＮ１０８のドレイン端子はエッジ間パルス信号６となるが、抵抗を介して電源に接続されるとともに、ＭＮ１０３のゲート端子にも接続される。ＭＮ１０９およびＭＮ１１１のドレイン端子は短絡し、抵抗を介して電源に接続されるとともに、ＭＮ１０５のゲート端子にも接続される。ＭＮ１０８とＭＮ１０９のソース端子は短絡し、ＭＮ１１０のドレイン端子に接続され、ＭＮ１１０とＭＮ１１２のソース端子は短絡し、抵抗を介して接地される。ＭＮ１１１のゲート端子は抵抗を介して電源に接続され、ソース端子はＭＮ１１２のドレイン端子に接続される。ＭＰ１０１とＭＰ１０２のソース端子はそのまま電源に接続され、ＭＮ１０６とＭＮ１０７のソース端子はそのまま接地される。
【００２８】
被測定信号５の立ち上がりエッジが発生すると、ＭＰ１０１は、Ｏｆｆ状態となり、ＭＮ１０２とＭＮ１０６がＯｎ状態となるために、ＭＮ１０１がＯｆｆ状態となる。これにより、ＭＮ１１０はＯｎ状態となるが、被測定信号５はＴｄ時間遅延素子１２０を通してＴｄ時間だけ遅延してＭＰ１０２、ＭＮ１０７、ＭＮ１０８およびＭＮ１０９に供給されるため、被測定信号５の立ち上がりエッジが発生する時刻においてＭＮ１０７およびＭＮ１０８はＯｎ状態であり、ＭＰ１０２およびＭＮ１０９はＯｆｆ状態である。よって、被測定信号５の立ち上がりエッジが発生する時刻において、ＭＮ１０８およびＭＮ１１０がＯｎ状態であるために、エッジ間パルス信号６は０となる。
【００２９】
次に、被測定信号５の立ち上がりエッジが発生する時刻からＴｄ時間が経過した時刻において、被測定信号５の立ち上がりエッジ電位がＭＰ１０２、ＭＮ１０７およびＭＮ１０８のゲート端子に到達すると、ＭＰ１０２およびＭＮ１０９はＯｎ状態となり、ＭＮ１０７およびＭＮ１０８はＯｆｆ状態となるために、エッジ間パルス信号６は１となり、ＭＮ１０５はＯｆｆ状態となる。またＭＮ１０３はＯｎ状態となりＭＮ１０２はＯｎ状態のままなので、ＭＮ１１２はＯｆｆ状態となる。
【００３０】
続いて、被測定信号５の立ち下がりエッジが発生すると、ＭＮ１０２およびＭＮ１０６がＯｆｆ状態となり、ＭＰ１０１がＯｎ状態となるためにＭＮ１０１もＯｎ状態となる。また、ＭＮ１１０がＯｆｆ状態となり、ＭＮ１０５がＯｎ状態となるが、ＭＮ１０８はＯｆｆ状態のままなのでエッジ間パルス信号６も１のままとなる。
【００３１】
その後、被測定信号５の立ち下がりが発生する時刻からＴｄ時間が経過した時刻において、被測定信号５の立ち下がりエッジ電位がＭＰ１０２、ＭＮ１０７およびＭＮ１０８のゲート端子に到達すると、ＭＰ１０２とＭＮ１０９がＯｆｆ状態となり、ＭＮ１０７およびＭＮ１０８がＯｎ状態となるが、ＭＮ１１０がＯｆｆ状態のままなのでエッジ間パルス信号６も１のままとなる。
【００３２】
以上のようにエッジ間パルス生成回路１は、被測定信号５の立ち上がりエッジが発生からＴｄ時間が経過するまでの間のみ、エッジ間パルス信号６に０を出力し、それ以外の期間はエッジ間パルス信号６に１を出力するように動作する。
【００３３】
パルス幅剰余分割回路２は、供給されたエッジ間パルス信号を、予め定めた第２の時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号として出力する。より具体的には、第２の時間を被乗数とし、整数である非負整数を乗数としたとき、パルス幅剰余分割回路２は、供給されたエッジ間パルス信号６を、第２の時間と非負整数との乗積により減算する。そして、パルス幅剰余分割回路２は、減算した正の余りを非負整数ごとに分割して、分割した信号群を、剰余結果信号Ｍ［０：ｎ］（ｎは１以上の自然数）としてワンホットステート回路３に供給する。尚、パルス幅剰余分割回路２による処理の詳細については後述する。
【００３４】
図３は、本実施の形態１に係るパルス幅剰余分割回路２の詳細構成を示す回路図である。図に示すように、パルス幅剰余分割回路２は、エッジ間パルス信号６を入力とするインバータＩＮＶ２００と、ＮＭＯＳトランジスタのＭＮ２０１乃至ＭＮ２０５からなるセルＭ０と、ＮＭＯＳトランジスタのＭＮ２０６乃至ＭＮ２１０からなるセルＭ１と、ＮＭＯＳトランジスタのＭＮ２１１乃至Ｍ２１５からなるセルＭ２と、図示せぬセルＭｎを縦続に複数段接続して構成され、セルＭ０、セルＭ１、セルＭ２、およびセルＭｎは同じ構成を有している。
【００３５】
エッジ間パルス信号６は、ＩＮＶ２００の入力に接続される以外に、ＭＮ２０１、ＭＮ２０３、ＭＮ２０６、およびＭＮ２１１のゲート端子に接続され、図示せぬＭｎにも同様に接続される。また、エッジ間パルス信号６を入力とするＩＮＶ２００の出力は、ＭＮ２０２、ＭＮ２０５、ＭＮ２０７、およびＭＮ２１２のゲート端子に接続され、図示せぬＭｎにも同様に接続される。
【００３６】
ＭＮ２０１のドレイン端子は、ＭＢ［０］として出力され、ＭＮ２１０のゲート端子に接続されるとともに、抵抗を介して電源に接続される。ＭＮ２０２とＭＮ２０４のドレイン端子は、短絡し、Ｍ［０］出力としてＭＮ２０８のゲート端子に接続されるとともに、抵抗を介して電源に接続される。ＭＮ２０１とＭＮ２０２のソース端子は、短絡し、ＭＮ２０３のドレイン端子に接続され、ＭＮ２０３とＭＮ２０５のソース端子は、短絡し、抵抗を介して接地される。ＭＮ２０４のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ２０５のドレイン端子に接続される。ＭＮ２０６のドレイン端子は、ＭＢ［１］として出力され、ＭＮ２１５のゲート端子に接続されるとともに、抵抗を介して電源に接続される。ＭＮ２０７とＭＮ２０９のドレイン端子は、短絡し、Ｍ［１］出力としてＭＮ２１３のゲート端子に接続されるとともに、抵抗を介して電源に接続される。ＭＮ２０６とＭＮ２０７のソース端子は、短絡し、ＭＮ２０８のドレイン端子に接続され、ＭＮ２０８とＭＮ２１０のソース端子は、短絡し、抵抗を介して接地される。ＭＮ２０９のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ２１０のドレイン端子に接続される。ＭＮ２１１のドレイン端子は、ＭＢ［２］として出力されるとともに、抵抗を介して電源に接続される。ＭＮ２１２とＭＮ２１４のドレイン端子は、短絡し、Ｍ［２］出力として出力されるとともに、抵抗を介して電源に接続される。ＭＮ２１１とＭＮ２１２のソース端子は、短絡し、ＭＮ２１３のドレイン端子に接続され、ＭＮ２１３とＭＮ２１５のソース端子は、短絡し、抵抗を介して接地される。ＭＮ２１４のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ２１５のドレイン端子に接続される。
【００３７】
エッジ間パルス信号６の立ち上がりエッジが発生すると、セルＭ０のＭＮ２０１およびＭＮ２０３、セルＭ１のＭＮ２０６、並びに、セル２のＭＮ２１１が同時にＯｎ状態となる。また、ＩＮＶ２００の出力が０となるため、セルＭ０のＭＮ２０２およびＭＮ２０５、セルＭ１のＭＮ２０７、並びに、セルＭ２のＭＮ２１２が同時にＯｆｆ状態となる。セルＭ０のＭＮ２０１およびＭＮ２０３がＯｎ状態となることで、セルＭ０の出力であるＭＢ［０］から０を出力し、ＭＮ２０２およびＭＮ２０５がＯｆｆ状態となることで、Ｍ［０］から１を出力する。
【００３８】
次に、Ｍ［０］が１に変化すると、セルＭ１のＭＮ２０８がＯｎ状態となるためにＭＢ［１］から０を出力し、ＭＢ［０］が０に変化すると、セルＭ１のＭＮ２１０がＯｆｆ状態となるためにＭ［１］から１を出力する。
【００３９】
さらに、Ｍ［１］が１に変化すると、セルＭ２のＭＮ２１３がＯｎ状態となるためにＭＢ［２］から０を出力し、ＭＢ［１］が０に変化すると、セルＭ１のＭＮ２１５がＯｆｆ状態となるためにＭ［２］から１を出力する。
【００４０】
以上のように、パルス幅剰余分割回路２は、Ｍ［Ｎ−１］（Ｎは１以上ｎ以下の自然数）が１に変化し、ＭＢ［Ｎ−１］が０に変化すると、順次、セルＭｎのＭＢ［Ｎ］から０を出力し、Ｍ［Ｎ］から１を出力するように動作する。
【００４１】
また、パルス幅剰余分割回路２は、エッジ間パルス信号６の立ち下がりエッジが発生すると、セルＭ０のＭＮ２０１、セルＭ１のＭＮ２０６、およびセル２のＭＮ２１１が同時にＯｆｆ状態となるため、ＭＢ［０：ｎ］の全てが同時に１を出力する。また、ＩＮＶ２００の出力が１となることで、セルＭ０のＭＮ２０５がＯｆｆ状態となり、ＭＢ［０：ｎ］が同時に１に変化することで、セルＭ１のＭＮ２１０、セルＭ２のＭＮ２１５が同時にＯｎ状態となり、Ｍ［０：ｎ］がすべて同時に０を出力するように動作する。
【００４２】
ワンホットステート回路３は、供給された剰余結果信号の値が最小となる場合の整数の値を、エッジ間パルス信号６のサイクルジッタ値信号として出力する。より具体的には、ワンホットステート回路３は、供給された剰余結果信号Ｍ［０：ｎ］を用いて、最も小さい正の余りから除算の商を算出することで、エッジ間パルス信号６が第２の時間の何倍に相当するかを示す非負整数を算出する。そして、ワンホットステート回路３は、算出した非負整数をサイクルジッタ値信号Ｄ［０：ｎ−１］として累積保持回路４に供給すると共に、サイクルジッタ値信号Ｄ［０：ｎ−１］として出力する。尚、ワンホットステート回路３による処理の詳細については後述する。
【００４３】
累積保持回路４は、供給されたエッジ間パルス信号ごとに、サイクルジッタ値を累積保持する。即ち、エッジ間パルス信号６が生成される度に算出されるサイクルジッタ値信号Ｄ［０：ｎ−１］を、累積ジッタ量として累積保持し、累積ジッタ値信号Ｑ［０：ｎ−１］として出力する。尚、累積保持回路４による処理の詳細については後述する。
【００４４】
図４は、本実施の形態１に係るワンホットステート回路３と累積保持回路４の詳細構成を示す回路図である。図に示すように、ワンホットステート回路３は、Ｍ［０：ｎ］を入力とした２入力ＥｘｃｌｕｓｉｖｅＯＲゲートＥＸＯＲ３００〜ＥＸＯＲ［３００＋ｎ−１］で構成され、Ｄ［０：ｎ−１］を出力する。ＥＸＯＲ［３００＋Ｊ］（Ｊは０以上ｎ未満の整数）には、Ｍ［Ｊ］とＭ［Ｊ＋１］が入力され、Ｄ［Ｊ］を出力する。累積保持回路４は、エッジ間パルス信号６を入力とするインバータＩＮＶ４００と、ナンドゲートＮＤ４００〜ＮＤ［４００＋ｎ−１］と、ＤタイプフリップフロップＦＦ４００〜ＦＦ［４００＋ｎ−１］で構成される。ＩＮＶ４００の出力と、Ｄ［Ｊ］を入力とするＮＤ［４００＋Ｊ］の出力は、ＦＦ［４００＋Ｊ］のクロック入力に接続される。またＦＦ［４００＋Ｊ］のＤ入力には電源が接続され、Ｑ出力はＱ「Ｊ」となる。
【００４５】
ＥＸＯＲ［３００＋Ｊ］は、入力されたＭ［Ｊ］とＭ［Ｊ＋１］の排他的論理をＤ［Ｊ］として出力する。Ｄ［Ｊ］とＩＮＶ４００の出力を入力とするＮＤ［４００＋Ｊ］は、Ｄ［Ｊ］が１でかつ、エッジ間パルス信号６が０であったときに１を出力するため、ＮＤ［４００＋Ｊ］の出力をクロック入力とし、Ｑ［Ｊ］をＱ出力とするＦＦ［４００＋Ｊ］は、エッジ間パルス信号６が０である期間に、１となったＤ［Ｊ］に対応するＱ［Ｊ］にのみ１を出力し、以後保持し続けるように動作する。
【００４６】
続いて、本実施の形態１に係るジッタ測定回路の動作について、図５〜９を参照して説明する。まず、図５を参照して、エッジ間パルス生成回路１の動作について説明する。図５は、エッジ間パルス生成回路１の動作を示すタイミングチャートである。
【００４７】
図５は、供給される被測定信号５と、エッジ間パルス生成回路１が出力するエッジ間パルス信号６とを示している。図５（Ａ）は、供給される被測定信号５に、時間的揺らぎであるジッタがない場合の例を示す図である。図５（Ｂ）は、供給される被測定信号５に、時間的揺らぎであるジッタがある場合の例を示す図である。
【００４８】
まず、図５（Ａ）を参照して、被測定信号５にジッタがない場合の、エッジ間パルス生成回路１の動作を説明する。図に示すように、被測定信号５が時刻Ｔ１で発生する。エッジ間パルス生成回路１は、時刻Ｔ１で発生した被測定信号５について、その立ち上がりエッジを第１の時間だけ遅延させた時刻Ｔ２に、エッジ間パルス信号６の立ち上がりエッジを発生させる。そして、エッジ間パルス生成回路１は、次の被測定信号５の立ち上がりエッジが発生する時刻Ｔ３に、エッジ間パルス信号６の立ち下がりエッジを発生させる。ここで、第１の時間であるＴｄ時間は、時刻Ｔ１と、時刻Ｔ２と、時刻Ｔ３とを用いて、以下の式１により示すことができる。
Ｔｄ  ＝  （Ｔ３−Ｔ１）−（Ｔ３−Ｔ２）  ＝  Ｔ２−Ｔ１・・・  式１
【００４９】
また、被測定信号５の周期時間である時刻Ｔ１から時刻Ｔ３までの時間をＴｃｙｃ時間とすると、Ｔｃｙｃ時間は、以下の式２により示すことができる。
Ｔｃｙｃ  ＝  Ｔ３−Ｔ１・・・  式２
【００５０】
また、時刻Ｔ１で発生した被測定信号５の立ち上がりエッジと、時刻Ｔ３で発生した被測定信号５の立ち上がりエッジとから生成されたエッジ間パルス信号６のパルス幅をＴｅｇとすると、パルス幅Ｔｅｇは、上述した式１及び式２を用いて、以下の式３により示すことができる。
Ｔｅｇ  ＝  Ｔ３−Ｔ２  ＝  Ｔｃｙｃ−Ｔｄ・・・  式３
【００５１】
エッジ間パルス生成回路１は、被測定信号５の立ち上がりエッジが発生する度に、エッジ間パルス信号６を発生させる。このため、時刻Ｔ３で発生した被測定信号５の立ち上がりエッジをＴｄ時間だけ遅延させた時刻Ｔ４から、次の立ち上がりエッジが発生する時刻Ｔ５までの間においても同様にエッジ間パルス信号６を発生させる。さらに、時刻Ｔ５で発生した被測定信号５の立ち上がりエッジをＴｄ時間だけ遅延させた時刻Ｔ６から、次の立ち上がりエッジが発生する時刻Ｔ７までの間についても、同様にしてエッジ間パルス信号６を逐次発生する。従って、被測定信号５にジッタがない場合には、時刻Ｔ４から時刻Ｔ５までのエッジ間パルス信号６のパルス幅と、時刻Ｔ６から時刻Ｔ７までのエッジ間パルス信号６のパルス幅は、パルス幅Ｔｅｇと同一であり、以下の式４により示すことができる。
Ｔ５−Ｔ４  ＝  Ｔ７−Ｔ６  ＝  Ｔｅｇ・・・  式４
【００５２】
尚、上述の説明では、被測定信号５の立ち上がりエッジをＴｄ時間だけ遅延させた時刻から、エッジ間パルス信号６の立ち上がりエッジを発生させ、次の被測定信号５の立ち上がりエッジが発生する時刻にエッジ間パルス信号６の立ち下がりエッジを発生させる構成としたが、本発明はこれに限定されない。即ち、被測定信号５の立ち下がりエッジをＴｄ時間だけ遅延させた時刻から、エッジ間パルス信号６の立ち上がりエッジを発生させ、次の被測定信号５の立ち下がりエッジが発生する時刻にエッジ間パルス信号６の立ち下がりエッジを発生させる構成としてもよい。
【００５３】
次に、図５（Ｂ）を参照して、被測定信号５にジッタがある場合の、エッジ間パルス生成回路１の動作を説明する。尚、時刻Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５は、図５（Ａ）に示した時刻と同じ時刻である。このため、被測定信号５の周期時間である時刻Ｔ１からＴ３までのＴｃｙｃ時間は、上述した式２により示される。また、時刻Ｔ２から時刻Ｔ３までのエッジ間パルス信号６のパルス幅Ｔｅｇは、上述した式３により示される。
【００５４】
図５（Ｂ）に示すように、エッジ間パルス生成回路１は、時刻Ｔ３で発生した被測定信号５の立ち上がりエッジをＴｄ時間だけ遅延させた時刻Ｔ４から、次の立ち上がりエッジが発生する時刻Ｔ８までの間においてもエッジ間パルス信号６を発生する。図に示すように、被測定信号５の周期時間である時刻Ｔ３から時刻Ｔ８に、Ｔｃｙｃ時間よりも時間的に長くなるジッタが含まれているものとする。この場合に、被測定信号５の周期時間である時刻Ｔ３から時刻Ｔ８までの時間は、時刻Ｔ３から時刻Ｔ５までの差分時間であるＴｃｙｃ時間と、時刻Ｔ５から時刻Ｔ８までのジッタにより生じたジッタ時間であるＴｊｔ１時間と、を用いて、以下の式５により示すことができる。
Ｔ８−Ｔ３  ＝  （Ｔ５−Ｔ３）＋（Ｔ８−Ｔ５）  ＝  Ｔｃｙｃ＋Ｔｊｔ１
・・・  式５
【００５５】
また、時刻Ｔ４から時刻Ｔ８までの間に発生するエッジ間パルス信号６は、以下の式６により示すことができる。
Ｔ８−Ｔ４  ＝  （Ｔ８−Ｔ３）−Ｔｄ  ＝  Ｔｃｙｃ＋Ｔｊｔ１−Ｔｄ
・・・  式６
【００５６】
さらに、上述した式６に示した、時刻Ｔ４から時刻Ｔ８までの間に発生するエッジ間パルス信号６を、上述した式３に基づいてパルス幅Ｔｅｇを用いて示すと、以下の式７により示すことができる。
Ｔ８−Ｔ４  ＝  Ｔｅｇ＋Ｔｄ＋Ｔｊｔ１−Ｔｄ  ＝  Ｔｅｇ＋Ｔｊｔ１
・・・  式７
【００５７】
エッジ間パルス生成回路１は、時刻Ｔ８で発生した被測定信号５の立ち上がりエッジをＴｄ時間だけ遅延させた時刻Ｔ９から、次の立ち上がりエッジが発生する時刻Ｔ１０までの間においても、エッジ間パルス信号６を発生する。図に示すように、被測定信号５の周期時間である時刻Ｔ８から時刻Ｔ１０に、Ｔｃｙｃ時間よりも時間的に短くなるジッタが含まれているものとする。この場合に、被測定信号５の周期時間である時刻Ｔ８から時刻Ｔ１０までの時間は、時刻Ｔ８から時刻Ｔ１１までの差分時間であるＴｃｙｃ時間と、時刻Ｔ１０から時刻Ｔ１１までのジッタにより生じたジッタ時間であるＴｊｔ２時間と、を用いて、以下の式８により示すことができる。
Ｔ１０−Ｔ８  ＝  （Ｔ１１−Ｔ８）−（Ｔ１１−Ｔ１０）  
＝  Ｔｃｙｃ−Ｔｊｔ２・・・  式８
【００５８】
また、時刻Ｔ９から時刻Ｔ１０までの間に発生するエッジ間パルス信号６は、以下の式９により示すことができる。
Ｔ１０−Ｔ９  ＝  （Ｔ１０−Ｔ８）−Ｔｄ  
＝  Ｔｃｙｃ−Ｔｊｔ２−Ｔｄ・・・  式９
【００５９】
さらに、上述した式９に示した、時刻Ｔ９から時刻Ｔ１０までの間に発生するエッジ間パルス信号６を、上述した式３に基づいてパルス幅Ｔｅｇを用いて表すと、以下の式７により示すことができる。
Ｔ１０−Ｔ９  ＝  Ｔｅｇ＋Ｔｄ−Ｔｊｔ１−Ｔｄ  
＝  Ｔｅｇ−Ｔｊｔ２・・・  式１０
【００６０】
従って、上述した式５と、式７と、式８と、式１０とから、被測定信号５にジッタが含まれる場合において、エッジ間パルス生成回路１が発生するエッジ間パルス信号６は、被測定信号５の立ち上がりエッジ時刻（Ｔ１、Ｔ３、Ｔ５、Ｔ７）に関係なく、ジッタがない場合のエッジ間パルス信号６のパルス幅Ｔｅｇと、被測定信号５の周期時間がジッタによって変動した時間（Ｔｊｔ１、Ｔｊｔ２）とを含む式により示すことができる。
【００６１】
次に、図６を参照して、パルス幅剰余分割回路２の動作について説明する。図６は、パルス幅剰余分割回路２の動作を示すタイミングチャートである。
【００６２】
図６は、供給されるエッジ間パルス信号６と、パルス幅剰余分割回路２が出力する剰余結果信号Ｍ［０：ｎ］とを示している。図６（Ａ）は、供給される被測定信号５に、時間的揺らぎであるジッタがない場合の例を示す図である。図６（Ｂ）は、供給される被測定信号５に、時間的揺らぎであるジッタがある場合の例を示す図である。尚、図６に示すＴｄ時間とパルス幅Ｔｅｇは、図５に示したＴｄ時間とパルス幅Ｔｅｇと同一である。
【００６３】
まず、図６（Ａ）を参照して、被測定信号５にジッタがない場合の、パルス幅剰余分割回路２の動作を説明する。パルス幅剰余分割回路２は、供給されたエッジ間パルス信号６の立ち上がりエッジが時刻Ｔ２に発生すると、時刻Ｔ２に第２の時間を加えた時刻Ｔ１１に、剰余結果信号Ｍ［０］に１を出力する。ここで、第２の時間をＴｓ時間とする。パルス幅剰余分割回路２は、剰余結果信号Ｍ［０］が時刻Ｔ１１に１に変化すると、時刻Ｔ１１にＴｓ時間を加えた時刻Ｔ１２に、剰余結果信号Ｍ［１］に１を出力する。さらに、パルス幅剰余分割回路２は、剰余結果信号Ｍ［１］が時刻Ｔ１２に１に変化すると、時刻Ｔ１２にＴｓ時間を加えた時刻Ｔ１３に剰余結果信号Ｍ［２］に１を出力する。
【００６４】
以上のように、パルス幅剰余分割回路２は、エッジ間パルス信号６の立ち上がりエッジ時刻を起点として、立ち上がりエッジ時刻にＴｓ時間を加えた時刻に剰余結果信号Ｍ［０］に１を出力し、その出力に続けて、剰余結果信号Ｍ［Ｎ］（Ｎは１以上ｎ以下の自然数）が１に変化した時刻にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［Ｎ＋１］に１を逐次出力する。
【００６５】
一方、パルス幅剰余分割回路２は、エッジ間パルス信号６の立ち下がりエッジを検出した場合には、剰余結果信号Ｍ［０：ｎ］の全ての出力の直前の状態に関わらず、立ち下がりエッジの検出時刻にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［０：ｎ］に０を出力する。例えば、エッジ間パルス信号６の立ち下がりエッジが発生した時刻Ｔ３にＴｓ時間を加えた時刻Ｔ１４に、剰余結果信号Ｍ［０：ｎ］の全ての出力に０を出力する。
【００６６】
エッジ間パルス信号６の立ち上がりエッジが発生する時刻Ｔ２にＴｓ時間を加えることは、パルス幅ＴｅｇからＴｓ時間を減算したことに等しい。一方、立ち下がりエッジが発生する時刻Ｔ３にＴｓ時間を加えることは、パルス幅ＴｅｇにＴｓ時間を加算したことに等しい。従って、パルス幅剰余分割回路２は、エッジ間パルス信号６のパルス幅ＴｅｇからＴｓ時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［０］として出力する。そして、パルス幅剰余分割回路２は、エッジ間パルス信号６のパルス幅Ｔｅｇから（Ｔｓ×２）時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［１］として出力する。さらに、剰余結果信号Ｍ［２］以降の剰余結果信号Ｍ［Ｎ］に関しても、エッジ間パルス信号６のパルス幅ＴｅｇからＴｓ×（Ｎ＋１）時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［Ｎ］として出力する。このため、剰余結果信号Ｍ［０：ｎ］に出力する信号の幅は、以下の式Ｘ０〜Ｘｎにより示すことができる。
剰余結果信号Ｍ［０］パルス幅＝Ｔｅｇ−（Ｔｓ×１）＋Ｔｓ
＝Ｔｅｇ−（Ｔｓ×０）・・・式Ｘ０
剰余結果信号Ｍ［１］パルス幅＝Ｔｅｇ−（Ｔｓ×２）＋Ｔｓ
＝Ｔｅｇ−（Ｔｓ×１）・・・式Ｘ１
剰余結果信号Ｍ［２］パルス幅＝Ｔｅｇ−（Ｔｓ×３）＋Ｔｓ
＝Ｔｅｇ−（Ｔｓ×２）・・・式Ｘ２
・
・
・
剰余結果信号Ｍ［ｎ］パルス幅＝Ｔｅｇ−（Ｔｓ×ｎ）＋Ｔｓ
＝Ｔｅｇ−（Ｔｓ×ｎ）・・・式Ｘｎ
【００６７】
上述した式Ｘ０〜Ｘｎにより示すように、パルス幅剰余分割回路２は、エッジ間パルス信号６のパルス幅を、Ｔｓ時間と、非負整数ｎとの乗積により減算して、減算による正の余りを、非負整数ｎごとに剰余結果信号Ｍ［０：ｎ］として出力する。
【００６８】
尚、図６（Ａ）に示した例では、エッジ間パルス信号６のパルス幅Ｔｅｇは、Ｔｓ時間の１０倍に相当する。このため、非負整数「１０」を乗数とするＴｅｇ−（Ｔｓ×１０）に対応した出力である剰余結果信号Ｍ［１０］において、パルス幅が０となる。
【００６９】
次に、図６（Ｂ）を参照して、被測定信号５にジッタがある場合の、パルス幅剰余分割回路２の動作を説明する。尚、時刻Ｔ２と時刻Ｔ３は、図５、及び図６（Ａ）で示した時刻Ｔ２と時刻Ｔ３と同一の時刻を示す。また、時刻Ｔ２と時刻Ｔ３とで示されるエッジ間パルス信号６のパルス幅Ｔｅｇは、上述した式３により示すことができる。
【００７０】
まず、エッジ間パルス信号６の立ち上がりエッジが時刻Ｔ４で発生し、立ち下がりエッジが時刻Ｔ８で発生した場合について説明する。尚、時刻Ｔ４と時刻Ｔ８は、図５（Ｂ）で示した時刻Ｔ４と時刻Ｔ８と同一の時刻を示す。また、時刻Ｔ４と時刻Ｔ８とで示されるパルス幅は、パルス幅Ｔｅｇとジッタにより生じたＴｊｔ１時間とを含む式である、上述した式７により示すことができる。
【００７１】
図に示すように、パルス幅剰余分割回路２は、供給されたエッジ間パルス信号６の立ち上がりエッジが時刻Ｔ４に発生すると、時刻Ｔ４にＴｓ時間を加えた時刻（Ｔ４＋Ｔｓ時間）に、剰余結果信号Ｍ［０］に１を出力する。さらに、パルス幅剰余分割回路２は、剰余結果信号Ｍ［０］が時刻（Ｔ４＋Ｔｓ時間）に１に変化すると、時刻（Ｔ４＋Ｔｓ時間）にＴｓ時間を加えた時刻（Ｔ４＋（Ｔｓ×２）時間）に、剰余結果信号Ｍ［１］に１を出力する。
【００７２】
以上のように、パルス幅剰余分割回路２は、エッジ間パルス信号６の立ち上がりエッジが発生した時刻を起点にして、立ち上がりエッジの発生時刻にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［０］に１を出力する。そして、パルス幅剰余分割回路２は、Ｍ［Ｎ］が１に変化した時刻にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［Ｎ＋１］に１を逐次出力する。
【００７３】
一方、パルス幅剰余分割回路２は、エッジ間パルス信号６の立ち下がりエッジを検出した場合には、剰余結果信号Ｍ［０：ｎ］の全ての出力の直前の状態に関わらず、立ち下がりエッジの検出時刻にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［０：ｎ］に０を出力する。このため、エッジ間パルス信号６の立ち下がりエッジが発生した時刻Ｔ８にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［０：ｎ］の全ての出力に０を出力する。
【００７４】
エッジ間パルス信号６の立ち上がりエッジが発生する時刻Ｔ４にＴｓ時間を加えることは、パルス幅Ｔｅｇ＋Ｔｊｔ１からＴｓ時間を減算したことに等しい。一方、立ち下がりエッジが発生する時刻Ｔ８にＴｓ時間を加えることは、パルス幅Ｔｅｇ＋Ｔｊｔ１にＴｓ時間を加算したことに等しい。従って、パルス幅剰余分割回路２は、エッジ間パルス信号６のパルス幅Ｔｅｇ＋Ｔｊｔ１からＴｓ時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［０］として出力する。そして、エッジ間パルス信号６のパルス幅Ｔｅｇ＋Ｔｊｔ１から（Ｔｓ×２）時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［１］として出力する。さらに、剰余結果信号Ｍ［２］以降の剰余結果信号Ｍ［Ｎ］に関しても、エッジ間パルス信号６のパルス幅Ｔｅｇ＋Ｔｊｔ１からＴｓ×（Ｎ＋１）時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を出力する。このため、剰余結果信号Ｍ［０：ｎ］に出力する信号の幅は、以下の式Ｙ０〜Ｙｎにより示すことができる。
剰余結果信号Ｍ［０］パルス幅＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×１）＋Ｔｓ
＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×０）・・・式Ｙ０
剰余結果信号Ｍ［１］パルス幅＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×２）＋Ｔｓ
＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×１）・・・式Ｙ１
剰余結果信号Ｍ［２］パルス幅＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×３）＋Ｔｓ
＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×２）・・・式Ｙ２
・
・
・
剰余結果信号Ｍ［ｎ］パルス幅＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×ｎ）＋Ｔｓ
＝Ｔｅｇ＋Ｔｊｔ１−（Ｔｓ×ｎ）・・・式Ｙｎ
【００７５】
図６（Ｂ）に示した例では、時刻Ｔ４から時刻Ｔ８までのエッジ間パルス信号６のパルス幅は、パルス幅Ｔｅｇ＋Ｔｊｔ１時間である。このため、図６（Ａ）で示した剰余結果信号Ｍ［１０］よりも（Ｔｊｔ１／Ｔｓ）分だけ多い、剰余結果信号Ｍ［１０＋（Ｔｊｔ１／Ｔｓ）］において、パルス幅が０となる。
【００７６】
次に、エッジ間パルス信号６の立ち上がりエッジが時刻Ｔ９で発生し、立ち下がりエッジが時刻Ｔ１０で発生した場合について説明する。時刻Ｔ９と時刻Ｔ１０は、図５（Ｂ）で示した時刻Ｔ９と時刻Ｔ１０と同一の時刻を示す。また、時刻Ｔ９と時刻Ｔ１０とで示されるパルス幅は、パルス幅Ｔｅｇとジッタにより生じたＴｊｔ２時間とを含む式である、上述した式１０により示すことができる。
【００７７】
図に示すように、パルス幅剰余分割回路２は、供給されたエッジ間パルス信号６の立ち上がりエッジが時刻Ｔ９に発生すると、時刻Ｔ９にＴｓ時間加えた時刻（Ｔ９＋Ｔｓ時間）に、剰余結果信号Ｍ［０］に１を出力する。さらに、パルス幅剰余分割回路２は、剰余結果信号Ｍ［０］が時刻（Ｔ９＋Ｔｓ時間）に１に変化すると、時刻（Ｔ９＋Ｔｓ時間）にＴｓ時間を加えた時刻（Ｔ９＋（Ｔｓ×２）時間）に、剰余結果信号Ｍ［１］に１を出力する。そしえ、パルス幅剰余分割回路２は、剰余結果信号Ｍ［２］以降も、剰余結果信号Ｍ［Ｎ］が１に変化した時刻にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［Ｎ＋１］に１を逐次出力する。
【００７８】
一方、パルス幅剰余分割回路２は、エッジ間パルス信号６の立ち下がりエッジが発生した時刻Ｔ１０にＴｓ時間を加えた時刻に、剰余結果信号Ｍ［０：ｎ］の全ての出力に０を出力する。
【００７９】
エッジ間パルス信号６の立ち上がりエッジが発生する時刻Ｔ９にＴｓ時間を加えることは、パルス幅Ｔｅｇ−Ｔｊｔ２からＴｓ時間を減算したことに等しい。一方、立ち下がりエッジが発生する時刻Ｔ１０にＴｓ時間を加えることは、パルス幅Ｔｅｇ−Ｔｊｔ２にＴｓ時間を加算したことに等しい。従って、パルス幅剰余分割回路２は、エッジ間パルス信号６のパルス幅Ｔｅｇ−Ｔｊｔ２からＴｓ時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［０］として出力する。そして、エッジ間パルス信号６のパルス幅Ｔｅｇ−Ｔｊｔ２から（Ｔｓ×２）時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を剰余結果信号Ｍ［１］として出力する。さらに、剰余結果信号Ｍ［２］以降の剰余結果信号Ｍ［Ｎ］に関しても、エッジ間パルス信号６のパルス幅Ｔｅｇ−Ｔｊｔ２からＴｓ×（Ｎ＋１）時間を減算して、減算したデータにＴｓ時間を加算した幅の信号を出力する。このため、剰余結果信号Ｍ［０：ｎ］に出力する信号の幅は、以下の式Ｚ０〜Ｚｎにより示すことができる。
剰余結果信号Ｍ［０］パルス幅＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×１）＋Ｔｓ
＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×０）・・・式Ｚ０
剰余結果信号Ｍ［１］パルス幅＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×２）＋Ｔｓ
＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×１）・・・式Ｚ１
剰余結果信号Ｍ［２］パルス幅＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×３）＋Ｔｓ
＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×２）・・・式Ｚ２
・
・
・
剰余結果信号Ｍ［ｎ］パルス幅＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×ｎ）＋Ｔｓ
＝Ｔｅｇ−Ｔｊｔ２−（Ｔｓ×ｎ）・・・式Ｚｎ
【００８０】
図６（Ｂ）に示した例では、時刻Ｔ９から時刻Ｔ１０までのエッジ間パルス信号６のパルス幅は、パルス幅Ｔｅｇ−Ｔｊｔ２時間である。このため、図６（Ａ）で示した剰余結果信号Ｍ［１０］よりも（Ｔｊｔ２／Ｔｓ）分だけ少ない、剰余結果信号Ｍ［１０−（Ｔｊｔ２／Ｔｓ）］において、パルス幅が０となる。
【００８１】
次に、図７と図８を参照して、ワンホットステート回路３の動作について説明する。図７は、ワンホットステート回路３が生成するサイクルジッタ値信号Ｄ［Ｎ］の状態遷移図である。図８は、ワンホットステート回路３の動作を示すタイミングチャートである。
【００８２】
図７に示すワンホットステート回路３の状態遷移図は、２つの状態（ＳＴＡＴＥ１とＳＴＡＴＥ２）を含む。また、ワンホットステート回路３の状態遷移図において、剰余結果信号Ｍが与えられた場合の、各状態からの遷移が規定されている。
【００８３】
ＳＴＡＴＥ１は、ワンホットステート回路３が生成するサイクルジッタ値信号Ｄ［Ｎ］が０である状態を示す。ＳＴＡＴＥ２は、サイクルジッタ値信号Ｄ［Ｎ］が１である状態を示す。
【００８４】
ワンホットステート回路３に入力される剰余結果信号Ｍ［Ｎ］が０で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０である場合、もしくは、剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が１である場合の遷移をＬＯＯＰ１とする。剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０である場合の遷移をＬＯＯＰ２とする。剰余結果信号Ｍ［Ｎ］が０で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０である場合、もしくは、剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］も１である場合の遷移をＴＲＡＮＳ１とする。剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０である場合の遷移をＴＲＡＮＳ２とする。
【００８５】
ワンホットステート回路３に入力される剰余結果信号Ｍ［０：ｎ］のうち、剰余結果信号Ｍ［Ｎ］が０で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０である場合には、生成するサイクルジッタ値信号Ｄ［Ｎ］の状態に関わらず、ＬＯＯＰ１又はＴＲＡＮＳ１の条件となり、サイクルジッタ値信号Ｄ［Ｎ］が０となるＳＴＡＴＥ１の状態となる。
【００８６】
また、ワンホットステート回路３がＳＴＡＴＥ１の状態にあるときに、剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が１となった場合には、ＬＯＯＰ１の条件となる。従って、ワンホットステート回路３は、ＳＴＡＴＥ１の状態を保持する。剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０なった場合には、ＴＲＡＮＳ２の条件となる。従って、ワンホットステート回路３は、サイクルジッタ値信号Ｄ［Ｎ］が１となるＳＴＡＴＥ２の状態に遷移する。
【００８７】
また、ワンホットステート回路３がＳＴＡＴＥ２の状態にあるときに、剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が０となった場合には、ＬＯＯＰ１の条件となる。従って、ワンホットステート回路３は、ＳＴＡＴＥ２の状態を保持する。剰余結果信号Ｍ［Ｎ］が１で、かつ、剰余結果信号Ｍ［Ｎ＋１］が１となった場合には、ＴＲＡＮＳ１の条件となる。従って、ワンホットステート回路３は、サイクルジッタ値信号Ｄ［Ｎ］が０となるＳＴＡＴＥ１の状態に遷移する。
【００８８】
上述したように、ワンホットステート回路３によって生成するサイクルジッタ値信号Ｄ［Ｎ］は、入力される剰余結果信号Ｍ［Ｎ］と剰余結果信号Ｍ［Ｎ＋１］との組合せに応じて、現在の状態を保持するか、又は遷移する。
【００８９】
次に、図８を参照してワンホットステート回路３の動作の詳細を説明する。図８に、エッジ間パルス生成回路１によって生成するエッジ間パルス信号６と、ワンホットステート回路３によって生成するサイクルジッタ値信号Ｄ［０：ｎ−１］とを示す。尚、図に示す時刻Ｔ２と、時刻Ｔ３と、時刻Ｔ４と、時刻Ｔ８と、時刻Ｔ９と、時刻Ｔ１０と、Ｔｄ時間と、パルス幅Ｔｅｇと、パルス幅Ｔｅｇ＋Ｔｊｔ１と、パルス幅Ｔｅｇ−Ｔｊｔ２とは、図６（Ｂ）に示したものと同一である。
【００９０】
図に示すように、ワンホットステート回路３は、供給された剰余結果信号Ｍ［０：ｎ］が全て０の状態から、時刻（Ｔ２＋Ｔｓ時間）に剰余結果信号Ｍ［０］の立ち上がりエッジが発生すると、サイクルジッタ値信号Ｄ［０］に１を出力する。さらに、ワンホットステート回路３は、剰余結果信号Ｍ［１］の立ち上がりエッジが時刻（Ｔ２＋（Ｔｓ×２）時間）に発生すると、サイクルジッタ値信号Ｄ［１］に１を出力するとともに、サイクルジッタ信号Ｄ［０］に０を出力する。
【００９１】
サイクルジッタ信号Ｄ［２］以降のサイクルジッタ信号Ｄ［Ｎ］においても、ワンホットステート回路３は、剰余結果信号Ｍ［Ｎ＋１］が０の場合に、剰余結果信号Ｍ［Ｎ］の立ち上がりエッジが発生すると、図７に示したＴＲＡＮＳ２の条件となる。このため、ワンホットステート回路３は、ＳＴＡＴＥ２の状態に遷移し、サイクルジッタ値信号Ｄ［Ｎ］に１を出力する。そして、ワンホットステート回路３は、剰余結果信号Ｍ［Ｎ＋１］と剰余結果信号Ｍ［Ｎ］の状態が変化するまで、ＬＯＯＰ２の条件によってＳＴＡＴＥ２の状態を保持する。
【００９２】
剰余結果信号Ｍ［Ｎ］の立ち上がりエッジが発生してからＴｓ時間後に剰余結果信号Ｍ［Ｎ＋１］の立ち上がりエッジが発生する場合には、サイクルジッタ値信号Ｄ［Ｎ］は、図７に示したＴＲＡＮＳ１の条件となる。このため、ワンホットステート回路３は、ＳＴＡＴＥ１の状態に遷移して０になると同時に、サイクルジッタ値信号Ｄ［Ｎ＋１］は、ＴＲＡＮＳ２の条件となる。従って、ワンホットステート回路３は、ＳＴＡＴＥ２の状態に遷移して１となる。また時刻（Ｔ３＋Ｔｓ時間）に剰余結果信号Ｍ［０：ｎ］の全ての出力が０になるため、ワンホットステート回路３は、図７に示すＬＯＯＰ１もしくはＴＲＡＮＳ１の条件となり、サイクルジッタ値信号Ｄ［０：ｎ−１］の全ての出力は０となる。
【００９３】
以上のように、ワンホットステート回路３では、図７に示したＴＲＡＮＳ２又はＬＯＯＰ２の条件に一致したサイクルジッタ値信号Ｄ［Ｎ］のみがＳＴＡＴＥ２の状態となる。このため、入力される剰余結果信号Ｍ［０：ｎ］の状態によって生成するサイクルジッタ値信号Ｄ［０：ｎ−１］の、いずれか１つのみに１を出力する。
【００９４】
また、剰余結果信号Ｍ［０：ｎ］は、エッジ間パルス信号６のパルス幅を、Ｔｓ時間と、非負整数との乗積によって減算演算した正の余りである。このため、余りが生じなかった剰余結果信号Ｍ［Ｎ］と、剰余結果信号Ｍ［Ｎ−１］と、を状態保持又は遷移の条件とするサイクルジッタ値信号Ｄ［Ｎ−１］が、エッジ間パルス信号６をＴｓ時間で除算した商を示し、Ｎ＋１によってエッジ間パルス信号６のパルス幅がＴｓ時間の何倍に相当するかの非負整数を算出することができる。
【００９５】
尚、サイクルジッタ測定は、被測定信号５の１周期である、立ち上がりエッジから次の立ち上がりエッジまでを測定するものである。このため、エッジ間パルス信号６の立ち上がりエッジから立ち下がりエッジを１周期とする場合には、図８に示したエッジ間パルス信号６のパルス幅Ｔｅｇは、サイクルジッタ値信号Ｄ［９］からＴｓ時間の１０倍に相当することが分かる。また、パルス幅Ｔｅｇ＋Ｔｊｔ１時間は、サイクルジッタ値信号Ｄ［１３］からＴｓ時間の１４倍に相当することが分かる。また、パルス幅Ｔｅｇ−Ｔｊｔ２時間は、サイクルジッタ値信号Ｄ［７］からＴｓ時間の８倍に相当することが分かる。さらに、サイクルジッタ値信号Ｄ［０：ｎ−１］を１周期毎に読み出すことによって、被測定信号５の周期毎の周期偏差である非負整数を取得することができる。
【００９６】
次に、図９を参照して、累積保持回路４の動作について説明する。図７は、累積保持回路４の動作を示すタイミングチャートである。図９に、エッジ間パルス生成回路１によって生成するエッジ間パルス信号６と、累積保持回路４によって生成する累積ジッタ値信号Ｑ［０：ｎ−１］とを示す。尚、図に示す時刻Ｔ２と、時刻Ｔ３と、時刻Ｔ４と、時刻Ｔ８と、時刻Ｔ９と、時刻Ｔ１０と、Ｔｄ時間と、パルス幅Ｔｅｇと、パルス幅Ｔｅｇ＋Ｔｊｔ１と、パルス幅Ｔｅｇ−Ｔｊｔ２とは、図６（Ｂ）と図８に示したものと同一である。以下、図８および図９を参照して、累積保持回路４の動作を説明する。
【００９７】
まず、累積保持回路４は、エッジ間パルス信号６の立ち下がりエッジが発生する時刻Ｔ３からＴｓ時間の間に１が出力されているサイクルジッタ値信号Ｄ［９］をラッチし、累積ジッタ値信号Ｑ［９］に１を出力する。累積保持回路４は、次のエッジ間パルス信号６の立ち下がりエッジが発生する時刻Ｔ８からＴｓ時間の間に１が出力されているサイクルジッタ値信号Ｄ［１３］をラッチし、累積ジッタ値信号Ｑ［１３］に１を出力する。累積保持回路４は、次のエッジ間パルス信号６の立ち下がりエッジが発生する時刻Ｔ１０からＴｓ時間の間に１が出力されているサイクルジッタ値信号Ｄ［７］をラッチし、累積ジッタ値信号Ｑ［７］に１を出力する。
【００９８】
以上のように、累積保持回路４は、ワンホットステート回路３によって供給されるサイクルジッタ値信号Ｄ［０：ｎ−１］において、エッジ間パルス信号６の立ち下がりエッジが発生した時刻からＴｓ時間の間に１が出力されているサイクルジッタ値信号Ｄ［Ｎ］のみをラッチする。これにより、累積保持回路４は、サイクルジッタ値信号Ｄ［０：ｎ−１］の出力を被測定信号５の１周期毎に累積して保持し、累積ジッタ値信号Ｑ［Ｎ］に１を出力する。また、累積保持回路４は、累積保持結果Ｑ［０：ｎ−１］を読み出すことによって、被測定信号５の周期偏差の最大値と最小値等を取得することができる。
【００９９】
尚、エッジ間パルス生成回路１によって生成されたエッジ間パルス信号６のＴｄ時間は、非計測時間であり被測定信号５の１周期を示す。このため、Ｔｄ時間は、サイクルジッタ値信号Ｄ［０：ｎ−１］や累積保持結果Ｑ［０：ｎ−１］の読み出しタイミングとして使用することもできるし、データの更新タイミングなどを検知する手段としても使用することができる。
【０１００】
以上説明したように、本実施の形態１に係るジッタ測定回路１０は、入力される被測定信号５のエッジからエッジ間パルス信号６を生成するエッジ間パルス生成部１と、エッジ間パルス信号６を、所定の時間単位を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号Ｍとして出力するパルス幅剰余分割部２と、剰余結果信号Ｍの値が最小となる場合の整数の値を、エッジ間パルス信号６のサイクルジッタ値信号Ｄとして出力するワンホットステート部４と、を有する。これにより、エッジ間パルス信号が所定の時間単位の何倍に相当するかを示すサイクルジッタ値信号を算出することができる。従って、周期信号の周期を測定することなくジッタ量をディジタル出力することができるため、周期信号を測定するためのカウンタや、カウンタを動作させるためのクロックが不要となる。
【０１０１】
さらに具体的には、エッジ間パルス生成回路１は、入力される被測定信号５の、エッジ間パルス生成回路１で生成される時間であって被測定信号５の立ち上がりエッジ間隔より短い任意の固定時間（上述した第１の時間Ｔｄを示す。）で遅延させた立ち上がりエッジから、次の立ち上がりエッジまでのエッジ間パルス信号６を生成する。パルス幅剰余分割回路２は、エッジ間パルス信号６を、パルス幅剰余分割回路２で生成される時間であって被測定信号５の立ち上がりエッジ間隔より短い任意の固定時間（上述した第２の時間Ｔｓを示す。）と、非負整数ｎとの乗積により減算する。そして、パルス幅剰余分割回路２は、減算した正の余りを剰余結果信号Ｍ［０：ｎ］として非負整数ｎごとに分割して出力する。ワンホットステート回路３は、剰余結果信号Ｍ［０：ｎ］において、最も小さい正の余りを示す剰余結果信号Ｍ［０：ｎ］を用いて、エッジ間パルス信号６が第２の時間Ｔｓの何倍に相当するかを示す、除算の商である非負整数ｎを算出する。累積保持回路４は、ワンホットステート回路３が算出した非負整数ｎを累積して保持する。ワンホットステート回路３によって算出された非負整数ｎをサイクルジッタ値信号Ｄ［０：ｎ−１］として出力することでサイクルジッタ量を取得する。また、累積保持回路４が累積保持する結果を累積ジッタ値信号Ｑ［０：ｎ−１］として出力する。
【０１０２】
以下、本実施の形態１に係るジッタ測定回路１０による効果について説明する。まず、第１の効果としては、周期信号の周期を測定することなく、ジッタ量をディジタル出力できる。このため、周期信号を測定するためのカウンタや、カウンタを動作させるためのクロックが不要となる。これは、従来技術では、被測定信号と測定信号との位相差から周期信号を生成して、その生成した周期信号の周期を測定する構成であるのに対して、本実施の形態１に係るジッタ測定回路１０では、入力される被測定信号５のエッジからエッジ間パルス信号６を生成して、エッジ間パルス信号６を、所定の時間単位を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号Ｍとして出力し、剰余結果信号Ｍの値が最小となる場合の整数の値を、エッジ間パルス信号６のサイクルジッタ値信号Ｄとして出力することで、エッジ間パルス信号が所定の時間単位の何倍に相当するかを示すサイクルジッタ値信号を算出することで、ジッタ量の大きさを取得することができるためである。
【０１０３】
第２の効果としては、本実施の形態１に係るジッタ測定回路１０では、被測定信号の１周期毎のサイクルジッタ量と、任意の時間におけるサイクルジッタ量の最大量と、その累積ジッタを算出することができる。これは、従来技術では、位相差を累積することで累積ジッタ量のみを検出する構成であるのに対して、本実施の形態１に係るジッタ測定回路１０では、被測定信号の１周期を示す、立ち上がりから次の立ち上がりエッジまでのエッジ間パルス信号を生成し、エッジ間パルスを任意の時間で除算した商を算出することでサイクルジッタ量を算出し、サイクルジッタ量を１周期毎に累積保持することで、任意の時間におけるサイクルジッタ量の最大値と累積ジッタを求めることができるためである。
【０１０４】
第３の効果としては、本実施の形態１に係るジッタ測定回路１０では、被測定信号のみに基づいてジッタ量を算出することができる。これは、従来技術では、被測定信号と測定信号との位相差をパルス幅に変換し周期を測定する構成であるの対して、本実施の形態１に係るジッタ測定回路１０では、被測定信号のみを用いて、立ち上がりから次の立ち上がりエッジまでのエッジ間パルス信号を生成し、エッジ間パルスを任意の時間で除算した商を算出することでサイクルジッタ量を算出しているためである。また、ジッタ測定のために測定信号を用いる場合には、被測定信号と測定信号とが同じ周波数でなければならないため、測定信号と同じ周波数の被測定信号のみしかジッタ測定することができないなどの制限や、測定したい被測定信号の周波数ごとに測定信号を用意する必要がある。これに対して、本実施の形態１に係るジッタ測定回路１０では、ジッタ測定のための測定信号を必要としないため、被測定信号の周波数に制限なくジッタを測定することができる。さらに、測定信号と被測定信号との位相差を検出するための位相比較器についても不要であるため、測定信号に含まれるジッタに影響を受けないため、結果として、より正確なジッタ測定を行うことができる。
【０１０５】
第４の効果としては、本実施の形態１に係るジッタ測定回路１０では、被測定信号のＤｕｔｙ比に関係なくジッタ量を算出することができる。これは、本実施の形態１に係るジッタ測定回路１０では、被測定信号の第１の時間で遅延させた立ち上がりエッジと次の立ち上がりエッジか、遅延させた立ち下がりエッジと次の立ち下がりエッジといった同一方向のエッジのみを用いてジッタ量を求めているためであり、Ｄｕｔｙ比に関係なくジッタ量を算出することができる。
【０１０６】
第５の効果としては、本実施の形態１に係るジッタ測定回路１０では、デコード回路やチャージポンプ回路などを必要としないため、回路規模を小さくすることができる。これは、従来技術では、被測定信号と測定信号との位相差をパルスに変換し、変換したパルスによってチャージポンプ回路を駆動することで電荷を蓄積し周期信号を生成する構成であるのに対して、本実施の形態１に係るジッタ測定回路１０では、被測定信号を第１の時間で遅延させた立ち上がりエッジと、その次の立ち上がりエッジとを用いてエッジ間パルス信号を生成し、エッジ間パルス信号と第２の時間の除算の商とをサイクルジッタ値信号としてｎビットで出力するため、ＭＳＢ側でジッタによる被測定信号の位相遅れを示すことができ、また、ＬＳＢ側でジッタによる被測定信号の位相進みを示すことができるためである。
【０１０７】
実施の形態２．
図１０は、本実施の形態２に係るキャリブレーション機能付きジッタ測定回路２０の構成を示すブロック図である。図に示すように、キャリブレーション機能付きジッタ測定回路２０は、キャリブレーション機能を制御して第１の時間及び第２の時間を可変とするキャリブレーション部１５と、可変エッジ間パルス生成部としての可変エッジ間パルス生成回路１Ａと、可変パルス幅剰余分割部としての可変パルス幅剰余分割回路２Ａと、ワンホットステート部としてのワンホットステート回路３と、累積保持回路部としての累積保持回路４とを備えている。また、キャリブレーション部１５は、キャリブレーション機能の有効無効を制御するＣＡＬ切換え部としてのＣＡＬ切換え回路１４と、電流値制御信号生成部としての電流値制御信号生成回路７と、可変電流部としての可変電流源８と、を備えている。さらに、可変電流源８は、エッジ電流制御信号１１をＶＢＰＤ及びＶＢＮＤへ変換する第１可変電流源８１と、パルス電流制御信号１２をＶＢＰＷ及びＶＢＮＷへ変換する第２可変電流源８２と、を備えている。キャリブレーション部１５は、エッジ間パルス信号をタイミング信号として用いて剰余結果信号の変動に応じて第１の時間及び第２の時間を較正するキャリブレーション動作を行うものである。
【０１０８】
ＣＡＬ信号１３は、通常動作モードかキャリブレーション動作かの、動作モードを示す信号である。ＣＡＬ切換え回路１４は、供給される被測定信号５と基準信号としてのＲＥＦ信号９とのうち、入力されるＣＡＬ信号１３によって、通常動作モードが示されている場合は被測定信号５を選択し、キャリブレーション動作モードが示されている場合はＲＥＦ信号９を選択し、差動信号に変換して被測定正信号５Ａと被測定負信号５Ｂとして可変エッジ間パルス生成回路１Ａに供給する。
【０１０９】
可変エッジ間パルス生成回路１Ａは、供給された被測定正信号５Ａの立ち上がり、又は、被測定負信号５Ｂの立ち下がりエッジ毎に、入力されたＶＢＰＤとＶＢＮＤによって設定されるＴｄ時間で遅延させた被測定正信号５Ａの立ち上がり、又は、被測定負信号５Ｂの立ち下がりエッジと、次の被測定正信号５Ａの立ち上がり、又は、被測定負信号５Ｂの立ち下がりエッジまでのエッジ間幅を、差動信号に変換してエッジ間パルス正信号６Ａとエッジ間パルス負信号６Ｂとして可変パルス幅剰余分割回路２Ａに供給する。
【０１１０】
尚、Ｔｄ時間は、ＶＢＰＤとＶＢＮＤを変換して得られる時間であり、ＶＢＰＤとＶＢＮＤは電圧であって、その電圧でＭＯＳトランジスタの電流を制御することで、信号のスルーレートを変更し、次段に伝達される時間を調整するものである。
【０１１１】
可変パルス幅剰余分割回路２Ａは、供給されたエッジ間パルス正信号６Ａとエッジ間パルス負信号６Ｂとを、入力されたＶＢＰＷとＶＢＮＷによって設定されるＴｓ時間を整数倍した値により除算し、該除算演算による剰余結果を剰余結果信号として出力する。より具体的には、ＶＢＰＷとＶＢＮＷによって示される時間を被乗数とし、整数である非負整数を乗数としたとき、可変パルス幅剰余分割回路２Ａは、供給されたエッジ間パルス正信号６Ａとエッジ間パルス負信号６Ｂとを、ＶＢＰＷとＶＢＮＷによって示される時間と非負整数との乗積により減算する。そして、可変パルス幅剰余分割回路２Ａは、減算した正の余りを非負整数ごとに分割して、分割した信号群を、剰余結果信号Ｍ［０：ｎ］（ｎは１以上の自然数）としてワンホットステート回路３に供給する。
【０１１２】
尚、Ｔｓ時間は、ＶＢＰＷとＶＢＮＷを変換して得られる時間であり、ＶＢＰＷとＶＢＮＷは電圧であって、その電圧でＭＯＳトランジスタの電流を制御することで、信号のスルーレートを変更し、次段に伝達される時間を調整するものである。
【０１１３】
また、ワンホットステート回路３および累積保持回路４は、実施の形態１と同じであるため、詳細な説明は、省略する。
【０１１４】
電流値制御信号生成回路７は、入力されるＣＡＬ信号１３によって、キャリブレーション動作モードが示されている場合は、供給される剰余結果信号Ｍ［０：ｎ］を元にエッジ電流制御信号１１とパルス電流制御信号１２とを供給されたエッジ間パルス正信号６Ａの立ち下がりエッジのタイミングで変更し、通常動作モードが示されている場合はエッジ電流制御信号１１とパルス電流制御信号１２を直前の値で保持し、第１可変電流源８１及び第２可変電流源８２に供給する。
【０１１５】
第１可変電流源８１は、入力されたエッジ電流制御信号１１によって制御された可変電流源からＶＢＰＤおよびＶＢＮＤを生成し、生成したＶＢＰＤおよびＶＢＮＤを可変エッジ間パルス生成回路１Ａに供給する。また、第２可変電流源８２は、入力されたパルス電流制御信号１２によって制御された可変電流源からＶＢＰＷおよびＶＢＮＷを生成し、ＶＢＰＷおよびＶＢＮＷを可変パルス幅剰余分割回路２Ａに供給する。
【０１１６】
より具体的には、まず、キャリブレーション機能付きジッタ測定回路２０は、ＣＡＬ信号１３によってキャリブレーション動作モードに設定される。そのとき、エッジ電流制御信号１１は、第１の時間であるＴｄ時間が最小となる初期値に設定され、パルス電流制御信号１２は、第２の時間であるＴｓ時間が最大となる初期値に設定される。
【０１１７】
続いて、電流値制御信号生成回路７は、ＲＥＦ信号９の立ち上がりエッジごとに出力される剰余結果信号Ｍ［０：ｎ］のうち、剰余結果信号Ｍ［０］のパルス幅が０とならないように、エッジ電流制御信号１１を変化させてＴｄ時間を増加させる。そして、電流値制御信号生成回路７は、剰余結果信号Ｍ［０：ｎ］のうち、剰余結果信号Ｍ［ｎ］のパルス幅が１とならないように、パルス電流制御信号１２を変化させてＴｓ時間を減少させる。
【０１１８】
例えば、ＣＡＬ信号１３によってキャリブレーション動作モードに設定されると、ＣＡＬ切換え回路１４は、ＲＥＦ信号９を選択するため、Ｔｄ時間はＲＥＦ信号９の最も短い周期に合わせて設定され、続いて、Ｔｓ時間はＲＥＦ信号９の最も長い周期に合わせて設定されることになる。次に、ＣＡＬ信号１３によって通常動作モードに設定されると、ＣＡＬ切換え回路１４は被測定信号５を選択するため、キャリブレーション機能付きジッタ測定回路２０は、ＲＥＦ信号９を基準とした被測定信号５のジッタを測定するように動作する。
【０１１９】
以上のように動作することで、キャリブレーション機能付きジッタ測定回路２０は、最適なＴｄ時間とＴｓ時間とによってジッタ量を求める。
【０１２０】
キャリブレーション機能付きジッタ測定回路２０の効果として、第１の時間であるＴｄ時間を変更できる機能を有するため、被測定信号５の周期に依存しないジッタ測定が可能である。被測定信号５の周期がＴｃｙｃ時間であった場合の、第１の時間であるＴｄ時間と、エッジ間パルス信号６のパルス幅Ｔｅｇ時間の関係は、上述した式３に示す通りである。つまり、測定対象となる被測定信号５の周波数が複数であった場合は、夫々の周期に合わせてＴｄ時間を変更することで、周期差分をキャンセルできるため、パルス幅Ｔｅｇ時間をほぼ一定に保つことができる。また、周期変化分をαとすると、Ｔｄ時間もα時間分変化させることにより、以下の式３Ａに示すように、パルス幅Ｔｅｇを一定にすることができる。
Ｔｅｇ  ＝  （Ｔｃｙｃ＋α）−（Ｔｄ＋α）・・・  式３Ａ
【０１２１】
さらに、キャリブレーション機能付きジッタ測定回路２０は、第２の時間であるＴｓ時間を変更できる機能を有するため、被測定信号５のサイクルジッタ量を測定する際の、サンプリング周期を任意に設定することが可能である。これは、サイクルジッタ値の算出が、エッジ間パルス信号６のパルス幅がＴｓ時間の何倍に相当するかの非負整数Ｎをサイクルジッタ値として算出するためである。
【０１２２】
また、キャリブレーション動作モードでは、キャリブレーション機能付きジッタ測定回路２０の製造バラツキも含めて、Ｔｄ時間とＴｓ時間を設定するため、入力するＲＥＦ信号９が同一品質である場合は、常に同様の条件でジッタ測定が可能となる。
【０１２３】
さらにまた、被測定信号５にジッタが含まれていて、被測定信号５の周期に時間的揺らぎがある場合の、最も短い周期と最も長い周期とを含んだ信号を、ＲＥＦ信号９としてキャリブレーション動作に入力すれば、キャリブレーション機能付きジッタ測定回路２０のジッタ測定範囲を予めプリセットすることも可能である。
【０１２４】
図１１（Ａ）及び（Ｂ）は、本実施の形態２に係る第１可変電流源８１及び第２可変電流源８２の詳細構成を示す回路図である。図１１（Ａ）に示すように、第１可変電流源８１は、可変電流源８０１と、ＰＭＯＳトランジスタＭＰ８０１と、ＮＭＯＳトランジスタＭＮ８０１及び８０２と、を備えている。
【０１２５】
可変電流源８０１は、供給されるエッジ電流制御信号１１によってＭＮ８０１に流れる電流を制御し、エッジ遅延用ＮＭＯＳトランジスタバイアス制御電圧としてＶＢＮＤを出力する。また、ＭＮ８０１とＭＮ８０２はカレントミラー構造になっており、ＭＰ８０１にも同様の電流が流れるため、エッジ遅延用ＰＭＯＳトランジスタバイアス制御電圧としてＶＢＰＤを出力する。
【０１２６】
一方、図１１（Ｂ）に示すように、第２可変電流源８２は、可変電流源８０２と、ＰＭＯＳトランジスタＭＰ８０２と、ＮＭＯＳトランジスタＭＮ８０３及び８０４と、を備えている。
【０１２７】
可変電流源８０２は、供給されるパルス電流制御信号１２によってＭＮ８０３に流れる電流を制御し、パルス幅制御用ＮＭＯＳトランジスタバイアス制御電圧としてＶＢＮＷを出力する。また、ＭＮ８０３とＭＮ８０４はカレントミラー構造になっており、ＭＰ８０２にも同様の電流が流れるため、パルス幅制御用ＰＭＯＳトランジスタバイアス制御電圧としてＶＢＰＤを出力する。
【０１２８】
図１２は、本実施の形態２に係る可変エッジ間パルス生成回路１Ａの詳細構成を示す回路図である。図に示すように、可変エッジ間パルス生成回路１Ａは、ＰＭＯＳトランジスタのＭＰ１０３乃至ＭＰ１０６およびＭＰＤ、および、ＮＭＯＳトランジスタのＭＮ１０１乃至ＭＮ１０５、ＭＮ１０８乃至ＭＮ１１２、ＭＮ１１３乃至ＭＮ１１６およびＭＮＤ、並びに、抵抗素子とから構成される。
【０１２９】
被測定正信号５Ａは、ＭＰ１０３、ＭＮ１１３およびＭＮ１０２のゲート端子に接続され、被測定負信号５Ｂは、ＭＰ１０６、ＭＮ１１６およびＭＮ１０１のゲート端子に接続される。ＶＢＰＤがゲート端子に供給されるＭＰＤは、ソース端子が電源に接続され、ドレイン端子は、ＭＰ１０３乃至ＭＰ１０６のソース端子に接続される。ＭＮ１０１のドレイン端子は、抵抗を介して電源に接続されるとともに、ＭＮ１１０のゲート端子にも接続される。ＭＮ１０２およびＭＮ１０４のドレイン端子は、短絡し、抵抗を介して電源に接続されるとともに、ＭＮ１１２のゲート端子にも接続される。ＭＮ１０１とＭＮ１０２のソース端子は、短絡し、ＭＮ１０３のドレイン端子に接続され、ＭＮ１０３とＭＮ１０５のソース端子は、短絡し、抵抗を介して接地される。ＭＮ１０４のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ１０５のドレイン端子に接続される。ＶＢＮＤがゲート端子に供給されるＭＮＤは、ソース端子が接地され、ドレイン端子は、ＭＮ１１３乃至ＭＮ１１６のソース端子に接続される。ＭＰ１０３、ＭＰ１０４、ＭＮ１１３およびＭＮ１１４のドレイン端子は、短絡し、ＭＰ１０５およびＭＮ１１５のゲート端子に接続されるとともに、ＭＮ１０８のゲート端子にも接続される。ＭＰ１０５、ＭＰ１０６、ＭＮ１１５およびＭＮ１１６のドレイン端子は、短絡し、ＭＰ１０４およびＭＮ１１４のゲート端子に接続されるとともに、ＭＮ１０９のゲート端子にも接続される。ＭＮ１０８のドレイン端子は、エッジ間パルス正信号６Ａとなるが、抵抗を介して電源に接続されるとともに、ＭＮ１０３のゲート端子にも接続される。ＭＮ１０９およびＭＮ１１１のドレイン端子は、短絡し、抵抗を介して電源に接続されるとともに、ＭＮ１０５のゲート端子にも接続される。ＭＮ１０８とＭＮ１０９のソース端子は、短絡し、ＭＮ１１０のドレイン端子に接続され、ＭＮ１１０とＭＮ１１２のソース端子は、短絡し、抵抗を介して接地される。ＭＮ１１１のゲート端子は、抵抗を介して電源に接続され、ソース端子はＭＮ１１２のドレイン端子に接続される。
【０１３０】
可変エッジ間パルス生成回路１Ａとエッジ間パルス生成回路１において、同じ番号のＮＭＯＳトランジスタは、同様に動作する。エッジ間パルス生成回路１において、ＭＰ１０１、ＭＰ１０２、ＭＮ１０６、ＭＮ１０７およびＴｄ時間遅延素子１２０で構成されていた被測定信号５の立ち上がりエッジ遅延部分が、可変エッジ間パルス生成回路１Ａにおいては、ＭＰ１０３乃至ＭＰ１０６、ＭＮ１１３乃至ＭＮ１１６、ＭＰＤおよびＭＮＤで構成されている。
【０１３１】
被測定正信号５Ａの立ち上がりエッジが発生すると、ＭＰ１０３はＯｆｆ状態となりＭＮ１１３がＯｎ状態となる。また、同時に被測定負信号５Ｂの立ち下がりエッジが発生するため、ＭＰ１０６はＯｎ状態となり、ＭＮ１１６はＯｆｆ状態となる。次に、ＭＮ１１３がＯｎ状態となることでＭＰ１０５およびＭＮ１１５のゲート電位は０となるが、ＭＮ１１３乃至ＭＮ１１６のソース端子は、ＶＢＮＤがゲート端子に接続されたＭＮＤを介して接地されているので、ＭＰ１０５およびＭＮ１１５のゲート電位が０となる時間は、ＶＢＮＤによって制限される電流によって決定される。同様に、ＭＰ１０６がＯｎ状態となることでＭＰ１０４およびＭＮ１１４のゲート電位は１となるが、ＭＰ１０３〜ＭＰ１０６のソース端子は、ＶＢＰＤがゲート端子に接続されたＭＰＤを介して電源に接続されているので、ＭＰ１０４およびＭＮ１１４のゲート電位が１となる時間は、ＶＢＰＤによって制限される電流によって決定される。以上のように、被測定正信号５Ａの立ち上がりエッジが発生し、同時に被測定負信号５Ｂの立ち下がりエッジが発生すると、襷がけ状に構成されたＭＰ１０３乃至ＭＰ１０６およびＭＮ１１３乃至ＭＮ１１６のうち、ＭＮ１１３、ＭＮ１１４、ＭＰ１０５およびＭＰ１０６がＯｎ状態となることで動作は安定するが、ＶＢＰＤおよびＶＢＮＤによって制限される電流の量によって、ＭＮ１０８およびＭＮ１０９のゲート端子に供給される電位の遅延時間が決定されることになる。
【０１３２】
次に、被測定正信号５Ａの立ち下がりエッジが発生すると、ＭＰ１０３はＯｎ状態となり、ＭＮ１１３がＯｆｆ状態となる。また、同時に被測定負信号５Ｂの立ち上がりエッジが発生するため、ＭＰ１０６はＯｆｆ状態となり、ＭＮ１１６はＯｎ状態となる。次に、ＭＰ１０３がＯｎ状態となることでＭＰ１０５およびＭＮ１１５のゲート電位は１となるが、ＭＰ１０３乃至ＭＰ１０６のソース端子は、ＶＢＰＤがゲート端子に接続されたＭＰＤを介して電源に接続されているので、ＭＰ１０５およびＭＮ１１５のゲート電位が１となる時間は、ＶＢＰＤによって制限される電流によって決定される。同様に、ＭＮ１１６がＯｎ状態となることでＭＰ１０４およびＭＮ１１４のゲート電位は０となるが、ＭＮ１１３〜ＭＮ１１６のソース端子は、ＶＢＮＤがゲート端子に接続されたＭＮＤを介して接地されているので、ＭＰ１０４およびＭＮ１１４のゲート電位が０となる時間は、ＶＢＮＤによって制限される電流によって決定される。以上のように、被測定正信号５Ａの立ち下がりエッジが発生し、同時に、被測定負信号５Ｂの立ち上がりエッジが発生すると、襷がけ状に構成されたＭＰ１０３乃至ＭＰ１０６およびＭＮ１１３乃至ＭＮ１１６のうち、ＭＰ１０３、ＭＰ１０４、ＭＮ１１５、およびＭＮ１１６がＯｎ状態となることで動作は安定するが、ＶＢＰＤおよびＶＢＮＤによって制限される電流の量によって、ＭＮ１０８およびＭＮ１０９のゲート端子に供給される電位の遅延時間が決定されることになる。
【０１３３】
図１３は、本実施の形態２に係る可変パルス幅剰余分割回路２Ａの詳細構成を示す図である。図に示すように、可変パルス幅剰余分割回路２Ａは、ＶＢＰＷをゲート入力とするＰＭＯＳトランジスタＭＰＷ０、ＭＰＷ１および、ＮＭＯＳトランジスタのＭＮ２０１乃至ＭＮ２０５からなるセルＶＭ０と、ＶＢＰＷをゲート入力とするＰＭＯＳトランジスタＭＰＷ２、ＭＰＷ３および、ＮＭＯＳトランジスタのＭＮ２０６乃至ＭＮ２１０からなるセルＶＭ１と、ＶＢＰＷをゲート入力とするＰＭＯＳトランジスタＭＰＷ４、ＭＰＷ５および、ＮＭＯＳトランジスタのＭＮ２１１乃至Ｍ２１５からなるセルＶＭ２と、図示せぬセルＶＭｎを縦続に複数段接続して構成され、セルＶＭ０、セルＶＭ１、セルＶＭ２、およびセルＶＭｎは同じ構成を有している。
【０１３４】
エッジ間パルス正信号６Ａは、ＭＮ２０１、ＭＮ２０３、ＭＮ２０６、およびＭＮ２１１のゲート端子に接続され、図示せぬＶＭｎにも同様に接続される。また、エッジ間パルス負信号６Ｂは、ＭＮ２０２、ＭＮ２０５、ＭＮ２０７、およびＭＮ２１２のゲート端子に接続され、図示せぬＶＭｎにも同様に接続される。
【０１３５】
ＭＮ２０１のドレイン端子は、ＭＢ［０］として出力されＭＮ２１０のゲート端子に接続されるとともに、ＶＢＰＷがゲート端子に接続されたＭＰＷ０を介して電源に接続される。ＭＮ２０２とＭＮ２０４のドレイン端子は、短絡し、Ｍ［０］出力としてＭＮ２０８のゲート端子に接続されるとともに、ＶＢＰＷがゲート端子に接続されたＭＰＷ１を介して電源に接続される。ＭＮ２０１とＭＮ２０２のソース端子は、短絡し、ＭＮ２０３のドレイン端子に接続され、ＭＮ２０３とＭＮ２０５のソース端子は、短絡し、ＶＢＮＷがゲート端子に接続されたＭＮＷ０を介して接地される。ＭＮ２０４のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ２０５のドレイン端子に接続される。ＭＮ２０６のドレイン端子は、ＭＢ［１］として出力されＭＮ２１５のゲート端子に接続されるとともに、ＶＢＰＷがゲート端子に接続されたＭＰＷ２を介して電源に接続される。ＭＮ２０７とＭＮ２０９のドレイン端子は、短絡し、Ｍ［１］出力としてＭＮ２１３のゲート端子に接続されるとともに、ＶＢＰＷがゲート端子に接続されたＭＰＷ３を介して電源に接続される。ＭＮ２０６とＭＮ２０７のソース端子は、短絡し、ＭＮ２０８のドレイン端子に接続され、ＭＮ２０８とＭＮ２１０のソース端子は、短絡し、ＶＢＮＷがゲート端子に接続されたＭＮＷ１を介して接地される。ＭＮ２０９のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ２１０のドレイン端子に接続される。ＭＮ２１１のドレイン端子は、ＭＢ［２］として出力されるとともに、ＶＢＰＷがゲート端子に接続されたＭＰＷ４を介して電源に接続される。ＭＮ２１２とＭＮ２１４のドレイン端子は、短絡し、Ｍ［２］出力として出力されるとともに、ＶＢＰＷがゲート端子に接続されたＭＰＷ５を介して電源に接続される。ＭＮ２１１とＭＮ２１２のソース端子は、短絡し、ＭＮ２１３のドレイン端子に接続され、ＭＮ２１３とＭＮ２１５のソース端子は、短絡し、ＶＢＮＷがゲート端子に接続されたＭＮＷ２を介して接地される。ＭＮ２１４のゲート端子は、抵抗を介して電源に接続され、ソース端子は、ＭＮ２１５のドレイン端子に接続される。
【０１３６】
可変パルス幅剰余分割回路２Ａとパルス幅剰余分割回路２において、同じ番号のＮＭＯＳトランジスタは、同様に動作する。Ｍ［０］は、ＶＢＰＷがゲート端子に接続されたＭＰＷ０によって電源に接続され、ＶＢＮＷがゲート端子に接続されたＭＮＷ０によって接地されているため、Ｍ［０］の電位が変化する時間は、ＶＢＰＷとＶＢＮＷによって制限される電流によって決定される。また、ＭＢ［０］は、ＶＢＰＷがゲート端子に接続されたＭＰＷ１によって電源に接続され、ＶＢＮＷがゲート端子に接続されたＭＮＷ０によって接地されているため、ＭＢ［０］の電位が変化する時間は、ＶＢＰＷとＶＢＮＷによって制限される電流によって決定される。同様に、Ｍ［１］は、ＶＢＰＷがゲート端子に接続されたＭＰＷ２によって電源に接続され、ＶＢＮＷがゲート端子に接続されたＭＮＷ１によって接地されているため、Ｍ［１］の電位が変化する時間は、ＶＢＰＷとＶＢＮＷによって制限される電流によって決定される。また、ＭＢ［１］は、ＶＢＰＷがゲート端子に接続されたＭＰＷ３によって電源に接続され、ＶＢＮＷがゲート端子に接続されたＭＮＷ１によって接地されているため、ＭＢ［１］の電位が変化する時間は、ＶＢＰＷとＶＢＮＷによって制限される電流によって決定される。さらに、Ｍ［２］は、ＶＢＰＷがゲート端子に接続されたＭＰＷ４によって電源に接続され、ＶＢＮＷがゲート端子に接続されたＭＮＷ２によって接地されているため、Ｍ［２］の電位が変化する時間は、ＶＢＰＷとＶＢＮＷによって制限される電流によって決定される。また、ＭＢ［２］は、ＶＢＰＷがゲート端子に接続されたＭＰＷ５によって電源に接続され、ＶＢＮＷがゲート端子に接続されたＭＮＷ２によって接地されているため、ＭＢ［２］の電位が変化する時間は、ＶＢＰＷとＶＢＮＷによって制限される電流によって決定される。以上のように、エッジ間パルス正信号６Ａおよびエッジ間パルス負信号６Ｂが変化し、Ｍ［０］およびＭＢ［０］の電位が変化する遅延時間と、Ｍ［０］およびＭＢ［０］が変化し、Ｍ［１］およびＭＢ［１］の電位が変化する遅延時間と、Ｍ［１］およびＭＢ［１］が変化し、Ｍ［２］およびＭＢ［２］の電位が変化する遅延時間は、ＶＢＰＷおよびＶＢＮＷによって制限される電流の量によって決定されることになる。
【０１３７】
図１４は、本実施の形態２に係る電流値制御信号生成回路７の詳細構成を示す図である。図に示すように電流値制御信号生成回路７は、エッジ間パルス正信号６Ａを入力とするインバータＩＮＶ７００と、ＤタイプフリップフロップＦＦ７００〜ＦＦ［７００＋ｎ−１］と、アップダウンカウントデコーダー１６とで構成される。ＩＮＶ７００の出力は、ＦＦ［７００＋Ｊ］のクロック入力に接続される。また、ＦＦ［７００＋Ｊ］のＤ入力には、剰余結果信号Ｍ［Ｊ］が接続され、Ｑ出力は剰余結果保持信号Ａ「Ｊ」となる。アップダウンカウントデコーダー１６は、剰余結果保持信号Ａ［Ｊ］とＣＡＬ信号１３が入力され、エッジ電流制御信号１１とパルス電流制御信号１２を出力する。
【０１３８】
入力されるＣＡＬ信号１３によってキャリブレーション動作モードに設定されるとアップダウンカウントデコーダー１６は、可変電流源８の可変電流源８０１における電流値が最大となる制御信号をエッジ電流制御信号１１に初期値として設定する。可変電流源８０１の電流値が最大となると、エッジ遅延用ＰＭＯＳトランジスタバイアス制御電圧であるＶＢＰＤと、エッジ遅延用ＮＭＯＳトランジスタバイアス制御電圧であるＶＢＮＤが最大となるために、エッジ遅延用トランジスタのスルーレートが最大となり、次段に伝達する時間が最小となることで、Ｔｄ時間が最小となる。また、入力されるＣＡＬ信号１３によってキャリブレーション動作モードに設定されるとアップダウンカウントデコーダー１６は、可変電流源８の可変電流源８０２における電流値が最小となる制御信号をパルス電流制御信号１２に初期値として設定する。可変電流源８０２の電流値が最小となると、パルス遅延用ＰＭＯＳトランジスタバイアス制御電圧であるＶＢＰＷと、パルス遅延用ＮＭＯＳトランジスタバイアス制御電圧であるＶＢＮＷが最小となるために、パルス遅延用トランジスタのスルーレートが最小となり、次段に伝達する時間が最大となることで、Ｔｓ時間が最大となる。
【０１３９】
次に、ＦＦ［７００＋Ｊ］は、エッジ間パルス正信号６Ａの立ち下がりエッジが発生する度に剰余結果信号Ｍ［Ｊ］をラッチし、剰余結果保持信号Ａ［Ｊ］としてアップダウンカウントデコーダー１６に供給する。アップダウンカウントデコーダー１６は、剰余結果保持信号Ａ［０：ｎ−１］のうち、剰余結果保持信号Ａ［０］が０とならないように、エッジ電流制御信号１１を変化させて可変電流源８０１の電流値を減少させＴｄ時間を増加させる。続いて、アップダウンカウントデコーダー１６は、剰余結果保持信号Ａ［０：ｎ−１］のうち、剰余結果保持信号Ａ［ｎ−１］が１とならないように、パルス電流制御信号１２を変化させて可変電流源８０２の電流値を増加させＴｓ時間を減少させる。
【０１４０】
電流値制御信号生成回路７は、ＣＡＬ信号１３によってキャリブレーション動作モードに設定されている間、エッジ間パルス正信号６Ａの立ち下がりエッジが発生する度に変化する剰余結果保持信号Ａ［０：ｎ−１］のうち、剰余結果保持信号Ａ［０］が０とならないようにエッジ電流制御信号１１を変化させ、剰余結果保持信号Ａ［ｎ−１］が１とならないようにパルス電流制御信号１２を変化させる。
【０１４１】
つまり、ＣＡＬ信号１３によってキャリブレーション動作モードに設定されている間は、ＣＡＬ切替え回路１４は、ＲＥＦ信号９を選択するため、ＲＥＦ信号９の最も短い周期においても剰余結果保持信号Ａ［０］が０とならないようにエッジ電流制御信号１１を変化させ、ＲＥＦ信号９の最も長い周期においても剰余結果保持信号Ａ［ｎ−１］が１とならないようにパルス電流制御信号１２を変化させるため、Ｔｄ時間はＲＥＦ信号９の最も短い周期に合わせて設定され、Ｔｓ時間はＲＥＦ信号９の最も長い周期に合わせて設定される。
【０１４２】
以上のように、キャリブレーション機能付きジッタ測定回路２０は、ＲＥＦ信号９の最も短い周期、並びに、最も長い周期を元にＴｄ時間および、Ｔｓ時間を調整し動作するため、ＲＥＦ信号９を基準とし、被測定信号５のジッタを測定するように動作する。
【０１４３】
尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【０１４４】
【図１】本発明の実施の形態１に係るジッタ測定回路の構成を示すブロック図である。
【図２】本発明の実施の形態１に係るエッジ間パルス生成回路の詳細構成を示す回路図である。
【図３】本発明の実施の形態１に係るワンホットステート回路の詳細構成を示す回路図である。
【図４】本発明の実施の形態１に係るエッジ間パルス生成回路の詳細構成を示す回路図である。
【図５】本発明の実施の形態１に係るエッジ間パルス生成回路の動作を示すタイミングチャートである。
【図６Ａ】本発明の実施の形態１に係るパルス幅剰余分割回路の動作を示すタイミングチャートである。
【図６Ｂ】本発明の実施の形態１に係るパルス幅剰余分割回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態１に係るワンホットステート回路の状態遷移を説明するための図である。
【図８】本発明の実施の形態１に係るワンホットステート回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態１に係る累積保持回路の動作を示すタイミングチャートである。
【図１０】本発明の実施の形態２に係るキャリブレーション機能付きジッタ測定回路の構成を示すブロック図である。
【図１１Ａ】本発明の実施の形態２に係る第１可変電流源の詳細構成を示す回路図である。
【図１１Ｂ】本発明の実施の形態２に係る第２可変電流源の詳細構成を示す回路図である。
【図１２】本発明の実施の形態２に係る可変エッジ間パルス生成回路の詳細構成を示す回路図である。
【図１３】本発明の実施の形態２に係る可変パルス幅剰余分割回路の詳細構成を示す回路図である。
【図１４】本発明の実施の形態２に係る電流値制御信号生成回路の詳細構成を示す回路図である。
【図１５】関連する技術のジッタ検出回路の構成を示すブロック図である。
【図１６】関連する技術の比較パルス発生回路と入出力の関係を示す図である。
【図１７】関連する技術の周期信号発生回路を示すブロック図である。
【図１８】関連する技術の周期信号発生回路の詳細構成を示す図である。
【図１９】関連する技術のジッタの蓄積の様子を示すタイミングチャートである。
【符号の説明】
【０１４５】
１  エッジ間パルス生成回路、２  パルス幅剰余分割回路、
３  ワンホットステート回路、４  累積保持回路、５  被測定信号、
６  エッジ間パルス信号、
Ｍ  剰余結果信号、Ｄ  サイクルジッタ信号、Ｑ  累積ジッタ信号、
Ｔｃｙｃ  周期時間、Ｔｅｇ  パルス幅、Ｔｊｔ１  差分時間、Ｔｊｔ２  差分時間、
Ｔｄ  第１の時間、Ｔｓ  第２の時間、
ＬＯＯＰ１  ループ条件、ＬＯＯＰ２  ループ条件、ＳＴＡＴＥ１  状態、
ＳＴＡＴＥ２  状態、ＴＲＡＮＳ１  遷移条件、ＴＲＡＮＳ２  遷移条件、
１０  ジッタ検出回路、１０３  比較パルス発生回路、１０３２  ＥＸＯＲ回路、
１０４  周期信号発生回路、１０４２０  チャージポンプ回路、１０４２１  電流源、
１０４２２  スイッチ、１０４３２  スイッチ、１０４３  三角波発生回路、
１０４３１  容量、１０４３３  容量出力ノード、１０４４  コンパレータ、
１０４６  スイッチ、１０５  カウンタ、１０６  カウンタ出力信号
１Ａ  可変エッジ間パルス生成回路、２Ａ  可変パルス幅剰余分割回路
５Ａ  被測定正信号、５Ｂ  被測定負信号、
６Ａ  エッジ間パルス正信号、６Ｂ  エッジ間パルス負信号、
７  電流値制御信号生成回路、
８  可変電流源、８１  第１可変電流源、８２  第２可変電流源、９  ＲＥＦ信号
１１  エッジ電流制御信号、１２  パルス電流制御信号、１３  ＣＡＬ信号
１４  ＣＡＬ切換え回路、１５  キャリブレーション部
１６  アップダウンカウントデコーダー
２０  キャリブレーション機能付きジッタ測定回路
８０１  可変電流源、８０２  可変電流源、１２０  Ｔｄ時間遅延素子
ＥＸＯＲ  ２入力ＥｘｃｌｕｓｉｖｅＯＲゲート、ＦＦ  Ｄタイプフリップフロップ
ＩＮＶ２００、ＩＮＶ４００、ＩＮＶ７００  インバータ
Ｍ０、Ｍ１、Ｍ２、及び、Ｍｎ  セル
ＭＮ１０１乃至ＭＮ１１６、ＭＮ２０１乃至ＭＮ２１５、ＭＮ８０１乃至８０４  ＮＭＯＳトランジスタ
ＭＰ１０１乃至ＭＰ１０６、ＭＰ８０１およびＭＰ８０２、ＭＰＷ０乃至ＭＰＷ５  ＰＭＯＳトランジスタ
ＮＤ  ナンドゲート
ＶＭ０、ＶＭ１、ＶＭ２、およびＶＭｎ  セル
【図１】
2010021912.tif 000003
【図２】
2010021912.tif 000004
【図３】
2010021912.tif 000005
【図４】
2010021912.tif 000006
【図５】
2010021912.tif 000007
【図６Ａ】
2010021912.tif 000008
【図６Ｂ】
2010021912.tif 000009
【図７】
2010021912.tif 000010
【図８】
2010021912.tif 000011
【図９】
2010021912.tif 000012
【図１０】
2010021912.tif 000013
【図１１Ａ】
2010021912.tif 000014
【図１１Ｂ】
2010021912.tif 000015
【図１２】
2010021912.tif 000016
【図１３】
2010021912.tif 000017
【図１４】
2010021912.tif 000018
【図１５】
2010021912.tif 000019
【図１６】
2010021912.tif 000020
【図１７】
2010021912.tif 000021
【図１８】
2010021912.tif 000022
【図１９】
2010021912.tif 000023