(57)【要約】【課題】バースト動作区間で一定区間ごとにパルスを発生させるために用いられるクロックシフターの数を減少させることによって、ＬＰＤＤＲ２で回路の具現が容易で且つ電流消耗を節減できるようにするバーストモード制御回路を提供する。【解決手段】バーストモード動作区間の間にイネーブルされるバースト区間信号を生成するバースト区間信号生成部と、リードコマンド及びライトコマンドに応答してバースト区間信号のイネーブル区間の間に所定周期ごとに生成されるパルスを含むバーストパルスを生成するバーストパルス生成部と、バーストパルス及びクロック信号を受信してバーストモード動作区間の間にデータ入出力を制御するカラムアクセス信号を生成するカラムアクセス信号生成部と、を含む構成とした。【選択図】図２
2010160870.tif 000002
【特許請求の範囲】
【請求項１】
バーストモード動作区間の間にイネーブルされるバースト区間信号を生成するバースト区間信号生成部と、
リードコマンド及びライトコマンドに応答して前記バースト区間信号のイネーブル区間の間に所定周期ごとに生成されるパルスを含むバーストパルスを生成するバーストパルス生成部と、
前記バーストパルス及びクロック信号を受信して前記バーストモード動作区間の間にデータ入出力を制御するカラムアクセス信号を生成するカラムアクセス信号生成部と、
を含むバーストモード制御回路。
【請求項２】
前記バースト区間信号生成部は、
前記リードコマンド又は前記ライトコマンドが入力される場合、所定パルス幅で生成される第１パルス信号を前記クロック信号に応答してシフティングさせて第２パルス信号を生成するパルス信号生成部と、
前記第２パルス信号及びバースト終了信号に応答して前記バースト区間信号を駆動する信号駆動部と、
を含む、請求項１に記載のバーストモード制御回路。
【請求項３】
前記パルス信号生成部は、
前記リードコマンド及び前記ライトコマンドに応答して前記第１パルス信号を生成する第１パルス信号生成部と、
前記クロック信号に応答して前記第１パルス信号をシフティングさせて前記第２パルス信号及びリセット信号を生成するクロックシフティング部と、
を含む、請求項２に記載のバーストモード制御回路。
【請求項４】
前記第１パルス信号は、前記リードコマンド又は前記ライトコマンドのパルスが入力される場合にイネーブルされ、前記リセット信号がイネーブルされる場合にディセーブルされる、請求項３に記載のバーストモード制御回路。
【請求項５】
前記第１パルス信号生成部は、
前記リセット信号とバースト信号とを受信して論理演算を行う論理部と、
前記論理部の出力信号に応答して第１ノードを駆動する駆動部と、
前記リードコマンド及び前記ライトコマンドに応答して前記駆動部の駆動を制御する駆動制御部と、
前記第１ノードと前記第２パルス信号が出力される第２ノードとの間に連結されたラッチ部と、
を含む、請求項３に記載のバーストモード制御回路。
【請求項６】
前記第１パルス信号生成部は、パワーアップ信号に応答して前記第１ノードを初期化する初期化部を更に含む、請求項５に記載のバーストモード制御回路。
【請求項７】
前記クロックシフティング部は、
前記第１パルス信号を前記クロック信号の整数倍周期だけシフティングさせて前記第２パルス信号として出力するパルス出力部と、
前記第１パルス信号がイネーブルされ、前記クロック信号の整数倍周期だけ区間が経過した後にイネーブルされるリセット信号を出力するリセット信号出力部と、
を含む、請求項３に記載のバーストモード制御回路。
【請求項８】
前記パルス出力部は、
前記クロック信号に応答して前記第１パルス信号を伝達する第１伝達ゲートと、
前記第１伝達ゲートの出力信号をラッチする第１ラッチ部と、
前記クロック信号に応答して前記第１ラッチ部の出力信号を伝達する第２伝達ゲートと、
前記第２伝達ゲートの出力信号をラッチする第２ラッチ部と、
を含む、請求項７に記載のバーストモード制御回路。
【請求項９】
前記パルス出力部は、パワーアップ信号に応答して前記第２伝達ゲートの出力ノードを初期化する初期化素子を更に含む、請求項８に記載のバーストモード制御回路。
【請求項１０】
前記リセット信号出力部は、前記クロック信号に応答して前記第１ラッチ部の出力信号をバッファリングして前記リセット信号として出力する、請求項８に記載のバーストモード制御回路。
【請求項１１】
前記バースト区間信号は、前記第２パルス信号のパルスが入力される場合にイネーブルされ、前記バースト終了信号のパルスが入力される場合にディセーブルされる、請求項２に記載のバーストモード制御回路。
【請求項１２】
前記バースト終了信号は、バーストモードが終了する区間でパルスとして生成される、請求項１１に記載のバーストモード制御回路。
【請求項１３】
前記信号駆動部は、
前記第２パルス信号に応答して第１ノードをプルダウン駆動するプルダウン素子と、
前記バースト終了信号に応答して前記第１ノードをプルアップ駆動する第１プルアップ素子と、
を含む、請求項２に記載のバーストモード制御回路。
【請求項１４】
前記信号駆動部は、
前記第１ノードと前記バースト区間信号が出力される第２ノードとの間に連結されてラッチするラッチ部と、
インタラプトによってバーストモードを一時中断するためのインタラプト終了パルスに応答して前記第１ノードをプルアップ駆動する第２プルアップ素子と、
を更に含む、請求項１３に記載のバーストモード制御回路。
【請求項１５】
前記バーストパルス生成部は、
リードコマンドまたはライトコマンドのパルスが入力される場合、前記クロック信号に応答してオシレーティングして所定周期を持つ内部クロックを生成する内部クロック生成部と、
前記バースト区間信号に応答して前記内部クロックをバッファリングし、前記バーストパルスとして出力するバッファ部と、
を含む、請求項１に記載のバーストモード制御回路。
【請求項１６】
前記内部クロック生成部は、
前記リードコマンド、前記ライトコマンド及びバースト信号を受信して第１及び第２制御信号を生成する制御信号生成部と、
前記第１制御信号に応答して駆動されるノードの信号を前記第２制御信号に応答してオシレーティングし、前記内部クロックを生成するオシレータと、
を含む、請求項１５に記載のバーストモード制御回路。
【請求項１７】
前記制御信号生成部は、
前記リードコマンド及び前記ライトコマンドを受信して論理演算を行う論理部と、
前記論理部の出力信号及び前記バースト信号を受信して論理演算を行い、前記第１制御信号を生成する第１論理素子と、
前記第１論理素子の出力信号及び前記クロック信号を受信して論理演算を行い、前記第２制御信号を生成する第２論理素子と、
を含む、請求項１６に記載のバーストモード制御回路。
【請求項１８】
前記第１制御信号は、前記リードコマンド又は前記ライトコマンドのパルスが入力される区間でイネーブルされ、
前記第２制御信号は、前記リードコマンドまたは前記ライトコマンドのパルスが入力された後にイネーブルされる、請求項１６に記載のバーストモード制御回路。
【請求項１９】
前記カラムアクセス信号生成部は、前記クロック信号に応答して前記バーストパルスをバッファリングして前記カラムアクセス信号として出力する、請求項１に記載のバーストモード制御回路。
【請求項２０】
バーストモード動作区間の間に所定周期ごとに生成されるパルスを含むバーストパルスを生成するバーストパルス生成部と、
前記バーストパルス及びクロック信号を受信し、前記バーストモード動作区間の間にデータ入出力を制御するカラムアクセス信号を生成するカラムアクセス信号生成部と、
を含むバーストモード制御回路。
【請求項２１】
前記バーストパルス生成部は、
リードコマンド又はライトコマンドのパルスが入力される場合に前記クロック信号に応答してオシレーティングし、所定周期を持つ内部クロックを生成する内部クロック生成部と、
前記バーストモード動作区間の間に前記内部クロックをバッファリングして前記バーストパルスとして出力するバッファ部と、
を含む、請求項２０に記載のバーストモード制御回路。
【請求項２２】
前記内部クロック生成部は、
前記リードコマンド、前記ライトコマンド及びバースト信号を受信して第１及び第２制御信号を生成する制御信号生成部と、
前記第１制御信号に応答して駆動されるノードの信号を前記第２制御信号に応答してオシレーティングし、前記内部クロックを生成するオシレータと、
を含む、請求項２１に記載のバーストモード制御回路。
【請求項２３】
前記制御信号生成部は、
前記リードコマンド及び前記ライトコマンドを受信して論理演算を行う論理部と、
前記論理部の出力信号及び前記バースト信号を受信して論理演算を行い、前記第１制御信号を生成する第１論理素子と、
前記第１論理素子の出力信号及び前記クロック信号を受信して論理演算を行い、前記第２制御信号を生成する第２論理素子と、
を含む、請求項２２に記載のバーストモード制御回路。
【請求項２４】
前記第１制御信号は、前記リードコマンド又は前記ライトコマンドのパルスが入力される区間でイネーブルされ、
前記第２制御信号は、前記リードコマンド又は前記ライトコマンドのパルスが入力された後にイネーブルされる、請求項２２に記載のバーストモード制御回路。
【請求項２５】
前記カラムアクセス信号生成部は、前記クロック信号に応答して前記バーストパルスをバッファリングし、前記カラムアクセス信号として出力する、請求項２０に記載のバーストモード制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、より詳細には、ＬＰＤＤＲ２で回路の具現が容易で且つ電流消耗を節減できるバーストモード制御回路に関する。
【背景技術】
【０００２】
一般的に、データ入出力時にクロックの立ち上がりエッジ及び立ち下がりエッジの両方でそれぞれ同期されてデータを入出力することができるようにするＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）は、連続したリード又はライト動作を效果的に行うために、バーストモード（ＢＵＲＳＴ  ＭＯＤＥ）で動作する。
【０００３】
バーストモードは、第１バースト信号（ＢＬ４）及び第２バースト信号（ＢＬ８）によって設定されるが、まず、第１バースト信号（ＢＬ４）がハイレベルに設定された場合、バースト長（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）が４に設定され、一つのコマンドによって４ビットのデータが連続して入出力され、第２バースト信号（ＢＬ８）がハイレベルに設定された場合、バースト長が８に設定され、一つのコマンドによって８ビットのデータが連続して入出力される。
【０００４】
通常、ＤＤＲ２では、バースト長が８まで定義されるので、バーストモードを提供するための内部コマンド発生回路の具現が容易だった。
【０００５】
一方、最近では、モバイル機器の消耗電力及びデータ伝送速度を画期的に改善したＬＰＤＤＲ２（Ｌｏｗ  Ｐｏｗｅｒ  ＤＤＲ２）が開発された。ＬＰＤＤＲ２は、１．２（Ｖ）の電圧で業界最高速である８００Ｍｂｐｓのデータ伝送速度を具現でき、６６ナノ（ｎａｎｏ）超微細工程が適用され、モバイルメモリチップを９ｍｍ＊１２ｍｍ大きさでパッケージング（ｐａｃｋａｇｉｎｇ）できる。
【０００６】
ＬＰＤＤＲ２では、バースト長が１６まで定義されるので、バーストモード動作を制御するカラムアクセス信号を生成するためのバーストモード制御回路の具現が非常に複雑であるという問題があった。
【０００７】
このような問題を、ＬＰＤＤＲ２に用いられる従来技術のバーストモード制御回路の構成について、図１を参照して説明する。
【０００８】
図１に示す従来技術のバーストモード制御回路は、４ビットプリフェッチが適用される場合に用いられる回路で、内部コマンド生成部１０、バーストパルス制御部１２及びカラムアクセス信号生成部１４で構成される。
【０００９】
内部コマンド生成部１０は、クロック信号ＣＬＫに応答して複数の外部コマンドＣＭＤ＜０：３＞をデコーディングし、リードコマンドＲＤ＿ＣＭＤＰ、ライトコマンドＷＴ＿ＣＭＤＰ、インタラプト終了信号ＢＳＴを生成する。ここで、リードコマンドＲＤ＿ＣＭＤＰは、リード動作時に生成されるパルス信号であり、ライトコマンドＷＴ＿ＣＭＤＰは、ライト動作時に生成されるパルス信号であり、インタラプト終了信号ＢＳＴは、インタラプト（ｉｎｔｅｒｒｕｐｔ）によってバーストモードを一時中断しようとする時に生成されるパルス信号から生成されるレベル信号である。
【００１０】
バーストパルス制御部１２は、リード動作時にリードコマンドＲＤ＿ＣＭＤＰのパルスが入力されたり、ライト動作時にライトコマンドＷＴ＿ＣＭＤＰのパルスが入力される時、第１バースト信号ＢＬ４及び第２バースト信号ＢＬ８によってバーストパルスＹＢＵＲＳＴＰのパルス数を調節する。より具体的には、バースト長が４に設定されて第１バースト信号ＢＬ４のみがハイレベルである場合、バーストパルスＹＢＵＲＳＴＰのパルスは生成されなく、バースト長が８に設定されて第２バースト信号ＢＬ８のみがハイレベルである場合、バーストパルスＹＢＵＲＳＴＰは１個のパルスとして生成され、バースト長が１６に設定されて第１バースト信号ＢＬ４及び第２バースト信号ＢＬ８がいずれもローレベルである場合、バーストパルスＹＢＵＲＳＴＰは３個のパルスとして生成される。
【００１１】
カラムアクセス信号生成部１４は、クロック信号ＣＬＫに同期してバーストパルスＹＢＵＲＳＴＰからカラムアクセス信号ＩＮＴ＿ＣＡＳＰを生成する。カラムアクセス信号ＩＮＴ＿ＣＡＳＰは、バーストパルスＹＢＵＲＳＴＰと同様に、バースト長が４に設定された場合にはパルスとして生成されなく、バースト長が８の場合に１個のパルスとして生成され、バースト長が１６の場合に３個のパルスとして生成される。このように生成されたカラムアクセス信号ＩＮＴ＿ＣＡＳＰによってバーストモードが行われるが、これは、４ビットプリフェッチが適用された場合に基本的に４ビットのデータが入出力され、カラムアクセス信号ＩＮＴ＿ＣＡＳＰのパルスが一つ生成されるたびに４ビットのデータが入出力されるためである。
【００１２】
本出願と関連のある技術が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第６３２４１２０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来のバーストモード制御回路に含まれたバーストパルス制御部１２は、バースト長１６と設定されたバーストモードを提供するために３個のクロックシフター（ｃｌｏｃｋ  ｓｈｉｆｔｅｒ）で構成されるから、回路の具現が非常に複雑なだけでなく、電流消耗も非常に大きいという問題があった。
【００１５】
そこで、本発明は、以上の問題点に鑑みて為されたものであり、その目的の一例は、バースト動作区間で一定区間ごとにパルスを発生させるために用いられるクロックシフターの数を減少させることによって、ＬＰＤＤＲ２で回路の具現が容易で且つ電流消耗を節減できるようにするバーストモード制御回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、本発明のバーストモード制御回路は、バーストモード動作区間の間にイネーブルされるバースト区間信号を生成するバースト区間信号生成部と、リードコマンド及びライトコマンドに応答して当該バースト区間信号のイネーブル区間の間に所定周期ごとに生成されるパルスを含むバーストパルスを生成するバーストパルス生成部と、該バーストパルス及びクロック信号を受信して当該バーストモード動作区間の間にデータ入出力を制御するカラムアクセス信号を生成するカラムアクセス信号生成部と、を含む。
【００１７】
また、上記の目的を達成するために、本発明のバーストモード制御回路は、バーストモード動作区間の間に所定周期ごとに生成されるパルスを含むバーストパルスを生成するバーストパルス生成部と、該バーストパルス及びクロック信号を受信して当該バーストモード動作区間の間にデータ入出力を制御するカラムアクセス信号を生成するカラムアクセス信号生成部と、を含む。
【図面の簡単な説明】
【００１８】
【図１】ＬＰＤＤＲ２に用いられる従来技術のバーストモード制御回路の構成を示すブロック図である。
【図２】本発明の一実施形態に係るバーストモード制御回路の構成の一例を示すブロック図である。
【図３】図２に示すバーストモード制御回路に含まれたバースト区間信号生成部の回路図の一例である。
【図４】図３に示すバースト区間信号生成部に含まれたクロックシフティング部の回路図の一例である。
【図５】図２に示すバーストモード制御回路に含まれたバーストパルス生成部の回路図の一例である。
【図６】図２に示すバーストモード制御回路に含まれたカラムアクセス信号生成部の回路図の一例である。
【図７】図２に示すバーストモード制御回路の動作を説明するためのタイミング図の一例である。
【発明を実施するための形態】
【００１９】
以下、実施形態を用いて本発明をより詳細に説明する。
【００２０】
なお、これらの実施形態は単に本発明を例示するためのもので、本発明の権利保護範囲がこれらの実施形態により制限されることはない。
【００２１】
まず、本発明の一実施形態に係るバーストモード制御回路の構成及び機能について、図２等を参照して説明する。
【００２２】
図２は、本発明の一実施形態に係るバーストモード制御回路の構成を示すブロック図である。
【００２３】
図２に示すように、本実施形態に係るバーストモード制御回路は、内部コマンド生成部２、バースト区間信号生成部３、バーストパルス生成部４及びカラムアクセス信号生成部５を含む。
【００２４】
内部コマンド生成部２は、クロック信号ＣＬＫに応答して複数の外部コマンドＣＭＤ＜０：３＞をデコーディングし、リードコマンドＲＤ＿ＣＭＤＰ、ライトコマンドＷＴ＿ＣＭＤＰ、インタラプト終了パルスＢＳＴＰを生成する。内部コマンド生成部２は、従来とは違い、インタラプト（ｉｎｔｅｒｒｕｐｔ）によってバーストモードを一時中断しようとする時に生成されるパルス信号をレベル信号に変換せずに、そのままインタラプト終了パルスＢＳＴＰとして出力する。
【００２５】
バースト区間信号生成部３は、図３に示すように、パルス信号生成部３０及び信号駆動部３２で構成される。
【００２６】
パルス信号生成部３０は、第１パルス信号生成部３００及びクロックシフティング部３１０で構成される。
【００２７】
バースト区間信号生成部３の構成についてより具体的に説明すると、下記の通りである。
【００２８】
第１パルス信号生成部３００は、論理部３０１、駆動部３０２、駆動調節部３０３、初期化部３０４及びラッチ部３０５で構成される。
【００２９】
論理部３０１は、バースト長（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）が４と設定された場合、ハイレベルで入力されるバースト信号ＢＬ４の反転信号とリセット信号ＲＥＳＥＴとを受信して論理積演算を行うＮＡＮＤゲートＮＤ３１及びインバータＩＶ３１で構成される。
【００３０】
駆動部３０２は、論理部３０１の出力信号がローレベルである場合にプルアップ駆動のためにターンオンされるＰＭＯＳトランジスタＰ３０、及び論理部３０１の出力信号がハイレベルである場合にプルダウン駆動のためにターンオンされるＮＭＯＳトランジスタＮ３０で構成される。
【００３１】
駆動調節部３０３は、リードコマンドＲＤ＿ＣＭＤのハイレベルパルスが入力される場合にターンオンされるＮＭＯＳトランジスタＮ３１、及びライトコマンドＷＴ＿ＣＭＤのハイレベルパルスが入力される場合にターンオンされるＮＭＯＳトランジスタＮ３２で構成される。
【００３２】
初期化部３０４は、パワーアップ区間でローレベルであるパワーアップ信号ＰＷＲＵＰに応答してノードｎｄ３０をハイレベルに初期化するＰＭＯＳトランジスタＰ３１で構成される。
【００３３】
このような構成の第１パルス信号生成部３００は、リセット信号ＲＥＳＥＴがハイレベルで入力された状態で、バースト長が８または１６と設定され、リードコマンドＲＤ＿ＣＭＤまたはライトコマンドＷＴ＿ＣＭＤのハイレベルパルスが入力される場合、ハイレベルにイネーブルされた第１パルス信号ＰＳ１を生成する。一方、第１パルス信号生成部３００は、バースト長が４と設定された場合またはローレベルのリセット信号ＲＥＳＥＴが入力される場合、ローレベルの第１パルス信号ＰＳ１を生成する。
【００３４】
クロックシフティング部３１０は、図４に示すように、パルス出力部３１１及びリセット信号出力部３１４で構成される。
【００３５】
パルス出力部３１１は、クロック信号ＣＬＫの立ち下がりエッジ（ハイレベルからローレベルに遷移）で第１パルス信号ＰＳ１を伝達する伝達ゲートＴ３０と、伝達ゲートＴ３０の出力信号をラッチするラッチ部３１２と、クロック信号ＣＬＫの立ち上がりエッジ（ローレベルからハイレベルに遷移）でラッチ部３１２の出力信号を伝達する伝達ゲートＴ３１と、伝達ゲートＴ３１の出力信号をラッチして第２パルス信号ＰＳ２を出力するラッチ部３１３と、で構成される。
【００３６】
また、リセット信号出力部３１４は、ハイレベルのクロック信号ＣＬＫが入力される場合に、ラッチ部３１２の出力信号をバッファリングしてリセット信号ＲＥＳＥＴとして出力する。
【００３７】
このような構成のクロックシフティング部３１０は、ハイレベルにイネーブルされた第１パルス信号ＰＳ１が入力されると、クロック信号ＣＬＫの一周期分の区間が経過した後ハイレベルにイネーブルされた第２パルス信号ＰＳ２及びローレベルにイネーブルされたリセット信号ＲＥＳＥＴを生成する。ローレベルにイネーブルされたリセット信号ＲＥＳＥＴは、第１パルス信号生成部３００にフィードバックされて第１パルス信号ＰＳ１をローレベルにディセーブルさせるので、第１パルス信号ＰＳ１及びこれをシフティングして生成した第２パルス信号ＰＳ２のハイレベルパルス幅は、クロック信号ＣＬＫの一周期分として決定される。
【００３８】
信号駆動部３２は、バースト終了信号ＢＵＲＳＴ＿ＥＮＤに応答してノードｎｄ３１をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ３２と、インタラプト終了パルスＢＳＴＰに応答してノードｎｄ３１をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ３３と、ノードｎｄ３１の信号をラッチしてバースト区間信号ＹＢＵＲＳＴとして出力するラッチ部３２０と、で構成される。ここで、バースト終了信号ＢＵＲＳＴ＿ＥＮＤは、バーストモード動作区間が終了してからローレベルパルスとして生成される信号で、ＬＰＤＤＲ２ではスペック（ｓｐｅｃｉｆｉｃａｔｉｏｎ）上で支援される信号である。このようなバースト終了信号ＢＵＲＳＴ＿ＥＮＤは、バースト長が４に設定された場合には、ローレベルパルスとして生成されなく、バースト長が８に設定された場合には、リードコマンドＲＤ＿ＣＭＤＰ及びライトコマンドＷＴ＿ＣＭＤＰのパルスが入力され、クロック信号ＣＬＫの３周期区間だけ経過した後にローレベルパルスとして生成され、バースト長が１６に設定された場合には、リードコマンドＲＤ＿ＣＭＤＰ及びライトコマンドＷＴ＿ＣＭＤＰのパルスが入力され、クロック信号ＣＬＫの７周期区間だけ経過した後にローレベルパルスとして生成される。また、インタラプト終了パルスＢＳＴＰは、インタラプトによってバーストモードを一時中断しようとする時にローレベルパルスとして生成される信号である。
【００３９】
このような構成の信号駆動部３２は、第２パルス信号ＰＳ２のハイレベルパルスが入力される場合にバースト区間信号ＹＢＵＲＳＴをハイレベルにイネーブルさせ、バースト終了信号ＢＵＲＳＴ＿ＥＮＤのローレベルパルスが入力される区間でローレベルにディセーブルされる。したがって、バースト区間信号ＹＢＵＲＳＴは、バーストモード動作区間でハイレベルにイネーブルされる信号として生成される。
【００４０】
バーストパルス生成部４は、図５に示すように、内部クロック生成部４０及びバッファ部４１で構成される。内部クロック生成部４０は、制御信号生成部４００及びオシレータ４０２で構成される。
【００４１】
バーストパルス生成部４の構成についてより具体的に説明する。
【００４２】
制御信号生成部４００は、リードコマンドＲＤ＿ＣＭＤＰ及びライトコマンドＷＴ＿ＣＭＤＰを受信して論理和演算を行う論理部４０１と、バースト信号ＢＬ４及び論理部４０１の出力信号を受信して否定論理和演算を行って第１制御信号ＣＳ１を生成するＮＯＲゲートＮＲ４１と、クロック信号ＣＬＫとＮＯＲゲートＮＲ４１の出力信号とを受信して否定論理積演算を行って第２制御信号ＣＳ２を生成するＮＡＮＤゲートＮＤ４０と、で構成される。このような構成の制御信号生成部４００は、リードコマンドＲＤ＿ＣＭＤＰまたはライトコマンドＷＴ＿ＣＭＤＰのハイレベルパルスが入力される場合、ローレベルにイネーブルされた第１制御信号ＣＳ１及びハイレベルにディセーブルされた第２制御信号ＣＳ２を生成する。
【００４３】
オシレータ４０２は、ノードｎｄ４０をハイレベルに駆動するＰＭＯＳトランジスタＰ４０と、ローレベルの第２制御信号ＣＳ２が入力される場合に駆動されるインバータＩＶ４２，ＩＶ４５と、ラッチ部４０３，４０４と、インバータＩＶ４８と、で構成される。このような構成のオシレータ４０２は、リードコマンドＲＤ＿ＣＭＤＰまたはライトコマンドＷＴ＿ＣＭＤＰのハイレベルパルスが入力される場合にローレベルに生成される第１制御信号ＣＳ１によってノードｎｄ４０をハイレベルに駆動し、リードコマンドＲＤ＿ＣＭＤＰまたはライトコマンドＷＴ＿ＣＭＤＰのハイレベルパルスが入力されてから第１制御信号ＣＳ１がハイレベルにディセーブルされ、第２制御信号ＣＳ２がローレベルにイネーブルされる時にオシレーティング動作を行って内部クロックＨＡＬＦ＿ＣＬＫを生成する。ここで、内部クロックＨＡＬＦ＿ＣＬＫは、リングオシレータを構成するインバータＩＶ４２，ＩＶ４３，ＩＶ４５，ＩＶ４６，ＩＶ４８のサイズを調節することによってクロック信号ＣＬＫの周期の２倍の周期を持つ信号として生成される。
【００４４】
バッファ部４１は、バースト区間信号ＹＢＵＲＳＴ及び内部クロックＨＡＬＦ＿ＣＬＫを受信して論理積演算を行うＮＡＮＤゲートＮＤ４１、及びインバータＩＶ４９で構成される。このような構成のバッファ部４１は、バースト区間信号ＹＢＵＲＳＴがハイレベルである区間で内部クロックＨＡＬＦ＿ＣＬＫをバッファリングし、バーストパルスＹＢＵＲＳＴＰとして出力する。
【００４５】
カラムアクセス信号生成部５は、クロック信号ＣＬＫ及びバーストパルスＹＢＵＲＳＴＰを受信して論理積演算を行うＮＡＮＤゲートＮＤ５０、及びインバータＩＶ５０で構成される。このような構成のカラムアクセス信号生成部５は、クロック信号ＣＬＫがハイレベルである区間でバーストパルスＹＢＵＲＳＴＰをバッファリングし、カラムアクセス信号ＩＮＴ＿ＣＡＳＰＮとして出力する。
【００４６】
次に、このように構成された本実施形態に係るバーストモード制御回路の動作について説明するが、以下では、図７を参照してバースト長を１６とした場合に挙げて説明する。
【００４７】
まず、リード動作のための組合せを持つ外部コマンドＣＭＤ＜０：３＞が入力されると、内部コマンド生成部２は、ｔ１区間でリードコマンドＲＤ＿ＣＭＤＰのハイパルスを生成する。
【００４８】
続いて、バースト区間信号生成部３は、リードコマンドＲＤ＿ＣＭＤＰ、バースト終了信号ＢＵＲＳＴ＿ＥＮＤ及びバースト信号ＢＬ４を受信し、バーストモード動作区間でハイレベルにイネーブルされるバースト区間信号ＹＢＵＲＳＴを生成する。
【００４９】
バースト区間信号生成部３の動作を、図３及び図４を参照してより具体的に説明する。
【００５０】
図３及び図４を参照すると、第１パルス信号生成部３００は、リードコマンドＲＤ＿ＣＭＤＰのハイパルスを受信し、ｔ１区間で第１パルス信号ＰＳ１をハイレベルにイネーブルさせる。
【００５１】
第１パルス信号ＰＳ１がハイレベルにイネーブルされると、クロックシフティング部３１０は、ｔ２区間でハイレベルにイネーブルされる第２パルス信号ＰＳ２を生成し、ｔ２区間でローレベルにイネーブルされるリセット信号ＲＥＳＥＴを生成する。
【００５２】
リセット信号ＲＥＳＥＴがローレベルにイネーブルされると、第１パルス信号生成部３００は、第１パルス信号ＰＳ１をローレベルにディセーブルさせるので、第１パルス信号ＰＳ１のイネーブル区間幅はクロック信号ＣＬＫの一周期区間、すなわち、ｔ１〜ｔ２区間分となる。
【００５３】
また、クロックシフティング部３１０は、ローレベルの第１パルス信号ＰＳ１を受信して第２パルス信号ＰＳ２をローレベルにディセーブルさせるので、第２パルス信号ＰＳ２のイネーブル区間幅は、クロック信号ＣＬＫの一周期区間、即ち、ｔ２〜ｔ３区間分となる。結局として、第２パルス信号ＰＳ２は、第１パルス信号ＰＳ１をクロック信号ＣＬＫの一周期区間だけシフティングさせた信号として生成される。
【００５４】
ｔ２〜ｔ３区間の間にハイレベルの第２パルス信号ＰＳ２が印加されると、信号駆動部３２は、ｔ２区間でハイレベルにイネーブルされるバースト区間信号ＹＢＵＲＳＴを生成する。また、信号駆動部３２は、リードコマンドＲＤ＿ＣＭＤＰのハイレベルパルスが入力され、クロック信号ＣＬＫの７周期区間経過の後にローレベルパルスとして生成されるバースト終了信号ＢＵＲＳＴ＿ＥＮＤを受信してローレベルにディセーブルされるバースト区間信号ＹＢＵＲＳＴを生成する。したがって、バースト長が１６に設定された場合、信号駆動部３２から出力されるバースト区間信号ＹＢＵＲＳＴは、リードコマンドＲＤ＿ＣＭＤＰのハイレベルパルスが入力された区間からクロック信号ＣＬＫが７周期区間経過するまでハイレベルを維持する。すなわち、バースト区間信号ＹＢＵＲＳＴは、ｔ１区間からｔ８区間までハイレベルにイネーブルされる。
【００５５】
次いで、バーストパルス生成部４は、リードコマンドＲＤ＿ＣＭＤＰ、バースト信号ＢＬ４及びバースト区間信号ＹＢＵＲＳＴを受信してバーストパルスＹＢＵＲＳＴＰを生成する。
【００５６】
バーストパルス生成部４の動作を、図５を参照してより具体的に説明する。
【００５７】
図５を参照すると、制御信号生成部４００は、リードコマンドＲＤ＿ＣＭＤＰのハイパルスを受信し、ローレベルにイネーブルされた第１制御信号ＣＳ１及びハイレベルにディセーブルされた第２制御信号ＣＳ２を生成する。ローレベルの第１制御信号ＣＳ１は、ＰＭＯＳトランジスタＰ４０をターンオンさせてノードｎｄ４０をハイレベルに駆動し、ハイレベルの第２制御信号ＣＳ２は、インバータＩＶ４２，ＩＶ４５の駆動を中断させるので、オシレータ４０２はオシレーティング動作を行わない。リードコマンドＲＤ＿ＣＭＤＰのハイパルスが入力された後に第１制御信号ＣＳ１はハイレベルにディセーブルされ、第２制御信号ＣＳ２はローレベルにイネーブルされる。したがって、オシレータ４０２は、オシレーティング動作を行い、クロック信号ＣＬＫの周期の２倍周期を持つ内部クロックＨＡＬＦ＿ＣＬＫを生成する。バッファ部４１は、バースト区間信号ＹＢＵＲＳＴがハイレベルである区間で内部クロックＨＡＬＦ＿ＣＬＫをバッファリングし、バーストパルスＹＢＵＲＳＴＰとして出力する。
【００５８】
続いて、カラムアクセス信号生成部５は、クロック信号ＣＬＫがハイレベルである区間でバーストパルスＹＢＵＲＳＴＰをバッファリングし、カラムアクセス信号ＩＮＴ＿ＣＡＳＰＮとして出力する。したがって、カラムアクセス信号ＩＮＴ＿ＣＡＳＰＮは、ｔ３区間で１番目のパルス、ｔ５区間で２番目のパルス、ｔ７区間で３番目のパルスが生成される。４ビットプリフェッチが適用された場合、カラムアクセス信号ＩＮＴ＿ＣＡＳＰＮのパルスごとに４ビットのデータが入出力されるので、リード動作時に１６ビットのデータが連続して出力される。
【００５９】
要するに、本実施形態に係るバーストモード制御回路は、バーストモード動作区間でハイレベルにイネーブルされるバースト区間信号ＹＢＵＲＳＴを生成し、バースト区間信号ＹＢＵＲＳＴがハイレベルである区間でオシレータ４０２を用いて一定周期ごとに生成される内部クロックＨＡＬＦ＿ＣＬＫを生成し、内部クロックＨＡＬＦ＿ＣＬＫからカラムアクセス信号ＩＮＴ＿ＣＡＳＰＮのパルスを生成している。
【００６０】
このように、本実施形態に係るバーストモード制御回路は、カラムアクセス信号ＩＮＴ＿ＣＡＳＰＮのパルスを生成するときに、クロックシフター（ｃｌｏｃｋ  ｓｈｉｆｔｅｒ）の使用を低減させられるオシレータ４０２を用いることによって、回路の具現を容易にし且つ電流消耗を節減させている。
【符号の説明】
【００６１】
２    内部コマンド生成部
３    バースト区間信号生成部
４    バーストパルス生成部
５    カラムアクセス信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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