(57)【要約】【課題】半導体製造工程におけるストレス印加およびアニールによる転位、結晶欠陥を抑え、チャネル領域において良好なストレスを印加するとともに、低抵抗化と浅接合化の両立を図ることが可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法において、半導体基板表面に前記半導体基板表面の面積に対する開口率が５〜３０％の開口部を形成する工程と、前記開口部内に１５〜２５％の範囲の濃度で前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、前記エピタキシャル層にイオン注入する工程と、所定の温度Ｔで活性化アニールを行う工程とを備え、前記所定の温度Ｔは、１１５０℃以上かつＴ≦１Ｅ−５ｅｘｐ（２１５４１／Ｔ）からなる関係を満たす。【選択図】図４
2010021525.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に前記半導体基板表面の面積に対する開口率が５〜３０％の開口部を形成する工程と、
前記開口部内に１５〜２５％の範囲の濃度で前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、
前記エピタキシャル層にイオン注入する工程と、
所定の温度Ｔで活性化アニールを行う工程とを備え、
前記所定の温度Ｔは、１１５０℃以上かつＴ≦１Ｅ−５ｅｘｐ（２１５４１／Ｔ）からなる関係を満たすことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板表面に前記半導体基板表面の面積に対する合計の開口率が５〜３０％となるように第１の開口部と前記第１の開口部よりも開口面積の大きい第２の開口部を形成する工程と、
前記第１及び第２の開口部内に前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、
前記第２の開口部内の前記エピタキシャル層をマスクする工程と、
前記半導体基板にイオン注入する工程と、
１１５０℃以上前記エピタキシャル層の融点以下の温度で、かつ１０５℃／ｓｅｃ以上の昇降温速度で活性化アニールを行う工程とを備え、
少なくとも前記第２の開口部において、前記エピタキシャル層と前記半導体基板との界面の不純物イオン濃度が１Ｅ１８ｃｍ−３以下とすることを特徴とする半導体装置の製造方法。
【請求項３】
前記イオン注入工程において、前記第２の開口部内のエピタキシャル層にはイオンが注入されないことを特徴とする請求項１または請求項５に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２の開口部の近傍に前記半導体基板を構成する原子との格子定数の大小関係が前記第２の原子と異なり、かつＩＶ族元素である第３の原子を注入する工程をさらに備えることを特徴とする請求項１または請求項５に記載の半導体装置の製造方法。
【請求項５】
前記活性化アニールの後に、１１５０℃を超えない温度で結晶欠陥回復アニールを行う工程をさらに備えることを特徴とする請求項１または請求項５に記載の半導体装置の製造方法。
【請求項６】
前記第２の開口部の開口面積よりも小さい面積に対して前記第２の開口部内のエピタキシャル層へイオン注入されることを特徴とする請求項１または請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体基板の不純物イオンの注入およびその活性化アニール処理に用いられる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要求に伴い、トランジスタのドレイン電流を増大させるために、チャネル領域へのストレスを印加する手法が用いられている。
【０００３】
ストレスの印加方法としては、ゲート電極形成後に、高い応力を有する膜を形成してチャネル領域にストレスを印加する方法が挙げられる。また、例えばＳｉ−ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、ソース・ドレイン領域をエッチングし、その部分にＳｉ基板と格子定数が異なる混晶層をエピタキシャル成長させる方法が挙げられる。
【０００４】
後者の方法において、混晶層として、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳＦＥＴと記す）の場合には、チャネル領域に横方向の圧縮応力を印加するためにＳｉＧｅ層が形成される。そして、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳＦＥＴと記す）の場合には、チャネル領域に横方向の引っ張り応力を印加するためにＳｉ：Ｃ層が形成される。いずれの場合においても、チャネル層へのストレスの印加は、ＧｅやＣを高濃度で含有させ、混晶層がチャネル領域に近く、混晶層の体積が大きい（厚膜）ほど効果的である（例えば特許文献１など参照）。
【０００５】
しかしながら、高濃度のＧｅやＣを含む混晶層が臨界膜厚を超えると、結晶欠陥が生じ、応力が緩和されてしまう。従って、結晶欠陥を抑えて高いストレスをチャネル領域に印加するために十分なプロセスマージン取ることが困難であるという問題がある。
【０００６】
一方で、素子の微細化により半導体装置の高性能化を図ることが検討されている。そして、微細化に伴い、半導体装置を構成するＭＯＳＦＥＴの寄生抵抗やショートチャネル効果の影響が大きくなるため、低抵抗でかつ浅い不純物拡散層を形成（浅接合化）することが要求されている。
【０００７】
不純物拡散層の抵抗を下げるためには、不純物の活性化熱処理を高温で行うことが必要であるが、従来のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）では不純物が拡散してしまうため、低抵抗化と浅接合化の両立を図ることは困難である。そこで、熱エネルギーを瞬時に供給することが可能なフラッシュランプやレーザーを用いたアニール方法が検討されている（例えば特許文献２など参照）。
【０００８】
しかしながら、半導体素子の形成された半導体基板表面が瞬時に加熱されることにより、半導体基板内部の熱応力が増大するため、転位、結晶欠陥が生じやすくなるという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３６２０５号公報（［請求項１］、［００４１］など）
【特許文献２】特開２００４−６３５７４号公報（［０００６］など）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、半導体製造工程におけるストレス印加およびアニールによる転位、結晶欠陥を抑え、チャネル領域において良好なストレスを印加するとともに、低抵抗化と浅接合化の両立を図ることが可能な半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、半導体基板表面に前記半導体基板表面の面積に対する開口率が５〜３０％の開口部を形成する工程と、前記開口部内に１５〜２５％の範囲の濃度で前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、前記エピタキシャル層にイオン注入する工程と、所定の温度Ｔで活性化アニールを行う工程とを備え、前記所定の温度Ｔは、１１５０℃以上かつＴ≦１Ｅ−５ｅｘｐ（２１５４１／Ｔ）からなる関係を満たすことを特徴とする半導体装置の製造方法が提供される。
【００１２】
また、本発明の一態様によれば、半導体基板表面に前記半導体基板表面の面積に対する合計の開口率が５〜３０％となるように第１の開口部と前記第１の開口部よりも開口面積の大きい第２の開口部を形成する工程と、前記第１及び第２の開口部内に前記半導体基板を構成する原子と異なる格子定数を有する第２の原子を含む混晶からなるエピタキシャル層を形成する工程と、前記第２の開口部内の前記エピタキシャル層をマスクする工程と、前記半導体基板にイオン注入する工程と、１１５０℃以上前記エピタキシャル層の融点以下の温度で、かつ１０５℃／ｓｅｃ以上の昇降温速度で活性化アニールを行う工程とを備え、少なくとも前記第２の開口部において、前記エピタキシャル層と前記半導体基板との界面の不純物イオン濃度が１Ｅ１８ｃｍ−３以下とすることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明の一実施態様によれば、半導体製造工程におけるストレス印加およびアニールによる転位、結晶欠陥を抑え、半導体装置において、チャネル領域に良好なストレスが印加されるとともに、低抵抗化と浅接合化の両立を図ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｂ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｃ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｄ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｅ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｆ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｇ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｈ】本発明の一態様による半導体製造工程を示す断面図。
【図１Ｉ】本発明の一態様による半導体製造工程を示す断面図。
【図２Ａ】本発明の一態様における活性化アニールの温度プロファイルを示す図。
【図２Ｂ】本発明の一態様における活性化アニールに用いられる熱処理装置の構成を示す図。
【図３】本発明の一態様におけるウェハの塑性変形量と活性化アニール温度との関係を示す図。
【図４】本発明の一態様における活性化アニール温度、開口率、Ｇｅの濃度と臨界条件の関係を示す図。
【図５Ａ】本発明の一態様における深さ方向の不純物濃度のプロファイルを示す図。
【図５Ｂ】比較例における深さ方向の不純物濃度のプロファイルを示す図。
【図６】本発明の一態様における活性化アニール後の塑性変形量を示す図。
【図７Ａ】本発明の一態様における混晶ＳｉＧｅ層へのイオン注入を経た後の転位発生状況を示す断面図。
【図７Ｂ】比較例における混晶ＳｉＧｅ層へのイオン注入を経た後の転位発生状況を示す断面図。
【図８Ａ】本発明の一態様による半導体製造工程を示す断面図。
【図８Ｂ】本発明の一態様による半導体製造工程を示す断面図。
【図８Ｃ】本発明の一態様による半導体製造工程を示す断面図。
【図８Ｄ】本発明の一態様による半導体製造工程を示す断面図。
【図８Ｅ】本発明の一態様による半導体製造工程を示す断面図。
【図８Ｆ】本発明の一態様による半導体製造工程を示す断面図。
【図９】本発明の一態様におけるダミーパターンのＳｉ／ＳｉＧｅの界面における不純物濃度と点欠陥密度の相関を示す図。
【図１０】本発明の一態様におけるダミーパターンのＳｉ／ＳｉＧｅの界面における点欠陥密度と塑性変形量の関係を示す図。
【図１１】本発明の一態様による半導体製造工程を示す断面図。
【図１２】本発明の一態様におけるトランジスタリーク電流を測定した結果を示す図。
【図１３】本発明の一態様による半導体製造工程を示す断面図。
【図１４】本発明の一態様における塑性変形量と混晶ＳｉＧｅ層の開口面積に対する不純物イオンの注入領域の面積との関係を示す図。
【図１５】本発明の一態様による半導体製造工程を示す断面図。
【図１６Ａ】本発明の一態様による半導体製造工程におけるダミーパターンの上面図。
【図１６Ｂ】本発明の一態様による半導体製造工程におけるダミーパターンの上面図。
【図１６Ｃ】本発明の一態様による半導体製造工程におけるダミーパターンの上面図。
【図１７】本発明の一態様による半導体製造工程を示す断面図。
【図１８】本発明の一態様におけるＳｐｉｋｅ ＲＴＡ後の塑性変形量を示す図。
【図１９Ａ】本発明の一態様による半導体製造工程を示す断面図。
【図１９Ｂ】本発明の一態様による半導体製造工程を示す断面図。
【図２０Ａ】比較例における半導体製造工程を示す断面図。
【図２０Ｂ】比較例における半導体製造工程を示す断面図。
【発明を実施するための形態】
【００１５】
以下本発明の実施形態について、図を参照して説明する。
【００１６】
（実施形態１）
図１Ａ〜Ｉに本実施形態の半導体製造工程の断面図を示す。先ず、図１Ａに示すように、ｐ型Ｓｉからなる半導体基板（Ｓｕｂ．）において、ｎＭＯＳＦＥＴ領域を例えばフォトレジスト膜でマスクする。そして、ｎ型不純物のＶ族元素、例えばリン（Ｐ）をイオン注入することによって、ｎウェル層１１が形成される。次いで、ｎウェル層１１の周囲に、フォトリソグラフィおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりトレンチ（図示せず）が形成される。
【００１７】
そして、形成されたトレンチに、例えばＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＯ２等の絶縁膜が堆積され、トレンチ内部が埋め込まれる。さらに、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、半導体基板（Ｓｕｂ．）のｎウェル層１１の表面に堆積した絶縁膜が除去され、ＳＴＩ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１２が形成される。
【００１８】
次いで、図１Ｂに示すように、半導体基板（Ｓｕｂ．）の表面に、ゲート絶縁膜となる例えば熱酸窒化膜（Ｓｉ酸窒化膜）などの絶縁膜１３が形成される。このとき、絶縁膜１３として酸化膜（Ｓｉ酸化膜）を用いても良く、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）などを含む金属酸化膜であってもよい。そして、この絶縁膜１３上に、例えばＬＰＣＶＤ法によりゲート電極となるｐｏｌｙ−Ｓｉ膜１４が堆積される。このとき、ゲート電極となる被膜としては、ｐｏｌｙ−Ｓｉに限定されるものではなく、金属材料を含有していてもよい。
【００１９】
さらに、ｐｏｌｙ−Ｓｉ膜１４上に、例えばＬＰＣＶＤ法によりハードマスクとなるＳｉ窒化膜（Ｓｉ３Ｎ４）１５が成膜される。そして、図１Ｃに示すように、フォトリソグラフィおよびＲＩＥにより、オフセット絶縁膜１５ａ、ゲート電極１４ａ、およびゲート絶縁膜１３ａが形成される。
【００２０】
次に、例えばＬＰＣＶＤ法により、ゲート絶縁膜１３ａ、ゲート電極１４ａ、およびオフセット絶縁膜１５ａを被覆するように、Ｓｉ酸化膜１６を成膜する。このとき、Ｓｉ酸化膜１６をＳｉ窒化膜またはＳｉ酸化膜とＳｉ窒化膜の積層構造としてもよい。
【００２１】
そして、図１Ｄに示すように、例えばＲＩＥなど異方性のドライエッチング法により、Ｓｉ酸化膜１６をエッチバックすることにより、ゲート絶縁膜１３ａ、ゲート電極１４ａ、およびオフセット絶縁膜１５ａの側壁に、ゲート側壁１６ａが形成される。
【００２２】
次に、図１Ｅに示すように、ゲート電極１４ａ上のオフセット絶縁膜１５ａおよびゲート側壁１６をマスクとして、半導体基板（Ｓｕｂ．）の表面を掘り下げるリセスエッチングを施すことにより、例えば８０ｎｍ程度の深さで、開口率が１０％の開口部（リセス領域）１７が形成される。このとき、ゲート側壁を設けずにリセスエッチングを行ってもよい。そして、希フッ酸を用いた洗浄処理により、半導体基板（Ｓｕｂ．）表面の自然酸化膜を除去する。
【００２３】
そして、図１Ｆに示すように、開口部１７に、チャネル領域に圧縮応力を印加させるため、ＳｉとＳｉより格子定数の大きいＧｅとからなるエピタキシャル層である混晶ＳｉＧｅ層１８をエピタキシャル成長させる。このとき、混晶ＳｉＧｅ層１８におけるＧｅ濃度は例えば２５％とし、混晶ＳｉＧｅ層１８において、開口部１７の表面より中間領域に向かってＧｅが高濃度となるように、中間領域から混晶ＳｉＧｅ層の表面に向かってＧｅが低濃度になるように、濃度勾配が形成される。具体的には、混晶ＳｉＧｅ層１８に含有されるＧｅの濃度が、開口部１７の表面に近い領域（底部領域）が０〜３０％、中間領域が３０〜１５％、混晶ＳｉＧｅ層１８の表面に近い領域（表面領域）が１５〜０％の濃度範囲となるように、濃度勾配が形成される）。このようなＧｅの濃度勾配は、エピタキシャル成長の際に用いられる成膜ガスであるＧｅＨ４のガス流量を、段階的に変化させることにより形成することができる。
【００２４】
このように、混晶ＳｉＧｅ層１８の底部領域に、Ｇｅ濃度が徐々に増大するような濃度勾配を形成し、Ｓｉからなる半導体基板（Ｓｕｂ．）との格子不整合に起因する周辺への転位と結晶欠陥の発生を抑制しながら、段階的にＳｉＧｅ由来の応力を効果的にチャネル領域に印加する。また、混晶ＳｉＧｅ層１８の表面領域にＧｅ濃度が低下するような濃度勾配を形成し、混晶ＳｉＧｅ層１８の表面を、金属電極とソース・ドレイン領域との良好なコンタクトを実現するために、シリサイド反応が容易に得られるようなＳｉ濃度とする。
【００２５】
そして、図１Ｇに示すようにゲート側壁１６ａとオフセット絶縁膜（ハードマスク）１５ａを一旦薬液により除去し、ｎＭＯＳＦＥＴ領域を例えばフォトレジスト膜でマスクし、ｐＭＯＳＦＥＴ領域に、ｐ型不純物となるIII族元素、例えばＢＦ２が注入される。このとき、ＢＦ２のイオン注入の条件は、例えば加速エネルギー２ｋｅＶで、ドーズ量１×１０１５ｃｍ−２とする。
【００２６】
次いで、図１Ｈに示すようにゲート側壁１６ａと同様にして、ゲート電極１４ａとゲート絶縁膜１３ａにＳｉ酸化膜とＳｉ窒化膜からなる多層構造のゲート側壁１６ｂを形成する。そして、ゲート側壁１６ｂをマスクとして、イオン注入法により、例えば、ホウ素（Ｂ）からなるｐ型不純物を例えば加速エネルギー１ｋｅＶで、ドーズ量３×１０１５ｃｍ−２の条件でドーピングすることにより、混晶ＳｉＧｅ層１８に不純物注入層１９が形成される。
【００２７】
そして、ハロゲンランプを用いたＳｐｉｋｅ ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により、例えば１０５０℃でアニールする。このアニールにより、不純物注入層１９に注入されたＢが格子位置に置換されて取り込まれるため、イオン注入により結晶欠陥が発生した不純物注入層１９は結晶回復し、電気的に活性化される。
【００２８】
図２Ａに示すような昇降温速度が１０５℃／ｓｅｃ以上の温度プロファイルを有するフラッシュランプを用いて活性化アニールを行う。
【００２９】
このとき、例えば図２Ｂに示すような熱処理装置が用いられる。熱処理装置には、半導体基板ｗが搬入され活性化アニールが施される熱処理室２０１と、半導体基板ｗを載置するための基板ステージ２０２が設置されている。基板ステージ２０２内には、半導体基板ｗを裏面から補助加熱するための加熱源２０３が設けられている。さらに、この熱処理室２０１内に不活性ガスなどを供給するためのガス供給機構２０４と、ガスを排気するためのガス排出機構２０５が設置されている。熱処理室２０１の上部には、透明窓２０６が設けられている。
【００３０】
熱処理室２０１の上方には、熱処理室２０１から離間して、熱処理室２０１の気密性を保持した状態で、透明窓２０６を介して熱処理室２０１内に出射光を照射することにより半導体基板ｗを加熱するための光源（フラッシュランプ）２０７が設置されている。光源（フラッシュランプ）２０７には、電源２０８が接続されており、さらに、光源（フラッシュランプ）２０７のパルス幅および照射エネルギー、加熱源２０３の出力を制御するための制御システム２０９が接続されている。なお、光源としては、レーザーを用いることもできる。
【００３１】
そして、このような熱処理装置において、半導体基板ｗは、熱処理室２０１に搬入され、基板ステージ２０２上に載置される。そして、加熱源２０３により補助加熱した後、電源２０８を制御システム２０９により所定の条件に制御し、光源（フラッシュランプ）２０７より透明窓２０６を介して照射光を例えば高速パイロメータにより測定される半導体基板ｗ表面温度が１２５０℃となるように半導体基板ｗに照射することにより、活性化アニールが行われる。
【００３２】
活性化アニールにおいて、混晶ＳｉＧｅ層が形成されている場合、活性化アニールの温度が高くなると、図３に示すように、ウェハ（半導体基板）の塑性変形量ΔＢｏｗが増大する。そして、塑性変形量の変動は、さらに半導体基板に対する開口率（混晶ＳｉＧｅ層の被覆率）が大きくなると増大し、混晶ＳｉＧｅ層中のＧｅの濃度が増えると増大する。
【００３３】
活性化アニール後の塑性変形量の大きいウェハにおいて、フッ酸によってウェハ上の表面構造を除去した後、パターンを構成する素子領域内を光学顕微鏡にて観察したところ、混晶ＳｉＧｅ層内で高密度にピットが観察された。このことから、活性化アニール温度の上昇に伴うウェハの塑性変形量の増加は、混晶ＳｉＧｅ層内に転位や結晶欠陥が高密度に発生したことによって、誘起された現象と捉えることができる。また、混晶ＳｉＧｅ層の開口率の増大は、ピット面積を増大させることから、ウェハの塑性変形に繋がると考えられる。
【００３４】
なお、本実施形態において素子領域とは、例えば、ＭＯＳＦＥＴ等の半導体素子が形成されている領域のことを指すが、この領域の上層に形成される配線層と電気的に接続されている領域と言い換えることも可能である。従って、非素子領域とは上層に形成される配線層と電気的に接続されていない領域のことを指す。
【００３５】
活性化アニール後に発生するウェハの塑性変形は、さらに昇降温速度が１０５℃／ｓｅｃ以上と大きい極短時間アニールという活性化アニールの特徴により誘起される。活性化アニール中のウェハ表裏温度差が大きくなり、ウェハ厚み方向に熱応力が発生するためである。すなわち、フラッシュランプ点灯中に、ウェハ最表層部に限定して高温に曝されることで膨張し、ウェハは一旦凸型に変形するものの、最表層部に転位が発生することで応力が解放される。最表層部は結晶面がずれるためにウェハは凹型に変形するが、復元力は失われ、ウェハの反りは元に戻らず塑性変形に至ると考えられる。
【００３６】
一方、ウェハの塑性変形量に、混晶ＳｉＧｅ層の開口率および混晶ＳｉＧｅ層中のＧｅの濃度の依存性がある理由として、Ｇｅの濃度が増えるほど、半導体基板を構成するＳｉとの格子不整合割合が増大し、混晶ＳｉＧｅ層近傍へのストレス量が増加することが挙げられる。さらに、Ｇｅ濃度が増大するとともに、融点が低下することにも起因していると考えられる。例えば、Ｓｉの融点が約１４１０℃であるのに対し、Ｇｅ濃度２０%を含有する混晶ＳｉＧｅ層の融点は１３００℃程度まで低下する。このため、Ｓｉに比べ混晶ＳｉＧｅ層の方が転位発生に対する耐熱性がより低くなると考えられる。
【００３７】
このように、ウェハの塑性変形は、活性化アニール温度、開口率、Ｇｅの濃度に依存する。従って、この３つのパラメータによる臨界条件を求め、これを超えない条件で活性化アニールを行えばよい。
【００３８】
例えば、予め、先ず許容される塑性変形量より、塑性変形を引き起こす要因となる表面転位密度の許容量を求める。次いで、この許容量に収まるように、図４に示すように、上述の３つのパラメータに依存する臨界条件を求める。さらに、既に決定されている開口率、Ｇｅの添加量より、臨界活性化アニール温度（アニール温度の上限）を求める。
【００３９】
例えば、混晶ＳｉＧｅ層中のＧｅ濃度が１５〜２５％のとき、開口率ｙ（％）と、活性化アニール温度Ｔ（ｋ）との関係が、ｙ≦１Ｅ−５ｅｘｐ（２１５４１／Ｔ）を満足する温度であればよい。ただし、不純物を高濃度に活性化して寄生抵抗を下げ、ドレイン電流を増加させるために、活性化アニール温度はより高い方がよい。好ましくは１１５０℃以上、より好ましくは１２００℃以上である。
【００４０】
このようにして臨界条件を求め、これを超えない条件、例えば１２００℃で活性化アニールを行うことにより、不純物注入層１９は、高濃度に活性化され、ｐＭＯＳＦＥＴのソース領域１９ａ、ドレイン領域１９ｂが形成され、混晶ＳｉＧｅ層に挟まれたゲート電極１４ａ直下の半導体基板（Ｓｕｂ．）の領域が、チャネル領域となる。
【００４１】
さらに、反対にｐＭＯＳＦＥＴ領域をマスクして、ｎＭＯＳＦＥＴ領域を形成する。そして、図１Ｉに示すように、半導体基板（Ｓｕｂ．）の表面に、例えば、ニッケル白金（ＮｉＰｔ）からなる高融点金属膜を形成した後、アニール処理を行い、混晶ＳｉＧｅ層１８の表面側をシリサイド化することにより、ニッケルシリサイドからなるシリサイド層２０を形成する。次いで、半導体基板（Ｓｕｂ．）の表面に、例えばＳｉＯ２等の層間絶縁膜２１を堆積する。そして、ゲート電極１４ａ、およびソース領域１９ａ、ドレイン領域１９ｂ（活性層）表面のシリサイド層２０の上の層間絶縁膜２１に、それぞれコンタクトホール２２が開口される。
【００４２】
さらに、それぞれのコンタクトホール２２に形成されるヴィア（図示せず）を介して、配線（図示せず）と接続され、半導体装置が形成される。
【００４３】
本実施形態において、混晶ＳｉＧｅ層の開口率、混晶ＳｉＧｅ層中のＧｅ濃度は、所定の値として、表面転位発生臨界条件以下となるようにアニール温度を求めたが、アニール温度を所定の値として、表面転位発生臨界条件以下となるように他のパラメータを求めることもできる。
【００４４】
また、開口率を所定の値（例えば１０％）としたが、開口率は５〜３０％である必要がある。開口率が５％未満であると、混晶ＳｉＧｅ層形成時に、素子領域の寸法と疎密差によって、膜厚、Ｇｅ濃度の制御が安定せず、エピタキシャル成長させることが困難となり、駆動力の低下、特性ばらつきなどの不具合、歩留りの低下を生ずる。一方、３０％を超えると、上述した表面転位発生臨界条件以下の活性化アニール温度で、不純物を高濃度に活性化することが困難となる。そして、不純物を高濃度に活性化させ、塑性変形、転位発生への十分な耐熱性マージンを得るためには、１５％以下であることが好ましい。より好ましくは１０％以下である。
【００４５】
Ｇｅ濃度についても、所定の値（例えば２５％）としたが、Ｇｅ濃度は１〜２５％である必要がある。１％未満であると、圧縮応力をチャネル領域に印加することが困難となる。適当な横方向の圧縮応力を印加するためには、１５％以上であることが好ましい。一方、２５％を超えると、歪量が大きくなり格子欠陥を発生させることなくエピタキシャル成長が困難となるとともに、上述した表面転位発生臨界条件以下の活性化アニール温度で不純物を高濃度に活性化させ、塑性変形、転位発生への十分な耐熱性マージンを得ることが困難となる。
【００４６】
本実施形態においては、表面転位発生臨界条件を求め、これを超えない条件とすることにより、転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、半導体基板の塑性変形なく、チャネル領域に適当な横方向の圧縮応力を印加することができるとともに、不純物注入層の高濃度の活性化、浅接合化が可能となる。
【００４７】
そして、キャリアの生成中心となる欠陥の発生による接合リーク電流の増大を抑え、寄生抵抗を低下させるとともに、チャネル領域を移動するキャリアの移動度を向上させることができ、駆動力の高い高性能な半導体装置を形成することが可能となる。さらには、塑性変形に起因する例えばリソグラフィー工程における寸法ズレ、合せズレなど、後工程におけるパターン形成精度の低下を抑え、安定したプロセスが得られるとともに、生産歩留りを向上させることが可能となる。
【００４８】
（実施形態２）
本実施形態において、実施形態１と同様に半導体装置が形成されるが、エピタキシャル成長させた混晶ＳｉＧｅ層へ導入される不純物イオンの注入条件に制限が加えられる点、開口率を２５％とした点で、実施形態１と異なっている。
【００４９】
実施形態１と同様の製造工程により、図１Ｇに示す不純物イオン注入工程において、実施形態１と同様にオフセット絶縁膜１５ａとゲート側壁１６ａをマスクとして、イオン注入法により不純物イオンが注入される。このとき、注入条件が制御され、例えば、ｐ型不純物としてＢを加速エネルギー：１ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２の条件でドーピングすることにより、混晶ＳｉＧｅ層１８に不純物注入層１９が形成される。
【００５０】
そして、これを実施形態１と同様に、ハロゲンランプを用いたＳｐｉｋｅ ＲＴＡにより、例えば１０５０℃でアニールした後、フラッシュランプを用いて昇降温速度が１０５℃／ｓｅｃ以上、１２００℃で活性化アニールを行う。
【００５１】
図５Ａに、このときの深さ方向の不純物濃度のプロファイルを示す。なお、比較例として、Ｂを加速エネルギー：２ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２の条件でドーピングしたものを図５Ｂに示す。本実施形態のプロファイルでは、Ｓｉ／ＳｉＧｅの界面となる深さ８０ｎｍにおける濃度が１Ｅ１８ｃｍ−３以下となっているのに対し、比較例のプロファイルでは、１Ｅ１８ｃｍ−３を超えている。
【００５２】
そして、図６に、活性化アニール後の塑性変形量（ΔＢｏｗ）を示す。なお、上述の比較例（注入条件：２ｋｅＶ・３Ｅ１５ｃｍ−２）のもの、および活性化アニール温度のみを１１５０℃、１２５０℃と変動させたものについても併せて示す。図に示すように、本実施形態においては、塑性変形量は小さく抑えられており、活性化アニール温度にも依存しないことがわかる。一方、比較例においては、大きく塑性変形していることがわかる。
【００５３】
これらのことから、ウェハの塑性変形は、ＳｉＧｅ体積量のみに依存した現象ではなく、混晶ＳｉＧｅ層へのイオン注入条件（ドーピングの深さ）に依存した現象と捉えることができる。すなわち、ＳｉＧｅ開口率に制限を加えなくても、混晶ＳｉＧｅ層に導入されるイオン注入条件（ドーピングの深さ）を制限することで、混晶ＳｉＧｅ層周辺に発生する転位や結晶欠陥を防止し、ＳｉＧｅ由来のストレスを効果的に残したまま、ウェハの塑性変形を抑制できることを示唆している。
【００５４】
ここで、図７Ａに本実施形態（注入条件：１ｋｅＶ・３Ｅ１５ｃｍ−２）、図７Ｂに上述の比較例（注入条件：２ｋｅＶ・３Ｅ１５ｃｍ−２）における、混晶ＳｉＧｅ層へのイオン注入を経た後の転位発生状況を製造工程断面図に示す。
【００５５】
比較例においては、不純物注入層が混晶ＳｉＧｅ層厚を超えて形成されており、このような場合、ＳｉＧｅ／Ｓｉ界面にＩｎｔｅｒｓｔｉｔｉａｌ（格子間）原子が吐き出されることが想定される。Ｉｎｔｅｒｓｔｉｔｉａｌ原子が多くなると、ＳｉＧｅ／Ｓｉ界面に転位の核となる結晶欠陥７１（結晶の不連続性）が形成されるため、その後のアニール工程における結晶回復が阻害される。このため、元々混晶ＳｉＧｅ層に印加されていたストレス量を維持できなくなり、ウェハは塑性変形に至る。また、仮に結晶回復できたとしても、アニール工程による熱応力に起因して、ＳｉＧｅ／Ｓｉ界面からＳｉ基板表面まで転位が伸展することで、ＳｉＧｅストレスは緩和され、ウェハは塑性変形に至ると考えられる。
【００５６】
一方、本実施形態においては、不純物注入層が混晶ＳｉＧｅ層厚（ＳｉＧｅ／Ｓｉ界面）を超えないように形成されており、転位の核となる結晶欠陥７２は、混晶ＳｉＧｅ層７８内に残留している。従って、ＳｉＧｅ／Ｓｉ界面に結晶欠陥が存在しないため、アニール工程を経ても、転位の伸長によるウェハの塑性変形は抑制される。
【００５７】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【００５８】
本実施形態においては、Ｓｉ／ＳｉＧｅの界面における不純物濃度を１Ｅ１８ｃｍ−３以下とすることにより、転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる。
【００５９】
（実施形態３）
本実施形態において、実施形態１と同様に半導体装置が形成されるが、能動素子が形成される素子領域以外の領域である非素子領域において形成された混晶ＳｉＧｅ層へ導入される不純物イオンの注入条件に制限が加えられる点において、実施形態１と異なっている。
【００６０】
上述した半導体製造工程において、リセス領域の表面に混晶ＳｉＧｅ層をエピタキシャル成長させる際に、ＳｉＧｅの開口率が小さいと、ＳｉＧｅ成膜レートとＧｅ濃度が安定せず、素子領域の寸法と疎密差によって、膜質と特性がばらつくという問題がある。このため、ウェハ毎かつ製品毎のばらつきを抑えるために、ＳｉＧｅ開口率をある程度大きくした上で、ＳｉＧｅ開口率を一定にする必要がある。そこで、通常、例えばＣＭＰによるディッシングを防ぐ目的で、非素子領域にダミーパターンが設けられるが、同様に、非素子領域にダミーの混晶ＳｉＧｅ層（ダミーパターン）を形成する手法が用いられている。
【００６１】
以下、ダミーパターンの形成を含む本実施形態の半導体装置の製造工程について、図８Ａ〜Ｆに示す半導体製造工程断面図を用いて説明する。先ず、図８Ａに示すように、実施形態１と同様に、素子分離領域８２が形成され、所定の不純物が注入された半導体基板（Ｓｕｂ．）上に、ゲート電極８４、ゲート絶縁膜８３などが形成される。
【００６２】
そして、図８Ｂに示すように、実施形態１と同様に、ｎＭＯＳＦＥＴ領域９０を例えばフォトレジスト膜９１でマスクし、素子領域においては、ゲート電極８４などをマスクとし、さらに非素子領域においては、素子分離領域８２をマスクとして、ＲＩＥにより混晶ＳｉＧｅ層を形成するための開口部（リセス領域）８７ａ、８７ｂが形成される。非素子領域においては、広い面積の開口部８７ｂが形成される。
【００６３】
次いで、図８Ｃに示すように、実施形態１と同様に、開口部８７に、チャネル領域に圧縮応力を印加させるため、ＳｉとＳｉより格子定数の大きいＧｅとからなる混晶ＳｉＧｅ層８８ａ、８８ｂをエピタキシャル成長させる。非素子領域においては、広い面積の混晶ＳｉＧｅ層（ダミーパターン）８８ｂが形成される。
【００６４】
そして、図８Ｄに示すように、Ｓｉ酸化膜およびＳｉ窒化膜がＣＶＤ法などにより形成された後、ＲＩＥによりエッチバックすることにより、ゲート電極８４に例えば厚さ２０ｎｍの多層構造のゲート側壁８６ａが形成される。
【００６５】
そして、図８Ｅに示すように、ｎＭＯＳＦＥＴ領域９０を例えばフォトレジスト膜９１によりマスクし、ゲート電極８４などおよびゲート側壁８６ａをマスクとして、イオン注入法により、例えば、ｐ型不純物としてＢを加速エネルギー：０．２ｋｅＶ、ドーズ量：１Ｅ１５ｃｍ−２でドーピングすることにより、混晶ＳｉＧｅ層８８ａ、８８ｂに浅い不純物注入層８９ａ、８９ｂが形成される。
【００６６】
次いで、ゲート側壁８６ａを一旦薬液により除去し、図８Ｆに示すように、ゲート側壁８６ａと同様にして、ゲート電極８４に今度は例えば厚さ３０ｎｍの多層構造のゲート側壁８６ｂが形成される。そして、さらに混晶ＳｉＧｅ層（ダミーパターン）８８ｂを例えばフォトレジスト膜９２によりマスクし、ゲート電極８４などおよびゲート側壁８６ｂをマスクとして、イオン注入法により、例えば、ｐ型不純物としてＢを加速エネルギー：５ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２でドーピングすることにより、ゲート電極８４の端部から離間した混晶ＳｉＧｅ層８８ａに深い不純物注入層８９ａ’が形成される。
【００６７】
さらに、実施形態１と同様に、Ｓｐｉｋｅ ＲＴＡ、フラッシュランプを用いた活性化アニールを行う。このとき、混晶ＳｉＧｅ層（ダミーパターン）８８ｂにおけるＳｉ／ＳｉＧｅの界面の不純物濃度は、１Ｅ１８ｃｍ−３以下となっている。
【００６８】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【００６９】
本実施形態においては、深い不純物の注入の際に、その面積が大きいことから塑性変形に大きく影響するダミーパターンをマスクすることにより、ダミーパターンにおけるＳｉ／ＳｉＧｅの界面の不純物濃度を１Ｅ１８ｃｍ−３以下としている。ダミーパターンにおけるＳｉ／ＳｉＧｅの界面の不純物濃度を１Ｅ１８ｃｍ−３以下とすることにより、塑性変形を抑えることができるが、後工程のプロセスウィンドウをより十分に確保するために、より不純物濃度を制御することが好ましい。
【００７０】
すなわち、図９に示すように、ダミーパターンのＳｉ／ＳｉＧｅの界面における不純物濃度と相関のある点欠陥密度は、図１０に示すように、塑性変形量（基板反り変化量）に大きく影響する。そして、注入されるイオン種によっても、変動する。例えば、原子量の大きいＡｓは、その濃度（点欠陥密度）に対して塑性変形量は大きくなり、原子量の小さいＢは、その濃度（点欠陥密度）に対して塑性変形量は抑えられる。
【００７１】
従って、イオン種により、それぞれダミーパターンにおけるＳｉ／ＳｉＧｅの界面の不純物濃度のより好ましい上限を、欠陥が発生し始める濃度（１Ｅ１６ｃｍ−３程度）に対して、それぞれマージンを大きく確保して規定すると、表１のようになる。
【表１】
2010021525.tif 000003
【００７２】
本実施形態においては、ダミーパターンの不純物イオンの注入条件を、Ｓｉ／ＳｉＧｅの界面の不純物濃度が１Ｅ１８ｃｍ−３以下となるように制限を設けるにより、ダミーパターンにおける転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる。さらに、イオン種毎にマージンを大きく確保して規定することにより、より後工程のプロセスウィンドウをより十分に確保することができる。
【００７３】
なお、本実施形態において、非素子領域の混晶ＳｉＧｅ層（ダミーパターン）全てにおいて不純物イオンの注入条件を制限したが、比較的大面積のものについて適用することが効果的である。具体的には例えば６５ｎｍプロセスで１０μｍ２以上の面積のものについて、不純物イオンの注入条件を制限すれば、効果的に塑性変形量を抑制することができる。また、好ましくは1μｍ２以上の面積のものについて、不純物イオンの注入条件を制限することによりさらに塑性変形量を抑制することができる。
【００７４】
（実施形態４）
本実施形態において、実施形態３と同様に半導体装置が形成されるが、能動素子が形成される素子領域以外の領域である非素子領域において形成された混晶ＳｉＧｅ層にマスクが設けられることにより、不純物イオンが注入されない点において、実施形態３と異なっている。
【００７５】
すなわち、図１１に示すように、浅い不純物注入層８９ａを形成する際、ｎＭＯＳＦＥＴ領域９０のみならず混晶ＳｉＧｅ層（ダミーパターン）８８ｂを例えばフォトレジスト膜９３によりマスクする。これにより、混晶ＳｉＧｅ層（ダミーパターン）８８ｂには不純物イオンが注入されない。
【００７６】
さらに、実施形態１と同様に、Ｓｐｉｋｅ ＲＴＡ（１０５０℃）、フラッシュランプを用いた活性化アニール（１２００℃）を行い、同様の工程を経て、半導体装置が形成される。
【００７７】
このようにして形成された半導体装置において、トランジスタリーク電流を測定した結果を、ダミーパターンへの不純物イオンを注入した従来のものと比較して図１２に示す。図に示すように、本実施形態の半導体装置において、従来のものよりトランジスタリーク電流が抑えられることがわかる。
【００７８】
本実施形態においては、ダミーパターンにマスクを設け、不純物イオンを注入しないことにより、転位や結晶欠陥の発生は抑えられるため、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる。さらに、ダミーパターンへのイオン注入を行わないため、より後工程のプロセスウィンドウをより十分に確保することができる。
【００７９】
なお、本実施形態において、非素子領域の混晶ＳｉＧｅ層（ダミーパターン）全てにおいて不純物イオンの注入条件を制限したが、比較的大面積のものについて適用することが効果的である。具体的には例えば６５ｎｍプロセスで１０μｍ２以上の面積のものについてマスクを設け、不純物イオンを注入しなければ効果的に塑性変形量を抑制することができる。また、好ましくは1μｍ２以上の面積のものについて、不純物イオンを注入しなければさらに塑性変形量を抑制することができる。
【００８０】
（実施形態５）
本実施形態において、実施形態３と同様に半導体装置が形成されるが、能動素子が形成される素子領域以外の領域である非素子領域において形成された混晶ＳｉＧｅ層に導入される不純物イオンの注入領域の面積が、混晶ＳｉＧｅ層の開口面積より小さい点、開口率を２０％とする点において、実施形態３と異なっている。すなわち、不純物イオン注入時の非素子領域におけるマスクが、実施形態４と異なっている。
【００８１】
図１３に示すように、混晶ＳｉＧｅ層１３８ａを形成した後、不純物注入層１３９を形成する際、ｎＭＯＳＦＥＴ領域のみならず混晶ＳｉＧｅ層（ダミーパターン）１３８ｂの一部を例えばフォトレジスト膜１４０によりマスクする。これにより、混晶ＳｉＧｅ層（ダミーパターン）１３８ｂへの不純物イオンの注入領域の面積は、混晶ＳｉＧｅ層（ダミーパターン）１３８ｂの開口面積より小さくなり、転位の核となる結晶欠陥１４１も少なくなる。従って、実施形態２と同様に、熱応力起因でＳｉＧｅ／Ｓｉ界面から基板表面への転位の伸展が抑制され、塑性変形を抑えることができると考えられる。
【００８２】
そして、実施形態１と同様に、Ｓｐｉｋｅ ＲＴＡ（１０５０℃）、フラッシュランプを用いた活性化アニール（１２００℃）を行う。このとき、ウェハの塑性変形量（相対値）と混晶ＳｉＧｅ層の開口面積に対する不純物イオンの注入領域の面積との関係を図１４に示す。図に示すように、ウェハの塑性変形量は、面積比に依存し、面積比が増大するとともに、ウェハの塑性変形量も増大することがわかる。ここで、面積比は小さいほど塑性変形量を抑えることができる。ただし、素子領域には活性化層の形成が必須であり、これで下限値は決定する。従って混晶層を有する非素子領域におけるイオン注入面積比を小さくすることが好ましい。
【００８３】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【００８４】
本実施形態においては、ダミーパターンにおいて、不純物イオンの注入領域の面積を混晶ＳｉＧｅ層の開口面積より小さくすることにより、ダミーパターンにおける転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる
なお、本実施形態において、非素子領域の混晶ＳｉＧｅ層（ダミーパターン）全てにおいて不純物イオンの注入条件を制限したが、比較的大面積のものについて適用することが効果的である。具体的には例えば６５ｎｍプロセスで１０μｍ２以上の面積のものについて、不純物イオンの注入面積を制限すれば効果的に塑性変形量を抑制することができる。また、好ましくは1μｍ２以上の面積のものについて、不純物イオンの注入面積を制限することによりさらに塑性変形量を抑制することができる。
【００８５】
（実施形態６）
本実施形態において、実施形態３と同様に半導体装置が形成されるが、能動素子が形成される素子領域以外の領域である非素子領域において形成された混晶ＳｉＧｅ層（ダミーパターン）に、素子分離領域を導入して混晶ＳｉＧｅ層（ダミーパターン）を小面積化している点で、実施形態３と異なっている。
【００８６】
図１５に示すように、非素子領域１５１において、ＳＴＩ構造の素子分離領域１５２が形成され、混晶ＳｉＧｅ層（ダミーパターン）１５３が小面積化されている。なお、このような素子分離領域１５２は、例えば素子領域１５４にＳＴＩ構造の素子分離領域が形成される際に、同時に形成することができる。
【００８７】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【００８８】
ダミーパターンにおいて、混晶ＳｉＧｅ層の面積をより小さくすることにより、ダミーパターンにおける転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる
特に、例えば混晶ＳｉＧｅ層厚が１００ｎｍの場合、混晶ＳｉＧｅ層（ダミーパターン）が１０μｍ２以上のサイズで、転位が発生しているが、素子分離領域１５２を形成し、混晶ＳｉＧｅ層（ダミーパターン）１５３のサイズを５μｍ２以下と小面積化すれば、効果的に塑性変形量を抑制することができる。また、好ましくは1μｍ２以上の面積のものについて、不純物イオンの注入条件を制限することによりさらに塑性変形量を抑制することができる。
【００８９】
なお、このような素子分離領域は１５２、非素子領域１５１中に少なくとも１以上形成され混晶ＳｉＧｅ層（ダミーパターン）１５３を分割していればよく、その形状、分割数、配置など特に限定されない。例えば、図１６Ａにその上面図を示すように、非素子領域の混晶ＳｉＧｅ層（ダミーパターン）１５３がストライプ状に３分割されていてもよい。また、図１６Ｂにその上面図を示すように、非素子領域の混晶ＳｉＧｅ層（ダミーパターン）１５３が島状に４分割されていてもよい。また、図１６Ｃにその上面図を示すように、素子領域１５４と、非素子領域の混晶ＳｉＧｅ層（ダミーパターン）１５３を、千鳥格子状に配置してもよい。
【００９０】
（実施形態７）
本実施形態において、実施形態３と同様に半導体装置が形成されるが、能動素子が形成される素子領域以外の領域である非素子領域において形成された混晶ＳｉＧｅ層（ダミーパターン）に、ダミーの電極、側壁（スペーサ）などから構成されるダミーゲートを導入して混晶ＳｉＧｅ層（ダミーパターン）を小面積化している点で、実施形態３と異なっている。すなわち、実施形態６における素子分離領域に代えて、ダミーゲートが導入されている。
【００９１】
図１７に示すように、非素子領域１７１において、例えばダミーのｐｏｌｙ−Ｓｉ電極１７２と、側壁１７３が形成され、その間に混晶ＳｉＧｅ層（ダミーパターン）１７４が形成されることにより、混晶ＳｉＧｅ層（ダミーパターン）１７４が小面積化されている。なお、このようなダミーのｐｏｌｙ−Ｓｉ電極１７２、側壁１７３、および混晶ＳｉＧｅ層（ダミーパターン）１７４は、素子領域中と同様に、同時に形成することができる。
【００９２】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【００９３】
ダミーパターンにおいて、混晶ＳｉＧｅ層の面積をより小さくすることにより、ダミーパターンにおける転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる
これら実施形態６、７において、特に、例えば混晶ＳｉＧｅ層厚が１００ｎｍの場合、混晶ＳｉＧｅ層（ダミーパターン）が１０μｍ２以上のサイズで、転位が発生しているが、ダミーのｐｏｌｙ−Ｓｉ電極１７２と、側壁１７３を形成し、サイズを５μｍ２以下と小面積化すれば、効果的に塑性変形量を抑制することができる。また、好ましくは1μｍ２以上の面積のものについて、不純物イオンの注入条件を制限することによりさらに塑性変形量を抑制することができる。
【００９４】
（実施形態８）
本実施形態において、実施形態２と同様に半導体装置が形成されるが、エピタキシャル成長させた混晶ＳｉＧｅ層へ導入される不純物イオンを注入した後のアニール工程において、Ｓｐｉｋｅ ＲＴＡとフラッシュランプによる活性化アニールの順序が実施形態２と異なっている。
【００９５】
実施形態２と同様の製造工程により、混晶ＳｉＧｅ層に不純物注入層を形成する。そして、先ず、フラッシュランプを用いて昇降温速度が１０５℃／ｓｅｃ以上、１２００℃で活性化アニールを行う。次いで、ハロゲンランプを用いたＳｐｉｋｅ ＲＴＡにより、例えば１０５０℃でアニールを行う。
【００９６】
図１８に、Ｓｐｉｋｅ ＲＴＡ後の塑性変形量（ΔＢｏｗ）を示す。なお、注入条件は、ｐ型不純物をＢ、加速エネルギー：１ｋｅＶ、２ｋｅＶ、ドーズ量：３Ｅ１５ｃｍ−２とし、加速エネルギー１ｋｅＶのものについて、活性化アニール温度のみを１１５０℃、１２５０℃と変動させている。また、比較例として、注入条件：２ｋｅＶ・３Ｅ１５ｃｍ−２のものについて、Ｓｐｉｋｅ ＲＴＡ後に活性化アニールを行ったものを併せて示す。
【００９７】
図に示すように、本実施形態においては、塑性変形量は小さく抑えられており、活性化アニール温度にも依存しないことがわかる。また、加速エネルギーが増大しても、塑性変形量は大きく変動しないことがわかる。
【００９８】
これらのことから、ウェハの塑性変形は、ＳｉＧｅ体積量のみに依存した現象ではなく、その後の熱履歴にも依存した現象と捉えることができる。すなわち、ＳｉＧｅ開口率やイオン注入条件に制限を加えなくても、熱履歴を制御することで、混晶ＳｉＧｅ層周辺に発生する転位や結晶欠陥を防止し、ＳｉＧｅ由来のストレスを効果的に残したまま、ウェハの塑性変形を抑制できることを示唆している。
【００９９】
ここで、本実施形態における熱履歴の制御とは、混晶ＳｉＧｅ層内にイオン注入を行った後、注入による欠陥を結晶回復させる前に、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを先行させること、かつ、Ｓｐｉｋｅ ＲＴＡなどにより欠陥を結晶回復させた後には、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを実施しないことである。
【０１００】
混晶ＳｉＧｅ層内にイオン注入を行った直後、混晶ＳｉＧｅ層内は結晶が乱れており、昇降温速度が１０５℃／ｓ以上のアニールを実施しても、アニール時間が短いために、高温に曝される領域は極最表層に留まる。従って、混晶ＳｉＧｅ層の底部の結晶回復は不十分に留まり、ＳｉＧｅ／Ｓｉ界面に存在する微小転位の成長が阻害されると考えられる。そして、その後のＳｐｉｋｅ  ＲＴＡによる結晶回復アニールによって、混晶ＳｉＧｅ層の底部の残留欠陥は解消されると同時に、熱応力増加も抑えられるため、微小転位の成長もなく、ウェハの塑性変形も抑制されると考えられる。
【０１０１】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【０１０２】
本実施形態においては、熱履歴を制御することにより、転位や結晶欠陥の発生を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる。
【０１０３】
（実施形態９）
本実施形態において、実施形態１と同様に半導体装置が形成されるが、エピタキシャル成長させた混晶ＳｉＧｅ層の近傍に、ＳｉとＧｅの格子定数の大小関係と逆である、すなわち、Ｓｉより格子定数の小さいＩＶ族元素であるカーボン（Ｃ）がイオン注入されたカーボン導入領域が設けられている点で、実施形態２と異なっている。
【０１０４】
実施形態１と同様の製造工程により、図１９Ａに示すように、混晶ＳｉＧｅ層１９１を形成する。次いで、混晶ＳｉＧｅ層１９１中に、実施形態１と同様に不純物注入層を形成する。そして、混晶ＳｉＧｅ層１９１の近傍領域に、ＩＶ族元素であるカーボン（Ｃ）をイオン注入法により導入し、カーボン導入領域１９２を形成する。このとき、カーボンのイオン注入条件は、加速エネルギー：２５ｋｅＶ、ドーズ量：５Ｅ１４ｃｍ−２とする。なお、カーボンの注入は不純物注入の前であっても構わない。
【０１０５】
そして、いくつかの熱工程を経た後、フラッシュランプを用いて昇降温速度が１０５℃／ｓｅｃ以上、１２００℃で活性化アニールを行う。活性化アニール後において、図１９Ｂに示すように、混晶ＳｉＧｅ層１９１において、転位は発生せず、素子領域への転位伝播も認められない。
【０１０６】
一方、図２０Ａに示すような、混晶ＳｉＧｅ層１９１の近傍領域に、カーボン導入領域を形成しないものについて、同様にフラッシュランプを用いて活性化アニールを行う。活性化アニール後において、図２０Ｂに示すように、混晶ＳｉＧｅ層１９１において、転位１９３が発生している。従って、漏れ電流が増大するだけでなく、混晶ＳｉＧｅ層に内在する応力も失われ、チャネル領域を伝播する正孔の移動度も上がらず、ドレイン電流の増加も見込めなくなる。
【０１０７】
これらのことから、カーボン（Ｃ）をイオン注入することにより、転位を抑制することができることがわかる。Ｃの原子半径は７０ｐｍであり、Ｓｉの原子半径１１０ｐｍより小さい。一方、Ｇｅの原子半径は１２５ｐｍであり、Ｓｉの原子半径より大きい。このため、混晶ＳｉＧｅ層で膨張した結晶格子の不整合性や歪を、周辺にイオン注入されたＣを有するＳｉ層が吸収すると考えられる。その結果、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールにおける転位進展を抑制し、耐熱性マージンを向上させることができると考えられる。
【０１０８】
カーボン（Ｃ）のイオン注入条件としては、カーボン導入領域が、混晶ＳｉＧｅ層からＳｉＧｅ／Ｓｉ界面深さ相当においてＣの濃度ピークを有し、濃度ピークにおけるＣの濃度が、１Ｅ１８ｃｍ−３〜１Ｅ２１ｃｍ−３となる条件であることが望ましい。これは、Ｓｉとの格子不整合率は、混晶ＳｉＧｅ層からＳｉＧｅ／Ｓｉ界面にわたり増大するためである。１Ｅ１８ｃｍ−３以上とすることにより、ＣをＳｉ格子内位置に取り込み、混晶ＳｉＧｅ層で膨張した結晶格子の不整合性を補正することができる。また、１Ｅ２１ｃｍ−３以下とすることにより、Ｃの格子間原子量を低減し、Ｃのイオン注入自体による転位に進展する可能性ある結晶欠陥を抑制することができる。さらに、混晶ＳｉＧｅ層周辺にドーピングするＣイオン注入の開口率は、混晶ＳｉＧｅ層よりも大きいことが望ましい。これは、Ｃイオン注入の開口率が大きいほど、混晶ＳｉＧｅ層で膨張した結晶格子の不整合率を抑えることができるからである。
【０１０９】
また、カーボン（Ｃ）をイオン注入するカーボン導入領域は、混晶ＳｉＧｅ層の近傍である必要がある。混晶ＳｉＧｅ層の近傍とは、混晶ＳｉＧｅ層を含まないその周辺の領域を意味する。混晶ＳｉＧｅ層内へＣを注入したり、ＳｉＧｅ／Ｓｉ界面にＣを含む層を成膜したりすると、Ｃを有するＳｉ層と混晶ＳｉＧｅ層とは相反する応力を有するため、混晶ＳｉＧｅ層により付与されるべき応力が付与されず、応力付与の効率が低下する。また、プロセスが複雑になるばかりか、混晶ＳｉＧｅ層に格子間原子、転位の種を導入することにも繋がり、むしろ転位発生を促進しかねなくなる。また、カーボン導入領域は、混晶ＳｉＧｅ層を有する素子と同一導電型の能動素子であっても良いし、異なる導電型の能動素子であっても良く、非能動素子であってもよいＩＶ族元素ゆえに、電気伝導へ与える影響は少ないためである。
【０１１０】
さらに、実施形態１と同様の工程を経て、半導体装置が形成される。
【０１１１】
本実施形態においては、混晶ＳｉＧｅ層の近傍に、カーボン導入領域を設けることにより、転位の発生、進展を抑えながら、混晶ＳｉＧｅ層を導入し、昇降温速度が１０５℃／ｓｅｃ以上の活性化アニールを行うことができる。従って、実施形態１と同様の効果を得ることが可能となる。
【０１１２】
なお、本実施形態においては、ｐ−ＭＯＳＦＥＴにおいて、混晶ＳｉＧｅ層を導入した場合について説明したが、後述するｎ−ＭＯＳＦＥＴにおいてシリコンカーボン（Ｓｉ：Ｃ）層を導入する場合においても、同様に適用することができる。この場合、応力を印加するために用いられるＣとＳｉとの大小関係が逆になることから、シリコンカーボン（Ｓｉ：Ｃ）層の近傍にＳｉより格子定数の大きいＧｅ導入層を形成すればよい。
【０１１３】
また、実施形態２〜９においては、混晶ＳｉＧｅ層の開口率には依存しないで塑性変形を抑えることが可能であるが、より広いプロセスウィンドウを得るためには、開口率は実施形態１と同様に、５〜１５％であることが好ましい。より好ましくは５〜１０％である。
【０１１４】
また、これら実施形態において、フラッシュランプを用いた活性化アニールを行っているが、熱光源としてはＸｅフラッシュランプが好適である。しかしながら、Ｘｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、および水素を用いたフラッシュランプ、エキシマレーザー、ＹＡＧレーザー、一酸化炭素ガス（ＣＯ）レーザー、および二酸化炭素（ＣＯ２）レーザー等のレーザー、あるいはＸｅアーク放電ランプなどのような高輝度発光が可能な光源であっても良い。また、昇降温速度を高速に制御することができれば、従来のハロゲンランプ、抵抗加熱ヒータなどで熱処理する場合にも適用することが可能である。
【０１１５】
また、これら実施形態において、ｐＭＯＳＦＥＴの製造方法を一例として挙げ、応力印加膜として混晶ＳｉＧｅ層を用いて説明したが、混晶ＳｉＧｅ層に限定されるものではなく、また、ｎＭＯＳＦＥＴにおいても適用することができる。ｎＭＯＳＦＥＴを製造する場合には、混晶ＳｉＧｅ層の代わりに、Ｓｉよりも格子定数の小さいカーボン（Ｃ）とからなるシリコンカーボン（Ｓｉ：Ｃ）層を形成させる。これにより、チャネル領域に引っ張り応力を印加することができ、ｎＭＯＳＦＥＴの駆動力向上を図ることが可能となる。また、この場合には、注入する不純物としては、ｎ型不純物となる、例えばＶ族のリン（Ｐ）あるいは砒素（Ａｓ）が用いられる。
【０１１６】
さらに、半導体基板として、ｐ型Ｓｉ基板を用いたが、必ずしもバルクの単結晶ウェハを用いる必要はなく、エピタキシャルウェハや、ＳＯＩウェハなどを用いることができる。
【０１１７】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【０１１８】
１１…ｎウェル層
１２、８２、１５２…素子分離領域
１３…絶縁膜
１３ａ、８３…ゲート絶縁膜
１４…ｐｏｌｙ−Ｓｉ膜
１４ａ、８４…ゲート電極
１５…Ｓｉ窒化膜
１５ａ…オフセット絶縁膜
１６ａ、１６ｂ、８６ａ、８６ｂ…ゲート側壁
１７、８７ａ、８７ｂ…開口部
１８、８８ａ、１３８ｂ、１９１…混晶ＳｉＧｅ層
１９…不純物注入層
１９ａ…ソース領域
１９ｂ…ドレイン領域
２０…シリサイド層
２１…層間絶縁膜
２２…コンタクトホール
７１、１４１…結晶欠陥
８９ａ、８９ｂ…浅い不純物注入層
８９ａ’…深い不純物注入層
９０…ｎＭＯＳＦＥＴ領域
９１、９２、１４０…フォトレジスト膜
１５１、１７１…非素子領域
８８ｂ、１５３、１７４…混晶ＳｉＧｅ層（ダミーパターン）
１５４…素子領域
１７２…ダミーのｐｏｌｙ−Ｓｉ電極
１７３…側壁
１９２…カーボン導入領域
１９３…転位
２０１…熱処理室
２０２…基板ステージ
２０３…加熱源
２０４…ガス供給機構
２０５…ガス排出機構
２０６…透明窓
２０７…光源（フラッシュランプ）
２０８…電源
２０９…制御システム
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
2010021525.tif 000008
【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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