(57)【要約】【課題】チャージポンプの基数を変更しなくてもメモリセルに十分な電流量を供給することが可能な半導体装置を提供すること。【解決手段】外部電源電圧判定回路２は、外部電源の電圧値を判定する。制御回路１は、外部電源電圧判定回路２によって判定された外部電源の電圧値がしきい値以下の場合に、チャージポンプ３１による充電時間を変更してメモリセルに対するオペレーションを制御する。したがって、チャージポンプの基数を変更しなくてもメモリセルに十分な電流量を供給することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャージポンプによりメモリセルに電圧を供給する半導体装置であって、
外部電源の電圧値を判定する判定手段と、
前記判定手段によって判定された外部電源の電圧値がしきい値以下の場合に、前記チャージポンプによる充電時間を変更してメモリセルに対するオペレーションを制御する制御手段とを含む、半導体装置。
【請求項２】
前記制御手段は、前記判定手段によって判定された外部電源の電圧値が第１のしきい値よりも大きい場合に、第１の充電時間を用いて前記チャージポンプに充電を行なわせ、
前記判定手段によって判定された外部電源の電圧値が第１のしきい値以下であり、かつ第２のしきい値よりも大きい場合に、前記第１の充電時間よりも長い第２の充電時間を用いて前記チャージポンプに充電を行なわせ、
前記判定手段によって判定された外部電源の電圧値が第２のしきい値以下の場合に、前記第２の充電時間よりも長い第３の充電時間を用いて前記チャージポンプに充電を行なわせる、請求項１記載の半導体装置。
【請求項３】
チャージポンプによりメモリセルに電圧を供給する半導体装置であって、
複数のメモリブロックと、
外部電源の電圧値を判定する判定手段と、
前記判定手段によって判定された外部電源の電圧値がしきい値以下の場合に、オペレーションを行なうメモリブロックの個数を変更して、当該メモリブロックに対するオペレーションを制御する制御手段とを含む、半導体装置。
【請求項４】
前記制御手段は、チャージポンプによる充電時間を一定としてオペレーションを制御する、請求項３記載の半導体装置。
【請求項５】
前記制御手段は、オペレーションを行なうメモリブロックの個数が等しくなるように制御を行なう、請求項３または４記載の半導体装置。
【請求項６】
前記制御手段は、オペレーションを行なうメモリブロックの容量が等しくなるように制御を行なう、請求項３または４記載の半導体装置。
【請求項７】
チャージポンプによりメモリセルに電圧を供給する半導体装置であって、
外部電源の電圧値を判定する判定手段と、
前記判定手段によって判定された外部電源の電圧値がしきい値以下の場合に、メモリセルに対する書込みデータのビット数を変更して書込みオペレーションを制御する制御手段とを含む、半導体装置。
【請求項８】
前記制御手段は、書込みデータの中の第１の値のビット数をカウントし、該第１の値のビット数が所定数よりも多い場合に、メモリセルに対する書込みデータのビット数を減らして複数回の書込みオペレーションを行なう、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧を生成するチャージポンプを備えた半導体装置に関し、特に、チャージポンプのレイアウト面積を小さくすることが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリなどの不揮発性メモリがコンピュータ、携帯電話機などに広く使用されている。このようなフラッシュメモリにおいては、内部で使用する高電圧を生成するためにチャージポンプ（内部電圧発生器）が用いられている。
【０００３】
チャージポンプは、クロック発振器から出力されるクロック信号に基づく充電動作により高電圧を生成するため、外部電源の電圧が低くなるとチャージポンプの効率が悪くなり、供給できる電流量が少なくなる。このような問題を解決するために、外部電源の電圧が低いときと高いときとでチャージポンプの基数（個数）を変更して、供給電流量を維持するような機能を有する半導体装置が存在する。また、これに関連する技術として下記の特許文献１および特許文献２に開示された発明がある。
【０００４】
特許文献１は、電源電圧が所定の閾値より小さい場合であっても不揮発性記憶回路への書込みを行うこと等が可能な方法等を提供することを目的とする。シングルチップマイクロコンピュータは、パワーコントロール部と、電源電圧検出部と、発振部と、ＣＰＵコア部と、ＲＯＭと、ＲＡＭと、不揮発性記憶部と、ペリフェラル部とを具備する。ＣＰＵコア部は、電源電圧の検出を行うように電源電圧検出部に指示し、電源電圧が所定の閾値以上である場合には、書込み時間として第１の時間を設定し、そうでない場合には、書込み時間として第１の時間よりも長い第２の時間を設定する。その後、ＣＰＵコア部は、ＥＥＰＲＯＭコントローラに、設定した書込み時間でデータ書込みを行わせる。
【０００５】
特許文献２は、温度、工程または電源電圧の変化にも影響を受けなく正確に低電圧検出およびレギュレーションすることが可能なフラッシュメモリ装置用電圧生成器を提供することを目的とする。過消去されたフラッシュメモリセルと、少なくとも一つ以上のプログラムされたフラッシュメモリセルと、過消去されたフラッシュメモリセルのセル電流とプログラムされたフラッシュメモリセルのセル電流とをそれぞれ比較するための少なくとも一つ以上の比較器とを含んでいる。比較器の出力によって低電圧が検出され、少なくとも一つ以上のチャージポンプ回路の動作が制御される。
【特許文献１】特開２００７−４２２２１号公報
【特許文献２】特開２００４−５５１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
外部電圧が低いときでも予め決められた供給電流量を発生できるように設計されたチャージポンプを用いた際、外部電圧が高い場合には電流の過剰供給となるため、上述のようなチャージポンプの基数を変更する機能が用いられている。
【０００７】
しかしながら、このような機能を用いた場合、所定電圧よりも電圧が低い場合には全てのチャージポンプを動作させ、高い場合には電流の過剰供給にならないレベルまでチャージポンプを停止させる。したがって、外部電圧が所定電圧よりも高い場合には、動作しないチャージポンプが存在することになり、無駄な面積を有していることになる。
【０００８】
また、特許文献１に開示された発明は、電源電圧が所定の閾値以上であるか以下であるかによって書込み時間を変更するものであるため、半導体装置に含まれるチャージポンプに適用することはできない。
【０００９】
また、特許文献２に開示された発明は、過消去されたフラッシュメモリセルのセル電流とプログラムされたフラッシュメモリセルのセル電流とをそれぞれ比較するための少なくとも一つ以上の比較器を設けることにより、低電圧を正確に検出するものであるため、チャージポンプの効率の向上やチップ面積の削減を図ることはできない。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、その目的は、チャージポンプの基数を変更しなくてもメモリセルに十分な電流量を供給することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、チャージポンプによる充電によってメモリセルに電圧を供給する半導体装置が提供される。外部電源電圧判定回路は、外部電源の電圧値を判定する。制御回路は、外部電源電圧判定回路によって判定された外部電源の電圧値がしきい値以下の場合に、チャージポンプによる充電時間を変更してメモリセルに対するオペレーションを制御する。
【発明の効果】
【００１２】
外部電源の電圧値がしきい値以下の場合に、チャージポンプによる充電時間を変更してメモリセルに対するオペレーションを制御するので、チャージポンプの基数を変更しなくてもメモリセルに十分な電流量を供給することが可能となる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体装置の構成例を示すブロック図である。本実施の形態においては、半導体装置の一例としてフラッシュメモリの場合について説明する。
【００１４】
半導体装置は、外部からのコマンド入力により半導体装置の全体的な制御を行なう制御回路（シーケンサ）１と、外部電源の電圧値を判定する外部電源電圧判定回路２と、電源回路３と、周辺回路４と、メモリ直接周辺回路５と、メモリアレイ６とを含む。
【００１５】
制御回路１は、外部からのコマンド入力を受け、それに応じて電源回路３および周辺回路４を制御することによって、メモリアレイ６に対する消去オペレーション、書込みオペレーション、読出しオペレーションなどの動作を行なう。このとき、制御回路１は、外部電源電圧判定回路２による判定結果に応じて、電源回路３内のチャージポンプ３１の充電時間を制御したり、メモリブロックのサイズを変更したりする。この制御回路１の動作の詳細は後述する。
【００１６】
なお、制御回路１は、外部から無効信号が入力される場合には、以下に説明する充電時間の変更、メモリブロックの分割、書込みデータのビット数の変更を行なわない。これによって、半導体装置の試作段階における評価が容易に行なえるようになる。
【００１７】
また、電源回路３は、チャージポンプ３１と、クロック発振器３２と、検出回路３３と、リファレンス電圧発生器３４とを含む。クロック発振器３２は、クロック出力をチャージポンプ３１に与える。
【００１８】
チャージポンプ３１は、外部電源の電圧が最も高い状態で電流量が過剰供給とならないように最適化して設計されている。チャージポンプ３１は、クロック発振器３２からのクロック出力を受け、シーケンスフローに応じた充電時間で充電を行なう。
【００１９】
検出回路３３は、リファレンス電圧発生器３４によって生成されたリファレンス電圧と、チャージポンプ３１の出力電圧とを比較し、チャージポンプ３１の出力電圧がリファレンス電圧よりも高ければクロック発振器３２の発振を停止させ、チャージポンプ３１の出力電圧がリファレンス電圧よりも低ければクロック発振器３２に発振を行なわせることにより、チャージポンプ３１の出力電圧がリファレンス電圧と同じになるようにする。
【００２０】
また、周辺回路４は、アドレスバッファ４１と、プリデコーダ４２と、カラムデコーダ４３と、データアウトバッファ４４と、Ｖｓ発生器４５と、Ｖｂ発生器４６とを含む。アドレスバッファ４１は、外部から入力されるアドレスを保持する。
【００２１】
プリデコーダ４２は、アドレスバッファ４１に保持されるアドレスをデコードしてメモリブロックの選択を行なう。また、カラムデコーダ４３は、プリデコーダ４２から出力されるデコード信号をさらにデコードして列選択を行なう。
【００２２】
データアウトバッファ４４は、メモリアレイ６に書き込むデータを保持する。Ｖｓ発生器４５は、電源回路３からの電源供給を受けてソース電圧（Ｖｓ）を生成し、メモリアレイ６に出力する。また、Ｖｂ発生器４６は、電源回路３からの電源供給を受けてバックゲート電圧（Ｖｂ）を生成し、メモリアレイ６に出力する。
【００２３】
メモリ直接周辺回路５は、ワード線ドライバ、カラムゲート、センスアンプ、書込み回路などによって構成され、主にメモリアレイ６に対する消去オペレーション、書込みオペレーション、読出しオペレーションなどの動作を行なう。
【００２４】
図２は、本発明の第１の実施の形態における半導体装置の消去オペレーションのシーケンスフローを説明するためのフローチャートである。まず、制御回路１は、外部から消去オペレーションのコマンドを入力すると（Ｓ１）、メモリアレイ６に対して消去前書込みを行なう（Ｓ２）。このとき、メモリ直接周辺回路５は、メモリセルのゲート電圧（Ｖｇ）が正の高電圧になるよう充電する。また、Ｖｂ生成器４６は、メモリセルのＶｂが負の高電圧になるよう充電する。このときのシーケンスフロー（充電時間）は、後述のように外部電源の電圧値によって切替えられる。
【００２５】
次に、制御回路１は、メモリアレイ６に対して消去パルスの印加を行なう（Ｓ３）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが負の高電圧になるよう充電する。また、Ｖｓ生成器４５およびＶｂ生成器４６は、メモリセルのＶｓおよびＶｂが正の高電圧になるよう充電する。このときのシーケンスフロー（充電時間）も、後述のように外部電源の電圧値によって切替えられる。
【００２６】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ４）。消去が失敗であれば（Ｓ４，Ｆａｉｌ）、ステップＳ３に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ４，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ９）。
【００２７】
また、ベリファイ結果が正しければ（Ｓ４，Ｐａｓｓ）、メモリアレイ６に対して書き戻しを行なう（Ｓ５）。この処理は、消去オペレーションによって過消去となったメモリセルに対して軽い書き込みを行なうものである。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧となるようにし、メモリセルのドレイン電圧（Ｖｄ）に書き戻し電流を供給する。
【００２８】
次に、制御回路１は、過消去ベリファイを行ない、過消去が解消されいるか否かを判定する（Ｓ６）。過消去が解消されていなければ（Ｓ６，Ｆａｉｌ）、ステップＳ５に戻って再度書き戻しを行なう。また、書き戻し回数が所定数以上であれば（Ｓ６，Ｍａｘ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ９）。
【００２９】
また、過消去が解消されていれば（Ｓ６，Ｐａｓｓ）、過書き戻しベリファイを行なう（Ｓ７）。書き戻しが正しく終了していれば（Ｓ７，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ８）。また、書き戻しが正しく終了していなければ（Ｓ７，Ｆａｉｌ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ９）。
【００３０】
図３は、シーケンスフロー変更の処理手順を説明するためのフローチャートである。まず、制御回路１は、シーケンスフロー変更コマンドが入力されると（Ｓ１１）、外部電源電圧判定回路２から出力される判定結果を参照して、外部電源の電圧値（Ｖｃｃ）が４．０Ｖよりも大きいか否かを判定する（Ｓ１２）。なお、図３においては、第１のしきい値として４．０Ｖ、第２のしきい値として２．５Ｖを用いているが、しきい値はこれらの値に限られるものではない。また、しきい値の数も２つに限定されるものではない。
【００３１】
外部電源の電圧値（Ｖｃｃ）が４．０Ｖよりも大きければ（Ｓ１２，Ｙｅｓ）、通常フローでオペレーションを行なう（Ｓ１３）。この通常フローとは、外部電源の電圧値が高い状態で電流量が過剰供給とならないように設定された充電時間を用いてチャージポンプ３１が充電を行なうフローである。
【００３２】
外部電源の電圧値（Ｖｃｃ）が４．０Ｖ以下であれば（Ｓ１２，Ｎｏ）、制御回路１はさらに、外部電源の電圧値（Ｖｃｃ）が２．５Ｖよりも大きいか否かを判定する（Ｓ１４）。外部電源の電圧値（Ｖｃｃ）が２．５Ｖよりも大きければ（Ｓ１４，Ｙｅｓ）、変更フローＡでオペレーションを行なう（Ｓ１５）。
【００３３】
外部電源の電圧値が高い（４．０Ｖよりも大きい）場合には、チャージポンプ３１の電流供給能力が高いため通常フローで充電が完了するが、外部電源の電圧値が低くなると（４．０Ｖ以下になると）、チャージポンプ３１の電流供給能力が低くなるためより長い充電時間が必要になる。そのときの充電時間を充電時間Ａとする。変更フローＡは、充電時間Ａを用いてチャージポンプ３１が充電を行なうフローである。
【００３４】
外部電源の電圧値（Ｖｃｃ）が２．５Ｖ以下であれば（Ｓ１４，Ｎｏ）、制御回路１は、変更フローＢでオペレーションを行なう（Ｓ１６）。変更フローＢは、充電時間Ａよりもさらに長い充電時間Ｂを用いてチャージポンプ３１が充電を行なうフローである。
【００３５】
以上説明したように、本実施の形態における半導体装置によれば、消去オペレーションにおいて、外部電源の電圧値がしきい値以下の場合には、チャージポンプ３１がより長い充電時間を用いて充電を行なうようにしたので、チャージポンプの基数を変更しなくても、チャージポンプは十分な電流量を供給することが可能となった。
【００３６】
また、チャージポンプの基数を増やす必要がないため、半導体装置のチップ面積が大きくなるのを防止することが可能となった。
【００３７】
（第２の実施の形態）
本発明の第１の実施の形態における半導体装置は、消去オペレーションにおいてシーケンスフローを変更するものであった。第２の実施の形態における半導体装置は、書込みオペレーションにおいてシーケンスフローを変更するものである。なお、本発明の第２の実施の形態における半導体装置は、図１に示す第１の実施の形態における半導体装置の構成例と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００３８】
図４は、本発明の第２の実施の形態における半導体装置の書込みオペレーションのシーケンスフローを説明するためのフローチャートである。まず、制御回路１は、外部から書込みオペレーションのコマンドを入力すると（Ｓ２１）、メモリアレイ６に対して書込みパルスを印加する（Ｓ２２）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧になるよう充電する。また、Ｖｂ生成器４６は、メモリセルのＶｂが負の高電圧になるよう充電する。このときのシーケンスフロー（充電時間）の切替え方法は、図３のフローチャートに示す処理手順と同様のシーケンスフローの切替え方法である。
【００３９】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータが正しく書き込まれているか否かを判定する（Ｓ２３）。書込みが失敗であれば（Ｓ２３，Ｆａｉｌ）、ステップＳ２２に戻って再度書込みパルスの印加を行なう。また、書込みの失敗回数が所定数以上であれば（Ｓ２３，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ２５）。また、書込みが正しく行なわれていれば（Ｓ２３，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ２４）。
【００４０】
以上説明したように、本実施の形態における半導体装置によれば、書込みオペレーションにおいて、外部電源の電圧値がしきい値以下の場合には、チャージポンプ３１がより長い充電時間を用いて充電を行なうようにしたので、第１の実施の形態において説明した効果と同様の効果を奏することが可能となった。
【００４１】
（第３の実施の形態）
第１および第２の実施の形態における半導体装置は、充電時間を変更してチャージポンプ３１が充電を行なうものであった。本発明の第３の実施の形態における半導体装置は、チャージポンプ３１の充電時間は一定であり、メモリブロックのサイズを変更することによりメモリセルに十分な電流量を供給するものである。なお、本発明の第３の実施の形態における半導体装置は、図１に示す第１の実施の形態における半導体装置の構成例と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００４２】
図５は、本発明の第３の実施の形態における半導体装置内の周辺回路とメモリアレイとの接続をより詳細に説明するための図である。図５においては、図１に示す周辺回路４が２つの周辺回路４ａおよび４ｂに分けられており、周辺回路４ａがメモリブロック６１の制御を行ない、周辺回路４ｂがメモリブロック６２の制御を行なう。なお、本実施の形態においては、電源回路３内のチャージポンプ３１が、周辺回路４ａおよび４ｂの両方に電源電圧を供給するものとする。
【００４３】
メモリブロック６１は、３２ＫＢの容量を有するメモリセル群であるが、２つのブロック６１ａおよび６１ｂに分割されている。メモリブロック６１ａには、メモリ直接周辺回路５内のＷＬドライバ５１ａからのワード線が接続されており、周辺回路４ａ内のプリデコーダ４２からの出力によってブロックが選択される。同様に、メモリブロック６１ｂには、メモリ直接周辺回路５内のＷＬドライバ５１ｂからのワード線が接続されており、周辺回路４ａ内のプリデコーダ４２からの出力によってブロックが選択される。
【００４４】
メモリブロック６２は、１６ＫＢの容量を有するメモリセル群であるが、２つのブロック６２ａおよび６２ｂに分割されている。メモリブロック６２ａには、メモリ直接周辺回路５内のＷＬドライバ５１ｃからのワード線が接続されており、周辺回路４ｂ内のプリデコーダ４２からの出力によってブロックが選択される。同様に、メモリブロック６２ｂには、メモリ直接周辺回路５内のＷＬドライバ５１ｄからのワード線が接続されており、周辺回路４ｂ内のプリデコーダ４２からの出力によってブロックが選択される。
【００４５】
図６は、本発明の第３の実施の形態における半導体装置の消去オペレーションのシーケンスフローを説明するためのフローチャートである。まず、制御回路１は、外部から消去オペレーションのコマンドを入力すると（Ｓ３１）、外部電源電圧判定回路２から出力される判定結果を参照して、外部電源の電圧値（Ｖｃｃ）がしきい値よりも高いか否かを判定する（Ｓ３２）。
【００４６】
外部電源の電圧値（Ｖｃｃ）がしきい値よりも高ければ（Ｓ３２，Ｙｅｓ）、メモリブロック６１またはメモリブロック６２に対して消去前書込みを行なう（Ｓ３３）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧になるよう充電する。また、Ｖｂ生成器４６は、メモリセルのＶｂが負の高電圧になるよう充電する。
【００４７】
次に、制御回路１は、メモリブロック６１またはメモリブロック６２に対して消去パルスの印加を行なう（Ｓ３４）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが負の高電圧になるよう充電する。また、Ｖｓ生成器４５およびＶｂ生成器４６は、メモリセルのＶｓおよびＶｂが正の高電圧になるよう充電する。
【００４８】
次に、制御回路１は、メモリブロック６１または６２からデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ３５）。消去が失敗であれば（Ｓ３５，Ｆａｉｌ）、ステップＳ３４に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ３５，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリブロック６１またはメモリブロック６２が不良であるとしてＦａｉｌ終了する（Ｓ４０）。
【００４９】
また、ベリファイ結果が正しければ（Ｓ３５，Ｐａｓｓ）、メモリブロック６１またはメモリブロック６２に対して書き戻しを行なう（Ｓ３６）。この処理は、消去オペレーションによって過消去となったメモリセルに対して軽い書き込みを行なうものである。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧となるようにし、メモリセルのドレイン電圧（Ｖｄ）に書き戻し電流を供給する。
【００５０】
次に、制御回路１は、過消去ベリファイを行ない、過消去が解消されいるか否かを判定する（Ｓ３７）。過消去が解消されていなければ（Ｓ３７，Ｆａｉｌ）、ステップＳ３６に戻って再度書き戻しを行なう。また、書き戻し回数が所定数以上であれば（Ｓ３７，Ｍａｘ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリブロック６１またはメモリブロック６２が不良であるとしてＦａｉｌ終了する（Ｓ４０）。
【００５１】
また、過消去が解消されていれば（Ｓ３７，Ｐａｓｓ）、過書き戻しベリファイを行なう（Ｓ３８）。書き戻しが正しく終了していれば（Ｓ３８，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ３９）。また、書き戻しが正しく終了していなければ（Ｓ３８，Ｆａｉｌ）、メモリブロック６１またはメモリブロック６２が不良であるとしてＦａｉｌ終了する（Ｓ４０）。
【００５２】
ステップＳ３２において、外部電源の電圧値（Ｖｃｃ）がしきい値以下であれば（Ｓ３２，Ｎｏ）、メモリブロック６１またはメモリブロック６２に対して消去前書込みを２回行なう（Ｓ４１）。たとえば、メモリブロック６１に対して消去前書込みを行なうのであれば、メモリブロック６１ａとメモリブロック６１ｂとに分けて消去前書込みを２回行なう。また、メモリブロック６２に対して消去前書込みを行なうのであれば、メモリブロック６２ａとメモリブロック６２ｂとに分けて消去前書込みを２回行なう。
【００５３】
外部電源の電圧値がしきい値よりも低い場合には、チャージポンプ３１の電流供給能力が低くなるため、充電時間を一定とすると小さいメモリブロックしか充電が行なえなくなる。そのため、ブロック６１またはブロック６２を２つのブロックに分割して消去前書込みを行なう。
【００５４】
次に、制御回路１は、分割したメモリブロックのうち１つ目のメモリブロックに対して消去パルスの印加を行なう（Ｓ４２）。そして、制御回路１は、１つ目のメモリブロックからデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ４３）。消去が失敗であれば（Ｓ４３，Ｆａｉｌ）、ステップＳ４２に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ４３，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、１つ目のメモリブロックが不良であるとしてＦａｉｌ終了する（Ｓ４６）。
【００５５】
また、ベリファイ結果が正しければ（Ｓ４３，Ｐａｓｓ）、２つ目のメモリブロックに対して消去パルスの印加を行なう（Ｓ４４）。そして、制御回路１は、２つ目のメモリブロックからデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ４５）。消去が失敗であれば（Ｓ４５，Ｆａｉｌ）、ステップＳ４４に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ４５，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、２つ目のメモリブロックが不良であるとしてＦａｉｌ終了する（Ｓ４６）。
【００５６】
また、ベリファイ結果が正しければ（Ｓ４５，Ｐａｓｓ）、メモリブロック６１またはメモリブロック６２に対して書き戻しを２回行なう（Ｓ４７）。たとえば、メモリブロック６１に対して書き戻しを行なうのであれば、メモリブロック６１ａとメモリブロック６１ｂとに分けて書き戻しを２回行なう。また、メモリブロック６２に対して書き戻しを行なうのであれば、メモリブロック６２ａとメモリブロック６２ｂとに分けて書き戻しを２回行なう。
【００５７】
次に、制御回路１は、過消去ベリファイを行ない、過消去が解消されいるか否かを判定する（Ｓ４８）。過消去が解消されていなければ（Ｓ４８，Ｆａｉｌ）、ステップＳ４７に戻って再度書き戻しを行なう。また、書き戻し回数が所定数以上であれば（Ｓ４８，Ｍａｘ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリブロック６１またはメモリブロック６２が不良であるとしてＦａｉｌ終了する（Ｓ５１）。
【００５８】
また、過消去が解消されていれば（Ｓ４８，Ｐａｓｓ）、過書き戻しベリファイを行なう（Ｓ４９）。書き戻しが正しく終了していれば（Ｓ４９，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ５０）。また、書き戻しが正しく終了していなければ（Ｓ４９，Ｆａｉｌ）、メモリブロック６１またはメモリブロック６２が不良であるとしてＦａｉｌ終了する（Ｓ５１）。
【００５９】
以上説明したように、本実施の形態における半導体装置によれば、外部電源の電圧値がしきい値よりも低い場合には、メモリブロックを分割して消去前書込み、消去および書き戻しを行なうようにしたので、チャージポンプの基数を変更しなくても、チャージポンプは十分な電流量を供給することが可能となった。
【００６０】
また、チャージポンプの基数を増やす必要がないため、半導体装置のチップ面積が大きくなるのを防止することが可能となった。
【００６１】
（第４の実施の形態）
本発明の第３の実施の形態においては、外部電源の電圧値がしきい値よりも低い場合には、メモリブロックのサイズが異なるときでも同じ数に分割するものであった。本発明の第４の実施の形態における半導体装置は、外部電源の電圧値がしきい値よりも低い場合には、分割した後のメモリブロックのサイズが同じになるように分割数を可変とするものである。
【００６２】
図７は、本発明の第４の実施の形態における半導体装置内の周辺回路とメモリアレイとの接続をより詳細に説明するための図である。図７においては、図１に示す周辺回路４が２つの周辺回路４ａおよび４ｂに分けられており、周辺回路４ａがメモリブロック６３の制御を行ない、周辺回路４ｂがメモリブロック６４の制御を行なう。なお、本実施の形態においては、電源回路３内のチャージポンプ３１が、周辺回路４ａおよび４ｂの両方に電源電圧を供給するものとする。
【００６３】
メモリブロック６３は、３２ＫＢの容量を有するメモリセル群であるが、４つのブロック６３ａ〜６３ｄに分割されている。メモリブロック６３ａ〜６３ｄのそれぞれには、メモリ直接周辺回路５内のＷＬドライバ５２ａ〜５２ｄからのワード線が接続されており、周辺回路４ａ内のプリデコーダ４２からの出力によってブロックが選択される。
【００６４】
メモリブロック６４は、１６ＫＢの容量を有するメモリセル群であるが、２つのブロック６４ａおよび６４ｂに分割されている。メモリブロック６４ａには、メモリ直接周辺回路５内のＷＬドライバ５２ｅからのワード線が接続されており、周辺回路４ｂ内のプリデコーダ４２からの出力によってブロックが選択される。同様に、メモリブロック６４ｂには、メモリ直接周辺回路５内のＷＬドライバ５２ｆからのワード線が接続されており、周辺回路４ｂ内のプリデコーダ４２からの出力によってブロックが選択される。
【００６５】
図８は、本発明の第４の実施の形態における半導体装置の消去オペレーションのシーケンスフローを説明するためのフローチャートである。まず、制御回路１は、外部から消去オペレーションのコマンドを入力すると（Ｓ６１）、外部電源電圧判定回路２から出力される判定結果を参照して、外部電源の電圧値（Ｖｃｃ）がしきい値よりも高いか否かを判定する（Ｓ６２）。
【００６６】
外部電源の電圧値（Ｖｃｃ）がしきい値よりも高ければ（Ｓ６２，Ｙｅｓ）、メモリブロック６３またはメモリブロック６４に対して消去前書込みを行なう（Ｓ６３）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧になるよう充電する。また、Ｖｂ生成器４６は、メモリセルのＶｂが負の高電圧になるよう充電する。
【００６７】
次に、制御回路１は、メモリブロック６３またはメモリブロック６４に対して消去パルスの印加を行なう（Ｓ６４）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが負の高電圧になるよう充電する。また、Ｖｓ生成器４５およびＶｂ生成器４６は、メモリセルのＶｓおよびＶｂが正の高電圧になるよう充電する。
【００６８】
次に、制御回路１は、メモリブロック６３または６４からデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ６５）。消去が失敗であれば（Ｓ６５，Ｆａｉｌ）、ステップＳ６４に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ６５，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリブロック６３またはメモリブロック６４が不良であるとしてＦａｉｌ終了する（Ｓ７０）。
【００６９】
また、ベリファイ結果が正しければ（Ｓ６５，Ｐａｓｓ）、メモリブロック６３またはメモリブロック６４に対して書き戻しを行なう（Ｓ６６）。この処理は、消去オペレーションによって過消去となったメモリセルに対して軽い書き込みを行なうものである。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧となるようにし、メモリセルのドレイン電圧（Ｖｄ）に書き戻し電流を供給する。
【００７０】
次に、制御回路１は、過消去ベリファイを行ない、過消去が解消されいるか否かを判定する（Ｓ６７）。過消去が解消されていなければ（Ｓ６７，Ｆａｉｌ）、ステップＳ６６に戻って再度書き戻しを行なう。また、書き戻し回数が所定数以上であれば（Ｓ６７，Ｍａｘ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリブロック６３またはメモリブロック６４が不良であるとしてＦａｉｌ終了する（Ｓ７０）。
【００７１】
また、過消去が解消されていれば（Ｓ６７，Ｐａｓｓ）、過書き戻しベリファイを行なう（Ｓ６８）。書き戻しが正しく終了していれば（Ｓ６８，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ６９）。また、書き戻しが正しく終了していなければ（Ｓ６８，Ｆａｉｌ）、メモリブロック６３またはメモリブロック６４が不良であるとしてＦａｉｌ終了する（Ｓ７０）。
【００７２】
ステップＳ６２において、外部電源の電圧値（Ｖｃｃ）がしきい値以下であれば（Ｓ６２，Ｎｏ）、メモリブロックのサイズが３２ＫＢであるか１６ＫＢであるかを判定する（Ｓ７１）。メモリブロックのサイズが１６ＫＢであれば（Ｓ７１，１６ＫＢ）、すなわち、対象のメモリブロックが図７に示すメモリブロック６４であれば、図６に示すステップＳ４１〜Ｓ５１と同様の処理を行なう。
【００７３】
また、メモリブロックのサイズが３２ＫＢであれば（Ｓ７１，３２ＫＢ）、すなわち、対象のメモリブロックが図７に示すメモリブロック６３であれば、メモリブロック６３に対して消去前書込みを４回行なう（Ｓ７２）。すなわち、メモリブロック６３ａ〜メモリブロック６３ｄに対して順に消去前書込みを４回行なう。
【００７４】
外部電源の電圧値がしきい値よりも低い場合には、チャージポンプ３１の電流供給能力が低くなるため、充電時間を一定とすると小さいメモリブロックしか充電が行なえなくなる。そのため、ブロック６３およびブロック６４をそれぞれ同じサイズに分割して消去前書込みを行なう。
【００７５】
次に、制御回路１は、分割したメモリブロックのうち１つ目のメモリブロックに対して消去パルスの印加を行なう（Ｓ７３）。そして、制御回路１は、１つ目のメモリブロックからデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ７４）。消去が失敗であれば（Ｓ７４，Ｆａｉｌ）、ステップＳ７３に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ７４，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、１つ目のメモリブロックが不良であるとしてＦａｉｌ終了する（Ｓ７７）。
【００７６】
また、ベリファイ結果が正しければ（Ｓ７４，Ｐａｓｓ）、２つ目のメモリブロックおよび３つ目のメモリブロックに対して同様の処理を行なうが、図８においてはこれらの処理を省略している。
【００７７】
３つ目のメモリブロックの消去ベリファイ結果が正しければ、４つ目のメモリブロックに対して消去パルスの印加を行なう（Ｓ７５）。そして、制御回路１は、４つ目のメモリブロックからデータを読み出し、読出しデータによってデータの消去が終了したか否かを判定する（Ｓ７６）。消去が失敗であれば（Ｓ７６，Ｆａｉｌ）、ステップＳ７５に戻って再度消去パルスの印加を行なう。また、消去の失敗回数が所定数以上であれば（Ｓ７６，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、４つ目のメモリブロックが不良であるとしてＦａｉｌ終了する（Ｓ７７）。
【００７８】
また、ベリファイ結果が正しければ（Ｓ７６，Ｐａｓｓ）、メモリブロック６３に対して書き戻しを４回行なう（Ｓ７８）。すなわち、メモリブロック６３ａ〜メモリブロック６３ｄに対して順に書き戻しを４回行なう。
【００７９】
次に、制御回路１は、過消去ベリファイを行ない、過消去が解消されているか否かを判定する（Ｓ７９）。過消去が解消されていなければ（Ｓ７９，Ｆａｉｌ）、ステップＳ７８に戻って再度書き戻しを行なう。また、書き戻し回数が所定数以上であれば（Ｓ７９，Ｍａｘ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリブロック６３が不良であるとしてＦａｉｌ終了する（Ｓ８２）。
【００８０】
また、過消去が解消されていれば（Ｓ７９，Ｐａｓｓ）、過書き戻しベリファイを行なう（Ｓ８０）。書き戻しが正しく終了していれば（Ｓ８０，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ８１）。また、書き戻しが正しく終了していなければ（Ｓ８０，Ｆａｉｌ）、メモリブロック６３が不良であるとしてＦａｉｌ終了する（Ｓ８２）。
【００８１】
以上説明したように、本実施の形態における半導体装置によれば、外部電源の電圧値がしきい値よりも低い場合には、メモリブロックが同じサイズとなるように分割して消去前書込み、消去および書き戻しを行なうようにしたので、チャージポンプの基数を変更しなくても、チャージポンプは十分な電流量を供給することが可能となった。
【００８２】
また、チャージポンプの基数を増やす必要がないため、半導体装置のチップ面積が大きくなるのを防止することが可能となった。
【００８３】
（第５の実施の形態）
本発明の第３および第４の実施の形態においては、外部電源の電圧値がしきい値以下の場合には、メモリブロックを分割して消去オペレーションを行なうものであった。本発明の第５の実施の形態における半導体装置は、外部電源の電圧値がしきい値以下の場合には、ビット数を変更して書き込みオペレーションを行なうものである。なお、本発明の第５の実施の形態における半導体装置は、図１に示す第１の実施の形態における半導体装置の構成例と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００８４】
図９は、本発明の第５の実施の形態における半導体装置の書込みオペレーションのシーケンスフローを説明するためのフローチャートである。まず、制御回路１は、外部から書込みオペレーションのコマンドを入力すると（Ｓ９１）、外部電源電圧判定回路２から出力される判定結果を参照して、外部電源の電圧値（Ｖｃｃ）がしきい値よりも高いか否かを判定する（Ｓ９２）。
【００８５】
外部電源の電圧値（Ｖｃｃ）がしきい値よりも高ければ（Ｓ９２，Ｙｅｓ）、メモリアレイ６に８ビットのデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ９３）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧になるようし、Ｖｄに書込み電流を供給する。
【００８６】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータが正しく書き込まれているか否かを判定する（Ｓ９４）。書込みが失敗であれば（Ｓ９４，Ｆａｉｌ）、ステップＳ９３に戻って再度書込みパルスの印加を行なう。また、書込みの失敗回数が所定数以上であれば（Ｓ９４，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ９６）。また、書込みが正しく行なわれていれば（Ｓ９４，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ９５）。
【００８７】
ステップＳ９２において、外部電源の電圧値（Ｖｃｃ）がしきい値以下であれば（Ｓ９２，Ｎｏ）、メモリアレイ６に４ビットのデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ９７）。そして、さらに残りの４ビットのデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ９８）。
【００８８】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータが正しく書き込まれているか否かを判定する（Ｓ９９）。書込みが失敗であれば（Ｓ９９，Ｆａｉｌ）、ステップＳ９７に戻って再度書込みパルスの印加を行なう。また、書込みの失敗回数が所定数以上であれば（Ｓ９９，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ１０１）。また、書込みが正しく行なわれていれば（Ｓ９９，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ１００）。
【００８９】
以上説明したように、本実施の形態における半導体装置によれば、書込みオペレーションにおいて、外部電源の電圧値がしきい値以下の場合には、４ビットずつデータ書込みを行なうようにしたので、チャージポンプの基数を変更しなくても、チャージポンプは十分な電流量を供給することが可能となった。
【００９０】
また、チャージポンプの基数を増やす必要がないため、半導体装置のチップ面積が大きくなるのを防止することが可能となった。
【００９１】
（第６の実施の形態）
本発明の第５の実施の形態における半導体装置は、外部電源の電圧値がしきい値以下の場合には、ビット数を変更して書き込みオペレーションを行なうものであった。本発明の第６の実施の形態における半導体装置は、外部電源の電圧値がしきい値以下の場合には、書込みに対応するデータの“０”のビット数に応じて書込み回数を変更するものである。これは、“０”のビットを書き込むときに電流を流す必要があるためであり、“０”のビット数が多い場合には書き込みを行なうデータのビット数を減らすようにする。なお、本発明の第６の実施の形態における半導体装置は、図１に示す第１の実施の形態における半導体装置の構成例と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００９２】
図１０は、本発明の第６の実施の形態における半導体装置の書込みオペレーションのシーケンスフローを説明するためのフローチャートである。まず、制御回路１は、外部から書込みオペレーションのコマンドを入力すると（Ｓ１１１）、外部電源電圧判定回路２から出力される判定結果を参照して、外部電源の電圧値（Ｖｃｃ）がしきい値よりも高いか否かを判定する（Ｓ１１２）。
【００９３】
外部電源の電圧値（Ｖｃｃ）がしきい値よりも高ければ（Ｓ１１２，Ｙｅｓ）、メモリアレイ６に８ビットのデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ１１３）。このとき、メモリ直接周辺回路５は、メモリセルのＶｇが正の高電圧になるようし、Ｖｄに書込み電流を供給する。
【００９４】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータが正しく書き込まれているか否かを判定する（Ｓ１１４）。書込みが失敗であれば（Ｓ１１４，Ｆａｉｌ）、ステップＳ１１３に戻って再度書込みパルスの印加を行なう。また、書込みの失敗回数が所定数以上であれば（Ｓ１１４，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ１１６）。また、書込みが正しく行なわれていれば（Ｓ１１４，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ１１５）。
【００９５】
ステップＳ１１２において、外部電源の電圧値（Ｖｃｃ）がしきい値以下であれば（Ｓ１１２，Ｎｏ）、制御回路１は、書込みに対応するデータの中の“０”のビット数をカウントし、そのビット数が４ビットよりも多いか否かを判定する（Ｓ１１７）。４ビットよりも多ければ（Ｓ１１７，Ｙｅｓ）、書込みに対応するデータのビット数（合計ビット数）を２で割ったビット数のデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ１１８）。そして、さらに残りのビット数のデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ１１９）。
【００９６】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータが正しく書き込まれているか否かを判定する（Ｓ１２０）。書込みが失敗であれば（Ｓ１２０，Ｆａｉｌ）、ステップＳ１１８に戻って再度書込みパルスの印加を行なう。また、書込みの失敗回数が所定数以上であれば（Ｓ１２０，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ１２２）。また、書込みが正しく行なわれていれば（Ｓ１２０，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ１２１）。
【００９７】
また、ステップＳ１１７において、書込みに対応するデータの中の“０”のビット数が４ビット以下であれば（Ｓ１１７，Ｎｏ）、メモリアレイ６に８ビットのデータ書込みを行なうために、メモリアレイ６に対して書込みパルスを印加する（Ｓ１２３）。
【００９８】
次に、制御回路１は、メモリアレイ６からデータを読み出し、読出しデータによってデータが正しく書き込まれているか否かを判定する（Ｓ１２４）。書込みが失敗であれば（Ｓ１２４，Ｆａｉｌ）、ステップＳ１２３に戻って再度書込みパルスの印加を行なう。また、書込みの失敗回数が所定数以上であれば（Ｓ１２４，ＭＡＸ  Ｐｕｌｓｅ  Ｏｖｅｒ）、メモリアレイ６が不良であるとしてＦａｉｌ終了する（Ｓ１２６）。また、書込みが正しく行なわれていれば（Ｓ１２４，Ｐａｓｓ）、正常終了（Ｐａｓｓ終了）する（Ｓ１２５）。
【００９９】
なお、以上の説明においては、書込みに対応するデータの“０”のビット数に応じて書込み回数を変更するとしたが、書込みに対応するデータの“１”のビット数に応じて書込み回数を変更するようにしてもよい。
【０１００】
以上説明したように、本実施の形態における半導体装置によれば、書込みオペレーションにおいて、外部電源の電圧値がしきい値以下の場合には、書込みに対応するデータの“０”のビット数に応じて書込み回数を変更するようにしたので、チャージポンプの基数を変更しなくても、チャージポンプは十分な電流量を供給することが可能となった。
【０１０１】
また、チャージポンプの基数を増やす必要がないため、半導体装置のチップ面積が大きくなるのを防止することが可能となった。
【０１０２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施の形態における半導体装置の構成例を示すブロック図である。
【図２】本発明の第１の実施の形態における半導体装置の消去オペレーションのシーケンスフローを説明するためのフローチャートである。
【図３】シーケンスフロー変更の処理手順を説明するためのフローチャートである。
【図４】本発明の第２の実施の形態における半導体装置の書込みオペレーションのシーケンスフローを説明するためのフローチャートである。
【図５】本発明の第３の実施の形態における半導体装置内の周辺回路とメモリアレイとの接続をより詳細に説明するための図である。
【図６】本発明の第３の実施の形態における半導体装置の消去オペレーションのシーケンスフローを説明するためのフローチャートである。
【図７】本発明の第４の実施の形態における半導体装置内の周辺回路とメモリアレイとの接続をより詳細に説明するための図である。
【図８】本発明の第４の実施の形態における半導体装置の消去オペレーションのシーケンスフローを説明するためのフローチャートである。
【図９】本発明の第５の実施の形態における半導体装置の書込みオペレーションのシーケンスフローを説明するためのフローチャートである。
【図１０】本発明の第６の実施の形態における半導体装置の書込みオペレーションのシーケンスフローを説明するためのフローチャートである。
【符号の説明】
【０１０４】
１  制御回路、２  外部電源電圧判定回路、３  電源回路、４，４ａ，４ｂ  周辺回路、５  メモリ直接周辺回路、６  メモリアレイ、３１  チャージポンプ、３２  クロック発振器、３３  検出回路、３４  リファレンス電圧発生器、４１  アドレスバッファ、４２  プリデコーダ、４３  カラムデコーダ、４４  データアウトバッファ、４５  Ｖｓ発生器、４６  Ｖｂ発生器、５１ａ〜５１ｄ，５２ａ〜５２ｆ  ワード線ドライバ、６１，６１ａ〜６１ｂ，６２，６２ａ〜６２ｂ，６３，６３ａ〜６３ｄ，６４，６４ａ〜６４ｂ  メモリブロック。
【図１】
2010129135.tif 000003
【図２】
2010129135.tif 000004
【図３】
2010129135.tif 000005
【図４】
2010129135.tif 000006
【図５】
2010129135.tif 000007
【図６】
2010129135.tif 000008
【図７】
2010129135.tif 000009
【図８】
2010129135.tif 000010
【図９】
2010129135.tif 000011
【図１０】
2010129135.tif 000012