(57)【要約】【課題】メモリ回路、システム、及び、その操作方法を提供する。【解決手段】メモリ回路は、少なくとも一つのメモリセルを有し、電荷の方式でデータを保存する。メモリセルはワードラインとビットラインに結合される。メモリ回路は、ビットライン参照電圧VBLref をビットラインに提供する手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。【選択図】図１
2010186534.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路であって、
電荷の方式でデータを保存し、ワードラインとビットラインに結合される少なくとも一つのメモリセルと、
ビットライン参照電圧VBLref を前記ビットラインに提供する手段と、
を含み、
前記ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、前記電源電圧VDDの変化に対応して調整可能であることを特徴とするメモリ回路。
【請求項２】
前記ビットライン参照電圧VBLref を提供する前記手段は、
前記ビットラインに結合される電圧レギュレータと、
前記電圧レギュレータの入力端にバイアス電圧Vbiasを提供する手段と、
を含み、前記バイアス電圧Vbiasと前記電源電圧VDDのVbias/VDD比は調整可能であることを特徴とする請求項１に記載のメモリ回路。  
【請求項３】
前記電源電圧VDDが公称電圧に等しいか、それより大きい場合、前記の調整可能なVbias /VDD 比は第一変化率を有し、前記電源電圧VDDが前記公称電圧より小さい場合、前記の調整可能なVbias /VDD 比は第二変化率を有し、前記第一変化率は前記第二変化率より大きいことを特徴とする請求項２に記載のメモリ回路。
【請求項４】
前記バイアス電圧を提供する前記手段は、
前記電圧レギュレータに結合される電圧補償回路と、
前記電圧補償回路に結合され、前記電圧補償回路を制御して、前記バイアス電圧を調整する自己バイアス回路と、
からなることを特徴とする請求項３に記載のメモリ回路。
【請求項５】
前記自己バイアス回路は、少なくとも一つの飽和モードトランジスタを有し、前記電圧補償回路は、前記補償回路の出力端と低電圧間に結合されるスイッチを有し、前記飽和モードトランジスタは、少なくとも一つの抵抗により前記電源電圧に結合され、前記飽和モードトランジスタと前記抵抗間の接続ノードは、前記補償回路の前記スイッチの制御端に結合されて、前記バイアス電圧Vbiasを調整することを特徴とする請求項４に記載のメモリ回路。
【請求項６】
前記バイアス電圧を提供する手段は、
第一参照電圧を前記電圧レギュレータの前記入力端に結合する働きをする第一スイッチと、
第二参照電圧を前記電圧レギュレータの前記入力端に結合する働きをする第二スイッチと、
前記第一と前記第二参照電圧を比較し、前記第一と前記第二参照電圧の低いほうを決定して、どちらを前記電圧レギュレータの前記入力端に伝送するかによって、前記第一、又は、前記第二スイッチをオンにする比較器と、
からなることを特徴とする請求項２に記載のメモリ回路。  
【請求項７】
前記第一参照電圧は一定値を有し、前記第二参照電圧は、前記電源電圧VDDの変化に対応して変化することを特徴とする請求項６に記載のメモリ回路。
【請求項８】
前記請求項１のメモリ回路とプロセッサからなるシステムであって、前記プロセッサは、前記メモリ回路に結合されて、前記メモリ回路の少なくとも一つのメモリセルに保存されるデータにアクセスすることを特徴とするシステム。
【請求項９】
電荷の方式でデータを保存する少なくとも一つのメモリセルを有するメモリ回路にアクセスする方法であって、前記メモリセルはワードラインとビットラインに結合され、前記方法は、
ビットライン参照電圧VBLref を前記ビットラインに提供する手段を含み、前記ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は調整可能であることを特徴とする方法。
【請求項１０】
前記ビットライン参照電圧VBLref を前記ビットラインに提供する手段は、
バイアス電圧Vbiasを提供するステップと、
前記バイアス電圧を調整し、前記ビットライン参照電圧を提供するステップと、からなり、前記バイアス電圧Vbiasと前記電源電圧VDDのVbias/VDD比は調整可能であることを特徴とする請求項９に記載の方法。
【請求項１１】
前記電源電圧VDDが公称電圧に等しいか、それより大きい場合、前記の調整可能なVbias /VDD 比は第一変化率を有し、前記電源電圧VDDが前記公称電圧より小さい場合、前記の調整可能なVbias /VDD 比は第二変化率を有し、前記第一変化率は前記第二変化率より大きいことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記調整可能なVbias /VDD 比は少なくとも二つの有効値を有することを特徴とする請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関するものであって、特に、メモリ回路、システム、及び、その操作方法に関するものである。
【背景技術】
【０００２】
メモリ回路は様々なアプリケーションに使用されている。通常、メモリ回路は、DRAMとSRAM回路を含む。DRAM回路は、複数のメモリセルからなる。容量性ストレージメモリセルのアレイが提供される公知のダイナミックメモリセルにとって、各メモリセルはアクセストランジスタを有する。このようなメモリセルに保存されるデータは、実際のところ、小キャパシタに保存される電荷である。データが出力される時、アクセストランジスタは、トランジスタのゲートか制御端に結合されるワードライン（WL）により作動される。アクセストランジスタは、キャパシタの電圧を感知するセンス増幅器に結合されるビットライン（BL）にキャパシタを結合することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、メモリ回路、システム、及び、その操作方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
一実施態様において、メモリ回路は、少なくとも一つのメモリセルを有し、電荷の方式でデータを保存する。メモリセルはワードラインとビットラインに結合される。メモリ回路は、ビットライン参照電圧VBLref をビットラインに提供する手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。
【０００５】
もう一つの実施態様において、システムは、メモリ回路と、メモリ回路に結合されるプロセッサを含む。メモリ回路は、少なくとも一つのメモリセルを有し、電荷の方式でデータを保存する。メモリセルは、ワードラインとビットラインに結合される。メモリ回路は、ビットライン参照電圧VBLref をビットラインに提供する手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。プロセッサは、少なくとも一つのメモリセルに保存されたデータにアクセスすることができる。
【０００６】
他の実施態様において、電荷の方式でデータを保存する少なくとも一つのメモリセルを有するメモリ回路にアクセスする方法が提供される。メモリセルは、ワードラインとビットラインに結合される。本方法は、ビットライン参照電圧VBLref をビットラインに提供するステップを含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は調整可能である。
【発明の効果】
【０００７】
本発明のメモリ回路は、ビットライン参照電圧VBLref をビットラインに提供する手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。
【図面の簡単な説明】
【０００８】
【図１】メモリ回路を示す図である。
【図２】ビットライン参照電圧(VBLref)を提供する手段を示す図である。
【図３】ビットライン参照電圧(VBLref)をビットラインに提供する手段のもう一つの例を示す図である。
【図４】電源電圧VDDの変化に対応する手段の出力バイアス電圧Vbiasを示す図である。
【図５】メモリ回路を含むシステムを示す図である。
【発明を実施するための形態】
【０００９】
一般に、ビットライン参照電圧はビットランに供給される。ビットライン参照電圧は、電源電圧VDDの変化に対応して変化し、ビットライン参照電圧は電源電圧VDDの半分、即ち、ビットライン参照電圧と電源の比率は０．５で、一定である。比率の固定により、メモリキャパシタに保存されたデータのアクセスは、ビットライン電圧VBLの引き上げや引き下げがない。しかし、公知技術において、メモリ回路がプロセスー電圧―温度（PVT）変化の悪い状態で操作する場合、論理“１”データの読み取り判断空間は、論理“０”読み取り判断空間より小さい。メモリセルの過小な読み取り判断空間は、論理“１”データの読み取りが出来なくなる。
【００１０】
前述に基づくと、メモリ回路とその操作方法が必要である。
以下で、多種の実施方式や例を提供して、本案の特徴を説明する。各種素子、構造の相関例は、本技術を理解する者に技術内容を理解してもらうためのものであり、本発明の範囲を限定するものではない。例えば、発明中の第一特徴と第二特徴の組み合わせを例とすると、ある実施方式中、第一特徴と第二特徴は、直接連結の方式で組み合わされているが、その他の実施例中、第一特徴と第二特徴は、直接連結方式による組み合わせではないかもしれず、更に、その他の特徴を両者間に有する。この他、以下の明細書中で、異なる図中で、同じ符号により同じ素子を表示している。これは、明細書を簡潔に分かりやすくするためのものであり、各種実施方式、及び/又は、構造の関係を限定するものではない。
【００１１】
この開示の実施例は、メモリ回路、システム、及び、その操作方法に関連する。実施例において、メモリ回路は、電源電圧VDDの変化に対応する調整可能なVBLref/VDD 比を有するビットライン参照電圧VBLrefを提供する手段を含む。調整可能なVBLref/VDD 比を提供することにより、論理“１”並びに論理“０”を読み取る範囲が、望ましく達成することができる。以下は、本発明による様々な具体例の説明である。この開示の範囲は限定されない。
【００１２】
図１はメモリ回路の例を示す図である。図１中、メモリ回路１００は、複数のワードラインと複数のビットラインを含むメモリアレイ１０１からなる。メモリ回路１００は、ダイナミックランダムアクセスメモリ（DRAM）回路、内蔵DRAM回路、スタティックRAM（SRAM）回路、内蔵スタティックRAM回路、又は、その他のメモリ回路である。メモリアレイ１０１は、少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、メモリアレイ１０１のビットライン（BL）とワードライン（WL）に結合される。DRAMセルを用いた具体例で、メモリセル１０１ａは、メモリトランジスタ（Tc）とキャパシタ（Cc）を含む。キャパシタCcは、例えば、“０”や“１”等のデータを電荷の方式で保存することができる。
【００１３】
注意すべきことは、一メモリセル１０１ａだけが描かれているが、他のセル（図示しない）も複数のワードライン（WL）とビットライン（BL）のそれぞれの交差点に配置することができる。メモリ回路１００の部分は、８、１６、３２、６４、１２８、又は、それ以上のカラムを有し、ワード幅で配列されている。実施例において、ワードラインはビットラインに対し直角に配置される。他の実施例において、ワードラインとビットラインのほかの配置も提供される。
【００１４】
図１を参照すると、メモリ回路１００は、ビットライン参照電圧VBLref をビットラインに提供する手段１１０を含み、ビットライン参照電圧VBLrefの電源電圧VDD、例えば、内部電源に対するVBLref/VDD 比は、電源電圧VDDの変化に対応して調整される。電源電圧の変化はPVT変化に対応する。VBLref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。０．９-V公称電圧を用いた具体例で、電源電圧VDDは０．７５Vから１．０５Vに変化する。VBLref/VDD 比は、約０．４３〜０．５３間で調整することができる。
【００１５】
以下は、メモリセル１０１ａのアクセス周期に関する説明である。メモリセル１０１ａに保存されるデータへのアクセスで、ワードラインWLがロウ選択状態に遷移して、メモリトランジスタTcをオンにする。N-チャンネルMOSトランジスタを用いた具体例で、ワードラインWLは高い正電圧に遷移して、メモリトランジスタTcがキャパシタCcとビットラインBLの結合を生じる。ワードラインWLは、アドレスデコーダ回路（図示しない）により供給され、メモリアレイ１０１中のどのロウが、メモリアレイ１０１に前もって供給されるアドレスに基づいて起動されるかを決定する。ワードラインWLが正電圧レベルに遷移されることにより起動する時、メモリトランジスタTcは、メモリセル１０１ａのキャパシタCcをビットラインBLに結合し、アクセス周期の“電荷共有”部分が開始する。メモリセル１０１ａ中の保存データが論理“１”の場合、電荷共有操作中、キャパシタCcは、電圧をビットラインBL上に供給されるビットライン参照電圧VBLrefに加える。それに応じて、小電圧ΔVBLがビットラインBL上で増加する。メモリセル１０１ａ中の保存データが論理“０”の場合、キャパシタCcは、例えば、メモリセル１０１ａ中のキャパシタCcをビットラインBLから充電することにより、ビットラインBLから電圧を差し引く。充電により、電圧ΔVBLはビットラインBLから減少する。
【００１６】
“電荷共有”が始まったすぐ後、アクセス周期の感知部分が開始される。アクセス周期のこの部分で、ビットラインBLに結合されるセンス増幅器（図示しない）は、メモリセル１０１ａに起因するΔVBLを感知する。
【００１７】
感知部分の後、アクセス周期の復元部分が開始する。実施例において、アクセス周期の復元部分は、一つ、又は、それ以上の論理ゲート遅延の期間とともに、感知部分に続く。復元期間中、ビットラインBLは高電圧に結合され、ビットライン電圧VBLが、ビットライン参照電圧VBLrefに感知された第二差動電圧ΔVBLを足したものから、論理“１”高圧か電源電圧VDDに増加する。アクセス周期のこの時点で、ワードラインWLはまだ作動し、ビットラインBL上の高圧はメモリセル１０１ａ中で結合される。メモリセル１０１ａのメモリトランジスタTcはこの高圧をキャパシタCcに結合して、将来、このメモリセル１０１ａにアクセスする保存電荷を復元する。
【００１８】
ローカルビットライン、例えば、ビットラインBLが、カラム選択ラインCSL（図示しない）の操作により、グローバルビットラインGBL（図示しない）に結合される時、アクセス周期が完成する。この動作は、ビットラインBL上の電位差により示されるデータをグローバルビットラインGBLに結合して、メモリアレイ１０１の外接回路（図示しない）に使用させる。注意すべきことは、上述のメモリセル１０１のアクセス周期は単なる例に過ぎない。当業者は、順序を修整したり、及び/又は、ステップを追加して、所望のアクセス周期を達成できる。
【００１９】
以下は、上述のメモリセルのアクセス周期に基づいたシミュレーション結果に関する説明である。表１は、高温下でのプロセス-電圧-温度 (PVT)変化のSSS状態など、悪い状態でのシミュレーション結果を示し、PMOSトランジスタ、NMOSトランジスタ、及び、メモリ回路のメモリセルが遅い時、SSS状態は悪い状態を示す。
【００２０】
【表１】
2010186534.tif 000003
【００２１】
実施例において、公称電圧は約０．９Vで、理論的電源電圧は公称電圧、例えば、０．９Vに等しい。SSS状態で、電源電圧VDDは１．０３５V周辺にシフトする。電圧VPPは、ワードラインWLに供給され、メモリトランジスタTcをオンにする電圧を示す。シミュレーション状態は、約５００MHzのアクセス周波数、及び、約１２５℃の高温に設定される。
【００２２】
公知のメモリ回路において、VBLref/VDD 比は固定で、例えば、VBLref＝1/2VDD である。通常操作で、電源電圧VDDは約０．９Vで、ビットライン参照電圧VBLrefは約０．４５Vである。公知のメモリ回路の論理“０”と“１”データはアクセスされる。メモリ回路がSSS状態で操作する場合、電源電圧VDDは約１．０３５Vにシフトする。固定のVBLref/VDD 比、例えば、０．５に基づくと、ビットライン参照電圧VBLrefは約０．５１８Vである。シミュレーション結果より、表１の第二ロウで示されるように、論理“０”メモリセルのΔVBLは１２３ｍV周辺で、論理“１”メモリセルのΔVBLは６６ｍV周辺である。論理“１”メモリセルのΔVBLは小さすぎて、センス増幅器により感知されず、メモリセルに保存された論理“１”データはアクセスされない。よって、固定のVBLref/VDD 比を有する公知のメモリ回路の論理“１”データのアクセスは、PVT変化のSSS状態で失効する。
【００２３】
メモリ回路１００は、ビットライン参照電圧VBLrefをビットラインに提供する手段１１０を含み、VBLref/VDD 比は調整可能である。例えば、電源電圧が約０．９Vの通常操作で、VBLref/VDD 比は約０．５である。SSS状態で、手段１１０は、約０．４１４Vのビットライン参照電圧をビットラインBLに提供する。電源電圧VDDが約１．０３５Vなので、VBLref/VDD 比は約０．４である。シミュレーション結果から、表１のロウ２で示されるように、論理“０”メモリセルのΔVBLは９８ｍV周辺で、論理“１”メモリセルのΔVBLは９７ｍV周辺である。約０．５のVBLref/VDD 比に対応するシミュレーション結果と比較して、論理“０”メモリセルのΔVBLは減少し、論理“１”メモリセルのΔVBLは増加する。ビットラインBLと結合するセンス増幅器（図示しない）は、論理“０”メモリセルのΔVBLと論理“１”メモリセルのΔVBLを感知する。よって、メモリセルのデータ、論理“０”か“１”はアクセスできる。
【００２４】
表２は、低温下でのプロセス-電圧-温度 (PVT)変化のSSS状態でのもう一つのシミュレーション結果を示す。低温は−４０℃周辺である。
【表２】
2010186534.tif 000004
【００２５】
表２の第二ロウで示されるように、低温下で、VBLref/VDD 比は約０．４に調整される。論理“０”メモリセルのΔVBLは１０４ｍV周辺で、論理“１”メモリセルのΔVBLは１１７ｍV周辺である。約０．５のVBLref/VDD 比に対応するシミュレーション結果と比較して、論理“０”メモリセルのΔVBLは減少し、論理“１”メモリセルのΔVBLは増加する。ビットラインBLと結合するセンス増幅器（図示しない）は、論理“０”メモリセルのΔVBLと論理“１”メモリセルのΔVBLを感知する。よって、VBLref/VDD 比が約０．４に調整されても、メモリセルのデータ、論理“０”か“１”はアクセスできる。
【００２６】
前述によると、手段１１０は、電源電圧VDD変化に対応する調整可能なVBLref/VDD 比を有するビットライン参照電圧VBLrefを提供する。通常操作で、メモリ回路１００のVBLref/VDD 比は０．５周辺に調整される。SSS状態で、メモリ回路１００のVBLref/VDD 比は、０．４周辺に調整される。調整可能なVBLref/VDD 比を用いることにより、メモリ回路１００は、通常操作とPVT変化のSSS状態で、論理“０”と“１”データにアクセスすることができる。
【００２７】
図２は、ビットライン参照電圧VBLrefを提供する手段の例を示す図である。図２中、ビットライン参照電圧VBLrefを提供する手段１１０は、ビットラインBLに結合される電圧レギュレータ２１０とバイアス電圧Vbiasを提供する手段２２０を含む。バイアス電圧Vbiasと電源電圧VDDのVbias/VDD比は調整可能である。手段２２０は、電圧レギュレータ２１０に結合される。
【００２８】
図２を参照すると、電圧レギュレータ２１０は、手段２２０からバイアス電圧Vbiasを調節、及び/又は、増幅することができるように設計される。様々な実施例において、電圧レギュレータ２１０は増幅器２１１を含む。増幅器２１１の出力端はビットラインBLに結合される。増幅器２１１の入力端は手段２２０に結合される。電圧レギュレータ２１０は抵抗２１３と２１５を含む。抵抗２１３は増幅器２１１の出力端に結合され、抵抗２１５は、VSSや接地等の低電圧に結合される。抵抗２１３と２１５間のノードの電圧は、増幅器２１１の別の入力端にフィードバックされる。注意すべきことは、電圧レギュレータ２１０の構造は単なる例に過ぎない。抵抗２１３と２１５の数量と構造は単なる例に過ぎない。この開示の範囲は限定されない。
【００２９】
図２を参照すると、手段２２０は、自己バイアス回路２４０に結合される電圧補償回路２３０を含む。電圧補償回路２３０は電圧レギュレータ２１０に結合される。自己バイアス回路２３０は、電圧補償回路を制御して、手段２２０により提供されるバイアス電圧Vbiasを調整することができる。
【００３０】
様々な実施例において、電圧補償回路２３０は、スイッチ２３１、２３３、及び、抵抗２３５、２３７を有する。スイッチ２３１と２３３は、NMOSトランジスタ、PMOSトランジスタ、トランジスタ、他のスイッチ、及び/又は、それらの組み合わせである。抵抗２３５、２３７は、同じか異なる抵抗を有する。スイッチ２３１のゲートは電源電圧VDDに結合されて、スイッチ２３１は抵抗２３５と、VSSか接地等の低電圧間に結合される。抵抗２３５は抵抗２３７に結合される。抵抗２３５、２３７間の電圧補償回路２３０の出力端は電圧レギュレータ２１０に結合される。スイッチ２３３のゲートは自己バイアス回路２４０に結合される。スイッチ２３３は、電圧補償回路２３０の出力端と、VSSか接地等の低電圧間に結合される。注意すべきことは、スイッチ２３１、２３３、及び、抵抗２３５、２３７の構造は単なる例に過ぎない。この開示の範囲は限定されない。
【００３１】
自己バイアス回路２４０は、少なくとも一つの飽和モードトランジスタ２４１と少なくとも一つの抵抗２４３を有する。自己バイアス回路２４０の出力端は電圧補償回路２３０に結合される。飽和モードトランジスタ２４１は、自己バイアス回路２４０の出力端と、VSSや接地等の低電圧間に結合される。飽和モードトランジスタ２４１は、メモリ回路１００（図１で示される）のプロセスー電圧―温度（PVT）変化を減少させることができる。抵抗２４３は、電源電圧VDDと自己バイアス回路２４０の出力端間に結合される。注意すべきことは、飽和モードトランジスタ２４１と抵抗２４３の構造は単なる例に過ぎない。この開示の範囲は限定されない。
【００３２】
以下は、調整可能なVBLref/VDD 比を有するビットライン参照電圧VBLrefを提供する操作に関する説明である。アクセス周期中、電源電圧VDDは自己バイアス回路２４０と電圧補償回路２３０に供給される。電源電圧VDDはスイッチ２３１をオンにし、抵抗２３５とVSSを結合して、抵抗２３５と２３７間のノードで、出力電圧、例えば、バイアス電圧Vbiasを提供する。電源電圧VDDのため、自己バイアス回路２３０は電圧を出力して、スイッチ２３３をオンにし、抵抗２３５、２３７間のノードとVSSを結合し、更に、バイアス電圧Vbiasを引き下ろす。抵抗２３５と２３７間のノードのバイアス電圧Vbiasのプルダウンは、電源電圧VDDの変化に対応して調整される。これにより、バイアス電圧Vbiasは、VDDの変化に対応する調整可能なVBLref/VDD 比を有する。
【００３３】
実施例において、電源電圧VDDが公称電圧に等しいか、それより大きい場合、調整可能なVbias/VDD 比は第一変化率を有し、電源電圧VDDが公称電圧より小さい場合、第二変化率を有し、第一変化率は第二変化率より大きい。例えば、公称電圧は約０．９Vである。電源電圧VDDが約０．９Vより小さい場合、自己バイアス回路２４０は、スイッチ２３３をオンにする小電圧を出力し、少量のバイアス電圧Vbiasを引き下げる。電源電圧VDDが約０．９Vに等しいかそれより大きい場合、自己バイアス回路２４０は、スイッチ２３３をオンにする大電圧を出力し、大量のバイアス電圧Vbiasを引き下げる。前述に基づくと、電源電圧VDDが０．９Vより小さい状況と比較して、電源電圧VDDが０．９Vに等しいかそれ以上の場合、バイアス電圧Vbiasが高いほど、バイアス電圧Vbiasに大きい変化をもたらす。実施例において、調整可能なVbias/VDD 比は、電源電圧VDD変化に対応して、継続的に変化する。
【００３４】
図３は、ビットライン参照電圧VBLrefをビットラインに提供する手段のもう一つの例を示す図である。図３で、ビットライン参照電圧VBLrefを提供する手段１１０は、ビットラインBLに結合する電圧レギュレータ３１０と、バイアス電圧Vbiasを提供する手段３２０を有する。バイアス電圧Vbiasと電源電圧VDDのVbias/VDD比は調整可能である。手段３２０は電圧レギュレータ３１０に結合される。図２と同じ図３の電圧レギュレータは図２の符号に１００を足して示される。
【００３５】
図３を参照すると、手段３２０は、電圧レギュレータ３１０に結合されるスイッチ３２２、３２３と結合される比較器３２１を有する。実施例において、スイッチ３２２、３２３は、それぞれ、少なくとも一つのパスゲート、トランジスタ、他のスイッチ装置、及び/又は、それらの組み合わせを含む。実施例において、手段３２０は、比較器３２１とスイッチ３２２、３２３間に結合されるインバータ３２６を含み、スイッチ３２２、３２３をオンにする。手段３２０は、比較器３２１とスイッチ３２２、３２３間に、それぞれ、電圧プロバイダ３２４、３２５を有する。様々な実施例において、電圧プロバイダ３２４は、電源電圧VDDと、VSSや接地等の低電圧間に結合される抵抗３２４ａ、３２４ｂを有する。電圧プロバイダ３２４の出力端はスイッチ３２２と比較器３２１に結合される。電圧プロバイダ３２５は、定電圧プロバイダか、又は、電圧プロバイダ３２４と異なる電源電圧VDD変化に対応する変化を有する参照電圧を提供することができる電圧プロバイダである。注意すべきことは、図３の電圧プロバイダ３２４、３２５は単なる例に過ぎない。この開示の範囲は限定されない。
【００３６】
比較器３２１は、少なくとも二つの参照電圧から低いほうを一つを選択し、選択された参照電圧に対応して、第一スイッチか第二スイッチをオンにすることができる。例えば、比較器３２１は、電圧プロバイダ３２４、３２５から、それぞれ、二参照電圧V１、V２を受信する。図４で示されるように、実施例において、参照電圧V１は電源電圧VDDの変化に対応して変化し、参照電圧V２は定電圧である。０．９-V公称電圧を用いた具体例で、電源電圧VDDが０．９Vより小さい時、参照電圧V１は参照電圧V２より小さい。比較器３２１はインバータ３２６に信号を出力して、スイッチ３２２をオンにし、参照電圧V１をバイアス電圧Vbiasとして出力する。電源電圧VDDが公称電圧、例えば、０．９Vに等しいか、それより大きい場合、参照電圧V２は参照電圧V１より小さい。比較器３２１は信号をインバータ３２６に出力し、スイッチ３２３をオンにして、参照電圧V２をバイアス電圧Vbiasとして出力する。ある実施例において、参照電圧V１は参照電圧V２にほぼ等しい。比較器３２１は、参照電圧V１、V２から一つをバイアス電圧Vbiasとして選択する。
【００３７】
図４を参照すると、調整可能なVbias/VDD比は、少なくとも二つの固定Vbias/VDD比、R１とR２を有する。比率R１はV１/VDD、比率R２はV２/VDD比を示す。参照電圧V１、V２を比較すると、手段２２０（図３で示される）は、バイアス電圧より低い選択された参照電圧を出力することができる。注意すべきことは、調整可能なVbias/VDD比は、二個以上の固定比率、例えば、３、４、５等を有することである。当業者はスイッチと電圧プロバイダの数量を増加し、スイッチと電圧プロバイダの構造を修正し、所望の手段２２０を達成することができる。
【００３８】
図５は、メモリ回路を有するシステムを示す図である。図５で、システム５００は、メモリ回路１００に結合されるプロセッサ５１０を有する。プロセッサ５１０は、メモリ回路１００のメモリセル１０１ａ（図１で示される）に保存されるデータにアクセスすることができる。実施例において、プロセッサ５１０は処理ユニット、中央処理ユニット、デジタル信号プロセッサ、又は、メモリ回路のデータのアクセスに適するその他のプロセッサである。
【００３９】
実施例において、プロセッサ５１０とメモリ回路１００は、プリント配線板やプリント回路板に物理的、及び、電気的に接続され、電子アセンブリを形成することができるシステム内に形成される。電子アセンブリは、コンピュータ、ワイヤレスコミュニケーション装置、コンピュータ関連周辺装置、エンターテイメント装置等の電子システムの一部である。
【００４０】
実施例において、システム５００は、システムオンチップ（SOC）、又は、システムオン集積回路（SOIC）装置と称される一IC中の全システムを提供することができるメモリ回路１００を含む。SOC装置は、例えば、必要とされる全回路を提供し、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP３プレーヤー、又は、単一の集積回路中の同類物を実行する。
【００４１】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００４２】
１００  メモリ回路
１０１  メモリアレイ
１０１ａ  メモリセル
１１０  ビットライン参照電圧を提供する手段
２１０  電圧レギュレータ
２１１  増幅器
２１３、２１５  抵抗
２２０  バイアス電圧を提供する手段
２３０  電圧補償回路
２３１、２３３  スイッチ
２３５、２３７  抵抗
２４０  自己バイアス回路
２４１  飽和モードトランジスタ
２４３  抵抗
３１０  電圧レギュレータ
３２０  バイアス電圧を提供する手段
３２１  比較器
３２２、３２３  スイッチ
３２４、３２５  電圧プロバイダ
３２６  インバータ
３２４ａ、３２４ｂ  抵抗
５００  システム
５１０  プロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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