(57)【要約】【課題】バッファ制御信号生成回路及びこれを用いた半導体メモリ装置を提供する。【解決手段】このバッファ制御信号生成回路は、ライトパルスを第１区間分だけクロックシフティングして第１バースト開始信号を生成し、前記ライトパルスを第２区間分だけクロックシフティングして第２バースト開始信号を生成するもので、前記第２区間は、前記第１区間よりも短く設定されるバースト開始信号生成部と、前記第２バースト開始信号及びカラム制御信号に応答してバースト区間パルス及びカラムアクティブパルスを生成するコマンドデコーダと、前記カラムアクティブパルスを受信して、前記バースト区間パルスをバッファリングしてバースト終了信号を生成するバースト制御部と、前記バースト終了信号及び前記カラムアクティブパルスを受信して前記カラム制御信号を生成するバーストカラム制御部と、を含む。【選択図】図２
2010277677.tif 000002
【特許請求の範囲】
【請求項１】
ライトパルスを第１区間分だけクロックシフティングして第１バースト開始信号を生成し、前記ライトパルスを第２区間分だけクロックシフティングして第２バースト開始信号を生成するもので、前記第２区間は、前記第１区間よりも短く設定されるバースト開始信号生成部と、
前記第２バースト開始信号及びカラム制御信号に応答してバースト区間パルス及びカラムアクティブパルスを生成するコマンドデコーダと、
前記カラムアクティブパルスを受信して前記バースト区間パルスをバッファリングし、バースト終了信号を生成するバースト制御部と、
前記バースト終了信号及び前記カラムアクティブパルスを受信して前記カラム制御信号を生成するバーストカラム制御部と、
を含むことを特徴とするバッファ制御信号生成回路。
【請求項２】
前記バースト制御部は、
バーストレングス情報によって前記カラムアクティブパルスからバーストカウンティング信号を生成するバーストレングスカウンタと、
前記バーストカウンティング信号に応答して前記バースト区間パルスをバッファリングし、バースト終了信号を生成するバースト終了信号生成部と、
を含むことを特徴とする請求項１に記載のバッファ制御信号生成回路。
【請求項３】
前記バースト開始信号生成部は、
フラグ信号に応答して内部クロック信号をバッファリングし、スイッチング信号を生成するスイッチング信号生成部と、
前記スイッチング信号に応答してターンオンされる少なくとも一つの伝達ゲートを含み、前記ライトパルスを前記第１及び第２区間分だけクロックシフティングして前記第１及び第２バースト開始信号を生成するクロックシフターと、
を含むことを特徴とする請求項１に記載のバッファ制御信号生成回路。
【請求項４】
前記第２区間は、前記第１区間よりも前記内部クロック信号の整数倍周期だけ短く形成されることを特徴とする請求項３に記載のバッファ制御信号生成回路。
【請求項５】
前記コマンドデコーダは、
前記第２バースト開始信号に応答して、内部クロック信号をバッファリングして前記カラムアクティブパルスを生成する第１パルス生成部と、
前記カラム制御信号及び前記第２バースト開始信号に応答して、前記内部クロック信号をバッファリングして前記バースト区間パルスを生成する第２パルス生成部と、
を含むことを特徴とする請求項１に記載のバッファ制御信号生成回路。
【請求項６】
前記第１パルス生成部は、
リードフラグ信号及び前記第２バースト開始信号をバッファリングした信号を受信して論理演算を行う論理素子と、
前記論理素子の出力信号及び前記内部クロック信号をバッファリングした信号を受信して論理演算を行い、前記カラムアクティブパルスを生成する論理部と、
を含むことを特徴とする請求項５に記載のバッファ制御信号生成回路。
【請求項７】
前記第２パルス生成部は、
前記カラム制御信号及び前記第２バースト開始信号をバッファリングした信号を受信して論理演算を行う第１論理素子と、
前記第１論理素子の出力信号及びリードカラムアクティブパルスを受信して論理演算を行う第２論理素子と、
前記第２論理素子の出力信号及び前記内部クロック信号をバッファリングした信号を受信して論理演算を行い、前記バースト区間パルスを生成する論理部と、
を含むことを特徴とする請求項５に記載のバッファ制御信号生成回路。
【請求項８】
前記バーストレングスカウンタは、前記バーストレングスが８に設定された場合、前記カラムアクティブパルスが入力されて内部クロック信号の２周期が経過した後にイネーブルされる前記バーストカウンティング信号を生成し、前記バーストレングスが１６に設定された場合、前記カラムアクティブパルスが入力されて内部クロック信号の４周期が経過した後にイネーブルされる前記バーストカウンティング信号を生成することを特徴とする請求項２に記載のバッファ制御信号生成回路。
【請求項９】
前記バースト終了信号生成部は、前記バーストカウンティング信号がイネーブルされた区間で、前記バースト区間パルスを反転させて前記バースト終了信号として出力することを特徴とする請求項２に記載のバッファ制御信号生成回路。
【請求項１０】
前記バーストカラム制御部は、
前記バースト終了信号に応答して、内部クロック信号をバッファリングして駆動信号を生成する駆動信号生成部と、
前記駆動信号及び前記カラムアクティブパルスを受信して出力ノードを駆動する駆動部と、
を含むことを特徴とする請求項１に記載のバッファ制御信号生成回路。
【請求項１１】
前記駆動信号生成部は、
前記バースト終了信号及び前記内部クロック信号を受信して論理演算を行う第１論理素子と、
前記第１論理素子の出力信号及びパワーアップ信号をバッファリングした信号を受信して論理演算を行う第２論理素子と、
を含むことを特徴とする請求項１０に記載のバッファ制御信号生成回路。
【請求項１２】
前記駆動部は、
前記駆動信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記駆動信号に応答してターンオンされる第１プルダウン素子と、
前記カラムアクティブパルスに応答してターンオンされる第２プルダウン素子と、
を含むことを特徴とする請求項１０に記載のバッファ制御信号生成回路。
【請求項１３】
外部ライト命令が入力されて所定区間経過後にイネーブルされるバッファイネーブル信号と、前記外部ライト命令が入力されてライトレイテンシによって設定された区間が経過した後にイネーブルされる前記ライトパルスを生成するデータバッファイネーブル制御部と、
前記バースト終了信号及び前記カラムアクティブパルスを受信して、バースト区間の間にイネーブルされるバースト区間信号を生成するバーストデータ制御部と、
前記バッファイネーブル信号と前記バースト区間信号に応答してデータ入力バッファの駆動を制御するためのバッファ制御信号を生成するデータバッファ制御部と、
をさらに含むことを特徴とする請求項１に記載のバッファ制御信号生成回路。
【請求項１４】
外部ライト命令が入力されて所定区間経過後にイネーブルされ、ライトレイテンシ及びバーストレイテンシによって設定されたデータ入力区間が終了する区間でディセーブルされるバッファ制御信号を生成するバッファ制御信号生成回路と、
前記バッファ制御信号に応答して駆動され、ストローブ信号に同期してデータを受信するデータバッファと
を含むことを特徴とする半導体メモリ装置。
【請求項１５】
前記バッファ制御信号生成回路は、
ライトパルスを第１区間分だけクロックシフティングして第１バースト開始信号を生成し、前記ライトパルスを第２区間分だけクロックシフティングして第２バースト開始信号を生成するもので、前記第２区間は、前記第１区間よりも短く設定されるバースト開始信号生成部と、
前記第１及び第２バースト開始信号と第１及び第２カラム制御信号に応答して、第１及び第２バースト区間パルスと第１及び第２カラムアクティブパルスを生成するコマンドデコーダと、
バーストレングス情報によって前記第２カラムアクティブパルスからバーストカウンティング信号を生成するバーストレングスカウンタと、
前記バーストカウンティング信号と前記第１及び第２バースト区間パルスを受信して第１及び第２バースト終了信号を生成するバースト終了信号生成部と、
前記第１及び第２バースト終了信号と前記第１及び第２カラムアクティブパルスを受信して前記第１及び第２カラム制御信号を生成するバーストカラム制御部と、
を含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記バースト開始信号生成部は、
フラグ信号に応答して、内部クロック信号をバッファリングしてスイッチング信号を生成するスイッチング信号生成部と、
前記スイッチング信号に応答してターンオンされる少なくとも一つの伝達ゲートを含み、前記ライトパルスを前記第１及び第２区間分だけクロックシフティングして前記第１及び第２バースト開始信号を生成するクロックシフターと、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第２区間は、前記第１区間よりも前記内部クロック信号の整数倍周期だけ短く形成されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記コマンドデコーダは、
前記第１バースト開始信号に応答して、内部クロック信号をバッファリングして前記第１カラムアクティブパルスを生成する第１パルス生成部と、
前記第２バースト開始信号に応答して、前記内部クロック信号をバッファリングして前記第２カラムアクティブパルスを生成する第２パルス生成部と、
前記第１カラム制御信号及び前記第１バースト開始信号に応答して、前記内部クロック信号をバッファリングして前記第１バースト区間パルスを生成する第３パルス生成部と、
前記第２カラム制御信号及び前記第２バースト開始信号に応答して、前記内部クロック信号をバッファリングして前記第２バースト区間パルスを生成する第４パルス生成部と、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
前記第２パルス生成部は、
リードフラグ信号及び前記第２バースト開始信号をバッファリングした信号を受信して論理演算を行う論理素子と、
前記論理素子の出力信号及び前記内部クロック信号をバッファリングした信号を受信して論理演算を行い、前記第２カラムアクティブパルスを生成する論理部と、
を含むことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第４パルス生成部は、
前記第２カラム制御信号及び前記第２バースト開始信号をバッファリングした信号を受信して論理演算を行う第１論理素子と、
前記第１論理素子の出力信号及びリードカラムアクティブパルスを受信して論理演算を行う第２論理素子と、
前記第２論理素子の出力信号及び前記内部クロック信号をバッファリングした信号を受信して論理演算を行い、前記第２バースト区間パルスを生成する論理部と、
を含むことを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記バーストレングスカウンタは、前記バーストレングスが８に設定された場合、前記第２カラムアクティブパルスが入力されて内部クロック信号の２周期が経過した後にイネーブルされる前記バーストカウンティング信号を生成し、前記バーストレングスが１６に設定された場合、前記第２カラムアクティブパルスが入力されて内部クロック信号の４周期が経過した後にイネーブルされる前記バーストカウンティング信号を生成することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２２】
前記バースト終了信号生成部は、
第１及び第２バースト区間パルスに応答して前記バーストカウンティング信号をクロックシフティングするクロックシフターと、
前記クロックシフターの出力信号に応答して、前記第１バースト区間パルスをバッファリングして前記第１バースト終了信号を生成する第１反転バッファ部と、
前記バーストカウンティング信号に応答して、前記第２バースト区間パルスをバッファリングして前記第２バースト終了信号を生成する第２反転バッファ部と、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２３】
前記クロックシフターは、
前記第１及び第２バースト区間パルスを受信してスイッチング信号を生成するスイッチング信号生成部と、
前記スイッチング信号に応答して選択的にターンオンされる第１及び第２伝達ゲートと、
を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
【請求項２４】
前記バーストカラム制御部は、
前記第１カラムアクティブパルスのパルスが入力される区間から前記第１バースト終了信号のパルスが入力完了する区間までイネーブルされる第１カラム制御信号を生成する第１バーストカラム制御部と、
前記第２カラムアクティブパルスのパルスが入力される区間から前記第２バースト終了信号のパルスが入力完了する区間までイネーブルされる第２カラム制御信号を生成する第２バーストカラム制御部と、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２５】
前記バッファ制御信号生成回路は、
外部ライト命令が入力されて所定区間経過後にイネーブルされるバッファイネーブル信号と、前記外部ライト命令が入力されてライトレイテンシによって設定された区間が経過した後にイネーブルされる前記ライトパルスを生成するデータバッファイネーブル制御部と、
前記第２バースト終了信号及び前記第２カラムアクティブパルスを受信してバースト区間の間にイネーブルされるバースト区間信号を生成するバーストデータ制御部と、
前記バッファイネーブル信号と前記バースト区間信号に応答してデータ入力バッファの駆動を制御するためのバッファ制御信号を生成するデータバッファ制御部と、
をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２６】
前記第１バースト区間パルス、前記第１カラムアクティブパルス及び前記第１カラム制御信号を受信して、ビットラインと入出力ラインとの間に連結されたスイッチをターンオンさせるための出力イネーブル信号を生成する出力イネーブル信号生成部をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より具体的には、余分の電力消耗を防止できるようにしたバッファ制御信号生成回路に関する。
【背景技術】
【０００２】
コンピュータシステムや電子通信分野などにおける技術の進歩に伴い、情報の記憶のために使われる半導体メモリ装置は、低価格化、小型化及び大容量化しつつあり、なお、エネルギー効率に対する要求も増大している点から余分の電流消耗を抑える方向に技術開発が進められている。
【０００３】
一般に、ＤＲＡＭ素子のデータを記憶するセルアレイは、網状に連結されているワードラインとビットラインに、一つのＮＭＯＳトランジスタ及びキャパシタ（capacitor）で構成される複数のメモリセルがそれぞれ接続されている構造となっている。
【０００４】
このような構造のＤＲＡＭ素子において、リード動作が行われるとメモリセルに記憶されたデータが、ビットライン対（ＢＬ，／ＢＬ）に載せられてビットラインセンスアンプによりセンシング／増幅され、増幅されたデータは、ローカル入出力ライン及びグローバル入出力ラインを通してデータ出力バッファから出力される。これと逆に、ＤＲＡＭ素子のライト動作が行われると、データ入力バッファを通して入力されたデータがローカル入出力ライン及びグローバル入出力ラインを経てビットライン対（ＢＬ，／ＢＬ）に載せられ、ビットライン対（ＢＬ，／ＢＬ）に載せられたデータがメモリセルに記憶される。
【０００５】
次に、ＤＲＡＭ素子のライト動作で使われるデータ入力バッファを制御する動作を、図１を参照して具体的に説明する。
【０００６】
まず、ｔ１区間で外部ライト命令ＥＣＡＳＰ＿ＷＴが入力されると、ｔ２区間でバッファイネーブル信号ＤＢＵＦ＿ＥＮのハイレベルパルスが発生する。バッファイネーブル信号ＤＢＵＦ＿ＥＮのハイレベルパルスが発生すると、バッファ制御信号ＥＮＤＩＮＤＳＢがローレベルにイネーブルされてデータ入力バッファ（図示せず）を駆動させる。
【０００７】
次に、ｔ５区間でバースト動作が終了し、バースト区間信号ＦＹＢＳＴがローレベルにディセーブルされると、ｔ６区間でバースト終了信号ＢＥＮＤＢがローレベルパルスとして発生し、バースト終了信号ＢＥＮＤＢによってバッファ制御信号ＥＮＤＩＮＤＳＢはハイレベルにディセーブルされ、これでデータ入力バッファの駆動が中断される。
【０００８】
一方、データ入力バッファを通じて入力されるデータＤＩＮは、ライトレイテンシ（Write Latency）によって入力されるストローブ信号ＤＳ，ＤＳＢに同期してｔ５区間で全部入力される。
【０００９】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第７，５１９，８５０  Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記のように、データＤＩＮはｔ５区間で全部入力されるにもかかわらず、データ入力バッファはｔ５区間〜ｔ６区間で継続して駆動され、余分の電力消耗を招くという問題があった。
【００１２】
したがって、本発明は、データの入力が終了する区間でデータ入力バッファの駆動を中断させることによって余分の電力消耗を防止できるようにしたバッファ制御信号生成回路及びこれを用いた半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明は、ライトパルスを第１区間分だけクロックシフティングして第１バースト開始信号を生成し、前記ライトパルスを第２区間分だけクロックシフティングして第２バースト開始信号を生成するもので、前記第２区間は、前記第１区間よりも短く設定されるバースト開始信号生成部と、前記第２バースト開始信号及びカラム制御信号に応答してバースト区間パルス及びカラムアクティブパルスを生成するコマンドデコーダと、前記カラムアクティブパルスを受信して、前記バースト区間パルスをバッファリングしてバースト終了信号を生成するバースト制御部と、前記バースト終了信号及び前記カラムアクティブパルスを受信して前記カラム制御信号を生成するバーストカラム制御部と、を含むバッファ制御信号生成回路を提供する。
【００１４】
また、本発明は、外部ライト命令が入力されて所定区間経過後にイネーブルされ、ライトレイテンシ及びバーストレイテンシによって設定されたデータ入力区間が終了する区間でディセーブルされるバッファ制御信号を生成するバッファ制御信号生成回路と、前記バッファ制御信号に応答して駆動され、ストローブ信号に同期してデータを受信するデータバッファと、を含む半導体メモリ装置を提供する。
【図面の簡単な説明】
【００１５】
【図１】従来技術によるデータ入力バッファの制御動作を説明するためのタイミング図である。
【図２】本発明の一実施例によるバッファ制御信号生成回路を含む半導体メモリ装置の構成を示すブロック図である。
【図３】図２に示すバッファ制御信号生成回路に含まれたバースト開始信号生成部の回路図である。
【図４】図２に示すバッファ制御信号生成回路に含まれたコマンドデコーダの回路図である。
【図５】図２に示すバッファ制御信号生成回路に含まれたバースト終了信号生成部の回路図である。
【図６】図２に示すバッファ制御信号生成回路に含まれたバーストカラム制御部の回路図である。
【図７】図２に示すバッファ制御信号生成回路を含む半導体メモリ装置の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１６】
以下、実施例に挙げて本発明をより詳細に説明する。これらの実施例は、本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００１７】
図２は、本発明の一実施例によるバッファ制御信号生成回路を含む半導体メモリ装置の構成を示すブロック図である。
【００１８】
図２に示すように、本実施例による半導体メモリ装置は、バッファ制御信号生成回路１、データ入力バッファ２０及び出力イネーブル信号生成部２１で構成される。ここで、バッファ制御信号生成回路１は、クロックバッファ１０、データバッファイネーブル制御部１１、バースト開始信号生成部１２、コマンドデコーダ１３、バーストレングスカウンタ１４、バースト終了信号生成部１５、バーストカラム制御部１６、バーストデータ制御部１７及びデータバッファ制御部１８で構成される。
【００１９】
クロックバッファ１０は、外部から入力されるクロック信号ＣＬＫ、ＣＬＫＢを受信して第１内部クロック信号ＦＣＬＫＢ及び第２内部クロック信号ＲＣＬＫＢを生成する。第１内部クロック信号ＦＣＬＫＢは、クロック信号ＣＬＫの立下りエッジ（falling edge）に同期して生成され、第２内部クロック信号ＲＣＬＫＢは、クロック信号ＣＬＫの立上りエッジ（rising edge）に同期して生成される。
【００２０】
データバッファイネーブル制御部１１は、外部ライト命令ＥＡＳＴ＿ＷＴ及びライトレイテンシ信号ＷＬ＜１：４＞を受信してバッファイネーブル信号ＤＢＵＦ＿ＥＮ及びライトパルスＷＴＰを生成する。本実施例で、バッファイネーブル信号ＤＢＵＦ＿ＥＮは、外部ライト命令ＥＡＳＴ＿ＷＴのパルスが入力される区間から第１内部クロック信号ＦＣＬＫＢの１周期区間が経過した後にハイレベルにイネーブルされる。また、本実施例では、ライトレイテンシ信号ＷＬ＜２＞がハイレベルである場合、すなわち、ライトレイテンシが２に設定される場合、ライトパルスＷＴＰは、外部ライト命令ＥＡＳＴ＿ＷＴのパルスが入力される区間から第１内部クロック信号ＦＣＬＫＢの２周期区間が経過した後にハイレベルにイネーブルされる。
【００２１】
バースト開始信号生成部１２は、図３に示すように、第１スイッチ信号生成部３０、第１クロックシフター３１及び初期化部３２で構成される。
【００２２】
第１スイッチ信号生成部３０は、第２内部クロック信号ＲＣＬＫＢの反転信号とフラグ信号ＥＷＴＲＤＢを受信して、第１スイッチング信号ＳＷ１及び第１反転スイッチング信号ＳＷ１Ｂを生成する。ここで、フラグ信号ＥＷＴＲＤＢは、リード動作ではローレベルであり、ライト動作ではハイレベルである信号である。このような構成の第１スイッチ信号生成部３０は、ライト動作において第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第１スイッチング信号ＳＷ１及び第１反転スイッチング信号ＳＷ１Ｂとして伝達する。
【００２３】
第１クロックシフター３１は、第１スイッチング信号ＳＷ１及び第１反転スイッチング信号ＳＷ１Ｂに応答して選択的にターンオンされる複数の伝達ゲートＴ３０〜Ｔ３５及び複数のラッチ部３１０〜３１５で構成される。このような構成の第１クロックシフター３１は、ライトパルスＷＴＰを第２内部クロック信号ＲＣＬＫＢの３周期区間分だけクロックシフティングして第１バースト開始信号ＬＣＷＴ１を生成し、ライトパルスＷＴＰを第２内部クロック信号ＲＣＬＫＢの２周期区間分だけクロックシフティングして第２バースト開始信号ＬＣＷＴ２を生成する。
【００２４】
初期化部３２は、パワーアップ信号ＰＷＲＵＰに応答してターンオンされる複数のＰＭＯＳトランジスタＰ３０〜Ｐ３２で構成され、第１クロックシフター３１の内部ノードｎｄ３０，ｎｄ３１，ｎｄ３３をハイレベルに初期化する。パワーアップ信号ＰＷＲＵＰは、外部電圧ＶＤＤが既設定されたレベルまで上昇する前の区間（以下、‘パワーアップ区間’という。）ではローレベルであり、パワーアップ区間が終了した後にはハイレベルに遷移する信号である。
【００２５】
コマンドデコーダ１３は、図４に示すように、第１パルス生成部４０、第２パルス生成部４１、第３パルス生成部４２及び第４パルス生成部４３で構成される。
【００２６】
第１パルス生成部４０は、リードフラグ信号ＲＤＦ及び第１バースト開始信号ＬＣＷＴ１の反転信号を受信して否定論理和演算を行うＮＯＲゲートＮＲ４０と、第２内部クロック信号ＲＣＬＫＢの反転信号とＮＯＲゲートＮＲ４０の出力信号を受信して論理積演算を行う論理部４００と、で構成される。ここで、リードフラグ信号ＲＤＦは、リード動作ではハイレベルであり、ライト動作ではローレベルである信号である。このような構成の第１パルス生成部４０は、ライト動作において、第１バースト開始信号ＬＣＷＴ１がハイレベルである区間で第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１として出力する。
【００２７】
第２パルス生成部４１は、リードフラグ信号ＲＤＦと第２バースト開始信号ＬＣＷＴ２の反転信号を受信して否定論理和演算を行うＮＯＲゲートＮＲ４１と、第２内部クロック信号ＲＣＬＫＢの反転信号とＮＯＲゲートＮＲ４１の出力信号を受信して論理積演算を行う論理部４１０と、で構成される。このような構成の第２パルス生成部４１は、ライト動作において、第２バースト開始信号ＬＣＷＴ２がハイレベルである区間で第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２として出力する。
【００２８】
第３パルス生成部４２は、第１バースト開始信号ＬＣＷＴ１の反転信号及び第１カラム制御信号ＩＹＢＳＴＣ１を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ４０と、リードカラムアクティブパルスＣＡＳＰ＿ＲＤ及びＮＡＮＤゲートＮＤ４０の出力信号を受信して否定論理和演算を行うＮＯＲゲートＮＲ４２と、第２内部クロック信号ＲＣＬＫＢの反転信号とＮＯＲゲートＮＲ４２の出力信号を受信して論理積演算を行う論理部４２０と、で構成される。ここで、リードカラムアクティブパルスＣＡＳＰ＿ＲＤは、リード動作のためのリードコマンド入力時にハイレベルパルスとして入力される信号である。このような構成の第３パルス生成部４２は、ライト動作において、第１バースト開始信号ＬＣＷＴ１がローレベルであり、第１カラム制御信号ＩＹＢＳＴＣ１がハイレベルである区間で、第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第１バースト区間パルスＩＣＡＳＰＣ１として出力する。
【００２９】
第４パルス生成部４３は、第２バースト開始信号ＬＣＷＴ２の反転信号及び第２カラム制御信号ＩＹＢＳＴＣ２を受信して否定論理積演算を行うＮＡＮＤゲートＮＤ４１と、リードカラムアクティブパルスＣＡＳＰ＿ＲＤ及びＮＡＮＤゲートＮＤ４１の出力信号を受信して否定論理和演算を行うＮＯＲゲートＮＲ４３と、第２内部クロック信号ＲＣＬＫＢの反転信号とＮＯＲゲートＮＲ４３の出力信号を受信して論理積演算を行う論理部４３０と、で構成される。このような構成の第４パルス生成部４３は、ライト動作において、第２バースト開始信号ＬＣＷＴ２がローレベルであり、第２カラム制御信号ＩＹＢＳＴＣ２がハイレベルである区間で、第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第２バースト区間パルスＩＣＡＳＰＣ２として出力する。
【００３０】
バーストレングスカウンタ１４は、第１バースト信号ＢＬ８及び第２バースト信号ＢＬ１６に応答して第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２からバーストカウンティング信号ＢＬ＿ＣＮＴを生成する。ここで、第１バースト信号ＢＬ８は、バーストレングス（Burst Length）が８に設定される場合にハイレベルであり、第２バースト信号ＢＬ１６は、バーストレングスが１６に設定される場合にハイレベルである。バーストレングスカウンタ１４は、第１バースト信号ＢＬ８がハイレベルである場合、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力されてから第２内部クロック信号ＲＣＬＫＢの２周期区間が経過した後にハイレベルにイネーブルされるバーストカウンティング信号ＢＬ＿ＣＮＴを生成し、第２バースト信号ＢＬ１６がハイレベルである場合、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力されてから第２内部クロック信号ＲＣＬＫＢの４周期区間が経過した後にハイレベルにイネーブルされるバーストカウンティング信号ＢＬ＿ＣＮＴを生成する。
【００３１】
バースト終了信号生成部１５は、図５に示すように、第２クロックシフター５０、第１反転バッファ部５１及び第２反転バッファ部５２で構成される。第２クロックシフター５０は、第１バースト区間パルスＩＣＡＳＰＣ１及び第２バースト区間パルスＩＣＡＳＰＣ２を受信して第２スイッチング信号ＳＷ２及び第２反転スイッチング信号ＳＷＢ２を生成する第２スイッチング信号生成部５００、第２スイッチング信号ＳＷ２及び第２反転スイッチング信号ＳＷＢ２に応答して選択的にターンオンされる伝達ゲートＴ５０，Ｔ５１と、ラッチ部５０１，５０２と、パワーアップ信号ＰＷＲＵＰに応答してノードｎｄ５０をハイレベルに初期化するＰＭＯＳトランジスタＰ５０と、で構成される。このような構成の第２クロックシフター５０は、第１バースト区間パルスＩＣＡＳＰＣ１及び第２バースト区間パルスＩＣＡＳＰＣ２がトーグリングされる区間で、バーストカウンティング信号ＢＬ＿ＣＮＴを第２内部クロック信号ＲＣＬＫＢの１周期区間分だけレベルシフティングして出力する。
【００３２】
第１反転バッファ部５１は、第２クロックシフター５０の出力信号に応答して第１バースト区間パルスＩＣＡＳＰＣ１を反転バッファリングし、第１バースト終了信号ＢＥＮＤＢ１を生成する。第２反転バッファ部５２は、バーストカウンティング信号ＢＬ＿ＣＮＴに応答して第２バースト区間パルスＩＣＡＳＰＣ２を反転バッファリングし、第２バースト終了信号ＢＥＮＤＢ２を生成する。ここで、第１バースト終了信号ＢＥＮＤＢ１は、第２バースト終了信号ＢＥＮＤＢ２よりも第２内部クロック信号ＲＣＬＫＢの１周期区間分だけさらにクロックシフティングされた信号として生成される。
【００３３】
バーストカラム制御部１６は、図６に示すように、第１バーストカラム制御部６０及び第１バーストカラム制御部６１で構成される。
【００３４】
第１バーストカラム制御部６０は、第１駆動信号生成部６００、第１駆動部６０１、ＰＭＯＳトランジスタＰ６１及びラッチ部６０２で構成される。第１駆動信号生成部６００は、第１バースト終了信号ＢＥＮＤＢ１と第２内部クロック信号ＲＣＬＫＢを受信して否定論理和演算を行うＮＯＲゲートＮＲ６０と、パワーアップ信号ＰＷＲＵＰの反転信号及びＮＯＲゲートＮＲ６０の出力信号を受信して否定論理和演算を行い、第１駆動信号ＤＲＶ１を生成するＮＯＲゲートＮＲ６１と、で構成される。第１駆動部６０１は、第１駆動信号ＤＲＶ１に応答してノードｎｄ６０をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ６０と、ノードｎｄ６０及びノードｎｄ６１の間に連結され、第１駆動信号ＤＲＶ１に応答してターンオンされてプルダウン素子として動作するＮＭＯＳトランジスタＮ６０と、ノードｎｄ６１と接地電圧ＶＳＳとの間に連結され、第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１に応答してターンオンされてプルダウン素子として動作するＮＭＯＳトランジスタＮ６１と、ノードｎｄ６１と接地電圧ＶＳＳとの間に連結され、リードカラムアクティブパルスＣＡＳＰ＿ＲＤに応答してターンオンされてプルダウン素子として動作するＮＭＯＳトランジスタＮ６２と、で構成される。ＰＭＯＳトランジスタＰ６１は、インタラプト（interrupt）コマンドが入力される時にローレベルにイネーブルされるインタラプト信号ＩＢＳＴＰＢに応答してノードｎｄ６０をプルアップ駆動するＰＭＯＳトランジスタＰ６１として構成される。
【００３５】
このような構成の第１バーストカラム制御部６０は、第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１のパルスが入力される区間から第１バースト終了信号ＢＥＮＤＢ１のイネーブル区間が終了する区間までハイレベルにイネーブルされる第１カラム制御信号ＩＹＢＳＴＣ１を生成する。
【００３６】
第２バーストカラム制御部６１は、第２駆動信号生成部６１０、第２駆動部６１１、ＰＭＯＳトランジスタＰ６３及びラッチ部６１２で構成される。第２駆動信号生成部６１０は、第２バースト終了信号ＢＥＮＤＢ２と第２内部クロック信号ＲＣＬＫＢを受信して否定論理和演算を行うＮＯＲゲートＮＲ６２と、パワーアップ信号ＰＷＲＵＰの反転信号及びＮＯＲゲートＮＲ６２の出力信号を受信して否定論理和演算を行い、第２駆動信号ＤＲＶ２を生成するＮＯＲゲートＮＲ６３と、で構成される。第２駆動部６１１は、第２駆動信号ＤＲＶ２に応答してノードｎｄ６２をプルアップ駆動するプルアップ素子として動作するＰＭＯＳトランジスタＰ６２と、ノードｎｄ６２及びノードｎｄ６３の間に連結され、第２駆動信号ＤＲＶ２に応答してターンオンされてプルダウン素子として動作するＮＭＯＳトランジスタＮ６３と、ノードｎｄ６３と接地電圧ＶＳＳとの間に連結され、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２に応答してターンオンされてプルダウン素子として動作するＮＭＯＳトランジスタＮ６４と、ノードｎｄ６３と接地電圧ＶＳＳとの間に連結され、リードカラムアクティブパルスＣＡＳＰ＿ＲＤに応答してターンオンされてプルダウン素子として動作するＮＭＯＳトランジスタＮ６５と、で構成される。ＰＭＯＳトランジスタＰ６３は、インタラプト信号ＩＢＳＴＰＢに応答してノードｎｄ６２をプルアップ駆動するＰＭＯＳトランジスタＰ６１として構成される。
【００３７】
このような構成の第２バーストカラム制御部６１は、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力される区間から第２バースト終了信号ＢＥＮＤＢ２のイネーブル区間が終了する区間までハイレベルにイネーブルされる第２カラム制御信号ＩＹＢＳＴＣ２を生成する。
【００３８】
バーストデータ制御部１７は、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２及び第２バースト終了信号ＢＥＮＤＢ２を受信してバースト区間の間にハイレベルにイネーブルされるバースト区間信号ＦＹＢＳＴＮを生成する。バースト区間信号ＦＹＢＳＴＮは、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力される区間から第２バースト終了信号ＢＥＮＤＢ２がイネーブルされる区間までハイレベルにイネーブルされるバースト区間信号ＦＹＢＳＴＮを生成する。
【００３９】
データバッファ制御部１８は、バッファイネーブル信号ＤＢＵＦ＿ＥＮ及びバースト区間信号ＦＹＢＳＴＮを受信してデータ入力バッファ２０の駆動を制御するためのバッファ制御信号ＥＮＤＩＮＤＳＢＮを生成する。バッファ制御信号ＥＮＤＩＮＤＳＢＮは、バッファイネーブル信号ＤＢＵＦ＿ＥＮがハイレベルにイネーブルされる区間からバースト区間信号ＦＹＢＳＴＮのイネーブル区間が終了してローレベルに遷移する区間までローレベルにイネーブルされる。
【００４０】
データ入力バッファ２０は、バッファ制御信号ＥＮＤＩＮＤＳＢＮに応答して駆動され、ストローブ信号ＤＳ，ＤＳＢに同期してデータＤＩＮを受信する。データ入力バッファ２０は、バッファ制御信号ＥＮＤＩＮＤＳＢＮがローレベルにイネーブルされる区間で駆動される。
【００４１】
出力イネーブル信号生成部２１は、第１バースト区間パルスＩＣＡＳＰＣ１と第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１を受信して出力イネーブル信号Ｙｉを生成する。出力イネーブル信号Ｙｉは、ビットラインとセグメント入出力ラインとの間に連結されたスイッチ（図示せず）をターンオンするための信号である。
【００４２】
このように構成されたバッファ制御信号生成回路を含む半導体メモリ装置の動作を、図７を参照して説明する。ただし、ライトレイテンシは２、バーストレングスは８と設定された場合を取り上げて説明する。
【００４３】
まず、クロックバッファ１０は、外部から入力されるクロック信号ＣＬＫ、ＣＬＫＢを受信し、クロック信号ＣＬＫの立下りエッジ（falling edge）に同期して第１内部クロック信号ＦＣＬＫＢを生成し、クロック信号ＣＬＫの立上りエッジ（rising edge）に同期して第２内部クロック信号ＲＣＬＫＢを生成する。
【００４４】
次に、データバッファイネーブル制御部１１は、ライトレイテンシが２に設定されたので、外部ライト命令ＥＡＳＴ＿ＷＴのパルスが入力される区間ｔ１から第１内部クロック信号ＦＣＬＫＢの１周期区間が経過した区間ｔ２でハイレベルにイネーブルされるバッファイネーブル信号ＤＢＵＦ＿ＥＮを生成する。バッファイネーブル信号ＤＢＵＦ＿ＥＮがハイレベルにイネーブルされると、データバッファ制御部１８がローレベルにイネーブルされるバッファ制御信号ＥＮＤＩＮＤＳＢＮを生成してデータ入力バッファ２０を駆動させる。
【００４５】
また、データバッファイネーブル制御部１１は、外部ライト命令ＥＡＳＴ＿ＷＴのパルスが入力されるｔ１区間から第１内部クロック信号ＦＣＬＫＢの２周期区間分だけ経過した区間、すなわち、ｔ３区間でハイレベルにイネーブルされるライトパルスＷＴＰを生成する。
【００４６】
次に、バースト開始信号生成部１２は、ライトパルスＷＴＰを第２内部クロック信号ＲＣＬＫＢの３周期区間分だけクロックシフティングして第１バースト開始信号ＬＣＷＴ１を生成し、ライトパルスＷＴＰを第２内部クロック信号ＲＣＬＫＢの２周期区間分だけクロックシフティングして第２バースト開始信号ＬＣＷＴ２を生成する。したがって、第１バースト開始信号ＬＣＷＴ１はｔ６区間でハイレベルにイネーブルされ、第２バースト開始信号ＬＣＷＴ２はｔ４区間でハイレベルにイネーブルされる。ここで、クロックシフティング区間は実施例によって様々に設定可能である。
【００４７】
次に、コマンドデコーダ１３は、ライト動作において、第１バースト開始信号ＬＣＷＴ１がハイレベルである区間で、第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１として出力し、第２バースト開始信号ＬＣＷＴ２がハイレベルである区間で、第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２として出力する。したがって、第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１は、ｔ７区間からｔ８区間までハイレベルにイネーブルされ、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２は、ｔ５区間からｔ６区間までハイレベルにイネーブルされる。また、コマンドデコーダ１３は、ライト動作において、第１バースト開始信号ＬＣＷＴ１がローレベルであり、第１カラム制御信号ＩＹＢＳＴＣ１がハイレベルである区間で、第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第１バースト区間パルスＩＣＡＳＰＣ１として出力し、ライト動作において、第２バースト開始信号ＬＣＷＴ２がローレベルであり、第２カラム制御信号ＩＹＢＳＴＣ２がハイレベルである区間で、第２内部クロック信号ＲＣＬＫＢの反転信号をバッファリングして第２バースト区間パルスＩＣＡＳＰＣ２として出力する。したがって、第１バースト区間パルスＩＣＡＳＰＣ１は、ｔ９区間からｔ１４区間まで３個のパルスとして生成され、第２バースト区間パルスＩＣＡＳＰＣ２は、ｔ７区間からｔ１２区間まで３個のパルスとして生成される。
【００４８】
次に、バーストレングスカウンタ１４は、バーストレングス（Burst Length）が８に設定されたので、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力されたｔ６区間から第２内部クロック信号ＲＣＬＫＢの２周期区間が経過したｔ１０区間でハイレベルにイネーブルされるバーストカウンティング信号ＢＬ＿ＣＮＴを生成する。
【００４９】
次に、バースト終了信号生成部１５は、バーストカウンティング信号ＢＬ＿ＣＮＴがハイレベルにイネーブルされた区間で、第２バースト区間パルスＩＣＡＳＰＣ２を反転バッファリングして第２バースト終了信号ＢＥＮＤＢ２を生成する。したがって、第２バースト終了信号ＢＥＮＤＢ２は、ｔ１１区間からｔ１２区間までローレベルにイネーブルされる。一方、バースト終了信号生成部１５は、バーストカウンティング信号ＢＬ＿ＣＮＴがハイレベルにイネーブルされた区間から第２内部クロック信号ＲＣＬＫＢの１周期区間分だけ経過した区間で、第１バースト区間パルスＩＣＡＳＰＣ１を反転バッファリングして第１バースト終了信号ＢＥＮＤＢ１を生成する。したがって、第１バースト終了信号ＢＥＮＤＢ１は、ｔ１３区間からｔ１４区間までローレベルにイネーブルされる。
【００５０】
次に、バーストカラム制御部１６は、第１カラムアクティブパルスＣＡＳＰ＿ＷＴ１のパルスが入力されるｔ７区間から第１バースト終了信号ＢＥＮＤＢ１のイネーブル区間が終了するｔ１４区間までハイレベルにイネーブルされる第１カラム制御信号ＩＹＢＳＴＣ１を生成する。また、バーストカラム制御部１６は、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力されるｔ５区間から第２バースト終了信号ＢＥＮＤＢ２のイネーブル区間が終了するｔ１２区間までハイレベルにイネーブルされる第２カラム制御信号ＩＹＢＳＴＣ２を生成する。
【００５１】
次に、バーストデータ制御部１７は、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２及び第２バースト終了信号ＢＥＮＤＢ２を受信し、第２カラムアクティブパルスＣＡＳＰ＿ＷＴ２のパルスが入力されるｔ５区間から第２バースト終了信号ＢＥＮＤＢ２がイネーブルされるｔ１１区間まで、すなわち、バースト区間でハイレベルにイネーブルされるバースト区間信号ＦＹＢＳＴＮを生成する。
【００５２】
次に、データバッファ制御部１８は、ハイレベルにイネーブルされるバースト区間信号ＦＹＢＳＴＮを受信し、ハイレベルにイネーブルされたバッファイネーブル信号ＤＢＵＦ＿ＥＮによってローレベルにイネーブルされたバッファ制御信号ＥＮＤＩＮＤＳＢＮを、ハイレベルにディセーブルさせる。これにより、データ入力バッファ２０の駆動が中断される。
【００５３】
以上説明したように、本実施例の半導体メモリ装置は、従来とは違い、データＤＩＮ入力が終了するｔ１１区間でバッファ制御信号ＥＮＤＩＮＤＳＢＮをハイレベルにディセーブルさせ、データ入力バッファ２０の駆動を中断する。したがって、本実施例の半導体メモリ装置によれば、データＤＩＮ入力が終了した後、クロック信号ＣＬＫの１周期区間ｔ１１〜ｔ１３でデータ入力バッファ２０が駆動するのを防止し、余分の電力消耗を防止することができる。
【図１】
2010277677.tif 000003
【図２】
2010277677.tif 000004
【図３】
2010277677.tif 000005
【図４】
2010277677.tif 000006
【図５】
2010277677.tif 000007
【図６】
2010277677.tif 000008
【図７】
2010277677.tif 000009