(57)【要約】【課題】本発明は、アナログ／デジタル変換回路の検査を高速かつ高精度に実施することが可能な半導体装置、及び、その検査方法を提供することを目的とする。【解決手段】本発明に係る半導体装置１０は、第１クロックＣＫ１で動作し、アナログデータをデジタルデータに変換して出力するＡＤＣ１１と；第２クロックＣＫ２で動作するＣＰＵ１２と；第１クロックＣＫ１または第２クロックＣＫ２の一方で動作するメモリ１３と；第１クロックＣＫ１で動作し、デジタルデータをメモリ１３に書き込むメモリ書込回路１４と；デジタルデータのライト時には第１クロックＣＫ１をメモリ１３に出力し、デジタルデータのリード時には第２クロックＣＫ２をメモリ１３に出力するセレクタ１５と；を有して成り、ＣＰＵ１２は、ＡＤＣ１１の検査時において、メモリ１３に格納されたデジタルデータを読み出して所定の演算処理を施し、その結果を装置外部に転送する。【選択図】図１
2010021820.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックで動作し、入力されるアナログデータをデジタルデータに変換して出力するアナログ／デジタル変換回路と；
第２クロックで動作する演算処理装置と；
前記第１クロックまたは前記第２クロックのいずれか一方で動作するメモリと；
前記第１クロックで動作し、前記デジタルデータを前記メモリに書き込むメモリ書込回路と；
前記デジタルデータのライト時には、前記第１クロックを前記メモリに出力し、前記デジタルデータのリード時には、前記第２クロックを前記メモリに出力するセレクタと；
を有して成る半導体装置であって、
前記演算処理装置は、前記アナログ／デジタル変換回路の検査時において、前記メモリに格納されたデジタルデータを読み出して所定の演算処理を施し、その演算結果信号を装置外部に転送することを特徴とする半導体装置。
【請求項２】
前記演算結果信号には、微分直線性誤差、積分直線性誤差、全高調波歪み、信号対雑音比、及び、信号対雑音＋歪み比の少なくとも一が含まれることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリは、前記演算処理装置で実行されるテスト用プログラムを格納するものであり、前記演算処理装置は、前記テスト用プログラムを実行することで、上記の検査時動作を実施することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記演算処理装置及び前記メモリの少なくとも一方は、前記半導体装置の本来的な機能を実現する手段として兼用されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
請求項１〜請求項４のいずれかに記載された半導体装置の検査方法であって、
前記アナログ／デジタル変換回路にテスト用アナログデータを入力し、前記演算処理装置から出力される前記演算結果信号に基づいて、前記半導体装置の良品判定を実施することを特徴とする検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換回路を備えた半導体装置、及び、その検査方法に関するものである。
【背景技術】
【０００２】
図２は、従来の半導体装置に搭載されたアナログ／デジタル変換回路の検査手法を説明するためのブロック図である。本図に示すように、従来の検査手法では、半導体装置１００に搭載されたアナログ／デジタル変換回路を用いて、テスト用のアナログデータをデジタルデータに変換し、これを装置外部のテスタ３００に転送して所定の演算処理を施すことにより、テスタ３００側で半導体装置１００の良品判定が実施されていた。
【０００３】
なお、上記に関連する従来技術の一例として、特許文献１には、Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路の変換結果に基づいた処理を行うデジタル処理回路と、前記Ａ／Ｄ変換回路の変換結果を外部に出力する検査用出力端子と、を有する半導体装置であって、前記検査用出力端子からの変換結果の出力が、後に変換結果が出力される他の変換動作タイミングと異なるタイミングで、かつ、変換動作の周期よりも長い周期のタイミングで行われることを特徴とする半導体装置が開示・提案されている。
【特許文献１】特開２００７−１９４８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
確かに、上記従来の検査手法であれば、半導体装置１００に搭載されたアナログ／デジタル変換回路が正常動作しているか否かをテスタ３００側で検査することが可能である。
【０００５】
しかしながら、上記従来の検査手法では、半導体装置１００がデジタルデータの高速出力に対応していた場合であっても、テスタ３００がデジタルデータの高速入力に対応していなければ、デジタルデータの転送速度がテスタ３００の入力上限速度に律速されてしまうため、図２に示すように、外部メモリ２００を用いてデジタルデータを一旦バッファしなければならず、アナログ／デジタル変換回路の検査時間が長くなっていた。
【０００６】
また、上記従来の検査手法では、半導体装置１００からデジタルデータが高速出力されることに伴い、半導体装置１００がマウントされるテストボード上に大きなノイズを生じるため、このノイズがテスト用アナログデータに回り込んで、アナログ／デジタル変換回路の検査精度を低下させるおそれがあった。
【０００７】
本発明は、上記の問題点に鑑み、アナログ／デジタル変換回路の検査を高速かつ高精度に実施することが可能な半導体装置、及び、その検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、第１クロックで動作し、入力されるアナログデータをデジタルデータに変換して出力するアナログ／デジタル変換回路と；第２クロックで動作する演算処理装置と；前記第１クロックまたは前記第２クロックのいずれか一方で動作するメモリと；前記第１クロックで動作し、前記デジタルデータを前記メモリに書き込むメモリ書込回路と；前記デジタルデータのライト時には、前記第１クロックを前記メモリに出力し、前記デジタルデータのリード時には、前記第２クロックを前記メモリに出力するセレクタと；を有して成る半導体装置であって、前記演算処理装置は、前記アナログ／デジタル変換回路の検査時において、前記メモリに格納されたデジタルデータを読み出して所定の演算処理を施し、その演算結果信号を装置外部に転送する構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成る半導体装置において、前記演算結果信号には、微分直線性誤差、積分直線性誤差、全高調波歪み、信号対雑音比、及び、信号対雑音＋歪み比の少なくとも一が含まれる構成（第２の構成）にするとよい。
【００１０】
また、上記第２の構成から成る半導体装置において、前記メモリは、前記演算処理装置で実行されるテスト用プログラムを格納するものであり、前記演算処理装置は、前記テスト用プログラムを実行することで、上記の検査時動作を実施する構成（第３の構成）にするとよい。
【００１１】
また、上記第３の構成から成る半導体装置において、前記演算処理装置及び前記メモリの少なくとも一方は、前記半導体装置の本来的な機能を実現する手段として兼用される構成（第４の構成）にするとよい。
【００１２】
また、本発明に係る半導体装置の検査方法は、上記第１〜第４いずれかの構成から成る半導体装置の検査方法であって、前記アナログ／デジタル変換回路にテスト用アナログデータを入力し、前記演算処理装置から出力される前記演算結果信号に基づいて、前記半導体装置の良品判定を実施する構成（第５の構成）とされている。
【発明の効果】
【００１３】
本発明に係る半導体装置、及び、その検査方法であれば、アナログ／デジタル変換回路の検査を高速かつ高精度に実施することが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明に係る半導体装置に搭載されたアナログ／デジタル変換回路の検査手法を説明するためのブロック図である。図１に示したように、被測定デバイスである半導体装置１０（以下、ＤＵＴ［Device Under Test］１０と呼ぶ）は、アナログ／デジタル変換回路１１（以下、ＡＤＣ［Analog Digital Convertor］１１と呼ぶ）と、中央演算処理装置１２（以下、ＣＰＵ［Central Processing Unit］１２と呼ぶ）と、メモリ１３と、メモリ書込回路１４と、セレクタ１５と、を有して成る。
【００１５】
なお、ＡＤＣ１１の検査は、テストボード２０上にマウントされたＤＵＴ１０に対してテスタ３０の制御下で実施されるものとする。
【００１６】
ＡＤＣ１１は、ＡＤサンプリングクロックＣＫ１で動作し、入力されるアナログデータ（検査時はテストデータ生成回路４０から入力されるテスト用アナログデータ）をデジタルデータに変換して出力する手段である。なお、図１では、テスタ３０の制御信号ＣＴＲＬに基づいて動作するテストデータ生成回路４０をテストボード２０上に設けておき、このテストデータ生成回路４０を用いてテスト用アナログデータを生成する構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、テスタ３０から直接テスト用アナログデータを入力する構成としても構わない。
【００１７】
ＣＰＵ１２は、ＣＰＵクロックＣＫ２で動作し、ＤＵＴ１０の全体動作を統括制御する手段であり、特に、ＡＤＣ１１の検査時には、メモリ１３に格納されたテスト用プログラムを実行することにより、メモリ１３に格納されたデジタルデータを読み出して所定の演算処理を施し、その演算結果信号をテスタ３０に転送する手段として機能する。なお、図１では、ＣＰＵ１２からテスタ３０に対して演算結果信号が直接出力される構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、インタフェイス回路を介する構成としても構わない。
【００１８】
メモリ１３は、セレクタ１５から選択出力されるクロック信号（ＡＤサンプリングクロックＣＫ１またはＣＰＵクロックＣＫ２）で動作し、ＡＤＣ１１で得られたデジタルデータやＣＰＵ１２によって実行されるテスト用プログラムを格納する手段（ＲＡＭ［Random Access Memory］など）であり、ＣＰＵ１２からアクセスが可能なものである。なお、図１では、単一のメモリ１３を用いた構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、データ格納用メモリとプログラム格納用メモリを別個独立に設けても構わない。また、図１では、テスタ３０からメモリ１３に対してテスト用プログラムが直接入力される構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、インタフェイス回路やＣＰＵ１２を介する構成としても構わない。
【００１９】
メモリ書込回路１４は、ＡＤサンプリングクロックＣＫ１で動作し、ＡＤＣ１１で得られたデジタルデータをメモリ１３に書き込む手段である。なお、メモリ書込回路１４の書込動作は、テスタ３０から入力される制御信号ＣＴＲＬによって制御されている。
【００２０】
セレクタ１５は、テスタ３０から入力される制御信号ＣＴＲＬに基づいて、ＣＰＵクロックＣＫ２とＡＤサンプリングクロックＣＫ１のいずれか一を選択し、これをメモリ１３のクロック入力端に出力する手段である。より具体的に述べると、セレクタ１５は、メモリ書込回路１４によるデジタルデータのライト時にＡＤサンプリングクロックＣＫ１を選択し、ＣＰＵ１２によるデジタルデータのリード時にＣＰＵクロックＣＫ２を選択する。
【００２１】
なお、図１では、テスタ３０からメモリ書込回路１４及びセレクタ１５に対して制御信号ＣＴＲＬが直接入力される構成を例に挙げて説明を行うが、本発明の構成はこれに限定されるものではなく、インタフェイス回路やＣＰＵ１２を介する構成としても構わない。
【００２２】
次に、上記構成から成るＤＵＴ１０（特にＡＤＣ１１）の検査時動作について、詳細な説明を行う。
【００２３】
ＡＤＣ１１の検査時には、テストデータ生成回路４０からＡＤＣ１１に対して、テスト用アナログデータが入力される。ＡＤＣ１１は、テスト用アナログデータをデジタルデータに変換し、メモリ書込回路１４は、制御信号ＣＴＲＬに基づいて、ＡＤＣ１１で得られたデジタルデータをメモリ１３に書き込む。このとき、セレクタ１５は、制御信号ＣＴＲＬに基づいて、ＡＤサンプリングクロックＣＫ１をメモリ１３に出力する。従って、テスト用アナログデータからデジタルデータへのＡ／Ｄ変換処理、及び、メモリ１３に対するデジタルデータの書込処理は、いずれも、高速のＡＤサンプリングクロックＣＫ１に基づいて実施される。
【００２４】
メモリ１３に対するデジタルデータの書込処理が完了した後、ＣＰＵ１２は、メモリ１３に格納されたテスト用プログラムを実行することにより、メモリ１３に格納されたデジタルデータを読み出して所定の演算処理を施し、その演算結果信号をテスタ３０に転送する。このとき、セレクタ１５は、制御信号ＣＴＲＬに基づいて、ＣＰＵクロックＣＫ２をメモリ１３に出力する。従って、ＣＰＵ１２によるデジタルデータの読出処理や、これに対する演算処理、並びに、演算結果信号の転送処理は、いずれも、ＡＤサンプリングクロックＣＫ１よりも低速のＣＰＵクロックＣＫ２に基づいて実施される。
【００２５】
ＣＰＵ１２による演算結果信号の転送処理が完了した後、テスタ３０は、ＣＰＵ１２から転送された演算結果信号に基づいて、ＤＵＴ１０の良品判定処理を実施する。
【００２６】
なお、上記した演算結果信号としては、ＤＮＬ［Differential Non-Linearity］（微分直線性誤差）、ＩＮＬ［Integral Non-Linearity］（積分直線性誤差）、ＴＨＤ［Total Harmonic Distortion］（全高調波歪み）、ＳＮＲ［Signal to Noise Ratio］（信号対雑音比）、及び、ＳＩＮＡＤ［SIgnal to Noise And Distortion］（信号対雑音＋歪み比）などを転送すればよい。このような演算結果信号をテスタ３０側で解析することにより、ＤＵＴ１０の良品判定処理を適切に実施することが可能となる。
【００２７】
上記で説明したように、本発明に係るＤＵＴ１０は、ＡＤＣ１１の検査に際して、ＡＤＣ１１で得られたデジタルデータをテスタ３０に転送するのではなく、ＣＰＵ１２で得られた演算結果信号のみをテスタ３０に転送する構成とされている。このような構成とすることにより、ＤＵＴ１０からテスタ３０に転送するデータ量を大幅に削減することができるので、テスタ３０がデジタルデータの高速入力に対応していない場合であっても、ＡＤＣ１１の検査を短時間で完了することが可能となる。
【００２８】
また、本発明に係るＤＵＴ１０であれば、ＡＤＣ１１の検査に際して、ＡＤＣで得られたデジタルデータが高速で装置外部に出力されることがないので、ＤＵＴ１０がマウントされるテストボード２０上に生じるノイズを低減し、テスト用アナログデータへのノイズ回り込みを大幅に抑制することができるので、ＡＤＣ１１の検査精度向上に寄与することが可能となる。
【００２９】
また、本発明に係るＤＵＴ１０において、ＣＰＵ１２及びメモリ１３の少なくとも一方は、ＤＵＴ１０の本来的な機能（例えば、ＤＵＴ１０が無線用ＩＣであれば、無線通信機能を含む諸機能）を実現する手段として兼用すればよい。このように、ＤＵＴ１０に既存の回路要素を有効的に活用することにより、回路規模の不要な増大を招くことなく、メモリ書込回路１４とセレクタ１５を追加するだけで、上記の検査時動作を実現することが可能となる。
【００３０】
また、本発明に係るＤＵＴ１０において、ＣＰＵ１２は、メモリ１３に格納されたテスト用プログラムを実行することで、上記の検査時動作を実施する構成とされている。このような構成とすることにより、テスト用プログラムを書き換えることで、ＣＰＵ１２による検査時動作の内容を任意かつ容易に変更することが可能となる。
【００３１】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００３２】
本発明は、アナログ／デジタル変換回路を備えた半導体装置の量産テストを高速かつ高精度に行う上で有用な技術である。
【図面の簡単な説明】
【００３３】
【図１】は、本発明に係る半導体装置に搭載されたアナログ／デジタル変換回路の検査手法を説明するためのブロック図である。
【図２】は、従来の半導体装置に搭載されたアナログ／デジタル変換回路の検査手法を説明するためのブロック図である。
【符号の説明】
【００３４】
１０    半導体装置（ＤＵＴ）
１１    アナログ／デジタル変換回路（ＡＤＣ）
１２    中央演算処理装置（ＣＰＵ）
１３    メモリ
１４    メモリ書込回路
１５    セレクタ
２０    テストボード
３０    テスタ
４０    テストデータ生成回路
ＣＫ１    ＡＤサンプリングクロック
ＣＫ２    ＣＰＵクロック
ＣＴＲＬ    制御信号
【図１】
2010021820.tif 000003
【図２】
2010021820.tif 000004