(57)【要約】      （修正有）【課題】ダイナミック電圧スケーリング（ＤＶＳ）システムの最適化方法。【解決手段】マイクロプロセッサーコア内で生じる活動情報およびクリティカルパス遅延情報を検出するための監視ブロックと、監視ブロックから活動情報およびクリティカルパス遅延情報を読み、活動情報およびクリティカルパス遅延情報を処理し、活動情報とクリティカルパス遅延情報を処理した結果に従ってマイクロプロセッサーコアに供給される電圧を調節する制御ブロックを備えたダイナミック電圧スケーリングシステム。【選択図】図２
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【特許請求の範囲】
【請求項１】
マイクロプロセッサーコア内で生じる活動情報およびクリティカルパス遅延情報を検知するための監視ブロックと、
前記監視ブロックから前記活動情報およびクリティカルパス遅延情報を読み、前記活動情報および前記クリティカルパス遅延情報を処理し、前記活動情報と前記クリティカルパス遅延情報の処理結果に従って、前記マイクロプロセッサーコアに供給される電圧を調節する制御ブロックと、
を備えたダイナミック電圧スケーリングシステム。
【請求項２】
前記監視ブロックは少なくとも１つの埋め込み遅延チェッカー（ＥＤＣ）セルを備えた請求項１のダイナミック電圧スケーリングシステム。
【請求項３】
前記監視ブロックはさらに、前記少なくとも１つのＥＤＣセルの出力を記憶するための少なくとも１つのレジスタを備えた請求項２のダイナミック電圧スケーリングシステム。
【請求項４】
端末レジスタ入力信号、端末レジスタ出力信号および制御信号を受信するように構成された埋め込み遅延チェッカー（ＥＤＣ）セルにおいて、
複数の遅延素子と、
複数の遅延素子に接続されたマルチプレクサであって、前記制御値に従って前記端末レジスタ入力信号のパス内に配置するために遅延素子のサブセットを選択するように構成されたマルチプレクサと、
前記マルチプレクサの出力を記憶するためのレジスタと、
前記マルチプレクサの記憶された出力と前記端末レジスタ出力信号との間の論理差を検出するように構成された論理素子と、
を備えた埋め込み遅延チェッカー（ＥＤＣ）セル。
【請求項５】
前記監視ブロックはさらに少なくとも１つのスレーブリング発振器（ＳＲＯ）セルを備えた、請求項３のダイナミック電圧スケーリングシステム。
【請求項６】
前記ＳＲＯセルは、
自己反転遅延素子と、
少なくとも１つの非反転遅延素子であって前記少なくとも１つの非遅延素子の各々は他の１つの遅延素子の出力を受信するように構成される少なくとも１つの非反転遅延素子と、
前記遅延素子の各々の出力に接続されたマルチプレクサと、
前記マルチプレクサの出力とクロック信号を受信するように構成されたレジスタであって、前記レジスタの出力は、前記自己反転遅延素子に入力される、レジスタと、
を備えた、請求項５のダイナミック電圧スケーリングシステム。
【請求項７】
処理コアの電圧をダイナミックにスケーリングするための方法において、
前記処理コア内の活動を直接検知することと、
前記処理コアのクリティカルパスに関連する遅延情報を決定することと、
前記検知された活動および前記遅延情報を用いて前記処理コアの電圧をスケーリングすることと、
を備えた方法。
【請求項８】
前記クリティカルパスに関連する前記遅延情報を調節することと、
前記検知された活動とオリジナル遅延情報と共に前記調節された遅延情報を用いて前記処理コアの電圧をスケーリングすることと、
をさらに備えた、請求項９の方法。
【請求項９】
処理コアの電圧をダイナミックにスケーリングするための装置において、
前記処理コア内で活動を直接検知する手段と、
前記処理コアのクリティカルパスに関連する遅延情報を決定する手段と、
前記検知された活動と前記遅延情報を用いて前記処理コアの電圧をスケーリングする手段と、
を備えた装置。
【請求項１０】
前記クリティカルパスに関連する前記遅延情報を調節する手段と、
前記検知された活動とオリジナル遅延情報と共に前記調節された遅延情報を用いて前記処理コアの電圧をスケーリングする手段と、
をさらに備えた、請求項９の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般に電力の分野に関し、特に電子部品の電力消費の分野に関する。
【背景技術】
【０００２】
内部電源からの引き出しを最小限にすることは、例えば、パーソナルデジタルアシスタンス（ＰＤＡｓ）、携帯電話装置、パーソナルラップトップコンピューター等のような電子装置が、 外部電源につながれていない拡張された期間動作することを可能にする。
【０００３】
電力消費を低減するための１つの方法論は、そのような装置内のマイクロプロセッサーコアが常にピーク性能レベルで動作する必要が無いことを前提とする。より低いレベルの性能が許容されているなら、マイクロプロセッサーコアのクロック周波数は低下してもよい。それに相当するものとして、そのクロック周波数をサポートするためのコアに対する最小電源電圧も低下してもよい。従って、ダイナミック電圧スケーリング（ＤＶＳ）は、コアにかかる計算負荷が変化するときはいつでも、マイクロプロセッサーに供給される電圧を調節するように設計された方法論である。
【０００４】
いくつかの過去のＤＶＳシステムは、コアのクリティカルパスの重複に基づいていた。
【０００５】
デジタル信号処理システムにおいて、用語「クリティカルパス」は、任意の2つの記憶素子または任意の2つの遅延素子の間の最長のパスを指す。組合せ論理回路において、クリティカルパスは入力と出力との間の最大遅延である。
【０００６】
過去のDVSシステムの1つの例では、フィードバックループ内で構成された自励発振器を用いてクリティカルパスをモデル化する。電源電圧は自励発振器に供給される。自励発振器は動作周波数に容易に変換されてもよいクロック信号を出力する。動作周波数は所望の周波数と比較されて誤差値を発生してもよい。次に、誤差値を用いてキャパシタへの電荷の転送を決定する。キャパシタは新しい電源電圧を発生するために使用される。新しい電源電圧は自励発振器にフィードバックしてループをクローズしてもよい。従って、新しいクロック周波数が要求される場合は常に、電源電圧は調節されてもよい。リニアレギュレータとバックコンバータのような代替部品は所望の結果を達成するために、自励発振器と共に使用されてもよい。
【０００７】
しかしながら、ＤＶＳシステムは、実際のクリティカルパス自体の測定ではなく、クリティカルパスモデルの測定に依存するので上述したＤＶＳシステムは最適ではない。
【発明の概要】
【０００８】
上述した必要性に対処するための方法と装置がここに提示される。ここに提示される新しいＤＶＳシステムは、重複モデルの測定値を取得することよりもむしろ、クリティカルパスの生データ測定値を取得することにより電源電圧調節の精度を増加させる。１つの観点において、マイクロプロセッサーコア内で生じる活動情報およびクリティカルパス遅延情報を検出するための監視ブロックと、監視ブロックから活動情報およびクリティカルパス遅延情報を読み、活動情報およびクリティカルパス遅延情報を処理し、活動情報とクリティカルパス遅延情報を処理した結果に従ってマイクロプロセッサーコアに供給される電圧を調節する制御ブロックを備えたダイナミック電圧スケーリングシステムが提供される。
【０００９】
他の観点において、端末レジスタ入力信号、端末レジスタ出力信号および制御信号を受信するように構成された埋め込み遅延チェッカー（ＥＤＣ）セルが提供される。ＥＤＣは、複数の遅延素子と、複数の遅延素子に接続されたマルチプレクサであって、前記マルチプレクサは、制御値に従って端末レジスタ入力信号のパス内に配置するために遅延素子のサブセットを選択するように構成される、マルチプレクサと、マルチプレクサの出力を記憶するためのレジスタと、マルチプレクサの記憶された出力と端末レジスタ出力信号との間の論理差を検出するように構成された論理素子とを備える。
【００１０】
他の観点において、処理コアの電圧をダイナミックにスケーリングするための方法が提供される。この方法は、処理コア内の活動を直接検知することと、処理コアのクリティカルパスに関連する遅延情報を決定することと、検知された活動と遅延情報を用いて処理コアの電圧をスケーリングすることとを備える。
【００１１】
他の観点において、処理コアの電圧をダイナミックにスケーリングする装置が提供される。この装置は、処理コア内の活動を直接検知する手段と、処理コアのクリティカルパスに関連する遅延情報を決定する手段と、検知された活動および遅延情報を用いて処理コアの電圧をスケーリングする手段とを備える。
【図面の簡単な説明】
【００１２】
【図１】図１は、埋め込み遅延チェック（ＥＤＣ）セルおよびスレーブリング発振器（ＳＲＯ）セルを用いたダイナミックスケーリング（ＤＶＳ）システムのブロック図である。
【図２】図２はクリティカルパスモニター(ＣＰＭ)ブロックのブロック図である。
【図３】図３は、ＥＤＣセル用の可能な構造のブロック図である。
【図４Ａ】図４Ａは、コアに供給された電圧を調節するためにダイナミック電圧スケーリングコントローラー（ＤＶＳＣ）ブロックにより使用されるヒステリシスチャートの一例である。
【図４Ｂ】図４Ｂは電圧対周波数のプロットである。この場合しきい値曲線は、処理コアが与えられた周波数で動作することができる最小電源電圧を表す。
【図５】図５は、ＳＲＯセルのための可能な構造のブロック図である。
【発明を実施するための形態】
【００１３】
ダイナミック電圧スケーリング（ＤＶＳ）システムを実施するための種々の方法と装置はここに提示される。一実施形態において、埋込み遅延チェッカー（ＥＤＣ）セルを用いてマイクロプロセッサーコア内の実施の活動とクリティカルパスの遅延を測定する。クリティカルパスの遅延は、コアに対する電圧をダイナミックに変更するための基礎である。
【００１４】
他の実施形態において、スレーブリング発振器（ＳＲＯ）セルは、マイクロプロセッサーコアに隣接して配置され、ＥＤＣセルと共に使用されてＤＶＳシステムに冗長度を与える。
【００１５】
図１は、ＥＤＣセルおよびＳＲＯセルを使用してもよいＤＶＳシステムの一実施形態の機能ブロック図である。ＤＶＳシステム１００は、クリティカルパスモニター（ＣＰＭ）ブロック１１０、ダイナミック電圧スケーリングコントローラー（ＤＶＳＣ）ブロック１２０、電圧レギュレーターブロック１３０を備える。ＣＰＭブロック１１０は、マイクロプロセッサーコア１４０内の活動を捕獲し処理するためのものである。ＤＶＳＣブロック１２０は、ＣＰＭ１１０の出力を読んで処理し、コアに対する電圧を調節するためのものである。また、ＤＶＳＣブロック１２０は、ＣＰＭ部品内のパラメーターを検知し、システム内にヒステリシスを形成するために、それに応じてパラメーターを調整してもよい。電圧レギュレーターブロック１３０は、ＤＶＳＣブロック１２０からの指示に従って、段階的にコアに電圧を供給するためのものである。
【００１６】
図２は、マイクロプロセッサーコア１４０内に位置するＥＤＣセル２００ａ−２００ｄ、マイクロプロセッサーコアに隣接して位置するＳＲＯセル２１０ａ、２１０ｂ、コア１４０内に位置するＳＲＯセル２１０ｃ、クリティカルパス活動（ＣＰＡ）レジスタ２２０およびパス／フェイルレジスタ２２０を含むＣＰＭブロック１１０のブロック図である。実例の容易さの目的のために、４つ（４）のみのＥＤＣセル、３つ（３）のみのＳＲＯセル、および１つ（１）のみの結合されたＣＰＡおよびパス／フェイルレジスタがこのＣＰＭブロック説明図に記載されている。当業者は、さまざまな数のそのようなセルが必要以上の実験なしに実施されてもよいことを理解するであろう。
【００１７】
一般に、ＥＤＣセル２００は、マイクロプロセッサーコア内の活動とクリティカルパスの遅延を直接検知するためのものである。活動情報は、遅延情報を制限するためにＤＶＳシステム１００により使用される。遅延情報は同様にコアに対する電源電圧を上げるかまたは下げるかどうかを決定するために使用される。ＥＤＣセル２００は、クリティカルパスの端末レジスタに入力する入力信号を受信するように、また端末レジスタを出る出力信号を受信するように位置する。「端末レジスタ」は、コアクロックに対する信号パスの終端点である。最適な性能のために、ＥＤＣセル２００は、ルーチン遅延を最小にするためにクリティカルパス領域付近に位置しなければならない。あるいは、ＥＤＣセル２００は、ＥＤＣセル２００がクリティカルパス領域から離れて位置するならルーチン遅延を補償するように設計してもよい。ＣＰＡレジスタ２２０は、パスの以前の論理状態をパスの現在の論理状態と比較することによりクリティカルパス上の活動を決定する。ここに使用されるように、「活動」は、１から０または０から１への論理的変化である。
【００１８】
図３は、ＥＤＣセル２００の内部構造のブロック図である。さまざまな遅延素子３１０ａ−３１０ｄが信号ＣＰ＿Ｄのパスに選択的に追加される。信号ＣＰ＿Ｄはまた端末レジスタ３００に入力する入力信号である。信号ＣＰ＿Ｄのパスに配置される遅延素子の数は制御信号ＤＬＹにより調節される。制御信号ＤＬＹはＤＶＳＣブロック１２０（図示せず）に由来する。制御信号ＤＬＹはマルチプレクサ３２０で受信される。マルチプレクサ３２０は、信号ＣＰ＿Ｄのパス内に存在するであろう様々な遅延素子３１０ａ−３１０ｄを選択するように構成される。マルチプレクサ３２０の出力は、ＥＤＣレジスタ３３０に記憶される。ＸＯＲゲート３４０は、ＥＤＣレジスタ３３０の内容と端末レジスタ３００の内容との間の論理差を決定するために使用されてもよい。端末レジスタ３００の内容は信号ＣＰ＿Ｑにより運ばれる。従って、ＸＯＲゲート３４０によるパス／フェイルビットＤＣ＿ＰＦ出力は、端末レジスタ３００の出力ＣＰ＿ＱとＥＤＣレジスタ３３０の出力との間に論理差が存在するときのみアクティブである。
【００１９】
信号ＣＰ＿ＱおよびＤＣ＿ＰＦはＥＤＣセル２００の外部であってＤＶＳＣブロック（図示せず）に運ばれる。ＤＶＳＣブロックは、これらの信号内に含まれる情報を解釈し、コアに供給される電圧を制御し、ＥＤＣセル２００内のパラメーターを制御する。
【００２０】
上記記載において固有であるＥＤＣセルの暗黙の機能性がある。機能は、炭鉱中のカナリアのそれである。ＥＤＣセルは、各ＥＤＣセル内の合計遅延が各ＥＤＣセルにより監視されるクリティカルパスより大きいことを保証するように設計してもよい。従って、コアに対する電圧が極端に低いなら、ＥＤＣは、クリティカルパスの最小動作電圧に到達する前に最初にフェイルするであろう。すなわち、パス／フェイルビットＤＣ＿ＰＦは、クリティカルパス領域の最小動作電圧に到達する前に変化するであろう。
【００２１】
ＥＤＣセル内で遅延を制御すること
実施形態の１つの観点において、ＤＶＳＣブロックは、システムヒステリシスのための境界領域に従ってＥＤＣセル内の遅延を増加させるまたは減少させる。一般観念は、ＥＤＣセル内の遅延量は、回路活動が生じた後でＤＣ＿ＰＦビットからの特定の応答を導き出すために調節されるということである。記憶されたＣＰ＿Ｑビットと現在のＣＰ＿Ｑビットにより示されるように、回路活動は、以前の論理状態と現在の論理状態との間の比較により示される。ＥＤＣセルの可変の性質により、システムは、ＤＣ＿ＰＦビットから特定の応答を導き出すために通常動作の過程においてＥＤＣセル内の遅延素子の数を調節してもよい。従って、遅延素子の数は、各検知されたクリティカルパスのための動作しきい値を決定するために、ＤＶＳＣにより増加または減少するように調節してもよい。従って図４に一例として提示されるようなヒステリシスチャートを形成し、異なる境界領域内にイベントが生じるときはいつもコアに供給される電圧を上げるかまたは下げるかどうかを決定するために使用することができる。
【００２２】
図４は異なる電圧の場合に時間に対するクリティカルパス回路遅延をプロットする。しきい値ＤＬＹＭおよびＤＬＹＨは、ＥＤＣセルへのＤＬＹ入力に割り当てられた値を表し、コア内の変化する条件に応答してダイナミックに変化される。マージン遅延線とも呼ばれるＤＬＹＭしきい値は、測定されたクリティカルパスの前にＥＤＣセルが失敗することを強要するためにシステムが課するマージンを表す。ヒステリシス遅延線とも呼ばれるＤＬＹＨしきい値は、コアの電源電圧に影響を及ぼすことなく遅延量が変動してもよいより低いレンジを表す。
【００２３】
追加された遅延が非常に高いまたは非常に低いという決定はシステムにより使用され電圧を増加するかまたは減少するかを決定してもよい。ＤＬＹＭしきい値より上の領域では、コアに対する電圧は上げなければならない。ＤＬＹＭしきい値とＤＬＹＨしきい値の間の領域において、電圧は変わらないように許容されている。ＤＬＹＨしきい値より下の領域では、電圧は低下してもよい。
【００２４】
上記の実施形態の他の観点において、ＤＶＳＣブロックは、ＣＰ＿ＱビットとＥＤＣレジスタの出力との間の論理差の存在に従ってマイクロプロセッサーコアに供給される電圧を増加または減少させる。ＣＰ＿Ｑビットと、ＥＤＣレジスタの出力との間に論理差が存在するときＤＣ＿ＰＦビットはアクティブになる。図３の実施形態は、論理差の存在を決定するためのＸＯＲゲートを有するように図解されるが、過度の実験なしに同じ目的のために他のロジックを使用してもよい。
【００２５】
回路活動の過程においてＤＣ＿ＰＦビットがアクティブになり、追加された遅延の数がマージン遅延線に近づくなら、ＤＶＳＣブロックは、これらの条件を、コアに供給された電圧を上げなければならないことを意味するものとして解釈してもよい。反対に、回路活動の過程においてＤＣ＿ＰＦビットが非アクティブのままであり、追加された遅延の数がヒステリシス遅延線に近づくなら、ＤＶＳＣブロックこれらの条件を、コアに供給される電圧を低下させなければならないことを意味するものとして解釈してもよい。
【００２６】
従って、マイクロプロセッサーコアの直接測定とＥＤＣセル内の遅延の試験を用いてコアに供給される電圧をダイナミックに調節してもよい。
【００２７】
粒度
実施形態の他の観点において、ＥＤＣセルは、ＥＤＣセルの検知レンジを増加するために異なるサイズの多数の遅延を用いて設計してもよい。例えば、値Ｔがコアの最もクリティカルなパスの遅延であり、コアの最もクリティカルなパスの遅延がコアの最大動作周波数を決定するなら、ＥＤＣコア内の各個々の遅延素子は、所望の粒度を生成するために値Ｔのパーセンテージとして選択してもよい。例えば、各遅延素子は、より微細な粒度に対してＴの５％である遅延サイズを備えてもよいし、または遅延素子は、より粗い粒度の場合Ｔの１０％である遅延サイズを備えてもよい。別の例において、各遅延素子は、それぞれＥＤＣセル内の異なる遅延サイズを含んでもよい。
【００２８】
遅延サイズはシステム制約または好みに従って設定してもよい。１つのシステム制約は、コアに対する供給電圧は、電圧対周波数のプロット上の所定のしきい値曲線以下に決して低下しないということである。そのような曲線は、典型的にｓｈｍｏｏプロットと呼ばれる。図４Ｂに図解されたｓｈｍｏｏプロットにおいて、しきい値曲線は、コアが与えられた周波数で動作することができる最小電源電圧を示す。文字指示「Ｐ」を含んでいる領域はパス領域を示す。そこでは電源電圧は失敗の恐れなしに変更されてもよい。文字指示「Ｐ」のない領域は不良領域を示す。そこではマイクロプロセッサーコアは適切に作動しない。
【００２９】
ＥＤＣセルに関連して、しきい値電圧レベルは、所望の動作電圧とエラーのための所定量のマージンを備えなければならない。ここに使用されるように、所望の動作電圧は、最もクリティカルパスに失敗を生ぜずにコアに供給されてもよい最も低い可能電圧である。
【００３０】
ＤＶＳシステム内の冗長度
コアに活動があるとき、ＥＤＣセルは使用できるが、コアに活動がないときＥＤＣセルは使用できない。従って、ＥＤＣセルに加えてまたはＥＤＣセルの代わりに、スレーブリング発振器（ＳＲＯ）セルもＤＶＳシステムにより使用し電源電圧を調節してもよい。上述したように、他のＤＶＳシステムは、電圧を動作周波数に変換するためにフィードバックループにおいて自励リング発振器を使用する。従って、自励リング発振器は、従来技術において使用され、クリティカルパス領域の電圧を複製する。ここに記述されたリング発振器は、クリティカルパス領域のクロック速度の複製のために使用される。次に、それはマイクロプロセッサーコア内の非活動期間に電源電圧を調節するために使用される。
【００３１】
図５はＳＲＯセル２１０のブロック図である。ＳＲＯセルは、クロック信号ＤＶＳ＿ＣＬＫを受信する。クロック信号ＤＶＳ＿ＣＬＫは、クリティカルパスのレプリカント(replicant)５１０の出力と一緒にＳＲＯレジスタ５００に入力される。レプリカント５１０は、マルチプレクサ５３０に接続された遅延素子５２０ａ−５２０ｄを備える。マルチプレクサ５３０の出力は、レプリカント５１０からＳＲＯレジスタ５００への入力である。また、マルチプレクサ５３０の出力は、ＥＤＣセル５４０への入力でもある。ＲＲＯレジスタ５００の出力は、自己反転遅延素子５２０ａおよびＥＤＣセル５４０に接続される。ＤＶＳＣブロック（図示せず）からの制御線はマルチプレクサ５３０に入力され、与えられた動作に対して遅延素子の数を調節するために使用される。実例を容易にするために、マルチプレクサ５３０の出力は、ＲＯ＿Ｄと呼ばれ、ＳＲＯレジスタ５００の出力は、ＲＯ＿Ｑと呼ばれる。ＳＲＯレジスタ５００から遅延素子５２０ａ−５２０ｄを通り、マルチプレクサ５３０を通り、ＳＲＯレジスタ５００に戻るパスは、リング発振器構成を作成することに留意する必要がある。
【００３２】
しかしながら、図５において上述したリング発振器構成は、ＳＲＯレジスタに接続されているので、自由振動は無い。リング発振器は、レジスタに供給されるクロック信号ＤＶＳ＿ＣＬＫに対して「スレーブ」となる。リング発振器に自己反転遅延素子があるので、クロックサイクル毎にＳＲＯレジスタにおいて代替地が受信されなければならない。値が替わらないなら、クロック信号ＤＶＳ＿ＣＬＫは、リング発振器のオープンループ応答ＲＯ＿Ｄよりも高速に走っている。
【００３３】
一実施形態において、ＥＤＣセルは、マイクロプロセッサーコアの全体にわたって戦略的に配置される。ＳＲＯセルは、コアの熱特性がどのように回路パス遅延の性能に影響を及ぼすかを決定するためにマイクロプロセッサーコアに隣接して配置してもよい。また、ＳＲＯセルはマイクロプロセッサーコア内に配置してもよい。ＥＤＣセルは、コア内に活動があるときのみ動作するので、コアが非アクティブのとき冗長システムとしてＳＲＯセルを用いてもよい。このようにして、ＤＶＳＣは、コアが非アクティブであってもコアに対する電圧を制御してもよい。
【００３４】
ここに開示されている実施形態に関連して説明された多様な例示的な論理ブロック、モジュール及び回路は、汎用プロセッサー、デジタル信号プロセッサー(ＤＳＰ)、特定用途向け集積回路(ＡＳＩＣ)、フィールドプログラマブルゲートアレイ(ＦＰＧＡ)、または他のプログラマブルロジックデバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、あるいはここに説明される機能を実行するように設計されたその任意の組み合わせをもって実現または実行されてよい。汎用プロセッサーは、マイクロプロセッサーであってよいが、代替策ではプロセッサーは、任意の従来のプロセッサー、コントローラー、マイクロコントローラーまたは状態機械であってよい。プロセッサーは、例えばDSPとマイクロプロセッサーの組み合わせ、複数のマイクロプロセッサー、ＤＳＰコアと連動する1台または複数台のマイクロプロセッサー、あるいは任意の他のこのような構成など計算装置の組み合わせとして実現されてもよい。ここに開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェア内、プロセッサーによって実行されるソフトウェアモジュール内、あるいは2つの組み合わせの中で直接的に具現化されてよい。ソフトウェアモジュールはRAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取り外し可能ディスク、CD-ROM、または技術的に既知である任意の他の形式の記憶媒体に常駐してよい。例示的な記憶媒体は、プロセッサーが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサーに結合される。代替策では、記憶媒体はプロセッサーに一体化してよい。プロセッサー及び記憶媒体はASICに常駐してよい。ＡＳＩＣはユーザー端末内に常駐してもよい。代替策では、プロセッサー及び記憶媒体はユーザー端末内に別々の構成要素として常駐してよい。
【００３５】
開示された実施形態の上述の記載は、当業者がこの発明を製作しまたは使用することが可能に提供される。これらの実施形態への様々な変更は当業者に容易に明白になるであろう。そして、ここに定義された総括的な原理は、この発明の精神から逸脱することなく他の実施形態に適用されてもよい。従って、この発明はここに示された実施形態に限定することを意図したものではなく、ここに開示された原理および新規な特徴と一致するもっとも広い範囲が許容されるべきである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【手続補正書】
【提出日】平成22年3月8日(2010.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロプロセッサーコア内で生じるクリティカルパスの活動情報およびクリティカルパス遅延情報を検知して出力するために、前記クリティカルパスの端末レジスタ入力信号と、前記クリティカルパスの端末レジスタ出力信号と、制御信号を受信するように構成された埋め込み遅延チェッカ（ＥＤＣ）セルにおいて、前記ＥＤＣセルは、
複数の遅延素子と、
前記複数の遅延素子に接続されたマルチプレクサと、ここにおいて、前記マルチプレクサは、前記制御信号に従って前記端末レジスタ入力信号のパス(path)に配置するために遅延素子のサブセットを選択するように構成される、
前記マルチプレクサの出力を記憶するためのレジスタと、
前記クリティカルパスの活動情報としての前記端末レジスタ出力信号と、前記マルチプレクサの記憶された出力との間の論理差を前記クリティカルパス遅延情報として検出するように構成された論理素子と、
を具備する、ＥＤＣセル。
【請求項２】
前記クリティカルパスの最小動作電圧に到達する前に前記ＥＤＣセルが機能しなくなるように、前記ＥＤＣセルに対応する合計遅延は前記クリティカルパスより大きい、請求項１のＥＤＣセル。
【請求項３】
前記活動情報およびクリティカルパス遅延情報は、システムヒステリシスに関する境界領域に従って前記マイクロプロセッサーコアの電圧をスケールするようにさらに動作可能である制御ブロックに出力される、請求項１のＥＤＣセル。
【請求項４】
前記システムヒステリシスに関する境界領域は、異なる電圧に関する、ある時間にわたるクリティカルパス回路遅延のプロット上の低ヒステリシス(lower hysteresis)遅延線とアッパーマージン(upper margin)遅延線とを具備し、前記制御信号は、前記低ヒステリシス遅延線とアッパーマージン遅延線とに基づいて前記電圧を調節するように動作可能である、請求項３のＥＤＣセル。
【請求項５】
前記マルチプレクサの出力に対応する付加された遅延が前記マージン遅延線より上の領域に相当するなら前記マイクロプロセッサーコアへの電圧を上げるように動作可能であり、
前記付加された遅延が前記ヒステリシス遅延線より下の領域に相当するなら前記マイクロプロセッサーコアへの電圧を下げるように動作可能である、請求項４のＥＤＣセル。
【外国語明細書】
2010160800000001.pdf