(57)【要約】【課題】メモリ動作時の消費電力を低減することができるメモリ制御回路を提供する。【解決手段】メモリ制御回路は、メモリとして、例えばＤＤＲメモリの動作を制御するものであり、ＤＤＲメモリのＲＡＳＮ端子，ＣＡＳＮ端子，ＷＥＮ端子，ＡＤＤ端子およびＢＡ端子に入力するそれぞれの信号を出力するスリーステートバッファと、ＤＤＲメモリが動作時に、該ＤＤＲメモリのＣＳＮ端子に入力されるＣＳＮ信号またはこれに対応する当該メモリ制御回路の内部信号に基づいて、スリーステートバッファに入力される出力イネーブル信号を生成する生成回路とを有する。ここで、スリーステートバッファは、出力イネーブル信号がアクティブ状態の期間、動作状態となり、出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることにより、上記課題を解決する。【選択図】図１
2010160722.tif 000002
【特許請求の範囲】
【請求項１】
メモリの動作を制御するメモリ制御回路であって、
前記メモリを活性化するＣＳＮ信号を出力する第１のスリーステート出力バッファと、
前記メモリを制御する信号であって前記ＣＳＮ信号とは異なるコマンド信号、または、前記メモリのアドレス信号を出力する第２のスリーステート出力バッファと、
前記メモリが動作時に、前記ＣＳＮ信号または該ＣＳＮ信号に対応する当該メモリ制御回路の内部信号に基づいて、前記第２のスリーステート出力バッファを制御する出力イネーブル信号を生成する生成回路とを有し、
前記第２のスリーステート出力バッファは、前記出力イネーブル信号がアクティブ状態の期間、動作状態となり、前記出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることを特徴とするメモリ制御回路。
【請求項２】
ＤＤＲメモリの動作を制御するメモリ制御回路であって、
前記ＤＤＲメモリを活性化するＣＳＮ信号を出力する第１のスリーステート出力バッファと、
前記ＤＤＲメモリに入力するＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤおよびＢＡそれぞれの信号を出力する第２のスリーステート出力バッファと、
前記ＤＤＲメモリが動作時に、前記ＣＳＮ信号または該ＣＳＮ信号に対応する当該メモリ制御回路の内部信号に基づいて、前記第２のスリーステート出力バッファに入力される出力イネーブル信号を生成する生成回路とを有し、
前記第２のスリーステート出力バッファは、前記出力イネーブル信号がアクティブ状態の期間、動作状態となり、前記出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることを特徴とするメモリ制御回路。
【請求項３】
前記生成回路は、前記ＣＳＮ信号がアクティブ状態となる期間と略同一の期間、アクティブ状態となる出力イネーブル信号を生成することを特徴とする請求項１または２に記載のメモリ制御回路。
【請求項４】
前記生成回路は、前記ＣＳＮ信号がアクティブ状態となる期間と略同一の期間、アクティブ状態となる第１の期間と、該第１の期間の前および後のうち少なくとも一方に連続して前記ＣＳＮ信号がアクティブ状態となる第２の期間とを合わせた期間、アクティブ状態となる出力イネーブル信号を生成することを特徴とする請求項１または２に記載のメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＲ(Double Data Rate)メモリ等のメモリの動作を制御するメモリ制御回路に関する。
【背景技術】
【０００２】
例えば、一般的なＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）等のＤＤＲメモリを用いた装置では、信号の反射を防ぎ、信号品質を確保するために、ＤＤＲメモリの各々の信号線に終端抵抗を付けることが推奨されている。この終端抵抗は、プリント基板上に実装され、電源電圧ＶＤＤの１／２の電圧レベルＶＤＤ／２に終端されるため、メモリ制御回路の出力バッファから出力される信号がＬｏｗ（ローレベル）であってもＨｉｇｈ（ハイレベル）であっても常に終端抵抗を介して電流が流れている状態となる。
【０００３】
これに対し、特許文献１には、ＤＤＲメモリが節電モードにあるときは、ＣＫＥ（クロックイネーブル）信号以外の信号をハイインピーダンス状態にすることで終端抵抗を介して電流が流れることを防止することが提案されている。
また、ＤＤＲ２−ＳＤＲＡＭでは、データ系信号（ＤＱ，ＤＭ，ＤＱＳの各信号）の終端抵抗を半導体チップ上に実装することが規格化され、データのアクセス（読み出し、書き込み）が発生している必要な期間のみ終端抵抗をオンさせることにより、終端抵抗を介して流れる不必要な電流をカットすることができるようになった。
【０００４】
【特許文献１】特開２００４−２８７９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、アドレスおよびコマンド系の信号については、ＤＤＲ−ＳＤＲＡＭと同じくプリント基板上に終端抵抗を取り付ける必要があり、節電モード以外の期間は常に終端抵抗を介して電流が流れている状態になる。
【０００６】
以下、従来のメモリ制御回路についてＤＤＲメモリを例に説明する。
図５に示す従来のメモリ制御回路１００は、出力最終段のＦＦ（フリップフロップ）の出力信号を、スリーステートバッファ１０２，１０４でバッファ出力する。メモリ制御回路の各信号ＣＫＥ，ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの出力端子とＤＤＲメモリ１０８の対応する端子とが信号線を介して接続され、各々の信号線は終端抵抗１０６を介してＶＤＤ／２に終端されている。なお、同図には、ＤＱＳ，ＤＱ等のデータ系信号は省略してある。
【０００７】
スリーステートバッファ１０２，１０４の出力イネーブル信号として、節電モード信号が入力されている。図５の例では、節電モード信号がＨｉｇｈの時、スリーステートバッファ１０２，１０４の出力はハイインピーダンス状態となり、Ｌｏｗの時、スリーステートバッファ１０２，１０４からは、各々対応する出力最終段のＦＦの出力信号に相当する信号が出力される。
【０００８】
メモリ制御回路１００の動作時のタイミングチャートを図６に示す。図６では、まず、メモリ制御回路１００からリードコマンド（ＲＤ）が発行され、リードレイテンシの経過後に、データ系信号（ＤＱＳ，ＤＱ）がＤＤＲメモリ１０８から出力され、メモリ制御回路１００に入力される。続いて、ライトコマンド（ＷＲ）が発行され、ライトレイテンシの経過後に、データ系信号がメモリ制御回路１００からＤＤＲメモリ１０８に対して出力され、ＤＤＲメモリ１０８の所定のメモリアドレスに格納される。
【０００９】
図６において、‘Ａ’で示す期間、ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＢＡ，ＡＤＤの各信号の値はドントケア（Ｈｉｇｈ，Ｌｏｗのどちらでもよい）である。しかし、従来のメモリ制御回路１００では、これらの信号としてＨｉｇｈもしくはＬｏｗのどちらかが常に出力されている。そのため、ＤＤＲメモリ１０８の動作時（節電モード信号＝Ｌｏｗ）は、全ての期間で終端抵抗１０６を介して無駄な電流が流れてしまっていた。
【００１０】
本発明の目的は、上記従来技術の問題点を解消し、ＤＤＲメモリ等のメモリが動作時の消費電力を低減することができるメモリ制御回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、メモリの動作を制御するメモリ制御回路であって、前記メモリを活性化するＣＳＮ信号を出力する第１のスリーステート出力バッファと、前記メモリを制御する信号であって前記ＣＳＮ信号とは異なるコマンド信号、または、前記メモリのアドレス信号を出力する第２のスリーステート出力バッファと、前記メモリが動作時に、前記ＣＳＮ信号または該ＣＳＮ信号に対応する当該メモリ制御回路の内部信号に基づいて、前記第２のスリーステート出力バッファを制御する出力イネーブル信号を生成する生成回路とを有し、前記第２のスリーステート出力バッファは、前記出力イネーブル信号がアクティブ状態の期間、動作状態となり、前記出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることを特徴とするメモリ制御回路を提供する。
【００１２】
また、上記課題を解決するために、本発明は、ＤＤＲメモリの動作を制御するメモリ制御回路であって、前記ＤＤＲメモリを活性化するＣＳＮ信号を出力する第１のスリーステート出力バッファと、前記ＤＤＲメモリに入力するＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤおよびＢＡそれぞれの信号を出力する第２のスリーステート出力バッファと、前記ＤＤＲメモリが動作時に、前記ＣＳＮ信号または該ＣＳＮ信号に対応する当該メモリ制御回路の内部信号に基づいて、前記第２のスリーステート出力バッファに入力される出力イネーブル信号を生成する生成回路とを有し、前記第２のスリーステート出力バッファは、前記出力イネーブル信号がアクティブ状態の期間、動作状態となり、前記出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることを特徴とするメモリ制御回路を提供する。
【００１３】
ここで、前記生成回路は、前記ＣＳＮ信号がアクティブ状態となる期間と略同一の期間、アクティブ状態となる出力イネーブル信号を生成するのが好ましい。
【００１４】
また、前記生成回路は、前記ＣＳＮ信号がアクティブ状態となる期間と略同一の期間、アクティブ状態となる第１の期間と、該第１の期間の前および後のうち少なくとも一方に連続して前記ＣＳＮ信号がアクティブ状態となる第２の期間とを合わせた期間、アクティブ状態となる出力イネーブル信号を生成するのが好ましい。
【発明の効果】
【００１５】
本発明によれば、メモリの動作時に、少なくともＡＤＤ，ＣＳＮ以外のＷＥＮ等の各コマンド信号をハイインピーダンス状態とすることにより、従来はメモリの動作中に終端抵抗を介して流れていた電流をカットすることができ、ＣＳＮ信号またはＣＳＮ信号に対応する（ＣＳＮ信号を生成する）内部信号がＨｉｇｈの期間における消費電力を大幅に低減することができる。
【発明を実施するための最良の形態】
【００１６】
本発明に係るメモリ制御回路を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。
【００１７】
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１実施形態のメモリ制御回路の構成を表す回路図である。
図１に示すメモリ制御回路１０は、ＳＳＴＬバッファ１２と、スリーステートＳＳＴＬバッファ１４と、スリーステートＳＳＴＬバッファ１６と、ＦＦ（フリップフロップ）１８，２０，２２，２４とによって構成されている。同図には、メモリ制御回路１０に接続されるメモリ、本実施形態ではＤＤＲメモリ３０、両者を接続する各信号線を、電源電圧ＶＤＤの１／２の電圧レベルＶＤＤ／２にプルアップする終端抵抗２６が示されている。
メモリ制御回路１０は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）等により構成することができる。
なお、データ線、データストローブ線等の記載は省略している。
【００１８】
ＳＳＴＬバッファ（以下、単にバッファともいう）１２は、ＣＫＥ（Clock Enable）信号用の出力バッファであり、ＦＦ１８の出力信号（ＣＫＥ信号の内部信号）をバッファ出力する。ＣＫＥ信号はＤＤＲメモリ３０の動作・非動作を制御する信号であって、ＤＤＲメモリ３０の動作時にはＣＫＥ信号はＨｉｇｈ（ハイレベル）が出力される。一方、ＤＤＲメモリ３０が非動作時には、言い換えると、ＤＤＲメモリ３０を使用しない節電モード時（低消費電力モード時）には、ＣＫＥ信号はＬｏｗ（ローレベル）となる。
【００１９】
スリーステートＳＳＴＬバッファ（スリーステート出力バッファ、以下、スリーステートバッファともいう）１４は、代表的に１つのみを示しているが、ＣＳＮ（Chip Select：負論理）信号以外の、ＲＡＳＮ（Row Address Strobe：負論理），ＣＡＳＮ（Column Adress Strobe：負論理），ＷＥＮ（Write Enable：負論理），ＡＤＤ（Address），ＢＡ（Bank Address）の各信号用の出力バッファであり、各信号に対応するＦＦ２０の出力信号（ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤ，ＢＡの各信号の内部信号）をバッファし、それぞれ、ＲＡＳＮ，ＣＡＳＮ，ＷＥＮ，ＡＤＤ，ＢＡの各信号として出力する。ここで、ＣＳＮはアクティブ状態で、動作状態であるＤＤＲメモリ３０を活性化（イネーブル）し、非アクティブ状態で非活性化（スタンバイ）する制御信号である。また、ＣＳＮ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮは、ＤＤＲメモリ３０を制御するコマンド信号と呼ぶ。
【００２０】
スリーステートバッファ１４の出力イネーブル端子には、出力イネーブル信号としてＦＦ２２の出力信号が入力されている。
スリーステートバッファ１４の出力イネーブル端子（負論理）に出力イネーブル信号としてＬｏｗ（アクティブ状態）が入力されると、スリーステートバッファ１４は動作状態（出力状態）となり、その出力は、ＦＦ２０の出力信号に相当する信号となる。一方、スリーステートバッファ１４の出力は、出力イネーブル信号としてＨｉｇｈ（非アクティブ状態）が入力されると、ハイインピーダンス状態（Ｈｉｇｈ−Ｚ）となる。
【００２１】
スリーステートバッファ１６は、ＣＳＮ信号（チップ活性化信号）用の出力バッファであり、ＦＦ２２の出力信号をバッファしＣＳＮ信号として出力する。
スリーステートバッファ１６の出力イネーブル端子には、出力イネーブル信号として節電モード信号が入力されている。節電モード信号は、節電モード時にＨｉｇｈとなる、メモリ制御回路１０の内部信号である。
スリーステートバッファ１６の出力イネーブル端子（負論理）に出力イネーブル信号（節電モード信号）としてＬｏｗ（アクティブ状態）が入力されると、スリーステートバッファ１６は動作状態（出力状態）となり、その出力は、ＦＦ２２の出力信号に相当する信号となる。一方、スリーステートバッファ１６の出力は、出力イネーブル信号としてＨｉｇｈ（非アクティブ状態）が入力されると、ハイインピーダンス状態（Ｈｉｇｈ−Ｚ）となる。
【００２２】
ＦＦ１８の出力信号（ＣＫＥ信号の内部信号）はバッファ１２に入力される。ＦＦ２０は、代表的に１つのみ示しているが、ＦＦ２０の各出力信号（ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の内部信号）は、それぞれ対応するスリーステートバッファ１４に入力される。ＦＦ２４の出力信号（ＣＳＮ信号の内部信号）はＦＦ２２のデータ入力端子Ｄに入力され、ＦＦ２２の出力信号（ＣＳＮ信号の内部信号）はスリーステートバッファ１６に入力される。
ここで、内部信号とは、メモリ制御回路１０から出力される信号に対応するメモリ制御回路１０内部の信号であり、図１の例では、メモリ制御回路１０の内部回路の出力信号である、ＦＦ１８，２０，２２，２４等の出力信号である。
【００２３】
ＦＦ１８，２０，２２の反転クロック入力端子とＦＦ２４のクロック入力端子には、メモリ制御回路１０の内部クロック信号（図示省略）が入力される。ＦＦ１８，２０は、内部クロック信号の立下りエッジに同期して動作し、それぞれ、内部回路の対応する出力信号を保持するとともに出力する。また、ＦＦ２４は内部クロック信号の立上りエッジに同期して動作し、内部回路の対応する出力信号を保持するとともに出力する。ＦＦ２２は内部クロック信号の立下りエッジに同期して動作し、ＦＦ２４の出力信号を保持するとともに出力する。
【００２４】
バッファ１２，１４，１６の各出力端子は、それぞれ、対応する信号線を介してＤＤＲメモリ３０の各入力端子に接続されている。終端抵抗２６は、ＰＣＢ（Printed Circuit Board）上に設けられ、例えば、それぞれ、対応する信号線と電源電圧ＶＤＤの１／２の電圧レベル（電源線）ＶＤＤ／２との間に接続されている。終端抵抗２６は、各信号線をＶＤＤ／２で終端し信号の反射を抑える役割を果たす。
【００２５】
ＤＤＲメモリ３０は、例えばＤＤＲ，ＤＤＲ２，ＤＤＲ３−ＳＤＲＡＭ等のＤＤＲメモリであり、ＤＤＲメモリ３０の内部で使用されるクロック信号ＣＫ（図２参照）の立上りエッジと立下りエッジに同期して動作する。ＤＤＲメモリ３０は、各々の端子をＶＤＤ／２の電圧レベルに終端して使用することが推奨されている。
【００２６】
次に、図２に示すタイミングチャートを参照して、メモリ制御回路１０の動作を説明する。以下の説明では、ＣＫＥ信号はＨｉｇｈであるとする。すなわち、ＤＤＲメモリ３０は動作状態、節電モード信号はＬｏｗであり、スリーステートバッファ１６から出力されるＣＳＮ信号は、ＦＦ２２の出力信号に相当する信号となる。
【００２７】
まず、ＤＤＲメモリ３０からデータを読み出す場合の動作を説明する。
ＤＤＲメモリ３０からデータを読み出す場合、メモリ制御回路１０がＷＥＮ信号としてリードコマンド（図中ＲＤ，ＷＥＮ信号＝Ｈｉｇｈ）を発行する。
図２のタイミングチャートは、ＤＤＲメモリ３０内部の基本動作クロックであるクロック信号ＣＫの立下りエッジから次の立下りエッジまでの１周期の間、リードコマンドが発行され、その間のクロック信号ＣＫの立上りエッジに同期してＤＤＲメモリ３０が動作する場合の例である。リードコマンドが発行される時同時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力され、ＡＤＤ信号およびＢＡ信号（図中ＡＤＤ１）、ＲＡＳＮ信号およびＣＡＳＮ信号が出力される。これらの信号は、それぞれ、対応する信号線を介してＤＤＲメモリ３０に入力される。
【００２８】
ＤＤＲメモリ３０は、メモリ制御回路１０から入力される信号を、クロック信号ＣＫの立上りエッジでフェッチする。メモリ制御回路１０からリードコマンドが入力されたことを認識すると、リードレイテンシ（Read Latency）経過後に、ＤＤＲメモリ３０からＤＱＳ（Data Strobe）信号と同期してＡＤＤ信号およびＢＡ信号に対応するメモリアドレスのＤＱ（Data）信号が出力される。メモリ制御回路１０が、ＤＤＲメモリ３０から出力されるＤＱＳ信号およびＤＱ信号を受け取ることにより、ＤＤＲメモリ３０からのデータ読み出しが完了する。
【００２９】
ここで、ＤＤＲメモリ３０からデータの読み出しを行う時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力された後、Ｈｉｇｈが出力される。
ＣＳＮ信号がＨｉｇｈ、すなわちＦＦ２２の出力信号が”１”となると、スリーステートバッファ１４は、出力がハイインピーダンス状態（図中Ｈｉｇｈ−Ｚ）となる。これにより、ＣＳＮ信号とＣＫＥ信号以外の出力信号、すなわち、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号は、それぞれ、対応する信号線に接続された終端抵抗２６によりＶＤＤ／２の電圧レベルに終端される。なお、このとき、ＣＳＮ信号はＨｉｇｈであるので、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の値がどのような状態であっても、ＤＤＲメモリ３０は影響を受けない。
また、ＤＤＲメモリ３０の動作時に、これらの信号をハイインピーダンス状態とすることにより、従来はＤＤＲメモリ３０の動作中に終端抵抗２６を介して流れていた電流をカットすることができ、ＣＳＮ信号の内部信号（ＦＦ２２の出力信号）がＨｉｇｈの期間における消費電力を大幅に低減することができる。図２の例では、終端抵抗２６を介して電流が流れるのは、ＣＳＮ信号がＬｏｗの期間（Ｂ１）だけである。
【００３０】
続いて、ＤＤＲメモリ３０にデータを書き込む場合の動作を説明する。
ＤＤＲメモリ３０にデータを書き込む場合、メモリ制御回路１０がＷＥＮ信号としてライトコマンド（図中ＷＲ，ＷＥＮ信号＝Ｌｏｗ）を発行する。
図２のタイミングチャートは、クロック信号ＣＫの立下りエッジから次の立下りエッジまでの１周期の間、ライトコマンドが発行され、その間のクロック信号ＣＫの立上りエッジに同期してＤＤＲメモリ３０が動作する場合の例である。ライトコマンドが発行される時同時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力され、ＡＤＤ信号およびＢＡ信号（図中ＡＤＤ１）、ＲＡＳＮ信号およびＣＡＳＮ信号が出力される。これらの信号は、それぞれ、対応する信号線を介してＤＤＲメモリ３０に入力される。
【００３１】
続いて、ＤＤＲメモリ３０は、メモリ制御回路１０から入力される信号を、クロック信号ＣＫの立上りエッジでフェッチし、ライトコマンドが入力されたことを認識する。ライトレイテンシ（Write Latency）経過後に、メモリ制御回路１０からＤＱＳ信号と同期してＤＱ信号が出力される。ＤＤＲメモリ３０は、メモリ制御回路１０から出力されるＤＱＳ信号およびＤＱ信号を受け取ってＤＱ信号をＡＤＤ信号およびＢＡ信号に対応するメモリアドレスに格納することにより、データの書き込みが完了する。
【００３２】
ここで、ＤＤＲメモリ３０へデータの書き込みを行う時に、メモリ制御回路１０から、ＣＳＮ信号としてＬｏｗが出力された後、Ｈｉｇｈが出力される。ＣＳＮ信号がＨｉｇｈ、すなわちＦＦ２２の出力信号が”１”となると、読み込み時と同様に、スリーステートバッファ１４は、出力がハイインピーダンス状態（図中Ｈｉｇｈ−Ｚ）となる。これにより、ＣＳＮ信号とＣＫＥ信号以外の出力信号、すなわち、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号は、それぞれ、対応する信号線に接続された終端抵抗２６によりＶＤＤ／２の電圧レベルに終端される。なお、このとき、ＣＳＮ信号はＨｉｇｈであるので、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の値がどのような状態であっても、ＤＤＲメモリ３０は影響を受けない。
また、ＤＤＲメモリ３０の動作時に、これらの信号をハイインピーダンス状態とすることにより、従来はＤＤＲメモリ３０の動作中に終端抵抗２６を介して流れていた電流をカットすることができ、ＣＳＮ信号の内部信号（ＦＦ２２の出力信号）がＨｉｇｈの期間における消費電力を大幅に低減することができる。図２の例では、終端抵抗２６を介して電流が流れるのは、ＣＳＮ信号がＬｏｗの期間（Ｂ２）だけである。
【００３３】
例えば、ＤＤＲメモリ３０がＤＤＲ−ＳＤＲＡＭの場合、電源電圧ＶＤＤは２．５Ｖであり、終端抵抗２６を５０ΩとしてＶＤＤ／２、すなわち１．２５Ｖで終端すると信号線1本につき下記の式（１）の電流が流れる。
【００３４】
（２．５Ｖ − １．２５Ｖ） ÷ ５０Ω ＝ ０．０２５Ａ ＝ ２５ｍＡ      （１）
【００３５】
ここで、仮にＡＤＤ信号が１３ビット（１３本）、ＢＡ信号が２ビット（２本）とすると、ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号（各１本）と合わせて信号線は１８本となる。
また、ＣＳＮ信号がＨｉｇｈとなる期間を、ＤＤＲ−ＳＤＲＡＭの動作時の７０％と仮定すると、ＤＤＲ−ＳＤＲＡＭの動作時における消費電流の削減分は下記の式（２）となる。
【００３６】
２５ｍＡ× １８本 × ７０％ ＝ ３１５ｍＡ      （２）
【００３７】
上記例の場合、式（２）より、ＤＤＲ−ＳＤＲＡＭの動作時において、315mAの消費電流を低減することができる。
【００３８】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態のメモリ制御回路の構成を表す回路図である。
図３に示すメモリ制御回路５０は、図１に示すメモリ制御回路１０に負論理入力ＮＯＲゲート２８を追加したものであり、その他の構成については、同様の構成を有するものであるので、同様の構成要素には同一の符号を付し、その詳細な説明は省略する。以下、主に、本実施形態のメモリ制御回路５０が、図１に示すメモリ制御回路１０と異なる点について説明する。
【００３９】
図３に示すメモリ制御回路５０では、図１に示すメモリ制御回路１０のＦＦ２４の出力信号とＦＦ２２の出力信号を負論理入力ＮＯＲゲート２８に入力し、その出力信号をスリーステートバッファ１４の出力イネーブル信号（図中アウトプットイネーブル（output_enable））としている。
【００４０】
負論理入力ＮＯＲゲート２８は、ＦＦ２４の出力信号とＦＦ２２の出力信号との負論理の論理和の反転信号、すなわち、正論理の論理積の信号を出力するものである。つまり、ＦＦ２４，２２の出力信号の少なくとも一方がＬｏｗの時、スリーステートバッファ１４の出力イネーブル信号はＬｏｗとなる。ＦＦ２４とＦＦ２２は直列に接続されており、ＦＦ２４のクロック入力端子およびＦＦ２２の反転クロック入力端子には、メモリ制御回路５０の内部クロック信号が入力される。すなわちＦＦ２４の出力信号はメモリ制御回路５０の内部クロック信号の１／２クロック後に、ＦＦ２２の出力信号となる。
【００４１】
従って、スリーステートバッファ１４に入力される出力イネーブル信号は、そのＬｏｗのパルスの立下りエッジのタイミングが、ＦＦ２２の出力信号のＬｏｗのパルスの立下りエッジのタイミングに対して１／２クロック分だけ前に移動されている（１／２クロック分だけ早いタイミングでＬｏｗになる）。これにより、スリーステートバッファ１４に入力される出力イネーブル信号のＬｏｗパルスのパルス幅は１．５クロックに延長されている。
【００４２】
メモリ制御回路５０の動作は、基本的にメモリ制御回路１０と同じである。両者の違いは、スリーステートバッファ１４に入力される出力イネーブル信号のＬｏｗパルスのパルス幅だけである。つまり、図４に示すメモリ制御回路５０のタイミングチャートの例では、終端抵抗２６を介して電流が流れるのは、ＣＳＮ信号がＬｏｗの期間（Ｃ１，Ｃ２）だけである。
【００４３】
例えば、ＡＤＤ，ＢＡ，ＲＡＳＮ，ＣＡＳＮ，ＷＥＮの各信号の有効（Valid）期間が、動作周波数の高速化によって１クロック時間では動作タイミングが厳しい（不足する）場合であっても、有効（Valid）期間を１．５クロック時間に延長することで、セットアップ時間を確保することができる。このように、動作周波数が高速になりセットアップ時間やホールド時間のタイミングが厳しい時には、ＣＳＮ信号の内部信号に基づき、ＣＳＮ信号がアクティブ状態となる期間と略同一の期間アクティブ状態となる第１の期間と、該第１の期間の前および後のうち少なくとも一方に連続して、ＣＳＮ信号がアクティブ状態となる第２の期間とを合わせた期間アクティブ状態となる、スリーステートバッファ１４の出力イネーブル信号を生成することにより、任意の出力有効（Valid）期間を確保することができる。
【００４４】
例えば、セットアップ時間のタイミングが不足する場合には、第２の実施形態のようにＣＳＮ信号のＬｏｗパルスの立下りエッジのタイミングを前に移動し、ホールド時間が不足する場合には、ＣＳＮ信号のＬｏｗパルスの立上りエッジのタイミングを後ろに移動する（遅いタイミングでＨｉｇｈに戻す）。また、セットアップ時間およびホールド時間の両方のタイミングが不足する場合には、ＣＳＮ信号のＬｏｗパルスの立下りエッジのタイミングを前に移動し、かつ、立上りエッジのタイミングを後ろに移動すればよい。
【００４５】
なお、図１の例では、スリーステートバッファ１４に入力される出力イネーブル信号を生成する回路としてＦＦ２０の出力信号（つまり、配線）を用い、図３の例では、スリーステートバッファ１４に入力される出力イネーブル信号の生成回路として負論理入力ＮＯＲゲート２８を用いているが、スリーステートバッファ１４に入力される出力イネーブル信号の生成回路はこれに限定されず、上記の機能を果たすことができれば、どのような構成の回路を用いてもよい。
【００４６】
また、メモリ制御回路１０の内部信号としてＦＦ２４，２２の出力信号を用いているが、これも限定されず、メモリ制御回路１０から出力されるＣＳＮ信号そのもの、またはＣＳＮ信号に対応するメモリ制御回路１０内部の信号であればどのような信号でも利用できる。
さらに、スリーステートバッファ１４，１６として、出力イネーブル端子が負論理ものを用いているが、必要に応じて正論理のものを利用することもできる。
なお、本実施形態では、ＤＤＲメモリを例にとり本発明のメモリ制御回路を説明したが、これに限られず、ＳＲＡＭ等のＣＳＮ信号によりそのチップが活性化（イネーブル）される各種メモリにも適用可能である。これらメモリは、ＣＳＮ信号を入力するＣＳＮ端子のほかに、ＡＤＤ端子、ＷＥＮ等のコマンド信号端子を有し、これらに接続されるスリーステート出力バッファの動作状態、ハイインピーダンス状態が、上述のとおり制御される。
本発明のメモリ制御回路は、ＤＤＲ，ＤＤＲ２，ＤＤＲ３−ＳＤＲＡＭを含む各種のＤＤＲメモリや、ＳＲＡＭ等の各種メモリに適用可能である。
【００４７】
以上、本発明のメモリ制御回路について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明に係るメモリ制御回路の一実施形態の概略構成を示す回路図である。
【図２】図１に示すメモリ制御回路のタイミングチャートである。
【図３】本発明に係るメモリ制御回路の他の実施形態の概略構成を示す回路図である。
【図４】図３に示すメモリ制御回路のタイミングチャートである。
【図５】従来技術によるメモリ制御回路の例の概略構成を示す回路図である。
【図６】図５に示すメモリ制御回路のタイミングチャートである。
【符号の説明】
【００４９】
１０、５０  メモリ制御回路
１２  ＳＳＴＬバッファ
１４、１６  スリーステートＳＳＴＬバッファ
１８、２０、２２、２４  ＦＦ
２６  終端抵抗
２８  負論理入力ＮＯＲゲート
３０  ＤＤＲメモリ
【図１】
2010160722.tif 000003
【図２】
2010160722.tif 000004
【図３】
2010160722.tif 000005
【図４】
2010160722.tif 000006
【図５】
2010160722.tif 000007
【図６】
2010160722.tif 000008