(57)【要約】【課題】外付け部品点数の増加、占有面積の増加及びコストの増大を招くことなく、高いスイッチング性能を有する半導体装置を実現できるようにする。【解決手段】半導体装置は、基板１０１の上に形成された半導体層積層体１０５と、半導体層積層体１０５の上に互いに間隔をおいて形成された第１のオーミック電極１１１及び第２のオーミック電極１１３と、第１のオーミック電極１１１と第２のオーミック電極１１３との間に形成された第１のコントロール層１１７と、第１のコントロール層１１７の上に形成された第１のゲート電極１１５とを備えている。第１のコントロール層１１７は、下層１１７ａと、下層１１７ａの上に形成され、下層１１７ａと比べて不純物濃度が低い中層１１７ｂと、中層１１７ｂの上に形成され、中層１１７ｂと比べて不純物濃度が高い上層１１７ｃとを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
前記第１のオーミック電極と前記第２のオーミック電極との間に形成された第１のコントロール層と、
前記第１のコントロール層の上に形成された第１のゲート電極とを備え、
前記第１のコントロール層は、ｐ型の窒化物半導体層積層体からなり、
前記ｐ型の窒化物半導体層積層体は、
前記第２の窒化物半導体層と接する下層と、
前記下層の上に形成され、前記下層と比べて不純物濃度が低い中層と、
前記中層の上に形成され、前記中層と比べて不純物濃度が高い上層とを有していることを特徴とする半導体装置。
【請求項２】
前記中層の膜厚は、前記下層の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下層の膜厚は、前記上層の膜厚よりも厚いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下層における単位面積当たりのキャリア数は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に生じる２次元電子ガスの単位面積当たりの電子数以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のコントロール層と前記第２のオーミック電極との間に形成され、前記ｐ型の窒化物半導体層積層体からなる第２のコントロール層と、
前記第２のコントロール層の上に形成された第２のゲート電極とをさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
基板と、
前記基板の上に順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
前記第１のオーミック電極と前記第２のオーミック電極との間に、ｐ型の第３の窒化物半導体層からなる第１のコントロール層を介在させて形成された第１のゲート電極と、
前記半導体層積層体の上に形成された第１のゲートパッドと、
前記半導体層積層体の上に形成され、前記第１のゲート電極と前記第１のゲートパッドとを接続する第１のゲート配線と、
前記半導体層積層体に形成され、前記第１のゲート配線に挿入された第１の抵抗素子とを備えていることを特徴とする半導体装置。
【請求項７】
前記半導体層積層体は、活性領域と、該活性領域と比べて高抵抗である絶縁分離領域とを有し、
前記第１の抵抗素子は、前記絶縁分離領域の上に形成されたｐ型の第４の窒化物半導体層であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体層積層体は、活性領域と、該活性領域と比べて高抵抗である絶縁分離領域とを有し、
前記第１の抵抗素子は、前記絶縁分離領域の上に形成され、前記第１のゲート配線と比べて比抵抗が高い材料からなる金属層であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１の抵抗素子は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に形成された２次元電子ガス層と、互いに間隔をおいて形成され且つそれぞれが前記２次元電子ガス層とオーミック接続した金属端子とを有していることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、
前記第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、
前記第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、
前記第１のゲート配線は、前記複数の第１のゲート電極フィンガー同士を並列に接続するフィンガー接続部を含み、
前記第１の抵抗素子は、前記フィンガー接続部と前記第１のゲートパッドとの間に接続されていることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、
前記第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、
前記第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、
前記第１の抵抗素子は複数であり、前記各第１のゲート電極フィンガーと、前記第１のゲート配線との間にそれぞれ接続されていることを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１のゲート電極と前記第２のオーミック電極との間に第２のコントロール層を介在させて形成された第２のゲート電極と、
前記半導体層積層体の上に形成された第２のゲートパッドと、
前記半導体層積層体の上に形成され、前記第２のゲート電極と前記第２のゲートパッドとを接続する第２のゲート配線と、
前記半導体層積層体に形成され、前記第２のゲート配線に挿入された第２の抵抗素子とをさらに備えていることを特徴とする請求項６〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
基板と、
前記基板の上に順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、
前記第１のオーミック電極と前記第２のオーミック電極との間に、ｐ型の第３の窒化物半導体層からなる第１のコントロール層を介在させて形成された第１のゲート電極と、
前記半導体層積層体の上に形成された第１のゲートパッドと、
前記半導体層積層体の上に形成され、前記第１のゲート電極と前記第１のゲートパッドとを接続する第１のゲート配線と、
前記半導体層積層体に形成され、前記第１のゲート配線に挿入された第１のダイオードとを備えていることを特徴とする半導体装置。
【請求項１４】
前記第１のダイオードは、
ｐ型の第４の窒化物半導体層と、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に形成された２次元電子ガス層とにより形成されたｐｎ接合と、
前記２次元電子ガス層とオーミック接続したカソード電極とを有していることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１のダイオードは、
前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面に形成された２次元電子ガス層とショットキー接続したアノード電極と、
前記２次元電子ガス層とオーミック接続したカソード電極とを有していることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、
前記第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、
前記第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、
前記第１のゲート配線は、前記複数の第１のゲート電極フィンガー同士を並列に接続するフィンガー接続部を含み、
前記第１のダイオードは、前記フィンガー接続部と前記第１のゲートパッドとの間に接続されていることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、
前記第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、
前記第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、
前記第１のダイオードは複数であり、前記各第１のゲート電極フィンガーと、前記第１のゲート配線との間にそれぞれ接続されていることを特徴とする請求項１３〜１５のいずれか１項に記載の半導体装置。
【請求項１８】
前記第１のゲート電極と前記第２のオーミック電極との間に第２のコントロール層を介在させて形成された第２のゲート電極と、
前記半導体層積層体の上に形成された第２のゲートパッドと、
前記半導体層積層体の上に形成され、前記第２のゲート電極と前記第２のゲートパッドとを接続する第２のゲート配線と、
前記半導体層積層体に形成され、前記第２のゲート配線に挿入された第２のダイオードとをさらに備えていることを特徴とする請求項１３〜１７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にパワートランジスタ等として用いることができる窒化物半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表される窒化物半導体はワイドギャップ半導体であり、例えばＧａＮ及びＡｌＮの場合、室温におけるバンドギャップがそれぞれ３．４ｅＶ及び６．２ｅＶという大きな値を示す。窒化物半導体は、絶縁破壊電界が大きく、電子の飽和ドリフト速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体又はシリコン（Ｓｉ）半導体等と比べて大きいという特長を有している。また、ＡｌＧａＮとＧａＮとのへテロ構造においては（０００１）面上において自発分極及びピエゾ分極により電荷がヘテロ界面に生じる。ヘテロ界面に生じる電荷は、アンドープの場合においても１×１０１３ｃｍ−２以上のシートキャリア濃度となる。ヘテロ界面における２次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を利用することにより、電流密度が大きくオン抵抗が小さいヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）を実現できる（例えば、非特許文献１を参照。）。
【０００３】
また、ＡｌＧａＮとＧａＮとのへテロ構造を用いたＨＦＥＴにおいて、ゲート電極の下側にｐ型窒化物半導体層を設けることによりＦＥＴの特性を向上できることが知られている（例えば、特許文献１を参照。）。ゲート電極の下側にｐ型層を設けると、ＡｌＧａＮ層とＧａＮ層との界面に生じる２ＤＥＧとｐ型層との間においてｐｎ接合が形成される。このため、ゲート電圧を高くしてもゲートリーク電流が流れにくくなり、大きなドレイン電流を得ることができる。また、ノーマリーオフ化を実現することができる。
【非特許文献１】W. Saito et al., IEEE Transactions on Electron Devices,2003年、50巻,12号, p.2528
【特許文献１】特開２００６−３３９５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、窒化物半導体を用いたＨＦＥＴをスイッチングデバイスとして用いる場合、スイッチング時にドレイン電流のリンギングが生じたり、誘導性負荷ターンオフ時に大きなサージ電圧が発生したりするという問題がある。リンギング及びサージ電圧が発生すると、スイッチング損失が増加したり、素子が破壊されたりする。リンギング及びサージ電圧を抑制する方法として、ゲートに抵抗を直列に接続する方法が知られている。しかし、ゲートに抵抗を外付けする必要があるため、外付け部品点数が増加し、占有面積の増加やコストの増大を招く。
【０００５】
本発明は、外付け部品点数の増加、占有面積の増加及びコストの増大を招くことなく、高いスイッチング性能を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
前記の目的を達成するため、本発明は半導体装置を、ゲート電極に抵抗性の成分を挿入した構成とする。
【０００７】
具体的に本発明に係る第１の半導体装置は、基板と、基板の上に順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に形成された第１のコントロール層と、第１のコントロール層の上に形成された第１のゲート電極とを備え、第１のコントロール層は、ｐ型の窒化物半導体層積層体からなり、ｐ型の窒化物半導体層積層体は、第２の窒化物半導体層と接する下層と、下層の上に形成され、下層と比べて不純物濃度が低い中層と、中層の上に形成され、中層と比べて不純物濃度が高い上層とを有していることを特徴とする。
【０００８】
第１の半導体装置は、ゲート電極の下側に形成したコントロール層が、不純物濃度が低く高抵抗な層を有している。このため、ゲート電極の抵抗が高くなり、抵抗素子をゲート電極に外付けした場合と同様の効果を得ることができる。従って、外付け部品点数の増加、占有面積の増加及びコストの増大を招くことなく、高いスイッチング性能を有する半導体装置を実現できる。
【０００９】
第１の半導体装置において、中層の膜厚は下層の膜厚よりも厚くすればよい。
【００１０】
第１の半導体装置において、下層の膜厚は上層の膜厚よりも厚くすればよい。
【００１１】
第１の半導体装置において、下層における単位面積当たりのキャリア数は、第１の窒化物半導体層と第２の窒化物半導体層との界面に生じる２次元電子ガスの単位面積当たりの電子数以上とすればよい。
【００１２】
第１の半導体装置において、第１のコントロール層と第２のオーミック電極との間に形成され、ｐ型の窒化物半導体層積層体からなる第２のコントロール層と、第２のコントロール層の上に形成された第２のゲート電極とをさらに備えていてもよい。
【００１３】
本発明に係る第２の半導体装置は、基板と、基板の上に順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に、ｐ型の第３の窒化物半導体層からなる第１のコントロール層を介在させて形成された第１のゲート電極と、半導体層積層体の上に形成された第１のゲートパッドと、半導体層積層体の上に形成され、第１のゲート電極と第１のゲートパッドとを接続する第１のゲート配線と、半導体層積層体に形成され、第１のゲート配線に挿入された第１の抵抗素子とを備えていることを特徴とする。
【００１４】
第２の半導体装置は、半導体層積層体に形成され、第１のゲート配線に挿入された第１の抵抗素子とを備えている。このため、抵抗を外付けすることなく、ゲート電極と直列に抵抗が接続された回路を実現することができる。従って、外付け部品点数の増加、占有面積の増加及びコストの増大を招くことなく、高いスイッチング性能を有する半導体装置を実現できる。
【００１５】
第２の半導体装置において、半導体層積層体は、活性領域と、活性領域と比べて高抵抗である絶縁分離領域とを有し、第１の抵抗素子は、絶縁分離領域の上に形成されたｐ型の第４の窒化物半導体層とすればよい。
【００１６】
第２の半導体装置において、半導体層積層体は、活性領域と、活性領域と比べて高抵抗である絶縁分離領域とを有し、第１の抵抗素子は、絶縁分離領域の上に形成され、第１のゲート配線と比べて比抵抗が高い材料からなる金属層としてもよい。
【００１７】
第２の半導体装置において、第１の抵抗素子は、第１の窒化物半導体層と第２の窒化物半導体層との界面に形成された２次元電子ガス層と、互いに間隔をおいて形成され且つそれぞれが２次元電子ガス層とオーミック接続した金属端子とを有している構成としてもよい。
【００１８】
第２の半導体装置において、第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、第１のゲート配線は、複数の第１のゲート電極フィンガー同士を並列に接続するフィンガー接続部を含み、第１の抵抗素子は、フィンガー接続部と第１のゲートパッドとの間に接続されている構成としてもよい。
【００１９】
第２の半導体装置において、第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、第１の抵抗素子は複数であり、各第１のゲート電極フィンガーと、第１のゲート配線との間にそれぞれ接続されている構成であってもよい。
【００２０】
第２の半導体装置において、第１のゲート電極と第２のオーミック電極との間に第２のコントロール層を介在させて形成された第２のゲート電極と、半導体層積層体の上に形成された第２のゲートパッドと、半導体層積層体の上に形成され、第２のゲート電極と第２のゲートパッドとを接続する第２のゲート配線と、半導体層積層体に形成され、第２のゲート配線に挿入された第２の抵抗素子とをさらに備えていてもよい。
【００２１】
本発明に係る第３の半導体装置は、基板と、基板の上に順次形成された第１の窒化物半導体層及び該第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成された第１のオーミック電極及び第２のオーミック電極と、第１のオーミック電極と第２のオーミック電極との間に、ｐ型の第３の窒化物半導体層からなる第１のコントロール層を介在させて形成された第１のゲート電極と、半導体層積層体の上に形成された第１のゲートパッドと、半導体層積層体の上に形成され、第１のゲート電極と第１のゲートパッドとを接続する第１のゲート配線と、半導体層積層体に形成され、第１のゲート配線に挿入された第１のダイオードとを備えていることを特徴とする。
【００２２】
第３の半導体装置は、半導体層積層体に形成され、第１のゲート配線に挿入された第１のダイオードとを備えている。このため、抵抗を外付けすることなく、ゲート電極の抵抗値を高くすることができる。さらに、ダイオードの順方向立ち上がり電圧の分だけ半導体装置の閾値を高くすることができるので、ノイズに対する耐性も向上させることができる。
【００２３】
第３の半導体装置において、第１のダイオードは、ｐ型の第４の窒化物半導体層と、第１の窒化物半導体層と第２の窒化物半導体層との界面に形成された２次元電子ガス層とにより形成されたｐｎ接合と、２次元電子ガス層とオーミック接続したカソード電極とを有している構成とすればよい。
【００２４】
第３の半導体装置において、第１のダイオードは、第１の窒化物半導体層と第２の窒化物半導体層との界面に形成された２次元電子ガス層とショットキー接続したアノード電極と、２次元電子ガス層とオーミック接続したカソード電極とを有している構成としてもよい。
【００２５】
第３の半導体装置において、第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、第１のゲート配線は、複数の第１のゲート電極フィンガー同士を並列に接続するフィンガー接続部を含み、第１のダイオードは、フィンガー接続部と第１のゲートパッドとの間に接続されている構成とすればよい。
【００２６】
第３の半導体装置において、第１のオーミック電極は、複数の第１のオーミック電極フィンガーを有し、第２のオーミック電極は、複数の第２のオーミック電極フィンガーを有し、第１のゲート電極は、複数の第１のゲート電極フィンガーを有し、第１のダイオードは複数であり、各第１のゲート電極フィンガーと、第１のゲート配線との間にそれぞれ接続されている構成としてもよい。
【００２７】
第３の半導体装置において、第１のゲート電極と第２のオーミック電極との間に第２のコントロール層を介在させて形成された第２のゲート電極と、半導体層積層体の上に形成された第２のゲートパッドと、半導体層積層体の上に形成され、第２のゲート電極と第２のゲートパッドとを接続する第２のゲート配線と、半導体層積層体に形成され、第２のゲート配線に挿入された第２のダイオードとをさらに備えていてもよい。
【発明の効果】
【００２８】
本発明に係る半導体装置によれば、外付け部品点数の増加、占有面積の増加及びコストの増大を招くことなく、高いスイッチング性能を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２９】
本開示において、ＡｌＧａＮとは、３元混晶ＡｌｘＧａ１−ｘＮ（但し０≦ｘ≦１）のことを表す。多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等と略記する。例えば、窒化物半導体ＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（但し０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）はＡｌＧａＩｎＮと略記する。
【００３０】
アンドープは、不純物が意図的に導入されていないことを意味する。ｐ＋は、高濃度のｐ型キャリアを含むことを意味し、ｐ−は、低濃度のｐ型キャリアを含むことを意味する。
【００３１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態の半導体装置は、基板１０１の上に形成されたＨＦＥＴである。基板１０１はＳｉ、サファイア、炭化珪素（ＳｉＣ）又はＧａＮ等とすればよい。基板１０１の上には、膜厚が２μｍのバッファ層１０３が形成されている。バッファ層１０３の上には厚さが３μｍのアンドープＧａＮからなる第１の窒化物半導体層１０６及び膜厚が２５ｎｍのアンドープＡｌＧａＮからなる第２の窒化物半導体層１０７が順次積層された半導体層積層体１０５が形成されている。
【００３２】
半導体層積層体１０５の上には、ソース電極である第１のオーミック電極１１１とドレイン電極である第２のオーミック電極１１３とが形成されている。第１のオーミック電極１１１と第２のオーミック電極１１３とは、第１の窒化物半導体層１０６と第２の窒化物半導体層１０７との界面近傍に生成する２次元電子ガス層（２ＤＥＧ層）とオーミック接続を形成できればよく、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体とすればよい。また、他の材料により形成してもよい。なお、コンタクト抵抗を低減するために、２ＤＥＧ層を露出するリセスを埋めるように電極を形成しているが、リセスを形成せずに第２の窒化物半導体層の上に形成することも可能である。
【００３３】
第１のオーミック電極１１１と第２のオーミック電極１１３との間には、ｐ型の窒化物半導体層積層体からなるコントロール層１１７を介在させてゲート電極１１５が形成されている。コントロール層１１７は、厚さが１００ｎｍのｐ＋−ＡｌＧａＮからなる下層１１７ａと、厚さが８００ｎｍのｐ−−ＡｌＧａＮからなる中層１１７ｂと、厚さが５ｎｍのｐ＋−ＡｌＧａＮからなる上層１１７ｃとを有している。ゲート電極１１５はｐ＋−ＡｌＧａＮからなる上層１１７ｃとオーミック接続を形成できる材料であればよく、パラジウム（Ｐｄ）又はニッケル（Ｎｉ）等とすればよい。
【００３４】
本実施形態の半導体装置は、コントロール層１１７の中層１１７ｂを不純物濃度が低い高抵抗のｐ−−ＡｌＧａＮ層としている。このため、ゲート電極１１５に直列に抵抗が接続されている回路と等しくなる。このため、本実施形態の半導体装置は、例えば図２に示すＦＥＴとそのゲートに直列に接続された抵抗Ｒｇとが一体となった半導体装置１００と見なすことができる。抵抗Ｒｇの値が大きくなると、図３に示すように誘導性負荷をターンオフする際のサージ電圧を低減できる。このことから、中層１１７ｂの不純物濃度及び厚さを調整することにより、半導体装置の外部に抵抗を接続することなく、スイッチング特性が優れた半導体装置を実現することが可能となる。中層１１７ｂの膜厚及びキャリア濃度は必要とする特性に応じて設定すればよいが、コントロール層１１７をＡｌ０．２５Ｇａ０．７５Ｎとした場合、中層１１７ｂは、膜厚を４００ｎｍ〜１０００ｎｍとし、キャリア濃度を１×１０１５ｃｍ−３以下とすればよい。
【００３５】
コントロール層１１７全体の不純物濃度を低くすると、２ＤＥＧ層の電子を相殺することができなくなり、ノーマリオフ特性を実現することが困難となる。しかし、本実施形態のコントロール層１１７は、不純物濃度が高い下層１１７ａを有している。第１の窒化物半導体層１０６がアンドープのＧａＮであり、第２の窒化物半導体層が２５ｎｍの膜厚を有するアンドープのＡｌ０．２５Ｇａ０．７５Ｎである場合、２ＤＥＧ層の電子濃度は、１×１０13ｃｍ-2程度となる。このため、例えば下層１１７ａの厚さを１００ｎｍとし、キャリア濃度を１×１０18ｃｍ-3以上とすれば、下層１１７ａの単位面積当たりのキャリア数が、２ＤＥＧ層の単位面積当たりの電子数以上となる。このため、２ＤＥＧ層の電子を下層１１７ａのキャリアにより相殺することができ、ノーマリオフ特性を実現できる。下層１１７ａの膜厚及びキャリア濃度は、必要とする特性に応じて決定すればよいが、膜厚を５０ｎｍ以上とし、キャリア濃度を１×１０18ｃｍ-3以上とすればよい。下層１１７ａの膜厚及びキャリア濃度は、第２の窒化物半導体層１０７の膜厚及びＡｌ組成等も考慮して決定すればよい。
【００３６】
また、キャリア濃度が低い中層１１７ｂの上に直接ゲート電極１１５を形成すると、オーミック接続を形成することが困難となり、半導体装置の信頼性が低下してしまうおそれがある。このため、本実施形態においては、キャリア濃度が高い上層１１７ｃを形成し、ゲート電極１１５とコントロール層１１７とが容易にオーミック接続するようにしている。上層１１７ｃの厚さ及びキャリア濃度は適宜決定すればよいが、膜厚を２ｎｍ〜４０ｎｍとし、キャリア濃度を１×１０18ｃｍ-3以上とすればよい。
【００３７】
シングルゲート型のＨＦＥＴについて説明したが、双方向スイッチ等に用いられるダブルゲート型のＨＦＥＴにおいても同様の構成とすることにより、スイッチング特性を向上させることができる。この場合には、図４に示すように、第１のオーミック電極１１１と第２のオーミック電極１１３との間に、第１のコントロール層１１７Ａと第２のコントロール層１１７Ｂとをそれぞれ介在させて第１のゲート電極１１５Ａと第２のゲート電極１１５Ｂとを形成すればよい。第１のコントロール層１１７Ａ及び第２のコントロール層１１７Ｂは、図１のコントロール層１１７と同様の構成とすればよい。なお、第１のコントロール層１１７Ａと第２のコントロール層１１７Ｂとは同じ構成とした方が、第１のゲート電極と第２のゲート電極とのバランスが取れるので好ましい。しかし、第１のコントロール層１１７Ａと第２のコントロール層１１７Ｂとを異なる構成として、第１のゲート電極と第２のゲート電極とが異なる特性を有するようにしてもよい。
【００３８】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は、第２の実施形態に係る半導体装置の平面構成を示している。但し、図５においては電極及びパッド等の配置のみを示しており、電極の上を覆う絶縁膜、電極とパッドとの間を接続するプラグ等については記載を省略している。また、図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図５に示すように、第２の実施形態に係る半導体装置は、マルチフィンガー型のＨＦＥＴである。マルチフィンガー型とすることにより、効率的なレイアウトが可能となる。このため、ＨＦＥＴのゲート幅を非常に大きくすることができ、大電流動作が可能なパワーデバイスを実現することができる。
【００３９】
半導体層積層体１０５は、基板の上にバッファ層を介して形成されている。半導体層積層体１０５の上には、ソース電極である第１のオーミック電極、ドレイン電極である第２のオーミック電極及びゲート電極が形成されている。第１のオーミック電極は複数の第１のオーミック電極フィンガー２１２を有し、第２のオーミック電極は複数の第２のオーミック電極フィンガー２１４を有し、ゲート電極は複数のゲート電極フィンガー２１６を有している。第１のオーミック電極フィンガー２１２と第２のオーミック電極フィンガー２１４とは、互いに間隔をおいて交互に配置されている。第１のオーミック電極フィンガー２１２と第２のオーミック電極フィンガー２１４との間には、ｐ型ＡｌＧａＮ層からなるコントロール層２１７を介在させてゲート電極フィンガー２１６が配置されている。この構成は、ソース電極、ゲート電極及びゲート電極を有する複数のユニットがドレイン電極を中心に交互に反転して配置されているとみなすことができる。
【００４０】
第１のオーミック電極フィンガー２１２はそれぞれ、第１のパッド２２１と接続されている。第２のオーミック電極フィンガー２１４はそれぞれ、第２のパッド２２３と接続されている。ゲート電極フィンガー２１６はそれぞれ、ゲート配線２２７を介してゲートパッド２２５と接続されている。ゲート配線２２７の途中には、抵抗素子２３１が挿入されている。
【００４１】
半導体層積層体１０５の一部にはホウ素（Ｂ）又は鉄（Ｆｅ）等の不純物が注入され、他の部分と比べて高抵抗化された絶縁分離領域が形成されている。絶縁分離領域は活性領域２０５を囲むように形成されている。活性領域２０５は、第１のオーミック電極フィンガー２１２、第２のオーミック電極フィンガー２１４及びゲート電極フィンガー２１６が形成された領域及びチャネル領域であって絶縁分離されていない領域である。本実施形態の抵抗素子２３１は、図６に示すように絶縁分離領域２０６の上に形成されたｐ型ＡｌＧａＮ層２３３からなる。ゲート配線２２７は、ゲート電極フィンガー２１６を並列に接続するフィンガー接続部２２８と、フィンガー接続部２２８とゲートパッド２２５とを接続するパッド接続部２２９とを有している。抵抗素子２３１は、パッド接続部２２９の一部が切断され、切断部分にｐ型ＡｌＧａＮ層２３３が挿入されることにより形成されている。つまり、最もゲートパッド２２５側に形成されたゲート電極フィンガー２１６と、ゲートパッド２２５との間に抵抗素子２３１は挿入されている。
【００４２】
以上のような構成とすることにより、ゲート電極である各ゲート電極フィンガー２１６とゲートパッド２２５とを、基板上に形成した抵抗素子２３１を介して接続することができる。これにより、抵抗素子を外部に接続することなく、ゲート電極に抵抗を直列に接続することができる。従って、部品点数の増加等を生じさせることなく、スイッチング特性を向上させることが可能となる。
【００４３】
本実施形態は、抵抗素子２３１をｐ型ＡｌＧａＮ層２３３により形成している。このため、ｐ型ＡｌＧａＮ層２３３は、コントロール層２１７と同一の工程において形成すればよい。この場合には、ｐ型ＡｌＧａＮ層２３３とコントロール層２１７とは不純物濃度がほぼ同じとなる。また、製造工程をほとんど変更することなくスイッチング特性が向上した半導体装置を製造できるという効果が得られる。但し、抵抗素子２３１をコントロール層２１７と組成が異なる窒化物半導体層により形成してもよい。また、窒化物半導体以外の他の材料により形成してもよい。通常、ゲート配線２２７はＡｕ等の導電率が高い材料により形成されている。このため、ゲート配線２２７と比べて比抵抗が高い材料をゲート配線の中間に挿入することにより抵抗素子を形成することができる。このため、ｐ型ＡｌＧａＮ層２３３に代えてニッケルクロム合金（ニクロム）等からなる高抵抗の金属薄層を用いてもよい。この場合には、蒸着又はスパッタ法等により形成することができる。また、抵抗素子の抵抗値を高くしたい場合には、金属薄膜層等の厚さを薄くしたり、長さを長くしたりすればよい。金属薄膜層を蛇行するように形成すれば、占有面積を小さく保ちつつ金属薄膜層の長さを長くすることができる。
【００４４】
また、図７に示すような構成の抵抗素子としてもよい。この場合には、抵抗素子を絶縁分離領域の上ではなく、活性領域以外の高抵抗化されていない領域に形成する。図７に示すように抵抗素子は、間隔をおいて形成された２つの金属端子２３５と、金属端子２３５の間の２ＤＥＧ層とによって形成されている。金属端子２３５は、２ＤＥＧ層とオーミック接続していればよく、ＴｉとＡｌ又はＴｉとＡｌとＴｉ等の積層体等により形成すればよい。金属端子２３５とオーミック電極とを同一の材料により形成すれば、同一の工程において形成でき工程の増加はほとんどない。図７においては、半導体層積層体１０５にリセスを形成し、金属端子２３５が２ＤＥＧ層と直接接するようにしている。しかし、リセスを形成せず、トンネル効果により２ＤＥＧ層とオーミック接続させてもよい。
【００４５】
本実施形態においては、抵抗素子２３１をフィンガー接続部２２８とゲートパッド２２５との間に形成している。しかし、抵抗素子２３１をゲート電極フィンガー２１６ごとに形成してもよい。この場合には図８に示すように、ゲート電極フィンガー２１６とゲート配線２２７との間にそれぞれ抵抗素子２３１を形成すればよい。また、大きな抵抗値が必要な場合には、ゲート電極フィンガー２１６ごとにそれぞれ抵抗素子２３１を形成すると共に、フィンガー接続部２２８とゲートパッド２２５との間にも抵抗素子２３１を形成してもよい。また、コントロール層２１７を第１の実施形態に示したような構成としてもよい。
【００４６】
本実施形態は、シングルゲートのＨＦＥＴについて説明した。しかし、ダブルゲートのＨＦＥＴにおいても同様の効果が得られる。この場合には、図９に示すように、第１のオーミック電極フィンガー２１２と第２のオーミック電極フィンガー２１４との間に、第１のゲート電極フィンガー２１６Ａと第２のゲート電極フィンガー２１６Ｂとを形成すればよい。第１のゲート電極フィンガー２１６Ａと第１のゲートパッド２２５Ａとを接続する第１のゲート配線２２７Ａの途中に第１の抵抗素子２３１Ａを形成し、第２のゲート電極フィンガー２１６Ｂと第２のゲートパッド２２５Ｂとを接続する第２のゲート配線２２７Ｂの途中に第２の抵抗素子２３１Ｂを形成すればよい。第１の抵抗素子２３１Ａ及び第２の抵抗素子２３１Ｂの形成位置及び構成等はシングルゲートのＨＦＥＴの場合と同様とすればよい。第１の抵抗素子２３１Ａと第２の抵抗素子２３１Ｂとは同じ構成とした方が、第１のゲート電極と第２のゲート電極とのバランスが取れるため好ましい。しかし、第１の抵抗素子２３１Ａと第２の抵抗素子２３１Ｂとを異なる構成として、第１のゲート電極と第２のゲート電極とが異なる構成を有するようにしてもよい。
【００４７】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１０は、第３の実施形態に係る半導体装置の平面構成を示している。但し、図１０においては電極及びパッド等の配置のみを示しており、電極の上を覆う絶縁膜、電極とパッドとの間を接続するプラグ等については記載を省略している。また、図１０において図５と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４８】
本実施形態の半導体装置は、抵抗素子２３１に代えてダイオード２４１が形成されている。ダイオード２４１は、図１１に示すように、ｐ型ＡｌＧａＮ層２４３と、カソード電極２４５とを有している。ｐ型ＡｌＧａＮ層２４３は、半導体層積層体１０５における高抵抗化されていない部分の上に形成されている。このため、ｐ型ＡｌＧａＮ層の下側のヘテロ接合界面には２ＤＥＧ層が形成され、ｐ型ＡｌＧａＮ層２４３と２ＤＥＧ層との間にｐｎ接合が形成される。カソード電極２４５は、２ＤＥＧ層とオーミック接続していればよく、ＴｉとＡｌ又はＴｉとＡｌとＴｉの積層膜等により形成すればよい。図１１においては、半導体層積層体１０５にリセスを形成し、カソード電極２４５が２ＤＥＧ層と直接接するようにしている。しかし、リセスを形成せず、トンネル効果により２ＤＥＧ層とオーミック接続させてもよい。
【００４９】
本実施形態の半導体装置は、ゲート電極であるゲート電極フィンガー２１６とゲートパッド２２５との間に基板上に形成されたダイオード２４１が直列に接続されている。ダイオード２４１は、ゲートパッド２２５側がアノードである。このため、ゲートパッドとゲート電極との間の抵抗値が上昇するだけでなく、ゲート電極の閾値をダイオード２４１の順方向電圧分だけ正方向にシフトすることができる。閾値を正方向にシフトさせることにより、ゲート駆動回路にノイズ等が発生した場合にも、半導体装置が誤動作しにくくなる。
【００５０】
本実施形態においては、ｐｎ接合ダイオードをｐ型ＡｌＧａＮ層２４３と２ＤＥＧ層とにより形成している。このため、基板上の占有面積が小さく、半導体装置のサイズはほとんど変化しない。また、アノードであるｐ型ＡｌＧａＮ層２４３はコントロール層１１７と同一の工程において形成することができる。また、カソード電極２４５は第１及び第２のオーミック電極と同一の工程において形成することができる。このため、マスクを変更するだけでよく工程は増加しない。
【００５１】
ダイオードはｐｎ接合ダイオードに限られない。例えば、図１２に示すようにゲート配線２２７の一部をショットキー電極２４７とするショットキーダイオードとしてもよい。この場合にも、マスクの変更だけで対応することができる。
【００５２】
本実施形態においても、図１３に示すようにダイオード２４１を各ゲート電極フィンガー２１６とゲート配線２２７との間にそれぞれ形成してもよい。また、複数のダイオードを直列に接続することにより、閾値電圧のシフト量を大きくすることができる。このため、ゲート電極フィンガー２１６ごとにそれぞれダイオード２４１を形成すると共に、最もゲートパッド２２５側のゲート電極フィンガー２１６とゲートパッド２２５との間にもダイオード２４１を形成する構成としてもよい。また、いずれの位置にも複数のダイオードを形成することが可能である。
【００５３】
本実施形態の構成は、ダブルゲートのＨＦＥＴに適用してもよい。この場合、第１のゲート電極と第１のゲートパッドとの間に接続する第１のダイオードと、第２のゲート電極と第２のゲートパッドとの間に接続する第２のダイオードとを同じ構成とすることにより、第１のゲート電極と第２のゲート電極の閾値を揃えることができる。一方、第１のダイオードと第２のダイオードとを異なる構成とすることにより、第１のゲート電極の閾値と第２のゲート電極の閾値とが異なるダブルゲートのＨＦＥＴとすることができる。
【００５４】
本実施形態の構成と第１の実施形態の構成とを組み合わせてもよい。また、第２の実施形態の構成と組み合わせることも可能である。
【００５５】
第２の実施形態及び第３の実施形態において、第１のパッド、第２のパッド及びゲートパッド等の配置は、適宜変更してかまわない。また、第２の実施形態及び第３の実施形態の構成をマルチフィンガーではないＨＦＥＴに適用してもよく、第１の実施形態の構成をマルチフィンガー型のＨＦＥＴに適用してもよい。第１の窒化物半導体層、第２の窒化物半導体層及びコントロール層等の組成は適宜変更してかまわない。
【産業上の利用可能性】
【００５６】
本発明に係る半導体装置は、外付け部品点数の増加、占有面積の増加及びコストの増大を招くことなく、高いスイッチング性能を有する半導体装置を実現でき、電源回路に用いられるパワーデバイス等として有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置と等価な回路構成を示す回路図である。
【図３】ゲートに接続した抵抗とサージ電圧との関係を示すグラフである。
【図４】本発明の第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図６】本発明の第２の実施形態に係る半導体装置における抵抗素子の部分の一例を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置における抵抗素子の部分の一例を示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図９】本発明の第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図１０】本発明の第３の実施形態に係る半導体装置を示す平面図である。
【図１１】本発明の第２の実施形態に係る半導体装置におけるダイオードの部分の一例を示す断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置におけるダイオードの部分の一例を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の変形例を示す平面図である。
【符号の説明】
【００５８】
１０１      基板
１０３      バッファ層
１０５      半導体層積層体
１０６      第１の窒化物半導体層
１０７      第２の窒化物半導体層
１１１      第１のオーミック電極
１１３      第２のオーミック電極
１１５      ゲート電極
１１５Ａ    第１のゲート電極
１１５Ｂ    第２のゲート電極
１１７      コントロール層
１１７Ａ    第１のコントロール層
１１７Ｂ    第２のコントロール層
１１７ａ    下層
１１７ｂ    中層
１１７ｃ    上層
２０５      活性領域
２０６      絶縁分離領域
２１２      第１のオーミック電極フィンガー
２１４      第２のオーミック電極フィンガー
２１６      ゲート電極フィンガー
２１６Ａ    第１のゲート電極フィンガー
２１６Ｂ    第２のゲート電極フィンガー
２１７      コントロール層
２２１      第１のパッド
２２３      第２のパッド
２２５      ゲートパッド
２２５Ａ    第１のゲートパッド
２２５Ｂ    第２のゲートパッド
２２７      ゲート配線
２２７Ａ    第１のゲート配線
２２７Ｂ    第２のゲート配線
２２８      フィンガー接続部
２２９      パッド接続部
２３１      抵抗素子
２３１Ａ    第１の抵抗素子
２３１Ｂ    第２の抵抗素子
２３３      ｐ型ＡｌＧａＮ層
２３５      金属端子
２４１      ダイオード
２４３      ｐ型ＡｌＧａＮ層
２４５      カソード電極
２４７      アノード電極
【図１】
2010186925.tif 000003
【図２】
2010186925.tif 000004
【図３】
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【図４】
2010186925.tif 000006
【図５】
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【図６】
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【図７】
2010186925.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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