(57)【要約】【課題】ＥＪ級動作をする増幅器において、インダクタンスやキャパシタンスを精度良く調整することができるようにする。【解決手段】ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタを搭載する半導体チップ２に対して、容量性インピーダンスよりも後段に位置するようにドレインに接続されたインダクタ、及び、インダクタを介して容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板３を接続した増幅器１において、インダクタを構成する導電部は、基板上に配列された複数の短冊状の単位インダクタ領域３１ａと、当該複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域３１ｂとを有するものとして構成する。【選択図】図８
2010021961.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、
前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、
前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、
前記インダクタを構成する導電部は、
前記基板上に配列された複数の単位インダクタ領域と、
前記複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域と
を有することを特徴とする増幅器。
【請求項２】
前記キャパシタを構成する導電部は、前記基板上に配列された複数の単位キャパシタ領域と、前記複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域とを有する請求項１記載の増幅器。
【請求項３】
前記単位インダクタ領域の配列方向における中心線に対して、全ての前記導電部は、全体として左右対称に形成されている請求項２記載の増幅器。
【請求項４】
前記単位インダクタ領域の配列方向において、全ての前記単位インダクタ領域が占める領域の外側に、前記単位キャパシタ領域が配列されている請求項２又は３に記載の増幅器。
【請求項５】
ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、
前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、
前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、
前記キャパシタを構成する導電部は、
前記基板上に配列された複数の単位キャパシタ領域と、
前記複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域と
を有することを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｊ級を改良したいわゆるＥＪ級動作を行う増幅器に関する。
【背景技術】
【０００２】
増幅器には、種々の動作階級がある。例えば非特許文献１には、Ａ級（Ｃｌａｓｓ  Ａ）、ＡＢ級（Ｃｌａｓｓ  ＡＢ）、Ｂ級（Ｃｌａｓｓ  Ｂ）、Ｃ級（Ｃｌａｓｓ  Ｃ）、Ｄ級（Ｃｌａｓｓ  Ｄ）、Ｅ級（Ｃｌａｓｓ  Ｅ）、Ｆ級（Ｃｌａｓｓ  Ｆ）、ＦＤ級（Ｃｌａｓｓ  ＦＤ）、及び、Ｊ級（Ｃｌａｓｓ  Ｊ）の各増幅器が開示されている。
【０００３】
非特許文献１におけるＪ級の増幅器の基本回路は、図２１に示すとおりである（非特許文献１：P71,Figure4.2参照。）。なお、図２１では、電界効果トランジスタＴｒは、半波整流電流源として表されている。また、図２１に示すＲＬは、基本波（ω0＝２πｆ0）の実効負荷とし、その値は、ＲＬ＝Ｖｄｃ／（Ｉｍａｘ×０．５）と表すものとする。
また、図中のＩｄ，ＩＦ，Ｉｄｃ，Ｉｃについては、下記式のように表される。
【０００４】
【数１】
2010021961.tif 000003
【０００５】
図２１に示すＪ級増幅器の特徴は、電界効果トランジスタＴｒのドレイン−ソース間にＣｄｓが接続されているとともに、Ｘｄｓ＝１／ω0Ｃｄｓとした場合に、Ｘｄｓ／ＲＬが１を超えるように、Ｃｄｓの値が設定されていることである（非特許文献１（P.68）参照。）。
また、図２２は、従来のＪ級増幅器の電圧電流波形（ドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄの波形）を示している。
【０００６】
【非特許文献１】Steve C. Cripps，"RF Power Amplifiers for Wireless Communications"，Second Edition，（米国），ARTECH House Inc，2006，P68-77
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のような従来のＪ級増幅器では、図２２に示すように電圧波形Ｖｄｓと電流波形Ｉｄが対称的ではなかった。つまり、ドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄとの位相差が１８０°ではなかった。この結果、電圧波形Ｖｄｓと電流波形Ｉｄとの重なりが生じ、増幅器の効率に関し、改善の余地があった。
【０００８】
図１４は、かかるＪ級増幅器を改良したいわゆるＥＪ級（Ｃｌａｓｓ  ＥＪ）の動作をする増幅器１の回路図である（特願２００７−２６３５３９参照）。ＥＪ級の動作については後述する。この増幅器１は、例えば、無線通信用の電力増幅器として使用され、特に、ＧＨｚ帯（例えば、２ＧＨｚ程度）の通信に適している。図において、増幅器１には電界効果トランジスタＴｒが搭載され、そのゲートＧは、増幅器１の入力端子Ｐｉｎとなっている。また、電界効果トランジスタＴｒのドレインＤ−ソースＳ間には、容量性インピーダンスを構成する第１キャパシタＣｄｓが存在している。
【０００９】
一方、第１キャパシタＣｄｓよりも後段側に位置するようにドレインＤと出力端子Ｐｏｕｔとの間に接続されたインダクタＬｓと、このインダクタＬｓを介して第１キャパシタＣｄｓに並列接続された第２キャパシタＣｓとが設けられている。インダクタＬｓのインダクダンス及び、第２キャパシタＣｓのキャパシタンスは、半導体チップ２の出力インピーダンスＺＬに応じて最適な値が設定される。また、増幅器１には、出力負荷として抵抗ＲＬ１が接続される。
【００１０】
上記のようなＥＪ級の増幅器では、半導体チップ２の出力インピーダンスＺＬに、製品ごとのばらつきがある。そのため、インダクタＬｓのインダクダンス及び、第２キャパシタＣｓのキャパシタンスは、製品ごとに最適な値に調整しなければならない。調整は、基板上に作り込まれたマイクロストリップラインをレーザ加工することにより行われるが、所望のインダクタンスやキャパシタンスを精度良く得ることは困難である。
【００１１】
かかる従来の問題点に鑑み、本発明は、Ｊ級を改良した、いわゆるＥＪ級動作をする増幅器において、インダクタンスやキャパシタンスを精度良く調整することができるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、前記インダクタを構成する導電部は、前記基板上に配列された複数の単位インダクタ領域と、前記複数のうちの一部又は全部の単位インダクタ領域を、それらの両端で相互に橋絡する接続片領域とを有することを特徴とする。
【００１３】
上記のような増幅器において、インダクタンスは、接続片領域によって橋絡された単位インダクタ領域の集合体によって構成される。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
【００１４】
また、上記増幅器において、キャパシタを構成する導電部は、基板上に配列された複数の単位キャパシタ領域と、当該複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域とを有するものであってもよい。
この場合、キャパシタンスは、接続片領域によって橋絡された単位キャパシタ領域の集合体によって構成される。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
【００１５】
また、上記増幅器において、単位インダクタ領域の配列方向における中心線に対して、全ての導電部は、全体として左右対称に形成されていることが好ましい。
この場合、マイクロストリップ基板全体の面積を有効に利用して、無駄な空き面積を抑制することができ、かつ、デバイスが対称であることから信号経路長に偏りがなくなる。その結果、マイクロストリップ基板をコンパクトにすることができ、かつ、電力合成が理想的になされる。
【００１６】
また、上記増幅器において、単位インダクタ領域の配列方向において、全ての単位インダクタ領域が占める領域の外側に、単位キャパシタ領域が配列されていてもよい。
この場合、導電部全体（インダクタンス・キャパシタンス）が、単位インダクタ領域の長手方向においてコンパクトな寸法となる。従って、増幅器のパッケージベースをコンパクトにすることができる。
【００１７】
一方、本発明は、ドレイン−ソース間に容量性インピーダンスを有する電界効果トランジスタと、前記容量性インピーダンスよりも後段に位置するように前記ドレインに接続されたインダクタ、及び、前記インダクタを介して前記容量性インピーダンスに並列接続されたキャパシタを、絶縁物からなる基板の表面に導電部を形成することによって構成するマイクロストリップ基板とを備え、前記インダクタは、その基本波周波数でのインピーダンスが、前記容量性インピーダンス部のインピーダンス以上の値に設定されている増幅器であって、前記キャパシタを構成する導電部は、前記基板上に配列された複数の単位キャパシタ領域と、前記複数のうちの一部又は全部の単位キャパシタ領域について、各領域間を橋絡する接続片領域とを有することを特徴とする。
【００１８】
上記のような増幅器において、キャパシタンスは、接続片領域によって橋絡された単位キャパシタ領域の集合体によって構成される。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
【発明の効果】
【００１９】
本発明の増幅器によれば、いわゆるＥＪ級動作を、より理想状態で実現するために、インピーダンス（インダクタンス・キャパシタンス）を、再現性良く、かつ、精度良く調整することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面を参照して説明する。
《基本的回路構成》
まず、ＥＪ級の動作を行う増幅器１について詳細に説明する。
図１４は、従来のＪ級増幅器を改良したいわゆるＥＪ級の増幅器１を示している。なお、以下では、実施形態に係る増幅器１の動作級を、「ＥＪ級（Ｃｌａｓｓ  ＥＪ）」というものとする。
【００２１】
図１４は、実施形態に係るＥＪ級の動作を行う増幅器１を示す回路図である。この増幅器１は、例えば、無線通信用の電力増幅器として使用され、特に、ＧＨｚ帯（例えば、２ＧＨｚ程度）の通信に適している。図において、増幅器１は、構造的には、半導体チップ２と、マイクロストリップ基板３とにより構成されている。半導体チップ２には電界効果トランジスタＴｒが搭載され、そのゲートＧは、増幅器１の入力端子Ｐｉｎとなっている。また、電界効果トランジスタＴｒのドレインＤ−ソースＳ間には、容量性インピーダンスを構成する第１キャパシタＣｄｓが存在している。
【００２２】
一方、ＬＣ回路を搭載するマイクロストリップ基板３は、第１キャパシタＣｄｓよりも後段側に位置するようにドレインＤと出力端子Ｐｏｕｔとの間に接続されたインダクタＬｓと、このインダクタＬｓを介して第１キャパシタＣｄｓに並列接続された第２キャパシタＣｓとを有している。これらのインダクタＬｓ及びキャパシタＣｄｓは、マイクロストリップ基板３上にマイクロストリップラインを形成することにより、構成される。インダクタＬｓのインダクダンス及び、第２キャパシタＣｓのキャパシタンスは、半導体チップ２の出力インピーダンスＺＬに応じて最適な値が設定される。また、増幅器１には、出力負荷として抵抗ＲＬ１が接続される。
【００２３】
つまりＥＪ級増幅器１では、電界効果トランジスタＴｒの出力側には、第１キャパシタＣｄｓ、インダクタＬｓ、及び第２キャパシタＣｓからなるＣ−Ｌ−Ｃのπ型回路が接続されている。このＥＪ級増幅器１が、従来のＪ級増幅器と異なる点は、インダクタＬｓ及び第２キャパシタＣｓからなるＬＣ回路が追加されている点にある。
【００２４】
さて、図２２に示すように従来のＪ級増幅器において生じていた電圧波形Ｖｄｓと電圧波形Ｉｄの重なりを小さくするため、このＥＪ級増幅器１では、インダクタＬｓの値を適切に設定することにより、図１４のインピーダンスＺ０（電界効果トランジスタのドレインＤ・ソースＳから出力側にみたインピーダンス）が容量性になるようにしている。
つまり、本実施形態では、インダクタＬｓの基本波周波数でのインピーダンス（２πｆ0Ｌｓ＝ω0Ｌｓ）が、容量性インピーダンス部Ｃｄｓのインピーダンス（Ｘｄｓ＝１／２πｆ0Ｃｄｓ＝１／（ω0Ｃｄｓ））以上の値になるように設定されている。
すなわち、本実施形態では、ω0Ｌｓ≧１／（ω0Ｃｄｓ）の関係が成り立つ。
【００２５】
以下、従来のＪ級増幅器において生じていた電圧波形Ｖｄｓと電圧波形Ｉｄｓの重なりを小さくするために、ω0Ｌｓ≧１／（ω0Ｃｄｓ）とすればよいことについて、詳しく説明する。
【００２６】
まず、図２２に示す電圧波形Ｖｄｓと電流波形Ｉｄとでは、ピーク同士の位相差Δθが１３３ｄｅｇであり、これらの波形の位相差Δθを１８０ｄｅｇにして、電圧波形Ｖｄｓと電流波形Ｉｄの重なりを無くすには、電流波形Ｉｄの位相を、約４５ｄｅｇずらせばよい。つまり、電流波形Ｉｄを図２２の右へ４５ｄｅｇシフトすればよい。
【００２７】
電流波形Ｉｄの位相を、約４５ｄｅｇずらせばよい理由は下記のとおりである。
すなわち、Ｊ級増幅器の電圧波形Ｖｄｓ（図２２参照）を式で表すと、下記式（１）のとおりである。
【００２８】
【数２】
2010021961.tif 000004
【００２９】
上記式（１）から、電圧波形Ｖｄｓ（θ）がピークとなる位相θｖｐを求める。ピーク位相θｖｐを求めるには、下記式（２）（３）を解けばよい。
【００３０】
【数３】
2010021961.tif 000005
【００３１】
【数４】
2010021961.tif 000006
【００３２】
つまり、式（２）より、
【００３３】
【数５】
2010021961.tif 000007
【００３４】
であり、式（３）より、
【００３５】
【数６】
2010021961.tif 000008
【００３６】
である。
【００３７】
一方、図２２に示す従来のＪ級動作時のパラメータは、それぞれ下記のとおりである。
【００３８】
【数７】
2010021961.tif 000009
【００３９】
上記パラメータを、式（４）及び（５）に代入すると、θｖｐ＝３１７［ｄｅｇ］が得られる。従って、電圧波形Ｖｄｓのピーク位相θｖｐと電流波形Ｉｄのピーク位相θｉｐの差Δθは、図２２に示すように１３３ｄｅｇとなる。従って、電圧波形Ｖｄｓと電流波形Ｉｄを反転させてΔθ＝１８０ｄｅｇとするためには、電圧波形Ｖｄｓと電流波形Ｉｄとの位相関係を、従来のＪ級動作の場合よりも、約４５ｄｅｇ（≒４７ｄｅｇ＝（１８０ｄｅｇ−１３３ｄｅｇ））ずらせばよい。
【００４０】
そして、本実施形態では、電圧波形Ｖｄｓと電流波形Ｉｄとの位相関係を４５ｄｅｇずらすため、図１４のインピーダンスＺ０に関し、２倍波（２×ω0）でのインピーダンスＺ０（２×ω0）を容量性（２倍波位相がほぼ−９０ｄｅｇ）にしている。２倍波インピーダンスＺ０（２×ω0）を容量性にすると、電流波形Ｉｄ（基本波ω0）は、４５ｄｅｇのシフト（図２２での右シフト）が生じる。
増幅器１にＪ級動作をさせつつ、２倍波インピーダンスＺ０（２×ω0）を十分な容量性にするには、本発明者の検討の結果、ω0Ｌｓ≧１／ω0Ｃｄｓ（ＥＪ級条件１）とすればよいことが判明した。ω0Ｌｓ≧１／ω0Ｃｄｓとすることで、第１キャパシタＣｄｓから出力側にみたインピーダンスＺ１に関し、｜Ｚ１（２ω0）｜が、１／（２ω0Ｃｄｓ）に比べ、十分大きな値になる。
【００４１】
また、ＥＪ級は、Ｊ級動作を前提とするため、従来のＪ級増幅器にインダクタＬｓ及び第２キャパシタＣｓを追加してもＪ級動作条件の成立が必要である。ここで、図２１に示す従来のＪ級増幅器では、Ｊ級の動作条件は、Ｘｄｓ＝１／ω0Ｃｄｓとおいた場合に、Ｘｄｓ／ＲＬ＞１であった。
本実施形態のＥＪ級増幅器１では、従来のＪ級増幅器のＲＬに相当するのは、第１キャパシタＣｄｓから出力側にみたインピーダンスＺ１の実部Ｚ１（Ｒｅ）である。
従って、ＥＪ級増幅器１が、Ｊ級動作条件を維持するためには、Ｘｄｓ／Ｚ１（Ｒｅ）＞１（ＥＪ級条件２＝Ｊ級動作条件）であり、この条件を満たせば、インダクタＬｓ及び第２キャパシタＣｓが追加されても、最大の電力を供給できる。
【００４２】
Ｚ１（Ｒｅ）は、図１４の回路の場合、具体的には、Ｚ１（Ｒｅ）＝ＲＬ１・Ｘｃｓ2／（ＲＬ１2＋Ｘｃｓ2）によって求まる。なお、Ｘｃｓ＝１／ω0Ｃｓである。
【００４３】
また、Ｘｄｓ／Ｚ１（Ｒｅ）が２．５を超えると、効率の劣化が始まるので、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５であるのが好ましい。つまり、１＜Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５とすることで、ＥＪ級増幅器をＪ級動作条件で動作させつつ、効率劣化を防止できる。
なお、Ｘｄｓ／Ｚ１（Ｒｅ）を１以下とした場合、Ｂ級増幅器となる。
【００４４】
図１４のＥＪ級増幅器では、例えば、基本波周波数２．０［ＧＨｚ］、第１キャパシタＣｄｓ＝１０［ｐＦ］、出力負荷ＲＬ１＝５０［Ω］とした場合、インダクタＬｓは０．７［ｎＨ］以上とし、第２キャパシタＣｓは４［ｐＦ］以上とすることで、Ｊ級動作においてＥＪ級条件１であるω0Ｌｓ≧１／ω0Ｃｄｓを満たすことができる。そして、上記条件では、２倍波位相（φ２）として、−８０ｄｅｇ程度以上を確保でき、電圧波形Ｖｄｓと電流波形Ｉｄの重なりを小さくできる。
また、Ｃｄｓ＝１０［ｐＦ］、ＲＬ１＝５０［Ω］の条件では、Ｃｓを４〜６［ｐＦ］とすることで、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５の条件も満たし、高効率を得ることができる。
【００４５】
なお、インダクタＬｓは、できるだけ大きい方が、２倍波位相が−９０ｄｅｇにより近くなるため、第１キャパシタＣｄｓ＝１０［ｐＦ］、出力負荷ＲＬ１＝５０［Ω］とした例では、Ｌｓは０．８［ｎＨ］以上であるのが好ましい。この場合、２倍波位相（φ２）として−８５ｄｅｇ以上が確保され、電圧波形と電流波形の重なりを非常に小さくできる。
【００４６】
つまり、２倍波位相（φ２）として−８０ｄｅｇ以上好ましくは−８５ｄｅｇ以上を確保できるようにインダクタＬｓの値を設定するとともに、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５の条件も満たすように第２キャパシタＣｓの値を設定することで、電圧波形と電流波形の重なりを小さくしつつ、高効率なＥＪ級増幅器が実現できる。
なお、インダクタＬｓの上限としては例えば、１［ｎＨ］を採用できるが、特に限定されるものではない。
【００４７】
図１５は、２倍波位相を−９０ｄｅｇとしたＥＪ級増幅器１の電圧電流波形を示している。図１５から明らかなように、電圧波形Ｖｄｓと電流波形Ｉｄとの重なりが、図２２に比べて小さくなっている。この結果、ＥＪ級増幅器１では、従来のＪ級増幅器に比べて、９％程度最大効率を上昇させることができた。
【００４８】
図１６は、他の構成による増幅器１を示している。この増幅器１においては、複数（２個）の電界効果トランジスタＴｒ１，Ｔｒ２が互いに直列接続され、容量性インピーダンスは、各電界効果トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間にそれぞれ、キャパシタＣｄｓ１，Ｃｄｓ２として存在している。
【００４９】
この図１６の構成によれば、キャパシタＣｄｓ１，Ｃｄｓ２のキャパシタンスを、例えば、Ｃｄｓ１＝Ｃｄｓ２＝（図１４のＣｄｓ）、とすると、図１６の容量性インピーダンスのキャパシタンスＣｄｓ（直列体としての値）は、図１４のＣｄｓのキャパシタンスに比べて、半分になる。従って、図１６におけるドレイン（Ｔｒ１）−ソース（Ｔｒ２）間容量性インピーダンス（１／２πｆ0Ｃｄｓ）を大きくすることができる。
なお、図１６において、Ｃｄｓ１＝Ｃｄｓ２である必要はない。また、説明を省略した点については、図１４と同様である。
【００５０】
図１７は、さらに他の構成による増幅器１を示している。この増幅器１は、図１４に示す増幅器１と同様の電界効果トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）、キャパシタ（ｃｄｓ１，ｃｄｓ２，ｃｄｓ３）及びインダクタ（Ｌｓ１，Ｌｓ２，Ｌｓ３）を複数個（３個）並列接続して構成して、並列動作するように構成したものである。この増幅器１において、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のゲートには、共通の入力端子Ｐｉｎから入力が与えられる。また、各インダクタＬｓ１，Ｌｓ２，Ｌｓ３からの出力Ｐ１ｏｕｔ，Ｐ２ｏｕｔ，Ｐ３ｏｕｔは、合成されて共通の出力Ｐｏｕｔとなる。
この増幅器１のように複数の増幅器要素（電界効果トランジスタ、キャパシタ、インダクタ）を並列動作させることで高出力が得られる。
【００５１】
《基本的実装技術》
次に、実装技術から見た増幅器の実施形態について、図１７に示した増幅器１を例に挙げて説明する。まず、参考例としての増幅器から説明する。
図１８は、図１７に示した増幅器１を、パッケージベース２００に収めた状態を示す略図である。図において、半導体チップ２０１には、図１７の電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３及び第１キャパシタＣｄｓ１，Ｃｄｓ２，Ｃｄｓ３が含まれている。半導体チップ２０１の上面には導電体からなる３枚のパッド２０２が設けられており、それぞれ、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ソースは、共通の接地側電路（図示せず。）に接続され、外部のリード線（図示せず。）と接続可能である。
【００５２】
半導体チップ２０１の横には、図１７の第２キャパシタＣｓに相当する矩形の平行平板コンデンサ２０３が設けられ、その上面には、導電体からなる一方の電極２０４が形成されている。他方（裏面）の電極は、共通の接地側電路に接続されている。図１７のインダクタＬｓ１，Ｌｓ２，Ｌｓ３に相当する３本のワイヤ２０５のそれぞれの一端は、半導体チップ２０１における３つのパッド２０２にそれぞれ接続され、他端は全て平行平板コンデンサ２０３の電極２０４に接続されている。また、電極２０４は、ワイヤ２０６を介して、外部リード２０７と電気的に接続されている。
【００５３】
増幅器においてＥＪ級を実現するには、前述のＥＪ級条件１より、大きな直列インダクタが必要である。図１８の参考例では、大きな直列インダクタを得るために、
（Ａ）半導体チップ２０１と平行平板コンデンサ２０３とを互いに接続するワイヤ２０５を、インダクタとして利用すること、が考えられる。
また、前述のＥＪ級条件２を考慮すれば、さらに、小さな並列キャパシタンス（Ｃｓ）であることが好ましい。そのためには、
（Ｂ）平行平板コンデンサ２０３の面積をなるべく小さくすること、が考えられる。
【００５４】
一方、ワイヤ２０５は、以下の３つの機能を備える必要がある。
すなわち、（i）ＤＣ及びエンベロープ帯域の低損失電力給電、（ii）基本波帯域ＲＦ信号の低損失出力、（iii）２倍波帯域ＲＦ信号の遮断、そして、それらの機能を有しつつ、（iv）ワイヤボンディング（組立）及び性能抽出（調整）が容易であることが重要である。
【００５５】
まず、上記（Ａ）の構成に関して、ワイヤ２０５をインダクタ素子として利用するため、相応の長さを確保する必要がある。所定のインダクタンスＬは、
Ｌ＝０．４５９３×ｌｏｇ10（Ｄ／ｄ）      ［ｎＨ／ｍｍ］    ．．．（６）
と表すことができる。ここで、Ｄはパッケージベース２００内での高さ、ｄはワイヤ径である。式（６）は、通常同軸線路の中心導体のインダクタンスを求めるものである。例えば、０．９［ｎＨ］を得るためには、この式（６）式より、Ｄ＝３［ｍｍ］、ｄ＝２０［μｍ］（＝０．０２［ｍｍ］）としたならば、Ｌ＝１［ｎＨ／ｍｍ］となる。
【００５６】
一方、高出力の半導体チップ２０１上には、通常、並列に複数個（ｎ個とする。）のトランジスタが設けられ、ワイヤの本数もｎ本となる。ｎ本のワイヤがつながれたとすれば、その全体のインダクタンス値を０．９［ｎＨ］とするためには、１本当たりのインダクタンス値は０．９×ｎ［ｎＨ］が必要である。
その結果、そのワイヤ長ＷＬは、
ＷＬ＝（０．９×ｎ）／Ｌ＝０．９×ｎ［ｍｍ］      ．．．（７）
となる。図１８に示すようにｎ＝３であれば、ＷＬ＝２．７［ｍｍ］となる。トランジスタの並列個数を増加させれば、ワイヤ長ＷＬは、さらに大きくなる。
【００５７】
半導体チップ２０１の幅が数ｍｍであるのに対して、また、ワイヤ２０５の直径が０．０２ｍｍしかないことを考慮すれば、式（７）の結果が示す数値はかなり長い。また、ワイヤでインダクタンスを確保する必要がない場合（単に接続すればよい場合）のワイヤ長ＷＬは１ｍｍ程度で足りるため、上記数値は長いといえる。
また、直径０．０２ｍｍのワイヤ２０５が例えば１０本でそれぞれ１０ｍｍ引き回すということは、振動等によるワイヤ２０５の変形や、パッド２０２又は電極２０４との接合部の破断の問題がある。また、複数のワイヤ２０５を並列接続するために、ワイヤ２０５間で磁気結合するようなことがあれば、交流電流に偏りが生じ、相対的に増した交流電流によって、ワイヤ２０５が溶断してしまう恐れがある。
【００５８】
そこで、図１９は、実装技術を重視した増幅器１の回路図である。図１７との違いは、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３に１対１で対応したインダクタを設けることなく、各各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３に対して共通であって、かつ、直列に接続されるインダクタＬｓ−ｓを設けた点であり、その他は図１７と同様である。
【００５９】
図２０は、図１９に示した増幅器１を、パッケージベース２００に収めた状態を示す略図である。図において、半導体チップ２０１には、図１９の電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３及び第１キャパシタＣｄｓ１，Ｃｄｓ２，Ｃｄｓ３が含まれている。半導体チップ２０１の上面には導電体からなる３枚のパッド２０２が設けられており、それぞれ、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ソースは、共通の接地側電路（図示せず。）に接続され、外部のリード線（図示せず。）と接続可能である。
【００６０】
半導体チップ２０１の隣には、矩形のマイクロストリップ基板２０８が設けられ、その上面には、導電体からなる横長形状のマイクロストリップライン２０９が形成されている。このマイクロストリップライン２０９は、図１９のインダクタＬｓ−ｓに相当するものであり、マイクロストリップ基板２０８によって、接地側電路から絶縁されている。３本のワイヤ２０５の一端は半導体チップ２０１における３つのパッド２０２にそれぞれ接続され、他端は全てマイクロストリップライン２０９の一端（図の左端）近傍に接続されている。マイクロストリップライン２０９の他端近傍には、ワイヤ２０６の一端が接続され、このワイヤ２０６の他端は、外部リード２０７と接続されている。
【００６１】
マイクロストリップライン２０９をリボンインダクタンスとした場合のインダクタンス値は、
Ｌ＝Ｚ0×ＭＬ×（ε1/2）／３００  ［ｎＨ］      ．．．（８）
となる。ここで、Ｚ0は特性インピーダンス、ＭＬはライン長［ｍｍ］、εはマイクロストリップ基板２０８の実効誘電率である。例えば、ε＝１０、Ｚ0＝１０［Ω］のマイクロストリップラインを用いれば、Ｌ＝０．９［ｎＨ］を得るためには、ＭＬ＝８．５ｍｍとなる。マイクロストリップライン幅は、基板厚を０．３ｍｍとしたならば、２．５ｍｍとなる。
【００６２】
従って、マイクロストリップライン２０９のライン長として８．５ｍｍを確保すれば、所望のインダクタンスＬ（＝０．９ｎＨ）が得られる。その結果、３本のワイヤ２０５はインダクタとしてではなく、内部整合を目的として、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３とマイクロストリップライン２０９とを互いに接続する電路としてのみに用いられている。そのため、ワイヤ２０５の長さは最小限でよく、例えば１ｍｍ程度でよい。
従って、振動等によるワイヤ２０５の変形や、ワイヤ２０５とパッド２０２又は電極２０４との接合部の破断の問題を解消することができる。また、ワイヤ２０５間での磁気結合も発生しにくいので、ワイヤ２０５の溶断の恐れも、解消することができる。
【００６３】
一方、図２０において、平行平板コンデンサ２１０は、マイクロストリップ基板２０８上に設けられている。これは、図１９の第２キャパシタＣｓに相当するものである。キャパシタ２１０の一方（上面）の電極２１１は、マイクロストリップライン２０９から導電部２１２を連ねて設けられており、マイクロストリップライン２０９と電気的に直結されている。
【００６４】
一方、前述の（Ｂ）の構成すなわち、平行平板コンデンサ２１０の面積をなるべく小さくすること、に関しては、以下のようにすることができる。
すなわち、平行平板コンデンサ２０３のキャパシタンスは、
Ｃｐ＝ε0×ε×（Ｓ／ｄ）    ［ｐＦ］      ．．．（９）
で得られる。ここで、ε0は真空中の誘電率、εは基板の比誘電率、Ｓは平行平板コンデンサ面積、ｄは板厚である。例えば、Ｃｐ＝３０ｐＦ、ε＝５０、ｄを０．２ｍｍとすれば、Ｓは１３．６ｍｍ2となり、実装において問題のない大きさで実現できる。
【００６５】
ここで、Ｃｐを小さくするには、Ｓを小さくすることが考えられる。ところが、４ｐＦ程度のＣｐを得るためには、Ｓは１．８ｍｍ2となり、実装するにあたっては、マイクロストリップ基板２０８への接続力の低下を招く恐れがある。そこで、Ｓを小さくするのではなく、上記の値よりも誘電率εを小さくし、かつ、板厚ｄを大きくする。すなわち、（９）式より、ε＝１０、ｄ＝０．３ｍｍの同様の基板にて、Ｃｐ＝４ｐＦのキャパシタンスを形成した場合、上記の場合と同様に、Ｓ＝１３．６ｍｍ2となり、実装において問題のない大きさで実現できる。なお、誘電率εを小さくすることは、コストの低減に寄与する。
【００６６】
また、インダクタＬｓ−ｓであるマイクロストリップライン２０９と、キャパシタＣｓである平行平板コンデンサ２１０とを、マイクロストリップ基板２０８に一体形成することにより、ワイヤ接続をマイクロストリップライン２０９上で行えば、平行平板コンデンサ２１０にワイヤがボンディングされることはなくなる。従って、Ｓを小さくしても、ボンディングミスを招く恐れを解消することができる。すなわち、小さな面積のためワイヤボンディングができない、もしくは困難であるといった問題が解消され、小さなキャパシタ接続に好適な構成となる。
【００６７】
次に、上述の増幅器１をさらに改良した増幅器及びマイクロストリップ基板の実施形態について、製造方法も含めて説明する。まず、回路の構成から説明する。
《改良型回路構成》
図１は、本発明に係るＥＪ級の動作を行う増幅器１を示す回路図である。この増幅器１は、例えば、無線通信用の電力増幅器として使用され、特に、ＧＨｚ帯（例えば、２ＧＨｚ程度）の通信に適している。図において、増幅器１は、構造的には、半導体チップ２と、マイクロストリップ基板３とにより構成されている。半導体チップ２には電界効果トランジスタＴｒが搭載され、そのゲートＧは、増幅器１の入力端子Ｐｉｎとなっている。また、電界効果トランジスタＴｒのドレインＤ−ソースＳ間には、容量性インピーダンスを構成する第１キャパシタＣｄｓが存在している。
【００６８】
一方、ＬＣ回路を搭載するマイクロストリップ基板３は、第１キャパシタＣｄｓよりも後段側に位置するようにドレインＤと出力端子Ｐｏｕｔとの間に接続されたインダクタＬｓと、このインダクタＬｓを介して第１キャパシタＣｄｓに並列接続された第２キャパシタＣｓとを有している。これらのインダクタＬｓ及びキャパシタＣｄｓは、マイクロストリップ基板３上にマイクロストリップラインを形成することにより、構成される。インダクタＬｓのインダクダンス及び、第２キャパシタＣｓのキャパシタンスは、半導体チップ２の出力インピーダンスＺＬに応じて最適な値が設定される。また、増幅器１には、出力負荷として抵抗ＲＬが接続される。
【００６９】
上記インダクタＬｓは、複数（ｎ個とする。）の単位インダクタＬｓ（１）、Ｌｓ（２）、Ｌｓ（３）、．．．、Ｌｓ（ｎ）を互いに並列接続して構成されている。単位インダクタの集合体としての全体のインダクタＬｓのインダクタンスＬｓは、単位インダクタＬｓ（１）、Ｌｓ（２）、Ｌｓ（３）、．．．、Ｌｓ（ｎ）が、そのまま、各インダクタンスを表すものとすれば、
Ｌｓ＝  １／［｛１／Ｌｓ（１）｝＋｛１／Ｌｓ（２）｝＋｛１／Ｌｓ（３）｝＋．．．＋｛１／Ｌｓ（ｎ）｝］      ．．．（１０）
となる。
【００７０】
一方、上記キャパシタンスＣｓは、複数（ｎ個とする。）の単位キャパシタ領域Ｃｓ（１）、Ｃｓ（２）、Ｃｓ（３）、．．．、Ｃｓ（ｎ）を互いに並列接続して構成されている。なお、ここでは、単位キャパシタ領域の数として単位インダクタ領域の数と同じｎを用いたが、数は同じであってもよいし、異なっていてもよい。
単位キャパシタ領域の集合体としての全体のキャパシタンスＣｓは、単位インダクタＣｓ（１）、Ｃｓ（２）、Ｃｓ（３）、．．．、Ｃｓ（ｎ）が、そのまま、各インダクタンスを表すものとすれば、
Ｃｓ＝Ｃｓ（１）＋Ｃｓ（２）＋Ｃｓ（３）＋．．．＋Ｃｓ（ｎ）      ．．．（１１）
となる。
【００７１】
上記のようなインダクタＬｓにおいて、各単位インダクタのインダクタンスは互いに同値であってもよいし、また必ずしも同値でなくてもよい。要は、複数要素で構成されていることが必要である。同値の場合には、
Ｌｓ（１）＝Ｌｓ（２）＝Ｌｓ（３）＝．．．＝Ｌｓ（ｎ）＝Ｌｓｏ
とすると、上記（１０）式は、
Ｌｓ＝Ｌｓｏ／ｎ      ．．．（１２）
となる。
【００７２】
同様に、上記のようなキャパシタＣｓにおいて、各単位キャパシタのキャパシタンスは互いに同値であってもよいし、また必ずしも同値でなくてもよい。要は、複数要素で構成されていることが必要である。同値の場合には、
Ｃｓ（１）＝Ｃｓ（２）＝Ｃｓ（３）＝．．．＝Ｃｓ（ｎ）＝Ｃｓｏ
とすると、上記（１１）式は、
Ｃｓ＝ｎ・Ｃｓｏ      ．．．（１３）
となる。
【００７３】
なお、半導体チップ２は、図１以外にも種々の構成例がある。図２は、図１６の構成を基にした、他の構成例による半導体チップ２を有する増幅器１の回路図である。半導体チップ２より後段の構成は図１と同様である。図２において、２個の電界効果トランジスタＴｒ１，Ｔｒ２は互いに直列接続されている。また、各電界効果トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間に存在する容量性インピーダンスとしての第１キャパシタＣｄｓ１，Ｃｄｓ２も、互いに直列接続されている。
【００７４】
また、図３は、図１９の構成を基にした、さらに他の構成例による半導体チップ２を有する増幅器１の回路図である。半導体チップ２より後段の構成は図１と同様である。図３において、電界効果トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）及び、第１キャパシタ（ｃｄｓ１，ｃｄｓ２，ｃｄｓ３）が、それぞれ３個並列接続され、並列動作するように構成されている。この場合、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のゲートには、共通の入力端子Ｐｉｎから同一入力が与えられる。また、各トランジスタのドレインからの出力は、合成されて１つの出力となる。このような並列の構成によれば、図１の構成よりも高出力が得られる。なお、これは並列数が３の例であるが、必要に応じて任意の複数の並列数とすることができる。
【００７５】
《改良型実装技術》
《マイクロストリップ基板の第１実施形態》
次に、増幅器の改良型実装技術について説明する。
図４は、図３に示した増幅器１を、パッケージベース４に収めた状態を示す略図である。図において、半導体チップ２には、図３の電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３及び第１キャパシタＣｄｓ１，Ｃｄｓ２，Ｃｄｓ３が含まれている。半導体チップ２の上面には導電体からなる３枚のパッド２１が設けられており、それぞれ、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ソースは、共通の接地側電路（図示せず。）に接続され、マイクロストリップ基板３や外部のリード線（図示せず。）と接続可能である。
【００７６】
半導体チップ２の隣には、矩形のマイクロストリップ基板３が設けられ、その上面には、インダクタＬｓを構成する横長格子状の導電部３１と、第２キャパシタＣｓを構成する矩形の島状の導電部３２とが形成されている。導電部３２は、裏面に設けられた接地側電路の導電部（図示せず。）との間にマイクロストリップ基板３を挟んで平行平板コンデンサを構成するものである。また、導電部３２は、導電部３１と接続片３３を介して繋がっており、電気的に互いに接続された関係にある。一方、３本のワイヤ５の一端は半導体チップ２における３つのパッド２１にそれぞれ接続（ボンディングによる接続、以下同様。）され、他端は全て導電部３１の一端（図の左端）近傍に接続されている。また、導電部３１の他端近傍には、ワイヤ６の一端が接続され、このワイヤ６の他端は、外部リード７と接続されている。
【００７７】
図５は、図４のマイクロストリップ基板３のみを拡大して示す図である。図において、インダクタＬｓを構成する導電部３１は、マイクロストリップ基板３上に配列された複数（ここでは６本）の短冊状の単位インダクタ領域３１ａと、これらを両端で相互に橋絡する接続片領域３１ｂとによって構成されている。単位インダクタ領域３１ａは、例えば両端近傍の図の丸印（点線）に示す箇所をレーザで切除することにより、電気的に孤立した状態となり、全体のインダクタンスに寄与しなくなる。従って、必要に応じて何本か（この場合は６本中の１〜５本）の単位インダクタ領域３１ａについて、それらの両端をレーザで切除すれば、全体のインダクタンスを調整することができる。
【００７８】
具体的には、前述の（１２）式におけるＬｓは、この場合、切除する単位インダクタ領域の本数によって、以下のようになる。
切除しない場合：Ｌｓｏ／６
１本切除する場合：Ｌｓｏ／５、
２本切除する場合：Ｌｓｏ／４
３本切除する場合：Ｌｓｏ／３
４本切除する場合：Ｌｓｏ／２
５本切除する場合：Ｌｓｏ
このように、インダクタＬｓのインダクタンスは、６種類に調整可能である。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
【００７９】
一方、第２キャパシタＣｓを構成する導電部３２は、３つの単位キャパシタ領域３２ａ，３２ｂ，３２ｂと、単位キャパシタ領域３２ａと３２ｂとの間を橋絡する接続片領域３２ｃとによって構成されている。３つの単位キャパシタ領域３２ａ，３２ｂ，３２ｂは面積不均等であり、面積が大きい単位キャパシタ領域３２ａと、面積の小さい２個の単位キャパシタ領域３２ｂとによって構成されている。２つの単位キャパシタ領域３２ｂは、接続片領域３２ｃをレーザで切除することにより、電気的に孤立した状態となり、全体のキャパシタンスに寄与しなくなる。従って、必要に応じて１又は２個の単位キャパシタ領域３２ｂについて、それらの接続片領域３２ｃをレーザで切除すれば、全体のキャパシタンスを調整することができる。
【００８０】
具体的には、例えば、単位キャパシタ領域３２ａのキャパシタンスをＣｓ（１）、２つの単位キャパシタ領域３２ｂの各キャパシタンスをＣｓ（２）とすると、前述の（１１）式により、全体のキャパシタンスＣｓは、切除する接続片領域の数によって、以下のようになる。
切除しない場合：Ｃｓ（１）＋２Ｃｓ（２）
１個切除する場合：Ｃｓ（１）＋Ｃｓ（２）
２個切除する場合：Ｃｓ（１）
このように、第２キャパシタＣｓのキャパシタンスは、３種類に調整可能である。２つの単位インダクタ領域３２ｂのキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のキャパシタンスを構成することができる。
【００８１】
《マイクロストリップ基板の第２実施形態》
図６は、第２実施形態に係るマイクロストリップ基板３を示す図である。各部の実物の大きさを示す一例としての寸法を、図中に記載している。
図において、このマイクロストリップ基板３は、インダクタＬｓを構成する導電部３１と、第２キャパシタＣｓを構成する導電部３２とを備えている。インダクタＬｓを構成する導電部３１は、マイクロストリップ基板３上に配列された複数（ここでは１０本）の短冊状の単位インダクタ領域３１ａと、これらを両端で相互に橋絡する接続片領域３１ｂとを有し、全体として横長の格子状に構成されている。
【００８２】
また、第２キャパシタＣｓを構成する導電部３２は、マイクロストリップ基板３上にマトリックス状に配列された複数（ここでは１０個）の矩形の単位キャパシタ領域３２ａと、これらの領域間を橋絡する接続片領域３２ｃとによって構成されている。インダクタＬｓを構成する導電部３１と、キャパシタＣｓを構成する導電部３２とは、５個の接続片３３を介して、互いに電気的に接続されている。
【００８３】
図６の導電部３１，３２の配置構成は、単位インダクタ領域３１ａの配列方向（図の上下方向）における中心線ＣＬに対して、左右対称に構成されている。このような導電部の配置構成は、図５との比較により明らかなように、マイクロストリップ基板３全体の面積を有効に利用して、無駄な空き面積を抑制することができ、かつ、デバイスが対称であることから信号経路長に偏りがなくなる。その結果、マイクロストリップ基板をコンパクトにすることができ、かつ、電力合成が理想的になされる。
【００８４】
図６のマイクロストリップ基板３における導電部３１，３２のパターンは原形であり、ここから必要に応じてレーザカットによりインダクタンスやキャパシタンスを調整することができる。図７は、レーザにより、１０本の単位インダクタ領域３１ａのうち、上から３本と、下から３本とにつき、各両端を切除した状態を示している。これにより、これら６本の単位インダクタ領域３１ａは、電気的に孤立した状態となり、全体のインダクタンスに寄与しなくなる。全体のインダクタンスは、中央の４本の単位インダクタ領域３１ａにより決まる。
【００８５】
また、図７は、レーザにより、１０個の単位キャパシタ領域３２ａのうち、右上隅と右下隅の２個の単位キャパシタ領域３２ａにつき、隣接する単位キャパシタ領域３２ａとの間の接続片領域３２ｃ（各２箇所）を切除した状態を示している。これにより、これら２個の単位キャパシタ領域３２ａは、電気的に孤立した状態となり、全体のキャパシタンスに寄与しなくなる。全体のキャパシタンスは、残りの８個の単位キャパシタ領域３２ａにより決まる。
【００８６】
このようにして、レーザカットを施す単位インダクタ領域３１ａの数を選択することにより、インダクタＬｓのインダクタンスを、多段階に調整可能である。個々の単位インダクタ領域のインダクタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。同様に、レーザカットを施す単位キャパシタ領域３２ａの数を選択することにより、第２キャパシタＣｓのキャパシタンスを、多段階に調整可能である。個々の単位キャパシタ領域のキャパシタンスは、精度良く形成することができるので、全体としても精度良く所望のインダクタンスを構成することができる。
【００８７】
図８は、図７に示したマイクロストリップ基板３を、パッケージベース４に収めた状態を示す略図である。図において、半導体チップ２には、図３の回路構成の並列数をさらに増やして５とした場合の電界効果トランジスタＴｒ１〜Ｔｒ５及び第１キャパシタＣｄｓ１〜Ｃｄｓ５が含まれている。半導体チップ２の上面には導電体からなる５枚のパッド２１が設けられており、それぞれ、電界効果トランジスタＴｒ１〜Ｔｒ５の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタＴｒ１〜Ｔｒ５の各ソースは、共通の接地側電路（図示せず。）に接続され、マイクロストリップ基板３や外部のリード線（図示せず。）と接続可能である。
【００８８】
一方、５本のワイヤ５の一端は半導体チップ２における５つのパッド２１にそれぞれ接続され、他端は全て導電部３１の接続片領域３１ｂに接続されている。また、導電部３２の単位キャパシタ領域３２ａの一つには、ワイヤ６の一端が接続され、このワイヤ６の他端は、外部リード７と接続されている。
【００８９】
《マイクロストリップ基板の第３実施形態》
図９は、第３実施形態に係るマイクロストリップ基板３を有する増幅器１をパッケージベース４に収めた状態を示す略図である。図８との比較により明らかなように、図９におけるマイクロストリップ基板３は、電気的な接続関係は同じであるが、単位インダクタ領域３１ａの配列方向（図の上下方向）に、単位インダクタ領域３１ａの配列ピッチが拡がっている。このような配置構成によれば、半導体チップ２の並列数が多くなって半導体チップ２のパッド２１が、単位インダクタ領域３１ａの配列方向の広範囲に分布するようになっても、接続片領域３１ｂがそれに応じて同方向に長く延びて形成される。その結果、複数本のワイヤ５の長さを相互に同一とすることができる。従って、複数本のワイヤ５における損失を、相互に均等にすることができる。
【００９０】
《マイクロストリップ基板の第４実施形態》
図１０は、第４実施形態に係るマイクロストリップ基板３を有する増幅器１をパッケージベース４に収めた状態を示す略図である。図１０において、このマイクロストリップ基板３は、インダクタＬｓを構成する導電部３１と、第２キャパシタＣｓを構成する導電部３２とを備えている。インダクタＬｓを構成する導電部３１は、図７，図８とほぼ同様の構成であるが、右側の接続片領域３１ｂがワイヤ６をボンディングさせるために太くなっている。
【００９１】
また、第２キャパシタＣｓを構成する導電部３２は、上記接続片領域３１ｂの両端から、接続片３３を介して、単位インダクタ領域３１ａの長手方向に平行に、かつ、インダクタＬｓを構成する導電部３１が、単位インダクタ領域３１ａの配列方向（図の上下方向）に占める全領域の外側に位置するように配列されている。図示の例では、左端にある単位キャパシタ領域３２ａは、他の単位キャパシタ領域３２ａと切り離され、全体のキャパシタンスに寄与していない。
【００９２】
図１０の導電部３１，３２の配置構成は、図８との比較により明らかなように、単位インダクタ領域３１ａの長手方向（図の横方向）における寸法が短縮され、コンパクトになっている。従って、増幅器１のパッケージベース４をコンパクトにすることができる。
【００９３】
《マイクロストリップ基板の第５実施形態》
図１１は、第５実施形態に係るマイクロストリップ基板３を有する増幅器１をパッケージベース４に収めた状態を示す略図である。図１１において、このマイクロストリップ基板３が、図１０のマイクロストリップ基板３と異なる点は、インダクタＬｓを構成する導電部３１の接続片領域３１ｂに、複数（ここでは５箇所）のスリット３２ｄが形成され、全体として櫛状に構成されている点である。このようなスリット３２ｄの形成により、スリット間にワイヤ６をボンディングするとき、スリットが目盛りの役割を果たし、インダクタンスを再現性良く、変化させる事ができる。従って、ワイヤの端部をどこにボンディングするかによって、インダクタンスの再現性の良い微調整が可能となる。また、この場合、ワイヤ６を複数本用いてさらに細かいインダクタンス調整を行うことも可能である。なお、左側の接続片領域３１ｂについても同様に、スリットを設けて櫛状の形状としてもよい。
【００９４】
《各実施形態に関する補足事項》
なお、例えば上記第２実施形態では、単位インダクタ領域３１ａと接続片領域３１ｂとは予め互いに繋がっているものを原形導電部（図６）として、必要に応じて、レーザによる切除を行う製造方法により所望のパターン（図７）を形成するものとした。また、単位キャパシタ領域３２ａと接続片領域３２ｃとの関係も同様である。
【００９５】
このことは、他の実施形態においても同様であり、より包括的に述べれば、このような製造方法は、基板上にｍ個の単位インピーダンス領域（３１ａ，３２ａ）が配列され、かつ、全ての単位インピーダンス領域間が接続片領域（３１ｂ，３２ｃ）によって橋絡された原形導電部を作成する第１工程と、ｍ以下の数をｎとして、（ｍ−ｎ）個の単位インピーダンス領域（３１ａ，３２ａ）について、その各々に連設された接続片領域又は当該接続片領域近傍の当該単位インピーダンス領域の両端をレーザで切除して、（ｍ−ｎ）個の単位インピーダンス領域を電気的に孤立させ、それ以外のｎ個の単位インピーダンス領域が相互に電気的に接続された状態とする第２工程とを含むものである。
しかしながら、これらとは全く逆の手順で結果的に同様のものを形成することも可能である。
【００９６】
すなわち、単位インダクタ領域３１ａと接続片領域３１ｂとが予め互いに分離されているものを原形導電部（図１２）として、必要に応じて、スポット的な蒸着により接続を行う製造方法により所望のパターン（図１３）を形成することができる。この場合、図１３における黒い部分が、蒸着を施した箇所である。単位キャパシタ領域３２ａに関しては、蒸着を施した箇所が、接続片領域３２ｃとなる。
【００９７】
このことは、他の実施形態においても同様であり、より包括的に述べれば、インダクタンスを構成するマイクロストリップ基板の製造方法は、基板上にｍ個の短冊状の単位インダクタ領域（３１ａ）が配列され、かつ、それらの両端に隙間を空けて、当該単位インダクタ領域の長手方向と直交する方向に延びる接続片領域（３１ｂ）を形成した原形導電部を作成する第１工程と、ｍ以下のｎ個の単位インダクタ領域について、その各々の両端の前記隙間を蒸着により導電部で埋めて、ｎ個の単位インダクタ領域が相互に電気的に接続された状態とし、それ以外の（ｍ−ｎ）個の単位インダクタ領域を電気的に孤立させる第２工程とを含むものである。
【００９８】
また、キャパシタンスを構成するマイクロストリップ基板の製造方法は、基板上にｍ個の単位キャパシタ領域（３２ａ）が配列され、かつ、全ての単位キャパシタ領域が相互に絶縁された状態の原形導電部を作成する第１工程と、ｍ以下のｎ個の単位キャパシタ領域について、各領域間を蒸着により橋絡する接続片領域（３２ｃ）を形成して、ｎ個の単位キャパシタ領域が相互に電気的に接続された状態とし、それ以外の（ｍ−ｎ）個の単位キャパシタ領域を電気的に孤立させる第２工程とを含むものである。
【００９９】
以上のように、予め繋がっている箇所を必要に応じて切除するか、又は、予め分離されているものを必要に応じて接続するか、いずれの製造方法にしても、単位領域（単位インダクタ領域・単位キャパシタ領域）が既成部分として準備されている基本構成によって、このようなマイクロストリップ基板は、再現性の良い（例えば誰が、いつ、どこで、何回実施しても、所望のインダクタンス・キャパシタンスが得られる。）ものとなる。
【０１００】
なお、上記各実施形態において、レーザで切除する部位以外に予め絶縁物からなる保護膜を被着させることが好ましい。
この場合、保護膜が被着された部位は、その保護膜によって、金属飛沫が導電部に付着して起きる可能性のあるパターンショートを防止することができる。
【０１０１】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０２】
【図１】本発明に係るＥＪ級の動作を行う増幅器を示す回路図（改良型）である。
【図２】他の構成例による半導体チップを有する増幅器の回路図（改良型）である。
【図３】さらに他の構成例による半導体チップを有する増幅器の回路図（改良型）である。
【図４】図３に示した増幅器を、パッケージベースに収めた状態を示す略図である。
【図５】図４のマイクロストリップ基板のみを拡大して示す図である。
【図６】第２実施形態に係るマイクロストリップ基板を示す図である。
【図７】図６のマイクロストリップ基板に関して、レーザにより、１０本の単位インダクタ領域のうち６本については各両端を切除し、また、１０個の単位キャパシタ領域のうち、右上隅と右下隅の２個の単位キャパシタ領域につき、隣接する単位キャパシタ領域との間の接続片領域（各２箇所）を切除した状態を示す図である。
【図８】図７に示したマイクロストリップ基板を、パッケージベースに収めた状態を示す略図である。
【図９】第３実施形態に係るマイクロストリップ基板を有する増幅器をパッケージベースに収めた状態を示す略図である。
【図１０】第４実施形態に係るマイクロストリップ基板を有する増幅器をパッケージベースに収めた状態を示す略図である。
【図１１】第５実施形態に係るマイクロストリップ基板を有する増幅器をパッケージベースに収めた状態を示す略図である。
【図１２】図７に示すマイクロストリップ基板を製造するための、図６とは異なる原形導電部を有するマイクロストリップ基板を示す図である。
【図１３】図７に示すマイクロストリップ基板と実質的に同一のものを、図１２の原形導電部を有するマイクロストリップ基板から製造した状態を示す図である。
【図１４】Ｊ級増幅器を改良したＥＪ級の増幅器を示す回路図（基本型）である。
【図１５】ＥＪ級増幅器の電圧電流波形図である。
【図１６】他のＥＪ級増幅器の回路図（基本型）である。
【図１７】さらに他のＥＪ級増幅器の回路図（基本型）である。
【図１８】図１７に示した増幅器を、パッケージベースに収めた状態を示す略図である。
【図１９】実装技術を重視した増幅器の回路図（基本型）である。
【図２０】図１９に示した増幅器を、パッケージベースに収めた状態を示す略図である。
【図２１】従来のＪ級増幅器の回路図である。
【図２２】従来のＪ級増幅器の電圧電流波形図である。
【符号の説明】
【０１０３】
１：増幅器、２：半導体チップ、３：マイクロストリップ基板、４：パッケージベース、５，６：ワイヤ、７：外部リード、２１：パッド、３１：導電部、３１ａ：単位インダクタ領域、３１ｂ：接続片領域、３２：導電部、３２ａ，３２ｂ：単位キャパシタ領域、３２ｃ：接続片領域、３３：接続片、Ｔｒ，Ｔｒ１〜Ｔｒ３：電界効果トランジスタ、Ｃｄｓ，Ｃｄｓ１〜Ｃｄｓ３：第１キャパシタ（容量性インピーダンス）、Ｌｓ：インダクタ／インダクタンス、Ｌｓ（１）〜Ｌｓ（ｎ）：単位インダクタ／インダクタンス、Ｃｓ：第２キャパシタ／キャパシタンス、Ｃｓ（１）〜Ｃｓ（ｎ）：単位キャパシタ／キャパシタンス、ＲＬ：抵抗、２００：パッケージベース、２０１：半導体ダイチップ、２０２：パッド、２０３：平行平板コンデンサ、２０４：電極、２０５：ワイヤ、２０６：ワイヤ、２０７：外部リード、２０８：マイクロストリップ基板、２０９：マイクロストリップライン、２１０：平行平板コンデンサ、２１１：電極、２１２：導電部、Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ−ｓ；インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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