(57)【要約】【課題】複数の単位遅延素子から構成される可変遅延回路を用いてストローブ信号を遅延させるものであって、チップ毎の単位遅延時間のばらつきによらず、全単位遅延素子の動作テストを短時間で行うことができる遅延制御回路の提供。【解決手段】遅延制御回路１は、基準クロック信号を遅延させる基準可変遅延回路３と、ストローブ信号を遅延させるストローブ可変遅延回路１７と、同一構成である上記可変遅延回路３，１７にテスト用遅延時間を設定するテスト用遅延制御回路９と、を備える。両可変遅延回路３，１７のテストの際、当該回路３，１７にはテスト用遅延時間が設定され、基準可変遅延回路３を経て遅延された基準クロック信号はストローブ可変遅延回路１７に入力される。また、テストの際、テスト用遅延制御回路９は、合計遅延時間を一定にしたまま、テスト用遅延時間の一方を増加させ他方を減少させてゆく。【選択図】図１
2010096617.tif 000002
【特許請求の範囲】
【請求項１】
ＤＬＬ回路を用いて外部からの基準クロック信号と同期してストローブ信号を遅延させた遅延ストローブ信号を生成する遅延制御回路であって、
複数の単位遅延素子を有し、前記基準クロック信号の遅延時間が該信号の通過する前記単位遅延素子の数によって設定される第１の可変遅延制御回路と、
該第１の可変遅延回路と同一構成の前記ストローブ信号の遅延時間が設定される第２の可変遅延回路と、
前記第１及び第２の可変遅延回路に対しそれぞれテスト用遅延時間を設定するテスト用遅延制御回路と、
前記第１及び第２の可変遅延回路のテストの際に前記第１及び第２の可変遅延回路のそれぞれに前記テスト用遅延制御回路が設定するテスト用遅延時間を設定すると共に、前記第１の可変遅延回路を経て遅延された前記基準クロック信号を前記第２の可変遅延回路に入力するようにテスト回路を構成する切換え回路と、を備え、
前記テスト用遅延制御回路は、前記テストの際、前記基準クロック信号が遅延される合計遅延時間が１個の単位遅延素子を通過する時間と全数の単位遅延素子を通過する時間との和と等しくなるものを前記テスト用遅延時間の初期値として設定し、以後、前記合計時間を前記和で一定にしたまま、前記テスト用遅延時間の一方を増加させ他方を減少させてゆくことを特徴とする遅延制御回路。
【請求項２】
前記テスト用遅延制御回路は、外部からのトリガ信号入力時に、前記テスト用遅延時間を増減させることを特徴とする請求項１に記載の遅延制御回路。
【請求項３】
前記備えた第２の可変遅延回路は複数であり、前記テストの際に、前記第１の可変遅延回路を経て遅延された前記基準クロック信号をそれぞれの前記第２の可変遅延回路に入力することを特徴とする請求項１または２に記載の遅延制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Delay Locked Loop）回路を備える遅延制御回路に関し、特に、当該遅延制御回路の可変遅延回路を構成する単位遅延素子について、簡単に且つより適切な良否判定のテストを行える遅延制御回路に関するものである。
【背景技術】
【０００２】
近年、半導体プロセスの微細化により高速プロセッサを核とした１チップの超高集積度回路（ＬＳＩ：Large Scale Integration）でひとつのシステム（ＳＯＣ：System on a Chip）を構築することが可能となっており、ＳＯＣチップは、あらゆる電化製品において必要不可欠となっている。ＳＯＣチップは通常、内部でデータをディジタル信号として処理をしている関係上、大規模なDynamic Random Access Memory（ＤＲＡＭ）と呼ばれる外部メモリを必要とすることが多い。特に映像関係では、大量のデータを高速でアクセスする必要性から、ＤＲＡＭの中でもアクセススピードの速いDouble Data Rate Synchronous DRAM（ＤＤＲ−ＳＤＲＡＭ）が用いられている。
【０００３】
ＤＤＲ−ＳＤＲＡＭは、アドレス（読み書きする位置）／コマンド（読み書きなどの指示）の転送タイミングについては、クロック１周期毎であるが、データについては、クロック信号の１／２周期で転送し、これにより、データ転送を２倍速化するものである。
ＤＤＲ−ＳＤＲＡＭとのデータのやり取りの手法としては、例えば、ＤＤＲ−ＳＤＲＡＭから受け取り側デバイスにデータを送る際には、ＤＤＲ−ＳＤＲＡＭがデータ信号と、そのデータ信号に同期したストローブ信号とを同時に送信し、受け取り側デバイスでそのストローブ信号を遅延させた（通常１／４クロック周期程度）遅延ストローブ信号を用いて、データ安定期間中にテータを取り込む手法が一般的である。
【０００４】
これらをＬＳＩ上で実施するために、ＤＬＬ回路（遅延ロックループ回路ともいう）が用いられている。ＤＬＬ回路を用いることで、上記遅延ストローブ信号が得られる。
ＤＬＬ回路を用いて遅延ストローブ信号を得る従来の遅延制御回路の例を図３に示す。
図の例の従来の遅延制御回路１００は、基準可変遅延回路１０２、位相比較器１０３及び基準遅延制御回路１０４から構成されるＤＬＬ回路１００ａと、ストローブ遅延制御回路（遅延設定値算出回路ともいう）１０５、ストローブ可変遅延回路１０８を備えている。
【０００５】
まず、ＤＬＬ回路１００ａの基本動作を説明する。基準可変遅延回路１０２は、端子１０１を介して外部から入力された基準クロック信号を、基準遅延制御回路１０４から入力された基準クロック遅延設定値に基づき、単位遅延時間の整数倍の遅延時間分、遅延させる。遅延させられた基準クロック信号は位相比較器１０３に入力される。
位相比較器１０３は、基準可変遅延回路１０２を介して入力された基準クロック信号（遅延させられた基準クロック信号）と、直接入力された基準クロック信号との位相比較を行い、その比較信号は、基準遅延制御回路１０４に送られる。該遅延制御回路１０４は、上記比較信号に基づいて基準クロック遅延設定値を決定して基準可変遅延回路１０２に出力する（設定する）。このようにして、ＤＬＬ回路１００ａでは、基準可変遅延回路１０２による遅延をフィードバック制御し、最終的に、基準可変遅延回路１０２による遅延時間が基準クロック信号の１周期分となるところでロック状態となって（１周期分となる遅延時間に相当する基準クロック遅延設定値を基準可変遅延回路１０２に設定した状態で）安定する。
【０００６】
上記基準クロック遅延設定値は、基準遅延制御回路１０４から、ストローブ遅延制御回路１０５にも出力される。
ストローブ遅延制御回路１０５は、基準遅延制御回路１０４からの基準クロック遅延設定値及び外部から端子１０６を介して入力される位相設定値に応じて、ストローブ可変遅延回路１０８のストローブ信号遅延設定値を決定（算出）する。なお、基準可変遅延回路１０２とストローブ可変遅延回路１０８とは、回路的にもレイアウト的にも全く同一である必要がある。
【０００７】
ストローブ可変遅延回路１０８は、端子１０７から入力されたストローブ信号を、ストローブ信号遅延設定値に基づき遅延させる。例えば、ストローブ遅延制御回路１０５に入力される位相設定値が２５％であるとすると、当該回路１０５は、基準クロック信号１周期分の時間に相当する基準クロック遅延設定値の２５％の値をストローブ可変遅延回路１０８のストローブ遅延設定値として算出し、端子１０７を介して入力されたストローブ信号を当該可変遅延回路１０８で基準クロック信号の１／４周期分遅延させ、端子１０９を介して出力させる。遅延制御回路１００を備えるデバイスでは、上述のようにして遅延させたストローブ信号（遅延ストローブ信号）を用いて、データ安定期間中にデータを取り込むことができる。
【０００８】
上述のような遅延制御回路１００において信号を可変に遅延させる基準可変遅延回路１０２やストローブ可変遅延回路１０８は、同一の複数の単位遅延素子（後述の図２参照）を直列に連結した形態で有する。これら可変遅延回路１０２，１０８は、設定値（基準クロック遅延設定値等）に応じて、複数の単位遅延素子のうち信号を通させる単位遅延素子の数（単位遅延素子段数ともいう）を選択することにより、当該回路１０２，１０８による遅延時間を可変としている。この遅延時間は、単位遅延素子による遅延時間（単位遅延時間）の整数倍となる。
【０００９】
９０ｎｍ以下のプロセスが可能な現在の技術によれば、単位遅延素子を小さくし（すなわち単位遅延時間を小さくし）、基準可変遅延回路１０２及びストローブ可変遅延回路１０８をそれぞれ数百個の単位遅延素子から構成させることができ、これらの回路を用いて精度の高い制御ができる。
このように多くの単位遅延素子を用いる場合、単位遅延素子それぞれについて動作テストを行うと時間がかかるため、従来、基準可変遅延回路１０２に関しては使用される周波数でのみ、ストローブ可変遅延回路１０８に関しては使用される位相でのみ、それぞれ動作テストを行って済ませることがほとんどである。
【００１０】
しかし、この従来の動作テスト手法では、当然、全ての単位遅延素子の動作の保障がされているわけではないので、基準可変遅延回路１０２及びストローブ可変遅延回路１０８それぞれについて、以下のような不具合が発生する恐れがある。
基準可変遅延回路１０２では、当該回路１０２を有するＤＬＬ回路１００ａのロック状態が何らかの外因により一時的に解除された場合等に不具合が発生する可能性がある。具体的には、何らかの外因で基準クロックの周期が一時的に変動した場合に、ＤＬＬ回路１００ａは、ロック状態に戻ろうとするが、前のロック状態で用いていた単位遅延素子ではない単位遅延素子が故障していると、再ロックできずに、ＤＬＬ回路としての動作ができなくなってしまうことがある。
【００１１】
ストローブ可変遅延回路１０８については、以下の場合等に不具合が発生する可能性がある。すなわち、基準クロック信号の周期が変動しＤＬＬ回路１００ａが再ロックし当該回路１００ａから出力される基準クロック遅延設定値が変わる場合などである。この場合、上記基準クロック遅延設定値を受けたストローブ遅延制御回路１０５が、新たなストローブ遅延設定値をストローブ可変遅延回路１０８に設定するが、この新設定値によりストローブ可変遅延回路１０８で新たに用いることとなる単位遅延素子が故障している場合、ストローブ信号を想定している遅延時間、遅延させることができなくなる。その結果、ＤＲ−ＳＤＲＡＭからのデータを正しくラッチできないという不具合が起こる可能性がある。
【００１２】
これらのような不具合が起こる可能性があるため、基準可変遅延回路等の可変遅延回路の全ての単位遅延素子について動作テストを行うことが好ましいが、上述したように時間がかかる。
また、可変遅延回路の全ての単位遅延素子の動作テストを行うことには、以下の（１）、（２）のような問題もある。
【００１３】
（１）可変遅延回路の全単位遅延素子の動作テストを行う方法としては、例えば、可変遅延回路に設定する遅延設定値を遅延制御回路の外部から入力できるようにし、且つ可変遅延回路による遅延時間が単位遅延時間ずつ増加するように（すなわち単位遅延素子段数が１つずつ増加するように）上記遅延設定値を変化させていき、外部で出力信号を検出し実際の遅延時間の増加を観測する方法が考えられる。しかし、この方法では、遅延時間を増加させる（遅延設定値を変化させる）毎に検出タイミングを設定する必要があり、テストに時間がかかる。また、可変遅延回路が組み込まれたチップ毎の単位遅延時間のばらつきも考慮してストローブポイントの設定や故障の有無の判定を行う必要がある。これでは、故障の有無の判定が適切でなくなってしまう場合がある。
【００１４】
（２）可変遅延回路の全単位遅延素子の動作テストを行う方法としては、他に、ＤＬＬ回路にテスト対象の可変遅延回路と物理的に全く同じ可変遅延回路を、参照用として追加実装しておくと共に、テスト対象の可変遅延回路と参照用可変遅延回路へ共通の入力クロックと遅延設定値を入力するようにし、遅延時間が単位遅延時間ずつ増加するように遅延設定値を変化させていく方法がある（例えば、特許文献１参照）。この方法では、遅延設定値を変化させる毎に、テスト対象及び参照用可変遅延回路それぞれから出力されるクロック信号の位相をテスト用の位相比較器で比較することにより単位遅延素子の不具合を検出することができる。しかし、この方法で必要となる位相比較器には、単位遅延素子による遅延の可否を判定できるのに十分な分解能を持つ必要があり、ばらつきに強い必要があるが、このような位相比較器を設計することは一般的に難しい。また、この方法では、テスト対象の可変遅延回路と物理的に同一な参照用可変遅延回路を、テスト対象のそばに配置する必要があるが（クロック供給ポイントから同距離にする必要があり且つチップ内バラつきの影響を最小限にする必要があるため）、同一なレイアウトを持つ素子同士が近くに配置されるということは同じような故障が発生しやすくもあるため、故障しているのにも関わらずテストをパスしてしまうこともあり得る。
【特許文献１】特開２０００−６５９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述のような実情を鑑みてなされたものであり、複数の単位遅延素子から構成される可変遅延回路を用いてストローブ信号を遅延させる遅延制御回路であって、チップ毎の単位遅延時間のばらつきによらず、全単位遅延素子の動作テストを短時間で行うことができる遅延制御回路の提供を目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の第１の技術手段は、ＤＬＬ回路を用いて外部からの基準クロック信号と同期してストローブ信号を遅延させた遅延ストローブ信号を生成する遅延制御回路であって、複数の単位遅延素子を有し、前記基準クロック信号の遅延時間が該信号の通過する前記単位遅延素子の数によって設定される第１の可変遅延制御回路と、該第１の可変遅延回路と同一構成の前記ストローブ信号の遅延時間が設定される第２の可変遅延回路と、前記第１及び第２の可変遅延回路に対しそれぞれテスト用遅延時間を設定するテスト用遅延制御回路と、前記第１及び第２の可変遅延回路のテストの際に前記第１及び第２の可変遅延回路のそれぞれに前記テスト用遅延制御回路が設定するテスト用遅延時間を設定すると共に、前記第１の可変遅延回路を経て遅延された前記基準クロック信号を前記第２の可変遅延回路に入力するようにテスト回路を構成する切換え回路と、を備え、前記テスト用遅延制御回路が、前記テストの際、前記基準クロック信号が遅延される合計遅延時間が１個の単位遅延素子を通過する時間と全数の単位遅延素子を通過する時間との和と等しくなるものを前記テスト用遅延時間の初期値として設定し、以後、前記合計時間を前記和で一定にしたまま、前記テスト用遅延時間の一方を増加させ他方を減少させてゆくことを特徴としたものである。
【００１７】
第２の技術手段は、第１の技術手段において、前記テスト用遅延制御回路が、外部からのトリガ信号入力時に、前記テスト用遅延時間を増減させることを特徴としたものである。
【００１８】
第３の技術手段は、第１または第２の技術手段において、前記備えた第２の可変遅延回路が複数であり、前記テストの際に、前記第１の可変遅延回路を経て遅延された前記基準クロック信号をそれぞれの前記第２の可変遅延回路に入力することを特徴としたものである。
【発明の効果】
【００１９】
本発明によれば、ＬＳＩテスタ上での良否を判定するための期間（当該期間中に出力が検出されれば対象の単位遅延素子は良品であると判定する期間）を、設定値を変化させる毎に変更する必要がなく、また、二つの可変遅延回路について同時に動作テストを実行できるので、動作テストを短時間で実行することができる。また、良否を判定するための期間は、同じ遅延制御回路内すなわちチップ内の単位遅延素子の単位遅延時間に基づいているので、故障の有無の判定を適切に行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、図を参照して、本発明の遅延制御回路の一例について説明する。
図１は、本発明の遅延制御回路の一例を説明するブロック図である。
本発明の遅延制御回路は、テスト信号の状態によって動作モードを切り替えるものであり、テスト信号がデアサートされている場合は、通常の動作モードで従来の遅延制御回路と同様な結果が得られるように動作し、テスト信号がアサートされている場合は、可変遅延回路の複数の単位遅延素子の全てについて動作テストを行うテストモードで動作する。
本遅延制御回路は、図１で例示するように、基準可変遅延回路３、位相比較器４、基準遅延制御回路１０、ストローブ可変遅延回路１７、ストローブ遅延制御回路１３、テスト用遅延制御回路９、第１設定値選択回路６、第２設定値選択回路１４、入力選択回路１６を備える。
【００２１】
基準可変遅延回路３は、端子２を介して外部から入力された基準クロック信号を、遅延設定値に基づき、単位遅延時間の整数倍の遅延時間分、遅延させる。当該回路３の遅延設定値は、通常の動作モードでは基準遅延制御回路１０から入力され、テストモードではテスト用遅延制御回路９から入力される。
基準可変遅延回路３により遅延させられた基準クロック信号は、位相比較器４及び入力選択回路１６に入力される。
【００２２】
位相比較器４は、基準可変遅延回路３を介して遅延させられた基準クロック信号と、端子２から直接入力された基準クロック信号との位相比較を行い、その比較信号（差分信号）を基準遅延制御回路１０に出力する。
基準遅延制御回路１０は、上記比較信号に応じて通常の動作モードでの遅延値（以下、第１通常遅延値という）を決定し、第１設定値選択回路６及びストローブ遅延制御回路１３に入力する。また、基準遅延制御回路１０は、リセット信号用の端子７に接続されており、リセット信号がアサートされると、第１通常遅延値を初期値にリセットする。
【００２３】
ストローブ可変遅延回路１７は、遅延設定値に基づき、単位遅延時間の整数倍の遅延時間分、入力信号を遅延させ、出力端子１８を介して出力するものであり、通常の動作モードでは、端子１５を介して入力されたストローブ信号を、ストローブ遅延制御回路１３から入力された遅延設定値に基づき遅延させて出力し、テストモードでは、基準可変遅延回路３により遅延させられた基準クロック信号を、テスト用遅延制御回路９から入力された遅延設定値に基づき遅延させて出力する。
なお、ストローブ可変遅延回路１７と基準可変遅延回路３とは、回路的にもレイアウト的にも全く同一であり、入力信号を可変に遅延させるため、同一の複数の単位遅延素子（後述の図２参照）を直列に連結した形態で有する。これら可変遅延回路１７，３は、遅延設定値に応じて、複数の単位遅延素子のうち信号を通させる単位遅延素子の数を選択することにより、当該回路１７，３による遅延時間を可変としている。
【００２４】
ストローブ遅延制御回路１３は、基準遅延制御回路１０からの第１通常遅延値及び端子１１を介して入力される位相制御信号（位相設定値）に応じて、通常の動作モードでの遅延値（以下、第２通常遅延値という）を決定算出する。この第２通常遅延値は、第２設定値選択回路１４に入力される。なお、基準可変遅延回路３での遅延時間が、通常の動作モードにおいて、基準遅延制御回路１０からの第１通常遅延値が同一であっても、当該回路３自身または外部からの熱や電源ノイズ等の外乱により変化するので、基準可変遅延回路３での遅延時間が一定となるように第１通常遅延値は変更される。この第１通常遅延値は上述のようにストローブ遅延制御回路１３にも入力されるが、第１通常遅延値が変更されたとしても、当該回路１３が算出する第２通常遅延値に即座に反映する必要はなく、反映するタイミングは、外部から端子１２より入力される遅延更新信号に応じて決定される。遅延更新信号は、通常、出力端子１８を使用していない時に新しい第１通常遅延値が反映されるよう入力される。
【００２５】
テスト用遅延制御回路９は、外部から端子８より入力される遅延トリガ信号に応じて、テストモードでの遅延値（第１テスト遅延値及び第２テスト遅延値）を制御する。第１テスト遅延値は、第１設定値選択回路６に入力され、第２テスト遅延値は、第２設定値選択回路１４に入力される。また、テスト用遅延制御回路９は、リセット信号用の端子７に接続されており、リセット信号がアサートされると、第１テスト遅延値及び第２テスト遅延値を初期値にリセットする。このテスト用遅延制御回路９は、基準可変遅延回路３及びストローブ可変遅延回路１７に対し、それぞれ第１テスト遅延値及び第２テスト遅延値を設定することで、それぞれのテスト用時間を設定する。なお、遅延トリガ信号に応じたテスト用遅延制御回路９による第１テスト遅延値及び第２テスト遅延値の制御例については後述する。
【００２６】
第１設定値選択回路６は、端子５を介して入力されるテスト信号に応じて、基準可変遅延回路３に入力する遅延設定値（第１通常遅延値または第１テスト遅延値）を選択する。
第２設定値選択回路１４は、端子５を介して入力されるテスト信号に応じて、ストローブ可変遅延回路１７に入力する遅延設定値（第２通常遅延値または第２テスト遅延値）を選択する。
入力選択回路１６は、端子５を介して入力されるテスト信号に応じて、端子１５を介して入力されたストローブ信号または基準可変遅延回路３により遅延させられた基準クロック信号のいずれかを選択して、ストローブ可変遅延回路１７に入力する。
【００２７】
第１及び第２設定値選択回路６，９並びに入力選択回路１９は、テストモードにおいて両可変遅延回路３，１７にそれぞれ第１テスト遅延値及び第２テスト遅延値を設定すると共に、基準可変遅延回路３を経て遅延された基準クロック信号がストローブ可変遅延回路１７に入力されるようにテスト回路を成す切換え回路を構成する。
【００２８】
以上のような各回路から構成される遅延制御回路１は、端子５を介して入力されるテスト信号がデアサートされている（入力値が‘０’である）通常の動作モードでは、第１設定値選択回路６、第２設定値選択回路１４、入力選択回路１６はそれぞれ、基準遅延制御回路１０からの第１通常設定値、ストローブ遅延制御回路１３からの第２通常設定値、端子１５からのストローブ信号を選択する。このとき、遅延制御回路１は、第１通常設定値及び第２通常設定値をそれぞれ基準クロック遅延設定値及びストローブ信号遅延設定値とするなどして、基準可変遅延回路３、位相比較器４、基準遅延制御回路１０、ストローブ遅延制御回路１３及びストローブ可変遅延回路１７がそれぞれ、図３の基準可変遅延回路１０２、位相比較器１０３、基準遅延制御回路１０４、ストローブ遅延制御回路１０５及びストローブ可変遅延回路１０８として機能する。つまり、遅延制御回路１は、通常の動作モードでは、図３の遅延制御回路１００と全く同じである。そのため、遅延制御回路１の通常動作モードでの動作のさらなる説明は省略する。
【００２９】
遅延制御回路１は、端子５を介して入力されるテスト信号がアサートされている（入力値が‘１’である）テストモードのときに各可変遅延回路３，１７を構成する全単位遅延素子について動作テストができることに特徴がある。
遅延制御回路１の特徴的な動作を説明する前に、テストモードでのテスト対象である基準可変遅延回路３について図２を用いて説明する。なお、同じくテスト対象であるストローブ可変遅延回路１７については、以下の説明における第１遅延値を第２遅延値と置き換え、第１テスト値を第２テスト値と置き換えて説明できる。
【００３０】
基準可変遅延回路３は、選択部３８と、直列に接続されたＮ個の単位遅延素子３０１〜３０ｎとを有し、単位遅延素子による遅延時間Ｔ（単位遅延時間Ｔ）をすると、入力信号（基準信号）を単位遅延時間Ｔの整数倍の時間分遅延させて出力させることができる。
選択部３８は、遅延設定値（第１遅延値や第１テスト遅延値）に基づき、選択信号０〜Ｎ−１の値を決定するものであり、選択信号０〜Ｎ−１には、‘０’または‘１’が与えられる。選択信号については、後述する。遅延設定値に基づく選択信号０〜Ｎ−１の決定は、例えば、予め記憶したテーブルを用いて行うことができる。
単位遅延素子３０１〜３０ｎはそれぞれ、選択回路３５と、遅延素子３２と、入力端子３３と、伝送出力端子３１と、リターン入力端子３４と、出力端子３６と、選択信号入力端子３７と、を有する。
【００３１】
各単位遅延素子３０１〜３０ｎは、入力端子３３から入力された信号を、遅延素子３２を通過させ遅延させ、伝送出力端子３１を介して後段の単位遅延素子に出力する。
各単位遅延素子３０１〜３０ｎの出力端子３６から出力する信号は、選択部３８から選択信号入力端子３７を介して選択回路３５へ入力される選択信号０〜Ｎ−１に応じて変わる。具体的には、各単位遅延素子３０１〜３０ｎは、選択信号が‘１’であれば、入力端子３３から入力され遅延素子３２を通過した信号を出力端子３６から出力し、選択信号が‘０’であれば、リターン入力端子３４から入力された信号を出力端子３６から出力する。
このように出力を切り替える選択信号０〜Ｎ−１は、必ず１つの信号のみが‘１’となるいわゆる“One Hot”と呼ばれる関係になっている。
【００３２】
基準可変遅延回路３は、上述のように構成されるため、選択信号０〜Ｎ−１により、入力された信号の経路が一意に決定されるようになっている。つまり、選択信号０〜Ｎ−１により、信号が入力されてから出力されるまでに通過する単位遅延素子の数すなわち遅延時間を決定できるようになっている。
【００３３】
続いて、遅延制御回路１の特徴的な動作、つまり、上述のような基準可変遅延回路１０やストローブ可変遅延回路１７の各単位遅延素子３０１〜３０ｎをテストするテストモードでの動作を説明する。なお、ここでは、可変遅延回路３，１７はそれぞれ１００段の単位遅延素子から構成されているとする。
テスト信号がアサートされているテストモードの場合、第１設定値選択回路６、第２設定値選択回路１４、入力選択回路１６はそれぞれ、テスト用遅延制御回路９からの第１テスト遅延値、同じくテスト用遅延制御回路９からの第２テスト遅延値、基準可変遅延回路３からの遅延された基準クロック信号を選択する。また、テストモード中、遅延制御回路１には、遅延トリガ信号（テストパルス）が入力される。
【００３４】
基準可変遅延回路３に入力される第１テスト遅延値は、テストモード開始時、番号が０である選択信号（選択信号０、図２参照）が‘１’となるような遅延設定値、すなわち、基準可変遅延回路での遅延時間をＴｋとし単位遅延時間をＴとしたときにＴｋ＝１×Ｔとなる遅延設定値である。この第１テスト遅延値は、テスト用遅延制御回路９の制御により、テストモード中、テストパルスのエッジ（立ち上がりか立ち下がりかはここでは問題にしない。）に同期して、‘１’となる選択信号の番号が１つ増えるような遅延設定値に切り換えられる。すなわち、テストパルスの入力毎に、基準可変遅延回路３での遅延時間Ｔｋが単位遅延時間Ｔ増加するような遅延設定値に切り換えられる。
【００３５】
一方、ストローブ可変遅延回路１７に入力される第２テスト遅延値は、テストモード開始時、番号が９９（単位遅延素子の総数Ｎ（＝１００）−１）である選択信号のみが‘１’となるような遅延設定値、すなわち、ストローブ可変遅延回路１７での遅延時間をＴｓとしたときにＴｓ＝１００×Ｔとなる遅延設定値である。この第２テスト遅延値は、テスト用遅延制御回路９の制御により、テストモード中、テストパルスのエッジに同期して、 ‘１’となる選択信号の番号が１つ減るような遅延設定値に切り換えられる。すなわち、テストパルスの入力毎に、ストローブ可変遅延回路１７での遅延時間Ｔｓが単位遅延時間Ｔ減少するような遅延設定値に切り換えられる。
【００３６】
このようにして、遅延制御回路１では、テスト用遅延制御回路９が、テストモード中、第１テスト遅延値と第２テスト遅延値との和が一定となるようにしつつ、つまりは、基準可変遅延回路３による遅延時間とストローブ可変遅延回路１７による遅延時間との和がＴｋ＋Ｔｓ＝（１００＋１）×Ｔで一定となるようにしつつ、第１テスト遅延値及び第２テスト遅延値それぞれをテストパルスに同期して異なる値に切り替える。さらに、遅延制御回路１では、上述のように、基準可変遅延回路３から出力された基準クロック信号は、ストローブ可変遅延回路１７に入力されている。
【００３７】
したがって、遅延制御回路１では、テストモード中、入力された基準クロック信号は、両方の可変遅延回路３，１７を通過し、そして、その際通過した単位遅延素子に故障がなければ、テストパルスの入力前後で同じ遅延時間（（１００＋１）×Ｔ）を持って、出力端子１８を介して出力される。そのため、以下のようなＬＳＩテスト方法を実施することができる。
【００３８】
遅延制御回路１に対するＬＳＩテスト方法は、下記の１．〜１２．のステップに分けられる。
１．テスト用遅延制御回路９に入力するリセット信号をアサートして、第１テスト遅延値及び第２テスト遅延値を初期値にリセットし、さらに、基準クロック信号、テスト信号、遅延トリガー信号、入力信号を‘０’にしばる。
２．第１設定値選択回路６、第２設定値選択回路１４、入力選択回路１６に入力するテスト信号を‘１’にしばり、基準可変遅延回路３に第１テスト遅延値を設定し、ストローブ可変遅延回路１７に第２テスト遅延値を設定し、ストローブ可変遅延回路１７に基準可変遅延回路から出力された信号を入力するようにする（テストモードにする）。
３．テスト用遅延制御回路９に入力するリセット信号をデアサートする。
４．端子２を介して基準クロック信号を基準可変遅延回路３に入力する。
５．出力端子１８を介して出力された信号（出力信号）の立ち上がりエッジをＬＳＩテスタにてサーチする。
６．上記出力信号の立ち上がりエッジの前後に、ある程度のマージンを含めて、故障の有無を判定するための期間（故障有無判定用期間）を設定する。
７．テスト用遅延制御回路９にトリガ信号としてのパルスを入力し、第１テスト遅延値及び第２テスト遅延値をそれぞれ切り替える。
８．端子２を介して基準クロックを基準可変遅延回路３に入力し、その時の出力信号の立ち上がりが上記６．で設定した故障有無判定用期間内で発生するか否か確認する。
９．出力信号の立ち上がりが故障有無判定用期間内で発生しない場合は、その遅延制御回路１は故障した単位遅延素子を含み不良である、と判断してテストを終了する。
１０．出力信号の立ち上がりが故障有無判定期間内で発生した場合、その時に選択されている遅延制御回路１内の単位遅延素子は良品と判断する。
１１．全ての単位遅延素子のテストが終了していない場合は、すなわち、単位遅延素子の個数Ｎより１つ少ない数の分、パルスをトリガ信号として入力していない場合は、上記７．に戻り、測定を続ける。
１２．全ての単位遅延素子のテストが終了した場合は、遅延制御回路１（の全ての単位可変遅延素子）は良品と判断する。
【００３９】
このように、本発明の遅延制御回路１は、テスト時に基準可変遅延回路３とストローブ可変遅延回路１７を直列に接続し、端子２から入力される基準クロック信号が基準可変遅延回路３とストローブ可変遅延回路１７を通って出力端子１８から出力信号として外部に出力される構造とし、さらに、第１テスト遅延値と第２テスト遅延値とをそれらの和が一定となるように他の値に切り換えることで、故障がない限り、切り換え前後で可変遅延回路３，１７による遅延時間が常に一定になるようにしている。
【００４０】
これにより、基準可変遅延回路３及びストローブ可変遅延回路１７の全ての単位遅延素子について良否検査を行うときに、全ての組み合わせの第１テスト遅延値と第２テスト遅延値について行えばよく、従来のように全ての第１テスト遅延値及び全ての第２テスト遅延値についてそれぞれ別々に行う必要がある場合に比べて、良否検査に掛かる時間が、単純計算で半分となる。また、本発明の遅延制御回路１の検査をするときに、従来のように良否判定期間の設定を対象の単位遅延素子を切り替える毎に行っておらず、１回行えばよいので、良否検査に掛かる時間を短縮できる。そのため、量産性に優れる。
【００４１】
また、良否の判定に用いる値が、同一遅延制御回路内すなわち同一チップ上の単位遅延素子によるものなので、チップ毎のばらつきを考慮して良否判定用期間を設定する必要がないため、安定かつ再現性よくテストを行うことができる。したがって、信頼性が高く且つ不良率の低い遅延制御回路１を含むＡＳＩＣ（Application Specific Integrated Circuit）を提供することができる。
また、位相比較器を用いずにＬＳＩテスタで単位遅延素子の良否を判定することができる。
【００４２】
また、上記の例は、１つの基準可変遅延回路３に対して１つのストローブ可変遅延回路１７を備える構成であるが、複数のストローブ可変遅延回路１７を備える構成であってもよい。この場合は、基準可変遅延回路３と複数のストローブ可変遅延回路１７のそれぞれとは、テストモード時に、基準可変遅延回路３からの出力信号がそれぞれのストローブ可変遅延回路１７へ入力信号として入力されるようにすればよい。
なお、本発明の遅延制御回路は上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは無論である。
【図面の簡単な説明】
【００４３】
【図１】本発明の遅延制御回路の一例を説明するブロック図である。
【図２】図１の遅延制御回路の可変遅延回路の構造の一例を説明するブロック図である。
【図３】従来の遅延制御回路の例を示すブロック図である。
【００４４】
１…遅延制御回路、２，５，７，８…端子、３…基準可変遅延回路、４…位相比較器、６…設定値選択回路、９…テスト用遅延制御回路、１０…基準遅延制御回路、１１…端子、１３…ストローブ遅延制御回路、１４…設定値選択回路、１５…端子、１６…入力選択回路、１７…ストローブ可変遅延回路、１８…出力端子、３０１〜３０ｎ…単位遅延素子、３１…伝送出力端子、３２…遅延素子、３３…入力端子、３４…リターン入力端子、３５…選択回路、３６…出力端子、３７…選択信号入力端子、３８…選択部。
【図１】
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【図２】
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【図３】
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