(57)【要約】【課題】レイアウト面積を削減し、且つ、記憶保持の信頼性を向上する不揮発性半導体メモリ装置を提供する。【解決手段】不揮発性半導体メモリセルは、第１の選択トランジスタ、２つのフローティングゲート型のメモリ素子及び第２の選択トランジスタの順に直列に接続し、レイアウトとしては、トランジスタ形成部２２０にそれぞれの素子のドレイン及びソースを直列に配置し、メモリ素子のコントロールゲート電極であるｎ＋型拡散層２１９をトランジスタ形成部と平行に配置し、メモリ素子のフローティングゲートであるポリシリコン２０３ａ、２０３ｂをトランジスタ形成部２２０とｎ＋型拡散層２１９とに垂直に交わる方向に配置し、第１の選択トランジスタ及び第２の選択トランジスタのゲート電極であるポリシリコン２１４ａ、２１４ｂをトランジスタ形成部２２０と垂直に交わる方向に配置する。【選択図】図７
2010073971.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、
ドレインに第１の端子が接続され、ゲートに第１のセレクト端子が接続された第１の選択トランジスタと、
ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、
ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、
ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
を有し、
前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用される
ことを特徴とする不揮発性半導体メモリセル。
【請求項２】
前記第１のメモリ素子及び前記第２のメモリ素子は、
１層のポリシリコンで形成されたフローティングゲート型のトランジスタである
ことを特徴とする請求項１に記載の不揮発性半導体メモリセル。
【請求項３】
前記第１のメモリ素子及び前記第２のメモリ素子は、
２層のポリシリコンで形成されたフローティングゲート型のトランジスタである
ことを特徴とする請求項２に記載の不揮発性半導体メモリセル。
【請求項４】
前記第１のメモリ素子及び前記第２のメモリ素子にデータを記憶させる場合、
前記第２の端子と前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第１の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第１の電圧以上の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第２の電圧を印加し、
前記第１のメモリ素子及び前記第２のメモリ素子それぞれのドレイン−ソース間に流れる電流によりホットエレクトロンを発生させ、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートに電子が注入され蓄積されるか、
あるいは、前記第１のセレクト端子及び前記第２のセレクト端子に第３の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第４の電圧を印加し、
前記第１のメモリ素子のフローティングゲートからドレインに流れるファウラーノルトハイムのトンネル電流により、該フローティングゲートに電子が注入され蓄積されると共に、前記第２のメモリ素子のフローティングゲートからソースに流れるファウラーノルトハイムのトンネル電流により、該フローティングゲートに電子が注入され蓄積され、
前記第１のメモリ素子及び前記第２のメモリ素子が記憶するデータを消去する場合、
前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子、前記第２の端子、及び前記半導体基板に前記第４の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第８の電圧を印加し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記半導体基板から前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させるか、
あるいは、前記半導体基板及び前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子及び前記第２の端子に第５の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第８の電圧を印加し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させ、
前記第１のメモリ素子及び前記第２のメモリ素子に記憶されているデータを読み出す場合、
前記第２の端子及び前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第６の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第７の電圧を印加し、前記コントロールゲート端子に読み出し電圧を印加し、
前記第１の端子と前記第２の端子との間に電流が流れるか否かで記憶されているデータを読み出す
ことを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリセル。
【請求項５】
半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルであって、
前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、
前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、
前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、
前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、
前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層と
が順に直列方向に配置されたトランジスタ形成部と、
前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、
前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と
を有することを特徴とする不揮発性半導体メモリセル。
【請求項６】
前記第６の拡散層は、ウェル構造によるｎ型拡散層である
ことを特徴とする請求項５に記載の不揮発性半導体メモリセル。
【請求項７】
前記第６の拡散層は、
ｐ型半導体基板上に敷かれたｎ＋型拡散層であるか、あるいは、
ｐ型半導体基板上にディプリーションタイプのトランジスタを形成する際のチャネルインプラによるｎ型拡散層である
ことを特徴とする請求項５に記載の不揮発性半導体メモリセル。
【請求項８】
半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを備える不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、
ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、
ドレインに前記第1のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、
ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
を有すると共に、
前記複数の不揮発性半導体メモリセルは、マトリックス状に配置され、
前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとにコントロールゲート線、ドレイン線及びソース線が設けられ、
それぞれの前記コントロールゲート線には、該コントロールゲート線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記コントロールゲート端子全てが共通接続され、
それぞれの前記ドレイン線には、該ドレイン線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ドレイン端子全てが共通接続され、
それぞれの前記ソース線には、該ソース線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ソース端子全てが共通接続され、
前記マトリックス状に配置された前記不揮発性半導体メモリセルの行ごとに第１のセレクトゲート線及び第２のセレクトゲート線が設けられ、
前記第１のセレクトゲート線には、該第１のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第１のセレクトゲート端子全てが共通接続され、
前記第２のセレクトゲート線には、該第２のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第２のセレクトゲート端子全てが共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項９】
前記半導体基板に印加する電圧を基準電圧として、
選択された前記不揮発性半導体メモリセルにデータの書き込みを行う場合、
該不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第３の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子及び前記第２のメモリ素子のフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、該フローティングゲートに電子が注入されて蓄積され、
選択された前記不揮発性半導体メモリセルのデータの消去を行う場合、
当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、
前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させ、
選択された不揮発性半導体メモリセルが記憶するデータを読み出す場合、
該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第７の電圧を印加し、
該不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを検出し、
選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に書き込みを行うページ書き込みを行う場合、
前記列ごとの前記コントロールゲート線全てに前記第４の電圧を印加し、前記選択された前記行に接続される前記第１のセレクトゲート線及び第２のセレクトゲート線に前記第３の電圧を印加し、該列に接続される前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、
該列を構成する前記不揮発性半導体メモリセルそれぞれの前記第１のメモリセル及び前記第２のメモリセルのフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、該フローティングゲートに電子が注入されて蓄積され、
選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に消去を行うページ消去を行う場合、
前記列ごとに設けられる前記コントロールゲート線全てに対して０Ｖの電圧を印加し、前記列ごとに設けられる全ての前記ドレイン線及び全ての前記ソース線に前記第５の電圧を印加し、選択された前記行に設けられる前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第８の電圧を印加し、
該列を構成する前記不揮発性半導体メモリセルそれぞれが有する前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソース近傍に高電界を加えて、該メモリ素子のフローティングゲートにファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させる
ことを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
選択された前記不揮発性半導体メモリセルに対して該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイを行う場合、
該不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第６の電圧より高い前記第７の電圧を印加し、該不揮発性半導体メモリセルに接続されたコントロールゲート線に電圧を印加して、当該不揮発性半導体メモリセルに電流が流れたか否かで閾値電圧を検出する
ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを複数配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、
前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、
前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、
前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、
前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層と
が順に直列方向に配置されたトランジスタ形成部と、
前記トランジスタ形成部と平行に前記直列方向に配置され、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、
前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と
を備えると共に、
前記メモリセルアレイの配置として、
前記複数の不揮発性半導体メモリセルは、マトリックス状に並べられて配置され、
前記複数の不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する一方の前記不揮発性半導体メモリセルと前記第１のｎ型拡散層を共用し、更に、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、
前記直列方向に平行に配置された前記メモリ素子は、前記第１のメタル配線が直線状に共通接続され、前記第１のｎ型拡散層がコンタクトを介してドレイン線に共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線に共通接続され、
前記直列方向に対して垂直方向に平行に配置された前記メモリ素子は、該垂直方向に隣接する前記不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第４のポリシリコンそれぞれが共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１２】
半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記複数の不揮発性半導体メモリセルは、
ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、
ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、
ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、
ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
を有し、
前記メモリセルアレイは、
前記不揮発性半導体メモリセルが行方向及び列方向にマトリックス状に配置され、
前記不揮発性半導体メモリセルの列ごとに前記コントロールゲートに共通接続されたコントロールゲート線と、
前記不揮発性半導体メモリセルの列ごとに前記ドレイン端子と共通接続されたドレイン線と、
前記不揮発性半導体メモリセルの列ごとに前記ソース端子と共通接続されたソース線と、
前記不揮発性半導体メモリセルの行ごとに前記第１のセレクトゲート端子に接続された第１のセレクトゲート線と、
前記不揮発性半導体メモリセルの行ごとに前記第２のセレクトゲート端子に接続された第２のセレクトゲート線と
を有し、
前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、
前記ソース線とソース電源線との間に設けられた第２のスイッチと、
前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、
前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、
前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号と前記命令信号とに基づいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、
ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、
ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートに第１のコントロールゲート端子が接続された第１のメモリ素子と、
ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに第２のコントロールゲート端子が接続された第２のメモリ素子と、
ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
を有し、
前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用される
ことを特徴とする不揮発性半導体メモリセル。
【請求項１４】
請求項１３に記載の不揮発性半導体メモリセルを複数用いたメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記メモリセルアレイは、
行方向及び列方向のマトリックス状に配置された複数の前記不揮発性半導体メモリセルと、
前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとに前記第１のコントロールゲート端子に共通接続されたコントロールゲート線と、
前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ドレイン端子と共通接続されたドレイン線と、
前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ソース端子と共通接続されたソース線と、
前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第１のセレクトゲート端子と共通接続された第１のセレクトゲート線と、
前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第２のセレクトゲート端子と共通接続された第２のセレクトゲート線と、
を有し、
前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、
前記ソース線とソース電源線との間に設けられた第２のスイッチと、
前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、
前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、
前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号及び前記命令信号に基づいて前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、
を有し、
前記行方向に隣接した前記不揮発性半導体メモリセルは、互いに前記コントロールゲート線を共有し、前記複数の不揮発性半導体メモリセルが有する前記第１のコントロールゲート端子と前記第２のコントロールゲート端子とは、互いに異なる前記コントロールゲート線に接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１５】
前記半導体基板に印加する電圧を基準電圧とし、
書き込みの動作を行う場合、前記制御部は、
選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第１の電圧を印加し、
該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、
選択された前記不揮発性半導体メモリセルと前記コントロールゲートを共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線と、前記第２のセレクトゲート線とを近傍セレクトゲート線とし、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線と、前記近傍セレクトゲート線とに前記第１の電圧を印加し、
予め定めた時間が経過後に前記近傍セレクトゲート線に印加する電圧を０Ｖに変更し、
選択された前記不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、
選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのコントロールゲートから前記半導体基板にファウラーノルトハイムのトンネル電流を発生させ、該メモリ素子それぞれのフローティングゲートに電子が注入されて蓄積されると共に、隣接する列の前記不揮発性半導体メモリセルの前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートには、カップリングにより電位を上げて加えられる電界を緩和し、誤書き込みを防ぎ、
消去の動作を行う場合、前記制御部は、
選択された不揮発性半導体メモリセルに接続された２つの前記コントロールゲート線に０Ｖの電圧を印加し、
選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、
選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、
選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのコントロールゲートにファウラーノルトハイムのトンネル電流を発生させ、該メモリ素子それぞれのフローティングゲートから電子を放出させ、
読み出しの動作を行う場合、前記制御部は、
選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び第２のセレクトゲート線に第７の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、該不揮発性半導体メモリセルに接続された前記コントロールゲート線に前記第６の電圧を印加し、該不揮発性半導体メモリセルと前記コントロールゲート線を共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線、前記第２のセレクトゲート線、前記ドレイン線及び前記ソース線に０Ｖを印加し、
選択された前記不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを読み出し、
選択された前記不揮発性半導体メモリセルに対して該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第７の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第１のメモリ素子及び前記第２のメモリ素子のいずれか一方のメモリ素子にデータ読み出し時に印加する電圧より高い前記第１の電圧を印加し、他方のメモリ素子に閾値電圧を確認するための電圧を印加し、
選択された不揮発性半導体メモリセルに接続された前記第１のセレクトゲート及び前記第２のセレクトゲートをオンにし、前記一方のメモリ素子をオンにし、前記他方のメモリ素子がオンになるか否かを流れる電流により検出する
ことを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、
前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、
前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、
前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、
前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層と
が順に直列方向に配置されたトランジスタ形成部と、
前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコンと交差する位置に配置された第６の拡散層と、
前記トランジスタ形成部と平行に、且つ、前記トランジスタ形成部に対して前記第６のｎ型拡散層と反対側に前記直列方向に、且つ、前記第３のポリシリコンと交差する位置に配置された第７の拡散層と、
前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と、
前記第７の拡散層とコンタクトを介して接続された前記直列方向に配置された第２のメタル配線と
を備えると共に、
前記メモリセルアレイの配置として、
前記複数の不揮発性半導体メモリセルは、行方向及び列方向にマトリックス状に並べられて配置され、
前記不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する前記不揮発性半導体メモリセルと前記直列方向に垂直な方向に対して対称に配置され、隣接する前記不揮発性半導体メモリセルの一方と前記第１のｎ型拡散層を共用し、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、
前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第６の拡散層及び前記第７の拡散層は接続され、
前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第１のメタル配線及び前記第２のメタル配線は接続され、
また、前記不揮発性半導体メモリセルは、前記直列方向の垂直な方向に隣接する前記不揮発性半導体メモリセルと、前記第６の拡散層、前記第１のメタル配線、前記第７の拡散層及び前記第２のメタル配線を共用し、前記第１のポリシリコン及び前記第４のポリシリコンが接続され、
更に、前記不揮発性半導体メモリセルは、前記列ごとに、前記第１のｎ型拡散層がコンタクトを介してドレイン線と共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線と共通接続される
ことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に不揮発性半導体メモリ装置に関し、特に、記憶データの信頼性を高めるメモリ素子、及び該メモリ素子を備える不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリ装置は、電源の供給を停止しても記憶した情報が消えないことから、多くの用途に用いられている。例えば、ＥＥＰＲＯＭの代表的な用途としては、大容量ファイル用途のＮＡＮＤ型フラッシュメモリ、携帯電話等の記憶制御に用いるＮＯＲ型フラッシュメモリであり、また、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。
【０００３】
また、いつでも用途に応じて書き換えができる便利さから、マイコン内のマスクＲＯＭ（Read Only Memory）の置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。更に、近年では、システムＬＳＩや、論理ＩＣの内部メモリとして不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Embedded Memory）が使用されている。更に、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも使用されている。
【０００４】
図１９は、従来例として、不揮発性半導体メモリセル９を示す概略図である。図１９（ａ）は、不揮発性半導体メモリセル９の等価回路を示し、（ｂ）は、不揮発性半導体メモリセル９のレイアウトの構成を示す概略図であり、（ｃ）は、（ｂ）のＡ９−Ａ’９に沿った断面構造を示す概略図であり、（ｄ）は、（ｂ）のＢ９−Ｂ’９に沿った断面構造を示す概略図である。
図１９（ａ）に示すように、不揮発性半導体メモリセル９は、トランジスタＴｒ９、ドレイン端子Ｄ、ソース端子Ｓ、コントロールゲート端子ＣＧ、コントロールゲート端子ＣＧに接続されたフローティングゲートＦＧ、及びコントロールゲートとフローティングゲートＦＧとの間のキャパシタＣ（ＦＣ）を有する。
【０００５】
構造的には、図１９（ｂ）〜（ｄ）に図示するように、ｐ型半導体基板９００上に形成されたｎ型ウェル９０１、ｎ型ウェル９０１上に形成されたｎ＋型拡散領域９０２、フローティングゲートＦＧとなるポリシリコン９０３、トランジスタＴｒ９のドレインとなるｎ＋型拡散層９０４、トランジスタＴｒ９のソースとなるｎ＋型拡散層９０５、トランジスタＴｒ９のゲート領域部９０６、トランジスタＴｒ９のソースにコンタクト９０７ｂを介して接続され、ソース端子Ｓに相等するメタル配線９０８、トランジスタＴｒ９のドレインにコンタクト９０７ａを介して接続され、ドレイン端子Ｄに相等するメタル配線９０９、トランジスタＴｒ９のチャネルが形成されるゲート領域部９１０、ｎ＋拡散領域９０２にコンタクト９１２ａ、９１２ｂを介して接続されるコントロールゲートとなるメタル配線９１１、不揮発性半導体メモリセル９の分離用フィールド酸化膜９１３により構成される。
【０００６】
図２０は、不揮発性半導体メモリセル９の書き込み動作、消去動作及び読み出し動作における各端子の電圧関係を示す図である。図示されるように、書き込みには２通りの方法、書き込み１と書き込み２とがある。
【０００７】
（書き込み１の動作）
書き込み１の動作は、コントロールゲート端子ＣＧに７Ｖの電圧を印加し、ドレイン端子Ｄに５Ｖの電圧を印加し、ソース端子Ｓ及び半導体基板９００に０Ｖの電圧を印加して行う。これにより、カップリング用のキャパシタＣ（ＦＣ）によって、後述するカップリング比の設定により、フローティングゲートＦＧの電圧が約４．２Ｖ位になり、トランジスタＴｒ９のチャネルがオンする。このとき、ドレイン端子Ｄに５Ｖが印加されているので、トランジスタＴｒ９は、飽和領域での動作となり過剰電圧が印加されるので、ドレイン付近ではチャネル電流と共に、高エネルギーを有する電子であるホットエレクトロンが発生する。フローティングゲートＦＧには、ホットエレクトロンが注入されて蓄積される。このように、フローティングゲートＦＧに電子が注入されて蓄積されると、不揮発性半導体メモリセル９の閾値電圧が初期状態より高い電圧に変化する。不揮発性半導体メモリセル９の閾値電圧が初期状態より高い電圧に変化した状態を書き込み状態という。
【０００８】
（書き込み２の動作）
書き込み２の動作は、コントロールゲート端子ＣＧに１２Ｖの電圧を印加し、ドレイン端子Ｄ、ソース端子Ｓ及び半導体基板９００に０Ｖの電圧を印加して行う。これにより、ｐ型半導体基板９００とフローティングゲートＦＧとの間に高電界が加わり、ファウラーノルトハイム（Fowler-Nordheim）電流（以下、ＦＮ電流という）により電子がゲート酸化膜を抜けて、チャネルからフローティングゲートに注入され、蓄積される。これにより、不揮発性半導体メモリセル９の閾値電圧は、高くなり、データが書き込まれた状態（以下、書き込み状態という。）となる。
【０００９】
（消去１の動作）
消去１の動作は、コントロールゲート端子ＣＧに０Ｖの電圧を印加し、ドレイン端子Ｄ、ソース端子Ｓ及びｐ型半導体基板９００に１０Ｖの電圧を印加して行う。これにより、ｐ型半導体基板９００とフローティングゲートＦＧとの間に高電界が加わり、ＦＮ電流が流れると共に、フローティングゲートＦＧから電子が半導体基板に放出される。これにより、不揮発性半導体メモリセル９の閾値電圧が下がる。不揮発性半導体メモリセル９の閾値電圧が、初期状態より低い電圧に変化しデータが消去された状態（以下、消去状態という）となる。
【００１０】
（消去２の動作）
消去２の動作は、ソース端子Ｓに８Ｖの電圧を印加し、コントロールゲート端子ＣＧ、ドレイン端子Ｄ及びｐ型半導体基板９００に０Ｖの電圧を印加して行う。これにより、ソース付近に高電界が加わり、ＦＮ電流とホットホールとが発生し、フローティングゲートＦＧから電子が放出される。これにより、メモリ素子９の閾値電圧が下がり、消去状態になる。
【００１１】
（読み出し）
読み出しは、コントロールゲート端子ＣＧに３Ｖの電圧を印加し、ドレイン端子Ｄに１Ｖの電圧を印加して行う。
なお、読み出し時にコントロールゲート端子ＣＧに印加される電圧（３Ｖ）に対して不揮発性半導体メモリセル９の閾値電圧が高い状態（書き込み状態）の場合をデータ”０”が記憶されているとし、不揮発性半導体メモリセル９の閾値電圧が低い状態（消去状態）の場合を”１”が記憶されているとする。
【００１２】
次に、図２１は、不揮発性半導体メモリセル９が書き込み状態の場合の静特性を模式的に示すグラフである。縦軸方向は、ドレイン電流Ｉｄを示し、横軸方向は、ドレイン電圧Ｖｄを示している。ドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係である静特性は、実線で示されている。ドレインに印加する電圧をＶＢＤまで上昇させる過程では、ホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートＦＧに注入される。これにより、フローティングゲートＦＧの電位が下がり、見かけ上、閾値電圧が高くなる。閾値電圧が高くなると、ドレイン電流は、急激に減少する。更にドレイン電圧を上げてＶＢＤに達すると、ブレークダウンが起こり、ドレイン電流は急激に増加する。
【００１３】
負荷線が２つ図示されているが、通常はＮＭＯＳ負荷１のように不揮発性半導体メモリセル９の負荷を設定し、図示する動作点１を書き込み動作の電圧とする。ＮＭＯＳ負荷２と図示するように負荷を設定すると、書き込み動作の電圧は、動作点２で図示される電圧となる。動作点２の状態で書き込みを行う場合、不揮発性半導体メモリセル９がブレークダウンしている領域で書き込み動作を行うため、ホットエレクトロンが非常に多く発生するので、書き込み特性は良くなる。一方、ホットホールも非常に多く発生するために、信頼性的には好ましくなく、大電流が流れるために制御が困難になるという問題がある。このため、大電流が流れずに書き込みを行える動作点１に示されるようなポイントを書き込み動作に用いることが好ましい。
【００１４】
図２２は、ホットエレクトロンをフローティングゲートＦＧに注入する書き込み特性を模式的に示すグラフである。縦軸方向は、不揮発性半導体メモリセル９の閾値電圧を示し、横軸方向は、書き込み時間の対数（log）を示している。ドレイン電圧をパラメータとしてとり、ドレイン電圧が高い場合（ＶＤｈ）とドレイン電圧が低い場合（ＶＤｌ）とを比較している。ＶＣＧで示される電圧は、読み出し動作において不揮発性半導体メモリセル９のコントロールゲート端子ＣＧに印加される読み出し電圧である。ドレイン電圧が高い場合は、ドレイン電圧が低い場合に比べ、閾値電圧を短時間で変化させることができる。
【００１５】
書き込み２の動作は、ファウラーノルトハイムのトンネル効果による書き込みである。コントロールゲート端子ＣＧに１２Ｖの電圧を印加し、ドレイン端子Ｄ、ソース端子Ｓ及び半導体基板９００に０Ｖの電圧を印加して行う。フローティングゲートＦＧの電位は、７．２Ｖとなり、ソース、ドレインあるいはチャネル領域からフローティングゲートＦＧに電子が注入されて蓄積される。
図２３は、ファウラーノルトハイムのトンネル効果による書き込み特性を模式的に示すグラフである。縦軸方向は、閾値電圧を示し、横軸方向は、書き込み時間の対数（log）を示している。閾値電圧は、書き込み時間（logt）に対して直線的に増加する。
【００１６】
図２４は、消去１の特性を模式的に示すグラフである。縦軸方向は、閾値電圧を示し、横軸方向は、書き込み時間の対数（log）を示す。図示するように、前述の書き込み特性と逆の特性となる。消去１の動作は、コントロールゲート端子ＣＧに０Ｖの電圧を印加し、ドレイン端子Ｄ、ソース端子Ｓ及びｐ型半導体基板に１０Ｖの電圧を印加して行う。
なお、読み出し動作においてコントロールゲートに印加する電圧をＶＣＧすると、ＶＣＧより、閾値電圧が高い領域を書き込み状態、低い領域を消去状態という。
【００１７】
図２５は、消去時にＶＣＧ＝０Ｖとしたときの、ドレインに印加するドレイン電圧に対するドレイン電流の特性を模式的に示すグラフである。縦軸方向は、ドレイン電流を示し、横軸方向は、ドレイン電圧を示している。ドレインに印加する電圧を徐々に高くすると、ドレイン近傍に空乏層の電界集中が起こり、いわゆる高エネルギーによりＢｔｏＢ（Band to Band）電流（バンド・バンド間電流）が流れ、ホールと電子のペアが発生する。高エネルギーを有する正孔であるホットホールの一部がフローティングゲートＦＧに取り込まれる。更に電圧を上げると、ドレインとフローティングゲートＦＧとの間の酸化膜に過電界が加わり、ファウラーノルトハイムのトンネル電流が流れ、フローティングゲートＦＧからドレインへ電子が放出される。続いて電圧を上げると、ジャンクションブレークダウンが起こり、大電流がドレインとｐ型半導体基板との間に流れる。このブレークダウン電圧をＶＢＤという。消去の特性としては、図２４と同様の特性が得られる。
書き込み、消去を行うと、フローティングゲートＦＧ内の電子の数が増減し、その結果、閾値電圧が変化する。
【００１８】
図２６は、初期状態、書き込み状態及び消去状態のゲート電圧とドレイン電流との特性（Ｖｇ−Ｉｄ特性）の一例を模式的に示すグラフである。初期状態の閾値電圧は０．５Ｖであり、書き込み動作を行うと閾値電圧は高くなり、５Ｖに閾値電圧が変化する。また、消去動作を行うと閾値電圧は低くなり、−３Ｖへと負の値に閾値電圧が変化する。
【００１９】
図２７は、不揮発性半導体メモリセル９のカップリング系の等価回路を示す図である。コントロールゲート端子ＣＧに印加される電位をＶＣＧ、コントロールゲート端子ＣＧとフローティングゲートＦＧの静電容量をＣ（ＦＣ）、ソースＳに印加される電位をＶＳ、ソースＳとフローティングゲートＦＧとの間の静電容量をＣ（ＦＳ）、半導体基板ＳＵＢに印加される電位をＶｓｕｂ、半導体基板ＳＵＢとフローティングゲートＦＧとの間の静電容量をＣ（ＦＢ）、ドレインＤに印加される電位をＶＤ、ドレインＤとフローティングゲートＦＧとの間の静電容量をＣ（ＦＤ）、フローティングゲートに印加される電位をＶＦＧとする。
フローティングゲートＦＧの状態が初期状態（中性状態）のとき、この系のトータルチャージは、ゼロであるから次式（１）が成り立つ。
【００２０】
【数１】
2010073971.tif 000003
【００２１】
この系の総静電容量をＣＴとすると、ＣＴは次式（２）で表される。
【００２２】
【数２】
2010073971.tif 000004
【００２３】
式（２）を用いて、式（１）をＶＦＧについて変形すると次式（３）と表せる。
【００２４】
【数３】
2010073971.tif 000005
【００２５】
ここで、Ｃ（ＦＤ）＝Ｃ（ＦＳ）≒０，Ｖｓｕｂ＝ＶＳ＝０とすると、式（３）は次式（４）のように表される。
【００２６】
【数４】
2010073971.tif 000006
【００２７】
ここで、Ｃ（ＦＧ）／｛Ｃ（ＦＣ）｝＋Ｃ（ＦＢ）＝α（カップリング比）とすると、式（４）は、次式（５）で表される。
【００２８】
【数５】
2010073971.tif 000007
【００２９】
通常α≒０．６に設定し、フローティングゲートＦＧなどの静電容量を定めて、不揮発性半導体メモリセルの設計を行う。
【００３０】
このような、電荷保持型の不揮発性半導体メモリセルには、フローティングゲートからの電荷が抜ける電荷抜けにより、記憶されているデータが維持できなくなる信頼性の低下という問題がある。
【００３１】
図２８に、電荷保持（データリテンション）特性を示す。縦軸方向は、閾値電圧を示し、横軸方向は時間の対数（log）を示している。酸化膜には欠陥等があり、その欠陥からフローティングゲート内に蓄積されている電荷が微小に放出されると、書き込みセル（電子が初期状態よりも多く蓄積されている状態）及び消去セル（電子が初期状態より電子が少ない状態、換言すれば、正孔が注入され蓄積されている状態）は、時間の経過と共に、初期状態（中性状態、フローティングゲート内に電荷の偏りがない状態）の閾値電圧に漸近する。この時間経過と共にフローティングゲートに蓄積された電荷が抜ける不良は、酸化膜の欠陥による不良なので、製造過程における酸化膜の欠陥のあるメモリセルとないメモリセルとが混在する。また、別の不良の要因としては、書き込み及び消去の動作を繰り返して行う過程で酸化膜が劣化して、同様の不良が発生するケースもある。
【００３２】
このような問題の解決方法として、図２９に示すような回路がある（特許文献１）。電荷保持型のメモリ素子Ｔｒ９２、Ｔｒ９３と２つ備えることにより、一方のメモリ素子が不良となっても、他方が正常に動作するならば、メモリセルとしてデータを保持できるというものである。
【特許文献１】特許第２６８５９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３３】
しかしながら、従来例の不揮発性半導体メモリセルのように複数のメモリ素子を並列に配置する構成は、レイアウト面積が大きくなるという問題がある。
【００３４】
本発明は、かかる実情に鑑みてなされたものであり、本発明の目的は、レイアウト面積を削減し、且つ、記憶保持の信頼性を向上する不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００３５】
（１）上記問題を解決するために、本発明は、半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子が接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有し、前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用されることを特徴とする不揮発性半導体メモリセルである。
【００３６】
（２）また、本発明は、上記記載の発明において、前記第１のメモリ素子及び前記第２のメモリ素子は、１層のポリシリコンで形成されたフローティングゲート型のトランジスタであることを特徴とする。
【００３７】
（３）また、本発明は、上記記載の発明において、前記第１のメモリ素子及び前記第２のメモリ素子は、２層のポリシリコン形成されたフローティングゲート型のトランジスタであることを特徴とする。
【００３８】
（４）また、本発明は、上記記載の発明において、前記第１のメモリ素子及び前記第２のメモリ素子にデータを記憶させる場合、前記第２の端子と前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第１の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第１の電圧以上の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第２の電圧を印加し、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのドレイン−ソース間に流れる電流によりホットエレクトロンを発生させ、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートに電子が注入され蓄積されるか、あるいは、前記第１のセレクト端子及び前記第２のセレクト端子に第３の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第４の電圧を印加し、前記第１のメモリ素子のフローティングゲートからドレインに流れるファウラーノルトハイムのトンネル電流により、該フローティングゲートに電子が注入され蓄積されると共に、前記第２のメモリ素子のフローティングゲートからソースに流れるファウラーノルトハイムのトンネル電流により、該フローティングゲートに電子が注入され蓄積され、前記第１のメモリ素子及び前記第２のメモリ素子が記憶するデータを消去する場合、前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子、前記第２の端子、及び前記半導体基板に前記第４の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第８の電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記半導体基板から前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させるか、あるいは、前記半導体基板及び前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子及び前記第２の端子に第５の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第８の電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させ、前記第１のメモリ素子及び前記第２のメモリ素子に記憶されているデータを読み出す場合、前記第２の端子及び前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第６の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第７の電圧を印加し、前記コントロールゲート端子に読み出し電圧を印加し、前記第１の端子と前記第２の端子との間に電流が流れるか否かで記憶されているデータを読み出すことを特徴とする。
【００３９】
（５）また、本発明は、半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルであって、前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線とを有することを特徴とする不揮発性半導体メモリセルである。
【００４０】
（６）また、本発明は、上記記載の発明において、前記第６の拡散層は、ウェル構造によるｎ型拡散層であることを特徴とする。
【００４１】
（７）また、本発明は、上記記載の発明において、前記第６の拡散層は、ｐ型半導体基板上に敷かれたｎ＋型拡散層であるか、あるいは、ｐ型半導体基板上にディプリーションタイプのトランジスタを形成する際のチャネルインプラによるｎ型拡散層であることを特徴とする。
【００４２】
（８）また、本発明は、半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを備える不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有すると共に、前記複数の不揮発性半導体メモリセルは、マトリックス状に配置され、前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとにコントロールゲート線、ドレイン線及びソース線が設けられ、それぞれの前記コントロールゲート線には、該コントロールゲート線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記コントロールゲート端子全てが共通接続され、それぞれの前記ドレイン線には、該ドレイン線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ドレイン端子全てが共通接続され、
それぞれの前記ソース線には、該ソース線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ソース端子全てが共通接続され、前記マトリックス状に配置された前記不揮発性半導体メモリセルの行ごとに第１のセレクトゲート線及び第２のセレクトゲート線が設けられ、前記第１のセレクトゲート線には、該第１のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第１のセレクトゲート端子全てが共通接続され、前記第２のセレクトゲート線には、該第２のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第２のセレクトゲート端子全てが共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【００４３】
（９）また、本発明は、上記記載の発明において、前記半導体基板に印加する電圧を基準電圧として、選択された前記不揮発性半導体メモリセルにデータの書き込みを行う場合、該不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第３の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子及び前記第２のメモリ素子のフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、該フローティングゲートに電子が注入されて蓄積され、選択された前記不揮発性半導体メモリセルのデータの消去を行う場合、当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させ、選択された不揮発性半導体メモリセルが記憶するデータを読み出す場合、該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第７の電圧を印加し、該不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを検出し、選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に書き込みを行うページ書き込みを行う場合、前記列ごとの前記コントロールゲート線全てに前記第４の電圧を印加し、前記選択された前記行に接続される前記第１のセレクトゲート線及び第２のセレクトゲート線に前記第３の電圧を印加し、該列に接続される前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、該列を構成する前記不揮発性半導体メモリセルそれぞれの前記第１のメモリセル及び前記第２のメモリセルのフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、該フローティングゲートに電子が注入されて蓄積され、選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に消去を行うページ消去を行う場合、前記列ごとに設けられる前記コントロールゲート線全てに対して０Ｖの電圧を印加し、前記列ごとに設けられる全ての前記ドレイン線及び全ての前記ソース線に前記第５の電圧を印加し、選択された前記行に設けられる前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第８の電圧を印加し、該列を構成する前記不揮発性半導体メモリセルそれぞれが有する前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソース近傍に高電界を加えて、該メモリ素子のフローティングゲートにファウラーノルトハイムのトンネル電流を流し、該フローティングゲートから電子を放出させることを特徴とする。
【００４４】
（１０）また、本発明は、上記記載の発明において、選択された前記不揮発性半導体メモリセルに対して該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイを行う場合、該不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第６の電圧より高い前記第７の電圧を印加し、該不揮発性半導体メモリセルに接続されたコントロールゲート線に電圧を印加して、当該不揮発性半導体メモリセルに電流が流れたか否かで閾値電圧を検出することを特徴とする。
【００４５】
（１１）また、本発明は、半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを複数配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に配置され、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線とを備えると共に、前記メモリセルアレイの配置として、前記複数の不揮発性半導体メモリセルは、マトリックス状に並べられて配置され、前記複数の不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する一方の前記不揮発性半導体メモリセルと前記第１のｎ型拡散層を共用し、更に、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、前記直列方向に平行に配置された前記メモリ素子は、前記第１のメタル配線が直線状に共通接続され、前記第１のｎ型拡散層がコンタクトを介してドレイン線に共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線に共通接続され、前記直列方向に対して垂直方向に平行に配置された前記メモリ素子は、該垂直方向に隣接する前記不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第４のポリシリコンそれぞれが共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【００４６】
（１２）また、本発明は、半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記複数の不揮発性半導体メモリセルは、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有し、前記第１のメモリセル素子及び前記第２のメモリ素子に対してデータを書きこむ場合、前記第１のセレクトゲート信号及び前記第２のセレクトゲート信号前記メモリセルアレイは、前記不揮発性半導体メモリセルが行方向及び列方向にマトリックス状に配置され、前記不揮発性半導体メモリセルの列ごとに前記コントロールゲートに共通接続されたコントロールゲート線と、前記不揮発性半導体メモリセルの列ごとに前記ドレイン端子と共通接続されたドレイン線と、前記不揮発性半導体メモリセルの列ごとに前記ソース端子と共通接続されたソース線と、前記不揮発性半導体メモリセルの行ごとに前記第１のセレクトゲート端子に接続された第１のセレクトゲート線と、前記不揮発性半導体メモリセルの行ごとに前記第２のセレクトゲート端子に接続された第２のセレクトゲート線とを有し、前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、前記ソース線とソース電源線との間に設けられた第２のスイッチと、前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号と前記命令信号とに基づいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、を備えることを特徴とする不揮発性半導体メモリ装置である。
【００４７】
（１３）また、本発明は、半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートに第１のコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに第２のコントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有し、前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用されることを特徴とする不揮発性半導体メモリセルである。
【００４８】
（１４）また、本発明は、上記発明に記載の不揮発性半導体メモリセルを複数用いたメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記メモリセルアレイは、行方向及び列方向のマトリックス状に配置された複数の前記不揮発性半導体メモリセルと、前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとに前記第１のコントロールゲート端子に共通接続されたコントロールゲート線と、前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ドレイン端子と共通接続されたドレイン線と、前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ソース端子と共通接続されたソース線と、前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第１のセレクトゲート端子と共通接続された第１のセレクトゲート線と、前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第２のセレクトゲート端子と共通接続された第２のセレクトゲート線と、を有し、前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、前記ソース線とソース電源線との間に設けられた第２のスイッチと、前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号及び前記命令信号に基づいて前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、を有し、前記行方向に隣接した前記不揮発性半導体メモリセルは、互いに前記コントロールゲート線を共有し、前記複数の不揮発性半導体メモリセルが有する前記第１のコントロールゲート端子と前記第２のコントロールゲート端子とは、互いに異なる前記コントロールゲート線に接続されることを特徴とする不揮発性半導体メモリ装置である。
【００４９】
（１５）また、本発明は、上記記載の発明において、前記半導体基板に印加する電圧を基準電圧とし、書き込みの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第１の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルと前記コントロールゲートを共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線と、前記第２のセレクトゲート線とを近傍セレクトゲート線とし、該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線と、前記近傍セレクトゲート線とに前記第１の電圧を印加し、予め定めた時間が経過後に前記近傍セレクトゲート線に印加する電圧を０Ｖに変更し、選択された前記不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのコントロールゲートから前記半導体基板にファウラーノルトハイムのトンネル電流を発生させ、該メモリ素子それぞれのフローティングゲートに電子が注入されて蓄積されると共に、隣接する列の前記不揮発性半導体メモリセルの前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートには、カップリングにより電位を上げて加えられる電界を緩和し、誤書き込みを防ぎ、消去の動作を行う場合、前記制御部は、選択された不揮発性半導体メモリセルに接続された２つの前記コントロールゲート線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第８の電圧を印加し、  選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのコントロールゲートにファウラーノルトハイムのトンネル電流を発生させ、該メモリ素子それぞれのフローティングゲートから電子を放出させ、読み出しの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び第２のセレクトゲート線に第７の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、該不揮発性半導体メモリセルに接続された前記コントロールゲート線に前記第６の電圧を印加し、該不揮発性半導体メモリセルと前記コントロールゲート線を共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線、前記第２のセレクトゲート線、前記ドレイン線及び前記ソース線に０Ｖを印加し、選択された前記不揮発性半導体メモリセルに電���が流れるか否かで記憶されているデータを読み出し、選択された前記不揮発性半導体メモリセルに対して該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第７の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第１のメモリ素子及び前記第２のメモリ素子のいずれか一方のメモリ素子にデータ読み出し時に印加する電圧より高い前記第１の電圧を印加し、他方のメモリ素子に閾値電圧を確認するための電圧を印加し、選択された不揮発性半導体メモリセルに接続された前記第１のセレクトゲート及び前記第２のセレクトゲートをオンにし、前記一方のメモリ素子をオンにし、前記他方のメモリ素子がオンになるか否かを流れる電流により検出することを特徴とする。
【００５０】
（１６）また、本発明は、半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコンと交差する位置に配置された第６の拡散層と、前記トランジスタ形成部と平行に、且つ、前記トランジスタ形成部に対して前記第６のｎ型拡散層と反対側に前記直列方向に、且つ、前記第３のポリシリコンと交差する位置に配置された第７の拡散層と、前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と、前記代７の拡散層とコンタクトを介して接続された前記直列方向に配置された第２のメタル配線とを備えると共に、前記メモリセルアレイの配置として、前記複数の不揮発性半導体メモリセルは、行方向及び列方向にマトリックス状に並べられて配置され、前記不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する前記不揮発性半導体メモリセルと前記直列方向に垂直な方向に対して対称に配置され、隣接する前記不揮発性半導体メモリセルの一方と前記第１のｎ型拡散層を共用し、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第６の拡散層及び前記第７の拡散層は接続され、前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第１のメタル配線及び前記第２のメタル配線は接続され、また、前記不揮発性半導体メモリセルは、前記直列方向の垂直な方向に隣接する前記不揮発性半導体メモリセルと、前記第６の拡散層、前記第１のメタル配線、前記第７の拡散層及び前記第２のメタル配線を共用し、前記第１のポリシリコン及び前記第４のポリシリコンが接続され、更に、前記不揮発性半導体メモリセルは、前記列ごとに、前記第１のｎ型拡散層がコンタクトを介してドレイン線と共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線と共通接続されることを特徴とする不揮発性半導体メモリ装置である。
【発明の効果】
【００５１】
この発明によれば、メモリ素子を平面状に直列に配置し、選択トランジスタと直列に配置することにより、少ない配置面積でなお且つ記憶保持の信頼性を向上させた不揮発性半導体メモリセル及びそれを用いた不揮発性半導体メモリ装置を実現することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施形態によるメモリ素子及び該メモリ素子を用いた不揮発性半導体メモリ装置を図面を参照して説明する。
【００５３】
（第１実施形態）
図１は、不揮発性半導体メモリセル１の回路構成を示す概略図である。図示するように、不揮発性半導体メモリセル１は、選択トランジスタＴｒ１１（第１の選択トランジスタ）、選択トランジスタＴｒ１４（第２の選択トランジスタ）、フローティングゲート型のメモリ素子Ｔｒ１２（第１のメモリ素子）、フローティングゲート型のメモリ素子Ｔｒ１３（第２のメモリ素子）を備える。
選択トランジスタＴｒ１１は、ドレインがドレイン端子Ｄ（第１の端子）に接続され、ゲートがセレクトゲート端子ＳＧＤ（第１のセレクト端子）に接続され、ソースがメモリ素子Ｔｒ１２のドレインと接続される。メモリ素子Ｔｒ１２は、ゲートがコントロールゲート端子ＣＧに接続され、ソースがメモリ素子Ｔｒ１３のドレインに接続される。メモリ素子Ｔｒ１３は、ゲートがコントロールゲート端子ＣＧに接続され、ソースが選択トランジスタＴｒ１４のドレインに接続される。選択トランジスタＴｒ１４は、ゲートがセレクトゲート端子ＳＧＳ（第２のセレクト端子）に接続され、ソースがソース端子Ｓに接続される。すなわち、ドレイン端子Ｄとソース端子Ｓとの間に、選択トランジスタＴｒ１１、メモリ素子Ｔｒ１２、メモリ素子Ｔｒ１３及び選択トランジスタＴｒ１４が直列に接続されている。
【００５４】
次に、図２及び図３を用いて、不揮発性半導体メモリセル１のレイアウトについて説明する。図２は、不揮発性半導体メモリセル１のレイアウトの構成を示す概略図である。図３（ａ）は、図２のＡ１−Ａ’１に沿った断面構造を示す概略図である。図３（ｂ）は、図２のＢ１−Ｂ’１に沿った断面構造を示す概略図である。図３（ｃ）は、図２のＣ１−Ｃ’１に沿った断面構造を示す概略図である。
不揮発性半導体メモリセル１は、ｐ型半導体基板１００上に形成（配置）される。トランジスタ形成部１２０には、ｎ型拡散層１０４（第１のｎ型拡散層）、ｎ型拡散層１１６（第２のｎ型拡散層）、ｎ型拡散層１１７（第３のｎ型拡散層）、ｎ型拡散層１１８（第４のｎ型拡散層）、ｎ型拡散層１０５（第５のｎ型拡散層）が順に直列方向（第１の方向）に形成される。ｎ型拡散層１０４とｎ型拡散層１１６とは、選択トランジスタＴｒ１１のチャネルが形成されるゲート領域部１１５ａを介して対向して配置される。ｎ型拡散層１１６とｎ型拡散層１１７とは、メモリ素子Ｔｒ１２のチャネルが形成されるゲート領域部１０６ａを介して対向して配置される。ｎ型拡散層１１７とｎ型拡散層１１８とは、メモリ素子Ｔｒ１３のチャネルが形成されるゲート領域部１０６ｂを介して対向して配置される。ｎ型拡散層１１８とｎ型拡散層１０５とは、選択トランジスタＴｒ１４のチャネルが形成されるゲート領域部１１５ｂを介して対向して配置される。
また、ｎ型拡散層１０４は、コンタクト１０７ａを介して、ドレイン端子Ｄと接続される。また、ｎ型拡散層１０５は、コンタクト１０７ｂを介して、ソース端子Ｓと接続される。
【００５５】
ポリシリコン１１４ａ（第１のポリシリコン）は、ゲート領域部１１５ａの上部に設けられた選択トランジスタＴｒ１１のゲート電極である。ポリシリコン１０３ａ（第２のポリシリコン）は、ゲート領域部１０６ａの上部に設けられたメモリ素子Ｔｒ１２のゲート電極である。ポリシリコン１０３ｂ（第３のポリシリコン）は、ゲート領域部１０６ｂの上部に設けられたメモリ素子Ｔｒ１３のゲート電極である。ポリシリコン１１４ｂ（第４のポリシリコン）は、ゲート領域部１１５ｂの上部に設けられた選択トランジスタＴｒ１４のゲート電極である。
ｎ型拡散層１０１（第６の拡散層）は、ｐ型半導体基板１００上にウェル構造を有している。また、ｎ型拡散層１０１は、トランジスタ形成部１２０と平行に設けられ、ポリシリコン１０３ａ、１０３ｂと交差する位置に配置される。また、ｎ型拡散層１０１は、一部が凸状に盛り上がったゲート領域部１０２（１１０ａ、１１０ｂ）がポリシリコン１０３ａ、１０３ｂとの間隔を狭くする形状に形成される。この間隔によりフローティングゲートの静電容量の設定が行われる。また、ポリシリコン１０３ａ、１０３ｂは、トランジスタ形成部１２０の直列方向に対して垂直に配置される。メタル配線１１１（第１のメタル配線）は、コンタクト１１２ａ、１１２ｂを介して、ｎ型拡散層１０１とコントロールゲート端子ＣＧとを接続する。なお、図示しないが、ゲート領域部１０２のポリシリコン１１４ａ、１０３ａ、１０３ｂ、１１４ｂの下以外の領域には、ｎ型（ｎ＋）拡散層が形成される。
【００５６】
図４は、不揮発性半導体メモリセル１の書き込み１、書き込み２、消去１、消去２及び読み出しの動作電圧を示す図である。メモリ素子Ｔｒ１２、Ｔｒ１３のフローティングゲートに電子が注入されて蓄積される書き込み１の動作及び書き込み２の動作、メモリ素子Ｔｒ１２、Ｔｒ１３のフローティングゲートから電子を放出させる消去１の動作及び消去２の動作、メモリ素子Ｔｒ１２、Ｔｒ１３が記憶しているデータを読み出す動作、それぞれの場合に印加する電圧が示されている。
【００５７】
（書き込み１の動作）
ドレイン端子Ｄに５Ｖの電圧（第１の電圧）を印加し、ソース端子Ｓ及び半導体基板１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ、ＳＧＳにドレイン端子Ｄに印加した電圧以上の７Ｖの電圧（第３の電圧）を印加し、コントロールゲート端子ＣＧにドレイン端子Ｄに印加した電圧以上の９Ｖの電圧（第２の電圧）を印加する。
メモリ素子Ｔｒ１２、Ｔｒ１３が直列に接続されているため書き込みに時間を要する場合があり、コントロールゲート端子ＣＧに印加する電圧を高めの９Ｖの電圧に設定している。ここで、メモリ素子Ｔｒ１２、Ｔｒ１３のドレイン及びゲートに印加する電圧は、メモリ素子Ｔｒ１２、１３が飽和領域で動作する電圧である。
このとき、メモリ素子Ｔｒ１２、Ｔｒ１３各々のゲート領域部１０６ａ、１０６ｂにチャネルが形成され、チャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートに注入されて蓄積される。これにより、不揮発性半導体メモリセル１の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
【００５８】
（書き込み２の動作）
ドレイン端子Ｄ、ソース端子Ｓ、半導体基板１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ、ＳＧＳに７Ｖの電圧を印加し、コントロールゲート端子ＣＧに１２Ｖの電圧（第４の電圧）を印加する。ここで、コントロールゲート端子ＣＧに印加する電圧（第４の電圧）は、半導体基板１００とメモリ素子Ｔｒ１２、１３それぞれのコントロールゲートとの間でファウラーノルトハイムのトンネル電流を発生させる電圧である。
このとき、メモリ素子Ｔｒ１２、Ｔｒ１３のフローティングゲートと半導体基板１００との間に高電界が加わり、ＦＮ電流が発生し、電子がフローティングゲートに注入されて蓄積される。これにより、不揮発性半導体メモリセル１の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
この書き込み２は、ＦＮ電流による書き込みであり、書き込み１と異なり、複数のメモリ素子Ｔｒ１２、Ｔｒ１３に対して同時に書き込みを行っても書き込み時間の特性への影響はない。
【００５９】
（消去１の動作）
コントロールゲート端子ＣＧに０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ、ＳＧＳ、ドレイン端子Ｄ、ソース端子Ｓ及び半導体基板１００に１２Ｖの電圧を印加する。
このとき、書き込み２の場合と逆方向にＦＮ電流が流れ、フローティングゲートから電子が放出され、閾値電圧が初期状態より低い電圧に変化した消去状態となる。
【００６０】
（消去２の動作）
ドレイン端子Ｄ及びソース端子Ｓに１０Ｖの電圧（第５の電圧）を印加し、半導体基板１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ、ＳＧＳにドレイン端子Ｄ及びソース端子Ｓに印加した電圧以上の１２Ｖ（第８の電圧）の電圧を印加し、コントロールゲート端子ＣＧに０Ｖの電圧を印加する。ここで、セレクトゲート端子ＳＧＤ、ＳＧＳに印加する１２Ｖの電圧（第８の電圧）は、ドレイン端子Ｄ及びソース端子Ｓに印加した電圧と選択トランジスタＴｒ１１、１２の閾値電圧とを併せた電圧より高い電圧である。すなわち、（セレクトゲート端子ＳＧＤ、ＳＧＳに印加する電圧（第８の電圧））≧（ドレイン端子及びソース端子に印加する電圧）＋（選択トランジスタＴｒ１１、１２の閾値電圧）であればよい。
このとき、メモリ素子Ｔｒ１２のドレイン付近及びメモリ素子Ｔｒ１３のソース付近には高電界が加わり、ＦＮ電流が流れると共に、フローティングゲートから電子が放出される。これにより、閾値電圧が初期状態より低い電圧に変化した消去状態となる。
【００６１】
（読み出しの動作）
ドレイン端子Ｄに１Ｖの電圧（第６の電圧）を印加し、ソース端子Ｓ及び半導体基板１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ、ＳＧＳにドレイン端子Ｄに印加した電圧より高い３Ｖの電圧（第７の電圧）を印加し、コントロールゲート端子ＣＧに０Ｖ〜３Ｖの電圧を印加する。コントロールゲート端子ＣＧに印加する電圧は、メモリ素子Ｔｒ１２，Ｔｒ１３の初期状態の閾値電圧を超える電圧で、且つ、予め定めた書き込み状態の閾値電圧以下の任意の電圧を読み出し電圧として設定する。
【００６２】
このように設定することで、書き込み動作において、直列に接続されたメモリ素子Ｔｒ１２、Ｔｒ１３のうち、少なくともどちらか１つに書き込みが行われていれば、不揮発性半導体メモリセル１はオフとなり、書き込み状態と判断することができる。すなわち、メモリ素子Ｔｒ１２、Ｔｒ１３を直列に接続することで、不揮発性半導体メモリセル１に対しての書き込みデータの信頼性を向上させることが可能となる。
【００６３】
一方、消去状態の不揮発性半導体メモリセル１において、図２８に示したように、電子が抜けることでメモリ素子Ｔｒ１２，Ｔｒ１３の閾値電圧が初期状態の電圧に漸近する。そこで、読み出し電圧を初期状態の閾値電圧より高い電圧に設定することで、不良とはならずに、読み出しを行うことができる。すなわち、この不揮発性半導体メモリセル１は、書き込み動作のみに注意を払えばよい。
【００６４】
また、図示しないが、フローティングゲートとドレインとの間の酸化膜、あるいは、フローティングとソースとの間の酸化膜が破損して、ショートした場合を考慮して、メモリ素子Ｔｒ１２、Ｔｒ１３の初期状態の閾値電圧よりもドレイン電圧及びコントロールゲート端子ＣＧの読み出し電圧を高く設定する。これにより、ゲート破損を起こしても、破損したメモリ素子Ｔｒ１２、Ｔｒ１３は、オン状態となるので、消去不良とはならず、オフ側の不良のみに注意を払えばよい。
【００６５】
次に、図５及び図６を用いて、書き込み禁止の動作について説明する。
図５は、書き込み禁止の動作を示す図である。書き込み禁止とは、例えば、不揮発性半導体メモリセル１に対して、ドレイン端子Ｄ、ソース端子Ｓ、セレクトゲート端子ＳＧＤ、ＳＧＳ及び半導体基板１００に０Ｖの電圧が印加され、コントロールゲート端子ＣＧに１２Ｖの電圧が印加する。このときの不揮発性半導体メモリセル１は、非選択の状態となる。
【００６６】
図６（ａ）は、不揮発性半導体メモリセル１の静電容量のカップリングを示す概略図である。Ｃ１は、コントロールゲート端子ＣＧとフローティングゲートとの間の静電容量である。Ｃ２は、フローティングゲート１０３ａ、１０３ｂと、メモリ素子Ｔｒ１２、Ｔｒ１３のソース及びドレインであるｎ型拡散層１１６、１１７、１１８との間の静電容量である。Ｃ３は、フローティングゲート１０３ａ、１０３ｂとチャネルが形成されるゲート領域部１０６ａ、１０６ｂとの間の静電容量である。Ｃ４は、ｎ型拡散層１１６、１１７、１１８と半導体基板１００との間の静電容量である。Ｃ５は、ゲート領域部１０６ａ、１０６ｂの反転層と半導体基板１００との間の静電容量である。
このとき、セレクトゲート端子ＳＧＤ、ＳＧＳは、０Ｖの電圧が印加されているので、選択トランジスタＴｒ１１、Ｔｒ１４はオフである。
【００６７】
図６（ｂ）は、不揮発性半導体メモリセル１の静電容量の等価回路を示す概略図である。通常、静電容量の比は、Ｃ１：Ｃ２：Ｃ３：Ｃ４：Ｃ５＝１５：２：６：１：１に設定すると好適である。このように静電容量の比を設定した場合、コントロールゲート端子ＣＧに印加する電圧ＶＣＧを１２Ｖにするとカップリングにより、フローティングゲートの電圧ＶＦＧ、メモリ素子Ｔｒ１２、Ｔｒ１３のソース及びドレインの電圧Ｖｄｒａｉｎは、図５に図示されるようにＶＦＧ＝７．２Ｖ、Ｖｄｒａｉｎ＝５．８Ｖとなる。
書き込み禁止の動作においてＶｄｒａｉｎが５．８Ｖとなることで、メモリ素子Ｔｒ１２、Ｔｒ１３は、コントロールゲート端子に１２Ｖの電圧が印加されても、加えられる電界が弱まり、ＦＮ電流は流れず書き込みが行われない書き込み禁止状態となる。この動作は、不揮発性半導体メモリセル１をマトリックス状に配置したメモリセルアレイを構成するときに重要な動作となる。
【００６８】
以上のように、メモリ素子Ｔｒ１２、Ｔｒ１３を直列に接続することにより、書き込み状態に対する信頼性を向上させることが可能となる。また、前述したレイアウトを用いることで、４つのトランジスタを直列方向に配置することができ、少ない配置面積で不揮発性半導体メモリセル１を実装することが可能となる。
【００６９】
（第２実施形態）
図７は、第２実施形態の不揮発性半導体メモリセル２０を示す概略図である。また、不揮発性半導体メモリセル２０は、図１に図示される不揮発性半導体メモリセル１と等価な回路である。図示するレイアウトを用いることで、第２実施形態の不揮発性半導体メモリセル２０は、第１実施形態より少ない配置面積で配置することができる。図７（ａ）は、不揮発性半導体メモリセル１のレイアウトの平面図を示す概略図である。図７（ｂ）は、図７（ａ）のＡ２−Ａ’２に沿った断面構造を示す概略図である。図７（ｃ）は、図７（ａ）のＢ２−Ｂ’２に沿った断面構造を示す概略図である。図７（ｄ）は、図７（ａ）のＣ２−Ｃ’２に沿った断面構造を示す概略図である。
【００７０】
第１実施形態に比べ、ｎ型拡散層１０１を用いずに、ｎ＋拡散層２１９（第６の拡散層）を用いて構成する。ｐ型半導体基板２００上のトランジスタ形成部２２０には、ｎ型拡散層２０４（第１のｎ型拡散層）、ポリシリコン２１４ａ（第１のポリシリコン）、ｎ型拡散層２１６（第２のｎ型拡散層）、ポリシリコン２０３ａ（第２のポリシリコン）、ｎ型拡散層２１７（第３のｎ型拡散層）、ポリシリコン２０３ｂ（第３のポリシリコン）、ｎ型拡散層２１８（第４のｎ型拡散層）、ポリシリコン２１４ｂ（第４のポリシリコン）、ｎ型拡散層２０５（第５のｎ型拡散層）が順に直列方向（第１の方向）に形成される。
ｎ型拡散層２０４は、選択トランジスタＴｒ１１のドレインである。ｎ型拡散層２１６は、選択トランジスタＴｒ１１のソース及びメモリ素子Ｔｒ１２のドレインである。ｎ型拡散層２１７は、メモリ素子Ｔｒ１２のソース及びメモリ素子Ｔｒ１３のドレインである。ｎ型拡散層２１８は、メモリ素子Ｔｒ１３のソース及び選択トランジスタＴｒ１４のドレインである。ｎ型拡散層２０５は、選択トランジスタＴｒ１４のソースである。
また、ｎ型拡散層２０４は、コンタクト２０７ａを介してドレイン端子Ｄと接続される。また、ｎ型拡散層２０５は、コンタクト２０７ｂを介してソース端子Ｓと接続される。
【００７１】
ｎ型拡散層２０４、２１６は、選択トランジスタＴｒ１１のチャネルが形成されるゲート領域部２１５ａを介して対向して配置される。ｎ型拡散層２１６、２１７は、メモリ素子Ｔｒ１２のチャネルが形成されるゲート領域部２０６ａを介して対向して配置される。ｎ型拡散層２１７、２１８は、メモリ素子Ｔｒ１３のチャネルが形成されるゲート領域部２０６ｂを介して対向して配置される。ｎ型拡散層２１８、２０５は選択トランジスタＴｒ１４のチャネルが形成されるゲート領域部２１５ｂを介して対向して配置される。
【００７２】
ポリシリコン２１４ａは、ゲート領域部２１５ａの上部に設けられた選択トランジスタＴｒ１１のゲート電極である。ポリシリコン２０３ａは、ゲート領域部２０６ａの上部に設けられたメモリ素子Ｔｒ１２のゲート電極である。ポリシリコン２０３ｂは、ゲート領域部２０６ｂの上部に設けられたメモリ素子Ｔｒ１３のゲート電極である。ポリシリコン２１４ｂは、ゲート領域部２１５ｂの上部に設けられた選択トランジスタＴｒ１４のゲート電極である。また、ポリシリコン２１４ａ、２０３ａ、２０３ｂ、２１４ｂそれぞれは、トランジスタ形成部２２０の直列方向に対して垂直の方向に形成される。
【００７３】
ｎ＋型拡散層２１９は、半導体基板２００上にトランジスタ形成部２２０と平行に、且つ、ポリシリコン２０３ａ、２０３ｂと交わる位置に配置される。メタル配線２１１（第１のメタル配線）は、ｎ＋型拡散層２１９とコントロールゲート端子ＣＧとをコンタクト２１２ａ、２１２ｂを介して接続する。酸化膜２１３は、トランジスタ形成部２２０とポリシリコン２１４ａ、２０３ａ、２０３ｂ、２１４ｂとを隔てるように半導体基板２００上に設けられる。また、酸化膜２１３は、ｎ＋型拡散層２１９とポリシリコン２１４ａ、２０３ａ、２０３ｂ、２１４ｂとの間に、それぞれを隔てるように半導体基板２００上に設けられる。なお、ゲート領域部２１５ａ、２０６ａ、２０６ｂ、２１５ｂの上部には、ゲート酸化膜が形成されている。ｎ＋型拡散層２１９のポリシリコン２０３ａに対向する面２１０ａと、ポリシリコン２０３ａとは、メモリ素子Ｔｒ１２のフローティングゲートのキャパシタを形成する。
【００７４】
不揮発性半導体メモリセル２０は、ｎ＋型拡散層を用いるため、製造工程としては、ゲート酸化膜を形成するまえにｎ＋型拡散層を作り込む必要があるので、論理回路を形成するＣＭＯＳトランジスタと同様なプロセスである標準ＣＭＯＳプロセスに対して工程数が増加するが、不揮発性半導体メモリセル１の面積を小さくすることが可能である。
異なる手法として、ｎ型拡散層を形成した後で、深めのディプリーションタイプ（Depletion-type）のチャネルインプラ（燐あるいはヒ素など）を打ち込むことで、同等の効果が得られる。また、インプラ工程が追加されるのみであるから、標準ＣＭＯＳプロセスと殆ど同じである。
【００７５】
上述の不揮発性半導体メモリセル２０を用いることで、第１実施形態に比べ、更に少ない面積で不揮発性半導体メモリセル１を実装することが可能となる。
【００７６】
（第３実施形態）
図８は、複数の不揮発性半導体メモリセル１あるいは不揮発性半導体メモリセル２０を用いたメモリセルアレイ２１の構成を示す概略図である。図示するように、不揮発性半導体メモリセル１あるいは不揮発性半導体メモリセル２０をマトリックス状に配置してメモリセルアレイ２１を構成している。同じ列の不揮発性半導体メモリセル１各々は、ドレイン端子Ｄ、ソース端子Ｓ及びコントロールゲート端子ＣＧそれぞれが共通接続される。例えば、同じ列の不揮発性半導体メモリセルＭ１１、Ｍ２１、…、Ｍｍ１（以下、メモリセルＭ１１、Ｍ２１、…、Ｍｍ１）は、ドレイン端子Ｄがドレイン線Ｄ１に共通接続され、ソース端子Ｓがソース線Ｓ１共通接続され、コントロールゲート端子ＣＧがコントロールゲート線ＣＧ１に共通接続される。
また、同じ行のメモリセルＭ１１、Ｍ１２、…、Ｍ１ｎは、セレクトゲート端子ＳＧＤ、ＳＧＳそれぞれを共通接続する。例えば、同じ行のメモリセルＭ１１、Ｍ１２、…、Ｍ１ｎは、セレクトゲート端子ＳＧＤがセレクトゲート線ＳＧＤ１に共通接続され、セレクトゲート線ＳＧＳがセレクトゲート線ＳＧＳ１に共通接続される。
【００７７】
図９は、メモリセルアレイ２１のレイアウトを示す概略図である。不揮発性半導体メモリセル２０を使用した例である。
メモリセルアレイ２１において、メモリセルＭ１１、…、Ｍｍｎは、行方向及び列方向にマトリックス状に配置される。また、図の上下方向（トランジスタ形成部２２０の直列方向）に隣接するメモリセルＭ１１、…、Ｍｍｎは、互いに直列方向に垂直な方向に対して対称に配置される。更に、メモリセルＭ１１、…、Ｍｍｎは、直列方向に隣接する一方のメモリセルと選択トランジスタＴｒ１１のドレインであるｎ型拡散層２０４及びコンタクト２０７ａを共用し、直列方向に隣接する他方と選択トランジスタＴｒ１４のソースであるｎ型拡散層２０５及びコンタクト２０７ｂを共用する。
このように直列方向に配置された列が複数、平行に配置されてメモリセルアレイ２１を構成する。
【００７８】
更に、メモリセルアレイ２１は、それぞれの列ごとに、直列方向に配置されるソース線Ｓ１、Ｓ２、…、Ｓｎ、ドレイン線Ｄ１、Ｄ２、…、Ｄｎを備える。列ごとに備えられたソース線Ｓ１、Ｓ２、…、Ｓｎには、当該列のメモリセルのソース端子が共通接続され、ドレイン線Ｄ１、Ｄ２、…、Ｄｎには、当該列のメモリセルのドレイン端子が共通接続される。また、上下方向に隣接するメモリセルＭ１１、…、Ｍｍｎが有するｎ＋型拡散層２１９及びｎ＋型拡散層２１９にコンタクト２１２ａ、２１２ｂを介して接続されたメタル配線２１１は、互いに接続される。
図１０は、メモリセルアレイ２１の書き込み、消去、読み出し及び書き込みベリファイの動作における印加する電圧の一例を示す図である。図示するように、Ｍ１１を選択して、書き込み、消去、読み出し及び書き込みベリファイを行う際の動作を示している。
【００７９】
（書き込みの動作）
書き込みの動作は、コントロールゲート線ＣＧ１に１２Ｖの電圧を印加し、他のコントロールゲート線には０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ１、ＳＧＳ１に７Ｖの電圧を印加し、他のセレクトゲート線ＳＧＤ２、…、ＳＧＤｍ、ＳＧＳ２、…、ＳＧＳｍには０Ｖの電圧を印加する。また、全てのドレイン線及び全てのソース線、半導体基板には０Ｖの電圧を印加する。
これにより、選択されたメモリセルＭ１１に対して、図４に示した書き込み２の動作となり、メモリセルＭ１１に書き込みが行われる。一方、メモリセルＭ２１、…、Ｍｍ１に対しては、コントロールゲート端子ＣＧに１２Ｖの電圧が印加されるが、セレクトゲート端子ＳＧＤ、ＳＧＳに０Ｖの電圧が印加され、図５に示した書き込み禁止の動作となり、記憶するデータが保持される。また、メモリセルＭ１２、…、Ｍ１ｎそれぞれは、コントロールゲート端子に０Ｖの電圧が印加され、セレクトゲート端子ＳＧＤ、ＳＧＳに７Ｖの電圧が印加される。これにより、フローティングゲートには電界が加わらず書き込みは行われず、記憶するデータが保持される。その他のメモリセルのコントロールゲート端子ＣＧ、セレクトゲート端子ＳＧＤ，ＳＧＳ、ドレイン端子Ｄ及びソース端子Ｓには、０Ｖの電圧が印加されて、書き込みは行われない。
【００８０】
（消去の動作）
消去の動作は、セレクトゲート線ＳＧＤ１、ＳＧＳ１に１２Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン線Ｄ１及びソース線Ｓ１に１０Ｖの電圧を印加し、他のドレイン線及びソース線に０Ｖの電圧を印加する。また、全てのコントロールゲート線及び半導体基板に０Ｖの電圧を印加する。
これにより、選択されたメモリセルＭ１１に対して、図４に示した消去２の動作となり、メモリセルＭ１１に消去が行われる。一方、メモリセルＭ２１、…、Ｍｍ１に対しては、コントロールゲート端子に０Ｖの電圧が印加され、セレクトゲート端子ＳＧＤ、ＳＧＳに０Ｖの電圧が印加され、ドレイン端子Ｄ及びソース端子Ｓに１０Ｖの電圧が印加され、メモリ素子Ｔｒ１２、Ｔｒ１３それぞれのドレイン及びソースには、電圧が印加されず消去が行われない。また、メモリセルＭ１２、…、Ｍ１ｎに対しては、コントロールゲート端子に０Ｖの電圧が印加され、セレクトゲート端子ＳＧＤ、ＳＧＳに１２Ｖの電圧が印加され、ドレイン端子Ｄ及びソース端子Ｓに０Ｖの電圧が印加され、メモリ素子Ｔｒ１２、Ｔｒ１３それぞれのフローティングゲートに電界が加わらず、消去が行われない。また、その他のメモリセルに対しては、コントロールゲート端子ＣＧ、セレクトゲート端子ＳＧＤ、ＳＧＳ、ドレイン端子Ｄ及びソース端子Ｓに０Ｖの電圧が印加され、消去は行われない。
【００８１】
（読み出しの動作）
読み出しの動作は、セレクトゲート線ＳＧＤ１、ＳＧＳ１に３Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン線Ｄ１に１Ｖの電圧を印加し、他のドレイン線に０Ｖの電圧を印加する。また、全てのソース線、コントロールゲート線及び半導体基板に０Ｖの電圧を印加する。
これにより、選択されたメモリセルＭ１１に対して、図４に示した読み出しの動作となり、メモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧の状態によって、メモリセルＭ１１はオンあるいはオフとなる。
【００８２】
（書き込みベリファイの動作）
書き込んだメモリセルの閾値電圧のチェックである書き込みベリファイを行う場合、コントロールゲート線ＣＧ１に例えば１Ｖの電圧を印加し、他のコントロールゲート線に０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ１、ＳＧＳ１に３Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン端Ｄ１に１Ｖの電圧を印加し、他のドレイン端に０Ｖの電圧を印加する。また、全てのソース線、及び半導体基板に０Ｖの電圧を印加する。
このとき、選択したメモリセルＭ１１に対する書き込みの動作後の閾値電圧が１Ｖ以下であれば電流が流れ、書き込みの動作後の閾値電圧が１Ｖ以上であれば電流が流れず、書き込み後の閾値電圧を判定することができる。更に、コントロールゲート線ＣＧ１に印加する電圧を、例えば、０Ｖ〜３Ｖと変化させることで、書き込み後の閾値電圧をモニタすることができる。すなわち、予め定めた書き込み状態の閾値電圧、あるいは、読み出し電圧以上にメモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧が変化しているか否かを検出することが可能となる。
【００８３】
図１１は、メモリセルアレイ２１の書き込み、消去、読み出し、書き込みベリファイ及び消去ベリファイの動作における印加する電圧の一例を示す図である。図示するように、図１０で示した動作に加え、消去ベリファイの動作を追加して示している。ここでは、追加された消去ベリファイについて説明する。
【００８４】
（消去ベリファイの動作）
消去したメモリセルの閾値電圧のチェックである消去ベリファイを行う場合、コントロールゲート線ＣＧ１に例えば０Ｖの電圧を印加し、他のコントロールゲート線に０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ１、ＳＧＳ１に３Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン端Ｄ１に１Ｖの電圧を印加し、他のドレイン端に０Ｖの電圧を印加する。また、全てのソース線、及び半導体基板に０Ｖの電圧を印加する。
書き込みベリファイと同様に、選択したメモリセルＭ１１のメモリ素子Ｔｒ１２、Ｔｒ１３のオン及びオフによる電流によりチェックを行う。読み出し動作のときにコントロールゲート線ＣＧ１に印加する読み出し電圧を１Ｖとする場合、書き込みベリファイ時にコントロールゲート線ＣＧ１に印加する電圧を２Ｖ、消去ベリファイ時にコントロールゲート線ＣＧ１に印加する電圧を０Ｖとすれば、書き込み及び消去ともに、閾値電圧に対して１Ｖのマージンを確保することができる。また、これにより、予め定めた消去状態の閾値電圧、あるいは、読み出し電圧以下にメモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧が変化しているか否かを検出することが可能となる。
【００８５】
次に、図１２は、メモリセルアレイ２１のページ書き込み、ページ消去及びページ読み出しの動作における印加電圧を示した図である。図示するように、マトリックス状に配置された不揮発性半導体メモリセル１のメモリセルＭ１１〜Ｍ１ｎに対して、行単位で一括に書き込みを行うページ書き込み、行単位で一括に消去を行うページ消去の動作を示している。
【００８６】
（ページ書き込みの動作）
ページ書き込みの動作は、全てのコントロールゲート線ＣＧ１〜ＣＧｎに１２Ｖの電圧を印加し、セレクトゲート線ＳＧＤ１、ＳＧＳ１に７Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加し、全てのドレイン線、全てのソース端子及び半導体基板に０Ｖの電圧を印加する。
これにより、セレクトゲート線ＳＧＤ１、ＳＧＳ１に接続される全てのメモリセルＭ１１〜Ｍ１ｎに対して同時に書き込みが行われる。
【００８７】
（ページ消去の動作）
ページ消去の動作は、全てのドレイン線及び全てのソース線に１０Ｖの電圧を印加し、セレクトゲート線ＳＧＤ１、ＳＧＳ１に１２Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加し、全てのコントロールゲート線及び半導体基板に０Ｖの電圧を印加する
これにより、セレクトゲート線ＳＧＤ１、ＳＧＳ１に接続される全てのメモリセルＭ１１〜Ｍ１ｎに対して同時に消去が行われる。
【００８８】
上述のように、不揮発性半導体メモリセル１をマトリックス状に配置し、ドレイン端子Ｄ、ソース端子Ｓ、セレクトゲート端子ＳＧＤ、ＳＧＳ及びコントロールゲート端子ＣＧを接続することにより、複数のデータを記憶するメモリセルアレイ２１を構成することができる。また、上下に隣接する不揮発性半導体メモリセル１において、選択トランジスタＴｒ１１のドレインであるｎ型拡散層２０４及びコンタクト２０７ａを共用し、更に、選択トランジスタＴｒ１４のソースであるｎ型拡散層２０５及びコンタクト２０７ｂを共用する。これにより、配置に要する面積を削減することが可能である。
【００８９】
（第４実施形態）
図１３は、第３実施形態のメモリセルアレイ２１を用いた不揮発性半導体メモリ装置１５０の構成を示した概略図である。図示するように、不揮発性半導体メモリ装置１５０は、制御部１６０、センスアンプ回路１５６、スイッチＳＷＧ１〜ＳＷＧｎ、ＳＷＧ１Ｂ〜ＳＷＧｎＢ、ＳＷＤ１〜ＳＷＤｎ、ＳＷＳ１〜ＳＷＳｎ、ゲート電源回路１５５に接続されるゲート電源線Ｇ、ＧＢ、ゲートデコーダ・ドライバ１５４に接続されるゲート選択線Ｇ１〜Ｇｎ、Ｇ１Ｂ〜ＧｎＢ、ドレイン電源回路１５３に接続されるソース電源線ＳＬ及びドレイン電源線ＤＬ、列デコーダ・ドライバ１５２に接続される列選択線Ｃ１〜Ｃｎを備える。
制御部１６０は、制御回路１５１、行デコーダ・ドライバＲＯＷ１〜ＲＯＷｍ、列デコーダ・ドライバ１５２、ドレイン電源回路１５３、ゲートデコーダ・ドライバ１５４及びゲート電源回路１５５を備える。
【００９０】
メモリセルアレイ２１は、複数の不揮発性半導体メモリセル１をマトリックス状に配置して構成される。同じ列の不揮発性半導体メモリセル１各々は、ドレイン端子Ｄ、ソース端子Ｓ及びコントロールゲート端子ＣＧそれぞれが共通接続される。例えば、同じ列の不揮発性半導体メモリセルＭ１１、Ｍ２１、…、Ｍｍ１（以下、メモリセルＭ１１、Ｍ２１、…、Ｍｍ１）は、ドレイン端子Ｄがドレイン線Ｄ１に共通接続され、ソース端子Ｓがソース線Ｓ１共通接続され、コントロールゲート端子ＣＧがコントロールゲート線ＣＧ１に共通接続される。
また、同じ行のメモリセル１各々は、セレクトゲート端子ＳＧＤ、ＳＧＳそれぞれを共通接続する。例えば、同じ行のメモリセルＭ１１、Ｍ１２、…、Ｍ１ｎは、セレクトゲート端子ＳＧＤがセレクトゲート線ＳＧＤ１に共通接続され、セレクトゲート線ＳＧＳがセレクトゲート線ＳＧＳ１に共通接続される。
【００９１】
スイッチＳＷＤ１〜ＳＷＤｎ（第１のスイッチ）は、対応するドレイン線Ｄ１〜Ｄｎとドレイン電源線ＤＬとの間に設けられる。スイッチＳＷＳ１〜ＳＷＳｎ（第２のスイッチ）は、対応するソース線Ｓ１〜Ｓｎとソース電源線ＳＬとの間に設けられる。スイッチＳＷＧ１〜ＳＷＧｎ（第３のスイッチ）は、対応するコントロールゲート線ＣＧ１〜ＣＧｎとゲート電源線Ｇとの間に設けられる。スイッチＳＷＧ１Ｂ〜ＳＷＧｎＢ（第４のスイッチ）は、対応するコントロールゲート線ＣＧ１〜ＣＧｎとゲート電源線ＧＢとの間に設けられる。
【００９２】
制御回路１５１には、書き込み、消去、読み出し、書き込みベリファイ及び消去ベリファイのいずれかの動作を示す命令信号が入力される。また、制御回路１５１は、入力された命令信号をデコードしてゲート電源回路１５５、ゲートデコーダ・ドライバ１５４、ドレイン電源回路１５３、列デコーダ・ドライバ１５２及び行デコーダ・ドライバＲＯＷ１〜ＲＯＷｍそれぞれに印加する電圧を示す制御信号を出力する。ここで、制御信号により示される電圧は、図１０〜図１２で示された電圧である。
ゲート電源回路１５５は、制御回路１５１から入力される制御信号に基づいてゲート線Ｇ及びゲート線ＧＢに図１０〜図１２に示したコントロールゲート端子ＣＧに印加する電圧を出力する制御を行う。このとき、ゲート電源線Ｇに印加される電圧は、メモリセルＭ１１〜Ｍｍｎのうち選択されたメモリセルが有するコントロールゲート端子ＣＧに印加される電圧である。一方、ゲート電源線ＧＢに印加される電圧は、非選択の不揮発性半導体メモリセル１のコントロールゲート端子ＣＧに印加される電圧である。
【００９３】
ゲートドライバ１５４には、外部からメモリセルＭ１１〜Ｍｍｎを選択するアドレス信号と、制御回路１５１から制御信号とが入力される。また、ゲートドライバ１５４は、入力されたアドレス信号及び制御信号に基づいて、ゲート線Ｇ１〜Ｇｎ、Ｇ１Ｂ〜ＧｎＢを介してスイッチＳＷＧ１〜ＳＷＧｎ、ＳＷＧ１Ｂ〜ＳＷＧｎＢのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む列のコントロールゲート線にゲート線Ｇを接続し、他の列にゲート線ＧＢを接続する。
ドレイン電源回路１５３は、制御回路１５１から入力された制御信号に基づいて、ドレイン線ＤＬとソース線ＳＬに電圧を印加する。ここで、ドレイン電源回路１５３がドレイン電源線ＤＬに印加する電圧は、図１０〜図１２に示したドレイン端子Ｄに印加する電圧である。また、ドレイン電源回路１５３がソース電源線ＳＬに印加する電圧は、図１０〜図１２に示したソース端子Ｓに印加する電圧である。
列デコーダ・ドライバ１５２には、外部からメモリセルＭ１１〜Ｍｍｎを選択するアドレス信号と、制御回路１５１から制御信号とが入力される。また、列デコーダ・ドライバ１５２は、入力されたアドレス信号及び制御信号に基づいて、列選択線Ｃ１〜Ｃｎを介してスイッチＳＷＤ１〜ＳＷＤｎのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む行のドレイン線とドレイン電源線ＤＬを接続する。また、列デコーダ・ドライバ１５２は、入力されたアドレス信号及び制御信号に基づいて、列選択線Ｃ１〜Ｃｎを介してスイッチＳＷＳ１〜ＳＷＳｎのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む行のソース線とソース電源線ＳＬを接続する。
【００９４】
行デコーダ・ドライバＲＯＷ１〜ＲＯＷｍには、外部からメモリセルＭ１１〜Ｍｍｎを選択するアドレス信号と、制御回路１５１から制御信号とが入力される。また、行デコーダ・ドライバＲＯＷ１〜ＲＯＷｍは、入力されたアドレス信号をデコードして、それぞれに対応する行に選択されたメモリセルが含まれているか否かを判定する。更に、行デコーダ・ドライバＲＯＷ１〜ＲＯＷｍは、それぞれが対応する行に選択されたメモリセルが含まれるとき、図１０〜図１２に示された「選択セル」に対応する電圧をセレクトゲート線に印加する。また、行デコーダ・ドライバＲＯＷ１〜ＲＯＷｍは、それぞれが対応する行に選択されたメモリセルが含まれないとき、図１０〜図１２に示された「非選択セル」に対応する電圧をセレクトゲート線に印加する。
センスアンプ回路１５６は、読み出しの動作において、ドレイン電源線ＤＬに流れる電流を検出及び増幅を行い、外部に読み出したデータを出力する。
【００９５】
このように、不揮発性半導体メモリ装置１５０を構成することで、不揮発性半導体メモリセル１を用いたメモリセルアレイ２１を制御し、データの書き込み、消去及び読み出しを行うことができる。
【００９６】
（第５実施形態）
図１４は、複数の不揮発性半導体メモリセル１（メモリセルＭ１１ａ〜メモリセルＭｍｎａ）を行方向及び列方向にマトリックス状に配置したメモリセルアレイ２２の構成を示す概略図である。メモリセルアレイ２２は、第３実施形態の図８で示したメモリセルアレイ２１に対して、書き込みベリファイ及び消去ベリファイをメモリ素子Ｔｒ１２、Ｔｒ１３それぞれ個別に行える変更が加えてある。
メモリセルアレイ２２に備えられる不揮発性半導体メモリセル１それぞれに、２つのコントロールゲート信号を用いて、メモリ素子Ｔｒ１２、Ｔｒ１３に異なるコントロールゲート信号をゲートに印加する。図示するように、例えば、同じ列のメモリセルアレイＭ１１ａ〜Ｍｍ１ａは、メモリ素子Ｔｒ１２のゲートがコントロールゲート線ＣＧ１に接続され、メモリ素子Ｔｒ１３のゲートがコントロールゲート線ＣＧ２に接続される。また、隣接する列のメモリセルアレイＭ１２ａ〜Ｍｍ２ａは、メモリ素子Ｔｒ１２のゲートがコントロールゲート線ＣＧ２に接続され、メモリ素子Ｔｒ１３のゲートがコントロールゲート線ＣＧ３に接続される。
【００９７】
また、更に隣接する列のメモリセルアレイＭ１３ａ〜Ｍｍ３ａは、メモリ素子Ｔｒ１２のゲートがコントロールゲート線ＣＧ３に接続され、メモリ素子Ｔｒ１３のゲートがコントロールゲート線ＣＧ４に接続される。行方向に隣接する不揮発性半導体メモリセル１は、互いに、メモリ素子Ｔｒ１２、Ｔｒ１３のゲートに接続されるコントロールゲート線を共有する。言い換えると、不揮発性半導体メモリセル１は、行方向（横方向）に隣接する不揮発性半導体メモリセル１の一方とメモリ素子Ｔｒ１２、Ｔｒ１３のいずれか一方のゲートに接続するコントロールゲート線を共用し、隣接する他方の不揮発性半導体メモリセル１の他方とメモリ素子Ｔｒ１２、Ｔｒ１３のいずれか他方のゲートに接続するコントロールゲート線を共用する。
このようにすると、書き込みベリファイ及び消去ベリファイにおいて、不揮発性半導体メモリセル１が有する直列に接続されたメモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧を独立にベリファイすることができ、第３実施形態のメモリセルアレイ２１に比べ、正確な閾値電圧の判定をすることが可能となる。
【００９８】
図１５は、メモリセルアレイ２２のレイアウトを示した概略図である。メモリセルアレイ２２に備えられた複数の不揮発性半導体メモリセル１（メモリセルＭ１１ａ〜Ｍｍｎａ）は、同様にマトリックス状に列方向及び行方向に平行に配置されている。ここでは、不揮発性半導体メモリセル１のレイアウトの説明を、メモリセルＭ１１ａのレイアウトを用いて行う。
メモリセルＭ１１ａにおいて、トランジスタ形成部２２０には、図７で示したように、ｎ型拡散層２０４（第１のｎ型拡散層）、ポリシリコン２１４ａ（第１のポリシリコン)、ｎ型拡散層２１６（第２のｎ型拡散層）、ポリシリコン２０３ａ（第２のポリシリコン）、ｎ型拡散層２１７（第３のｎ型拡散層）、ポリシリコン２０３ｂ（第３のポリシリコン）、ｎ型拡散層２１８（第４のｎ型拡散層）、ポリシリコン２１４ｂ（第４のポリシリコン）、ｎ型拡散層２０５（第５のｎ型拡散層）が順に直列方向に形成される。
【００９９】
ｎ型拡散層２０４は、選択トランジスタＴｒ１１のドレインである。ｎ型拡散層２１６は、選択トランジスタＴｒ１１のソース及びメモリ素子Ｔｒ１２のドレインである。ｎ型拡散層２１７は、メモリ素子Ｔｒ１２のソース及びメモリ素子Ｔｒ１３のドレインである。ｎ型拡散層２１８は、メモリ素子Ｔｒ１３のソース及び選択トランジスタＴｒ１４のドレインである。ｎ型拡散層２０５は、選択トランジスタＴｒ１４のソースである。
ｎ型拡散層２０４、２１６は、選択トランジスタＴｒ１１のチャネルが形成されるゲート領域部２１５ａを介して対向して配置される。ｎ型拡散層２１６、２１７は、メモリ素子Ｔｒ１２のチャネルが形成されるゲート領域部２０６ａを介して対向して配置される。ｎ型拡散層２１７、２１８は、メモリ素子Ｔｒ１３のチャネルが形成されるゲート領域部２０６ｂを介して対向して配置される。ｎ型拡散層２１８、２０５は、選択トランジスタＴｒ１４のチャネルが形成されるゲート領域部２１５ｂを介して対向して配置される。
【０１００】
ｎ＋型拡散層２１９ａ（第６の拡散層）とｎ＋型拡散層２１９ｂ（第７の拡散層）は、トランジスタ形成部２２０に沿って、両側に配置され、直列方向に形成される。また、ｎ＋型拡散層２１９ａは、コンタクト２１２ａ、２１２ｂを介してコントロールゲート線ＣＧ１（第１のメタル配線）に接続される。また、ｎ＋型拡散層２１９ｂは、コンタクト２２２ａ、２２２ｂを介してコントロールゲート線ＣＧ２（第２のメタル配線）に接続される。
ポリシリコン２０３ａは、ゲート領域部２０６ａの上部に設けられ、ｎ＋型拡散層２１９ａと交わる位置に配置され、メモリ素子Ｔｒ１２のフローティングゲートを構成する。ポリシリコン２０３ｂは、ゲート領域部２０６ｂの上部に設けられ、ｎ＋型拡散層２１９ｂと交わる位置に配置され、メモリ素子Ｔｒ１３のフローティングゲートを構成する。
【０１０１】
メモリセルアレイ２２において、メモリセルＭ１１ａ〜Ｍｍｎａは、行方向及び列方向にマトリックス状に平行に配置される。
メモリセルＭ１１ａ〜Ｍｍｎａは、列方向に隣接する一方のメモリセルと、互いに、選択トランジスタＴｒ１１のドレインであるｎ型拡散層２０４及びコンタクト２０７ａを共用し、隣接する他方のメモリセルと、互いに、選択トランジスタＴｒ１４のソースであるｎ型拡散層２０５及びコンタクト２０７ｂを共用し、列方向に隣接するメモリセルのｎ＋型拡散層２１９ａ、２１９ｂは接続される。また、列方向に隣接するメモリセルＭ１１ａ〜Ｍｍｎａは、互いに直列方向と垂直方向に対して、対称に配置される。
【０１０２】
行方向に隣接するメモリセルＭ１１ａ〜Ｍｍｎａそれぞれが有するポリシリコン２０３ａは、行方向に隣接するメモリセルのいずれか一方のメモリセルとｎ＋型拡散層２１９ａを共用し、メモリセルＭ１１ａ〜Ｍｍｎａそれぞれが有するポリシリコン２０３ｂは、隣接する他方のメモリセルとｎ＋型拡散層２１９ｂを共用する。例えば、行方向に隣接するメモリセルＭ１１ａとメモリセルＭ１２ａとの間では、ｎ＋型拡散層２１９ｂ、及びｎ＋型拡散層２１９ｂが接続されたコントロールゲート線ＣＧ２が共用される。
【０１０３】
また、マトリックスの列ごとにドレイン線Ｄ１〜Ｄｎ、ソース線Ｓ１〜Ｓｎが設けられる。また、ドレイン線Ｄ１〜Ｄｎは、それぞれの列のメモリセルが有するｎ型拡散層２０４とコンタクト２０７ａを介して共通接続される。また、ソース線Ｓ１〜Ｓｎは、それぞれの列のメモリセルが有するｎ型拡散層２０５とコンタクト２０７ｂを介して共通接続される。
【０１０４】
このように配置されるメモリセルアレイ２２は、それぞれの不揮発性半導体メモリセル１に備えられるメモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧を独立にチェックできる構成になっている。このように、閾値電圧を独立にチェックできるようにしたが、メモリ素子Ｔｒ１３のフローティングゲート電極であるポリシリコン２０３ｂの配置位置を移動させたのみであるため、レイアウト面積の増加は殆どなく実装することが可能である。
【０１０５】
次に、図１６は、メモリセルアレイ２２の書き込み、消去、読み出し及びベリファイの動作における印加電圧の一例を示す図である。図示するように、メモリセルＭ１１が選択された場合の書き込み、消去、読み出し、及び書き込みベリファイの動作を示している。以下、それぞれの動作について、説明する。なお、選択トランジスタＴｒ１１、Ｔｒ１４の閾値電圧は１Ｖとする。
【０１０６】
（書き込みの動作）
書き込みの動作は、コントロールゲート線ＣＧ１、ＣＧ２に１２Ｖの電圧を印加し、コントロールゲート線ＣＧ３に０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ１、ＳＧＳ１に５Ｖの電圧を印加し、セレクトゲート線ＳＧＤ２、ＳＧＳ２に５Ｖの電圧を印加する。また、ドレイン線Ｄ１に０Ｖの電圧を印加し、ドレイン線Ｄ２に５Ｖの電圧を印加する。また、ソース線Ｓ１に０Ｖの電圧を印加し、ソース線Ｓ２に５Ｖの電圧を印加する。予め定めた時間が経過した後に、セレクトゲート線ＳＧＤ２、ＳＧＳ２に印加している電圧を５Ｖから０Ｖに変化させる。更にその後に、コントロールゲート線ＣＧ１、ＣＧ２に１２Ｖの電圧を印加する。
【０１０７】
これにより、選択されたメモリセルＭ１１のメモリ素子Ｔｒ１２、Ｔｒ１３には、図４で示した書き込み２と同様に、ＦＮ電流による書き込みが行われる。
選択されたメモリセルＭ１１と同じ列に含まれるメモリセルＭ２１は、セレクトゲート線ＳＧＤ２、ＳＧＳ２に５Ｖの電圧が印加される間にメモリ素子Ｔｒ１２、Ｔｒ１３のソース、ドレイン及びチャネル（Ｖｄｒａｉｎ）を０Ｖの電圧に放電され、後にセレクトゲート線ＳＧＤ２、ＳＧＳ２に印加される電圧が０Ｖに変化して選択トランジスタＴｒ１１、Ｔｒ１４がオフなる。更に後に、コントロールゲート線ＣＧ１、ＣＧ２に１２Ｖの電圧が印加されることで、図６に示したカップリングにより、フローティングゲートの電圧Ｖｄｒａｉｎが約５．８Ｖとなり、メモリ素子Ｔｒ１２、Ｔｒ１３に加わる電界が緩和され、メモリセルＭ２１には書き込みが行われない。
【０１０８】
また、選択されたメモリセルＭ１１と同じ行に含まれるメモリセルＭ１２は、メモリ素子Ｔｒ１２のコントロールゲートには１２Ｖの電圧が印加されるが、ドレイン端子Ｄ、ソース端子Ｓ、セレクトゲート端子ＳＧＤ、ＳＧＳに５Ｖの電圧が印加されるため、メモリ素子Ｔｒ１２、Ｔｒ１３のドレインあるいはソースには約４Ｖ（５Ｖ−選択トランジスタの閾値電圧）の電圧が印加され、加えられる電界が緩和されて、メモリセルＭ１２には書き込みが行われない。
更に、メモリセルＭ２２は、ドレイン端子Ｄ及びソース端子Ｓに５Ｖの電圧が印加され、セレクトゲート線ＳＧＤ２、ＳＧＳ２からセレクトゲート端子ＳＧＤ、ＳＧＳに５Ｖの電圧が印加される。これにより、メモリ素子Ｔｒ１２、Ｔｒ１３のドレインあるいはソースを約４Ｖに充電される。後に、セレクトゲート線ＳＧＤ２、ＳＧＳ２に印加される電圧が０Ｖになり、更に後に、コントロールゲート線ＣＧ２に印加される電圧が１２Ｖに変化するが、メモリ素子Ｔｒ１２、Ｔｒ１３のドレインあるいはソースに約４Ｖの電圧がチャージされているため、加えられる電界が緩和され、メモリセルＭ２２には書き込みが行われない。
【０１０９】
（消去の動作）
次に、消去の動作について説明する。消去の動作は、全てのコントロールゲート線ＣＧ１〜ＣＧｎに０Ｖの電圧が印加される。また、セレクトゲート線ＳＧＤ１、ＳＧＳ１に１２Ｖの電圧が印加され、他のセレクトゲート線ＳＧＤ２〜ＳＧＤｍ、ＳＧＳ２〜ＳＧＳｍに０Ｖの電圧が印加される。また、ドレイン線Ｄ１及びソース線Ｓ１に１０Ｖの電圧が印加され、ドレイン線Ｄ２及びソース線Ｓ２に５Ｖの電圧が印加され、他のドレイン線Ｄ３〜Ｄｎ及びソース線Ｓ３〜Ｓｎに０Ｖの電圧が印加される。
これにより、選択されたメモリセルＭ１１は、図４に示した消去２と同様に消去が行われる。選択されたメモリセルＭ１１と同じ列に含まれるメモリセル、例えば、メモリセルＭ２１は、選択トランジスタＴｒ１１、Ｔｒ１４がオフのため、メモリ素子Ｔｒ１２、Ｔｒ１３に対して消去動作は行われず、記憶しているデータが保持される。選択されたメモリセルＭ１１と同じ行に含まれるメモリセル、例えば、メモリセルＭ１２は、選択トランジスタＴｒ１１、Ｔｒ１４のゲートに１２Ｖの電圧が印加されオンであり、メモリ素子Ｔｒ１２のドレイン及びメモリ素子Ｔｒ１３のソースに約５Ｖの電圧が印加されるが、加えられる電界が弱く消去は行われず、記憶しているデータが保持される。他のメモリセルには、電圧が印加されず、消去の動作が行われない。
【０１１０】
（読み出しの動作）
読み出しの動作について説明する。読み出しの動作は、全てのコントロールゲート線ＣＧ１〜ＣＧｎに１Ｖの読み出し電圧を印加し、セレクトゲート線ＳＧＤ１、ＳＧＳ１に３Ｖの電圧を印加し、ドレイン線Ｄ１に１Ｖの電圧を印加し、ソース線Ｓ１、Ｓ２、ドレイン線Ｄ２、セレクトゲート線ＳＧＤ２、ＳＧＳ２に０Ｖの電圧を印加して行う。
これにより、選択されてメモリセルＭ１１のみが図４に示した読み出し動作となり、メモリセルＭ１１が記憶するデータが出力される。他のメモリセルは、セレクトゲート端子ＳＧＤ、ＳＧＳ、ドレイン端子Ｄ、ソース端子Ｓの全てに電圧が印加されないことから、読み出しが行われない。
【０１１１】
（ベリファイ）
ベリファイの動作について説明する。ベリファイは、メモリセルＭ１１が有するメモリ素子Ｔｒ１２、Ｔｒ１３それぞれ個別に行う。メモリ素子Ｔｒ１２に対するベリファイの動作は、コントロールゲート線ＣＧ２に５Ｖの電圧を印加し、セレクトゲート線ＳＧＤ１、ＳＧＳ１に３Ｖの電圧を印加し、ドレイン線Ｄ１に１Ｖの電圧を印加し、ソース線Ｓ０に０Ｖの電圧を印加し、コントロールゲート線ＣＧ１に印加する電圧を０〜３Ｖと可変にすることで行う。
これにより、メモリセルＭ１１のメモリ素子Ｔｒ１３のコントロールゲートに５Ｖの電圧を印加し、メモリ素子Ｔｒ１２のコントロールゲートに０〜３Ｖの電圧を印加して、ドレイン線Ｄ１に流れる電流を計測することで、メモリ素子Ｔｒ１２の閾値電圧を判定して、ベリファイすることができる。
【０１１２】
また、メモリセルＭ１１が有するメモリ素子Ｔｒ１３に対しては、コントロールゲート線ＣＧ１に５Ｖの電圧を印加し、セレクトゲート線ＳＧＤ１、ＳＧＳ１に３Ｖの電圧を印加し、ドレイン線Ｄ１に１Ｖの電圧を印加し、ソース線Ｓ０に０Ｖの電圧を印加し、コントロールゲート線ＣＧ２に印加する電圧を０〜３Ｖと可変にすることで行う。
これにより、メモリセルＭ１１のメモリ素子Ｔｒ１２のコントロールゲートに５Ｖの電圧を印加し、メモリ素子Ｔｒ１３のコントロールゲートに０〜３Ｖの電圧を印加して、ドレイン線Ｄ１に流れる電流を計測することで、メモリ素子Ｔｒ１２の閾値電圧を判定して、ベリファイすることができる。言い換えれば、予め定めた書き込み状態の閾値電圧、あるいは、読み出し電圧以上にメモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧が変化しているか否か、更に、予め定めた消去状態の閾値電圧、あるいは、読み出し電圧以下にメモリ素子Ｔｒ１２、Ｔｒ１３の閾値電圧が変化しているか否かを検出することが可能となる。
【０１１３】
上述のように、メモリセルアレイ２２が有する複数の不揮発性半導体メモリセル１に備えられる２つのメモリ素子Ｔｒ１２、Ｔｒ１３のそれぞれのゲートに対して、異なるコントロールゲート線を接続する構成により、不揮発性半導体メモリセル１に備えられるメモリ素子Ｔｒ１２、Ｔｒ１３それぞれ独立にベリファイを行うことが可能となる。更に、行方向及び列方向のマトリックス状に配置された複数の不揮発性半導体メモリセル１の行方向に互いに隣接する不揮発性半導体メモリセル１において、コントロールゲート線を共有する構成により、メモリセルアレイ２２の配置に要する面積を増加させることなく、ベリファイの機能を向上させることが可能となる。
【０１１４】
（第６実施形態）
図１７は、第６実施形態の不揮発性半導体メモリセル３０を２層ポリシリコンのＭＯＳプロセスを用いたレイアウトの構成を示す概略図である。図１７（ａ）は、不揮発性半導体メモリセル３０のレイアウトを示す平面を示す概略図である。図１７（ｂ）は、図１７（ａ）のＡ３−Ａ’３に沿った断面構造を示す概略図である。レイアウト３０は、図１に示す不揮発性半導体メモリセル１で示される等価回路と同じ構成である。
【０１１５】
ｐ型半導体基板３００上のトランジスタ形成部３２０は、ｎ型拡散層３０４、ポリシリコン３１４ａ、ｎ型拡散層３１６、ポリシリコン３１９ａ、ｎ型拡散層３１７、ポリシリコン３１９ｂ、ｎ型拡散層３１８、ポリシリコン３１４ｂ、ｎ型拡散層３０５が順に直列方向（第１の方向）に配置された領域である。
ｎ型拡散層３０４、３１６は、選択トランジスタＴｒ１１のチャネルが形成されるゲート領域部３１５ａを介して対向して配置される。ｎ型拡散層３１６、３１７は、メモリ素子Ｔｒ１２のチャネルが形成されるゲート領域部３０６ａを介して対向して配置される。ｎ型拡散層３１７、３１８は、メモリ素子Ｔｒ１３のチャネルが形成されるゲート領域部３０６ｂを介して対向して配置される。ｎ型拡散層３１８、３０５は、選択トランジスタＴｒ１４のチャネルが形成されるゲート領域部３１５ｂを介して対向して配置される。
【０１１６】
ポリシリコン３１４ａは、選択トランジスタＴｒ１１のゲート電極である。ポリシリコン３１９ａは、メモリ素子Ｔｒ１２のコントロールゲート電極である。ポリシリコン３１９ｂは、メモリ素子Ｔｒ１３のコントロールゲート電極である。ポリシリコン３１４ｂは、選択トランジスタＴｒ１４のゲート電極である。
ポリシリコン３０３ａは、ポリシリコン３１９ａとゲート領域部３０６ａとの間に設けられ、メモリ素子Ｔｒ１２のフローティングゲートを形成し、キャパシタを構成する。ポリシリコン３０３ｂは、ポリシリコン３１９ｂとゲート領域部３０６ｂとの間に設けられ、メモリ素子Ｔｒ１３のフローティングゲートを形成し、キャパシタを構成する。
【０１１７】
図１８は、メモリセルアレイ３１のレイアウトを示した概略図である。図示するように、不揮発性半導体メモリセル１（メモリセルＭ１１ｂ〜Ｍｍｎｂ）のレイアウト３０を行方向及び列方向にマトリックス状に配置している。
トランジスタ形成部３２０の直列方向に配置される不揮発性半導体メモリセル３０は、隣接する互いの選択トランジスタＴｒ１１のドレインであるｎ型拡散層３０４及びコンタクト３０７ａを共用し、更に、選択トランジスタＴｒ１４のソースであるｎ型拡散層３０５及びコンタクト３０７ｂを共用する。また、直列方向に対して垂直方向に配置されるポリシリコン３１４ａ、３１９ａ、３１９ｂ、３１４ｂは、当該方向に沿って配置される他の不揮発性半導体メモリセル３０と、それぞれのポリシリコンが共通接続される。
【０１１８】
また、直列方向に対して垂直方向にソース線Ｓ１〜Ｓｎは、行方向ごとにそれぞれ不揮発性半導体メモリセル３０のｎ型拡散層３０５にコンタクト３０７ｂを介して、共通接続する。また、トランジスタ形成部３２０に沿って、平行に配置されるドレイン線Ｄ１〜Ｄｎは、対応する各列の選択トランジスタＴｒ１１のドレインであるｎ型拡散層３０４にコンタクト３０７ａを介して共通接続される。
なお、メモリセルアレイ３１のデータの書き込み及び読み出しについては、図１０で示した書き込み、消去、読み出し及び書き込みベリファイと同様の動作で行う。
【０１１９】
２層ポリシリコンのＭＯＳプロセスを用いることで、第１実施形態から第５実施形態で示した不揮発性半導体メモリセル１のレイアウトに比べ、トランジスタ形成部３２０に沿って、キャパシタを構成するｎ型拡散層又はｎ＋型拡散層を配置しなくて良いため、実装に要する面積を削減することが可能である。また、１つのデータに対して２つのメモリ素子Ｔｒ１２、Ｔｒ１３を用いてデータを記憶することで、信頼性を向上させることが可能である。
【０１２０】
以上、第１実施形態から第５実施形態で示したように、第３実施形態のメモリセルアレイ２１のレイアウト、あるいは、第４実施形態のメモリセルアレイ２２のレイアウトを用いることで、１層ポリシリコンを用いた不揮発性半導体メモリセル１は、論理回路を形成するＣＭＯＳトランジスタと同様なプロセスを用いて製造することができると共に、信頼性を向上することができる。これにより、不揮発性半導体メモリセル１を、ＳｏＣ（System On Chip）製品などのロジック混載メモリとして容易に且つ安価に用いることが可能になる。
【０１２１】
なお、第５実施形態で示した不揮発性半導体メモリセル３０を第３実施形態で示した不揮発性半導体メモリ装置１５０に用いてもよい。
【図面の簡単な説明】
【０１２２】
【図１】第１実施形態の不揮発性半導体メモリセルの回路構成を示す概略図である。
【図２】第１実施形態の不揮発性半導体メモリセルの平面レイアウトを示す概略図である。
【図３】第１実施形態の不揮発性半導体メモリセルの断面構造を示す概略図である。
【図４】第１実施形態の不揮発性半導体メモリセルの書き込み１、書き込み２、消去１、消去２及び読み出しの動作電圧を示す図である。
【図５】第１実施形態の不揮発性半導体メモリセルに対する書き込み禁止の動作電圧を示す図である。
【図６】第１実施形態の不揮発性半導体メモリセルにおける静電容量のカップリングを示す概略図である。
【図７】第２実施形態の不揮発性半導体メモリセルのレイアウトを示す概略図である。
【図８】第３実施形態のメモリセルアレイの構成を示す概略図である。
【図９】第３実施形態のメモリセルアレイのレイアウトを示す概略図である。
【図１０】第３実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。
【図１１】第３実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。
【図１２】第３実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。
【図１３】第４実施形態の不揮発性半導体メモリ装置の構成を示した概略図である。
【図１４】第５実施形態のメモリセルアレイの構成を示す概略図である。
【図１５】第５実施形態のメモリセルアレイのレイアウトを示す概略図である。
【図１６】第５実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。
【図１７】第６実施形態の不揮発性半導体メモリセルのレイアウトを示す概略図である。
【図１８】第６実施形態のメモリセルアレイのレイアウトを示した概略図である。
【図１９】従来例における不揮発性半導体メモリセルを示す概略図である。
【図２０】従来例における不揮発性半導体メモリセルの動作電圧を示す図である。
【図２１】従来例における不揮発性半導体メモリセルの静特性を示す図である。
【図２２】従来例における不揮発性半導体メモリセルのホットエレクトロンによる書き込み特性を模式的に示す図である。
【図２３】従来例における不揮発性半導体メモリセルのファウラーノルトハイムのトンネル効果による書き込み特性を模式的に示す図である。
【図２４】従来例における不揮発性半導体メモリセルの消去特性を模式的に示す図である。
【図２５】従来例における不揮発性半導体メモリセルのドレイン電流の特性を模式的に示す図である。
【図２６】従来例における不揮発性半導体メモリセルの初期状態、書き込み状態及び消去状態におけるドレイン電流の特性を模式的に示す図である。
【図２７】従来例における不揮発性半導体メモリセルのカップリング系の等価回路を示す図である。
【図２８】従来例における不揮発性半導体メモリセルの電荷保持特性を模式的に示す図である。
【図２９】従来例における不揮発性半導体メモリセルの回路構成の一例を示す図である。
【符号の説明】
【０１２３】
Ｔｒ１１、Ｔｒ１４…選択トランジスタ
Ｔｒ１２、Ｔｒ１３…メモリ素子
１、２０…不揮発性半導体メモリセル
２１、２２…メモリセルアレイ
１５０…不揮発性半導体メモリ装置
１５１…制御回路、１５２…列デコーダ・ドライバ、１５３…ドレイン電源回路
１５４…ゲートデコーダ・ドライバ、１５５…ゲート電源回路、１５６…センスアンプ回路
１６０…制御部
３０…不揮発性半導体メモリセル
３１…メモリセルアレイ
９…不揮発性半導体メモリセル
Ｔｒ９…メモリ素子
【図１】
2010073971.tif 000008
【図２】
2010073971.tif 000009
【図３】
2010073971.tif 000010
【図４】
2010073971.tif 000011
【図５】
2010073971.tif 000012
【図６】
2010073971.tif 000013
【図７】
2010073971.tif 000014
【図８】
2010073971.tif 000015
【図９】
2010073971.tif 000016
【図１０】
2010073971.tif 000017
【図１１】
2010073971.tif 000018
【図１２】
2010073971.tif 000019
【図１３】
2010073971.tif 000020
【図１４】
2010073971.tif 000021
【図１５】
2010073971.tif 000022
【図１６】
2010073971.tif 000023
【図１７】
2010073971.tif 000024
【図１８】
2010073971.tif 000025
【図１９】
2010073971.tif 000026
【図２０】
2010073971.tif 000027
【図２１】
2010073971.tif 000028
【図２２】
2010073971.tif 000029
【図２３】
2010073971.tif 000030
【図２４】
2010073971.tif 000031
【図２５】
2010073971.tif 000032
【図２６】
2010073971.tif 000033
【図２７】
2010073971.tif 000034
【図２８】
2010073971.tif 000035
【図２９】
2010073971.tif 000036