(57)【要約】【課題】異なる静電容量の積層キャパシタを有するＤＲＡＭを提供する。【解決手段】複数個のメモリブロックを有し、エッジに位置したメモリブロックに隣接した中央側メモリブロックを含むＤＲＡＭ素子が提供される。エッジに位置したメモリブロックは隣接した中央側メモリブロックとともに感知増幅器を共有する。エッジに位置したメモリブロック内のメモリセルは隣接した中央側メモリブロック内のメモリセル内のデータストレージキャパシタよりさらに大きな静電容量を有したデータストレージキャパシタを含み、該データストレージキャパシタは中央側メモリセル内のデータストレージキャパシタよりさらに広い表面領域を有する。エッジに位置したメモリセル内のデータストレージキャパシタは隣接した中央側メモリブロックの各メモリセル内に用いられるデータストレージキャパシタの形態と大きさの２つのデータストレージキャパシタに平行に接続される。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
基板上に形成された複数個の第１ワードライン、複数個の第１ビットライン、及び複数個の第１メモリセルを含む第１メモリセルブロックと、
前記基板上に形成された複数個の第２ワードライン、複数個の第２ビットライン及び複数個の第２メモリセルを含む第２メモリセルブロックと、
前記第１メモリセルブロック及び第２メモリセルブロック間に位置し、前記複数個の第１ビットラインのうちの第１の１つによって前記複数個の第１メモリセルに接続され、前記複数個の第２ビットラインのうちの第１の１つによって前記複数個の第２メモリセルに接続され、前記複数個の各第１メモリセルと前記複数個の各第２メモリセルに保存されているデータを感知するための第１感知増幅器と、を含み、
前記複数個の第１メモリセル中の各メモリセルは、第１静電容量を有した第１データストレージキャパシタを含み、
前記複数個の第２メモリセル中の各メモリセルは、第２静電容量を有した第２データストレージキャパシタを含み、
前記第１静電容量は、前記第２静電容量よりも大きいことを特徴とする半導体メモリ素子。
【請求項２】
前記複数個の第１メモリセル中の各メモリセルの前記第１データストレージキャパシタは、前記複数個の第２メモリセル中の各メモリセルの前記第２データストレージキャパシタで覆われた前記基板上の表面領域よりも前記基板上の前記表面領域を広く覆うことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１静電容量は、第２静電容量の２倍であることを特徴とする請求項１又は２に記載の半導体メモリ素子。
【請求項４】
前記第１メモリセルブロックは、前記基板上のメモリ領域のエッジに沿って位置することを特徴とする請求項１から３のいずれか一項に記載の半導体メモリ素子。
【請求項５】
前記第２メモリセルブロックは、前記基板上のメモリ領域のエッジに沿って位置しないことを特徴とする請求項１から４のいずれか一項に記載の半導体メモリ素子。
【請求項６】
前記複数個の第１メモリセルに属する各メモリセルは第１ビットラインと第１データストレージキャパシタとの間に接続された第１アクセストランジスタをさらに含み、第１アクセストランジスタはワードラインにより制御され、
前記複数個の第１メモリセル中の前記メモリセルのアクセストランジスタの２つは、長軸と長軸に垂直な短軸を有した１つの一方に伸びている第１活性領域内に形成され、前記ワードラインの２つは前記第１活性領域を横切ることを特徴とする請求項１から５のいずれか一項に記載の半導体メモリ素子。
【請求項７】
前記複数個の第２メモリセル中の各メモリセルは、第２ビットラインと第２データストレージキャパシタとの間に接続されてワードラインにより制御される第２アクセストランジスタをさらに含み、
前記複数個の第２メモリセル中の前記メモリセルの第２アクセストランジスタの２つは、長軸と長軸に垂直な短軸を有した１つの一方に伸びている第２活性領域内に形成され、前記ワードラインの２つは前記第２活性領域を横切ることを特徴とする請求項１から６のいずれか一項に記載の半導体メモリ素子。
【請求項８】
前記複数個の第２メモリセル中のメモリセルの各一方に伸びた第２活性領域の前記長軸は、前記第２活性領域を横切る前記２つの第２ワードラインの方向に対して斜線であることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記第１メモリセルブロックは、前記複数個の第１ビットラインの第１の１つと隣接する前記複数個の第１ビットラインの第２の１つと接続する複数個の１つに伸びている第３活性領域をさらに含み、前記複数個の第１ビットラインの第２の１つはいかなる感知増幅器と接続しないことを特徴とする請求項１から８のいずれか一項に記載の半導体メモリ素子。
【請求項１０】
複数個の第１メモリセルの前記各第１データストレージキャパシタは、
第２静電容量を有した第１スタックキャパシタと、
第２静電容量を有した第２スタックキャパシタと、
前記第２スタックキャパシタと平行する前記第１スタックキャパシタを前記複数個の第１メモリセル中のそれと疏通するメモリセルの前記第１アクセストランジスタに接続されたコンタクトに接続する伝導体と、
を含むことを特徴とする請求項６に記載の半導体メモリ素子。
【請求項１１】
前記複数個の第１メモリセルの前記各第１データストレージキャパシタは、
第１静電容量を有した第１スタックキャパシタと、
前記第１スタックキャパシタを前記複数個の第１メモリセル中のそれと疏通するメモリセルの前記第１アクセストランジスタと接続されたコンタクトに接続する第１伝導性パッドと、
を含むことを特徴とする請求項６に記載の半導体メモリ素子。
【請求項１２】
前記複数個の第１メモリセルの前記各第１データストレージキャパシタは、第２スタックキャパシタを接続し、前記第１アクセストランジスタと接続しない第２伝導性パッドをさらに含むことを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記複数個の第１メモリセル及び前記複数個の第２メモリセルは、ＤＲＡＭセルであることを特徴とする請求項１から１２のいずれか一項に記載の半導体メモリ素子。
【請求項１４】
メモリ領域のエッジに沿って第１メモリセルブロック内に複数個の第１活性領域を形成し、前記メモリ領域のエッジに沿うことなく形成された第２メモリセルブロック内に複数個の第２活性領域を形成し、前記第２メモリセルブロック内に複数個の第３活性領域を形成し、
前記複数個の第１活性領域を、前記第１メモリセルブロック及び前記第２メモリセルブロック間に位置した第１感知増幅器に接続させるための第１ビットラインを形成し、前記複数個の第２活性領域を前記第１感知増幅器に接続させるための第２ビットラインを形成し、及び前記すべての複数個の第３活性領域を第２感知増幅器に接続するための前記第２ビットラインと隣接した第３ビットラインを形成するが、前記第２感知増幅器は前記第１メモリセルブロックと前記第２メモリセルブロックとの間に位置せず、
第１静電容量を有して前記複数個の第１活性領域中の各１つの活性領域と接続された各第１データストレージキャパシタを複数個形成し、第２静電容量を有して前記複数個の第２活性領域中の各１つの活性領域と接続された各第２データストレージキャパシタを複数個形成し、第２静電容量を有して前記複数個の第３活性領域中の各１つの活性領域と接続された各第３データストレージキャパシタを複数個形成し、
前記第１静電容量は、前記第２静電容量よりも大きいことを特徴とする半導体メモリ素子の製造方法。
【請求項１５】
前記第１静電容量は、前記第２データストレージキャパシタの前記第２静電容量と前記第３データストレージキャパシタの前記第２静電容量との合計と等しいことを特徴とする請求項１４に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記複数個の第１、第２及び第３データストレージキャパシタを形成することは、
前記第１メモリセルブロック及び前記第２メモリセルブロック内に前記第２静電容量を有した複数個の第１スタックキャパシタを形成し、
前記第１メモリセルブロック及び前記第２メモリセルブロック内に複数個の第１スタックキャパシタと隣接した前記第２静電容量を有した複数個の第２スタックキャパシタを形成し、
前記第１メモリセルブロック内に形成された前記各第１スタックキャパシタ中の１つを前記第１メモリセルブロック内に形成されて疏通する前記第２スタックキャパシタ中の１つと接続するために前記第１メモリセルブロック内に複数個の伝導性接続を形成することを含み、
前記第２メモリセルブロック内に形成された前記第１スタックキャパシタは前記複数個の第２データストレージキャパシタであり、前記第２メモリセルブロック内に形成された前記第２スタックキャパシタは前記複数個の第３データストレージキャパシタであることを特徴とする請求項１４又は１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記複数個の第１データストレージキャパシタの各１つは、
第２静電容量を有した第１スタックキャパシタと、
第２静電容量を有した第２スタックキャパシタと、
前記第２スタックキャパシタと平行する前記第１スタックキャパシタを前記複数個の第１メモリセル中のそれと疏通するメモリセルの前記第１アクセストランジスタと接続された垂直コンタクトに接続する伝導体と、
を含むことを特徴とする請求項１４又は１５に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記複数個の第２データストレージキャパシタ中の各１つは前記第２静電容量を有したスタックキャパシタを構成し、前記複数個の第３データストレージキャパシタ中の各１つは前記第２静電容量を有したスタックキャパシタを構成することを特徴とする請求項１７に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記複数個の第１データストレージキャパシタ中の各１つは、
前記第１静電容量を有した第１スタックキャパシタと、
前記第１スタックキャパシタを前記複数個の第１メモリセル中のそれと疏通するメモリセルの前記第１アクセストランジスタと接続された垂直コンタクトに接続する第１伝導性パッドと、
を含むことを特徴とする請求項１４又は１５に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記複数個の第１メモリセル及び前記複数個の第２メモリセル中の各メモリセルはＤＲＡＭセルであることを特徴とする請求項１４から１９のいずれか一項に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記第２ビットラインに垂直な複数個の第２ワードラインを形成し、前記複数個の第２ワードラインの中の第１ワードラインは、前記第２ビットラインに接続された前記第１メモリセルの前記第１アクセストランジスタのゲート電極であり、前記複数個の第２ワードラインの中の前記第２ワードラインは、前記第２ビットラインに接続された前記第２メモリセルの前記第２アクセストランジスタのゲート電極であり、前記第２ビットラインに接続された前記第１メモリセルの前記第１アクセストランジスタ及び前記第２ビットラインに接続された前記第２メモリセルの前記第２アクセストランジスタは、前記第２メモリセルブロック内の同一活性領域内に形成されることを特徴とする請求項１４から２０のいずれか一項に記載の半導体メモリ素子の製造方法。
【請求項２２】
第２メモリセルブロック内に形成された前記複数個の第２活性領域のそれぞれは主軸と副軸を有し、前記主軸は前記複数個の第２ワードライン中の第１の１つのワードラインに対して斜線であることを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記第１ビットラインに垂直な複数個の第１ワードラインをさらに形成し、前記複数個の第１ワードライン中の前記第１ワードラインは前記第１ビットラインに接続された第１メモリセルの第１アクセストランジスタのゲート電極であり、前記複数個の第１ワードライン中の第２ワードラインは、前記複数個の第１ワードライン中の第１ワードラインに隣接して、前記第１ビットラインに接続された第２メモリセルの第２アクセストランジスタのゲート電極であり、前記第１ビットラインに接続された前記第１メモリセルの前記第１アクセストランジスタ及び前記第１ビットラインに接続された前記第２メモリセルの前記第２アクセストランジスタは、第１メモリセル内の同一活性領域内に形成されることを特徴とする請求項２１又は２２に記載の半導体メモリ素子の製造方法。
【請求項２４】
前記第１メモリセルブロック内に形成された前記複数個の活性領域のそれぞれは主軸と副軸を有し、前記主軸は前記複数個の第１ワードライン中の第１ワードラインに対して斜線であることを特徴とする請求項２１から２３のいずれか一項に記載の半導体メモリ素子の製造方法。
【請求項２５】
メモリコントローラ及びメモリ素子であって、前記メモリコントローラは、ホストの読み出し／書き込みの要求に応答してデータをメモリ素子から読み出したり、メモリ素子に書き込んだりするために前記メモリ素子をコントロールし、前記メモリ素子は基板上に形成された複数個の第１ワードライン、複数個の第１ビットライン及び複数個の第１メモリセルを有する第１メモリセルブロックを含み、
前記基板上に形成された複数個の第２ワードライン、複数個の第２ビットライン及び複数個の第２メモリセルを含み、前記第１メモリセルブロックに隣接した第２メモリセルブロックと、
前記第１メモリセルブロックと第２メモリセルブロックとの間に位置し、前記複数個の第１ビットラインの第１の１つによって前記複数個の第１メモリセルに接続され、前記複数個の第２ビットライン中の第１の１つによって前記複数個の第２メモリセルに接続され、前記複数個の第１メモリセル及び前記複数個の第２メモリセル内にそれぞれ保存されているデータを感知するための第１感知増幅器と、を含み、
前記複数個の第１メモリセル中の各メモリセルは第１静電容量を有した第１データストレージキャパシタを含み、前記複数個の第２メモリセル中の各メモリセルは第２静電容量を有した第２データストレージキャパシタを含み、前記第１静電容量は前記第２静電容量よりも大きいことを特徴とする半導体メモリカード。
【請求項２６】
前記複数個の第１メモリセル中の各メモリセルの前記第１データストレージキャパシタは、前記複数個の第２メモリセル中の各メモリセルの第２データストレージキャパシタで覆われた基板上の領域よりも基板上の表面領域を広く覆うことを特徴とする請求項２５に記載の半導体メモリカード。
【請求項２７】
前記第１静電容量は、前記第２静電容量の２倍であることを特徴とする請求項２５又は２６に記載の半導体メモリカード。
【請求項２８】
前記ホストは、プロセッサを有した移動通信素子またはプロセッシング素子であることを特徴とする請求項２５から２７のいずれか一項に記載の半導体メモリカード。
【請求項２９】
端末機と通信するための無線インターフェースをさらに含むことを特徴とする請求項２５から２８のいずれか一項に記載の半導体メモリカード。
【請求項３０】
ホストシステムと移動可能に接続させるための接続体をさらに含み、前記ホストシステムは、個人用パソコン、ノートパソコン、ポータブルパソコン素子、カメラ、またはオーディオ再生装置中の１つであることを特徴とする請求項２５から２９のいずれか一項に記載の半導体メモリカード。
【請求項３１】
前記複数個の第１メモリセル及び前記複数個の第２メモリセル中の各メモリセルは、ＤＲＡＭセルであることを特徴とする請求項２５から３０のいずれか一項に記載の半導体メモリカード。
【請求項３２】
プロセッサを有するコントローラと、
ディスプレイを含む入出力素子と、
メモリ素子及び無線インターフェースと、を含み、
前記無線インターフェースは無線通信ネットワークを介してデータを送受信し、
前記メモリ素子は、
基板上に複数個の第１ワードライン、複数個の第１ビットライン及び複数個の第１メモリセルを含む第１メモリセルブロックと、
前記第１メモリセルブロックに隣接し、前記基板上に形成された複数個の第２ワードライン、複数個の第２ビットライン及び複数個の第２メモリセルを含む第２メモリセルブロックと、
前記第１メモリセルブロック及び前記第２メモリセルブロック間に位置し、前記複数個の第１ビットラインの第１の１つによって前記複数個の第１メモリセルに接続され、前記複数個の第２ビットラインの第１の１つによって前記複数個の第２メモリセルに接続され、前記複数個の各第１メモリセル及び前記複数個の各第２メモリセルに保存されているデータを感知するための感知増幅器と、を含み、
前記複数個の第１メモリセル中の各メモリセルは第１静電容量を有した第１データストレージキャパシタを含み、前記複数個の第２メモリセル中の各メモリセルは第２静電容量を有した第２データストレージキャパシタを含み、前記第１静電容量は前記第２静電容量よりも大きいことを特徴とする電子素子。
【請求項３３】
前記複数個の第１メモリセル中の各メモリセルの前記第１データストレージキャパシタは、前記複数個の第２メモリセル中の各メモリセルの第２データストレージキャパシタで覆われた前記基板上の表面領域よりも前記基板上の表面領域を広く覆うことを特徴とする請求項３２に記載の電子素子。
【請求項３４】
前記無線通信ネットワークは、第３世代通信システムの通信インターフェースプロトコルにより通信を行ない、コード分割多重接続システム、移動通信のためのグローバルシステム、北アメリカデジタル端末機、延長された時間分割多重接続システム、広帯域コード分割多重接続システム、またはＣＤＭＡ２０００のうちの１つを含むことを特徴とする請求項３２又は３３に記載の電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に関し、特に、データストレージキャパシタ構造を有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の配列に関するものである。
【背景技術】
【０００２】
通常のＤＲＡＭのメモリセル配列は、各半導体スイッチとデータストレージキャパシタとを含む。
【０００３】
金属−酸化物−半導体（ＭＯＳ）形態のＤＲＡＭは、接近スイッチにより動作する金属酸化物ゲート誘電膜とデータ保存要素として提供される１つのキャパシタを有する１つの電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とを含む。ＤＲＡＭ素子の製造メーカーは、それぞれのメモリセルにおける大きさの縮小とともに、高集積及び高速応答を達成するために研究を続けている。データストレージキャパシタの十分な容量は、適切な電荷保持期間、すなわちリフレッシュ動作が要求される前に、保存ノードに電荷が保持されうる最大時間を維持せねばならない。ＤＲＡＭのデータストレージキャパシタの容量は、データストレージキャパシタ電極の表面積に比例するので、データメモリセルの大きさとリフレッシュ率との間には持続的な均衡が保たれる。
【０００４】
ＤＲＡＭメモリセルのデータストレージキャパシタは、電荷を漏洩する傾向があり、周期的にリフレッシュ（読み出し及び再書き込み）を行う必要がある。各セルキャパシタ値の大きさを縮小することは、キャパシタ内に保存されている電荷量が縮小されてリフレッシュ動作の頻度と信頼度に影響を与える。電荷量の減少は、メモリセルの内容を変更させるソフトエラーを生じさせることになる。
【０００５】
ＤＲＡＭの各メモリセルは８Ｆ２形状にすることができ、Ｆは半導体製造設計規則に基づく最小の配線幅であり、スイッチングトランジスタを含む活性領域は一般のワードラインに垂直するように延長した形状である。半導体素子の集積度を改善するための努力と、特にメモリセル領域内において各メモリセルで覆われた領域を縮小するための努力により、６Ｆ２形状のメモリセルが提案された。例えば、それぞれの２つの６Ｆ２形状のスイッチングトランジスタを含むバー（ｂａｒ）状のように、一方に伸びる形態の活性領域がビットライン及びワードラインに対して斜線に形成される。斜線状の活性領域を有する一般の６Ｆ２形状のメモリセルブロックの一部が図１に示される。
【０００６】
図１は、集積回路におけるメモリ領域のエッジに形成された従来の６Ｆ２形状のメモリブロックの一部分の平面図である。図に示すように、半導体基板の表面上に、行方向に互いに平行な形態の複数個のワードライン２２０が形成される。また、基板上に、列方向に互いに平行する形態の複数個のビットライン２３０ｒ、２３０ｄが形成される。複数個のメモリセルは、ワードライン２２０とビットライン２３０との各交差点に形成される。各メモリセルは、前記基板上の活性領域２１０ｒ、２１０ｄ内に形成された１つのアクセストランジスタ１４０ｒと１つのデータストレージキャパシタ１４０ｄとを含む。前記データストレージキャパシタ１４０ｒ、１４０ｄは、２つの安定したメモリの状態を示す電気電荷を保存する。各アクセストランジスタは、ビットライン２３０と電気的に接続されて半導体基板の活性領域１４０ｒ、１４０ｄ内に形成されたソース領域とワードライン２２０に電気的に接続されて半導体基板の活性領域１４０ｒ、１４０ｄ内に形成されたドレイン領域を含み、ソース／ドレイン領域との間に形成されたワードライン２２０の一部に電気的に接続されたゲート電極を含む。前記アクセストランジスタは、前記キャパシタを充電または放電させることによって、前記キャパシタ内の論理状態の読み出し及び書き込みのみならず、データストレージキャパシタ２１０ｒ、２１０ｄの電荷の充電及び放電を制御するスイッチとして提供される。各活性領域を交差する２つのワードライン２２０も、また各活性領域における２つのメモリセルの２つのアクセストランジスタの該当ゲート電極として提供される。
【０００７】
異なるビットライン（列）において隣接する斜線状の活性領域は、主軸（長軸）方向に各端が整列されるように配列することができる。他の方法として、図１に示すように、異なるビットライン（列）において隣接する活性領域間の活性領域と活性領域との距離は、ピッチャー大きさＦより狭いことがある。一方、同一のビットライン（列）の隣接する活性領域の間の前記活性領域と活性領域の距離はピッチャーサイズＦと等しいか、または小さいか、または大きくする。このような満杯の状態は集積度をより高めてメモリ領域の大きさをより小さくさせる。
【０００８】
データストレージキャパシタ１４０ｒは、感知増幅器（Ｓ／Ａ）６５に接続された活性ビットライン２３０ｒに接続されたアクセストランジスタと疏通して読み出し可能となる。他のデータストレージキャパシタ１４０ｄは、いかなる感知増幅器（Ｓ／Ａ）６５にも接続されない「ダミービットライン２３０ｄ」に接続された「ダミーメモリセル」のアクセストランジスタと疏通し、いかなる保存データも読み出すことができない。
【０００９】
半導体メモリ素子の製造は、一般に物質層を蒸着してパターニングされることを含む。一般的に素子の製造は、半導体基板の一部分を絶縁物により互いに分離させた活性領域にパターニングすることから始まる。次に、異なる絶縁物及びアクセストランジスタ、データストレージキャパシタ及び類似の多様な回路要素を形成し互いに接続させ、場合によっては、基板と連動される伝導性物質層がその上に形成される。ダミー活性領域２１０ｄ内の前記「ダミー」データストレージキャパシタ１４０ｄ及び「ダミー」トランジスタ及び「ダミービットライン２３０ｄ」及びその接続体はメモリ領域の内部にメモリブロックを形成するために用いられたように、同一のリソグラフィパターンがメモリ領域のエッジ上に、前記メモリブロックを形成するために用いられたときに形成される。図７に示すように、集積回路のメモリ領域内の隣接メモリブロックは感知増幅器（Ｓ／Ａ）６５を共有することができる。与えられたメモリブロックの奇数番目のビットラインが左側のメモリブロックと共有するように、前記感知増幅器（Ｓ／Ａ）６５に接続され、一方、与えられたメモリブロックの偶数番目のビットラインが右側のメモリブロックと共有する前記感知増幅器（Ｓ／Ａ）６５に接続されることができる。中央に位置し、ビットライン（列）方向に２つの隣接したメモリブロックを有したメモリブロックは、２つの感知増幅器（Ｓ／Ａ）６５により提供される。しかし、ビットライン（列）方向に隣接した１つのメモリブロックだけを有する「エッジ」に位置したメモリブロックは１つの感知増幅器（Ｓ／Ａ）６５だけで提供される。したがって、例えば、異なるビットライン、すなわち、偶数番目のビットライン２３０ｄはいかなる感知増幅器（Ｓ／Ａ）６５にも接続されない場合もある  。この接続されないビットラインを「ダミービットライン」と呼び、それに接続される該当データストレージキャパシタ１４０ｄは「ダミーキャパシタ」と呼ぶ。前記ダミーキャパシタは、一般に集積回路のメモリ領域のエッジに位置したメモリブロック内に形成され、通常、注目すべき動作は行わない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−０３６０３３号公報（７頁、図７）
【特許文献２】特開２００３−１０００８０号公報（２０頁、図２４）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、各メモリセル内のデータストレージノードの静電容量を大きくし、電荷保存時間をさらに増加させてリフレッシュ動作の信頼性を向上させた半導体メモリ素子、半導体メモリ素子の製造方法、その半導体メモリ素子を有する半導体メモリカード及びその半導体メモリ素子を有する電子素子を提供することにある。
【００１２】
本発明が解決しようとする他の課題は、各メモリセルの内容を変更させるソフトエラーを防止する半導体メモリ素子、半導体メモリ素子の製造方法、その半導体メモリ素子を有する半導体メモリカード及びその半導体メモリ素子を有する電子素子を提供することにある。
【００１３】
本発明が解決しようとするさらに他の課題は、本明細書の詳細な説明によって理解することができる。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、複数個のメモリブロックを有したメモリ素子は、エッジに位置したメモリブロックと感知増幅器を共有する中央側メモリブロックとを含む。中央側メモリブロックと感知増幅器を共有するエッジに位置したメモリブロックは、「ダミービットライン」と対応する「ダミー」データストレージキャパシタ、「ダミー活性領域」及びそれらの間の「ダミー垂直コンタクト」を含むものとする。本発明の一態様は、同一の感知増幅器Ｓ／Ａを共有する中央側メモリブロック内のメモリセル内のデータストレージキャパシタよりも高い静電容量を有したデータストレージキャパシタを含むエッジに位置したメモリブロック内のメモリセルを提供する。エッジに位置したメモリセル内に用いられる前記データストレージキャパシタは、中央メモリセル内のデータストレージキャパシタよりも広い表面領域と高い静電容量を有することができる。エッジに位置したメモリセル内の前記データストレージキャパシタは、中央側メモリブロックの各メモリセル内に用いられるデータストレージキャパシタの形状と大きさの２つのデータストレージキャパシタに平行に接続することで、形成されることができる。エッジに位置したメモリブロック内のこの２つのストレージキャパシタのうちの１つは、以下の説明において「ダミーデータストレージキャパシタ」とすることができる。前記メモリセルは、ＤＲＡＭセルとすることができる。
【００１５】
本発明のいくつかの実施形態は、基板上に形成された複数個の第１ワードライン、複数個の第１ビットライン及び複数個の第１メモリセルを含む第１メモリセルブロックと、前記基板上に形成された複数個の第２ワードライン、複数個の第２ビットライン及び複数個の第２メモリセルを含む第２メモリセルブロックと、前記第１セルメモリブロック及び第２メモリセルブロック間に位置し、前記複数個の第１ビットラインのうちの第１の１つにより前記複数個の第１メモリセルに接続され、前記複数個の第２ビットラインのうちの第１の１つにより前記複数個の第２メモリセルに接続され、前記複数個の各第１メモリセルと前記複数個の各第２メモリセル内に保存されたデータを感知するための第１感知増幅器とを含み、前記複数個の第１メモリセルのうちの各メモリセルは第１静電容量を有した第１データストレージキャパシタを含み、前記複数個の第２メモリセルのうちの各メモリセルは第２静電容量を有した第２データストレージキャパシタを含み、前記第１静電容量は実質的に前記第２静電容量よりも大きい半導体メモリ素子を提供する。前記第１静電容量は、大略的に第２静電容量よりも大きくすることができ、または第２静電容量よりも小さいか、同様であるか、または２倍以上大きくすることができる。前記第１メモリセルブロックは前記基板上のメモリ領域のエッジに沿って位置することができるが、前記第２メモリセルブロックは前記基板上のメモリ領域のエッジに沿って位置しないこともある。
【００１６】
前記複数個の第１メモリセルのうちの各メモリセルの前記第１データストレージキャパシタは、前記複数個の第２メモリセルのうちの各メモリセルの前記第２データストレージキャパシタで覆われた前記基板上の前記表面領域よりも実質的に前記基板上の前記表面領域を広く覆うことができる。
【００１７】
前記複数個の第１及び第２メモリセル内の各メモリセルは、ワードラインにより制御され、ビットラインとそれと疏通するデータストレージキャパシタとの間に形成されたアクセストランジスタをさらに含むことができる。
【００１８】
前記メモリセルの前記アクセストランジスタの２つは、長軸とそれに垂直な短軸を有した１つの一方に伸ばされた活性領域及び前記２つのワードライン内に形成することができ、本発明の実施形態のうちの前記複数個の第２メモリセル中のメモリセルの各一方に伸ばされた活性領域の長軸は前記ワードラインの方向に対して斜線方向とすることができる。このような実施形態において、前記複数個の第１メモリセル内のメモリセルの各一方に伸ばされた活性領域の長軸は前記ワードラインの方向に対して斜線方向であるか、又は斜線方向でないこともある。
【００１９】
いくつかの実施形態において、前記複数個の第１メモリセルの各データストレージキャパシタは、第２静電容量を有した第１スタックキャパシタと、また第２静電容量を有した第２スタックキャパシタと、前記第２キャパシタと平行な前記第１スタックキャパシタを前記第１複数個のメモリセル内の前記アクセストランジスタと疏通するメモリセルの前記アクセストランジスタに接続された垂直コンタクトに接続する伝導体とを含むことができる。
【００２０】
いくつかの実施形態において、前記複数個の第１メモリセルのデータストレージキャパシタは、第１静電容量を有した第１スタックキャパシタと、前記第１スタックキャパシタを前記複数個の第１メモリセル内の前記アクセストランジスタと疏通するメモリセルの前記アクセストランジスタに接続された垂直コンタクトに接続する第１伝導性パッドとを含むことができる。
【００２１】
本発明の他の態様は、第１メモリセルブロック内にメモリ領域のエッジに沿って複数個の第１活性領域を形成し、第２メモリセルブロック内にメモリ領域のエッジに沿わないように複数個の第２活性領域を形成し、前記第２メモリセルブロック内に第３活性領域を形成し、前記複数個の第１活性領域のすべてを第１及び第２メモリブロック間に位置した第１感知増幅器に接続するための第１ビットラインを形成し、前記複数個の第２活性領域のすべてを前記第１感知増幅器に接続するための第２ビットラインを形成し、及び前記複数個の第３活性領域のすべてを第１及び第２メモリセルブロック間に位置しない第２感知増幅器に接続するための前記第２ビットラインに隣接した第３ビットラインを形成し、複数個の第１ストレージキャパシタを形成するが、前記各第１データストレージキャパシタは第１静電容量を有しながら前記複数個のメモリセル内のそれぞれ１つのメモリセルに接続され、複数個の第２ストレージキャパシタを形成するが、前記各第２データストレージキャパシタは第２静電容量を有しながら前記複数個の第２メモリセル内のそれぞれ１つのメモリセルに接続され、複数個の第３データストレージキャパシタを形成し、前記各第３データストレージキャパシタは、第２静電容量を有し、前記複数個の第３メモリセル内のそれぞれ１つのメモリセルに接続することを含む半導体メモリ素子の製造方法を提供する。前記第１静電容量は前記第２静電容量よりも大きい。第１静電容量は前記第２静電容量よりも小さいか、同一であるか、または２倍以上大きくすることができる。前記各メモリセルはＤＲＡＭセルとすることができる。
【００２２】
前記複数個の第１、第２及び第３データストレージキャパシタを形成することは、第１メモリセルブロック及び第２メモリセルブロック内に第２静電容量を有した前記複数個の第１スタックキャパシタを形成し、第１メモリセルブロック及び第２メモリセルブロック内に前記第１スタックキャパシタと隣接するように、さらに第２静電容量を有した複数個の第２スタックキャパシタを形成し、第１メモリセルブロック内に形成された前記第１スタックキャパシタのそれぞれ１つを第１メモリセルブロック内に形成された第２スタックキャパシタと疏通する１つに接続する第１メモリセルブロック内に複数個の伝導性接続を形成し、第２メモリセルブロック内に形成された前記第１スタックキャパシタは前記複数個の第２データストレージキャパシタであり、第２メモリセルブロック内に形成された前記第２スタックキャパシタは前記第３データストレージキャパシタである。
【００２３】
前記複数個の第１データストレージキャパシタのそれぞれ１つは前記第２静電容量を有した第１スタックキャパシタ、さらに第２静電容量を有した第２スタックキャパシタ及び前記第２キャパシタに平行な前記第１スタックキャパシタを前記第１複数個のメモリセル内の前記アクセストレンジトと疏通するメモリセルの前記アクセストランジスタに接続された垂直コンタクトに接続する伝導体を含むことができる。
【００２４】
いくつかの実施形態において、第１及び第２メモリセルブロック内に形成された各活性領域は主軸と副軸を有することができ、主軸は前記ワードラインに対して斜線とすることができる。
【００２５】
他の実施形態において、前記第２メモリセルブロック内に形成された活性領域が主軸と副軸を有する場合、前記主軸は前記ワードラインに対して斜線であり、前記第１メモリセルブロック内に形成された前記活性領域は前記ワードラインに対して斜線ではない。
その他の具体的な実施形態は詳細な説明及び図に示す。
【発明の効果】
【００２６】
本発明の多様な実施形態に係る半導体素子、半導体メモリカード及び電子素子は、エッジ領域に位置したメモリセルの静電容量が大きく、電荷保存時間が増加され、リフレッシュ動作の信頼性が向上されるので、ソフトエラーによるメモリセル内の内容変更を防止することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のメモリ領域のエッジに６Ｆ２型のメモリセルブロックの平面図である。
【図２Ａ】本発明の第１実施形態に係るメモリ領域のエッジに形成された６Ｆ２型のメモリブロックの平面図である。
【図２Ｂ】本発明の他の実施形態に係るメモリ領域のエッジに形成された６Ｆ２型のメモリブロックの平面図である。
【図３】図２Ａに示す本発明の第１実施形態に係るメモリブロックの縦断面図である。
【図４】図２Ａの平面図により形成された第２実施形態に係るエッジに位置したメモリブロックの一部であって、切断線が活性領域２１０ｒ、２１０ｄの主軸に対して平行な縦断面図である。
【図５】図２Ａの平面図により形成された第３実施形態に係るエッジに位置したメモリブロックの一部であって、切断線が活性領域２１０ｒ、２１０ｄの主軸に対して平行な縦断面図である。
【図６】図２Ａの平面図により形成された第４実施形態に係るエッジに位置したメモリブロックの一部であって、切断線が活性領域２１０ｒ、２１０ｄの主軸に対して平行な縦断面図である。
【図７】本発明の実施形態に係る集積回路のブロックダイヤグラムである。
【図８】図２Ａ、図２Ｂ、図３、図４、図５、及び図６に示すメモリセルデザインのうちのいずれか１つによりエッジに位置したメモリセルブロック内に形成されたＤＲＡＭメモリセルのブロックダイヤグラムである。
【図９】本発明の実施形態のうちの少なくとも１つによる半導体素子を含むメモリシステムを示す図である。
【図１０】本発明の実施形態に係る半導体メモリ素子を有する電子素子を示す図である。
【図１１】本発明の実施形態に係る半導体素子を有するモジュール型メモリ素子を示す図である。
【発明を実施するための形態】
【００２８】
以下に、本発明の実施形態が示された添付図面を参照してさらに詳しく説明する。なお、本発明は、多様な実施形態で実施されているが、それらに限定されるものではない。  本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。明細書の全体において同一の参照符号は、同一の構成要素を示す。
【００２９】
他の構成要素として「連動される」、「接続する」とは、直接的に連動または接続されるか、またはその間に他の要素が介在されるものとして理解すべきである。
【００３０】
また、以下に用いる用語として「行」または「水平」及び「列」または「垂直」は、２つが互いに平行せず、互いに直交する方向を示すものとして理解してほしい。しかしながら、この用語は図に示すように、完全な水平または垂直方向は要求されない。
【００３１】
空間に係る用語として「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「低い（ｌｏｗｅｒ）」、「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、「高い（ｕｐｐｅｒ）」、「上に（ｏｖｅｒ）」などのように、その類似な用語は、以下の構成要素及び／または異なる構成要素との特徴関係、及び／または図に示す特徴を説明するための説明の便宜上に用いられる。空間に係る用語は、図に示す方向に追加して使用または操作される素子の他の方向を含むために、意図したものとして理解すべきである。例えば、図において素子が逆になれば、「下側（ｂｅｌｏｗ）」及び／または「下（ｂｅｎｅａｔｈ）」として説明された構成要素または特徴は、他の構成要素の「上側」方向の特徴とすることができる。このように、「下側（ｂｅｌｏｗ）」という相対的な用語は、「上側（ａｂｏｖｅ）」そして「下側（ｂｅｌｏｗ）」に、両方の方向を含むことができる。素子は、また異なった方向（９０度、または他の方向に回転）に回転することができ、したがって、本明細書に用いる空間に係る説明は、上記のようなことを勘案して理解すべきである。
【００３２】
本明細書に用いる専門用語は、特定の実施形態を説明するためのものであって、本発明を限定するものではない。本明細書に用いる単数形である「１つ（ａ／ａｎ）」は文脈に明らかにしない限り、複数の形態を含むものとして意図される。「キャパシタ」という用語は、伝導体により平行に接続された複数個のキャパシタＣ１、Ｃ２の等価静電容量Ｃｅｑを含む（Ｃｅｑ＝Ｃ１＋Ｃ２）。
【００３３】
本発明の実施形態においては、以下の本発明の理想的な実施形態と中間挿入構造が概略的に示された縦断面図を参照して説明される。図において、物質層及び領域の厚さは明瞭な説明のために誇張されることができる。また、例えば、生産技術及び／または許容値の結果として示された形態から多様に応用することができる。ここで、データストレージキャパシタの形状は、示された形態から多様に変化させることができる。本発明の実施形態は、以下に示す特定な形態であるが、領域に限定して解釈されるものではなく、例えば、生産または設計選択からその結果形態から多様に応用することができる。図に示された領域は本質的に概略的なものであって、その形態は素子領域の事実的な形態を示すことを意図したものではなく、本発明の範囲を制限することを意図したものではない。例えば、長方形の場合、丸い角を有しうるものとして理解してほしい。
【００３４】
図２Ａは、本発明の実施形態に係る集積回路のメモリ領域（図７の１０ａ参照）のエッジに形成された６Ｆ２型のメモリブロック２００ａの一部分の平面図である。図２Ａに示すように、半導体基板の表面上のメモリ領域のエッジに形成されたメモリブロック２００ａは、行方向に互いに平行する複数個のワードライン２２０と列方向に互いに平行する複数個のビットライン２３０ｒ、２３０ｄとを含む。図２Ａに示すメモリブロックのエッジにおいて前記メモリセル構造は、図１の従来のエッジメモリブロック１００内において静電容量が異なる感知増幅器（Ｓ／Ａ）６５に接続されて動作するデータストレージキャパシタを除き、図１に示すメモリブロックと同様に配置することができる。動作するデータストレージキャパシタ２４０ａは、読み出し可能なデータストレージキャパシタ２４０ｒと「ダミー」ストレージキャパシタ２４０ｄとの組み合わせから形成される。前記ストレージキャパシタ２４０ａは、ビットライン２３０ｒに接続された前記活性領域２１０ｒ内に形成されたアクセストランジスタを介して感知増幅器（Ｓ／Ａ）６５に接続される。
【００３５】
図２Ａ、図４及び図７に示すように、本発明の他の実施形態において複数個の「ダミービットライン２３０ｄ」は、集積回路のエッジメモリブロックから部分的または全体的に省略することができ、前記複数個の「ダミー」コンタクト２６０ｄ、２６５ｄ及び２７５ｄは集積回路のエッジメモリブロックから部分的または全体的に省略することができる。本発明のさらに他の実施形態において、いくつの絶縁領域ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）は集積回路のエッジメモリブロックから部分的または全体的に省略することができる。本発明のさらに他の実施形態において、中央側メモリブロック（例えば、図７の集積回路７００のメモリ領域２０ａ）内の該当する同一構成要素が図２Ａに示すように残っていても、エッジメモリブロック内の活性領域２１０ｒ及び／またはコンタクト２６０ｒ、２６５ｒ、２７５ｒ及び２８５の形状、大きさ及び位置は異なることができる。
【００３６】
さらに図２Ａに示すように、複数個のメモリセルＭＣは、ワードライン２２０とビットライン２３０ｒとの各交差点に形成される。図２Ａの各メモリセルは、基板上の活性半導体領域２１０ｒ内に形成された１つのアクセストランジスタと動作するデータストレージキャパシタ２４０ａを含む。前記データストレージキャパシタ２４０ａは２つの安定したメモリ状態を表す電気的電荷を保存する。
【００３７】
前記データストレージキャパシタ２４０ｒは、感知増幅器（Ｓ／Ａ）６５と接続された活性ビットライン２３０ｒに接続されたアクセストランジスタと接続され、読み出しが可能である。図７に示すように、集積回路のメモリ領域内の中央側メモリブロックは１つの感知増幅器（Ｓ／Ａ）６５を共有することができる。エッジメモリブロック１０ａの奇数番目のビットライン２３０ｒは、中央側メモリブロック２０ａの奇数番目のビットラインとさらに接続された同一の感知増幅器（Ｓ／Ａ）６５に接続される。
【００３８】
図２Ａのエッジメモリブロック内において、前記データストレージキャパシタ２４０ａは、アクセストランジスタとビットラインを介して感知増幅器６５に接続することができる。各データストレージキャパシタ２４０ａは、前記第１キャパシタ２４０ｒの静電容量Ｃ２４０ｒに前記第２キャパシタ２４０ｄの静電容量Ｃ２４０ｄを追加した合計である総静電容量Ｃｅｑを有した１つの大きなキャパシタ２４０ａとして機能する伝導体（例えば、パッド３４５）を介して平行に接続された２つのキャパシタ２４０ｒ、２４０ｄで形成される。エッジブロックにおいて、各動作するデータストレージキャパシタ２４０ａは、該当する活性領域２１０ｒ内のアクセストランジスタとビットライン２３０ｒを介して感知増幅器（Ｓ／Ａ）６５に接続されるものであって、キャパシタ２４０ｒとキャパシタ２４０ｄとを組合わせたものである。一方、同一の感知増幅器（Ｓ／Ａ）６５を共有する自己ビットライン２３０ｒを有した中央側メモリブロック（例えば、図７の２０ａ）内において、同一の感知増幅器（Ｓ／Ａ）６５に接続された各動作するデータストレージキャパシタ２４０ａは、本質的にキャパシタ２４０ｄのみとなる。これは、そのような中央側メモリブロック２０ａがキャパシタ２４０ｄに結合された、いかなる「ダミー」キャパシタ２４０ｄも含まないからである。図７のメモリブロック１０ａ、２０ａ内において各キャパシタ２４０ｄが同一の静電容量を有し、独立的に形成されるため、中央側メモリブロック２０ａの前記データストレージキャパシタ２４０ｒの静電容量がＣの場合、エッジメモリブロック１０ａの前記データストレージキャパシタ２４０ｄは二倍の静電容量の２Ｃを有する。エッジメモリブロック内において図２Ａに示すＤＲＡＭメモリセルは、本発明の一実施形態によって従来のエッジメモリブロック内で図１に示す従来のＤＲＡＭメモリセルよりもさらに大きな静電容量を有する。増加した保存静電容量によりリフレッシュ動作周期を減少させることができ、メモリ素子の全体的な信頼性も増え、メモリセルの情報を変更するソフトエラーの発生も減少される。
【００３９】
本発明の他の実施形態において、エッジメモリブロック内の各メモリセル内で各動作するデータストレージキャパシタ２４０ａは、少なくとも図１に示す従来のデータストレージキャパシタ電極１４０ｒ、１４０ｄの２つのフットプリント（ｆｏｏｔｐｒｉｎｔ）を覆う１つの統合キャパシタを含む。本実施形態において、例えば、ストレージノードパッド３４５のような追加的な伝導性構成要素による配線をさらに必要としない。
【００４０】
図２Ａのエッジメモリブロック内において、動作するデータストレージキャパシタ２４０ａのフットプリントは重畳し、下に位置する活性領域２１０ｒ、２１０ｄの主軸（長軸）に実質的に平行な方向に長く伸ばされる。例えば、各データストレージキャパシタ２４０ａのフットプリントの鋭い角を丸くすることができる。また、各データストレージキャパシタ２４０ａのフットプリントは長方形のように単に伸ばされた形状に形成することができる。
【００４１】
図２Ｂは、本発明の一実施形態に係る集積回路のメモリ領域のエッジに形成された６Ｆ２型のメモリブロック２００ｂの一部分の平面図である。図２Ｂに示すエッジに位置したメモリブロックは、各動作するデータストレージキャパシタ２４０ｄのフットプリントが重畳しており、下に位置する活性領域２１０ｒ、２１０ｄの主軸（長軸）に対して実質的に垂直方向に長く伸びていることを除いて図２ａに示すエッジに位置したメモリブロックに類似する。その差は、隣接するデータストレージキャパシタ２４０ｒに接続されるか、または統合した隣接する「ダミー」ストレージキャパシタ２４０ｄの異なった選択の結果である。
【００４２】
図２Ｂに示す動作するデータストレージキャパシタ２４０ａのフットプリントは、隣接して動作するデータストレージキャパシタ２４０ａがキャパシタに連動せず、その間に電荷漏洩がないようにするために、隣接して動作するデータストレージキャパシタ２４０ｄの電極から１つの動作するデータストレージキャパシタ２４０ａの電極を分離させるという要求を反映したものである。多様に異なったフットプリントの形状及び動作するデータストレージキャパシタ２４０ａのフットプリントにおける位置を調整することは本発明の範囲に属する。
【００４３】
しかしながら、前述するように、「ダミー」ビットラインを含む、下に位置する「ダミー」メモリセル要素は部分的または完全に省略することができ、エッジに位置したメモリブロック内のその形状と動作するデータストレージキャパシタ２４０ａのフットプリントは、下に位置した「ダミービットライン２３０ｄ」または「ダミー活性領域２１０ｄ」またはその間の垂直コンタクトの位置の交差点の初期位置を考慮せず設計することができる。
【００４４】
図３、図４、図５及び図６は、本発明の実施形態に係るＤＲＡＭセルを含む半導体メモリ素子の縦断面図であって、断面線は図２Ａに示す活性領域２１０ｒ、２１０ｄの主軸に近く平行である。
【００４５】
図３、図４、図５及び図６に示すように、絶縁領域ＳＴＩ２０５は、活性領域２１０ｒ、２１０ｄを定義するために基板２０１に形成することができる。各アクセストランジスタの不純物がドーピングされたソース／ドレイン領域は半導体基板２０１の各活性領域内に形成される。薄膜ゲート酸化物層２２１はワードライン２２０を活性領域２１０ｒ、２１０ｄから隔離させる。各アクセストランジスタは対称的または非対称的素子とすることができる。アクセストランジスタが対称的の場合は、そのソースとドレイン領域は本質的に互換することができる。しかし、アクセストランジスタが非対称的素子の場合は、アクセストランジスタのソースまたはドレイン領域は、異なった電気的、物理的、ドーピング濃度及び／またはドーピングプロファイル特性を有する。
【００４６】
活性領域２１０ｒ、２１０ｄを横切るワードライン２２０は、前記アクセストランジスタのゲート電極として提供される。ワードライン２２０は所定の厚さ（例えば、ピッチャー厚さＦ）を有することができ、互いに所定間隔にて平行に配列される。ワードライン２２０は絶縁性キャッピング層２２４に覆われたポリシリコン層を含むことができる。絶縁性スペーサ２２３はワードライン２２０の側壁上に提供される。
【００４７】
ワードライン２２０の上と側壁に形成された絶縁性キャッピング層２２４と絶縁性スペーサ２２３とを含む前記第１層間絶縁膜は、ワードライン２１０ｒ、２１０ｄの側面とそれにより露出されたアクセストランジスタのソース及びドレイン領域との間に対向する自己整列コンタクトＳＡＣホールを提供するためにパターニングされる。各ビットライン２３０と通信するソースパッド２６０ｒ、２６０ｄとドレインパッド２６５ｒ、２６５ｄを形成するために、前記自己整列コンタクトホールはポリシリコンのような伝導体で満たされることができる。第２層間絶縁膜２２５は、ソースパッド２６０とドレインパッド２６５とを含む構造の上に形成される。ビットライン２３０ｒ、２３０ｄは、ビットラインコンタクト２７５ｒ、２７５ｄを介してドレインパッド２６５ｒ、２６５ｄと接続される。第３層間絶縁膜２３５は、ビットライン２３０と第２層間絶縁膜２２５との上に形成される。ストレージプラグ２８５は、ソースパッド２６０ｒとストレージパッド３４５とをそれぞれ接続する。ストレージキャパシタ電極２４０はストレージノードパッド３４５に接続されて支持されている。
【００４８】
図３、図４及び図５において、ストレージキャパシタ電極３４０、４４０、５４０は、２つまたはそれ以上のワードライン２２０上に部分的に延長または重畳される。ストレージ電極の表面領域を増加させるためには、さらに他の活性領域に形成されたストレージキャパシタ電極３４０、４４０、５４０に基準間隔が維持されていても、ストレージキャパシタ電極３４０、４４０、５４０で覆われた基板２０１の表面領域は、通信する活性領域２６５ｒ、２６５ｄで覆われた基板の領域を越えて、隣接した活性領域とワードライン２２０とで覆われた基板の領域上に延長されることができる。
【００４９】
図３、図４、及び図５は、本発明の実施形態においてストレージキャパシタ電極３４０、４４０、５４０がストレージプラグ２８５と直接接触しないことを示す図である。図３、図４、及び図５に示すように、ストレージノードパッド３４５、５４５は、ストレージプラグ２８５上に直接形成することができる。前記ストレージキャパシタ電極３４０、４４０、５４０は、ストレージノードパッドはストレージ電極が活性領域内において、その通信するアクセストランジスタソースに対してストレージキャパシタ電極の領域を増加させず、水平に動くようにし、隣接する活性領域の隣接なストレージ電極に対して基準間隔を保持するように、各ストレージノードパッド３４５、４４５、５４５上に直接形成される。
【００５０】
前記ストレージノードパッドは、隣接したワードライン２２０上に形成されるか、または部分的に延長することができる。前記ワードライン２２０はストレージノードパッドと基板２０１との間に形成することができる。本発明の一実施形態によれば、図２ないし図６に示す前記ＤＲＡＭメモリセル内のデータストレージキャパシタはスタックキャパシタのように形成することができる。図２Ａ及び図２Ｂは、それぞれ積層されたキャパシタ２４０ｒ、２４０ｄを含むＤＲＡＭメモリ素子の一部分の平面図である。図３ないし図６は、それぞれのＤＲＡＭメモリ素子の一部分のスタックキャパシタの縦断面図である。前記データストレージキャパシタ３４０ｒ、３４０ｄ、４４０、５４０、６４０は、半導体基板２０１上に形成された活性領域２１０ｒ、２１０ｄ内に形成されたメモリセルアクセストランジスタ上に形成（積層）される。
【００５１】
メモリセルアクセストランジスタが基板２０１内に形成された後に、化学気相蒸着法（ＣＶＤ、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）のような適切な蒸着技術により第２層間絶縁膜２２５が半導体基板２１０上とワードライン２２０上に形成される。次に、第３層間絶縁膜２３５は、化学気相蒸着法のような適切な蒸着技術により第２層間絶縁膜２２５上に形成される。コンタクトホールまたは窓（ｗｉｎｄｏｗｓ）は、活性領域内に形成されたソースと電気的に接続された自己整列コンタクト２６０を露出させるために、層間絶縁膜２２５、２３５を介して形成される。各コンタクトホール内に形成された伝導性コンタクトプラグ２８５は、ワードライン２２０とビットライン２３０ｒ、２３０ｄ上のキャパシタの電極が積層されるようにするために、データストレージキャパシタの電極を前記アクセストランジスタの前記ソースに電気的に接続させる。前記コンタクトプラグ２８５は、ＣＶＤ技術を用いてポリシリコンまたは金属（例えば、タングステン）のような伝導体で形成し、続いて、化学的機械的研磨（ＣＭＰ、Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｙｓｈｉｎｇ）技術またはエッチバック技術によって平坦化される。
【００５２】
第４層間絶縁膜２４５は、キャパシタ電極の形成において犠牲層を提供するために、コンタクトプラグ２８５上に形成することができる。これは象嵌されたパターンによって形成されたリセス領域がエッチング停止層（図示せず）に至るまで絶縁層２４５内部に異方性にエッチングして形成できるようにする。図３及び図４に示す本発明の実施形態において、さらにストレージノードパッド３４５、４４５はエッチング停止層の機能を提供することができる。その場合、象嵌パターンはコンタクトプラグ２８５上に整列される代わりに、ストレージノードパッド３４５、４４５上に整列することができる。本発明の他の実施形態において、伝導性パッドは、第１層間絶縁膜２２４と第２層間絶縁膜２２５との間、及び／または第２層間絶縁膜２２５と第３層間絶縁膜２３５との間（例えば、ビットライン２３０：２３０ｄと２３０ｒ）に形成することができ、前記象嵌パターンはこの伝導性パッドの上に形成することができ、コンタクトプラグ２８５はこの伝導性パッドとキャパシタ電極との間に整列することができる。
【００５３】
前記コンタクトプラグ２８５は、ＣＶＤ技術を用いてポリシリコンまたは金属（例えば、タングステン）のような伝導体で形成することができ、続いて、化学機械的研磨技術またはエッチバック技術により平坦化することができる。
【００５４】
本発明の他の実施形態によれば、象嵌パターンは、正方形状、円状、長方形状または他の形状のうちいずれかを有することができる。
【００５５】
象嵌開口部が、異方性エッチング技術などのような象嵌方法を用いて下のコンタクトプラグ２８５またはストレージノードパッド３４５の方に層間絶縁膜２４５内に形成される。
【００５６】
伝導性層、例えばポリシリコンは、象嵌開口部内において伝導性層のコーティングを形成するように制御された厚さとして層間絶縁膜２４５内に形成された象嵌開口部の上にコンフォーマルに蒸着されて伝導性キャパシタ電極２４０、３４０、４４０、５４０、６４０を形成する。
【００５７】
次に、キャパシタ誘電膜（図示せず）が前記キャパシタ電極上に蒸着され、続いて、上部電極がキャパシタ誘電膜上に形成される。それにより、データストレージキャパシタが形成される。
【００５８】
図３ないし図６に示す本発明の実施形態によれば、前記キャパシタの前記ストレージノードは、各ストレージノードパッドと多様に連動されることができる。例えば、図３に示すように、１つのストレージノード４４０がストレージノードの２セットを代替することによって、ストレージノード３４０ｒ、３４０ｄの２セットが１つのストレージノードパッド３４５と連動される。図５に示すように、１つのストレージノード５４０が２つのストレージノードパッド５４５ｄ、５４５ｒと連動される。
【００５９】
図７は、本発明の一実施形態に係る集積回路７００の一部を示す。前記集積回路７００は、図２Ａ、図２Ｂ、図３、図４、図５及び図６に示すメモリセルデザインのうちのいずれか１つにより実施された複数個の感知増幅器（Ｓ／Ａ）６５を共有するメモリ領域のエッジと隣接した第２メモリセルブロック２０ａに形成され、メモリ領域のエッジには形成されない第１メモリセルブロック１０ａを有した半導体メモリ素子を含む。第３メモリブロック（図示せず）は、エッジメモリブロック１０ａと対向するメモリブロック２０ａの側面上に形成され、メモリブロック２０ａと第３メモリブロックはそれぞれその間に形成された第２感知増幅器ユニットを共有する。
【００６０】
メモリセルブロック１０ａ、２０ａ間の前記感知増幅器ユニットは、複数個のビットライン感知増幅器６５、隔離トランジスタユニット（図示せず）、及び均等化及びプリチャージユニット（図示せず）を含む。前記隔離トランジスタユニット（図示せず）は、各複数個の隔離トランジスタ対がメモリセルブロック１０ａ内のビットラインをメモリセルブロック２０ａに１つのビットライン感知増幅器６５と相互に接続（多重）する複数個の隔離トランジスタを含む。
【００６１】
メモリブロック１０ａ内に保存されたデータを感知した場合、隔離トランジスタユニットはターンオフされ、メモリセルブロック２０ａがメモリセルブロック１０ａ、２０ａ間のビットライン感知増幅器ユニットから切り離される。メモリブロック２０ａ内に保存されたデータを感知した場合、隔離トランジスタユニットがターンオフされ、メモリセルブロック１０ａはメモリセルブロック１０ａ、２０ａ間のビットライン感知増幅器ユニットから接続が切れる。
【００６２】
集積回路７００内のメモリ素子は、基板上に形成された複数個の第１ワードライン（図示せず）、複数個の第１ビットライン２３０ｒ及び複数個の第１メモリセルを含む第１メモリセルブロック１０ａと、前記第１メモリセルブロックに隣接し、複数個の第２ワードライン（図示せず）、複数個の第２ビットライン２３０ｒ及び基板上に形成された複数個の第２メモリセルを含む第２メモリセルブロック２０ａと、複数個の前記第１ビットライン２３０ｒ中の第１の１つにより前記第１及び第２メモリセルブロック間に位置し、前記複数個の第２ビットライン２３０ｒ中の第１の１つにより前記複数個の第２メモリセルに接続され、前記複数個の各第１メモリセル及び前記複数個の各第２メモリセル内に保存されたデータを感知するための前記複数個の第１メモリセルに接続された第１感知増幅器６５を含む。前記複数個の第１メモリセル及び前記複数個の第２メモリセルはＤＲＡＭセルとすることができる。
【００６３】
前記複数個の第１メモリセル中の各メモリセルは、第１静電容量を有したデータストレージキャパシタと、第２静電容量を有したデータストレージキャパシタを含む。前記複数個のメモリセル中の各メモリセルの前記データストレージキャパシタは、実質的に前記複数個の第２メモリセル中の各メモリセルの前記データストレージキャパシタにより覆われる基板上の表面領域よりもさらに広い基板上の表面領域を覆う。前記第１静電容量は前記第２静電容量の約２倍とすることができる。
【００６４】
前記複数個のメモリセルの各データストレージキャパシタは、前記第２静電容量を有した第１スタックキャパシタと、第２静電容量を有した第２スタックキャパシタと、前記第２スタックキャパシタに平行な前記第１スタックキャパシタを接続し、前記複数個のメモリセル中に、それと疏通するメモリセルの前記アクセストランジスタと接続された垂直コンタクトを接続する伝導体とを含むことができる。
【００６５】
図８は、図２Ａ、図２Ｂ、図３、図４、図５または図６に示すメモリセルデザインのいずれかにより実施されたエッジに位置したメモリセルブロック内に形成されたＤＲＡＭメモリセルの回路図である。前記データストレージキャパシタ２４０は、データストレージキャパシタ２４０ａ、２４０ｂ、４４０、５４０、６４０のいずれかに該当する。ゲート誘電膜２２１及びゲート電極２２０を有した前記アクセストランジスタは、活性領域２１０ｒ内に形成されることができる。
【００６６】
図９に示すように、本発明の少なくとも一実施形態に係る半導体素子を含むメモリシステムについて説明する。メモリシステム９００は、メモリコントローラ９２０と本発明の少なくとも一実施形態に係る多様なデータストレージキャパシタ構造を有したメモリ９１０とを含む。前記メモリコントローラ９２０は、ホスト９３０の読み出し／書き込み命令に応答してメモリ９１０からデータを読み出したり、メモリ９１０内部にデータを書き込んだりすることができるように、前記メモリ素子９１０を制御する。前記メモリコントローラ９２０は、ホスト９３０（例えば、移動通信素子またはパソコンシステム）から前記メモリ素子９１０の物理的アドレスによりアドレスをマッピングするためのアドレスマッピング表を含むことができる。
【００６７】
図１０に示すように、本発明の実施形態に係る半導体素子を含む電子素子について説明する。前記電子素子１４００は、無線通信素子（例えば、携帯情報端末、ノートパソコン、ポータブルパソコン、ウェブタブレット、コードレスホン、移動電話及び／または無線デジタル音楽再生機）または無線環境で情報を送信または受信することができる素子に用いられる。
【００６８】
前記電子素子１４００は、コントローラ１４１０、入出力部１４２０（例えば、キーパッド、キーボード及びディスプレイ、本発明の少なくとも一実施形態に係る多様なデータストレージキャパシタ構造を含むメモリ１４３０及び無線インターフェース１４４０を含む。前記コントローラ１４１０は、少なくとも１つのマイクロプロセッサ、デジタルシグナルプロセッサ、または類似のプロセッシング素子を含むことができる。前記メモリ１４３０は、例えばコントローラ１４１０によって実行された命令を保存するために用いられることができる。前記メモリ１４３０は、ユーザデータを保存するために用いられることができる。前記メモリ１４３０は、本発明の少なくとも一実施形態に係る半導体素子を含む。前記電子素子１４００は、無線通信ネットワークを介してデータを送信／受信するための無線インターフェース１４４０を活用することができる。例えば、無線インターフェース１４４０は、アンテナ及び／または無線送受信機を含むことができる。前記本発明の実施形態に係る電子素子１４００は、例えばコード分割多重接続（ＣＤＭＡ）、グローバル移動通信システム（ＧＳＭ）、北アメリカデジタル端末機（ＮＡＤＣ）、延長時間分割多重接続（Ｅ−ＴＤＭＡ）、及び／または広帯域コード分割多重接続（ＷＣＤＭＡ）、ＣＤＭＡ２０００のような第３世代通信システムの通信インターフェースプロトコルとして用いられることができる。
【００６９】
図１１に示すように、本発明の実施形態に係る半導体素子を含むモジュール式メモリ素子について説明する。モジュール型メモリ素子１２００は、印刷回路基板１２２０を含むことができる。印刷回路基板１２２０は、モジュール型メモリ素子１２００の外部表面の１つを形成することができる。前記印刷回路基板１２２０は、メモリユニット１２３０、素子インターフェースユニット１２４０、及び電気的接続機１２１０を支持することができる。
【００７０】
前記本発明の少なくとも一実施形態に係る多様なデータストレージキャパシタ構造を有したメモリユニット１２３０は、３次元的なメモリアレイを含むことができ、メモリアレイコントローラと接続することができる。前記メモリアレイは、前記印刷回路基板１２２０上に３次元的な格子状に配列された適切な数のメモリセルを含むことができる。前記素子インターフェースユニット１２４０は、素子インターフェースユニット１２４０が印刷回路基板１２２０を介して前記電気的接続機１２１０及び前記メモリユニット１２３０と電気的に接続されることができるように、分離された基板上に形成することができる。また、前記メモリユニット１２３０と前記素子インターフェースユニット１２４０は、前記印刷回路基板１２２０上に直接用いることができる。前記素子インターフェースユニット１２４０は、電圧、クロック周波数、及びプロトコルロジッグなどを発生させるために必要な構成部分を含むことができる。
【００７１】
正方形のシリンダ状のキャパシタまたは長方形のシリンダ状のスタックキャパシタを有したＤＲＡＭセルが例として説明されているが、本発明の実施形態は他のスイッチング及び／または他のデータ保存要素を有したメモリセルを含む半導体メモリ素子にも適用されることができる。
【００７２】
上述では、本発明の好ましい実施形態を参照して説明したが、当該技術分野の熟練した当業者は、添付の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。
【産業上の利用可能性】
【００７３】
本発明の実施形態に係るメモリセル構造を有するＤＲＡＭを含む電子素子１４００は、例えばコード分割多重接続（ＣＤＭＡ）、グローバル移動通信システム（ＧＳＭ）、北アメリカデジタル端末機（ＮＡＤＣ）、延長された時間分割多重接続（Ｅ−ＴＤＭＡ）、及び／または広帯域コード分割多重接続（ＷＣＤＭＡ）、ＣＤＭＡ２０００のような第３世代通信システムの通信インターフェースプロトコルとして用いられることができる。
【００７４】
ただし、本明細書に記載の電子素子が用いられる分野は、例示的なことに過ぎない。
【符号の説明】
【００７５】
１０ａ、２０ａ  メモリブロック
６５  感知増幅器（Ｓ／Ａ）
１００、２００ａ  メモリブロック
１４０ｒ、１４０ｄ  データストレージ電極
２０１  基板           
２０５  絶縁領域（ＳＴＩ）
２１０、２１０ｒ、２１０ｄ  活性領域
２２０  ワードライン    
２２１  薄膜ゲート酸化物層
２２３  絶縁性スペーサ
２２４  絶縁性キャッピング層
２２５  第２層間絶縁膜
２３０、２３０ｒ、２３０ｄ  ビットライン
２３５  第３層間絶縁膜
２４０、２４０ａ、２４０ｒ、２４０ｄ  データストレージキャパシタ
２６０、２６０ｒ、２６０ｄ  ソースパッド
２６５、２６５ｒ、２６５ｄ  ドレインパッド
２７５、２７５ｒ、２７５ｄ  ビットラインコンタクト
２８５  ストレージプラグ
３４０、４４０、５４０、６４０  ストレージキャパシタ電極
３４５  ストレージノードパッド
７００  集積回路
９００  メモリシステム
９１０  メモリ
９２０  メモリコントローラ
９３０  ホスト
１２００  モジュール型素子
１２１０  電気的接続機
１２２０  印刷回路基板
１２３０  メモリユニット
１２４０  素子インターフェースユニット
１４００  電子素子
１４１０  コントローラ
１４２０  入出力部
１４４０  無線インターフェース
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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