(57)【要約】      （修正有）【課題】半導体装置及びその製造方法等に関し、特にプロセス中及びプロセス後の情報等を利用することができる半導体装置及びその製造方法を提供する。【解決手段】半導体ウェハのスクライブライン上に形成された評価用素子を検査するｅ−ＴＥＳＴ（Ｓ４）工程と、ｅ−ＴＥＳＴ（Ｓ４）工程によって検査された結果による情報を表す文字を半導体ウェハに印字する再印字（Ｓ１１）工程と、再印字（Ｓ１１）工程によって印字された文字に表された情報を利用しながら、再印字（Ｓ１１）工程より後のプローブ検査（Ｓ５）工程と、を具備する。【選択図】図６
2010186806.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハのスクライブライン上に形成された評価用素子を検査する検査工程と、
前記検査工程によって検査された結果による情報を表す文字を前記半導体ウェハに印字する印字工程と、
前記印字工程によって印字された前記文字に表された情報を利用しながら、前記印字工程より後の工程を行う工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体ウェハに加工を行う工程と、
前記加工によって得られた加工物の寸法を検査する検査工程と、
前記検査工程によって検査された結果による情報を表す文字を前記半導体ウェハに印字する印字工程と、
前記印字工程によって印字された前記文字に表された情報を利用しながら、前記印字工程より後の工程を行う工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、前記印字工程は、前記検査工程によって検査された結果をもとに規格値に近い順に前記半導体ウェハをランク分けし、この分けられたランクの情報を表す文字を前記半導体ウェハに印字する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項において、前記印字工程より後の工程がプローブ検査工程又は組立工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、前記プローブ検査工程は、前記文字に表された情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、簡易的なプローブ検査プログラムを用いてプローブ検査を行う工程であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５において、前記プローブ検査工程は、前記文字に表された情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、付加的なプローブ検査プログラムを用いてプローブ検査を行う工程であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４において、前記組立工程は、前記文字に表された情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、品質要求が高い第１の製品として組み立てを行い、前記文字に表された情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、前記第１の製品に比べて品質要求が低い第２の製品として組み立てを行うことを特徴とする半導体装置の製造方法。
【請求項８】
半導体ウェハのスクライブライン上に形成された評価用素子を検査する検査工程と、
前記検査工程によって検査された結果による情報を利用しながら、前記検査工程より後の工程を行う工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
半導体ウェハに加工を行う工程と、
前記加工によって得られた加工物の寸法を検査する検査工程と、
前記検査工程によって検査された結果による情報を利用しながら、前記検査工程より後の工程を行う工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９において、前記情報は、前記検査工程によって検査された結果をもとに規格値に近い順に前記半導体ウェハをランク分けし、この分けられたランクを示す情報であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８乃至１０のいずれか一項において、前記検査工程より後の工程がプローブ検査工程又は組立工程であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、前記プローブ検査工程は、前記情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、簡易的なプローブ検査プログラムを用いてプローブ検査を行う工程であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１又は１２において、前記プローブ検査工程は、前記情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、付加的なプローブ検査プログラムを用いてプローブ検査を行う工程であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１において、前記組立工程は、前記情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、品質要求が高い第１の製品として組み立てを行い、前記文字に表された情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、前記第１の製品に比べて品質要求が低い第２の製品として組み立てを行う工程であることを特徴とする半導体装置の製造方法。
【請求項１５】
半導体ウェハのスクライブライン上に形成された評価用素子と、
前記半導体ウェハに印字された、前記評価素子を検査することによって得られた検査結果による情報を表す文字と、
を具備し、
前記情報は、プローブ検査工程又は組立工程によって利用するためのものであることを特徴とする半導体装置。
【請求項１６】
半導体ウェハに加工を行うことによって前記半導体ウェハに形成された加工物と、
前記半導体ウェハに印字された、前記加工物の寸法を検査することによって得られた検査結果による情報を表す文字と、
を具備し、
前記情報は、プローブ検査工程又は組立工程によって利用するためのものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法等に関し、特にプロセス中及びプロセス後の情報等をプローブ検査工程又は組立工程等において利用することができる半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造工程においては、半導体ウェハに対し工程管理及び品質管理などのために従来から英数字列から構成されるウェハＩＤのマーキングが施されている。このマーキングは、半導体デバイスの製造工程中に行われる不純物拡散や熱酸化のような高温処理に耐えて半導体ウェハを汚染する恐れがないように、半導体ウェハ表面への掘り込み加工することにより行われる。
【０００３】
従来、ウェハＩＤのマーキングは半導体回路形成工程前の半導体ウェハに印字されている。その後、半導体ウェハにおいては、フォトリソ工程、エッチング工程、イオン注入工程及び薄膜形成工程などの通常の半導体回路形成工程によってトランジスタや配線などで構成される半導体集積回路が形成される。
【０００４】
しかし、半導体回路形成工程によって、半導体ウェハ表面への掘り込み加工で形成した凹部（ドット）の形状も悪くなる。これにより、半導体回路形成工程後に行われるプローブ検査工程や組立工程などにおいては、人の目視による半導体ウェハの管理が必要となるが、ウェハＩＤは人の目視による認識が困難となってしまう。
【０００５】
上述した問題を解決するため、半導体回路形成後に視認性の高い第２のウェハＩＤをマーキングしている。これにより、半導体回路形成工程後に行われるプローブ検査工程や組立工程などにおいて第２のウェハＩＤを用いた人の目視によるウェハ管理を実現している（例えば特許文献１参照）。
【０００６】
図１０は半導体装置のチップが配列されて形成された半導体ウェハ１００を示す図であり、半導体素子を含む半導体回路形成領域１０１及びウェハＩＤの印字領域１０２を表している。また、図１１は従来のウェハＩＤのマーキングを説明する為の断面図である。
【０００７】
図１０に示すように、印字領域１０２内へのウェハＩＤの印字形成は、トランジスタ等の半導体回路形成前に行われ、半導体ウェハの表面に直接レーザー光線を照射し、凹部を形成することにより印字されている。また、ウェハＩＤは英数字列から構成されており、例えば、図１１に示すように、ウェハＩＤは１５文字で構成され、文字群ａに半導体装置の機種情報、文字群ｂにロット番号、文字群ｃにウェハ番号、文字群ｄにウェハＩＤの読み取り確認用番号としてそれぞれの文字群にマーキングしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１６６８８５号公報（段落０００９〜００１６）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体回路形成後に視認性の高い第２のウェハＩＤをマーキングすることにより、ウェハＩＤの視認性は向上するが、プロセス中及びプロセス後の情報はウェハ印字から判断することは出来ない。また、プローブ検査工程又は組立工程等において前記情報を利用することができなかった。
【００１０】
本発明に係る態様は、プロセス中及びプロセス後の情報をプローブ検査工程又は組立工程等において利用することができる半導体装置及びその製造方法等である。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、半導体ウェハのスクライブライン上に形成された評価用素子を検査する検査工程と、
前記検査工程によって検査された結果による情報を表す文字を前記半導体ウェハに印字する印字工程と、
前記印字工程によって印字された前記文字に表された情報を利用しながら、前記印字工程より後の工程を行う工程と、
を具備することを特徴とする。
【００１２】
上記半導体装置の製造方法によれば、前記検査工程によって検査された結果による情報を表す文字を前記半導体ウェハに印字し、前記印字工程によって印字された前記文字に表された情報を利用しながら、前記印字工程より後の工程を行っている。その為、情報をランク識別用印字として利用し、活用することによって半導体デバイスのプローブ検査や組立工程を行うことが可能となる。結果、歩留まりを向上させる効果、製造コストを低減させる効果等が得られる。
【００１３】
本発明の一態様に係る半導体装置の製造方法は、半導体ウェハに加工を行う工程と、
前記加工によって得られた加工物の寸法を検査する検査工程と、
前記検査工程によって検査された結果による情報を表す文字を前記半導体ウェハに印字する印字工程と、
前記印字工程によって印字された前記文字に表された情報を利用しながら、前記印字工程より後の工程を行う工程と、
を具備することを特徴とする。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法において、前記印字工程は、前記検査工程によって検査された結果をもとに規格値に近い順に前記半導体ウェハをランク分けし、この分けられたランクの情報を表す文字を前記半導体ウェハに印字する工程であることも可能である。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法において、前記印字工程より後の工程がプローブ検査工程又は組立工程であることが好ましい。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法において、前記プローブ検査工程は、前記文字に表された情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、簡易的なプローブ検査プログラムを用いてプローブ検査を行う工程であることも可能である。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法において、前記プローブ検査工程は、前記文字に表された情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、付加的なプローブ検査プログラムを用いてプローブ検査を行う工程であることも可能である。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法において、前記組立工程は、前記文字に表された情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、品質要求が高い第１の製品として組み立てを行い、前記文字に表された情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、前記第１の製品に比べて品質要求が低い第２の製品として組み立てを行うことが好ましい。
【００１９】
本発明の一態様に係る半導体装置の製造方法は、半導体ウェハのスクライブライン上に形成された評価用素子を検査する検査工程と、
前記検査工程によって検査された結果による情報を利用しながら、前記検査工程より後の工程を行う工程と、
を具備することを特徴とする。
【００２０】
本発明の一態様に係る半導体装置の製造方法は、半導体ウェハに加工を行う工程と、
前記加工によって得られた加工物の寸法を検査する検査工程と、
前記検査工程によって検査された結果による情報を利用しながら、前記検査工程より後の工程を行う工程と、
を具備することを特徴とする。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法において、前記情報は、前記検査工程によって検査された結果をもとに規格値に近い順に前記半導体ウェハをランク分けし、この分けられたランクを示す情報であることが好ましい。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法において、前記検査工程より後の工程がプローブ検査工程又は組立工程であることが好ましい。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法において、前記プローブ検査工程は、前記情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、簡易的なプローブ検査プログラムを用いてプローブ検査を行う工程であることも可能である。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法において、前記プローブ検査工程は、前記情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、付加的なプローブ検査プログラムを用いてプローブ検査を行う工程であることも可能である。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法において、前記組立工程は、前記情報が前記ランク分けによって前記規格値に近いランクとされた半導体ウェハを示す情報である場合、品質要求が高い第１の製品として組み立てを行い、前記文字に表された情報が前記ランク分けによって前記規格値に遠いランクとされた半導体ウェハを示す情報である場合、前記第１の製品に比べて品質要求が低い第２の製品として組み立てを行う工程であることが好ましい。
【００２６】
本発明の一態様に係る半導体装置は、半導体ウェハのスクライブライン上に形成された評価用素子と、
前記半導体ウェハに印字された、前記評価素子を検査することによって得られた検査結果による情報を表す文字と、
を具備し、
前記情報は、プローブ検査工程又は組立工程によって利用するためのものであることを特徴とする。
【００２７】
本発明の一態様に係る半導体装置は、半導体ウェハに加工を行うことによって前記半導体ウェハに形成された加工物と、
前記半導体ウェハに印字された、前記加工物の寸法を検査することによって得られた検査結果による情報を表す文字と、
を具備し、
前記情報は、プローブ検査工程又は組立工程によって利用するためのものであることを特徴とする。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体装置を説明する為の断面図。
【図２】本発明の第２の実施形態に係る半導体装置を説明する為の断面図。
【図３】本発明の実施形態に係る半導体ウェハを示す図。
【図４】本発明の実施形態に係るウェハＩＤのマーキング模式図。
【図５】半導体ウェハに対する管理基準を模式的に表したグラフ。
【図６】本発明の第１の実施形態に係る半導体ウェハ表面にウェハＩＤを印字するタイミングを示したフローチャート
【図７】本発明の第２の実施形態に係る半導体ウェハ表面にウェハＩＤの印字するタイミングを示したフローチャート。
【図８】本発明の第３の実施形態に係る半導体ウェハ表面にウェハＩＤの印字するタイミングを示したフローチャート。
【図９】本発明の第４の実施形態に係る半導体ウェハ表面にウェハＩＤの印字するタイミングを示したフローチャート。
【図１０】従来の半導体ウェハを示す図。
【図１１】従来のウェハＩＤのマーキング模式図。
【発明を実施するための形態】
【００２９】
以下、図を参照して本発明の実施形態について説明する。
図３は、本発明の第１〜第４の実施形態に係る半導体ウェハを示す図であり、半導体装置のチップが配列されて形成された半導体ウェハ１００を示しており、半導体素子を含む半導体回路形成領域１０１及びウェハＩＤの印字領域１０２及び追加印字領域１０２ａを表している。また、図４はウェハＩＤのマーキングを説明する為の図であり、図３に示すウェハＩＤの印字領域１０２及び追加印字領域１０２ａにマーキングされたウェハＩＤを説明する為の図である。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を説明する為のものであり、図３に示す半導体回路形成領域１０１、ウェハＩＤの印字領域１０２及び追加印字領域１０２ａそれぞれの一部を示す断面図である。図６は本発明の第１の実施形態に係る半導体ウェハ表面にウェハＩＤを印字するタイミングを示したフローチャートである。
【００３１】
まず、半導体回路を形成する前の半導体ウェハを用意する（Ｓ１）。次いで、図１及び図３に示すように、ウェハＩＤの印字領域１０２内のシリコン基板１にレーザー光線を照射することにより、凹部１９による印字を施す（Ｓ１０）。この際に、印字領域１０２内に図４に示す文字群ａ、ｂ、ｃ及びｄが印字される。文字群ａは半導体装置の機種情報を表す英数字列等から構成され、文字群ｂはロット番号表す英数字列等から構成され、文字群ｃはウェハ番号表す英数字列等から構成され、文字群ｄはウェハＩＤの読み取り確認用番号を表す英数字列等から構成される。
【００３２】
その後、半導体回路形成領域１０１において、半導体回路を形成するためのウェハ加工が施される（Ｓ２）。このウェハ加工について図１を参照して説明する。まず、シリコン基板１の表面上に素子分離膜であるＬＯＣＯＳ酸化膜２を形成する。次いで、シリコン基板１の表面上にゲート絶縁膜４となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜４及びＬＯＣＯＳ酸化膜２の上にＣＶＤ（Chemical  Vapor  Deposition）法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法にて加工形成する。これにより、ゲート絶縁膜４上にゲート電極５が形成される。
【００３３】
次いで、ゲート電極５及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入することにより、低濃度不純物層によるＬＤＤ領域２１が形成される。次いで、ゲート電極５及びＬＯＣＯＳ酸化膜２を含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバック法にてシリコン窒化膜をエッチングすることにより、ゲート電極５の側壁にサイドウォール６が形成される。次いで、ゲート電極５、サイドウォール６及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入し、熱処理を施す。これにより、ソース・ドレイン領域２０には自己整合的に拡散層が形成される。
【００３４】
次いで、ゲート電極５、サイドウォール６及びＬＯＣＯＳ酸化膜２を含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜３を成膜する。その後、第１の層間絶縁膜３にホール形成する。次いで、このホール内及び第１の層間絶縁膜３上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により、第１の層間絶縁膜３上の金属膜を除去する。これによって、第１の層間絶縁膜３にはソース・ドレイン領域２０及びゲート電極５に電気的に接続された第１のプラグ７が形成される。その後、スパッタリング法により第１の層間絶縁膜３上及び第１のプラグ７上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第１の配線８が形成される。
【００３５】
その後、第１の層間絶縁膜３及び第１の配線８上にＣＶＤ法にて第２の層間絶縁膜１３を成膜する。その後、第２の層間絶縁膜１３にホール形成する。次いで、このホール内及び第２の層間絶縁膜１３上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により、第２の層間絶縁膜１３上の金属膜を除去する。これによって、第２の層間絶縁膜１３には第１の配線８に電気的に接続された第２のプラグ９が形成される。その後、スパッタリング法により第２の層間絶縁膜１３上及び第２のプラグ９上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第２の配線１０が形成される。
【００３６】
その後、第２の層間絶縁膜１３及び第２の配線１０上にＣＶＤ法にて第３の層間絶縁膜１４を成膜する。その後、第３の層間絶縁膜１４にホール形成する。次いで、このホール内及び第３の層間絶縁膜１４上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により、第３の層間絶縁膜１４上の金属膜を除去する。これによって、第３の層間絶縁膜１４には第２の配線１０に電気的に接続された第３のプラグ１１が形成される。その後、スパッタリング法により第３の層間絶縁膜１４上及び第３のプラグ１１上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第３の配線１２が形成される。
【００３７】
その後、第３の層間絶縁膜１４の上にシリコン酸化膜１５とシリコン窒化膜１６の積層膜からなるパッシベーション膜を形成する。次いで、パッシベーション膜上にフォトリソグラフィー法及びドライエッチング法によりパッシベーション膜を加工する（Ｓ３）。この際に、パッシベーション膜は、シリコン酸化膜の単層膜又はシリコン窒化膜の単層膜によって形成してもよい。
【００３８】
次いで、ウェハ加工が終了した半導体ウェハは、スクライブライン上に形成された設計上や製造上の問題等を見つけ出すための評価用素子であるＴＥＧによって、半導体デバイスの特性検査（ｅ−ＴＥＳＴ）を行う（Ｓ４）。このｅ−ＴＥＳＴの結果をもとに半導体デバイスの特性によって半導体ウェハをランク分けする。例えば、図５に示すグラフは、半導体ウェハに対する管理基準を模式的に表したグラフである。Ｙの値を規格値とし、Ｘの値からＺの値までを管理基準範囲と定めている。規格値に最も近い範囲Ａに含まれる製品をＡランクとし、次に近い範囲Ｂに含まれる製品をＢランクとし、最も規格値から遠い範囲Ｃに含まれる製品をＣランクとして製品をランク分けしている。このように特性の良い順にＡ，Ｂ，Ｃとランク分けすることにより、次工程である半導体デバイスの製品特性検査を行うプローブ検査（ＳＯＲＴ）（Ｓ５）の検査方法を変えたり、出荷先を変更することができる。
【００３９】
上述したｅ−ＴＥＳＴの具体例１は、トランジスタのしきい値電圧であるＶｔｈ特性の測定がある。具体例２は、トランジスタの駆動電流であるＩｄｓａｔ特性の測定がある。具体例３は、配線層、プラグ接続及びゲート配線などによる導電体の抵抗値特性の測定がある。具体例４は、ゲート酸化膜の膜質を調査するＱｂｄ特性の測定がある。これらの測定結果から、それぞれの測定に対応する図５に示すような範囲Ａ，Ｂ，Ｃに応じて半導体ウェハをランク分けする。これらのランク分けは、図示せぬコンピュータによって実行される。
【００４０】
次いで、図１に示すように、印字領域１０２及び追加印字領域１０２ａにおいて、シリコン酸化膜１５とシリコン窒化膜１６の積層膜からなるパッシベーション膜にレーザー光線を照射する。これにより、ウェハＩＤの印字領域１０２において、凹部１８を形成し、ウェハＩＤを再印字するとともに、図３に示す追加印字領域１０２ａにおいて、凹部１７による印字が施される（Ｓ１１）。この際に、追加印字領域１０２ａにおける印字形成は、図４に示す文字群ｅに形成され、ウェハＩＤの印字領域１０２に並んで形成される。この追加印字領域１０２ａには、ｅ−ＴＥＳＴの結果をもとに半導体デバイスの特性によって半導体ウェハをランク分けした情報を印字形成している。
【００４１】
次いで、ｅ−ＴＥＳＴの結果をもとに半導体デバイスの特性をランク分けされた半導体ウェハは、追加印字領域１０２ａにおいて印字した情報をランク識別用印字として利用しながら、半導体デバイスのプローブ検査（ＳＯＲＴ）を行う（Ｓ５）。
【００４２】
プローブ検査（Ｓ５）において、追加印字領域１０２ａに印字してある情報がｅ−ＴＥＳＴの結果がランクＡの製品は、規格値により近い製品であり、素性のよい製品と見なされ、簡易版のプローブ検査プログラムを用いてプローブ検査が行われる。追加印字領域１０２ａに印字してある情報がｅ−ＴＥＳＴの結果がランクＢの製品は、平均的な仕上がりの製品と見なされ、通常版のプローブ検査プログラムを用いてプローブ検査が行われる。追加印字領域１０２ａに印字してある情報がｅ−ＴＥＳＴの結果がランクＣの製品は、つまり規格値から最も離れた製品であり、素性の悪い製品と見なされ、念入りに検査する必要がある。その為、通常版のプローブ検査プログラムと比較して付加的なプローブ検査プログラムを用いてプローブ検査が行われる。その後、製品の組立工程を行う。この際、ランクＡの半導体ウェハを例えば品質要求が高い車載などの製品として組立工程を実施し、ランクＢの半導体ウェハを品質要求が中程度の製品として組立工程を実施し、ランクＣの半導体ウェハを品質要求が低い製品として組立工程を実施しても良い。
【００４３】
以上、本発明の第１の実施形態によれば、追加印字領域１０２ａには、ｅ−ＴＥＳＴの結果をもとに半導体デバイスの特性をランク分けした情報を印字形成し、その情報をランク識別用印字として利用し、活用することによって半導体デバイスのプローブ検査（ＳＯＲＴ）や組立工程を行っている。それにより、歩留まりを向上させる効果、製造コストを低減させる効果等が得られる。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図２は本発明の第２の実施形態に係る半導体装置を説明する為のものであり、図３に示す半導体回路形成領域１０１、ウェハＩＤの印字領域１０２及び追加印字領域１０２ａそれぞれの一部を示す断面図である。図７は本発明の第２の実施形態に係る半導体ウェハ表面にウェハＩＤの印字するタイミングを示したフローチャートである。
【００４５】
まず、第１の実施形態と同様の方法で、ウェハ準備（Ｓ１）及び印字（Ｓ１０）を行う。その後、半導体回路形成領域１０１での、半導体回路を形成するためのウェハ加工においてソース・ドレイン領域２０の拡散層を形成する工程までは第１の実施形態と同様であるので説明を省略する。また、ソース・ドレイン領域２０の拡散層を形成する工程までをウェハ加工の前半工程（Ｓ６）とし、その後の製造工程をウェハ加工の後半工程（Ｓ７）としている。
【００４６】
ウェハ加工の前半工程（Ｓ６）が終了した後の半導体ウェハには検査が行われる（Ｓ８）。この検査結果をもとに半導体ウェハをランク分けする。このランク分けは、例えば、図５に示すような第１の実施形態で説明したものと同様のものを用いる。
【００４７】
上述した検査（Ｓ８）の具体例１は、ゲート電極の寸法測定である。具体例２は、ゲート酸化膜の膜厚寸法測定である。具体例３は、ウェハ加工の前半加工までのトラブルの有無の確認である。また、起こり得るトラブルとしては、例えば、製品の量産中に見つかったバグを修正するためのマスク変更や装置上のトラブルなどが挙げられる。具体例１及び２の測定結果を利用し、それぞれ図５に示すグラフの管理基準に基づいて半導体ウェハの寸法規格によるランク分けを行う。また、具体例３の確認結果を利用してトラブルの大小によるランク分けを行う。これらのランク分けは、図示せぬコンピュータによって実行される。
【００４８】
次いで、図２に示すように、ゲート電極５、サイドウォール６及びＬＯＣＯＳ酸化膜２を含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜３を成膜する。その後、印字領域１０２及び追加印字領域１０２ａにおいて、第１の層間絶縁膜３にレーザー光線を照射する。これにより、ウェハＩＤの印字領域１０２において、凹部１８ａを形成し、ウェハＩＤを再印字するとともに、追加印字領域１０２ａにおいて、凹部１７ａによる印字が施される（Ｓ１１）。この際に、追加印字領域１０２ａにおける印字形成は、図４に示す文字群ｅに形成され、ウェハＩＤの印字領域１０２に並んで形成される。また、追加印字領域１０２ａにおいては、ウェハ加工の前半工程後の検査結果をもとに半導体ウェハをランク分けした情報を印字している。なお、本実施形態では、前記ランク分けした情報を第１の層間絶縁膜３に印字しているが、パッシベーション膜より下の膜であれば他の膜に印字することも可能である。
【００４９】
その後、パッシベーション膜まで加工するウェハ加工の後半工程（Ｓ７）においても第１の実施形態と同様であるので説明を省略するが、追加印字領域１０２ａにおいて印字した情報をランク識別用印字として利用しながらウェハ加工の後半工程を行う（Ｓ７）。ウェハ加工の前半工程後の検査結果をもとに半導体ウェハをランク分けした半導体ウェハは、それぞれのランクに見合った製品機種にウェハ加工される。
【００５０】
詳細には、ウェハ加工の前半工程後の検査において、追加印字領域１０２ａに印字してある情報ランクＡの製品は、規格値により近い製品であり、素性のよい製品と見なされ、例えば、品質要求が高い車載などに使用する製品として後半加工が行われる。追加印字領域１０２ａに印字してある情報がランクＢの製品は、平均的な仕上がりの製品と見なされ、後半加工が行われる。追加印字領域１０２ａに印字してある情報がランクＣの製品は、つまり規格値から最も離れた製品であり、素性の悪い製品と見なされる。ランクＣの製品には、トラブルのあった製品も含まれ、不良製品と見なされた場合は、後工程で不良製品を識別するためのインク潰しが必要となる。
【００５１】
次いで、ウェハ加工が終了した半導体ウェハは、スクライブライン上に形成された設計上や製造上の問題を見つけ出すための評価用素子であるＴＥＧによって、半導体デバイスの特性検査（ｅ−ＴＥＳＴ）を行う（Ｓ４）。
その後、半導体デバイスのプローブ検査（ＳＯＲＴ）が行われる（Ｓ５）。この際、具体例１〜３により分けられたランクＡ，Ｂ，Ｃについては、第１の実施形態と同様の利用方法を採用しても良い。例えば、ランクＡの製品は、簡易版のプローブ検査プログラムを用いてプローブ検査が行われ、ランクＢの製品は、通常版のプローブ検査プログラムを用いてプローブ検査が行われ、ランクＣの製品は、通常版のプローブ検査プログラムと比較して付加的なプローブ検査プログラムを用いてプローブ検査が行われる。その後、製品の組立工程を行う。
【００５２】
以上、本発明の第２の実施形態によれば、追加印字領域１０２ａに、検査（Ｓ８）の結果をもとにランク分けした情報を印字形成し、その情報を利用又は活用することによってウェハ加工の後半工程（Ｓ７）、半導体デバイスのプローブ検査（ＳＯＲＴ）や組立工程を行っている。それにより、歩留まりを向上させる効果、製造コストを低減させる効果等が得られる。
【００５３】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。図８は本発明の第３の実施形態に係る半導体ウェハ表面にウェハＩＤの印字をするタイミングを示したフローチャートである。また、半導体回路形成工程は第１の実施形態と同様である部分は省略する。
【００５４】
まず、第１の実施形態と同様の方法で、ウェハ準備（Ｓ１）及び印字（Ｓ１０）を行う。その後、半導体回路形成領域１０１での、半導体回路を形成するためのウェハ加工においてソース・ドレイン領域２０の拡散層を形成する工程までは第１の実施形態と同様であるので説明を省略する。また。ウェハ加工におけるソース・ドレイン領域２０の拡散層を形成する工程までをウェハ加工の前半工程（Ｓ６）とし、その後の製造工程をウェハ加工の後半工程（Ｓ７）としている。
【００５５】
次いで、ウェハ加工の前半工程（Ｓ６）が終了した後に、検査（Ｓ８）を行い、この検査結果をもとに半導体ウェハをランク分けしている。この検査（Ｓ８）及びランク分けは、第２の実施形態と同様に行うので説明を省略する。
【００５６】
次いで、第２の実施形態と同様の方法で、第１の層間絶縁膜３を成膜し、追加印字領域１０２ａにおける第１の層間絶縁膜３に追加印字が施される（Ｓ１２）。その後、パッシベーション膜まで加工するウェハ加工の後半工程（Ｓ７）が、第２の実施形態と同様の方法で、分けられたランクを利用しながら行われる。
【００５７】
その後、ウェハ加工の後半工程（Ｓ７）が終了した半導体ウェハは、ウェハ加工の後半工程中のトラブルの有無によってランク分けされる。例えば、トラブルの大小に応じてランク分けされる。また、ウェハ加工中に起こり得るトラブルとしては、例えば、製品の量産中に見つかったバグを修正するためのマスク変更や装置上のトラブルなどが挙げられる。なお、ランク分けは、図示せぬコンピュータによって実行される。
【００５８】
次いで、追加印字領域１０２ａにおいて、シリコン酸化膜１５とシリコン窒化膜１６の積層膜からなるパッシベーション膜にレーザー光線を照射することにより、図３に示す追加印字領域１０２ａにおいて、凹部１９による印字が施される（Ｓ１３）。この際に、追加印字領域１０２ａにおける印字形成は、図４に示す文字群ｅに形成され、ウェハＩＤの印字領域１０２に並んで形成される。また、追加印字領域１０２ａにおいては、ウェハ加工の後半工程中のトラブルの大小に応じてランク分けした情報を印字している。
【００５９】
次いで、ウェハ加工が終了した半導体ウェハは、スクライブライン上に形成された設計上や製造上の問題等を見つけ出すための評価用素子であるＴＥＧによって、半導体デバイスの特性検査（ｅ−ＴＥＳＴ）を行い（Ｓ４）、ｅ−ＴＥＳＴの結果をもとに半導体デバイスの特性によって半導体ウェハをランク分けする。このランク分けは、第１の実施形態と同様に行う。
【００６０】
次いで、第１の実施形態と同様の方法で、ウェハＩＤの印字領域１０２におけるパッシベーション膜にウェハＩＤを再印字するとともに、追加印字領域１０２ａにおけるパッシベーション膜に追加印字が施される（Ｓ１１）。
【００６１】
次いで、第１の実施形態と同様の方法で、追加印字領域１０２ａにおいて印字した情報をランク識別用印字として利用しながら、半導体デバイスのプローブ検査（ＳＯＲＴ）を行う（Ｓ５）。
【００６２】
プローブ検査（Ｓ５）において、第１の実施形態と同様の方法でランク識別印字を利用し、さらに、ランクＣの製品には、ウェハ加工中にトラブルのあった製品も含まれ、不良製品と見なされた場合は、後工程で不良製品を識別するためのインク潰しが必要となる。その後、製品の組立工程を行う。
【００６３】
以上、本発明の第３の実施形態においても第１及び第２の実施の形態と同様の効果を得ることができる。
【００６４】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置の製造について説明する。図９は、半導体ウェハ表面にウェハＩＤの印字をするタイミングを示したフローチャートである。
【００６５】
まず、第１の実施形態と同様の方法で、ウェハ準備（Ｓ１）及び印字（Ｓ１０）を行う。その後、半導体回路形成領域１０１での、半導体回路を形成するためのウェハ加工においてソース・ドレイン領域２０の拡散層を形成する工程までは第１の実施形態と同様であるので説明を省略する。また。ウェハ加工におけるソース・ドレイン領域２０の拡散層を形成する工程までをウェハ加工の前半工程（Ｓ６）とし、その後の製造工程をウェハ加工の後半工程（Ｓ７）としている。
【００６６】
ウェハ加工の前半工程（Ｓ６）までは、製造する製品機種に係わらず同じ工程が行われ、ウェハ加工の後半工程（Ｓ７）において製品機種や、製品の出荷先の要望によって製造プロセスが異なることとする。例えば、製品機種や、製品の出荷先の要望に応じて配線層のマスクの変更や、マスクセット数がそれぞれ異なることが挙げられる。その為、ウェハ加工工程を前半工程（Ｓ６）と、後半工程（Ｓ７）にて区別している。
【００６７】
次いで、第２の実施形態と同様の方法で、第１の層間絶縁膜３を成膜し、その後、印字領域１０２及び追加印字領域１０２ａにおいて、第１の層間絶縁膜３にレーザー光線を照射することにより、ウェハＩＤの印字領域１０２にウェハＩＤを再印字する。これとともに、追加印字領域１０２ａにおいて、印字が施される（Ｓ１１）。追加印字領域１０２ａにおいては、製品機種や、製品の出荷先の要望により相違するウェハ加工の後半工程を区別するための情報を印字している。
【００６８】
その後、パッシベーション膜まで加工するウェハ加工の後半工程（Ｓ７）においても第１の実施形態と同様であるので説明を省略するが、追加印字領域１０２ａにおいて印字した情報を利用しながらウェハ加工の後半工程を行う（Ｓ７）。これにより、配線層のマスク変更やマスクセット数などを間違えることなく、それぞれの製品機種にウェハ加工される。
【００６９】
次いで、ウェハ加工が終了した半導体ウェハは、スクライブライン上に形成されたに設計上や製造上の問題を見つけ出すための評価用素子であるＴＥＧによって、半導体デバイスの特性検査（ｅ−ＴＥＳＴ）を行う（Ｓ４）。次いで、半導体デバイスのプローブ検査（ＳＯＲＴ）が行われる（Ｓ５）。また、この際に、追加印字領域１０２ａにおいて印字した情報を用いて、それぞれの製品機種に該当するｅ−ＴＥＳＴ及びプローブ検査が行われる。その後、製品の組立工程を行う。
【００７０】
以上、本発明の第４の実施形態によれば、製品機種や、製品の出荷先の要望により相違するウェハ加工の後半工程を区別するための情報を追加印字領域１０２ａに印字することにより、この印字された情報をウェハ加工の後半工程（Ｓ７）で利用することができる。
【００７１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【００７２】
上記第１乃至第４の実施形態では、プロセス中及びプロセス後の情報をウェハに印字し、その印字した情報を読み取ることにより、ウェハ加工の後半工程、プローブ検査工程又は組立工程等で前記印字した情報を利用しているが、プロセス中及びプロセス後の情報をウェハ番号に対応させてコンピュータに記憶させ管理させておくことにより、ウェハ加工の後半工程、プローブ検査工程又は組立工程等で前記情報を利用することが可能となる。この場合は、前記情報をウェハに印字することは必ずしも必要ではない。
【符号の説明】
【００７３】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、３・・・第１の層間絶縁膜、４・・・ゲート酸化膜、５・・・ゲート電極、６・・・サイドウォール、７・・・第１のプラグ、８・・・第１の配線、９・・・第２のプラグ、１０・・・第２の配線、１１・・・第３の配線、１２・・・第３の配線、１３・・・第２の層間絶縁膜、１４・・・第３の層間絶縁膜、１５・・・シリコン酸化膜、１６・・・シリコン窒化膜、１７，１８，１９，１８ａ，１７ａ・・・凹部、１０１・・・半導体回路形成領域、１０２・・・ウェハＩＤの印字領域、１０２ａ・・・追加印字領域、１００・・・半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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