(57)【要約】【課題】複数の半導体チップが同一パッケージに積層された半導体装置に関し、複数の半導体チップのいずれかで生成される電圧を、他の半導体チップに電源電圧として供給し、安定して動作できる技術を提供する。【解決手段】主なものの１つの例として、２つのチップを積層して、パッドＡ，ＢおよびＣをそれぞれのチップの並んだ辺に配置し、それらのパッドをそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣで共通に接続する。もう１つの例は、パッドＡ，ＢおよびＣが配置された辺とは異なる辺に沿ってパッドＨおよびパッドＪを配置し、さらに金属線ｗｉｒｅＨＪによりチップ間ボンディング接続する。【選択図】図２
2010073951.tif 000002
【特許請求の範囲】
【請求項１】
第１の辺を含む４辺を有し、主面にパッドが設けられた第１の半導体チップと、
第２の辺を含む４辺を有し、主面にパッドが設けられ、前記第１の半導体チップの主面上に前記第１の辺と前記第２の辺とが並び、かつ各主面が同一方向を向くように積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを封止する封止体と、
前記パッドに接続され、端子の一部が前記封止体の外部に露出した複数の外部端子と、を有する半導体装置であって、
前記第１の半導体チップは、
前記外部端子から外部電源電圧が供給される外部電源入力パッドと、
前記外部電源入力パッドに電気的に接続され、参照電圧とこの参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧を生成するレギュレータ回路と、
前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される内部電源電圧出力パッドと、
前記入力電圧が入力される前記レギュレータ回路の入力部に電気的に接続されたモニタパッドと、を有し、
前記第２の半導体チップは、
前記内部電源電圧出力パッドから前記内部電源電圧が入力される内部電源入力パッドを有し、
前記内部電源電圧出力パッドと前記モニタパッドは、前記第１の半導体チップの前記第１の辺に沿って配置され、
前記内部電源入力パッドは、前記第２の半導体チップの前記第２の辺に沿って配置され、
前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続、
もしくは、前記内部電源入力パッドを経由して前記内部電源電圧出力パッドと電気的に接続され、
前記第１の半導体チップは、前記第１の辺とは異なる辺に沿って、前記第２の半導体チップとの間で信号を送受信する第１の信号パッドを有し、
前記第２の半導体チップは、前記第１の信号パッドが配置された辺と並ぶ辺に沿って、前記第１の信号パッドに電気的に接続された第２の信号パッドを有することを特徴とする半導体装置。
【請求項２】
第１の角を含む４つの角を有し、主面にパッドが設けられた第１の半導体チップと、
第２の角を含む４つの角を有し、主面にパッドが設けられ、前記第１の半導体チップの主面上に各主面が同一方向を向くように、かつ前記第１の角と前記第２の角が近づくように積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを封止する封止体と、
前記パッドに接続され、端子の一部が前記封止体の外部に露出した複数の外部端子と、を有する半導体装置であって、
前記第１の半導体チップは、
前記外部端子から外部電源電圧が供給される外部電源入力パッドと、
前記外部電源入力パッドに電気的に接続され、参照電圧とこの参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧を生成するレギュレータ回路と、
前記レギュレータ回路に電気的に接続された前記内部電源電圧が出力される内部電源電圧出力パッドと、
前記入力電圧が入力される前記レギュレータ回路の入力部に電気的に接続されたモニタパッドと、を有し、
前記第２の半導体チップは、
前記内部電源電圧出力パッドから前記内部電源電圧が入力される内部電源入力パッドを有し、
前記内部電源電圧出力パッドおよび前記モニタパッドは、前記４つの角の中で前記第１の角の近くになるように配置され、
前記内部電源入力パッドは、前記４つの角の中で前記第２の角の近くになるように配置され、
前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続、
もしくは、前記内部電源入力パッドを経由して前記内部電源電圧出力パッドと電気的に接続され、
前記第１の半導体チップは、前記第１の角を構成する辺とは異なる辺に沿って、前記第２の半導体チップとの間で信号を送受信する第１の信号パッドを有し、
前記第２の半導体チップは、前記第１の信号パッドが配置された辺と並ぶ辺に沿って、前記第１の信号パッドに電気的に接続された第２の信号パッドを有することを特徴とする半導体装置。
【請求項３】
前記内部電源電圧出力パッドと前記外部端子とが第１金属線により接続され、
前記モニタパッドと前記外部端子とが第２金属線により接続されていることで、前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続され、
前記第１の信号パッドと前記第２の信号パッドとが第３金属線により接続され、
前記第３金属線は、前記第１金属線より金属線の長さが短く、
前記第１金属線は、前記第２金属線より金属線の長さが短いことを特徴とする請求項１もしくは２に記載の半導体装置。
【請求項４】
前記内部電源電圧出力パッドと前記内部電源入力パッドとが第１金属線により接続され、
前記モニタパッドと前記内部電源入力パッドとが第２金属線により接続されていることで、前記モニタパッドは、前記内部電源入力パッドを経由して前記内部電源電圧出力パッドと電気的に接続され、
前記第１の信号パッドと前記第２の信号パッドとが第３金属線により接続され、
前記第３金属線は、前記第１金属線より金属線の長さが短く、
前記第１金属線は、前記第２金属線より金属線の長さが短いことを特徴とする請求項１もしくは２に記載の半導体装置。
【請求項５】
第１の辺と、
その第１の辺に対向する第２の辺と、
その第２の辺に交差する第３および第４の辺と、を有し、
主面にパッドが設けられた第１の半導体チップと、
第５の辺と、
その第５辺の辺に対向する第６辺と、を有し、
主面にパッドが設けられ、前記第１の辺と前記第５の辺とで挟まれる第１領域、および前記第２の辺と前記第６の辺とで挟まれる第２領域に前記第１の半導体チップの前記パッドが露出し、前記第３の辺と前記第４の辺とを覆うように、かつ前記第１の半導体チップの前記主面上に各主面が同一方向を向くように積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとを封止する封止体と、
前記パッドに接続され、端子の一部が前記封止体の外部に露出した複数の外部端子と、を有する半導体装置であって、
前記第１の半導体チップは、
前記第１領域に配置され、前記外部端子から外部電源電圧が供給される外部電源入力パッドと、
前記第１領域に配置され、前記外部電源入力パッドに電気的に接続されて参照電圧とこの参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧を生成するレギュレータ回路と、
前記第１領域に配置され、前記レギュレータ回路に電気的に接続されて前記内部電源電圧が出力される内部電源電圧出力パッドと、
前記第１領域に配置され、前記入力電圧が入力される前記レギュレータ回路の入力部に電気的に接続されたモニタパッドと、を有し、
前記第２の半導体チップは、
前記内部電源電圧出力パッドから前記内部電源電圧が入力される内部電源入力パッドを有し、
前記第１の半導体チップは、前記第２領域に前記第２の半導体チップとの間で信号を送受信する第１の信号パッドを有し、
前記第２の半導体チップは、前記第６の辺に沿って、前記第１の信号パッドに電気的に接続された第２の信号パッドを有することを特徴とする半導体装置。
【請求項６】
前記第１の半導体チップは、前記第１の辺と前記第３の辺とで形成される第１の角を含む４つの角を有し、
前記第２の半導体チップは、前記第５の辺とその第５の辺と交差する第７の辺とで形成され、前記第１の半導体チップの他の角よりも前記第１の角に近い第２の角を含む４つの角を有し、
前記内部電源電圧出力パッドおよび前記モニタパッドは、前記４つの角の中で前記第１の角の近くに配置され、
前記内部電源入力パッドは、前記４つの角の中で前記第２の角の近くに配置され、
前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続、
もしくは、前記内部電源入力パッドを経由して前記内部電源電圧出力パッドと電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記内部電源電圧出力パッドと前記外部端子とが第１金属線により接続され、
前記モニタパッドと前記外部端子とが第２金属線により接続されていることで、前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続され、
前記第１の信号パッドと前記第２の信号パッドとが第３金属線により接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記内部電源電圧出力パッドと前記内部電源入力パッドとが第１金属線により接続され、
前記モニタパッドと前記内部電源入力パッドとが第２金属線により接続されていることで、前記モニタパッドは、前記内部電源入力パッドを経由して前記内部電源電圧出力パッドと電気的に接続され、
前記第１の信号パッドと前記第２の信号パッドとが第３金属線により接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第３金属線は、前記第１金属線より金属線の長さが短く、
前記第１金属線は、前記第２金属線より金属線の長さが短いことを特徴とする請求項７もしくは８に記載の半導体装置。
【請求項１０】
前記レギュレータ回路の前記第５の辺から露出している部分の面積は、前記第２の半導体チップが、前記レギュレータ回路を覆っている部分の面積よりも大きいことを特徴とする請求項５に記載の半導体装置。
【請求項１１】
前記レギュレータ回路は、前記外部電源電圧を降圧した前記内部電源電圧を生成する降圧スイッチ部を有し、
前記降圧スイッチ部は前記第５の辺から露出していることを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記第２の半導体チップは、前記第５の辺を除く辺に前記パッドが集めて配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項１３】
前記第１領域における前記第１の辺から前記第５の辺までの距離は、前記第２領域における前記第２の辺から前記第６の辺までの距離よりも長いことを特徴とする請求項５に記載の半導体装置。
【請求項１４】
前記第２の半導体チップのパッド数は、前記第１の半導体チップのパッド数よりも多いことを特徴とする請求項５に記載の半導体装置。
【請求項１５】
前記第１の半導体チップは、アナログ回路を有し、電源制御を行うアナログチップであり、
前記第２の半導体チップは、前記アナログチップを制御し、情報を処理するためのマイクロコンピュータチップであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
位相保障および電圧安定化のためのレギュレータ容量であるコンデンサを前記封止体内に有し、
前記内部電源電圧出力パッドは、前記コンデンサの一方の端子と第１金属線により電気的に接続されており、
前記モニタパッドは、前記第１金属線が接続された前記コンデンサの端子と第２金属線により電気的に接続されており、
前記内部電源入力パッドは、前記第１金属線が接続された前記コンデンサの端子と第３金属線により電気的に接続されていることで、前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続されており、
前記コンデンサの他方の端子は、外部より接地電圧が与えられる前記外部端子と電気的に接続されていることを特徴とする請求項１、２および５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップが同一パッケージに積層された半導体装置に関し、複数の半導体チップのいずれかで生成される電圧を、他の半導体チップに電源電圧として供給する技術に関するものである。
【背景技術】
【０００２】
２つの半導体チップの関係として、以下のものが一般に知られている。
【０００３】
１つの半導体チップは、外部電源電圧を供給され、それを降圧した内部電源電圧を出力するレギュレータ回路を有する（第１の半導体チップ）。
【０００４】
もう一方の半導体チップは、その内部電源電圧を動作電源電圧として供給される（第２の半導体チップ）。
【０００５】
このとき、第１の半導体チップは、高い電源電圧で動作するものであり、例えば４〜２５Ｖで動作可能である。第２の半導体チップは、第１の半導体チップよりも低い電源電圧で動作するものであり、例えば１．４〜３．６Ｖで動作可能である。
【０００６】
つまり、半導体製品のカタログ等に示される最大電圧値で比較した時に、第１の半導体チップの方が、第２の半導体チップよりも最大電圧値が高い半導体チップである。
【０００７】
これまで、第１と第２の半導体チップは別々のパッケージに収容され、半導体チップと接続された外部端子を介して、２つの半導体チップは、電源電圧を供給されていた。
【０００８】
しかしながら、回路基板上に２つのパッケージを並べて搭載することは、多大な実装面積を必要とするという問題があった。
【０００９】
実装面積を小さくするためには、以下のような従来技術が知られている。
【００１０】
特開２００５−１８３６１１号公報（特許文献１）には、外部に設けられていたレギュレータ回路をチップに内蔵し、１つのパッケージの中に２チップを並べて搭載（平置き）したマルチチップ型半導体装置に関する技術が記載されている。
【００１１】
パッケージを２つ並べるよりも、チップを２つ並べて、１つのパッケージに収める方が実装面積、つまりパッケージサイズを小さくできる。
【００１２】
この文献は、１パッケージ内で２チップを平置きした記載があるものの、１パッケージ化することでの更なるレギュレータ回路を安定して動作させる技術の十分な記載はない。
【００１３】
また、実装方法として、パッケージサイズをさらに小さくする技術としては、一般的にチップ積層の技術が考えられる。
【００１４】
しかし、積層した場合のレギュレータ回路を安定して動作させる点に注目した文献も今回の先行技術調査では見つからなかった。
【００１５】
一方、今回の先行技術調査において、レギュレータ回路の動作を安定化させるための回路および半導体装置に関する技術が記載されている特許第３７３２８８４号（特許文献２）が見つかった。
【００１６】
但し、この文献は、１チップ内におけるレギュレータ回路の安定化技術に関する記載である。複数チップおよびそれらのチップが積層された構造において、レギュレータ回路を安定して動作させる技術までの記載はない。
【特許文献１】特開２００５−１８３６１１号公報
【特許文献２】特許第３７３２８８４号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、複数の半導体チップが同一パッケージに積層された半導体装置に関し、複数の半導体チップのいずれかで生成される電圧を、他の半導体チップに電源電圧として供給し、安定して動作できる技術を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本願において開示されたもののうち、一実施例によれば以下の通りである。すなわち、本発明に係る半導体装置は、第１の辺を含む４辺を有し、主面にパッドが設けられた第１の半導体チップと、第２の辺を含む４辺を有し、主面にパッドが設けられ、前記第１の半導体チップの主面上に前記第１の辺と前記第２の辺とが並び、かつ各主面が同一方向を向くように積層された第２の半導体チップと、前記第１の半導体チップと前記第２の半導体チップとを封止する封止体と、前記パッドに接続され、端子の一部が前記封止体の外部に露出した複数の外部端子と、を有する。前記第１の半導体チップは、前記外部端子から外部電源電圧が供給される外部電源入力パッドと、前記外部電源入力パッドに電気的に接続され、参照電圧とこの参照電圧と比較される入力電圧に応じて前記外部電源電圧を降圧した内部電源電圧を生成するレギュレータ回路と、前記レギュレータ回路に電気的に接続され、前記内部電源電圧が出力される内部電源電圧出力パッドと、前記入力電圧が入力される前記レギュレータ回路の入力部に電気的に接続されたモニタパッドと、を有する。前記第２の半導体チップは、前記内部電源電圧出力パッドから前記内部電源電圧が入力される内部電源入力パッドを有する。前記内部電源電圧出力パッドと前記モニタパッドは、前記第１の半導体チップの前記第１の辺に沿って配置され、前記内部電源入力パッドは、前記第２の半導体チップの前記第２の辺に沿って配置され、前記モニタパッドは、前記内部電源電圧出力パッドと前記内部電源入力パッドとの接続経路間で電気的に接続、もしくは、前記内部電源入力パッドを経由して前記内部電源電圧出力パッドと電気的に接続される。さらに、前記第１の半導体チップは、前記第１の辺とは異なる辺に沿って、前記第２の半導体チップとの間で信号を送受信する第１の信号パッドを有し、前記第２の半導体チップは、前記第１の信号パッドが配置された辺と並ぶ辺に沿って、前記第１の信号パッドに電気的に接続された第２の信号パッドを有する。
【発明の効果】
【００１９】
本願において開示されるもののうち、上記課題を解決するための手段で示された一実施例について得られる効果を簡単に説明すれば、以下の通りである。
【００２０】
すなわち、上記チップの積層構造にすることで、第１の信号パッドと第２の信号パッドの間で信号の送受信が行われることにより発生するノイズが、内部電源電圧へ与える影響を少なくすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の機能ブロック図である。
【００２３】
図１に示すように、第１の半導体チップｃｈｉｐ１の上には、第２の半導体チップｃｈｉｐ２が積層されており、これらの２つのチップは、１つのパッケージＰＫＧに収められている。
【００２４】
例えば、第１の半導体チップｃｈｉｐ１は、アナログ回路を有し、電源制御等を行うアナログチップであり、第２の半導体チップｃｈｉｐ２は、そのアナログチップを制御し、情報を処理するためのマイクロコンピュータチップである。
【００２５】
第１の半導体チップｃｈｉｐ１は、外部電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶｃｃを出力するレギュレータ回路Ｒｅｇを１つ、もしくは複数有する。
【００２６】
さらに、第１の半導体チップｃｈｉｐ１は、パッケージＰＫＧの外部と信号端子ｓｉｇ１を介して信号の送受信を行い、情報を処理するための内部回路ｃｉｒｃ１を１つ、もしくは複数有する。
【００２７】
レギュレータ回路Ｒｅｇおよび内部回路ｃｉｒｃ１は、外部電源電圧ｅｘｔＶｃｃが供給される端子と電気的に接続されている。
【００２８】
第２の半導体チップｃｈｉｐ２は、パッケージＰＫＧの外部と信号端子ｓｉｇ２を介して信号の送受信を行い、情報を処理するための内部回路ｃｉｒｃ２を１つ、もしくは複数有する。
【００２９】
内部回路ｃｉｒｃ２は、レギュレータ回路Ｒｅｇと電気的に接続されている。
【００３０】
内部回路ｃｉｒｃ１は、内部回路ｃｉｒｃ２と信号の送受信を行うための信号端子ｓｉｇ３を有する。
【００３１】
内部回路ｃｉｒｃ２は、内部回路ｃｉｒｃ１と信号の送受信を行うための信号端子ｓｉｇ４を有する。
【００３２】
信号端子ｓｉｇ３と信号端子ｓｉｇ４とは、金属線ｗｉｒｅを介して電気的に接続されている。
【００３３】
このとき、第１の半導体チップは、高い電源電圧で動作するものであり、例えば４〜２５Ｖで動作可能である。第２の半導体チップは、第１の半導体チップよりも低い電源電圧で動作するものであり、例えば１．４〜３．６Ｖで動作可能である。
【００３４】
つまり、半導体製品のカタログ等に示される最大電圧値で比較した時に、第１の半導体チップの方が、第２の半導体チップよりも最大電圧値が高い半導体チップである。
【００３５】
レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１および内部回路ｃｉｒｃ２は、接地電圧（グランド）ＧＮＤが与えられる端子と電気的に接続されている。
【００３６】
図２は、本発明の実施の形態１における半導体装置のパッケージ構造の平面図である。
【００３７】
図３は、本発明の実施の形態１における半導体装置のパッケージ構造の断面図である。
【００３８】
図３（ａ）は、図２のＡ−Ａ´における断面図である。図３（ｂ）は、図２のＢ−Ｂ´における断面図である。
【００３９】
図２および図３に示すように、実施の形態１の半導体装置のパッケージは、ここではＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を用いている。
【００４０】
図２および図３に示すように、パッケージには、半導体チップを搭載するためのタブｔａｂがある。タブｔａｂは、図示されていない吊りリードにより４隅を保持されている。タブｔａｂの上には、第１の半導体チップｃｈｉｐ１が搭載されている。
【００４１】
第１の半導体チップｃｈｉｐ１および後述する第２の半導体チップｃｈｉｐ２は、半導体ウエハ製造プロセス技術を用いてトランジスタ等が形成された回路層がある面が主面である。またその主面と対向する面、つまり反対の面が裏面となる。
【００４２】
図３に示すように、第１の半導体チップｃｈｉｐ１の裏面は、例えばタブｔａｂの表面と熱硬化性のエポキシ系の接着フィルムｆｉｌｍ１などで固定されている。タブｔａｂは、ＱＦＰを構成する材料の１つで、金属性（導電性）の材料からなるリードフレームの製造段階で、吊りリード、リード端子Ｌｅａｄ等と共に一体成形される。言い換えると、タブｔａｂは、半導体チップを搭載するためのリードフレームの一部分である。
【００４３】
第１の半導体チップｃｈｉｐ１の主面上に、第２の半導体チップｃｈｉｐ２は、その主面が、第１の半導体チップｃｈｉｐ１の主面と同一方向を向くように積層されている。
【００４４】
第１の半導体チップｃｈｉｐ１の主面と第２の半導体チップｃｈｉｐ２の裏面も接着フィルムｆｉｌｍ２などで固定されている。
【００４５】
例えば、第１の半導体チップｃｈｉｐ１、および第２の半導体チップｃｈｉｐ２のチップ厚は、それぞれ１５０μｍ程度である。また、接着フィルムｆｉｌｍ１、および接着フィルムｆｉｌｍ２の接着厚は、それぞれ２５μｍ程度である。
【００４６】
図２に示すように、第１の半導体チップｃｈｉｐ１および第２の半導体チップｃｈｉｐ２は四角形であり、ここでは長方形である。
【００４７】
さらに、第２の半導体チップｃｈｉｐ２の外形は、第１の半導体チップｃｈｉｐ１の外形よりも小さい。そのため、第２の半導体チップｃｈｉｐ２の４辺は、第１の半導体チップｃｈｉｐ１の４辺に囲まれている。
【００４８】
また、第２の半導体チップｃｈｉｐ２の各辺は、第１の半導体チップｃｈｉｐ１の各辺と並ぶように積層されている。
【００４９】
図２に示すように、第１の半導体チップｃｈｉｐ１の主面には、内蔵されたレギュレータ回路Ｒｅｇおよび内部回路ｃｉｒｃ１と接続された複数のパッドＢＰ１が、チップの各辺に沿うように配置されている。これら複数のパッドＢＰ１は、第１の半導体チップｃｈｉｐ１の各辺と第２の半導体チップｃｈｉｐ２の各辺とに挟まれるように配置されているともいえる。
【００５０】
また、同様に第２の半導体チップｃｈｉｐ２の主面には、内部回路ｃｉｒｃ２と接続された複数のパッドＢＰ２が、チップの各辺に沿うように配置されている。
【００５１】
なお、図２に示す第１の半導体チップｃｈｉｐ１の複数のパッドＢＰ１と、第２の半導体チップｃｈｉｐ２の複数のパッドＢＰ２の数は、説明する上において適当な数で図示しており、実際の数は多くても少なくてもよい。
【００５２】
図２および図３に示すように、複数のパッドＢＰ１およびＢＰ２は、それぞれ対応した複数のリード（外部）端子Ｌｅａｄに金属線ｗｉｒｅにより接続されている。この金属線ｗｉｒｅは、例えば金線、アルミ（Ａｌ）線および銅（Ｃｕ）線などである。この金属線ｗｉｒｅは、超音波と熱を併用したワイヤボンディング法などにより結線される。
【００５３】
パッケージＰＫＧに収容されている第１の半導体チップｃｈｉｐ１および第２の半導体チップｃｈｉｐ２は、金属線ｗｉｒｅにより接続されたリード端子Ｌｅａｄを介してパッケージの外部から電源電圧、接地電圧（グランド）を与えられ、さらに信号類の送受信（図１に示した信号端子ｓｉｇ１，ｓｉｇ２に該当）を行う。
【００５４】
図２および図３に示すように、第１の半導体チップｃｈｉｐ１および第２の半導体ｃｈｉｐ２は、熱硬化性エポキシ系樹脂などの材料で構成され、トランスファモールド法などにより形成された封止体ｍｏｌｄで覆われている。封止体ｍｏｌｄの厚みは、例えば１．４ｍｍ程度である。
【００５５】
封止体ｍｏｌｄは、外部からの電気的な衝撃や機械的な衝撃から半導体チップを保護する役割を持っている。
【００５６】
リード端子Ｌｅａｄの一部は、封止体ｍｏｌｄの４辺より露出している。
【００５７】
なお、図２に示すパッケージのリード端子Ｌｅａｄの数は、説明する上において適当な数で図示しており、実際の数は多くても少なくてもよい。
【００５８】
このように、２つの半導体チップを積層し、１つのパッケージに収めることで、従来の回路基板に２パッケージを並べて実装するよりも、実装面積を小さくすることができる。
【００５９】
図４は、本発明の実施の形態１における半導体装置のレギュレータ回路Ｒｅｇおよび周辺部の詳細を示す図である。
【００６０】
図４に示すように、レギュレータ回路Ｒｅｇは、比較部Ｒｅｆ、降圧スイッチ部ＳＷおよび分圧部Ｓｅｐにより構成される。
【００６１】
図５は、本発明の実施の形態１における半導体装置の比較部Ｒｅｆの等価回路の詳細を示す図である。
【００６２】
図５に示すように、ここでは、比較部Ｒｅｆは、ＰＭＯＳトランジスタＰｔｒ１，Ｐｔｒ２、ＮＭＯＳトランジスタＮｔｒ１，Ｎｔｒ２および定電流源ＣＳにより構成されるカレントミラー型増幅回路である。
【００６３】
図４および図５に示すように、降圧スイッチ部ＳＷは、ＰＭＯＳトランジスタＰｔｒ３により構成される。
【００６４】
図４および図５に示すように、分圧部Ｓｅｐは、抵抗Ｒ１および抵抗Ｒ２により構成される。なお、抵抗Ｒ１および抵抗Ｒ２は、半導体チップにポリシリコン等を用いて形成された抵抗である。
【００６５】
レギュレータ回路Ｒｅｇを構成するトランジスタや抵抗等は、図４および図５に示すように、それぞれが金属配線ｍｅｔａｌで接続される。金属配線ｍｅｔａｌは、半導体ウエハプロセス技術等を用いてアルミ（Ａｌ）や銅（Ｃｕ）等で形成される配線である。
【００６６】
図４に示すように、第１の半導体チップｃｈｉｐ１の主面に配置されたパッドＶは、内部回路ｃｉｒｃ１およびレギュレータ回路Ｒｅｇと、金属配線ｍｅｔａｌＶにより接続され、外部電源電圧ｅｘｔＶｃｃが入力される外部電源入力パッドである。
【００６７】
パッドＶは、外部電源電圧ｅｘｔＶｃｃが入力されるリード端子Ｖｃｃと金属線ｗｉｒｅＶにより接続される。
【００６８】
図４に示すように、第１の半導体チップｃｈｉｐ１の主面に配置されたパッドＡは、レギュレータ回路Ｒｅｇの降圧スイッチ部ＳＷのドレイン電極と金属配線ｍｅｔａｌＡにより接続され、内部電源電圧ｉｎｔＶｃｃが出力される内部電源出力パッドである。
【００６９】
図４に示すように、第１の半導体チップｃｈｉｐ１の主面に配置されたパッドＢは、レギュレータ回路Ｒｅｇの分圧部Ｓｅｐと金属配線ｍｅｔａｌＢにより接続され、レギュレータ回路Ｒｅｇ内で後述する参照電圧Ｖｒｅｆと比較するための入力電圧Ｖｂａｃｋを入力するモニタパッドである。
【００７０】
分圧部Ｓｅｐと、比較する２つの電圧を入力するための比較部Ｒｅｆが備える入力部ＩＮとは、金属配線ｍｅｔａｌで接続されている。
【００７１】
図４に示すように、第２の半導体チップｃｈｉｐ２の主面に配置されたパッドＣは、内部回路ｃｉｒｃ２と金属配線ｍｅｔａｌＣにより接続され、内部電源電圧ｉｎｔＶｃｃが入力される内部電源入力パッドである。
【００７２】
パッドＡ，ＢおよびＣは、内部電源電圧ｉｎｔＶｃｃを出力するリード端子ＶＲＥＧ１とそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより接続される。
【００７３】
図４に示すように、リード端子ＶＲＥＧ１とグランドＧＮＤとの間には、内部電源電圧ｉｎｔＶｃｃの位相補償および電圧安定化のためのレギュレータ容量であるコンデンサＣａｐが接続される。レギュレータ容量のコンデンサは、一般的にμＦクラスの大きな容量が設けられることが多い。そのため、電解コンデンサ等を用いるとよい。コンデンサＣａｐは、パッケージＰＫＧの外側、つまりパッケージＰＫＧと共に回路基板上に実装される。
【００７４】
図４に示すように、第１の半導体チップｃｈｉｐ１の主面に配置された、１つもしくは複数のパッドＨは、内部回路ｃｉｒｃ１と金属配線ｍｅｔａｌＨにより接続され、内部回路ｃｉｒｃ２と信号の送受信を行うパッドである。なお、パッドＨは、図１の信号端子ｓｉｇ３に該当する。
【００７５】
図４に示すように、第２の半導体チップｃｈｉｐ２の主面に配置された、１つもしくは複数のパッドＪは、内部回路ｃｉｒｃ２と金属配線ｍｅｔａｌＪにより接続され、内部回路ｃｉｒｃ１と信号の送受信を行うパッドである。なお、パッドＪは、図１の信号端子ｓｉｇ４に該当する。
【００７６】
パッドＨとパッドＪとは、金属線ｗｉｒｅＨＪにより接続される。
【００７７】
図４に示すように、第１の半導体チップｃｈｉｐ１および第２の半導体チップｃｈｉｐ２の主面に配置された、１つもしくは複数のパッドＧは、レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１および内部回路ｃｉｒｃ２に金属配線ｍｅｔａｌＧにより接続され、接地電圧（グランド）ＧＮＤが与えられるグランドパッドである。
【００７８】
複数のパッドＧは、接地電圧（グランド）ＧＮＤが与えられる１つもしくは複数のリード端子Ｖｓｓと金属線ｗｉｒｅＧにより接続される。
【００７９】
次に図４に示す回路の動作について説明する。
【００８０】
レギュレータ回路Ｒｅｇは、外部電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶｃｃを発生する。
【００８１】
内部電源電圧ｉｎｔＶｃｃは、パッドＡから出力され、リード端子ＶＲＥＧ１を介し、第２の半導体チップｃｈｉｐ２のパッドＣから入力される。
【００８２】
パッドＣより入力された内部電源電圧ｉｎｔＶｃｃは、第２の半導体チップｃｈｉｐ２の内部回路ｃｉｒｃ２に入る。これにより内部回路ｃｉｒｃ２、つまり第２の半導体チップｃｈｉｐ２は、動作可能な状態となる。
【００８３】
レギュレータ回路Ｒｅｇの比較部Ｒｅｆには、周囲の温度変化に対して、電圧値変化が小さいバンドギャップ回路で生成された参照電圧Ｖｒｅｆが入力される。
【００８４】
図６は本発明の実施の形態１における半導体装置のバンドギャップ回路の一例を示す図である。
【００８５】
一般的に、通常の回路において、電圧の電圧値ばらつきは、狙いの電圧値に対し±３％程度である。これを、バンドギャップ回路を用いて電圧を生成することで、温度変動に対する電圧値ばらつきは、例えば０〜６０℃の範囲で狙いの電圧値に対し±０．５％程度に抑えることができる。
【００８６】
図４に示すように、リード端子ＶＲＥＧ１より帰還する内部電源電圧ｉｎｔＶｃｃ、つまりパッドＢから入力されて分圧部Ｓｅｐに入る入力電圧Ｖｂａｃｋは、抵抗Ｒ１および抵抗Ｒ２により、参照電圧Ｖｒｅｆの電圧値と等しくなるように分圧されたモニタ電圧Ｖｍｏｎとなる。
【００８７】
レギュレータ回路Ｒｅｇの比較部Ｒｅｆは、入力部ＩＮに入力された参照電圧Ｖｒｅｆとモニタ電圧Ｖｍｏｎとが等しくなるように、ＰＭＯＳトランジスタＰｔｒ３のゲートに与える電圧を調整することで、内部電源電圧ｉｎｔＶｃｃの大きさ調整する。
【００８８】
以上、２つの半導体チップが積層され、同一パッケージに収められた半導体装置において、一方のチップから他方のチップへ電源電圧を供給し、２つの半導体チップ間で信号の送受信を行う構成について説明してきた。多くの特徴の中で例を示せば以下の通りである。なお、以下に限定されるものではない。
【００８９】
１つの例は、第１の半導体チップｃｈｉｐ１の内部電源出力パッド（パッドＡ）、モニタパッド（パッドＢ）および積層された第２の半導体チップｃｈｉｐ２の内部電源入力パッド（パッドＣ）の配置関係に関するものである。
【００９０】
もう１つの例は、第１の半導体チップｃｈｉｐ１と第２の半導体チップｃｈｉｐ２の信号を送受信するパッドの接続方法およびその配置に関するものである。
【００９１】
これらの特徴について、比較例を用いて以下に詳細を説明する。
【００９２】
図７は、図２に示す本発明の実施の形態１における半導体装置のパッケージ構造の平面図に対する比較例の詳細を示す図である。
【００９３】
図７に示すようにパッドＡとパッドＢは、第１の半導体チップｃｈｉｐ１の主面上に、４辺のうちの１辺、ここでは一方の長辺に沿って配置されている。
【００９４】
次にパッドＣは、第２の半導体チップｃｈｉｐ２の主面上に、パッドＡとパッドＢが配置されている辺とは反対にある第２の半導体チップｃｈｉｐ２の長辺に沿って配置されている。
【００９５】
パッドＡおよびＢは、複数のリード端子Ｌｅａｄのうち、リード端子ＶＲＥＧ１とそれぞれ金属線ｗｉｒｅＡおよび金属線ｗｉｒｅＢにより共通に接続されている。
【００９６】
また、リード端子ＶＲＥＧ１とリード端子ＶＤＤとは、銅（Ｃｕ）などをエッチングすることにより形成された回路基板上の配線ｗｉｒｅＳｕｂにより接続され、さらにリード端子ＶＤＤは、パッドＣと金属線ｗｉｒｅＣにより接続されている。
【００９７】
これに対し、図２に示す本発明の実施の形態１における半導体装置のパッドＣは、第２の半導体チップｃｈｉｐ２の主面上に、パッドＡとパッドＢが配置されている辺と並んだ第２の半導体チップｃｈｉｐ２の辺に沿って配置されている。
【００９８】
さらに、パッドＡ，ＢおよびＣは、リード端子ＶＲＥＧ１とそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより共通に接続されている。
【００９９】
パッドＡ，ＢおよびＣは、リード端子ＶＲＥＧ１を介してそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより電気的に接続されているともいえる。
【０１００】
このように、２つのチップの各辺が並ぶようにチップを積層し、パッドＡ，ＢおよびＣをそれぞれ２つのチップの並んだ辺に沿って配置し、それらのパッドを金属線ｗｉｒｅによりリード端子ＶＲＥＧ１で共通に接続することにより、回路基板上の配線ｗｉｒｅＳｕｂで接続するよりも配線の長さを短くすることができる。配線の長さが短くなることにより、配線抵抗が小さくなるので、内部電源電圧ｉｎｔＶｃｃの電圧降下を少なくすることができる。
【０１０１】
また図２では、図７に示すリード端子ＶＤＤが不要になることにより、パッケージＰＫＧのピン数についても削減することができる。
【０１０２】
図８は、図２および図７の等価回路の詳細を示す図である。
【０１０３】
図８（ａ）は、図７の等価回路の詳細を示す図である。図８（ｂ）は、図２の等価回路の詳細を示す図である。
【０１０４】
図８（ａ）に示すように、パッドＡとリード端子ＶＲＥＧ１とを接続する金属線ｗｉｒｅＡには配線抵抗ＲｗｉｒｅＡを有する。パッドＢとリード端子ＶＲＥＧ１とを接続する金属線ｗｉｒｅＢには配線抵抗ＲｗｉｒｅＢを有する。リード端子ＶＲＥＧ１には導体抵抗Ｒｖｒｅｇ１を有する。リード端子ＶＲＥＧ１とリード端子ＶＤＤとを接続する回路基板上の配線ｗｉｒｅＳｕｂには配線抵抗ＲｗｉｒｅＳｕｂを有する。リード端子ＶＤＤには導体抵抗Ｒｖｄｄを有する。パッドＣとリード端子ＶＤＤとを接続する金属線ｗｉｒｅＣには、配線抵抗ＲｗｉｒｅＣを有する。
【０１０５】
つまり、図７に示す比較例のパッドＡとパッドＣの間の合計抵抗Ｒは、Ｒ＝ＲｗｉｒｅＡ＋Ｒｖｒｅｇ１＋ＲｗｉｒｅＳｕｂ＋Ｒｖｄｄ＋ＲｗｉｒｅＣで表すことが出来る。
【０１０６】
これに対し、図８（ｂ）に示すように、図２の本発明の実施の形態１における半導体装置のパッドＡとパッドＣの間の合計抵抗Ｒは、Ｒ＝ＲｗｉｒｅＡ＋Ｒｖｒｅｇ１＋ＲｗｉｒｅＣで表すことが出来る。
【０１０７】
図２の本発明の実施の形態１における半導体装置のパッドＡは、パッドＣとリード端子ＶＲＥＧ１を介して接続している。そのため、図２の本発明の実施の形態１における半導体装置の方が、図７の比較例よりも、路基板上の配線ｗｉｒｅＳｕｂとリード端子ＶＤＤとの接続が無いので、配線の長さが短くなっている。つまり、図２の本発明の実施の形態１における半導体装置の方が、図７の比較例よりも回路基板上の配線ｗｉｒｅＳｕｂの配線抵抗ＲｗｉｒｅＳｕｂとリード端子ＶＤＤの導体抵抗Ｒｖｄｄ分の抵抗を小さくすることができる。抵抗を小さくすることで、内部電源電圧ｉｎｔＶｃｃの電圧降下を少なくすることができる。
【０１０８】
また、金属線ｗｉｒｅＢに比べて多くの電流が流れる金属線ｗｉｒｅＡの金属線長さは
金属線ｗｉｒｅＢの金属線長さよりも短い方がよい。
【０１０９】
そうすることで、金属線ｗｉｒｅＡの配線抵抗ＲｗｉｒｅＡが小さくなり、内部電源電圧ｉｎｔＶｃｃの電圧降下を少なくすることができる。
【０１１０】
次の特徴について説明する。
【０１１１】
図７の比較例に示すように、第１の半導体チップｃｈｉｐ１の主面には、パッドＡ，Ｂが配置された辺に沿って１つもしくは複数のパッドＨが配置されている。
【０１１２】
図４に示すように、パッドＨは、第１の半導体チップｃｈｉｐ１の内部回路ｃｉｒｃ１と金属配線ｍｅｔａｌＨにより接続されている。
【０１１３】
次に図７の比較例に示すように、第２の半導体チップｃｈｉｐ２の主面には、パッドＣが沿って配置された辺に沿って１つもしくは複数のパッドＪが配置されている。
【０１１４】
図４に示すようにパッドＪは、第２の半導体チップｃｈｉｐ２の内部回路ｃｉｒｃ２と金属配線ｍｅｔａｌＪにより接続されている。
【０１１５】
パッドＨとパッドＪは、それぞれ金属線ｗｉｒｅＨと金属線ｗｉｒｅＪにより、それぞれ対応したリード端子Ｌｅａｄを介して接続されている。
【０１１６】
これにより、第１の半導体チップｃｈｉｐ１の内部回路ｃｉｒｃ１と、第２の半導体チップｃｈｉｐ２の内部回路ｃｉｒｃ２とは、信号の送受信を行うことができる。
【０１１７】
図７の比較例に対し、図２に示す本発明の実施の形態１における半導体装置では、パッドＨは、第１の半導体チップｃｈｉｐ１の主面上に、パッドＡ，Ｂが配置された辺とは異なる辺に沿って配置されている。ここでは、パッドＨは、パッドＡ，Ｂが配置された辺と交差する辺に沿って配置されている。
【０１１８】
さらに、パッドＪも第２の半導体チップｃｈｉｐ２の主面上に、パッドＣが配置された辺とは異なる辺に沿って配置されており、このパッドＪが配置された辺と前述のパッドＨが配置された辺は並んだ辺となっている。
【０１１９】
さらに、パッドＨとパッドＪは、金属線ｗｉｒｅＨＪにより、チップ間接続されている。このチップ間接続は、ワイヤボンディング法等により形成される。金属線ｗｉｒｅＨＪの金属線長さは金属線ｗｉｒｅＡよりも短くするとよい。そうすることで、信号の劣化および遅延を少なくすることができる。
【０１２０】
なお、金属線ｗｉｒｅＡは、金属線ｗｉｒｅＢよりも多くの電流が流れるので、金属線ｗｉｒｅＡの金属線長さは、金属線ｗｉｒｅＢの金属線長さより短い方がよい。以上のことから、各金属線長さの関係は、金属線ｗｉｒｅＨＪ＜金属線ｗｉｒｅＡ＜金属線ｗｉｒｅＢとなる。
【０１２１】
図２に示すように、パッドＨとパッドＪとをチップ間接続することにより、図７の比較例に示すようにリードを介して接続するよりも配線の長さを短くすることができる。配線の長さが短くなることで、図７に示すようなリード端子Ｌｅａｄを介して接続するよりも、内部回路ｃｉｒｃ１と内部回路ｃｉｒｃ２との間で送受信される信号の劣化および遅延を少なくすることができる。
【０１２２】
また、パッドＨとパッドＪとがチップ間接続されることで、接続に用いていたリード端子Ｌｅａｄが不要となるため、パッケージＰＫＧのピン数を削減することができる。更に、パッケージＰＫＧ外部からのノイズが、信号線に与える影響を最小限に抑えることができる。
【０１２３】
図２に示す本発明の実施の形態１における半導体装置では、パッドＨとパッドＪとを含む信号領域ＳｉｇＡｒｅａと、パッドＡ、パッドＢ、パッドＣおよびリード端子ＶＲＥＧ１とを含む電源領域ＰｏｗＡｒｅａは、互いに異なる辺に配置されている。その理由について説明する。
【０１２４】
図９は、信号領域ＳｉｇＡｒｅａと電源領域ＰｏｗＡｒｅａが、同一の辺に並んだ場合の詳細を示す図である。
【０１２５】
図９に示すように、信号領域ＳｉｇＡｒｅａと電源領域ＰｏｗＡｒｅａとが並んで配置されている場合、内部回路ｃｉｒｃ１と内部回路ｃｉｒｃ２とが、金属線ｗｉｒｅＨＪを介して信号の送受信を行ったときに、信号領域ＳｉｇＡｒｅａと電源領域ＰｏｗＡｒｅａでループ形成されている金属線ｗｉｒｅ同士がアンテナとなり、信号領域ＳｉｇＡｒｅａから電源領域ＰｏｗＡｒｅａにノイズを与える場合がある。このようなノイズは、数１００ＭＨｚを超えるような信号から発生する高周波ノイズである場合が多い。特に電源領域ＰｏｗＡｒｅａには、金属線が３本あるのでノイズの影響を受け易い。
【０１２６】
そのため、図２に示すように信号領域ＳｉｇＡｒｅａと電源領域ＰｏｗＡｒｅａとを、並んで配置させるのではなく、互いに異なる辺（ここでは直角方向）に配置することで、電源領域ＰｏｗＡｒｅａが信号領域ＳｉｇＡｒｅａから受けるノイズの影響を少なくすることができる。
【０１２７】
図１０は、電源領域ＰｏｗＡｒｅａが配置された辺に対して、信号領域ＳｉｇＡｒｅａが、異なる辺に配置された例の詳細を示す図である。
【０１２８】
図１０（ａ）は、電源領域ＰｏｗＡｒｅａが配置された辺と交差する辺に、信号領域ＳｉｇＡｒｅａが配置された例の詳細を示す図である。図１０（ｂ）は、電源領域ＰｏｗＡｒｅａが配置された辺と対向する辺に、信号領域ＳｉｇＡｒｅａが配置された例の詳細を示す図である。
【０１２９】
図１０（ａ）は、図２の場合と同じように、電源領域ＰｏｗＡｒｅａが配置された辺と交差する辺に信号領域ＳｉｇＡｒｅａが配置されている。さらに、この信号領域ＳｉｇＡｒｅａは、電源領域ＰｏｗＡｒｅａが配置された辺よりも、電源領域ＰｏｗＡｒｅａが配置されていない対向する辺に近くなるように配置されている。
【０１３０】
図１０（ｂ）は、電源領域ＰｏｗＡｒｅａが配置された辺と対向する辺に信号領域ＳｉｇＡｒｅａが配置されている。別の表現をすると、電源領域ＰｏｗＡｒｅａと信号領域ＳｉｇＡｒｅａは、第２の半導体チップｃｈｉｐ２を挟むように配置されているともいえる。
【０１３１】
このように、図１０（ａ）（ｂ）いずれも、信号領域ＳｉｇＡｒｅａが電源領域ＰｏｗＡｒｅａが配置された辺とは異なる辺に配置されている。これにより、電源領域ＰｏｗＡｒｅａと信号領域ＳｉｇＡｒｅａとが並ぶことが無くなるので、電源領域ＰｏｗＡｒｅａが、信号領域ＳｉｇＡｒｅａから受けるノイズを少なくすることができる。これら信号領域ＳｉｇＡｒｅａの配置方法は、パッケージ内の限られた空間の中でのノイズ低減に有効である。
【０１３２】
図１１は、電源領域ＰｏｗＡｒｅａが配置された辺に対して、信号領域ＳｉｇＡｒｅａが、異なる辺に配置された図１０とは別の例の詳細を示す図である。
【０１３３】
図１１の図１０との違いは、パッドＣが、パッドＡ，Ｂが配置された辺と並んだ辺ではなく、パッドＡ，Ｂが配置された辺と交差する辺に沿って配置されていることである。このように、電源領域ＰｏｗＡｒｅａを、２辺にまたがるように配置してもよい。
【０１３４】
これに対し、信号領域ＳｉｇＡｒｅａは、電源領域ＰｏｗＡｒｅａが配置されていない対角側の２辺を使って配置されている。別の表現をすると、電源領域ＰｏｗＡｒｅａと信号領域ＳｉｇＡｒｅａは、第２の半導体チップｃｈｉｐ２を挟むように対角方向に配置されているともいえる。
【０１３５】
図１１に示すように配置しても、図１０の場合と同様に電源領域ＰｏｗＡｒｅａは、信号領域ＳｉｇＡｒｅａと並ぶことが無くなるので、信号領域ＳｉｇＡｒｅａから受けるノイズを少なくすることができる。
【０１３６】
なお、図１０と図１１におけるパッドＡ，ＢおよびＣの配置、パッドＨおよびパッドＪの配置について纏めると、以下のように表現することもできる。
【０１３７】
第１の半導体チップｃｈｉｐ１は４つの角を有し、その４つの角のうちの１つを角ｃｏｒｎｅｒ１とした時に、パッドＡおよびパッドＢは、４つの角の中で角ｃｏｒｎｅｒ１の近くになるように配置されている。
【０１３８】
次に第２の半導体チップｃｈｉｐ２も４つの角を有し、その４つの角のうちの１つを角ｃｏｒｎｅｒ２とした時に、第２の半導体チップｃｈｉｐ２は、第１の半導体チップｃｈｉｐ１の主面上に、角ｃｏｒｎｅｒ２が第１の半導体チップの他の角よりも角ｃｏｒｎｅｒ１に近くなるように積層されている。さらにパッドＣは、４つの角の中で角ｃｏｒｎｅｒ２の近くになるように配置されている。
【０１３９】
次にパッドＨは第１の角を構成する辺とは異なる辺に配置されており、パッドＪはパッドＨが配置された辺と並ぶ辺に配置されている。
【０１４０】
なお、図１０および図１１に示すリード端子ＶＲＥＧ１の両隣の端子は、信号やクロックを割り当てるよりも、ノンコネクトＮＣもしくは接地電圧（グランド）ＧＮＤを割り当てる方がよい。そうすることで、内部電源電圧ｉｎｔＶｃｃに与えるノイズを少なくすることができる。
【０１４１】
次に、信号領域ＳｉｇＡｒｅａにおける内部回路間の信号の送受信が、電源領域ＰｏｗＡｒｅａ内のレギュレータ回路Ｒｅｇの動作に与える影響、およびその影響の低減方法について説明する。
【０１４２】
図１２は、レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２が、金属配線ｍｅｔａｌＶと金属配線ｍｅｔａｌＧとにそれぞれ接続されている詳細を示す図である。内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２は、図１に示す内部回路ｃｉｒｃ１が複数設けられていることを意味する。
【０１４３】
図１２（ａ）は、レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２が、それぞれパッドＧに共通に接続されていることを示す図である。図１２（ｂ）は、レギュレータ回路Ｒｅｇが接続されているパッドＧと、内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２が接続されているパッドＧとが分けて設けられていることを示す図である。
【０１４４】
図１２（ａ）に示すように、レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２は、パッケージＰＫＧの外部より外部電源電圧ｅｘｔＶｃｃを供給されるパッドＶと金属配線ｍｅｔａｌＶにより接続されている。
【０１４５】
さらに、レギュレータ回路Ｒｅｇ、内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２は、パッケージＰＫＧの外部より接地電圧（グランド）ＧＮＤが与えられるパッドＧと金属配線ｍｅｔａｌＧにより接続されている。
【０１４６】
内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２が、内部回路ｃｉｒｃ２と信号の送受信を行うと、金属配線ｍｅｔａｌＧに各回路から電流ｉが流れる。金属配線ｍｅｔａｌＧは、配線抵抗Ｒを有しており、ここに２回路から電流が流れるため、２ｉＲ（＝Ｖ）の電圧が発生する。
【０１４７】
このとき、発生した２ｉＲ（＝Ｖ）によってグランドＧＮＤの電位が浮き上がる（グランドシフトが発生する）場合がある。そして、同じパッドＧに接続されているレギュレータ回路ＲｅｇのグランドＧＮＤも電位が浮き上がることにより、動作が不安定になる場合がある。
【０１４８】
このようなレギュレータ回路Ｒｅｇの不安定動作を避けるためには、図１２（ｂ）に示すように、レギュレータ回路Ｒｅｇが接続されるパッドＧと、内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２が接続されるパッドＧとを分けて設けるとよい。
【０１４９】
つまり、電源領域ＰｏｗＡｒｅａのパッドＧと、信号領域ＳｉｇＡｒｅａのパッドＧは、分けて設けるとよい。
【０１５０】
パッドＧを分けて設けることにより、図１２（ｂ）に示すように内部回路ｃｉｒｃ１−１および内部回路ｃｉｒｃ１−２が、内部回路ｃｉｒｃ２と信号の送受信を行っても、レギュレータ回路ＲｅｇのグランドＧＮＤに電流が流れ込まず、グランドＧＮＤの電位の浮き上がりもなくなるので、レギュレータ回路Ｒｅｇの動作が不安定になることを少なくすることができる。
【０１５１】
以上、実施の形態１における半導体装置において、いくつかの特徴について説明してきた。
【０１５２】
主なものの１つの例として、２つのチップを積層して、パッドＡ，ＢおよびＣをそれぞれのチップの並んだ辺に配置し、それらのパッドをそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣで共通に接続することである。
【０１５３】
これにより、回路基板上の配線で接続するよりも、配線の長さを短くすることができ、内部電源電圧ｉｎｔＶｃｃが、配線抵抗による電圧降下の影響を受けにくくなる。
【０１５４】
もう１つの例は、パッドＡ，ＢおよびＣが配置された辺とは異なる辺に沿ってパッドＨおよびパッドＪを配置し、さらに金属線ｗｉｒｅＨＪによりチップ間ボンディング接続することである。
【０１５５】
これにより、リード端子Ｌｅａｄを介して接続するよりも配線の長さが短くなるので、信号の劣化を少なくすることができる。また、電源領域ＰｏｗＡｒｅａと信号領域ＳｉｇＡｒｅａとが異なる辺に配置されることで並ぶことが無くなるので、電源領域ＰｏｗＡｒｅａが、信号領域ＳｉｇＡｒｅａからノイズを受けにくくすることができる。
【０１５６】
なお、実施の形態１では、複数の特徴について説明したが、全てを備える必要はなく、これらの中の１つの特徴を有するものであってもよく、複数を組み合わせたものであってもよい。このことは、後に説明する実施の形態においても同様である。
【０１５７】
（実施の形態２）
図１３は、本発明の実施の形態２における半導体装置のリード端子ＶＲＥＧ１と金属線ｗｉｒｅＡ，ＢおよびＣとの接続部の拡大図である。
【０１５８】
図１３（ａ）は、金属線とリード端子との接点ｐｏｉｎｔＣが、接点ｐｏｉｎｔＢよりも接点ｐｏｉｎｔＡに近い位置にある状態を示す図である。図１３（ｂ）は、金属線とリード端子との接点ｐｏｉｎｔＣが、接点ｐｏｉｎｔＡと接点ｐｏｉｎｔＢの間の位置にある状態を示す図である。
【０１５９】
図１３（ａ）に示すように、内部電源出力パッドであるパッドＡと、リード端子ＶＲＥＧ１とは、金属線ｗｉｒｅＡにより接続される。この金属線ｗｉｒｅＡと、リード端子ＶＲＥＧ１との接続部を接点ｐｏｉｎｔＡとする。
【０１６０】
モニタパッドであるパッドＢと、リード端子ＶＲＥＧ１とは、金属線ｗｉｒｅＢにより接続される。この金属線ｗｉｒｅＢと、リード端子ＶＲＥＧ１との接続部を接点ｐｏｉｎｔＢとする。
【０１６１】
内部電源入力パッドであるパッドＣと、リード端子ＶＲＥＧ１とは、金属線ｗｉｒｅＣにより接続される。この金属線ｗｉｒｅＣと、リード端子ＶＲＥＧ１との接続部を接点ｐｏｉｎｔＣとする。
【０１６２】
パッドＡより出力され、金属線ｗｉｒｅＡおよび接点ｐｏｉｎｔＡを通ってリード端子ＶＲＥＧ１に入力された内部電源電圧ｉｎｔＶｃｃは、接点ｐｏｉｎｔＣより入力され金属線ｗｉｒｅＣを通ってパッドＣに入る。
【０１６３】
このとき、接点ｐｏｉｎｔＢは、接点ｐｏｉｎｔＣよりも接点ｐｏｉｎｔＡに近いため、接点ｐｏｉｎｔＡ付近から入力電圧Ｖｂａｃｋを取り出すことになる。
【０１６４】
図１３（ａ）に対し、図１３（ｂ）は、接点ｐｏｉｎｔＣが、接点ｐｏｉｎｔＡと接点ｐｏｉｎｔＢとの間に設けられている状態が示されている。
【０１６５】
接点ｐｏｉｎｔＡと接点ｐｏｉｎｔＢの間に接点ｐｏｉｎｔＣを設けることで、接点ｐｏｉｎｔＢは、接点ｐｏｉｎｔＣ付近から入力電圧Ｖｂａｃｋを取り出すことができる。
【０１６６】
このように接点ｐｏｉｎｔＡ付近ではなく、接点ｐｏｉｎｔＣ付近から入力電圧Ｖｂａｃｋを取り出すことで、よりパッドＣに近い位置で取り出すことができる。内部電源電圧ｉｎｔＶｃｃは、パッドＣに入力されるまでの配線経路で、配線抵抗等の影響により、徐々に電圧降下が生じてしまう。そのため、パッドＣに近い位置で入力電圧Ｖｂａｃｋを取り出すことは、精度の高い電圧を得るという点で有効である。
【０１６７】
さらに、精度を向上させるためには、接点ｐｏｉｎｔＣを接点ｐｏｉｎｔＢに近づけるとよい。つまり、接点ｐｏｉｎｔＢから接点ｐｏｉｎｔＣまでの距離Ｌｂｃを、接点ｐｏｉｎｔＡから接点ｐｏｉｎｔＣまでの距離Ｌａｃよりも短くするとよい。前述と同様の理由で精度の高い電圧を得ることができる。
【０１６８】
（実施の形態３）
図１４は、本発明の実施の形態３における半導体装置の降圧スイッチ部ＳＷのＰＭＯＳトランジスタＰｔｒ３および周辺部の断面の詳細を示す図である。
【０１６９】
図１４に示すように、外部電源電圧ｅｘｔＶｃｃが入力されるパッドＶは、金属配線ｍｅｔａｌＶによりＰＭＯＳトランジスタＰｔｒ３のソース電極のコンタクト部ｉｆＳと接続されている。
【０１７０】
さらに、内部電源電圧ｉｎｔＶｃｃが出力されるパッドＡは、金属配線ｍｅｔａｌＡによりＰＭＯＳトランジスタＰｔｒ３のドレイン電極のコンタクト部ｉｆＤと接続されている。
【０１７１】
例えば、４〜２５Ｖの電圧値を有する外部電源電圧ｅｘｔＶｃｃを、レギュレータ回路Ｒｅｇで、１．４〜３．６Ｖの電圧値を有する内部電源電圧ｉｎｔＶｃｃにまで降圧するような場合、図４に示す金属配線ｍｅｔａｌＶの配線抵抗による電圧降下は、半導体装置の安定動作といった面において、それ程考慮しなくてもよい場合が多い。
【０１７２】
但し、１．４〜３．６Ｖと電圧値が小さい内部電源電圧ｉｎｔＶｃｃにおいて、図４に示す金属配線ｍｅｔａｌＶの配線抵抗による電圧降下は、内部回路ｃｉｒｃ２の不安定動作を招き、問題になる場合がある。
【０１７３】
このような理由から、図１４に示すパッドＡからドレイン電極のコンタクト部ｉｆＤまでの長さＬａは、パッドＶからソース電極のコンタクト部ｉｆＳまでの長さＬｖよりも短くする方がよい。
【０１７４】
短くすることで、内部電源電圧ｉｎｔＶｃｃの配線抵抗による影響を少なくすることができる。
【０１７５】
さらに、金属配線ｍｅｔａｌＡの配線幅を、金属配線（ゲート配線）ｍｅｔａｌの幅よりも広くするとよい。
【０１７６】
配線幅を広くすることで、配線抵抗を少なくすることができる。
【０１７７】
図１５は、本発明の実施の形態３における半導体装置の降圧スイッチ部ＳＷのＰＭＯＳトランジスタＰｔｒ３および周辺部のレイアウトの詳細を示す図である。
【０１７８】
前述したパッドＡからドレイン電極のコンタクト部ｉｆＤまでの長さＬａと、パッドＶからソース電極のコンタクト部ｉｆＳまでの長さＬｖを比較するのが困難な場合は、定性的に大きく変わらない理由から、コンタクト部とパッドとの直線距離の比較で代用してもよい場合がある。
【０１７９】
つまり、図１５に示すパッドＡからドレイン電極のコンタクト部ｉｆＤまでの直線距離Ｌｄａが、パッドＶからソース電極のコンタクト部ｉｆＳまでの直線距離Ｌｓｖよりも短くなるようにそれぞれを配置するとよい。
【０１８０】
また、直線距離Ｌｄａが直線距離Ｌｓｖよりも短くなるようにするためには、レギュレータ回路Ｒｅｇを、パッドＡおよびパッドＣが配置されていない辺よりも、配置されている辺に近くなるように配置するとよい。
【０１８１】
（実施の形態４）
図１６は、本発明の実施の形態４における半導体装置のパッドＣと複数の内部回路ｃｉｒｃ２が接続されていることを示す図である。
【０１８２】
図１６（ａ）は、パッドＣに内部回路ｃｉｒｃ２−１と内部回路ｃｉｒｃ２−２とが接続されており、パッドＣと内部回路ｃｉｒｃ２−２との間にパッドＸが接続されていることを示す図である。図１６（ｂ）は、パッドＣに内部回路ｃｉｒｃ２−１、内部回路ｃｉｒｃ２−２、内部回路ｃｉｒｃ２−３、および内部回路ｃｉｒｃ２−４が共通に接続されていることを示す図である。内部回路ｃｉｒｃ２−１、内部回路ｃｉｒｃ２−２、内部回路ｃｉｒｃ２−３、および内部回路ｃｉｒｃ２−４は、図１に示す内部回路ｃｉｒｃ２が複数設けられていることを意味する。
【０１８３】
図１６（ａ）に示すように、内部回路ｃｉｒｃ２−２は、内部回路ｃｉｒｃ２−１と比較したときに、例えばＣＰＵ等といった他の回路よりも多くの電流が流れる回路である。このような多くの電流が流れる内部回路ｃｉｒｃ２−２に入力される電圧を精度良く把握するには、パッドＣと内部回路ｃｉｒｃ２−２とを接続する金属配線ｍｅｔａｌＣに、パッドＸを金属配線ｍｅｔａｌＸで接続するとよい。
【０１８４】
このようにパッドＸを金属配線ｍｅｔａｌＸで接続し、パッドＸからレギュレータ回路Ｒｅｇに帰還させる入力電圧Ｖｂａｃｋを取り出すことで、図４に示したリード端子ＶＲＥＧ１で取り出すよりも、精度の高い電圧を取り出すことができる。
【０１８５】
なお、このとき、図４に示す第１の半導体チップｃｈｉｐ１のパッドＢは、リード端子ＶＲＥＧ１に接続するのではなく、図１６（ａ）に示すパッドＸと金属線ｗｉｒｅＢを用いて接続するとよい。
【０１８６】
次に、内部回路ｃｉｒｃ２が複数有り、第２の半導体チップｃｈｉｐ２の動作中、電源ＯＮしたり、ＯＦＦしたりする回路が混在するような状態になる場合、それぞれの回路に、前述のパッドＸを接続して個別にモニタすることは、多くのパッドが必要となり困難である。
【０１８７】
このような場合には、図１６（ｂ）に示すように、パッドＣから金属配線ｍｅｔａｌＣを分岐させ、内部回路ｃｉｒｃ２−１、内部回路ｃｉｒｃ２−２、内部回路ｃｉｒｃ２−３、および内部回路ｃｉｒｃ２−４のそれぞれへと接続するとよい。
【０１８８】
これにより、リード端子ＶＲＥＧ１を介してパッドＣの電圧をモニタしているパッドＢは、ＯＮしている回路とＯＦＦしている回路が混在しても、内部回路ｃｉｒｃ２に入力される電圧全体で最低限モニタすることができる。
【０１８９】
（実施の形態５）
図１７は、本発明の実施の形態５における半導体装置のリード端子ＶＲＥＧ１と金属線ｗｉｒｅＡ，ＢおよびＣとの接続部の拡大図である。
【０１９０】
図１７（ａ）は、パッドＡおよびパッドＣが、リード端子ＶＲＥＧ１とそれぞれ複数の金属線ｗｉｒｅＡおよび金属線ｗｉｒｅＣによりが接続されている状態を示す図である。図１７（ｂ）は、複数のパッドＡおよびパッドＣが、リード端子ＶＲＥＧ１とそれぞれ複数の金属線ｗｉｒｅＡおよび金属線ｗｉｒｅＣにより接続されている状態を示す図である。
【０１９１】
図１７（ａ）に示すように、パッドＡおよびパッドＣのパッド面積を複数の金属線を接続できる程度に広げて配置し、パッドＡとリード端子ＶＲＥＧ１とを接続する金属線ｗｉｒｅＡおよびパッドＣとリード端子ＶＲＥＧ１と接続する金属線ｗｉｒｅＣを複数本化するとよい。
【０１９２】
金属線ｗｉｒｅＡと金属線ｗｉｒｅＣを複数本化することにより、２つのパッド（パッドＡ、パッドＣ）とリード端子ＶＲＥＧ１間の配線抵抗を下げ、内部電源電圧ｉｎｔＶｃｃの電圧降下を少なくすることができる。
【０１９３】
また、図１７（ｂ）に示すように、パッドＡおよびパッドＣを複数パッド化することで、金属線ｗｉｒｅＡおよび金属線ｗｉｒｅＣを複数本化してもよい。
【０１９４】
この場合についても、２つのパッド（パッドＡ、パッドＣ）とリード端子ＶＲＥＧ１間の配線抵抗を下げ、内部電源電圧ｉｎｔＶｃｃの電圧降下を少なくすることができる。
【０１９５】
（実施の形態６）
図１８は、本発明の実施の形態６における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【０１９６】
図１８に示すように、本発明の実施の形態６における半導体装置の実施の形態１との主な違いは、金属線ｗｉｒｅＡがリード端子ＶＲＥＧ１とは別のリード端子ＶＲＥＧ０と接続されていることである。
【０１９７】
なお、リード端子ＶＲＥＧ１と別のリード端子ＶＲＥＧ０とは、パッケージＰＫＧが実装される回路基板上の配線ｗｉｒｅＳｕｂで接続される。
【０１９８】
リード端子の幅が狭い場合、使用するワイヤボンディング装置等の性能が低く、金属線ｗｉｒｅＡ，ＢおよびＣの３本をまとめてリード端子ＶＲＥＧ１に接続できないような場合、リード端子に余裕があれば、図１８に示すように２つのリード端子に分けて接続を行うとよい。
【０１９９】
それら２つのリード端子をパッケージＰＫＧの外側で接続することにより、実施の形態１における半導体装置と同等の効果を得ることができる。
【０２００】
（実施の形態７）
図１９は、本発明の実施の形態７における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【０２０１】
図１９に示すように、本発明の実施の形態７における半導体装置の実施の形態１との主な違いは、金属線ｗｉｒｅＣが、リード端子ＶＲＥＧ１ではなく、内部電源出力パッドであるパッドＡと接続されていることである。
【０２０２】
金属線ｗｉｒｅＣをパッドＡと接続することで、リード端子ＶＲＥＧ１を介さない分、配線の長さが短くなる。そのため、実施の形態１における半導体装置よりも、電圧降下が少ない内部電源電圧ｉｎｔＶｃｃをパッドＣに入力することができる。
【０２０３】
但し、パッドＣとリード端子ＶＲＥＧ１が接続されていないため、パッケージＰＫＧの外側からリード端子ＶＲＥＧ１を介してモニタできる電圧は、パッドＣの電圧ではなく、パッドＡの電圧となる。
【０２０４】
（実施の形態８）
図２０は、本発明の実施の形態８における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【０２０５】
図２０に示すように、本発明の実施の形態８における半導体装置の実施の形態１との主な違いは、金属線ｗｉｒｅＢが、リード端子ＶＲＥＧ１ではなく、内部電源入力パッドであるパッドＣと接続されていることである。
【０２０６】
金属線ｗｉｒｅＢをパッドＣと接続することにより、リード端子ＶＲＥＧ１を介さないでパッドＣから入力電圧Ｖｂａｃｋを取り出すことができる。これにより、リード端子ＶＲＥＧ１で生じていた電圧降下分がなくなるので、実施の形態１における半導体装置よりも、精度の高い入力電圧Ｖｂａｃｋを取り出して、レギュレータ回路Ｒｅｇに帰還させることができる。
【０２０７】
（実施の形態９）
図２１は、本発明の実施の形態９における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【０２０８】
図２１に示すように、本発明の実施の形態９における半導体装置の実施の形態８との主な違いは、金属線ｗｉｒｅＡが、リード端子ＶＲＥＧ１ではなく、内部電源入力パッドであるパッドＣと接続されていることである。
【０２０９】
金属線ｗｉｒｅＡをパッドＣと接続することで、リード端子を介さない分、配線の長さが短くなる。そのため、実施の形態８における半導体装置よりも、精度の高い内部電源電圧ｉｎｔＶｃｃをパッドＣに入力することができる。
【０２１０】
さらに、パッドＢが金属線ｗｉｒｅＢを介してパッドＣと接続されているので、実施の形態８における半導体装置よりも、入力される電圧の精度が向上している分、精度の高い入力電圧Ｖｂａｃｋを取り出して、レギュレータ回路に帰還させることができる。
【０２１１】
以上、これまで実施の形態１，６，７，８および９の半導体装置について説明してきた。
これらは、モニタパッドであるパッドＢの接続について、２つに大別できる。
【０２１２】
実施の形態１，６および７の半導体装置において、パッドＢは、リード端子ＶＲＥＧ１から入力電圧Ｖｂａｃｋを取り出している。
【０２１３】
つまり、モニタパッドであるパッドＢは、内部電源出力パッドであるパッドＡと、内部電源入力パッドであるパッドＣとの接続経路間で電気的に接続されているといえる。
【０２１４】
次に、実施の形態８および９の半導体装置において、パッドＢは、パッドＣから入力電圧Ｖｂａｃｋを取り出している。
【０２１５】
つまり、モニタパッドであるパッドＢは、内部電源入力パッドであるパッドＣを経由して内部電源出力パッドであるパッドＡと電気的に接続されているといえる。
【０２１６】
（実施の形態１０）
図２２は、本発明の実施の形態１０における半導体装置のパッケージ構造の平面図である。
【０２１７】
図２３は、本発明の実施の形態１０における半導体装置のパッケージ構造の断面図である。
【０２１８】
図２３（ａ）は、図２２のＡ−Ａ´における断面図である。図２３（ｂ）は、図２２のＢ−Ｂ´における断面図である。
【０２１９】
図２２および図２３に示すように、本発明の実施の形態１０における半導体装置の実施の形態１との主な違いは、第２の半導体チップｃｈｉｐ２が、第１の半導体チップｃｈｉｐ１の主面上に十字の平面形状となるように積層されていることである。また、第２の半導体チップｃｈｉｐ２が重なっていない第１の半導体チップｃｈｉｐ１の主面が露出した領域には、複数のパッドＢＰ１が集めて配置されている。
【０２２０】
このように積層している理由について説明する。
【０２２１】
図２４は、図２２の平面図に対する比較例の詳細を示す図である。
【０２２２】
図２４に示すように、ここでは、第１の半導体チップｃｈｉｐ１と第２の半導体チップｃｈｉｐ２の外形は、ほぼ同等である。このような場合、第２の半導体チップｃｈｉｐ２を、第１の半導体チップｃｈｉｐ１の主面上にそれぞれの長辺同士を並べるように積層すると、第１の半導体チップｃｈｉｐ１の主面上に配置された複数のパッドＢＰ１並びにパッドＨは、第２の半導体チップｃｈｉｐ２により隠れてしまう。
【０２２３】
２つのチップを積層したときに、上段チップが下段チップの主面を覆ってしまうような場合、図２２に示すように、下段チップのパッドを配置するための領域を確保するように、上段チップの搭載方向を考慮して積層するとよい。
【０２２４】
下段チップのパッドを配置するための領域を確保することで、全体のパッド配置を容易に行うことができる。
【０２２５】
また、図２２に示すように２つのチップを積層することで得られるいくつかのものがある。以下、それらの例について説明する。
【０２２６】
最初の例は、第１の半導体チップｃｈｉｐ１の内部電源出力パッド（パッドＡ）、モニタパッド（パッドＢ）および第２の半導体チップｃｈｉｐ２の内部電源入力パッド（パッドＣ）の配置関係に関するものである。
【０２２７】
図２２に示すように、第１の半導体チップｃｈｉｐ１は、第１長辺１Ｌ１、第２長辺１Ｌ２、第１短辺１Ｓ１、第２短辺１Ｓ２を有する。
【０２２８】
第２の半導体チップｃｈｉｐ２は、第１長辺２Ｌ１、第２長辺２Ｌ２、第１短辺２Ｓ１、第２短辺２Ｓ２を有する。
【０２２９】
図２２に示すように、パッドＡとパッドＢは、第１の半導体チップｃｈｉｐ１と第２の半導体チップｃｈｉｐ２とが重なっていない第１の半導体チップｃｈｉｐ１の主面上の領域Ｓ１に配置されている。
【０２３０】
この領域Ｓ１は、第１の半導体チップｃｈｉｐ１の第１短辺１Ｓ１と第２の半導体チップの第１長辺２Ｌ１とで挟まれる領域である。
【０２３１】
さらに、パッドＡとパッドＢは、領域Ｓ１上で第１長辺１Ｌ１に沿って配置されている。
【０２３２】
パッドＣは第２の半導体チップｃｈｉｐ２の主面上で、第１短辺２Ｓ１に沿って配置されている。
【０２３３】
第１の半導体チップｃｈｉｐ１の第１長辺１Ｌ１と、第２の半導体チップｃｈｉｐ２の第１短辺２Ｓ１は、並んだ辺である。したがって、それらの辺に沿って配置されたパッドＡ，ＢおよびＣも同じ側に並んで配置されている。
【０２３４】
さらに、パッドＡ，ＢおよびＣは、リード端子ＶＲＥＧ１に、それぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより共通に接続されている。
【０２３５】
別の表現をすると、パッドＡ，ＢおよびＣは、リード端子ＶＲＥＧ１を介してそれぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより電気的に接続されているともいえる。
【０２３６】
図２２に示すように、２つのチップを十字の平面形状となるように積層した場合においても、パッドＡ，ＢおよびＣをそれぞれのチップの並んだ辺に沿って配置し、リード端子ＶＲＥＧ１に、金属線ｗｉｒｅＡ，ＢおよびＣによりそれぞれ共通に接続することは可能である。これにより、実施の形態１の半導体装置と同様に、パッケージＰＫＧが実装される回路基板上の配線で接続するよりも配線の長さを短くすることができる。
【０２３７】
次の例について説明する。
【０２３８】
図２２に示すように、第１の半導体チップｃｈｉｐ１の第２短辺１Ｓ２と、第２の半導体チップｃｈｉｐ２の第２長辺２Ｌ２とで挟まれる第１の半導体チップｃｈｉｐ１の主面には、領域Ｓ２が設けられている。
【０２３９】
この領域Ｓ２上には、１つもしくは複数のパッドＨが配置されている。
【０２４０】
さらに、第２の半導体チップｃｈｉｐ２の主面には、第２の半導体チップｃｈｉｐ２の第２長辺２Ｌ２に沿って１つもしくは複数のパッドＪが配置されている。
【０２４１】
パッドＨとパッドＪとは、実施の形態１の半導体装置と同様に金属線ｗｉｒｅＨＪによりチップ間接続されている。
【０２４２】
これにより、実施の形態１の半導体装置と同様に、第１の半導体チップｃｈｉｐ１の内部回路ｃｉｒｃ１と、パッドＪと接続されている第２の半導体チップｃｈｉｐ２の内部回路ｃｉｒｃ２とは、信号の送受信を行うことができる。
【０２４３】
さらに、本実施の形態１０の半導体装置についても、実施の形態１の半導体装置と同様にパッドＨ，Ｊがチップ間接続されている信号領域ＳｉｇＡｒｅａが配置されている辺は、パッドＡ、ＢおよびＣがリード端子ＶＲＥＧ１と共通に接続されている電源領域ＰｏｗＡｒｅａが配置された辺とは異なる辺となっている。
【０２４４】
これにより、実施の形態１の半導体装置と同様に、金属線ｗｉｒｅがアンテナとなって、信号領域ＳｉｇＡｒｅａから電源領域ＰｏｗＡｒｅａに与えるノイズを少なくすることができる。
【０２４５】
次の例について説明する。
【０２４６】
図２２に示すように、第２の半導体チップｃｈｉｐ２の主面には、その第２長辺２Ｌ２、第１短辺２Ｓ１および第２短辺２Ｓ２に沿って複数のパッドＢＰ２が配置されている。但し、第１長辺２Ｌ１に沿って、パッドＢＰ２は配置されていない。
【０２４７】
第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１に沿ってパッドＢＰ２が配置された場合の不具合事項について説明する。
【０２４８】
図２５は、第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１にパッドＢＰ２が配置された場合の、パッドＡ，Ｂの周辺部分の拡大図である。
【０２４９】
図２５に示すように、第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１に沿って複数のパッドＢＰ２が配置され、さらに金属線ｗｉｒｅが接続されている。また、領域Ｓ１上には、パッドＡ、パッドＢおよび複数のパッドＢＰ１が配置されており、同様に金属線ｗｉｒｅが接続されている。パッドＢＰ２に接続された金属線ｗｉｒｅは、パッドＡ、パッドＢおよび複数のパッドＢＰ１に接続された金属線ｗｉｒｅの上を覆う格好となっている。
【０２５０】
このとき、パッドＢＰ２に接続される金属線と、パッドＡ、パッドＢおよび複数のパッドＢＰ１に接続される金属線との距離（クリアランス）が十分でない場合、パッケージＰＫＧの封止体ｍｏｌｄを形成する成形金型への溶融レジン注入の際、その注入圧で金属線が倒れる現象であるワイヤ流れが発生し、金属線ｗｉｒｅ同士が短絡（ショート）することが多くなる。
【０２５１】
もう１つは、例えば内部電源電圧ｉｎｔＶｃｃが通る金属線ｗｉｒｅＡや、入力電圧Ｖｂａｃｋが通る金属線ｗｉｒｅＢの上に、数１００ＭＨｚを超えるような信号が送受信される金属線ｗｉｒｅがあった場合、金属線ｗｉｒｅをアンテナとしてノイズが伝わり、内部電源電圧ｉｎｔＶｃｃがノイズの影響を受ける場合がある。
【０２５２】
以上、これらの理由により第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１に沿ってパッドＢＰ２を配置していない。
【０２５３】
次の例について説明する。
【０２５４】
上段に積層される第２の半導体チップｃｈｉｐ２の下にレギュレータ回路Ｒｅｇが配置されていた場合、レギュレータ回路Ｒｅｇの動作時に発生する熱が、第２の半導体チップｃｈｉｐ２の動作へ影響を与える場合がある。
【０２５５】
図２２に示す本発明の実施の形態１０の半導体装置は、例えば最大２５Ｖの外部電源電圧ｅｘｔＶｃｃを供給されて、１．５Ｖまで降圧した内部電源電圧ｉｎｔＶｃｃを生成するものとする。このとき、レギュレータ回路Ｒｅｇには、最大２０ｍＡ程度の電流が流れるものとする。
【０２５６】
また、ＱＦＰの熱抵抗を、例えば５１℃／Ｗとする。
【０２５７】
これによりレギュレータ回路Ｒｅｇは、動作しているときに、（２５−１．５）（Ｖ）×０．０２０（Ａ）×５１（℃／Ｗ）＝２３．９７（℃）、つまり最大で約２４℃の温度上昇が起きることになる。
【０２５８】
周囲環境温度を例えば８５℃とすると、レギュレータ回路Ｒｅｇは、２４℃の温度上昇で１０９℃となる。
【０２５９】
半導体チップを構成する材料として、例えばシリコン（Ｓｉ）がある。このシリコンの熱伝導率は、１６８Ｗ／（ｍ・Ｋ）である。
【０２６０】
また、封止体ｍｏｌｄを構成するエポキシ樹脂の熱伝導率は、０．２１Ｗ／（ｍ・Ｋ）である。
【０２６１】
シリコンは、エポキシ樹脂よりも熱伝導率が大きい。つまり、半導体チップは、封止体よりも熱を伝えやすいということになる。
【０２６２】
第２の半導体チップｃｈｉｐ２は、第１の半導体チップｃｈｉｐ１の上に接着フィルムｆｉｌｍ２を介して積層されている。
【０２６３】
接着フィルムｆｉｌｍ２は、一般的にエポキシ樹脂で構成されるが、フィルム厚が薄い（２５μｍ程度）ため、熱の伝わりを阻害する要因としては、ここでは無視できるものと考える。
【０２６４】
レギュレータ回路Ｒｅｇが、第２の半導体チップｃｈｉｐ２の下に配置されている場合、その熱（ここでは１０９℃）が、第２の半導体チップｃｈｉｐ２へ伝わることになる。
【０２６５】
一般的に、半導体チップのジャンクション温度は１５０℃程度であり、その温度になるとジャンクションリークが増大し、チップの動作が不安定になることがある。実際には、１２０℃を超えるところから、リーク電流がμＡオーダで急激に大きくなってくる場合もある。
【０２６６】
レギュレータ回路Ｒｅｇからの熱（ここでは１０９℃）が、第２の半導体チップｃｈｉｐ２に伝わって、例えばその温度前後で飽和した場合、チップのジャンクション温度に対するマージンは少なくなってしまう。
【０２６７】
さらに、第２の半導体チップｃｈｉｐ２が、ここで計算した２０ｍＡよりも大きな電流が流れるチップであった場合、内部電源電圧ｉｎｔＶｃｃを供給するレギュレータ回路Ｒｅｇの発熱量も大きくなり、マージンはさらに少なくなる。
【０２６８】
したがって、チップのジャンクション温度に対し、マージンを確保するためには、図２６に示すようにレギュレータ回路Ｒｅｇを第２の半導体チップｃｈｉｐ２の下ではなく、領域Ｓ１に配置するとよい。
【０２６９】
このようにすることで、第２の半導体チップｃｈｉｐ２が、熱の影響を受けにくくなる。
【０２７０】
例えばレイアウトの都合上、第２の半導体チップｃｈｉｐ２とレギュレータ回路Ｒｅｇが重なってしまう場合、レギュレータ回路Ｒｅｇの第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１から露出している部分の面積が、露出していない部分の面積よりも大きくなるようにするとよい。
【０２７１】
一般に、外部電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶｃｃを生成する降圧スイッチ部ＳＷが、レギュレータ回路Ｒｅｇの中で、最も熱を発生する部分となる。したがって、レギュレータ回路Ｒｅｇの上に第２の半導体チップｃｈｉｐ２を重ねる場合には、図２７に示すように降圧スイッチ部ＳＷ以外の領域に重ねて積層するとよい。
【０２７２】
このように、少なくともレギュレータ回路Ｒｅｇの降圧スイッチ部ＳＷと、第２の半導体チップｃｈｉｐ２とを重ならないようにすることで、第２の半導体チップｃｈｉｐ２に伝わる熱が少なくなり、第２の半導体チップｃｈｉｐ２の動作が不安定になることを少なくすることができる。
【０２７３】
次の例について説明する。
【０２７４】
上段チップのレギュレータ回路Ｒｅｇの上方に位置する領域には、信号の入出力を行うパッドを配置しない方がよい。
【０２７５】
図２８は、一般的な入出力回路の一例の詳細を示す図である。
【０２７６】
図２８に示すように、内部回路ｃｉｒｃ２−１は、出力回路ｏｕｔｃｉｒｃの入力部ＯＩと金属配線ｍｅｔａｌにより接続されている。
【０２７７】
また、内部回路ｃｉｒｃ２−２は、入力回路ｉｎｃｉｒｃの出力部ＩＯと金属配線ｍｅｔａｌにより接続されている。
【０２７８】
パッドＳは、出力回路ｏｕｔｃｉｒｃの出力部ＯＯと、入力回路ｉｎｃｉｒｃの入力部ＩＩと金属配線ｍｅｔａｌにより接続されている。これにより、内部回路ｃｉｒｃ２−１および内部回路ｃｉｒｃ２−２は、パッドＳを介して他の回路と信号の送受信を行う。
【０２７９】
内部回路ｃｉｒｃ２−１、内部回路ｃｉｒｃ２−２および内部回路ｃｉｒｃ２−３は、それぞれグランドＧＮＤに金属配線ｍｅｔａｌＧにより接続されている。
【０２８０】
内部回路ｃｉｒｃ２−１から出力回路ｏｕｔｃｉｒｃを介してパッドＳに信号を出力した時に、出力回路ｏｕｔｃｉｒｃは、入力回路ｉｎｃｉｒｃに比べてトランジスタサイズが大きい（ゲート幅が広い）ことが多いため、入力回路ｉｎｃｉｒｃよりも大きな電流が流れる。
【０２８１】
このとき、出力回路ｏｕｔｃｉｒｃとグランドＧＮＤとを接続する金属配線ｍｅｔａｌＧには、電流ｉが流れる。
【０２８２】
金属配線ｍｅｔａｌＧは、配線抵抗Ｒを有しており、ここにｉＲ（＝Ｖ）の電圧が発生する。
【０２８３】
このとき、発生したｉＲ（＝Ｖ）によってグランドＧＮＤの電位の浮き上がり（グランドシフト）が発生し、金属配線ｍｅｔａｌＧに接続されている内部回路ｃｉｒｃ２−３は、その影響を受けて動作が不安定になる場合がある。
【０２８４】
特に内部回路ｃｉｒｃ２−３が、微小電流で動作するアナログ回路のようなものであった場合は、よりその影響を受けやすい。
【０２８５】
例えば、電圧のしきい値が電源付近やグランド付近にあるアナログ回路や、パワートランジスタのＯＮ抵抗を測定するようなシビアなしきい値を検知する回路が該当する。
【０２８６】
このように、信号の入出力を行うパッドＳには、入力回路ｉｎｃｉｒｃや出力回路ｏｕｔｃｉｒｃが接続されており、これら入出力回路は、前述の説明のように信号の送受信時にグランドＧＮＤの電位の浮き上がり（グランドシフト）を発生させやすい。
【０２８７】
そのため、パッドＳをレギュレータ回路Ｒｅｇの近くに配置した場合、パッドＳに接続された入力回路ｉｎｃｉｒｃや出力回路ｏｕｔｃｉｒｃは、レギュレータ回路Ｒｅｇからの熱の影響を受け、グランドＧＮＤのしきい値がさらに変化する事態が生じる。このとき、そのグランドＧＮＤに接続されている他の回路も、そのしきい値の変化に伴い、さらに不安定な状態になることがある。
【０２８８】
以上のような理由から、上段チップのレギュレータ回路Ｒｅｇの上に位置する部分には、信号の入出力を行うパッドを配置しない方がよい。
【０２８９】
なお、複数のチップを積層して１つのパッケージに収める場合、チップの積層する順番は、以下のポイントを考慮するとよい。
【０２９０】
熱を発生するチップがあって、その熱が他のチップの動作に影響を与えるようなことがある場合、その熱を発生するチップを最下段にするとよい。
【０２９１】
最下段のチップは、図２２および図２３に示すように、パッケージ（ＱＦＰ）内でタブｔａｂと接着されている。
【０２９２】
ＱＦＰは、リード端子Ｌｅａｄ、タブ吊りリードおよびタブｔａｂが一体成形されたリードフレームを用いて組立てられたパッケージである。このリードフレームの材質は、銅（Ｃｕ）系が多い。
【０２９３】
銅（Ｃｕ）の熱伝導率は、３９８Ｗ／（ｍ・Ｋ）であり、シリコンの熱伝導率１６８Ｗ／（ｍ・Ｋ）よりも高いので、より熱を伝えやすい。
【０２９４】
したがって、熱を発生するチップを最下段に配置することにより、タブが放熱板（ヒートシンク）の役割を担い、上段チップに熱が伝わることを少なくすることができる。
【０２９５】
また、パッド数が多いチップがある場合は、そのチップを最上段に積層するのがよい。
【０２９６】
最上段に積層することで、４辺全てにパッドを配置ができ、パッドとリード端子を金属線で接続しやすくなる（ワイヤボンディングしやすくなる）。
【０２９７】
図２２に示すように、領域Ｓ１の面積が、領域Ｓ２の面積よりも大きくなるように第１の半導体チップｃｈｉｐ１の上に第２の半導体チップｃｈｉｐ２を積層するとよい（Ｓ１＞Ｓ２）。つまり第１の半導体チップｃｈｉｐ１の第１短辺１Ｓ１から第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１までの距離ｔ１が、第１の半導体チップｃｈｉｐ１の第２短辺１Ｓ２から第２の半導体チップｃｈｉｐ２の第２長辺２Ｌ２までの距離ｔ２よりも長くなるようにするとよい（ｔ１＞ｔ２）。
【０２９８】
そうすることにより、距離ｔ１と距離ｔ２がｔ１≦ｔ２の関係となる場合に比べて、内部回路ｃｉｒｃ１と内部回路ｃｉｒｃ２の信号が送受信される金属線ｗｉｒｅＨＪの金属線長さが短くなり、信号の劣化および遅延を少なくすることができる。また、領域Ｓ１に配置するパッドの数を増やすことができる。
【０２９９】
以上、実施の形態１０における半導体装置において、いくつかの特徴について、説明し
てきた。これらの特徴は、全てを備える必要はなく、これらの中の１つの特徴を有するものであってもよく、複数を組み合わせたものであってもよい。
【０３００】
（実施の形態１１）
図２９は、本発明の実施の形態１１における半導体装置のパッケージ構造の平面図である。
【０３０１】
図２９に示すように、本発明の実施の形態１１おける半導体装置の実施の形態１０との違いは、パッドＡおよびパッドＢが、第１の半導体チップｃｈｉｐ１の第１長辺１Ｌ１ではなく、パッドＣが配置されている辺と交差する方向にある第１の半導体チップｃｈｉｐ１の第１短辺１Ｓ１に沿って配置されていることである。
【０３０２】
このようにパッドＡ，ＢおよびＣを配置しても、実施の形態１０における半導体装置と同じく、回路基板上の配線で接続するよりも配線の長さを短くすることができ、内部電源電圧ｉｎｔＶｃｃの配線抵抗による電圧降下を少なくすることができる。
【０３０３】
以上、これまで本発明の実施の形態１０および１１で説明した主なものは、以下のように表現することもできる。
【０３０４】
第２の半導体チップｃｈｉｐ２は、その第１長辺２Ｌ１と第１の半導体チップｃｈｉｐ１の第１短辺１Ｓ１とで挟まれる領域Ｓ１、およびその第２長辺２Ｌ２と第１の半導体チップｃｈｉｐ１の第２短辺１Ｓ２とで挟まれる領域Ｓ２を有している。そして、領域Ｓ１では、第１の半導体チップｃｈｉｐ１のパッドＢＰ１が露出するように、かつ、第１の半導体チップｃｈｉｐ１の第１長辺１Ｌ１と第２長辺１Ｌ２とを覆うように、第２の半導体チップｃｈｉｐ２は第１の半導体チップｃｈｉｐ１の主面に積層されている。
【０３０５】
第１の半導体チップｃｈｉｐ１は、その第１短辺１Ｓ１と第１長辺１Ｌ１とで構成される角ｃｏｒｎｅｒ１を含む４つの角を有し、パッドＡおよびパッドＢは、領域Ｓ１上に他の角よりも角ｃｏｒｎｅｒ１の近くに配置されている。
【０３０６】
また、第２の半導体チップｃｈｉｐ２は、その第１短辺２Ｓ１と第１長辺２Ｌ１とで構成される角ｃｏｒｎｅｒ１を含む４つの角を有し、パッドＣは、第２の半導体チップｃｈｉｐ２の主面上に他の角よりも角ｃｏｒｎｅｒ２の近くに配置されている。
【０３０７】
さらにパッドＨは、領域Ｓ２上に配置されており、パッドＨと電気的に接続されたパッドＪは、第２の半導体チップｃｈｉｐ２の主面上に第２長辺２Ｌ２に沿って配置されている。
【０３０８】
（実施の形態１２）
図３０は、本発明の実施の形態１２における半導体装置のパッケージ構造の平面図である。
【０３０９】
図３０に示すように、本発明の実施の形態１２における半導体装置の実施の形態１０との違いは、第１の半導体チップｃｈｉｐ１のパッド数が、第２の半導体チップｃｈｉｐ２のパッド数よりも多く、また、第１の半導体チップｃｈｉｐ１が、第２の半導体チップｃｈｉｐ２の主面上に積層されていることである。
【０３１０】
レギュレータ回路Ｒｅｇの発熱が小さく、タブｔａｂを介して放熱する必要が無いような場合、第２の半導体チップｃｈｉｐ２の上に、レギュレータ回路Ｒｅｇを有する第１の半導体チップｃｈｉｐ１を積層してもよい。このように、上下段のチップを入れ替える場合でも、リード端子ＶＲＥＧ１にパッドＡ，ＢおよびＣを、金属線ｗｉｒｅＡ，ＢおよびＣによりそれぞれ接続するとよい。
【０３１１】
２つのチップのうち、パッド数が多い方のチップを上段にすることにより、パッドを全て露出させることができ、それらのパッドに金属線ｗｉｒｅを接続することができる。
【０３１２】
（実施の形態１３）
本発明の実施の形態１３における半導体装置の実施の形態１０との違いは、第１の半導体チップｃｈｉｐ１が、２つのレギュレータ回路を有し、第２の半導体チップｃｈｉｐ２に電圧値の異なる２種類の電源電圧を供給する構成となっていることである。
【０３１３】
図３１は、本発明の実施の形態１３における半導体装置のパッケージ構造の平面図である。
【０３１４】
図３２は、本発明の実施の形態１３における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【０３１５】
図３２に示すように、本発明の実施の形態１３における半導体装置は、レギュレータ回路Ｒｅｇにレギュレータ回路Ｒｅｇ２が追加で設けられている。
【０３１６】
レギュレータ回路Ｒｅｇ２は、外部電源電圧ｅｘｔＶｃｃを降圧した内部電源電圧ｉｎｔＶｃｃ２を発生する。
【０３１７】
内部電源電圧ｉｎｔＶｃｃ２は、パッドＤから出力され、リード端子ＶＲＥＧ２、回路基板上の配線ｗｉｒｅＳｕｂおよびリード端子ＶＤＤ２を介して、パッドＦに入力される。
【０３１８】
また、レギュレータ回路Ｒｅｇは、レギュレータ回路Ｒｅｇ２から内部電源電圧ｉｎｔＶｃｃ２を供給され、内部電源電圧ｉｎｔＶｃｃ２を降圧した内部電源電圧ｉｎｔＶｃｃを発生する。
【０３１９】
したがって、内部電源電圧ｉｎｔＶｃｃ２の電圧値は、内部電源電圧ｉｎｔＶｃｃの電圧値よりも高い。
【０３２０】
図３２に示すように、パッドＦには内部回路ｃｉｒｃ２−２が接続されている。パッドＦに接続されている内部回路ｃｉｒｃ２−２の方が、パッドＣに接続されている内部回路ｃｉｒｃ２−１よりも高い電圧で動作する回路である。
【０３２１】
例えば、内部電源電圧ｉｎｔＶｃｃ２の電圧値が３．４５Ｖ程度で、内部電源電圧ｉｎｔＶｃｃの電圧値が１．５Ｖ程度である。
【０３２２】
このように、図３２に示す回路構成とすることにより、複数の半導体チップのいずれかで生成される電圧値の異なる複数種類の電圧を、他の半導体チップに電源電圧として安定して供給することができる。
【０３２３】
さらにここでは、内部電源電圧ｉｎｔＶｃｃ２は、リード端子ＶＲＥＧ２から出力されて、回路基板上の配線ｗｉｒｅＳｕｂを介し、リード端子ＶＤＤ２に供給される構成となっている。つまり、内部電源電圧ｉｎｔＶｃｃがパッケージＰＫＧの内部で第２の半導体チップｃｈｉｐ２の内部回路ｃｉｒｃ２−１に供給される点に対し、内部電源電圧ｉｎｔＶｃｃ２は、パッケージＰＫＧの外部を通って内部回路ｃｉｒｃ２−２に供給される。
【０３２４】
このように、パッド配置等の制約事項により、パッケージＰＫＧ内の金属線ｗｉｒｅを介して一方のチップから他のチップへ内部電源電圧を供給できないような場合、一般的に配線抵抗による影響が少なく、精度をそれ程必要としない電圧値が高い方の電源電圧をパッケージＰＫＧ外部の回路基板上の配線ｗｉｒｅＳｕｂを介して他のチップに供給するようにするとよい。
【０３２５】
そうすることで、パッド配置等の制約がある場合でも、精度を要する電圧値の低い方の内部電源電圧に影響を与えることなく、複数種類の異なる電圧値の内部電源電圧を安定して他の半導体チップへ供給することができる。
【０３２６】
なお、本発明の実施の形態１３における半導体装置は、様々なアプリケーションに適用できる。
【０３２７】
例えば、本発明の実施の形態１３における半導体装置は、携帯電話やノートパソコンといったディジタル機器の電源に利用されているリチウムイオン電池（以下、「Ｌｉ電池」という）の電池電圧制御システム等に適用できる。
【０３２８】
以下、Ｌｉ電池の電池電圧制御システムへの適用例について説明する。
【０３２９】
Ｌｉ電池の電池電圧制御システムにおいて、第１の半導体チップｃｈｉｐ１は、アナログ回路を有し、電源制御等を行うアナログチップである。このアナログチップは、接続されたＬｉ電池から電圧等の情報が入力され、処理を行う。アナログフロントエンドＩＣ（以下、「ＡＦＥ」という）と呼ばれることが多い。
【０３３０】
第２の半導体チップｃｈｉｐ２は、ＡＦＥを制御し、情報を処理するためのマイクロコンピュータチップである（以下、「ＭＣＵ」という）。
【０３３１】
Ｌｉ電池の電池電圧制御システムにおいて、ＡＦＥとＭＣＵとを１つのパッケージに収めた半導体装置は、ノートパソコン等の電池パック内に搭載されることが多い。
【０３３２】
図３３は、ＡＦＥとＭＣＵの電池電圧制御システムの詳細を示す回路ブロック図である。
【０３３３】
図３３に示すように、ＡＦＥは、例えば４本直列に接続されたＬｉ電池Ｌｉの電圧等を監視する。ＡＦＥには、個々のＬｉ電池の＋端子および−端子が接続される。大元の＋端子と−端子との間は、負荷もしくは充電器が接続される。
【０３３４】
ＡＦＥは、ＭＣＵからの命令に応じて、個々のＬｉ電池電圧を所定の倍率（例えば０．３倍程度）で増幅し、ＧＮＤ基準のアナログデータとしてＭＣＵに出力する。
【０３３５】
ＭＣＵは、ＡＦＥから入力されたアナログデータに基づいて、Ｌｉ電池の電圧を算出する。ＭＣＵは、こうした電池電圧を検出する手段の他に、充放電電流、温度を検出する手段を有している。
【０３３６】
さらに、ＭＣＵは、これらの検出結果と電池電圧検出結果とに基づいて、過充電状態、過放電状態といった電池の状態を判断する。
【０３３７】
ＭＣＵによる判定結果はＡＦＥに出力される。ＡＦＥはＭＣＵの判定結果に応じて、外付けで接続されたパワーＭＯＳＦＥＴをＯＮ／ＯＦＦする。ＡＦＥは内部にＦＥＴ制御部を備え、パワーＭＯＳＦＥＴの制御信号を出力する。
【０３３８】
パワーＭＯＳＦＥＴは充電および放電経路にシリアルに接続されて、充放電スイッチとして動作する。こうして、本半導体装置によってＬｉ電池の電圧が所定の電圧範囲内に制御される。
【０３３９】
また、この場合のＡＦＥは、高耐圧部（３５Ｖ）と低耐圧部（５Ｖ）とを有している。高耐圧部には、Ｌｉ電池４本（単セルのＭａｘ電圧は４．２Ｖ程度）、又は、１６〜１８Ｖ程度の充電器が接続される端子等が設けられる。
【０３４０】
低耐圧部には、例えば、ＭＣＵとのシリアルデータのＩ／Ｏ部等が設けられる。これは、図３１に示すパッドＨとパッドＪとが、金属線Ｗｉｒｅによりチップ間接続されている部分に該当する。
【０３４１】
一方、ＭＣＵは低耐圧部のみから構成される。
【０３４２】
ＭＣＵは、ＡＦＥのレギュレータ回路から内部電源電圧を供給されて動作する。図３３に示すリード端子ＶＲＥＧ１およびリード端子ＶＲＥＧ２が、その供給端子に該当する。リード端子ＶＲＥＧ１から内部電源電圧ｉｎｔＶｃｃ、リード端子ＶＲＥＧ２から内部電源電圧ｉｎｔＶｃｃ２が供給される。なお、内部電源電圧ｉｎｔＶｃｃの電圧値が１．５Ｖ程度、内部電源電圧ｉｎｔＶｃｃ２の電圧値が３．４５Ｖ程度である。ＭＣＵは、内部電源電圧ｉｎｔＶｃｃをＭＣＵ電源、内部電源電圧ｉｎｔＶｃｃ２をＭＣＵ電源およびＬＥＤ用電源として使用する。
【０３４３】
（実施の形態１４）
図３４は、本発明の実施の形態１４における半導体装置のパッケージ構造の平面図である。
【０３４４】
図３５は、本発明の実施の形態１４における半導体装置のパッケージ構造の断面図である。
【０３４５】
図３５（ａ）は、図３４のＡ−Ａ´における断面図である。図３５（ｂ）は、図３４のＢ−Ｂ´における断面図である。
【０３４６】
図３４および図３５に示すように、本発明の実施の形態１４における半導体装置の実施の形態１０との主な違いは、内部電源電圧ｉｎｔＶｃｃの位相補償および電圧安定化のためのレギュレータ容量であるコンデンサＣａｐが、パッケージＰＫＧ内部に取り込まれていることである。
【０３４７】
タブｔａｂの上には、接着フィルムｆｉｌｍ１を介してインターポーザ基板ｉｎｔｅｒが搭載されている。インターポーザ基板ｉｎｔｅｒは、サブトラクティブ法などにより形成された単層もしくは２層程度の樹脂基板等やセラミック基板等である。また、フィルム基板などでもよい。基板厚を薄くするのに有効である。
【０３４８】
インターポーザ基板ｉｎｔｅｒの上には、第１の半導体チップｃｈｉｐ１と第２の半導体チップｃｈｉｐ２がそれぞれ接着フィルムｆｉｌｍ２，３を介して積層されている。
【０３４９】
図３４に示すように、第１の半導体チップｃｈｉｐ１の第１長辺１Ｌ１、第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１およびインターポーザ基板ｉｎｔｅｒの外周とで囲まれるインターポーザ基板ｉｎｔｅｒの主面には、ランドＬＤ１とランドＬＤ２が設けられている。さらに、これらランドＬＤ１とランドＬＤ２上には、コンデンサＣａｐが搭載されている。
【０３５０】
コンデンサＣａｐは、パッケージＰＫＧ（ＱＦＰ）の中に収まる程度に小さい面実装型のものを用いるとよい。ここでは、誘電体シートを積層して形成された積層セラミックチップコンデンサを用いた例を図示している。また、コンデンサＣａｐは、金属タンタル粉体を焼結して形成されたタンタル電解コンデンサなどでもよい。タンタル電解コンデンサの方が、積層セラミックチップコンデンサよりも大きな容量を得ることができる。
【０３５１】
コンデンサＣａｐの２つの電極は、ランドＬＤ１とランドＬＤ２にそれぞれ半田や導電性ペーストなどにより電気的に接続されている。
【０３５２】
パッドＡ、ＢおよびＣは、それぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより、ランドＬＤ１と接続されている。また、ランドＬＤ２は、金属線ｗｉｒｅＧにより、接地電圧（グランド）ＧＮＤが与えられるリード端子Ｖｓｓと接続されている。
【０３５３】
このように、パッケージ内部にコンデンサＣａｐを取り込むことにより、回路基板上の部品数を削減することができる。また、パッドＡ、ＢおよびＣは、それぞれ金属線ｗｉｒｅＡ，ＢおよびＣにより、ランドＬＤ１に共通に接続されるので、図２２に示すリード端子ＶＲＥＧ１が不要となる。そのため、パッケージＰＫＧのピン数を削減することができる。
【０３５４】
また、２つのチップを十字の平面形状となるように積層したことで得られる領域、つまり、第１の半導体チップｃｈｉｐ１の第１長辺１Ｌ１、第２の半導体チップｃｈｉｐ２の第１長辺２Ｌ１およびインターポーザ基板ｉｎｔｅｒの外周とで囲まれるインターポーザ基板ｉｎｔｅｒの主面上の領域にコンデンサＣａｐを配置することにより、パッケージサイズを拡大することなく、実施の形態１０の半導体装置のパッケージＰＫＧとパッケージサイズを同等にすることができる。
【０３５５】
なお、コンデンサＣａｐをランドＬＤ１およびランドＬＤ２に接続する半田は、鉛（Ｐｂ）含有率が９０％以上の高融点半田を用いるとよい。高融点半田を用いることにより、パッケージＰＫＧを回路基板上に実装するときのリフロー温度よりも半田融点を高くすることができる。そうすることで、パッケージＰＫＧ内で半田が再溶融することで発生するコンデンサＣａｐの電極間の短絡（ショート）やパッケージクラックを防止することができる。
【０３５６】
パッケージＰＫＧが鉛（Ｐｂ）フリーに対応しなければならない場合は、鉛（Ｐｂ）フリー半田として汎用性があり、調達し易いＳｎ−Ａｇ系やＳｎ−Ａｇ−Ｃｕ系の半田を用いるとよい。組成比としては、Ａｇが１．０〜３．５％、Ｃｕが０〜０．５％、残りがＳｎである。但し、パッケージＰＫＧを回路基板上に実装するときのリフローにおける半田の再溶融の発生は避けられない。そのため、半田が溶融して体積膨張が発生した時に、封止体ｍｏｌｄがその体積膨張分を吸収（緩和）し、パッケージクラックが発生しない程度に弾性率を下げたレジン材料にしておくとよい。
【０３５７】
（実施の形態１５）
図３６は、本発明の実施の形態１５における半導体装置のパッケージ構造の平面図である。
【０３５８】
図３７は、本発明の実施の形態１５における半導体装置のパッケージ構造の断面図である。
【０３５９】
図３７（ａ）は、図３６のＡ−Ａ´における断面図である。図３７（ｂ）は、図３６のＢ−Ｂ´における断面図である。
【０３６０】
図３６および図３７に示すように、本発明の実施の形態１５における半導体装置の実施の形態１４との主な違いは、パッケージＰＫＧがＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージになっていることである。
【０３６１】
インターポーザ基板ｉｎｔｅｒの上には、第１の半導体チップｃｈｉｐ１と第２の半導体チップｃｈｉｐ２がそれぞれ接着フィルムｆｉｌｍ１，２を介して積層されている。
【０３６２】
インターポーザ基板ｉｎｔｅｒは、ビルドアップ法などにより形成された多層配線の樹脂基板等である。配線は銅（Ｃｕ）等で形成されている場合が多い。
【０３６３】
インターポーザ基板ｉｎｔｅｒの上には、第１の半導体チップｃｈｉｐ１と第２の半導体チップｃｈｉｐ２がそれぞれ接着フィルムｆｉｌｍ１，２を介して積層されている。
【０３６４】
また、インターポーザ基板ｉｎｔｅｒの主面には、複数のセカンドパッドｓｅｃＰが配置されている。第１の半導体チップｃｈｉｐ１の複数のボンディングパッドＢＰ１および第２の半導体チップｃｈｉｐ２の複数のボンディングパッドＢＰ２は、それぞれ対応した複数のセカンドパッドｓｅｃＰと金属線ｗｉｒｅにより接続されている。
【０３６５】
なお、図３６および図３７に示すように、セカンドパッドｓｅｃＰの数は、説明する上において適当な数で図示しており、実際の数は多くても少なくてもよい。
【０３６６】
複数のセカンドパッドｓｅｃＰは、貫通孔ｖｉａを介してパッケージＰＫＧ裏面のランドパッドＬＰに接続されている。さらにランドパッドＬＰ上には、半田ボールｂａｌｌが接続されている。半田ボールｂａｌｌの半田は、Ｓｎ−Ｐｂの共晶半田である場合が多い。パッケージＰＫＧが鉛（Ｐｂ）フリーに対応しなければならない場合は、鉛（Ｐｂ）フリー半田として汎用性があり、調達し易いＳｎ−Ａｇ系やＳｎ−Ａｇ−Ｃｕ系の半田を使用した半田ボールを用いるとよい。組成比としては、Ａｇが１．０〜３．５％、Ｃｕが０〜０．５％、残りがＳｎである。
【０３６７】
なお、図３６および図３７に示すように、ランドパッドＬＰと半田ボールｂａｌｌの数は、説明する上において適当な数で図示しており、実際の数は多くても少なくてもよい。
【０３６８】
前述の実施の形態１４の半導体装置は、コンデンサＣａｐが搭載されるランドＬＤ２は、リード端子Ｖｓｓと金属線ｗｉｒｅＧにより接続されていた。本実施の形態１５の半導体装置は、ランドＬＤ２は貫通孔ｖｉａを介して接地電圧（グランド）ＧＮＤが与えられる半田ボールｂａｌｌと接続されている。
【０３６９】
このように、パッケージＰＫＧをＱＦＰからＢＧＡにすることにより、リード端子Ｌｅａｄが無くなるため、パッケージサイズを小さくすることができる。なお、ＱＦＰのときに得られた効果は、パッケージ形態をＢＧＡに変更した本実施の形態１５の半導体装置についても同様に得ることができる。
【０３７０】
以上、本発明の実施の形態１から１５における半導体装置について説明をしてきた。これまで述べたいずれの発明も、複数の半導体チップを同一パッケージに積層した半導体装置において、複数の半導体チップのいずれかで生成される電圧を、他の半導体チップに電源電圧として供給し、その半導体装置が安定した動作を実現できる技術を提供するものである。
【０３７１】
これまで各実施の形態で説明した半導体装置のパッケージは、ＱＦＰとＢＧＡであるが、これらは、同じ面実装パッケージであるＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）やパッケージの裏面に半田ボールが設けられていないＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージでもよく、ここに記載されているパッケージ種類に限定されない。
【０３７２】
ＱＦＰのリード端子（リードフレーム）は、金属性（導電性）の材料である銅（Ｃｕ）系でも、鉄（Ｆｅ）とニッケル（Ｎｉ）合金の４２アロイでもよい。
【０３７３】
リード端子は、封止体を境にパッケージの外部に露出し、実装時に回路基板と半田付けされるアウターリードと、パッケージの内部で半導体チップと金属線ｗｉｒｅにより接続されるインナーリードとで構成される。
【０３７４】
アウターリードの表面には、外装めっきが施されている。外装めっきは、Ｓｎ−Ｐｂ半田めっき等である。パッケージがＰｂフリーへの対応が必要な場合は、Ｐｂフリー半田めっきとなる。
【０３７５】
ＱＦＰのタブ上に搭載されるチップの外形（サイズ）よりもタブの外形（サイズ）の方が大きく図示されているが、逆に小さくしてもよい。
【０３７６】
タブ上に搭載されるチップの外形（サイズ）よりもタブの外形（サイズ）の方が小さい場合、チップの裏面と封止体の樹脂が接着する。半導体チップ（シリコン）と樹脂との界面の接着力は、タブ（金属）と樹脂との界面の接着力よりも大きいため、タブと樹脂との界面に水分が浸入することを防止することができる。その結果、パッケージを半田付けリフローにて基板に実装する際、浸入した水分がリフローの熱により膨張することで発生するパッケージクラックを抑制することができる。
【０３７７】
また、これまで接着フィルムを用いて半導体チップを積層する構造について説明したが、接着フィルムの代わりに接着ペーストを用いてもよい。
【０３７８】
但し、接着フィルムの方が接着ペーストに比べて、製造上の管理が容易である。接着フィルムは、フィルム厚のばらつきが接着ペーストの供給量のばらつきよりも小さいので、チップ実装後の仕上がりばらつきが少ない。そのため、接着後のフィルム（接着）厚みを管理しやすい。
【０３７９】
また、接着後の接着材のチップからのはみ出しについても、接着フィルムの方が接着ペーストに比べて小さい。はみ出しが小さい方が、下段となるチップのパッドに接着剤が付着し、金属線が接続できなくなるといった不具合を回避することができる。
【０３８０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、実施の形態１から１５をそれぞれ適宜組み合わせてもよい。また、各実施の形態の一部分のみを取り出し、適宜組み合わせてもよい。
【産業上の利用可能性】
【０３８１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０３８２】
【図１】本発明の実施の形態１における半導体装置の機能ブロック図である。
【図２】本発明の実施の形態１における半導体装置のパッケージ構造の平面図である。
【図３】本発明の実施の形態１における半導体装置のパッケージ構造の断面図である。（ａ）は、図２のＡ−Ａ´における断面図である。（ｂ）は、図２のＢ−Ｂ´における断面図である。
【図４】本発明の実施の形態１における半導体装置のレギュレータ回路および周辺部の詳細を示す図である
【図５】本発明の実施の形態１における半導体装置の比較部の等価回路の詳細を示す図である。
【図６】本発明の実施の形態１における半導体装置のバンドギャップ回路の一例を示す図である。
【図７】図２に示す本発明の実施の形態１における半導体装置のパッケージ構造の平面図に対する比較例の詳細を示す図である。
【図８】図２および図７の等価回路の詳細を示す図である。（ａ）は、図７の等価回路の詳細を示す図である。（ｂ）は、図２の等価回路の詳細を示す図である。
【図９】信号領域と電源領域が、同一の辺に並んだ場合の詳細を示す図である。
【図１０】電源領域が配置された辺に対して、信号領域が、異なる辺に配置された例の詳細を示す図である。（ａ）は、電源領域が配置された辺と交差する辺に、信号領域が配置された例の詳細を示す図である。（ｂ）は、電源領域が配置された辺と対向する辺に、信号領域が配置された例の詳細を示す図である。
【図１１】電源領域が配置された辺に対して、信号領域が、異なる辺に配置された図１０とは別の例の詳細を示す図である。
【図１２】レギュレータ回路、第１−１内部回路および第１−２内部回路が、金属配線にそれぞれ接続されている詳細を示す図である。（ａ）は、レギュレータ回路、第１−１内部回路および第１−２内部回路が、それぞれパッドに共通に接続されていることを示す図である。（ｂ）は、レギュレータ回路が接続されているパッドと、第１−１内部回路および第１−２内部回路が接続されているパッドとが分けて設けられていることを示す図である。
【図１３】本発明の実施の形態２における半導体装置のリード端子と第１金属線、第２金属線および第３金属線との接続部の拡大図である。（ａ）は、第３金属線とリード端子との第３接点が、第２金属線の第２接点よりも第１金属線の第１接点に近い位置にある状態を示す図である。（ｂ）は、第３金属線とリード端子との第３接点が、第１接点と第２接点の間の位置にある状態を示す図である。
【図１４】本発明の実施の形態３における半導体装置の降圧スイッチ部のＰＭＯＳトランジスタおよび周辺部の断面の詳細を示す図である。
【図１５】本発明の実施の形態３における半導体装置の降圧スイッチ部のＰＭＯＳトランジスタおよび周辺部のレイアウトの詳細を示す図である。
【図１６】本発明の実施の形態４における半導体装置のパッドと複数の第２内部回路が接続されていることを示す図である。（ａ）は、パッドに第２−１内部回路と第２−２内部回路とが接続されており、パッドと第２−２内部回路との間にパッドＸが接続されていることを示す図である。（ｂ）は、パッドに第２−１内部回路、第２−２内部回路、第２−３内部回路、および、第２−４内部回路が共通に接続されていることを示す図である。
【図１７】本発明の実施の形態５における半導体装置のリード端子と第１金属線、第２金属線および第３金属線との接続部の拡大図である。（ａ）は、第１パッドおよび第３パッドが、リード端子とそれぞれ複数の第１金属線および第３金属線によりが接続されている状態を示す図である。（ｂ）は、複数の第１パッドおよび第３パッドが、リード端子とそれぞれ複数の第１金属線および第３金属線により接続されている状態を示す図である。
【図１８】本発明の実施の形態６における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【図１９】本発明の実施の形態７における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【図２０】本発明の実施の形態８における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【図２１】本発明の実施の形態９における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【図２２】本発明の実施の形態１０における半導体装置のパッケージ構造の平面図である。
【図２３】本発明の実施の形態１０における半導体装置のパッケージ構造の断面図である。（ａ）は、図２２のＡ−Ａ´における断面図である。（ｂ）は、図２２のＢ−Ｂ´における断面図である。
【図２４】図２２の平面図に対する比較例の詳細を示す図である。
【図２５】第２の半導体チップの第１長辺にパッドが配置された場合の、第１パッド、第２パッドの周辺部分の拡大図である。
【図２６】レギュレータ回路を第２の半導体チップの下ではなく、第２の半導体チップが重なっていない領域に配置したときの図である。
【図２７】レギュレータ回路の上に第２の半導体チップを重ねる場合に、降圧スイッチ部以外の領域に重ねて積層したときの図である。
【図２８】一般的な入出力回路の一例の詳細を示す図である。
【図２９】本発明の実施の形態１１における半導体装置のパッケージ構造の平面図である。
【図３０】本発明の実施の形態１２における半導体装置のパッケージ構造の平面図である。
【図３１】本発明の実施の形態１３における半導体装置のパッケージ構造の平面図である。
【図３２】本発明の実施の形態１３における半導体装置のレギュレータ回路および周辺部の詳細を示す図である。
【図３３】ＡＦＥとＭＣＵの電池電圧制御システムの詳細を示す回路ブロック図である。
【図３４】本発明の実施の形態１４における半導体装置のパッケージ構造の平面図である。
【図３５】本発明の実施の形態１４における半導体装置のパッケージ構造の断面図である。（ａ）は、図３４のＡ−Ａ´における断面図である。（ｂ）は、図３４のＢ−Ｂ´における断面図である。
【図３６】本発明の実施の形態１５における半導体装置のパッケージ構造の平面図である。
【図３７】本発明の実施の形態１５における半導体装置のパッケージ構造の断面図である。（ａ）は、図３６のＡ−Ａ´における断面図である。（ｂ）は、図３６のＢ−Ｂ´における断面図である。
【符号の説明】
【０３８３】
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｊ  パッド
Ｓ、Ｖ、Ｘ、ＢＰ１、ＢＰ２  パッド
ｂａｌｌ  半田ボール
Ｃａｐ  コンデンサ
ｃｈｉｐ１  第１の半導体チップ
ｃｈｉｐ２  第２の半導体チップ
ｃｉｒｃ１  内部回路
ｃｉｒｃ１−１  内部回路
ｃｉｒｃ１−２  内部回路
ｃｉｒｃ２  内部回路
ｃｉｒｃ２−１  内部回路
ｃｉｒｃ２−２  内部回路
ｃｉｒｃ２−３  内部回路
ｃｉｒｃ２−４  内部回路
ｃｉｒｃ３  内部回路
ｃｏｒｎｅｒ１  角
ｃｏｒｎｅｒ２  角
ＣＳ  定電流源
ｅｘｔＶｃｃ  外部電源電圧
ｆｉｌｍ１、ｆｉｌｍ２  接着フィルム
ＧＮＤ  接地電圧（グランド）
ｉｆＤ  ドレイン電極のコンタクト部
ｉｆＳ  ソース電極のコンタクト部
ＩＮ  入力部
ｉｎｔｅｒ  インターポーザ基板
ｉｎｔＶｃｃ、ｉｎｔＶｃｃ２  内部電源電圧
Ｌａｃ、Ｌｂｃ、Ｌｄａ、Ｌｓｖ、ｔ１、ｔ２  距離
Ｌａ、Ｌｖ  長さ
ＬＤ１、ＬＤ２  ランド
Ｌｅａｄ、ＶＲＥＧ０、ＶＲＥＧ１  リード端子
ＶＲＥＧ２、Ｖｃｃ、Ｖｓｓ  リード端子
ＶＤＤ、ＶＤＤ２  リード端子
ＬＰ  ランドパッド
ｍｅｔａｌ、ｍｅｔａｌＡ、ｍｅｔａｌＢ  金属配線
ｍｅｔａｌＣ、ｍｅｔａｌＨ、ｍｅｔａｌＪ  金属配線
ｍｅｔａｌＶ、ｍｅｔａｌＧ、ｍｅｔａｌＸ  金属配線
ｍｏｌｄ  封止体
Ｎｔｒ１、Ｎｔｒ２  ＮＭＯＳトランジスタ
ＰＫＧ  パッケージ
ｐｏｉｎｔＡ、ｐｏｉｎｔＢ、ｐｏｉｎｔＣ  接点
ＰｏｗＡｒｅａ  電源領域
Ｐｔｒ１、Ｐｔｒ２、Ｐｔｒ３  ＰＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｒｅｆ  比較部
Ｒｅｇ  レギュレータ回路
Ｒｅｇ２  レギュレータ回路
Ｒｖｒｅｇ１、Ｒｖｄｄ  導体抵抗
ＲｗｉｒｅＡ、ＲｗｉｒｅＢ、ＲｗｉｒｅＣ  配線抵抗
Ｓ１、Ｓ２  領域
ｓｅｃＰ  セカンドパッド
Ｓｅｐ  分圧部
ＳｉｇＡｒｅａ  信号領域
ｓｉｇ１、ｓｉｇ２、ｓｉｇ３、ｓｉｇ４  信号端子
ＳＷ  降圧スイッチ部
ｔａｂ  タブ
Ｖｂａｃｋ  入力電圧
ｖｉａ  貫通孔
Ｖｍｏｎ  モニタ電圧
Ｖｒｅｆ  参照電圧
ｗｉｒｅ、ｗｉｒｅＡ、ｗｉｒｅＢ  金属線
ｗｉｒｅＣ、ｗｉｒｅＤ、ｗｉｒｅＥ  金属線
ｗｉｒｅＦ、ｗｉｒｅＨ、ｗｉｒｅＪ  金属線
ｗｉｒｅＨＪ、ｗｉｒｅＶ、ｗｉｒｅＧ  金属線
ｗｉｒｅＳｕｂ  回路基板上の配線
１Ｌ１、２Ｌ１  第１長辺
１Ｌ２、２Ｌ２  第２長辺
１Ｓ１、２Ｓ１  第１短辺
１Ｓ２、２Ｓ２  第２短辺
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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