(57)【要約】【課題】トレンチ側面のうちチャネル領域が設定されるベース領域と対応する部分を所望の面方位にできるようにする。【解決手段】ｎ型ソース領域４を上層部となる第１層４ａおよび下層部となる第２層４ｂを備えた多層構造にする。これにより、ソース電極１０とオーミック接触させられるようにｎ型ソース領域４の上層部の濃度を高濃度にしつつ、トレンチ５のコーナー部の丸め処理時にｐ型ベース領域３までオーバエッチングされることを抑制できる構造にできる。したがって、トレンチゲート型の縦型半導体素子を備えたＳｉＣ半導体装置において、トレンチ側面のうちチャネル領域が設定されるベース領域と対応する部分を所望の面方位にできる。【選択図】図１
2010021175.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成された炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の表面に対して垂直方向に形成されたトレンチ（５）と、
前記トレンチ（５）の側面に接するように、前記トレンチ（５）を挟んだ両側に形成された炭化珪素からなる第２導電型のベース領域（３）と、
前記ベース領域（３）の上層部に形成され、前記トレンチ（５）の側面と接し、かつ、前記トレンチ（５）を挟んだ両側に形成された炭化珪素からなる第１導電型のソース領域（４）と、
前記トレンチ（５）の表面に形成されたゲート絶縁膜（６）と、
前記トレンチ（５）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
前記ゲート電極（７）への印加電圧を制御することで前記トレンチ（５）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１０）および前記ドレイン電極（１３）の間に電流を流す反転型のトレンチゲート構造の縦型半導体素子を備えた炭化珪素半導体装置であって、
前記ソース領域（４）は、上層部となる第１層（４ａ）と該第１層（４ａ）の下層部となる第２層（４ｂ）を含む多層構造にて構成され、前記第１層（４ａ）が前記ソース電極（１０）に対してオーミック接続されており、前記第２層（４ｂ）が前記第１層（４ａ）よりも低濃度とされていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２層（４ｂ）に注入されている第１導電型不純物は、前記第１層（４ａ）に注入されている第１導電型不純物に対して、原子半径が小さい原子とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２層（４ｂ）の第１導電型不純物濃度は１×１０20ｃｍ-3以下であり、前記第１層（４ａ）の第１導電型不純物濃度は前記第２層（４ｂ）よりも濃いことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１層（４ａ）の第１導電型不純物濃度は固溶限以下であり、前記第２層（４ｂ）の第１導電型不純物濃度は前記ベース領域の第２導電型不純物濃度よりも濃くされていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ソース領域（４）の厚みが０．１μｍ以上とされていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記第１層（４ａ）は、前記トレンチ（５）から離間して配置され、前記ソース領域（４）における前記ソース電極（１０）とのコンタクト部にのみ配置されていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
炭化珪素からなる第１または第２導電型の基板（１）上に炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することにより、もしくは、前記ドリフト層（２）の表面に第２導電型層を成長させることにより炭化珪素からなる第２導電型のベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、第１導電型の炭化珪素からなるソース領域（４）を形成する工程と、
前記ドリフト層（２）の表面に対して垂直方向にエッチングすることにより、前記ソース領域（４）および前記ベース領域（３）を貫通して前記ドリフト層（２）に達するトレンチ（５）を形成する工程と、
前記トレンチ（５）のコーナー部を丸め処理する工程と、
前記丸め処理後の前記トレンチ（５）の表面上にゲート絶縁膜（６）を形成する工程と、
前記トレンチ（５）内において、前記ゲート絶縁膜（６）の上にゲート電極（７）を形成する工程と、
前記ソース領域（４）に電気的に接続されるソース電極（１０）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
前記ソース領域（４）を形成する工程では、該ソース領域（４）のうち上層部となる第１層（４ａ）を形成する工程、および、前記第１層（４ａ）に対する下層部となる第２層（４ｂ）を前記第１層（４ａ）よりも第１導電型不純物濃度が低濃度となるように形成する工程とを行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記ソース領域（４）を形成する工程において、前記第１層（４ａ）を形成する工程および前記第２層（４ｂ）を形成する工程では、前記第１層（４ａ）および前記第２層（４ｂ）をイオン注入にて形成すると共に、前記第２層（４ｂ）を形成するために用いる第１導電型不純物の原子として、前記第１層（４ａ）を形成するために用いる第１導電型不純物の原子に対して、原子半径が小さい原子を用いることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記ソース領域（４）を形成する工程において、前記第１層（４ａ）を形成する工程および前記第２層（４ｂ）を形成する工程では、前記第２層（４ｂ）の第１導電型不純物濃度を１×１０20ｃｍ-3以下とし、前記第１層（４ａ）の第１導電型不純物濃度を前記第２層（４ｂ）よりも濃くすることを特徴とする請求項７または８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ソース領域（４）を形成する工程において、前記第１層（４ａ）を形成する工程および前記第２層（４ｂ）を形成する工程では、前記第１層（４ａ）の第１導電型不純物濃度を固溶限以下とし、前記第２層（４ｂ）の第１導電型不純物濃度を前記ベース領域の第２導電型不純物濃度よりも濃くすることを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記ソース領域（４）を形成する工程では、前記ソース領域（４）の厚みが０．１μｍ以上とすることを特徴とする請求項７ないし１０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記ソース領域（４）を形成する工程において、前記第１層（４ａ）を形成する工程および前記第２層（４ｂ）を形成する工程では、前記第１層（４ａ）および前記第２層（４ｂ）を同じマスクを用いたイオン注入により形成することを特徴とする請求項７ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記第１層（４ａ）を形成する工程では、前記第１層（４ａ）を前記トレンチ（５）から離間して配置し、前記ソース領域（４）における前記ソース電極（１０）とのコンタクト部にのみ配置されるようにすることを特徴とする請求項７ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の縦型半導体素子を備える炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、その高い電界破壊強度により、パワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣは、電界破壊強度が強いため、ＳｉＣを用いたパワーデバイスでは大電流の制御ができる。そのため、例えばハイブリットカー用のモータの制御への活用が期待されている。
【０００３】
パワーデバイスで更なる大電流を流すには、チャネル密度を高くすることが有効である。そのため、シリコントランジスタにおいて、トレンチゲート型の縦型パワーＭＯＳＦＥＴが採用され実用化されている。この構造は当然ＳｉＣトランジスタにも適用できる構造である。
【０００４】
そして、ＳｉＣを用いる場合、チャネル移動度が面方位によって大きく変わることから、チャネル領域が設定されるトレンチの側面の面方位がチャネル移動度が高い面方位となるようにしている（例えば、特許文献１参照）。
【特許文献１】特開２００７−８０９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
トレンチゲート型の縦型パワーＭＯＳＦＥＴでは、チャネル領域を設定するためのｐ型ベース領域を設けると共に、ｐ型ベース領域の上層にソース電極とオーミック接続されるように高濃度とされたｎ+型ソース領域を設け、ｎ+型ソース領域およびｐ型ベース領域を貫通するようにトレンチゲート構造を構成するためのトレンチを形成する。そして、トレンチのコーナー部を丸めて電界集中緩和効果が得られるように、例えば、水素エッチングを行っている。
【０００６】
しかしながら、このトレンチのコーナー部の丸め処理を行う際にｎ+型ソース領域がサイドエッチングされる。このサイドエッチング量が大きいと、ｎ+型ソース領域だけでなくｐ型ベース領域までサイドエッチングによって丸まり、チャネル領域が設定されるトレンチ側面が所望の面方位にならない部分が発生する。このようなトレンチ側面は、チャネル移動度が高い所望の面方位ではないため、所望のチャネル移動度を得ることができなくなる。例えば、チャネル領域がすべて所望の面方位とされている場合と一部が所望の面方位とされていない場合それぞれについてチャネル移動度を調べたところ、図５のような結果が得られ、チャネル移動度が大きく低下することが判った。
【０００７】
このため、チャネル移動度低下を抑制するためにトレンチ側面が所望の面方位となるようにしなければならず、水素エッチングやｎ+型ソース領域の形成条件のプロセスウィンドウが狭くなり、形成プロセス中に必然的に発生する面内バラツキに対応するのが困難になっている。
【０００８】
本発明は上記点に鑑みて、トレンチゲート型の縦型半導体素子を備えたＳｉＣ半導体装置において、トレンチ側面のうちチャネル領域が設定されるベース領域と対応する部分を所望の面方位にできる構造およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（７）への印加電圧を制御することでトレンチ（５）の側面に位置するベース領域（３）の表面部にチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１０）およびドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置において、ソース領域（４）を上層部となる第１層（４ａ）と該第１層（４ａ）の下層部となる第２層（４ｂ）を含む多層構造にて構成し、第１層（４ａ）がソース電極（１０）に対してオーミック接続され、第２層（４ｂ）が第１層（４ａ）よりも低濃度とされるようにすることを特徴としている。
【００１０】
このように、ソース領域（４）を多層構造にしている。このため、ソース電極（１０）とオーミック接触させられるようにソース領域（４）の上層部の濃度を高濃度にしつつ、トレンチ（５）のコーナー部の丸め処理時にベース領域（３）までオーバエッチングされることを抑制できる構造にできる。したがって、トレンチゲート型の縦型半導体素子を備えたＳｉＣ半導体装置において、トレンチ側面のうちチャネル領域が設定されるベース領域と対応する部分を所望の面方位にできる。
【００１１】
請求項２に記載の発明では、第２層（４ｂ）に注入されている第１導電型不純物は、第１層（４ａ）に注入されている第１導電型不純物を対して、原子半径が小さい原子とされていることを特徴としている。
【００１２】
このように、第１層（４ａ）に注入される原子よりも第２層（４ｂ）に注入される原子の方が原子半径の小さな原子とされ、例えば第１層（４ａ）にはリン、第２層（４ｂ）には窒素がイオン注入されるようにしている。このため、第２層（４ｂ）は第１層（４ａ）と比べて結晶欠陥が少なく、より丸め処理時にサイドエッチングがされ難い構造にすることができる。
【００１３】
このような第１層（４ａ）および第２層（４ｂ）の不純物濃度は適宜選択可能であるが、例えば請求項３に記載したように、第２層（４ｂ）の第１導電型不純物濃度を１×１０20ｃｍ-3以下、第１層（４ａ）の第１導電型不純物濃度を１×１０20ｃｍ-3より濃くすることができる。また、請求項４に記載したように、第１層（４ａ）の第１導電型不純物濃度を固溶限以下、第２層（４ｂ）の第１導電型不純物濃度をベース領域の第２導電型不純物濃度よりも濃くされるようにすることができる。
【００１４】
請求項５に記載の発明では、ソース領域（４）の厚みが０．１μｍ以上とされるようにすることを特徴としている。
【００１５】
このように、ソース領域（４）の厚みを０．１μｍ以上にしている。このため、第２層（４ｂ）が若干丸め処理によってサイドエッチングされたとしても、サイドエッチングがベース領域（３）に達しないようにできる。したがって、丸まった部分は、ソース領域（４）内、具体的にはほぼ第１層（４ａ）内で終端するようにできる。
【００１６】
請求項６に記載の発明では、第１層（４ａ）をトレンチ（５）から離間して配置し、ソース領域（４）におけるソース電極（１０）とのコンタクト部にのみ配置されるようにすることを特徴としている。
【００１７】
このように、第１層（４ａ）をソース電極（１０）とのコンタクトを図る領域にのみ配置しても構わない。このような構造とした場合、第１層（４ａ）がトレンチ（５）のコーナー部に配置されていないことから、トレンチ（５）のコーナー部の丸め処理を行うときに、よりコーナー部のオーバエッチング量を少なくできる。したがって、よりベース領域（３）がサイドエッチングされる可能性を少なくすることができ、さらにトレンチ（５）のコーナー部の丸め処理によってチャネル移動度の低下を抑制することが可能となる。
【００１８】
請求項７ないし１３に記載の発明は、上記請求項１ないし６に記載のＳｉＣ半導体装置の製造方法に関するものであり、上記請求項１ないし６に記載のＳｉＣ半導体装置は、例えば請求項７ないし１３に記載の製造方法を用いて製造可能である。
【００１９】
具体的には、請求項７に記載したように、炭化珪素からなる第１または第２導電型の基板（１）上に炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、ドリフト層（２）の表面から所望位置に第２導電型不純物をイオン注入することにより、もしくは、ドリフト層（２）の表面に第２導電型層を成長させることにより炭化珪素からなる第２導電型のベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、第１導電型の炭化珪素からなるソース領域（４）を形成する工程と、ドリフト層（２）の表面から垂直方向にエッチングすることにより、ソース領域（４）およびベース領域（３）を貫通してドリフト層（２）に達するトレンチ（５）を形成する工程と、トレンチ（５）のコーナー部を丸め処理する工程と、丸め処理後のトレンチ（５）の表面上にゲート絶縁膜（６）を形成する工程と、トレンチ（５）内において、ゲート絶縁膜（６）の上にゲート電極（７）を形成する工程と、ソース領域（４）に電気的に接続されるソース電極（１０）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、ソース領域（４）を形成する工程では、該ソース領域（４）のうち上層部となる第１層（４ａ）を形成する工程、および、第１層（４ａ）に対する下層部となる第２層（４ｂ）を第１層（４ａ）よりも第１導電型不純物濃度が低濃度となるように形成する工程とを行うことにより、請求項１に示した反転型のトレンチゲート型の縦型半導体素子を備えたＳｉＣ半導体装置を製造できる。
【００２０】
この場合、請求項１２に記載したように、ソース領域（４）を形成する工程において、第１層（４ａ）を形成する工程および第２層（４ｂ）を形成する工程では、第１層（４ａ）および第２層（４ｂ）を同じマスクを用いたイオン注入により形成することができる。
【００２１】
このようにすれば、マスクの共用を行うことができ、製造工程の簡略化を図ることができる。
【００２２】
また、請求項１３に記載したように、第１層（４ａ）を形成する工程では、第１層（４ａ）をトレンチ（５）から離間して配置し、ソース領域（４）におけるソース電極（１０）とのコンタクト部にのみ配置されるようにすることもできる。
【００２３】
このような構造とした場合、第１層（４ａ）がトレンチ（５）のコーナー部に配置されていないことから、トレンチ（５）のコーナー部の丸め処理を行うときに、よりコーナー部のオーバエッチング量を少なくできる。したがって、よりベース領域（３）がサイドエッチングされる可能性を少なくすることができ、さらにトレンチ（５）のコーナー部の丸め処理によってチャネル移動度の低下を抑制することが可能となる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２６】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。なお、図１では、ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００２７】
図１に示すように、例えば表面が（０００−１）ｃ面で構成された窒素（ｎ型不純物）濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１が半導体基板として用いられている。このｎ+型基板１の表面に、窒素濃度がｎ+型基板１より低くされたＳｉＣからなるｎ-型ドリフト層２が、例えば窒素濃度が８．０×１０15／ｃｍ3、厚さ１５μｍ程度で形成されている。そして、ｎ-型ドリフト層２の表層部にはｐ+型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ型ソース領域４が形成されている。
【００２８】
ｐ型ベース領域３は、ボロンもしくはアルミニウム（ｐ型不純物）濃度が例えば１．０×１０19／ｃｍ3、厚さ０．７μｍ程度で構成されている。ｎ型ソース領域４は、上層と下層とに分かれた二層構造とされ、上層側となる第１層４ａと下層側となる第２層４ｂとを有した構成とされている。これら第１層４ａと第２層４ｂはｎ型不純物濃度が異なる値で構成されている。第１層４ａのｎ型不純物濃度は第２層４ｂよりも高濃度、例えば１×１０20／ｃｍ3〜１×１０22／ｃｍ3（固溶限以下）の濃度とされている。また、第２層４ｂのｎ型不純物濃度はｐ型ベース領域３よりも高濃度とされ、例えば１×１０20／ｃｍ3以下の濃度とされている。
【００２９】
また、第１層４ａと第２層４ｂに注入されているｎ型不純物を構成する原子は、同じであっても構わないが、本実施形態では異なるものとされている。具体的には、第１層４ａに注入される原子よりも第２層４ｂに注入される原子の方が原子半径の小さな原子とされ、例えば第１層４ａにはリン、第２層４ｂには窒素がイオン注入されている。このように構成されるｎ型ソース領域４は、厚さ、つまり第１層４ａの表面から第２層４ｂの底部までの厚みが０．１μｍ以上とされている。
【００３０】
また、ｐ型ベース領域３およびｎ型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が２．０μｍ、深さが２．０μｍのトレンチ５が形成されている。このトレンチ５の側面と接するように上記したｐ型ベース領域３およびｎ型ソース領域４が配置されている。トレンチ５の入口側の端部（以下、開口端という）はトレンチ５を形成する際に生じるサイドエッチングによりオーバエッチングされており、丸まった形状となっている。この丸まった部分は、ｎ型ソース領域４内、具体的にはほぼ第１層４ａ内で終端している。このため、ｐ型ベース領域３においてはトレンチ５の側面がｎ+型基板１に対して垂直な構造となっている。具体的には、トレンチ５は、底面がｎ+型基板１の表面と同じ（０００−１）ｃ面とされ、側面が［１１−２０］方向に延設された面、例えばａ（１１２０）面とされている。
【００３１】
また、トレンチ５の内壁面はゲート酸化膜６にて覆われており、ゲート酸化膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極７により、トレンチ５内が埋め尽くされている。ゲート酸化膜６は、トレンチ５の表面を熱酸化することで形成されたものであり、トレンチ５の底部での酸化レートがトレンチ５の側面での酸化レートよりも５倍程度速いことから、ゲート酸化膜６の厚みはトレンチ５の側面上で４０ｎｍ程度、トレンチ５の底部上で２００ｎｍ程度となっている。
【００３２】
さらに、隣接するトレンチ５の間に配置されるｐ型ベース領域３の中央部、つまりｎ型ソース領域４を挟んでトレンチ５の反対側に配置されるように、ｐ+型コンタクト領域８が形成されている。このｐ+型コンタクト領域８は、ボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０20／ｃｍ3とされている。
【００３３】
また、ｎ型ソース領域４およびｐ+型コンタクト領域８の表面やゲート電極７の表面には、ソース電極１０およびゲート配線１１が形成されている。ソース電極１０およびゲート配線１１は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ型ソース領域４やゲート電極７がｎドープの場合にはゲート電極７）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト領域８やゲート電極７がｐドープの場合にはゲート電極７）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１０およびゲート配線１１は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１０はｎ型ソース領域４およびｐ+型コンタクト領域８と電気的に接触させられ、ゲート配線１１はゲート電極７と電気的に接触させられている。
【００３４】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３５】
このように構成されたＭＯＳＦＥＴは、ゲート電極７に対してゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ５の側面に配置されたゲート酸化膜６と接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１３との間に電流を流す。
【００３６】
このとき、上述したように、トレンチ５の側面のうちチャネル領域が設定されるｐ型ベース領域３と対応する部分では、ｎ+型基板１の表面に対して垂直とされ、所望の面方位とされているため、所望のチャネル移動度を得ることが可能となる。
【００３７】
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図２〜図３は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。この図を参照して説明する。
【００３８】
〔図２（ａ）に示す工程〕
まず、表面が（０００−１）ｃ面で構成された窒素濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。そして、このｎ+型基板１の表面に窒素濃度が例えば８．０×１０15／ｃｍ3で厚さ１５μｍ程度のｎ-型ドリフト層２をエピタキシャル成長させる。
【００３９】
〔図２（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク（図示せず）を形成したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０19／ｃｍ3、厚さ０．７μｍ程度ｐ型ベース領域３を形成する。その後、マスクを除去する。なお、ここではｐ型ベース領域３をイオン注入によって形成する場合について説明したが、ｎ-型ドリフト層２の表面にエピタキシャル成長によってｐ型ベース領域３を形成することもできる。
【００４０】
〔図２（ｃ）に示す工程〕
ｎ-型ドリフト層２およびｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｎ型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物をイオン注入したのち、注入されたイオンを活性化することで第１層４ａおよび第２層４ｂを形成する。このように、マスクの共有を行うことにより、製造工程の簡略化を図ることができる。
【００４１】
このとき、ｎ型不純物として原子半径が異なるもの、例えばリンと窒素を用い、イオン注入時のエネルギーを適宜変えることにより、第１層４ａの形成予定領域にリンを導入すると共に、第２層４ｂの形成予定領域に窒素を導入する。なお、これらの順序に関してはいずれを先に行っても構わない。その後、注入されたイオンを活性化することで、例えばｎ型不純物濃度が３×１０20／ｃｍ3〜１×１０22／ｃｍ3となる第１層４ａが形成され、ｎ型不純物濃度が１×１０20／ｃｍ3以下となる第２層４ｂが形成される。その後、マスクを除去する。
【００４２】
また、ｎ-型ドリフト層２やｐ型ベース領域３およびｎ型ソース領域４の上に、図示しないマスクを成膜したのち、ｐ+型コンタクト領域８の形成予定領域においてマスクを開口させる。そして、ｐ型不純物をイオン注入したのち、それを活性化することで、ｐ型不純物濃度が１．０×１０17／ｃｍ3〜１．０×１０20／ｃｍ3となるｐ+型コンタクト領域８が形成される。この後、エッチングマスクを除去する。
【００４３】
なお、ｎ型ソース領域４を形成した後でｐ+型コンタクト領域８を形成するようにしているが、これらの形成順序に関してはいずれが先であっても構わない。また、これらを形成するためのイオンの活性化工程を別々に行っているが、同時に行うこともできる。
【００４４】
〔図３（ａ）に示す工程〕  ｎ-型ドリフト層２やｐ型ベース領域３およびｎ型ソース領域４の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行うことで、トレンチ５を形成する。この後、エッチングマスクを除去したのち、トレンチ５のコーナー部を丸めるための丸め処理を行う。丸め処理は、例えば水素エッチングなどにより行われ、必要に応じて犠牲酸化等を行っても良い。
【００４５】
この丸め処理時のサイドエッチングにより、トレンチ５のコーナー部においてｎ型ソース領域４も丸められる。しかしながら、ｎ型ソース領域４をｎ型不純物濃度が異なる第１層４ａと第２層４ｂの２層構造としている。このため、高濃度とされた第１層４ａはオーバエッチングされ易くても低濃度とされた第２層４ｂはオーバエッチングされ難くなる。特に、上述したように、第１層４ａに注入される原子よりも第２層４ｂに注入される原子の方が原子半径の小さな原子とされ、例えば第１層４ａにはリン、第２層４ｂには窒素がイオン注入されるようにしている。このため、第２層４ｂは第１層４ａと比べてイオン注入時の結晶欠陥が少なく、より丸め処理時にサイドエッチングがされ難くなる。
【００４６】
さらに、ｎ型ソース領域４の厚みを０．１μｍ以上にしている。このため、第２層４ｂが若干丸め処理によってサイドエッチングされたとしても、サイドエッチングがｐ型ベース領域３に達しないようにできる。したがって、丸まった部分は、ｎ型ソース領域４内、具体的にはほぼ第１層４ａ内で終端する。
【００４７】
これにより、ｐ型ベース領域３においてはトレンチ５の側面がｎ+型基板１に対して垂直な構造となる。具体的には、トレンチ５の側面のうちｐ型ベース領域３が配置されている部分に関しては、［１１−２０］方向に延設された面、例えばａ（１１２０）面となる。
【００４８】
〔図３（ｂ）に示す工程〕  ゲート酸化膜形成工程を行い、ゲート酸化膜６を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜６を形成している。このようなゲート酸化によれば、トレンチ５の底面がｎ+型基板１の表面と同じ（０００−１）ｃ面、側面が［１１−２０］方向に延設された面、例えばａ（１１２０）面とされているため、トレンチ５の底部での酸化レートがトレンチ５の側面での酸化レートよりも５倍程度速くなる。このため、例えばゲート酸化膜６の厚みはトレンチ５の側面上で４０ｎｍ程度、トレンチ５の底部上で２００ｎｍ程度となる。
【００４９】
続いて、ゲート酸化膜６の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜６をパターニングする。これにより、トレンチ５内にゲート酸化膜６およびゲート電極７を残すことができる。
【００５０】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ型ソース領域４やｐ+型コンタクト領域８に繋がるコンタクトホールを形成すると共に、ゲート電極７に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０やゲート配線１１を形成する。そして、ｎ+型基板１の裏面側にドレイン電極１３を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００５１】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、ｎ型ソース領域４を多層構造にしている。このため、ソース電極１０とオーミック接触させられるようにｎ型ソース領域４の上層部の濃度を高濃度にしつつ、トレンチ５のコーナー部の丸め処理時にｐ型ベース領域３までオーバエッチングされることを抑制できる構造にできる。したがって、トレンチゲート型の縦型半導体素子を備えたＳｉＣ半導体装置において、トレンチ側面のうちチャネル領域が設定されるベース領域と対応する部分を所望の面方位にできる。これにより、トレンチ５のコーナー部の丸め処理によってチャネル移動度の低下を抑制することが可能となる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態で示したトレンチゲート構造のＭＯＳＦＥＴに対して、ｎ型ソース領域４の構造を変えたものである。本実施形態のＭＯＳＦＥＴの基本構造は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５３】
図４は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｎ型ソース領域４のうち第１層４ａをトレンチ５のコーナー部には配置せず、トレンチ５の側面から離間してソース電極１０とのコンタクトを図る領域にのみ配置している。このように、第１層４ａをソース電極１０とのコンタクトを図る領域にのみ配置しても構わない。このような構造とした場合、第１層４ａがトレンチ５のコーナー部に配置されていないことから、トレンチ５のコーナー部の丸め処理を行うときに、よりコーナー部のオーバエッチング量を少なくできる。したがって、よりｐ型ベース領域３がサイドエッチングされる可能性を少なくすることができ、さらにトレンチ５のコーナー部の丸め処理によってチャネル移動度の低下を抑制することが可能となる。
【００５４】
なお、本実施形態のような構造とする場合、第１層４ａと第２層４ｂのレイアウトが変わることになるが、これらを形成するためのイオン注入に用いるマスクを別々に形成すれば良い。
【００５５】
（他の実施形態）
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、第１〜第４実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては第１、第２実施形態と同様である。
【００５６】
さらに、上記各実施形態では、（０００−１）ｃ面を用いて［１１−２０］方向を側面とするトレンチ５を形成するようにした場合について説明したが、これは単なる一例を示したに過ぎず、他の面方位、例えば（０００１）Ｓｉ面を用いて［１−１００］方向にトレンチ５を形成する場合にも、本実施形態を適用できる。また、トレンチ５内に形成するゲート絶縁膜としてゲート酸化膜６を例に挙げたが、ＯＮＯ膜のような他の絶縁膜を用いても良い。
【００５７】
また、上記各実施に対して、ｐ+型ディープ層を備えることもできる。例えば、ｐ+型コンタクト領域８の下方において、ｐ型ベース領域３よりも深くなるようにｐ+型ディープ層を形成することができる。また、ｐ+型ディープ層をトレンチ５の長手方向に対して垂直もしくは交差するような配置にすることもできる。
【００５８】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続くＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図５】チャネル領域がすべて所望の面方位とされている場合と一部が所望の面方位とされていない場合それぞれのチャネル移動度を調べた結果を示すグラフである。
【符号の説明】
【００６０】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
４ａ  第１層
４ｂ  第２層
５    トレンチ
６    ゲート酸化膜
７    ゲート電極
８    ｐ+型コンタクト領域
１０  ソース電極
１１  ゲート配線
１２  層間絶縁膜
１３  ドレイン電極
【図１】
2010021175.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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