(57)【要約】【課題】  製造プロセスに必要なマスクパターンのバリエーションを極力減らし、全工程数を低減させる。【解決手段】  絶縁性基板３１０上にＩＴＯ層を形成し、第１のマスクを用いたパターニングを行い、ソース電極層３２０およびドレイン電極層３３０を形成する。その上に、ＩｎＧａＺｎＯ４からなる酸化物半導体層を形成し、その上面に絶縁層を形成し、更にその上面に第２の導電層を形成し、これら３層積層体に対して、第２のマスクを用いたパターニングを行い、半導体チャネル層３４０、ゲート絶縁層３５０、ゲート電極層３６０を形成する。半導体チャネル層３４０はＩｎＧａＺｎＯ４からなるため、ソース電極層３２０およびドレイン電極層３３０との間に高濃度不純物拡散層を介挿しなくても、良好なオーミック接触が得られる。【選択図】図３
2010129556.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも上面が絶縁性を有する基板と
前記基板の上面に形成されたソース電極層およびドレイン電極層と、
前記ソース電極層の一部分および前記ドレイン電極層の一部分を含む前記基板上の閉領域に形成され、前記ソース電極層の一部分および前記ドレイン電極層の一部分に接触する半導体チャネル層と、
前記半導体チャネル層の上面に形成されたゲート絶縁層と、
前記ゲート絶縁層の上面に形成されたゲート電極層と、
を備え、
前記半導体チャネル層が、インジウム・ガリウム・亜鉛の複合酸化物半導体によって構成されており、
前記半導体チャネル層、前記ゲート絶縁層、前記ゲート電極層の前記基板上面への投影輪郭パターンが同一であることを特徴とするトランジスタ素子。
【請求項２】
請求項１に記載のトランジスタ素子において、
ソース電極層およびドレイン電極層が、ＩＴＯもしくはＩＺＯによって構成されていることを特徴とするトランジスタ素子。
【請求項３】
請求項１に記載のトランジスタ素子において、
ソース電極層およびドレイン電極層の少なくとも半導体チャネル層の下方に位置する部分が、金属からなる下層部とＩＴＯもしくはＩＺＯからなる上層部との積層構造体によって構成されていることを特徴とするトランジスタ素子。
【請求項４】
半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御するトランジスタ素子を製造する方法であって、
少なくとも上面が絶縁性を有する基板上に第１の導電層を形成する段階と、
前記第１の導電層に対して、第１のマスクを用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する段階と、
前記ソース電極層および前記ドレイン電極層を含めた前記基板上に、インジウム・ガリウム・亜鉛の複合酸化物半導体層を形成し、その上面に絶縁層を形成し、更にその上面に第２の導電層を形成する段階と、
前記酸化物半導体層、前記絶縁層、前記第２の導電層からなる３層積層体に対して、第２のマスクを用いたパターニングを行い、前記ソース電極層の一部分および前記ドレイン電極層の一部分に跨る半導体チャネル層と、その上面に位置するゲート絶縁層と、更にその上面に位置するゲート電極層と、を形成する段階と、
を有することを特徴とするトランジスタ素子の製造方法。
【請求項５】
請求項４に記載のトランジスタ素子の製造方法において、
第１の導電層を、ＩＴＯもしくはＩＺＯによって構成することを特徴とするトランジスタ素子の製造方法。
【請求項６】
請求項４に記載のトランジスタ素子の製造方法において、
第１の導電層を、金属からなる下層部とＩＴＯもしくはＩＺＯからなる上層部との積層構造体によって構成することを特徴とするトランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子およびその製造方法に関し、特に、薄膜トランジスタ素子の製造技術に関する。
【背景技術】
【０００２】
薄膜トランジスタは、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタの一種であり、液晶ディスプレイの駆動素子などに広く利用されている。また、今後は、電子ペーパーやＲＦＩＤタグなどへの利用も期待されている。
【０００３】
薄膜トランジスタの構造には、様々なタイプのものが知られており、たとえば、下記の特許文献１および特許文献２には、基板上にゲート電極を形成する、いわゆる「逆スタガード（inverted staggered）型」の薄膜トランジスタの製造方法が開示されている。また、薄膜トランジスタを構成する半導体チャネル層（半導体活性層）としては、古くから、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されてきていたが、最近では、有機半導体や酸化物半導体を利用した例も提案されている。たとえば、下記の特許文献３には、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されている。
【特許文献１】特開平９−９０４２６号公報
【特許文献２】特開２００６−２６９４７５号公報
【特許文献３】特開２００４−１０３９５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
薄膜トランジスタは、ソース電極層、ドレイン電極層、半導体チャネル層、ゲート絶縁層、ゲート電極層などの層を、基板上に積層させることにより構成される。このため、薄膜トランジスタの製造には、各層の成膜およびパターニングのプロセスが必須である。通常、パターニングプロセスには、パターニング対象層へのレジスト膜の形成工程、マスクを用いたレジスト膜に対する露光工程、レジスト膜の現像工程、現像により露出したパターニング対象層へのエッチング工程、残存レジスト膜の除去工程、といった様々な工程が必要になり、マスクパターンのバリエーションが増えれば増えるほど、必要な工程数も増え、製造コストも高騰する。
【０００５】
そこで、本発明は、製造プロセスに必要なマスクパターンのバリエーションを極力減らすことにより全工程数を低減させることが可能なトランジスタ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
(1)   本発明の第１の態様は、
少なくとも上面が絶縁性を有する基板と
この基板の上面に形成されたソース電極層およびドレイン電極層と、
ソース電極層の一部分およびドレイン電極層の一部分を含む基板上の閉領域に形成され、ソース電極層の一部分およびドレイン電極層の一部分に接触する半導体チャネル層と、
半導体チャネル層の上面に形成されたゲート絶縁層と、
ゲート絶縁層の上面に形成されたゲート電極層と、
を備えるトランジスタ素子において、
半導体チャネル層を、インジウム・ガリウム・亜鉛の複合酸化物半導体によって構成し、
半導体チャネル層、ゲート絶縁層、ゲート電極層の基板上面への投影輪郭パターンが同一になるようにしたものである。
【０００７】
(2)   本発明の第２の態様は、上述の第１の態様に係るトランジスタ素子において、
ソース電極層およびドレイン電極層を、ＩＴＯもしくはＩＺＯによって構成したものである。
【０００８】
(3)   本発明の第３の態様は、上述の第１の態様に係るトランジスタ素子において、
ソース電極層およびドレイン電極層の少なくとも半導体チャネル層の下方に位置する部分を、金属からなる下層部とＩＴＯもしくはＩＺＯからなる上層部との積層構造体によって構成したものである。
【０００９】
(4)   本発明の第４の態様は、半導体チャネル層を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御するトランジスタ素子を製造するトランジスタ素子の製造方法において、
少なくとも上面が絶縁性を有する基板上に第１の導電層を形成する段階と、
第１の導電層に対して、第１のマスクを用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層およびドレイン電極層を形成する段階と、
ソース電極層およびドレイン電極層を含めた基板上に、インジウム・ガリウム・亜鉛の複合酸化物半導体層を形成し、その上面に絶縁層を形成し、更にその上面に第２の導電層を形成する段階と、
酸化物半導体層、絶縁層、第２の導電層からなる３層積層体に対して、第２のマスクを用いたパターニングを行い、ソース電極層の一部分およびドレイン電極層の一部分に跨る半導体チャネル層と、その上面に位置するゲート絶縁層と、更にその上面に位置するゲート電極層と、を形成する段階と、
を行うようにしたものである。
【００１０】
(5)   本発明の第５の態様は、上述の第４の態様に係るトランジスタ素子の製造方法において、
第１の導電層を、ＩＴＯもしくはＩＺＯによって構成するようにしたものである。
【００１１】
(6)   本発明の第６の態様は、上述の第４の態様に係るトランジスタ素子の製造方法において、
第１の導電層を、金属からなる下層部とＩＴＯもしくはＩＺＯからなる上層部との積層構造体によって構成するようにしたものである。
【発明の効果】
【００１２】
本発明に係るトランジスタ素子では、半導体チャネル層を、インジウム・ガリウム・亜鉛の複合酸化物半導体によって構成したため、ソース電極およびドレイン電極と半導体チャネル層との間に、高濃度の不純物拡散層を設ける必要がなくなる。しかも、半導体チャネル層、ゲート絶縁層、ゲート電極層の平面パターン（基板上面へ投影した輪郭パターン）を共通化したため、ソース電極およびドレイン電極を形成するための第１のマスクパターンと、半導体チャネル層、ゲート絶縁層、ゲート電極層を形成するための第２のマスクパターンとを用いた製造プロセスが可能になる。したがって、本発明に係るトランジスタ素子を製造する場合、必要なマスクパターンのバリエーションを２通りに抑制することができ、全工程数を低減させることが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を図示する実施形態に基づいて説明する。
【００１４】
＜＜＜  §１．一般的な薄膜トランジスタの構造  ＞＞＞
既に述べたとおり、薄膜トランジスタは、半導体チャネル層（半導体活性層）を介してソース・ドレイン間を流れる電流を、ゲート電極への印加電圧により制御する電界効果型トランジスタである。
【００１５】
図１は、現在、最も普及している「逆スタガード（inverted staggered）型」の薄膜トランジスタの基本構造を示す側断面図である。図示の例の場合、ガラスや合成樹脂などの絶縁性材料からなる基板１１０上に、ゲート電極層１２０が形成され、その上にゲート絶縁層１３０が形成されている。この絶縁層１３０の上には、活性層として機能する半導体チャネル層１４０が形成され、更に、ソース電極層１５０およびドレイン電極層１６０が形成される。なお、半導体チャネル層１４０とソース電極層１５０およびドレイン電極層１６０との界面には、高濃度不純物拡散層１４１，１４２が設けられているが、これは、ソース・ドレイン電極と半導体活性層との間に良好なオーミック接触を確保するためである。
【００１６】
このような構造を有する薄膜トランジスタ素子では、ソース電極層１５０とドレイン電極層１６０との間に電圧を加えると、半導体チャネル層１４０を通して電流を流すことができ、その電流量をゲート電極層１２０に印加する電圧で制御することができる。
【００１７】
図示の例は、ソース・ドレイン電極層１５０，１６０と半導体チャネル層１４０とのオーミック接触部（高濃度不純物拡散層１４１，１４２の形成部）を、半導体チャネル層１４０の上面に形成した「トップコンタクト型」と呼ばれる構造であるが、このオーミック接触部を半導体チャネル層１４０の下面に形成した「ボトムコンタクト型」と呼ばれる構造も知られている。ただ、高濃度不純物拡散層１４１，１４２を、半導体チャネル層１４０の下面に形成する工程が必要になるため、製造プロセスは、より複雑にならざるを得ない。
【００１８】
各電極層１２０，１５０，１６０は、良好な導電率を有する導体材料であれば、どのような材料で構成してもかまわない。通常は、アルミニウム，モリブデン，タングステン，チタンなどの金属を各電極層として利用することが多いが、ＩＴＯなどの酸化物導電材料を電極層として用いる場合もある。一方、ゲート絶縁層１３０は、絶縁材料であれば、どのような材料で構成してもかまわないが、酸化シリコンや窒化シリコンなどのシリコン化合物が用いられることが多い。
【００１９】
また、半導体チャネル層１４０としては、通常、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されており、高濃度不純物拡散層１４１，１４２としては、これらシリコン系半導体にｎ型不純物を注入したｎ＋拡散層などが利用されている。金属やＩＴＯなどからなるソース電極層１５０やドレイン電極層１６０と、シリコン系半導体からなる半導体チャネル層１４０との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層１４１，１４２が不可欠である。
【００２０】
この図１に示す構造をもった薄膜トランジスタを製造するには、少なくとも４通りのマスクパターンを用いたパターニングプロセスが必要になる。すなわち、ゲート電極１２０を形成するための第１のパターニング、ゲート絶縁層１３０を形成するための第２のパターニング、半導体チャネル層１４０を形成するための第３のパターニング、ソース電極層１５０およびドレイン電極層１６０を形成するための第４のパターニングが必要になる。
【００２１】
ここで、個々のパターニングプロセスで得るべき平面パターンは互いに異なるため、それぞれ別個独立したマスクを利用して、それぞれ独立したパターニングプロセスを実行する必要がある。すなわち、パターニング対象層へのレジスト膜の形成工程、マスクを用いたレジスト膜に対する露光工程、レジスト膜の現像工程、現像により露出したパターニング対象層へのエッチング工程、残存レジスト膜の除去工程、といった様々な工程を４回繰り返して行う必要がある。
【００２２】
一方、図２は、「順スタガード（staggered）型」として知られている薄膜トランジスタの基本構造を示す側断面図であり、図１に示すトランジスタの主要構造部を天地逆にした形態をなす。すなわち、ガラスや合成樹脂などの絶縁性材料からなる基板２１０上に、ソース電極層２２０およびドレイン電極層２３０が形成され、その上に、活性層として機能する半導体チャネル層２４０が形成され、更にその上に、ゲート絶縁層２５０およびゲート電極層２６０が形成されている。半導体チャネル層２４０とソース電極層２２０およびドレイン電極層２３０との界面には、良好なオーミック接触を確保するため、高濃度不純物拡散層２４１，２４２が設けられている。
【００２３】
この図２に示す構造は、ソース・ドレイン電極層２２０，２３０と半導体チャネル層２４０とのオーミック接触部（高濃度不純物拡散層２４１，２４２の形成部）を、半導体チャネル層２４０の下面に形成した「ボトムコンタクト型」と呼ばれる構造であり、図示のとおり、極めて単純な層構成をとることができる。実際、半導体チャネル層２４０，ゲート絶縁層２５０，ゲート電極層２６０は、同一のマスクを用いたパターニングプロセスで形成可能である。
【００２４】
しかしながら、図２に示す構造をもった薄膜トランジスタは、商用の量産品としては、ほとんど利用されていない。その理由は、高濃度不純物拡散層２４１，２４２と半導体チャネル層２４０との間にオーミック接触を確保することが、製造プロセス上、困難になるためである。
【００２５】
図１に示すような「トップコンタクト型」の場合、高濃度不純物拡散層１４１，１４２は、半導体チャネル層１４０の上面に、ｎ型不純物を注入する工程によって形成することが可能である。ところが、図２に示すような「ボトムコンタクト型」の場合、半導体チャネル層２４０の下面にｎ型不純物を注入する工程は極めて困難であるため、実用上は、ソース電極層２２０およびドレイン電極層２３０の上面側に高濃度不純物拡散層２４１，２４２を形成（シリコンのｎ＋拡散層を形成）しておき、その後、半導体チャネル層２４０を形成する工程を行う、という手順をとらざるを得ない。
【００２６】
しかしながら、このような手順では、高濃度不純物拡散層２４１，２４２と半導体チャネル層２４０とを連続成膜することができないため、両者間に良好なオーミック接触を確保することができなくなる。すなわち、高濃度不純物拡散層２４１，２４２に対するパターニングを行うためには、基板２１０を、一旦、成膜チャンバから取り出す必要があり、その後、基板２１０を再び成膜チャンバへ入れて半導体チャネル層２４０を形成するための成膜プロセスを続行する必要がある。このように、高濃度不純物拡散層２４１，２４２と半導体チャネル層２４０とを別個独立した工程で成膜すると、両者の界面に良好なオーミック接触を確保することができなくなってしまう。
【００２７】
このような理由から、従来、図２に示す構造をもった薄膜トランジスタは、商用量産品には不適当であると考えられており、商用量産品としての薄膜トランジスタは、図１に示す「逆スタガード（inverted staggered）型」が主流となっていた。しかしながら、この図１に示す構造をもった薄膜トランジスタを製造するには、少なくとも４通りのマスクパターンを用いたパターニングプロセスが必要になり、工程数の増加を招くという問題があることは、既に述べたとおりである。
【００２８】
＜＜＜  §２．本発明に係る薄膜トランジスタの構造  ＞＞＞
図３は、本発明の基本的な実施形態に係る薄膜トランジスタの基本構造を示す側断面図である。この薄膜トランジスタは、図２に示す例と同様に、「順スタガード（staggered）型」の「ボトムコンタクト型」に分類されるトランジスタであり、物理的構造のみに着目すれば、図２に示す構造との相違は、高濃度不純物拡散層の有無のみである。
【００２９】
すなわち、図３に示す本発明の基本的な実施形態に係る薄膜トランジスタの場合、基板３１０の上面にソース電極層３２０およびドレイン電極層３３０が形成され、その上に、活性層として機能する半導体チャネル層３４０が形成されている。図示のとおり、半導体チャネル層３４０は、ソース電極層３２０の一部分およびドレイン電極層３３０の一部分を含む基板３１０上の閉領域に形成され、ソース電極層３２０の一部分およびドレイン電極層３３０の一部分に接触した状態になっている。ここで、半導体チャネル層３４０とソース電極層３２０およびドレイン電極層３３０とは直接接触しており、両者間に高濃度不純物拡散層は介挿されていない。半導体チャネル層３４０の上面には、ゲート絶縁層３５０が形成され、更にその上面には、ゲート電極層３６０が形成されている。
【００３０】
もちろん、機能面では、図３に示す薄膜トランジスタは、ソース電極層３２０とドレイン電極層３３０との間に電圧を加えると、半導体チャネル層３４０を通して電流を流すことができ、その電流量をゲート電極層３６０に印加する電圧で制御することができる、という電界効果型トランジスタの基本機能を有している。
【００３１】
図３に示すトランジスタの各部の材質は、半導体チャネル層３４０を除いて、図２に示すトランジスタの各部の材質と同じでかまわない。まず、基板３１０は、ガラスや合成樹脂など、絶縁性材料から構成すればよい。もっとも、基板３１０は、少なくとも上面が絶縁性を有していれば足りるので、絶縁性材料層と導電性材料層とを含む多層構造体によって構成してもかまわない。
【００３２】
一方、各電極層３２０，３３０，３６０は、アルミニウム，モリブデン，タングステン，チタンなどの金属によって構成してもよいし、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの酸化物導電材料によって構成してもよい。また、ゲート絶縁層１３０は、酸化シリコンや窒化シリコンなど、絶縁材料であれば、どのような材料で構成してもかまわない。
【００３３】
本発明に係るトランジスタ素子の重要な特徴のひとつは、半導体チャネル層３４０に用いる材質である。前述したとおり、一般的な薄膜トランジスタの場合、半導体チャネル層としては、アモルファスシリコンやポリシリコンなどのシリコン系の半導体が利用されている。これに対して、本発明では、半導体チャネル層３４０として、ＩｎＧａＺｎＯ４（Indium Gallium Zinc Oxide）という酸化物半導体を用いることになる。
【００３４】
前掲の特許文献３などには、ＺｎＯを含む酸化物半導体を半導体チャネル層として用いた電界効果型トランジスタが開示されており、半導体チャネル層に酸化物半導体を用いる技術自体は既に公知のものである。本発明の特徴となるＩｎＧａＺｎＯ４も酸化物半導体の一種であり、その半導体としての特性は、たとえば、「Kenji Nomura et a1. Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors. Nature 432, 488-491 (2004).」などの文献に報告されている。
【００３５】
本願発明者が行った実験によると、このＩｎＧａＺｎＯ４を半導体チャネル層として用いた場合、ソース電極層およびゲート電極層を半導体チャネル層に直接接触させた構造を採った場合でも、両者間に実用上十分なオーミック接触を確保することが可能であることが確認できた。本発明は、このようなＩｎＧａＺｎＯ４という材質のもつ特有の性質に着眼したところに端を発するものである。
【００３６】
前述したとおり、従来の一般的な半導体材料（主として、アモルファスシリコンやポリシリコンなどのシリコン系半導体材料）を半導体チャネル層として用いた場合、ソース・ドレイン電極層との間に良好なオーミック接触を確保する上では、実用上、ｎ＋拡散層などからなる高濃度不純物拡散層を介挿することが不可欠であった。
【００３７】
ところが、本願発明者が様々な試作品を用いて実験したところ、ＩｎＧａＺｎＯ４を半導体チャネル層に用いた薄膜トランジスタの場合、このような高濃度不純物拡散層の介挿を省いたとしても、ソース・ドレイン電極層と半導体チャネル層との間に良好なオーミック接触が得られることが確認できたのである。ソース・ドレイン電極層として、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料を用いた場合について実験を行ったが、いずれの場合も、ＩｎＧａＺｎＯ４を半導体チャネル層に用いれば、良好なオーミック接触が得られた。その原因についての理論的な考察は、現段階では十分になされていないが、本願発明者は、ＩｎＧａＺｎＯ４を半導体チャネル層に用いた場合、半導体中のキャリアは電子が支配的になり、正孔はキャリアとしてほとんど関与しないことが影響しているものと考えている。
【００３８】
なお、上記特性は、「ＩｎＧａＺｎＯ４」という組成だけでなく、これから酸素欠損が生じた化合物、すなわち、「ＩｎＧａＺｎＯ４−ｘ」という組成（ｘは欠損酸素数）でも発現する。別言すれば、インジウム・ガリウム・亜鉛の複合酸化物（以下、ＩＧＺＯと記す）であれば、上記特性が得られることになる。
【００３９】
このような特性を有するＩＧＺＯを半導体チャネル層３４０の材料として利用すれば、図３に示すような単純な構造（「順スタガード（staggered）型」の「ボトムコンタクト型」構造）をもつ薄膜トランジスタを実現することができる。すなわち、図３に示す構造では、図２に示す高濃度不純物拡散層２４１，２４２の形成を省略することができるので、実用的な製造プロセス上の問題も生じることはない。
【００４０】
本発明に係るトランジスタ素子のもうひとつの重要な特徴は、半導体チャネル層３４０、ゲート絶縁層３５０、ゲート電極層３６０の平面パターン（基板３１０の上面への投影輪郭パターン）が同一であるという点である。この特徴は、図４の上面図に明瞭に示されている。図４は、図３に示す薄膜トランジスタの上面図であり、図４における切断線３−３で切った素子の断面が、図３の側断面図に現れている。図４に示すとおり、ソース電極層３２０およびドレイン電極層３３０は、相互間に空隙部を介して配置されており、この空隙部の上方に、半導体チャネル層３４０，ゲート絶縁層３５０，ゲート電極層３６０の３層が形成されている。しかも、これら３層は、図に正方形状の輪郭で示されているとおり、平面パターンが同一の層になっている。これは、これら３層が、同一のマスクを用いたパターニングプロセスで形成可能であることを意味する。
【００４１】
結局、図３に示す本発明に係る薄膜トランジスタは、２通りのマスクパターンを用いたパターニングプロセスによって製造することが可能になる。すなわち、ソース電極層３２０およびドレイン電極層３３０を形成するための第１のパターニングを行った後、半導体チャネル層３４０，ゲート絶縁層３５０，ゲート電極層３６０の３層を形成するための第２のパターニングを行えば足りる（詳細な工程は、§３で述べる）。このように、本発明に係る薄膜トランジスタは、量産時の工程数を大幅に低減させることができ、製造コストを低減させるという効果を奏する。
【００４２】
このような本発明に特有の効果は、結局、「順スタガード（staggered）型」の「ボトムコンタクト型」構造をもつ薄膜トランジスタにおいて、半導体チャネル層をＩＧＺＯによって構成することにより高濃度不純物拡散層を省略した単純な構造を実現するとともに、半導体チャネル層３４０、ゲート絶縁層３５０、ゲート電極層３６０という３層の平面パターンを同一にし、２通りのマスクパターンを用いたパターニングプロセスによって製造可能な構造を採用することによって得られるものである。
【００４３】
なお、図３および図４では、説明の便宜上、基板３１０上に単一の薄膜トランジスタ素子を形成した例を示したが、実用上は、１枚の基板３１０上には、多数のトランジスタ素子が形成されることになる。特に、液晶ディスプレイを構成する個々の画素の駆動素子として利用する場合、基板３１０上には、画素配列に応じて、縦横にマトリックス状に多数の薄膜トランジスタ素子が配列されることになり、ソース電極層、ドレイン電極層、ゲート電極層は、必要に応じて、隣接画素間を接続する配線層によって列方向や行方向に並ぶ複数画素間に跨って配線されることになる。
【００４４】
＜＜＜  §３．本発明に係る薄膜トランジスタの製造方法  ＞＞＞
続いて、図３および図４に示す薄膜トランジスタの製造方法を図５の側断面図を参照しながら説明する。なお、ここでも説明の便宜上、基板上に単一の薄膜トランジスタ素子を形成するプロセスを例示するが、実用上は、上述したとおり、１枚の基板上には、多数のトランジスタ素子が同時に形成されることになる。
【００４５】
まず、図５(a) に示すように、少なくとも上面が絶縁性を有する基板３１０を用意し（一般的には、ガラスや合成樹脂などの絶縁性基板を用意すればよい）、その上に、第１の導電層３０５を形成する。この第１の導電層３０５は、ソース電極層３２０およびドレイン電極層３３０を形成するためのものであり、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料によって構成すればよい。
【００４６】
続いて、図６に示すようなパターンが形成された第１のマスクＭ１を用意し、第１の導電層３０５に対して、この第１のマスクＭ１を用いたパターニングを行い、相互間に空隙部を介して配置されたソース電極層３２０およびドレイン電極層３３０を形成する。図６に示す第１のマスクＭ１は、ハッチングを施して示す遮蔽部内に、ソース形成領域Ａ１およびドレイン形成領域Ａ２という２つの開口部が形成された物理的なマスクである。このようなマスクＭ１を用いたパターニングを行う場合、第１の導電層３０５上にネガ型の感光レジスト膜を形成して露光を行えばよい。
【００４７】
より具体的に説明すれば、図５(a) に示す第１の導電層３０５の上面に、ネガ型の感光レジスト膜（図示されていない）を形成し、その上方に図６に示す第１のマスクＭ１を配置し、更にその上方に配置した光源から光を照射して、レジスト膜におけるソース形成領域Ａ１およびドレイン形成領域Ａ２に対応する領域のみを露光して感光させる。続いて、レジスト膜を現像して非感光部を除去すれば、ソース形成領域Ａ１およびドレイン形成領域Ａ２に対応する領域のみレジスト膜を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図６に示す第１のマスクＭ１のパターンとは逆転した反転マスクを用いることになる）。
【００４８】
次に、残存レジスト膜を保護膜として利用して、第１の導電層３０５に対するエッチング処理を行えば、ソース電極層３２０およびドレイン電極層３３０を形成することができる。この後、残存レジスト膜を除去して洗浄する工程を行えば、図５(b) に示す構造を得ることができる。以上が、第１回目のパターニングプロセスである。
【００４９】
続いて、図５(c) に示すように、ソース電極層３２０およびドレイン電極層３３０を含めた基板３１０上に、ＩＧＺＯからなる酸化物半導体層を形成する。具体的には、真空チャンバ内に図５(b) に示す構造体を収容し、更に、ＩＧＺＯの組成に必要な材料をターゲットとして収容し、スパッタリングを行うことにより、ＩＧＺＯからなる酸化物半導体層３４５の形成を行うことができる。更に、その上面に、たとえば、酸化シリコンからなる絶縁層３５５を形成し、その上面に、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料からなる第２の導電層３６５を形成すれば、図５(c) に示す構造体を得ることができる。
【００５０】
そこで、今度は図７に示すようなパターンが形成された第２のマスクＭ２を用意し、酸化物半導体層３４５、絶縁層３５５、第２の導電層３６５からなる３層積層体に対して、この第２のマスクＭ２を用いたパターニングを行い、ソース電極層３２０の一部分およびドレイン電極層３３０の一部分に跨る半導体チャネル層３４０と、その上面に位置するゲート絶縁層３５０と、更にその上面に位置するゲート電極層３６０と、を形成すれば、図３に示す構造体を得ることができる。
【００５１】
図７に示す第２のマスクＭ２は、ハッチングを施して示す遮蔽部内に、ゲート形成領域Ａ３という開口部が形成された物理的なマスクである。このゲート形成領域Ａ３は、ゲート電極層３６０，ゲート絶縁層３５０，半導体チャネル層３４０の３層に共通の輪郭パターンとして利用されることになる。このようなマスクＭ２を用いたパターニングを行う場合、第２の導電層３６５上にネガ型の感光レジスト膜を形成して露光を行えばよい。
【００５２】
より具体的に説明すれば、図５(c) に示す第２の導電層３６５の上面に、ネガ型の感光レジスト膜（図示されていない）を形成し、その上方に図７に示す第２のマスクＭ２を配置し、更にその上方に配置した光源から光を照射して、レジスト膜におけるゲート形成領域Ａ３に対応する領域のみを露光して感光させる。続いて、レジスト膜を現像して非感光部を除去すれば、ゲート形成領域Ａ３に対応する領域のみレジスト膜を残すことができる。もちろん、ポジ型の感光レジストを用いて同様の工程を行うことも可能である（その場合には、図７に示す第２のマスクＭ２のパターンとは逆転した反転マスクを用いることになる）。
【００５３】
次に、残存レジスト膜を保護膜として利用して、まず、第２の導電層３６５に対するエッチング処理を行い、続いて、絶縁層３５５に対するエッチング処理を行い、最後に、酸化物半導体層３４５に対するエッチング処理を行えば、ゲート電極層３６０，ゲート絶縁層３５０，半導体チャネル層３４０の３層を形成することができる。この後、残存レジスト膜を除去して洗浄する工程を行えば、図３に示す構造を得ることができる。以上が、第２回目のパターニングプロセスである。
【００５４】
このような製造方法を採れば、２回のパターニングプロセスによって薄膜トランジスタの主要構造部を形成することができるので、量産時の工程数を大幅に低減させることができ、製造コストを低減させることができる。
【００５５】
＜＜＜  §４．ソース・ドレイン電極の材質  ＞＞＞
既に述べたとおり、図３に示す構造を有する本発明に係る薄膜トランジスタにおいて、ソース電極３２０およびドレイン電極３３０は、理論的には、導電性材料であれば、どのような材質で構成してもかまわない。したがって、アルミニウム，モリブデン，タングステン，チタンなどの金属材料をソース電極３２０およびドレイン電極３３０として用いることも可能である。
【００５６】
ただ、§３で述べた製造プロセスによれば、ソース電極３２０およびドレイン電極３３０は、第１回目のパターニングプロセスで形成され、ＩＧＺＯからなる酸化物半導体層は、その後の第２回目のパターニングプロセスで形成されることになる。別言すれば、ソース電極３２０およびドレイン電極３３０の形成時に、基板３１０は、一旦、真空チャンバから取り出されることになる。このとき、ソース電極３２０およびドレイン電極３３０の表面が空気にさらされるので、これらが金属材料から構成されていると、表面に金属の酸化膜が形成されることになる。
【００５７】
この状態で、基板３１０を再び真空チャンバに収容し、図５(c) に示すように、３層の成膜を行うと、ソース電極３２０およびドレイン電極３３０と酸化物半導体層３４５（ＩＧＺＯ）との界面に金属酸化膜が挟まれてしまうことになり、良好なオーミック接触を阻害する要因になる。したがって、実際には、酸化物半導体層３４５を成膜する直前に、チャンバ内で逆スパッタリングなどの工程を行い、ソース電極３２０およびドレイン電極３３０の表面に形成された金属酸化膜を除去する工程を追加する必要がある。
【００５８】
このような追加工程を省略するには、ソース電極３２０およびドレイン電極３３０を、ＩＴＯ、ＩＺＯなどの酸化物導電材料から構成しておくのが好ましい。すなわち、図５(a) において、第１の導電層３０５として、ＩＴＯ、ＩＺＯなどの酸化物導電材料を用いるようにすればよい。そうすれば、図５(b) に示す状態で、基板３１０が空気中にさらされたとしても、ソース電極３２０およびドレイン電極３３０は、もともと酸化物であるため、表面酸化による材料の変質という問題は生じない。したがって、再び真空チャンバ内で酸化物半導体層３４５を成膜する際、ソース電極３２０およびドレイン電極３３０の表面層を除去する工程は不要である。
【００５９】
このように、表面酸化による材料の変質という問題を避ける上では、ソース電極層３２０およびドレイン電極層３３０は、金属ではなく、ＩＴＯやＩＺＯなどの酸化物導電材料によって構成しておくのが好ましいが、ＩＴＯやＩＺＯを用いた場合、別な問題が生じる可能性がある。それは、酸化物半導体層３４５に対するエッチング工程において、ＩＴＯやＩＺＯからなる層もエッチングの影響を受けやすい、という問題である。
【００６０】
本発明の場合、酸化物半導体層３４５の組成は、ＩＧＺＯであるが、ＩＴＯやＩＺＯの組成もこれに近いため、たとえば、ＩＧＺＯに対して高いエッチングレートを示すエッチング液は、ＩＴＯやＩＺＯに対しても、ある程度のエッチングレートを示すことが多い。このため、半導体チャネル層３４０を形成するために、酸化物半導体層３４５に対するエッチング工程を行うと、ソース電極層３２０およびドレイン電極層３３０の露出部分（図３において、半導体チャネル層３４０によって覆われていない左右の部分）に対しても腐食が進む可能性があり、最悪の場合、ソースやドレインが断線することになる。
【００６１】
このような弊害に対処するには、ソース電極層３２０およびドレイン電極層３３０を、金属からなる下層部とＩＴＯもしくはＩＺＯからなる上層部との積層構造体によって構成すればよい。図８は、このような点に着眼した変形例に係る薄膜トランジスタの製造プロセスを示す側断面図である。図５に示した基本的実施形態との相違は、第１の導電層３０５を、金属からなる下層部３０５Ａと、ＩＴＯもしくはＩＺＯなどの酸化物導電材料からなる上層部３０５Ｂと、の積層構造体に置き換えた点である。
【００６２】
図６に示すようなパターンが形成された第１のマスクＭ１を用意し、これら積層構造体に対して、第１回目のパターニングを行えば、図８(b) に示す構造を得ることができる。実際には、ＩＴＯもしくはＩＺＯに対するエッチング工程により上層部３０５Ｂのパターニングを行った後、金属に対するエッチング工程により下層部３０５Ａのパターニングを行えばよい。
【００６３】
続いて、図８(c) に示すように、ＩＧＺＯからなる酸化物半導体層３４５を形成し、その上面に、たとえば、酸化シリコンからなる絶縁層３５５を形成し、その上面に、たとえば、アルミニウム，モリブデン，タングステン，チタンなどの金属材料や、ＩＴＯ、ＩＺＯなどの酸化物導電材料からなる第２の導電層３６５を形成する。そして、図７に示すようなパターンが形成された第２のマスクＭ２を用意し、酸化物半導体層３４５、絶縁層３５５、第２の導電層３６５からなる３層積層体に対して、この第２のマスクＭ２を用いたパターニングを行う。まず、第２の導電層３６５に対するエッチング処理を行い、続いて、絶縁層３５５に対するエッチング処理を行い、最後に、酸化物半導体層３４５に対するエッチング処理を行えば、ゲート電極層３６０，ゲート絶縁層３５０，半導体チャネル層３４０の３層を形成することができる。
【００６４】
図９は、このような工程により、最終的に得られた薄膜トランジスタの側断面図である。ソース電極層およびドレイン電極層の少なくとも半導体チャネル層の下方に位置する部分が、金属からなる下層部（３２０Ａ，３３０Ａ）とＩＴＯもしくはＩＺＯからなる上層部（３２１Ｂ，３３１Ｂ）との積層構造体によって構成されている。
【００６５】
半導体チャネル層３４０を形成するためのエッチング工程では、ＩＧＺＯに対して高いエッチングレートを示すエッチング液を用いているため、ＩＴＯやＩＺＯからなるソース電極上層部３２０Ｂおよびドレイン電極上層部３３０Ｂも腐食を受けている。その結果、図９に示すとおり、ソース電極上層部３２０Ｂはその一部分３２１Ｂのみが残り、ドレイン電極上層部３３０Ｂはその一部分３３１Ｂのみが残っているだけである。しかしながら、金属からなるソース電極下層部３２０Ａおよびドレイン電極下層部３３０Ａには腐食は及ばないため、これらの層がソース電極およびドレイン電極としての機能を十分に果たすことになり、薄膜トランジスタとしての機能に何ら支障は生じない。また、一般に、ＩＴＯやＩＺＯに比べて金属は導電率が高いため、金属からなるソース電極下層部３２０Ａおよびドレイン電極下層部３３０Ａは、ソース電極およびドレイン電極として理想的な機能を果たす。
【図面の簡単な説明】
【００６６】
【図１】「逆スタガード（inverted staggered）型」の薄膜トランジスタの基本構造を示す側断面図である。
【図２】「順スタガード（staggered）型」の薄膜トランジスタの基本構造を示す側断面図である。
【図３】本発明の基本的な実施形態に係る薄膜トランジスタの基本構造を示す側断面図である。
【図４】図３に示す薄膜トランジスタの上面図である。
【図５】図３に示す薄膜トランジスタの製造プロセスを示す側断面図である。
【図６】図５に示す製造プロセスに用いる第１のマスクＭ１の平面図である。
【図７】図５に示す製造プロセスに用いる第２のマスクＭ２の平面図である。
【図８】本発明の変形例に係る薄膜トランジスタの製造プロセスを示す側断面図である。
【図９】本発明の変形例に係る薄膜トランジスタの基本構造を示す側断面図である。
【符号の説明】
【００６７】
１００：逆スタガード型の薄膜トランジスタ
１１０：基板
１２０：ゲート電極層
１３０：ゲート絶縁層
１４０：半導体チャネル層（シリコン系半導体）
１４１，１４２：高濃度不純物拡散層
１５０：ソース電極層
１６０：ドレイン電極層
２００：順スタガード型の薄膜トランジスタ
２１０：基板
２２０：ソース電極層
２３０：ドレイン絶縁層
２４０：半導体チャネル層（シリコン系半導体）
２４１，２４２：高濃度不純物拡散層
２５０：ゲート絶縁層
２６０：ゲート電極層
３００：本発明に係る薄膜トランジスタ
３０５：第１の導電層
３０５Ａ：下層部（金属層）
３０５Ｂ：上層部（ＩＴＯ層もしくはＩＺＯ層）
３１０：基板
３２０：ソース電極層
３２０Ａ：ソース電極下層部（金属層）
３２０Ｂ，３２１Ｂ：ソース電極上層部（ＩＴＯ層もしくはＩＺＯ層）
３３０：ドレイン電極層
３３０Ａ：ドレイン電極下層部（金属層）
３３０Ｂ，３３１Ｂ：ドレイン電極上層部（ＩＴＯ層もしくはＩＺＯ層）
３４０：半導体チャネル層（ＩＧＺＯからなる酸化物半導体）
３４５：酸化物半導体層（ＩＧＺＯからなる層）
３５０：ゲート絶縁層
３５５：絶縁層
３６０：ゲート電極層
３６５：第２の導電層
Ａ１：ソース形成領域
Ａ２：ドレイン形成領域
Ａ３：ゲート形成領域
Ｍ１：第１のマスク
Ｍ２：第２のマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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