(57)【要約】【課題】本発明は、分離酸化膜の寸法を拡大することなく、分離酸化膜上での膜の重なり部分の除去が容易にできる半導体装置の製造方法を提供することを目的とする。【解決手段】主面から突き出した分離酸化膜２を備える半導体基板１の主面上において、分離酸化膜２の一方側に第１の膜３、他方側に第２の膜４を形成する工程を備え、第１の膜３の端部と第２の膜４の端部は分離酸化膜２上で重なって形成される。そして、少なくともＣＭＰ処理を用いて、分離酸化膜２上の第１の膜３と第２の膜４との重なり部分を除去する。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）主面と、前記主面から突き出した分離酸化膜とを備える半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記主面上において、前記分離酸化膜の一方側に第１の膜、他方側に第２の膜を形成する工程とを備え、
前記工程（ｂ）において、前記第１の膜の端部と前記第２の膜の端部は前記分離酸化膜上で重なって形成され、
（ｃ）少なくともＣＭＰ処理を用いて、前記分離酸化膜上の前記第１の膜と前記第２の膜との重なり部分を除去する工程、
をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に分離酸化膜上での膜の重なり部分の除去に関するものである。
【背景技術】
【０００２】
近年、トランジスタの微細化限界により、ただ単にトランジスタを小さくしても性能が向上しなくなる（あるいは性能が低下する）現象および特性のばらつきによる歩留まりが低下する現象が顕著になっている。これを打破するために、トラジスタの構造を工夫することにより前記現象を改善する試みが行われている。
【０００３】
その試みの１つとして、ＰＭＩＳとＮＭＩＳで異なるゲート金属あるいは異なる高誘電ゲート絶縁膜（以下Ｈｉｇｈ−ｋ膜という）を用いるデュアルメタルゲートあるいはデュアルＨｉｇｈ−ｋ構造が提案されている。
【０００４】
しかし、デュアルメタルゲートあるいはデュアルＨｉｇｈ−ｋ構造において、ＰＭＩＳ／ＮＭＩＳ間のつなぎ目において発生する重なり部分のエッチングが困難であるため、構造の設計に制約があった。
【０００５】
図３〜図５は、従来の半導体装置の製造方法を示したものである。図において、１はＳｉ基板、２は分離酸化膜、３および４はＮＭＩＳおよびＰＭＩＳ用Ｈｉｇｈ−ｋ、６および７はＮＭＩＳおよびＰＭＩＳ用メタルである。図３の製造方法は、ＮＭＩＳおよびＰＭＩＳ用のＨｉｇｈ−ｋ３，４（もしくはメタル）が重なり部分が発生することを許容し、ゲートエッチングの際に十分なオーバーエッチングを行うことにより膜を除去していた。
【０００６】
また、図４の製造方法は、ＮＭＩＳおよびＰＭＩＳ用のＨｉｇｈ−ｋ３，４（もしくはメタル）が重ならないように、境界を離して設計していた。
【０００７】
さらに、図５の製造方法は、デュアルメタルゲートにおいて、例えば、ＮＭＩＳ側領域のＮＭＩＳ用メタル６を残した後、全面にＰＭＩＳ側のメタル７を堆積することによりＮＭＩＳ側はＮＭＩＳ用メタル６とＰＭＩＳ用メタル７を重ねた構造にしていた。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の図３の半導体装置の場合、重なり部分の段差部でゲートエッチング時に残渣が発生しやすいという問題があった。
【０００９】
また、上記の図４の半導体装置の場合、ＮＭＩＳ用Ｈｉｇｈ−ｋ３とＰＭＩＳ用Ｈｉｇｈ−ｋ４の境界を分離酸化膜２上に設ける必要があるため、分離酸化膜２の大きさを微細化できないという問題があった。
【００１０】
さらに、上記の図５の半導体装置の場合、ゲートのエッチングの際、ＮＭＩＳ用メタル６をエッチングする時にＰＭＩＳ側のＨｉｇｈ−ｋ３が露出してしまうため、Ｈｉｇｈ−ｋ消失に対するマージンが狭いという問題があった。また、デュアルＨｉｇｈ−ｋ構造には適用できなかった。
【００１１】
本発明は、これらの問題を解決するためになされたものであり、分離酸化膜の寸法を拡大することなく、分離酸化膜上での膜の重なり部分が容易に除去できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明の実施形態に係る半導体装置の製造方法は、主面から突き出した分離酸化膜を備える半導体基板の主面上において、分離酸化膜の一方側に第１の膜、他方側に第２の膜を形成する工程を備え、第１の膜の端部と第２の膜の端部は分離酸化膜上で重なって形成される。そして、少なくともＣＭＰ処理を用いて、分離酸化膜上の第１の膜と第２の膜との重なり部分を除去する。
【発明の効果】
【００１３】
本発明の実施形態によれば、第１の膜の端部と第２の膜の端部は分離酸化膜上で重なって形成され、少なくともＣＭＰ処理を用いて、分離酸化膜上の第１の膜と第２の膜との重なり部分を除去するようにしたので、分離酸化膜の寸法を拡大することなく、分離酸化膜上での膜の重なり部分が容易に除去できる。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
図１は本実施の形態１に係る半導体装置の製造方法を示したものである。本実施の形態に係る半導体装置の製造方法は、分離酸化膜上に重なり部分をもって形成される第１の膜と第２の膜としては、例えば、Ｈｉｇｈ−ｋあるいはメタルなどが用いられる。本実施の形態では、デュアルＨｉｇｈ−ｋ構造について、以下に説明する。
【００１５】
まず、半導体基板であるＳｉ基板１の主面上に突き出すように分離酸化膜２が形成される。なお、分離酸化膜２の基板１からの突き出し量はあらかじめ高めにしておく。
【００１６】
次に、第１の膜と第２の膜として、基板１上に、分離酸化膜２を境界として一方側にＮＭＩＳ用Ｈｉｇｈ−ｋ膜３を形成させ、他方側にＰＭＩＳ用Ｈｉｇｈ−ｋ膜４が形成される（図１（ａ））。なお、ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３の端部とＰＭＩＳ用Ｈｉｇｈ−ｋ膜４の端部は、分離酸化膜２上で重なって形成される。また、分離酸化膜２の高さは、ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜４を足し合わせた膜厚以上としている。
【００１７】
さらに、ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３の端部とＰＭＩＳ用Ｈｉｇｈ−ｋ膜４の端部が分離酸化膜２上で重なった部分をＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理で除去する（図１（ｂ））。もし、この工程においてＣＭＰ処理による残渣が残ったとしても洗浄することで取り除くことが可能である。その後、一般的な手法でゲートを形成する。
【００１８】
図１の本実施の形態においては、デュアルＨｉｇｈ−ｋ構造について述べたが、デュアルメタル構造においても同様の方法が適用できる。また、２層目のＨｉｇｈ−ｋ膜の除去時の保護のために、１層目のＨｉｇｈ−ｋ膜上に保護層をつける構造を用いることがあるが、同様に本発明を用いることが可能である。
【００１９】
このように、ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３とＰＭＩＳ用Ｈｉｇｈ−ｋ膜４（もしくはメタル）が重なり部分が発生することを許容しＣＭＰで除去することによって、分離酸化膜２の幅を微細化することが可能であり、さらに重なり部分の除去も容易となる。
【００２０】
（実施の形態２）
図２は、本実施の形態２に係る半導体装置の製造方法を示したものである。本実施の形態では、デュアルＨｉｇｈ−ｋ構造について説明する。Ｓｉ基板１の主面に突き出した分離酸化膜２のＳｉ基板１から突き出し量はあらかじめ高くしておく。
【００２１】
次に、第１の膜と第２の膜として、基板１上に、分離酸化膜２を境界として、一方側にＮＭＩＳ用Ｈｉｇｈ−ｋ膜３を形成させ、他方側にＰＭＩＳ用Ｈｉｇｈ−ｋ膜４が形成される。ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３の端部とＰＭＩＳ用Ｈｉｇｈ−ｋ膜４の端部は、分離酸化膜２上で重なって形成される（図２（ａ））。そして、当該ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜４を形成された半導体基板１の上部全体に覆い被さるように、分離酸化膜２および２層のＨｉｇｈ−ｋ膜３，４に対して選択的に除去可能なカバー膜５を堆積させる（図２（ｂ））。
【００２２】
次に、ＣＭＰあるいはＣＭＰ＋ドライエッチバックにより、ＮＭＩＳ用およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜３，４を露出させる（図２（ｃ））。そして、さらにドライエッチ、ウェットエッチあるいはＣＭＰなどにより、ＮＭＩＳ用およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜３，４の分離酸化膜２上での重なり部分を除去した後（図２（ｄ））、カバー膜５を除去する。その後、一般的な手法でゲートを形成する。
【００２３】
なお、図２（ｃ）の段階で、カバー膜５とＮＭＩＳ用およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜３，４を同時にＣＭＰで除去しても良い。また、図２（ｄ）で除去するＮＭＩＳ用およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜３，４は、上層（図２（ｄ）場合、ＰＭＩＳ用Ｈｉｇｈ−ｋ膜４）のものだけでも構わない。
【００２４】
図２の本実施の形態においても、デュアルＨｉｇｈ−ｋ構造について述べたが、デュアルメタル構造においても同様の方法が適用できる。
【００２５】
カバー膜５は、ＮＭＩＳ用およびＰＭＩＳ用Ｈｉｇｈ−ｋ膜３，４に対して選択的に除去できる膜である必要がある。そのため、カバー膜５としては、ＴｉＮ（窒化チタン），ｐｏｌｙ−Ｓｉ（ポリシリコン），ＳｉＧｅ（シリコンゲルマニウム）およびＷ（タングステン）などが考えられる。これに対して、デュアルメタル構造に適用する場合、カバー膜５としては、ＳｉＯ２（シリコン酸化膜），ＳｉＮ（シリコン窒化膜）およびＳｉＯＮ膜（シリコン酸窒化膜）などが考えられる。また、カバー膜５として電極材料を用いて、カバー膜５の除去を省略しても良い。
【００２６】
なお、実施の形態１では広い活性領域において、Ｈｉｇｈ−ｋ膜がＣＭＰ処理により研磨されたりダメージが入ったりする懸念があるが、本実施の形態２では保護膜（カバー膜５）によりＣＭＰ処理のダメージを回避することができる。
【００２７】
このように、ＮＭＩＳ用Ｈｉｇｈ−ｋ膜３とＰＭＩＳ用Ｈｉｇｈ−ｋ膜４（もしくはメタル）が重なり部分が発生することを許容し保護膜（カバー膜５）を用いて除去することによって、分離酸化膜２の幅を微細化することが可能であり、さらに重なり部分の除去も容易となる。
【産業上の利用可能性】
【００２８】
本発明は、デュアルメタル構造、あるいはデュアルＨｉｇｈ−ｋ構造を用いたＣＭＯＳ半導体素子などに利用できる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１に係る半導体装置の製造方法を示す図である。
【図２】実施の形態２に係る半導体装置の製造方法を示す図である。
【図３】従来の半導体装置の製造方法を示す図である。
【図４】従来の半導体装置の製造方法を示す図である。
【図５】従来の半導体装置の製造方法を示す図である。
【符号の説明】
【００３０】
１  Ｓｉ基板、２  分離酸化膜、３  ＮＭＩＳ用Ｈｉｇｈ−ｋ膜、４  ＰＭＩＳ用Ｈｉｇｈ−ｋ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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