(57)【要約】【課題】半導体チップの電極と回路基板の電極とを突起電極を介して接続した半導体チップの実装構造を有する電子部品において、接合信頼性を低下させることなく半導体チップの内部破壊を抑えて、小型化を実現することができる電子部品を提供する。【解決手段】半導体チップのパッド電極と回路基板の電極とを突起電極を介して電気的に接続した半導体チップの実装構造を有する電子部品であって、半導体チップは、シリコン上にパターニングされパッド電極と直接的に接続された内部配線パターンを備え、突起電極は、パッド電極上に形成される導電性のメッキと、メッキと回路基板の電極との間に配置され両者を電気的に接続するバンプとを備え、内部配線パターンは、厚み方向に延在し且つその幅を２等分する中心軸がメッキの中心軸に対して面方向にずれるように配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップのパッド電極と回路基板の電極とを突起電極を介して電気的に接続した半導体チップの実装構造を有する電子部品であって、
上記半導体チップは、シリコン上にパターニングされ上記パッド電極と直接的に接続された内部配線パターンを備え、
上記突起電極は、上記パッド電極上に形成される導電性のメッキと、上記メッキと上記回路基板の電極との間に配置され両者を電気的に接続するバンプと、を備え、
上記内部配線パターンは、厚み方向に延在し且つその幅を２等分する中心軸が上記メッキの中心軸に対して面方向にずれるように配置されている、電子部品。
【請求項２】
上記内部配線パターンは、上記中心軸が上記パッド電極の中心軸に対して上記面方向にずれるように配置されている、請求項１に記載の電子部品。
【請求項３】
上記内部配線パターンは、上記中心軸が上記メッキの中心軸に対して上記内部配線パターンの幅の２０分の１以上２分の１以下ずれるように配置されている、請求項１又は２に記載の電子部品。
【請求項４】
上記回路基板の実装面を当該実装面の中心を基点として複数に分割したエリア毎に上記半導体チップが１つ以上実装され、
上記内部配線パターンの中心軸が上記メッキの中心軸に対してずれる方向が、上記各エリアに配置される半導体チップ毎に異なる、請求項１〜３のいずれか１つに記載の電子部品。
【請求項５】
上記各半導体チップの上記内部配線パターンの中心軸は、当該内部配線パターンに対応する上記メッキの中心軸に対して上記実装面の中心から離れる方向にずれている、請求項４に記載の電子部品。
【請求項６】
上記各半導体チップの上記内部配線パターンの中心軸は、当該内部配線パターンに対応する上記メッキの中心軸に対して、上記実装面の中心に近づく方向にずれている、請求項４に記載の電子部品。
【請求項７】
上記内部配線パターンの中心軸と当該内部配線パターンに対応する上記メッキの中心軸とのずれ量は、上記半導体チップが上記実装面の中心から離れて配置されるに従い大きくなっている、請求項５又は６に記載の電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのパッド電極と回路基板の電極とを突起電極を介して電気的に接続した半導体チップの実装構造を有する電子部品に関する。
【背景技術】
【０００２】
従来、半導体チップのパッド電極と回路基板の電極とを突起電極を介して電気的に接続する技術として、ベアチップ実装が知られている。このベアチップ実装は、半導体チップをパッケージに収容することなくチップの状態のまま回路基板に実装するため、従来の半導体パッケージング技術と比較して実装面積を大幅に縮小可能な技術として広く利用されている。
【０００３】
半導体チップのパッド電極と回路基板の電極とを接続する技術としては、フェイスアップ実装やフェイスダウン実装などが知られている。フェイスアップ実装は、回路基板の回路形成面と半導体チップの回路形成面の反対側の面を対向させ、ワイヤボンディングによって金属細線を引き出すことによって、半導体チップのパッド電極と回路基板の電極とを接続する技術である。フェイスダウン実装は、回路基板の回路形成面に半導体チップの回路形成面を対向させ、半田バンプなどの突起電極を介して両者を重ね合わせることによって、半導体チップのパッド電極と回路基板の電極とを接続する技術である。フェイスダウン実装は、フェイスアップ実装に比べて、半導体チップ及び実装構造全体のさらなる小型化が可能であることから、幅広く利用されている。
【０００４】
図１０は、従来の半導体チップの実装構造を有する電子部品の模式断面図である。
図１０において、半導体チップ１０１は、突起電極１０２を介して回路基板１０３と接合されている。半導体チップ１０１は、シリコン１１１と、シリコン１１１上にパターニングされた内部配線パターン１１２と、内部配線パターン１１２上に形成されたパッド電極１１３と、シリコン１１１とパッド電極１１３のエッジ部とを被覆するように形成されたパッシベーション膜１１４とを備えている。
【０００５】
突起電極１０２は、パッド電極１１３のパッシベーション膜１１４に被覆されていない部分を被覆するように形成され、パッド電極１１３と電気的に接続されたメッキ１２１と、メッキ１２１上に形成された半田バンプ１２２とを備えている。
【０００６】
回路基板１０３は、基板１３１と、基板１３１上にパターニングされ、半田バンプ１２２と電気的に接続された電極１３２と、基板１３１と電極１３２のエッジ部とを被覆するように形成されたソルダーレジスト膜１３３とを備えている。半田バンプ１２２は、あらかじめメッキ１２１に取り付けた半田ボールを電極１３２に対向配置し、当該半田ボールを加熱溶融させて電極１３２上に濡れあがらせることで形成されている。
【０００７】
この種の実装構造としては、例えば、特許文献１（特開平２００４−２３５４２０号公報）に記載されたものがある。
【特許文献１】特開２００４−２３５４２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、回路基板上に半導体チップが接合された電子部品においては、小型化及び低コスト化のため、半導体チップ１０１の内部配線パターン１１２の微細化が求められている。しかしながら、内部配線パターン１１２を微細化すると、半導体チップ１０１の実装工程において応力集中が生じやすくなるため、半導体チップ１０１、特にシリコン１１１の内部破壊が生じるという課題がある。
【０００９】
すなわち、半導体チップ１０１の熱膨張係数は、半導体チップ１０１と回路基板１０３の間に充填するアンダーフィル（図示せず）や回路基板１０３の各熱膨張係数と比べて極端に小さい。このため、半導体チップ１０１の実装時に行う加熱や冷却処理により生じる各部材の熱膨張又は収縮によって、半導体チップ１０１の各部分に大きな負荷がかかる。この負荷により、半導体チップ１０１の各部分が破壊する可能性がある。また、上記負荷は、メッキ１２１と半田バンプ１２２との接合界面、特にメッキ１２１のエッジ部１２１ａの近傍に集中する。このエッジ部１２１ａの近傍に集中する大きな負荷は、パッド電極１１３及び内部配線パターン１１２を通じてシリコン１１１に伝播される。このとき、上記従来の実装構造のようにメッキ１２１のエッジ部１２１ａとパッド電極１１３及び内部配線パターン１１２の各エッジ部とが接近して配置されている場合は、より大きな負荷集中が生じる。従って、シリコン１１１が破壊する可能性がかなり高くなる。
【００１０】
このような課題を改善する方法として、例えば、メッキ１２１のサイズを内部配線パターン１１２及びパッド電極１１３のサイズよりも大きくして、負荷が集中するメッキ１２１のエッジ部１２１ａの近傍から内部配線パターン１１２及びパッド電極１１３のエッジ部を遠ざける方法が考えられる。しかしながら、この方法では、半田バンプ１２２のサイズが必然的に大きくなってしまうため、内部配線パターン１１２及びパッド電極１１３を狭ピッチに配置することができない。このため、電子部品の小型化及び低コスト化という本来の目的を実現することができない。
【００１１】
また、上記課題を改善する方法として、上記方法とは逆に、メッキ１２１のサイズをパッド電極１１３のサイズよりも小さくして、負荷が集中するメッキ１２１のエッジ部１２１ａから内部配線パターン１１２及びパッド電極１１３のエッジ部を遠ざける方法が考えられる。しかしながら、この方法では、メッキ１２１のサイズが小さくなることにより、メッキ１２１と半田バンプ１２２の接合時の組立性や信頼性が著しく低下するおそれがある。
【００１２】
従って、本発明の目的は、上記課題を解決することにあって、半導体チップの電極と回路基板の電極とを突起電極を介して接続した半導体チップの実装構造を有する電子部品において、接合信頼性を低下させることなく半導体チップの内部破壊を抑えて、小型化を実現することができる電子部品を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は以下のように構成する。
本発明の第１態様によれば、半導体チップのパッド電極と回路基板の電極とを突起電極を介して電気的に接続した半導体チップの実装構造を有する電子部品であって、
上記半導体チップは、シリコン上にパターニングされ上記パッド電極と直接的に接続された内部配線パターンを備え、
上記突起電極は、上記パッド電極上に形成される導電性のメッキと、上記メッキと上記回路基板の電極との間に配置され両者を電気的に接続するバンプと、を備え、
上記内部配線パターンは、厚み方向に延在し且つその幅を２等分する中心軸が上記メッキの中心軸に対して面方向にずれるように配置されている、電子部品を提供する。
【００１４】
本発明の第２態様によれば、上記内部配線パターンは、上記中心軸が上記パッド電極の中心軸に対して上記面方向にずれるように配置されている、第１態様に記載の電子部品を提供する。
【００１５】
本発明の第３態様によれば、上記内部配線パターンは、上記中心軸が上記メッキの中心軸に対して上記内部配線パターンの幅の２０分の１以上２分の１以下ずれるように配置されている、第１又は２態様に記載の電子部品を提供する。
【００１６】
本発明の第４態様によれば、上記回路基板の実装面を当該実装面の中心を基点として複数に分割したエリア毎に上記半導体チップが１つ以上実装され、
上記内部配線パターンの中心軸が上記メッキの中心軸に対してずれる方向が、上記各エリアに配置される半導体チップ毎に異なる、第１〜３態様のいずれか１つに記載の電子部品を提供する。
【００１７】
本発明の第５態様によれば、上記各半導体チップの上記内部配線パターンの中心軸は、当該内部配線パターンに対応する上記メッキの中心軸に対して上記実装面の中心から離れる方向にずれている、第４態様に記載の電子部品を提供する。
【００１８】
本発明の第６態様によれば、上記各半導体チップの上記内部配線パターンの中心軸は、当該内部配線パターンに対応する上記メッキの中心軸に対して、上記実装面の中心に近づく方向にずれている、第４態様に記載の電子部品を提供する。
【００１９】
本発明の第７態様によれば、上記内部配線パターンの中心軸と当該内部配線パターンに対応する上記メッキの中心軸とのずれ量は、上記半導体チップが上記実装面の中心から離れて配置されるに従い大きくなっている、第５又は６態様に記載の電子部品を提供する。
【発明の効果】
【００２０】
本発明にかかる電子部品によれば、上記内部配線パターンの中心軸が上記メッキの中心軸に対して面方向にずれるように配置されることで、内部配線パターンやメッキなどのサイズを変えることなく、負荷が集中するメッキのエッジ部の近傍から、シリコンに接触する内部配線パターンのエッジ部を遠ざけることができる。これにより、接合信頼性を低下させることなく半導体チップの内部破壊を抑えて、電子部品の小型化を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の最良の実施の形態について、図面を参照しながら説明する。
【００２２】
《第１実施形態》
図１は、本発明の第１実施形態にかかる半導体チップの実装構造を有する電子部品の模式断面図である。本第１実施形態にかかる電子部品は、例えば、カメラ、チューナー、液晶モジュールなどのモバイル機器搭載用半導体パッケージや、ＡＶ機器に用いることができる。図１において、半導体チップ１は、突起電極２によって回路基板３と接合されている。
【００２３】
半導体チップ１は、基板となるシリコン１１を備えている。シリコン１１の一面上には、銅などの金属で形成された内部配線パターン１２を含む内部配線層がパターニングされている。なお、図１では、内部配線層の内部配線パターン１２のみを示して簡略化しているが、内部配線層は、一般的に複数の内部配線パターンを積層して構成されるものであり、内部配線パターン１２はその最下層に位置するものである。なお、各内部配線パターン間には、絶縁性を確保するために絶縁層が形成されている。
【００２４】
内部配線パターン１２上には、アルミなどで形成された矩形のパッド電極１３が配置されている。パッド電極１３は、内部配線パターン１２の幅とほぼ同一の幅を有している。また、シリコン１１上には、シリコン１１のパッド電極１３が配置されていない部分とパッド電極１３のエッジ部とを被覆するようにパッシベーション膜１４が配置されている。パッシベーション膜１４は、弾性率が高い材料、例えばＳｉＮ（窒化珪素）などで形成されている。
【００２５】
また、パッド電極１３のパッシベーション膜１４に被覆されていない部分上には、矩形で導電性のメッキ２１が配置されている。メッキ２１は、ニッケルなどで形成され、パッド電極１３と電気的に接続されている。また、メッキ２１は、その中心軸Ｓ１が、パッド電極１３の中心軸Ｓ２のエッジ部の直上に位置するように、パッド電極１３の中心軸Ｓ２とはずらして配置されている。これにより、メッキ２１は、パッド電極１３のパッシベーション膜１４に被覆されていない部分とパッシベーション膜１４とに跨るように配置されている。
【００２６】
回路基板３は、基板３１と、基板３１上にパターニングされた電極３２と、基板３１と電極３２のエッジ部を被覆するように形成されたソルダーレジスト膜３３とを備えている。基板３１は、樹脂、セラミック、ガラスなどで構成されている。電極３２は、銅などの金属で形成されている。また、電極３２は、その中心軸がメッキ２１の中心軸Ｓ２と同軸となるように配置されている。ソルダーレジスト膜３２は、半田付け工程において半田が基板３１に付着しないようにするための耐熱性コーティング材である。
【００２７】
半田バンプ２は、半導体チップ１のメッキ２１と回路基板３の電極３２との間に配置され、両者を電気的に接続している。この半田バンプ２は、あらかじめメッキ２１に取り付けた半田ボールを電極３２に対向配置し、当該半田ボールを加熱溶融させて電極３２上に濡れあがらせることで形成されている。なお、半田ボールは、加熱溶融された際、ＳｉＮなどで形成されるパッシベーション膜１４とアルミなどで形成されるパッド電極１３とは結合しにくい性質を有するため、その濡れ広がりがメッキ２１上に限定され、メッキ２１の配置に合わせた結合状態となる。すなわち、図１に示すように、メッキ２１と半田バンプ２２と電極３２とは、それぞれ同軸に配置され、当該軸は、パッド電極１３及び内部配線パターン１２の中心軸Ｓ２とは、ずれて位置することになる。
【００２８】
次に、上記構造を有する電子部品において、シリコン１１の内部破壊が抑制されるメカニズムについて説明する。図２は、図１の電子部品の各部材の寸法関係を示す拡大断面図である。なお、図２では、基板３１及びパッシベーション膜３３の図示を省略している。
【００２９】
図２に示すように、メッキ２１は、内部配線パターン１２の外形サイズＤ１２を２等分する中心軸Ｓ２に対して、その中心軸Ｓ１が内部配線パターン１２の外形サイズＤ１２の半分の距離であるＤ１２／２だけ左方向にずれて位置するように配置されている。これにより、メッキ２１の右側エッジ部２１ａは、Ｄ１２／２からメッキ２１の外径サイズＤ２１の半分の距離であるＤ２１／２を差分した距離（Ｄ１２／２−Ｄ２１／２）だけ中心軸Ｓ２から離れたパッド電極１３上の位置に位置することになる。また、メッキ２１の左側エッジ部２１ｂは、Ｄ１２／２からメッキ２１の外径サイズＤ２１の半分の距離であるＤ２１／２を加算した距離（Ｄ１２／２＋Ｄ２１／２）だけ中心軸Ｓ１から離れたパッシベーション膜３３上の位置に位置することになる。
【００３０】
上述したように、半導体チップ１の実装時に行う加熱や冷却処理により生じる各部材の熱膨張又は収縮によって、半導体チップ１の各部分には大きな負荷がかかる。特に、半田バンプ２を形成する半田ボールは他の部材より収縮量が大きいため、上記負荷はメッキ２１の右側エッジ部２１ａと左側エッジ部２１ｂの２箇所に集中する。
【００３１】
メッキ２１の右側エッジ部２１ａに集中した負荷は、パッド電極１３及び内部配線パターン１２を通じてシリコン１１に伝播される。ここで、上記伝播される負荷によりシリコン１１がダメージを受けやすい箇所は、内部配線パターン１２の左右のエッジ部１２ａ，１２ｂである。本第１実施形態にかかる電子部品の構成において、メッキ２１の右側エッジ部２１ａと内部配線パターン１２の左側エッジ部１２ｂとは、Ｄ２１／２だけ離れている。これにより、内部配線パターン１２の左側エッジ部１２ｂには、メッキ２１の右側エッジ部２１ａに集中する負荷よりも軽減された負荷がかかることになり、シリコン１１の内部破壊が抑制されることになる。
【００３２】
一方、メッキ２１の左側エッジ部２１ｂに集中した負荷は、パッシベーション膜１４を通じてシリコン１１に伝播されることになる。本第１実施形態にかかる電子部品の構成において、パッシベーション膜１４は、ＳｉＮなどの非常に弾性率の高い材料で形成されている。さらに、メッキ２１の左側エッジ部２１ｂと内部配線パターン１２の左側エッジ部１２ｂとは、Ｄ２１／２だけ離れている。このため、内部配線パターン１２の左側エッジ部１２ｂには、メッキ２１のエッジ部２１ａに集中する負荷よりも軽減された負荷がかかることになり、シリコン１１の内部破壊が抑制されることになる。
【００３３】
なお、半導体チップ１の各部材の各種寸法は、特に限定されるものではないが、典型的には、内部配線パターン１２の外形サイズＤ１２及びパッド電極１３の外形サイズＤ１３は、約３０〜２００μｍであり、パッシベーション膜１４の開口寸法Ｄ１４は約１０〜１５０μｍであり、メッキ２１の外径サイズＤ２１は約２０〜１５０μｍであり、半田バンプ２の外形サイズは約３０〜２００μｍである。
【００３４】
また、内部配線パターン１２の外径サイズＤ１２は、パッド電極１３の外径サイズＤ１３の５０％以上１５０％以下であることが好ましい。１５０％より大きい場合、内部配線パターン自身が隣接する隣の内部配線パターンと接触して導通してしまう可能性があり、５０％より小さい場合、本第１実施形態のようにメッキ２１がパット電極１３に対しずれて形成されている場合に、メッキ２１のエッジ２１ａ近傍に内部配線パターン１２のエッジが存在することになり、応力集中の影響が伝播しやすくなるためである。
【００３５】
図３は、本第１実施形態にかかる電子部品と、従来例にかかる電子部品とにおいて、内部配線パターンのエッジ部の近傍に位置するシリコンにかかる応力を示すグラフである。ここで、従来例にかかる電子部品は、図９に示す半導体チップの実装構造を有する電子部品である。
【００３６】
図３に示すように、従来例にかかる電子部品において上記シリコンにかかる応力は約２１０ＭＰａであり、本第１実施形態にかかる電子部品において上記シリコンにかかる応力は約１２５ＭＰａであった。これにより、本第１実施形態にかかる電子部品では、従来例にかかる電子部品と比べて、上記シリコンにかかる応力が約４０％の低減されていることが分かる。
【００３７】
本発明の第１実施形態にかかる電子部品によれば、内部配線パターン１２の中心軸Ｓ２がメッキ２１の中心軸Ｓ１に対して面方向にずれるように配置されているので、内部配線パターン１２はメッキ２１などのサイズを変えることなく、負荷が集中するメッキ２１のエッジ部２１ａ，２１ｂの近傍から内部配線パターン１２のエッジ部１２ａ，１２ｂを遠ざけることができる。これにより、接合信頼性を低下させることなく半導体チップ１の内部破壊を抑えて、電子部品の小型化を実現することができる。
【００３８】
なお、本発明は上記実施形態に限定されるものではなく、その他種々の態様で実施できる。例えば、本第１実施形態では、内部配線パターン１２の中心軸Ｓ２に対するメッキ２１の中心軸Ｓ１のずれ量を、内部配線パターン１２の外形サイズＤ１２の半分の距離Ｄ１２／２としたが、本発明はこれに限定されない。例えば、メッキ２１の右側エッジ部２１ａに集中する負荷に起因するシリコン１１の内部破壊を抑制することを優先する場合は、上記ずれ量をメッキ２１のサイズＤ２１の半分の量Ｄ２１／２として、右側エッジ部２１ａが中心軸Ｓ２に位置するようにしてもよい。また、メッキ２１の右側エッジ部２１ａがパッド電極１３上（パッシベーション膜１４の開口内）に位置するように配置されていれば、所定のシリコン１１の内部破壊の抑制効果を得ることができる。
【００３９】
なお、上記ずれ量は、Ｄ１２／２０以上Ｄ１２／２以下であることが好ましい。上記ずれ量をＤ１２／２以上とした場合には、図４に示すように、シリコン１１上に内部配線パターン１２及びメッキ２１をマトリクス状に複数配置するときに、それらを狭ピッチに配置することが困難になる。ここで、図４では、シリコン１１と内部配線パターン１２とメッキ２１の位置関係のみを示している。なお、メッキ２１を、対応する内部配線パターン１２だけでなく、当該対応する内部配線パターン１２に隣接する内部配線パターン上にも跨って配置することは、電気的特性上実現不可能である。
【００４０】
また、パッド電極１３上にメッキ２１を形成する際、パッド電極１３の外形サイズＤ１３の約５％（すなわちＤ１２／２０）程度の位置決め精度のバラツキが生じる可能性がある。すなわち、本第１実施形態のように意図的に内部配線パターン１２の中心軸Ｓ１とメッキ２１の中心軸Ｓ２とをずらさなくても、両者がＤ１２／２０ずれることが有り得る。また、この場合、上記ずれ量が小さいので、シリコン１１の内部破壊の抑制効果を十分に得ることができない。
【００４１】
また、図４では、全てのメッキ２１を対応する内部配線パターン１２に対して一方向（左上方向）にずれるように配置したが、本発明はこれに限定されない。熱膨張又は収縮により各部材にかかる負荷は、一般的にシリコン１１の中心からエッジに向かうに従い大きくなる傾向にある。従って、各メッキ２１を対応する内部配線パターン１２に対して、シリコン１１の中心を基点として放射方向にずれるように配置してもよい。例えば、図５に示すように、シリコン１１の中心を基点として４つのエリアＥ１〜Ｅ４に分け、各エリアＥ１〜Ｅ４に配置された内部配線パターン１２及びメッキ２１群ごとに、ずらす方向を変えてもよい。より具体的には、左上エリアＥ１に配置された各メッキ２１を対応する内部配線パターン１２に対して左上方向にずらし、右上エリアＥ２に配置された各メッキ２１を対応する内部配線パターン１２に対して右上方向にずらし、右下エリアＥ３に配置された各メッキ２１を対応する内部配線パターン１２に対して右下方向にずらし、左下エリアＥ４に配置された各メッキ２１を対応する内部配線パターン１２に対して左下方向にずらしてもよい。これにより、シリコン１１上の位置により異なる上記負荷を効果的に軽減することができ、シリコン１１の内部破壊の抑制効果をさらに高めることができる。
【００４２】
また、図６に示すように、各メッキ２１を対応する内部配線パターン１２に対してずらす量を、シリコン１１の中心からエッジに向かうに従い大きくなるようにしてもよい。これにより、シリコン１１上の位置により異なる上記負荷をより効果的に軽減することができ、シリコン１１の内部破壊の抑制効果をさらに高めることができる。また、上記ズレ量に応じて各メッキ２１及び内部配線パターン１２の配置ピッチを変えることで、更なる小型化を実現することも可能である。
【００４３】
また、上記では、熱膨張又は収縮により各部材にかかる負荷は、シリコン１１の中心からエッジに向かうに従い大きくなると述べたが、パッド電極１３の厚みや内部配線パターン１２の配線構造によっては、シリコン１１の中心側の方がエッジ側より上記負荷に対する耐性が強くなる場合がある。この場合には、図７に示すように、各メッキ２１を対応する内部配線パターン１２に対してずらす量を、シリコン１１のエッジから中心に向かうに従い大きくなるようにしてもよい。
【００４４】
また、本第１実施形態では、パッド電極１３及びメッキ２１の平面形状を矩形としたが、本発明はこれに限定されず、いかなる形状であってもよい。例えば、八角形であっても円形であってもよい。パッド電極１３及びメッキ２１の平面形状が八角形や円形である方が、それらのエッジ部への負荷の集中を抑えることができるため有利である。
【００４５】
また、本第１実施形態では、パッド電極１３は、パッシベーション膜１４にもメッキ２１にも被覆されずに露出する部分を有しているが、本発明はこれに限定されない。例えば、パッド電極１３の酸化等を防ぐために、前記露出部分を、例えばパッシベーション膜１４を延長して被覆するようにしてもよい。
また、本第１実施形態では、メッキ２１と回路基板３の電極３２とを接合するのに半田バンプ２を用いたが、本発明はこれに限定されない。例えば、金と半田の２種類の部材を用いてもよい。
【００４６】
《第２実施形態》
図８は、本発明の第２実施形態にかかる半導体チップの実装構造を有する電子部品の模式断面図である。図９は、図８の電子部品の各部材の寸法関係を示す拡大断面図である。なお、図９では、基板３１、及びパッシベーション膜３３の図示を省略している。
【００４７】
本第２実施形態にかかる電子部品が、上記第１実施形態にかかる電子部品と異なる点は、半導体チップ１Ａのパッド電極１３Ａがメッキ２１の中心軸Ｓ１と同軸に配置されている点である。すなわち、内部配線パターン１２の中心軸Ｓ２は、パッド電極１３Ａ及びメッキ２１の中心軸Ｓ１に対して内部配線パターン１２の外径寸法Ｄ１２の半分の距離であるＤ１２／２だけ、ずれて配置されている。また、パッド電極１３Ａ及びメッキ２１の中心軸Ｓ１上に内部配線パターン１２の一方のエッジが位置している。
【００４８】
上記のように構成される本第２実施形態にかかる電子部品においては、内部配線パターン１２の左側エッジ１２ｂは、負荷が集中するメッキ２１の右側エッジ部２１ａ又は左側エッジ２１ａからＤ２１／２だけ離れて位置する。従って、内部配線パターン１２の左側エッジ部１２ｂには、メッキ２１のエッジ部２１ａ又は左側エッジ２１ｂに集中する負荷よりも軽減された負荷がかかることになり、シリコン１１の内部破壊が抑制されることになる。
【００４９】
また、内部配線パターン１２の右側エッジ１２ａは、負荷が集中するメッキ２１の右側エッジ部２１ａから（Ｄ１３−Ｄ１２＋Ｄ２１）／２だけ離れて位置し、メッキ２１の左側エッジ部２１ｂから（Ｄ１３＋Ｄ１２−Ｄ２１）／２だけ離れて位置する。従って、内部配線パターン１２の右側エッジ部１２ａには、メッキ２１の左右のエッジ部２１ａ，２１ｂに集中する負荷よりも軽減された負荷がかかることになり、シリコン１１の内部破壊が抑制されることになる。
【００５０】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００５１】
本発明にかかる電子部品は、半導体チップのパッド電極と回路基板の電極との接合信頼性を低下させることなく半導体チップの内部破壊を抑えて、小型化を実現することができるので、半導体チップの内部配線パターンの微細化が求められる電子部品に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態にかかる半導体チップの実装構造を有する電子部品の模式断面図である。
【図２】図１に示す電子部品において、各部材の寸法関係を示す部分拡大断面図である。
【図３】図１に示す電子部品と、従来例にかかる電子部品とにおいて、内部配線パターンのエッジ部の近傍に位置するシリコンにかかる応力を示すグラフである。
【図４】本発明の第１実施形態における、半導体チップの基板上に複数配置されたパッド電極とメッキとの位置関係を示す平面図である。
【図５】第１変形例における、半導体チップの基板上に複数配置された内部配線パターンとメッキとの位置関係を示す平面図である。
【図６】第２変形例における、半導体チップの基板上に複数配置された内部配線パターンとメッキとの位置関係を示す平面図である。
【図７】第３変形例における、半導体チップの基板上に複数配置された内部配線パターンとメッキとの位置関係を示す平面図である。
【図８】本発明の第２実施形態にかかる半導体チップの実装構造を有する電子部品の模式断面図である。
【図９】図８に示す電子部品において、各部材の寸法関係を示す部分拡大断面図である。
【図１０】従来例の半導体チップの実装構造を有する電子部品の模式断面図である。
【符号の説明】
【００５３】
１    半導体チップ
２    突起電極
３    回路基板
１１    基板
１２    内部配線パターン
１３    パッド電極
１４    パッシベーション膜
２１    メッキ
２２    半田バンプ
３１    基板
３２    電極
３３    ソルダーレジスト膜
【図１】
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【図２】
2010186912.tif 000004
【図３】
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【図４】
2010186912.tif 000006
【図５】
2010186912.tif 000007
【図６】
2010186912.tif 000008
【図７】
2010186912.tif 000009
【図８】
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【図９】
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【図１０】
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