(57)【要約】      （修正有）【課題】マスクパターンに依存した仕上がり配線寸法のバラツキを、１チップ面積当りのレジスト露出表面積が等しくなるようなダミーパターンを介在させることにより低減して、異なるパターン被覆率やセル占有率を有する半導体装置間の仕上がり配線寸法の精度の向上が図れるマスク、マスクの作成方法および半導体装置の製造方法を提供する。【解決手段】ダミーパターン３０はデバイス配線パターン２１の形成領域の最外周部４１と露光領域４０の最外周部４２との間に平行に形成されているとともに、デバイス配線パターン２１とダミーパターン３０とを合わせた露光領域内のパターンのレジスト露出表面積が所定の範囲内に収まるように、ダミーパターン３０の面積がデバイス配線パターン２１のセル占有率に応じた大きさに設定されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
露光領域内に形成されたデバイス配線パターンと、前記デバイス配線パターンの外側に形成されたダミーパターンと、を具備するマスクであって、
前記ダミーパターンは前記デバイス配線パターンの形成領域の最外周部と前記露光領域の最外周部との間に平行に形成されているとともに、前記デバイス配線パターンと前記ダミーパターンとを合わせた前記露光領域内のパターンのレジスト露出表面積が所定の範囲内に収まるように、前記ダミーパターンの面積が前記デバイス配線パターンのセル占有率に応じた大きさに設定されていることを特徴とするマスク。
【請求項２】
マスクの面内における露光領域内に形成されたデバイス配線パターンの外側にダミーパターンを形成するマスクの作成方法であって、
前記露光領域内における前記デバイス配線パターンと前記ダミーパターンとを合わせたパターンのレジスト露出表面積が所定の範囲内に収まるように、前記ダミーパターンの面積を前記デバイス配線パターンのセル占有率に応じた大きさに設定して、前記ダミーパターンを前記デバイス配線パターンの形成領域の最外周部と前記露光領域の最外周部との間に形成することを特徴とするマスクの作成方法。
【請求項３】
請求項１または請求項２に記載のマスクを用いてパターン転写を行うリソグラフィ工程あるいはドライエッチング工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程に用いられるマスク、マスクの作成方法および半導体装置の製造方法に関し、特に半導体デバイスにパターン転写されたデバイス配線パターンの寸法精度を向上するマスク、マスクの作成方法およびマスクを用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
通常、半導体デバイス（半導体装置）にデバイス配線パターンを形成するには、デバイス配線パターンが形成されているフォトマスクを用いて半導体デバイスにパターン転写を行う。このフォトマスクに形成されているデバイス配線パターンは、デザインルールが同世代の場合には、マスク被覆率やセル占有率が、製品としてのフォトマスク毎に異なっている。
【０００３】
ここで、このマスク被覆率とは、１チップ面積当りのうち、露光光が透過可能な領域（透過部）が占める面積の割合を表すものである。また、セル占有率とは、１チップ面積当りのうち、デバイス配線パターンが占める面積の割合を表すものである。このデバイス配線パターンは、セル部（デバイス部）と周辺回路部を含む。
【０００４】
さらに、１枚のフォトマスクの面内においても、例えばチップ内のデバイス配線パターンのデバイス部（セル部）と周辺回路部等との局所的な領域間におけるデバイス配線パターンのパターン被覆率の差は千差万別である。これにより、リソグラフィ工程での近接効果、リソグラフィ工程の現像、ドライエッチング工程でのローディング効果等により、製品毎の寸法バラツキやパターンの密部と疎部の配線寸法変換差のバラツキを生じてしまう。
【０００５】
そのため、１枚のフォトマスク面内における局所的な領域間でのデバイス配線パターンの寸法差を低減するために、対応策が考えられている。例えば、特許文献１に開示されているように、セル部と周辺回路部との間におけるデバイス配線パターンの寸法差を低減するために、露光領域内のデバイス配線パターンの周辺部に、ダミーパターンを形成する方法がある。このダミーパターンとは、フォトマスクに形成されているマスクパターンのうち、フォトマスク基板上における実際の半導体デバイスの作成には用いられないパターンを指す。従って、特許文献１に開示されているこのフォトマスクは、露光領域内に形成されたデバイス配線パターンと、このデバイス配線パターンの外側に形成されたダミーパターンと、を具備する。ダミーパターンは、配線パターンの形成領域の最外周部と露光領域の最外周部との間に形成されているとともに、デバイス配線パターンとダミーパターンとを合わせた露光領域内のパターン被覆率が所定の範囲内に収まるように、ダミーパターンの面積がデバイス配線パターンの被覆率に応じた大きさに設定されている。
【０００６】
その他にも、ダミーパターンを形成する技術は、Ｌｏｇｉｃのゲートパターン寸法のバラツキを低減するために用いられていることが報告されている（特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４―６９８２９号公報
【特許文献２】特開平１０―２００１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、半導体装置、特にメモリのセル部（デバイス部）は、同様な単純な繰り返しパターンが多いが、メモリの周辺回路部のセンスアンプ部Ｉ／０部のパターンは、製品毎に異なっている。また、１チップ面積当りのうちセル部の占める面積割合（セル占有率）も、製品毎に異なり、そのため、パターン被覆率も製品毎に変化している。
【０００９】
このため、従来の半導体デバイスでのデバイス配線パターンを形成する方法では、製品毎にセル部の仕上がり配線寸法にバラツキが生じてしまう。対策として、同じ露光領域内にダミーパターンを配置することでパターン被覆率を揃えることが提案されているが、パターン被覆率を揃えるだけでは、仕上がり配線寸法のバラツキは低減せず、所望の仕上がり配線寸法の精度が得られない。
【００１０】
本発明は、上記に鑑みてなされたものであり、その目的は、マスクパターンに依存した仕上がり配線寸法のバラツキを、１チップ面積当りのレジスト露出表面積が等しくなるようなダミーパターンを介在させることにより低減して、異なるパターン被覆率やセル占有率を有する半導体装置間の仕上がり配線寸法の精度の向上が図れるマスク、マスクの作成方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明のマスクは、露光領域内に形成されたデバイス配線パターンと、前記デバイス配線パターンの外側に形成されたダミーパターンと、を具備するマスクであって、
前記ダミーパターンは前記デバイス配線パターンの形成領域の最外周部と前記露光領域の最外周部との間に平行に形成されているとともに、前記デバイス配線パターンと前記ダミーパターンとを合わせた前記露光領域内のパターンのレジスト露出表面積が所定の範囲内に収まるように、前記ダミーパターンの面積が前記デバイス配線パターンのセル占有率に応じた大きさに設定されていることを特徴とする。
【００１２】
また、本発明のマスクの作成方法は、マスクの面内における露光領域内に形成されたデバイス配線パターンの外側にダミーパターンを形成するマスクの作成方法であって、
前記露光領域内における前記デバイス配線パターンと前記ダミーパターンとを合わせたパターンのレジスト露出表面積が所定の範囲内に収まるように、前記ダミーパターンの面積を前記デバイス配線パターンのセル占有率に応じた大きさに設定して、前記ダミーパターンを前記デバイス配線パターンの形成領域の最外周部と前記露光領域の最外周部との間に形成することを特徴とする。
【００１３】
さらに、本発明の半導体装置の製造方法は、前記マスクを用いてパターン転写を行うリソグラフィ工程あるいはドライエッチング工程を含むことを特徴とする。
【発明の効果】
【００１４】
本発明のマスクおよびマスクの作成方法によれば、１チップ面積当りのレジスト露出表面積が等しくなるようなダミーパターンを介在させることにより、異なるパターン被覆率やセル占有率を有する半導体装置間の寸法のバラツキが低減されており、デバイス配線パターンの寸法精度が向上できる。
【００１５】
また、本発明の半導体装置の製造方法によれば、１チップ面積当りのレジスト露出表面積が等しくなるようなダミーパターンを介在させることにより、異なるパターン被覆率やセル占有率を有する半導体装置間の寸法のバラツキが低減されており、デバイス配線パターンの寸法精度が向上でき、本発明に係るマスクを用いて微細なデバイス配線パターンを高い精度で転写でき、微細な半導体素子などを高い精度で形成して、半導体装置の品質および歩留まりを向上できる。
【図面の簡単な説明】
【００１６】
【図１】図１（ａ）〜図１（ｆ）は、本発明の実施形態のマスクとしてのフォトマスクと、このフォトマスクを用いてドライエッチングされた半導体装置の一例を示している図である。
【図２】本発明のフォトマスクの実施形態の形状例を示す平面図である。
【図３】図２に示すフォトマスクのデバイス配線パターンの形状例とダミーパターンの形状例を拡大して示している図である。
【図４】セル占有率に対するマスク被覆率の関係例を示し、タイプ（１）のフォトマスクとタイプ（２）のフォトマスクを示す図である。
【図５】タイプ（１）のフォトマスクとタイプ（２）のフォトマスクのパターンの模式図であり、図５（ａ）は、タイプ（１）のフォトマスクのセル部と周辺回路部のパターン例を示し、図５（ｂ）は、タイプ（２）のフォトマスクのセル部と周辺回路部のパターン例を示している図である。
【図６】タイプ（１）のフォトマスクの例とタイプ（２）のフォトマスクの例について、配線寸法変換差に対するマスク被覆率の依存性を示している図である。
【図７】配線寸法変換差に対するセル占有率の依存性を示している図である。
【図８】図８（ａ）は、タイプ（１）のフォトマスクの場合の表面積とセル占有率の関係例を示し、図８（ｂ）は、タイプ（２）のフォトマスクの場合の表面積とセル占有率の関係例を示している図である。
【発明を実施するための形態】
【００１７】
本発明の好ましい実施形態について、図面を参照して説明する。
【００１８】
図１（ａ）〜図１（ｆ）は、本発明の実施形態のマスクとしてのフォトマスクと、このフォトマスクを用いてドライエッチングされた半導体装置の一例を示している。半導体装置は、一例としてメモリである。
【００１９】
図１（ａ）〜図１（ｆ）では、ラインパターン形状のフォトマスク１が半導体ウェーハＷ上に積層されており、半導体ウェーハＷが、このフォトマスク１を用いて反応性イオンエッチング（ＲＩＥ）により、ドライエッチング加工した工程例を示している。
【００２０】
図１（ａ）と図１（ｂ）に示すように、フォトマスク１の上層レジスト２から酸化膜３まで加工され、さらに図１（ｃ）から図１（ｆ）に示すようにフォトマスク１の下層レジスト４から半導体ウェーハＷの酸化膜５がパターン転写して加工される。これにより、半導体ウェーハＷは、フォトマスク１を用いて例えば窒化膜６とポリシリコン膜７の手前まで加工される。
【００２１】
ここで、図２を参照して、フォトマスク１の好ましい形状例を説明する。
【００２２】
図２は、フォトマスク１の形状例を示す平面図である。図２に示すフォトマスク１の面内は、幾つかの領域に区分されている。フォトマスク１は、中央部に配置されたデバイス配線パターン２１と、デバイス配線パターン２１の周囲に形成されたダミーパターン３０と、露光領域４０を有する。
【００２３】
図２に示すように、デバイス配線パターン２１とダミーパターン３０は露光領域４０内に形成され、ダミーパターン３０はデバイス配線パターン２１の外側に形成されている。デバイス配線パターン２１は、セル部２２と、このセル部２２の周囲に形成された周辺回路部２３と、を有する。デバイス配線パターン２１の被覆率とは、フォトマスク１全体の面積のうち、デバイス配線パターン２１の形成領域内において露光光が透過可能な領域（透過部）が占める面積の割合を表す。具体的には、デバイス配線パターン２１の被覆率は、フォトマスク全体の面積に対して、デバイス配線パターン２１内の図形の種類や、図形の数等に基づいて算出可能なデバイス配線パターン２１の透過部の面積の割合として算出される。ただし、デバイス配線パターン２１の被覆率は、フォトマスク１の面内における局所的な領域間で異なる。これにより、フォトマスク１の面内における局所的な領域間でデバイス配線パターン２１の寸法差が生じる。
【００２４】
図２に示すように、ダミーパターン３０は、デバイス配線パターン２１の形成領域の最外周部４１と露光領域０の最外周部４２との間に平行に形成されている。ダミーパターン３０は、フォトマスク１に形成されているマスクパターンのうち、マスク基板上における実際の半導体デバイスの作成には用いられないパターン部分である。ダミーパターン３０は、デバイス配線パターン２１の周辺部のうち、パターン被覆率を補正しようとする所定の領域の外側領域に形成される。ダミーパターン３０を形成することで、デバイス配線パターン２１の周辺部の所定の領域の面積とダミーパターン３０の面積とを合わせた範囲内におけるパターン被覆率を、デバイス配線パターン２１の中央部の被覆率とほぼ同程度にまで高める。この結果、デバイス配線パターン２１の形成領域の中央部と周辺部との間におけるデバイス配線パターン２１の寸法差が低減される。
【００２５】
図３は、図２に示すフォトマスク１のデバイス配線パターン２１の形状例とダミーパターン３０の形状例を拡大して示している。
【００２６】
図４は、セル占有率に対するマスク被覆率の関係例を示し、タイプ（１）のフォトマスクとタイプ（２）のフォトマスクを示している。
【００２７】
図１（ｆ）に示すように、マスク被覆率とセル占有率を変えたタイプ（１）のフォトマスクと、タイプ（２）のフォトマスクとを用意して、これらのフォトマスクを用いて半導体ウェーハ（デバイス配線パターンウェーハともいう）Ｗの窒化膜６に至るまでの凹部を加工した。そして、タイプ（１）のフォトマスクとタイプ（２）のフォトマスクにより加工された図１（ｆ）に示す半導体ウェーハＷの仕上がり配線寸法Ｔを評価した。
【００２８】
図４では、タイプ（１）のフォトマスクとタイプ（２）のフォトマスクを例示している。図４に示すタイプ（１）のフォトマスクとは、セル占有率が高くなるほどマスク被覆率が小さくなる、すなわち図２に示すセル部２２の被覆率よりも周辺回路部２３の被覆率が大きい場合である。これに対して、図４に示すタイプ（２）のフォトマスクとは、タイプ（１）の半導体ウェーハの場合とは逆であり、セル占有率が小さくなるほどマスク被覆率が大きくなる、すなわち図２に示すセル部２２の被覆率よりも周辺回路部２３の被覆率が小さい場合である。
【００２９】
ここで、マスク被覆率とは、１チップ面積当りのうち、露光光が透過可能な領域（透過部）が占める面積の割合を表すものである。また、セル占有率とは、１チップ面積当りのうち、デバイス配線パターンが占める面積の割合を表すものである。このデバイス配線パターンは、セル部（デバイス部）と周辺回路部を含む。
【００３０】
図５は、タイプ（１）のフォトマスクとタイプ（２）のフォトマスクのパターンの模式図であり、図５（ａ）は、タイプ（１）のフォトマスクのセル部２２と周辺回路部２３のパターン例を示し、図５（ｂ）は、タイプ（２）のフォトマスクのセル部２２と周辺回路部２３のパターン例を示している。
【００３１】
図６は、タイプ（１）のフォトマスクの例とタイプ（２）のフォトマスクの例について、配線寸法変換差に対するマスク被覆率の依存性を示している。
【００３２】
仕上がり配線寸法の値が制御できるかどうかを検討するために、配線寸法変換差とマスク被覆率を用いる。この配線寸法変換差とは、図１（ｆ）に示す半導体ウェーハＷの酸化膜６の仕上がり配線寸法Ｔから、図１（ａ）に示すリソグラフィ後のフォトマスク１の上層レジスト２のレジスト寸法Ｒを引いたものである。図６に示すタイプ（１）のフォトマスクの例とタイプ（２）のフォトマスクの例で示すように、マスク被覆率が同じでも、配線寸法変換差の値がばらついていて、配線寸法変換差に対するマスク被覆率の依存性が無いことを示している。
【００３３】
そこで、さらに配線寸法変換差とセル占有率を用いて、配線寸法変換差に対するセル占有率の依存性について検討してみる。図７は、配線寸法変換差に対するセル占有率の依存性を示している。
【００３４】
図７に示すように、配線寸法変換差に対してセル占有率が依存しており、セル占有率を合わせ込むことにより、配線寸法変換差をほぼ同じになるようにできるので、半導体ウェーハＷの仕上がり配線寸法Ｔを制御できることが分かる。なお、セル部と周辺回路部との大きな違いは、セル部の総表面積が周辺回路部の総表面積に比べて大きいことである。
【００３５】
図８（ａ）は、タイプ（１）のフォトマスクの場合の表面積とセル占有率の関係例を示し、図８（ｂ）は、タイプ（２）のフォトマスクの場合の表面積とセル占有率の関係例を示している。
【００３６】
図８（ａ）と図８（ｂ）では、総表面積と、レジスト露出表面積と、酸化膜の表面積を示しており、総表面積はレジスト露出表面積と酸化膜の表面積との合計である。
【００３７】
タイプ（１）とタイプ（２）のフォトマスクにおいて共に、セル占有率と比例して大きくなるのは、酸化膜の表面積ではなくレジスト露出表面積である。このレジスト露出表面積の値を制御することにより、半導体ウェーハＷの仕上がり配線寸法Ｔを合わせることができることが分かる。このレジスト露出表面積とは、図２に示すデバイス配線パターン２１とダミーパターン３０とを合わせた露光領域４０内のパターンのレジスト露出表面積のことである。
【００３８】
以上の結果から、異なるマスク被覆率やセル占有率を有する半導体装置を処理する際には、レジスト露出表面積が略同じとなるマスクパターンをフォトマスクに形成すれば良いことが分かる。すなわち、フォトマスクの面内における露光領域内に形成されたデバイス配線パターン（以下、配線パターンと呼ぶ）の外側に１チップ当りのレジスト露出表面積が等しくなるダミーパターンを形成する。この際に、デバイス配線パターンとダミーパターンとを合わせた露光領域内のパターンのレジスト露出表面積が所定の範囲内に収まるように、ダミーパターンの形成領域およびその面積が、デバイス配線パターンのセル占有率に応じた大きさに設定されている。しかも、ダミーパターンを配線パターンの形成領域の最外周部と露光領域の最外周部との間に形成する。これにより、チップ面積当りのうち、レジスト露出表面積が等しくなるようなダミーパターンを介在させることにより、異なるパターン被覆率やセル占有率を有する半導体装置間の寸法のバラツキが低減されており、デバイス配線パターンの寸法精度が向上できる。そして、同じデザインルールにおいて、パターン被覆率やセル占有率が異なる多品種の半導体メモリ装置でも、リソグラフィ工程での近接効果、リソグラフィ工程の現像、ドライエッチング工程でのローディング効果等によって生じる製品毎の仕上がり配線寸法のバラツキを低減できる。
【００３９】
本発明のマスクおよびマスクの作成方法によれば、１チップ面積当りのうち、レジスト露出表面積が等しくなるようなダミーパターンを介在させることにより、異なるパターン被覆率やセル占有率を有する半導体装置間の寸法のバラツキが低減されており、デバイス配線パターンの寸法精度が向上できる。
【００４０】
また、本発明の半導体装置の製造方法によれば、１チップ面積当りのうち、レジスト露出表面積が等しくなるようなダミーパターンを介在させることにより、異なるパターン被覆率やセル占有率を有する半導体装置間の寸法のバラツキが低減されており、デバイス配線パターンの寸法精度が向上でき、マスクを用いて微細なデバイス配線パターンを高い精度で転写でき、微細な半導体素子などを高い精度で形成して、半導体装置の品質および歩留まりを向上できる。
【００４１】
さらに、本発明の半導体装置の製造方法では、本発明の実施形態の上記マスクを用いてパターン転写を行うリソグラフィ工程あるいはドライエッチング工程を含む。
【００４２】
本発明は、上記実施形態に限定されず、種々の変更が可能である。
【００４３】
さらに、本発明の実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。例えば、本発明の実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施の形態に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【００４４】
１  積層マスク（フォトマスク、マスクの一例）、２ 上層レジスト、３  酸化膜、４ 下層レジスト、５  酸化膜、６ 窒化膜、７  ポリシリコン膜、２１  デバイス配線パターン、２２  デバイス配線パターンのセル部、２３  デバイス配線パターンの周辺回路部、３０  ダミーパターン、４０  露光領域、４１  デバイス配線パターンの形成領域の最外周部、４２  露光領域の最外周部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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