(57)【要約】【課題】製造が容易で、短チャネル効果を抑制したままで、オフ電流を増加することなく、オン電流を増大させることが可能な半導体装置（縦型ＳＧＴ）を提供する。【解決手段】中空筒状に形成された半導体のボディ部４と、ボディ部４の下部に形成され、ソースおよびドレイン領域の一方となる第１の領域３と、ボディ部４の上部に形成され、ソースおよびドレイン領域の他方となる第２の領域５と、ボディ部４の前記ソース領域と前記ドレイン領域に挟まれた領域に形成されたチャネル領域４ａと、チャネル領域４ａの内周面および外周面をゲート絶縁膜を介して覆うように形成されたゲート電極７と、第１の領域に接するようにボディ部４の下方に形成され、第１の領域と同じ導電型の半導体層からなる第３の領域３ａとを、備えたことを特徴とする半導体装置を採用する。【選択図】図１
2010073859.tif 000002
【特許請求の範囲】
【請求項１】
中空筒状に形成された半導体のボディ部と、
前記ボディ部の下部に形成され、ソースおよびドレイン領域の一方となる第１の領域と、
前記ボディ部の上部に形成され、ソースおよびドレイン領域の他方となる第２の領域と、
前記ボディ部の前記第１の領域と前記第２の領域に挟まれた領域に形成されたチャネル領域と、
前記チャネル領域の内周面および外周面をゲート絶縁膜を介して覆うように形成されたゲート電極と、
前記第１の領域に接するように前記ボディ部の下方に形成され、前記第１の領域と同じ導電型の半導体層からなる第３の領域とを、備えたことを特徴とする半導体装置。
【請求項２】
前記第３の領域が前記ボディ部の外周よりも外側に延在するように設けられている請求項１に記載の半導体装置。
【請求項３】
前記第１領域には前記第３の領域を介して電位が供給される請求項１または２に記載の半導体装置。
【請求項４】
前記第３の領域が前記ボディ部の直下に位置する第４の領域と、前記ボディ部の直下以外に位置する第５の領域とから形成され、
前記第５の領域の半導体層の厚さが前記第４の領域の半導体層の厚さよりも大きいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３の領域が半導体基板の主表面よりも下方に形成されている事を特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板上に、
第１導電型の第１の半導体層を形成する第１の工程と、
前記第１の半導体層上に第２導電型の第２の半導体層を形成する第２の工程と、
前記第２の半導体層上に第１導電型の第３の半導体層を形成する第３の工程と、
前記第１の半導体層の一部を残しつつ、前記第１の半導体層の残部と前記第２および第３の半導体層をエッチングして中空筒状のボディ部を形成する第４の工程と
前記ボディ部の少なくとも前記第２の半導体層の内周面および外周面を覆うようにゲート絶縁膜を形成する第５の工程と、
前記ボディ部の中空部および外周部にゲート電極を形成する第６の工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１、第２、第３の半導体層は、それぞれ対応した導電型の不純物を含む原材料ガスを混入させながらシリコン層を結晶成長させることで形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の半導体層は、前記半導体基板の表面に第１導電型の不純物をイオン注入することにより形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
半導体基板の主表面から突出するように、中空筒状で第２導電型の半導体のボディ部を形成する工程と、
前記ボディ部の上部に第１導電型の不純物を導入すると同時に、前記ボディ部で覆われていない前記半導体基板の主表面に第１導電型の不純物を導入する工程と、
前記半導体基板の主表面に導入された第１導電型の不純物を熱拡散させて、前記ボディ部の下部に第１導電型の不純物領域を形成する工程と、
前記ボディ部の中空部および外周部にゲート絶縁膜を介してゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に縦型ＳＧＴ（Surround Gate Transistor）及びその製造方法に関する。
【背景技術】
【０００２】
従来のプレーナ型ＭＯＳトランジスタでは、微細化の進展に伴い、短チャネル効果に起因したリーク電流の抑制が困難になっており、それに代わるトランジスタとして、縦型ＳＧＴ（Surround Gate Transistor）の開発が進められている（特許文献１、２）。
【０００３】
図２７に従来の縦型ＳＧＴの断面図を示す。１００はシリコン基板で、シリコンをエッチングすることにより円筒形状（ピラー形状）のボディ領域１０１が形成されている。ボディ領域１０１の表面にはゲート絶縁膜１０５を介してゲート電極１０２がボディ領域の側面部を囲むように形成されている。ゲート電極１０２の外周部には、シリコン基板１００にＮ型の不純物を導入したソース領域（またはドレイン領域）１０４が形成されている。ボディ領域の上部には、Ｎ型の不純物を導入したドレイン領域（またはソース領域）１０３が形成されている。
【０００４】
従来の縦型ＳＧＴにおいて、オン電流を向上させるには、ボディ領域１０１のサイズ（円筒の直径）を大きくすればよいが、閾値電圧の変動が大きく、トランジスタの占有面積も増えてしまうと言う問題点があった。また、ボディ領域１０１のサイズ拡大に伴い、ボディ領域中心部におけるゲート電極１０２の制御が弱くなるため、オフ電流が増加すると言う問題点もあった。
【０００５】
そこで、ボディ領域を中空形状とし、内側の領域にゲート電極とソース領域またはドレイン領域の一方を形成した縦型ＳＧＴが提案されている（特許文献３）。
しかしながら、特許文献３の縦型ＳＧＴは、構造が複雑で、製造が容易では無いと言う問題があった。
【特許文献１】特開平１０−３２６８７９号公報
【特許文献２】特開２００５−１９７７０４号公報
【特許文献３】特開平０６−０２１４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように、従来の技術では、ボディ領域のサイズ（円筒の直径）を大きくすると、閾値電圧の変動が大きくなり、トランジスタの占有面積が増える問題があった。また、ボディ領域のサイズ拡大に伴い、ボディ領域中心部におけるゲート電極の制御が弱くなるため、オフ電流が増加すると言う問題もあった。
更に、ボディ領域を中空形状とし、内側の領域にゲート電極とソース領域またはドレイン領域の一方を形成した縦型ＳＧＴでは、構造が複雑で、製造が容易では無いと言う問題があった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、中空筒状に形成された半導体のボディ部と、前記ボディ部の下部に形成され、ソースおよびドレイン領域の一方となる第１の領域と、前記ボディ部の上部に形成され、ソースおよびドレイン領域の他方となる第２の領域と、前記ボディ部の前記第１の領域と前記第２の領域に挟まれた領域に形成されたチャネル領域と、前記チャネル領域の内周面および外周面をゲート絶縁膜を介して覆うように形成されたゲート電極と、前記第１の領域に接するように前記ボディ部の下方に形成され、前記第１の領域と同じ導電型の半導体層からなる第３の領域とを、備えたことを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板上に、第１導電型の第１の半導体層を形成する第１の工程と、前記第１の半導体層上に第２導電型の第２の半導体層を形成する第２の工程と、前記第２の半導体層上に第１導電型の第３の半導体層を形成する第３の工程と、前記第１の半導体層の一部を残しつつ、前記第１の半導体層の残部と前記第２および第３の半導体層をエッチングして中空筒状のボディ部を形成する第４の工程と、前記ボディ部の少なくとも前記第２の半導体層の内周面および外周面を覆うようにゲート絶縁膜を形成する第５の工程と、前記ボディ部の中空部および外周部にゲート電極を形成する第６の工程と、を備えたことを特徴とする。
更に、本発明の半導体装置の製造方法は、半導体基板の主表面から突出するように、中空筒状で第２導電型の半導体のボディ部を形成する工程と、前記ボディ部の上部に第１導電型の不純物を導入すると同時に、前記ボディ部で覆われていない前記半導体基板の主表面に第１導電型の不純物を導入する工程と、前記半導体基板の主表面に導入された第１導電型の不純物を熱拡散させて、前記ボディ部の下部に第１導電型の不純物領域を形成する工程と、前記ボディ部の中空部および外周部にゲート絶縁膜を介してゲート電極を形成する工程とを、備えたことを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置（縦型ＳＧＴ）は、製造が容易で、短チャネル効果を抑制したままで、オフ電流を増加することなく、オン電流を増大させることが可能であり、また、オフ状態においてボディ領域を容易に空乏状態とすることができるので、オフ状態でのリーク電離を少なく保つことができる。
【発明を実施するための最良の形態】
【０００９】
［本発明の基本形態］
図１は、本発明の半導体装置の基本構成を示す縦断面図であり、図２は、図１のＡ−Ａ’部分に対応した横断面図である。図１及び図２に示す半導体装置は、半導体基板１と、半導体基板１の主表面１ａから突出して形成され、少なくともチャネル領域４ａを有する中空筒状のボディ部４と、チャネル領域４ａの半導体基板１側に形成された第１の領域３と、第１の領域３に接続された半導体層からなる引き出し部３ａ（第３の領域）と、チャネル領域４ａの半導体基板１とは反対側に形成された第２の領域と、チャネル領域４ａを含む中空筒状のボディ部４の外周面４ｂ及び内周面４ｃに形成されたゲート絶縁膜７と、ゲート絶縁膜７を介してチャネル領域４ａに対向するように形成されたゲート電極８と、を具備して構成されている。
第１の領域３及び第２の領域５は、不純物がドープされた半導体からなるものであって、トランジスタのソース領域またはドレイン領域として機能する不純物拡散領域である。
【００１０】
半導体基板１には、ＳＴＩ構造の埋込酸化膜２が設けられており、埋込酸化膜２の形成領域以外の部分には、半導体基板１の一部が突出されたボディ部４が形成されている。ボディ部４は、図１及び図２に示すように、中心に中空部４ｄを有する円筒状の半導体（例えばシリコン）から構成されている。また、半導体基板１の主面１ａ上には、層間絶縁膜６が形成されている。
【００１１】
ボディ部４には、その下部に第１の領域３が形成されており、その上部に第２の領域５が形成されている。そして、第１，第２の領域３、５に挟まれた部分がチャネル領域４ａとされている。このようにして図１に示すボディ部４には、チャネル領域４ａと第１，第２の領域３、５とが含まれている。
第１，第２の領域３、５は、トランジスタにおけるソース領域またはドレイン領域となる。また、第１の領域３と接続するように半導体層からなる引き出し部（第３の領域）３ａが半導体基板１上に形成されている。第３の領域３ａは、ボディ部４の外周よりも外側に延在するように設けられている。
また、チャネル領域４ａは、ボディ部４の外周面４ｂ及び内周面４ｃにそれぞれ露出されており、この露出されたチャネル領域４ａを覆うようにゲート絶縁膜７が形成されている。ゲート絶縁膜７は、中空状のボディ部４全体を覆うように形成されている。
【００１２】
また、半導体基板１上には、ゲート絶縁膜７を介してチャネル領域４ａと対向するゲート電極８が形成されている。ゲート電極８は、中空部４ｄの内部にも形成されており、中空部４ｄ内に形成されたゲート絶縁膜７を介して、チャネル領域４と対向している。すなわちゲート電極８は、ボディ部４の内側である中空部４ｄに形成された内側ゲート電極８ａと、ボディ部４の外側に形成された外側ゲート電極８ｂとから構成されており、各ゲート電極８ａ、８ｂには、同一又は異なるゲート電圧を印加できるように構成されている。
【００１３】
なお、図２に示すように、図１に示す半導体装置のボディ部４は、中空の円筒形状を示しているが、ボディ部４の形状は円形に限定されるものではない。例えば図２６（ａ）に示したように四角形状とすることも可能である。また図２６（ｂ）に示したように、三角形状とすることも可能である。また、ボディ部４の外周側に位置するゲート電極８の外側形状は、ボディ部４と相似形で無くてもよい。
【００１４】
上記の半導体装置によれば、ボディ部４の外周面４ｂのみならず、内周面２ｃにもゲート絶縁膜７を介してゲート電極８が配置されているので、ボディ部４のサイズ（円筒の直径）を大きくすることなく、閾値電圧の変動を小さくすることができ、また、トランジスタの占有面積も増えることがない。また、ボディ部４の中空部４ｄに設けた内側ゲート電極８ａの制御については、後述のようにコンタクトを接続する構造とするため、内側ゲート電極８ａに対する制御を確実に行うことができ、オフ電流を低減できる。
また、ボディ部４の下部に位置する第１の領域３には、後述のように半導体層からなる引き出し部３ａ（第３の領域）を介して電位が供給されるので、電位供給用のコンタクトプラグの形成が容易となる。
【００１５】
［第１の実施形態］
以下、本発明の第１の実施形態の半導体装置（縦型ＳＧＴ）の製造方法及び製造された半導体装置について説明する。
以下の説明では、ゲート長４５ｎｍ、ゲート幅（ボディ部の外周）２２０ｎｍ、ボディ部のチャネル領域４ａを構成するシリコン層の厚さ２０ｎｍであって、厚さ５ｎｍのシリコン酸化膜をゲート絶縁膜として備えた半導体装置を例にして説明する。また、チャネル領域のＰ型不純物濃度は３×１０１８atoms/cm３、第１，第２の領域のＮ型不純物濃度は２×１０２０atoms/cm３とする。
【００１６】
図３において、Ｐ型のシリコン基板（半導体基板）１を用意し、ＳＴＩ（Shallow Trench Isolation）法等により埋込絶縁膜２を形成して素子分離領域を形成した後に、シリコン基板１の表面を露出させる。以後、埋込酸化膜２からなる素子分離領域で区画された内側の領域に１つのトランジスタが形成される。
【００１７】
次に図４において、シリコン基板１の上に、第１の領域３及び引き出し部３ａとなる一方の第１導電型シリコン層１３（第１の半導体層）、チャネル領域４となる第２導電型シリコン層１４（第２の半導体層）、第２の領域５となる他方の第１導電型シリコン層１５（第３の半導体層）を順次積層する。一方及び他方の第１導電型シリコン層１３、１５にはＮ型不純物が１×１０15〜１×１０22atoms/cm３の濃度で含まれ、第２導電型シリコン層１４にはＰ型不純物が濃度１×１０15〜１×１０22atoms/cm３の濃度で含まれる。各シリコン層１３〜１５は、シリコン基板１の表面の露出領域にシリコンを結晶成長させることで形成する。シリコン形成時には、それぞれ対応した導電型の不純物を含む原材料ガスを混入させながらシリコンを結晶成長させる。各不純物濃度は、所望するトランジスタの特性に応じて設定すればよい。
【００１８】
具体的には、はじめにシリコン基板１上の自然酸化膜を除去するために、真空チェンバで１２００℃以上に加熱して清浄なシリコン原子表面を露出させる。その後、結晶成長温度の１１００℃前後に設定後、原材料のＳｉＨ４，ＳｉＨ２Ｃｌ２，ＳｉＨＣｌ３，ＳｉＣｌ４などをシリコン基板１に供給し、ＣＶＤ法によってシリコン表面の露出している部分にシリコン層を結晶成長させる。この結晶成長時にＮ型の不純物として、ＰＨ３、ＡｓＨ３などを、またＰ型の不純物としてＢ２Ｈ６などの原材料ガスを使用して、シリコン結晶の成長と同時に混入させることで第１導電型（Ｎ型）または第２導電型（Ｐ型）のシリコン層を得る。シリコン基板１の表面から、他方の第２導電型シリコン層１５の上面までの膜厚は５０ｎｍ程度になるようにする。
【００１９】
その他の結晶成長の方法として、加熱による自然化酸化膜除去後に、シリコンの固体ソースを用いてＭＢＥ（分子線エピタキシー）法などによってもシリコンを結晶成長できる。この結晶時も同様にＮ型またはＰ型の不純物としてリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）などを使用する。なお、自然酸化膜除去としては、上記以外にマルチチェンバなどでエッチングによって除去してもよい。
【００２０】
次に、図５において、一方の第１導電型シリコン層１３の一部１３ａを残しつつ、一方の第１導電型シリコン層１３の残部と第２導電型シリコン層１４と他方の第１導電型シリコン層１５とをエッチングすることによって、中空筒状のボディ部４を形成する。具体的には、はじめに他方の第１導電型シリコン層１５上にフォトレジスト膜を塗布後、所望のマスクを用いて露光し、他方の第１導電型シリコン層１５上にフォトレジスト膜のパターン（図示せず）を形成する。その後、このフォトレジスト膜をマスクとして、異方性のドライエッチングを行い、他方の第１導電型シリコン層１５、第２導電型シリコン層１４を除去し、さらに３層目の一方の第１導電型シリコン層１３を１０ｎｍ程度の厚みを残して除去する。本実施形態においては、他方の第１導電型シリコン層１５と第２導電型シリコン層１４は中空の円筒形状を有するように形成する。このようにして、外周面４ｂと、中空部４ｄの形成に伴って設けられた内周面４ｃとを有する中空円筒状のボディ部４が形成される。また、一方の第１導電型層１３の一部１３ａ（第３の領域）は、埋込酸化膜２（素子分離領域）で区画された領域内部の全体に渡って残存している。
【００２１】
なお、異方性ドライエッチングの代わりに次のようにして形成してもよい。まず、他方の第２導電型シリコン層１５の表面を高温でアニールすることによって、自然酸化膜より膜厚の厚いシリコン酸化膜を形成し、ハードマスク層とする。次に、ハードマスク層上にフォトレジスト膜を塗布後、所望のフォトマスクを使って露光し、ハードマスク層上にフォトレジスト膜のパターンを形成する。その後、このフォトレジスト膜パターンをマスクとして、シリコン酸化膜からなるハードマスク層をドライエッチングによって除去する。次に、アルカリ溶液のＴＭＡＨ(Tetra Methyl Ammonium Hydroxide)などで、異方性ウェットエッチングを行い、他方の第１導電型シリコン層１５と第２導電型シリコン層１４と、一方の第１導電型シリコン層１３の下部の約１０ｎｍを除いて除去する。このようにすることによっても、外周面４ｂと、中空部４ｄの形成に伴って設けられた内周面４ｃとを有する中空円筒状のボディ部４が形成できる。
【００２２】
次に、図６において、シリコン基板１の表面全体を覆うように、シリコン酸化膜等の層間絶縁膜６を形成する。具体的には、TEOS（Tetra ethoxysilane）などの酸化シリコンのガスソースを使用したCVD法によって堆積させる。もしくは、低誘電率のＬｏｗ-Ｋ材料などをSOG(Spin On Glass)などの方法で形成してもよい。
【００２３】
次に、図７において、層間絶縁膜６の上面の凹凸をＣＭＰ（Chemical Mechanical Polishing）によって研磨して平坦化した後に、エッチングを行う。この際、層間絶縁膜６の上面が、第２導電型シリコン層１４と一方の第１導電型Ｎ型シリコン層１３の境界部から半導体基板１側に３〜７ｎｍ程度下がった位置になるようにエッチングの制御を行う。
【００２４】
次に図８において、CVD法もしくは酸化雰囲気でのアニールによって、１〜１０ｎｍのシリコン酸化膜を形成することで、層間絶縁膜６から露出したボディ部４の全面にゲート絶縁膜７を設ける。ゲート絶縁膜７としては、高誘電率材料であるＨｆＯ２などのＨｉｇｈ−Ｋ膜を形成してもよい。また窒素等を含んだ複数の膜からなる積層膜を形成してもよい。
【００２５】
次に図９に示すように、リン等の不純物を導入したポリシリコン膜８ａを、層間絶縁膜６及びゲート絶縁膜７上に積層し、その後、ＣＭＰで表面の平坦化を行う。ポリシリコン膜８ａは中空部４ｄの内部にも充填される。
【００２６】
次に図１０に示すように、ポリシリコン膜８ａをエッチバックして、ポリシリコン膜８ａの上面が、第２導電型シリコン層１４と他方の第１導電型シリコン層１５の境界部から他方の第１導電型シリコン層１５側に３〜７ｎｍ程度の高さに位置するようにした後に、パターニングしたフォトレジスト膜をマスクとしてドライエッチングを行い、ゲート電極８を形成する。ゲート電極８の外形は、必ずしもボディ部４が形成されているシリコン円筒と相似形でなくてもかまわない。ゲート電極８は、ボディ部４の内側である中空部４ｄに形成された内側ゲート電極８ａと、ボディ部４の外側に形成された外側ゲート電極８ｂとから構成される。
【００２７】
次に図１１に示すように、ゲート電極８、層間絶縁膜６およびボディ部４を覆うようにシリコン酸化膜等を用いて層間絶縁膜９を形成する。シリコン酸化膜の代わりに、Ｌｏｗ−Ｋ膜（低誘電率膜）等を用いてもよい。層間絶縁膜９の上面はＣＭＰによって平坦化する。
【００２８】
次に図１２に示すように、層間絶縁膜９に開口部（スルーホール）を設けた後に、不純物を導入したポリシリコン等を充填することで、トランジスタの各電極と接続するコンタクトプラグを形成する。すなわち、第１の領域３の引き出し部３ａ（一方の第１導電型シリコン層１３の残部１３ａ）と接続するプラグ１０、第２の領域（他方の第１導電型シリコン層１５）５と接続するプラグ１１、中空部４ｄ内の内側ゲート電極８ａと接続するプラグ１２、ボディ部４の外側ゲート電極８ｂと接続するプラグ１３をそれぞれ形成する。なお、ポリシリコンの代わりにタングステン（Ｗ）等を埋め込んでコンタクトプラグを形成してもよい。
【００２９】
この後に、各コンタクトプラグ接続する配線層をアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン等を用いて形成することにより、本発明の半導体装置（縦型ＳＧＴ）が完成する。トランジスタの閾値電圧は、第２導電型シリコン層１４の不純物濃度を調整することで、所望の値に設定することができる。このようにして本実施形態の半導体装置１が得られる。
【００３０】
図１２に示す半導体装置は、半導体基板１と、半導体基板１から突出して形成され、少なくともチャネル領域４ａを有する中空筒状のボディ部４と、ボディ部４の下部（チャネル領域４ａに対して半導体基板１側）に形成された第１の領域３と、ボディ部４の上部（チャネル領域４ａに対して半導体基板１とは反対側）に形成された第２の領域５と、第１の領域に接続された半導体層で構成される引き出し部（第３の領域）３ａと、チャネル領域４ａを含む中空筒状のボディ部４の外周面４ｂ及び内周面４ｃに形成されたゲート絶縁膜７と、ゲート絶縁膜７を介してチャネル領域４ａに対向するように形成されたゲート電極８と、を具備して構成されている。
【００３１】
半導体基板１には、ＳＴＩ構造の埋込酸化膜２が設けられており、埋込酸化膜２の形成領域以外の部分には、前記半導体基板１の一部が突出されたボディ部４が形成されている。ボディ部４は、図２に示すように、中心に中空部４ｄを有する円筒状のシリコン柱から構成されている。
【００３２】
ボディ部４には、その上部に第２の領域５が形成され、下方に第１の領域３が形成されている。第１の領域３に接続されている引き出し部３ａの不純物は、半導体基板１側に拡散されていてもよい。そして、第１，第２の領域３、５に挟まれた部分がチャネル領域４ａとされている。このようにして図１２に示すボディ部４には、チャネル領域４ａと第１、第２の領域３、５とが含まれている。また、チャネル領域４ａは、ボディ部４の外周面４ｂ及び内周面４ｃにそれぞれ露出されており、この露出されたチャネル領域４ａを覆うようにゲート絶縁膜７が形成されている。ゲート絶縁膜７は、中空状のボディ部４全体を覆うように形成されている。
【００３３】
また、半導体基板１上には、ゲート絶縁膜７を介してチャネル領域４ａと対向するゲート電極８が形成されている。ゲート電極８は、中空部４ｄの内部にも形成されており、中空部４ｄ内に形成されたゲート絶縁膜７を介して、チャネル領域４と対向している。すなわちゲート電極８は、ボディ部４の内側である中空部４ｄに形成された内側ゲート電極８ａと、ボディ部４の外側に形成された外側ゲート電極８ｂとから構成されており、各ゲート電極８ａ、８ｂには、同一又は異なるゲート電圧を印加できるように構成されている。
【００３４】
本実施形態の半導体装置は、ボディ部４の内側と外側にゲート電極８が設けられているので、短チャネル効果を抑制したままで、オン電流を増大させることが可能となる。またボディ部４のチャネル領域４ａの厚さ（内側と外側のゲート電極８ａ、８ｂ間の距離）を薄くすることにより、オフ状態においてチャネル領域４ａを容易に空乏状態とすることができるので、オフ状態でのリーク電離を少なく保つことができる。また、ボディ部４の下層部の一方の第１導電型シリコン層１３（ソースドレイン領域３）に接続する引き出し部３ａが、トランジスタの下部から外部方向に延在して設けられているので、第１の領域３へ電位の供給を行うための電極の取り出しを容易に行うことができる。また、ボディ部４の中空部４ｄにはゲート絶縁膜７と内側ゲート電極８ａが形成されているだけなので、より微細化が進んだ場合においても、製造が非常に容易である。
【００３５】
［第２の実施形態］
次に、本発明の第２の実施形態の半導体装置（縦型ＳＧＴ）の製造方法及び製造された半導体装置について説明する。なお、第１の実施形態の説明と重複する部分の説明は省略する場合がある。
図１３に示すように、Ｐ型のシリコン基板１（半導体基板）を用意し、埋込絶縁膜２を用いてＳＴＩ構造の素子分離領域を形成した後に、イオン注入法を用いてリン等の第１導電型不純物（Ｎ型不純物）を導入し、一方の第１導電型不純物領域２０を形成する。Ｎ型不純物の濃度は１×１０15〜１×１０22atoms/cm３程度になるように設定する。この後に、シリコン基板１の表面を露出させる。
【００３６】
次に図１４に示すように、第２導電型不純物として、ホウ素等のＰ型不純物(濃度１×１０15〜１×１０22atoms/cm３)を含んだ第２導電型シリコン層２１を形成した後に、第２導電型シリコン層２１及びシリコン基板１の一部を中空円筒状にパターニングする。これによりボディ部４が形成される。この際に、下側の第１導電型不純物領域２０が一部残存するようにエッチングを制御する。
【００３７】
次に図１５に示すように、第２導電型シリコン層２１の上部に、イオン注入法を用いてリン等のＮ型不純物（第１導電型不純物）を導入し、他方の第１導電型不純物領域（Ｎ型不純物領域）２２を形成する。Ｎ型不純物の濃度は１×１０15〜１×１０22atoms/cm３程度になるように設定する。この際に、素子分離領域２で覆われていない一方の第１導電型不純物領域２０にもＮ型不純物（第１導電型不純物）が注入されるので、新たなＮ型不純物領域２３が形成される。図１５では説明のために各領域２０、２３の間に境界線を記載したが、実際には境界は明確ではなく、両者は一体となっている。
【００３８】
なお、図１４に示したボディ部のパターニングを行う前に、イオン注入を行って第１導電型不純物領域２２を形成しておいてもよい。さらに第１導電型不純物領域２２の形成とは別の工程でＮ型不純物領域２３形成のイオン注入を行ってもよい。第１導電型不純物領域２２とＮ型不純物領域２３の形成工程を分けることで、それぞれの層の不純物濃度を最適に設定することが可能となる。すなわち、Ｎ型不純物領域２３の濃度のみを濃くすることにより、トランジスタ特性に影響を与える事無く、引き出し部（３ａ）の配線抵抗を低下させることができる。
【００３９】
次に図１６に示すように、シリコン酸化膜等を堆積した後にシリコン酸化膜をエッチバックすることにより半導体基板１上に層間絶縁膜２４を形成する。層間絶縁膜２４の上面は、第２導電型シリコン層２１と一方の第１導電型不純物領域２０の境界部から第１導電型不純物領域２０側に３〜７ｎｍ程度の位置となるようにエッチングの制御を行う。
【００４０】
次に図１７に示すように、第１の実施形態と同様にしてゲート絶縁膜２５とゲート電極２６の形成を行う。
【００４１】
次に、図１８に示すように、シリコン酸化膜等を用いて層間絶縁膜２７を形成した後に、トランジスタの各電極に接続するコンタクトプラグ２８、２９、３０、３１を形成する。この後に、各コンタクトプラグ接続する配線層を形成すれば、本実施形態の半導体装置が完成する。
【００４２】
図１８に示す半導体装置は、半導体基板１と、半導体基板１から突出して形成され、少なくともチャネル領域４ａ（第２導電型シリコン層２１）を有する中空筒状のボディ部４と、ボディ部４の下部（チャネル領域４ａに対して半導体基板１側）に形成された第１の領域３（一方の第１導電型不純物領域２０）と、ボディ部４の上部（チャネル領域４ａに対して半導体基板１とは反対側）に形成された第２の領域５（他方の第１導電型不純物領域２２）と、第１の領域３に接続される引き出し部３ａと、チャネル領域４ａを含む中空筒状のボディ部４の外周面４ｂ及び内周面４ｃに形成されたゲート絶縁膜２５と、ゲート絶縁膜２５を介してチャネル領域４ａに対向するように形成されたゲート電極２６と、を具備して構成されている。
【００４３】
ボディ部４には、その上部に第２の領域５が形成され、下方に第１の領域３が形成されている。第１の領域３は、引き出し部３ａに接続されている。そして、第１，第２の領域３、５に挟まれた部分がチャネル領域４ａとされている。このようにして図１８に示すボディ部４には、チャネル領域４ａと第１，第２の領域３、５とが含まれている。また、チャネル領域４ａは、ボディ部４の外周面４ｂ及び内周面４ｃにそれぞれ露出されており、この露出されたチャネル領域４ａを覆うようにゲート絶縁膜２５が形成されている。ゲート絶縁膜２５は、中空状のボディ部４全体を覆うように形成されている。
更に、引き出し部３ａ（第３の領域）は、ボディ部４の直下に位置する第４の領域３ｂと、ボディ部４の直下以外に位置する第５の領域３ｃとから形成されている。そして、第５の領域３ｃを構成する半導体層の厚さが、第４の領域３ｂを構成する半導体層の厚さよりも大きくなっている。
【００４４】
また、半導体基板１上には、ゲート絶縁膜２５を介してチャネル領域４ａと対向するゲート電極２６が形成されている。ゲート電極２６は、中空部４ｄの内部にも形成されており、中空部４ｄ内に形成されたゲート絶縁膜２５を介して、チャネル領域４と対向している。すなわちゲート電極２６は、ボディ部４の内側である中空部４ｄに形成された内側ゲート電極２６ａと、ボディ部４の外側に形成された外側ゲート電極２６ｂとから構成されており、各ゲート電極２６ａ、２６ｂには、同一又は異なるゲート電圧を印加できるように構成されている。
この半導体装置の第１の領域３には、引き出し部３ａに接続したコンタクトプラグ２８を介して電位を供給できる。
【００４５】
［第３の実施形態］
次に、本発明の第３実施形態の半導体装置の製造方法を、図１９〜図２３を参照して説明する。なお、第１の実施形態の説明と重複する部分の説明は省略する場合がある。
先ず、図１９に示すように、Ｐ型のシリコン基板１を用意し、埋込絶縁膜２を用いてＳＴＩ構造の素子分離領域を形成した後に、シリコン基板１の表面を露出させる。この後に、Ｐ型不純物(濃度１×１０15〜１×１０22atoms/cm３)を含んだ第２導電型シリコン層３０（Ｐ型シリコン層）を形成し、これを円筒形状にパターニングすることによりボディ部４を形成する。この際、下層のシリコン基板１の表面が露出した時点でエッチングを終了するように制御する。
【００４６】
次に図２０に示すように、イオン注入法を用いてリン等のＮ型不純物を導入して、ボディ部４の上部に、第２の領域となる一方の第１導電型不純物領域３１（Ｎ型不純物領域）を形成する。Ｎ型不純物の濃度は１×１０15〜１×１０22atoms/cm３程度になるように設定する。この際に、第２導電型シリコン層３０および埋込酸化膜２によって覆われないシリコン基板１の表面にも不純物が導入され、第１の領域に接続される引き出し部（第３の領域）となる第２導電型不純物領域３１ａが形成される。
【００４７】
次に図２１に示すように、６００〜９００℃程度の高温の窒素雰囲気中でアニールを行うことにより、第２導電型不純物領域３１ａからＮ型不純物の拡散を起こす。第２導電型シリコン層３０（Ｐ型シリコン層）およびシリコン基板１のＰ型不純物濃度が、第２導電型不純物領域３１ａ（Ｎ型不純物領域）の不純物濃度よりも低い場合には、Ｎ型領域が拡大する方向に不純物の拡散が進行する。拡散により新たに形成されたＮ型シリコン領域を３２で示す。Ｎ型不純物の拡散によって、隣接するＮ型シリコン領域３１ａ間（ボディ部４の下部）にも新たなＮ型シリコン領域３２が形成され、第２導電型（Ｐ型）シリコン層３０の下部に第１の領域３２が形成される。この際、Ｎ型シリコン領域３１ａのＮ型不純物はボディ部４の上方に向かっても拡散する。従ってボディ部４の下部における第２導電型シリコン層３０とＮ型シリコン層の境界は、半導体基板１の主表面１ａよりも上方に位置することになる。新たに形成されたＮ型シリコン領域３２で挟まれた第２導電型シリコン層３０がチャネル領域となる。
【００４８】
次に、図２２に示すように、シリコン基板１表面に層間絶縁膜３４を形成した後に、第１の実施形態と同様にしてゲート絶縁膜３５とゲート電極３６の形成を行う。
【００４９】
次に、図２３に示すように、シリコン酸化膜等を用いて層間絶縁膜３７を形成した後に、トランジスタの各電極に接続するコンタクトプラグ３８、３９、４０、４１を形成する。この後に、各コンタクトプラグ接続する配線層を形成すれば、本実施形態のトランジスタが完成する。
【００５０】
図２３に示す半導体装置は、半導体基板１と、半導体基板１から突出して形成され、少なくともチャネル領域４ａを有する中空筒状のボディ部４と、ボディ部４の下部（チャネル領域４ａに対して半導体基板１側）に形成された第１の領域３と、ボディ部４の上部（チャネル領域４ａに対して半導体基板１とは反対側）に形成された第２の領域５と、第１の領域３に接続する引き出し部３１ａ（第３の領域）と、チャネル領域４ａを含む中空筒状のボディ部４の外周面４ｂ及び内周面４ｃに形成されたゲート絶縁膜３５と、ゲート絶縁膜３５を介してチャネル領域４ａに対向するように形成されたゲート電極３６と、を具備して構成されている。なお、引き出し部３１ａは半導体基板１の主表面１ａよりも下部（半導体基板１の内部側）に形成されている。
【００５１】
ボディ部４には、その上部に第２の領域５が形成されている。そして、第１，第２の領域３、５に挟まれた部分がチャネル領域４ａとされている。このようにして図２３に示すボディ部４には、チャネル領域４ａと第１，第２の領域３、５とが含まれている。また、チャネル領域４ａは、ボディ部４の外周面４ｂ及び内周面４ｃにそれぞれ露出されており、この露出されたチャネル領域４ａを覆うようにゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、中空状のボディ部４全体を覆うように形成されている。
【００５２】
また、半導体基板１上には、ゲート絶縁膜３５を介してチャネル領域４ａと対向するゲート電極３６が形成されている。ゲート電極３６は、中空部４ｄの内部にも形成されており、中空部４ｄ内に形成されたゲート絶縁膜３５を介して、チャネル領域４と対向している。すなわちゲート電極３６は、ボディ部４の内側である中空部４ｄに形成された内側ゲート電極３６ａと、ボディ部４の外側に形成された外側ゲート電極３６ｂとから構成されており、各ゲート電極８ａ、８ｂには、同一又は異なるゲート電圧を印加できるように構成されている。
【００５３】
上述した本発明に係る半導体装置の動作特性について以下に説明する。
図２４に、外側のゲート電極に印加した電圧（横軸）に対するドレイン電流（縦軸）の電気的特性を示す。ドレイン電圧は１．２Ｖに設定した。また内側のゲート電極に印加したゲート電圧（ＩｎＧａｔｅ）を−１．５Ｖから＋１．５Ｖまで変化させている。オフ状態においては、例えば内側と外側のゲート電極を共に０Ｖとなるようにした場合には、ドレイン電流（オフ電流）を０．１ｐＡ以下とすることができる。
【００５４】
図２５に、ドレイン電圧（横軸）を０〜５Ｖまで印加した場合のドレイン電流（縦軸）の電気的特性を示す。図２５（ａ）は、内側ゲート電極を０Ｖに固定した状態で外側ゲート電極のみに０．５〜３Ｖのゲート電圧を印加した場合を示す。図２５（ｂ）は、内側ゲート電極と外側ゲート電極共に０．５〜３Ｖのゲート電圧を印加した場合を示す。図２５を比較すると、内側と外側のゲート電極に同時に電圧を印加することで、外側ゲート電極のみに電圧印加した場合に比較して約２倍のドレイン電流（オン電流）が流れることがわかる。
【００５５】
本発明では、内側と外側のゲート電極の制御を行うことで、オフ電流を小さく保ったまま、オン電流の向上を容易に行うことが可能となる。
【産業上の利用可能性】
【００５６】
オン電流を多く必要とする集積回路、パワーデバイス、PRAM（相変化メモリ）のメモリセル、オフ電流特性に優れた点を生かした、DRAMのメモリセル等、半導体装置を複数配列し、メモリセル用の選択トランジスタ、超短チャネル化してもオン・オフ特性の維持が可能な点を生かした、超高速集積回路、１０ＧＨｚ以上のクロック周波数で動作するCPU等、縦型ＳＧＴの優れた放熱特性を生かした、過酷な条件下でも対応できる集積回路。自動車エンジン制御用集積回路、宇宙向け衛星の集積回路等である。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の半導体装置の基本形態を説明する断面模式図である。
【図２】図２は、図１のＡ−Ａ’線に対応する断面模式図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図４】図４は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図５】図５は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図７】図７は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図９】図９は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１１】図１１は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１２】図１２は、本発明の第１の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１３】図１３は、本発明の第２の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１４】図１４は、本発明の第２の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１５】図１５は、本発明の第２の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１６】図１６は、本発明の第２の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１７】図１７は、本発明の第２の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１８】図１８は、本発明の第２の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図１９】図１９は、本発明の第３の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図２０】図２０は、本発明の第３の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図２１】図２１は、本発明の第３の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図２２】図２２は、本発明の第３の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図２３】図２３は、本発明の第３の実施形態である半導体装置の製造方法を説明する断面模式図である。
【図２４】図２４は、本発明の半導体装置の電気的特性を示すグラフであり、外側のゲート電極に印加した電圧（横軸）に対するドレイン電流（縦軸）の電気的特性を示すグラフである。
【図２５】図２５は、本発明の半導体装置の電気的特性を示すグラフであり、（ａ）は内側ゲート電極を０Ｖに固定した状態で外側ゲート電極のみに０．５〜３Ｖのゲート電圧を印加した場合の電気的特性を示すグラフであり、（ｂ）は内側のゲート電極と外側のゲート電極共に０．５〜３Ｖのゲート電圧を印加した場合電気的特性を示すグラフである。
【図２６】図２６は、図１に示す半導体装置の変形例を示す断面模式図である。
【図２７】図２７は、従来の半導体装置を示す断面模式図である。
【符号の説明】
【００５８】
１…基板
２…埋込絶縁膜
３、５、２０、２２、３１、３２…第１の領域
３ａ…引き出し部（第３の領域）
４、２１、３０…ボディ部
４ａ…チャネル領域
５…第２の領域
６、９、２７…層間絶縁膜
２４、３４…層間絶縁膜
７、２５、３５…ゲート絶縁膜
８、２６、３６…ゲート電極
８ａ…ポリシリコン層
１０、１１、１２、１３、２８、２９、３０、３１、３８、３９、４０、４１…コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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