(57)【要約】【課題】  サージの印加時に全てのＭＯＳがオンし易い保護回路を備えた半導体装置を提供する。【解決手段】  サージから内部回路を保護する保護回路を備えた半導体装置であって、ウェル領域を備えている。ウェル領域内には、一方向に沿って配列されている複数のＭＯＳ構造と、第１配線に接続されているウェルタップ領域が形成されている。各ＭＯＳ構造は、第１配線に接続されているソース領域と、第２配線に接続されているドレイン領域と、ソース領域とドレイン領域の間のウェル領域に絶縁膜を介して対向しているゲート電極を備えている。ウェルタップ領域は、複数のＭＯＳ構造の配列を延長した範囲内に形成されている。ウェル領域の第１導電型不純物濃度が、前記一方向に沿って見たときに、前記延長した範囲内のウェルタップ領域に近い位置よりもそのウェルタップ領域から遠い位置で高くなっている。【選択図】図３
2010073944.tif 000002
【特許請求の範囲】
【請求項１】
第１電位が印加される第１配線と、第２電位が印加される第２配線と、第１配線と第２配線の間に入力されるサージから内部回路を保護する保護回路を備えた半導体装置であって、
保護回路は、第１導電型であり、半導体基板の表面に臨む領域に形成されているウェル領域を備えており、
ウェル領域内には、一方向に沿って配列されている複数のＭＯＳ構造と、第１配線に接続されているウェルタップ領域が形成されており、
各ＭＯＳ構造は、
第２導電型であり、半導体基板の前記表面に臨む領域に形成されており、第１配線に接続されているソース領域と、
第２導電型であり、半導体基板の前記表面に臨む領域にソース領域から分離されて形成されており、第２配線に接続されているドレイン領域と、
ソース領域とドレイン領域の間のウェル領域に絶縁膜を介して対向しているゲート電極を備えており、
ウェルタップ領域は、ウェル領域より第１導電型不純物濃度が高い第１導電型であり、少なくとも前記複数のＭＯＳ構造の配列をその配列方向に延長した範囲内の半導体基板の前記表面に臨む領域に形成されており、
ウェル領域の第１導電型不純物濃度が、複数のＭＯＳ構造が配列されている前記一方向に沿って見たときに、前記延長した範囲内に形成されているウェルタップ領域に近い位置よりもそのウェルタップ領域から遠い位置で高くなっていることを特徴とする半導体装置。
【請求項２】
半導体基板の前記表面において、ウェルタップ領域が、複数のＭＯＳ構造が形成されている領域を取り囲むように形成されており、
ウェルタップ領域に囲まれた範囲内のウェル領域の第１導電型不純物濃度が、複数のＭＯＳ構造が配列されている前記一方向に沿って見たときに、外周部よりも中央部で高くなっていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージから内部回路を保護する保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、サージから内部回路を保護する保護回路を備えた半導体装置が開示されている。図７は、特許文献１に開示されているような、一般的な保護回路２２０の回路図を例示している。図７の例では、半導体装置は、高電位配線２０２と、低電位配線２０４を備えている。高電位配線２０２は所定の電位ＶＨに接続され、低電位配線２０４は電位ＶＨより低い電位ＶＬに接続される。なお、電位ＶＨ、ＶＬは、変動する信号電位である場合がある。高電位配線２０２と、低電位配線２０４は、内部回路２１０に接続されている。高電位配線２０２と低電位配線２０４の間には、保護回路２２０が接続されている。なお、図７の例では、ＮＭＯＳ型の保護回路２２０を示している。
【０００３】
図８は、半導体基板に形成されている保護回路２２０の断面図を例示している。図８に示すように、保護回路２２０は、ウェル領域２２２と、ウェル領域２２２内に形成されているウェルタップ領域２２４と、ウェル領域２２２内に形成されている多数のＮＭＯＳ構造２２６を備えている。なお、図８では、多数のＮＭＯＳ構造２２６のうち、ＮＭＯＳ構造２２６ａ〜２２６ｃが存在する範囲を示している。ウェル領域２２２は、ｐ型領域である。ウェルタップ領域２２４は、ウェル領域２２２よりｐ型不純物濃度が高いｐ型領域であり、低電位配線２０４に接続されている。ＮＭＯＳ構造２２６は、Ｎ型のソース領域２２８と、Ｎ型のドレイン領域２３０と、ゲート電極２３２をそれぞれ備えている。なお、図８の例では、ＮＭＯＳ構造２２６ｂと２２６ｃのソース領域２２８が共通化されており、ＮＭＯＳ構造２２６ａと２２６ｂのドレイン領域２３０が共通化されている。ソース領域２２８は、低電位配線２０４に接続されている。ドレイン領域２３０は、高電位配線２０２に接続されている。ゲート電極２３２は、ソース領域２２８とドレイン領域２３０の間のウェル領域２２２に絶縁膜２３４を介して対向している。ゲート電極２３２は、低電位配線２０４に接続されている。ＮＭＯＳ構造２２６（すなわち、ソース領域２２８と、ドレイン領域２３０と、ゲート電極２３２）と、ゲート電極２３２の下部のウェル領域２２２によって、ＮＭＯＳが形成されている。以下では、ＮＭＯＳ構造２２６とウェル領域２２２によって形成されている各ＮＭＯＳを、ＮＭＯＳ２２６という。複数のＮＭＯＳ２２６は、高電位配線２０２と低電位配線２０４の間に並列に接続されている。このため、図７では、複数のＮＭＯＳ２２６を１つの回路記号で示している。また、この保護回路２２０では、ウェルタップ領域２２４と、ウェル領域２２２と、ドレイン領域２３０によって、高電位配線２０２と低電位配線２０４の間にダイオードが形成されている。図７では、このダイオードをダイオード２４０として示している。
【０００４】
図７及び図８を参照して、保護回路２２０の動作について説明する。
サージが印加されていない場合には、ダイオード２４０に逆電圧が印加されるので、ダイオード２４０はオンしない。また、ＮＭＯＳ２２６のゲート電極２３２には所定電圧が印加されていないので、ＮＭＯＳ２２６はオンしない。したがって、高電位配線２０２と低電位配線２０４の間に印加されている電圧が、内部回路２１０に印加される。
【０００５】
高電位配線２０２と低電位配線２０４の間に、高電位配線２０２側がプラスとなるサージが印加された場合を考える。この場合、最初に、ウェル領域２２２とドレイン領域２３０の境界のＰＮ接合に、逆方向にサージが印加される。サージがＰＮ接合のアバランシェ電圧まで上昇すると、ウェル領域２２２とドレイン領域２３０の境界のＰＮ接合がアバランシェ降伏する。すると、図８に示すように、ドレイン領域２３０、ウェル領域２２２、及び、ウェルタップ領域２２４を介して、高電位配線２０２から低電位配線２０４に電流２５０（以下、アバランシェ電流２５０という）が流れる。すると、ウェル領域２２２が電気抵抗を有しているので、ウェル領域２２２内の電位が上昇する。一方、ソース領域２２８の電位は、低電位配線２０４と略等しい。このため、ソース領域２２８とウェル領域２２２の境界のＰＮ接合に順電圧が印加される。この順電圧が、サージの上昇によってＰＮ接合のオン電圧以上まで上昇すると、ソース領域２２８とウェル領域２２２の境界のＰＮ接合がオンする。すなわち、ＮＭＯＳ２２６がオンし、図８の矢印２５２に示すように電流が流れる。このようにＮＭＯＳがオンする現象を、スナップバック現象という。ＮＭＯＳ２２６がオンすると、高電位配線２０２と低電位配線２０４の間により大きい電流が流れる。これによって、サージが減衰し、内部回路２１０に高いサージが印加されることが防止される。
【０００６】
高電位配線２０２と低電位配線２０４の間に、低電位配線２０４側がプラスとなるサージが印加された場合を考える。この場合には、ダイオード２４０がオンし、低電位配線２０４から高電位配線２０２に向けて電流が流れる。これによって、サージが減衰し、内部回路２１０に高いサージが印加されることが防止される。
【０００７】
なお、図７及び８では、ＮＭＯＳ型の保護回路２２０について説明したが、ＰＭＯＳ型の保護回路も存在する。ＰＭＯＳ型の保護回路は、ＮＭＯＳ型の保護回路２２０のＮ型領域とＰ型領域を反転させた構造を有している。ＰＭＯＳ型の保護回路の場合、ウェルタップ領域とドレイン領域とゲート電極が高電位配線に接続され、ソース領域が低電位配線に接続される。
【０００８】
【特許文献１】特開２００７−３３５４６３号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、保護回路にサージが印加されてＭＯＳがスナップバック現象によってオンする場合には、最初に、ウェル領域内にアバランシェ電流が流れ、アバランシェ電流によりウェル領域内に生じる電位によってＭＯＳがオンする。アバランシェ電流が流れる際にウェル領域内に生じる電位は、位置によって異なる。
例えば、図７、８の保護回路２２０の場合は、ウェル領域２２２内の電位は、アバランシェ電流２５０の下流側であるウェルタップ領域２２４に近い位置ほど低くなる。したがって、ソース領域２２８とウェル領域２２２の境界のＰＮ接合に印加される順電圧は、ウェルタップ領域２２４から遠いＮＭＯＳ２２６ほど大きくなる。このため、ウェルタップ領域２２４から遠いＮＭＯＳ２２６ほどオンし易い。ウェルタップ領域２２４から遠いＮＭＯＳ２２６が先にオンすると、ウェルタップ領域２２４に近いＮＭＯＳ２２６（例えば、ＮＭＯＳ２２６ａ）がオンしない場合がある。オンしないＮＭＯＳ２２６が存在すると、保護回路２２０でサージを十分に減衰させることができない場合がある。ＰＭＯＳ型の保護回路においても、同様に、ウェルタップ領域に近いＰＭＯＳがオンし難いという問題がある。
【００１０】
以上に説明したように、従来のＭＯＳ型の保護回路では、サージの印加時に一部のＭＯＳがオンしない場合があり、サージを十分に減衰させることができないという問題があった。
【００１１】
本発明は、上述した実情に鑑みて創作されたものであり、サージの印加時に全てのＭＯＳがオンし易い保護回路を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１電位が印加される第１配線と、第２電位が印加される第２配線と、第１配線と第２配線の間に入力されるサージから内部回路を保護する保護回路を備えている。保護回路は、第１導電型であり、半導体基板の表面に臨む領域に形成されているウェル領域を備えている。ウェル領域内には、一方向に沿って配列されている複数のＭＯＳ構造と、第１配線に接続されているウェルタップ領域が形成されている。各ＭＯＳ構造は、第２導電型であり、半導体基板の前記表面に臨む領域に形成されており、第１配線に接続されているソース領域と、第２導電型であり、半導体基板の前記表面に臨む領域にソース領域から分離されて形成されており、第２配線に接続されているドレイン領域と、ソース領域とドレイン領域の間のウェル領域に絶縁膜を介して対向しているゲート電極を備えている。ウェルタップ領域は、ウェル領域より第１導電型不純物濃度が高い第１導電型であり、少なくとも前記複数のＭＯＳ構造の配列をその配列方向に延長した範囲内の半導体基板の前記表面に臨む領域に形成されている。ウェル領域の第１導電型不純物濃度が、複数のＭＯＳ構造が配列されている前記一方向に沿って見たときに、前記延長した範囲内に形成されているウェルタップ領域に近い位置よりもそのウェルタップ領域から遠い位置で高くなっている。
この半導体装置では、複数のＭＯＳ構造が配列されている方向に沿って見たときに、ウェル領域の第１導電型不純物濃度が、ウェルタップ領域に近い位置よりもウェルタップ領域から遠い位置で高くなっている。このため、ウェル領域の電気抵抗率が、ウェルタップ領域に近い位置よりもウェルタップ領域から遠い位置で低くなっている。すなわち、ウェルタップ領域から遠い位置のウェル領域は、ウェルタップ領域までの距離が長いが、ウェル領域の電気抵抗率が低い。このため、ウェルタップ領域に達するまでの電気抵抗が、ウェルタップ領域から遠い位置と、ウェルタップ領域に近い位置とでそれほど変わらない。したがって、アバランシェ電流が流れたときにウェル領域内に生じる電位差（すなわち、位置による電位の差）が、従来に比べて小さくなる。このため、複数のＭＯＳが同時にオンし易い。このように、本発明の半導体装置によれば、ウェルタップ領域から遠いＭＯＳがオンし、ウェルタップ領域に近いＭＯＳがオンしないという現象が生じることを抑制することができる。
【００１３】
上述した半導体装置は、半導体基板の前記表面において、ウェルタップ領域が、複数のＭＯＳ構造が形成されている領域を取り囲むように形成されていることが好ましい。そして、ウェルタップ領域に囲まれた範囲内のウェル領域の第１導電型不純物濃度が、前記一方向に沿って見たときに、外周部よりも中央部で高くなっていることが好ましい。
【発明の効果】
【００１４】
以上に説明したように、本発明の半導体装置によれば、ウェルタップ領域から遠いＭＯＳだけがオンし、ウェルタップ領域に近いＭＯＳがオンしないという現象が生じることを抑制することができる。このため、サージの印加時に全てのＭＯＳがオンし易くなり、内部回路をより好適にサージから保護することができる。
【発明を実施するための最良の形態】
【００１５】
（実施例）
実施例に係る半導体装置について説明する。実施例の半導体装置は、内部回路と保護回路を有している。内部回路は、ＳＩＧ配線とＧＮＤ配線に接続されている。保護回路は、ＳＩＧ配線とＧＮＤ配線の間に介装されている。ＳＩＧ配線は、ＧＮＤ配線より高い電位の信号が入力される配線である。
【００１６】
図１は、実施例の半導体装置のうち、保護回路１０が形成されている領域を半導体基板１２の上面側から見た平面図を示している。また、図２は、図１のＩＩ−ＩＩ線断面図を示している。なお、図１では、半導体基板１２上に形成されている配線（ＳＩＧ配線、ＧＮＤ配線）、絶縁膜等の図示を省略している。また、図１では、図の見易さを考慮して、ゲート電極３４を斜線模様で示している。なお、以下では、図１の左右方向をＸ方向といい、図１の上下方向（Ｘ方向と直交する方向）をＹ方向という。
【００１７】
図１、２に示すように、半導体基板１２には、Ｐ型のウェル領域３０が形成されている。ウェル領域３０は、半導体基板１２の上面から所定の深さまで形成されている。
ウェル領域３０内には、複数のＮＭＯＳ構造を備えたＮＭＯＳ領域３１が形成されている。各ＮＭＯＳ構造は、ドレイン領域３２とゲート電極３４とソース領域３６を備えている。すなわち、ウェル領域３０内に、Ｎ型のドレイン領域３２とゲート電極３４とＮ型のソース領域３６がそれぞれ複数個形成されている。ドレイン領域３２とゲート電極３４とソース領域３６は、Ｙ方向に長く伸びており、Ｘ方向に配列されている。ドレイン領域３２とソース領域３６は、半導体基板１２の上面（すなわち、ウェル領域３０の上面）に臨む範囲に形成されている。ドレイン領域３２とソース領域３６は、所定間隔を隔ててＸ方向に交互に繰り返し形成されている。したがって、ドレイン領域３２とソース領域３６の間で、ウェル領域３０が半導体基板１２の上面に露出している。ドレイン領域３２は、その上部に形成されているコンタクトホール３２ｄ（図１参照）によって、ＳＩＧ配線５０に接続されている。ソース領域３６は、その上部に形成されているコンタクトホール３６ａによって、ＧＮＤ配線５２に接続されている。ドレイン領域３２とソース領域３６の間でウェル領域３０が上面に露出している範囲の半導体基板１２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５上には、ゲート電極３４が形成されている。すなわち、ゲート電極３４は、ドレイン領域３２とソース領域３６の間のウェル領域３０の上面に、ゲート絶縁膜３５を介して対向している。ゲート電極３４は、ＧＮＤ配線５２に接続されている。
ドレイン領域３２は、第１領域３２ａと高抵抗領域３２ｂと第２領域３２ｃを備えている。図示していないが、第１領域３２ａと第２領域３２ｃの上面全域には、低抵抗のシリサイド膜が形成されている。シリサイド膜によって、第１領域３２ａと第２領域３２ｃは低抵抗化されている。高抵抗領域３２ｂは、第１領域３２ａ及び第２領域３２ｃより浅い範囲に形成されている。高抵抗領域３２ｂは、第１領域３２ａ及び第２領域３２ｃより不純物濃度が低い。また、高抵抗領域３２ｂの上面にはシリサイド膜が形成されていない。したがって、高抵抗領域３２ｂは高抵抗化されている。図１に示すように、高抵抗領域３２ｂはＹ方向に延設されており、第１領域３２ａと第２領域３２ｃを分離している。これによって、第１領域３２ａから第２領域３２ｃに向かう電流経路が高抵抗化されている。上述したコンタクトホール３２ｄは、第１領域３２ａ上に形成されている。
一方、ソース領域３６の上面には、全面に亘ってシリサイド膜が形成されている。これによって、ソース領域３６は低抵抗化されている。
【００１８】
上述したＮＭＯＳ構造によってＮＭＯＳ４０が形成されている。すなわち、ゲート電極３４と、ゲート電極３４と対向する範囲のウェル領域３０と、ゲート電極３４の両隣のドレイン領域３２及びソース領域３６によって、ＮＭＯＳ４０が形成されている。各ＮＭＯＳ４０は、隣接するＮＭＯＳ４０とドレイン領域３２及びソース領域３６を共有している。これによって、ＮＭＯＳ領域３１内にＮＭＯＳ４０が高密度に集積して形成されている。
【００１９】
図１、２に示すように、ウェル領域３０内には、ウェルタップ領域３８が形成されている。ウェルタップ領域３８は、半導体基板１２の上面（すなわち、ウェル領域３０の上面）に臨む範囲に形成されている。また、ウェルタップ領域３８は、ＮＭＯＳ領域３１の周囲を囲むように形成されている。ウェルタップ領域３８は、ウェル領域３０よりもＰ型不純物濃度が高いＰ型領域である。ウェルタップ領域３８は、その上部に形成されているコンタクトホール３８ａによって、ＧＮＤ配線５２に接続されている。
【００２０】
図３は、ウェル領域３０内における図１のＸ方向のＰ型不純物濃度の分布を示している。なお、図３では、図２の深さＨ１の位置（ＮＭＯＳ構造及びウェルタップ領域３８より深い位置）におけるＰ型不純物濃度を示している。図３の横軸は、ウェル領域３０内におけるＸ方向の位置を示している。図示するように、ウェル領域３０内のＰ型不純物濃度は、中央部で最も高く、外周部（ウェルタップ領域３８側）に向かうに従って低くなっている。一方、Ｙ方向におけるウェル領域３０内のＰ型不純物濃度は、何れの位置でも略一定である。すなわち、Ｙ方向の何れの位置においても、Ｘ方向におけるＰ型不純物濃度は、図３に示す分布となっている。
【００２１】
次に、保護回路１０の動作について説明する。
ＳＩＧ配線５０とＧＮＤ配線５２の間に、ＧＮＤ配線５２側がプラスとなるサージが印加された場合を考える。この場合、ＧＮＤ配線５２から、ウェルタップ領域３８とウェル領域３０とドレイン領域３２を経由してＳＩＧ配線５０に至る経路によって形成されているダイオードがオンする。これによって、ＧＮＤ配線５２からＳＩＧ配線５０に電流が流れ、サージが減衰する。
【００２２】
ＳＩＧ配線５０とＧＮＤ配線５２の間に、ＳＩＧ配線５０側がプラスとなるサージが印加された場合を考える。ＳＩＧ配線５０側がプラスとなるサージが印加されると、ＮＭＯＳ４０がスナップバック現象によりオンし、サージが減衰する。以下に、ＮＭＯＳ４０のスナップバック現象について、詳細に説明する。
図４のグラフＣ１は、本実施例のＮＭＯＳ４０のスナップバック特性を示すグラフである。図４の横軸はＳＩＧ配線５０とＧＮＤ配線５２の間に印加されるサージ電圧Ｖ１（ＳＩＧ配線５０側をプラスとしたときの電圧）を示しており、図４の縦軸はＳＩＧ配線５０からＧＮＤ配線５２に流れる電流Ｉ１を示している。
まず、サージの入力により、図４の矢印Ｂ１に示すように、電圧Ｖ１が上昇する。このときには、ウェル領域３０とドレイン領域３２の境界のＰＮ接合に、電圧Ｖ１と略等しい電圧が逆方向に印加される。この段階では、電流Ｉ１はゼロである。電圧Ｖ１がＰＮ接合のアバランシェ電圧ＶＡ以上に上昇すると、ウェル領域３０とドレイン領域３２の境界のＰＮ接合がアバランシェ降伏する。すると、ドレイン領域３２とウェル領域３０とウェルタップ領域３８を経由して、ＳＩＧ配線５０からＧＮＤ配線５２に向けて電流Ｉ１（アバランシェ電流）が流れはじめる。その後は、図４の矢印Ｂ２に示すように、電圧Ｖ１の上昇に伴って電流Ｉ１が増加する。電流Ｉ１がウェル領域３０内を流れると、ウェル領域３０内の電気抵抗によってウェル領域３０の電位が上昇する。すると、ソース領域３６の電位がＧＮＤ配線５２と略等しいために、ソース領域３６とウェル領域３０の境界のＰＮ接合に順電圧が印加される。電圧Ｖ１がトリガ電圧ＶＴ１まで上昇すると、ソース領域３６とウェル領域３０の境界のＰＮ接合に印加される順電圧がＰＮ接合のオン電圧より高くなり、そのＰＮ接合がオンする。すなわち、ＮＭＯＳ４０がオンする（スナップバック現象）。これによって、ドレイン領域３２とウェル領域３０とソース領域３６を経由して、ＳＩＧ配線５０からＧＮＤ配線５２に向けて電流Ｉ１が流れる。すると、図４の矢印Ｂ３に示すように、電流Ｉ１が上昇しながら電圧Ｖ１が急激に低下する。電圧Ｖ１が所定値まで低下した後は、図４の矢印Ｂ４に示すように、電流Ｉ１が上昇するとともに電圧Ｖ１が緩やかに上昇する。そして、サージの大きさに応じた量の電荷がＳＩＧ配線５０からＧＮＤ配線５２に流れることで、サージが減衰する。したがって、電圧Ｖ１が極端に高くなることが防止される。なお、保護回路１０では、高抵抗領域３２ｂによってドレイン領域３２が高抵抗化されている。これによって、ＮＭＯＳ４０のスナップバック後（図４の矢印Ｂ４の動作状態のとき）に、電圧Ｖ１の上昇が抑制されている。このように、ＮＭＯＳ４０がスナップバック現象によってオンすることにより、サージが高くなることが防止される。これによって、内部回路にサージが印加されることが防止される。
【００２３】
なお、図３に示したように、本実施例の保護回路１０では、ウェル領域３０内のＰ型不純物濃度が外周部に向かうに従って低くなっている。これによって、ＳＩＧ配線５０側がプラスとなるサージが印加されたときに、ＮＭＯＳ４０のうちの一部がオンしないという現象が生じることが抑制されている。以下に、ウェル領域３０内のＰ型不純物濃度が一定である保護回路と、本実施例の保護回路１０を比較して、その理由を説明する。
【００２４】
ウェル領域３０内のＰ型不純物濃度がＸ方向において略一定である保護回路では、ウェル領域３０内の電気抵抗率がＸ方向の位置によらず略一定である。したがって、ソース領域３６周辺のウェル領域３０からウェルタップ領域３８に至るまでの電気抵抗が、ソース領域３６の位置によって異なる。例えば、ＮＭＯＳ領域３１の右側端部に形成されているソース領域３６ｂ（図１参照）は、Ｙ方向の両端部とＸ方向の右側端部において、ウェルタップ領域３８と近接している。したがって、ソース領域３６ｂ周辺のウェル領域３０からウェルタップ領域３８に至るまでの電気抵抗は小さい。一方、ＮＭＯＳ領域３１の中央部近傍に形成されているソース領域３６ｃ（図１参照）は、Ｙ方向の両端部ではウェルタップ領域３８と近接しているが、Ｘ方向においてはウェルタップ領域３８までの距離が長い。すなわち、ソース領域３６ｃからウェルタップ領域３８までの平均距離が長い。したがって、ソース領域３６ｃ周辺のウェル領域３０からウェルタップ領域３８に至るまでの電気抵抗は大きい。このため、各ＮＭＯＳ４０のスナップバック特性は、ＮＭＯＳ４０の位置によって異なる。中央部のＮＭＯＳ４０（例えば、ソース領域３６ｃを含むＮＭＯＳ４０）は、図４のグラフＣ２に示すスナップバック特性を有する。外周部のＮＭＯＳ４０（例えば、ソース領域３６ｂを含むＮＭＯＳ４０）は、図４のグラフＣ３に示すスナップバック特性を有する。すなわち、中央部のソース領域３６ｃ周辺のウェル領域３０では、ウェルタップ領域３８に至るまでの電気抵抗が高いので、アバランシェ電流が流れたときに電位が上昇し易い。したがって、図４のグラフＣ２、Ｃ３に示すように、中央部のＮＭＯＳ４０のトリガ電圧ＶＴ２が、外周部のＮＭＯＳ４０のトリガ電圧ＶＴ３より低くなる。このため、この保護回路にＳＩＧ配線５０側がプラスとなるサージが印加されると、中央部のＮＭＯＳ４０だけがオンし、外周部のＮＭＯＳ４０がオンしないという現象が生じる場合がある。このため、サージを十分に減衰させることができない場合がある。
【００２５】
一方、本実施例の保護回路１０では、図３に示すように、ウェル領域３０内のＰ型不純物濃度が、Ｘ方向の中央部で高く、外周部に向かうほど低くなっている。このため、ウェル領域３０の電気抵抗率が、Ｘ方向の中央部で低く、外周部に向かうほど高くなっている。すなわち、ウェルタップ領域３８までの距離が長い中央部のソース領域３６周辺のウェル領域３０では電気抵抗率が低く、ウェルタップ領域３８までの距離が短い外周部のソース領域３６周辺のウェル領域３０では電気抵抗率が高い。これによって、ソース領域３６周辺のウェル領域３０からウェルタップ領域３８に至るまでの電気抵抗が、ソース領域３６の位置によらず略一定となっている。したがって、本実施例の保護回路１０では、全てのＮＭＯＳ４０のスナップバック特性が、図４のグラフＣ１と略一致する特性となっている。したがって、保護回路１０にＳＩＧ配線５０側がプラスとなるサージが印加されたときには、全てのＮＭＯＳ４０が略同時にスナップバック現象によってオンし易い。外周部のＮＭＯＳ４０がオンしないという現象が生じることが抑制される。
【００２６】
以上に説明したように、本実施例の保護回路１０では、ＮＭＯＳ領域３１を囲むようにしてウェルタップ領域３８が形成されているとともに、ウェルタップ領域３８に囲まれた範囲内のウェル領域３０内のＰ型不純物濃度が、Ｘ方向において、外周部よりも中央部で高くなっている。ＮＭＯＳ領域３１を囲むようにしてウェルタップ領域３８が形成されてので、各ＮＭＯＳ４０からウェルタップ領域３８までの距離（最短距離）の差が小さい。但し、ＮＭＯＳ領域３１を囲むようにウェルタップ領域３８を形成したとしても、配列の端部のＮＭＯＳ４０は３方でウェルタップ領域３８と近接するが、配列の中央部のＮＭＯＳ４０は２方でのみウェルタップ領域３８と近接する。したがって、配列の端部のＮＭＯＳ４０は、中央部のＮＭＯＳ４０よりウェルタップ領域３８までの平均的な距離が短い。従来の保護回路では、このような平均的な距離の差によって生じる電気抵抗の差によって、各ＮＭＯＳ４０のスナップバック特性に差が生じる。しかしながら、本実施例の保護回路１０では、ウェルタップ領域３８に囲まれた範囲内のウェル領域３０内のＰ型不純物濃度が、Ｘ方向において、外周部よりも中央部で高くなっている。これによって、各ＮＭＯＳ４０からウェルタップ領域３８までの電気抵抗が均一化されている。これによって、各ＮＭＯＳ４０のスナップバック特性（すなわち、トリガ電圧ＶＴ）が、ＮＭＯＳ４０の位置によらず略等しくされている。したがって、外周部のＮＭＯＳ４０がオンしないという現象が生じることが抑制される。
【００２７】
なお、上述した実施例では、ＮＭＯＳ型の保護回路１０について説明したが、ＰＭＯＳ型の保護回路においても本発明を適用できる。ＰＭＯＳ型の保護回路は、ＮＭＯＳ型の保護回路１０のＮ型領域とＰ型領域を反転させた構造を有している。ＰＭＯＳ型の保護回路の場合には、Ｎ型のウェル領域のＮ型不純物濃度を、外周部よりも中央部で高くする。これによって、各ＰＭＯＳのスナップバック特性の差を小さくし、外周部のＰＭＯＳがオンしない現象が生じることを抑制することができる。
【００２８】
なお、本実施例の保護回路１０のウェル領域３０（Ｐ型不純物濃度がＸ方向において変化しているウェル領域３０）は、以下のようにして好適に形成することができる。図５は、ウェル領域３０を形成するためにイオン注入を行う際に形成するマスク６０を示している。図５のＸ方向及びＹ方向は、図１のＸ方向及びＹ方向に対応している。図５に示すように、多数の開口部６２が形成されているマスク６０を形成する。開口部６２の開口率は、Ｘ方向の中央部で高く、Ｘ方向の外周部に向かうに従って低くなっている。このマスク６０を半導体基板１２上に形成し、Ｐ型不純物をイオン注入する。これによって、図６に示すように、半導体基板１２にＰ型不純物濃度が高い領域８０が離散的に形成される。イオン注入を行ったら、その後に半導体基板１２を熱処理する。すると、注入されたＰ型不純物が拡散し、離散的に形成されていた領域８０が互いに結合する。熱処理前の状態では、Ｘ方向の外周部ほど領域８０の面積比率（半導体基板１２の上面から見たときの面積比率）が小さいため、熱処理後に外周部ほどＰ型不純物濃度が低くなる。これによって、図３に示すようにＰ型不純物濃度がなだらかに変化するウェル領域３０が形成される。ウェル領域３０を形成したら、従来公知の方法によって半導体基板１２中に必要な構造を形成する。これによって、保護回路１０を有する半導体装置を製造することができる。
【００２９】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３０】
【図１】保護回路１０を半導体基板１２の上面から見た平面図。
【図２】図１のＩＩ−ＩＩ線断面図。
【図３】ウェル領域３０内のＸ方向におけるＰ型不純物濃度を示すグラフ。
【図４】ＮＭＯＳのスナップバック特性を示すグラフ。
【図５】ウェル領域３０を形成するためのイオン注入時に用いるマスク６０を示す図。
【図６】イオン注入後の半導体基板１２の断面図。
【図７】従来の保護回路２２０の断面図。
【図８】従来の保護回路２２０の回路図。
【符号の説明】
【００３１】
１０：保護回路
１２：半導体基板
３０：ウェル領域
３１：ＮＭＯＳ領域
３２：ドレイン領域
３２ｄ：コンタクトホール
３２ａ：第１領域
３２ｂ：高抵抗領域
３２ｃ：第２領域
３４：ゲート電極
３５：ゲート絶縁膜
３６：ソース領域
３６ａ：コンタクトホール
３８：ウェルタップ領域
３８ａ：コンタクトホール
４０：ＮＭＯＳ
５０：ＳＩＧ配線
５２：ＧＮＤ配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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