(57)【要約】【課題】ワード線の駆動トランジスタの特性が劣化した場合においてもワード線への転送電圧を補正することが可能な半導体記憶装置を提供する。【解決手段】電圧生成回路９１は、書き込み時に書き込み電圧より高い第１の電圧を生成し、消去時に消去電圧を生成する。第１のトランジスタTr_LIMは、電圧生成回路により生成された第１の電圧が電流通路の一端及びゲートに供給され、電流通路の他端から書き込み電圧を出力する。駆動トランジスタTr_0、Tr_1、Tr_2…は、電流通路の一端がワード線に接続され、ゲートに第１の電圧が供給され、電流通路の他端に書き込み電圧が供給される。ストレス印加手段９６は、消去時に第１のトランジスタの電流通路の他端に消去電圧を供給する。【選択図】図２
2010160866.tif 000002
【特許請求の範囲】
【請求項１】
書き込み時に書き込み電圧より高い第１の電圧を生成し、消去時に消去電圧を生成する電圧生成回路と、
前記電圧生成回路により生成された第１の電圧が電流通路の一端及びゲートに供給され、電流通路の他端から前記書き込み電圧を出力する第１のトランジスタと、
電流通路の一端がワード線に接続され、ゲートに前記第１の電圧が供給され、電流通路の他端に前記書き込み電圧が供給される駆動トランジスタと、
消去時に前記第１のトランジスタの電流通路の他端に前記消去電圧を供給するストレス印加手段と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ストレス印加手段は、電流通路の一端に前記消去電圧が供給され、ゲートに前記消去電圧より高い第２の電圧が供給され、電流通路の他端が前記第１のトランジスタの電流通路の他端に接続された第２のトランジスタからなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２のトランジスタは、前記第１のトランジスタとほぼ同数回消去電圧が印加されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１の電圧は、前記書き込み電圧より、前記第１のトランジスタの閾値電圧分高い電圧であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第２の電圧は、前記消去電圧より、前記第２のトランジスタの閾値電圧分高い電圧であることを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤフラッシュメモリなどの半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリは、カラム方向に配置された複数のセルが直列接続されてＮＡＮＤユニットを構成し、複数のＮＡＮＤユニットによりブロックが構成されている。データの書き込みは、選択されたワード線に接続された複数のメモリセル毎に行なわれ、データの消去は、ブロック単位に行われる。
【０００３】
ＮＡＮＤフラッシュメモリの書き込み電圧VPGMや消去電圧VERAは、例えば電源電圧を昇圧する昇圧回路を用いて生成される（例えば特許文献１参照）。ＮＡＮＤフラッシュメモリにおいて、選択されたブロックのワード線に接続されたメモリセルにデータを書き込む場合、書き込み電圧VPGMは、駆動トランジスタを介してワード線に転送される。この駆動トランジスタの電流通路の一端は、書き込み電圧VPGMが供給される制御ゲートドライバに接続され、他端はワード線に接続されている。さらに、ゲートはロウデコーダに接続されている。ロウデコーダが活性化されることにより駆動トランジスタがオンし、制御ゲートドライバから供給される書き込み電圧VPGMがワード線に転送される。また、書き込み電圧VPGMを転送するため、ロウデコーダから駆動トランジスタのゲートに供給される電圧は、書き込み電圧VPGMより、駆動トランジスタの閾値電圧Vth分だけ高い電圧VPGMH（= VPGM + Vth）に設定されている。
【０００４】
一方、消去時において、選択されたブロックのワード線には駆動トランジスタを介して０Ｖが転送される。すなわち、駆動トランジスタのゲートは電圧VPGMH、制御ゲートドライバの出力電圧が０Ｖとされ、ワード線が０Ｖに設定される。さらに、ｐ型の基板は０Ｖから消去電圧VERAに昇圧される。このため、制御ゲートと基板との間に消去電圧VERAの電位差が生じ、浮遊ゲートから基板に電子が引き抜かれる。
【０００５】
また、非選択ブロックにおいて、駆動トランジスタのゲートは０Ｖ、制御ゲートドライバの出力電圧が０Ｖであるため、駆動トランジスタがオフとなり、この駆動トランジスタに接続されたワード線はフローティング状態となる。消去時において、ｐ型の基板は０Ｖから消去電圧VERAに昇圧される。このため、基板と制御ゲートとの容量結合により制御ゲートの電位が０ＶからVERA程度まで上昇し、基板と制御ゲートとに電位差が生じないため、消去非選択となる。
【０００６】
ところで、消去時に非選択ブロックの駆動トランジスタは、ドレイン（ワード線）が消去電圧VERAに昇圧され、ゲートとソースの電圧は０Ｖとされている。このため、ドレインとゲート間や、ドレインとソース間に高電界が印加されている。したがって、消去が繰り返し行われると駆動トランジスタの特性が変動する可能性がある。
【０００７】
一方、昇圧電圧VPGMHから書き込み電圧VPGMを生成するトリミングトランジスタTr_LIMは、消去が繰り返された場合においても特性が変動することがない。このため、トリミングトランジスタTr_LIMの出力電圧V（Tr_LIM）は、その閾値電圧をVth（Tr_LIM）とすると、次のようになる。
【０００８】
V（Tr_LIM）＝VPGMH − Vth（Tr_LIM）＝ VPGM
ここで、駆動トランジスタの特性変動により、例えば駆動トランジスタの閾値電圧Vthが高くなった場合、書き込み時にワード線に転送できる電圧の変動量をΔVthとすると、転送可能電圧VTｒは次のようになる。
【０００９】
VTｒ ＝ VPGMH -（Vth（Tr_LIM）−ΔVth)＝ VPGM−ΔVth
このように、駆動トランジスタの特性がトリミングトランジスタに対して変動した場合、駆動トランジスタはワード線に書き込み電圧VPGMを転送することが困難となり、書き込み電圧VPGMよりΔVth分だけ低い電圧を供給することとなる。さらに、駆動トランジスタが十分に導通しないため、駆動トランジスタは電流駆動能力も低下する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−５４４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、ワード線の駆動トランジスタの特性が劣化した場合においてもワード線への転送電圧を補正することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置の態様は、書き込み時に書き込み電圧より高い第１の電圧を生成し、消去時に消去電圧を生成する電圧生成回路と、前記電圧生成回路により生成された第１の電圧が電流通路の一端及びゲートに供給され、電流通路の他端から前記書き込み電圧を出力する第１のトランジスタと、電流通路の一端がワード線に接続され、ゲートに前記第１の電圧が供給され、電流通路の他端に前記書き込み電圧が供給される駆動トランジスタと、消去時に前記第１のトランジスタの電流通路の他端に前記消去電圧を供給するストレス印加手段とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明は、ワード線の駆動トランジスタの特性が劣化した場合においてもワード線への転送電圧を補正することが可能な半導体記憶装置を提供する。
【図面の簡単な説明】
【００１４】
【図１】本発明が適用される半導体記憶装置の概略構成図。
【図２】本発明の実施形態を示す回路図。
【図３】消去時におけるトランジスタの電位の関係を示す図。
【図４】消去時における別のトランジスタの電位の関係を示す図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１６】
図１は、半導体記憶装置の概略構成を示している。図１において、メモリセルアレイ１は、例えばＮＡＮＤフラッシュメモリにより構成されている。すなわち、メモリセルアレイ１は、後述するように消去単位としての複数のブロックに分けられている。各ブロックは、複数のビット線ＢＬと複数のワード線ＷＬと共通ソース線、及び電気的にデータを書き換え可能でロウ方向、カラム方向に配置された例えばＥＥＰＲＯＭセルからなる複数のメモリセルＭＣを含んでいる。ロウデコーダを含むワード線制御回路２は、メモリセルアレイ１のワード線ＷＬに接続され、ワード線の選択及び駆動を行う。センスアンプ回路３は、メモリセルアレイ１のビット線ＢＬに接続され、データの読み出し、書き込み機能、及び書き込みデータを残りの書き込み回数に変換する機能を有している。カラムデコーダ４は、アドレスデコーダ７の出力信号に応じて、メモリセルアレイ１のビット線を選択するカラム選択信号を出力する。
【００１７】
入出力制御回路５は、外部から供給される各種コマンド、アドレス信号、及び書き込みデータを受ける。データ書き込み時、書き込みデータは、入出力制御回路５からデータ入出力バッファ６を介してセンスアンプ回路３に供給される。データ読み出し時、センスアンプ回路３に読み出されたデータは、データ入出力バッファ６を介して、入出力制御回路５に供給され、入出力制御回路５から外部に出力される。
【００１８】
入出力制御回路５からデータ入出力バッファ６に供給されたアドレス信号は、アドレスデコーダ７に供給される。このアドレスデコーダ７によりデコードされた信号は、ワード線制御回路２、及びカラムデコーダ４に供給される。
【００１９】
また、入出力制御回路５からデータ入出力バッファ６に供給されたコマンドは、制御信号発生回路８に供給される。制御信号発生回路８には、外部からチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧発生回路９、アドレスデコーダ７に供給される。
【００２０】
制御電圧発生回路９は、制御信号生成回路８から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイやセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。
【００２１】
図２は、ワード線制御回路２と制御電圧発生回路９の実施形態を示している。メモリセルアレイ１は、複数のブロックBlock0、Block1、Block2 …に分けられている。ワード線制御回路２は、メモリセルアレイ１の各ブロックBlock0、Block1、Block2 …に対応して配置されたロウデコーダRow Decと、複数の駆動トランジスタTr_0、Tr_1、Tr_2 …を有している。例えばブロックBlock0において、複数の駆動トランジスタTr_0、Tr_1、Tr_2 …の電流通路の一端はワード線WL0_0、WL1_0、WL2_0 …に接続されている。これら駆動トランジスタTr_0、Tr_1、Tr_2 …のゲートには、ロウデコーダRow Decの出力信号Trans_0が供給されている。他のブロックBlock1、Block2 …もブロックBlock0と同様の構成とされている。
【００２２】
制御電圧発生回路９において、昇圧回路９１は、例えばチャージポンプ回路により構成され、プログラム時に電源電圧を昇圧して書込み高電圧VPGMHを生成し、消去時に電源電圧を昇圧して消去電圧VERASEを生成する。書込み高電圧VPGMHは、トリミングトランジスタTr_LIMのソース及びゲートに供給される。このトリミングトランジスタTr_LIMは、ソース及びゲートが接続され、ダイオードとして動作し、ドレインから書込み電圧VPGMを出力する。すなわち、昇圧回路９１により生成される電圧VPGMH（＝VPGM＋Vth（Tr_LIM））は、書込み電圧VPGMよりトリミングトランジスタTr_LIMの閾値電圧Vth（Tr_LIM）分だけ高い電圧であり、トリミングトランジスタTr_LIMは、書込み高電圧VPGMHから書込み電圧VPGMを生成する。
【００２３】
このトリミングトランジスタTr_LIMのドレインは書込み電圧リミッタ９２を介して昇圧回路９１に接続されている。この書込み電圧リミッタ９２は、トリミングトランジスタTr_LIMのドレインから出力される書込み電圧VPGMが例えば規定値より高い場合、昇圧回路９１を制御し、出力電圧VPGMHを低下させる。
【００２４】
昇圧回路９１により生成された電圧VPGMHは、ロウデコーダ（VRDEC）ドライバ９３及びコントロールゲート（CG）ドライバ９４＿０、９４＿１、９４＿２に供給される。ロウデコーダドライバ９３から出力される信号VRDECは、各ブロックBlock0、Block1、Block2 …のロウデコーダRowDecに供給される。各ロウデコーダRowDecは、選択された場合、ロウデコーダドライバ９３から供給されたVPGMHレベルの信号VRDECに応じて、VPGMHレベルの信号Trans_0、Trans_1、Trans_2…を生成し、駆動トランジスタTr_0、Tr_1、Tr_2 …のゲートに供給する。
【００２５】
また、トリミングトランジスタTr_LIMのドレインから出力された書込み電圧VPGMは、コントロールゲート（CG）ドライバ９４＿０、９４＿１、９４＿２に供給される。各コントロールゲートドライバ９４＿０、９４＿１、９４＿２は、電圧VPGMHと書込み電圧VPGMとからVPGMレベルの信号CG0、CG1、CG2…を生成し、駆動トランジスタTr_0、Tr_1、Tr_2 …の電流通路の他端に供給する。各駆動トランジスタTr_0、Tr_1、Tr_2 …はゲートにVPGMHレベルの信号Trans_0（、Trans_1、Trans_2…）が供給され、電流通路の他端にVPGMレベルの信号CG0、CG1、CG2…が供給されるため、ワード線WL0_0、WL1_0、WL2_0…に書込み電圧VPGMを供給することができる。
【００２６】
一方、消去時に、昇圧回路９１により生成された消去電圧VERASEは、メモリセルアレイが配置されたＰ型基板又はウェル領域に供給されるとともに、消去電圧リミッタ９５に供給される。この消去電圧リミッタ９５は、例えば消去電圧VERASEが規定値より高くなった場合、昇圧回路９１を制御し、消去電圧VERASEを規定値に等しくなるように制御する。
【００２７】
さらに、前記トリミングトランジスタTr_LIMのドレインには、ストレス印加手段９６を構成するトランジスタTr_VERAの電流通路の一端が接続されている。このトランジスタTr_VERAの電流通路の他端には、昇圧回路９１により生成された消去電圧VERASEが供給され、ゲートには、転送ドライバ９７から電圧VERASEH（＝VERASE＋Vth（Tr_VERA））が供給される。この電圧VERASEHは、消去電圧VERASEよりトランジスタTr_VERAの閾値電圧Vth（Tr_VERA）分だけ高い電圧である。転送ドライバ９７は、消去時に昇圧回路９１から供給される消去電圧VERASEを閾値電圧Vth（Tr_VERA）分だけ昇圧してトランジスタTr_VERAのゲートに供給する。
【００２８】
上記構成において、例えばブロックBlock0のWL0_0に接続されたメモリセルにデータを書き込む場合、昇圧回路９１及びトリミングトランジスタTr_LIMにより生成された書込み電圧VPGMがCGドライバ９４＿０に供給され、CGドライバ９４＿０から出力信号CG0が出力される。ブロックBlock0のロウデコーダRowDecが選択されることにより駆動トランジスタTr_0がオンとなり、CGドライバ９４＿０に出力信号CG0がワード線WL0_0に転送される。
【００２９】
ここで、トリミングトランジスタTr_LIMと駆動トランジスタTr_0の閾値電圧がほぼ等しいとすると、駆動トランジスタTr_0が転送できる電圧VTｒは、次のようになる。
【００３０】
VTｒ ＝ ゲート電位-Vth(Tr_LIM) ＝ VPGMH - Vth(Tr_LIM)
トリミングトランジスタTr_LIMと駆動トランジスタTr_0の閾値電圧がほぼ等しいため、
VTｒ ＝ VPGMH - Vth(Tr_LIM) ＝ VPGMH - Vth(Tr_0)＝ VPGM
となる。
【００３１】
一方、消去時において、例えばブロックBlock１を選択する場合、信号CG0、CG1、CG2…は０Ｖであり、ブロックBlock１のロウデコーダRowDecが選択されることにより、ワード線WL0_1、WL1_1、WL2_1…に０Ｖが転送される。ブロックBlock１以外の非選択Block0、Block2…のワード線は、ゲートが０Ｖ、信号CG0、CG1、CG2…が０Ｖであるため、駆動トランジスタがオフのままであるため、ワード線はフローティング状態となる。消去時は基板が０Ｖから消去電圧VERAに昇圧されるため、基板との容量結合効果によりワード線の電位が０Ｖから消去電圧VERA程度まで上昇し、基板との電位差がないので消去非選択となる。
【００３２】
消去時、非選択のBlockのワード線は消去電圧VERA程度まで上昇するため、駆動トランジスタTr_0、Tr_1、Tr_2…の特性が変動する可能性がある。
【００３３】
しかし、本実施形態の場合、消去動作中にTr_VERA をオンさせ、消去電圧VERASEをトリミングトランジスタTr_LIMのドレインに印加している。このため、図３に示すように、トリミングトランジスタTr_LIMのドレイン(VERASE)−ゲート(０Ｖ)間、及びドレイン（VERASE）−ソース（０Ｖ）間にそれぞれ電位差VERASEの高電界ストレスが印加される。ストレス印加時間は、ｎ個のブロックがあるとすると、消去時間×ｎ個×消去回数となる。
【００３４】
一方、各ブロックの駆動トランジスタは、ブロックが非選択の時にのみ、電位差VERASEの高電界ストレスがかかる。すなわち、図４に示すように、例えば駆動トランジスタTr_0のドレイン（VERASE）−ゲート（０Ｖ）及びドレイン（VERASE）−ソース（０Ｖ）間に電位差VERASEの高電界ストレスが印加される。ストレス印加時間は、ｎ個のブロックがあるとすると、Block0が選択時はストレスがかからないため、消去時間×（ｎ−１）個×消去回数となる。
【００３５】
この状態でワード線WL0_0の書き込みを行った場合、ワード線WL0_0に転送できる電位VTｒは、次のようになる。
【００３６】
VTｒ ＝ゲート電位−閾値電圧＝ VPGMH − {Vth(Tr_0) + ΔVth（Tr_0)｝
＝｛VPGM ＋ (Vth(Tr_LIM) + ΔVth(Tr_LIM))｝
−{Vth(Tr_0) + ΔVth（Tr_0)｝
トリミングトランジスタTr_LIMと駆動トランジスタTr_0の閾値電圧Vthがほぼ等しいとすると
VTｒ ＝ VPGM ＋ ΔVth(Tr_LIM) − ΔVth（Tr_0)
トリミングトランジスタTr_LIMのストレス時間と、駆動トランジスタTr_0のストレス時間は、ブロック数が多いとほぼ等しいと考えられるため、トリミングトランジスタTr_LIMと駆動トランジスタTr_0それぞれの閾値電圧の変動量も等しいと考えると、
VTｒ ＝ VPGM ＋ ΔVth(Tr_LIM) − ΔVth（Tr_0) ≒ VPGM
となる。
【００３７】
上記実施形態によれば、消去時に、トリミングトランジスタTr_LIMのドレインにトランジスタTr_VERAを介して消去電圧を印加し、トリミングトランジスタTr_LIMに駆動トランジスタTr_0、Tr_1、Tr_2…と同等のストレスを印加している。すなわち、トリミングトランジスタTr_LIMは、駆動トランジスタTr_0、Tr_1、Tr_2…と同等の消去電圧、消去時間だけストレスが印加されている。このため、消去非選択時に印加される高電圧により、駆動トランジスタTr_0、Tr_1、Tr_2…の特性が変化した場合においても、トリミングトランジスタTr_LIMの特性が駆動トランジスタと同様に変化されている。したがって、駆動トランジスタの特性が変化した場合においても、ワード線に規定の書き込み電圧を転送することができる。
【００３８】
さらに、駆動トランジスタを十分に導通できるため、駆動トランジスタの電流駆動能力が低下することを防止できる。
【００３９】
尚、上記実施形態は、本発明をＮＡＮＤフラッシュメモリに適用した場合について説明した。しかし、これに限定されるものではなく、ＮＯＲフラッシュメモリなどの不揮発性半導体記憶装置に適用することも可能である。
【００４０】
その他、本発明の要旨を変えない範囲において、種々変形可能なことは勿論である。
【符号の説明】
【００４１】
1…メモリセルアレイ、ＭＣ…メモリセル、２…ワード線制御回路、９…制御電圧発生回路、９１…昇圧回路、９７…転送ドライバ、Tr_LIM、Tr_VERA…トランジスタ、Tr_0、Tr_1、Tr_2…駆動トランジスタ。
【図１】
2010160866.tif 000003
【図２】
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【図３】
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【図４】
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