(57)【要約】【課題】電荷蓄積層と制御電極との間に設ける絶縁膜の絶縁特性をより一層改善する。【解決手段】本発明の半導体装置は、半導体基板２上に第１の絶縁膜５を形成し、第１の絶縁膜５上に電荷蓄積層６を形成し、電荷蓄積層６上に第２の絶縁膜７を形成し、第２の絶縁膜７上に制御電極８を形成して構成されたものであって、第２の絶縁膜７を、第１のシリコン酸化膜７ａと、第１のシリコン酸化膜７ａ上に形成された高誘電率を有する金属酸化膜７ｂと、金属酸化膜７ｂ上に形成された金属窒化膜７ｃと、金属窒化膜７ｃ上に形成された第２のシリコン酸化膜７ｄとから構成したところに特徴を有する。【選択図】図２
2010021186.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極とを備えた半導体装置であって、
前記第２の絶縁膜を、
前記電荷蓄積層上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成された高誘電率を有する金属酸化膜と、
前記金属酸化膜上に形成された金属窒化膜と、
前記金属窒化膜上に形成された第２のシリコン酸化膜と
から構成したことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極とを備えた半導体装置であって、
前記第２の絶縁膜を、
前記電荷蓄積層上に形成された第１のシリコン窒化膜と、
前記第１のシリコン窒化膜上に形成された第１のシリコン酸化膜と、
前記第１のシリコン酸化膜上に形成された高誘電率を有する金属酸化膜と、
前記金属酸化膜上に形成された金属窒化膜と、
前記金属窒化膜上に形成された第２のシリコン酸化膜と、
前記第２のシリコン酸化膜上に形成された第２のシリコン窒化膜と
から構成したことを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された高誘電率を有する金属酸化膜からなるブロック絶縁膜と、
前記ブロック絶縁膜上に形成された金属窒化膜と、
前記金属窒化膜上に形成された制御電極と
を備えたことを特徴とする半導体装置。
【請求項４】
前記金属酸化膜は、Ａｌ２Ｏ３膜であると共に、
前記金属窒化膜は、ＡｌＮ膜であることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に金属酸化膜を形成する工程と、
前記金属酸化膜の上部をラジカル窒化またはプラズマ窒化することにより、金属窒化膜を形成する工程と、
前記金属窒化膜上に第２のシリコン酸化膜を形成する工程と
から構成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層と制御電極との間に絶縁膜を設けて構成されたメモリセルを備えてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、電荷蓄積層と制御電極との間に絶縁膜を設けて構成されたメモリセルを備えている。上記絶縁膜（電極間絶縁膜またはブロック絶縁膜と称する絶縁膜）は、書き込み時に電子を制御電極側に漏洩させない機能と、また消去時に制御電極からの電子注入を抑制する機能とが必要である。
【０００３】
この絶縁膜のリーク電流特性が不充分な場合、書込み時には、書き込んだ電子の制御電極側への漏洩により書込み速度の低下や書込み閾値の飽和が起きてしまうという問題があり、消去時には、制御電極から電荷蓄積層への電子注入が起きることにより消去速度の低下や消去側閾値の飽和が起きてしまうという問題がある。このようなデバイス特性劣化の問題を解決するためには、上記絶縁膜の絶縁特性を改善する必要がある。
【０００４】
上記絶縁膜の絶縁特性を改善した構成の一例として、特許文献１に記載された構成が知られている。この構成では、３つの膜、具体的には、シリコン酸化膜と金属酸化膜（アルミニウム酸化物膜）とシリコン酸化膜とを積層して、上記絶縁膜を構成している。この構成によれば、上記絶縁膜の絶縁特性を十分改善することができた。
【０００５】
しかし、近年のメモリセルの高集積化の傾向により、特許文献１に記載された構成の絶縁膜では、絶縁特性が十分であるとはいえない事態が生じてきており、上記絶縁膜の絶縁特性を更に改善することが要請されている。
【特許文献１】特開２００７−３０５９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、電荷蓄積層と制御電極との間に設ける絶縁膜の絶縁特性をより一層改善することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極とを備えたものであって、前記第２の絶縁膜を、前記電荷蓄積層上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成された高誘電率を有する金属酸化膜と、前記金属酸化膜上に形成された金属窒化膜と、前記金属窒化膜上に形成された第２のシリコン酸化膜とから構成したところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、電荷蓄積層と制御電極との間に設ける絶縁膜の絶縁特性をより一層改善することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の第１の実施形態について図１ないし図９を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、本実施形態の不揮発性半導体記憶装置１のメモリセル領域における平面図を示している。この図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読出、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１１】
図２は、各メモリセルのワード線方向（チャネル幅方向）に沿う断面図（図１のＡ−Ａ線に沿う断面図）を示している。また、図３は、各メモリセルのビット線方向（チャネル長方向）に沿う断面図（図１のＣ−Ｃ線に沿う断面図）を示している。上記図２に示すように、シリコン基板（半導体基板）２の表層には素子分離溝３が複数形成されている。これらの素子分離溝３は複数の活性領域Ｓａを図２のワード線方向に分離する。
【００１２】
素子分離溝３内に素子分離絶縁膜４が形成されることにより、素子分離領域Ｓｂが構成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２（の活性領域Ｓａ）の表面から上方に突出した上部とから構成されている。素子分離絶縁膜４は、例えばシリコン酸化膜により形成されている。
【００１３】
素子分離領域Ｓｂにより区画されたシリコン基板２の複数の活性領域Ｓａ上のそれぞれには、ゲート絶縁膜５（第１の絶縁膜、トンネル絶縁膜）が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。上記ゲート絶縁膜５上には、電荷蓄積層として浮遊ゲート電極ＦＧが形成されている。
【００１４】
この浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層６（導電層、半導体層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面とを有する。
【００１５】
素子分離絶縁膜４の上面４ａ、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面には、電極間絶縁膜７（第２の絶縁膜、インターポリ絶縁膜、導電層間絶縁膜）が形成されている。この電極間絶縁膜７は、下層側（素子分離絶縁膜４の上面側、浮遊ゲート電極ＦＧの側面側および上面側）からその上層側にかけて、第１のシリコン酸化膜７ａ、金属酸化膜７ｂ、金属窒化膜７ｃおよび第２のシリコン酸化膜７ｄの積層構造により構成されている。この場合、金属酸化膜７ｂは、高誘電率の金属酸化物膜、例えばアルミニウム酸化物（Ａｌ２Ｏ３）膜で構成されている。このアルミニウム酸化物膜はＯＮＯ膜（比誘電率：５程度）よりも比誘電率が大きい。更に、金属窒化膜７ｃは、例えばアルミニウム窒化（ＡｌＮ）膜で構成されている。
【００１６】
電極間絶縁膜７上には、ワード線方向に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は、例えば多結晶シリコン層と当該多結晶シリコン層の直上に形成されたタングステン、コバルト、ニッケルなどの何れかの金属がシリサイド化されたシリサイド層とから構成されている。このようにして、メモリセルトランジスタＴｒｍのゲート電極ＭＧが、ゲート絶縁膜５上に浮遊ゲート電極ＦＧ、電極間絶縁膜７、制御ゲート電極ＣＧの積層ゲート構造によって構成されている。
【００１７】
図３に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは分断領域ＧＶにおいて電気的に分断されている。尚、図示しないが、分断領域ＧＶ内には層間絶縁膜９などが成膜される。メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇にはシリコン基板２の表層に位置して図示しない拡散層（ソース／ドレイン領域）が形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜５及びゲート電極ＭＧ並びにソース／ドレイン領域を含んで構成されている。
【００１８】
上記不揮発性半導体記憶装置１は、図示しない周辺回路からワード線ＷＬ及びシリコン基板２のＰウェル間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書込可能に構成されている。この場合、書込時には、周辺回路が書込選択のワード線ＷＬに高電圧を印加すると共に、シリコン基板２のＰウェル等に低電圧を印加する。また、消去時には、周辺回路が消去対象のワード線ＷＬに低電圧を印加すると共に、シリコン基板２のＰウェルに高電圧を印加する。
【００１９】
次に、上記構成の不揮発性半導体記憶装置１の製造方法について、図４ないし図７を参照して説明する。まず、シリコン基板２上に第１の絶縁膜としてのゲート絶縁膜５を１ｎｍから１５ｎｍ程度形成する（図４参照）。そして、ゲート絶縁膜５の上に化学気相成長法によって電荷蓄積層となる浮遊ゲート電極ＦＧを１０ｎｍから２００ｎｍ程度形成する。この場合、本実施形態においては、成膜温度５００℃程度で、シランとホスフィンを反応炉に導入することにより、リンを添加した多結晶シリコン層６を形成した。
【００２０】
次いで、化学気相成長法によってシリコン窒化膜１０を５０ｎｍから２００ｎｍ程度形成し、更に、化学気相成長法によってシリコン酸化膜１１を５０ｎｍから４００ｎｍ程度形成する。この後、シリコン酸化膜１１上に、フォトレジスト（図示しない）を塗布し、露光描画により上記フォトレジストをパターニングする。
【００２１】
次に、上記パターニングしたフォトレジストを耐エッチングマスクにしてシリコン酸化膜１１をエッチングする。そして、エッチング後にフォトレジストを除去し、シリコン酸化膜１１をマスクにしてシリコン窒化膜１０をエッチングし、次いで多結晶シリコン層６（浮遊ゲート電極ＦＧ）、ゲート絶縁膜５及びシリコン基板２をエッチングすることにより素子分離のための溝（素子分離溝）３を形成する。続いて、塗布技術等を用いて素子分離絶縁膜４を２００ｎｍから１５００ｎｍ形成することによって素子分離溝３に埋め込む。これにより、図４に示すような構成を得る。
【００２２】
この後、化学的機械的研磨法（ＣＭＰ）によりシリコン窒化膜１０をストッパーにして平坦化を行う。次いで、図５に示すように、シリコン窒化膜１０と選択比のあるエッチング条件を用いて、素子分離絶縁膜４のみエッチバックする。続いて、図６に示すように、マスク材であるシリコン窒化膜１０を剥離する。
【００２３】
次いで、図７に示すように、減圧化学気相成長法により、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させてシリコン酸化膜７ａを形成し、その上に誘電率の高い金属酸化膜７ｂ(高誘電率膜)を１ｎｍから２０ｎｍ程度形成する。この場合、金属酸化膜７ｂとしては例えばアルミニウム酸化物（Ａｌ２Ｏ３）膜を形成する。この金属窒化膜７ｂについては、必要であれば高密度化のアニールや、酸素欠損を補償するための酸化処理などを行う。
【００２４】
次に、金属酸化膜７ｂの上に、金属窒化膜７ｃを形成する。この場合、金属酸化膜７ｂであるアルミニウム酸化物（Ａｌ２Ｏ３）を窒化処理することにより、金属窒化膜７ｃとしてＡｌＮ層を形成した。上記窒化処理としては、Ｎ２を用いたラジカル窒化、もしくはプラズマ窒化、もしくは励起されたＮ２中に発生する窒素イオンを用いる処理を実行することが好ましい。この場合、物理的な励起方法を用いることで比較的低温での処理が可能になる。本実施形態では、表面温度にして５００℃以下程度で窒化処理できると考えられる。
【００２５】
また、窒化する際の下地が、熱的に許容度が大きいものであって、還元性雰囲気もしくは水素の影響を受け難い素子である場合には、例えばアンモニアを用いた高温での窒化処理も可能であり、例えば７００℃以上の温度で窒化処理を行う。これに対して、不純物の熱拡散等の影響を受け易い素子に関しては、比較的低温での処理および還元性もしくは水素を含有しないソースを用いることが可能な物理的な励起法による窒化処理が望ましい。本実施形態の場合、窒化処理の条件を選ぶことで、金属窒化膜７ｃ、即ち、ＡｌＮ層の膜厚を、数Åから４ｎｍ程度の範囲で形成することが可能であった。尚、最適なＡｌＮ層の膜厚は、素子に求められる特性および素子の形成過程に依存して決める。
【００２６】
次に、図２に示すように、金属窒化膜７ｃの上に、シリコン酸化膜７ｄを１ｎｍから１０ｎｍ程度形成する。この場合、シリコン酸化膜７ｄは、減圧化学気相成長法により、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）を８００℃程度の温度で反応させて形成する。この後、シリコン酸化膜７ｄ、即ち、電極間絶縁膜７の上に、制御ゲート電極ＣＧとなる導電層８を形成し、図８に示す構成を得る。この導電層８は、多結晶シリコン層と当該多結晶シリコン層の直上に形成されたタングステン、コバルト、ニッケルなどの何れかの金属がシリサイド化されたシリサイド層とから構成されている。尚、導電層８全体をシリサイド化しても良い。この後は、導電層８に対して制御電極を露光描画によりパターニングした後、通常の後工程を経て不揮発性半導体記憶装置を製造するように構成されている。
【００２７】
ここで、上記構成の不揮発性半導体記憶装置１の絶縁特性、即ち、金属酸化膜７ｂ（アルミニウム酸化物（Ａｌ２Ｏ３））の上に金属窒化膜７ｃ（ＡｌＮ層）を形成した構成の絶縁特性と、金属窒化膜７ｃ（ＡｌＮ層）を形成しない構成の絶縁特性とを測定し、両者を比較する。測定結果（比較結果）を、図８及び図９に示す。図８は、ゲートマイナスの電圧を印加した場合のゲート印加電界Ｅｇとリーク電流密度Ｊｇとの関係を示す図であり、図８において実線Ｐ１は金属窒化膜７ｃを形成した構成を示し、実線Ｐ２は金属窒化膜７ｃを形成していない構成を示す。そして、図９は、ゲートプラスの電圧を印加した場合のゲート印加電界Ｅｇとリーク電流密度Ｊｇとの関係を示す図であり、図９において実線Ｑ１は金属窒化膜７ｃを形成した構成を示し、実線Ｑ２は金属窒化膜７ｃを形成していない構成を示す。
【００２８】
上記図８及び図９から、金属窒化膜７ｃを形成することにより、リーク電流を減少できることがわかる。そして、書込み／消去時の電極間絶縁膜７のリーク電流を減少できることにより、書込み時には導電層８（上部電極）への電荷抜けを抑制できると共に，消去時には導電層８（上部電極）からの電荷注入を抑制できることから、書込み/消去の速度を上げることができる。また、書込み／消去閾値の飽和も起こりにくくなるため，より高い／低い閾値までの書込み／消去が可能である。また、金属窒化膜７ｃ（ＡｌＮ層）を形成することにより、電極間絶縁膜７の耐圧を向上させることができるので、電極間絶縁膜７もしくは下地の形状起因で起きる絶縁耐性の劣化を抑制することができる。
【００２９】
次に、金属窒化膜７ｃ（ＡｌＮ層）を形成したことによる電極間絶縁膜７の絶縁特性が改善したことについて、その理由を考察してみる。まず、金属窒化膜７ｃ（ＡｌＮ層）を形成しない従来の構成では、金属酸化膜７ｂの上へのシリコン酸化膜の形成をむき出しで行うため、金属酸化膜７ｂの表面が、高温下（800℃程度）で塩素系のガスであるジクロロシランに曝されることになる。この高温下での塩素は、金属酸化物にダメージを与えて、酸素欠損や金属欠損などを生じさせてしまう特性を有する。これは、蒸気圧の比較的高い塩化アルミニウムの形成によるＡｌ欠損と、それに伴う酸素欠損が起きるためであると考えられる。
【００３０】
これに対して、本実施形態では、金属酸化膜７ｂの表面に金属窒化膜７ｃ（ＡｌＮ層）を形成することで、金属酸化膜７ｂ（高誘電率層）の表面に入るダメージを抑制することができる。従って、金属酸化膜７ｂとして、所望の理想状態に近い物性を実現することが可能になる。
【００３１】
また、金属窒化膜７ｃ（ＡｌＮ層）を形成しない従来構成の場合には、金属酸化物（金属酸化膜７ｂ）とシリコン酸化物（シリコン酸化膜）が直接接した構造になる。この構造の場合、素子の形成過程において複数の高温処理が入るため、金属酸化膜７ｂとシリコン酸化膜の界面での反応／相互拡散が起きてしまい、ＡｌとＳｉが相互の膜中に拡散する。ところで、金属酸化膜７ｂは、シリコン酸化膜に比べて、誘電率が高く、バリアハイトは低いという特徴がある。理想的なバンドが実現された場合には、金属酸化膜７ｂとシリコン酸化膜の界面に、シリコン酸化膜の高いバリアハイトが形成されている。しかしながら、上記した相互拡散が起きた場合には、Ａｌのシリコン酸化膜側への拡散により、上記界面でのバリアハイトの低下が起き、逆に金属酸化膜７ｂ（Ａｌ２Ｏ３）側ではバリアハイトの上昇を起き、結果として界面でのバンド構造が緩やかになる。この構成の場合、バリアハイトとしては結果的にロスが起き、トンネル確率の増大、リーク電流の増大を引き起こしてしまう。
【００３２】
これに対して、本実施形態によれば、金属窒化膜７ｃ（ＡｌＮ層）を形成することにより、金属酸化膜７ｂとシリコン酸化膜の界面での反応／相互拡散を抑制することができるから、理想的なバンド構造を実現することができ、従って、絶縁特性を改善できる。尚、前記二つの効果に関しては、同様の効果をＡｌＮ膜に代わるＳｉ膜でも得ることが可能であるが、絶縁特性の改善にはＡｌＮ膜の形成が有効である。この場合、Ｓｉ膜の形成方法としては、塩素を用いない形成方法が望ましい。尚、Ｓｉ膜の形成に塩素を用いる構成であっても、低温での形成によれば、金属窒化膜７ｃの劣化を最小限に抑制することができる。
【００３３】
この場合、ＡｌＮ層は、誘電率９程度で、バンドギャップも６ｅＶ程度であるのに対して、Ｓｉ膜は、誘電率7程度で、バンドギャップ５ｅＶ程度であるから、ＡｌＮ層は、Ｓｉ膜に比べていずれも大きいことから、絶縁特性の改善に関してより一層有効であると考えられる。上記実施形態では、金属窒化膜７ｃとしてＡｌＮ層を形成する構成について説明したが、他の金属窒化膜で絶縁性を有するもので形成しても良く、同様の効果を得ることができる。
【００３４】
ここで、本実施形態においては、電極間絶縁膜７の中の金属酸化膜７ｂ（高誘電率絶縁膜）として、比誘電率が１０程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜を用いたが、その代わりに、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜や、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜や、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜及びランタン酸化物（Ｌａ２Ｏ３）膜のいずれか1つの単層膜を使用しても良い。また、ハフニウムシリケート（ＨｆＳｉＯ）膜や、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる絶縁膜を使用しても良い。即ち、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のいずれか1つの元素を少なくとも含む酸化物もしくは窒化物の絶縁膜を使用可能である。本実施形態では、金属酸化膜７ｂ（アルミニウム酸化物（Ａｌ２Ｏ３））／金属窒化膜７ｃ（ＡｌＮ層）の構成、即ち、両者の金属元素が同一の構成について説明したが、上述したように金属元素が異なる構成の場合においても、本発明の効果を得ることができる。
【００３５】
また、本実施形態では、金属酸化膜７ｂの上に、金属窒化膜７ｃを形成する構成について説明したが、金属酸化膜７ｂの下に、金属窒化膜を形成する構成としても良く、このように構成した場合も、同様の効果を得ることができる。また、本実施形態では、電極間絶縁膜７の積層構造として、第１のシリコン酸化膜７ａ／金属酸化膜７ｂ／金属窒化膜７ｃ／第２のリコン酸化膜７ｄの構成に適用したが、他の積層構造に適用しても、ほぼ同じ作用効果を得ることができる。例えば、第１のシリコン窒化膜／第１のシリコン酸化膜／金属酸化膜（高誘電率膜）／金属窒化膜／第２のシリコン酸化膜／第２のシリコン窒化膜の積層構造に適用しても良い。
【００３６】
図１０ないし図１５は、本発明の第２の実施形態を示すものである。尚、第１の実施形態と同一構成には同一符号を付している。この第２の実施形態では、浮遊ゲート電極に代えて電荷トラップ層（電荷蓄積層）としてシリコン窒化膜１２を用いた電荷トラップ型のセル構造（ＭＯＮＯＳと称される）を具備した不揮発性半導体記憶装置に適用した。図１０は各メモリセルのワード線方向（チャネル幅方向）に沿う断面図であり、図１１は各メモリセルのビット線方向(チャネル長方向) に沿う断面図である。
【００３７】
図１０及び図１１に示すように、シリコン基板２の表面には複数の不純物拡散層領域(図示しない)が設けられており、この不純物拡散層領域間のチャネル領域上に、ゲート絶縁膜（トンネル絶縁膜、第１の絶縁膜）５と、電荷蓄積層１２と、ブロック絶縁膜（第２の絶縁膜）１３と、制御ゲート電極１４および１５とが順に積層されたゲート構造が設けられている。本実施形態では、ブロック絶縁膜１３上に金属窒化膜１６を形成している。
【００３８】
上記構成の場合、電荷蓄積層１２は、シリコン窒化膜層で形成されている。ブロック絶縁膜１３は、金属酸化物膜例えばアルミニウム酸化物（Ａｌ２Ｏ３）膜で形成されている。制御ゲート電極１４、１５はシリコン層で形成されている。この場合、制御ゲート電極１４、１５を金属やシリサイドで形成しても良い。また、ワード線方向に隣接するメモリセル間は、シリコン酸化膜等の素子分離絶縁膜４からなるトレンチ型の素子分離領域により絶縁されている。
【００３９】
上記構成においては、ブロック絶縁膜１３上に金属窒化膜１６として例えばＡｌＮ層を形成することにより、ブロック絶縁膜１３の絶縁特性を改善して、不揮発性半導体記憶装置としての書込み／消去特性を改善している。ここで、書込み／消去特性が向上した理由は、金属窒化膜１６（ＡｌＮ層）の形成によって、書込み／消去時のブロック絶縁膜１３のリーク電流を減少させることができて、書込み時には制御ゲート電極１４（上部電極）への電荷抜けを抑制でき、消去時には制御ゲート電極１４（上部電極）からの電荷注入を抑制できるためである。これにより、書込み／消去の速度を上げることができる。また、耐圧を向上させることができるため、ブロック絶縁膜１３の薄膜化が可能になり、結果として素子の高速化が可能になる。
【００４０】
次に、上記第２の実施形態の不揮発性半導体装置１の製造方法を、図１２ないし図１５を参照して説明する。まず、周知の方法を用いて、メモリセルを形成する部分となる活性領域、及び、活性領域を絶縁分離する素子分離領域を、所望の不純物をドープしたシリコン基板２上に形成する。次いで、図１２に示すように、シリコン基板２の表面に、厚さが２ｎｍから５ｎｍ程度のゲート絶縁膜５を熱酸化法で形成し、その後、電荷蓄積層１２となる厚さが２ｎｍから２０ｎｍ程度のシリコン窒化膜１２を形成する。
【００４１】
続いて、電荷蓄積層１２（シリコン窒化膜）の表面に、厚さが１ｎｍから２０ｎｍ程度のブロック絶縁膜１３（高誘電率膜、金属酸化膜）を形成し、図１２に示す断面構造を得る。本実施形態では、ブロック絶縁膜１３（高誘電率膜）として、例えばアルミニウム酸化物（Ａｌ２Ｏ３）膜を形成する。このアルミニウム酸化物膜１３（高誘電率膜）については、必要であれば高密度化のアニールや、酸素欠損を補償するための酸化処理などを行う。
【００４２】
次に、ブロック絶縁膜１３（Ａｌ２Ｏ３膜）の上に、金属窒化膜１６（ＡｌＮ層）を形成し、図１３に示す断面構造を得る。本実施形態では、Ａｌ２Ｏ３膜（ブロック絶縁膜１３）の表面を窒化処理することにより、ＡｌＮ層からなる金属窒化膜１６を形成した。この場合、窒化処理としては、Ｎ２を用いたラジカル窒化、プラズマ窒化、もしくは励起されたＮ２中に発生する窒素イオンを用いる窒化処理を用いた。物理的な励起方法を用いることで低温度での窒化処理が可能になった。尚、窒化する際の下地が、熱的に許容度が大きく、還元性雰囲気もしくは水素の影響を受け難い素子である場合には、例えば、アンモニアを用いた高温での窒化処理を実行しても良い。一方、熱的な制約がある素子、即ち、素子の作製過程において、添加した不純物の熱拡散等の影響を受けて特性が劣化する素子に関しては、前記物理的な励起法による窒化処理が望ましい。
【００４３】
上記した窒化処理の工程を行うことにより、Ａｌ２Ｏ３膜（ブロック絶縁膜１３）の上にＡｌＮ層（金属窒化膜１６）を形成することが可能になる。この場合、条件を選ぶことにより、ＡｌＮ層（金属窒化膜１６）の膜厚を、数Åから４ｎｍ程度の範囲で形成することが可能であった。最適なＡｌＮ層の膜厚は、素子に求められる特性および素子の形成過程に依存して決まる。
【００４４】
次いで、図１４に示すように、上部の電極（制御ゲート電極）となる不純物を添加したシリコン層１４を形成する。このシリコン層１４は、減圧化学気相成長法により、５００℃程度でシランとホスフィンを炉内に導入することで形成する。そして、その上層にマスク材１８、１９を形成した後、通常の露光工程、加工工程を経て素子分離溝２０を形成し、図１５に示す構造を得る。
【００４５】
この後、素子分離溝２０への絶縁膜４の埋め込み、上部電極１５の形成を実行することにより、図１０に示す構造を得る。本実施形態では、上部電極１５として、不純物を添加したシリコン層を形成した。尚、上部電極１５としては、上記シリコン層によるもの以外でも作製可能であり、例えば金属やシリサイドの電極を形成することが可能である。この場合、金属としては、ＴａＮ、Ｗなど、シリサイドとしては、ＣｏＳｉ、ＮｉＳｉなど、また、それらの積層構造、不純物を添加したシリコン層との積層構造などが好ましい。尚、金属もしくはシリサイドをＡｌ２Ｏ３膜（ブロック絶縁膜１３）の上層に直接形成する場合には、後工程での熱処理の影響等により、界面での反応、金属の相互拡散が起きる。例えば、価数の異なるＴａがＡｌ２Ｏ３中に拡散すると、酸素欠損が生じ、膜中に電荷トラップを形成したり、界面準位を形成して絶縁特性を劣化させてしまう。これに対して、ＡｌＮ層（金属窒化膜１６）をＡｌ２Ｏ３膜の上に形成することにより、界面での反応／相互拡散を抑制することができるから、素子の特性劣化を抑制できる。
【００４６】
ここで、ＡｌＮ層形成による絶縁特性の改善に関して、その効果があった理由に関して述べる。従来の方法では、ブロック絶縁膜１３（Ａｌ２Ｏ３膜、金属酸化物）の上層の上部電極であるシリコン層の形成を、金属酸化物上に直接行うため、金属酸化物の表面が高温下（５００℃程度）で還元性のガスであるシランに曝されることになる。高温下でのシランは、金属酸化物にダメージを与えるため、酸素欠損や金属欠損などを生じさせてしまう。本実施形態では、金属酸化物（ブロック絶縁膜１３）の表面にＡｌＮ層を形成することにより、高誘電率層（ブロック絶縁膜１３）の表面に入るダメージを軽減できる。従って、金属酸化物（ブロック絶縁膜１３）としては、所望の理想状態に近い物性を実現することが可能になる。
【００４７】
また、ＡｌＮ層を形成しない場合には、素子の形成過程で複数の高温処理により、金属酸化物（Ａｌ２Ｏ３膜、ブロック絶縁膜１３）とシリコン層との界面で反応／拡散が起きる。界面で反応／拡散が起きた場合には、Ａｌの欠損が起きて欠陥を形成し、欠陥に起因した絶縁特性の劣化が起きてしまう。これに対して、本実施例では、ＡｌＮ層を形成することにより、金属酸化物（Ａｌ２Ｏ３膜、ブロック絶縁膜１３）とシリコン界面での反応／拡散を抑制でき、理想的な絶縁性を実現することができる。尚、上記した二つの効果に関しては、ＡｌＮ層に代えて、ＳｉＮ膜もしくはその他の金属窒化物でも得ることが可能である。この場合、金属窒化物の形成方法としては、塩素を用いない形成による方法が望ましい。ただし、金属窒化物の形成に塩素を用いる場合であっても、低温で形成する方法であれば、劣化を最小限に抑制することができる。
【００４８】
ここで、本実施形態の中のブロック絶縁膜１３について述べる。このブロック絶縁膜１３としては、比誘電率が１０程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、もしくはマグネシウム酸化物（ＭｇＯ）膜、誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨＦＯ２）膜、0ジルコニウム酸化物（ＺｒＯ２）膜およびランタン酸化物（Ｌａ２Ｏ３）のいずれか1つの単層膜を使用可能である。更にまた、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウム・アルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる絶縁膜を使用しても良い。即ち、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のいずれか1つの元素を少なくとも含む酸化物を使用可能である。そして、本実施形態中では、Ａｌ２Ｏ３膜上にＡｌＮ層を形成する構成、即ち、両者の金属元素が同一の構成について述べたが、上述したように金属元素が異なる場合でも、ほぼ同じ作用効果を得ることができる。
【００４９】
（他の実施形態）
本発明は、上記各実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００５０】
上記第１の実施形態では、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの積層構造を備えた不揮発性半導体記憶装置１に適用したが、その他のＮＯＲ型の不揮発性半導体記憶装置などにも適用できる。また、上記第２の実施形態では、電荷トラップ層（電荷蓄積層）としてシリコン窒化膜１２を用いた電荷トラップ型のセル構造（ＭＯＮＯＳと称される）を具備した不揮発性半導体記憶装置に適用したが、その他のＳＯＮＯＳと称されるセル構造の不揮発性半導体記憶装置などにも適用できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態を示すもので、不揮発性半導体記憶装置内の構造を模式的に示す平面図
【図２】図１中のＡ−Ａ線に沿って示す模式的な断面図
【図３】図１中のＣ−Ｃ線に沿って示す模式的な断面図
【図４】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１）
【図５】製造途中における図１のＡ−Ａ線に沿って示す断面図（その２）
【図６】製造途中における図１のＡ−Ａ線に沿って示す断面図（その３）
【図７】製造途中における図１のＡ−Ａ線に沿って示す断面図（その４）
【図８】ゲートマイナスの場合のリーク電流と印加電界との関係を示す特性図
【図９】ゲートプラスの場合のリーク電流と印加電界との関係を示す特性図
【図１０】本発明の第２の実施形態を示す図２相当図
【図１１】図３相当図
【図１２】製造途中における図２に相当する断面図（その１）
【図１３】製造途中における図２に相当する断面図（その２）
【図１４】製造途中における図２に相当する断面図（その３）
【図１５】製造途中における図２に相当する断面図（その４）
【符号の説明】
【００５２】
図面中、１は不揮発性半導体記憶装置、２はシリコン基板（半導体基板）、３は素子分離溝、４は素子分離絶縁膜、５はゲート絶縁膜（第１の絶縁膜）、６は多結晶シリコン層（電荷蓄積層）、７は電極間絶縁膜（第２の絶縁膜）、７ａはシリコン酸化膜、７ｂは金属酸化膜、７ｃは金属窒化膜、７ｄはシリコン酸化膜、８は導電層（制御電極）、１２は電荷蓄積層、１３はブロック絶縁膜（金属酸化膜）、１４、１５は制御ゲート電極（制御電極）、１６は金属窒化膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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