(57)【要約】【課題】薄膜トランジスタ及びその製造方法を提供すること。【解決手段】薄膜トランジスタ及びその製造方法において、薄膜トランジスタはゲート電極、ゲート絶縁膜、及びチャンネル膜が積層された構造物を具備する。前記チャンネル膜と接するように位置し、前記ゲート電極を横切る方向に延長され、両側は下部に位置するゲート電極の一側の縁内に配置するソースラインが具備される。また、前記チャンネル膜と接するように位置し、チャンネルの長さほど前記ソースラインと離隔されながら、前記ソースラインと対称である形状を有するようにドレインラインが配置される。前記薄膜トランジスタは、ゲートとソースライン及びドレイン間ラインのオーバーラップ面積が狭くてカットオフ周波数が高い。【選択図】図３
2010021548.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ゲート絶縁膜、及びチャンネル膜を含む積層構造物と、
前記チャンネル膜と接するように位置し、前記ゲート電極を横切る方向に延長され、前記ゲート電極と部分的にオーバーラップされ、前記ゲート電極とオーバーラップされる部分の両側壁は、下部に位置する前記ゲート電極を越えないように前記ゲート電極の両側の縁内に配置されるソースラインと、
前記チャンネル膜と接するように位置し、チャンネルの長さほど前記ソースラインと離隔されつつ、前記ソースラインと対称の形状を有するように配置されるドレインラインと、を含むことを特徴とする薄膜トランジスタ。
【請求項２】
前記ドレインラインは、前記ゲート電極と部分的にオーバーラップされ、前記ゲート電極とオーバーラップされる部分の両側壁は下部に位置するゲート電極の両側の縁内に配置されることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項３】
前記ソースラインは、前記ゲート電極と部分的にオーバーラップされ、前記ゲート電極とオーバーラップされる部分の両側壁は下部に位置するゲート電極の両側の縁内に配置されることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項４】
前記ソースライン及び前記ドレインラインは、前記チャンネルの長さと同一線幅を有することを特徴とする請求項１記載の薄膜トランジスタ。
【請求項５】
前記チャンネルの長さは、前記ソースライン及び前記ドレインラインを形成するための工程においての最小線幅であることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項６】
前記ソースラインは、前記ゲート電極の縁と離隔されつつ、前記ゲート電極の縁の一部を取り囲む形状を有するように延長され、前記ドレインラインは前記ゲート電極の縁と離隔されつつ前記ソースラインと対称であるように延長されることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項７】
前記ソースラインは、前記ゲート電極を横切る第１部分、前記第１部分の一端部と接続され、前記ゲート電極の第１側の縁と離隔される第２部分及び前記第２部分の一端部と接続され前記ゲート電極の第２側の縁と離隔される第３部分を含むことを特徴とする請求項６記載の薄膜トランジスタ。
【請求項８】
前記ソースラインは、前記ゲート電極を横切る第１部分、前記第１部分の一端部と接続され前記ゲート電極第１側の縁と離隔される第２部分、前記第１部分の他端部と接続され前記ゲート電極で第１側と対向する第３側の縁部分と離隔される第３部分、及び前記第２及び第３部分の一端部と各々接続され、前記ゲート電極の第２側壁と離隔される第４部分を含むことを特徴とする請求項６記載の薄膜トランジスタ。
【請求項９】
前記ソースラインは前記ゲート電極を横切る第１部分、前記第１部分と対向しつつ前記ゲート電極の第２側の縁と離隔するように配置された第２部分と、前記第１及び第２部分の中心部を接続させ前記ゲート電極の上に配置される第３部分とを含むことを特徴とする請求項６記載の薄膜トランジスタ。
【請求項１０】
前記ソースライン及び前記ドレインラインの延長された部位にはコンタクトが具備されることを特徴とする請求項６記載の薄膜トランジスタ。
【請求項１１】
前記コンタクトが形成されるソースライン部位からゲート電極の縁までの距離と、前記コンタクトが形成されるドレインライン部位からゲート電極の縁までの距離の合計は、前記チャンネルの長さの２倍よりさらに大きいことを特徴とする請求項１０記載の薄膜トランジスタ。
【請求項１２】
前記ゲート電極とオーバーラップされないソースライン部位とゲート電極の縁のＸ軸方向距離、及び前記ゲート電極とオーバーラップされないドレインライン部位とゲート電極の縁のＸ軸方向の距離の合計は、前記ソースライン及び前記ドレインライン形成工程時のＸ軸方向最大ミスアラインメントマージンの２倍値よりさらに広いことを特徴とする請求項６記載の薄膜トランジスタ。
【請求項１３】
前記ゲート電極を横切る部位のソースラインの第１端部と前記ゲート電極の縁のＹ軸方向距離及び前記ゲート電極を横切る部位のソースラインの第２端部と前記ゲート電極の縁のＹ軸方向距離の合計は、前記ソース及びドレインライン形成工程時のＹ軸方向最大ミスアラインメントマージンの２倍値よりさらに大きいことを特徴とする請求項６記載の薄膜トランジスタ。
【請求項１４】
前記チャンネル層は、ナノワイヤー、ナノパーティクル、ナノチューブ、及び有機物からなる群から選択された少なくとも何れか１つであることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項１５】
前記積層構造物は、基板の絶縁領域上に位置し、前記ゲート電極が基板の絶縁領域の上部面と接触するように配置されることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項１６】
前記ソースライン及び前記ドレインラインは、基板の絶縁領域表面と接触するように配置され、前記積層構造物のチャンネル膜が前記ソースライン、前記ドレインライン、及び前記基板と接触するように配置されることを特徴とする請求項１記載の薄膜トランジスタ。
【請求項１７】
ゲート電極、ゲート絶縁膜、及びチャンネル膜を積層して積層構造物を形成する段階と、
前記チャンネル膜と接し、前記ゲート電極を横切る方向に延長され、前記ゲート電極と部分的にオーバーラップされ、前記ゲート電極とオーバーラップされる部分の両側壁が下部に位置するゲート電極の両側の縁内に位置するソースラインと、チャンネルの長さほど前記ソースラインと離隔されつつ前記ソースラインと対称である形状を有するドレインラインを形成する段階と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項１８】
前記ドレインラインは前記ゲート電極と部分的にオーバーラップされ、前記ゲート電極とオーバーラップされる部分の両側壁は、下部に位置するゲート電極の両側の縁内に位置するように形成されることを特徴とする請求項１７記載の薄膜トランジスタの製造方法。
【請求項１９】
前記ソースライン及び前記ドレインラインは、プリンティング工程を通じて形成されることを特徴とする請求項１６記載の薄膜トランジスタの製造方法。
【請求項２０】
前記ソースラインは、前記ゲート電極の縁と離隔されつつ前記ゲート電極の縁の一部を取り囲む形状を有するように延長され、前記ドレインラインは前記ゲート電極の縁と離隔されつつ前記ソースラインと対称であるように延長して形成されることを特徴とする請求項１６記載の薄膜トランジスタの製造方法。
【請求項２１】
基板上にゲート電極を形成する段階と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜を覆うようにチャンネル膜を形成する段階と、
前記チャンネル膜上に具備され、下部に位置する前記ゲート電極を横切る方向に延長され、前記ゲート電極と部分的にオーバーラップされ、前記ゲート電極とオーバーラップされる部分の両側壁が前記ゲート電極両側の縁内側に配置するソースライン及びチャンネルの長さほど前記ソースラインと離隔されつつ前記ソースラインと対称である形状を有するドレインラインを形成する段階と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２２】
前記ソースラインは、前記ゲート電極の縁と離隔されつつ前記ゲート電極の縁の一部を取り囲む形状を有するように延長され、前記ドレインラインは前記ゲート電極の縁と離隔されつつ前記ソースラインと対称であるように延長して形成されることを特徴とする請求項２１記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法に関する。より詳しくは、無線周波数識別カード分野に使用される薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、無線周波数識別（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ：ＲＦＩＤ）、電子式商品監視（Ｅｌｅｃｔｒｏｎｉｃ  Ａｒｔｉｃｌｅ  Ｓｕｒｖｅｉｌｌａｎｃｅ：ＥＡＳ）タグ及び感知器の分野、及び前記製品においてのチップは低費用で製造されるべきである。
【０００３】
また、前記チップは、リーダー器との接触によってリーダー器から電源の供給を受けて動作されるべきである。従って、前記チップが動作されるためには、前記チップに含まれている薄膜トランジスタが高いカットオフ周波数を有するべきである。
【０００４】
しかし、前記低費用で高いカットオフ周波数を有する薄膜トランジスタを製造することは容易ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低費用で製造されることができ、高いカットオフ周波数を有する薄膜トランジスタを提供することにある。
【０００６】
本発明の他の目的は、前述の薄膜トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明の一実施形態による薄膜トランジスタは、ゲート電極、ゲート絶縁膜、及びチャンネル膜が積層された構造物を具備する。前記チャンネル膜と接し、前記ゲート電極を横切る方向に延長され、両側壁に位置するゲート電極の一側の縁内に配置されるソースラインが具備される。前記チャンネルと接し、チャンネルの長さほど前記ソースラインと離隔されつつ、前記ソースラインと対称の形状を有するように配置されるドレインラインを含む。
【０００８】
前記ドレインラインの両側壁は、下部に位置するゲート電極の一側の縁内に配置されることが望ましい。
【０００９】
一実施形態として、前記ソースライン及びドレインラインは、前記チャンネルの長さと同一の線幅を有してもよい。
【００１０】
一実施形態として、前記チャンネルの長さは、前記ソースライン及びドレインラインを形成するための工程においての最小線幅であってもよい。
【００１１】
一実施形態として、前記ソースラインは、前記ゲート電極の縁と離隔されつつ、前記ゲート電極の縁の一部を取り囲む形状を有するように延長され、前記ドレインラインは前記ゲート電極の縁と離隔されつつ前記ソースラインと対称であるように延長されてもよい。
【００１２】
前記ソースラインは、前記ゲート電極を横切る第１部分、前記第１部分の一端部と接続され、前記ゲート電極の第１側の縁と離隔される第２部分及び前記第２部分の一端部と接続され、前記ゲート電極の第２側の縁と離隔される第３部分を含む。
【００１３】
これとは別に、前記ソースラインは、前記ゲート電極を横切る第１部分、前記第１部分の一端部と接続され、前記ゲート電極第１側の縁と離隔される第２部分、前記第１部分の他端部と接続され、前記ゲート電極で第１側と対向する第３側の縁部分と離隔される第３部分、及び前記第２及び第３部分の一端部と各々接続されて前記ゲート電極の第２側壁と離隔される第４部分を含む。
【００１４】
これとは異なり、前記ソースラインは前記ゲート電極を横切る第１部分、前記第１部分と対向しつつ、前記ゲート電極の第２側の縁と離隔するように配置される第２部分と、前記第１及び第２部分の中心部を接続させて前記ゲート電極の上に配置される第３部分を含む。
【００１５】
前記ソースライン及びドレインラインの延長された部位にはコンタクトが具備されてもよい。
【００１６】
一実施形態として、前記コンタクトが形成されるソースライン部位からゲート電極の縁までの距離と、前記コンタクトが形成されるドレインライン部位からゲート電極の縁までの距離の合計は、前記チャンネルの長さの２倍よりさらに長い。
【００１７】
一実施形態として、前記ゲート電極とオーバーラップされないソースライン部位とゲート電極の縁のＸ軸方向、及び前記ゲート電極とオーバーラップされないドレインライン部位とゲート電極の縁のＸ軸方向の距離の合計は、前記ソース及びドレインライン形成工程の際のＸ軸方向最大ミスアラインメントマージンの２倍値よりさらに大きい。
【００１８】
また、前記ゲート電極を横切る部位のソースラインの第１端部と前記ゲート電極の縁のＹ軸方向距離及び前記ゲート電極を横切る部位のソースラインの第２端部と前記ゲート電極の縁のＹ軸方向距離の合計は、前記ソース及びドレインライン形成工程の際のＹ軸方向最大ミスアラインメントマージンの２倍値よりさらに大きい。
【００１９】
また、前記ゲート電極を横切る部位のソースラインの両端部から前記ソースラインの両端部の延長線上に位置しつつ、前記ソースラインの両端部と最も隣接するパターンは互いに離隔される。
【００２０】
一実施形態として、前記チャンネル層は、ナノワイヤー、ナノパーティクル、ナノチューブ、有機物からなってもよい。前記チャンネル層は、前記物質のうち、何れか１つの物質からなることが望ましい。
【００２１】
一実施形態として、前記構造物は基板の絶縁領域上に位置し、前記ゲート電極が基板上部面と接触するように配置されてもよい。
【００２２】
これとは別の例として、前記ソースライン及びドレインラインは、基板の絶縁領域表面と接触するように配置され、前記構造物に含まれたチャンネル膜が前記ソースライン、ドレインライン、及び基板と接触するように配置されてもよい。
【００２３】
前記目的を達成するための本発明の一実施形態による薄膜トランジスタの製造方法として、ゲート電極、ゲート絶縁膜、及びチャンネル膜が積層された構造物を形成する。次に、前記チャンネル膜と接し、前記ゲート電極を横切る方向に延長され、両側壁が下部に位置するゲート電極の一側の縁内に位置するソースラインと、チャンネル膜の長さほど前記ソースラインと離隔されつつ前記ソースラインと対称のドレインラインを形成する。
【００２４】
一実施形態として、前記ドレインラインの両側壁は、下部に位置するゲート電極の一側の縁内に位置するように形成されてもよい。
【００２５】
一実施形態として、前記ソース及びドレインラインは、プリンティング工程を通じて形成されてもよい。
【００２６】
一実施形態として、前記ソースラインは、前記ゲート電極の縁と離隔されつつ前記ゲート電極の縁の一部を取り囲む形状を有するように延長され、前記ドレインラインは前記ゲート電極の縁と離隔されつつ前記ソースラインと対称であるように延長して形成されてもよい。
【００２７】
一実施形態として、前記ゲート電極とオーバーラップされないソースライン部位とゲート電極の縁のＸ軸方向距離及び前記ゲート電極とオーバーラップされないドレインライン部位とゲート電極の縁のＸ軸方向距離の合計は、前記ソース及びドレインライン形成工程の際のＸ軸方向最大ミスアラインメントマージンの２倍よりさらに大きい。
【００２８】
また、前記ゲート電極を横切る部位のソースラインの第１端部と前記ゲート電極の縁のＹ軸方向距離及び前記ゲート電極を横切る部位のソースラインの第２端部と前記ゲート電極の縁のＹ軸方向距離の合計は、前記ソース及びドレインライン形成工程の際のＹ軸方向最大ミスアラインメントマージンの２倍値よりさらに大きい。
【００２９】
前記目的を達成するための本発明の他の実施形態による薄膜トランジスタの製造方法としては、基板上にゲート電極を形成する。前記ゲート電極を覆うようにゲート絶縁膜を形成する。前記ゲート絶縁膜を覆うようにチャンネル膜を形成する。次に、前記チャンネル膜上に具備され、下部に位置する前記ゲート電極を横切る方向に延長され、両側壁が前記ゲート電極の縁の内側に配置されるソースライン及びチャンネルの長さほど前記ソースラインと離隔されつつ前記ソースラインと対称であるドレインラインを形成する。
【００３０】
一実施形態として、前記ドレインラインの両側壁は下部に位置するゲート電極の一側の縁内に位置するように形成されてもよい。
【００３１】
一実施形態として、前記ソース及びドレインラインは、プリンティング工程を通じて形成されてもよい。
【００３２】
前記プリンティング工程は、前記プリティング工程の際の最小線幅が最大ミスアラインメント幅に比べて狭い工程であってもよい。
【００３３】
前記目的を達成するための本発明のまた他の実施形態による薄膜トランジスタの製造方法として、基板上にチャンネルの長さほど互いに離隔するように配置されるソースライン及びドレインラインを形成する。前記基板、ソース、及びドレインラインを覆うチャンネル膜を形成する。前記チャンネル膜を覆うゲート絶縁膜を形成する。次に、前記ゲート絶縁膜上に前記ソースライン及びドレインラインを覆うゲート電極を形成する。
【００３４】
一実施形態として、前記ゲート電極の両側の縁は、前記ソースライン及びドレインラインの両側壁内に位置してもよい。一実施形態として、前記ソースラインは、前記ゲート電極の縁と離隔されつつ前記ゲート電極の縁の一部を取り囲む形状を有するように延長され、前記ドレインラインは前記ゲート電極の縁と離隔されつつ前記ソースラインと対称であるように延長して形成されてもよい。
【発明の効果】
【００３５】
説明のように、本発明による薄膜トランジスタは、ゲート電極とソース／ドレインライン間のオーバーラップが減少されて、前記ゲート電極及びソース／ドレインとの間の寄生キャパシタンスが減少される。従って、本発明による薄膜トランジスタは、カットオフ周波数が高い。また、本発明による薄膜トランジスタは、プリンティングによってソースライン及びドレインラインが形成されるため、低費用でトランジスタを具現することができる。
【図面の簡単な説明】
【００３６】
【図１】ソース及びドレインとゲート間のオーバーラップの長さが短い薄膜トランジスタの断面図である。
【図２】ソース及びドレインとゲート間のオーバーラップの長さがチャンネルの長さと同一の薄膜トランジスタの断面図である。
【図３】本発明の実施形態１による薄膜トランジスタの平面図である。
【図４】図３に示した薄膜トランジスタの製造方法を示す断面図である。
【図５】図３に示した薄膜トランジスタの製造方法を示す断面図である。
【図６】図３に示した薄膜トランジスタの製造方法を示す断面図である。
【図７】本発明の実施形態２による薄膜トランジスタの平面図である。
【図８】図７に示した薄膜トランジスタの製造方法を示す断面図である。
【図９】図７に示した薄膜トランジスタの製造方法を示す断面図である。
【図１０】図７に示した薄膜トランジスタの製造方法を示す断面図である。
【図１１】本発明の実施形態３による薄膜トランジスタの平面図である。
【図１２】本発明の実施形態４による薄膜トランジスタの平面図である。
【図１３】比較サンプル１〜比較サンプル５の薄膜トランジスタと実施形態１によるサンプル１〜５の薄膜トランジスタの正規化周波数を示すグラフである。
【図１４】本発明の一実施形態によるＲＦＩＤタグを示す。
【図１５】本発明の一実施形態によるスマートカードメモリモジュールの概略的なブロック図である。
【発明を実施するための形態】
【００３７】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施例をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定の実施例を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【００３８】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【００３９】
また、別に定義しない限り、技術的或いは科学的用語を含んで、ここにおいて使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解されるべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈しない。
＜ゲートオーバーラップの長さによるカットオフ周波数の考察＞
【００４０】
無線周波数識別（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ：ＲＦＩＤ）のためのチップから、ＲＦＩＤパッシブタグの場合、円滑なデータ通信のためにはタグとリーダー器が約１０ｃｍ以下の距離になるべきであり、この際のカットオフ周波数は１３．５６ＭＨｚになるべきである。
【００４１】
一般的に、チャンネルの長さによるカットオフ周波数は次のように式（１）で求めることができる。
【数１】
2010021548.tif 000003
【００４２】
しかし、チャンネル膜として有機物を使用した薄膜トランジスタの場合に、実際に測定されたカットオフ周波数は式によって計算されたカットオフ周波数に比べて非常に低い。具体的には、前記実際に測定されたカットオフ周波数は計算されたカットオフ周波数の約１／８の値を有することがわかる。
【００４３】
前記カットオフ周波数を求む他の式を見ると、
【数２】
2010021548.tif 000004
【００４４】
前記式（２）から式（１）を誘導すると、前記式（１）によるカットオフ周波数は、ゲートとソース間のキャパシタンスとゲートとドレイン間のキャパシタンスの合計がゲート絶縁膜間のキャパシタンス、ゲート長さ、及びゲート幅の積と同一であるという仮定の下で求められたことがわかる。
【００４５】
即ち、ゲートとソースのオーバーラップ及びゲートとドレインのオーバーラップが非常に小さく、これらの間のキャパシタンスが無視できる程度の場合には式（１）によるカットオフ周波数の値が実際のカットオフ周波数の値と略一致する。しかし、ゲートとソースのオーバーラップ及びゲートとドレインのオーバーラップが大きい場合には式（１）が当てはまらないことがわかる。
【００４６】
図１は、ソース及びドレインとゲート間のオーバーラップの長さが短い薄膜トランジスタの断面図である。図２は、ソース及びドレインとゲート間のオーバーラップの長さがチャンネルの長さと同一の薄膜トランジスタの断面図である。
【００４７】
図１に示したように、前記ゲート１００とソース１０２のオーバーラップの長さＤ１及びゲート１００とドレイン１０４のオーバーラップの長さＤ２がチャンネルの長さＬに比べて非常に短い場合には、Ｃｇｓ（ｇａｔｅ  ｔｏ  ｓｏｕｒｃｅ  ｃａｐａｃｉｔａｎｃｅ）、Ｃｇｂ（ｇａｔｅ  ｔｏ  ｂｕｌｋ  ｃａｐａｃｉｔａｎｃｅ）、Ｃｇｄ（ｇａｔｅ  ｔｏ  ｄｒａｉｎ  ｃａｐａｃｉｔａｎｃｅ）が寄与する全体ゲート絶縁膜キャパシタンスの最大値がＣｏｘ×Ｗ×Ｌになる。従って、式（１）を使用してカットオフ周波数を実際の値と略同一に計算できる。
【００４８】
しかし、図２に示したように、ゲート１００ａとソース１０２ａのオーバーラップの長さＬＤ１及びゲート１００ａとドレイン１０４ａのオーバーラップの長さＬＤ２がチャンネルの長さＬほど長くなると、全体ゲート絶縁膜キャパシタンスは、オーバーラップがほぼない場合に比べて約３倍に増加する。この場合、式（２）からわかるように、前記カットオフ周波数は１／３に減少することがわかる。
【００４９】
このように、前記トランジスタのカットオフ周波数を高めるためにはゲートとソースのオーバーラップ及びゲートとドレインのオーバーラップを減少させるべきである。以下において説明する本発明の実施例による薄膜トランジスタはゲートとソースのオーバーラップ及びゲートとドレインのオーバーラップが減少して高いカットオフ周波数を有する。
［実施形態１］
【００５０】
図３は、本発明の実施形態１による薄膜トランジスタの平面図である。
【００５１】
図３を参照すると、基板上にゲート電極１２が具備される。前記基板は、シリコン基板でなくても構わず、プラスチックのような絶縁物質からなってもよい。例えば、前記ゲート電極１２は、基板の絶縁領域に具備される。前記ゲート電極１２の一側には第２コンタクト２６が具備されている。
【００５２】
前記ゲート電極１２上をゲート絶縁膜が覆っている。前記ゲート絶縁膜は、有機物、無機物、またはハイブリッド物質からなってもよい。
【００５３】
前記ゲート絶縁膜上にはチャンネル膜が具備される。前記チャンネル膜として使用できる物質の例としてはナノワイヤー、ナノパーティクル、有機物、ハイブリッド物質などを挙げることができる。これらは、単独で使用されることが望ましい。前記チャンネル膜として使用できる物質の例としては、ＺｎＯ、ＧａＮ、Ｓｉ、ＳｉＧｅ、ＣｄＳ、Ｖ２Ｏ５、ＮｉＯ、Ｃ、ＧａＡｓ、ＳｉＣ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ，ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＨｇＳｅ、ＨｇＴｅ、ＣｕＡｌｓ、ＡｌＩｎＰ、ＡｌＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＧａＩｎＰ、ＧａＩｎＡｓ、ＧａＩｎＳｂ、ＧａＰＡｓ、ＧａＡｓＳｂ、ＩｎＰＡｓ、ＩｎＡｓＳｂなどを挙げることができる。前記薄膜トランジスタの製造原価を減少させるために、前記チャンネル膜は、プリンティング工程を通じて形成できる物質が適する。具体的には、前記チャンネル膜はＺｎＯからなってもよい。
【００５４】
前記チャンネル膜上にはゲート電極の上部を横切る方向に延長されるソースライン２０及びドレインライン２２が具備される。前記ソースライン２０及びドレインライン２２は、前記ゲート電極１２とオーバーラップする部位からチャンネルの長さＬ１ほど互いに離隔されている。
【００５５】
本実施形態において、前記ソースライン２０は、第１〜第３部分（２０ａ〜２０ｃ）を含む。また、前記ゲート電極には第１〜第４側壁（１２ａ，１２ｂ，１２ｃ，１２ｄ）が具備される。例えば、前記第１及び第３側壁（１２ａ，１２ｃ）は互いに対向し、前記第２側壁１２ｂは前記第１及び第３側壁（１２ａ，１２ｃ）に接続され、前記４側壁１２ｄは、前記第２側壁１２ｂと対向して前記第１側壁１２ａに接続される。また、前記ソースラインは前記第１及び第３側壁（１２ａ，１２ｃ）を通りすぎる。
【００５６】
図３に示したように、前記ソースライン２０は、前記ゲート電極１２を横切る第１部分２０ａと、前記第１部分２０ａと接続され前記ゲート電極１２の前記第１側壁１２ａと離隔される第２部分２０ｂ、及び前記第２部分２０ｂと接続され前記ゲート電極１２の前記第２側壁１２ｂと離隔される第３部分２０ｃを含む。前記ソースライン２０で実質的にソースの役割をする部分は、第１部分２０ａである。前記第２及び第３部分（２０ｂ，２０ｃ）は、前記第１部分２０ａと電気的に接続するために提供される。
【００５７】
前記ドレインライン２２は、前記ソースライン２０と対称の形状を有する。即ち、前記ドレインライン２２は、前記ソースライン２０と対称の第１〜第３部分（２２ａ，２２ｂ，２２ｃ）を有する。
【００５８】
前記ソースライン２０及びドレインライン２２各々の第１部分（２０ａ，２２ａ）の両側壁は、前記ゲート電極１２の両側の縁を越えず、前記両側の縁内に位置する。従って、前記ソースライン２０及びドレインライン２２の線幅（Ｌ２，Ｌ３）ほどのみ前記ゲート電極１２とオーバーラップする。従って、前記ソースライン２０とゲート電極１２とのオーバーラップ及びドレインライン２２とゲート電極１２とのオーバーラップ面積が減少される。
【００５９】
前記ソースライン２０及びドレインライン２２は、これらを形成するためのプリティング工程での最小線幅（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）を有することができる。この場合、前記ソースライン２０とゲート電極１２のオーバーラップ及びドレインライン２２とゲート電極１２とのオーバーラップ面積が最小化される。また、前記チャンネルの長さＬ１も前記プリンティング工程においての最小線幅を有することができる。従って、示したように、前記ソースライン２０及びドレインライン２２の線幅（Ｌ２、Ｌ３）とチャンネルの長さＬ１は同一になってもよい。
【００６０】
前記ソースライン２０及びドレインライン２２の第３部分には各々第１コンタクト２４が具備される。また、前記ゲート電極の一部領域には第２コンタクト２６が具備される。
【００６１】
前記ソースライン及びドレインラインを形成する際、ミスアラインメントが発生されても前記ソースライン及びドレインラインとゲート電極とのオーバーラップ面積は、同一になるようにしなければならない。
【００６２】
このために、前記第１コンタクト２４及びソースライン２０がＸ軸方向にミスアラインメントされず、正常的に配置された際、前記第３部分のソースライン２０ｃとゲート電極１２の縁の距離ｘ１は、Ｘ軸方向の最大ミスアラインメントマージンと同一であるかまたはさらに広いことが望ましい。また、前記第３部分のドレインライン２２ｃとゲート電極１２の縁の距離ｘ２は、Ｘ軸方向の最大ミスアラインメントマージンと同一であるかまたはさらに広いことが望ましい。
【００６３】
従って、前記ミスアラインメントの発生と関係なく、前記第３部分のソースライン２０ｃとゲート電極１２の縁の距離ｘ１と前記第３部分のドレインライン２２部位とゲート電極１２の縁の距離ｘ２の合計は、前記Ｘ方向最大ミスアラインメントマージンの２倍値よりさらに広くなる。
【００６４】
この場合、最大ミスアラインメントマージンまでＸ方向にミスアラインメントが発生しても、前記ゲート電極１２とソースライン２０間のオーバーラップ面積及びゲート電極１２とドレインライン２２間のオーバーラップ面積は変わらない。
【００６５】
ここで、前記Ｘ軸方向最大ミスアラインメントマージンは、前記最小線幅よりさらに大きい値になってもよい。
【００６６】
一方、前記ソースライン２０及び前記ドレインライン２２がＹ軸方向にミスアラインメントされず、正常に配置された際、前記第２部分のソースライン２０ｂとゲート電極１２の縁の距離ｙ１は、Ｙ軸方向最大ミスアラインメントマージンと同一であるかまたはより広いことが望ましい。同様に、前記第２部分のドレインライン２２ｂとゲート電極１２の縁の距離ｙ２は、Ｙ軸方向最大ミスアラインメントマージンと同一であるかまたはより広いことが望ましい。また、前記第２部分のソースライン２０ｂとゲート電極１２の縁の距離ｙ１及び前記第２部分のドレインライン２２ｂとゲート電極１２の縁の距離ｙ２は同一である。
【００６７】
前記ゲート電極１２を横切るソースライン２０の端部分から前記ゲート電極１２の縁の距離ｙ３及び前記ゲート電極１２を横切るドレインライン２２の端部分から前記ゲート電極１２の縁の距離ｙ４は、各々Ｙ軸方向最大ミスアラインメントと同一であるかまたはさらに広いことが望ましい。
【００６８】
従って、前記ミスアラインメントの発生に構わず、前記第２部分のソースライン２０ｂとゲート電極１２の縁の距離ｙ１と前記ゲート電極１２を横切る第１部分２０ａの端部分から前記ゲート電極の縁の距離ｙ３の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広くなる。同様に、前記第２部分のドレインライン２２ｂとゲート電極１２の縁の距離ｙ２と前記ゲート電極１２を横切る第３部分の端部分から前記ゲート電極１２の縁の距離ｙ４の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広くなる。
【００６９】
この場合、最大ミスアラインメントマージンまでＹ方向にミスアラインメントが発生しても、前記ゲート電極１２とソースライン２０間のオーバーラップ面積及びゲート電極１２とドレインライン２２間のオーバーラップ面積は変わらない。
【００７０】
また、前記ソースライン２０及びドレインライン２２のミスアラインメントに関わらず、前記ゲート電極１２を横切る部位のソースライン２０の両端部から前記ソースラインの両端部の延長線上に位置しつつ前記ソースライン２０の両端部と最も隣接するパターンは、互いに離隔されるべきである。即ち、図３の場合にはｙ５で表示された部位の距離は、Ｙ軸方向最大ミスアラインメントマージンと同一であるかまたはさらに広くなるべきである。これと同様に、前記ゲート電極１２を横切る部位のドレインライン２２の両端部から前記ドレインライン２２の両端部の延長線上に位置しつつ、前記ドレインライン２２の両端部と最も隣接するパターンは、互いに離隔されなければならない。
【００７１】
示したように、本実施形態による薄膜トランジスタは、前記ソースライン２０及びドレインライン２２の線幅（Ｌ２，Ｌ３）が減少されることによって、前記ゲート電極１２とソースライン２０間のオーバーラップ面積及びゲート電極１２とドレインライン２２間のオーバーラップ面積が減少される。また、前記ソースライン２０及びドレインライン２２がミスアラインメントされてもオーバーラップ面積は変わらない。このように、前記ゲート電極とのオーバーラップ面積が減少されることによって、薄膜トランジスタのカットオフ周波数が高くなる。
【００７２】
図４〜図６は、図３に示した薄膜トランジスタの製造方法を示す断面図である。
【００７３】
図４を参照すると、基板１０上にゲート電極１２を形成する。前記ゲート電極１２は、基板１０の絶縁領域上に形成されることが望ましい。前記ゲート電極１２は、プリンティング方式で形成してもよい。これとは異なって、前記ゲート電極１２は、蒸着及びエッチング工程を通じて形成してもよい。
【００７４】
前記ゲート電極１２を覆うゲート絶縁膜１４を形成する。前記ゲート絶縁膜１４は、プリンティング方式で形成してもよい。前記ゲート絶縁膜１４は、有機物、無機物、またはハイブリッド物質からなってもよい。
【００７５】
前記ゲート絶縁膜１４を覆うチャンネル膜１６を形成する。前記チャンネル膜１６は、ナノワイヤー、ナノパーティクル、ナノチューブ、有機物、ハイブリッド物質のうち、何れかの１つをプリンティング方式で蒸着させて形成してもよい。前記チャンネル膜として使用できる物質の例は、ＺｎＯ、ＧａＮ、Ｓｉ、ＳｉＧｅ、ＣｄＳ、Ｖ２Ｏ５、ＮｉＯ、Ｃ、ＧａＡｓ、ＳｉＣ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ，ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＨｇＳｅ、ＨｇＴｅ、ＣｕＡｌｓ、ＡｌＩｎＰ、ＡｌＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＳｂ、ＡｌＩｎＳｂ、ＧａＩｎＰ、ＧａＩｎＡｓ、ＧａＩｎＳｂ、ＧａＰＡｓ、ＧａＡｓＳｂ、ＩｎＰＡｓ、ＩｎＡｓＳｂなどを挙げることができる。具体的に、前記チャンネル膜は、ＺｎＯで形成してよもよい。
【００７６】
次に、前記チャンネル膜１６上にプリンティングモールドツール３０で金属物質１８を塗布する。前記プリンティングモールドツール３０は、前記ソースライン２０及びドレインライン２２を形成させる部位が選択的に突出された形状を有する。前記突出された形状が前記ゲート電極１２に対応するように前記プリンティングモールドツール３０を前記基板上にアラインメントする。前記ソースライン２０及びドレインライン２２は、プリンティング工程においての最小線幅を有し、前記ソースライン２０及びドレインライン２２の幅（即ち、チャンネルの長さ）も前記プリンティング工程においての最小線幅を有することが望ましい。
【００７７】
図５を参照すると、前記プリンティングモールドツール３０を前記チャンネル膜１６に圧着させることによって、前記チャンネル膜１６上に前記ソースライン２０及びドレインライン２２を形成する。前記ソースライン２０及びドレインライン２２は、図３に示したものと同様の形状を有する。
【００７８】
前記ソースライン２０及びドレインライン２２を形成できるプリンティング工程の例としては、フラットベッドスクリーン方式、ロータリースクリーン方式、Ｇｒａｖｎｕｒｅプリンティング方式、Ｆｌｅｘｏｇｒａｐｈｙプリンティング工程、オフセット方式、インクジェット方式などを挙げることができる。これらのうち、何れかの１つの方式で前記ソース及びドレインライン（２０，２２）を形成する。
【００７９】
しかし、本実施形態による薄膜トランジスタを短時間内に大量生産するために、前記ソースライン２０及びドレインライン２２は、非常に速い速度でプリンティングされなければならない。従って、前記プリンティング工程のうち、前記ソースライン２０及びドレインライン２２を形成することに最も適切な高速プリンティング工程は、Ｇｒａｖｎｕｒｅプリンティング工程及びＦｌｅｘｏｇｒａｐｈｙプリンティング方式であることができる。
【００８０】
しかし、前記高速プリンティング工程の場合、プリンティング工程を通じて形成できる最小線幅より最大ミスアラインメント幅（ｒｅｇｉｓｔｒａｔｉｏｎ）がさらに大きい。例えば、前記Ｇｒａｖｎｕｒｅプリンティング方式の場合、最小線幅が約８０μｍであり、最大ミスアラインメント幅は約２００μｍである。また、前記Ｆｌｅｘｏｇｒａｐｈｙプリンティング方式の場合、最小線幅が約７５μｍであり、最大ミスアラインメント幅は１０〜３００μｍである。従って、前記高速プリンティング工程によって形成されたソースライン２０及びドレインライン２２は、前記最小線幅以上にミスアラインメントが発生する場合がある。
【００８１】
従来は、前記高速プリンティング工程で発生されるミスアラインによる不良を防ぐためにソースラインとゲート電極及びドレインラインとゲート電極を前記最大ミスアラインメント幅以上にオーバーラップするようにした。そのために、ソースライン及びドレインラインの外側壁は、前記ゲート電極の縁を充分に越えるように形成された。従って、ソースラインとゲート電極間のキャパシタンス及びドレインラインとゲート電極間のキャパシタンスが非常に大きくならざるを得なかった。
【００８２】
しかし、本発明の方法によれば、前記ミスアラインによる不良を防止するためにソースライン２０とゲート電極１２及びドレインライン２２とゲート電極１２間のオーバーラップを増加させなくてもよい。また、前記ミスアラインメントが発生されてもソースライン２０とゲート電極１２及びドレインライン２２及びゲート電極１２間のオーバーラップ面積は増加しない。従って、前記ソースライン２０とゲート電極１２間のキャパシタンス及びドレインライン２２とゲート電極１２間のキャパシタンスが減少される。
【００８３】
説明のように、前記ソースライン２０及びドレインライン２２を形成する際、ミスアラインメントが発生されても前記ソースライン２０及びドレインライン２２とゲート電極１２とのオーバーラップ面積は変わらないようにするためにゲート電極１２とソースライン２０及びゲート電極１２とドレインライン２２の間隔を合わせなければならない。具体的には、前記第３部分のソースライン２０ｃとゲート電極１２の縁の距離ｘ１と前記第３部分のドレインライン２２部位とゲート電極１２の縁の距離ｘ２の合計は、前記Ｘ方向最大ミスアラインマージンの２倍値よりさらに広くなるようにする。
【００８４】
また、前記第２部分のソースライン２０ｂとゲート電極１２の縁の距離ｙ１と前記ゲート電極１２を横切る第３部分の端部分から前記ゲート電極の縁の距離ｙ３の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広いことが望ましい。
【００８５】
同様に、前記第２部分のドレインライン２２ｂとゲート電極１２の縁の距離ｙ２と前記ゲート電極１２を横切る第３部分の端部分から前記ゲート電極１２の縁の距離ｙ４の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広いことが望ましい。
【００８６】
この場合、前記ソース及びドレインライン（２０，２２）を形成するためのプリンティング工程の際に前記Ｘ軸及びＹ軸方向に最大のミスアラインメントが発生されても、前記ゲート電極１２とドレインライン２２間のオーバーラップ面積及びゲート電極１２及びソースライン２０間のオーバーラップ面積は変わらない。
【００８７】
図６を参照すると、前記プリンティングモールドツール３０を前記チャンネル膜１６から脱落させる。これによって、ゲート電極１２を部分的に覆う前記ソースライン２０及びドレインライン２２を含む薄膜トランジスタが完成される。
【００８８】
前記工程を通じて、低費用及び高生産率（ｔｈｒｏｕｇｈｐｕｔ）で高いカットオフ周波数を有する薄膜トランジスタを形成することができる。
［実施形態２］
【００８９】
図７は、本発明の実施形態２による薄膜トランジスタの平面図である。
【００９０】
以下において説明する実施形態２の薄膜トランジスタはトップゲート構造を有することを除いては、実施形態１の薄膜トランジスタと同一構造を有する。
【００９１】
図７を参照すると、基板上にソースライン２０及びドレインライン２２が具備される。前記ソースライン及びドレインラインは、基板の絶縁領域上に位置することができる。前記ソースライン２０及びドレインライン２２は、互いに対称の形状を有する。前記ソースライン２０及びドレインライン２２は、前記実施形態１で説明したものと同一形状を有し、第１〜第３部分を含む。
【００９２】
前記ソースライン２０及びドレインライン２２は、チャンネルの長さＬ１ほど互いに離隔されている。前記ソースライン２０及びドレインライン２２は、前記チャンネルの長さＬ１と同一線幅（Ｌ２，Ｌ３）を有する。また、前記チャンネルの長さＬ１は、前記ソースライン２０及びドレインライン２２を形成するためのプリンティング工程においての最小線幅であってよい。
【００９３】
前記ソースライン２０及びドレインライン２２を覆うチャンネル膜が具備される。即ち、前記ソースライン２０及びドレインライン２２の表面はチャンネル膜と接触するようになる。前記チャンネル膜として使用できる物質の例としては、ナノワイヤー、ナノパーティクル、有機物、ハイブリッド物質などを挙げることができる。これらは単独で使用されることが望ましい。
【００９４】
前記チャンネル上は、ゲート絶縁膜が覆っている。前記ゲート絶縁膜は有機物、無機物、またはハイブリッド物質からなってもよい。
【００９５】
前記チャンネル膜上には、ゲート電極１２が具備される。前記ゲート電極１２は、前記ソースライン及びドレインラインの第１部分（２０ａ，２２ａ）を覆うように位置する。
【００９６】
前記実施形態２による薄膜トランジスタは、実施形態１の薄膜トランジスタと同一にゲート電極とソースライン間のオーバーラップ面積及びゲート電極とドレインライン間のオーバーラップ面積が減少される。従って、前記薄膜トランジスタのカットオフ周波数が高い。
【００９７】
図８〜図１０は、図７に示した薄膜トランジスタの製造方法を示す断面図である。
【００９８】
図８を参照すると、基板１０上にソースライン２０及びドレインライン２２を形成する。前記ソースライン２０及びドレインラインは基板の絶縁領域上に形成されてもよい。前記ソースライン２０及びドレインライン２２はプリンティング方式で形成してもよい。前記ソースライン２０及びドレインライン２２を形成するのに適切な高速プリンティング工程の例としては、Ｇｒａｖｎｕｒｅプリンティング、Ｆｌｅｘｏｇｒａｐｈｙプリンティングなどを挙げることができる。これとは異なって、前記ソースライン２０及びドレインライン２２は、フラットベッドスクリーン方式、ロータリースクリーン方式、オフセット方式、インクジェット方式などを通じてプリンティングされてもよい。
【００９９】
図９を参照すると、前記ソースライン２０及びドレインライン２２を覆うチャンネル膜１６を形成する。前記チャンネル膜１６は、ナノワイヤー、ナノパーティクル、有機物、ハイブリッド物質のうち、何れかの１つをプリンティング方式で蒸着させて形成してもよい。
【０１００】
その後、前記チャンネル膜１６上にゲート絶縁膜１４を形成する。前記ゲート絶縁膜１４は、プリンティング方式で形成してもよい。前記ゲート絶縁膜１４は、有機物、無機物、またはハイブリッドからなってもよい。
【０１０１】
図１０を参照すると、前記ゲート絶縁膜１４上にゲート電極１２を形成する。前記ゲート電極１２は、プリンティング方式で形成してもよい。これとは異なって、前記ゲート電極１２は蒸着及びエッチング工程を通じて形成してもよい。
【０１０２】
前記工程を通じてトップゲート構造の薄膜トランジスタが完成される。
［実施形態３］
【０１０３】
図１１は、本発明の実施形態３による薄膜トランジスタの平面図である。
【０１０４】
実施形態３による薄膜トランジスタは、ソースライン及びドレインラインの形状を除いては実施形態１と同一である。従って、前記ソースライン及びドレインラインの形状に対して主に説明する。
【０１０５】
図１１を参照すると、基板上にゲート電極１２、ゲート絶縁膜及びチャンネル膜が具備される。前記ゲート電極１２は、前記基板の絶縁領域上に具備されてもよい。
【０１０６】
前記チャンネル膜上にはゲート電極１２の上部を横切る方向に延長されるソースライン４０及びドレインライン４２が具備される。前記ソースライン４０及びドレインライン４２は、前記ゲート電極１２とオーバーラップする部位からチャンネルの長さＬ１ほど互いに離隔されている。
【０１０７】
図示のように、前記ソースライン４０は、前記ゲート電極１２を横切る第１部分４０ａと、前記ゲート電極１２の第１側の縁と離隔される第２部分４０ｂ，前記第１側の縁と対向するゲート電極１２の第３側の縁と離隔される第３部分４０ｃ、前記ゲート電極１２の第２側の縁と離隔される第４部分４０ｄが互いに接続された形状を有する。前記ソースライン４０で実質的にソースの役割をする部分は、前記第１部分４０ａであり、前記２〜第４部分（４０ｂ〜４０ｄ）は、コンタクトを形成するために電気的に接続される部分である。
【０１０８】
前記ドレインライン４２は、前記ソースライン４０と対称の形状を有する。即ち、前記ドレインライン４２は、前記ソースライン４０と対称の第１〜第４部分（４２ａ〜４２ｄ）を有する。
【０１０９】
前記ソースライン４０及びドレインライン４２で、前記第１部分（４０ａ，４２ａ）の両側壁は、前記ゲート電極１２の両側の縁内に位置する。前記ソースライン及びドレインライン（４０，４２）はこれらを形成するためのプリンティング工程においての最小線幅を有することができる。また、前記チャンネルの長さＬ１も前記プリンティング工程においての最小線幅と同一であってもよい。
【０１１０】
前記ソースライン４０及びドレインライン４２を形成する際、ミスアラインメントが発生されても前記ソースライン４０及びドレインライン４２とゲート電極１２とのオーバーラップ面積は変わらないようにするためにゲート電極１２とソースライン４０及びゲート電極１２とドレインライン４２の間隔を合わせなければならない。
【０１１１】
具体的には、前記第４部分のソースライン４０ｄとゲート電極１２の縁の距離ｘ１と前記第４部分のドレインライン４２ｄ部位とゲート電極１２の縁の距離ｘ２の合計は、前記Ｘ方向最大ミスアラインマージンの２倍値よりさらに広くなるようにする。
【０１１２】
また、前記第２部分のソースライン４０ｂとゲート電極１２の縁の距離ｙ１と、前記第３部分のソースライン４０ｃとゲート電極１２の縁の距離ｙ３の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広いことが望ましい。
【０１１３】
同様に、前記第２部分のドレインライン４２ｂとゲート電極１２の縁の距離ｙ２と、前記第３部分のドレインライン４２ｃとゲート電極１２の縁の距離ｙ４の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広いことが望ましい。
【０１１４】
また、図１１の場合には、ｙ５で表示された部位の距離はＹ軸方向最大ミスアラインメントマージンと同一であるかさらに広くなければならない。
【０１１５】
この場合、前記ソース及びドレインライン（４０，４２）を形成するためのプリンティング工程の際に前記Ｘ軸及びＹ軸方向に最大のミスアラインメントが発生されても、前記ゲート電極１２とドレインライン４２間のオーバーラップ面積及びゲート電極１２とソースライン４０間のオーバーラップ面積は変わらない。
【０１１６】
前記ソースライン４０及びドレインライン４２の第４部分には各々第１コンタクト２４が具備される。また、前記ゲート電極１２の一部領域には第２コンタクト２６が具備される。
【０１１７】
本実施形態においては、基板上にゲートが具備されるボトムゲート構造の薄膜トランジスタを説明した。しかし、これとは異なる別の実施形態として、基板上に実施形態３と同一形状のソースライン及びドレインラインを有するトップゲート構造の薄膜トランジスタを具現してもよい。
【０１１８】
実施形態３による薄膜トランジスタは、実施形態１での説明と同様の工程を通じて形成してもよい。ただ、前記ソースライン及びドレインラインの形状が実施形態１と異なるため、前記ソースライン及びドレインラインを形成するためのプリンティング工程時に前記実施形態３のソースライン及びドレインラインを形成することができるように成形されたプリンティングモールドツールを使用する。
【０１１９】
図１２は、本発明の実施形態４による薄膜トランジスタの平面図である。
【０１２０】
実施形態４による薄膜トランジスタは、ソースライン及びドレインラインの形成を除いては実施形態１と同一である。従って、前記ソースライン及びドレインラインの形状に対して主に説明する。
【０１２１】
図１２を参照すると、基板上にゲート電極１２、ゲート絶縁膜、及びチャンネル膜が具備される。前記ゲート電極１２は、基板の絶縁領域上に具備されてもよい。
【０１２２】
前記チャンネル膜上にはゲート電極１２上部を横切る方向に延長されるソースライン５０及びドレインライン５２が具備される。前記ソースライン５０及びドレインライン５２は、前記ゲート電極１２とオーバーラップする部位からチャンネルの長さＬ１ほど互いに離隔されている。
【０１２３】
図示のように、前記ソースライン５０は、前記ゲート電極１２を横切る第１部分５０ａと、前記ゲート電極１２の第２側の縁と離隔される第２部分５０ｂ、及び前記ソースライン５０の第１部分５０ａと第２部分５０ｂの中心部を接続させ前記ゲート電極上に配置される第３部分５０ｃを含む。前記ソースライン５０で実質的にソースの役割をする部分は、前記第１部分５０ａであり、前記第２及び第３部分（５０ｂ、５０ｃ）はコンタクトを形成するために電気的に接続される部分である。
【０１２４】
前記ドレインライン５２は、前記ソースライン５０と対称の形状を有する。即ち、前記ドレインライン５２は、前記ソースライン５０と対称の第１〜第３部分（５２ａ〜５２ｃ）を有する。
【０１２５】
前記ソースライン５０及びドレインライン５２で前記第１部分（５０ａ、５０ｃ）の両側壁は前記ゲート電極１２の両側の縁内に位置する。前記ソースライン５０及びドレインライン５２は、これらを形成するためのプリンティング工程においての最小線幅を有してもよい。また、前記チャンネルの長さも前記プリンティング工程においての最小線幅と同一であってもよい。
【０１２６】
前記ソースライン５０及びドレインライン５２を形成する際、ミスアラインメントが発生されても前記ソースライン５０及びドレインライン５２とゲート電極１２とのオーバーラップ面積は変わらないようにするためにゲート電極１２とソースライン５０及びゲート電極１２とドレインライン５２の間隔を合わせなければならない。
【０１２７】
具体的には、前記第２部分のソースライン５０ｂとゲート電極１２の縁の距離ｘ１と、前記第２部分のドレインライン５２ｂ部位とゲート電極１２の縁の距離ｘ２の合計は、前記Ｘ方向最大ミスアラインメントマージンの２倍値よりさらに広くなるようにする。
【０１２８】
また、前記第１部分のソースライン５０ａの第１端部とゲート電極１２の縁の距離ｙ１と、前記第１部分のソースライン５０ａの第２端部とゲート電極１２の縁の距離ｙ３の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広いことが望ましい。
【０１２９】
同様に、前記第１部分のドレインライン５２ａの第１端部とゲート電極１２の縁の距離ｙ２と、前記第１部分のドレインライン５２ａの第２端部とゲート電極１２の縁の距離ｙ４の合計は、Ｙ方向最大ミスアラインメントマージンの２倍よりさらに広いことが望ましい。
【０１３０】
また、図１２の場合にはｙ５で表示された部位の距離は、Ｙ軸方向最大ミスアラインメントマージンと同一であるかまたはさらに広くなければならない。
【０１３１】
前述のように間隔を調節する場合、前記ソース及びドレインラインの形成工程時に前記Ｘ軸及びＹ軸方向に最大のミスアラインメントが発生されても前記ゲート電極とドレインライン及びゲート電極とソースライン間のオーバーラップ面積は変わらない。
【０１３２】
前記ソースライン５０及びドレインライン５２の第３部分（５０ｄ、５２ｄ）には各々第１コンタクト２４が具備される。また、前記ゲート電極１２の一部分にも第２コンタクト２６が具備される。
【０１３３】
本実施形態においては、基板上にゲートが具備されるボトムゲート構造の薄膜トランジスタを説明した。しかし、これとは異なる実施形態で、基板上に実施形態４と同一形状のソースライン及びドレインラインが具備されるトップゲート構造の薄膜トランジスタを具現してもよい。
＜比較サンプルの製造＞
＜比較サンプル１〜５＞
【０１３４】
従来の技術によって、ボトムゲート構造を有する比較サンプル１〜５の薄膜トランジスタを各々形成した。比較サンプル１〜５の薄膜トランジスタは図２に示したのと同一形状を有する。ただ、比較サンプル１〜５の薄膜トランジスタは、ゲート電極とソースラインのオーバーラップ面積及びゲート電極とドレインラインのオーバーラップ面積のみが相異する。
【０１３５】
前記比較サンプル１〜５の薄膜トランジスタは、最小線幅及び最大ミスアラインメント幅が相異なる各々のプリンティング工程を遂行して形成されたものである。前記比較サンプル１〜５の薄膜トランジスタを形成するために使用されたプリンティング工程のミスアラインメント幅／最小線幅と、前記比較サンプル１〜５の薄膜トランジスタのオーバーラップ面積／チャンネル長さを、下記の表１に示す。
＜サンプルの製造＞
＜サンプル１〜５＞
【０１３６】
前記比較サンプルの薄膜トランジスタと比較するために、本発明の実施例１によって５つのボトムゲート構造の薄膜トランジスタを形成した。各サンプルの薄膜トランジスタは、各薄膜のプリンティング工程方法の差によって、プリンティング速度オーバーラッププリンティング時のミスアラインメント幅においてのみ差がある。しかし、各サンプルの薄膜トランジスタは形状、オーバーラップ面積、及び構造が全て同一である。サンプル１〜５の薄膜トランジスタは比較サンプル１〜５の薄膜トランジスタと同一のチャンネル長さを有し、ソースライン及びドレインラインは前記チャンネル長さと同一線幅を有する。
【０１３７】
前記サンプル１〜５と比較サンプル１〜５の薄膜トランジスタを形成する際、使用されたプリンティング工程のミスアラインメント幅／最小線幅と、前記サンプル１〜５と比較サンプル１〜５の薄膜トランジスタのオーバーラップ面積／チャンネル長さを、下記の表１に示す。
【０１３８】
【表１】
2010021548.tif 000005
【０１３９】
比較サンプル１〜５の薄膜トランジスタは、プリンティング工程の際の最小線幅と同一チャンネル長さを有する。また、プリンティング工程時の最大ミスアラインメント幅ほどゲート電極とソースラインがオーバーラップされ、前記最大ミスアラインメントの幅ほどゲート電極とドレインラインがオーバーラップされる。従って、前記プリンティング工程時の最大ミスアラインメント幅が増加すると、オーバーラップ面積も増加する。
【０１４０】
反面、前記サンプル１〜５の薄膜トランジスタはプリンティング工程時に最大ミスアラインメント幅が増加してもゲート電極とソースライン及びゲート電極とドレインラインのオーバーラップが増加されない。
【０１４１】
従来技術による比較サンプル１〜５の薄膜トランジスタと本発明によるサンプル１〜５の薄膜トランジスタの正規化周波数を計算した。
【０１４２】
図１３は、比較サンプル１〜比較サンプル５の薄膜トランジスタと実施形態１によるサンプル１〜５の薄膜トランジスタの正規化周波数を示すグラフである。
【０１４３】
図１３において、最大ミスアラインメント幅と最小線幅が同一である場合の薄膜トランジスタの周波数を１としたときの、比較サンプル及びサンプルから測定された相対的な周波数を示す。
【０１４４】
図１３に示したように、前記サンプル１〜５の薄膜トランジスタはプリンティング工程時の最大ミスアラインメント幅による周波数の変化がない（図面符号６０）。しかし、従来技術による比較サンプル１〜比較サンプル５の薄膜トランジスタはプリンティング工程時の最大ミスアラインメント幅が増加するにつれ、周波数が減少することがわかる（図面符号６２）。即ち、速い速度でプリンティングされる工程を使用して各薄膜パターンを形成する場合には薄膜トランジスタのカットオフ周波数が大きく減少することがわかる。
【０１４５】
従って、本発明は速い速度でプリンティングされ、ミスアラインメント幅が大きなプリンティング方法を通じて形成される薄膜トランジスタにさらに効果的であることがわかる。
【０１４６】
図１４は、本発明の一実施形態によるＲＦＩＤタグを示す。
【０１４７】
図１４を参照すると、ＲＦＩＤタグ２００は、ＩＣチップ２０２とアンテナ２０４からなり、前記ＩＣチップ２０２にはＲＦ送受信回路、制御ロジック、及びメモリが内蔵されており、アンテナ２０４を通じて無線周波数を送受信する。前記ＲＦ送受信回路内には本発明の薄膜トランジスタが含まれる。前記ＲＦＩＤタグ２００はリーダー（図示せず）から伝送されるウルトラハイ周波数ＵＨＦ代役のＲＦ代役信号を反射することと共に反射されるＲＦ信号に識別情報を含む情報を変調させてリーダーに送信する。
【０１４８】
図１５は、本発明の一実施形態によるスマートカードメモリモジュールの概略的なブロック図である。
【０１４９】
図１５を参照すると、スマートカードメモリモジュール３００は制御用回路、即ち、マイクロ制御器（μＣ；３０１）によって制御されるが、前記μＣ３０１はデータ保存器３０２に接続される。データ保存器３０２は、デジタル情報、データ、データレコードなどを保存するために提供される。データ保存器３０２は、判読及び記録接近を可能にするフラッシュ任意接近メモリＲＡＭまたは判読接近のみ可能な判読専用メモリＲＯＭであってもよい。一般的に、データ保存器３０２は何れかの現在または将来のデータ保存技術によって具現されてもよい。一方、データ保存器３０２は、データ判読及び／またはデータ記録のためにデータインターフェース（Ｉ／Ｆ）コネクタ３１２を経由してアクセスしてもよいが、データインターフェース（Ｉ／Ｆ）コネクタ３１２は、望ましくは、スマートカードメモリモジュール３００を携帯型ＣＥ機器のデータインターフェースに相応するコネクタに接続する。他方では、データ保存器３０２は、またデータ判読及び／またはデータ記録のためにＲＦ送受信回路を含むＲＦＩＤロジック３０３を各々経由してアクセスされる。前記ＲＦ送受信回路内には本発明の薄膜トランジスタを含む。
【０１５０】
ＲＦＩＤロジック３０３によって生成された無線周波数信号はアンテナコネクタ３１３によって携帯型ＣＥ機器に供給される。前記ＲＦＩＤロジック３０３は、データ保存器３０２から読み取るデータを示すデータ信号をスマートカードメモリモジュール３００のμＣ３０１から受信するように、そしてそのデータ信号を無線周波数基盤代役周波数に挿入するように配置、構成される。前記データ信号は、μＣ３０１に供給される。前記データ信号は、μＣ３０１に命令するための命令語及び／またはデータ保存器３０２に記録されるデータ情報を示すことができる。μＣ３０１及びＲＦＩＤロジック３０３各々の動作のために要求されたクロック信号はクロック発生器３０５によって提供されてもよくまたはＲＦＩＤロジック３０３に供給された無線周波数信号から生成されてもよい。
【０１５１】
電力供給コンタクト３１１がスマートカードメモリモジュール３００に電気エネルギーを供給するために提供される。電力供給コネクタ３１１は望ましくは携帯型ＣＥ機器の電力供給器、即ちバッテリー及び／または再充電可能の蓄電器に接続される。前記スマートカードメモリモジュール３００に印加される電力は外部電源から提供される。
【０１５２】
スマートカードメモリモジュール３００にはスマートカードモジュール３０６が具備されてもよい。前記スマートカードモジュール３０６には保安関連のデータが保存されてもよい。従って、前記スマートカードモジュール３０６は保安要件を満足させる暗証ロジック、認証メカニズムなどを含むことができる。
【０１５３】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１５４】
前述の説明のように、本発明は低費用で製造することができ、高いカットオフ周波数を有する薄膜トランジスタが要求される多様な素子に適用することができる。特に、本発明の薄膜トランジスタは無線周波数識別（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｉｏｎ：ＲＦＩＤ）、電子式商品監視（Ｅｌｅｃｔｒｏｎｉｃ  Ａｒｔｉｃｌｅ  Ｓｕｒｖｅｉｌｌａｎｃｅ：ＥＡＳ）タグ、感知器分野、及び前記製品のチップのスイッチング素子として使用されることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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