(57)【要約】【課題】ビット線降圧技術を適用するメモリの安定動作と高速動作を実現する。【解決手段】メモリセルの列に対して設けられた第１のビット線ＢＬ／ＮＢＬの電位を制御する第１のトランジスタＴＲ１と、当該第１のトランジスタＴＲ１を制御する第１の論理ゲートＬＧ１とを設ける。第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力とが接続され、かつ第１のトランジスタＴＲ１のゲートと第１の論理ゲートＬＧ１の出力とが接続されており、更に片方のビット線ＢＬにのみデータ読み出し回路１１が接続される。【選択図】図１３
2010186513.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配列されたメモリアレイブロックと、
前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、
前記第１のビット線の電位を制御する第１のトランジスタと、
前記第１のトランジスタを制御する第１の論理ゲートとを備え、
前記第１のトランジスタのドレイン又はソースと前記第１の論理ゲートの入力とが接続され、かつ前記第１のトランジスタのゲートと前記第１の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。
【請求項２】
行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第１のワード線を含む複数のワード線とを有するメモリアレイブロックと、
前記第１のビット線に接続されたＩＯブロックと、
前記第１のワード線に接続されたデコーダブロックと、
前記ＩＯブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、
前記ＩＯブロックは、前記第１のビット線の電位を制御する第１のトランジスタと、前記第１のトランジスタを制御する第１の論理ゲートとを有し、
前記第１のトランジスタのドレイン又はソースと前記第１の論理ゲートの入力とが接続され、かつ前記第１のトランジスタのゲートと前記第１の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記第１の論理ゲートの入力に第２の論理ゲートの出力が接続されており、
前記第２の論理ゲートは前記ＩＯブロック内に備えていることを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
前記第１の論理ゲートの入力に第２の論理ゲートの出力が接続されており、
前記第２の論理ゲートは前記ＩＯブロック外に備えていることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体記憶装置において、
前記第１のトランジスタは、Ｎチャネル型ＭＯＳトランジスタを用いていることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体記憶装置において、
前記第１のトランジスタは、Ｐチャネル型ＭＯＳトランジスタを用いていることを特徴とする半導体記憶装置。
【請求項７】
請求項５又は６に記載の半導体記憶装置において、
前記第１のビット線に第１のプリチャージトランジスタのソース又はドレインが更に接続されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
前記第２の論理ゲートの入力と前記第１のプリチャージトランジスタのゲートとは互いに接続され、かつプリチャージ信号が供給されていることを特徴とする半導体記憶装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体記憶装置において、
前記メモリセル１個あたりに２本のビット線が前記第１のビット線として接続され、
前記第１の論理ゲートは、前記２本のビット線で共用されることを特徴とする半導体記憶装置。
【請求項１０】
複数のメモリセルが行列状に配列されたメモリアレイブロックと、
前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、
前記第１のビット線の電位を制御する第１のトランジスタと、
一方の電極が前記第１のビット線に接続された第１のキャパシタと、
前記第１のキャパシタを制御する第１の論理ゲートとを備え、
前記第１のトランジスタのゲートと前記第１の論理ゲートの入力とが接続され、かつ前記第１のキャパシタの他方の電極と前記第１の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。
【請求項１１】
行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第１のワード線を含む複数のワード線とを有するメモリアレイブロックと、
前記第１のビット線に接続されたＩＯブロックと、
前記第１のワード線に接続されたデコーダブロックと、
前記ＩＯブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、
前記ＩＯブロックは、前記第１のビット線の電位を制御する第１のトランジスタと、一方の電極が前記第１のビット線に接続された第１のキャパシタと、前記第１のキャパシタを制御する第１の論理ゲートとを有し、
前記第１のトランジスタのゲートと前記第１の論理ゲートの入力とが接続され、かつ前記第１のキャパシタの他方の電極と前記第１の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
前記第１の論理ゲートの入力に第２の論理ゲートの出力が接続されており、
前記第２の論理ゲートは前記ＩＯブロック内に備えていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１１記載の半導体記憶装置において、
前記第１の論理ゲートの入力に第２の論理ゲートの出力が接続されており、
前記第２の論理ゲートは前記ＩＯブロック外に備えていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１０又は１１に記載の半導体記憶装置において、
前記第１のビット線と前記第１のキャパシタとは、第２のトランジスタを介して互いに接続されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１０〜１４のいずれか１項に記載の半導体記憶装置において、
前記メモリセル１個あたりに２本のビット線が前記第１のビット線として接続され、
前記第１の論理ゲートは、前記２本のビット線で共用されることを特徴とする半導体記憶装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体記憶装置において、
前記複数のメモリセルのうちの１個のメモリセルを読み出すとき、前記第１のビット線として１本のビット線のみを用いることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記１本のビット線にのみデータ読み出し回路が接続されていることを特徴とする半導体記憶装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の半導体記憶装置において、
前記第１の論理ゲートの入力は、少なくとも２入力であることを特徴とする半導体記憶装置。
【請求項１９】
請求項１８記載の半導体記憶装置において、
前記第１の論理ゲートの第１の入力は、前記第１のトランジスタのドレイン又はソースであり、前記第１の論理ゲートの第２の入力は、読み出し制御信号であることを特徴とする半導体記憶装置。
【請求項２０】
請求項１８記載の半導体記憶装置において、
前記第１の論理ゲートの第１の入力は、前記第１のトランジスタのドレイン又はソースであり、前記第１の論理ゲートの第２の入力は、第１の検知回路から発生する起動信号であることを特徴とする半導体記憶装置。
【請求項２１】
請求項２０記載の半導体記憶装置において、
前記第１の検知回路は、プロセスのばらつきを検知する回路であることを特徴とする半導体記憶装置。
【請求項２２】
請求項２０記載の半導体記憶装置において、
前記第１の検知回路は、温度を検知する回路であることを特徴とする半導体記憶装置。
【請求項２３】
請求項２０記載の半導体記憶装置において、
前記第１の検知回路は、電圧のばらつきを検知する回路であることを特徴とする半導体記憶装置。
【請求項２４】
請求項１〜３、６、１０〜１２、１４のいずれか１項に記載の半導体記憶装置において、
前記第１のトランジスタの拡散層上のゲート電極は、前記第１のビット線とほぼ平行であることを特徴とする半導体記憶装置。
【請求項２５】
請求項１〜３、６、１０〜１２、１４のいずれか１項に記載の半導体記憶装置において、
前記第１のトランジスタの拡散層上のゲート電極は、前記第１のビット線とほぼ垂直であることを特徴とする半導体記憶装置。
【請求項２６】
行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第１のワード線を含む複数のワード線とを有するメモリアレイブロックと、
前記第１のビット線に接続されたＩＯブロックと、
前記第１のワード線に接続されたデコーダブロックと、
前記ＩＯブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、
前記デコーダブロックは、各々第１の共通ノードに接続されたソースを持つ第１のＮチャネル型ＭＯＳトランジスタを有する複数のワードドライバを有し、
前記コントロールブロックは、前記第１の共通ノードに接続されたドレインを持つ第２のＮチャネル型ＭＯＳトランジスタと、前記第１の共通ノードの電位を制御する第１のトランジスタと、前記第１のトランジスタを制御する第１の論理ゲートとを有し、
前記第１のトランジスタのドレイン又はソースと前記第１の論理ゲートの入力とが接続され、かつ前記第１のトランジスタのゲートと前記第１の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリ回路のビット線電位の制御技術に関するものである。
【背景技術】
【０００２】
従来、ＳＲＡＭ（Static Random Access Memory）のメモリセルのＳＮＭ（Static Noise Margin）を改善するために、ビット線に接続されたＮチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタをパルス駆動してビット線を降圧する技術が知られている。ただし、データ読み出し方式としてビット線対の微小電位差を検知するセンスアンプを用いていた（非特許文献１参照）。
【０００３】
一方、半導体記憶装置のワード線を駆動するためのデコーダ回路部にて信号線の電位レベルを制御する技術も知られている（特許文献１参照）。
【非特許文献１】M.Khellah et al.,"Wordline & Bitline Pulsing Schemes for Improving SRAM Cell Stability in Low-Vcc 65nm CMOS Designs", 2006 Symposium on VLSI Circuits, Digest of Technical Papers pp.12-13
【特許文献１】特開２００７−１６４９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来のビット線降圧技術では、ビット線電位を落とし過ぎる可能性が高くなる。読み出し動作時にビット線電位を落とし過ぎると、メモリセルが書き込み状態となり、誤書き込みされ、データが破壊される問題がある。また、ビット線を降圧するためにＮＭＯＳトランジスタをビット線と接続しているため、ばらつきによりＮＭＯＳトランジスタの駆動能力が大きくなると、ビット線電位を落とし過ぎる可能性が大きくなる。更には、ＮＭＯＳトランジスタを制御するパルス信号をＩＯブロックの外部から伝搬しているため、パルス信号がなまり、それによりパルス幅のばらつき等も、ビット線電位を落とし過ぎる要因となる。
【０００５】
更に、上記従来のビット線降圧技術では、ビット線電位を降圧することで、ＳＲＡＭメモリセル中のアクセストランジスタの駆動能力が弱まり、ビット線対の電位差が一定値になるまで時間がかかることとなる。したがって、ＳＮＭは改善するものの、速度が遅くなるという課題があった。
【０００６】
また、上記従来のワード線駆動技術では、デコーダ回路部の電位を小振幅化することにより、高速化及び低電力化を実現している。しかしながら、電源電圧をＶｄｄとし、ＮＭＯＳトランジスタの閾値電圧をＶｔｎとするとき、信号線電位をＮＭＯＳトランジスタでＶｄｄ−Ｖｔｎまで上昇させるには、長いプリチャージ時間を必要とする。
【０００７】
本発明の目的は、半導体記憶装置のビット線電位制御に関し、ばらつき耐性を持つ電位制御方式を用いることで、誤書き込み等の誤動作を防止すると同時にＳＮＭ改善を行うことにより、安定な動作を実現することにある。
【０００８】
更には、ビット線電位の降圧を利用し、小振幅で読み出しを可能とする方式を用いることにより、高速化を実現することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る第１の半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリアレイブロックと、前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、前記第１のビット線の電位を制御する第１のトランジスタと、前記第１のトランジスタを制御する第１の論理ゲートとを備え、前記第１のトランジスタのドレイン又はソースと前記第１の論理ゲートの入力とが接続され、かつ前記第１のトランジスタのゲートと前記第１の論理ゲートの出力とが接続された構成を採用したものである。
【００１０】
また、上記課題を解決するため、本発明に係る第２の半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリアレイブロックと、前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、前記第１のビット線の電位を制御する第１のトランジスタと、一方の電極が前記第１のビット線に接続された第１のキャパシタと、前記第１のキャパシタを制御する第１の論理ゲートとを備え、前記第１のトランジスタのゲートと前記第１の論理ゲートの入力とが接続され、かつ前記第１のキャパシタの他方の電極と前記第１の論理ゲートの出力とが接続された構成を採用したものである。
【００１１】
上記のように、第１のトランジスタを介してビット線電位を降圧する方式では、第１のトランジスタのドレイン又はソースと第１の論理ゲートの入力へは、同じ接続ノードから信号が供給されているために、ビット線電位を落とし過ぎることはなくなる。また、第１のキャパシタを介してビット線電位を降圧する方式では、第１のトランジスタ及び第１の論理ゲートの入力へは、同じ接続ノードから信号が供給されているために、ビット線電位を落とし過ぎることはなくなる。
【００１２】
すなわち、ビット線電位を落とし過ぎることがなくなるために、誤書き込み等の誤動作を防止することができる。同時にビット線電位を落とすことによる本来目的であるＳＮＭの改善も実現できる。
【００１３】
また、上記課題を解決するため、本発明に係る第３の半導体記憶装置は、行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第１のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第１のワード線を含む複数のワード線とを有するメモリアレイブロックと、前記第１のビット線に接続されたＩＯブロックと、前記第１のワード線に接続されたデコーダブロックと、前記ＩＯブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、前記デコーダブロックは、各々第１の共通ノードに接続されたソースを持つ第１のＮチャネル型ＭＯＳトランジスタを有する複数のワードドライバを有し、前記コントロールブロックは、前記第１の共通ノードに接続されたドレインを持つ第２のＮチャネル型ＭＯＳトランジスタと、前記第１の共通ノードの電位を制御する第１のトランジスタと、前記第１のトランジスタを制御する第１の論理ゲートとを有し、前記第１のトランジスタのドレイン又はソースと前記第１の論理ゲートの入力とが接続され、かつ前記第１のトランジスタのゲートと前記第１の論理ゲートの出力とが接続された構成を採用したものである。
【発明の効果】
【００１４】
本発明によれば、半導体記憶装置の誤書き込み等の誤動作を防止しつつ、ＳＮＭの改善を行うことにより、安定な動作を実現できる。更に、ビット線電位の降圧を利用し、小振幅で読み出しを可能とすることができるため、高速動作が実現できる。
【００１５】
また、デコード回路部の信号線を降圧することによっても、高速及び高周波動作が実現可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。なお、ＩＯブロック内の構成は、同一部分には同一符号を付して、その説明は繰り返さない。
【００１７】
図１は、本発明に係る半導体記憶装置の１つであるＳＲＡＭブロックの構成例を示している。図１のメモリアレイブロック１は複数のメモリセルが行列状に配列された構成であり、メモリアレイブロック１の列に対して設けられたＩＯブロック２を備え、メモリアレイブロック１の行に対して設けられたデコーダブロック３を備え、ＩＯブロック２とデコーダブロック３との双方に隣接する位置にコントロールブロック４を更に設けた構成である。
【００１８】
図２は、図１のメモリアレイブロック１及びＩＯブロック２の詳細を示している。図２において、メモリアレイブロック１は、行列状に配列された複数のメモリセル（ＭＥＭ）５と、これらメモリセル５の列に対して設けられた第１のビット線ＢＬ／ＮＢＬを含む複数のビット線と、これらメモリセル５の行に対して設けられた第１のワード線ＷＬを含む複数のワード線とを有する。メモリセル５の列に対して設けられた第１のビット線ＢＬ／ＮＢＬを含む複数のビット線にＩＯブロック２が接続されている。ＩＯブロック２は、第１のトランジスタＴＲ１と、第１の論理ゲートＬＧ１と、第２の論理ゲートＬＧ２とを有する。第１のトランジスタＴＲ１は第１のビット線ＢＬ／ＮＢＬの電位を制御し、第１の論理ゲートＬＧ１は第１のトランジスタＴＲ１を制御する。第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力へは、第１の接続ノードＣＮ１から信号が供給されている。第１の論理ゲートＬＧ１の出力は、第２の接続ノードＣＮ２にて第１のトランジスタＴＲ１のゲートに接続されている。更に、第１の接続ノードＣＮ１に信号を供給する第２の論理ゲートＬＧ２は、ＩＯブロック２内に配置されている。第２の論理ゲートＬＧ２は、プリチャージ及び電位制御信号ＰＣＤを受け取る。
【００１９】
この構成によれば、ＩＯブロック２内の第１の接続ノードＣＮ１からタイミングが生成されるため、ビット線電位の降下幅のばらつきが少ない。結果、電位が落ち過ぎることによる誤動作を防止することが可能となる。更には、第１の接続ノードＣＮ１に信号を供給する論理ゲートＬＧ２がＩＯブロック２内に配置されていることから、第１の接続ノードＣＮ１の波形なまりによるタイミングずれを小さくできる。
【００２０】
図３において、第１の接続ノードＣＮ１に信号を供給する第２の論理ゲートＬＧ２は、ＩＯブロック２外のコントロールブロック４に備えている。この構成によれば、第２の論理ゲートＬＧ２をＩＯブロック２の外のコントロールブロック４に配置することにより、ＩＯブロック２内の素子数削減が可能となり、小面積化を実現できる。
【００２１】
図４は、図２のＩＯブロック２内を詳細に示した構成例１である。第１のトランジスタＴＲ１はＮチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタを用いており、第１の論理ゲートＬＧ１は、インバータを２段縦続接続したものである。また、プリチャージ回路１０を第１のビット線ＢＬ／ＮＢＬと接続し、プリチャージ回路１０を制御するプリチャージ信号ＰＣＨを備えた構成である。
【００２２】
図５は、図２のＩＯブロック２内を詳細に示した構成例２である。図４のプリチャージ信号ＰＣＨをＰＣＤ信号と共有して用いた構成である。この構成によれば、プリチャージ信号専用の配線が必要なくなるために、配線リソースを確保しやすくなる。
【００２３】
図６は、図４及び図５のタイミングを示したものである。ここで３つの状態に分けて説明する。
【００２４】
（ｉ）信号ＰＣＤが“Ｌ”レベルの場合、すなわち、第１の接続ノードＣＮ１が“Ｈ”レベル、第２の接続ノードＣＮ２が“Ｈ”レベルとなり、第１のトランジスタＴＲ１がオンするとともに、第１の接続ノードＣＮ１の“Ｈ”レベルが第１のビット線ＢＬ／ＮＢＬに伝搬することとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｈ”レベルへのプリチャージ状態となる。
【００２５】
（ii）信号ＰＣＤが“Ｈ”レベル、かつ、第１の接続ノードＣＮ１が“Ｌ”レベル、第２の接続ノードＣＮ２が“Ｈ”レベルの場合、第１のトランジスタＴＲ１がオンするとともに、第１の接続ノードＣＮ１の“Ｌ”レベルが第１のビット線ＢＬ／ＮＢＬに伝搬することとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｌ”レベルへの降圧状態となる。
【００２６】
（iii）信号ＰＣＤが“Ｈ”レベル、かつ、第１の接続ノードＣＮ１が“Ｌ”レベル、第２の接続ノードＣＮ２が“Ｌ”レベルの場合、第１のトランジスタＴＲ１がオフすることとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｈ”レベルより少し下がった電位で、フローティング状態となる。
【００２７】
ここで、図４及び図５内のプリチャージ回路１０を備えていない場合には、上記の条件から、（ｉ）では、第１のトランジスタＴＲ１がＮＭＯＳトランジスタで構成していることから、プリチャージ電位がＶｄｄ−Ｖｔｎとなる。（ii）では、第１のトランジスタＴＲ１をＮＭＯＳトランジスタで構成していることから、第１のビット線ＢＬ／ＮＢＬの電位を高速に降下させることが可能となる。（iii）では、第１の論理ゲートＬＧ１分の遅延時間だけ、第１のビット線ＢＬ／ＮＢＬの電位を降下させた後、第１のトランジスタＴＲ１をオフするため、第１のビット線ＢＬ／ＮＢＬはフローティング状態となる。
【００２８】
また、図４及び図５内のプリチャージ回路１０を備えている場合には、上記の条件から、（ｉ）では、プリチャージ回路１０により、プリチャージ電位がＶｄｄまで上昇すると同時に、高速にプリチャージを行うことが可能となる。
【００２９】
図７は、図２のＩＯブロック２内を詳細に示した構成例３である。第１のトランジスタＴＲ１はＰチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタを用いており、第１の論理ゲートＬＧ１は、インバータを１段接続したものである。また、プリチャージ回路１０を第１のビット線ＢＬ／ＮＢＬと接続し、プリチャージ回路１０を制御するプリチャージ信号ＰＣＨを備えた構成である。
【００３０】
図８は、図２のＩＯブロック２内を詳細に示した構成例４である。図７のプリチャージ信号ＰＣＨをＰＣＤ信号と共有して用いた構成である。この構成によれば、プリチャージ信号専用の配線が必要なくなるために、配線リソースを確保しやすくなる。
【００３１】
図９は、図７及び図８のタイミングを示したものである。ここで３つの状態に分けて説明する。
【００３２】
（ｉ）信号ＰＣＤが“Ｌ”レベルの場合、すなわち、第１の接続ノードＣＮ１が“Ｈ”レベル、第２の接続ノードＣＮ２が“Ｌ”レベルとなり、第１のトランジスタＴＲ１がオンするとともに、第１の接続ノードＣＮ１の“Ｈ”レベルが第１のビット線ＢＬ／ＮＢＬに伝搬することとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｈ”レベルへのプリチャージ状態となる。
【００３３】
（ii）信号ＰＣＤが“Ｈ”レベル、かつ、第１の接続ノードＣＮ１が“Ｌ”レベル、第２の接続ノードＣＮ２が“Ｌ”レベルの場合、第１のトランジスタＴＲ１がオンするとともに、第１の接続ノードＣＮ１の“Ｌ”レベルが第１のビット線ＢＬ／ＮＢＬに伝搬することとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｌ”レベルへの降圧状態となる。
【００３４】
（iii）信号ＰＣＤが“Ｈ”レベル、かつ、第１の接続ノードＣＮ１が“Ｌ”レベル、第２の接続ノードＣＮ２が“Ｈ”レベルの場合、第１のトランジスタＴＲ１がオフすることとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｈ”レベルより少し下がった電位で、フローティング状態となる。
【００３５】
ここで、図７及び図８内のプリチャージ回路１０を備えていない場合には、上記の条件から、（ｉ）では、第１のトランジスタＴＲ１がＰＭＯＳトランジスタで構成していることから、プリチャージ電位がＶｄｄとなる。ここで、プリチャージ電位を制御するトランジスタが２段介して、第１のビット線ＢＬ／ＮＢＬと接続されるため、プリチャージ速度が遅くなる。（ii）では、第１のトランジスタＴＲ１をＰＭＯＳトランジスタで構成していることから、第１のビット線ＢＬ／ＮＢＬの電位が落ち過ぎることによる誤動作を防止することが可能となる。（iii）では、第１の論理ゲートＬＧ１分の遅延時間だけ、第１のビット線ＢＬ／ＮＢＬの電位を降下させた後、第１のトランジスタＴＲ１をオフするため、第１のビット線ＢＬ／ＮＢＬはフローティング状態となる。
【００３６】
また、図７及び図８内のプリチャージ回路１０を備えている場合には、上記の条件から、（ｉ）では、プリチャージ回路１０により、高速にプリチャージを行うことが可能となる。
【００３７】
図１０は、図２のＩＯブロック２内を詳細に示した構成例５である。図１０において、第２のトランジスタＴＲ２は、第１のビット線ＢＬ／ＮＢＬの電位を制御し、第１のキャパシタＣＡＰ１は、第１のビット線ＢＬ／ＮＢＬと接続され、第４の論理ゲートＬＧ４は、第１のキャパシタＣＡＰ１を制御し、第２のトランジスタＴＲ２及び第４の論理ゲートＬＧ４の入力へは、第３の接続ノードＣＮ３から信号が供給されている。第４の論理ゲートＬＧ４の出力は、第４の接続ノードＣＮ４にて第１のキャパシタＣＡＰ１に接続されている。更に、第３の接続ノードＣＮ３に信号を供給する第５の論理ゲートＬＧ５は、ＩＯブロック２内に配置されている。なお、第５の論理ゲートＬＧ５は、ＩＯブロック２外に配置されていてもよい。
【００３８】
この構成によれば、第１のキャパシタＣＡＰ１を用いており、そのためトランジスタばらつき、特に閾値電圧Ｖｔに依存しないために、第１のビット線ＢＬ／ＮＢＬの降圧幅のばらつきを抑えることができる。
【００３９】
図１１は、図２のＩＯブロック２内を詳細に示した構成例６である。図１０の構成に加えて、第３のトランジスタＴＲ３は、第１のビット線ＢＬ／ＮＢＬと第１のキャパシタＣＡＰ１との間に介在しており、第６の論理ゲートＬＧ６は、第５の接続ノードＣＮ５にて第３のトランジスタＴＲ３を制御し、第４の論理ゲートＬＧ４は、第６の論理ゲートＬＧ６と第１のキャパシタＣＡＰ１とを制御している。
【００４０】
この構成によれば、読み出し動作時に、第３のトランジスタＴＲ３がオフすることにより、第１のキャパシタＣＡＰ１の容量が第１のビット線ＢＬ／ＮＢＬに接続されないため、図１０と比較して、高速動作を実現できる。
【００４１】
図１２は、図１１のタイミングを示したものである。ここで３つの状態に分けて説明する。
【００４２】
（ｉ）信号ＰＣＤが”Ｈ“レベルの場合、すなわち、第３の接続ノードＣＮ３が“Ｌ”レベルとなり、第２のトランジスタＴＲ２がオンする。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｈ”レベルへのプリチャージ状態となる。
【００４３】
（ii）信号ＰＣＤが“Ｌ”レベル、かつ、第３の接続ノードＣＮ３が“Ｈ”レベル、第４の接続ノードＣＮ４が“Ｌ”レベルの場合には、第２のトランジスタＴＲ２がオフするとともに、第４の接続ノードＣＮ４の“Ｌ”レベルが第１のキャパシタＣＡＰ１を介して、第１のビット線ＢＬ／ＮＢＬに伝搬することとなる。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｌ”レベルへの降圧状態となる。
【００４４】
（iii）信号ＰＣＤが“Ｌ”レベル、かつ、第３の接続ノードＣＮ３が“Ｈ”レベル、第４の接続ノードＣＮ４が“Ｌ”レベル、第５の接続ノードＣＮ５が“Ｈ”レベルの場合には、第２のトランジスタＴＲ２がオフしており、更に第３のトランジスタＴＲ３もオフする。つまり、第１のビット線ＢＬ／ＮＢＬは、“Ｈ”レベルより少し下がった電位で、フローティング状態となる。
【００４５】
上記の条件から、（ii）では、第１のビット線ＢＬ／ＮＢＬを降圧する方式として第１のキャパシタＣＡＰ１を用いており、そのためトランジスタばらつき、特に閾値電圧Ｖｔに依存しないために、第１のビット線ＢＬ／ＮＢＬの降圧幅のばらつきを抑えることができる。（iii）では、第３のトランジスタＴＲ３がオフすることにより、第１のキャパシタＣＡＰ１の容量が第１のビット線ＢＬ／ＮＢＬに接続されないため、ビット線容量を増やすことなく、高速動作が実現できる。
【００４６】
図１３及び図１４は、図８及び図１１に加えて、片方のビット線ＢＬにのみデータ読み出し回路１１が接続されている構成である。この構成によれば、ビット線ＢＬが小振幅で動作することが可能となり、高速化が実現できる。
【００４７】
図１５及び図１６は、図２のＩＯブロック２の構成例７と、そのタイミング図を示している。図１５において、第１の論理ゲートＬＧ１は、２入力ＮＡＮＤで構成され、入力の片側には、第１の内部信号ＲＥが接続されている。第１の内部信号ＲＥは、読み出し動作と書き込み動作を分ける信号となっている。
【００４８】
図１６は、動作モードにおけるビット線の状態を示している。読み出し動作時において、第１の内部信号ＲＥが“Ｈ”レベルの状態では、２入力ＮＡＮＤは、インバータと同等となるため、図８及び図９と同じ動作となり、第１の論理ゲートＬＧ１の遅延時間分だけ、第１のビット線ＢＬ／ＮＢＬが降圧されることとなる。
【００４９】
書き込み動作時において、第１の内部信号ＲＥが“Ｌ”レベルの状態では、第２の接続ノードＣＮ２が“Ｈ”レベルとなり、第１のトランジスタＴＲ１がオフすることとなる。つまり、第１のビット線ＢＬ／ＮＢＬは降圧されずに、“Ｈ”レベルの状態のままとなる。
【００５０】
この構成によると、書き込み時の第１のビット線ＢＬ／ＮＢＬの電位を下げることがないため、書き込みの電力削減ができる。
【００５１】
図１７及び図１８は、図２のＩＯブロック２の構成例８と、そのタイミング図を示している。図１７において、第６の論理ゲートＬＧ６は２入力ＮＡＮＤで構成され、入力の片側には、第１の内部信号ＲＥが接続されている。第１の内部信号ＲＥは、読み出し動作と書き込み動作を分ける信号となっている。
【００５２】
図１８は、動作モードにおけるビット線の状態を示している。読み出し動作時において、第１の内部信号ＲＥが“Ｈ”レベルの状態では、２入力ＮＡＮＤは、インバータと同等となるため、図１１及び図１２と同じ動作となり、第６の論理ゲートＬＧ６の遅延時間分だけ、第１のビット線ＢＬ／ＮＢＬが降圧されることとなる。
【００５３】
書き込み動作時において、第１の内部信号ＲＥが“Ｌ”レベルの状態では、第５の接続ノードＣＮ５が“Ｈ”レベルとなり、第３のトランジスタＴＲ３がオフすることとなる。つまり、第１のビット線ＢＬ／ＮＢＬは降圧されずに、“Ｈ”レベルの状態のままとなる。
【００５４】
この構成によると、書き込み時の第１のビット線ＢＬ／ＮＢＬの電位を下げることがないため、書き込みの電力削減ができる。
【００５５】
図１９及び図２０は、図２のＩＯブロック２の構成例９と、そのタイミング図を示している。図１９において、第１の論理ゲートＬＧ１は、２入力ＮＡＮＤで構成され、入力の片側には、第１の外部信号ＳＩＧが接続されている。第１の外部信号ＳＩＧは、第１のビット線ＢＬ／ＮＢＬを降圧する場合と、しない場合とを分ける信号となっている。
【００５６】
図２０は、電位モードにおけるビット線の状態を示している。第１の外部信号ＳＩＧが“Ｈ”レベル（ＯＮ）の状態では、２入力ＮＡＮＤは、インバータと同等となるため、図８及び図９と同じ動作となり、第１の論理ゲートＬＧ１の遅延時間分だけ、第１のビット線ＢＬ／ＮＢＬが降圧されることとなる。第１の外部信号ＳＩＧが“Ｌ”レベル（ＯＦＦ）の状態では、第２の接続ノードＣＮ２が“Ｈ”レベルとなり、第１のトランジスタＴＲ１がオフすることとなる。つまり、第１のビット線ＢＬ／ＮＢＬは降圧されずに、“Ｈ”レベルの状態のままとなる。
【００５７】
この構成によると、第１のビット線ＢＬ／ＮＢＬを降圧すると誤動作を起こす場合等に対して、第１の外部信号ＳＩＧをオフとすることにより、誤読み出し防止をすることが可能となる。
【００５８】
図２１及び図２２は、図２のＩＯブロック２の構成例１０と、そのタイミング図を示している。図２１において、第６の論理ゲートＬＧ６は、２入力ＮＡＮＤで構成され、入力の片側には、第１の外部信号ＳＩＧが接続されている。第１の外部信号ＳＩＧは、第１のビット線ＢＬ／ＮＢＬを降圧する場合としない場合を分ける信号となっている。
【００５９】
図２２は、電位モードにおけるビット線の状態を示している。第１の外部信号ＳＩＧが“Ｈ”レベル（ＯＮ）の状態では、２入力ＮＡＮＤは、インバータと同等となるため、図１１及び図１２と同じ動作となり、第６の論理ゲートＬＧ６の遅延時間分だけ、第１のビット線ＢＬ／ＮＢＬが降圧されることとなる。第１の外部信号ＳＩＧが“Ｌ”レベル（ＯＦＦ）の状態では、第５の接続ノードＣＮ５が“Ｈ”レベルとなり、第３のトランジスタＴＲ３がオフすることとなる。つまり、第１のビット線ＢＬ／ＮＢＬは降圧されずに、“Ｈ”レベルの状態のままとなる。
【００６０】
この構成によると、第１のビット線ＢＬ／ＮＢＬを降圧すると誤動作を起こす場合等に対して、第１の外部信号ＳＩＧをオフとすることにより、誤読み出し防止をすることが可能となる。
【００６１】
図２３は、図１のＳＲＡＭブロックの構成例に加えて、第１の検知回路６を搭載した図を示している。図２３において、第１の検知回路６は、プロセスばらつき、電圧ばらつき及び温度を検知する回路であって、第１の外部信号ＳＩＧは、第１の検知回路６から発生する起動信号である。
【００６２】
この構成によると、プロセスばらつき、電圧ばらつき及び温度を検知する第１の検知回路６を搭載し、検知結果を第１の外部信号ＳＩＧとして、ＩＯブロック２内の第１の論理ゲートＬＧ１又は第６の論理ゲートＬＧ６に入力することにより、第１のビット線ＢＬ／ＮＢＬを降圧する場合としない場合とを分けることが可能となる。これにより、プロセスばらつき、電圧ばらつき及び温度を検知し、第１のビット線ＢＬ／ＮＢＬを降圧すると誤動作を起こす場合に対して、第１の検知回路６から第１の外部信号ＳＩＧがオフとなるように設定する。
【００６３】
図２４は、図８のビット線電位制御回路のレイアウト構成に係る概略構成例１を示している。なお、プリチャージ回路１０を備えていない場合の構成例である。図２４において、１００は拡散層、１０１はゲート電極、１０２は第１の配線層、１０３は第２の配線層である。この構成によれば、拡散層１００上のゲート電極１０１は、第１のビット線ＢＬ／ＮＢＬとほぼ平行としているため、第１のビット線ＢＬ／ＮＢＬで使用する第２の配線層１０３と、第１のトランジスタＴＲ１の拡散層１００との間に介在する第１の配線層１０２は最小面積で構成することが可能となる。したがって、第１のビット線ＢＬ／ＮＢＬの負荷容量が抑制できるため、ビット線駆動の際の電力削減及び速度向上に寄与する。
【００６４】
図２５及び図２６は、図８のビット線電位制御回路のレイアウト構成に係る概略構成例２及び３を示している。なお、プリチャージ回路１０を備えていない場合の構成例である。この構成によれば、図２のメモリセル５の拡散層上のゲート電極が第１のビット線ＢＬ／ＮＢＬとほぼ垂直である場合、図２５及び図２６の拡散層１００上のゲート電極１０１は、メモリセル５のゲート電極と同じ方向で配置されることとなる。したがって、拡散層１００上のゲート電極１０１直下への不純物注入の打ち込む方向は、メモリアレイブロック１とＩＯブロック２とが揃うことから、不純物注入によるばらつきを低減することが可能となる。
【００６５】
図２７は、図１５及び図１９のビット線電位制御回路のレイアウト構成に係る概略構成例１を示している。なお、プリチャージ回路１０を備えていない場合の構成例である。この構成によれば、拡散層１００上のゲート電極１０１は、第１のビット線ＢＬ／ＮＢＬとほぼ平行としているため、第１のビット線ＢＬ／ＮＢＬで使用する第２の配線層１０３と、第１のトランジスタＴＲ１の拡散層１００との間に介在する第１の配線層１０２は最小面積で構成することが可能となる。したがって、第１のビット線ＢＬ／ＮＢＬの負荷容量が抑制できるため、ビット線駆動の際の電力削減及び速度向上に寄与する。
【００６６】
図２８及び図２９は、図１５及び図１９のビット線電位制御回路のレイアウト構成に係る概略構成例２及び３を示している。なお、プリチャージ回路１０を備えていない場合の構成例である。この構成によれば、図２のメモリセル５の拡散層上のゲート電極が第１のビット線ＢＬ／ＮＢＬとほぼ垂直である場合、図２８及び図２９の拡散層１００上のゲート電極１０１は、メモリセル５のゲート電極と同じ方向で配置されることとなる。したがって、拡散層１００上のゲート電極１０１直下への不純物注入の打ち込む方向は、メモリアレイブロック１とＩＯブロック２とが揃うことから、不純物注入によるばらつきを低減することが可能となる。
【００６７】
図３０は、図１０のビット線電位制御回路のレイアウト構成に係る概略構成例１を示している。この構成によれば、拡散層１００上のゲート電極１０１は、第１のビット線ＢＬ／ＮＢＬとほぼ平行としているため、第１のビット線ＢＬ／ＮＢＬで使用する第２の配線層１０３と、第２のトランジスタＴＲ２の拡散層１００との間に介在する第１の配線層１０２は最小面積で構成することが可能となる。したがって、第１のビット線ＢＬ／ＮＢＬの負荷容量が抑制できるため、ビット線駆動の際の電力削減及び速度向上に寄与する。
【００６８】
図３１は、図１０のビット線電位制御回路のレイアウト構成に係る概略構成例２を示している。この構成によれば、図２のメモリセル５の拡散層上のゲート電極が第１のビット線ＢＬ／ＮＢＬとほぼ垂直である場合、図３１の拡散層１００上のゲート電極１０１は、メモリセル５のゲート電極と同じ方向で配置されることとなる。したがって、拡散層１００上のゲート電極１０１直下への不純物注入の打ち込む方向は、メモリアレイブロック１とＩＯブロック２とが揃うことから、不純物注入によるばらつきを低減することが可能となる。
【００６９】
図３２は、図１１のビット線電位制御回路のレイアウト構成に係る概略構成例１を示している。この構成によれば、拡散層１００上のゲート電極１０１は、第１のビット線ＢＬ／ＮＢＬとほぼ平行としているため、第１のビット線ＢＬ／ＮＢＬで使用する第２の配線層１０３と、第２のトランジスタＴＲ２の拡散層１００との間に介在する第１の配線層１０２は最小面積で構成することが可能となる。したがって、第１のビット線ＢＬ／ＮＢＬの負荷容量が抑制できるため、ビット線駆動の際の電力削減及び速度向上に寄与する。
【００７０】
図３３は、図１１のビット線電位制御回路のレイアウト構成に係る概略構成例２を示している。この構成によれば、図２のメモリセル５の拡散層上のゲート電極が第１のビット線ＢＬ／ＮＢＬとほぼ垂直である場合、図３３の拡散層１００上のゲート電極１０１は、メモリセル５のゲート電極と同じ方向で配置されることとなる。したがって、拡散層１００上のゲート電極１０１直下への不純物注入の打ち込む方向は、メモリアレイブロック１とＩＯブロック２とが揃うことから、不純物注入によるばらつきを低減することが可能となる。
【００７１】
図３４は、図１のＳＲＡＭブロック内のデコーダブロック３及びコントロールブロック４の詳細を示している。図３４において、デコーダブロック３内のようなＮＭＯＳトランジスタのソース線に、電位制御回路７を接続した構成となっている。
【００７２】
詳細に説明すると、デコーダブロック３は、複数のワードドライバ８を備える。ＭＷＬ１２６及びＭＷＬ１２７はワードドライバ８の入力信号、ＷＬ１２６及びＷＬ１２７はワードドライバ８の出力信号である。各ワードドライバ８は、電源Ｖｄｄに接続されたソースを持つ第１のＰＭＯＳトランジスタＰ１と、第１の共通ノードＣＣＮに接続されたソースを持つ第１のＮＭＯＳトランジスタＮ１とを有する。
【００７３】
コントロールブロック４は、第１の共通ノードＣＣＮに接続されたドレインを持つ第２のＮＭＯＳトランジスタＮ２と、電位制御回路７とを有する。電位制御回路７は、第１のトランジスタＴＲ１１と、第１の論理ゲートＬＧ１１と、第２の論理ゲートＬＧ１２とを有する。第１のトランジスタＴＲ１１は第１の共通ノードＣＣＮの電位を制御し、第１の論理ゲートＬＧ１１は第１のトランジスタＴＲ１１を制御する。第１のトランジスタＴＲ１１のドレイン又はソースと第１の論理ゲートＬＧ１１の入力へは、第１の接続ノードＣＮ１１から信号が供給されている。第１の論理ゲートＬＧ１１の出力は、第１のトランジスタＴＲ１１のゲートに接続されている。更に、第１の接続ノードＣＮ１１に信号を供給する第２の論理ゲートＬＧ１２は、クロック信号ＣＬＫを受け取る。
【００７４】
図３４の構成によれば、長配線となるワードドライバ８のソース線を予め降圧しておくことにより、高速動作を実現することが可能となる。
【００７５】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。つまり、回路内の正、負論理は適宜変更される。他には、各実施形態は半導体記憶装置の１つであるＳＲＡＭを示したが、ＲＯＭやその他不揮発性メモリ等でも構わない。更に、メモリセルについても１ポートだけでなく、複数ポートを持つものでも構わない。その際には、複数ポートに適合したビット線数が必要となる。
【産業上の利用可能性】
【００７６】
以上、説明してきたとおり、本発明に係る半導体記憶装置は、誤書き込み等の誤動作を防止しつつ、ＳＮＭの改善を行うことにより、安定な動作を実現できる。更に、ビット線電位の降圧を利用し、小振幅で読み出しを可能とすることができるため、高速動作に寄与し、特に、ＳＲＡＭやＲＯＭ等のメモリ、メモリ内に搭載されたデコード回路の高速化、マイクロプロセッサ用のキャッシュメモリ等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る半導体記憶装置の１つであるＳＲＡＭブロックの構成例を示す図である。
【図２】図１のメモリアレイブロック及びＩＯブロックの詳細を示すブロック図である。
【図３】図１のメモリアレイブロック及びＩＯブロックの詳細を示すブロック図である。
【図４】図２のＩＯブロック内の詳細構成例１を示す回路図である。
【図５】図２のＩＯブロック内の詳細構成例２を示す回路図である。
【図６】図４及び図５のタイミングを示した図である。
【図７】図２のＩＯブロック内の詳細構成例３を示す回路図である。
【図８】図２のＩＯブロック内の詳細構成例４を示す回路図である。
【図９】図７及び図８のタイミングを示した図である。
【図１０】図２のＩＯブロック内の詳細構成例５を示す回路図である。
【図１１】図２のＩＯブロック内の詳細構成例６を示す回路図である。
【図１２】図１１のタイミングを示した図である。
【図１３】図８に加えて、片方ビット線にのみデータ読み出し回路が接続された構成を示す回路図である。
【図１４】図１１に加えて、片方ビット線にのみデータ読み出し回路が接続された構成を示す回路図である。
【図１５】図２のＩＯブロック内の詳細構成例７を示す回路図である。
【図１６】図１５のタイミングを示した図である。
【図１７】図２のＩＯブロック内の詳細構成例８を示す回路図である。
【図１８】図１７のタイミングを示した図である。
【図１９】図２のＩＯブロック内の詳細構成例９を示す回路図である。
【図２０】図１９のタイミングを示した図である。
【図２１】図２のＩＯブロック内の詳細構成例１０を示す回路図である。
【図２２】図２１のタイミングを示した図である。
【図２３】図１のＳＲＡＭブロックの構成例に加えて、第１の検知回路を搭載した図である。
【図２４】図８のビット線電位制御回路のレイアウト構成に係る概略構成例１を示す平面図である。
【図２５】図８のビット線電位制御回路のレイアウト構成に係る概略構成例２を示す平面図である。
【図２６】図８のビット線電位制御回路のレイアウト構成に係る概略構成例３を示す平面図である。
【図２７】図１５及び図１９のビット線電位制御回路のレイアウト構成に係る概略構成例１を示す平面図である。
【図２８】図１５及び図１９のビット線電位制御回路のレイアウト構成に係る概略構成例２を示す平面図である。
【図２９】図１５及び図１９のビット線電位制御回路のレイアウト構成に係る概略構成例３を示す平面図である。
【図３０】図１０のビット線電位制御回路のレイアウト構成に係る概略構成例１を示す平面図である。
【図３１】図１０のビット線電位制御回路のレイアウト構成に係る概略構成例２を示す平面図である。
【図３２】図１１のビット線電位制御回路のレイアウト構成に係る概略構成例１を示す平面図である。
【図３３】図１１のビット線電位制御回路のレイアウト構成に係る概略構成例２を示す平面図である。
【図３４】図１のＳＲＡＭブロック内のデコーダブロック及びコントロールブロックの詳細を示す回路図である。
【符号の説明】
【００７８】
１  メモリアレイブロック
２  ＩＯブロック
３  デコーダブロック
４  コントロールブロック
５  メモリセル
６  検知回路
７  電位制御回路
８  ワードドライバ
１０  プリチャージ回路
１１  データ読み出し回路
ＢＬ，ＮＢＬ  ビット線
ＣＡＰ１  キャパシタ
ＣＮ１〜５  接続ノード
ＬＧ１〜５  論理ゲート
ＰＣＤ  プリチャージ及び電位制御信号
ＰＣＨ  プリチャージ信号
ＲＥ  内部信号
ＳＩＧ  外部信号
ＴＲ１〜３  トランジスタ
ＷＬ  ワード線
【図１】
2010186513.tif 000003
【図２】
2010186513.tif 000004
【図３】
2010186513.tif 000005
【図４】
2010186513.tif 000006
【図５】
2010186513.tif 000007
【図６】
2010186513.tif 000008
【図７】
2010186513.tif 000009
【図８】
2010186513.tif 000010
【図９】
2010186513.tif 000011
【図１０】
2010186513.tif 000012
【図１１】
2010186513.tif 000013
【図１２】
2010186513.tif 000014
【図１３】
2010186513.tif 000015
【図１４】
2010186513.tif 000016
【図１５】
2010186513.tif 000017
【図１６】
2010186513.tif 000018
【図１７】
2010186513.tif 000019
【図１８】
2010186513.tif 000020
【図１９】
2010186513.tif 000021
【図２０】
2010186513.tif 000022
【図２１】
2010186513.tif 000023
【図２２】
2010186513.tif 000024
【図２３】
2010186513.tif 000025
【図２４】
2010186513.tif 000026
【図２５】
2010186513.tif 000027
【図２６】
2010186513.tif 000028
【図２７】
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【図２８】
2010186513.tif 000030
【図２９】
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【図３０】
2010186513.tif 000032
【図３１】
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【図３２】
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【図３３】
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【図３４】
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