(57)【要約】【課題】半導体装置のテスト時間をより削減する。【解決手段】スキャンテストのシフトモード時において、セレクタＳＥＬ１〜ＳＥＬ３は、データ入力端子４１〜４３からマクロセル２３のテストパターン用の入力信号を入力してマクロセル２３に供給するパスを選択すると共に、スキャン入力端子４４から入力されるスキャンパス用のテスト信号がユーザ論理回路中に配されるスキャンパス用レジスタＦＦ１〜ＦＦ６へ供給される。スキャンサンプルモード時において、セレクタＳＥＬ１〜ＳＥＬ３は、ユーザ論理回路２０からマクロセル２３へのパスを選択するように制御される。【選択図】図１
2010025703.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子と、
前記第１の入力端子から入力信号が入力されるユーザ論理回路と、
マクロセルと、
前記ユーザ論理回路中に配され、スキャンモード信号が第１の値である時にスキャンパスを活性化するスキャンパス用レジスタと、
第１のセレクタと、
を備え、
前記第１のセレクタは、前記スキャンモード信号の値に応じて、前記第１の入力端子から入力される入力信号を前記マクロへ供給するパスと、前記ユーザ論理回路を経由した信号を前記マクロへ供給するパスとを切り替えることを特徴とする半導体装置。
【請求項２】
前記第１のセレクタは、前記スキャンモード信号が前記第１の値である時に、前記第１の入力端子から入力される入力信号を前記マクロへ供給するパスを選択するように制御されることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の出力端子と、
第２のセレクタと、
を備え、
前記第２のセレクタは、前記スキャンモード信号の値に応じて、前記マクロセルの出力信号を前記第１の出力端子へ供給するパスと、前記ユーザ論理回路からの出力信号を前記第１の出力端子へ供給するパスとを切り替えることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２のセレクタは、前記スキャンモード信号が前記第１の値である時に、前記マクロの出力信号を前記第１の出力端子へ供給するパスに切り替えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記スキャンパス用レジスタは、
第３のセレクタと、
前記第３のセレクタの出力をラッチするフリップフロップ回路と、
を備え、
前記第３のセレクタは、前記スキャンモード信号が前記第１の値である時に、縦続するスキャンパス用レジスタと共にスキャンチェーンを構成するように機能し、前記スキャンモード信号が第２の値である時に、スキャンテストにおける前記ユーザ論理回路中のテスト結果信号を前記フリップフロップ回路に保持させるように機能することを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の入力端子と、
スキャンパス用のテスト信号を入力する第２の入力端子と、
ユーザ論理回路と、
マクロセルと、
前記ユーザ論理回路中に配されるスキャンパス用レジスタと、
前記第１の入力端子からの入力信号の伝達パスを、前記ユーザ論理回路を経由して前記マクロセルに至るパスと前記マクロセルに直接至るパスとに切り替える第１のセレクタと、
を備える半導体装置のテスト方法であって、
スキャンテストのシフトモード時において、前記第１の入力端子から前記マクロセルのテストパターン用の入力信号を入力して、前記第１のセレクタが前記マクロセルに直接至るパスを選択すると共に、前記第２の入力端子から入力されるスキャンパス用のテスト信号が前記スキャンパス用レジスタへ供給されるステップと、
スキャンサンプルモード時において、前記第１のセレクタが前記ユーザ論理回路を経由して前記マクロセルに至るパスを選択するステップと、
を含むことを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそのテスト方法に関し、特に、スキャンテスト回路とマクロテスト回路を備える半導体装置およびそのテスト方法に関する。
【背景技術】
【０００２】
高機能化・高集積化が進む半導体装置において、その機能が複雑化するにつれてテストに費やす時間が増大している。そこで、設計の初期段階からテストし易い仕組みを半導体装置内部に作りこむテスト容易化設計が必須となっている。例えばマクロセルを含む半導体装置では、マクロテストを行う回路や、ユーザ論理のスキャンテストを行う回路が半導体装置内部に作りこまれるテスト容易化設計がなされる。しかし、一般的にはマクロテスト、スキャンテストは、それぞれ別のテスト項目としてテストされており、テスト容易化設計を行った上でもテスト時間の増加が顕著になってきている。
【０００３】
そこで、マクロセルの機能テストとユーザ論理のスキャンテストにおいて、この２種類のテストを同時に実行してテスト回路のオーバヘッドを低減し、テスト時間を短縮することができるテスト容易化回路が特許文献１において開示されている。このテスト容易化回路は、マクロセルの機能テストを行うためのテストパターンと、ユーザ論理のスキャンテストを行うためのテストパターンとを保持するダブルラッチ形式のスキャンフリップフロップ回路を有し、このスキャンフリップフロップ回路でマクロセルの入力／出力を構成し、マクロセルの機能テストパターンとユーザ論理のスキャンテストパターンとを合成して同時にテストできるようにしたものである。
【０００４】
なお、ハードマクロ回路をテストするために、ハードマクロ回路の端子をマルチプレクサ（セレクタ）を経由して入出力端子まで引き出すテストバス方式について、特許文献２において記載されている。
【０００５】
【特許文献１】特開２００１−１４２７３６号公報
【特許文献２】特開２００１−２０８８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
特許文献１に開示されたテスト容易化回路では、テストパターンをマクロセルに直接入力することができず、スキャンフリップフロップ回路の縦続接続であるスキャンチェーンから入力しなければならないため、テストサイクル数が増加してしまう。さらに、スキャンフリップフロップ回路がダブルラッチ形式になっているため、スキャンテストのシフト動作を行うには、シングルラッチ構成のスキャンチェーンの場合の２倍の時間がかかる。このような理由によって、全体のテスト時間の増加を招いてしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１の入力端子と、第１の入力端子から入力信号が入力されるユーザ論理回路と、マクロセルと、ユーザ論理回路中に配され、スキャンモード信号が第１の値である時にスキャンパスを活性化するスキャンパス用レジスタと、第１のセレクタと、を備え、第１のセレクタは、スキャンモード信号の値に応じて、第１の入力端子から入力される入力信号をマクロへ供給するパスと、ユーザ論理回路を経由した信号をマクロへ供給するパスとを切り替える。
【０００９】
本発明の他のアスペクト（側面）に係る半導体装置のテスト方法は、第１の入力端子と、スキャンパス用のテスト信号を入力する第２の入力端子と、ユーザ論理回路と、マクロセルと、ユーザ論理回路中に配されるスキャンパス用レジスタと、第１の入力端子からの入力信号の伝達パスを、ユーザ論理回路を経由してマクロセルに至るパスとマクロセルに直接至るパスとに切り替える第１のセレクタと、を備える半導体装置のテスト方法であって、スキャンテストのシフトモード時において、第１の入力端子からマクロセルのテストパターン用の入力信号を入力して、第１のセレクタがマクロセルに直接至るパスを選択すると共に、第２の入力端子から入力されるスキャンパス用のテスト信号がスキャンパス用レジスタへ供給されるステップと、スキャンサンプルモード時において、第１のセレクタがユーザ論理回路を経由してマクロセルに至るパスを選択するステップと、を含む。
【発明の効果】
【００１０】
本発明によれば、マクロセルの機能テストとユーザ論理回路のスキャンテストを同時におこなうことで、テスト時間をより削減することが可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態に係る半導体装置は、第１の入力端子（図１の４１〜４３）と、スキャンパス用のテスト信号を入力する第２の入力端子（図１の４４）と、ユーザ論理回路（図１の２０〜２２）と、マクロセル（図１の２３）と、ユーザ論理回路中に配されるスキャンパス用レジスタ（図１のＦＦ１〜ＦＦ６）と、第１の入力端子からの入力信号の伝達パスを、ユーザ論理回路を通るパスとマクロセルを直接通るパスとに切り替える第１のセレクタ（図１のＳＥＬ１〜ＳＥＬ３）と、を備える。スキャンテストのシフトモード時において、第１のセレクタは、第１の入力端子からマクロセルのテストパターン用の入力信号を入力してマクロセルに供給するパスを選択するように制御され、第２の入力端子から入力されるスキャンパス用のテスト信号がスキャンパス用レジスタへ供給される。
【００１２】
スキャンサンプルモード時において、第１のセレクタは、ユーザ論理回路からマクロセルへのパスを選択するように制御される。
【００１３】
また、半導体装置は、第１の出力端子（図１の５１〜５３）と、スキャンパス用のテスト結果信号を出力する第２の出力端子（図１の５４）と、第１の出力端子への出力信号の伝達パスを、ユーザ論理回路から出力されるパスとマクロセルから出力されるパスとに切り替える第２のセレクタ（図１のＳＥＬ４〜ＳＥＬ６）と、を備える。スキャンテストのシフトモード時において、第２のセレクタは、マクロセルのテスト結果信号を第１の出力端子から出力するように制御され、スキャンパス用のテスト結果信号がスキャンパス用レジスタから第２の出力端子に出力されるようにしてもよい。
【００１４】
スキャンサンプルモード時において、第２のセレクタは、ユーザ論理回路の出力が第１の出力端子に接続されるように制御されてもよい。
【００１５】
スキャンパス用レジスタは、第３のセレクタ（図１のＳＥＬ０）と、第３のセレクタの出力をラッチするフリップフロップ回路（図１のＤＦＦ）と、を備え、第３のセレクタは、スキャンテストのシフトモード時に、縦続するスキャンパス用レジスタと共にスキャンチェーンを構成するように機能し、スキャンサンプルモード時に、スキャンテストにおけるユーザ論理回路中のテスト結果信号をフリップフロップ回路に保持させるように機能してもよい。
【００１６】
以上のような半導体装置によれば、回路にセレクタを挿入するだけの構成であるので、回路が複雑化することもない。また、テストサイクル数も増加せず、スキャンチェーン段数も増加させることがないため、従来技術よりもテスト時間を削減することができる。
【００１７】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１、図２は、本発明の実施例に係る半導体装置の構成を示すブロック図である。図１、図２において、半導体装置１０は、スキャンフリップフロップＦＦ１〜ＦＦ６、ユーザ論理回路２０〜２２、マクロセル２３、セレクタＳＥＬ１〜ＳＥＬ６、スキャンクロック端子（ＳＣＫ）４０、データ入力端子（ＩＮ１〜ＩＮ３）４１〜４３、スキャン入力端子（ＳＣＡＮＩＮ）４４、スキャンモード制御（ＳＭＣ）端子４５、データ出力端子（ＯＵＴ１〜ＯＵＴ３）５１〜５３、スキャン出力端子（ＳＣＡＮＯＵＴ）５４を備える。また、スキャンクロック端子（ＳＣＫ）４０から入力されるクロック信号が、スキャンフリップフロップＦＦ１〜ＦＦ６、マクロセル２３、および不図示の順序回路に供給される。本実施例では、スキャンテスト時に入力されるスキャンクロック信号と、本半導体装置の通常動作時に入力されるシステムクロック信号とを同じスキャンクロック端子（ＳＣＫ）４０から入力されるクロック信号として兼用した例を示している。
【００１９】
図１（ｂ）は、スキャンフリップフロップＦＦｎの構成を示すブロック図である。スキャンフリップフロップＦＦｎ（図１ではｎ＝１〜６）は、セレクタＳＥＬ０、Ｄフリップフロップ回路ＤＦＦから構成される。セレクタＳＥＬ０は、スキャンテストのサンプルモード時（スキャンモード制御（ＳＭＣ）端子４５から入力されるスキャンモード信号ＳＭＣが１の場合）に、スキャンフリップフロップＦＦｎ（ｎ＝１〜３）においてユーザ論理回路２０からの信号を選択し、スキャンフリップフロップＦＦｎ（ｎ＝４〜６）においてユーザ論理回路２１からの信号を選択する。また、スキャンテストのシフトモード時（スキャンモード制御（ＳＭＣ）端子４５から入力されるスキャンモード信号ＳＭＣが０の場合）に、スキャンフリップフロップＦＦｎ−１（ｎ＝１の場合にはＳＣＡＮＩＮ）からの信号を選択して、Ｄフリップフロップ回路ＤＦＦのＤ端子に出力する。Ｄフリップフロップ回路ＤＦＦは、スキャンクロック信号ＳＣＫによってＤ端子の信号をラッチし、ラッチしてある内容をユーザ論理回路２１（２２）およびスキャンフリップフロップＦＦｎ＋１（ｎ＝６の場合にはＳＣＡＮＯＵＴ）に出力する。このようなスキャンフリップフロップＦＦｎは、縦続に接続され、スキャンパス用レジスタとしてスキャンチェーンを構成する。
【００２０】
本実施例では、図１（ａ）、図２に示すように、６つのスキャンフリップフロップＦＦ１〜ＦＦ６が縦続に接続されスキャンチェーンを構成する。また、スキャン入力端子（ＳＣＡＮＩＮ）４４がスキャンチェーンの初段のスキャンフリップフロップＦＦ１の入力に、スキャンチェーンの最終段のスキャンフリップフロップＦＦ６の出力がスキャン出力端子（ＳＣＡＮＯＵＴ）５４にそれぞれ接続される。従って、スキャンテストのシフトモード時（ＳＭＣ＝０）には、スキャン入力端子（ＳＣＡＮＩＮ）４４から入力されたスキャンデータが、スキャンクロック端子（ＳＣＫ）４０から入力されるスキャンクロック信号に応じて、順次シフトして、スキャン出力端子（ＳＣＡＮＯＵＴ）５４に出力されるパス（スキャンパス）が活性化する。つまり、スキャンモード信号がシフトモード時（第１の値の時）にスキャンパスを活性化する。
【００２１】
ユーザ論理回路２０は、信号ＩＮ１〜ＩＮ３を入力し、スキャンフリップフロップＦＦ１〜ＦＦ３およびセレクタＳＥＬ１〜ＳＥＬ３に出力する。ユーザ論理回路２１は、スキャンフリップフロップＦＦ１〜ＦＦ３から出力される信号を入力し、スキャンフリップフロップＦＦ４〜ＦＦ６に出力する。ユーザ論理回路２２は、スキャンフリップフロップＦＦ４〜ＦＦ６から出力される信号を入力し、セレクタＳＥＬ４〜ＳＥＬ６に出力する。
【００２２】
マクロセル２３は、セレクタＳＥＬ１〜ＳＥＬ３の出力信号を入力し、ユーザ論理回路２２およびセレクタＳＥＬ４〜ＳＥＬ６に出力する。
【００２３】
セレクタＳＥＬ１〜ＳＥＬ３は、それぞれ、ＳＭＣ＝１の時、ユーザ論理回路２０から出力される信号を選択し、ＳＭＣ＝０の時、信号ＩＮ１〜ＩＮ３を選択して、マクロセル２３に出力する。
【００２４】
セレクタＳＥＬ４〜ＳＥＬ６は、それぞれ、ＳＭＣ＝１の時、ユーザ論理回路２２から出力される信号を選択し、ＳＭＣ＝０の時、マクロセル２３から出力される信号を選択して、信号ＯＵＴ１〜ＯＵＴ３を出力する。
【００２５】
すなわち、スキャンテストのシフトモード時（ＳＭＣ＝０）には、信号ＩＮ１〜ＩＮ３が外部端子から直接マクロセル２３に入力され、マクロセル２３から出力される信号が外部端子に直接、信号ＯＵＴ１〜ＯＵＴ３として出力される。つまり、本半導体装置がスキャンテストモードになったときに、マクロセル２３の入出力が外部端子に直結される状態（むき出しの状態）になる。それゆえ、本半導体装置のスキャンテスト（スキャンテストパターンの入出力）と平行して、マクロセル２３はこの外部端子を使ってテストを行うことが可能となる。
【００２６】
図１（ａ）は、スキャンテストのサンプルモード時（ＳＭＣ＝１）におけるパスの様子を表す図である。スキャン入力端子４４（ＳＣＡＮＩＮ）からは何も入力されない。このときデータ入力端子４１〜４３から入力される入力信号は、実線で描かれたユーザ論理回路２０〜２２を辿るパスを通り、破線で描かれたマクロセル２３を通るパスは無効とされる。
【００２７】
図２は、スキャンテストのシフトモード時（ＳＭＣ＝０）におけるパスの様子を表す図である。スキャン入力端子４４（ＳＣＡＮＩＮ）からはスキャンテストパターンが入力され、順次、スキャンフリップフロップＦＦ１〜ＦＦ６にシフトされる。また、データ入力端子４１〜４３から入力される入力信号は、実線で描かれたマクロセル２３を辿るパスを通り、破線で描かれたユーザ論理回路２０〜２２を通るパスは無効とされる。
【００２８】
なお、以上の構成において、ユーザ論理回路２０の入力数とマクロセル２３の入力数とを同数の３として説明した。しかし、これに限定されず、ユーザ論理回路２０の入力数がマクロセル２３の入力数に比べて大きい場合には、マクロセル２３の入力としてユーザ論理回路２０の入力の一部を共通とする。また、ユーザ論理回路２０の入力数がマクロセル２３の入力数に比べて小さい場合には、マクロセル２３の入力に専用の入力端子を設けるようにしてもよい。
【００２９】
また、ユーザ論理回路２２の出力数とマクロセル２３の出力数とを同数の３として説明した。しかし、これに限定されず、ユーザ論理回路２２の出力数がマクロセル２３の出力数に比べて大きい場合には、マクロセル２３の出力としてユーザ論理回路２２の出力の一部を共通とする。また、ユーザ論理回路２２の出力数がマクロセル２３の出力数に比べて小さい場合には、マクロセル２３の出力に専用の出力端子を設けるようにしてもよい。
【００３０】
次に、半導体装置のテスト時の動作について説明する。図３は、本発明の実施例に係る半導体装置の動作を表すタイムチャートである。まず、スキャンモード制御端子４５を「ＳＭＣ＝０」に設定して半導体装置１０の動作をスキャンシフトモードにする。このとき、半導体装置１０における信号の通過状態は図２に示すようになり、セレクタＳＥＬ１〜ＳＥＬ３は、それぞれデータ入力端子４１〜４３（ＩＮ１〜ＩＮ３）からのパスを選択してマクロセル２３へ出力する。スキャンテストパターンは、ＳＣＫ端子４０のスキャンクロック信号（ＳＣＫ）に同期してスキャン入力端子４４（ＳＣＡＮＩＮ）からスキャンフリップフロップＦＦ１〜ＦＦ６へ順次入力される。これと同時に、マクロテストパターンがデータ入力端子４１〜４３（ＩＮ１〜ＩＮ３）から入力され、それぞれセレクタＳＥＬ１〜ＳＥＬ３で選択されてマクロセル２３へ供給される。マクロセル２３から出力されるマクロテスト結果は、セレクタＳＥＬ４〜ＳＥＬ６で選択されてデータ出力端子５１〜５３（ＯＵＴ１〜ＯＵＴ３）からそれぞれ出力される。なお、マクロセル２３のクロック信号ＭＣＫは、データ入力端子４１〜４３のいずれかを用いてマクロセル２３に入力されるようにする。
【００３１】
続いて、スキャンモード制御端子４５を「ＳＭＣ＝１」に設定して半導体装置の動作をスキャンサンプルモードにする。このとき、半導体装置１０における信号の通過状態は、図１（ａ）に示すようになり、セレクタＳＥＬ１〜ＳＥＬ３は、ユーザ論理回路２０からマクロセル２３へのパスを選択する。セレクタＳＥＬ４〜ＳＥＬ６は、ユーザ論理回路２２からデータ出力端子５１〜５３へのパスを選択する。
【００３２】
スキャンサンプルモードの動作が終わると、スキャンモード制御端子４５を「ＳＭＣ＝０」に設定して再びスキャンシフトモードにする。スキャン入力端子４４（ＳＣＡＮＩＮ）から新しいスキャンテストパターンが順次入力されると同時に、ユーザ論理回路２０、２１のスキャンテスト結果がスキャン出力端子５４（ＳＣＡＮＯＵＴ）から順次出力される。このときも前回のスキャンシフトモード時と同じく、マクロテストパターンがデータ入力端子４１〜４３（ＩＮ１〜ＩＮ３）から入力され、マクロテスト結果がデータ出力端子５１〜５３（ＯＵＴ１〜ＯＵＴ３）から出力される。
【００３３】
図４は、本発明と従来技術において、スキャンテスト時間とマクロテスト時間に関し比較した模式図である。従来技術ではスキャンシフト時にスキャンテストパターンとマクロテストパターンを合成したパターンをスキャンチェーンに入力し、スキャンサンプル動作と同時にマクロテストを行っている。従来技術ではスキャンチェーンがスキャンテストパターンとマクロテストパターンの２つの値を保持するダブルラッチ構成となっている。このため、シングルラッチ構成のスキャンチェーンと比較してスキャンシフト動作に費やされるスキャンシフト時間に２倍の時間がかかることになる。
【００３４】
これに対して、本発明では、スキャンチェーンの段数を増やすことなくスキャンシフト動作と同時にマクロテストを行っている。したがって、従来技術よりもスキャンシフト時間が半減し、テスト時間削減の点で優れる。
【００３５】
また、上記実施例においては、シフトモード時にマクロセル２３と外部端子とを直結する場合を示した。本発明では、シフトモード時（ＳＭＣ＝０）に、マクロセル２３が独立してテストできればよい。従って、シフトモード時（ＳＭＣ＝０）に選択されるデータ入力端子４１〜４３（ＩＮ１〜ＩＮ３）から入力される入力信号をマクロセル２３へ供給するパスや、マクロセル２３の出力信号をデータ出力端子５１〜５３（ＯＵＴ１〜ＯＵＴ３）へ供給するパスは、実施例のように単なる配線のみのパス、バッファリングされたパス、組み合わせ回路を有するパスのいずれであってもよい。また、これらのパスの途中にスキャンチェーンを構成しない順序回路が入ったパスであってもよい。いずれのパスも、シフトモード時（ＳＭＣ＝０）の時に、データ入力端子４１〜４３（ＩＮ１〜ＩＮ３）からの入力がマクロセル２３に、マクロセル２３からデータ出力端子５１〜５３（ＯＵＴ１〜ＯＵＴ３）に信号を伝達できるようにしてあればよい。
【００３６】
なお、本実施例では、スキャンテスト時に入力されるスキャンクロック信号と、本半導体装置の通常動作時に入力されるシステムクロック信号とを同じスキャンクロック端子（ＳＣＫ）４０から入力されるクロック信号として兼用した例を示した。本発明は、これらが別々のクロック信号として互いに独立して本半導体装置に供給する場合であっても、同様に実施することができる。
【００３７】
また、本半導体装置の通常動作時は、ＳＭＣ＝１としてシステムクロック信号が入力されている場合である。本実施例ではスキャンクロック信号とシステムクロック信号を兼用しているため、サンプルモード（ＳＭＣ＝１の時）は、本半導体装置が通常動作（通常モード）するときと同じモードである。
【００３８】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例に係る半導体装置の構成（サンプルモード時）を示すブロック図である。
【図２】本発明の実施例に係る半導体装置の構成（シフトモード時）を示すブロック図である。
【図３】本発明の実施例に係る半導体装置の動作を表すタイムチャートである。
【図４】本発明と従来技術において、スキャンテスト時間とマクロテスト時間に関し比較した模式図である。
【符号の説明】
【００４０】
１０  半導体装置
２０〜２２  ユーザ論理回路
２３  マクロセル
４０  スキャンクロック端子
４１〜４３  データ入力端子
４４  スキャン入力端子
４５  スキャンモード制御端子
５１〜５３  データ出力端子
５４  スキャン出力端子
ＤＦＦ  Ｄフリップフロップ回路
ＦＦ１〜ＦＦ６  スキャンフリップフロップ
ＳＥＬ０、ＳＥＬ１〜ＳＥＬ６  セレクタ
【図１】
2010025703.tif 000003
【図２】
2010025703.tif 000004
【図３】
2010025703.tif 000005
【図４】
2010025703.tif 000006