(57)【要約】【課題】実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる半導体装置の製造方法をする。【解決手段】液体の酸化剤を用いてシリコン基板１の表面を雰囲気に露出させることなく酸化することにより、シリコン基板１の表面にシリコン酸化膜６を形成し、  シリコン酸化膜６の上にアルミニウム酸化膜７を形成し、  アルミニウム酸化膜７の上にランタン酸化膜８を形成し、  ランタン酸化膜８の上にハフニウムシリケイト膜９Ａを形成し、  その後、窒素を導入して熱処理を行うことにより、ハフニウムシリケイト膜９Ａを窒化させて窒化ハフニウムシリケイト膜９を形成し、  前記熱処理により、シリコン酸化膜６ないしランタン酸化膜８を、ランタンアルミニウムシリケイトとする。【選択図】図１Ｈ
2010186853.tif 000002
【特許請求の範囲】
【請求項１】
液体の酸化剤を用いて半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記半導体基板の表面に、前記半導体基板の構成元素の酸化物を含む第１の絶縁膜を形成し、
前記第１の絶縁膜の上にアルミニウム酸化物を含む第２の絶縁膜を形成し、
前記第２の絶縁膜の上に希土類酸化物を含む第３の絶縁膜を形成し、
前記第３の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第４の絶縁膜を形成し、
前記熱処理により、前記第１ないし前記第３の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項２】
ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴを有する半導体装置を製造する方法であって、
前記ｎ型ＭＩＳＦＥＴを形成するための半導体基板上の第１の領域と、前記ｐ型ＭＩＳＦＥＴを形成するための前記半導体基板上の第２の領域とを電気的に分離する素子分離絶縁膜を、前記半導体基板に形成し、
液体の酸化剤を用いて前記半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記第１の領域及び前記第２の領域に、前記半導体基板の構成元素の酸化物を含む第１の絶縁膜を形成し、
前記第１の絶縁膜の上にアルミニウム酸化物を含む第２の絶縁膜を形成し、
前記第２の絶縁膜の上に希土類酸化物を含む第３の絶縁膜を形成し、
前記第３の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第４の絶縁膜を形成し、
前記熱処理により、前記第１ないし前記第３の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記第３の絶縁膜は、前記第２の絶縁膜の上に希土類元素からなる薄膜を堆積し、大気中で前記希土類元素からなる薄膜を酸化させることにより形成する、
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法であって、
前記第４の絶縁膜の上に、窒化チタン、窒化タンタル又は炭化タンタルからなる金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の上に、所定の形状にパターニングされたマスク材を形成し、
前記マスク材をマスクとして、前記半導体基板の表面から所定の深さまで前記半導体基板をエッチングすることにより、フィン及び素子分離溝を形成し、
前記素子分離溝に素子分離絶縁膜を堆積した後、前記素子分離絶縁膜を所定の厚さになるまでエッチングし、
この後、液体の酸化剤を用いて、前記フィンの側面を雰囲気に露出させることなく酸化することにより、前記半導体基板の構成元素の酸化物を含む第１の絶縁膜を前記フィンの側面に形成し、
前記第１の絶縁膜の上にアルミニウム酸化物を含む第２の絶縁膜を形成し、
前記第２の絶縁膜の上に希土類酸化物を含む第３の絶縁膜を形成し、
前記第３の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、
その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第４の絶縁膜を形成し、
前記熱処理により、前記第１ないし前記第３の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、例えばＨｉｇｈ−ｋ材料からなるゲート絶縁膜を有する相補型ＭＩＳＦＥＴの製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）を備える半導体装置において、微細化に伴うゲート絶縁膜の薄膜化が、量子力学的なトンネル効果によるリーク電流の増加をもたらし、ＭＩＳＦＥＴの低消費電力化の妨げになっている。
【０００３】
ゲート絶縁膜として従来、シリコン酸化膜（ＳｉＯ２）やシリコン酸窒化膜（ＳｉＯＮ）が用いられている。しかし、これらの材料では、リーク電流を抑制しつつ、さらなるゲート絶縁膜の薄膜化を達成することは困難である。ゲート絶縁膜の薄膜化は、物理的な限界に直面している。
【０００４】
リーク電流の抑制と、実効的なゲート絶縁膜厚（実効酸化膜厚、ＳｉＯ２換算膜厚、若しくはＥＯＴ：Equivalent Oxide Thickness）の薄膜化とを両立させるために、高誘電率材料（Ｈｉｇｈ−ｋ材料）をゲート絶縁膜に用いる、いわゆるＨｉｇｈ−ｋゲート絶縁膜技術が提案されている（例えば、特許文献１）。このＨｉｇｈ−ｋ材料として、酸化ハフニウム（ＨｆＯ２）、窒化ハフニウムシリケイト（ＨｆＳｉＯＮ）などのＨｆ系酸化物が検討されている。
【０００５】
しかし、上記Ｈｉｇｈ−ｋ材料をゲート絶縁膜としてシリコン基板上に形成すると、ゲート絶縁膜とシリコン基板との界面に、シリコン酸化物を主成分とする低誘電率層（界面遷移層）が生じることが避けられない。このため、実効酸化膜厚が極薄のゲート絶縁膜を形成することは困難である。
【０００６】
そこで、次々世代で必要とされる極薄のゲート絶縁膜の実効膜厚を実現するための方法が提案されている（例えば、非特許文献１）。即ち、シリコン基板の表面にＨｉｇｈ−ｋ膜を直接接合する方法がある。他にも、シリコン基板との間に極薄のＨｆＳｉＯｘ界面層を有するＨｉｇｈ−ｋ膜（ＨｆＯ２）を形成する方法がある。これらの方法によれば、前述のシリコン酸化膜を主成分とする界面遷移層の形成が回避される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−７２００１号公報
【非特許文献】
【０００８】
【非特許文献１】東芝レビューＶｏｌ．６２  Ｎｏ．２（２００７）、Ｐ．３７−Ｐ．４１
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、液体の酸化剤を用いて半導体基板の表面を雰囲気に露出させることなく酸化することにより、前記半導体基板の表面に、前記半導体基板の構成元素の酸化物を含む第１の絶縁膜を形成し、前記第１の絶縁膜の上にアルミニウム酸化物を含む第２の絶縁膜を形成し、前記第２の絶縁膜の上に希土類酸化物を含む第３の絶縁膜を形成し、前記第３の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第４の絶縁膜を形成し、前記熱処理により、前記第１ないし前記第３の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、半導体装置の製造方法が提供される。
【００１１】
本発明の別態様によれば、半導体基板の上に、所定の形状にパターニングされたマスク材を形成し、前記マスク材をマスクとして、前記半導体基板の表面から所定の深さまで前記半導体基板をエッチングすることにより、フィン及び素子分離溝を形成し、前記素子分離溝に素子分離絶縁膜を堆積した後、前記素子分離絶縁膜を所定の厚さになるまでエッチングし、この後、液体の酸化剤を用いて、前記フィンの側面を雰囲気に露出させることなく酸化することにより、前記半導体基板の構成元素の酸化物を含む第１の絶縁膜を前記フィンの側面に形成し、前記第１の絶縁膜の上にアルミニウム酸化物を含む第２の絶縁膜を形成し、前記第２の絶縁膜の上に希土類酸化物を含む第３の絶縁膜を形成し、前記第３の絶縁膜の上にハフニウム及びジルコニウムの少なくともいずれかを含む絶縁膜を形成し、その後、窒素を導入して熱処理を行うことにより、前記絶縁膜を窒化させて第４の絶縁膜を形成し、前記熱処理により、前記第１ないし前記第３の絶縁膜を、アルミニウム、希土類元素、前記半導体基板の構成元素、及び酸素を含む混合物とする、半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｂ】図１Ａに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｃ】図１Ｂに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｄ】図１Ｃに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｅ】図１Ｄに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｆ】図１Ｅに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｇ】図１Ｆに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｈ】図１Ｇに続く、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】リーク電流と実効酸化膜厚の関係を示すグラフである。
【図３Ａ】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】図３Ａに続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】図３Ｂに続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】図３Ｃに続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｅ】図３Ｄに続く、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｆ】第２の実施形態に係る方法により製造されたＦｉｎＦＥＴの斜視図である。
【図４】第２の実施形態に係る方法により製造されたＦｉｎＦＥＴの変形例の斜視図である。
【発明を実施するための形態】
【００１４】
本発明に係る実施形態を説明する前に、本発明者らが本発明をなすに至った経緯について説明する。
【００１５】
上述の界面遷移層の形成を回避可能なＨｉｇｈ−ｋ膜の形成方法は、いずれもシリコン基板の表面（疎水性）にＨｉｇｈ−ｋ膜を形成することになる。このため、これらのＨｉｇｈ−ｋ膜の形成方法を、マルチオキサイド工程（Ｍｕｌｔｉ  Ｏｘｉｄｅ  ｐｒｏｃｅｓｓ）を必要とする現実のＬＳＩプロセスに適用することは困難である。ちなみに、このマルチオキサイド工程は、ゲート絶縁膜の厚さが異なる複数の種類のＭＩＳＦＥＴを形成するためのプロセスである。
【００１６】
マルチオキサイド工程の具体例を説明する。ここでは、第１のＭＩＳＦＥＴおよび第１のＭＩＳＦＥＴよりもゲート絶縁膜の厚い第２のＭＩＳＦＥＴのゲート絶縁膜を、マルチオキサイド工程により形成する方法を説明する。
【００１７】
まず、第２のＭＩＳＦＥＴ用のシリコン酸化膜を、第１及び第２のＭＩＳＦＥＴが形成されるエリアに形成する。次いで、第１のＭＩＳＦＥＴが形成される領域のシリコン酸化膜を、例えば弗酸水溶液を用いて剥離する。次いで、Ｈｉｇｈ−ｋ膜を、第１及び第２のＭＩＳＦＥＴが形成されるエリアに形成する。
【００１８】
上記の工程からわかるように、第１のＭＩＳＦＥＴのゲート絶縁膜の膜厚はＨｉｇｈ−ｋ膜の膜厚であり、第２のＭＩＳＦＥＴのゲート絶縁膜の膜厚は、シリコン酸化膜の膜厚とＨｉｇｈ−ｋ膜の膜厚との和である。
【００１９】
上記のマルチオキサイド工程における問題の一つは、第１のＭＩＳＦＥＴが形成されるエリアのシリコン酸化膜を剥離して、シリコン基板の表面（疎水性）を雰囲気に露出させると、シリコン基板の表面にウォーターマークという欠陥が発生してしまうことである。
【００２０】
よって、シリコン基板の表面（疎水性）にＨｉｇｈ−ｋ膜を形成する前述の方法は、マルチオキサイド工程に適用することは困難である。即ち、前述のマルチオキサイド工程の例でいえば、第１のＭＩＳＦＥＴが形成される領域に形成されたシリコン酸化膜をウエットエッチングにより剥離した後、シリコン基板の表面を雰囲気に露出させて乾燥させる際に、シリコン基板の表面にウォーターマークが発生し、それにより、歩留まりが低下してしまう。
【００２１】
その他、高誘電率ゲート絶縁膜を形成する別の方法として、シリコン基板の表面に形成されたケミカル酸化膜（ＳｉＯ２）を剥離するプロセスから始まって、０．６ｎｍ以下の実効酸化膜厚を有する、ＨｆＯ２を主成分とする高誘電率ゲート絶縁膜を形成する方法が提案されている。ところが、この方法には、シリコン酸化膜が剥離されて露出したシリコン基板の表面を乾燥させる工程が存在する。このため、マルチオキサイド工程の場合と同様に、乾燥工程においてシリコン基板の表面にウォーターマークが発生し、そのため、歩留まりが低下するという問題がある。
【００２２】
また、３０ｎｍ世代以降、特に２２ｎｍ世代（２Ｘｎｍ世代（Ｘは任意の数字））以降においては、ショートチャネル効果を抑制することがより強く求められるため、マルチオキサイド工程に伴うウォーターマーク欠陥の発生を可及的に防止しつつ、０．６ｎｍ以下の極薄ゲート絶縁膜を製造する必要がある。
【００２３】
本発明は、上記の技術的認識に基づいてなされたものであり、次々世代で必要とされる実効酸化膜厚０．６ｎｍ以下の極薄のＨｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴを、高い歩留まりで製造する方法を提供するものである。さらに、マルチオキサイド工程を含む現実のＬＳＩプロセスと整合性が良いＭＩＳＦＥＴの製造方法を提供する。
【００２４】
以下、本発明に係る２つの実施形態について図面を参照しながら説明する。第１の実施形態は、プレーナ型のＣＭＩＳＦＥＴ（Complementary MISFET：相補型ＭＩＳＦＥＴ）を製造する方法である。第２の実施形態は、Ｆｉｎ構造（ダブルゲート）のＭＩＳＦＥＴ（以下、ＦｉｎＦＥＴという。）を製造する方法である。
【００２５】
なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。
【００２６】
（第１の実施形態）
第１の実施形態に係る半導体装置の製造方法を、図１Ａ〜図１Ｈを用いて説明する。
【００２７】
（１）まず、図１Ａからわかるように、ＳＴＩ（Shallow Trench Isolation）法により、シリコン基板１の表面に溝を形成し、その溝に素子分離絶縁膜２を埋め込む。この素子分離絶縁膜２は、シリコン基板１上の素子形成領域である領域ＡＲ１と領域ＡＲ２とが電気的に分離されるように、例えば領域ＡＲ１、ＡＲ２をそれぞれ取り囲むように形成される。ここで、領域ＡＲ１はｎ型ＭＩＳＦＥＴを形成するための領域であり、領域ＡＲ２はｐ型ＭＩＳＦＥＴを形成するための領域である。
【００２８】
（２）次に、図１Ａに示すように、シリコン基板１及び素子分離絶縁膜２を犠牲膜５で覆う。この犠牲膜５はシリコン酸化物（ＳｉＯ２）からなり、その厚さは例えば８ｎｍである。
【００２９】
（３）次に、図１Ａからわかるように、領域ＡＲ２の犠牲膜５をレジスト（図示せず）で覆った後、ｐ型の不純物をイオン注入し、領域ＡＲ１にｐウェル３を形成する。続いて、領域ＡＲ２の犠牲膜５を覆うレジストを除去し領域ＡＲ１の犠牲膜５をレジストで覆った後、ｎ型不純物をイオン注入し、ＡＲ２領域にｎウェル４を形成する。その後、領域ＡＲ１のレジストを除去する。
【００３０】
（４）次に、図１Ｂに示すように、希弗酸溶液を用いて、シリコン基板１上の犠牲膜５を除去する。これと連続して、オゾン水を用いてシリコン基板１の表面を酸化し、シリコン酸化膜６（ＳｉＯ２）を形成する。このシリコン酸化膜６の厚さは例えば１．０ｎｍである。なお、オゾン水の代わりに、過酸化水素水またはＨＣｌ／Ｈ２Ｏ２水溶液などの液体の酸化剤を用いて、シリコン酸化膜６を形成してもよい。
【００３１】
上記のように犠牲膜５の除去に続いてシリコン基板１の表面をケミカル酸化することで、シリコン基板１の疎水性のシリコン表面を雰囲気に露出させることなく、シリコン酸化膜６を形成することできる。これにより、ウォーターマークの発生を防ぐことができる。
【００３２】
（５）次に、図１Ｃに示すように、ＡＬＤ法（Atomic Layer Deposition：原子層成長法）を用いて、シリコン酸化膜６上にアルミニウム酸化膜７（Ａｌ２Ｏ３）を堆積する。このアルミニウム酸化膜７の厚さは、例えば０．５ｎｍである。
【００３３】
このアルミニウム酸化膜７は、トリメチルアルミニウム（（（ＣＨ３）３Ａｌ）：ＴＭＡ）と水蒸気（Ｈ２Ｏ）を用いたＡＬＤ法により形成することが好ましい。このＡＬＤ法を用いることにより、ウェハ面内の膜厚均一性の高いアルミニウム酸化膜７を形成することができ、歩留まりを向上させることができる。
【００３４】
なお、ＣＶＤ法（Chemical Vapor Deposition：化学気相成長法）又はＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いてアルミニウム酸化膜７を形成してもよい。
【００３５】
（６）次に、図１Ｄに示すように、ＰＶＤ法またはＡＬＤ法などを用いて、アルミニウム酸化膜７上にランタン酸化膜８（Ｌａ２Ｏ３）を堆積する。このランタン酸化膜８の厚さは、例えば０．３ｎｍである。
【００３６】
このランタン酸化膜８は堆積のしやすさ及び膜質などの点から、ＰＶＤ法を用いて形成することが好ましい。
【００３７】
なお、このランタン酸化膜８は、ランタン金属薄膜を形成し、このランタン金属薄膜を大気に晒して酸化させることにより形成することが好ましい。即ち、自然酸化して形成することが好ましい。この場合、加熱が不要であるため、シリコン基板など他の部分の酸化を回避することができ、それにより、実効酸化膜厚の増加を抑制することができる。
【００３８】
また、ランタン酸化膜の代わりに、他の希土類酸化物を用いることも可能である。ランタン酸化物は比較的誘電率が高いため、ランタン酸化膜を形成することが好ましいが、ランタン酸化膜８の代わりに、ランタン以外の希土類元素を含む希土類酸化膜、又は酸化マグネシウム膜を形成してもよい。希土類酸化膜としては、スカンジウム酸化膜（Ｓｃ酸化膜）、イットリウム酸化膜（Ｙ酸化膜）、セリウム酸化膜（Ｃｅ酸化膜）、プラセオジム酸化膜（Ｐｒ酸化膜）、ネオジム酸化膜（Ｎｄ酸化膜）、プロメチウム酸化膜（Ｐｍ酸化膜）、サマリウム酸化膜（Ｓｍ酸化膜）、ユウロピウム酸化膜（Ｅｕ酸化膜）、ガドリニウム酸化膜（Ｇｄ酸化膜）、テルビウム酸化膜（Ｔｂ酸化膜）、ジスプロシウム酸化膜（Ｄｙ酸化膜）、ホルミウム酸化膜（Ｈｏ酸化膜）、エルビウム酸化膜（Ｅｒ酸化膜）、ツリウム酸化膜（Ｔｍ酸化膜）、イッテルビウム酸化膜（Ｙｂ酸化膜）、ルテチウム酸化膜（Ｌｕ酸化膜）がある。
【００３９】
（７）次に、ハフニウムシリケイト（ＨｆＳｉＯ）膜９Ａ（図示せず）をランタン酸化膜８の上に堆積する。このハフニウムシリケイト膜９Ａの厚さは、例えば、１．５ｎｍである。
【００４０】
なお、ハフニウムシリケイト膜９Ａの代わりに、ハフニウム及びジルコニウムの少なくともいずれかを含む絶縁性の薄膜を堆積してもよい。例えば、ジルコニウムシリケイト膜（ＺｒＳｉＯ）、ハフニウムジルコニウム酸化膜（ＨｆＺｒＯ）、ハフニウムジルコニウムシリケイト膜（ＨｆＺｒＳｉＯ）、ハフニウム酸化膜（ＨｆＯ２）又はジルコニウム酸化膜（ＺｒＯ２）を用いることができる。
【００４１】
（８）次に、プラズマ窒化法を用いてハフニウムシリケイト膜９Ａに窒素を導入し、１０００℃の温度、５Ｔｏｒｒの圧力の状態下で１０秒間の熱処理を行い、導入した窒素を安定化させる。これにより、図１Ｅに示すように、ランタン酸化膜８の上に窒化ハフニウムシリケイト膜９（ＨｆＳｉＯＮ）を形成する。
【００４２】
このように、ハフニウムシリケイト膜を窒化して、窒化ハフニウムシリケイト膜とすることにより、耐熱性が向上する。他の材料についても同様である。例えば、ジルコニウムシリケイト膜を窒化して、窒化ジルコニウムシリケイトとすることにより、耐熱性が向上する。
【００４３】
耐熱性の向上により、後段のソース／ドレイン拡散層の形成工程に、従来と同様の活性化アニール工程を含む拡散層形成技術を適用することができる。上記の窒化を行わない場合には、例えばハフニウムシリケイト膜の場合、高温を加えるとＨｆＯ２とＳｉＯ２に分離してしまうため、活性化アニールを行うことができない。
【００４４】
（９）次に、図１Ｆに示すように、窒化ハフニウムシリケイト膜９上に窒化チタン（ＴｉＮ）からなる金属膜１０と、ポリシリコン膜１１とを順次堆積する。後に、この金属膜１０とポリシリコン膜１１からＭＩＳＦＥＴのゲート電極が形成される。この金属膜１０の厚さは例えば５ｎｍであり、ポリシリコン膜１１の厚さは例えば７０ｎｍである。
【００４５】
なお、このポリシリコン膜１１の形成は省略することもできるが、このポリシリコン膜１１を形成しておくことにより、ゲートスタックを形成するために行う、後段のＲＩＥ（Reactive Ion Etching）を行い易くするという利点がある。
【００４６】
また、金属膜１０の材料として、窒化チタンの代わりに、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）でもよい。シリコンのミッドギャップは約４．６ｅＶであるのに対して、金属膜１０として用いるこれらの材料（ＴｉＮ、ＴａＮ、ＴａＣなど）の実効仕事関数は４．６±０．２ｅＶの範囲にある。このため、閾値電圧の低いｎ型ＭＩＳＦＥＴと、閾値電圧の低いｐ型ＭＩＳＦＥＴとを両立させることができ、高性能なＣＭＩＳＦＥＴを得ることができる。さらに、領域ＡＲ１と領域ＡＲ２に異なる金属膜を形成する必要がないことから、工程数及びコストの低減という利点が得られる。
【００４７】
（１０）次に、図１Ｇに示すように、ＲＩＥを用いてシリコン酸化膜６〜ポリシリコン膜１１の積層膜をエッチングし、ゲートスタック１２を形成する。
【００４８】
（１１）次に、図１Ｈに示すように、通常のプロセス技術により側壁絶縁膜１３を形成し、イオン注入および活性化アニール工程等によりソース／ドレイン拡散層１４を形成する。
【００４９】
なお、側壁絶縁膜１３下のシリコン基板１にエクステンション層と呼ばれる浅い拡散層（図示せず）を形成して、いわゆるＬＤＤ（Lightly Doped Drain）構造としてもよい。
【００５０】
上記の工程を経て、図１Ｈに示すように、領域ＡＲ１及び領域ＡＲ２にｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴをそれぞれ形成する。
【００５１】
これ以降の工程は図示しないが、実際には、公知のＦＥＴ製造技術を用いて、ポリシリコン１３及びソース／ドレイン拡散層１４にシリサイド膜を形成する。その後、ＭＩＳＦＥＴを覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトプラグを形成して、ＭＩＳＦＥＴと、層間絶縁膜上に形成される配線パターンとを電気的に接続する。これにより、プレーナ型のＣＭＩＳＦＥＴを有する半導体装置が完成する。
【００５２】
次に、上記の工程により、極薄のゲート絶縁膜が得られる理由を説明する。
【００５３】
前述のように、上記のＭＩＳＦＥＴの形成プロセスにおいては、プラズマ窒化による窒化ハフニウムシリケイト膜９の形成における熱工程、およびソース／ドレイン拡散層１４の形成における熱工程が存在する。この熱工程において、シリコン酸化膜６、アルミニウム酸化膜７及びランタン酸化膜８は加熱されて反応し、ランタンアルミニウムシリケイト（ＬａＡｌＳｉＯ）という混合物からなる絶縁膜となる。このランタンアルミニウムシリケイトはシリコン酸化物よりも誘電率が高い。なお、このランタンアルミニウムシリケイト混合物の膜厚は約１ｎｍである。また、上記熱工程において、ランタン酸化膜８中のランタン（Ｌａ）の一部が窒化ハフニウムシリケイト膜９に拡散することにより、窒化ハフニウムシリケイト膜９の少なくとも一部は、窒化ハフニウムランタンシリケイト（ＨｆＬａＳｉＯＮ）となる。この窒化ハフニウムランタンシリケイトは窒化ハフニウムシリケイトよりも誘電率が高い。
【００５４】
このようにシリコン酸化膜６、アルミニウム酸化膜７、ランタン酸化膜８及び窒化ハフニウムシリケイト膜９が熱処理されて、より誘電率の高いゲート絶縁膜が形成される。このゲート絶縁膜の誘電率はシリコン酸化膜の約５倍であり、物理的な膜厚は約２．５ｎｍである。よって、実効酸化膜厚（ＥＯＴ）は約０．５ｎｍ（＝２．５ｎｍ／５）となる。
【００５５】
このように、本実施形態によれば、実効酸化膜厚が０．６ｎｍ以下のゲート絶縁膜を形成することができる。
【００５６】
さらに、ゲート絶縁膜の物理的な膜厚は比較的厚い（約２〜２．５ｎｍ）ため、リーク電流を十分に低く維持することができる。このことを、図２を用いて説明する。
【００５７】
図２は、本実施形態に係る方法で製造された実効酸化膜厚（ＥＯＴ）が異なる６つのＭＩＳＦＥＴのサンプルのそれぞれについて、チャネルに電界（４．５ＭＶ／ｃｍ）をかけたときのリーク電流（Ｊｇ）をプロットしたグラフである。各サンプルのシリコン酸化膜６およびアルミニウム酸化膜７の成膜時の膜厚は、それぞれ１．０ｎｍ、０．５ｎｍである。ランタン酸化膜８の成膜時の膜厚は２種類あり、一方が０．３ｎｍ（●印）、他方が０．５ｎｍ（○印）である。
【００５８】
図２の破線は、アルミニウム酸化膜７とランタン酸化膜８を成膜する工程を省略したＭＩＳＦＥＴのリーク電流を示している。即ち、このＭＩＳＦＥＴは、シリコン酸化膜６を形成したのち、このシリコン酸化膜６の上にハフニウムシリケイト膜９Ａを堆積し、プラズマ窒化法によりこのハフニウムシリケイト膜９Ａに窒素を導入し、窒化ハフニウムシリケイト膜９を形成したものである。
【００５９】
この図２からわかるように、本実施形態に係る方法で製造されたＭＩＳＦＥＴのリーク電流は、アルミニウム酸化膜７とランタン酸化膜８を成膜する工程を省略したＭＩＳＦＥＴに比べて格段に小さい。
【００６０】
よって、本実施形態によれば、リーク電流が小さい、即ち消費電力の少ない半導体装置を製造することができる。
【００６１】
また、本実施形態によれば、前述のようにウォーターマークが発生しないため、歩留まりを向上させることができるとともに、マルチオキサイド工程を含む実際のＬＳＩプロセスに適用することができる。
【００６２】
以上説明したように、本実施形態によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ないＭＩＳＦＥＴを、高い歩留まりで製造することができる。
【００６３】
なお、上記の説明では半導体基板としてシリコン基板を用いたが、これに限らず、例えば、ＳＯＩ（Silicon On Insulator）基板、又はシリコン基板若しくはＳＯＩ基板の表面にシリコンゲルマン（ＳｉＧｅ）層をエピタキシャル成長させた基板を用いてもよい。
【００６４】
また、上記の説明では、ツインウェル構造の相補型ＭＩＳＦＥＴの製造方法を説明したが、これに限らず、シングルウェル構造又はトリプルウェル構造のＭＩＳＦＥＴを製造してもよい。
【００６５】
また、シリコン酸化膜６の代わりに、シリコン酸窒化膜（ＳｉＯＮ）を形成してもよい。より一般的に言えば、シリコン酸化膜６の代わりに、半導体基板を構成する元素の酸化物からなる薄膜を形成してもよい。ＳｉＯＮを形成する方法は次の通りである。シリコン基板１の表面にケミカル酸化膜を形成した後、このケミカル酸化膜を約７００℃の温度で酸化する。次いで、プラズマ窒化法によりケミカル酸化膜に窒素を導入した後、１０００℃の温度で３０秒間の窒素アニール、及び９００℃の温度で１０秒間の減圧酸化を行う。
【００６６】
また、アルミニウム酸化膜７とランタン酸化膜８の２層を形成する代わりに、ランタンアルミネート（ＬａＡｌＯ３）膜を形成してもよい。
【００６７】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法を説明する。本実施形態は、フィン（Ｆｉｎ）の側面に形成された第１の実施形態と同様の多層絶縁膜から熱工程を経て形成されるゲート絶縁膜を有する、ＦｉｎＦＥＴの製造方法に関するものである。
【００６８】
以下、図３Ａ〜図３Ｆを用いて、本実施形態を説明する。図３Ａ〜図３ＥはＦｉｎＦＥＴのチャネル部の断面図を示し、図３Ｆは、ＦｉｎＦＥＴの斜視図を示している。
【００６９】
（１）まず、図３Ａからわかるように、シリコン基板２０上にマスク材２１を堆積する。このマスク材２１は、例えば、シリコン窒化膜（ＳｉＮ）からなり、厚さは１００ｎｍ程度である。なお、このマスク材２１は、シリコン窒化膜に限らず、シリコン酸化膜（ＳｉＯ２）などの他の絶縁膜でもよい。
【００７０】
（２）次に、図３Ａからわかるように、リソグラフィ及びＲＩＥによって、マスク材２１にパターニングを行う。さらに、このマスク材２１をマスクとして、シリコン基板２０をエッチングする。これにより、シリコン基板２０の表面からの深さが２００ｎｍ程度の素子分離溝２２を形成すると共に、フィン２０Ａを形成する。
【００７１】
（３）次に、図３Ａからわかるように、高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法を用いて、素子分離溝２２を埋め込むように、半導体基板２０及びマスク材２１の全面に、例えばシリコン酸化膜からなる素子分離絶縁膜２３を堆積する。次いで、マスク材２１をストッパとして、ＣＭＰ（Chemical Mechanical Polishing）法によって素子分離絶縁膜２３を平坦化することにより、図３Ａに示すように、マスク材２１の上面を露呈させる。
【００７２】
（４）次に、図３Ｂに示すように、マスク材２１をマスクとして、フッ酸溶液を用いたウエットエッチングによって、素子分離絶縁膜２３をエッチングすることにより、素子分離絶縁膜２３の膜厚を１００ｎｍ程度にする。
【００７３】
なお、ＲＩＥによって、素子分離絶縁膜２３をエッチングしてもよい。この場合、エッチング後、希フッ酸溶液（ＤＨＦ）で洗浄し、残渣を除去する。
【００７４】
（５）次に、図３Ｃに示すように、フィン２０Ａの側面に第１の実施形態で説明した多層膜からなるゲート絶縁膜２４を形成する。即ち、ゲート絶縁膜２４は、シリコン酸化膜６、アルミニウム酸化膜７、ランタン酸化膜８及び窒化ハフニウムシリケイト膜９からなる多層の絶縁膜である。なお、このゲート絶縁膜２４は、図３Ｃからわかるように、マスク材２１の側面および上面、ならびに素子分離絶縁膜２３の上にも形成される。
【００７５】
ここで、より詳しく、ゲート絶縁膜２４の形成方法について説明する。
【００７６】
（５−１）素子分離絶縁膜２３のエッチングと連続して、オゾン水又はＨＣｌ／Ｈ２Ｏ２水溶液などの液体の酸化剤を用いて、フィン２０Ａの側面を雰囲気に露出させることなく酸化し、フィン２０Ａの側面にシリコン酸化膜６を形成する。このシリコン酸化膜６の厚さは例えば１．０ｎｍである。なお、ＲＩＥにより素子分離絶縁膜２３をエッチングした場合は、希フッ酸溶液による洗浄と連続して（フィン２０Ａの側面を雰囲気に露出させることなく）、シリコン酸化膜６を形成する。
【００７７】
（５−２）次に、ＡＬＤ法を用いて、シリコン酸化膜６上にアルミニウム酸化膜７を堆積する。このアルミニウム酸化膜７の厚さは、例えば０．５ｎｍである。
【００７８】
（５−３）次に、ＡＬＤ法を用いて、アルミニウム酸化膜７上にランタン酸化膜８を堆積する。このランタン酸化膜８の厚さは、例えば０．３ｎｍである。
【００７９】
（５−４）次に、ＡＬＤ法を用いて、ハフニウムシリケイト膜９Ａをランタン酸化膜８の上に堆積する。このハフニウムシリケイト膜９Ａの厚さは、例えば、１．５ｎｍである。
【００８０】
（５−５）次に、プラズマ窒化法を用いてハフニウムシリケイト膜９Ａに窒素を導入し、１０００℃の温度，５Ｔｏｒｒの圧力の状態下で１０秒間の熱処理を行い、導入した窒素を安定化させ、ランタン酸化膜８の上に窒化ハフニウムシリケイト膜９を形成する。これにより、シリコン酸化膜６、アルミニウム酸化膜７、ランタン酸化膜８及び窒化ハフニウムシリケイト膜９からなるゲート絶縁膜２４が形成される。
【００８１】
なお、上記のように、ＡＬＤ法を用いて、アルミニウム酸化膜７、ランタン酸化膜８及びハフニウムシリケイト膜を堆積することにより、フィン２０Ａの側面に均一に成膜することができる。
【００８２】
（６）次に、図３Ｄに示すように、ＡＬＤ法を用いて、ゲート絶縁膜２４の上に窒化チタン（ＴｉＮ）からなる金属膜２５を堆積する。この金属膜２５の厚さは例えば５ｎｍである。なお、金属膜２５の材料として、窒化チタンの代わりに、窒化タンタル（ＴａＮ）、炭化タンタル（ＴａＣ）でもよい。
【００８３】
（７）次に、図３Ｅに示すように、ＣＶＤ法などを用いてポリシリコン膜２６を堆積する。ポリシリコン膜２６の厚さは、例えば３００ｎｍである。
【００８４】
（８）次に、図３Ｆからわかるように、リソグラフィ及びＲＩＥによって、ポリシリコン膜２６にパターニングを行うことにより、ゲートパターン２６Ａを形成する。次いで、図３Ｆに示すように、希フッ酸溶液を用いて、ゲートパターン２６Ａに覆われていないゲート絶縁膜２４及び金属膜２５を除去する。
【００８５】
（９）次に、ゲートパターン２６Ａの側面に側壁絶縁膜（図示せず）を形成する。
【００８６】
（１０）次に、図３Ｆに示すように、斜めイオン注入法またはプラズマドーピング法を用いてフィン２０Ａにイオン注入を行うことにより、ゲートパターン２６Ａに覆われていないフィン２０Ａにソース／ドレイン領域２７を形成する。このソース／ドレイン領域２７は、ゲートパターン２６Ａで囲われた、フィン２０Ａの一部であるチャネル領域を挟むように形成されている。
【００８７】
上記の工程を経て、図３Ｆに示すようなＦｉｎＦＥＴを形成する。
【００８８】
なお、これ以降の工程は図示しないが、実際には、ゲートパターン２６Ａ及びソース／ドレイン領域２７にシリサイド膜を形成する。その後、ＦｉｎＦＥＴを覆うように層間絶縁膜を形成し、この層間絶縁膜にコンタクトプラグを形成する。このコンタクトプラグは、ＦｉｎＦＥＴと、層間絶縁膜上に形成される配線パターンとを電気的に接続する。このようにして、ＦｉｎＦＥＴを有する半導体装置が完成する。このＦｉｎＦＥＴは、実効酸化膜厚の極めて薄く、リーク電流の小さいゲート絶縁膜を有する。さらに、素子分離絶縁膜２３をエッチングした後、フィン２０Ａの側面を雰囲気に露出させることなくケミカル酸化膜を形成するので、ウォーターマークの発生が防止される。このため、歩留まりを向上させることができる。
【００８９】
なお、ゲートパターン２６Ａの形成方法としては、上記の方法に限らず、以下の方法を採ることもできる。
【００９０】
（１）ポリシリコン膜２６を堆積した後、マスク材２１をストッパとして、ＣＭＰ法によって、ポリシリコン膜２６を平坦化する。
【００９１】
（２）次いで、この平坦化されたポリシリコン２６と露呈したマスク材２１の上に、ＣＶＤ法などによって、ポリシリコン膜２７を堆積する。
【００９２】
（３）次いで、リソグラフィ及びＲＩＥによって、ポリシリコン膜２６，２７にパターニングを行い、ゲートパターンを形成する。
【００９３】
この方法により、特開２００６−３３９５１４号公報に詳述されているように、プレーナ型ＭＯＳＦＥＴとＦｉｎＦＥＴとを混載した半導体装置を簡易なプロセスで製造し、また、微細なゲートパターンを形成することができる。
【００９４】
また、本実施形態の説明では、マスク材２１は最後まで残存したが、これに限らず、フィン２０Ａを形成した後、マスク材２１を除去し、その後、フィン２０Ａの対向する一組の両側面だけでなく、フィン２０Ａの上面にもゲート絶縁膜を形成することにより、いわゆるトライゲートのＦＥＴを形成してもよい。
【００９５】
次に本実施形態の変形例を説明する。この変形例では半導体基板としてＳＯＩ（Silicon On Insulator）基板を用いる。ＳＯＩ基板を用いた場合のＦｉｎＦＥＴの製造方法を説明する。
【００９６】
（１）シリコン基板３０、ＢＯＸ層３１及びシリコン層３２が順次積層された構造を有するＳＯＩ基板を準備する。
【００９７】
（２）シリコン層３２上に、例えばシリコン窒化膜（ＳｉＮ）からなるマスク材２１を堆積する。
【００９８】
（３）次に、リソグラフィ及びＲＩＥによって、マスク材２１にパターニングを行う。さらに、このマスク材２１をマスクとして、ＢＯＸ層３２に達するまで、シリコン層３２をエッチングする。これにより、ＢＯＸ層３２により電気的に絶縁された、フィン３２Ａを形成する。このフィン３２Ａの高さはシリコン層３２の厚さに等しい。
【００９９】
この後のゲート絶縁膜の形成工程以降は、上記のシリコン基板１を用いた場合と同じであるので、説明を省略する。図４は、ＳＯＩ基板を用いた場合のＦｉｎＦＥＴの斜視図を示している。ＳＯＩ基板を用いることで、上述の製造方法から明らかなように、製造工程が簡略化されるという利点が得られる。さらに、フィン３２Ａの高さのばらつきが小さいため、ＦｉｎＦＥＴの特性ばらつきを抑えることができる。
【０１００】
以上説明したように、本実施形態によれば、実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ないＦｉｎＦＥＴを、高い歩留まりで製造することができる。
【０１０１】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１０２】
１  シリコン基板（半導体基板）、２  素子分離絶縁膜、３  ｐウェル、４  ｎウェル、５  犠牲膜、６  シリコン酸化膜、７  アルミニウム酸化膜、８  ランタン酸化膜、９  窒化ハフニウムシリケイト膜、１０  金属膜、１１  ポリシリコン膜、１２  ゲートスタック、１３  側壁絶縁膜、１４  ソース／ドレイン拡散層、２０  シリコン基板（半導体基板）、２０Ａ  フィン、２１  マスク材、２２  素子分離溝、２３  素子分離絶縁膜、２４  ゲート絶縁膜、２５  金属膜、２６  ポリシリコン膜、２６Ａ  ゲートパターン、２７  ソース／ドレイン領域、３０  シリコン基板、３２Ａ  フィン、３１  ＢＯＸ層、ＡＲ１  第1の領域、ＡＲ２  第２の領域
【図１Ａ】
2010186853.tif 000003
【図１Ｂ】
2010186853.tif 000004
【図１Ｃ】
2010186853.tif 000005
【図１Ｄ】
2010186853.tif 000006
【図１Ｅ】
2010186853.tif 000007
【図１Ｆ】
2010186853.tif 000008
【図１Ｇ】
2010186853.tif 000009
【図１Ｈ】
2010186853.tif 000010
【図２】
2010186853.tif 000011
【図３Ａ】
2010186853.tif 000012
【図３Ｂ】
2010186853.tif 000013
【図３Ｃ】
2010186853.tif 000014
【図３Ｄ】
2010186853.tif 000015
【図３Ｅ】
2010186853.tif 000016
【図３Ｆ】
2010186853.tif 000017
【図４】
2010186853.tif 000018