(57)【要約】【課題】ＬＯＣＯＳ酸化膜上に層間絶縁膜を介して形成された金属配線によって形成される寄生ＭＯＳトランジスタの反転電圧の低下を防止する。【解決手段】半導体基板１に形成されたＮ型ウエル領域５及びＰ型ウエル領域３と、Ｎ型ウエル領域５表面及びＰ型ウエル領域３表面に形成されたＬＯＣＯＳ酸化膜１３と、ＬＯＣＯＳ酸化膜１３直下のウエル領域３，５に形成されたＰ型チャネルストッパー領域２３、Ｎ型チャネルストッパー領域３３と、ＭＯＳトランジスタ形成領域のウエル領域３，５に形成されたＭＯＳトランジスタと、ＬＯＣＯＳ酸化膜１３上及びＭＯＳトランジスタ上に形成された層間絶縁膜５３と、層間絶縁膜５３上に形成された金属配線層５５，５５ｎ，５５ｐを備えている。上方から見てＰ型チャネルストッパー領域２３を覆いＮ型チャネルストッパー領域３３を覆っていないシリコン窒化膜５１をＬＯＣＯＳ酸化膜１３と層間絶縁膜５３の間に備えている。【選択図】図１
2010073739.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたＮ型ウエル領域及びＰ型ウエル領域と、
前記Ｎ型ウエル領域表面及び前記Ｐ型ウエル領域表面に形成された、ＭＯＳトランジスタ形成領域を画定するためのＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜直下の前記Ｐ型ウエル領域に形成されたＰ型チャネルストッパー領域と、
前記ＬＯＣＯＳ酸化膜直下の前記Ｎ型ウエル領域に形成されたＮ型チャネルストッパー領域と、
前記ＭＯＳトランジスタ形成領域の前記Ｎ型ウエル領域及び前記Ｐ型ウエル領域に形成されたＭＯＳトランジスタと、
前記ＬＯＣＯＳ酸化膜上及び前記ＭＯＳトランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された金属配線層を備え、
上方から見て、少なくとも前記Ｐ型チャネルストッパー領域を覆い、前記Ｎ型チャネルストッパー領域を覆っていないシリコン窒化膜を前記ＬＯＣＯＳ酸化膜と前記層間絶縁膜の間に備えた半導体装置。
【請求項２】
前記ＭＯＳトランジスタは、ＭＯＳトランジスタ形成領域の前記Ｎ型ウエル領域又は前記Ｐ型ウエル領域に互いに間隔をもって形成されたソース及びドレインを構成する２つの拡散領域と、２つの前記拡散領域の間の前記Ｎ型ウエル領域又は前記Ｐ型ウエル領域の上にゲート絶縁膜を介して形成されたゲート電極を備え、
２つの前記拡散領域のうち少なくとも一方の前記拡散領域は、前記ゲート電極をマスクにして前記Ｎ型ウエル領域又は前記Ｐ型ウエル領域に注入されたイオン種が熱拡散されて形成された低濃度拡散領域と、上方から見て前記低濃度拡散領域の内側に形成された高濃度拡散領域からなる二重拡散構造を備えている請求項１に記載の半導体装置。
【請求項３】
前記シリコン窒化膜は、上方から見て、前記Ｐ型ウエル領域の全体を覆い、前記Ｎ型ウエル領域の全体を覆っていない請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板に形成されたＮ型ウエル領域及びＰ型ウエル領域と、Ｎ型ウエル領域表面及びＰ型ウエル領域表面に形成された、ＭＯＳトランジスタ形成領域を画定するためのＬＯＣＯＳ酸化膜と、ＬＯＣＯＳ酸化膜直下のＮ型ウエル領域に形成されたＮ型チャネルストッパー領域と、ＬＯＣＯＳ酸化膜直下のＰ型ウエル領域に形成されたＰ型チャネルストッパー領域と、ＭＯＳトランジスタ形成領域のＮ型ウエル領域及びＰ型ウエル領域に形成されたＭＯＳトランジスタと、ＬＯＣＯＳ酸化膜上及びＭＯＳトランジスタ上に形成された層間絶縁膜と、層間絶縁膜上に形成された金属配線層を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置では、半導体基板上に形成されたＭＯＳトランジスタや抵抗体などの素子を結線するために、半導体基板上に形成された層間絶縁膜と、層間絶縁膜に形成された接続孔と、接続孔内に埋め込まれた金属部材と、その金属部材上及び層間絶縁膜上に形成された金属配線層を備えているのが一般的である。
【０００３】
半導体装置において、層間絶縁膜上に形成された金属配線層は、金属配線層の形成時や形成後において、半導体基板上に形成された素子の特性に影響を与えることがある。このような素子の特性の変動を低減するための種々の方法が開示されている。
【０００４】
例えば、特許文献１には、多結晶シリコンパターン上の層間絶縁膜上に形成されている金属配線層の少なくとも下面に窒化膜が形成されている半導体装置の発明が開示されている。これにより、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができる。
【０００５】
また、特許文献２には、ＮチャネルＭＯＳトランジスタ上及びポリシリコン抵抗体上に熱酸化膜を介してシリコン窒化膜を形成し、ＰチャネルＭＯＳトランジスタ上にはシリコン窒化膜が形成されていない構造をもつ半導体装置の発明が開示されている。シリコン窒化膜によりＮチャネルＭＯＳトランジスタ及びポリシリコン抵抗体への水素の拡散を防止して、ＮチャネルＭＯＳトランジスタのホットキャリア耐性の劣化を抑制することができ、ポリシリコン抵抗体の抵抗値制御性を向上させることができる。さらに、ＰチャネルＭＯＳトランジスタ上にはシリコン窒化膜が存在していないので、ＰチャネルＭＯＳトランジスタのしきい値電圧制御性の低下を防止している。
【０００６】
特許文献３には、多層配線を有するＣＭＯＳデバイスにおいて、ＮチャネルＭＯＳトランジスタ上の１層目配線の下に水分拡散防止のために用いるシリコン窒化膜が形成されており、そのシリコン窒化膜がＰチャネルＭＯＳトランジスタ上の１層目配線の下には形成されていないか、ＰチャネルＭＯＳトランジスタ上よりもＮチャネルＭＯＳトランジスタ上の方が厚く形成されている構造をもつ半導体装置の発明が開示されている。これにより、ＮチャネルＭＯＳトランジスタのホットキャリア寿命を維持したまま、ＰチャネルＭＯＳトランジスタのしきい値電圧シフト量を最小にすることができる。
【０００７】
特許文献４には、第１抵抗層上に所定の重なり面積率で重なるように第１金属層を形成し、第２抵抗層上に上記所定の重なり面積率とほぼ同じ重なり面積率で重なるように第２金属層を形成することによって、プラズマ窒化膜から第１抵抗層及び第２抵抗層にそれぞれ供給される水素イオンの供給割合が等しくなるようにした半導体装置の発明が開示されている。これにより、第１抵抗層の抵抗値の変化率と第２抵抗層の抵抗値の変化率とが等しくなるとしている。
【０００８】
特許文献５には、高抵抗素子の形成領域を覆って層間絶縁膜上に形成されたアルミニウムを含む金属膜と、層間絶縁膜上及びアルミニウム上に形成されたプラズマ窒化膜を備えた構造をもつ半導体装置の発明が開示されている。この発明によれば、プラズマ窒化膜から高抵抗素子の中へ水素が拡散するのを防止でき、高抵抗素子の抵抗値を安定して高く保つことができるとしている。
【０００９】
【特許文献１】特開２００６−２２２４１０号公報
【特許文献２】特許３７３７０４５号公報
【特許文献３】特許３２６２１６２号公報
【特許文献４】特許２７５０９９２号公報
【特許文献５】特許３１９５８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体基板上に複数のＭＯＳトランジスタを形成する場合、例えば特許文献１に開示されているように、ＭＯＳトランジスタの形成領域を画定するための素子分離用のＬＯＣＯＳ（local oxidation of silicon）酸化膜が用いられる。ＬＯＣＯＳ酸化膜を備えた半導体装置には、ＬＯＣＯＳ酸化膜を挟んで半導体基板に形成された２つの不純物拡散領域と、ＬＯＣＯＳ酸化膜上に層間絶縁膜を介して形成された金属配線層によって形成された寄生ＭＯＳトランジスタが存在する場合がある。寄生ＭＯＳトランジスタが動作すると半導体装置の誤動作を招くので、寄生ＭＯＳトランジスタの反転電圧の確保が必要となる。この問題は特に高耐圧製品において顕著になる。
【００１１】
一般的には、ＬＯＣＯＳ酸化膜直下に形成されるチャネルストッパー領域の注入種の注入量を多くすれば寄生ＭＯＳトランジスタの反転電圧を高くすることができる。しかし、注入量を多くしすぎると、ＯＳＦ（oxidation-induced stacking fault、結晶欠陥）を誘発してしまい、基板リークを起こしてしまうという問題があった。また、チャネルストッパー領域の不純物濃度で耐圧が決定されるトランジスタでは、接合耐圧の低下を招いてしまうという問題があった。また、チャネルストッパー領域に注入を行ない、ＬＯＣＯＳ酸化膜を形成した後に、高温熱処理を施す工程を含む半導体装置の製造方法では、寄生ＭＯＳトランジスタの反転電圧が大幅に低下してしまうという問題もあった。
【００１２】
そこで本発明は、ＬＯＣＯＳ酸化膜上に層間絶縁膜を介して形成された金属配線によって形成される寄生ＭＯＳトランジスタの反転電圧の低下を防止することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、半導体基板に形成されたＮ型ウエル領域及びＰ型ウエル領域と、上記Ｎ型ウエル領域表面及び上記Ｐ型ウエル領域表面に形成された、ＭＯＳトランジスタ形成領域を画定するためのＬＯＣＯＳ酸化膜と、上記ＬＯＣＯＳ酸化膜直下の上記Ｐ型ウエル領域に形成されたＰ型チャネルストッパー領域と、上記ＬＯＣＯＳ酸化膜直下の上記Ｎ型ウエル領域に形成されたＮ型チャネルストッパー領域と、上記ＭＯＳトランジスタ形成領域の上記Ｎ型ウエル領域及び上記Ｐ型ウエル領域に形成されたＭＯＳトランジスタと、上記ＬＯＣＯＳ酸化膜上及び上記ＭＯＳトランジスタ上に形成された層間絶縁膜と、上記層間絶縁膜上に形成された金属配線層を備え、
上方から見て、少なくとも上記Ｐ型チャネルストッパー領域を覆い、上記Ｎ型チャネルストッパー領域を覆っていないシリコン窒化膜を上記ＬＯＣＯＳ酸化膜と上記層間絶縁膜の間に備えている。
ここで、Ｐ型チャネルストッパー領域は、ＬＯＣＯＳ酸化膜直下のＰ型ウエル領域のうち全領域に形成されている必要はなく、ＬＯＣＯＳ酸化膜直下のＰ型ウエル領域のうち少なくとも一部に形成されていればよい。同様に、Ｎ型チャネルストッパー領域は、ＬＯＣＯＳ酸化膜直下のＮ型ウエル領域のうち全領域に形成されている必要はなく、ＬＯＣＯＳ酸化膜直下のＮ型ウエル領域のうち少なくとも一部に形成されていればよい。
【００１４】
本発明の半導体装置において、上記ＭＯＳトランジスタは、ＭＯＳトランジスタ形成領域の上記Ｎ型ウエル領域又は上記Ｐ型ウエル領域に互いに間隔をもって形成されたソース及びドレインを構成する２つの拡散領域と、２つの上記拡散領域の間の上記Ｎ型ウエル領域又は上記Ｐ型ウエル領域の上にゲート絶縁膜を介して形成されたゲート電極を備え、２つの上記拡散領域のうち少なくとも一方の上記拡散領域は、上記ゲート電極をマスクにして上記Ｎ型ウエル領域又は上記Ｐ型ウエル領域に注入されたイオン種が熱拡散されて形成された低濃度拡散領域と、上方から見て上記低濃度拡散領域の内側に形成された高濃度拡散領域からなる二重拡散構造を備えている例を挙げることができる。
【００１５】
また、上記シリコン窒化膜は、上方から見て、上記Ｐ型ウエル領域の全体を覆い、上記Ｎ型ウエル領域の全体を覆っていない例を挙げることができる。
【発明の効果】
【００１６】
本発明の半導体装置では、半導体基板に形成されたＮ型ウエル領域及びＰ型ウエル領域と、Ｎ型ウエル領域表面及びＰ型ウエル領域表面に形成された、ＭＯＳトランジスタ形成領域を画定するためのＬＯＣＯＳ酸化膜と、ＬＯＣＯＳ酸化膜直下のＰ型ウエル領域に形成されたＰ型チャネルストッパー領域と、ＬＯＣＯＳ酸化膜直下のＮ型ウエル領域に形成されたＮ型チャネルストッパー領域と、ＭＯＳトランジスタ形成領域のＮ型ウエル領域及びＰ型ウエル領域に形成されたＭＯＳトランジスタと、ＬＯＣＯＳ酸化膜上及びＭＯＳトランジスタ上に形成された層間絶縁膜と、層間絶縁膜上に形成された金属配線層を備え、上方から見て、少なくともＰ型チャネルストッパー領域を覆い、Ｎ型チャネルストッパー領域を覆っていないシリコン窒化膜をＬＯＣＯＳ酸化膜と層間絶縁膜の間に備えているようにした。これにより、Ｐ型チャネルストッパー領域上にＬＯＣＯＳ酸化膜、シリコン窒化膜及び層間絶縁膜を介して金属配線が配置されてＮチャネル寄生ＭＯＳトランジスタが形成される場合であっても、そのＮチャネル寄生ＭＯＳトランジスタの反転電圧の低下を防止できる。さらに、Ｎ型チャネルストッパー領域上にＬＯＣＯＳ酸化膜、シリコン窒化膜及び層間絶縁膜を介して金属配線が配置されてＰチャネル寄生ＭＯＳトランジスタが形成される場合であっても、そのＰチャネル寄生ＭＯＳトランジスタの反転電圧の低下を防止できる。
【００１７】
上記ＭＯＳトランジスタが、ゲート電極をマスクにしてＮ型ウエル領域又はＰ型ウエル領域に注入されたイオン種が熱拡散されて形成された低濃度拡散領域と、上方から見て低濃度拡散領域の内側に形成された高濃度拡散領域からなる二重拡散構造を備えている場合には、上記低濃度拡散領域を形成するために高温かつ長時間の熱拡散処理、例えば１１００℃、１４０分程度の条件で熱拡散処理を必要とする。従来技術では、このような高温かつ長時間の熱拡散処理をチャネルストッパー領域及びＬＯＣＯＳ酸化膜を形成した後に行なうと寄生ＭＯＳトランジスタの反転電圧の著しい低下が見られたが、本発明の半導体装置によれば、このような熱拡散処理を行なう場合であっても寄生ＭＯＳトランジスタの反転電圧の低下を防止することができる。
【００１８】
また、シリコン窒化膜は、上方から見て、Ｐ型ウエル領域の全体を覆い、Ｎ型ウエル領域の全体を覆っていない場合であっても、本発明の効果を得られる。
【発明を実施するための最良の形態】
【００１９】
図１は一実施例を概略的に示す断面図である。
抵抗率が２０Ωｃｍ程度のＰ型シリコン基板（Ｐ−ｓｕｂ）１にＰ型ウエル領域（ＰＷ）３とＮ型ウエル領域（ＮＷ）５，７，９が形成されている。Ｎ型ウエル領域７内にＰ型ウエル領域１１が形成されている。Ｐ型シリコン基板１表面、Ｐ型ウエル領域３，１１表面及びＮ型ウエル領域５，７，９表面にＭＯＳトランジスタの形成領域を画定するためのＬＯＣＯＳ酸化膜１３が形成されている。
【００２０】
Ｐ型ウエル３に高耐圧のＮチャネルＭＯＳトランジスタからなるＮｃｈＬＯＣＯＳオフセット型ＭＯＳトランジスタが形成されている。図１では２つのＮｃｈＬＯＣＯＳオフセット型トランジスタが示されている。２つのＮｃｈＬＯＣＯＳオフセット型トランジスタの間にはＬＯＣＯＳ酸化膜１３が形成されている。ＮｃｈＬＯＣＯＳオフセット型トランジスタは、Ｐ型ウエル３に互いに間隔をもって形成された２つのＮ型低濃度拡散領域１５，１５と、Ｎ型低濃度拡散領域１５，１５内に設けられたＮ型高濃度拡散領域１７，１７を備えている。Ｎ型低濃度拡散領域１５及びＮ型高濃度拡散領域１７はＮｃｈＬＯＣＯＳオフセット型トランジスタのソース及びドレインを構成する。Ｎ型高濃度拡散領域１７，１７間に位置するＮ型低濃度拡散領域１５，１５の表面にＬＯＣＯＳ酸化膜１３ｎ，１３ｎが形成されている。ＬＯＣＯＳ酸化膜１３ｎ，１３ｎ間のＰ型ウエル３上及びＮ型低濃度拡散領域１５，１５上にゲート酸化膜１９を介してＮ型ポリシリコンゲート電極２１が形成されている。Ｎ型高濃度拡散領域１７，１７間でＮ型ポリシリコンゲート電極２１の端部はＬＯＣＯＳ酸化膜１３ｎ，１３ｎ上に配置されている。ＬＯＣＯＳ酸化膜１３直下のＰ型ウエル領域３にＰ型チャネルストッパー領域２３が形成されている。
【００２１】
Ｎ型ウエル５に高耐圧のＰチャネルＭＯＳトランジスタからなるＰｃｈＬＯＣＯＳオフセット型ＭＯＳトランジスタが形成されている。図１では２つのＰｃｈＬＯＣＯＳオフセット型トランジスタが示されている。２つのＰｃｈＬＯＣＯＳオフセット型トランジスタの間にはＬＯＣＯＳ酸化膜１３が形成されている。ＰｃｈＬＯＣＯＳオフセット型トランジスタは、Ｎ型ウエル３に互いに間隔をもって形成された２つのＰ型高濃度拡散領域２５，２５を備えている。Ｐ型高濃度拡散領域２５及びＰ型フィールドドープ層３１はＰｃｈＬＯＣＯＳオフセット型トランジスタのソース及びドレインを構成する。Ｐ型高濃度拡散領域２５，２５間に位置するＮ型ウエル５の表面にＬＯＣＯＳ酸化膜１３ｐ，１３ｐが互いに間隔をもって形成されている。ＬＯＣＯＳ酸化膜１３ｐ，１３ｐ間のＮ型ウエル５上にゲート酸化膜２７を介してＰ型ポリシリコンゲート電極２９が形成されている。Ｐ型高濃度拡散領域２５，２５間でＰ型ポリシリコンゲート電極２１の端部はＬＯＣＯＳ酸化膜１３ｐ，１３ｐ上に配置されている。ＬＯＣＯＳ酸化膜１３の端部直下及びＬＯＣＯＳ酸化膜１３ｐ直下のＮ型ウエル５にＰ型フィールドドープ領域３１が形成されている。ＬＯＣＯＳ酸化膜１３の端部とは間隔をもつ位置でＬＯＣＯＳ酸化膜１３直下のＮ型ウエル領域５にＮ型チャネルストッパー領域３３が形成されている。
【００２２】
Ｎ型ウエル９にＮチャネルＭＯＳトランジスタからなるＮｃｈＬＤＭＯＳトランジスタ（横方向拡散ＭＯＳトランジスタ）が形成されている。ＮｃｈＬＤＭＯＳトランジスタは、Ｎ型ウエル９に互いに間隔をもって形成されたＰ型チャネル用拡散領域３４、Ｎ型低濃度拡散領域３５と、Ｐ型チャネル用拡散領域３４内に設けられたＮ型高濃度拡散領域３７ｓと、Ｎ型低濃度拡散領域３５内に設けられたＮ型高濃度拡散領域３７ｄを備えている。Ｎ型高濃度拡散領域３７ｓはＮｃｈＬＤＭＯＳトランジスタのソースを構成する。Ｎ型ウエル９、Ｎ型低濃度拡散領域３５及びＮ型高濃度拡散領域３７ｄはＮｃｈＬＤＭＯＳトランジスタのドレインを構成する。Ｎ型高濃度拡散領域３７ｓ，３７ｄ間のＮ型ウエル９上にゲート酸化膜３９を介してＮ型ポリシリコンゲート電極４１が形成されている。Ｐ型チャネル用拡散領域３４及びＮ型低濃度拡散領域３５はＮ型ポリシリコンゲート電極４１をマスクにしてＮ型ウエル９に注入されたイオン種が高温かつ長時間で熱拡散されて形成されたものであり、Ｐ型チャネル用拡散領域３４及びＮ型低濃度拡散領域３５の互いに対向する端部はＮ型ポリシリコンゲート電極４１の下方に位置している。上方から見て、Ｎ型高濃度拡散領域３７ｓはＮ型ポリシリコンゲート電極４１に隣接しており、Ｎ型高濃度拡散領域３７ｄはＮ型ポリシリコンゲート電極４１とは間隔をもって配置されている。
【００２３】
Ｐ型ウエル１１にＰチャネルＭＯＳトランジスタからなるＰｃｈＬＤＭＯＳトランジスタが形成されている。ＰｃｈＬＤＭＯＳトランジスタは、Ｐ型ウエル１１に互いに間隔をもって形成されたＮ型チャネル用拡散領域４２、Ｐ型低濃度拡散領域４３と、Ｎ型チャネル用拡散領域４２内に設けられたＰ型高濃度拡散領域４５ｓと、Ｐ型低濃度拡散領域４３内に設けられたＰ型高濃度拡散領域４５ｄを備えている。Ｐ型高濃度拡散領域４５ｓはＰｃｈＬＤＭＯＳトランジスタのソースを構成し、Ｐ型ウエル１１、Ｐ型低濃度拡散領域４３及びＰ型高濃度拡散領域４５ｄはＰｃｈＬＤＭＯＳトランジスタのドレインを構成する。Ｐ型高濃度拡散領域４５ｓ，４５ｄ間のＰ型ウエル１１上にゲート酸化膜４７を介してＰ型ポリシリコンゲート電極４９が形成されている。Ｎ型チャネル用拡散領域４２及びＰ型低濃度拡散領域４３はＰ型ポリシリコンゲート電極４９をマスクにしてＰ型ウエル１１に注入されたイオン種が高温かつ長時間で熱拡散されて形成されたものであり、Ｎ型チャネル用拡散領域４２及びＰ型低濃度拡散領域４３の互いに対向する端部はＰ型ポリシリコンゲート電極４９の下方に位置している。上方から見て、Ｐ型高濃度拡散領域４５ｓはＰ型ポリシリコンゲート電極４９に隣接しており、Ｐ型高濃度拡散領域４５ｄはＰ型ポリシリコンゲート電極４９とは間隔をもって配置されている。
【００２４】
ＬＯＣＯＳ酸化膜１３上、ＬＯＣＯＳ酸化膜１３ｐを含むＰｃｈＬＯＣＯＳオフセット型ＭＯＳトランジスタ上、ＬＯＣＯＳ酸化膜１３ｎを含むＮｃｈＬＯＣＯＳオフセット型ＭＯＳトランジスタ上、ＰｃｈＬＤＭＯＳトランジスタ上及びＮｃｈＬＤＭＯＳトランジスタ上に、Ｎ型チャネルストッパー領域３３の上方及びＮ型チャネルストッパー領域３３が直下に形成されているＬＯＣＯＳ酸化膜１３の端部直下に設けられたＰ型フィールドドープ領域３１の上方を除いて、シリコン窒化膜５１が形成されている。
【００２５】
シリコン窒化膜５１上及びＬＯＣＯＳ酸化膜１３上に層間絶縁膜５３が形成されている。Ｎ型高濃度拡散領域１７，３７ｓ，３７ｄ上及びＰ型高濃度拡散領域２５，４５ｓ，４５ｄ上の層間絶縁膜５３の所定位置にコンタクトホールが形成されている。コンタクトホール内に金属材料が埋め込まれている。層間絶縁膜５３上及びコンタクトホール上に金属配線層５５が形成されている。層間絶縁膜５３上には金属配線層５５ｎ，５５ｐも形成されている。
【００２６】
金属配線層５５ｎはＰ型ウエル３に形成された２つのＮｃｈＬＯＣＯＳオフセット型ＭＯＳトランジスタの間に位置するＬＯＣＯＳ酸化膜１３の上方に配置されている。金属配線層５５ｎをゲート電極とし、金属配線層５５ｎの下方のＬＯＣＯＳ酸化膜１３、シリコン窒化膜５１及び層間絶縁膜５３をゲート絶縁膜とし、金属配線層５５ｎの下方のＬＯＣＯＳ酸化膜１３の両端に位置する２組のＮ型低濃度拡散領域１５及びＮ型高濃度拡散領域１７をソース及びドレインとするＮｃｈ寄生ＭＯＳトランジスタ（Ｎチャネル寄生ＭＯＳトランジスタ）が形成されている。
【００２７】
金属配線層５５ｐはＮ型ウエル５に形成された２つのＰｃｈＬＯＣＯＳオフセット型ＭＯＳトランジスタの間に位置するＬＯＣＯＳ酸化膜１３の上方に配置されている。金属配線層５５ｐをゲート電極とし、金属配線層５５ｐの下方のＬＯＣＯＳ酸化膜１３及び層間絶縁膜５３をゲート絶縁膜とし、金属配線層５５ｐの下方のＬＯＣＯＳ酸化膜１３の両端に位置する２つのＰ型高濃度拡散領域２５をソース及びドレインとするＰｃｈ寄生ＭＯＳトランジスタ（Ｐチャネル寄生ＭＯＳトランジスタ）が形成されている。
【００２８】
図２及び図３は図１に示した実施例を製造するための製造工程を概略的に示す工程断面図である。図２、図３、図１の順に参照してこの製造工程を説明する。
【００２９】
図２を参照して説明すると、Ｐ型シリコン基板１上に、ＰｃｈＬＯＣＯＳオフセット型トランジスタ領域とＰｃｈＬＤＭＯＳトランジスタ領域とＮｃｈＬＤＭＯＳトランジスタ領域に開口をもつレジストパターンを形成する。そのレジストパターンをマスクにしてリンを例えば１５０ＫｅＶ、５×１０12ｃｍ-2程度の条件でイオン注入する。その後、１１８０℃、２４時間の条件で熱拡散処理を行ない、深いＮ型ウエル領域５，７，９を形成する。
【００３０】
ＮｃｈＬＯＣＯＳオフセット型トランジスタ領域とＰｃｈＬＤＭＯＳトランジスタ領域のＮ型ウエル領域内部に開口をもつレジストパターンを形成する。そのレジストパターンをマスクにしてボロンを例えば５０ＫｅＶ、３.２×１０12ｃｍ-2程度の条件でイオン注入する。その後、１１５０℃、８時間の条件熱拡散処理を行ない、Ｐ型ウエル領域３，１１を形成する。
【００３１】
ＮｃｈＬＯＣＯＳオフセット型トランジスタのＮ型低濃度拡散領域に開口をもつレジストパターンを形成する。そのレジストパターンをマスクにしてリンを１００ＫｅＶ、４×１０12ｃｍ-2程度の条件でイオン注入する。その後、１０００℃、２時間の条件で熱拡散処理を行ない、Ｎ型低濃度拡散領域１５を形成する。
【００３２】
シリコン窒化膜を１２０ｎｍ（ナノメートル）の膜厚に堆積する。写真製版技術とエッチング技術を用いてそのシリコン窒化膜をパターニングしてＬＯＣＯＳ酸化膜１３，１３ｐ，１３ｎの形成予定位置に開口をもつシリコン窒化膜パターンを形成する。
Ｎ型ウエル領域５内のＮ型チャネルストッパー領域３３の形成予定位置に開口をもつレジストパターンを形成する。そのレジストパターンをマスクにしてリンを例えば４０ＫｅＶ、９.０×１０12ｃｍ-2程度の条件でイオン注入する。
レジストパターンを除去した後、Ｐ型ウエル領域３内のＰ型チャネルストッパー領域２３の形成予定位置、及びＮ型ウエル領域５のＰ型フィールドドープ領域３１の形成予定位置に開口をもつレジストパターンを形成する。そのレジストパターンをマスクにしてボロンを例えば１００ＫｅＶ、５.５×１０13ｃｍ-2程度の条件で注入する。
レジストパターンを除去した後、ＬＯＣＯＳ酸化膜１３，１３ｐ，１３ｎを形成するための熱酸化処理を行なう。これにより、ＬＯＣＯＳ酸化膜１３，１３ｐ，１３ｎ、Ｐ型チャネルストッパー領域２３、Ｐ型フィールドドープ領域３１及びＮ型チャネルストッパー領域３３を形成する。その後、シリコン窒化膜パターンを除去する。
ここではＬＯＣＯＳオフセット型トランジスタを形成するためのウエル領域３，５にチャネルストッパー領域２３，３３を形成したが、場合によっては、ＬＤＭＯＳトランジスタを形成するためのウエル領域７，９にもチャネルストッパー領域を配置してもよい。
【００３３】
図３を参照して説明すると、すべてのＭＯＳトランジスタ形成予定位置にプリゲート酸化膜を４０ｎｍの膜厚に形成する。ＭＯＳトランジスタ形成予定位置にしきい値電圧制御用チャンネルドープ注入を行なう。
【００３４】
Ｎ型ウエル領域９表面及びＰ型ウエル領域１１表面に形成されたプリゲート酸化膜に開口をもつレジストパターンを形成する。そのレジストパターンをマスクしてＨＦ溶液でＮ型ウエル領域９表面及びＰ型ウエル領域１１表面に形成されたプリゲート酸化膜を除去する。レジストパターンを除去した後、シリコン酸化膜が３０ｎｍに形成される熱酸化処理を行ない、Ｎ型ウエル領域９表面にゲート酸化膜３９を形成し、Ｐ型ウエル領域１１表面にゲート酸化膜４７を形成する。このとき、Ｐ型ウエル領域３表面及びＮ型ウエル領域５表面のプリゲート酸化膜が厚膜化され、Ｐ型ウエル領域３表面にゲート酸化膜１９が、Ｎ型ウエル領域５表面にゲート酸化膜２７がそれぞれ約６０ｎｍの膜厚で形成される。ただし、ＬＯＣＯＳオフセット型トランジスタとＬＤＭＯＳトランジスタでゲート酸化膜厚を同じにする場合は、この処理は不要である。
【００３５】
ポリシリコン膜をＣＶＤ（chemical vapor deposition）法により５００ｎｍの膜厚で形成する。８５０℃の熱酸化処理を施してポリシリコン膜表面に２５ｎｍのシリコン酸化膜を形成する。ＰｃｈＬＯＣＯＳオフセット型トランジスタとＰｃｈＬＤＭＯＳトランジスタの形成予定位置に開口をもつレジストパターンを形成する。そのレジストパターンをマスクにしてボロンを例えば２０ＫｅＶ、１×１０14〜５×１０14ｃｍ-2程度の条件で注入する。ＣＶＤ法で２００ｎｍのシリコン酸化膜を形成する。写真製版技術とエッチング技術を用いてそのシリコン酸化膜をパターニングしてＰｃｈＬＯＣＯＳオフセット型トランジスタとＰｃｈＬＤＭＯＳトランジスタの形成予定位置を覆うシリコン酸化膜パターンを形成する。リンガラスの堆積を行ない、ＰｃｈＬＯＣＯＳオフセット型トランジスタとＰｃｈＬＤＭＯＳトランジスタの形成予定位置以外のポリシリコン膜にリンを導入してＮ型低抵抗ポリシリコン膜にする。その後、シリコン酸化膜パターンを除去する。
【００３６】
Ｐ型とＮ型にしたポリシリコン膜を写真製版技術とエッチング技術によってパターニングし、ゲート電極２１，３９，４１，４９を形成する。
ＮｃｈＬＤＭＯＳトランジスタのＰ型チャネル用拡散領域３４の形成予定位置及びＮ型ゲート電極４１のＰ型チャネル用拡散領域３４側の端部に開口をもつレジストパターンを形成する。そのレジストパターン及びＮ型ゲート電極４１をマスクにしてボロンを３０ＫｅＶ、３.２×１０13ｃｍ-2程度の条件で注入する。
【００３７】
レジストパターンを除去した後、ＰｃｈＬＤＭＯＳトランジスタのＮ型チャネル用拡散領域４２の形成予定位置及びＰ型ゲート電極４９のＮ型チャネル用拡散領域４２側の端部に開口をもつレジストパターンを形成する。そのレジストパターン及びＰ型ゲート電極４９をマスクにしてリンを１００ＫｅＶ、２.５×１０13ｃｍ-2程度の条件で注入する。
【００３８】
レジストパターンを除去した後、ＰｃｈＬＤＭＯＳトランジスタのＰ型低濃度拡散領域４３の形成予定位置及びＰ型ゲート電極４９のＰ型低濃度拡散領域４３側の端部に開口をもつレジストパターンを形成する。そのレジストパターン及びＰ型ゲート電極４９をマスクにしてボロンを３０ＫｅＶ、４.０×１０12ｃｍ-2程度の条件で注入する。
【００３９】
レジストパターンを除去した後、ＮｃｈＬＤＭＯＳトランジスタのＮ型低濃度拡散領域３５の形成予定位置及びＮ型ゲート電極４１のＮ型低濃度拡散領域３５側の端部に開口をもつレジストパターンを形成する。そのレジストパターン及びＮ型ゲート電極４１をマスクにしてリンを１００ＫｅＶ、３.０×１０12ｃｍ-2程度の条件で注入する。
【００４０】
１１００℃、１４０分程度の条件で熱拡散処理を施して、Ｐ型チャネル用拡散領域３４、Ｎ型低濃度拡散領域３５、Ｎ型チャネル用拡散領域４２及びＰ型低濃度拡散領域４３を形成する。これらの拡散領域３４，３５，４２，４３を形成するためのイオン注入処理の順序は任意である。
【００４１】
写真製版技術及びイオン注入技術により、Ｐ型高濃度拡散領域２５，４５ｓ，４５ｄとＮ型高濃度拡散領域１７，３７ｓ，３７ｄを形成する。Ｐ型高濃度拡散領域２５，４５ｓ，４５ｄの形成予定位置にはボロンを３０ＫｅＶ、２×１０15ｃｍ-2程度の条件で注入し、Ｎ型高濃度拡散領域１７，３７ｓ，３７ｄの形成予定位置にはリン又はヒ素を５０ＫｅＶ、６×１０15ｃｍ-2程度の条件で注入する。ここで、ＰｃｈＬＤＭＯＳトランジスタのドレイン側のＰ型高濃度拡散領域４５ｄはＰ型ポリシリコンゲート電極４９端から１.５μｍ程度離して形成する。ＮｃｈＬＤＭＯＳトランジスタのドレイン側のＮ型高濃度拡散領域３７ｄはＮ型ポリシリコンゲート電極４１端から２.０μｍ程度離して形成する。
【００４２】
図１を参照して説明すると、シリコン窒化膜を例えば１０ｎｍの膜厚で形成する。写真製版技術とエッチング技術を用いて、ＰｃｈＬＯＣＯＳオフセット型トランジスタが形成されているＮ型ウエル領域５に形成されたＬＯＣＯＳ酸化膜１３上のシリコン窒化膜を除去する。層間絶縁膜５３を形成する。写真製版技術とエッチング技術を用いてコンタクトホールを形成する。コンタクトホール内に金属材料を埋め込む。層間絶縁膜５３上に金属膜を形成する。写真製版技術とエッチング技術を用いてその金属膜をパターニングしてメタル配線層５５，５５ｐ，５５ｎを形成する。これにより、金属配線層５５ｎをゲート電極とするＮｃｈ寄生ＭＯＳトランジスタと、金属配線層５５ｐをゲート電極とするＰｃｈ寄生ＭＯＳトランジスタが形成される。
【００４３】
図４は、図１に示した実施例においてシリコン窒化膜５１の膜厚を変動させてＰｃｈ寄生ＭＯＳトランジスタの反転電圧を調べた結果を示すグラフである。
図４からわかるように、Ｐｃｈ寄生ＭＯＳトランジスタにおいてシリコン窒化膜５１が形成されていないとき（シリコン窒化膜厚０ｎｍ）に比べ、シリコン窒化膜５１を形成したとき（シリコン窒化膜厚６０ｎｍ，１００ｎｍ，３００ｎｍ）には１０Ｖ程度、Ｐｃｈ寄生ＭＯＳトランジスタの反転電圧を高くすることができた。
【００４４】
図５は、図１に示した実施例においてシリコン窒化膜５１の膜厚を変動させてＮｃｈ寄生ＭＯＳトランジスタの反転電圧を調べた結果を示すグラフである。
図５からわかるように、Ｎｃｈ寄生ＭＯＳトランジスタにおいてシリコン窒化膜５１が形成されていないとき（シリコン窒化膜厚０ｎｍ）に比べ、シリコン窒化膜５１を形成したとき（シリコン窒化膜厚６０ｎｍ，１００ｎｍ，３００ｎｍ）には２０Ｖ程度、Ｎｃｈ寄生ＭＯＳトランジスタの反転電圧を高くすることができた。
【００４５】
このように、本発明の半導体装置によれば、Ｐｃｈ寄生ＭＯＳトランジスタ及びＮｃｈ寄生ＭＯＳトランジスタの両方において反転電圧を高くすることができる。
【００４６】
図６は他の実施例を概略的に示す断面図である。
この実施例では、ＰｃｈＬＯＣＯＳオフセット型トランジスタが形成されているＮ型ウエル領域５上のシリコン窒化膜５１を全て除去した。このような構造であっても、図１に示した実施例と同様に、Ｐｃｈ寄生ＭＯＳトランジスタ及びＮｃｈ寄生ＭＯＳトランジスタの両方において反転電圧を高くすることができる。
【００４７】
図７はさらに他の実施例を概略的に示す断面図である。
この実施例では抵抗率が２０Ωｃｍ程度のＮ型シリコン基板（Ｎ−ｓｕｂ）５７を用いた。Ｎ型シリコン基板５７には、ＮｃｈＬＯＣＯＳオフセット型トランジスタを形成するためにＰ型ウエル領域（ＰＷ）５９と、ＰｃｈＬＯＣＯＳオフセット型トランジスタを形成するためのＮ型ウエル領域（ＮＷ）６１と、ＰｃｈＬＤＭＯＳトランジスタを形成するためのＰ型ウエル領域（ＰＷ）６３と、ＮｃｈＬＤＭＯＳトランジスタを形成するためのＰ型ウエル領域（ＰＷ）６５及びその内側に形成されたＮ型ウエル領域（ＮＷ）６７が形成されている。この実施例においてＮ型シリコン基板５７及びウエル領域５９，６１，６３，６５，６７以外の構造は図１に示した実施例と同じである。
【００４８】
Ｎ型シリコン基板５７を用いる場合、図１から図３を参照して説明した上記製造工程において、Ｐ型ウエル領域５９，６３，６５を形成するための条件を、５０ＫｅＶ、５×１０12ｃｍ-2程度のボロン注入条件、１１８０℃、２４時間の熱拡散処理条件に変更し、Ｎ型ウエル領域６１，６７を形成するための条件を、１５０ＫｅＶ、３.２×１０12ｃｍ-2程度のリン注入条件、１１５０℃、８時間の熱拡散処理条件に変更することによって、図７に示した半導体装置を製造できる。
【００４９】
上記の実施例では、ＰｃｈＬＤＭＯＳトランジスタ、ＮｃｈＬＤＭＯＳトランジスタ及びその周辺のＬＯＣＯＳ酸化膜１３はシリコン窒化膜５１で覆われているが、これらの領域においてシリコン窒化膜５１は形成されていなくてもよい。
また、ＰｃｈＬＤＭＯＳトランジスタを形成するためのＰ型ウエル領域１１，６３にＮ型チャネルストッパー領域を形成する場合には、Ｐｃｈ寄生ＭＯＳトランジスタの反転電圧の低下を防止するために、Ｎ型チャネルストッパー領域上のＬＯＣＯＳ酸化膜１３にはシリコン窒化膜５１を形成しないようにする。
【００５０】
また、上記の実施例では、同一基板上にＬＯＣＯＳオフセット型トランジスタとＬＤＭＯＳトランジスタを混載しているが、１つの基板上に形成されるＭＯＳトランジスタはＬＯＣＯＳオフセット型トランジスタとＮｃｈＬＤＭＯＳトランジスタの組合せ、又はＬＯＣＯＳオフセット型トランジスタとＰｃｈＬＤＭＯＳトランジスタの組合せであってもよい。
また、本発明が適用される半導体装置におけるＭＯＳトランジスタはＬＯＣＯＳオフセット型トランジスタやＬＤＭＯＳトランジスタに限定されるものではないが、ＬＯＣＯＳオフセット型トランジスタのような高電圧を扱うＭＯＳトランジスタでは金属配線をゲート電極とする寄生ＭＯＳトランジスタが動作する懸念が高まるので、本発明は高電圧を扱うＭＯＳトランジスタを備えた半導体装置に特に有効である。
【００５１】
また、ソース又はドレインの少なくとも一方が、ゲート電極をマスクにして注入されたイオン種が熱拡散されて形成された低濃度拡散領域と、低濃度拡散領域の内側に形成された高濃度拡散領域からなる二重拡散構造をもつＭＯＳトランジスタが形成されている場合には上記低濃度拡散領域を形成するために高温かつ長時間の熱拡散処理を必要とするが、本発明の半導体装置によれば、このような高温かつ長時間の熱拡散処理をチャネルストッパー領域及びＬＯＣＯＳ酸化膜を形成した後に行なう場合であっても寄生ＭＯＳトランジスタの反転電圧の低下を防止することができる。したがって、本発明は上記二重拡散構造をもつＭＯＳトランジスタを備えた半導体装置に特に有効である。
【００５２】
以上、本発明の実施例を説明したが、材料、形状、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００５３】
【図１】一実施例を概略的に示す断面図である。
【図２】図１に示した実施例を製造するための製造工程の最初の工程を説明するための概略的な工程断面図である。
【図３】図２の続きの工程を説明するための工程断面図である。
【図４】図１に示した実施例においてシリコン窒化膜の膜厚を変動させてＰｃｈ寄生ＭＯＳトランジスタの反転電圧を調べた結果を示すグラフである。
【図５】図１に示した実施例においてシリコン窒化膜の膜厚を変動させてＮｃｈ寄生ＭＯＳトランジスタの反転電圧を調べた結果を示すグラフである。
【図６】他の実施例を概略的に示す断面図である。
【図７】さらに他の実施例を概略的に示す断面図である。
【符号の説明】
【００５４】
１  Ｐ型シリコン基板（半導体基板）
３，１１，５９，６３，６５  Ｐ型ウエル領域
５，７，９，６１，６７  Ｎ型ウエル領域
１３，１３ｐ，１３ｎ  ＬＯＣＯＳ酸化膜
１５  Ｎ型低濃度拡散領域
１７，３７ｓ，３７ｄ  Ｎ型高濃度拡散領域
１９，２７，３９，４７  ゲート酸化膜
２１，４１  Ｎ型ポリシリコンゲート電極
２３  Ｐ型チャネルストッパー領域
２５，４５ｓ，４５ｄ  Ｐ型高濃度拡散領域
２９，４９  Ｐ型ポリシリコンゲート電極
３１  Ｐ型フィールドドープ領域
３３  Ｎ型チャネルストッパー領域
３４  Ｐ型チャネル用領域
３５  Ｎ型低濃度拡散領域
４２  Ｎ型チャネル用拡散領域
４３  Ｐ型低濃度拡散層
５１  シリコン窒化膜
５３  層間絶縁膜
５５，５５ｐ，５５ｎ  金属配線層
５７  Ｎ型シリコン基板（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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