(57)【要約】【課題】正電源電圧ＶＤＤが急激に低下したときでも、バイアス電流Ｉoutが遮断されないようにしたバイアス電流発生回路を提供する。【解決手段】トランジスタＭＰ１，ＭＰ２からなる第１のカレントミラー回路、トランジスタＭＮ１，ＭＮ２からなる第２のカレントミラー回路、バイアス電流Ｉoutを決める抵抗Ｒ１、スタートアップ用のキャパシタＣ１を有するバイアス電流発生回路本体１Ａと、ノードＮ３と負電源電圧ＶＳＳの端子に接続されたキャパシタＣ２と、ノードＮ３と正電源電圧ＶＤＤの端子との間に接続されたダイオード接続のトランジスタＭＰ３とから構成した。【選択図】図１
2010186360.tif 000002
【特許請求の範囲】
【請求項１】
第１の極性の基準側および出力側トランジスタからなる第１のカレントミラー回路と、第２の極性の基準側および出力側トランジスタからなる第２のカレントミラー回路と、前記第１のカレントミラー回路の基準側トランジスタのドレイン又はコレクタと前記第２のカレントミラー回路の出力側トランジスタのドレイン又はコレクタとの共通接続点としての第１のノードと、前記第１のカレントミラー回路の出力側トランジスタのドレイン又はコレクタと前記第２のカレントミラー回路の基準側トランジスタのドレイン又はコレクタとの共通接続点としての第２のノードと、前記第１のカレントミラー回路の基準側および出力側トランジスタのソース又はエミッタ間、又は前記第２のカレントミラー回路の基準側および出力側トランジスタのソース又はエミッタ間に接続された第１の抵抗と、前記第１のノードと前記第２のカレントミラー回路の出力側トランジスタのソースあるいはエミッタとの間、又は前記第２のノードと前記第１のカレントミラー回路の基準側トランジスタのエミッタあるいはソースとの間に接続された第１のキャパシタと、を有するバイアス電流発生回路本体と、
前記第１のカレントミラー回路の基準側又は出力側トランジスタのソース又はエミッタを第３のノードとし、前記第２のカレントミラー回路の出力側又は基準側トランジスタのソース又はエミッタを負電源電圧端子への接続点として、前記第３のノードと前記負電源電圧端子との間に接続された第２のキャパシタと、
前記第３のノードと正電源電圧端子との間に、前記第３のノード側がカソード、前記正電源電圧端子側がアノードとなるように接続されたダイオードと、
を備えたことを特徴とするバイアス電流発生回路。
【請求項２】
請求項１に記載のバイアス電流発生回路において、
前記ダイオードは、ダイオード接続され且つ基板電極と前記正電源電圧端子との間に第２の抵抗が接続されたＰＭＯＳトランジスタからなることを特徴とするバイアス電流発生回路。
【請求項３】
請求項１に記載のバイアス電流発生回路において、
前記ダイオードは、１或いは複数直列のＰＮ接合ダイオード、又はダイオード接続された１或いは複数直列のトランジスタからなることを特徴とするバイアス電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタートアップ回路を備えたバイアス電流発生回路に関するものである。
【背景技術】
【０００２】
図１１に、従来のＣＭＯＳ型の第１のバイアス電流発生回路本体１Ａの例を示す。図１１において、ＭＰ１，ＭＰ２はＰＭＯＳトランジスタであり、第１のカレントミラー回路を構成する。また、ＭＮ１，ＭＮ２はＮＭＯＳトランジスタであり、第２のカレントミラー回路を構成する。そして、第１のカレントミラー回路の基準側トランジスタＭＰ１のドレインが第２のカレントミラー回路の出力側トランジスタＭＮ１のドレインにノードＮ１で、第１のカレントミラー回路の出力側トランジスタＭＰ２のドレインが第２のカレントミラー回路の基準側トランジスタＭＮ２のドレインにノードＮ２で、それぞれ接続されている。Ｒ１は出力電流Ｉoutを決める抵抗であり、トランジスタＭＰ１，ＭＰ２のソース間に接続されている。また、Ｃ１はスタートアップ回路として働くキャパシタであり、ノードＮ１とトランジスタＭＮ１のソースとの間に接続されている。
【０００３】
このバイアス電流発生回路本体１Ａでは、電源投入時には、キャパシタＣ１に電流が流れることにより、トランジスタＭＰ１が動作し、トランジスタＭＰ２が動作し、トランジスタＭＮ２が動作し、トランジスタＭＮ１が動作する。安定状態では、トランジスタＭＰ１のドレインを基準電流Ｉrefが流れることにより、その電流に対応したバイアス電流ＩoutがトランジスタＭＰ２、ＭＮ２のドレインに流れる。このバイアス電流Ｉoutは、抵抗Ｒ１に依存するが、電源電圧ＶＤＤ，ＶＳＳには依存しない電流となる。そして、トランジスタＭＮ２のドレインに発生する電圧Ｖoutが、バイアス電圧として他の回路の電流源トランジスタ（図示せず）のゲートに供給される。
【０００４】
図１１に示した第１のバイアス電流発生回路本体１Ａと同様な、従来の第２〜第４のバイアス電流発生回路本体１Ｂ〜１Ｄを、図１２〜図１４に示した。各バイアス電流発生回路本体１Ｂ〜１Ｄにおいて、スタートアップ用のキャパシタＣ１の接続箇所や抵抗Ｒ１の接続箇所が変更されているが、動作は、図１１に示したバイアス電流発生回路本体１Ａと同等である。なお、スタートアップ回路を備えたバイアス回路としては、従来では、特許文献１に記載がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、図１１、図１３のバイアス電流発生回路本体１Ａ，１Ｃでは、電源電圧ＶＤＤが急激に低下したとき、ノードＮ１に接続されたキャパシタＣ１には電荷が蓄えられているため、トランジスタＭＰ１，ＭＰ２のゲート電位がそのまま保持されるので、トランジスタＭＰ１，ＭＰ２のゲート・ソース間電位差が小さくなり、電流Ｉrefが遮断し、バイアス電流Ioutが遮断してしまう問題があった。図１５はその特性図であり、短時間Δｔの内に電源電圧ＶＤＤがΔＶだけ低下すると、バイアス電流Ｉoutが遮断している。
【０００６】
図１２、図１４のバイアス電流発生回路本体１Ｂ，１Ｄでは、ノードＮ２に接続されたキャパシタＣ１には電荷が蓄えられているため、トランジスタＭＮ１，ＭＮ２のゲート電位が正電源電圧ＶＤＤの低下にシフトして低下するで、トランジスタＭＮ１，ＭＮ２のゲート・ソース間電位差が小さくなり、ドレイン電流Ｉrefが遮断し、同様に、バイアス電流Ioutが遮断してしまう問題があった。
【０００７】
本発明は以上のような点に鑑みてなされたもので、その目的は、正電源電圧が急激に低下したときでも、バイアス電流が遮断されないようにしたバイアス電流発生回路を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明のバイアス電流発生回路は、第１の極性の基準側および出力側トランジスタからなる第１のカレントミラー回路と、第２の極性の基準側および出力側トランジスタからなる第２のカレントミラー回路と、前記第１のカレントミラー回路の基準側トランジスタのドレイン又はコレクタと前記第２のカレントミラー回路の出力側トランジスタのドレイン又はコレクタとの共通接続点としての第１のノードと、前記第１のカレントミラー回路の出力側トランジスタのドレイン又はコレクタと前記第２のカレントミラー回路の基準側トランジスタのドレイン又はコレクタとの共通接続点としての第２のノードと、前記第１のカレントミラー回路の基準側および出力側トランジスタのソース又はエミッタ間、又は前記第２のカレントミラー回路の基準側および出力側トランジスタのソース又はエミッタ間に接続された第１の抵抗と、前記第１のノードと前記第２のカレントミラー回路の出力側トランジスタのソースあるいはエミッタとの間、又は前記第２のノードと前記第１のカレントミラー回路の基準側トランジスタのエミッタあるいはソースとの間に接続された第１のキャパシタと、を有するバイアス電流発生回路本体と、前記第１のカレントミラー回路の基準側又は出力側トランジスタのソース又はエミッタを第３のノードとし、前記第２のカレントミラー回路の出力側又は基準側トランジスタのソース又はエミッタを負電源電圧端子への接続点として、前記第３のノードと前記負電源電圧端子との間に接続された第２のキャパシタと、前記第３のノードと正電源電圧端子との間に、前記第３のノード側がカソード、前記正電源電圧端子側がアノードとなるように接続されたダイオードと、を備えたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のバイアス電流発生回路において、前記ダイオードは、ダイオード接続され且つ基板電極と前記正電源電圧端子との間に第２の抵抗が接続されたＰＭＯＳトランジスタからなることを特徴とする。
請求項３にかかる発明は、請求項１に記載のバイアス電流発生回路において、前記ダイオードは、１或いは複数直列のＰＮ接合ダイオード、又はダイオード接続された１或いは複数直列のトランジスタからなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、正電源電圧が急激に低下したときは、ダイオードが遮断して、正電源電圧端子とバイアス電流発生回路本体とが分離され、第２のキャパシタに蓄えられた電荷によりバイアス電流発生回路本体が動作するので、バイアス電流が遮断することが防止され、安定したバイアス電流を発生させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例のバイアス電流発生回路の回路図である。
【図２】図１のバイアス電流発生回路の第１の変形例の回路図である。
【図３】図１のバイアス電流発生回路の第２の変形例の回路図である。
【図４】図１のバイアス電流発生回路の第３の変形例の回路図である。
【図５】第２の実施例のバイアス電流発生回路の回路図である。
【図６】第３の実施例のバイアス電流発生回路の回路図である。
【図７】第４の実施例のバイアス電流発生回路の回路図である。
【図８】第５の実施例のバイアス電流発生回路の回路図である。
【図９】第６の実施例のバイアス電流発生回路の回路図である。
【図１０】第７の実施例のバイアス電流発生回路の回路図である。
【図１１】従来の第１のバイアス電流発生回路本体の回路図である。
【図１２】従来の第２のバイアス電流発生回路本体の回路図である。
【図１３】従来の第３のバイアス電流発生回路本体の回路図である。
【図１４】従来の第４のバイアス電流発生回路本体の回路図である。
【図１５】従来の第１〜第４のバイアス電流発生回路本体の動作特性図である。
【図１６】本発明の各実施例のバイアス電流発生回路の動作特性図である。
【発明を実施するための形態】
【００１１】
＜第１の実施例＞
図１に本発明の第１の実施例のバイアス電流発生回路を示す。１Ａは図１１で説明したバイアス電流発生回路本体である。本実施例では、このバイアス電流発生回路本体１ＡのトランジスタＭＰ１のソースと正電源電圧ＶＤＤの端子との間に、ゲートとドレインを共通接続したダイオード接続のＰＭＯＳトランジスタＭＰ３を接続する。そして、そのトランジスタＭＰ３のドレイン（ノードＮ３)と負電源電圧ＶＳＳの端子との間に第２のキャパシタＣ２を接続する。
【００１２】
本実施例では、正電源電圧ＶＤＤが急激に低下したとき、キャパシタＣ２には電荷が蓄えられているため、トランジスタＭＰ３はゲート・ソース間電位差が少なくなり、遮断する。このため、バイアス電流発生回路本体１Ａと正電源電圧ＶＤＤの端子の間は分離される。このとき、バイアス電流発生回路本体１ＡのノードＮ３には、キャパシタＣ２の電荷による電圧が電源電圧として継続して印加し、そのバイアス電流発生回路本体１Ａは、動作を継続する。すなわち、図１６に示すように、電源電圧ＶＤＤが急激に低下しても、バイアス電流Ｉoutは大きな影響を受けない。電源電圧ＶＤＤが急激に復帰するときも、同様である。
【００１３】
ここで、キャパシタＣ２の容量値は、バイアス電流発生回路本体１Ａで必要とする電流を十分に供給可能な大きさにする必要があるが、ＭＯＳ型では動作電流が小さいため、シリコン半導体で形成可能な小さな容量値で対応することができる。
【００１４】
まず、キャパシタＣ１の容量値を求める。起動の条件としては、トランジスタＭＰ１，ＭＰ２の寄生容量Ｃpにかかる電位差Ｖcpが、トランジスタＭＰ１のゲート・ソース間電圧Ｖgsよりも大きくなる必要がある。
2010186360.tif 000003
ここで、トランジスタＭＰ１，ＭＰ２の寄生容量Ｃpは、トランジスタＭＰ１のゲート・ソース間容量Ｃgs（MP1)がほぼ支配的となり、Ｗをゲート幅、Ｌをゲート長、Ｃoxをゲート酸化膜容量、Ｃovを単位ゲート幅当りのオーバーラップ容量とすると、
2010186360.tif 000004
となる。
【００１５】
寄生容量ＣｐとキャパシタＣ１とで電荷のやりとりを行い、起動されると考え、キャパシタＣ１にかかる電圧をＶc1とすると、
2010186360.tif 000005
である。
【００１６】
次に、バイアス電流発生回路本体１Ａで必要とする電流値Ｉoutを、トランジスタＭＰ１，ＭＰ２について、キルヒホッフの法則で求める。μｐをキャリア（正孔）の移動度、トランジスタＭＰ１，ＭＰ２のサイズ比をＭＰ１：ＭＰ２＝（Ｗ／Ｌ）：Ｋ（Ｗ／Ｌ）とする。
2010186360.tif 000006
素子特性が揃っているとし、トランジスタＭＮ１，ＭＮ２によりＩref＝Ｉoutが成立するので、
2010186360.tif 000007
となる。
【００１７】
正電源電圧ＶＤＤの変動が、Δｔの時間の間にΔＶであったとしたとき、キャパシタＣ２がバイアス電流を供給するためには、Ｖgs（MP1)の確保に必要な時間ｔc2は、正電源電圧ＶＤＤの降下時間Δｔよりも十分長くする必要がある。
【００１８】
また、キャパシタＣ１の電圧降下時間ｔc1が、Ｖgs（MP1)の確保に必要な時間ｔc2よりも長くなると、Ｖgs（MP1)を確保できなくなるため、Ｖgs（MP1)の確保に必要な時間ｔc2は、キャパシタＣ１の電圧降下時間ｔc1と同等以上の必要がある。キャパシタＣ２が供給するバイアス電流発生回路本体１Ａが必要とする電流Ｉc2は、ＩoutとＩrefからキャパシタＣ１の電流Ｉc1を差し引いた電流の和となる。
2010186360.tif 000008
【００１９】
ｔc2＞Δｔより、
2010186360.tif 000009
【００２０】
式(17)より、キャパシタＣ２は、Ｉc1を大きく設定することにより、小さくすることができる。ｔc2≧ｔc1より、
2010186360.tif 000010
【００２１】
以上より、キャパシタＣ２の容量値は、式(17)、(21)を満たすことにより決まる。変動の時間Δｔは十分小さいため、キャパシタＣ２はシリコン半導体で形成可能な小さい容量値で、安定した電流を供給することができる。
【００２２】
なお、図２〜図４は第１のバイアス電流発生回路本体１Ａを、図１２〜図１４で説明したバイアス電流発生回路本体１Ｂ〜１Ｄに置き換えた第１〜第３の変形例であり、同様な動作で安定した電流Ｉoutを発生できる。
【００２３】
＜第２の実施例＞
図５に第２の実施例のバイアス電流発生回路を示す。図５では、図１〜図４におけるトランジスタＭＰ３について、基板電極と正電源電圧ＶＤＤの端子との間に抵抗Ｒ２を挿入したものである。
【００２４】
本実施例は、正電源電圧ＶＤＤの変動ΔＶが大きい場合に有効な実施例である。図１〜図４の実施例では、トランジスタＭＰ３のドレインと基板電極間に発生する寄生ダイオードにより、正電源電圧ＶＤＤの変動ΔＶが、Ｖgs（MP1)＋Ｖf（寄生トランジスタ分）よりも大きい場合に、キャパシタＣ２からの電流が正電源電圧ＶＤＤの端子側に流れてしまうため、そのトランジスタＭＰ３の遮断が損なわれ、安定した電流を供給できなくなる。
【００２５】
そこで、本実施例では、トランジスタＭＰ３の基板電極と正電源電圧ＶＤＤの端子との間に数ＭΩ程度の抵抗Ｒ２（大きいほど有効）を挿入することにより、トランジスタＭＰ３のドレインから正電源電圧ＶＤＤの端子側へ流れる電流を制限するものである。この結果、正電源電圧ＶＤＤの変動ΔＶが大きい場合であっても、キャパシタＣ２に蓄えられた電荷のほとんどをバイアス電流発生回路本体１Ａ〜１Ｄに供給させて、正電源電圧ＶＤＤの急激な低下時であっても、安定したバイアス電流Ｉoutを発生させることができる。
【００２６】
＜第３の実施例＞
図６に、図１〜図４におけるトランジスタＭＰ３を、Ｎ個の直列接続のトランジスタＭＰ３１〜ＭＰ３Ｎに置き換えた第３の実施例のバイアス電流発生回路を示す。この実施例では、ダイオードがＮ個直列接続されることになり、バイアス電流発生回路本体１Ａ〜１Ｄに印加する正電源電圧が低下するが、正電源電圧の急激な低下時のバイアス電流発生回路１Ａ〜１Ｄの正電源電圧ＶＤＤの端子に対する分離がより効果的となる。
【００２７】
＜第４の実施例＞
図７に、図１〜図４におけるトランジスタＭＰ３を、ダイオード接続のＮＭＯＳトランジスタＭＮ３に置き換えた第４の実施例のバイアス電流発生回路を示す。この実施例では、トランジスタＭＮ３の基板を負電源電圧ＶＳＳの端子に接続する。この実施例は、第１の実施例と同様に動作する。
【００２８】
＜第５の実施例＞
図８に、ＢｉＣＭＯＳ構造において、図１〜図４におけるトランジスタＭＰ３を、Ｎ個の直列接続のＰＮ接合ダイオードＤ１〜ＤＮに置き換えた第５の実施例のバイアス電流発生回路を示す。なお、ＰＮ接合ダイオードは１個であってもよい。
【００２９】
＜第６の実施例＞
図９に、図１〜図４におけるトランジスタＭＰ３を、ダイオード接続のＮ個のＮＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎを接続した第６の実施例のバイアス電流発生回路を示す。各トランジスタＭＮ３１〜ＭＮ３Ｎは基板電極がソースに接続されている。この実施例も、第３の実施例と同様に動作する
【００３０】
＜第７の実施例＞
図１０に、図６に示したバイアス電流発生回路における正電源電圧ＶＤＤの端子側のトランジスタＭＰ３Ｎの基板電極とソースとの間に、図５と同様の抵抗Ｒ２を接続した第７の実施例のバイアス電流発生回路を示す。
＜その他の実施例＞
【００３１】
なお、以上の各実施例において、ＰＭＯＳトランジスタはバイポーラのＮＰＮトランジスタに、ＮＭＯＳトランジスタはバイポーラのＰＮＰトランジスタに置き換えることができる。
【符号の説明】
【００３２】
１Ａ〜１Ｄ：バイアス電流発生回路本体
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ３１〜ＭＰ３Ｎ：ＰＭＯＳトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ３１〜ＭＮ３Ｎ：ＮＭＯＳトランジスタ
Ｒ１，Ｒ２：抵抗
Ｃ１，Ｃ２：キャパシタ
Ｄ１〜ＤＮ：ダイオード
Ｎ１〜Ｎ３：ノード
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００４−２５９２７５号公報
【図１】
2010186360.tif 000011
【図２】
2010186360.tif 000012
【図３】
2010186360.tif 000013
【図４】
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【図５】
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【図６】
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【図７】
2010186360.tif 000017
【図８】
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【図９】
2010186360.tif 000019
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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