(57)【要約】【課題】ＩＤコードの設定時に制御部から転送するデータ量を少なくする。【解決手段】初段のシリアルインターフェース回路１００Ａは制御部２００からＩＤコードを示す制御信号を入力し、２段目以降のシリアルインターフェース回路１００Ｂ，１００Ｃは前段のシリアルインターフェース回路からＩＤコードを示す制御信号を入力する。各シリアルインターフェース回路のＩＤコードの設定時に、初段のシリアルインターフェース回路１００Ａは、制御部２００からの制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎ（ｎ：１以上の整数）した値のＩＤコードを生成して２段目のシリアルインターフェース回路１００Ｂに制御信号として送る。２段目のシリアルインターフェース回路１００Ｂは、シリアルインターフェース回路１００Ａからの制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎした値のＩＤコードを生成してシリアルインターフェース回路１００Ｃに制御信号として送る。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の負荷を個々に制御する複数のシリアルインターフェース回路に前記負荷を制御するためのシリアルデータとデータクロックを並列的に制御部から送信し、該制御部から特定のＩＤコードを含むシリアルデータを送信することで、前記複数のシリアルインターフェース回路の内の該特定のＩＤコードが設定されたシリアルインターフェース回路が選択されて対応する負荷が制御されるようにしたインターフェース方法において、
前記各シリアルインターフェース回路の内の初段のシリアルインターフェース回路は前記制御部からＩＤコードを示す制御信号を入力し、２段目以降のシリアルインターフェース回路は前段のシリアルインターフェース回路からＩＤコードを示す制御信号を入力し、
前記各シリアルインターフェース回路のＩＤコードの設定時に、
前記初段のシリアルインターフェース回路は、前記制御部からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎ（ｎ：１以上の整数）した値のＩＤコードを生成して２段目のシリアルインターフェース回路に前記制御信号として送り、
前記２段目以降のシリアルインターフェース回路は、前段のシリアルインターフェース回路からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎした値のＩＤコードを生成して後段のシリアルインターフェース回路に前記制御信号として送る、
ことを特徴とするインターフェース方法。
【請求項２】
請求項１に記載のインターフェース方法において、
前記シリアルインターフェース回路は、入力する前記制御信号の第１の極性のエッジの数によって内部のＩＤコードが設定され、該ＩＤコードに＋ｎした数の第１の極性のエッジを有する制御信号を後段のシリアルインターフェース回路に出力することを特徴とするインターフェース方法。
【請求項３】
複数の負荷を個々に制御する複数のシリアルインターフェース回路と、該各シリアルインターフェース回路に前記負荷を制御するためのシリアルデータとデータクロックを並列的に送信する制御部とを備え、該制御部から特定のＩＤコードを含むシリアルデータを送信することで、前記複数のシリアルインターフェース回路の内の該特定のＩＤコードが設定されたシリアルインターフェース回路が選択されて対応する負荷が制御されるようにしたインターフェースシステムにおいて、
前記各シリアルインターフェース回路の内の初段のシリアルインターフェース回路は前記制御部からＩＤコードを示す制御信号を入力し、２段目以降のシリアルインターフェース回路は前段のシリアルインターフェース回路からＩＤコードを示す制御信号を入力するよう接続され、
前記各シリアルインターフェース回路のＩＤコードの設定時に、
前記初段のシリアルインターフェース回路は、前記制御部からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎ（ｎ：１以上の整数）した値のＩＤコードを生成して２段目のシリアルインターフェース回路に前記制御信号として送り、
前記２段目以降のシリアルインターフェース回路は、前段のシリアルインターフェース回路からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎした値のＩＤコードを生成して後段のシリアルインターフェース回路に前記制御信号として送る、
ことを特徴とするインターフェースシステム。
【請求項４】
請求項３に記載のインターフェースシステムにおいて、
前記シリアルインターフェース回路は、入力する前記制御信号の第１の極性のエッジの数によってＩＤコードが設定されるＩＤレジスタと、該ＩＤレジスタに設定されたＩＤコードに＋ｎした数の第１の極性のエッジを有する制御信号を後段のシリアルインターフェース回路に出力する出力パルス発生回路とを備えることを特徴とするインターフェースシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の負荷を個々に制御する複数のシリアルインターフェース回路に負荷を制御するためのシリアルデータとデータクロックを並列的に制御部から送信し、該制御部から特定のＩＤコードを含むシリアルデータを送信することで、複数のシリアルインターフェース回路の内の該特定のＩＤコードが設定されたシリアルインターフェース回路が選択されて対応する負荷が制御されるようにしたインターフェース方法およびシステムに関するものである。
【背景技術】
【０００２】
図５に従来のインターフェースシステムの構成を示す（例えば、特許文献１参照）。４００Ａ，４００Ｂ，４００Ｃは、同一構成のシリアルインターフェース回路であり、それぞれクロック入力端子ＳＣＬ、データ入力端子ＳＤＡを備え、制御部５００のクロック出力端子ＳＣＬ、データ出力端子ＳＤＡに対してパラレル接続されている。リセット端子ＲＥＳＥＴは、制御部５００のリセット出力端子ＲＥＳＥＴ又は前段のシリアルインターフェース回路の制御出力端子ＣＴＲＬＯに対して接続されている。
【０００３】
このインターフェースシステムでは、図６(a)に示すように、初めに、制御部５００のリセット出力端子ＲＥＳＥＴを“０”にセットすることで、１段目のシリアルインターフェース回路５００ＡのＩＤレジスタ（図示せず）のＩＤコードが「００ｈ」に初期化されるとともに、制御出力端子ＣＴＲＬＯが“０”になる。これにより、２段目のシリアルインターフェース回路４００Ｂについても同様に処理され、その３段目のシリアルインターフェース回路４００Ｃについても同様に処理され、全てのシリアルインターフェース回路のＩＤコードが「００ｈ」に初期化される。
【０００４】
次に、図６(b)に示すように、制御部５００のリセット出力端子ＲＥＳＥＴを“１”にセットすることで、１段目のシリアルインターフェース回路４００ＡのＩＤレジスタにＩＤコードの書込みが可能となる。ここで、制御部５００からデータクロックとともに４８ビットのシリアルデータを転送するとき、そのシリアルデータの上位の１６ビットのデータを「００ｈ」とし、中位の１６ビットのデータを「ＦＦｈ」とし、下位の１６ビットのデータを「０１ｈ」としておくことにより、上位の「００ｈ」のデータにより、ＩＤコードの一致（「００ｈ」で一致）が検出されて、シリアルインターフェース４００Ａが選択され、ＩＤレジスタを含む制御レジスタ群（図示せず）が書込み可能となり、中位の１６ビットのデータ「ＦＦｈ」によって、ＩＤレジスタのＩＤコードが「００ｈ」から「０１ｈ」に書き換えられる。
【０００５】
以上により、このシリアルインターフェース回路４００ＡのＩＤコードが「００ｈ」以外のデータとなるので、その制御出力端子ＣＴＲＬＯが“０”→“１”に変化し、２段目のシリアルインターフェース回路４００Ｂのリセット入力端子ＲＥＳＥＴが“１”になり、２段目のシリアルインターフェース回路３００ＢのＩＤレジスタにＩＤコードの書込みが可能となる。
【０００６】
よって、制御部５００からデータクロックとともに４８ビットのシリアルデータを転送するとき、その上位の１６ビットのデータを「００ｈ」とし、中位の１６ビットのデータを「ＦＦｈ」とし、下位の１６ビットのデータを「０２ｈ」としておくことにより、上位の「００ｈ」のデータにより、ＩＤコードの一致（「００ｈ」で一致）が検出されて、シリアルインターフェース４００Ｂが選択され、中位の１６ビットのデータ「ＦＦｈ」によって、ＩＤレジスタのＩＤコードが「００ｈ」から「０２ｈ」に書き換えられる図６(c)）。以下、３段目のシリアルインターフェース回路４００Ｃについても同様な処理により、ＩＤコードが独自のコード（前記した「００ｈ」、「０１ｈ」、「０２ｈ」以外のコード）に書き換えられる。
【０００７】
この図５のインターフェースシステムでは、各シリアルインターフェース４００Ａ，４００Ｂ，４００Ｃは、ＩＤコードが設定された後に、クロック入力端子ＳＣＬからデータクロックが入力し、データ入力端子ＳＤＡから４８ビットのシリアルデータが入力すると、当該４８ビットのシリアルデータの上位１６ビットのデータが、例えば、シリアルインターフェース回路４００ＡのＩＤコードと合致すると、そのシリアルインターフェース回路４００Ａの制御レジスタ群が書込み可能となり、シリアルデータの中位の１６ビットのデータがアドレスとなって、制御レジスタ群内の特定の制御レジスタが選択され、当該選択された制御レジスタに当該シリアルデータの下位１６ビットのデータが書き込まれる。これにより、図示しない負荷が、当該選択された制御レジスタに書き込まれた１６ビットのデータに応じて制御される。例えば、当該選択された制御レジスタの負荷が１６個のＬＥＤを点灯駆動する回路である場合は、当該選択された制御レジスタに格納されたデータ内容に応じて、その１６個のＬＥＤが所定の点灯状態を示すことになる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上記したインターフェースシステムは、シリアルインターフェース回路毎に制御部５００から固有のＩＤコードを送って設定する必要があり、ＩＤコードの設定時に制御部から転送するデータ量が多くなる問題がある。
【０００９】
本発明の目的は、ＩＤコードの設定時に制御部から転送するデータ量を少なくできるようにしたインターフェース方法およびシステムを提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１にかかる発明のインターフェース方法は、複数の負荷を個々に制御する複数のシリアルインターフェース回路に前記負荷を制御するためのシリアルデータとデータクロックを並列的に制御部から送信し、該制御部から特定のＩＤコードを含むシリアルデータを送信することで、前記複数のシリアルインターフェース回路の内の該特定のＩＤコードが設定されたシリアルインターフェース回路が選択されて対応する負荷が制御されるようにしたインターフェース方法において、前記各シリアルインターフェース回路の内の初段のシリアルインターフェース回路は前記制御部からＩＤコードを示す制御信号を入力し、２段目以降のシリアルインターフェース回路は前段のシリアルインターフェース回路からＩＤコードを示す制御信号を入力し、前記各シリアルインターフェース回路のＩＤコードの設定時に、前記初段のシリアルインターフェース回路は、前記制御部からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎ（ｎ：１以上の整数）した値のＩＤコードを生成して２段目のシリアルインターフェース回路に前記制御信号として送り、前記２段目以降のシリアルインターフェース回路は、前段のシリアルインターフェース回路からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎした値のＩＤコードを生成して後段のシリアルインターフェース回路に前記制御信号として送る、ことを特徴とする。
【００１１】
請求項２にかかる発明は、請求項１に記載のインターフェース方法において、前記シリアルインターフェース回路は、入力する前記制御信号の第１の極性のエッジの数によって内部のＩＤコードが設定され、該ＩＤコードに＋ｎした数の第１の極性のエッジを有する制御信号を後段のシリアルインターフェース回路に出力することを特徴とする。
【００１２】
請求項３にかかる発明のインターフェースシステムは、複数の負荷を個々に制御する複数のシリアルインターフェース回路と、該各シリアルインターフェース回路に前記負荷を制御するためのシリアルデータとデータクロックを並列的に送信する制御部とを備え、該制御部から特定のＩＤコードを含むシリアルデータを送信することで、前記複数のシリアルインターフェース回路の内の該特定のＩＤコードが設定されたシリアルインターフェース回路が選択されて対応する負荷が制御されるようにしたインターフェースシステムにおいて、前記各シリアルインターフェース回路の内の初段のシリアルインターフェース回路は前記制御部からＩＤコードを示す制御信号を入力し、２段目以降のシリアルインターフェース回路は前段のシリアルインターフェース回路からＩＤコードを示す制御信号を入力するよう接続され、前記各シリアルインターフェース回路のＩＤコードの設定時に、前記初段のシリアルインターフェース回路は、前記制御部からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎ（ｎ：１以上の整数）した値のＩＤコードを生成して２段目のシリアルインターフェース回路に前記制御信号として送り、前記２段目以降のシリアルインターフェース回路は、前段のシリアルインターフェース回路からの前記制御信号によってＩＤコードが設定されると、該ＩＤコードの値に＋ｎした値のＩＤコードを生成して後段のシリアルインターフェース回路に前記制御信号として送る、ことを特徴とする。
【００１３】
請求項４にかかる発明は、請求項３に記載のインターフェースシステムにおいて、前記シリアルインターフェース回路は、入力する前記制御信号の第１の極性のエッジの数によってＩＤコードが設定されるＩＤレジスタと、該ＩＤレジスタに設定されたＩＤコードに＋ｎした数の第１の極性のエッジを有する制御信号を後段のシリアルインターフェース回路に出力する出力パルス発生回路とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、初段のシリアルインターフェース回路にＩＤコードを示す制御信号を送ることで、初段のシリアルインターフェース回路にＩＤコードが設定された後は、２段目以降のシリアルインターフェース回路には、前段のシリアルインターフェース回路のＩＤコードに＋ｎした値のＩＤコードが自動的に設定されるので、ＩＤコード設定時に転送するデータ量は初段のシリアルインターフェース回路用のみで済み、初期設定時に制御部から転送するデータ量を大幅に削減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例のインターフェースシステムのブロック図である。
【図２】同実施例のインターフェースシステムのシリアルインターフェース回路の詳細なブロック図である。
【図３】同実施例のシリアルインターフェース回路のＩＤコード設定の動作波形図である。
【図４】同実施例の各シリアルインターフェース回路のＩＤコード設定の説明図である。
【図５】従来のインターフェースシステムのブロック図である。
【図６】従来の各シリアルインターフェース回路のＩＤコード設定の説明図である。
【発明を実施するための形態】
【００１６】
図１に本発明の１つの実施例のインターフェースシステムの構成を示す。１００Ａ，１００Ｂ，１００Ｃは、互いに同じ構成のシリアルインターフェース回路であり、各々、データクロック入力端子ＳＣＬ、シリアルデータ入力端子ＳＤＡ、リセット入力端子ＲＥＳＥＴ、処理クロック入力端子ＣＬＫ、制御入力端子ＣＴＲＬＩ、および制御出力端子ＣＴＲＬＯを備える。
【００１７】
３００Ａ，３００Ｂ，３００Ｃは、シリアルインターフェース回路１００Ａ，１００Ｂ，１００Ｃにより個々に制御される負荷であり、処理クロック入力端子ＣＬＫ、リセット入力端子ＲＥＳＥＴを有する。
【００１８】
２００は制御部（例えば、ＭＣＵ）であり、初段のシリアルインターフェース回路１００Ａの制御入力端子ＣＴＲＬＩに接続される制御出力端子ＣＴＲＬ、各シリアルインターフェース回路１００Ａ，１００Ｂ，１００Ｃのクロック入力端子ＳＣＬ、データ入力端子ＳＤＡにそれぞれ接続されるデータクロック出力端子ＳＣＬ、シリアルデータ出力端子ＳＤＡ、および各シリアルインターフェース回路１００Ａ，１００Ｂ，１００Ｃと負荷３００Ａ，３００Ｂ，３００Ｃのリセット入力端子ＲＥＳＥＴ、処理クロック入力端子ＣＬＫに接続されるリセット出力端子ＲＥＳＥＴ、処理クロック出力端子ＣＬＫを備える。
【００１９】
なお、各シリアルインターフェース回路１００Ａ，１００Ｂの制御出力端子ＣＴＲＬＯは次段のシリアルインターフェース回路の制御入力端子ＣＴＲＬＩに接続されている。
【００２０】
シリアルインターフェース回路１００Ａを代表して、その内部構成を図２を参照して説明する。１０１はシフトレジスタであり、制御部２００の端子ＳＣＬ，ＣＤＡからデータクロックとシリアルデータを入力して、インストラクションを格納する。１０２は第１比較回路であり、シフトレジスタ１０１から転送されるデバイス選択用のアドレス（ＩＤコード）とＩＤレジスタ１０３に書き込まれているアドレスＡＤＲＥＳＩ（ＩＤコード）とを比較し、両アドレスが一致するとき、インストラクションデコーダ１０４をアクティブにする。このインストラクションデコーダ１０４は、アクティブとなることにより端子ＳＤＡからシフトレジスタ１０１を経由して入力したインストラクションを解読して、負荷３００Ａを制御する。
【００２１】
ＩＤレジスタ１０３のＩＤコードは、端子ＣＴＲＬＩから入力する制御信号の立上りエッジをカウントして、設定される。１０５は＋ｎ加算器であり、ＩＤレジスタ１０３のアドレスＡＤＲＥＳＩ（ＩＤコード）の値＋ｎの計算をして、第２比較回路１０６に送る。第２比較回路１０６では、＋ｎ加算器２０５の値（＝ＡＤＲＥＳＩ＋ｎ）と、出力パルス計数回路１０７のアドレスＡＤＲＥＳＯの値を比較する。出力パルス計数回路１０７は、第２比較回路１０６の比較結果に応じて、後記するように、その計数内容が「ＡＤＲＥＳＩ＋ｎ」になるまでカウントする。１０８は３ビットのシフトレジスタからなる立上りエッジ検出回路であり、端子ＣＴＲＬＩから入力する制御信号を処理クロックＣＬＫでサンプリングし、３ビットのシフトレジスタが「０１１」となったとき、端子ＣＴＲＬＩに入力する制御信号が立上りであることを検出する。１０９は制御回路であり、立上りエッジ検出回路１０８、ＩＤレジスタ１０３、第２比較回路１０６、処理クロックＣＬＫをカウントするカウンタ１１０の内容に応じて、ＩＤレジスタ１０３、出力パルス計数回路１０７、カウンタ１１０、端子ＣＴＲＬＯに後段への制御信号を出力する出力パルス発生回路１１１を制御する。
【００２２】
次に、図３のタイムチャートを参照して、シリアルインターフェース回路１００Ａの動作を説明する。初期状態では、制御部２００の端子ＲＥＳＥＴから入力するリセット信号により、シリアルインターフェース回路１００Ａと負荷３００Ａが初期化される。これにより、ＩＤレジスタ１０３のアドレスＡＤＲＥＳＩ（ＩＤコード）の値は、「００ｈ」となる。また、制御回路１０９のステート（ＳＴＡＴＥ）は、ＩＤＬＥのままである。
【００２３】
次に、制御部２００の端子ＣＴＲＬが“０”→“１”に変化すると、処理クロックＣＬＫの３個目に、立上りエッジ検出回路１０８の３ビットのシフトレジスタのＩＮＲＥＧ（２）〜（０）が「０１１」となることにより、立上りが検出される。これにより、制御回路１０９のステートがＩＤＬＥ  →  Ｉ＿ＩＮＣ  →  Ｉ＿ＷＡＴＥと変化する。
【００２４】
ステートがＩ＿ＩＮＣになると、制御回路１０９は、ＩＤレジスタ１０３のアドレスＡＤＲＥＳＩ（ＩＤコード）の値をインクリメント（＋１）してその内容を「０１ｈ」に更新するとともに、出力パルス計数回路１０７の値を「００ｈ」にセットし、さらにカウンタ１１０に処理クロックＣＬＫのカウントを開始させる。
【００２５】
ステートは、処理クロックＣＬＫの１クロックの後にＩ＿ＷＡＴＥになる。この後、カウンタ１１０のカウント値ＣＯＵＮＴが「７」になる以前に、端子ＣＴＲＬＩの制御信号の立上りが再度検出されたときは、制御回路１０９は、カウンタ１１０を一旦クリアするとともに、ステートをＩ＿ＩＮＣ  →  Ｉ＿ＷＡＴＥにし、これが繰り返される。この繰り返し毎に、ＩＤレジスタ１０３のアドレスＡＤＲＥＳＩ（ＩＤコード）の値が、インクリメント（＋１）される。
【００２６】
ステートがＩ＿ＷＡＴＥのとき、カウンタ１１０のカウント値ＣＯＵＮＴが「７」を超えると、そのステートが、Ｏ＿ＩＮＣ  →  Ｏ＿ＷＡＴＥ１  →  Ｏ＿ＷＡＴＥ２と変化する。
【００２７】
ステートがＯ＿ＩＮＣになると、制御回路１０９は、出力パルス計数回路１０７のＡＤＲＥＳＯの値をインクリメント（＋１）するとともに、カウンタ１１０を一旦クリアさせてから処理クロックＣＬＫのカウントを開始させる。これにより、出力パルス計数回路１０７では、そのアドレスＡＤＲＥＳＯが「００ｈ」から「０１ｈ」に変化する。制御回路１０９は、処理クロックＣＬＫの１クロックで、ステートがＯ＿ＷＡＴＥ１に移行する。
【００２８】
ステートがＯ＿ＷＡＴＥ１になった後は、カウンタ１１０のカウント値ＣＯＵＮＴが「２」になることで、ステートがＯ＿ＷＡＴＥ２に移行するとともに、出力パルス発生回路１２１の端子ＣＴＲＬＯの信号を“０”→“１”に変化させる。
【００２９】
ステートがＯ＿ＷＡＴＥ２になった後、カウンタ１２０のカウント値ＣＯＵＮＴが「６」になると、ステートがＯ＿ＩＮＣに移行する。これにより、出力パルス計数回路１１７はＡＤＲＥＳＯの値がインクリメント（＋１）され「０２ｈ」に更新されるとともに、出力パルス発生回路１２１の出力信号ＣＴＲＬＯを“１”→“０”に変化させる。また、カウンタ１２０を一旦クリアさせる。
【００３０】
以後、ステートが、Ｏ＿ＷＡＴＥ１→Ｏ＿ＷＡＴＥ２→Ｏ＿ＩＮＣ→Ｏ＿ＷＡＴＥ１→・・・と同様な動作が繰り返され、出力パルス計数回路１１７のアドレスＡＤＲＥＳＯの値のインクリメントと出力パスル発生回路１２１の出力端子ＣＴＲＬＯの“１”／“０”の変化が繰り返される。
【００３１】
そして、何度目かのステートＯ＿ＷＡＴＥ２において、第２比較回路１１６において、＋ｎ加算器１１５の出力値「ＡＤＲＥＳＩ＋ｎ」と出力パルス計数回路１１７のアドレスＡＤＲＥＳＯの値が一致すると、制御回路１１９のステートは、ＬＯＣＫに移行し、以降はＩＤレジスタ１１３のアドレスＡＤＲＥＳＩの値、出力パルス計数回路１１７のアドレスＡＤＲＥＳＯの値、出力パルス発生回路１２１の端子ＣＴＲＬＯの値は、現在の値を保持したままロックされる。
【００３２】
以上により、シリアルインターフェース回路１００Ａは、端子ＣＴＲＬＩの信号が２回立ち上がることにより、ＩＤレジスタ１１３のアドレスＡＤＲＥＳＩ（ＩＤコード）が「０２ｈ」に設定される。また、＋ｎ加算器１１５のｎの値を「ｎ＝１」に設定しておくことで、端子ＣＴＲＬＯが３回立ち上がるので、次段のシリアルインターフェース回路１００ＢのＩＤレジスタのアドレスＡＤＲＥＳＩ（ＩＤコード）が「０３ｈ」に設定される。さらに、次段のシリアルインターフェース回路１００ＣのＩＤレジスタ１１３のアドレスＡＤＲＥＳＩ（ＩＤコード）が「０４ｈ」に設定される。図４(a)〜(c)にその変化を示した。＋ｎ加算器１１５のｎの値を「ｎ＝２」に設定した場合は、端子ＣＴＲＬＯは４回立ち上がるので、次段のシリアルインターフェース回路１００ＢのＩＤレジスタ１１３のアドレスＡＤＲＥＳＩ（ＩＤコード）は「０４ｈ」に設定され、シリアルインターフェース回路１００ＣのＩＤレジスタ１１３のアドレスＡＤＲＥＳＩ（ＩＤコード）は「０６ｈ」に設定される。
【００３３】
なお、以上の実施例では、制御回路１０９のステートを切り替えるカウンタ１２０のカウント値については、自己のＩＤレジスタ１０３のアドレスＡＤＲＥＳＩ（ＩＤコード）を設定するためには「７」を、次段のＩＤレジスタのアドレスＡＤＲＥＳＯ用としては、「２」と「６」を設定したが、これらは任意である。また、＋ｎ加算器１０５のｎの値（１以上の整数）は、各シリアルインターフェース回路１００Ａ，１００Ｂ，１００Ｃで共通としたが、異なっていてもよい。さらに、端子ＳＣＬに入力するデータクロックと端子ＣＬＫに入力する処理クロックを独立にしたが、処理クロックはデータクロックを元にシリアルインターフェース回路の内部で作成してもよい。
【００３４】
以上のようにして、各シリアルインターフェース回路１００Ａ，１００Ｂ，１００ＣのＩＤレジスタ１１３のアドレスＡＤＲＥＳＩ（ＩＤコード）が設定された後は、各シリアルインターフェース回路１００Ａ，１００Ｂ，１００Ｃにおいて、端子ＳＤＡから入力するシリアルデータの中のデバイス選択用アドレス（ＩＤコード）と当該のアドレスＡＤＲＥＳＩ（ＩＤコード）が、第１比較回路１１２において一致することが確認されたとき、当該のインストラクションデコーダ１１４がアクティブとなり、シリアルデータ中のインストラクションを解読して、負荷３００を制御する。
【符号の説明】
【００３５】
１００Ａ，１００Ｂ，１００Ｃ：シリアルインターフェース回路、１０１：シフトレジスタ、１０２：第１比較回路、１０３：ＩＤレジスタ、１０４：インストラクションデコーダ、１０５：＋ｎ加算器、１０６：第２比較回路、１０７：出力パルス計数回路、１０８：立上りエッジ検出回路、１０９：制御回路、１１０：カウンタ、１１１：出力パルス発生回路
２００：制御部
３００Ａ，３００Ｂ，３００Ｃ：負荷
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】特開２００８−１１７３０６号公報
【図１】
2010186377.tif 000003
【図２】
2010186377.tif 000004
【図３】
2010186377.tif 000005
【図４】
2010186377.tif 000006
【図５】
2010186377.tif 000007
【図６】
2010186377.tif 000008