(57)【要約】【課題】コンタクトホールを形成する時に、コンタクトホールに加工不具合を生じさせることなく、ホール底の下地基板が削れることを抑制することを目的とする。【解決手段】コンタクトホール１１形成後、コンタクトホール１１底面に露出したＳｉＯＣ膜７を変質層１２に変化させることにより、変質層１２と半導体基板１の選択比大きくすることができ、選択的に変質層１２をエッチング除去できるため、下地基板掘れ量を抑制し、重ね合わせずれなどが発生したときにも、基板リークの発生を抑制したコンタクトを形成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置にコンタクトを形成するに際し、
半導体基板上に半導体素子または配線を形成する工程と、
前記半導体素子上または前記配線上を含む前記半導体基板上の全面にＳｉＯＣ膜を堆積する工程と、
前記ＳｉＯＣ膜の上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜の上に反射防止膜を堆積する工程と、
前記反射防止膜の上に感光性樹脂を塗布した後前記感光性樹脂のコンタクトホール形成領域を開口してコンタクトホールのパターンに形成する工程と、
前記感光性樹脂のパターンにしたがって前記反射防止膜と前記層間絶縁膜とを前記ＳｉＯＣ膜の表面が露出するまでドライエッチングしてコンタクトホールを形成する工程と、
前記半導体基板全面に酸素ガスプラズマを照射して前記ＳｉＯＣ膜の露出している部分を変質層に変質する工程と、
前記変質層をドライエッチングして前記半導体基板の表面を露出する工程と、
前記感光性樹脂と前記反射防止膜を除去する工程と、
前記コンタクトホール内に導電材料を充填してコンタクトを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置にコンタクトを形成するに際し、
半導体基板上に半導体素子または配線を形成する工程と、
前記半導体素子上または前記配線上を含む前記半導体基板上の全面にＳｉＯＣ膜を堆積する工程と、
前記ＳｉＯＣ膜の上に層間絶縁膜を堆積する工程と、
前記層間絶縁膜の上に反射防止膜を堆積する工程と、
前記反射防止膜の上に感光性樹脂を塗布した後前記感光性樹脂のコンタクトホール形成領域を開口してコンタクトホールのパターンに形成する工程と、
前記感光性樹脂のパターンにしたがって前記反射防止膜と前記層間絶縁膜とを前記ＳｉＯＣ膜の表面が露出するまでドライエッチングしてコンタクトホールを形成する工程と、
前記半導体基板全面に酸素ガスプラズマを照射して前記ＳｉＯＣ膜の露出している部分を変質層に変質すると同時に前記感光性樹脂と前記反射防止膜を除去する工程と、
前記変質層をドライエッチングして前記半導体基板の表面を露出する工程と、
前記コンタクトホール内に導電材料を充填してコンタクトを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記変質層へ変質する際に、酸素ガスプラズマの照射に替えて、酸素原子を含むガスのプラズマ照射を行うことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置にコンタクトホールを形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化にともない、トランジスタの集積度をあげるために、リソグラフィー工程での各レイヤーの重ね合わせマージンはますます小さくなってきている。また、半導体基板の拡散層の深さはますます浅くなってきている。配線と半導体基板を接続するコンタクトは、層間絶縁膜をドライエッチングしてコンタクトホールを形成し、導電材料を埋め込んで形成する。しかし、リソグラフィー工程の重ね合わせマージンがほとんどないため、コンタクトホールがソース／ドレイン領域を踏み外す状態が発生する。また、層間絶縁膜をエッチングする場合、膜厚やエッチレートのバラツキを考慮して、オーバーエッチを行うが、そのため基板表面の拡散層も削れてしまう。このとき、下地削れ量が拡散層の深さよりも大きくなると、コンタクトから基板へのリークが発生し、デバイス不良となる。そのため、コンタクトホール形成時には、半導体基板の削れ量を抑制する必要がある。
【０００３】
以下、図５〜図６を参照しながら、従来技術の実施形態における半導体装置の製造方法について説明する。
図５，図６は従来の半導体装置の製造方法を説明する工程断面図である。
【０００４】
図５（ａ）に示すように、半導体基板１の素子形成領域に、エクステンション領域２とソース／ドレイン領域３とゲート酸化膜４とポリシリコンのゲート電極５とＬＤＤサイドウォール６を形成する。
【０００５】
次に、図５（ｂ）に示すように、エッチングストッパー膜として、減圧ＣＶＤ法を用いて、半導体基板１上にシリコン窒化膜１４を３０ｎｍ堆積する。エッチングストッパー膜としてシリコン窒化膜１４を用いるのは、次工程の層間絶縁膜にはシリコン酸化膜系の材料が一般的に用いられ、コンタクトエッチ時にシリコン酸化膜との選択比を確保しやすく、かつ、デバイスへの汚染などの懸念もないためである。
【０００６】
次に、図５（ｃ）に示すように、シリコン窒化膜１４の上に、層間絶縁膜としてＳＡ−ＮＳＧ膜８を５００ｎｍ堆積し、ＣＭＰ法にて、２００ｎｍ研磨して平坦化する。
次に、図５（ｄ）に示すように、有機膜材料の反射防止膜９を５０ｎｍ塗布し、続いてＡｒＦレジスト１０を用いてコンタクトパターンを形成する。
【０００７】
次に、図５（ｅ）に示すように、ＡｒＦレジスト１０のパターンにしたがって、反射防止膜９とＳＡ−ＮＳＧ膜８をシリコン窒化膜１４が露出するまでドライエッチングし、ゲート電極５上にコンタクトホール１１を形成する。ドライエッチング処理の条件として、二周波印加型容量結合式エッチング装置を使用し、反射防止膜９をドライエッチするときは、ＣＦ４流量が１００ｓｃｃｍ、上部電極印加電力が１０００Ｗ、下部電極印加電力が３００Ｗ、ガス圧力が１０Ｐａの条件で処理を行い、ＳＡ−ＮＳＧ膜８をドライエッチングするときは、Ｃ４Ｆ６を１０ｓｃｃｍ、Ａｒを１０００ｓｃｃｍ、Ｏ２を５ｓｃｃｍ、上部電極印加電力が８００Ｗ、下部電極印加電力が６００Ｗ、ガス圧力１０Ｐａの条件で処理を行う。このとき、コンタクトエッチングでシリコン窒化膜１４が突き抜けない程度の選択比が確保されているので、シリコン窒化膜１４はエッチングストッパー膜として機能している。
【０００８】
次に、図６（ａ）に示すように、シリコン窒化膜１４を、半導体基板１との選択比を確保してドライエッチングする。ドライエッチ条件としては、平行平板型の容量結合型ドライエッチング装置を用いて、ＣＨＦ３流量が５０ｓｃｃｍ、Ａｒ流量が１０００ｓｃｃｍ、酸素流量が５ｓｃｃｍ、放電電力２００Ｗ、ガス圧力１０Ｐａとする。ここでも、シリコン窒化膜１４と下地の半導体基板１との選択比は高く設定したいが、高選択比の条件にするとシリコン窒化膜１４のエッチングが停止するため、あまり高く設定できない（〜３程度）。例えば、シリコン窒化膜膜厚を３０ｎｍとして、シリコン窒化膜１４をドライエッチする場合、エッチング時のオーバーエッチ量を膜厚の５０％とし、シリコン窒化膜１４と下地基板との選択比を２．５とすると、基板の削れ量は６ｎｍにもなる。これは、エクステンション領域２の拡散層深さ（〜３ｎｍ）よりも十分大きい。リソグラフィー工程にてコンタクトパターン形成時（図５（ｄ））に、重ね合わせがすれて、コンタクトパターン位置が、ゲート電極上からソース／ドレイン領域３にずれた場合、図６（ａ）に示すように、エクステンション領域２を突き抜ける箇所１５が発生する。
【０００９】
次に、図６（ｂ）に示すように、反射防止膜９とＡｒＦレジスト１０を除去する。
次に、図６（ｃ）に示すように、形成されたコンタクトホール１１に、コンタクト材料となる導電材料１３を充填させてコンタクトを形成する。このとき、導電材料１３がエクステンション領域３を突き抜けている箇所１５を介して、電流の基板リークが発生する。
【００１０】
これらの課題に対して、従来、エッチングストッパー膜であるポリシリコン膜やシリコン窒化膜を、薬液を用いた湿式エッチングや、ＣＦ４ガスプラズマによる等方性エッチングで処理することで、基板が削れることを抑制している（例えば、特許文献１参照）。また、エッチングストッパー膜としてＷＳｘを用いることで、重ね合わせがずれても、ソース／ドレイン領域にコンタクトがとれるような構造をとっている（例えば、特許文献２参照）。
【特許文献１】特開平４−０４８６４４号公報
【特許文献２】特開平９−３２１２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、半導体デバイスの微細化が進むにともない、ゲート電極間ピッチやコンタクトホール径などの寸法も小さくなる。そのため、薬液を用いた湿式エッチングや、ＣＦ４ガスプラズマによる等方性エッチングでは、コンタクトホール内に導電材料を埋め込む時に、エッチングストッパー膜のサイドエッチ起因でボイドが発生し、埋め込み不良となりデバイス歩留りが低下するという問題点があった。また、ＷＳｘを用いる方法では、微細化にともない、ストッパー膜として使用するＷＳｘ膜のパターン加工はますます困難になり、ＷＳｘ残りなどの新たな加工不具合が発生するという問題点があった。
【００１２】
前記問題点に鑑み、本発明は、コンタクトホールを形成する時に、コンタクトホールに加工不具合を生じさせることなく、ホール底の下地基板が削れることを抑制することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、請求項１記載の半導体装置の製造方法は、半導体装置にコンタクトを形成するに際し、半導体基板上に半導体素子または配線を形成する工程と、前記半導体素子上または前記配線上を含む前記半導体基板上の全面にＳｉＯＣ膜を堆積する工程と、前記ＳｉＯＣ膜の上に層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に反射防止膜を堆積する工程と、前記反射防止膜の上に感光性樹脂を塗布した後前記感光性樹脂のコンタクトホール形成領域を開口してコンタクトホールのパターンに形成する工程と、前記感光性樹脂のパターンにしたがって前記反射防止膜と前記層間絶縁膜とを前記ＳｉＯＣ膜の表面が露出するまでドライエッチングしてコンタクトホールを形成する工程と、前記半導体基板全面に酸素ガスプラズマを照射して前記ＳｉＯＣ膜の露出している部分を変質層に変質する工程と、前記変質層をドライエッチングして前記半導体基板の表面を露出する工程と、前記感光性樹脂と前記反射防止膜を除去する工程と、前記コンタクトホール内に導電材料を充填してコンタクトを形成する工程とを有することを特徴とする。
【００１４】
請求項２記載の半導体装置の製造方法は、半導体装置にコンタクトを形成するに際し、半導体基板上に半導体素子または配線を形成する工程と、前記半導体素子上または前記配線上を含む前記半導体基板上の全面にＳｉＯＣ膜を堆積する工程と、前記ＳｉＯＣ膜の上に層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に反射防止膜を堆積する工程と、前記反射防止膜の上に感光性樹脂を塗布した後前記感光性樹脂のコンタクトホール形成領域を開口してコンタクトホールのパターンに形成する工程と、前記感光性樹脂のパターンにしたがって前記反射防止膜と前記層間絶縁膜とを前記ＳｉＯＣ膜の表面が露出するまでドライエッチングしてコンタクトホールを形成する工程と、前記半導体基板全面に酸素ガスプラズマを照射して前記ＳｉＯＣ膜の露出している部分を変質層に変質すると同時に前記感光性樹脂と前記反射防止膜を除去する工程と、前記変質層をドライエッチングして前記半導体基板の表面を露出する工程と、前記コンタクトホール内に導電材料を充填してコンタクトを形成する工程とを有することを特徴とする。
【００１５】
請求項３記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記変質層へ変質する際に、酸素ガスプラズマの照射に替えて、酸素原子を含むガスのプラズマ照射を行うことを特徴とする。
【００１６】
以上により、コンタクトホールに加工不具合を生じさせることなく、ホール底の下地基板が削れることを抑制することができる。
【発明の効果】
【００１７】
以上のように、コンタクトホール形成後、コンタクトホール底面に露出したＳｉＯＣ膜を変質層に変化させることにより、変質層と半導体基板の選択比大きくすることができ、選択的に変質層をエッチング除去できるため、下地基板掘れ量を抑制し、重ね合わせずれなどが発生したときにも、基板リークの発生を抑制したコンタクトを形成することができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１，図２を参照しながら説明する。
【００１９】
図１，図２は第１の実施形態における半導体装置の製造方法を説明する工程断面図である。
まず、図１（ａ）に示すように、半導体基板１の素子形成領域に、エクステンション領域２とソース／ドレイン領域３とゲート酸化膜４とポリシリコンのゲート電極５と絶縁膜であるＬＤＤサイドウォール６を形成して半導体素子を形成する。
【００２０】
次に、図１（ｂ）に示すように、エッチングストッパー膜として、プラズマＣＶＤ法を用いて、半導体基板１上の全面にＳｉＯＣ膜７を３０ｎｍ堆積する。プラズマＣＶＤ処理の条件として、原料ガスとしてＤＭＤＭＯＳを用い、成膜温度を３００〜４５０℃で成膜をおこなう。
【００２１】
次に、図１（ｃ）に示すように、ＳｉＯＣ膜７の上に、層間絶縁膜としてＳＡ−ＮＳＧ膜８を５００ｎｍ堆積し、ＣＭＰ法にて、２００ｎｍ研磨して平坦化する。
次に、図１（ｄ）に示すように、有機膜材料の反射防止膜９を５０ｎｍ塗布し、続いてＡｒＦレジスト１０を用いて、ＳＡ−ＮＳＧ膜８，反射防止膜９を介するゲート電極５上にコンタクトパターンを形成する。
【００２２】
次に、図１（ｅ）に示すように、ＡｒＦレジスト１０のパターンにしたがって、反射防止膜９とＳＡ−ＮＳＧ膜８をＳｉＯＣ膜７が露出するまでドライエッチングし、ゲート電極５上にコンタクトホール１１を形成する。ドライエッチング処理の条件として、二周波印加型容量結合式エッチング装置を使用し、反射防止膜９をドライエッチするときは、ＣＦ４流量が１００ｓｃｃｍ、上部電極印加電力が１０００Ｗ、下部電極印加電力が３００Ｗ、ガス圧力が１０Ｐａの条件で処理を行い、ＳＡ−ＮＳＧ膜８をドライエッチングするときは、Ｃ４Ｆ６を１０ｓｃｃｍ、Ａｒを１０００ｓｃｃｍ、Ｏ２を５ｓｃｃｍ、上部電極印加電力が８００Ｗ、下部電極印加電力が６００Ｗ、ガス圧力１０Ｐａの条件で処理を行う。このとき、ＳＡ−ＮＳＧ膜８とＳｉＯＣ膜７とで選択比を取ることができ、エッチングストッパー膜としてＳｉＯＣ膜７を使用することができる。
【００２３】
次に、図２（ａ）に示すように、半導体基板１全体を酸素プラズマを照射する。プラズマ照射には、誘導結合型プラズマ装置を用い、酸素ガス流量１０００ｓｃｃｍ、放電電力１０００Ｗ、ガス圧力１０Ｐａで酸素プラズマを発生させて処理を行う。プラズマ中の酸素ラジカルは、ＳｉＯＣ膜７中のＳｉ−Ｃ結合からＣを取り除き、Ｓｉ−Ｏ結合を形成し、シリコン酸化膜に近い膜質に変化する。前述の酸素プラズマ処理の場合、６０秒間の処理でＳｉＯＣ膜表面から５０ｎｍ程度まで変質層の形成が確認できており、ストッパー膜として堆積しているＳｉＯＣ膜７の膜厚が３０ｎｍであれば、６０秒間の処理で露出部分については十分変質していると言える。ここでは、６０秒間の酸素プラズマ処理でシリコン酸化膜に近い膜質に変化した箇所を変質層１２とする。
【００２４】
次に、図２（ｂ）に示すように、変質層１２を、半導体基板１と選択比を確保してドライエッチングする。ドライエッチ条件としては、平行平板型の容量結合型ドライエッチング装置を用いて、Ｃ４Ｆ８流量が１０ｓｃｃｍ、Ａｒ流量が１０００ｓｃｃｍ、放電電力１００Ｗ、ガス圧力１０Ｐａとする。一般的に、シリコン酸化膜やシリコン窒化膜をドライエッチする場合は、フルオロカーボンガスを使用することが多い。下地（今回の場合は、シリコン基板）との選択比を確保する場合、下地の表面に反応生成物（ＣＦポリマー膜）を堆積させてエッチングを阻害することで、エッチレートを低下させる。しかし、堆積する反応生成物の量が多くなると、シリコン酸化膜やシリコン窒化膜のエッチレート自体も低下する。ただし、シリコン酸化膜は膜中に酸素原子を含んでいるため、エッチング中に膜中の酸素が反応生成物の炭素と反応し、Ｃ＋２Ｏ→ＣＯ２の形でＣを除去する。したがって、シリコン酸化膜は、シリコン窒化膜などの他の材料と比べて、下地（シリコン基板）と選択比を確保しやすいことが分かる。実際、前述のドライエッチ条件の場合、シリコン酸化膜とシリコン基板との選択比は１５となり、従来の方法でのシリコン窒化膜と下地との選択比（〜３）より、大きく改善（削れ量が５分の１）することがわかる。
【００２５】
次に、図２（ｃ）に示すように、アッシング処理で反射防止膜９とＡｒＦレジスト１０を除去し、硫過水洗浄およびアンモニア過水洗浄でレジスト残渣やポリマー残渣を除去する。
【００２６】
最後に、図２（ｄ）に示すように、形成されたコンタクトホール１１に、コンタクト材料となる導電材料１３を充填させてコンタクトを形成する。
このように、第１の実施形態によると、エッチングストッパー膜をエッチングするとき、ストッパー膜をシリコン酸化膜に近い構造の変質層に変化させてからエッチングするため、コンタクトホール形成領域がゲート電極上からソース/ドレイン領域にずれたとしても、下地との選択比が高い加工条件を採用することが可能となり、コンタクトホールに加工不具合を生じさせることなく、下地削れ量を低減した加工技術が実現でき、電流の基板リークを抑制することができる。
【００２７】
なお、上述の実施形態では、図２（ａ）に示す工程において、ＳｉＯＣ膜７を変質させるのに、酸素ガスのプラズマを用いたが、二酸化炭素や水などの酸素原子を含むガス、もしくは、それらのガスや酸素のうち、少なくとも一つを含む混合ガスを用いて、ＳｉＯＣ膜７を変質させても構わない。また、上述の実施形態では、ソース／ドレイン領域３の表面はシリサイド化していないが、シリサイド化していても構わない。
【００２８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図３，図４を参照しながら説明する。
【００２９】
図３，図４は第２の実施形態における半導体装置の製造方法を説明する工程断面図である。
まず、図３（ａ）に示すように、半導体基板１の素子形成領域に、エクステンション領域２とソース／ドレイン領域３とゲート酸化膜４とポリシリコンのゲート電極５と絶縁膜であるＬＤＤサイドウォール６を形成して半導体素子を形成する。
【００３０】
次に、図３（ｂ）に示すように、エッチングストッパー膜として、プラズマＣＶＤ法を用いて、半導体基板１上の全面にＳｉＯＣ膜７を３０ｎｍ堆積する。プラズマＣＶＤ処理の条件として、原料ガスとしてＤＭＤＭＯＳを用い、成膜温度を３００〜４５０℃で成膜をおこなう。
【００３１】
次に、図３（ｃ）に示すように、ＳｉＯＣ膜７の上に、層間絶縁膜としてＳＡ−ＮＳＧ膜８を５００ｎｍ堆積し、ＣＭＰ法にて、２００ｎｍ研磨して平坦化する。
次に、図３（ｄ）に示すように、有機膜材料の反射防止膜９を５０ｎｍ塗布し、続いてＡｒＦレジスト１０を用いて、ＳＡ−ＮＳＧ膜８，反射防止膜９を介するゲート電極５上にコンタクトパターンを形成する。
【００３２】
次に、図３（ｅ）に示すように、ＡｒＦレジスト１０のパターンにしたがって、反射防止膜９とＳＡ−ＮＳＧ膜８をＳｉＯＣ膜７が露出するまでドライエッチングし、ゲート電極上にコンタクトホール１１を形成する。ドライエッチング処理の条件として、二周波印加型容量結合式エッチング装置を使用し、反射防止膜９をドライエッチするときは、ＣＦ４流量が１００ｓｃｃｍ、上部電極印加電力が１０００Ｗ、下部電極印加電力が３００Ｗ、ガス圧力が１０Ｐａの条件で処理を行い、ＳＡ−ＮＳＧ膜８をドライエッチングするときは、Ｃ４Ｆ６を１０ｓｃｃｍ、Ａｒを１０００ｓｃｃｍ、Ｏ２を５ｓｃｃｍ、上部電極印加電力が８００Ｗ、下部電極印加電力が６００Ｗ、ガス圧力１０Ｐａの条件で処理を行う。このとき、ＳＡ−ＮＳＧ膜８とＳｉＯＣ膜７とで選択比を取ることができ、エッチングストッパー膜としてＳｉＯＣ膜７を使用することができる。
【００３３】
次に、図４（ａ）に示すように、半導体基板１全体に酸素プラズマを照射する。プラズマ照射には、誘導結合型プラズマ装置を用い、酸素ガス流量１０００ｓｃｃｍ、放電電力１０００Ｗ、ガス圧力１０Ｐａで酸素プラズマを発生させて処理を行う。このとき、反射防止膜９とＡｒＦレジスト１０も同時に除去する。プラズマ中の酸素ラジカルは、ＳｉＯＣ膜７中のＳｉ−Ｃ結合からＣを取り除き、Ｓｉ−Ｏ結合を形成し、シリコン酸化膜に近い膜質に変化する。前述の酸素プラズマ処理の場合、６０秒間の処理でＳｉＯＣ膜表面から５０ｎｍ程度まで変質層の形成が確認できており、ストッパー膜として堆積しているＳｉＯＣ膜７の膜厚が３０ｎｍであれば、６０秒間の処理で露出部分については十分変質していると言える。ここでは、６０秒間の酸素プラズマ処理でシリコン酸化膜に近い膜質に変化した箇所を変質層１２とする。
【００３４】
次に、図４（ｂ）に示すように、変質層１２を、半導体基板１と選択比を確保してドライエッチングする。ドライエッチ条件としては、平行平板型の容量結合型ドライエッチング装置を用いて、Ｃ４Ｆ８流量が１０ｓｃｃｍ、Ａｒ流量が１０００ｓｃｃｍ、放電電力１００Ｗ、ガス圧力１０Ｐａとする。一般的に、シリコン酸化膜やシリコン窒化膜をドライエッチする場合は、フルオロカーボンガスを使用することが多い。下地（今回の場合は、シリコン基板）との選択比を確保する場合、下地の表面に反応生成物（ＣＦポリマー膜）を堆積させてエッチングを阻害することで、エッチレートを低下させる。しかし、堆積する反応生成物の量が多くなると、シリコン酸化膜やシリコン窒化膜のエッチレート自体も低下する。ただし、シリコン酸化膜は膜中に酸素原子を含んでいるため、エッチング中に膜中の酸素が反応生成物の炭素と反応し、Ｃ＋２Ｏ→ＣＯ２の形でＣを除去する。したがって、シリコン酸化膜は、シリコン窒化膜などの他の材料と比べて、下地（シリコン基板）と選択比を確保しやすいことが分かる。実際、前述のドライエッチ条件の場合、シリコン酸化膜とシリコン基板との選択比は１５となり、従来の方法でのシリコン窒化膜と下地との選択比（〜３）より、大きく改善（削れ量が５分の１）することがわかる。
【００３５】
次に、図４（ｃ）に示すように、硫過水洗浄およびアンモニア過水洗浄でレジスト残渣やポリマー残渣を除去する。
最後に、図４（ｄ）に示すように、形成されたコンタクトホール１１に、コンタクト材料となる導電材料１３を充填させてコンタクトを形成する。
【００３６】
このように、第２の実施形態においても、エッチングストッパー膜をエッチングするとき、ストッパー膜をシリコン酸化膜に近い構造の変質層に変化させてからエッチングするため、コンタクトホール形成領域がゲート電極上からソース/ドレイン領域にずれたとしても、下地との選択比が高い加工条件を採用することが可能となり、コンタクトホールに加工不具合を生じさせることなく、下地削れ量を低減した加工技術が実現でき、電流の基板リークを抑制することができる。
【００３７】
なお、上述の実施形態では、図４（ａ）に示す工程において、ＳｉＯＣ膜７を変質させるのに、酸素ガスのプラズマを用いたが、二酸化炭素や水などの酸素原子を含むガス、もしくは、それらのガスや酸素のうち、少なくとも一つを含む混合ガスを用いて、ＳｉＯＣ膜７を変質させても構わない。また、上述の実施形態では、ソース／ドレイン領域３の表面はシリサイド化していないが、シリサイド化していても構わない。
【００３８】
また、以上の各実施形態では、コンタクトホールを半導体素子のゲート電極上に形成する場合について説明したが、半導体素子の他の領域上や、半導体素子間等に形成された配線上にコンタクトホールを形成することもできる。
【産業上の利用可能性】
【００３９】
本発明は、コンタクトホールに加工不具合を生じさせることなく、ホール底の下地基板が削れることを抑制することができ、半導体装置にコンタクトホールを形成する半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００４０】
【図１】第１の実施形態における半導体装置の製造方法を説明する工程断面図
【図２】第１の実施形態における半導体装置の製造方法を説明する工程断面図
【図３】第２の実施形態における半導体装置の製造方法を説明する工程断面図
【図４】第２の実施形態における半導体装置の製造方法を説明する工程断面図
【図５】従来の半導体装置の製造方法を説明する工程断面図
【図６】従来の半導体装置の製造方法を説明する工程断面図
【符号の説明】
【００４１】
１    半導体基板
２    エクステンション領域
３    ソース／ドレイン領域
４    ゲート絶縁膜
５    ゲート電極
６    ＬＤＤサイドウォール
７    ＳｉＯＣ膜
８    ＳＡ−ＮＳＧ膜
９    反射防止膜
１０    ＡｒＦレジスト
１１    コンタクトホール
１２    酸化されたＳｉＯＣ膜
１３    導電材料
１４    シリコン窒化膜
１５    箇所
【図１】
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【図２】
2010021296.tif 000004
【図３】
2010021296.tif 000005
【図４】
2010021296.tif 000006
【図５】
2010021296.tif 000007
【図６】
2010021296.tif 000008