(57)【要約】【課題】スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供する。【解決手段】半導体基板１１上に形成されたゲート電極１３と、ゲート電極１３の両側の半導体基板１１に設けられた溝に形成されたソース電極及びドレイン電極を備える。ソース電極及びドレイン電極の少なくとも一方は、半導体基板１１に設けられた溝内の底面上及び溝内のゲート電極１３側の側面上に形成されたＭｇＯ層１４と、溝内のＭｇＯ層１４上に形成されたホイスラー合金層１５とを備える。側面上に形成されたＭｇＯ層１４Ａは底面上に形成されたＭｇＯ層１４より膜厚が薄いことを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の少なくとも一方は、
前記半導体基板に設けられた前記溝内の底面上及び前記溝内の前記ゲート電極側の側面上に形成された酸化層と、
前記溝内の前記酸化層上に形成されたホイスラー合金層とを具備し、
前記側面上に形成された前記酸化層は前記底面上に形成された前記酸化層より膜厚が薄いことを特徴とするスピントランジスタ。
【請求項２】
前記酸化層は、ＮａＣｌ構造を有し、かつ（００１）配向した膜であることを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
前記酸化層は、酸化マグネシウムを含むことを特徴とする請求項１または２に記載のスピントランジスタ。
【請求項４】
半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の一方は、
前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第１酸化層と、
前記溝内の前記第１酸化層上に形成された第１ホイスラー合金層とを具備し、
前記側面上に形成された前記第１酸化層は前記底面上に形成された前記第１酸化層より膜厚が薄いことを特徴とし、
前記ソース電極及びドレイン電極の他方は、
前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第２酸化層と、
前記溝内の前記第２酸化層上に形成された第２ホイスラー合金層と、
前記溝内の前記第２ホイスラー合金層の底面上及び側面上に形成された第３酸化層と、
前記溝内の前記第３酸化層上に形成された第３ホイスラー合金層とを具備し、
前記溝内の前記側面上に形成された前記第２酸化層は前記底面上に形成された前記第２酸化層より膜厚が薄く、前記第２ホイスラー合金層の前記側面上に形成された第３酸化層は前記底面上に形成された第３酸化層より膜厚が薄いことを特徴とするスピントランジスタ。
【請求項５】
前記第１，第２，第３酸化層は、ＮａＣｌ構造を有し、かつ（００１）配向した膜であることを特徴とする請求項４に記載のスピントランジスタ。
【請求項６】
前記第１，第２，第３酸化層は、酸化マグネシウムを含むことを特徴とする請求項４または５に記載のスピントランジスタ。
【請求項７】
前記半導体基板は、Ｓｉ、Ｇｅ、ＧａＡｓの少なくともいずれかを表面に含むことを特徴とする請求項１乃至６のいずれかに記載のスピントランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホイスラー合金を用いたスピントランジスタに関するものであり、例えばスピン電界効果トランジスタに関するものである。
【背景技術】
【０００２】
近年、強磁性体/絶縁体/強磁性体のサンドイッチ構造で構成されるトンネル型磁気抵抗効果(ＴＭＲ:Tunnneling MagnetoResistance effect)素子を記憶素子として用いた磁気記憶装置(ＭＲＡＭ:Magnetic Random Access Memory)への応用が提案されている。これは一つの強磁性体層のスピンを固定し（参照層または固定層）、もう一つの強磁性体層のスピンを制御する（記録層またはフリー層）ことによってサンドイッチ構造間の抵抗を変化させ、メモリとして利用するものである。通常は、参照層と記録層のスピンが平行の場合は抵抗が小さく、反平行の場合は抵抗が大きくなる。
【０００３】
このスピン効率の指標となる磁気抵抗変化率（ＴＭＲ比）は数年前までは室温下で数１０％であったが最近では６００％にまで達し、ＭＲＡＭに限らずさまざまなスピンデバイスとしての可能性が拡がっている。その一つにスピンＭＯＳ電界効果トランジスタ（以下、スピンＭＯＳＦＥＴと記す）が提案されている。これは、通常のＭＯＳＦＥＴにおいてソース・ドレインの電極部分に強磁性体を用いたもので、これによりキャリアにスピンの自由度を付加することができる。この機能を利用することで、ＦＰＧＡのようなリコンフィギュアブル回路などへの応用が期待されている。
【０００４】
スピンＭＯＳＦＥＴを実現するためにはスピン分極率（Ｐ）の高い強磁性体を用いる必要があり、Ｐ＝１００％のハーフメタル材料が有望である。室温ハーフメタル材料の候補としては、ＣｒＯ２、Ｆｅ３Ｏ４、ホイスラー合金などがある。近年ではＣｏ基フルホイスラー合金を用いたＴＭＲ素子において高いＴＭＲ比が実現しており、スピンＭＯＳＦＥＴへの応用が期待される。ホイスラー合金（またはフルホイスラー合金とも言う）とは、Ｘ２ＹＺの化学組成をもつ金属間化合物の総称であり、ここで、Ｘは周期表上で、Ｃｏ、Ｆｅ、Ｎｉ、あるいはＣｕ等の遷移金属元素または貴金属元素、ＹはＭｎ、Ｆｅ、Ｖ、ＮｉあるいはＴｉ等の遷移金属、ＺはIII族、IＶ族、Ｖ族の典型元素である。ホイスラー合金Ｘ２ＹＺは、Ｘ・Ｙ・Ｚの規則性から３種類の結晶構造に分けられる。３元素の区別ができるＸ≠Ｙ≠Ｚとなる最も規則性の高い構造がＬ２１構造、次に規則性の高いＸ≠Ｙ=Ｚとなる構造がＢ２構造、そして３元素の区別ができないＸ＝Ｙ＝Ｚとなる構造がＡ２構造である。
【０００５】
ホイスラー合金のＰはその結晶構造に強く依存しており、規則度の高いＢ２または、Ｌ２１構造を形成することが重要である。これまでに研究されてきたホイスラー合金は（００１）配向した酸化マグネシウム（ＭｇＯ）上に成長させることで、規則度の高い構造を実現している（例えば、非特許文献１参照）。しかし、スピンＭＯＳＦＥＴへ利用するためには、半導体基板上に規則度の高い結晶構造を有するホイスラー合金を形成する必要がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】T. Marukame, et.al., J. Appl. Phys. 101(2007)083906
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施態様のスピントランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の少なくとも一方は、前記半導体基板に設けられた前記溝内の底面上及び前記溝内の前記ゲート電極側の側面上に形成された酸化層と、前記溝内の前記酸化層上に形成されたホイスラー合金層とを具備し、前記側面上に形成された前記酸化層は前記底面上に形成された前記酸化層より膜厚が薄いことを特徴とする。
【０００９】
本発明の他の実施態様のスピントランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられた溝に形成されたソース電極及びドレイン電極を備え、前記ソース電極及びドレイン電極の一方は、前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第１酸化層と、前記溝内の前記第１酸化層上に形成された第１ホイスラー合金層とを具備し、前記側面上に形成された前記第１酸化層は前記底面上に形成された前記第１酸化層より膜厚が薄いことを特徴とし、前記ソース電極及びドレイン電極の他方は、前記半導体基板に設けられた前記溝内の底面上、及び前記溝内の前記ゲート電極側の側面上に形成された第２酸化層と、前記溝内の前記第２酸化層上に形成された第２ホイスラー合金層と、前記溝内の前記第２ホイスラー合金層の底面上及び側面上に形成された第３酸化層と、前記溝内の前記第３酸化層上に形成された第３ホイスラー合金層とを具備し、前記溝内の前記側面上に形成された前記第２酸化層は前記底面上に形成された前記第２酸化層より膜厚が薄く、前記第２ホイスラー合金層の前記側面上に形成された第３酸化層は前記底面上に形成された第３酸化層より膜厚が薄いことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、スピン分極率の高いホイスラー合金層を用いたスピントランジスタを提供することが可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態における埋め込み型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図２】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図５】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図６】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図７】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図８】第１実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図９】本発明の第２実施形態における埋め込み型スピンＭＯＳＦＥＴの構造を示す断面図である。
【図１０】第２実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図１１】第２実施形態の埋め込み型スピンＭＯＳＦＥＴの製造方法を示す断面図である。
【図１２】実施例１で作製した試料の断面図である。
【図１３】実施例１の試料における反射高速電子回折像を示す図である。
【図１４】実施例２で作製した試料の断面図である。
【図１５】実施例２の試料における結晶構造の評価を示す図である。
【図１６】実施例３で作製した試料の断面図である。
【図１７】実施例３の試料における結晶構造の評価を示す図である。
【発明を実施するための形態】
【００１２】
まず、本発明の実施形態の概要を説明する。
【００１３】
本発明の実施形態では、以下に示すように半導体基板上に、配向したＭｇＯ層を形成し、そのＭｇＯ層上にホイスラー合金を形成することにより、規則度の高い結晶構造を有するホイスラー合金をスピンＭＯＳＦＥＴへ応用する構造を提案する。
【００１４】
今回、半導体基板上にＭｇＯ層を形成したところ、ＭｇＯ層の膜厚によって、ＭｇＯ層の配向性が変化することが明らかになった。例えば、Ｓｉ（００１）基板上にＭｇＯ層を形成したところ、ＭｇＯ層の膜厚が２ｎｍ未満ではＭｇＯ層はアモルファス状態であるが、２ｎｍ以上では配向することを見出した。
【００１５】
ＭｇＯ層をトンネルバリア層として利用するためには、ＭｇＯ層の膜厚が２ｎｍ以上の場合、抵抗が増加しデバイスパフォーマンス（速度）が著しく減少する。そこで、埋め込み型のスピンＭＯＳＦＥＴにすることにより、半導体基板に形成した溝内の底面上に膜厚が２ｎｍのＭｇＯ層を形成した場合、溝内の側壁には膜厚が２ｎｍより薄いＭｇＯ層を形成することができる。このように形成されたＭｇＯ層を、トンネルバリアとして利用する。
【００１６】
配向したＭｇＯ層上には、規則度の高い結晶構造を有するホイスラー合金を形成できる。これにより、スピン分極率の高いホイスラー合金を半導体基板上に形成でき、スピン注入効率の高いスピンＭＯＳＦＥＴを実現することができる。
【００１７】
以下、図面を参照して本発明の実施形態を詳細に説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１８】
［第１実施形態］
まず、本発明の第１実施形態のホイスラー合金を用いた埋め込み型スピンＭＯＳＦＥＴについて説明する。
【００１９】
図１は、第１実施形態の埋め込み型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００２０】
図示するように、半導体基板１１上にはゲート絶縁膜１２が形成され、ゲート絶縁膜１２上にはゲート電極１３が形成されている。ゲート電極１３の両側の半導体基板１１にはソース領域及びドレイン領域が配置される溝が形成されている。
【００２１】
これら溝内の底面上及び溝内のゲート電極側の側面上には、酸化層、例えば酸化マグネシウム（ＭｇＯ）層１４がそれぞれ形成されている。溝内のＭｇＯ層１４上には、ホイスラー合金層１５がそれぞれ形成されている。これらホイスラー合金層１５はソース領域、ドレイン領域をそれぞれ構成する。すなわち、ゲート電極１３の両側の半導体基板１１内には、ゲート電極１３下のチャネル領域を挟むように、ＭｇＯ層１４及びホイスラー合金層１５がそれぞれ形成されている。ホイスラー合金層１５は、Ｂ２またはＬ２１構造を有する。溝内の底面下の半導体基板１１、及び溝内のゲート電極側の側面近傍の半導体基板１１には、キャリアが電子の場合はｎ+領域１８が形成され、またキャリアがホールの場合はｐ+領域１８が形成されている。さらに、ゲート電極１３上にはシリコン酸化膜１６が形成され、ゲート電極１３の側面には側壁絶縁膜１７が形成されている。
【００２２】
ここで、半導体基板上にＭｇＯ層を膜厚２ｎｍ以上形成すると、配向したＭｇＯ層が得られる。これを用いるために、溝内の底面上にＭｇＯ層１４を膜厚２ｎｍ以上形成する。これにより、ＭｇＯ層１４上に規則度の高い構造を持つホイスラー合金層１５を形成することが可能となり、スピン分極率の高いホイスラー合金層１５が形成できる。
【００２３】
また、溝内のゲート電極１３側の側面上に形成されたＭｇＯ層１４Ａの膜厚は、２ｎｍ未満であり、溝内の底面上に形成されたＭｇＯ層１４より膜厚が薄い。ＭｇＯ層の形成にスパッタ装置や蒸着装置を用いることにより、溝内の底面上にＭｇＯ層１４を膜厚２ｎｍ以上形成した場合でも、溝内の側面上には膜厚が２ｎｍ未満のＭｇＯ層（トンネルバリア層）１４Ａを形成することが可能となる。
【００２４】
トンネル障壁を有するトンネルバリア層としてのＭｇＯ層は、０．４ｎｍ以上、２ｎｍ未満の膜厚で利用することができ、この範囲において形成されたＭｇＯ層を用いると良い。この範囲を超えた場合、ＭｇＯ層はトンネルバリア層として機能せず、スピンが伝導しないことを我々は見出した。また特に、トンネルバリア層として、（００１）配向したＭｇＯ層１４Ａを用いると、スピンフィルター効果を用いることができるためより好ましい。
【００２５】
なお、第１実施形態では、ＭｇＯ層を用いたが、これに限るわけではなく、ＣａＯ、ＳｒＯ、ＢａＯ、ＴｉＯなどの酸化層を用いてもよい。前記酸化層は、ＮａＣｌ構造を有し、かつ（００１）配向した層からなる。また、ｎ+領域またはｐ+領域１８を形成した例を示したが、ｎ+領域またはｐ+領域１８は形成しなくてもよい。なお、ホイスラー合金（またはフルホイスラー合金とも言う）とは、Ｘ２ＹＺの化学組成をもつ金属間化合物の総称であり、ここで、Ｘは周期表上で、Ｃｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素である。ＹはＭｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属であり、Ｘと同じ元素種をとることもできる。ＺはIII族からＶ族、その他II族やＶI族の典型元素である。例えば、III族の元素としてはＧａ、Ｉｎであり、IＶ族の元素としてはＣ、Ｓｉ、Ｇｅであり、Ｖ族の元素としてはＡｓである。
【００２６】
次に、第１実施形態のスピンＭＯＳＦＥＴの製造方法について説明する。製造方法としてはゲート電極部分を最初に形成するゲート先付けの場合と、ソース及びドレイン電極部分を形成した後にゲート電極部分を形成するゲート後付けの場合で製造方法が異なる。
【００２７】
まず、図２〜図４を用いて、ゲート先付けの場合について説明する。
【００２８】
半導体基板１１にイオン注入法及びアニールを用いてチャネル領域を形成した後、半導体基板１１上に、例えばゲート絶縁膜としてのシリコン酸化膜１２及びゲート電極としての多結晶シリコン膜１３を順次形成する。このとき、多結晶シリコン膜１３の表面を保護するために、例えば薄いシリコン酸化膜を形成しても良い。
【００２９】
次に、半導体基板１１上にレジストを塗布し、ステッパーを用いてレジストをパターニングし、図２に示すように、ソース及びドレイン領域が形成される部分の多結晶シリコン膜１３、または薄いシリコン酸化膜（保護膜）１６付の多結晶シリコン膜１３を反応性イオンエッチング(ＲＩＥ:reactive ion etching)またはミリング法により除去する。その後、レジストを剥離する。
【００３０】
次に、ゲート電極１３の側壁を保護するために、例えばシリコン酸化膜（または窒化膜）１７をゲート電極１３上及びシリコン酸化膜１２上に形成する。さらに、ゲート電極１３の両側の半導体基板１１内に、すなわちソース及びドレイン領域が形成される部分にイオン注入法を用いて、キャリアが電子の場合はｎ+領域１８を形成し、またキャリアがホールの場合はｐ+領域１８を形成する。
【００３１】
その後、図３に示すように、ＲＩＥによってゲート電極１３の側壁以外のシリコン酸化膜１７を除去し、ゲート電極１３の側面に側壁絶縁膜１７を形成する。さらに、ＲＩＥによって半導体基板１１内のｎ+領域またはｐ+領域１８を除去して溝を形成し、チャネル領域となる半導体基板１１部分が突起した凸形構造を形成する。その際、ｎ+領域またはｐ+領域１８を結晶化させるために、イオン注入後に活性化アニール処理、または次工程のＭｇＯ層１４を形成した後に活性化アニール処理を行うと良い。
【００３２】
次に、図４に示すように、図３に示した構造上に、すなわちゲート電極１３の両側の半導体基板１１に形成された溝の底面上及び側面上、及びゲート電極１３上に、スパッタ法または蒸着法によって２ｎｍ以上の膜厚となるＭｇＯ層１４を形成する。さらに、ＭｇＯ層１４上にホイスラー合金層１５を形成する。ここで、チャネル領域となる半導体基板１１の両側の溝内の底面上にはＭｇＯ層１４が膜厚２ｎｍ以上形成されるが、溝内の側面上、すなわちチャネル領域となる半導体基板１１の側面上には膜厚が２ｎｍ未満のＭｇＯ層１４Ａが形成される。
【００３３】
その後、レジストを塗布し、ステッパーを用いてレジストをパターニングし、エッチング法（例えば、磁性体用のＲＩＥ）またはミリング法によってゲート電極１３上に形成されたホイスラー合金層１５を除去する。さらに、ゲート電極１３上に形成されたＭｇＯ層１４及びシリコン酸化膜１６をエッチング法またはミリング法によって除去する。最後に、レジストを除去する。以上の工程により、図１に示したスピンＭＯＳＦＥＴが製造される。
【００３４】
次に、図５〜図８を用いて、ゲート後付けの場合について説明する。
【００３５】
半導体基板１１にイオン注入法及びアニールを用いてチャネル領域を形成した後、半導体基板１１上に、例えばシリコン酸化膜を形成する。さらに、半導体基板１１上にレジストを塗布し、ゲート電極１３が形成される領域以外のレジストをフォトエッチングによって除去する。
【００３６】
その後、図５に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜１９をエッチング法またはミリング法により除去する。さらに、ソース及びドレイン領域が形成される半導体基板１１をエッチング法（例えば、ＲＩＥ）またはミリング法により除去して溝を形成し、チャネル領域となる半導体基板１１部分が突起した凸形構造を形成する。その後、レジストを剥離する。
【００３７】
次に、図５に示した構造上に、すなわち半導体基板１１に形成された溝の底面上及び側面上、及びシリコン酸化膜１９上に、図６に示すように、スパッタ法または蒸着法によって２ｎｍ以上の膜厚となるＭｇＯ層１４を形成する。さらに、ＭｇＯ層１４上にホイスラー合金層１５を形成する。ここで、チャネル領域となる半導体基板１１の両側の溝内の底面上にはＭｇＯ層１４が膜厚２ｎｍ以上形成されるが、溝内の側面上、すなわちチャネル領域となる半導体基板１１の側面上には膜厚が２ｎｍ未満のＭｇＯ層１４Ａが形成される。また、溝内の底面下及び側面下に、ソース及びドレイン領域として、キャリアが電子の場合はｎ+領域を、キャリアがホールの場合はｐ+領域をイオン注入法により形成しても良い。さらに、ｎ+領域またはｐ+領域を結晶化させるために、イオン注入後またはＭｇＯ層１４を形成した後に活性化アニール処理を行うことがより好ましい。
【００３８】
その後、図７に示すように、ＣＭＰ(chemical mechanical polishing)によって図６に示した構造の表面を平坦化する。さらに、スパッタ法または蒸着法によって半導体基板１１上及びホイスラー合金層１５上に、ゲート絶縁膜としてのシリコン酸化膜１２及びゲート電極としての多結晶シリコン膜１３を順次形成する。
【００３９】
次に、レジストを塗布し、ステッパーを用いてレジストをパターニングした後、図８に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜１２及び多結晶シリコン膜１３をエッチング法（例えば、ＲＩＥ）により除去する。最後に、レジストを剥離する。以上の工程により、図１に示したスピンＭＯＳＦＥＴが製造される。
【００４０】
前述した構造を有する第１実施形態では、結晶性の高いホイスラー合金層をスピンＭＯＳＦＥＴのソース及びドレイン領域に形成することができる。これにより、スピン注入効率の高いスピンＭＯＳＦＥＴを実現することが可能となる。また、チャネル領域の側面上に、すなわちチャネル領域（半導体基板）の側面とホイスラー合金層との間に、（００１）配向したＭｇＯ層を配置することにより、スピンフィルター効果によってスピンの散乱を低減することできる。さらに、ソース及びドレイン領域を埋め込み型にすることにより、ホイスラー合金層は半導体基板１１内に埋め込まれているため、スピンの伝導領域はチャネル部分のみとなるため、伝導領域が短くなり、スピンの拡散を抑制することができる。さらに、ゲート電極とホイスラー合金層との間のリーク電流を抑制することができる。
【００４１】
［第２実施形態］
次に、本発明の第２実施形態のホイスラー合金を用いた埋め込み型スピンＭＯＳＦＥＴについて説明する。第２実施形態において前記第１実施形態における構成と同様の部分には同じ符号を付す。第２実施形態は、第１実施形態においてソース領域またはドレイン領域の少なくとも一方に、ホイスラー合金層、ＭｇＯ層、ホイスラー合金層の積層から形成されたＭＴＪ構造を有するものである。
【００４２】
図９は、第２実施形態の埋め込み型スピンＭＯＳＦＥＴの構造を示す断面図である。
【００４３】
第２実施形態の埋め込み型スピンＭＯＳＦＥＴは、図９に示すように、第１実施形態のスピンＭＯＳＦＥＴのソース領域またはドレイン領域の少なくとも一方が以下のような構造を有している。第１のＭｇＯ層１４上には、第１のホイスラー合金層１５Ａが形成されている。第１のホイスラー合金層１５Ａ上には第２のＭｇＯ層２１が形成され、第２のＭｇＯ層２１上には第２のホイスラー合金層２２が形成されている。第１のホイスラー合金層１５Ａ及び第２のホイスラー合金層２２は、Ｂ２構造またはＬ２１構造を有する。
【００４４】
ここで、溝内のホイスラー合金層１５Ａ上に形成されたＭｇＯ層２１は膜厚が２ｎｍ以上であり、溝内のゲート電極１３側の側面上（ホイスラー合金層１５Ｂ上）に形成されたＭｇＯ層２１Ａは膜厚が２ｎｍ未満である。すなわち、溝内の側面上に形成されたＭｇＯ層２１Ａは、溝内の底面上に形成されたＭｇＯ層２１より膜厚が薄い。ＭｇＯ層の形成にスパッタ装置や蒸着装置を用いることにより、溝内の底面上にＭｇＯ層２１を膜厚２ｎｍ以上形成した場合でも、溝内の側面上には膜厚が２ｎｍ未満のＭｇＯ層（トンネルバリア層）２１Ａを形成すること可能となる。その他の構成は第１実施形態と同様である。
【００４５】
トンネル障壁を有するトンネルバリア層としてのＭｇＯ層は、０．４ｎｍ以上、２ｎｍ未満の膜厚で利用することができ、この範囲において形成されたＭｇＯ層を用いると良い。この範囲を超えた場合、ＭｇＯ層は抵抗が上がり、デバイスパフォーマンスが著しく低下する。
【００４６】
また、ＭｇＯ層２１，２１Ａは（００１）配向した層となっている。（００１）配向したＭｇＯ層２１Ａを用いると、スピンフィルター効果を用いることができるためより好ましい。さらに、底面上のＭｇＯ層２１の膜厚をＭｇＯ層２１Ａの膜厚に比べて厚く形成することにより、スピンの拡散長が長くなり、スピン拡散を抑制することができる。
【００４７】
次に、第２実施形態のスピンＭＯＳＦＥＴの製造方法について説明する。製造方法としてはゲート電極部分を最初に形成するゲート先付けの場合と、ソース及びドレイン電極部分を形成した後にゲート電極部分を形成するゲート後付けの場合で製造方法が異なる。
【００４８】
まず、ゲート先付けの場合について説明する。
【００４９】
図４に示した構造までの製造方法は、第１実施形態と同様である。図４に示したように、ホイスラー合金層１５を堆積した後、レジストを塗布し、ソース領域またはドレイン領域の少なくとも一方のレジストを除去し、レジストが除去された、ソース領域またはドレイン領域の少なくとも一方のホイスラー合金層１５の上層部分をエッチング法またはミリング法によって除去し、第１のホイスラー合金層１５Ａを形成する。その後、レジストを除去する。
【００５０】
次に、スパッタ法または蒸着法によって第１のホイスラー合金層１５Ａ上に、２ｎｍ以上の膜厚となる第２のＭｇＯ層２１を形成する。さらに、第２のＭｇＯ層２１上に、第２のホイスラー合金層２２を形成する。
【００５１】
その後、レジストを塗布し、ステッパーを用いてレジストをパターニングした後、ホイスラー合金層１５Ａを形成した側と反対側のソース領域またはドレイン領域の第２のホイスラー合金層２２及び第２のＭｇＯ層２１をエッチング法（例えば、ＲＩＥ）またはミリング法によって除去する。最後にレジストを剥離する。以上の工程により、図９に示したスピンＭＯＳＦＥＴが製造される。
【００５２】
次に、ゲート後付けの場合について説明する。
【００５３】
図６に示した構造までの製造方法は、第１実施形態と同様である。次に、レジストを塗布し、ソース領域またはドレイン領域の少なくとも一方のレジストを除去し、レジストが除去された、ソース領域またはドレイン領域の少なくとも一方のホイスラー合金層１５の上層部分をエッチング法またはミリング法によって除去し、ホイスラー合金層１５Ａを形成する。その後、レジストを除去する。
【００５４】
次に、スパッタ法または蒸着法によってホイスラー合金層１５Ａ上に、２ｎｍ以上の膜厚となる第２のＭｇＯ層２１を形成する。さらに、第２のＭｇＯ層２１上に、第２のホイスラー合金層２２を形成する。
【００５５】
次に、レジストを塗布し、ホイスラー合金層１５Ａ上以外の領域のレジストをフォトエッチングにより除去し、ホイスラー合金層１５Ｃ上以外の領域の第２のホイスラー合金層２２及び第２のＭｇＯ層２１をエッチング法（例えば、ＲＩＥ）またはミリング法によって除去する。その後、レジストを剥離する。
【００５６】
次に、図１０に示すように、ＣＭＰによって半導体基板１１上の表面を平坦化し、スパッタ法または蒸着法によって半導体基板１１上及びホイスラー合金層１５，２２上にゲート絶縁膜としてのシリコン酸化膜１２及びゲート電極としての多結晶シリコン膜１３を順次形成する。
【００５７】
次に、レジストを塗布し、ゲート電極上以外のレジストを除去した後、図１１に示すように、ソース及びドレイン領域が形成される部分のシリコン酸化膜１２及び多結晶シリコン膜１３をエッチング法（例えば、ＲＩＥ）またはミリング法により除去する。最後に、レジストを剥離する。以上の工程により、図９に示したスピンＭＯＳＦＥＴが製造される。
【００５８】
前述した構造を有する第２実施形態では、ソース電極またはドレイン電極の少なくとも一方に付加された第１のホイスラー合金層１５Ａ／第２のＭｇＯ層２１／第２のホイスラー合金層２２からなる磁気抵抗効果によって、スピン注入効率の高いスピンＭＯＳＦＥＴを実現することが可能となる。その他の効果は前述した第１実施形態と同様である。
【００５９】
以上に説明した各実施形態においては、半導体基板の材料として、少なくとも表面にＳｉ単結晶、Ｇｅ単結晶、ＧａＡｓ単結晶、Ｓｉ−Ｇｅ単結晶を有する基板またはＳＯＩ(Silicon on Insulator)基板を用いてもよい。また、トンネルバリア層としては、ＮａＣｌ構造を有する、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＴｉＯなどの酸化物が用いられる。高いＴＭＲ比を発生させるためには、バンド構造上、分極した伝導バンド（Δ１バンド）の存在が必要であり、そのような観点からＮａＣｌ構造を有するＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＴｉＯなどが好ましい。
【００６０】
以下、実施例を参照して本発明の実施形態をさらに詳細に説明する。
【００６１】
（実施例１）
本発明の実施例１として、図１２に示すように、Ｓｉ（００１）基板１１上に膜厚の異なるＭｇＯ層１４をそれぞれ作製した。作製には超高真空スパッタ装置を用いた。図１２は、実施例１として作製した構造の断面図である。
【００６２】
積層した実施例１の構造において、ＭｇＯ層１４の膜厚が１ｎｍ、２ｎｍ、３ｎｍの場合について電子線回折法により反射高速電子回折(ＲＨＥＥＤ;Reflection High-Energy Electron Diffraction)像（以下、ＲＨＥＥＤパターン）をそれぞれ観察した。図１３（ｃ）に膜厚が１ｎｍの場合、図１３（ｂ）に膜厚が２ｎｍの場合、図１３（ａ）に膜厚が３ｎｍの場合の観察結果をそれぞれ示す。図１３（ｃ）に示すように、ＭｇＯ層１４の膜厚が１ｎｍの場合ではアモルファス状となっており、図１３（ｂ），図１３（ａ）に示すように、膜厚が２ｎｍと３ｎｍの場合では、配向したＲＨＥＥＤパターンが得られていることがわかる。
【００６３】
従って、実施例１から、Ｓｉ基板１１上にＭｇＯ層１４を形成したとき、ＭｇＯ層１４の膜厚が２ｎｍ以上で配向することがわかった。よって、配向したＭｇＯ層１４をＳｉ基板１１上に形成するためには、ＭｇＯ層１４を膜厚２ｎｍ以上形成する必要があることがわかった。
【００６４】
（実施例２）
本発明の実施例２として、図１４に示すように、Ｓｉ（００１）基板１１上に膜厚が１ｎｍのＭｇＯ層１４を形成した後、ＭｇＯ層１４上にホイスラー合金層１５を膜厚３０ｎｍ形成した構造を作製した。ホイスラー合金層１５としては、Ｃｏ２Ｆｅ（Ａｌ０．５Ｓｉ０．５）を用い、超高真空スパッタ装置によって作製した。作製後に、４００℃及び５００℃のアニール処理を行った。図１４は、実施例２として作製した構造の断面図である。
【００６５】
実施例２の構造において、Ｘ線回折による結晶構造の評価を行った。２θ＝３０〜４０°のときの結果を図１５に示す。図１５中の挿入図は２θ＝６０〜７０°のときの結果である。
【００６６】
図１５より、ホイスラー合金層のピークが観測されていなことから、ホイスラー合金層１５はアモルファスまたは微結晶状態となっていることがわかった。従って、配向していないＭｇＯ層１４上では、結晶性の高いホイスラー合金層１５は形成されないことがわかった。
【００６７】
（実施例３）
本発明の実施例３として、図１６に示すように、Ｓｉ（００１）基板１１上に膜厚が５ｎｍの配向したＭｇＯ層１４を形成した後、ＭｇＯ層１４上にホイスラー合金層１５を膜厚３０ｎｍ形成した構造を作製した。ホイスラー合金層１５としては、Ｃｏ２Ｆｅ（Ａｌ０．５Ｓｉ０．５）を用い、超高真空スパッタ装置によって作製した。図１６は、実施例３として作製した構造の断面図である。
【００６８】
実施例３の構造において、４００℃でアニール処理を行った場合と、アニール処理を行わない場合のＸ線回折による結晶構造の評価を行った。２θ＝３０〜４０°のときの結果を図１７に示す。図１７中の挿入図は２θ＝６０〜７０°のときの結果である。図１７より、ホイスラー合金層の（００２）ピーク及び（００４）ピークが観測されていることから、ホイスラー合金層１５はＢ２構造またはＬ２１構造の結晶性を有していることがわかった。
【００６９】
従って、実施例３から、Ｓｉ基板上に、配向したＭｇＯ層を形成することで、結晶性の高いホイスラー合金層を形成できることが明らかとなった。言い換えると、Ｓｉ基板上に結晶性の高いホイスラー合金を形成するためには、配向したＭｇＯ層を形成する必要があることがわかった。
【００７０】
また、ＧａＡｓ基板及びＧｅ基板を用いて実施例２の構造を作製したところ、同様の結果が得られた。よって、ＧａＡｓ基板及びＧｅ基板を用いた場合にも、結晶性の高いホイスラー合金層を形成するためには、ＧａＡｓ基板及びＧｅ基板上に配向したＭｇＯ層を形成することが必要であることがわかった。
【００７１】
（実施例４）
本発明の実施例４として、図１及び図９に示したスピンＭＯＳＦＥＴを作製した。作製方法は第１、第２実施形態で記述した通りである。ホイスラー合金層としては、Ｃｏ２Ｆｅ（Ａｌ０．５Ｓｉ０．５）を用い、超高真空スパッタ装置によって作製した。
【００７２】
作製したスピンＭＯＳＦＥＴを評価したところ、溝内の側面上に形成されたＭｇＯ層の膜厚は底面上に形成されたＭｇＯ層の膜厚より薄く、側面上のＭｇＯ層の膜厚は０．４ｎｍ以上、２．０ｎｍ未満であることがわかった。また、スピンＭＯＳＦＥＴのデバイス特性を評価したところ、側面上のＭｇＯ層は膜厚が薄いため、面積抵抗（ＲＡ;resistance area）は１０Ωμｍ２以下と小さく、動作速度の低下をもたらさないことがわかった。また、ＴＭＲ比を評価したところ、７５％が観測され好ましい結果が得られた。
【００７３】
本発明の実施形態は、スピン分極率の高いホイスラー合金を半導体基板上に形成するために、最良の積層構造を提案し、さらにこれによりホイスラー合金を用いたスピンデバイスの実現を提案するものである。
【００７４】
前述した各実施形態においては、半導体基板の材料として、Ｓｉ、Ｇｅ、ＧａＡｓからなる基板の他、ＳｉがＳｉＯ２などの上に積層されたＳＯＩ基板、ＧｅがＳｉ、ＳｉＧｅ、ＳｉＯ２、ＧｅＯ２などの上に積層された基板、ＧａＡｓがＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＯ２などの上に積層された基板などを用いることが可能である。
【００７５】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【００７６】
１１…半導体基板、１２…ゲート絶縁膜、１３…ゲート電極、１４，１４Ａ…酸化マグネシウム（ＭｇＯ）層、１５，１５Ａ，１５Ｂ…ホイスラー合金層、１６…シリコン酸化膜（保護膜）、１７…側壁絶縁膜、１８…ｎ+領域（ｐ+領域）、１９…シリコン酸化膜、２１，２１Ａ…酸化マグネシウム（ＭｇＯ）層、２２…ホイスラー合金層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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