(57)【要約】【課題】汎用ポートをＪＴＡＧポートとして利用できるメモリチップを提供することである。【解決手段】マルチピンポートをＪＴＡＧポートとして利用するメモリチップはＪＴＡＧコントローラ、少なくとも１つの内部ブロック及び構成ユニットを備え、構成ユニットにより、そのチップのマルチピンポートの１つの４ピンが選択的に構成され、ＪＴＡＧデータがＪＴＡＧコントローラに或いは非ＪＴＡＧデータが少なくとも１つの内部ブロックに伝送される。構成ユニットは一般に永続的に、或いは変更可能に構成することができる。例えば変更可能な構成ユニットは、揮発性メモリ（ＶＭ）構成ユニットであるか、或いはプログラム可能論理デバイス（ＰＬＤ）の積項出力部であることができる。【選択図】図２
2010160895.tif 000002
【特許請求の範囲】
【請求項１】
メモリチップであって、
少なくとも１つのマルチピンポートと、
ＪＴＡＧコントローラと、
少なくとも１つの内部ブロックと、
構成手段とを備え、
前記構成手段が前記少なくとも１つのマルチピンポートのうちの１つの４本のピンを選択的に構成し、ＪＴＡＧデータを前記ＪＴＡＧコントローラに或いは非ＪＴＡＧデータを前記少なくとも１つの内部ブロックに伝送することを特徴とするメモリチップ。
【請求項２】
前記構成手段が、不揮発性メモリ（ＮＶＭ）構成ビット、揮発性メモリ（ＶＭ）構成ビット及びプログラム可能論理デバイス（ＰＬＤ）の積項出力の１つであることを特徴とする請求項１に記載のメモリチップ。
【請求項３】
前記構成手段が、変更可能な構成ユニットであることを特徴とする請求項１に記載のメモリチップ。
【請求項４】
前記変更可能な構成ユニットが、揮発性メモリ（ＶＭ）構成ユニット及びプログラム可能論理デバイス（ＰＬＤ）の積項出力の１つであることを特徴とする請求項３に記載のメモリチップ。
【請求項５】
前記変更可能な構成ユニットの出力を捕捉し、さらに前記少なくとも１つのマルチピンポートのうちの前記１つに前記出力を供給するためのフリップフロップを備え、前記フリップフロップのリセット入力が前記ＪＴＡＧコントローラの出力ラインに接続されることを特徴とする請求項３に記載のメモリチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全般的にジョイントテストアクショングループ（ＪＴＡＧ）ポートに関連する。
【背景技術】
【０００２】
メモリユニットは多種多様な製品において頻繁に用いられる。全てのメモリユニットはプログラム可能であるが、メモリユニットの種類により、消去可能であるか否か、及びその消去の方法が異なる。読取り専用メモリ（ＲＯＭ）ユニットは、内部にプログラムされた情報を変更しなければならない場合に、消去は不可能であり、取替えを必要とする。消去可能なプログラム可能読取り専用メモリ（ＥＰＲＯＭ）ユニットは電気信号を用いてプログラムを行うが、一度にチップ全体を消去するために紫外光を必要とする。電気的に消去可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）ユニット及びフラッシュＥＥＰＲＯＭユニットは、消去及びプログラミングのために電気信号を用いる。従って必要に応じて１ビット或いは１ワードを変更することができる。
【０００３】
用語「メモリユニット」はプログラム可能論理デバイス（ＰＬＤ）を含んでおり、ＰＬＤはメモリユニットのようにデータを格納する代わりに論理式を格納する。ＰＬＤは任意のタイプのメモリユニットに基づいて設計することができる。
【０００４】
プログラム可能なメモリユニットを再プログラミングするためには、そのユニットは、適当な方法でユニットを消去し、その後電気的にそのユニットをプログラミングするプログラミング装置内に配置されなければならない。ソケットを介して回路基板に接続される１チップ型のメモリユニットの場合、典型的にはユニットをソケットから取り外すことができるため、これは問題とはならない。  
【０００５】
しかしながら回路基板に直接はんだ付けされたユニット及び多機能チップ内に形成されたユニットは、プログラミング装置に移動させることができない。これらのユニットはパラレルポートを介して動作（すなわち読出し、プログラム、消去、ベリファイ等）させることができる。
【０００６】
インシステムプログラミング（ＩＳＰ）は、オンチップメモリユニット或いは任意の取外し不可能なメモリユニット上での動作方法を提供する。ＩＥＥＥＳｔａｎｄａｒｄ １１４９．１は、「ＪＴＡＧポート」として知られるテストアクセスポートを定義しており、ＪＴＡＧポートを介してシリアルチャネルを用いてインシステムプログラミングを実行することができる。図１では、パラレルポート１１を備えるパーソナルコンピュータ（ＰＣ）１０が示されており、そのパラレルポート１１が、ＪＴＡＧポート１４及び複数の汎用ポート１５を備えるメモリチップ１２を制御する。
【０００７】
ＪＴＡＧポートを用いて動作させるために、メモリチップ１２はＪＴＡＧコントローラ１６も備え、それを用いて、ＪＴＡＧポート１４を介して送出されるシリアルデータを、パラレルバス２０を介して１８を付されたメモリユニットにアクセスするために必要とされるパラレルフォーマットに変換しなければならない。バスはデータ及びアドレス信号用の単一のバスであるか、或いはデータ信号用に１本及びアドレス信号用に１本からなる二重バスの何れであってもよい。さらＪＴＡＧコントローラ１６は送出された命令をコントロール信号に復号化し、メモリユニット１８の動作を制御する。これらのコントロール信号は、コントロールバス２９を介してメモリユニット１８に供給される。
【０００８】
ＪＴＡＧポート１４は４本のピンを備えており、各ピンはクロック信号ＴＣＫ用、コントロール信号ＴＭＳ用、データ入力信号ＴＤＩ用及びデータ出力信号ＴＤＯ用である。データ入力信号ＴＤＩは、メモリユニット１８に供給されるデータ及びアドレス情報のシリアル表現であり、メモリユニット１８に対する命令のシリアル表現でもある。ＪＴＡＧコントローラ１６は受信したデータを、メモリユニット１８に対する表現用のパラレルフォーマットに変換する。パラレルフォーマットはデータ、アドレス及び命令情報を含む。
【０００９】
図示されないが、汎用ポート１５は、ＰＣ１０或いは回路基板上の他のデバイスにも接続され、メモリユニット１８及びメモリチップ１２上の任意の他の素子にアクセスするために用いられる。一般に汎用ポート１５は８ピンポートであり、定期的に利用されるが、一方ＪＴＡＧポート１４は、メモリユニット１８のデータを変更しなければならない場合にのみ使用される。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
汎用ポートをＪＴＡＧポートとして利用できるメモリチップを提供することである。
【課題を解決するための手段】
【００１１】
本出願人は個別の専用ＪＴＡＧポートを必要としないということがわかった。その代わりに汎用の８ピンポートの一部がＪＴＡＧデータを読込み、それをＪＴＡＧコントローラ１６に供給するように構成することができる。
【００１２】
それゆえ本発明の好適な実施例によれば、マルチピンポートをＪＴＡＧポートとして利用するメモリチップが提供される。そのチップはＪＴＡＧコントローラ、少なくとも１つの内部ブロック及び構成ユニットを備え、構成ユニットにより、そのチップのマルチピンポートの１つの４ピンが選択的に構成され、ＪＴＡＧデータがＪＴＡＧコントローラに或いは非ＪＴＡＧデータが少なくとも１つの内部ブロックに伝送される。
【００１３】
さらに本発明の好適な実施例により、構成ユニットは一般に永続的に、或いは変更可能に構成することができる。変更可能な構成ユニットは、揮発性メモリ（ＶＭ）構成ユニットであるか、或いはプログラム可能論理デバイス（ＰＬＤ）の積項出力部であることができる。
【００１４】
さらに本発明の好適な実施例により、メモリチップは、変更可能な構成ユニットの出力を捕捉し、さらに選択されたマルチピンポートにその出力を供給するためのフリップフロップを備え、フリップフロップのリセット入力がＪＴＡＧコントローラの出力ラインに接続される。
【発明の効果】
【００１５】
以上のように簡単な構成で、メモリチップの汎用ポートを、ＪＴＡＧポートとして利用することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、従来技術のメモリチップ及びＰＣの模式図である。
【図２】図２は、本発明の好適な実施例により構成され、動作するメモリチップの模式図である。汎用ポートは選択的にＪＴＡＧポートとして動作可能である。
【図３】図３は、選択可能な汎用ポートの詳細な模式図である。
【発明を実施するための形態】
【００１７】
本発明は、添付の図面と共に以下に取り上げられる詳細な説明からより完全に理解及び認識されるであろう。
【００１８】
本出願人は個別の専用ＪＴＡＧポートを必要としないということが分かった。その代わりに８ピンポートのような汎用のマルチピンポートの一部がＪＴＡＧデータを読込み、それをＪＴＡＧコントローラ１６に供給するように選択的に構成することができる。
【００１９】
ここで図２では、多数の汎用ポート１５、ＪＴＡＧコントローラ１６及び内部ブロック３２を備えるメモリチップ３０が示されており、内部ブロック３２は任意のタイプの内部ブロックであり、メモリユニット１８を備えることができる。本発明の好適な実施例により、１５Ａを付された汎用ポートはＪＴＡＧポートとして、或いは内部ブロック３２に対する入力並びにまた出力ポートとして機能するように構成可能である。そのためメモリチップ３０はポート１５Ａの汎用動作とＪＴＡＧ動作とを確定する少なく１つの構成ユニットも備える。
【００２０】
その構成は、不揮発性メモリ（ＮＶＭ）から形成される構成ユニット３４を用いて一般に永続的に構成するか、或いは容易に変更可能に構成することができる。後者は揮発性メモリ（ＶＭ）から形成される構成ユニット３６、或いはプログラム可能論理デバイス（ＰＬＤ）３７の何れかにより実現され、ＰＬＤの場合、１つの積項（ＰＴ）部が構成信号を供給する。変更可能な構成素子３６及び３７の出力はラッチされる必要があり、そのため図２では、そのＳ入力において変更可能な構成素子３７及び３６の出力をそれぞれ受信するフリップフロップ４１及び４３が示される。
【００２１】
フリップフロップ４１及び４３の出力（例えばＰＬＤ＿ＪＥ及びＶＭ＿ＪＥを付された信号）及びＮＶＭ構成ユニット３４の出力（例えばＮＶＭ＿ＪＥを付された信号）がＯＲゲート３８に供給される。ＯＲゲート３８の出力は、ＪＴＡＧ＿ＥＮを付されており、ゲート１５Ａを構成するために用いられるＪＴＡＧイネーブル信号である。
【００２２】
以下に詳細に議論するように、ＪＴＡＧ動作を望む場合、ポート１５Ａの４本のピンがＪＴＡＧコントローラ１６に対する信号を供給し、残りのピンは内部ブロック３２を用いて動作させる。そうでない場合、ポート１５Ａの全てのピンは内部ブロック３２を用いて動作させる。
【００２３】
ＮＶＭ構成ビット４０は典型的にはチップ３０の動作前に構成され、動作中には変更されない。ＮＶＭ構成ユニット３４は以下の２つの方法の何れか１つにおいてそのビットをプログラミングすることにより、その構成を受信する。その方法は、高電圧を用いて、外部プログラム装置を介する方法か、或いは低電圧を用いて、外部プロセッサの制御下で並行プログラミングを介する方法である。簡単に使用するために、デフォルト、すなわちビット４０の非プログラム（すなわちロー）状態では、ポート１５ＡはＪＴＡＧポートとして動作する。しかしながら、逆の動作であってもよい。
【００２４】
ＰＣ１０のような外部プロセッサが、ＪＴＡＧプロトコルを用いてメモリユニット１８のプログラミングを要求する場合には、外部プロセッサはＶＭ構成ユニット３６のビット４２を書込む。ＪＴＡＧポートであるポート１５Ａを変更するために、外部プロセッサはビット４２にハイ値を書込み、その後ロー値にしなければならない。フリップフロップ４１のセット（Ｓ）入力端子にハイ値が存在することにより、フリップフロップ４３の出力Ｑはハイ値に設定されるであろう。ロー値に変化してもフリップフロップ４３の出力には影響を与えない。
【００２５】
ＪＴＡＧポート構成を解消するために、外部プロセッサは、「ＪＴＡＧ＿ＯＦＦ」命令をＪＴＡＧコントローラ１６にシリアルに送出する。それに応じて、ＪＴＡＧコントローラ１６はＪＴＡＧ＿ＯＦＦパルス信号を発信し、それによりＪＴＡＧコントローラ１６を動作停止にする。図２に示されるように、ＪＴＡＧ＿ＯＦＦ信号は、フリップフロップ４３のリセットＲ入力に接続される。ＪＴＡＧ＿ＯＦＦ信号がハイであるとき、フリップフロップ４３の出力Ｑはロー値にリセットされる。
【００２６】
ＰＬＤ３７は汎用ポート（図２はポート１５Ｂからの入力を示す）及び内部ブロック３２の何れか或いは両方から入力信号を受信し、論理式を実行する。ＰＬＤ３７により生成される積項（ＰＴ）の１つを用いて、ポート１５Ａを構成することができる。積項ＰＴはフリップフロップ４１のセットＳ入力に接続され、ＪＴＡＧ＿ＯＦＦ信号はフリップフロップ４１のリセットＲ入力に接続される。こうしてフリップフロップ４１はフリップフロップ４３の場合に記載したように動作し、積項ＰＴがハイになるときＪＴＡＧポート構成を動作させ、ＪＴＡＧ＿ＯＦＦ信号がハイになるとき動作を停止させる。
【００２７】
ＮＶＭ構成ユニット３４の場合の動作状態は、ＶＭ構成ユニット３６及びＰＬＤ３７の場合の動作状態とは異なるため、ＮＶＭビット４０の値はＯＲゲート３８への入力前に変換される。これが図２では、ＮＶＭビット４０からの信号上にある丸印により示される。
【００２８】
変更可能な構成ユニット３６及び３７が、必要に応じて一時的に汎用ポート１５Ａの動作を変更する能力を有する本発明を実現するということが理解されよう。ＰＬＤ３７により本発明は、実装された論理式により定義されるように、特定の条件が生じた場合にポート１５Ａの動作を変更することができ、一方ＶＭ構成ユニット３６により必要に応じて外部プロセッサがポート１５Ａを変更することができる。
【００２９】
ここで図３では、ポート１５Ａの論理及びＪＴＡＧコントローラ１６及び内部ブロック３２へのポート１５Ａの４本のピン５０、５２、５４及び５６の接続が詳細に示される。簡略化するために、ポート１５Ａの残りのピンは示さない。図３では各ピン５０−５６は、入力及び出力ピンの両方として動作するように示される。本発明はさらに、専用入力ピン及び専用出力ピンも備えるということは理解されよう。
【００３０】
各ピン５０、５２及び５４は、それぞれ内部ブロック３２及びＪＴＡＧコントローラ１６の両方に接続され、入力バッファ６０及び出力バッファ６２を備える。入力バッファ６０は内部ブロック３２或いはＪＴＡＧコントローラ１６の何れかに入力信号を供給する。ＪＴＡＧコントローラ１６が入力として選択された場合に入力信号のみを用いることを確実にするために、入力バッファ６０はＯＲゲート６４に接続されており、ＯＲゲート６４はＯＲゲート３８のＪＴＡＧ＿ＥＮ出力を受信、かつ反転する。
【００３１】
ＪＴＡＧ＿ＥＮ信号がハイ（すなわちＯＲゲート６４への入力がロー）である限り、ＪＴＡＧコントローラ１６は動作するであろう。ＪＴＡＧ＿ＥＮ信号がローである場合、各ＯＲゲート６４の出力はハイになり、ＪＴＡＧプロトコルに従ってＪＴＡＧコントローラ１６はリセット状態（すなわち動作停止状態）になるであろう。内部ブロック３２は入力バッファ６０からの入力信号を常に受信するが、ＪＴＡＧコントローラ１６の動作に影響を与えるべきではない。もしＪＴＡＧコントローラ１６の動作に影響を与えるなら、そのとき内部ブロック３２はＪＴＡＧ＿ＥＮ信号を用いて遮断されるべきである。
【００３２】
出力バッファ６２は内部ブロック３２から出力信号を受信する。出力信号は出力バッファ６２が出力イネーブル（ＯＥ）信号を受信した場合にのみ供給されるであろう。このため、ピン５０、５２及び５４は、それぞれＪＴＡＧコントローラ１６への入力信号ＴＣＫ、ＴＭＳ及びＴＤＩを供給しており、ＯＲゲート３８のＪＴＡＧ＿ＥＭ出力と、内部ブロック３２からの関連する出力イネーブル信号との論理積をとるＡＮＤゲート６６も備える。ＪＴＡＧ動作はイネーブルされない（すなわちＪＴＡＧ＿ＥＮがローである）限り、ＡＮＤゲート６６は内部ブロック３２からのＯＥ信号を通過させるであろう。しかしながらＪＴＡＧ動作がイネーブルされる場合には、ＡＮＤゲート６６はＯＥ信号を遮断し、それゆえ出力バッファ６２は動作停止されるであろう。
【００３３】
ＪＴＡＧコントローラ１６のＴＤＯ出力に接続されるピン５６は、異なる構造を有する。他のピンと同様に、それは入力バッファ６０及び出力バッファ６２を備える。入力バッファ６０は内部ブロック３２にのみ接続されており、出力バッファ６２の制御は異なる。このため、ピン５６はさらにデータマルチプレクサ（ＭＵＸ）７０及び出力イネーブルＭＵＸ７２を備える。
【００３４】
データＭＵＸ７０は、内部ブロック３２からの出力信号及びＪＴＡＧコントローラ１６からのＴＤＯデータ出力信号を受信し、ＯＲゲート３８のＪＴＡＧ＿ＥＮ信号により制御される。こうしてデータＭＵＸ７０は、ＴＤＯデータ出力信号と内部ブロック３２の出力信号とを選択し、ＪＴＡＧ＿ＥＮ信号がハイである場合にのみＴＤＯ信号を供給する。
【００３５】
出力イネーブルＭＵＸ７２は、内部ブロック３２からのＯＥ出力イネーブル信号及びＪＴＡＧコントローラ１６からのＴＤＯ＿ＯＥイネーブル信号を受信し、ＪＴＡＧ＿ＥＮ信号により制御される。こうして出力イネーブルＭＵＸ７２は、ＴＤＯ＿ＯＥとＯＥ信号とを選択し、ＪＴＡＧ＿ＥＮ信号がハイである場合にのみＴＤＯ＿ＯＥ信号を供給する。
【００３６】
こうしてＴＤＯ信号は、ａ）ＴＤＯ＿ＯＥがアクティブである場合、かつｂ）ＪＴＡＧ＿ＥＮ信号がハイである場合にのみ出力されるようになる。
【００３７】
ピン５０−５４は入力ピンであり、一方ピン５６は出力ピンであることができるということは理解されよう。別の実施例ではピン５０−５４は出力バッファ６２及びＡＮＤゲート６６のいずれをも含まず、ピン５６は入力バッファ６０を含まない。
【００３８】
本発明を実装するために必要な論理素子は小型で、ＯＲゲート３８及び６４、ＡＮＤゲート６６並びにＭＵＸ７０及び７２しか含まないということは理解されよう。
【００３９】
本発明はここで記載した特定の図面及び説明により制限されるものではないということは当業者には理解されよう。本発明の範囲は請求の範囲により確定される。
【符号の説明】
【００４０】
１０ パーソナルコンピュータ
１１ パラレルポート
１２ メモリチップ
１４ ＪＴＡＧポート
１５、１５Ａ、１５Ｂ 汎用ポート
１６ ＪＴＡＧコントローラ
１８ メモリユニット
２０ パラレルバス
２９ コントロールバス
３０ メモリチップ
３２ 内部ブロック
３４ 構成ユニット
３６ 構成ユニット
３７ プログラム可能論理デバイス（ＰＬＤ）
３８ ＯＲゲート
４０、４２ ビット
４１、４３ フリップフロップ
５０、５２、５４、５６ ポートのピン
６０ 入力バッファ
６２ 出力バッファ
６４ ＯＲゲート
６６ ＡＮＤゲート
７０、７２ マルチプレクサ（ＭＵＸ）
【図１】
2010160895.tif 000003
【図２】
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【図３】
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