(57)【要約】【課題】  ゲート絶縁膜に対するダメージを防止することのできる半導体装置の製造方法を提供すること。【解決手段】  半導体装置１の製造工程において、シリコン基板２を、ＮＭＯＳ形成領域８とＰＭＯＳ形成領域９とに分離し、そのシリコン基板２の表面に高誘電率絶縁膜３１を形成する。ＮＭＯＳ形成領域８には、ＮＭＯＳ用電極材料３４からなるＮＭＯＳ用ゲート電極１２を形成する。その後、シリコン基板２上に、開口３６を有するレジストマスク３５を形成する。次いで、レジストマスク３５上および開口３６から露出するＰＭＯＳ形成領域９上に、ＰＭＯＳ用電極材料３７を堆積させる。そして、レジストマスク３５上のＰＭＯＳ用電極材料３７をレジストマスク３５とともにリフトオフすることにより、ＰＭＯＳ用ゲート電極２２を形成する。【選択図】図１
2010129977.tif 000002
【特許請求の範囲】
【請求項１】
ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴの一方が第１領域に形成され、それらの他方が前記第１領域と分離された第２領域に形成される半導体装置の製造方法であって、
半導体基板の表面に絶縁膜を形成する工程と、
前記第１領域において、前記絶縁膜上に第１金属材料からなる第１ゲート電極を形成する工程と、
前記第１ゲート電極の形成後、前記絶縁膜上に、前記第２領域の一部を選択的に露出させるパターンの第１マスクを形成する工程と、
前記第１マスク上および前記第１マスクから露出する前記第２領域上に、前記第１金属材料とは異なる第２金属材料を堆積させる工程と、
前記第１マスク上の前記第２金属材料を前記第１マスクとともにリフトオフし、前記第２領域に前記第２金属材料を残すことにより、第２ゲート電極を形成する工程と、
前記絶縁膜のパターニングにより、前記第１ゲート電極および前記第２ゲート電極の下方に、それぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記第１ゲート電極を形成する工程が、
前記絶縁膜上に、前記第１領域の一部を選択的に露出させるパターンの第２マスクを形成する工程と、
前記第２マスク上および前記第２マスクから露出する前記第１領域上に、前記第１金属材料を堆積させる工程と、
前記第２マスク上の前記第１金属材料を前記第２マスクとともにリフトオフし、前記第１領域に前記第１金属材料を残す工程とを含む、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、金属材料からなるメタルゲート電極が、従来のポリシリコンゲート電極に代えて用いられている。
【０００３】
ＣＭＯＳを有する半導体装置では、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）およびＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）のそれぞれに対して、適切な仕事関数を有するゲート電極を形成する必要がある。ポリシリコンゲート電極では、イオン注入の条件制御により、その仕事関数を変えることができるが、メタルゲート電極では、その仕事関数を変えることが困難である。そのため、ＣＭＯＳにメタルゲート電極を用いる場合には、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴそれぞれに対して、異なる金属材料からなるメタルゲート電極を形成する必要がある。
【０００４】
図３Ａ〜図３Ｉは、従来のＣＭＯＳを有する半導体装置の製造方法を工程順に示す模式的な断面図である。
【０００５】
まず、図３Ａに示すように、反応性イオンエッチングにより、Ｐ型のシリコン基板１０１にトレンチ１０２が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板１０１上に酸化シリコンが堆積された後、トレンチ１０２外の酸化シリコンが除去される。これにより、トレンチ１０２内に酸化シリコン１０３が埋め込まれる。こうして、シリコン基板１０１には、トレンチ１０２により絶縁分離されるＮＭＯＳ形成領域１０５およびＰＭＯＳ形成領域１０４が形成される。ＮＭＯＳ形成領域１０５およびＰＭＯＳ形成領域１０４には、それぞれＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが形成される。
【０００６】
その後、ＰＭＯＳ形成領域１０４にＮ型不純物が注入され、アニール処理されることにより、ＰＭＯＳ形成領域１０４にＮ型ウェル領域１０６が形成される。次いで、ＣＶＤ法などにより、シリコン基板１０１の表面全域に高誘電率材料（Ｈｉｇｈ−ｋ材料  たとえば、ＨｆＯ２など）が堆積されることにより、高誘電率絶縁膜１０７が形成される。
【０００７】
次いで、図３Ｂに示すように、スパッタ法などにより、高誘電率絶縁膜１０７の表面全域に第１金属材料（たとえば、Ｈｆなど）が堆積されることにより、第１金属材料膜１０８が形成される。続いて、フォトリソグラフィ技術により、第１金属材料膜１０８におけるＰＭＯＳ形成領域１０４上の部分を覆うレジストマスク１０９が形成される。
【０００８】
次いで、図３Ｃに示すように、ドライエッチング（プラズマエッチング）により、レジストマスク１０９を介して第１金属材料膜１０８がエッチングされる。これにより、第１金属材料膜１０８におけるＮＭＯＳ形成領域１０５上の部分が除去される。その後、レジストマスク１０９が除去される。
【０００９】
次いで、図３Ｄに示すように、スパッタ法などにより、シリコン基板１０１上（つまり、第１金属材料膜１０８の表面全域および高誘電率絶縁膜１０７における第１金属材料膜１０８から露出する部分）に、第１金属材料とは異なる第２金属材料（たとえば、Ｎｉなど）が堆積される。これにより、第２金属材料膜１１０が形成される。続いて、フォトリソグラフィ技術により、第２金属材料膜１１０におけるＮＭＯＳ形成領域１０５およびＰＭＯＳ形成領域１０４上の部分を所定のパターンで覆うレジストマスク１１１が形成される。
【００１０】
次いで、図３Ｅに示すように、ドライエッチング（プラズマエッチング）により、レジストマスク１１１を介して第２金属材料膜１１０および第１金属材料膜１０８が連続してエッチングされる。これにより、第１金属材料膜１０８および第２金属材料膜１１０の残存部分からなる２層構造のＰＭＯＳ用ゲート電極１１２が、ＰＭＯＳ形成領域１０４に形成される。また、第２金属材料膜１１０の残存部分からなる単層構造のＮＭＯＳ用ゲート電極１１３が、ＮＭＯＳ形成領域１０５に形成される。エッチング後、レジストマスク１１１は除去される。
【００１１】
続いて、図３Ｆに示すように、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、ＰＭＯＳ形成領域１０４のＮ型ウェル領域１０６の表層部に、Ｐ−型の低濃度領域１１４が形成される。次いで、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、ＮＭＯＳ形成領域１０５のシリコン基板１０１の表層部に、Ｎ−型の低濃度領域１１５が形成される。
【００１２】
次いで、図３Ｇに示すように、高誘電率絶縁膜１０７におけるＮＭＯＳ用ゲート電極１１３およびＰＭＯＳ用ゲート電極１１２から露出する部分がエッチングされる。これにより、ＮＭＯＳ形成領域１０５にＮＭＯＳ用ゲート絶縁膜１２１が形成されるとともに、ＰＭＯＳ形成領域１０４にＰＭＯＳ用ゲート絶縁膜１２０が形成される。続いて、ＣＶＤ法などにより、シリコン基板１０１上に酸化シリコン膜が積層される。そして、積層された酸化シリコン膜がエッチバックされることにより、図３Ｇに示すように、ＮＭＯＳ用ゲート電極１１３およびＰＭＯＳ用ゲート電極１１２それぞれの側面に、ＮＭＯＳ用サイドウォール１１７およびＰＭＯＳ用サイドウォール１１６が形成される。
【００１３】
その後、図３Ｈに示すように、ＰＭＯＳ用ゲート電極１１２およびＰＭＯＳ用サイドウォール１１６をマスクとして用いるイオン注入により、Ｎ型ウェル領域１０６の表層部にＰ型不純物が注入される。そして、アニール処理によりＰ型不純物が活性化されて、Ｐ＋型の高濃度領域１１８が、マスクに対して自己整合的に形成される。また、ＮＭＯＳ用ゲート電極１１３およびＮＭＯＳ用サイドウォール１１７をマスクとして用いるイオン注入により、ＮＭＯＳ形成領域１０５におけるシリコン基板１０１の表層部にＮ型不純物が注入される。そして、アニール処理によりＮ型不純物が活性化されて、Ｎ＋型の高濃度領域１１９が、マスクに対して自己整合的に形成される。
【００１４】
そして、図３Ｉに示すように、ＣＶＤ法などにより、シリコン基板１０１上に、酸化シリコンからなる層間絶縁膜１２２が積層される。こうして、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴからなるＣＭＯＳを有する半導体装置が得られる。
【特許文献１】特開２００５−１５８８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記の製造方法では、ＰＭＯＳ用ゲート電極１１２の形成のための第１金属材料膜１０８および第２金属材料膜１１０のエッチングと、ＮＭＯＳ用ゲート電極１１３の形成のための第２金属材料膜１１０エッチングとが同一工程で行なわれる。したがって、このときのエッチング条件（エッチング時間）は、第１金属材料膜１０８および第２金属材料膜１１０の合計厚さに合わせて設定される。そのため、ＮＭＯＳ形成領域１０５側では、エッチングガスが過剰に供給されるオーバーエッチングを生じる。その結果、高誘電率絶縁膜１０７（ＮＭＯＳ用ゲート絶縁膜１２１）にプラズマ中の荷電粒子が蓄積し、高誘電率絶縁膜１０７が静電破壊する電子シェーディングダメージが生じてしまう。
【００１６】
本発明の目的は、ゲート絶縁膜に対するダメージを防止することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための請求項１記載の発明は、ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴの一方が第１領域に形成され、それらの他方が前記第１領域と分離された第２領域に形成される半導体装置の製造方法であって、半導体基板の表面に絶縁膜を形成する工程と、前記第１領域において、前記絶縁膜上に第１金属材料からなる第１ゲート電極を形成する工程と、前記第１ゲート電極の形成後、前記絶縁膜上に、前記第２領域の一部を選択的に露出させるパターンの第１マスクを形成する工程と、前記第１マスク上および前記第１マスクから露出する前記第２領域上に、前記第１金属材料とは異なる第２金属材料を堆積させる工程と、前記第１マスク上の前記第２金属材料を前記第１マスクとともにリフトオフし、前記第２領域に前記第２金属材料を残すことにより、第２ゲート電極を形成する工程と、前記絶縁膜のパターニングにより、前記第１ゲート電極および前記第２ゲート電極の下方に、それぞれ第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程とを含む、半導体装置の製造方法である。
【００１８】
この方法によれば、第１領域および第２領域に分離された半導体基板の表面に、絶縁膜が形成される。第１領域には、第１金属材料からなる第１ゲート電極が形成される。その後、絶縁膜上に第１マスクが形成される。第１マスクは、第１領域の全域を覆うとともに、第２領域の一部を露出させ、その残りの部分を覆う。第１マスク上および第１マスクから露出する第２領域上には、第１金属材料とは異なる第２金属材料が堆積される。そして、第１マスク上の第２金属材料が第１マスクとともにリフトオフされ、第２領域に第２金属材料が残されることにより、第２ゲート電極が第２領域に形成される。また、絶縁膜のパターニングにより、第１ゲート電極および第２ゲート電極の下方に、それぞれ第１ゲート絶縁膜および第２ゲート絶縁膜が形成される。
【００１９】
ドライエッチング（プラズマエッチング）ではなく第１マスクのリフトオフにより第２ゲート電極が形成されるため、第２ゲート電極の形成時、第１領域側にエッチングガスが供給されない。そのため、第１ゲート絶縁膜における電子シェーディングダメージの発生を防止することができる。また、エッチングガスによる第１ゲート電極および第２ゲート電極の表面荒れの発生を防止することもできる。
【００２０】
また、請求項２記載の発明は、前記第１ゲート電極を形成する工程が、前記絶縁膜上に、前記第１領域の一部を選択的に露出させるパターンの第２マスクを形成する工程と、前記第２マスク上および前記第２マスクから露出する前記第１領域上に、前記第１金属材料を堆積させる工程と、前記第２マスク上の前記第１金属材料を前記第２マスクとともにリフトオフし、前記第１領域に前記第１金属材料を残す工程とを含む、請求項１に記載の半導体装置の製造方法である。
【００２１】
この方法では、絶縁膜上に第２マスクが形成される。第２マスクは、第２領域の全域を覆うとともに、第１領域の一部を露出させ、その残りの部分を覆う。第２マスク上および第２マスクから露出する第１領域上には、第１金属材料が堆積される。そして、第２マスク上の第１金属材料が第２マスクとともにリフトオフされ、第１領域に第１金属材料が残されることにより、第１ゲート電極が第１領域に形成される。
【００２２】
ＣＭＯＳの製造工程において、先に形成されるゲート電極（上記では、第１ゲート電極）がドライエッチング（プラズマエッチング）により形成される場合、たとえば、半導体基板上の全域にゲート電極材料が形成された後、その電極材料における不要部分（第１ゲート電極以外の部分）がドライエッチングによりエッチングされる工程が実行される。
【００２３】
そのため、第２領域上における絶縁膜（第２ゲート絶縁膜となる部分）が、エッチングガスによりダメージを受ける場合がある。そして、そのダメージにより、絶縁膜が貫通する、いわゆる絶縁膜抜けを生じるおそれがある。
【００２４】
これに対し、請求項２の方法では、第２ゲート電極よりも先に形成される第１ゲート電極が、ドライエッチングではなく第２マスクのリフトオフにより形成される。そのため、第１ゲート電極の形成時、第２領域側にエッチングガスが供給されない。その結果、第２ゲート絶縁膜におけるダメージの発生を防止することができるので、第２ゲート絶縁膜の絶縁膜抜けを防止することができる。
【発明を実施するための最良の形態】
【００２５】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２６】
図１は、本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【００２７】
半導体装置１は、Ｐ型のシリコン基板２上に、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ３）およびＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ４）からなるＣＭＯＳ５を有している。  半導体基板としてのシリコン基板２の表層部には、シリコン基板２を複数の領域に分離する浅いトレンチ６が形成されている。トレンチ６には、酸化シリコン７が埋め込まれている。そして、シリコン基板２には、トレンチ６により分離（ＳＴＩ：Shallow Trench Isolation）された２つのアクティブ領域が形成されている。これら２つのアクティブ領域の一方は、ＮＭＯＳＦＥＴ３が形成される第１領域としてのＮＭＯＳ形成領域８であり、他方は、ＰＭＯＳＦＥＴ４が形成される第２領域としてのＰＭＯＳ形成領域９である。
【００２８】
ＮＭＯＳ形成領域８は、Ｐ型のシリコン基板２の導電型が維持されたＰ型領域１０を有している。Ｐ型領域１０は、Ｐ型不純物が、たとえば、５Ｅ１７〜１Ｅ１９ｃｍ−３でドープされた領域である。なお、Ｐ型不純物としては、たとえば、Ｂ（ホウ素）などを用いることができる。
【００２９】
Ｐ型領域１０の表面には、第１ゲート絶縁膜としてのＮＭＯＳ用ゲート絶縁膜１１が形成されている。ＮＭＯＳ用ゲート絶縁膜１１は、たとえば、高誘電率材料（Ｈｉｇｈ−ｋ材料）からなる。具体的には、ＨｆＯ２、ＨｆＳｉＯＮ、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、Ｐｒ２Ｏ３などからなる。また、ＮＭＯＳ用ゲート絶縁膜１１の厚さは、たとえば、１〜１０ｎｍである。
【００３０】
ＮＭＯＳ用ゲート絶縁膜１１上には、第１ゲート電極としてのＮＭＯＳ用ゲート電極１２が形成されている。ＮＭＯＳ用ゲート電極１２は、金属材料からなるメタルゲート電極であり、たとえば、Ｈｆ、Ｚｒ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏなどからなる。また、ＮＭＯＳ用ゲート電極１２の厚さは、たとえば、５０〜１５０ｎｍである。
【００３１】
また、Ｐ型領域１０上には、ＮＭＯＳ用ゲート電極１２の側壁を全周にわたって取り囲むＮＭＯＳ用サイドウォール１３が形成されている。ＮＭＯＳ用サイドウォール１３は、たとえば、酸化シリコンからなる。
【００３２】
Ｐ型領域１０には、ＮＭＯＳ用ゲート絶縁膜１１と対向する領域（チャネル領域）を挟む一方側（図１における左側）および他方側（図１における右側）に、それぞれＮ型のＮＭＯＳ用ソース領域１４およびＮ型のＮＭＯＳ用ドレイン領域１５が形成されている。
【００３３】
ＮＭＯＳ用ソース領域１４は、Ｎ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散されたＮ−型のＮＭＯＳ用低濃度ソース領域１６（たとえば、Ｎ型不純物濃度：１Ｅ１９〜５Ｅ２０ｃｍ−３）と、Ｎ型不純物が高濃度で拡散されたＮ＋型のＮＭＯＳ用高濃度ソース領域１７（たとえば、Ｎ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００３４】
ＮＭＯＳ用低濃度ソース領域１６は、Ｐ型領域１０の表面からその深さ方向に広がり、その一部がＮＭＯＳ用ゲート絶縁膜１１を介してＮＭＯＳ用ゲート電極１２の幅方向一方側縁部に対向するように形成されている。また、ＮＭＯＳ用低濃度ソース領域１６の深さは、たとえば、１０〜５０ｎｍである。
【００３５】
ＮＭＯＳ用高濃度ソース領域１７は、Ｐ型領域１０の表面からＮＭＯＳ用低濃度ソース領域１６を貫通して深さ方向に広がり、ＮＭＯＳ用サイドウォール１３に対して自己整合的に形成されている。また、ＮＭＯＳ用高濃度ソース領域１７の深さは、たとえば、５０〜１５０ｎｍである。
【００３６】
ＮＭＯＳ用ドレイン領域１５は、ＮＭＯＳ用ソース領域１４と同様にＮ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＬＤＤ：Lightly Doped Drain）構造をなしている。具体的には、Ｎ型不純物が低濃度で拡散したＮ−型のＮＭＯＳ用低濃度ドレイン領域１８（たとえば、Ｎ型不純物濃度：１Ｅ１９〜５Ｅ２０ｃｍ−３）と、Ｎ型不純物が高濃度で拡散したＮ＋型のＮＭＯＳ用高濃度ドレイン領域１９（たとえば、Ｎ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００３７】
ＮＭＯＳ用低濃度ドレイン領域１８は、Ｐ型領域１０の表面からその深さ方向に広がり、その一部がＮＭＯＳ用ゲート絶縁膜１１を介してＮＭＯＳ用ゲート電極１２の幅方向他方側縁部に対向するように形成されている。また、ＮＭＯＳ用低濃度ドレイン領域１８の深さは、たとえば、ＮＭＯＳ用低濃度ソース領域１６の深さと同じである。
【００３８】
ＮＭＯＳ用高濃度ドレイン領域１９は、Ｐ型領域１０の表面からＮＭＯＳ用低濃度ドレイン領域１８を貫通して深さ方向に広がり、ＮＭＯＳ用サイドウォール１３に対して自己整合的に形成されている。また、ＮＭＯＳ用高濃度ドレイン領域１９の深さは、たとえば、ＮＭＯＳ用高濃度ソース領域１７の深さと同じである。
【００３９】
ＰＭＯＳ形成領域９は、シリコン基板２の表面からその厚さ方向にトレンチ６の深さよりも深い位置まで広がるＮ型ウェル領域２０を有している。Ｎ型ウェル領域２０は、Ｎ型不純物が、たとえば、１Ｅ１９〜５Ｅ２０ｃｍ−２でドープされた領域である。なお、Ｎ型不純物としては、たとえば、Ｐ（リン）、Ａｓ（ヒ素）などを用いることができる。
【００４０】
Ｎ型ウェル領域２０の表面には、第２ゲート絶縁膜としてのＰＭＯＳ用ゲート絶縁膜２１が形成されている。ＰＭＯＳ用ゲート絶縁膜２１は、たとえば、高誘電率材料からなる。具体的には、ＮＭＯＳ用ゲート絶縁膜１１と同様の材料からなる。また、ＰＭＯＳ用ゲート絶縁膜２１の厚さは、たとえば、５０〜１５０ｎｍである。
ＰＭＯＳ用ゲート絶縁膜２１上には、第２ゲート電極としてのＰＭＯＳ用ゲート電極２２が形成されている。ＰＭＯＳ用ゲート電極２２は、ＮＭＯＳ用ゲート電極１２とは異なる金属材料からなるメタルゲート電極であり、たとえば、ＷＮ（窒化タングステン）、Ｎｉ（ニッケル）、Ｒｅ（レニウム）、Ｉｒ（イリジウム）、Ｐｔ（白金）、ＲｕＯ２（酸化ルテニウム）、ＩｒＯ２（酸化イリジウム）、ＭｏＮ（窒化モリブデン）などからなる。また、ＰＭＯＳ用ゲート電極２２の厚さは、たとえば、５０〜１５０ｎｍである。  また、Ｎ型ウェル領域２０上には、ＰＭＯＳ用ゲート電極２２の側壁を全周にわたって取り囲むＰＭＯＳ用サイドウォール２３が形成されている。ＰＭＯＳ用サイドウォール２３は、たとえば、酸化シリコンからなる。
【００４１】
Ｎ型ウェル領域２０には、ＰＭＯＳ用ゲート絶縁膜２１と対向する領域を挟む一方側（図１における左側）および他方側（図１における右側）に、それぞれＮ型のＰＭＯＳ用ソース領域２４およびＮ型のＰＭＯＳ用ドレイン領域２５が形成されている。
【００４２】
ＰＭＯＳ用ソース領域２４は、Ｐ型不純物が低濃度および高濃度で二重拡散された構造をなしている。具体的には、Ｐ型不純物が低濃度で拡散されたＰ−型のＰＭＯＳ用低濃度ソース領域２６（たとえば、Ｐ型不純物濃度：１Ｅ１９〜１Ｅ２１ｃｍ−３）と、Ｐ型不純物が高濃度で拡散されたＰ＋型のＰＭＯＳ用高濃度ソース領域２７（たとえば、Ｐ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００４３】
ＰＭＯＳ用低濃度ソース領域２６は、Ｎ型ウェル領域２０の表面からその深さ方向に広がり、その一部がＰＭＯＳ用ゲート絶縁膜２１を介してＰＭＯＳ用ゲート電極２２の幅方向一方側縁部に対向するように形成されている。また、ＰＭＯＳ用低濃度ソース領域２６の深さは、たとえば、１０〜５０ｎｍである。
【００４４】
ＰＭＯＳ用高濃度ソース領域２７は、Ｎ型ウェル領域２０の表面からＰＭＯＳ用低濃度ソース領域２６を貫通して深さ方向に広がり、ＰＭＯＳ用サイドウォール２３に対して自己整合的に形成されている。また、ＰＭＯＳ用高濃度ソース領域２７の深さは、たとえば、５０〜１５０ｎｍである。
【００４５】
ＰＭＯＳ用ドレイン領域２５は、ＰＭＯＳ用ソース領域２４と同様にＰ型不純物が低濃度および高濃度で二重拡散された、いわゆる二重拡散ドレイン（ＬＤＤ：Lightly Doped Drain）構造をなしている。具体的には、Ｐ型不純物が低濃度で拡散したＰ−型のＰＭＯＳ用低濃度ドレイン領域２８（たとえば、Ｐ型不純物濃度：１Ｅ１９〜１Ｅ２１ｃｍ−３）と、Ｐ型不純物が高濃度で拡散したＰ＋型のＰＭＯＳ用高濃度ドレイン領域２９（たとえば、Ｐ型不純物濃度：１Ｅ２０〜１Ｅ２１ｃｍ−３）とを有している。
【００４６】
ＰＭＯＳ用低濃度ドレイン領域２８は、Ｎ型ウェル領域２０の表面からその深さ方向に広がり、その一部がＰＭＯＳ用ゲート絶縁膜２１を介してＰＭＯＳ用ゲート電極２２の幅方向他方側縁部に対向するように形成されている。また、ＰＭＯＳ用低濃度ドレイン領域２８の深さは、たとえば、ＰＭＯＳ用低濃度ソース領域２６の深さと同じである。
【００４７】
ＰＭＯＳ用高濃度ドレイン領域２９は、Ｎ型ウェル領域２０の表面からＰＭＯＳ用低濃度ドレイン領域２８を貫通して深さ方向に広がり、ＰＭＯＳ用サイドウォール２３に対して自己整合的に形成されている。また、ＰＭＯＳ用高濃度ドレイン領域２９の深さは、たとえば、ＰＭＯＳ用高濃度ソース領域２７の深さと同じである。
【００４８】
そして、シリコン基板２上には、酸化シリコンからなる層間絶縁膜３０が積層されている。
【００４９】
なお、図示は省略するが、この層間絶縁膜３０には複数のコンタクト孔が形成されている。各ソース領域１４，２４および各ドレイン領域１５，２５には、これらコンタクト孔を介して、ソース配線およびドレイン配線がそれぞれ電気的に接続されている。
【００５０】
図２Ａ〜図２Ｋは、図１の半導体装置の製造方法を示す模式的な断面図である。
【００５１】
まず、図２Ａに示すように、反応性イオンエッチングにより、シリコン基板２にトレンチ６が形成される。そして、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより、シリコン基板２上に酸化シリコンが堆積された後、トレンチ６外の酸化シリコンが除去される。これにより、トレンチ６内に酸化シリコン７が埋め込まれる。こうして、シリコン基板２には、トレンチ６により絶縁分離されたＮＭＯＳ形成領域８およびＰＭＯＳ形成領域９が形成される。
【００５２】
その後、ＰＭＯＳ形成領域９に対して、Ｎ型不純物が注入され、アニール処理されることにより、Ｎ型ウェル領域２０が形成される。また、ＮＭＯＳ形成領域８には、シリコン基板２の導電型が維持されたＰ型領域１０が形成される。次いで、ＣＶＤ法などにより、シリコン基板２の表面全域に上記した高誘電率材料が堆積されることにより、高誘電率絶縁膜３１が形成される。
【００５３】
次いで、高誘電率絶縁膜３１の表面全域に、レジスト材料が塗布される。次いで、公知のリソグラフィ技術により、このレジスト材料に、ＮＭＯＳ形成領域８における高誘電率絶縁膜３１を選択的に露出させる開口３３が形成される。開口３３は、レジスト材料の表面から厚さ方向に向かって径の広がる断面視逆テーパ状に形成される。開口３３の形成により、シリコン基板２上には、図２Ｂに示すように、第２マスクとしてのレジストマスク３２が形成されることとなる。レジストマスク３２は、ＰＭＯＳ形成領域９の全域を覆うとともに、ＮＭＯＳ形成領域８の一部を開口３３内に露出させ、その残りの部分を覆う。
【００５４】
次いで、図２Ｃに示すように、レジストマスク３２上および開口３３から露出する高誘電率絶縁膜３１上に、第１金属材料としてのＮＭＯＳ用ゲート電極１２の電極材料（ＮＭＯＳ用電極材料３４）が堆積される。ＮＭＯＳ用電極材料３４の厚さは、レジストマスク３２の厚さよりも小さく設定される。これにより、レジストマスク３２上のＮＭＯＳ用電極材料３４の上面と、高誘電率絶縁膜３１上のＮＭＯＳ用電極材料３４の上面との間に段差が生じ、高誘電率絶縁膜３１上のＮＭＯＳ用電極材料３４上には空間が形成される。
【００５５】
次いで、図２Ｄに示すように、レジストマスク３２をエッチング可能な液（たとえば、シンナー）が、開口３３内に供給される。エッチング液の供給により、開口３３を介して、レジストマスク３２がその側面からエッチングされる。これにより、レジストマスク３２上のＮＭＯＳ用電極材料３４がレジストマスク３２とともにリフトオフされ、高誘電率絶縁膜３１上のＮＭＯＳ用電極材料３４が残される。こうして、ＮＭＯＳ形成領域８に残存したＮＭＯＳ用電極材料３４からなるＮＭＯＳ用ゲート電極１２が得られる。
【００５６】
次いで、高誘電率絶縁膜３１の表面全域に、レジスト材料が塗布される。次いで、公知のリソグラフィ技術により、このレジスト材料に、ＰＭＯＳ形成領域９における高誘電率絶縁膜３１を選択的に露出させる開口３６が形成される。開口３６は、レジスト材料の表面から厚さ方向に向かって径の広がる断面視逆テーパ状に形成される。開口３６の形成により、シリコン基板２上には、図２Ｅに示すように、第１マスクとしてのレジストマスク３５が形成されることとなる。レジストマスク３５は、ＮＭＯＳ形成領域８の全域を覆うとともに、ＰＭＯＳ形成領域９の一部を開口３６内に露出させ、その残りの部分を覆う。
【００５７】
次いで、図２Ｆに示すように、レジストマスク３５上および開口３６から露出する高誘電率絶縁膜３１上に、ＰＭＯＳ用ゲート電極２２の電極材料（ＰＭＯＳ用電極材料３７）が堆積される。ＰＭＯＳ用電極材料３７の厚さは、レジストマスク３５の厚さよりも小さく設定される。これにより、レジストマスク３５上のＰＭＯＳ用電極材料３７の上面と、高誘電率絶縁膜３１上のＰＭＯＳ用電極材料３７の上面との間に段差が生じ、高誘電率絶縁膜３１上のＰＭＯＳ用電極材料３７上には空間が形成される。
【００５８】
次いで、図２Ｇに示すように、レジストマスク３５をエッチング可能な液（たとえば、シンナー）が、開口３６内に供給される。エッチング液の供給により、開口３６を介して、レジストマスク３５がその側面からエッチングされる。これにより、レジストマスク３５上のＰＭＯＳ用電極材料３７が、レジストマスク３５とともにリフトオフされ、高誘電率絶縁膜３１上のＰＭＯＳ用電極材料３７が残される。こうして、ＰＭＯＳ形成領域９に残存したＰＭＯＳ用電極材料３７からなるＰＭＯＳ用ゲート電極２２が得られる。
【００５９】
次いで、図２Ｈに示すように、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、ＰＭＯＳ形成領域９のＮ型ウェル領域２０の表層部に、Ｐ−型のＰＭＯＳ用低濃度ソース領域２６およびＰＭＯＳ用低濃度ドレイン領域２８が形成される。次いで、フォトリソグラフィ技術、イオン注入技術およびアニール技術により、ＮＭＯＳ形成領域８のＰ型領域１０の表層部に、Ｎ−型のＮＭＯＳ用低濃度ソース領域１６およびＮＭＯＳ用低濃度ドレイン領域１８が形成される。
【００６０】
次いで、図２Ｉに示すように、高誘電率絶縁膜３１におけるＮＭＯＳ用ゲート電極１２およびＰＭＯＳ用ゲート電極２２から露出する部分がエッチングされる。これにより、ＮＭＯＳ形成領域８にＮＭＯＳ用ゲート絶縁膜１１が形成されるとともに、ＰＭＯＳ形成領域９にＰＭＯＳ用ゲート絶縁膜２１が形成される。続いて、ＣＶＤ法などにより、シリコン基板２上に酸化シリコン膜が積層される。そして、積層された酸化シリコン膜がエッチバックされることにより、図２Ｉに示すように、ＮＭＯＳ用ゲート電極１２およびＰＭＯＳ用ゲート電極２２それぞれの側面に、ＮＭＯＳ用サイドウォール１３およびＰＭＯＳ用サイドウォール２３が形成される。
【００６１】
その後、図２Ｊに示すように、ＰＭＯＳ用ゲート電極２２およびＰＭＯＳ用サイドウォール２３をマスクとして用いるイオン注入により、Ｎ型ウェル領域２０の表層部にＰ型不純物が注入される。そして、アニール処理によりＰ型不純物が活性化されて、Ｐ＋型のＰＭＯＳ用高濃度ソース領域２７およびＰＭＯＳ用高濃度ドレイン領域２９が、マスクに対して自己整合的に形成される。これにより、ＰＭＯＳ形成領域９に、ＰＭＯＳ用ソース領域２４およびＰＭＯＳ用ドレイン領域２５が形成される。
【００６２】
また、ＮＭＯＳ用ゲート電極１２およびＮＭＯＳ用サイドウォール１３をマスクとして用いるイオン注入により、Ｐ型領域１０の表層部にＮ型不純物が注入される。そして、アニール処理によりＮ型不純物が活性化されて、Ｎ＋型のＮＭＯＳ用高濃度ソース領域１７およびＮＭＯＳ用高濃度ドレイン領域２９がマスクに対して自己整合的に形成される。これにより、ＮＭＯＳ形成領域８に、ＮＭＯＳ用ソース領域１４およびＮＭＯＳ用ドレイン領域１５が形成される。
【００６３】
そして、図２Ｋに示すように、ＣＶＤ法などにより、シリコン基板２上に、酸化シリコンからなる層間絶縁膜３０が積層される。こうして、ＮＭＯＳＦＥＴ３およびＰＭＯＳＦＥＴ４からなるＣＭＯＳ５を有する半導体装置１が得られる。
【００６４】
上記の方法によれば、プラズマ中で発生するエッチングガスの荷電粒子（イオンなど）およびラジカル利用するドライエッチング（プラズマエッチング）ではなく、エッチング液を利用するウェットエッチングによりレジストマスク３５をリフトオフさせて、ＰＭＯＳ用ゲート電極２２が形成される（図２Ｅ〜図２Ｇ参照）。そのため、ＰＭＯＳ用ゲート電極２２の形成時、ＮＭＯＳ形成領域８側にエッチングガスが供給されない。そのため、ＮＭＯＳ用ゲート絶縁膜１１（高誘電率絶縁膜３１）における電子シェーディングダメージの発生を防止することができる。また、エッチングガスによるＮＭＯＳ用ゲート電極１２およびＰＭＯＳ用ゲート電極２２の表面荒れの発生を防止することもできる。
【００６５】
また、ＣＭＯＳの製造工程において、先に形成されるゲート電極（この実施形態では、ＮＭＯＳ用ゲート電極）がドライエッチングにより形成される場合、たとえば、半導体基板上の全域にゲート電極材料が形成された後、その電極材料における不要部分（ＮＭＯＳ用ゲート電極以外の部分）がドライエッチングによりエッチングされる工程が実行される。
【００６６】
そのため、後にゲート電極の形成されるＰＭＯＳ形成領域上における絶縁膜（ＰＭＯＳ用ゲート絶縁膜となる部分）が、エッチングガスによりダメージを受ける場合がある。そして、そのダメージにより、絶縁膜が貫通する、いわゆる絶縁膜抜けを生じるおそれがある。
【００６７】
これに対し、上記の方法では、ＮＭＯＳ用ゲート電極１２が、ドライエッチングではなくレジストマスク３２のリフトオフにより形成される。そのため、ＮＭＯＳ用ゲート電極１２の形成時、ＰＭＯＳ形成領域９側にエッチングガスが供給されない。その結果、ＰＭＯＳ用ゲート絶縁膜２１におけるダメージの発生を防止することができるので、ＰＭＯＳ用ゲート絶縁膜２１の絶縁膜抜けを防止することができる。
【００６８】
また、レジストマスク３２，３５の開口３３，３６が、断面視逆テーパ状に形成される。そのため、開口３３，３６の側面へのＮＭＯＳ用電極材料３４およびＰＭＯＳ用電極材料３７の付着を抑制することができる。その結果、開口３３，３６内に露出するレジストマスク３２，３５に対してエッチング液を満遍なく接触させることができるので、効率よくウェットエッチングすることができる。
【００６９】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【００７０】
たとえば、ＮＭＯＳ用ゲート電極１２およびＰＭＯＳ用ゲート電極２２の形成順序が入れ替えられてもよい。つまり、ＰＭＯＳ用ゲート電極２２が先に形成され、ＮＭＯＳ用ゲート電極１２が後に形成されてもよい。
【００７１】
また、ＮＭＯＳ用ゲート電極１２およびＰＭＯＳ用ゲート電極２２をリフトオフにより形成するためのマスクは、ウェットエッチングにより除去できる材料であれば、レジストマスク３２，３５に替えて他の材料を適用することができる。
【００７２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態に係る半導体装置を示す模式的な断面図である。
【図２Ａ】図１の半導体装置の製造方法を示す模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す断面図である。
【図２Ｃ】図２Ｂの次の工程を示す断面図である。
【図２Ｄ】図２Ｃの次の工程を示す断面図である。
【図２Ｅ】図２Ｄの次の工程を示す断面図である。
【図２Ｆ】図２Ｅの次の工程を示す断面図である。
【図２Ｇ】図２Ｆの次の工程を示す断面図である。
【図２Ｈ】図２Ｇの次の工程を示す断面図である。
【図２Ｉ】図２Ｈの次の工程を示す断面図である。
【図２Ｊ】図２Ｉの次の工程を示す断面図である。
【図２Ｋ】図２Ｊの次の工程を示す断面図である。
【図３Ａ】従来の半導体装置の製造方法を示す模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す断面図である。
【図３Ｃ】図３Ｂの次の工程を示す断面図である。
【図３Ｄ】図３Ｃの次の工程を示す断面図である。
【図３Ｅ】図３Ｄの次の工程を示す断面図である。
【図３Ｆ】図３Ｅの次の工程を示す断面図である。
【図３Ｇ】図３Ｆの次の工程を示す断面図である。
【図３Ｈ】図３Ｇの次の工程を示す断面図である。
【図３Ｉ】図３Ｈの次の工程を示す断面図である。
【符号の説明】
【００７４】
１    半導体装置
２    シリコン基板
３    ＮＭＯＳＦＥＴ
４    ＰＭＯＳＦＥＴ
５    ＣＭＯＳ
８    ＮＭＯＳ形成領域
９    ＰＭＯＳ形成領域
１１  ＮＭＯＳ用ゲート絶縁膜
１２  ＮＭＯＳ用ゲート電極
２１  ＰＭＯＳ用ゲート絶縁膜
２２  ＰＭＯＳ用ゲート電極
３１  高誘電率材料膜
３２  レジストマスク
３４  ＮＭＯＳ用電極材料
３５  レジストマスク
３７  ＰＭＯＳ用電極材料
【図１】
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【図２Ａ】
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【図２Ｂ】
2010129977.tif 000005
【図２Ｃ】
2010129977.tif 000006
【図２Ｄ】
2010129977.tif 000007
【図２Ｅ】
2010129977.tif 000008
【図２Ｆ】
2010129977.tif 000009
【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３Ａ】
2010129977.tif 000015
【図３Ｂ】
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【図３Ｃ】
2010129977.tif 000017
【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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