(57)【要約】【課題】電気絶縁性の支持体層及び導電性の接続導体層を備えるラミネートを含んでいる基板フレーム（１０）を提供して、構成寸法、特に構成高さのさらなる縮小を可能にする。【解決手段】電気絶縁性の支持体層は接続導体層への少なくとも１つの接触窓（７）を有しており、導電性の接続導体層に、外部の電気的な少なくとも２つの接続導体（２，３）を形成してあり、該接続導体のうちの少なくとも１つの接続導体は接触窓（７）を介して電気的に接続されるようになっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板フレーム（１０）であって、基板フレームは、電気絶縁性の支持体層（１０１）及び導電性の接続導体層（１０２）を備えるラミネートを含んでおり、電気絶縁性の支持体層（１０１）は接続導体層（１０２）への少なくとも１つの接触窓（７）を有しており、導電性の接続導体層（１０２）に、外部の電気的な少なくとも２つの接続導体（２，３）を形成してあり、該接続導体のうちの少なくとも１つの接続導体は接触窓（７）を介して電気的に接続されるようになっていることを特徴とする基板フレーム。
【請求項２】
ラミネートは、電気絶縁性の支持体層（１０１）と導電性の接続導体層（１０２）とからのみ成っている請求項１に記載の基板フレーム。
【請求項３】
支持体層（１０１）の厚さが３０μｍと６０μｍとの間の値を有している請求項１又は２に記載の基板フレーム。
【請求項４】
基板フレームストリップ（２００）であって、請求項１から３のいずれか１項に記載のラミネートを含んでいる形式のものにおいて、基板フレームストリップ（２２０）に、複数の素子領域（２０２）を備えた１つの区画（２０１）が成形されており、接続導体層（１０２）は隣接の各２つの素子領域間の切断線（１１０）に沿って少なくとも部分的に除去されていることを特徴とする基板フレームストリップ。
【請求項５】
表面実装可能な発光性の半導体素子において、該半導体素子は請求項１から３のいずれか１項に記載のラミネート及び発光のための半導体チップ（１）を含んでおり、半導体チップ（１）は少なくとも２つの接点（４，５）を備えており、該接点（４，５）はそれぞれ外部の電気的な接続導体（２，３）に電気的に接続されており、さらに該構成素子はチップ被覆体（６）を含んでおり、チップ被覆体（６）は半導体チップ（１）を被覆していることを特徴とする表面実装可能な発光性の半導体素子。
【請求項６】
チップ被覆体（６）及び支持体層（１０１）は切断線に沿って切断されている請求項５に記載の表面実装可能な半導体素子。
【請求項７】
チップ被覆は基板フレームに対して垂直な方向で見て半導体チップ（１）上の中央領域で、中央領域の周囲の縁部区分よりも大きな厚さで形成されている請求項５又は６に記載の表面実装可能な半導体素子。
【請求項８】
電気絶縁性の支持体層（１０１）の接触窓（７）はチップ窓（７）として形成されており、外部の電気的な接続導体（２，３）はチップ窓（７）とオーバーラップしており、半導体チップ（１）の接点（４，５）は半導体チップ（１）の同一の側に配置され、かつチップ窓（７）内に位置していて、それぞれ外部の電気的な接続導体（２，３）に電気的に接続されている請求項５から７のいずれか１項に記載の表面実装可能な半導体素子。
【請求項９】
電気絶縁性の支持体層（１０１）に少なくとも２つの接触窓（７）を形成してあり、半導体チップ（１）の接点（４，５）はそれぞれ、接触窓（７）の１つを介して外部の電気的な接続導体（２，３）に電気的に接続されている請求項５から７のいずれか１項に記載の表面実装可能な半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
基板フレーム、基板フレームストリップ及び表面実装可能な発光性の半導体素子
【０００２】
本発明は、基板フレーム、基板フレームストリップ及び表面実装可能な発光性の半導体素子に関する。
【背景技術】
【０００３】
使用領域の拡大及び製造コストの削減のために、半導体構成部分若しくは半導体素子をより小さい寸法で構成することが試みられている。例えば携帯電話機のキーのバックライトのために極めて小さいルミネセンスダイオードを必要としている。
【０００４】
これまでに、寸法0402（これは０．５ｍｍ×１．０ｍｍに相当する）の設置面積及び４００μｍ乃至６００μｍの構成高さのルミネセンスダイオード・ケーシングは使用されるようになっている。例として、構造形式QTLP690C-xのFAIRCHILD SEMICONDUCTOR（Ｒ）のデーターシートを参照できる。対応する構成コンセプトは米国特許４８４３２８０号明細書に記載してある。
【０００５】
構成高さの更なるダウンサイズを望まれているものの、従来のケーシング構成では極めて困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許４８４３２８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、基板フレーム、基板フレームストリップ及び表面実装可能な発光性の半導体素子殊に表面実装可能な極小ルミネセンスダイオード素子及び／又はフォトダイオード素子のための構成を提供して、構成寸法、特に構成高さのさらなる縮小を可能にすることである。
【課題を解決するための手段】
【０００８】
前記課題が、請求項１に記載の基板フレーム、請求項４に記載の基板フレームストリップ、及び請求項５に記載の表面実装可能な発光性の半導体素子によって解決される。
【０００９】
前記基板フレームの有利な実施態様を従属請求項に記載してある。
【００１０】
前記基板フレームの製造方法においてはまず、電気絶縁性の支持体層及び導電性の接続導体層を備えるラミネートを成形する。ラミネートは有利にはもっぱら前記両方の層からのみ成っている。両方の層は全くパターン形成されておらず、例えば接着剤層によって互いに結合されていてよい。続く工程で、ラミネートの各素子層において支持体層に接続導体層への少なくとも１つの接触窓を成形し、かつ接続導体層に電気的な第１及び第２の少なくとも１つの接続導体を成形し、該接続導体のうちの少なくとも１つは接触窓を通して電気的に接続されるようになっている。この場合に、基板フレームの製造のための方法、殊に発光ダイオード素子のための電気的な基板フレームの製造のための方法の有利な実施態様では、電気的な第１及び第２の少なくとも１つの接続導体を備えていて、次の工程を有しおり、即ち電気絶縁性の支持体層及び導電性の接続導体層から成る層複合体を成形する工程、支持体層をパターン形成して、該支持体層に接続導体層への少なくとも１つの接触窓を成形する工程、接続導体層をパターン形成して、電気的な第１の接続導体及び電気的な第２の接続導体を成形する工程を有し、該接続導体の少なくとも１つの接続導体は接触窓を介して電気的に接続される。
【００１１】
前述の基板フレームは素子ケーシングの、発光ダイオードチップの高さに比べて極めて低い高さを有する発光ダイオード素子に有利に適している。該基板フレームは、発光ダイオードが支持体層の接触窓内で熱伝導性の結合材、例えば導体接着剤若しくははんだを用いて直接に接続路に組み付けられる場合に発光ダイオードからの極めて良好な熱排出を可能にするものである。
【００１２】
支持体層のパターン形成は有利には、接続導体層のパターン形成の前に行われる。このような順序は逆にされてもよい。
【００１３】
支持体層は有利には、マスキング及びエッチング技術によってパターン形成可能なプラスチック層、特にプラスチック・シート、特に有利にはポリイミドシートである。接続導体層は同じく有利には、マスキング及びエッチング技術によってパターン形成可能な導電性のシート、特に有利には金属シートである。支持体層及び接続導体層の厚さは８０μｍよりも小さく、殊に３０μｍと６０μｍとの間である。このような寸法規定は以下に述べるすべての実施態様にとっても当てはまる。
【００１４】
特に有利には、支持体層に第１の接続路への第１の接触窓、例えばチップ組み込み窓、並びに第２の接続路への第２の接触窓、例えば導線接続窓を成形するようになっている。さらに有利な実施態様では、支持体層はパターン形成の前には少なくともパターン形成すべき領域を、硬化されていないエッチング可能なプラスチック層から成っていて、接触窓の面を除いて、かつ必要に応じて後で再び除去すべき領域を除いて、硬化され、続いて接触窓の硬化されていない領域を除去する。
【００１５】
方法の特に有利な実施態様では支持体層は少なくとも、パターン形成すべき領域で有利には溶解可能なプラスチック層から成っている。支持体層は接触窓の面を除いて、かつ必要に応じて後で除去すべき領域も除いて有利には硬化によって溶解不能にされている。このことは、支持体層がほかの領域で溶解剤に対して耐性にされていることを意味している。
【００１６】
プラスチック層のパターン形成のために、まずプラスチック層上にマスク層、殊にフォトレジスト層を施すようになっている。マスク層は、接触窓の領域及び後で除去すべき別の領域がマスク層によって遮蔽されるようにパターン形成され、若しくはパターン形成して被着される。続いてプラスチック層は接続導体層に残すべき領域を硬化され、次いで少なくとも接触窓の領域でフォトレジスト層及びその下にあるプラスチック層は接続導体層から除去される。硬化されていないプラスチック層は有利には溶融によって接続導体層から除去される。
【００１７】
方法の別の有利な実施態様ではプラスチック層のパターン形成のために、まずプラスチック層の上にフォトマスクを配置し、該フォトマスクは接触窓の領域を遮蔽するようになっている。続いてプラスチック層は、接続導体層に残すべき遮蔽されていない領域を硬化される。このためにプラスチック層は有利にはＵＶ・放射（ＵＶ・ビーム）によって硬化される。これにとって有利には、ポリイミド・モノマーを含む材料が適している。別の例として、熱放射によって硬化可能なプラスチック層を用いてよい。次いでフォトマスク層は外されて、プラスチック層は接触窓の領域で接続導体層から除去される。このことは有利には湿式の化学的な溶解によって行われる。別の例として、プラズマ焼失除去も可能である。
【００１８】
接続導体層は同じく有利にはマスクを用いかつ湿式の化学的なエッチング法によってパターン形成される。例えば金属層のためのこの種のパターン形成法は基板技術において公知であり、上記方法にも有利に用いられる。上記方法において、硬化されていないプラスチック層はエッチングによって接続導体層から除去される。
【００１９】
複数の素子区分若しくは構成エレメント区分を備えた基板フレームストリップの製造のための方法においては、有利には接続導体層としての金属シート及び支持体層としてのポリイミドシートから成る１つのラミネートストリップに、前述の方法によって、複数の接触窓及び該接触窓に対応して配置（対応配置）された電気的な接続路を成形するようになっている。接触窓は接続路まで達している。接触窓及び該接触窓に対応配置された接続路から成る各グループは、ラミネートストリップ上の並べて配置された複数の素子区分から成る１つの区画（フィールド[field]）においてそれぞれ１つの素子区分内に配置されている。
【００２０】
特に有利な実施態様では、接続導体層は隣接の各２つの素子領域間の切断線（分割線）に沿って部分的に除去される。このような手段は、切断線に沿って例えばのこぎり加工（ソーイング）若しくは打ち抜きによって行われるラミネートストリップの分割切断を容易にして有利である。
【００２１】
本発明に基づく方法は特に有利には、少なくとも１つの半導体チップ、半導体チップの電気的な各接点に接続された外部の電気的な少なくとも２つの接続導体並びに、半導体チップの被覆若しくは封止のためのプラスチックケーシングを備える表面実装可能な半導体素子の製造のために適している。
【００２２】
この場合に表面実装可能な半導体素子を製造するための方法において、該半導体素子は少なくとも１つの半導体チップ、半導体チップの電気的な少なくとも２つの接点に接続された外部の電気的な少なくとも２つの接続導体並びに、接続支持体及びチップ被覆体から成るチップケーシングを備えており、第１の実施態様では、まず導電性の接続導体層に電気絶縁性の支持体層を施すようになっている。次いで支持体層に少なくとも１つのチップ窓及び少なくとも１つの導線接続窓をパターン形成し、かつ接続導体層に外部の電気的な少なくとも２つの接続導体をパターン形成するようになっている。チップ窓内には後から半導体チップを組み込み、半導体チップの電気的な少なくとも１つの接点は、ボンディングワイヤによって導線接続窓を介して１つの接続導体に電気的に接続される。続いて、パターン形成された接続導体層、パターン形成された支持体層、半導体チップ及びボンディングワイヤから成るユニット（結合体）は射出成形金型内に装着され、射出成形金型内で半導体チップはボンディングワイヤも含めて被覆材料で射出成形被覆され、次いで被覆材料は少なくとも部分的に硬化される。
【００２３】
複数の半導体素子の同時的な製造のための方法では、接続導体層及び支持体層から成るラミネートストリップに、それぞれ複数の素子領域（素子区分）から成る区画を形成するようになっており、区画内において各素子領域はそれぞれ少なくとも１つのチップ窓、少なくとも１つの導線接続窓及び外部の電気的な少なくとも２つの接続導体を有している。半導体チップは各チップ窓内に組み込まれる。次いで、半導体チップの電気的な接点はそれぞれボンディングワイヤを用いて導線接続窓を通して外部の電気的な接続導体に接続される。区画は個別に順次に若しくはグループ毎に順次に１つの射出成形金型内に装着され、この場合に射出成形金型はそれぞれ１つの区画にとって、該区画のすべての素子領域に亘って広がっていてかつほぼもっぱら半導体チップの側で中空室を形成する唯一のキャビティーを有している。キャビティー内に被覆材料を射出し、被覆材料はそこで少なくとも部分的に硬化される。次いで区画は射出成形金型から取り出されて、被覆材料及び支持体層、並びに必要に応じて接続導体層の分割切断によって、互いに分離された半導体素子に個別化（分割）される。
【００２４】
第２の実施態様では、同じくまず導電性の接続導体層に電気絶縁性の支持体層を施すようになっている。次いで支持体層に少なくとも１つのチップ窓を成形しかつ接続導体層に外部の電気的な少なくとも２つの接続導体を成形し、接続導体はチップ窓と部分的にオーバーラップしている。このような構成は例えば、電気的な少なくとも２つの接続導体を同一の側に配置されてなる半導体チップに適している。このようなチップはチップ窓内で接点と一緒に接続導体上に組み付けられて電気的に接続される。このようにして、パターン形成された接続導体層、パターン形成された支持体層及び半導体チップから成るユニットは続いて射出成形金型内に装着され、射出成形金型内で半導体チップは被覆材料によって射出成形被覆され、該被覆材料は続いて少なくとも部分的に硬化される。
【００２５】
複数の半導体素子の同時的な製造のための方法においては、１つの実施態様では、１つの工程で、接続導体層及び支持体層から成る複合体に、それぞれ少なくとも１つのチップ窓、少なくとも１つの導線接続窓及び外部の電気的な少なくとも２つの接続導体の備えられた複数の素子領域から成る１つの区画を形成し、別の工程で、複数の半導体チップをチップ窓内に組み込み、かつ半導体チップの電気的な接点をボンディングワイヤによって外部の電気的な接続導体に接続し、別の工程で、区画を１つの射出成形金型内に装着し、射出成形金型内に、区画全体にとって該区画のすべての素子領域に亘って広がっていてかつほぼもっぱら半導体チップの側で中空室を形成する唯一のキャビティーを設けてあり、別の工程で、被覆材料をキャビティー内に射出して、そこで少なくとも部分的に硬化させ、続いて、区画を射出成形金型から取り出して、被覆材料及び支持体層の切断によって、互いに分離された半導体素子に個別化するようになっており、別の実施態様では、１つの工程で、接続導体層及び支持体層から成る複合体に、それぞれ少なくとも１つのチップ窓及び外部の電気的な少なくとも２つの接続導体の備えられた複数の素子領域から成る１つの区画を形成し、別の工程で、複数の半導体チップをチップ窓内に組み込み、かつ所属の接続導体に接続し、別の工程で、区画を１つの射出成形金型内に装着し、射出成形金型内に、区画全体にとって該区画のすべての半導体チップに亘って広がっていてかつほぼもっぱら半導体チップの側で中空室を形成する唯一のキャビティーを設けてあり、別の工程で、被覆材料をキャビティー内に射出して、そこで少なくとも部分的に硬化させ、続いて、区画を射出成形金型から取り出して、被覆材料及び支持体層の切断によって、互いに分離された半導体素子に個別化するようになっている。有利な実施態様では、接続導体層及び支持体層から成るラミネートストリップに、それぞれ複数の素子領域から成る複数の区画を形成し、この場合に各区画において各素子領域は、それぞれ少なくとも１つのチップ窓及び外部の電気的な少なくとも２つの接続導体を有している。次いで前述の方法と同様に各チップ窓内にそれぞれ少なくとも１つの半導体チップを組み込む。区画の射出成形被覆及び個別化は、前述の方法と同じ形式で行われる。
【００２６】
本発明に基づく該方法は、基板フレーム上に発光ダイオードを組み付けてなる発光ダイオード素子の製造に特に適している。１つの実施態様では、発光ダイオードチップはエピタキシャル層を外部の電気的な接続導体に向けて、該接続導体上に組み付けられる。
【００２７】
接続導体層（有利にはパターン形成された金属シートから成る）及び支持体層（有利にはパターン形成されたプラスチックシートから成る）を備えていて区画（該区画内に複数の素子領域が設けられている）を成形されている基板フレームストリップにおいて、接続導体層は隣接のそれぞれ２つの素子領域間の切断線に沿って少なくとも部分的に除去されている。接続導体層の切断線に沿った除去は、区画の射出成形被覆の後の基板フレームの分割切断（個別化）を容易にする。本発明に基づく上記方法において、支持体層はパターン形成の前には少なくとも、パターン形成すべき領域を、未硬化でエッチング可能なプラスチック層から成っていて、接触窓の面及び必要に応じて後で除去すべきほかの領域を除いて、硬化され、かつ、接触窓の硬化されていない領域は続いて除去され、この場合に１つの実施態様では、プラスチック層のパターン形成のために、まずプラスチック層上にマスク層、殊にフォトレジスト層を施しかつパターン形成して、若しくはパターン形成されたマスク層を設けて、接触窓の領域をマスク層によって遮蔽し、プラスチック層は接続導体層に残すべき領域を硬化されて、次いで少なくとも接触窓の領域でフォトレジスト層及びその下にあるプラスチック層を接続導体層から除去し、別の実施態様では、プラスチック層のパターン形成のために、まずプラスチック層の上にフォトマスクを配置して、フォトマスクによって接触窓の領域を遮蔽し、プラスチック層は接続導体層に残すべき領域を硬化されて、次いでフォトマスクを外し、続いて接触窓の領域でプラスチック層を接続導体層から除去するようになっている。有利な実施態様では、プラスチックシートはフォトリソグラフィ技術によってパターン形成されている。
【００２８】
接触窓は、チップ組み付け及び導線敷設位置の調節の際の容易な監視を可能にする。チップ組み付け位置及び／又は導線敷設位置の不当に大きな誤差は迅速に識別可能であり、それというのは半導体チップ若しくは接続導線は組み付けの後に接触窓の縁部に載っている場合にはシートに付着しないからである。このことは構成寸法を小さくすればするほど重要であり、それというのは一面で素子の信頼性は、チップ封体の容積を小さくすればするほどチップ組み付けの調節誤差によって大きく損なわれ、かつ他面で調節誤差を直ちに識別できない場合の不良品量は素子の高いパッケージ密度ひいては基板フレーム帯材の単位長さ当たりに形成される素子の数量の大きいことに基づき極めて大きくなるからである。
【００２９】
本発明の有利なさらなる構成は図示の実施例に関連して説明する。
【図面の簡単な説明】
【００３０】
【図１】本発明の方法に基づき成形された半導体素子の第１の実施例の概略断面図
【図２】本発明の方法に基づき成形された半導体素子の第２の実施例の概略断面図
【図３Ａ】本発明に基づく方法の１つの実施例の第１の製造工程を示す概略図
【図３Ｂ】本発明に基づく方法の１つの実施例の第２の製造工程を示す概略図
【図３Ｃ】本発明に基づく方法の１つの実施例の第３の製造工程を示す概略図
【図３Ｄ】本発明に基づく方法の１つの実施例の第４の製造工程を示す概略図
【図３Ｅ】本発明に基づく方法の１つの実施例の第５の製造工程を示す概略図
【図３Ｆ】本発明に基づく方法の１つの実施例の第６の製造工程を示す概略図
【図４Ａ】本発明に基づく方法の別の実施例の第１の製造工程を示す概略図
【図４Ｂ】本発明に基づく方法の別の実施例の第２の製造工程を示す概略図
【図４Ｃ】本発明に基づく方法の別の実施例の第３の製造工程を示す概略図
【図４Ｄ】本発明に基づく方法の別の実施例の第４の製造工程を示す概略図
【図４Ｅ】本発明に基づく方法の別の実施例の第５の製造工程を示す概略図
【図５Ａ】本発明に基づく基板フレームの概略的な下面図
【図５Ｂ】本発明に基づく基板フレームの概略的な平面図
【図６Ａ】射出成形被覆された半導体チップを備える基板フレームストリップの一部分の概略的な平面図
【図６Ｂ】射出成形被覆された半導体チップを備える基板フレームストリップの一部分の概略的な下面図
【図７】基板フレームストリップの装着されている射出成形金型の部分的な概略断面図
【図８】射出成形被覆された半導体チップを備える基板フレームストリップの部分的な概略断面図
【発明を実施するための形態】
【００３１】
図示の実施例で同じ機能の構成部分（構成要素）には同じ符号を付けてある。
【００３２】
図１若しくは図２に示す表面実装可能な半導体素子、例えば例として光を発する半導体素子のための基板フレーム１０の製造方法は、通常は次のような工程を有しており、即ち
ａ）電気絶縁性の支持体層１０１及び導電性の接続導体層１０２（これに適した材料は、例えば銅及び銅合金）から成る層複合体の製造、支持体層は有利にはポリイミド若しくは、ポリイミド含有の材料から成るプラスチック・シートである（図３ａ及び図４ａ）、
ｂ）マスク及びエッチングによる支持体層１０１のパターン形成、この場合、支持体層内に第１の接触窓７及び第２の接触窓８を形成して、該接触窓は後の第１の接続導体２及び第２の接続導体３に通じ（図３ｂ〜図３ｄ及び図４ｂ〜図４ｃ）、
ｃ）マスク及びエッチングによる接続導体層１０２のパターン形成、この場合、第１の電気的な接続導体２及び第２の電気的な接続導体３を形成して、該接続導体は第１の接触窓７若しくは第２の接触窓８を介して電気的に接続可能であり（図３ｅ〜図３ｆ及び図４ｄ〜図４ｅ）
工程ｃ）は変化例として工程ｂ）の前に行われてよい。接続支持体層１０１の厚さは３０μｍ乃至６０μｍであり、このことは接続導体層１０２の厚さにも当てはまる。
【００３３】
支持体層１０１はパターン形成の前には少なくともパターン形成すべき領域をまだ硬化されておらずに、適当な溶剤によって除去可能であり、接触窓７，８の面を除いてかつ必要に応じて後でさらに除去すべき残りの領域を除いて溶解の前に硬化される。支持体層の硬化されていない領域は後で除去される。
【００３４】
プラスチック層のパターン形成のために、まずプラスチック層上にフォトレジスト層１０３を形成し（図３ｂ）、フォトレジスト層は公知の方法でパターン形成されて、接触窓７，８の領域７０，８０はフォトレジスト層１０３によって被覆されている（図３ｃ）。プラスチック層は、被覆されていない領域を有利にはＵＶ・放射１０５によって硬化される（図３ｃ）。続いて領域７０，８０でフォトレジスト層１０３及び該層の下側にあるプラスチック層は接続導体層１０２から離される。このための適当な溶剤は、例えばIPA(Isopropanol イソプロパノール)やアセトンである。
【００３５】
プラスチック層のパターン形成のために異なる例では、まずプラスチック層の上にフォトマスク１０４を配置して、フォトマスクは接触窓７，８の領域７０，８０を遮蔽している（図４ｂ）。次いでプラスチック層は、接続導体層１０２上に残されるべき領域を有利にはＵＶ・放射１０５によって硬化される（図４ｂ）。続いてフォトマスク１０４は取り除かれて、接触窓７，８の領域７０，８０でプラスチック層は適当な溶剤１０６を用いて接続導体層１０２からエッチング除去される（図４ｃ）。
【００３６】
複数の素子領域を有する導体フレームストリップ２００を製造する方法では、各素子領域に前述の方法によって少なくとも１つの接触窓７及び少なくとも２つの接続導体２，３を成形するようになっている。
【００３７】
隣接する各２つの素子領域間の切断線１１０に沿って接続導体層は有利には、接続導体層の除去された切欠き１１１，１１２を有している（図５ａ及び図６ｂ）。
【００３８】
図１に示すように少なくとも１つの発光ダイオードチップ１若しくはレーザーダイオードチップ、該半導体チップ１の少なくとも２つの接点４，５に接続された少なくとも２つの接続導体２，３並びに、接続支持体９及びチップ被覆体６から成るチップケーシング１１を備えた発光性の表面実装可能な構成素子の製造のための１つの方法では、
ａ）接続導体層１０２上に支持体層１０１を形成し、次いで支持体層１０１内に少なくとも１つのチップ窓７及び少なくとも１つの導線窓８をパターン形成しかつ接続導体層１０２内に外部の電気的な接続導体２，３をパターン形成し；
ｂ）半導体チップ１をチップ窓７内に組み込み；
ｃ）半導体チップ１の少なくとも１つの電気的な接点５を、ボンディングワイヤ５０によって導線窓８を介して接続導体３に電気的に接続し；
ｄ）パターン形成された接続導体層１０２、パターン形成された支持体層１０１、半導体チップ１及びボンディングワイヤ５０から成るユニットを射出成形金型内に装着し、
ｅ）半導体チップ１をボンディングワイヤ５０と一緒に被覆材料６によって射出成形被覆し、次いで被覆材料を少なくとも部分的に硬化する。
【００３９】
この種の構成素子の大量生産のためには、接続導体層１０２及び支持体層１０１から成る積層ストリップ内に、それぞれ少なくとも１つのチップ窓７、少なくとも１つの導線接続窓８及び少なくとも２つの接続導体２，３から成る複数の素子領域２０２を備えた区画２０１が成形される（図６ａ及び図６ｂ、参照）。半導体チップ１をチップ窓７内に組み込みかつ半導体チップ１と接続導体２，３とを電気的に接続した後に、各区画（フィールド）は射出成形金型５００（図７）内に装着されるようになっており、射出成形金型は、各区画２０１にとって該各１つの区画２０１のすべての素子領域２０２に亘って広がっていてかつもっぱら半導体チップ１の側で空間を成すそれぞれ唯一のキャビティー５０１を有している。被覆材料６０をキャビティー５０１内に射出しかつ少なくとも部分的に硬化させた後に、区画２０１は射出成形金型５００から取り出されて、被覆材料６０及び支持体層１０１の分割によって、互いに分離された半導体素子に個別化される。
【００４０】
少なくとも１つの発光ダイオードチップ１若しくはレーザーダイオードチップ１、該半導体チップ１の電気的な少なくとも２つの接点４，５に接続された少なくとも２つの接続導体２，３及び、接続支持体９及びチップ被覆体６から成るチップケーシング１１を備えた図２に示す自発光式の表面実装可能な素子の製造のための方法は、前述の方法に対してもっぱら次のことによって異なっており、即ち、各素子領域は１つのチップ窓のみを有し、導線接続窓を有しておらず、チップ１は反転されてチップ窓７内で、光の放出されるエピタキシャル側を接続導体２，３に向けて該接続導体上に組み付けられる。電気的な両方の接点４，５はチップ１の同じ側に存在している。接点４は接続導体２に接触し、かつ接点５は接続導体３に接触している。
【００４１】
支持体層は、前に述べてあるように有利にはＵＶ・放射（ＵＶ・照射）によって硬化可能である。別の例として支持体層は熱放射によって硬化可能であってよい。支持体層は有利にはポリイミド・モノマーから成っている。
【００４２】
本発明に基づく方法は有利には、電磁的なビームを放出及び／又は受け取る１つ若しくは複数の半導体チップを含む構成素子の製造のために適している。該方法は特に、寸法０４０２（０．５ｍｍ×１．０ｍｍに相当）若しくはそれより小さくかつ高さ４００μｍ、特に３５０μｍ以下のケーシング形状を有するルミネセンスダイオード・素子の製造に適している。
【００４３】
光電式の構成素子においては、チップ被覆体若しくはチップ封止体は、電磁ビームを透過させる材料から、発光の場合に特に透明若しくは半透明な材料から形成される。有利な被覆材料は透明なプラスチック材料である。このような材料は知られているので、詳細は省略する。
【００４４】
混合色の光を放出するルミネセンスダイオード素子の製造のためには、チップ被覆体は発光物質を混合されており、発光物質はルミネセンスダイオードチップから放出された電磁ビームの少なくとも一部分を吸収して、次いで異なる波長及び色の電磁ビームを放出する。
【００４５】
キャビティー内への被覆材料の射出は有利には側面からスリットノズルを介して行われる。被覆材料を少なくとも部分的に硬化させた後に、区画は射出成形金型から取り出されて、素子領域間でチップ被覆材料及び基板フレームを分割することによって個別の半導体素子に個別化される。
【００４６】
チップ被覆は有利には半導体チップ上及び必要に応じて１つ若しくは複数のボンディング線上の中央領域で、中央領域の周囲の縁部区分よりも大きな厚さで形成されている。このために、キャビティー５０１は、平面で見て各半導体チップ１と合致する、即ち覆い重なる複数の凹設部５０２を有している。これによって、被覆材料の体積は被覆材料の厚さを、許される領域、即ち縁部区分で、半導体チップの領域及び必要に応じて半導体チップへの１つ若しくは複数のボンディング線５０の領域、即ち中央領域よりも小さくすることに基づき、減少されている。その結果、製造過程中に基板フレーム用積層板とチップ被覆との異なる熱膨張に起因する素子・区画の反りは避けられる。
【００４７】
有利には区画の各１つの半導体チップ上にそれぞれ個別の１つの凹設部５０２を設けてあり、これによって被覆材料は射出成形の後に、並べて配置された複数の隆起部５１を有し、即ち板チョコレートに類似の構造パターンを有している（図８、参照）。
【００４８】
区画の個別化は有利には、被覆材料及び基板フレームを隆起部５１間の溝５２で分割切断することによって行われる。
【００４９】
有利には射出成形金型５００内への区画の装着の前に、基板フレーム上への被覆材料の付着の改善に役立つ付着媒体を支持体層１０１に塗布するとよい。このために、有利には上塗り用PIワニスを用いるとよい。
【００５０】
個別化の後の半導体素子の技術的に簡単な取り扱いを目的として、基板フレームは射出成形金型内への装着の前に裏面に補助シート４００を積層されてよい。補助シートは一面では接続導体２，３を機械的な損傷（引っ掻き）に対して保護し、かつ他面では接続導体を被覆材料の不都合な付着に対して、即ち基板フレームストリップの裏面への射出漏れに対して保護している。
【００５１】
補助シートは有利には、被覆材料と類似の熱膨張係数若しくは大きな熱膨張係数を有していて、区画の射出成形被覆の後に行われる被覆材料の硬化及び／又は冷却に際して被覆材料の、基板フレームよりも大きい収縮に起因して生じる区画の反りに抗して作用するようになっている。
【００５２】
原理的に同じ目的で、ラミネートストリップは区画の外側に、異なる熱膨張及び／又は材料収縮に起因して生じる応力を減少させるために孔、貫通開口及び／又はスリットを有していてよい。
【００５３】
別の手段として若しくは付加的な手段として、反らせ形の射出成形金型を用いることも可能であり、該射出成形金型内では区画は、後で熱膨張係数の大きな材料を装填される側から見て凸面状に湾曲されている。
【００５４】
半導体素子の電気的及び／又は光学的なテストを可能にするために、区画は個別化の前に被覆側にシートを被着され、次いで必要に応じて補助シートは基板フレームの裏面側から剥がされる。半導体素子の光学的な測定を必要とする場合には、シートは有利には電磁線を透過させるものであり、測定はシートを通して行われる。
【００５５】
前述のすべての方法において、区画の個別化（分割切断）は有利には、鋸切断、レーザー切断及び／又は水流ジェット切断によって行われる。
【００５６】
本発明は図示の実施例に限定されるものではなく、本発明の前述の実施例並びに請求項に記載の各手段は、個別に用いて、若しくは適切に組み合わせて用いて実施され得るものである。
【符号の説明】
【００５７】
２，３  接続導体、  ４，５  接点、  ６  チップ被覆体、  ７，８  接触窓、  ９  接続支持体、  １０  基板フレーム、  ５１  隆起部、  ５２  溝、  ６０  被覆体、  ７０，８０  領域、  １０１  支持体層、  １０２  接続導体層、  １０３  フォトレジスト層、  １０４  フォトマスク、  １１０  切断線、  １１１，１１２  切欠き、  ２０１  区画、  ２０２  素子領域、  ４００  補助シート、  ５００  射出成形金型、  ５０１  キャビティー
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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