(57)【要約】【課題】画像増強器および画像増強器を製造する方法に関し、電子利得素子の出力面が電子感知素子（例えば、撮像素子）の入力面に近接して配置されることを目的とする。【解決手段】画像増強器は、出力面を有するマイクロチャネルプレート（ＭＣＰ）等の電子利得素子52と、外面を有するセラミック基板60とを備え、ＭＣＰの出力面とセラミック基板の外面とが互いに向かい合う。撮像素子（電子感知素子）56はセラミック基板内に埋め込まれ、撮像素子の入力面はＭＣＰの出力面から光を受け取るように露出している。撮像素子の入力面とセラミック基板の外面とが同じ平面に位置するように方向付けられる。撮像素子の入力面とセラミック基板の外面とは、ＭＣＰの出力面から非常に近い距離に配置される。撮像素子は入出力パッドを有し、セラミック基板は入出力パッドを有する。導電性エポキシは、撮像素子の入出力パッドをセラミック基板の入出力パッドに接続する。【選択図】図５
2010021133.tif 000002
【特許請求の範囲】
【請求項１】
出力面を有するマイクロチャネルプレート（ＭＣＰ）と、
外面を有するセラミック基板とを備え、
前記マイクロチャネルプレート（ＭＣＰ）の前記出力面と前記セラミック基板の前記外面とが互いに向かい合うように方向付けられており、
撮像素子が前記セラミック基板内に実質上埋め込まれており、
前記撮像素子の入力面は、前記マイクロチャネルプレート（ＭＣＰ）の前記出力面から電子を受け取るように露出していることを特徴とする画像増強器。
【請求項２】
前記撮像素子の前記入力面と前記セラミック基板の前記外面とが、実質上同じ平面に位置するように方向付けられている、請求項１に記載の画像増強器。
【請求項３】
前記撮像素子の前記入力面と前記セラミック基板の前記外面とが、前記マイクロチャネルプレートの前記出力面から０．００５インチ（０．１２７ｍｍ）以内の距離に配置される、請求項１に記載の画像増強器。
【請求項４】
前記撮像素子が入出力パッドを有し、
前記セラミック基板が他の入出力パッドを有し、
導電性エポキシが、前記撮像素子の各々の入出力パッドを前記セラミック基板の各々の入出力パッドに接続する、請求項１に記載の画像増強器。
【請求項５】
前記撮像素子が入出力パッドを有し、
前記セラミック基板が他の入出力パッドを有し、
多数の導電性エポキシが、前記撮像素子の多数の入出力パッドを前記セラミック基板の多数の入出力パッドに接続する、請求項１に記載の画像増強器。
【請求項６】
前記撮像素子がＣＭＯＳ（相補型金属酸化膜半導体）素子を有する、請求項１に記載の画像増強器。
【請求項７】
前記撮像素子がＣＣＤ（電荷結合素子）を有する、請求項１に記載の画像増強器。
【請求項８】
前記セラミック基板が、所定の深さの座部を有するポケットを有し、
前記撮像素子が前記ポケット内に受け入れられるように構成されており、
前記撮像素子の底面が前記座部の上部に直接配置され、
前記セラミック基板の上面と前記撮像素子の前記入力面とが、実質上同一平面上にある、請求項１に記載の画像増強器。
【請求項９】
前記撮像素子を前記セラミック基板に電気的に接続するために、（ａ）前記撮像素子の前記入力面上に配置された入出力パッドと、（ｂ）前記セラミック基板の前記上面上に配置された入出力パッドとの間に差し渡された導電性エポキシを有する、請求項８に記載の画像増強器。
【請求項１０】
前記ポケット内に配置された非導電性エポキシを有し、
前記非導電性エポキシは、（ａ）前記ポケット内に挿入された前記撮像素子の端面と、（ｂ）前記ポケットの壁との間の間隙を充填するように構成される、請求項９に記載の画像増強器。
【請求項１１】
出力面を有する電子利得素子と、
前記電子利得素子の前記出力面から光を受け取るための入力面であって、前記電子利得素子の前記出力面の下に配置された入力面を有する電子感知素子と、
前記電子感知素子を収容するために、前記電子利得素子の前記出力面の下に配置されたセラミック基板とを備え、
前記セラミック基板の上面が、前記電子感知素子の前記入力面と実質上同一平面上にあることを特徴とする画像増強器。
【請求項１２】
前記セラミック基板が、前記電子感知素子を収容するためのポケットを有し、
前記ポケットは、前記セラミック基板の前記上面と前記電子感知素子の前記入力面とが実質上同一平面上になるような所定の深さを有している、請求項１１に記載の画像増強器。
【請求項１３】
前記セラミック基板の前記上面上に配置された入出力パッドと、
前記電子感知素子の前記入力面上に配置された入出力パッドと、
前記セラミック基板の前記入出力パッドと前記電子感知素子の前記入出力パッドとを電気的に接続するための多数の導電性エポキシの差し渡し部分とを有する、請求項１１に記載の画像増強器。
【請求項１４】
少なくとも１つの導電性エポキシの差し渡し部分に対する支持を提供するために、前記少なくとも１つの導電性エポキシの差し渡し部分の下に配置された非導電性エポキシをさらに有する、請求項１３に記載の画像増強器。
【請求項１５】
前記電子感知素子が撮像素子であり、
前記電子利得素子がマイクロチャネルプレート（ＭＣＰ）である、請求項１１に記載の画像増強器。
【請求項１６】
画像増強器を製造する方法であって、
セラミック基板内にポケットを形成するステップと、
前記セラミック基板の前記ポケット内に撮像素子を収容するステップと、
前記セラミック基板の前記入出力パッドと前記撮像素子の入出力パッドとの間に導電性エポキシを差し渡すステップとを有することを特徴とする、画像増強器を製造する方法。
【請求項１７】
前記ポケットを形成する前記ステップが、前記ポケット内に所定の深さの座部を形成するステップを含み、
前記撮像素子を収容する前記ステップが、前記撮像素子の上面と前記セラミック基板の上面とが同一平面上になるように、前記ポケット内の前記座部の上部に前記セラミック基板を配置するステップを含む、請求項１６に記載の画像増強器を製造する方法。
【請求項１８】
前記撮像素子がＣＣＤ（電荷結合素子）またはＣＭＯＳ（相補型金属酸化膜半導体）素子のいずれかである、請求項１６に記載の画像増強器を製造する方法。
【請求項１９】
前記方法が、さらに、
前記セラミック基板の縁端部と前記撮像素子の縁端部との間に形成された間隙内に非導電性エポキシを挿入するステップを有し、
前記導電性エポキシを差し渡す前記ステップが、前記非導電性エポキシにより充填された前記間隙全体にわたって、水平方向に前記導電性エポキシを差し渡すステップを含む、請求項１６に記載の画像増強器を製造する方法。
【請求項２０】
前記方法が、さらに、前記セラミック基板の前記ポケット内に前記撮像素子を収容した後に、マイクロチャネルプレート（ＭＣＰ）の出力面を前記撮像素子の入力面に近接して配置するステップを有する、請求項１６に記載の画像増強器を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、画像増強管等の真空素子に関し、より特定的には、画像増強器および画像増強器を製造する方法に関するものである。さらに詳しく言えば、本発明は、ＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体）撮像素子等の電子感知素子に密接して接触するように構成された、マイクロチャネルプレート（microchannel plate：ＭＣＰ）のような電子利得素子に関するものである。
【背景技術】
【０００２】
画像増強素子は、ＣＭＯＳ素子またはＣＣＤ（charge coupled device：電荷結合素子）のようなソリッドステートセンサを使用することがある。画像増強素子は、低輝度の光を増幅したり、非可視光線を標準の可視画像に変換したりする。画像増強素子は、多くの産業用および軍事用の用途を有する。例えば、画像増強管は、航空機操縦士の夜間視力の向上、天文学的事象の撮影、および夜盲症患者への夜間視力の提供のために使用されることがある。
【０００３】
一般に、カメラ用画像増強管、ソリッドステートＣＭＯＳ（相補型金属酸化膜半導体）およびＣＣＤ（電荷結合素子）センサ、ならびにハイブリッドＥＢＣＣＤ／ＣＭＯＳ（electronic bombarded CCD or CMOS：電子衝撃ＣＣＤまたはＣＭＯＳ）センサといったような、３つの種類の画像増強素子が存在する。
【０００４】
図１を参照すると、一般に参照番号１０として表される画像増強管の概略図が示されている。図示するように、物体１２から反射された光エネルギー１４は、光電陰極１６に入射する。光電陰極１６は、入力面１６ａ上で入射エネルギーを受け取り、出力面１６ｂ上で、放出電子として、エネルギーを出力する。参照番号２０として表される、光電陰極１６から放出される出力電子は、ＭＣＰ１８等の電子利得素子への入力として提供される。ＭＣＰは、入力面１８ａおよび出力面１８ｂを有する。電子が入力面１８ａに衝撃を与える際に、ＭＣＰ１８のマイクロチャネル２２内で２次電子が生成される。ＭＣＰは、入力面１８ａに入力される各々の電子に対して数百個の電子を生成する。
【０００５】
図示しないが、ＭＣＰ１８は、通常１０００ボルト（Ｖ）以上の、入力面１８ａと出力面１８ｂとの間の電位差の影響下にある。この電位差は電子の増倍を可能にする。電子２４はＭＣＰ１８から出力されて、ソリッドステート電子感知素子２６に入射する。電子感知素子２６は、例えば、ＣＭＯＳ撮像素子でもよく、図１に示すように、入力面２６ａおよび出力面２６ｂを有する。電子感知素子２６は、ＣＭＯＳ製造工程を使用して、集積回路として製造されることが可能である。
【０００６】
一般に、ＣＭＯＳ撮像素子は電子感知要素を利用する。入力面２６ａは、ＭＣＰ１８から受け取った電子を感知することが可能な活性感受範囲（active receive area）を含む。電子感知要素の出力信号は、電子感知要素が受け取った電子の量にその大きさが比例する信号として、出力面２６ｂ（実際にはセラミックヘッダの出力面）に提供することができる。電子の数は、光電陰極に入射する光子に比例する。ＣＭＯＳ撮像素子は、ＣＣＤ処理工程により製造された撮像素子と比較して、使用される電力が少なく、製造コストが安い。
【０００７】
ＣＭＯＳ撮像素子２６の出力は、増強された画像信号を生成し、この画像信号はバスを介して、画像表示装置２８に送信され得る。ＣＭＯＳ撮像素子２６の出力は、代替的には、メモリ素子（図示せず）内に格納され得る。
【０００８】
入力面１６ａでの画像増強管の入力と出力面２６ｂでの画像増強管の出力との間の電子の増倍を促進するために、真空ハウジングが提供される。図示するように、光電陰極１６、ＭＣＰ１８（または他の電子利得素子）およびＣＭＯＳ撮像素子２６（または他の電子感知素子）は、真空ハウジング２９内に実装される。真空ハウジングの提供に加えて、ＣＭＯＳ撮像素子の入力面２６ａとＭＣＰの出力面１８ｂとは、互いに物理的に非常に近接した間隔を有する必要がある。
【０００９】
ＣＭＯＳ撮像素子の従来のシリコンダイは、例えば、増強された画像信号を出力するために撮像素子の入力面の上でループをなすワイヤを有するので、上記のような近接した間隔は問題となる。このようなワイヤは、シリコンダイから広がって入力面の上でループをなすので、シリコンダイを保持するセラミックキャリア上で上記ワイヤがボンディングパッドに接続されるまでは、ＭＣＰの出力面に近接した間隔で撮像素子の入力面を配置することは困難である。
【００１０】
一例として、従来のシリコンダイを図２および図３に示す。図示するように、チップ３０は、セラミックキャリア３４（本願明細書ではセラミックヘッダ３４とも呼ばれる）に取り付けられたシリコンダイ３２を有する。シリコンダイは、入出力（Ｉ／Ｏ）信号を提供するための端子パッド３６のアレイを有する。数百個の端子パッド３６が通常、シリコンダイ３２の周辺に配置される。また一方で、図２および図３には、セラミックキャリア３４上に配置された入出力（Ｉ／Ｏ）パッド３８のアレイも示されている。リード線またはワイヤ４０は、Ｉ／Ｏパッド（端子パッド）３６とＩ／Ｏパッド３８との間のワイヤの超音波接合によって取り付けられ、両者間の電気的接続を形成する。セラミックキャリア３４の底部から複数のピン４２が延びており、図２および図３に示すように、これらのピンはビアホール（例えば、３９ａおよび３９ｂ）を介してボンディングパッド（Ｉ／Ｏパッド）３８のアレイに接続される。このようにして、シリコンダイ３２上のボンディングパッド（端子パッド）３６と複数のピン４２でのチップの入出力部との間の電気的接続が形成される。
【００１１】
従来の代表的な構成では、図３に示すように、ワイヤ４０はシリコンダイ３２の平らな上面の上でループをなした後、セラミックキャリア３４に向かって下降する。シリコンダイ３２の上でのこのようなワイヤのループは、（例えば）従来のＣＭＯＳ撮像素子の場合、シリコンダイ３２の上部活性表面の領域と電子利得素子１８の出力面の領域との間の近接した垂直方向の配置を妨げる。図４に最も良く示されているように、電子利得素子１８の出力面１８ｂは、シリコンダイ３２の入力面の領域に対し垂直方向にごく近接した状態で配置される。しかしながら、ワイヤ４０がループをなしているために、出力面１８ｂとシリコンダイ３２の上面との間の垂直空間を減少させることはできない。ワイヤボンディング部の側面の形状は、最も低い場合でも、ワイヤボンディング部の高さに、ワイヤがシリコンの表面に接触して短絡することがないようにするだけの垂直方向の隙間を加えた高さに制限される。さらに、この垂直方向の隙間も、ボンディングワイヤのループの高さに、電子利得素子の出力面と電子感知素子の入力面との間の電圧の隔離を保証するために必要な距離を加えた距離に制限される。
【００１２】
以下説明するように、本発明は、電子感知素子を受け入れて、この電子感知素子と電子利得素子（例えば、ＭＣＰ）との間の密な境界面、またはわずかな隙間を許容することができるようなポケットを当該電子感知素子に提供することによって、上記の欠点（問題点）に対処するようにしている。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
要するに、本発明の目的は、電子利得素子（例えば、ＭＣＰ）の出力面が電子感知素子（例えば、撮像素子）の入力面に近接して配置されることを可能にするような画像増強器および画像増強器を製造する方法を提供することにある。
【課題を解決するための手段】
【００１４】
前述のような要求およびその他の要求を満足させ、かつ、上記目的を達成するために、本発明は、出力面を有するマイクロチャネルプレート（ＭＣＰ）と、外面を有するセラミック基板とを備える画像増強器を提供する。ＭＣＰの出力面とセラミック基板の外面とが互いに向かい合うように方向付けられる。撮像素子は、セラミック基板内に実質上埋め込まれており、撮像素子の入力面はＭＣＰの出力面から光を受け取るように露出している。
【００１５】
撮像素子の入力面とセラミック基板の外面とが、実質上同じ平面に位置するように方向付けられている。撮像素子の入力面とセラミック基板の外面とが、ＭＣＰの出力面から０．００５インチ（０．１２７ｍｍ）以内の距離に配置される。
【００１６】
撮像素子は入出力パッドを有し、セラミック基板は他の入出力パッドを有する。導電性エポキシが、撮像素子の各々の入出力パッドをセラミック基板の各々の入出力パッドに接続する。多数の導電性エポキシが、撮像素子の多数の入出力パッドをセラミック基板の多数の入出力パッドに接続してもよい。
【００１７】
撮像素子はＣＭＯＳ（相補型金属酸化膜半導体）素子またはＣＣＤ（電荷結合素子）を有してもよい。
【００１８】
セラミック基板は、所定の深さの座部を有するポケットを有する。撮像素子は、ポケット内に受け入れられるように構成されており、撮像素子の底面は、座部の上部に直接配置される。セラミック基板の上面と撮像素子の入力面とが、実質上同一平面上にある。撮像素子をセラミック基板に電気的に接続するために、導電性エポキシが、（ａ）撮像素子の入力面上に配置された入出力パッドと、（ｂ）セラミック基板の上面上に配置された入出力パッドとの間に差し渡される。非導電性エポキシをポケット内に配置してもよい。非導電性エポキシは、（ａ）ポケット内に挿入された撮像素子の端面と、（ｂ）ポケットの壁との間の間隙を充填するように構成される。
【００１９】
本発明の別の実施形態は、出力面を有する電子利得素子と、電子利得素子の出力面から光を受け取るための入力面であって、電子利得素子の出力面の下に配置された入力面を有する電子感知素子とを備える画像増強器を具備する。この画像増強器において、セラミック基板が、電子感知素子を収容するために、電子利得素子の出力面の下に配置される。セラミック基板の上面は、電子感知素子の入力面と実質上同一平面上にある。セラミック基板は、電子感知素子を収容するためのポケットを有する。ポケットは、セラミック基板の上面と電子感知素子の入力面とが実質上同一平面上になるような所定の深さを有している。入出力パッドが、セラミック基板の上面上に配置される。他の入出力パッドが、電子感知素子の入力面上に配置される。セラミック基板の入出力パッドと電子感知素子の入出力パッドとを電気的に接続するための多数の導電性エポキシの差し渡し部分が含まれる。少なくとも１つの導電性エポキシの差し渡し部分に対する支持を提供するために、少なくとも１つの導電性エポキシの差し渡し部分の下に非導電性エポキシが配置される。
【００２０】
本発明のさらに別の実施形態は、画像増強器を製造する方法である。本方法は、セラミック基板内にポケットを形成するステップと、セラミック基板のポケット内に撮像素子を収容するステップと、セラミック基板の入出力パッドと撮像素子の入出力パッドとの間に導電性エポキシを差し渡すステップとを有する。
【００２１】
上記ポケットを形成するステップは、ポケット内に所定の深さの座部を形成するステップを含み、上記撮像素子を収容するステップは、撮像素子の上面とセラミック基板の上面とが同一平面上になるように、ポケット内の座部の上部にセラミック基板を配置するステップを含む。
【００２２】
画像増強器を製造する方法は、セラミック基板の縁端部と撮像素子の縁端部との間に形成された間隙内に非導電性エポキシを挿入するステップを有してもよい。さらに、上記導電性エポキシを差し渡すステップは、非導電性エポキシにより充填された間隙全体にわたって、水平方向に導電性エポキシを差し渡すステップを含む。セラミック基板のポケット内に撮像素子を収容した後に、ＭＣＰの出力面は、撮像素子の入力面に近接して配置される。
【００２３】
本発明は、下記の図面に関連して以下の詳細な説明を読むことによって理解されるであろう。
【図面の簡単な説明】
【００２４】
【図１】電子利得素子および電子感知素子を有する、一般の画像増強管の概略的なブロック図である。
【図２】セラミックヘッダおよびボンディングワイヤが図示されている、従来の方法により形成された電子感知素子の上面図である。
【図３】図２に示す電子感知素子の断面図である。
【図４】画像増強管内で互いに一体化されたときに、電子利得素子の下で当該電子利得素子に対し垂直方向にごく近接した間隔にある従来の電子感知素子の断面図である。
【図５】本発明の実施形態に係る、電子利得素子の下で当該電子利得素子に対し垂直方向にごく近接した間隔にある電子感知素子の断面図である。
【図６】本発明の実施形態に係る、図５に示すヘッダに電子利得素子を電気的に接続するための導電性エポキシ／導電性ペーストの上面断面図である。
【図７】本発明の実施形態に係る、ＣＭＯＳ素子とヘッダとの間に差し渡された導電性エポキシ／導電性ペーストの断面図である。
【図８】本発明の電子感知素子を製造する場合の様々な段階を示す機能フロー図である。
【発明を実施するための形態】
【００２５】
ここで図５および図６を参照すると、一般に参照番号５０として表される、例示的な画像増強器が示されている。画像増強器５０は、参照番号５２として表される電子利得素子（例えば、マイクロチャネルプレート（ＭＣＰ））を有する。さらに、画像増強器５０は、セラミック基板６０内に配置された、参照番号５６として表される電子感知素子をも有する。電子感知素子５６は、例えば、ソリッドステートＣＭＯＳ（相補型金属酸化膜半導体）センサ、ＣＣＤ（電荷結合素子）センサ、またはハイブリッド電子衝撃ＣＣＤまたはＣＭＯＳセンサを有してもよい。
【００２６】
図示するように、電子利得素子５２は、電子感知素子５６上に配置される。電子利得素子は、一般に参照番号６２′として表される活性領域を含む。活性領域６２′の上面は、（図１で参照番号１６として表される）光電陰極から受け取った電子を感知することが可能な活性感受範囲を含む。この光電陰極は、電子利得素子５２に対し垂直に当該電子利得素子５２の上に配置される。電子利得素子５２は、その入力面上で入射エネルギーを受け取り、活性領域６２′の出力面上で、放出電子として、増幅されたエネルギーを出力する。活性領域６２′の出力面から放出される出力電子は、電子感知素子５６への入力として提供される。例えば、ＭＣＰ等の電子利得素子５２は、その入力面に入力される各々の電子に対して数百個の電子を生成する。
【００２７】
図示するように、活性領域６２′は、電子感知素子５６に対し垂直に当該電子感知素子５６の上に配置される。電子感知素子５６は、電子利得素子５２から放出される出力電子を受け取り、電子感知素子が受け取った電子の量に比例する出力信号を提供する。電子感知素子５６の上面５７とセラミック基板６０の上面５８との間の電気的接続が形成される。このことは、以下さらに説明する。
【００２８】
本発明の実施形態によれば、例えばＣＭＯＳ素子５６等の電子感知素子は、セラミック基板６０内に埋め込まれ、上面５７は、セラミック基板６０の上面５８と実質上同一平面上にある。ＣＭＯＳ素子５６は、ＣＭＯＳ素子５６の周囲に配置された端子パッドのアレイを有することが認識されるであろう。例示的な端子パッドのアレイは、端子パッド３６のアレイとして、図２に示されている。端子パッド３６のアレイは、ＣＭＯＳ素子とやりとりするための様々な入出力（Ｉ／Ｏ）信号を提供する。
【００２９】
同様に、端子パッドのアレイがセラミック基板６０上に配置される。この端子パッドのアレイは、セラミック基板（セラミックキャリア）３４の周囲に配置された、図２に示す例示的な端子パッド（Ｉ／Ｏパッド）３８のアレイと同様のものでもよい。
【００３０】
図５に最も良く示されているように、セラミック基板６０の底部から複数のピン４２が延びる。これらのピンは、ビアホール（例えば、ビアホール３９ａおよび３９ｂ）を介して、セラミック基板６０の上面５８上に配置されたボンディングパッドのアレイに電気的に接続される。
【００３１】
本発明によれば、エポキシ／ペーストの差し渡し部分（ここでは、複数の差し渡し部分の２つのみを参照番号４５ａおよび４５ｂとして示す）が、ＣＭＯＳ素子５６の上面５７上に配置されたパッドのアレイと、セラミック基板６０の上面５８上に配置されたパッドのアレイとの間に延びる。このようにして、ＣＭＯＳ素子５６のボンディングパッドとセラミック基板６０の入出力ピン４２との間の電気的接続が形成される。
【００３２】
導電体エポキシ／導電性ペーストは、標準の非導電体に銀、金または炭化物といったような、導体材料を充填することによって作製され得る。外部電源および信号源（例えば、データおよび制御信号）は、セラミック基板の底部に配置された入出力ピンを介してＣＭＯＳ素子に転送されてもよい。
【００３３】
ＣＭＯＳ素子はセラミック基板内に埋め込まれているので、ＣＭＯＳ素子とＭＣＰ５２の出力面（活性領域）６２′との間の間隙を非常に小さくすることが可能である。例えば、この間隙は、０．００５インチ（０．１２７ｍｍ）以下にすることが可能である。
【００３４】
ＣＭＯＳ素子５６とセラミック基板６０との間の電気的接続を延長するための多くのやり方が存在する。図５および図７を参照すると、ボンディングパッド６１および６２を電気的に接続するための、参照番号４５ａとして表される差し渡し部分であって、導電性エポキシ／導電性ペーストから形成された差し渡し部分の例が示されている。図示するように、ボンディングパッド６１は、セラミック基板６０の上面５８上に形成されたボンディングパッドのアレイの一部である。同様に、ボンディングパッド６２は、ＣＭＯＳ素子５６の上面５７上に形成されたボンディングパッドのアレイの一部である。
【００３５】
図７に示すように、差し渡し部分４５ａはボンディングパッド６１および６２の端部間の間隙を充填する。ボンディングパッド６１および６２は、ＣＭＯＳ素子５６がセラミック基板６０内に形成されたポケットの中に挿入されたときに、導電性エポキシ／導電性ペーストの差し渡し部分４５ａが２つのボンディングパッド間の電気的接続を提供するように位置合わせされていることが認識されるであろう。ボンディングパッド６１は、セラミック基板６０内の入出力ピン４２の少なくとも１つに電気的に接続されており、同様に、ボンディングパッド６２は、ＣＭＯＳ素子５６によって実行される少なくとも１つの機能（図示せず）に電気的に接続されている。セラミック基板６０の上面５８の上部に形成されたボンディングパッドのアレイとＣＭＯＳ素子５６の上面５７の上部に形成されたボンディングパッドのアレイとは、パッド、ストリップ、フレーム、またはセグメントといったような、任意の適切な形状を有してもよい。さらに、ボンディングパッドは、ＣＭＯＳ素子５６およびセラミック基板６０上の望ましい場所に配置されてよい。
【００３６】
差し渡し部分４５ａは多くの適切な材料を含んでもよく、例えば、差し渡し部分４５ａは、導電性接着剤を含んでもよく、それは導電性エポキシでもよい。さらに詳しく言えば、導電性エポキシは、標準エポキシに充填することによって導電性エポキシが得られるような金属元素（例えば、金および銀）、半金属、もしくは炭素等の他の材料、または、金属元素の炭化物を充填した標準のエポキシでもよい。また一方で、導電性接着剤は、導電性有機（またはポリマー）材料、または、導電性材料を充填した非導電性有機（またはポリマー）材料を含んでもよい。
【００３７】
各々の導電性エポキシ／導電性ペーストの差し渡し部分４５ａは、（図７に示すように）セラミック基板６０のポケット内の壁とＣＭＯＳ素子５６の壁（または縁端部）との間に形成された間隙６３全体にわたって延びる。導電性の差し渡し部分４５ａのための追加の支持を提供するために、本発明は、間隙６３内に充填剤として挿入された非導電性ペーストを有してもよい。非導電性ペーストは、図７に参照番号６４として示す。
【００３８】
ＣＭＯＳ素子５６上のボンディングパッド６２とセラミック基板６０上のボンディングパッド６１との間に形成された導電性の差し渡し部分の例示的な寸法が、図６に示されている。幅は０．０１０インチ（０．２５４ｍｍ）（０．００２〜０．０１２インチ（０．０５０８〜０．３０４８ｍｍ）の間で変化してもよい）として示される。長さは０．０２５インチ（０．６３５ｍｍ）（０．０１５〜０．０５０インチ（０．３８１〜１．２７ｍｍ）の間で変化してもよい）として示される。
【００３９】
ここで図８を参照すると、本発明の電子感知素子を製造する場合の様々な段階を示す機能フロー図が示されている。図示するように、最初の段階は、一般に参照番号７１として表される、何らポケットのないセラミック基板でもよい。第２の段階は、ポケット７２が形成されるように精密機械加工された後のセラミック基板７１でもよい。最終段階は、セラミック基板７１のポケット７２内に挿入された半導体素子（例えば、ＣＭＯＳ素子７３）でもよい。
【００４０】
ＣＭＯＳ素子７３とセラミック基板７１との間に形成された間隙６３の拡大図を図８の下部に示す。図示するように、間隙６３は、０．００５インチ（０．１２７ｍｍ）±（プラスまたはマイナス）０．００２インチ（０．０５０８ｍｍ）の隙間を提供するように形成されてもよい。間隙６３は、図７に示すエポキシ（非導電性ペースト）６４のような、非導電性エポキシを充填してもよい。
【００４１】
ボンディングパッド６１および６２の間の差し渡し部分４５ａを接続するための接合処理は、使用される個々の接合剤（bonding agent）に応じて、多くのやり方で実行してもよい。一例として、セラミック基板７１のポケット７２内にＣＭＯＳ素子５６を挿入した後に、ボンディングパッド６１および６２を位置合わせしてもよい。導電性の差し渡し部分４５ａ（および、当然のことながら、多数の他の差し渡し部分）は、ポンディングパッド６１および６２を電気的に接合するために、間隙６３全体にわたってペーストまたはエポキシを付着させてもよい。そして、接合剤を選択した温度で硬化させてもよい。また一方で、接合剤がＵＶ（紫外線）（またはＩＲ（赤外線））硬化性エポキシを含む場合、接合剤をＵＶ（またはＩＲ）光線によって硬化してもよい。こうした硬化の後、差し渡し部分およびボンディングパッドは、オプションの外部圧力によって押し固めてもよい。
【００４２】
本発明は、２つの素子の間の物理的な隙間が問題となるような、２つの素子の間が近接していることが必要な任意の用途のために使用され得る。物理的な隙間の問題は、必ずしも素子の上面の上でループをなすボンディングワイヤに起因するとは限らず、別の物体の上に突出する何らかの物体に起因することがある。
【００４３】
特定の実施形態を参照しながら本発明を例示し説明したが、本発明は、図示された細部に制限されることを意図するものではない。むしろ、特許請求の範囲の同等物の範囲内で、本発明から逸脱することなく、細部に様々な修正を行うことが可能である。
【図１】
2010021133.tif 000003
【図２】
2010021133.tif 000004
【図３】
2010021133.tif 000005
【図４】
2010021133.tif 000006
【図５】
2010021133.tif 000007
【図６】
2010021133.tif 000008
【図７】
2010021133.tif 000009
【図８】
2010021133.tif 000010