(57)【要約】【課題】ＳＭＴ技術を用いたときに、ＰＭＯＳを十分に保護しつつＮＭＯＳのチャネル領域に効率良く引張応力を印加できる半導体装置の製造方法を提供する。【解決手段】ＮＭＯＳおよびＰＭＯＳを含む半導体装置の製造方法であって、（ａ）半導体基板１の上面の略全体に保護膜９を形成する工程と、（ｂ）保護膜９上に、ＮＭＯＳ領域Ｓｎを露出する様にレジスト膜を形成して、ＮＭＯＳ領域Ｓｎ上の保護膜９を所定の厚さまでエッチングし、これにより保護膜９の膜厚をＮＭＯＳ領域Ｓｎ上では相対的に薄くしＰＭＯＳ領域Ｓｐ上では相対的に厚くする工程と、（ｃ）保護膜９上に、ＮＭＯＳ領域Ｓｎを被覆する様に絶縁膜を形成する工程と、（ｄ）絶縁膜を熱処理してＮＭＯＳ領域Ｓｎに引張応力を印加する工程とを備える。【選択図】図２
2010021300.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＯＳおよびＰＭＯＳを含む半導体装置の製造方法であって、
（ａ）半導体基板の上面の略全体に保護膜を形成する工程と、
（ｂ）前記保護膜上に、ＮＭＯＳ領域を露出する様にレジスト膜を形成して、ＮＭＯＳ領域上の前記保護膜を所定の厚さまでエッチングし、これにより前記保護膜の膜厚をＮＭＯＳ領域上では相対的に薄くしＰＭＯＳ領域上では相対的に厚くする工程と、
（ｃ）前記保護膜上に、ＮＭＯＳ領域を被覆する様に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜を熱処理してＮＭＯＳ領域のみに引張応力を印加する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
工程（ｃ）は、
（ｃ−１）前記保護膜全体に前記絶縁膜を被覆形成する工程と、
（ｃ−２）前記絶縁膜上にＮＭＯＳ領域のみを被覆する様にレジスト膜を形成して、ＰＭＯＳ領域上の前記絶縁膜をエッチングにより除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
ＮＭＯＳおよびＰＭＯＳを含む半導体装置の製造方法であって、
（ａ）半導体基板上に、ＰＭＯＳ領域のみを被覆する様に第１の保護膜を形成する工程と、
（ｂ）半導体基板上に、ＰＭＯＳ領域およびＮＭＯＳ領域を被覆する様に前記第２の保護膜を形成し、これによりＮＭＯＳ領域では、前記第２の保護膜のみにより保護膜を相対的に薄くし、ＰＭＯＳ領域では、前記第１および第２の保護膜により保護膜を相対的に厚く形成する工程と、
（ｃ）前記第２の保護膜上に、ＮＭＯＳ領域のみを被覆する様に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜を熱処理してＮＭＯＳ領域に引張応力を印加する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
工程（ｃ）は、
（ｃ−１）前記第２の保護膜全体に前記絶縁膜を被覆形成する工程と、
（ｃ−２）前記絶縁膜上にＮＭＯＳ領域のみを被覆する様にレジスト膜を形成して、ＰＭＯＳ領域上の前記絶縁膜をエッチングにより除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＭＯＳおよびＰＭＯＳを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲートトランジスタの駆動能力向上（電流増加）を目的として、ゲートトランジスタのチャネル領域に応力を印加してキャリア移動度を向上させる種々の技術が近年各社で検討されている（例えば非特許文献１〜４）。その一つに、絶縁膜（一般的には窒化膜）をＮＭＯＳゲートトランジスタを覆うように成膜した後にその絶縁膜に熱処理（アニール）を行うことによってＮＭＯＳゲートトランジスタのチャネル領域に引張応力を印加し、キャリア移動度を向上させるＳＭＴ（Stress Memorization Technique）技術がある。
【０００３】
【非特許文献１】p.425: Philips, STMicro, Freescale, LETI
【非特許文献２】IEDM 20 VLSI 2004, p.56: TSMC
【非特許文献３】IEDM 200405, p.511: IBM
【非特許文献４】IEDM 2006,: Philips, STMicro, Freescale, LETI
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＮＭＯＳゲートトランジスタのチャネル領域に引張応力を印加するためにＳＭＴ技術を適用する場合、ＰＭＯＳゲートトランジスタは引張応力が印加されると逆に駆動能力が劣化するため、熱処理を行う前に、ＰＭＯＳゲートトランジスタ領域の絶縁膜は、狭ピッチ（ゲート−ゲート間が狭い）間やゲートトランジスタ側壁の絶縁膜も含めて全て除去する必要がある。
【０００５】
その際、その絶縁膜の除去によってＰＭＯＳゲートトランジスタが破損しない様に、その絶縁膜を形成する前に下地全体に保護膜を形成しておく必要がある。絶縁膜によってＮＭＯＳに効率良く歪みを印加するためには、その保護膜の薄膜化が有効であるが、あまり薄すぎると、その保護膜によるＰＭＯＳの保護効果が低下する。
【０００６】
従来の技術では、絶縁膜をドライエッチングで除去する際の選択比によって保護膜の膜厚下限値が制限されている。このため、ＰＭＯＳ領域上の保護膜を十分に厚くしつつ、ＮＭＯＳ領域上の保護膜を十分に（即ち膜厚下限値まで）薄くする事ができなかった。このため、ＰＭＯＳを十分に保護しつつＮＭＯＳのチャネル領域に効率良く引張応力を印加する事ができなかった。
【０００７】
この発明は、上記のような問題点を解決するためになされたものであり、ＳＭＴ技術を用いたときに、ＰＭＯＳを十分に保護しつつＮＭＯＳのチャネル領域に効率良く引張応力を印加する事ができる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記課題を解決する為に、本発明の第１の形態は、ＮＭＯＳおよびＰＭＯＳを含む半導体装置の製造方法であって、（ａ）半導体基板の上面の略全体に保護膜を形成する工程と、（ｂ）前記保護膜上に、ＮＭＯＳ領域を露出する様にレジスト膜を形成して、ＮＭＯＳ領域上の前記保護膜を所定の厚さまでエッチングし、これにより前記保護膜の膜厚をＮＭＯＳ領域上では相対的に薄くしＰＭＯＳ領域上では相対的に厚くする工程と、（ｃ）前記保護膜上に、ＮＭＯＳ領域を被覆する様に絶縁膜を形成する工程と、（ｄ）前記絶縁膜を熱処理してＮＭＯＳ領域に引張応力を印加する工程と、を備えるものである。
【発明の効果】
【０００９】
本発明の第１の形態によれば、保護膜上にＮＭＯＳ領域を露出する様にレジスト膜を形成して、ＮＭＯＳ領域上の保護膜を所定の厚さまでエッチングし、これにより保護膜の膜厚をＮＭＯＳ領域上では相対的に薄くしＰＭＯＳ領域上では相対的に厚くするので、ＳＭＴ技術を用いたときに、ＰＭＯＳを十分に保護しつつＮＭＯＳのチャネル領域に効率良く引張応力を印加できる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
この実施の形態に係る半導体装置の製造方法は、ＳＭＴ技術において、保護膜を、ＰＭＯＳ領域では相対的に厚くしＮＭＯＳ領域では相対的に薄くする様にして半導体基板全体に形成するものである。以下、その製造方法を図１〜図５に基づき説明する。
【００１１】
まず図１の様に、半導体基板１のＮＭＯＳ領域ＳｎおよびＰＭＯＳ領域Ｓｐの表層にウエル領域２ｎ，２ｐおよびソースドレイン領域３ｎ，３ｐを形成すると共に、それらＮＭＯＳ領域ＳｎおよびＰＭＯＳ領域Ｓｐ上にゲート電極５ｎ，５ｐを形成する。尚、図１中の符号７は酸化分離膜である。
【００１２】
そして図１の様に、保護膜９を、必要膜厚より厚くして、半導体基板１の上面の略全体上に（即ちＰＭＯＳ領域ＳｐおよびＮＭＯＳ領域Ｓｎを被覆する様に）形成する。保護膜９としては、例えばＴＥＯＳなどのＣＶＤ酸化膜が使用される（尚、酸化膜に限定するものではない）。そしてその保護膜９上に、レジスト膜１１を、ＮＭＯＳ領域Ｓｎを露出してＰＭＯＳ領域Ｓｐを被覆する様にして形成する。
【００１３】
そして図２の様に、レジスト膜１１をマスクとして、ＮＭＯＳ領域Ｓｎ上の保護膜９を所望の膜厚まで例えばドライエッチング（別にウエットエッチングでも良い。）でエッチングする。これにより、保護膜１１がＰＭＯＳ領域では相対的に厚くされＮＭＯＳ領域では相対的に薄くされる様にして半導体基板１全体に形成される。そしてレジスト膜１１を除去する。
【００１４】
そして図３の様に、保護膜９全体に窒化膜等の絶縁膜１３を被覆形成し、その絶縁膜１３上に、レジスト膜１５を、ＰＭＯＳ領域Ｓｐを露出してＮＭＯＳ領域Ｓｎを被覆する様にして形成する。
【００１５】
そして図４の様に、レジスト膜１５をマスクとして、ＮＭＯＳ領域Ｓｎ上の保護膜１３を残して、ＰＭＯＳ領域Ｓｐ上の絶縁膜１３をエッチングにより除去する。その際、ＰＭＯＳ領域Ｓｐ上の保護膜１３は十分に厚いため、その際のエッチングによりＰＭＯＳ領域Ｓｐが破損される事が防止される。そしてレジスト膜１３を除去する。
【００１６】
そして半導体基板１全体（即ち絶縁膜１３）を熱処理することで、絶縁膜１３の引張応力の作用により、ＮＭＯＳ領域Ｓｎのチャネル領域に引張応力を印加させる。そして図５の様に窒化膜１３を除去する。
【００１７】
以上の様に構成された半導体装置の製造方法によれば、保護膜９上にＮＭＯＳ領域Ｓｎを露出する様にレジスト膜１１を形成して、ＮＭＯＳ領域Ｓｎ上の保護膜９を所定の厚さまでエッチングし、これにより保護膜９の膜厚をＮＭＯＳ領域Ｓｎ上では相対的に薄くしＰＭＯＳ領域Ｓｐ上では相対的に厚くするので、ＳＭＴ技術を用いたときに、ＰＭＯＳを十分に保護しつつＮＭＯＳのチャネル領域に効率良く引張応力を印加できる。
【００１８】
特に保護膜９全体に絶縁膜１３を被覆形成し、その絶縁膜１３上にＮＭＯＳ領域Ｓｎのみを被覆する様にレジスト膜１５を形成して、ＰＭＯＳ領域Ｓｐ上の保護膜１５をエッチング除去するが、上記の様に、保護膜９の膜厚をＮＭＯＳ領域Ｓｎ上では相対的に薄くしＰＭＯＳ領域Ｓｐ上では相対的に厚くするので、そのエッチング除去により、ＰＭＯＳ領域Ｓｐが破損される事を防止できる。
【００１９】
実施の形態２．
この実施の形態に係る半導体装置の製造方法は、実施の形態１の変形例である。以下、その製造方法を図６〜図８に基づき説明する。
【００２０】
まず図６の様に、実施の形態１（図１）と同様に、半導体基板１のＮＭＯＳ領域ＳｎおよびＰＭＯＳ領域Ｓｐの表層にウエル領域２ｎ，２ｐおよびソースドレイン領域３ｎ、３ｐを形成すると共に、それらＮＭＯＳ領域ＳｎおよびＰＭＯＳ領域Ｓｐ上にゲート電極５ｎ，５ｐを形成する。そして保護膜（第１の保護膜）９ａを、所定の膜厚で半導体基板１の上面の略全体に形成する。保護膜９ａとしては、例えばＴＥＯＳなどのＣＶＤ酸化膜を使用する（尚、酸化膜に限定するものではない）。そしてその保護膜９ａ上に、レジスト膜１１を、ＮＭＯＳ領域Ｓｎを露出してＰＭＯＳ領域Ｓｐを被覆する様にして形成する。
【００２１】
そして図７の様に、レジスト膜１１をマスクとして、ＮＭＯＳ領域Ｓｎ上の保護膜９ａをエッチングにより完全に除去する。この様にして半導体基板１上に、ＰＭＯＳ領域Ｓｐのみを被覆する様に保護膜９ａを形成する。
【００２２】
そして図８の様に、半導体基板１の上面の略全体に（即ちＮＭＯＳ領域ＳｎおよびＰＭＯＳ領域Ｓｐを被覆する様に）保護膜９ｂを比較的に薄く形成する。保護膜９ｂとしては、例えばＴＥＯＳなどのＣＶＤ酸化膜を使用する（尚、酸化膜に限定するものではない）。これにより、ＮＭＯＳ領域上には保護膜９ｂにより保護膜が比較的に薄く形成され、ＰＭＯＳ領域上には、各保護膜９ａ，９ｂにより保護膜が比較的に厚く形成される。
【００２３】
そして以降は、実施の形態１（図３〜図５）と同様の手順で、ＮＭＯＳ領域Ｓｎのチャネル領域に引張応力が印加される。
【００２４】
以上の様に構成された半導体装置の製造方法によれば、半導体基板１上にＰＭＯＳ領域Ｓｐのみを被覆する様に第１の保護膜９ａを形成し、更に半導体基板１上にＰＭＯＳ領域ＳｐおよびＮＭＯＳ領域Ｓｎを被覆する様に第２の保護膜９ｂを形成し、これによりＮＭＯＳ領域Ｓｎでは、第２の保護膜９ｂのみにより保護膜を相対的に薄くし、ＰＭＯＳ領域Ｓｐでは、第１および第２の保護膜９ａ，９ｂにより保護膜を相対的に厚く形成するので、ＳＭＴ技術を用いたときに、ＰＭＯＳを十分に保護しつつ、ＮＭＯＳのチャネル領域に効率良く引張応力を印加できる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１に係る半導体装置の製造方法における保護膜９の形成からレジスト膜１１の形成までの製造工程を説明する図である。
【図２】実施の形態１に係る半導体装置の製造方法における保護膜９のエッチング工程を説明する図である。
【図３】実施の形態１に係る半導体装置の製造方法における絶縁膜１３の形成からレジスト膜１５の形成までの製造工程を説明する図である。
【図４】実施の形態１に係る半導体装置の製造方法における絶縁膜１３のエッチングから熱処理までの製造工程を説明する図である。
【図５】実施の形態１に係る半導体装置の製造方法における絶縁膜１３の除去工程を説明する図である。
【図６】実施の形態２に係る半導体装置の製造方法における第１の保護膜９ａの形成からレジスト膜１１の形成までの製造工程を説明する図である。
【図７】実施の形態２に係る半導体装置の製造方法における第１の保護膜９ａのエッチング工程を説明する図である。
【図８】実施の形態２に係る半導体装置の製造方法における第２の保護膜９ｂの形成工程を説明する図である。
【符号の説明】
【００２６】
１  半導体基板、２ｎ，２ｐ  ウエル領域、３ｎ，３ｐ  ソースドレイン領域、５ｎ，５ｐ  ゲート電極、７  酸化分離膜、９  保護膜、１１，１５  レジスト膜、１３  絶縁膜（窒化膜）、Ｓｎ  ＮＭＯＳ領域、Ｓｐ  ＰＭＯＳ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010021300.tif 000009
【図８】
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