(57)【要約】【課題】面積効率やレイアウト設計の自由度を向上させた半導体装置及び半導体装置の製造方法を提供すること。【解決手段】複数の外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を有し、複数の半導体基板１０、２０、３０を積層して含む半導体装置であって、半導体基板のうち少なくとも１つを貫通し、半導体装置のいずれかの外部端子と電気的に接続する貫通電極５１、５２、５３、５４と、いずれか１つの半導体基板に設けた複数の静電放電保護回路４１、４２、４３とを含み、貫通電極５１、５２、５３、５４は、複数の静電放電保護回路４１、４２、４３のいずれかと電気的に接続され、複数の静電放電保護回路４１、４２、４３は、貫通電極５１、５２、５３、５４のいずれかと電気的に接続されている静電放電保護回路４１、４２、４３が設けられる半導体基板は、最下層又は最上層に積層された半導体基板であってもよい。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の外部端子を有し、複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち少なくとも１つを貫通し、前記半導体装置のいずれかの外部端子と電気的に接続する貫通電極と、
いずれか１つの前記半導体基板に設けた複数の静電放電保護回路とを含み、
前記貫通電極は、前記複数の静電放電保護回路のいずれかと電気的に接続され、
前記複数の静電放電保護回路は、前記貫通電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記貫通電極を複数含み、
前記複数の静電放電保護回路は、前記複数の貫通電極のいずれかと電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１及び２のいずれかに記載の半導体装置において、
前記複数の静電放電保護回路が設けられている前記半導体基板は、最下層又は最上層に積層された半導体基板であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記複数の静電放電保護回路が設けられている前記半導体基板は、最も微細化されていない製造プロセスで製造されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置において、
前記複数の静電放電保護回路が設けられていない少なくとも１つの半導体基板に、少なくとも１つの前記貫通電極と電気的に接続し、前記静電放電保護回路よりも静電放電保護機能の低い簡易静電放電保護回路が設けられていることを特徴とする半導体装置。
【請求項６】
複数の外部端子を有し、複数の半導体基板を積層して含む半導体装置の製造方法であって、
いずれか１つの前記半導体基板に複数の静電放電保護回路を設け、前記半導体基板のうち少なくとも１つを貫通し、前記半導体装置のいずれかの外部端子及び前記複数の静電放電保護回路のいずれかと電気的に接続する貫通電極を設けるとともに、前記複数の静電放電保護回路を前記貫通電極と電気的に接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法等に関する。
【背景技術】
【０００２】
電子機器の小型化により、電子機器内部に実装される半導体装置等の電子部品の実装スペースが制限されつつある。このため、半導体装置等の電子部品の小型化が求められている。
【０００３】
半導体装置を小型化する方法として、半導体基板（半導体チップ）を積層して半導体装置を構成する方法が提案されている。この方法は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することにより、半導体チップの高密度実装を図る方法である。
【０００４】
そして、各半導体チップ間を配線接続するための方法として、半導体チップに貫通電極（半導体チップを貫通した配線電極）を設け、これにより各半導体チップ間を配線接続する方法が提案されている。
【特許文献１】特開２００７−４９１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
貫通電極が半導体装置の外部端子と電気的に接続している場合、外部端子を介して入力された静電気により、半導体チップ上の回路素子が静電破壊される可能性がある。そのため、静電気により入力される電荷の放電経路となる静電放電（ＥＳＤ; Electro-Static Discharge）保護回路を設けることが通常である。
【０００６】
しかし、静電放電保護回路に使用される素子（例えばトランジスタやダイオード）は、微細化することが難しく、他の回路素子に比べて大きいことが多い。そのため、静電放電保護回路を設けると、半導体チップの面積効率を下げるとともに、半導体チップのレイアウト設計（配置・配線設計）の自由度を損なう可能性もある。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、面積効率やレイアウト設計の自由度を向上させた半導体装置及び半導体装置の製造方法を提供できる。
【課題を解決するための手段】
【０００８】
（１）本発明に係る半導体装置は、
複数の外部端子を有し、複数の半導体基板を積層して含む半導体装置であって、
前記半導体基板のうち少なくとも１つを貫通し、前記半導体装置のいずれかの外部端子と電気的に接続する貫通電極と、
いずれか１つの前記半導体基板に設けた複数の静電放電保護回路とを含み、
前記貫通電極は、前記複数の静電放電保護回路のいずれかと電気的に接続され、
前記複数の静電放電保護回路は、前記貫通電極と電気的に接続されていることを特徴とする。
【０００９】
本発明によれば、いずれか１つの半導体基板に静電放電保護回路を集約することができる。これにより、他の半導体基板においては静電放電保護回路が必須ではなくなるので、面積効率が向上し、回路素子の配置・配線の自由度が向上する。
【００１０】
（２）この半導体装置は、
前記貫通電極を複数含み、
前記複数の静電放電保護回路は、前記複数の貫通電極のいずれかと電気的に接続されていてもよい。
【００１１】
（３）この半導体装置は、
前記複数の静電放電保護回路が設けられている前記半導体基板は、最下層又は最上層に積層された半導体基板であってもよい。
【００１２】
（４）この半導体装置は、
前記複数の静電放電保護回路が設けられている前記半導体基板は、最も微細化されていない製造プロセスで製造されていてもよい。
【００１３】
（５）この半導体装置は、
前記複数の静電放電保護回路が設けられていない少なくとも１つの半導体基板に、少なくとも１つの前記貫通電極と電気的に接続し、前記静電放電保護回路よりも静電放電保護機能の低い簡易静電放電保護回路が設けられていてもよい。
【００１４】
（６）本発明に係る半導体装置の製造方法は、
複数の外部端子を有し、複数の半導体基板を積層して含む半導体装置の製造方法であって、
いずれか１つの前記半導体基板に複数の静電放電保護回路を設け、前記半導体基板のうち少なくとも１つを貫通し、前記半導体装置のいずれかの外部端子及び前記複数の静電放電保護回路のいずれかと電気的に接続する貫通電極を設けるとともに、前記複数の静電放電保護回路を前記貫通電極と電気的に接続することを特徴とする。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
【００１６】
図１は、本実施の形態に係る半導体装置の内部構造を説明するための模式図である。なお、本実施の形態に係る半導体装置は、図１に示す他に、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を含んでいる。
【００１７】
本実施の形態に係る半導体装置１は、複数の半導体基板を積層して含む。図１に示す例では、半導体基板１０、２０、３０を積層した構成を示している。
【００１８】
半導体基板１０は、半導体層１１と配線層１２を含んで構成されている。半導体層１１は、トランジスタ等の回路素子が形成される層であり、例えばＳｉ等を含んだ半導体で構成される。配線層１２は、半導体層１１に形成された回路素子や、貫通電極（詳細は後述）を、相互に電気的に接続するための配線が形成される層である。配線には、例えばＡｌやＣｕ等の金属が用いられる。
【００１９】
同様に、半導体基板２０は、半導体層２１と配線層２２を含んで構成され、半導体基板３０は、半導体層３１と配線層３２を含んで構成されている。
【００２０】
半導体基板１０は、半導体層１１に内部回路１３を有している。また、半導体基板２０は、半導体層２１に内部回路２３を有している。
【００２１】
半導体基板３０は、半導体層３１に静電放電保護回路４１、４２、４３を有している。静電放電保護回路４１、４２、４３は、図示しない外部端子から入力された静電気による電荷の放電経路となる回路であり、内部回路１３、２３を静電破壊から保護するために設けられている。
【００２２】
本実施の形態に係る半導体装置は、貫通電極５１、５２、５３、５４を含む。貫通電極５１、５２、５３、５４は、半導体基板１０、２０、３０のうち少なくとも１つを貫通し、図示しない外部端子と電気的に接続する。
【００２３】
貫通電極５１は、半導体基板２０、３０を貫通し、外部端子ＶＤＤと電気的に接続する。貫通電極５２は、半導体基板２０、３０を貫通し、外部端子ＶＳＳと電気的に接続する。貫通電極５３は、半導体基板２０、３０を貫通し、外部端子Ｐｉｎ１と電気的に接続する。貫通電極５４は、半導体基板３０を貫通し、外部端子Ｐｉｎ２と電気的に接続する。
【００２４】
貫通電極は、半導体基板を積層した後に形成してもよい。また、図２に示す貫通電極の構成の一例を説明するための模式図のように、貫通電極は、半導体基板ごとに５０ａ、５０ｂ、５０ｃのように分離して形成し、半導体基板を積層することにより電気的に接続されるように構成してもよい。
【００２５】
なお、半導体基板１０の配線層１２と半導体基板２０の半導体層２１とは、接着剤８１で接着されていてもよい。また、半導体基板２０の配線層２２と半導体基板３０の半導体層３１とは、接着剤８２で接着されていてもよい。
【００２６】
図３は、本実施の形態に係る半導体装置の回路図である。外部端子ＶＤＤは、正電位に接続される電源端子として機能し、外部端子ＶＳＳは接地電位に接続される接地端子として機能する。また、外部端子Ｐｉｎ１は内部回路１３の入力端子又は出力端子として機能し、外部端子Ｐｉｎ２は内部回路２３の入力端子又は出力端子として機能する。
【００２７】
外部端子ＶＤＤと電気的に接続する貫通電極５１は、配線層１２で内部回路１３と、配線層２２で内部回路２３と、配線層３２で静電放電保護回路４１と、それぞれ電気的に接続されている。
【００２８】
外部端子ＶＳＳと電気的に接続する貫通電極５２は、配線層１２で内部回路１３と、配線層２２で内部回路２３と、配線層３２で静電放電保護回路４１、４２、４３と、それぞれ電気的に接続されている。
【００２９】
外部端子Ｐｉｎ１と電気的に接続する貫通電極５３は、配線層１２で内部回路１３と、配線層３２で静電放電保護回路４２と、それぞれ電気的に接続されている。
【００３０】
外部端子Ｐｉｎ２と電気的に接続する貫通電極５４は、配線層２２で内部回路２３と、配線層３２で静電放電保護回路４３と、それぞれ電気的に接続されている。
【００３１】
図４（Ａ）及び図４（Ｂ）は、本実施の形態に係る静電放電保護回路の一例を説明するための模式図である。図４（Ａ）及び図４（Ｂ）に示す静電放電保護回路は、ｇｇＮＭＯＳ（grounded-gate NMOS）で構成されている。図４（Ａ）はｇｇＮＭＯＳの平面図、図４（Ｂ）は図４（Ａ）のａ〜ａ’におけるｇｇＮＭＯＳの断面図である。
【００３２】
図４（Ａ）及び図４（Ｂ）に示すｇｇＮＭＯＳは、Ｐ−ｗｅｌｌ１０１内のＰ拡散領域１０２で囲まれた領域内に、ソースとなるＮ拡散領域１０３、１０４と、ドレインとなるＮ拡散領域１０５が形成されている。
【００３３】
Ｎ拡散領域１０３とＮ拡散領域１０５をまたぐようにシリコン酸化膜が形成され、その上にゲートとなるポリシリコン層１０６が形成されている。また、Ｎ拡散領域１０４とＮ拡散領域１０５をまたぐようにシリコン酸化膜が形成され、その上にゲートとなるポリシリコン層１０７が形成されている。
【００３４】
Ｐ−ｗｅｌｌ１０２、ソースとなるＮ拡散領域１０３及び１０４、ゲートとなるポリシリコン層１０６及び１０７は、接地電位に接続されている。また、ドレインとなるＮ拡散領域１０５は、貫通電極と接続される。
【００３５】
本実施の形態に係る半導体装置によれば、いずれか１つの半導体基板に静電放電保護回路を集約することができる。これにより、他の半導体基板においては静電放電保護回路が必須ではなくなるので、面積効率が向上し、回路素子の配置・配線の自由度が向上する。
【００３６】
また、複数の静電放電保護回路が設けられている半導体基板は、最も微細化されていない製造プロセスで製造されていてもよい。静電放電保護回路を集約した半導体基板を、微細化の進んでいない製造プロセスのような製造コストの安い製造プロセスで製造することにより、半導体装置の製造コストを抑制することができる。
【００３７】
図５（Ａ）及び図５（Ｂ）は、本実施の形態に係る半導体装置の断面構造を説明するための模式図である。図５（Ａ）は、パッケージ基板６０上に、図１を用いて説明した半導体基板１０、２０、３０を積層した構成をフェースアップで設置し、モールド樹脂６１でモールドした構成の一例である。図５（Ｂ）は、パッケージ基板６０上に、図１を用いて説明した半導体基板１０、２０、３０を積層した構成をフェースダウンで設置し、モールド樹脂６１でモールドした構成の一例である。
【００３８】
図５（Ａ）に示す例において、パッケージ基板６０には、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２が設けられており、パッケージ基板６０内部の配線とボンディングワイヤーを介して貫通電極５１と外部端子ＶＤＤ、貫通電極５２と外部端子ＶＳＳ、貫通電極５３と外部端子Ｐｉｎ１、貫通電極５４と外部端子Ｐｉｎ２とがそれぞれ電気的に接続されている。
【００３９】
このような構成の場合には、外部端子から貫通電極を介した内部回路までの電気的な経路は、最上層に積層された半導体基板３０を通ることになる。したがって、最上層に積層された半導体基板３０に静電放電保護回路を設けることにより、１つの半導体基板に静電放電保護回路を集約することができる。
【００４０】
図５（Ｂ）に示す例において、パッケージ基板６０には、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２が設けられており、パッケージ基板６０内部の配線を介して貫通電極５１と外部端子ＶＤＤ、貫通電極５２と外部端子ＶＳＳ、貫通電極５３と外部端子Ｐｉｎ１、貫通電極５４と外部端子Ｐｉｎ２とがそれぞれ電気的に接続されている。
【００４１】
このような構成の場合には、外部端子から貫通電極を介した内部回路までの電気的な経路は、最下層に積層された半導体基板３０を通ることになる。したがって、最下層に積層された半導体基板３０に静電放電保護回路を設けることにより、１つの半導体基板に静電放電保護回路を集約することができる。
【００４２】
〔変形例〕
上述の実施の形態で説明した半導体装置の構成に加えて、静電放電保護回路が設けられていない少なくとも１つの半導体基板に、少なくとも１つの貫通電極と電気的に接続し、静電放電保護回路よりも静電放電保護機能の低い簡易静電放電保護回路を設けてもよい。
【００４３】
図６は、変形例に係る半導体装置の内部構造を説明するための模式図である。図６に示す例では、半導体基板１０に簡易静電放電保護回路を設けた場合を示している。
【００４４】
図７は、半導体基板１０に簡易静電放電保護回路を設けた場合の半導体基板２０の回路図である。
【００４５】
簡易静電放電保護回路７１は、外部端子ＶＤＤと電気的に接続する貫通電極５１及び外部端子ＶＳＳと電気的に接続する貫通電極５２と、配線層１２でそれぞれ電気的に接続されている。
【００４６】
簡易静電放電保護回路７２は、外部端子ＶＳＳと電気的に接続する貫通電極５２及び外部端子Ｐｉｎ１と電気的に接続する貫通電極５３と、配線層１２でそれぞれ電気的に接続されている。
【００４７】
簡易静電放電保護回路７３は、外部端子ＶＤＤと電気的に接続する貫通電極５１及び外部端子Ｐｉｎ１と電気的に接続する貫通電極５３と、配線層１２でそれぞれ電気的に接続されている。
【００４８】
図４（Ｃ）及び図４（Ｄ）は、本実施の形態に係る静電放電保護回路の一例を説明するための模式図である。図４（Ｃ）及び図４（Ｄ）に示す静電放電保護回路は、ダイオードで構成されている。図４（Ｃ）はダイオードの平面図、図４（Ｄ）は図４（Ａ）のｂ〜ｂ’におけるダイオードの断面図である。
【００４９】
図４（Ｃ）及び図４（Ｄ）に示すダイオードは、Ｐ−ｗｅｌｌ２０１内のアノードとなるＰ拡散領域２０２と、Ｐ拡散領域２０２で囲まれた領域内にカソードとなるＮ拡散領域２０３が形成されている。
【００５０】
例えば、簡易静電放電保護回路７１、７２のように、一方が外部端子ＶＳＳと電気的に接続される場合には、Ｐ拡散領域２０２が外部端子ＶＳＳと電気的に接続され、Ｎ拡散領域２０３が他方の貫通電極と電気的に接続される。
【００５１】
例えば、簡易静電放電保護回路７３のように、一方が外部端子ＶＤＤと電気的に接続される場合には、Ｎ拡散領域２０３を外部端子ＶＤＤと電気的に接続され、Ｐ拡散領域２０２が他方の貫通電極と電気的に接続される。
【００５２】
このように構成された簡易静電放電保護回路は、図４（Ａ）及び図４（Ｂ）に示した静電放電保護回路よりも静電放電保護機能は低くてもよい。簡易静電放電保護回路７１、７２、７３は、半導体基板１０、２０の製造工程中や試験工程中の静電気による静電破壊を防止できればよく、半導体装置として完成した後は、半導体基板３０に設けられた静電放電保護回路４１、４２、４３が主要な役割を果たすからである。
【００５３】
したがって、簡易静電放電保護回路７１、７２、７３は、静電放電保護回路４１、４２、４３よりも小さい面積で形成することができる。そのため、全ての半導体基板に静電放電保護回路を設ける場合に比べて、面積効率が向上し、回路素子の配置・配線の自由度が向上する。
【００５４】
なお、本発明は本実施の形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００５５】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００５６】
例えば、本実施の形態においては、外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を含む例について説明したが、他の入力端子や出力端子、制御端子等の外部端子を含んでもよい。
【図面の簡単な説明】
【００５７】
【図１】本実施の形態に係る半導体装置の内部構造を説明するための模式図。
【図２】貫通電極の構成の一例を説明するための模式図。
【図３】本実施の形態に係る半導体装置の回路図。
【図４】図４（Ａ）及び図４（Ｂ）は、本実施の形態に係る静電放電保護回路の一例を説明するための模式図、図４（Ｃ）及び図４（Ｄ）は、本実施の形態に係る簡易静電放電保護回路の一例を説明するための模式図。
【図５】図５（Ａ）及び図５（Ｂ）は、本実施の形態に係る半導体装置の断面構造を説明するための模式図。
【図６】変形例に係る半導体装置の内部構造を説明するための模式図。
【図７】簡易保護回路を設けた場合の半導体基板１０の回路図。
【符号の説明】
【００５８】
１０  半導体基板、１１  半導体層、１２  配線層、１３  内部回路、２０  半導体基板、２１  半導体層、２２  配線層、２３  内部回路、３０  半導体基板、３１  半導体層、３２  配線層、４１〜４３  静電放電保護回路、５１〜５４  貫通電極、６０  パッケージ基板、６１  モールド樹脂、７１〜７３  簡易静電放電保護回路、８１，８２  接着材、１０１  Ｐ−ｗｅｌｌ、１０２  Ｐ拡散領域、１０３，１０４  Ｎ拡散領域（ソース）、１０５  Ｎ拡散領域（ドレイン）、１０６，１０７  ポリシリコン層（ゲート）、２０１  Ｐ−ｗｅｌｌ、２０２  Ｐ拡散領域（アノード）、２０３  Ｎ拡散領域（カソード）、ＶＤＤ，ＶＳＳ，Ｐｉｎ１，Ｐｉｎ２  外部端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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