(57)【要約】【課題】電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法を提供する。【解決手段】本発明の半導体記憶装置は、半導体基板と、半導体基板上に設けられ、複数の電極層ＷＬと複数の絶縁層１４とが交互に積層された積層体と、この積層体を貫通して形成されたホールの内部に設けられ、電極層ＷＬと絶縁層１４との積層方向に延びる半導体層ＳＰと、電極層ＷＬと半導体層１４との間にのみ設けられ、電極層ＷＬと絶縁層１４との積層方向に分断された電荷蓄積層２６とを備える。【選択図】図５
2010021191.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、
前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、
前記電極層と前記半導体層との間にのみ設けられ、前記積層方向に分断された電荷蓄積層と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積層は、電荷のトラップを有する絶縁膜であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電荷蓄積層は、シリコン窒化膜であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記電極層と前記電荷蓄積層との間に設けられた第１の絶縁膜と、前記電荷蓄積層と前記半導体層との間に設けられた第２の絶縁膜とをさらに備え、
前記第１の絶縁膜は、前記電極層における厚さ方向の中央部よりも前記絶縁層と接する端部の方が厚いことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
半導体基板上に、複数の電極層と複数の絶縁層とを交互に積層させてこれらの積層体を形成する工程と、
前記積層体を貫通し、前記電極層と前記絶縁層との積層方向に延びるホールを形成する工程と、
前記絶縁層における前記ホールに臨む露出面を、前記電極層における前記ホールに臨む露出面よりも、前記ホールから離間させた第１の位置に後退させる工程と、
前記絶縁層の後退により前記ホール側に突出した前記電極層の突出部に対して熱窒化処理を行い窒化膜を形成する工程と、
前記絶縁層を前記第１の位置からさらに第２の位置まで後退させる工程と、
前記電極層における、前記窒化膜が形成された部分と前記第２の位置との間の部分に対して熱酸化処理を行い酸化膜を形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に積層した電極層に対してメモリセルを電極積層方向に高密度配列した３次元メモリセルアレイ構造を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の積層メモリ技術は、シリコン基板上に通常の平面メモリセルを形成する工程を層数分繰り返して積み上げていく構造で、一層あたりの製造工程が多く大容量化には不向きであった。
【０００３】
そこで、ゲート電極層と層間絶縁層とを交互に積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度にあけ、シリコンを柱状に埋め込み、高い製造効率でもって大容量化を図る技術が提案されている（特許文献１）。これはシリコンの柱をゲート電極層が一定間隔ごとに覆う構造となり、ゲート電極層とシリコン柱との交差部にデータ保持用の電荷蓄積層を設けることでメモリセルトランジスタが形成される。
【０００４】
上記構造を得るにあたっては、シリコン柱をホールに埋め込む前に、ホール内の側壁に電荷蓄積層を形成するが、このとき電極層の部分だけでなく絶縁層の部分にも電荷蓄積層が形成され、すなわち電荷蓄積層が縦方向（積層方向）でつながってしまう。このため、電極層に対向する部分の電荷蓄積層に蓄積された電荷が縦方向に拡散し、蓄積電荷の保持ができない、あるいは電荷が他のメモリセルまで拡散して書き込み等に影響を与えることが懸念される。
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、前記電極層と前記半導体層との間にのみ設けられ、前記積層方向に分断された電荷蓄積層と、を備えたことを特徴とする半導体記憶装置が提供される。
【０００７】
また、本発明の他の一態様によれば、半導体基板上に、複数の電極層と複数の絶縁層とを交互に積層させてこれらの積層体を形成する工程と、前記積層体を貫通し、前記電極層と前記絶縁層との積層方向に延びるホールを形成する工程と、前記絶縁層における前記ホールに臨む露出面を、前記電極層における前記ホールに臨む露出面よりも、前記ホールから離間させた第１の位置に後退させる工程と、前記絶縁層の後退により前記ホール側に突出した前記電極層の突出部に対して熱窒化処理を行い窒化膜を形成する工程と、前記絶縁層を前記第１の位置からさらに第２の位置まで後退させる工程と、前記電極層における、前記窒化膜が形成された部分と前記第２の位置との間の部分に対して熱酸化処理を行い酸化膜を形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は、本発明の実施形態に係る半導体記憶装置を例示する模式斜視図である。  
図２は、同半導体記憶装置における、１本（１列）のメモリストリングの模式斜視図である。  
図３は、図１におけるＸＺ方向の要部模式断面図である。  
図４は、図１におけるＹＺ方向の要部模式断面図である。    
図５は、同半導体記憶装置における電極層と絶縁層との積層体に設けられたメモリセルの拡大断面図である。  
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１１】
本実施形態に係る半導体記憶装置は、半導体基板上に、半導体層、絶縁層、電極層、配線などを形成した構造を有する。なお、本実施形態では、半導体としてシリコンを例示するが、他の半導体を用いてもよい。
【００１２】
図３、４に示すように、シリコン基板１１上にはセルソースＣＳが設けられている。セルソースＣＳは、例えば比較的高濃度で不純物が導入され低抵抗化されたシリコン層である。セルソースＣＳの上には絶縁層１２が設けられ、その上には下部選択ゲートＬＳＧが設けられ、その上には絶縁層１３が設けられている。絶縁層１２、１３は例えば酸化シリコン層であり、下部選択ゲートＬＳＧは例えばシリコン層である。絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３により、積層体ＭＬ１が構成される。なお、絶縁層１３は必ずしも必要ない。
【００１３】
積層体ＭＬ１の上には、例えばシリコン酸化物からなる複数の絶縁層１４と、例えば非晶質または多結晶シリコンからなる複数の電極層ＷＬとが交互に積層された積層体ＭＬ２が設けられている。
【００１４】
電極層ＷＬはワード線として機能する。絶縁層１４は電極層ＷＬの上下及び相互間に設けられており、電極層ＷＬどうしを絶縁する層間絶縁層として機能する。電極層ＷＬの層数をｎ（ｎは自然数）とすると、絶縁層１４の層数は（ｎ＋１）である。電極層ＷＬの層数ｎは任意であるが、本実施形態においては、ｎ＝４の場合を例示する。
【００１５】
積層体ＭＬ２上には、絶縁層１５が設けられ、その上には上部選択ゲートＵＳＧが設けられ、その上には絶縁層１６が設けられている。絶縁層１５、１６は例えば酸化シリコン層であり、上部選択ゲートＵＳＧは例えばシリコン層である。絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６により、積層体ＭＬ３が構成される。なお、絶縁層１６は必ずしも必要ない。
【００１６】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面（主面）に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁層１４及び電極層ＷＬの積層方向をＺ方向とする。
【００１７】
積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数のブロックに分かれて設けられている。
【００１８】
上部選択ゲートＵＳＧは、１枚の板状の導電層（例えばシリコン層）がＹ方向に沿って複数に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。
【００１９】
電極層ＷＬ及び下部選択ゲートＬＳＧは、ＸＹ平面に対して平行な板状の導電層となっている。あるいは、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。また、セルソースＣＳは、複数の積層体ＭＬのブロックの直下域をつなぐように、ＸＹ平面に対して平行な１枚の板状の導電層となっている。
【００２０】
積層体ＭＬには、積層体ＭＬ全体を貫き積層方向（Ｚ方向）に延びる複数本の貫通ホールが形成されている。複数本の貫通ホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００２１】
各貫通ホールの内部には、柱状の半導体層としてシリコンピラーＳＰが埋め込まれている。シリコンピラーＳＰは、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。
【００２２】
積層体ＭＬ３上には絶縁層１８（図３、４参照）が設けられており、その絶縁層１８上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは、例えば金属材料によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。
【００２３】
各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配列されており、絶縁層１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。すなわち、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。各シリコンピラーＳＰは、ビット線ＢＬとセルソースＣＳとの間に接続されている。
【００２４】
上部選択ゲートＵＳＧは、ビア２０を介して、例えば金属材料によって形成された上部選択ゲート配線ＵＳＬと接続されている。
【００２５】
各積層体ＭＬのブロックごとに、複数本のワード線ＷＬＬ、１本の下部選択ゲート配線ＬＳＬ、及び１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、例えば金属材料によって形成されている。
【００２６】
１つの積層体ＭＬのブロックに対応するワード線ＷＬＬの本数は、電極層ＷＬの数と同じであり、各ワード線ＷＬＬはビア２１を介して各電極層ＷＬに接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。
【００２７】
各配線間は、図示しない層間絶縁膜によって絶縁されている。
【００２８】
電極層ＷＬと絶縁層１４との積層構造からなる積層体ＭＬ２に形成されたホールの内周壁には、図５に示すように、第１の絶縁膜２５、電荷蓄積層２６、および第２の絶縁膜２７がそれぞれ筒状に形成されている。第２の絶縁膜２７の内側にシリコンピラーＳＰが埋め込まれ、第２の絶縁膜２７はシリコンピラーＳＰに接している。
【００２９】
第１の絶縁膜２５は電極層ＷＬに接して設けられ、第１の絶縁膜２５と第２の絶縁膜２７との間に電荷蓄積層２６が設けられている。第１の絶縁膜２５及び電荷蓄積層２６は、電極層ＷＬとシリコンピラーＳＰとの間にのみ設けられ、絶縁層１４とシリコンピラーＳＰとの間には設けられていない。すなわち、第１の絶縁膜２５及び電荷蓄積層２６は、絶縁層１４と電極層ＷＬとの積層方向に分断されている。
【００３０】
積層体ＭＬ２に設けられたシリコンピラーＳＰはチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積層２６はシリコンピラーＳＰから注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラーＳＰと各電極層ＷＬとの交差部分に、チャネルの周囲をゲート電極が取り囲んだ構造のメモリセルが形成されている。
【００３１】
メモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２６は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。
【００３２】
第２の絶縁膜２７は、例えばシリコン酸化膜からなり、電荷蓄積層２６にシリコンピラーＳＰから電荷が注入される際、または、電荷蓄積層２６に蓄積された電荷がシリコンピラーＳＰへ拡散する際に電位障壁となる。
【００３３】
第１の絶縁膜２５は、例えばシリコン酸化膜からなり、電荷蓄積層２６に蓄積された電荷が、ゲート電極として機能する電極層ＷＬへ拡散するのを防止する。
【００３４】
前述した構造のメモリセルにおいて微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。したがって、本実施形態においては、メモリセルはシリコンピラーＳＰ内に、導電型の異なるソース／ドレイン領域としての拡散層を有しない。つまり、シリコンピラーＳＰは、メモリセルにおけるチャネル領域、ソース領域およびドレイン領域として機能する。また、電極層ＷＬに印加する電圧を制御することで、電極層ＷＬに対向するシリコンピラーＳＰ内をほぼ空乏化することでオフ状態を実現する。
【００３５】
図２に示すように、１本のシリコンピラーＳＰの周囲には、電極層ＷＬと同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングが構成される。このようなメモリストリングがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００３６】
再び図３、４を参照すると、積層体ＭＬ２より下層の積層体ＭＬ１に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰをチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００３７】
また、積層体ＭＬ２より上層の積層体ＭＬ３に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ３内には、シリコンピラーＳＰをチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００３８】
下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、それぞれ、上述のメモリセルと同様にチャネルの周囲をゲート電極が取り囲んだ構造であるが、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。
【００３９】
さらにまた、本実施形態に係る半導体記憶装置においては、ビット線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２３及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するドライバ回路、上部選択ゲート配線ＵＳＬ及びビア２０を介して上部選択ゲートＵＳＧに電位を印加するドライバ回路、下部選択ゲート配線ＬＳＬ及びビア２２を介して下部選択ゲートＬＳＧに電位を印加するドライバ回路、ワード線ＷＬＬ及びビア２１を介して各電極層ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられている。これらのドライバ回路が形成されている回路領域には、Ｐウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。
【００４０】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００４１】
ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線としての電極層ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２６に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。
【００４２】
次に、本発明の実施形態に係る半導体記憶装置の製造方法について説明する。
【００４３】
まず、シリコン基板１１におけるメモリアレイ領域に不純物を導入し、図３、４に示すように、セルソースＣＳを形成する。次に、セルソースＣＳ上に絶縁層１２を形成し、その上に下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層１３を形成する。これにより、絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３からなる積層体ＭＬ１が形成される。同時に、周辺回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのゲートを形成し、さらにソース・ドレインを形成する。
【００４４】
次に、積層体ＭＬ１に、Ｚ方向（積層方向）に延びセルソースＣＳまで到達する貫通ホールをエッチングにより形成した後、積層体ＭＬ１の全面に、シリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積させる。絶縁膜は、積層体ＭＬ１の上面の他に、貫通ホールの底面及び側面にも成膜される。そして、例えばＲＩＥ（Reactive Ion Etching）により、積層体ＭＬ１の上面及び貫通ホールの底面に形成された絶縁膜を除去する。これにより、貫通ホールの側面には絶縁膜が残り、ゲート絶縁膜ＧＤとなる。次に、貫通ホールの内部にシリコンを埋め込み、貫通ホール内にシリコンピラーＳＰを形成する。これにより、下部選択トランジスタＬＳＴが形成される。
【００４５】
次に、積層体ＭＬ１上に、図６（ａ）に示すように、例えばＴＥＯＳ（tetraethoxysilane）からなる絶縁層１４と、例えば非晶質もしくは多結晶シリコンからなる電極層ＷＬとを交互に積層させて、積層体ＭＬ２を形成する。
【００４６】
次に、図６（ｂ）に示すように、絶縁層１４と電極層ＷＬとの積層体ＭＬ２を貫通し、それらの積層方向に延びるホール１７をＲＩＥで形成する。ホール１７は、下層の積層体ＭＬ１のシリコンピラーＳＰ直上部分に、そのシリコンピラーＳＰにまで到達して形成される。
【００４７】
次に、ホール１７内に臨む絶縁層１４をウェットエッチングする。このときのエッチング液に対して、絶縁層１４は可溶であり、電極層ＷＬは不溶である。したがって、絶縁層１４のみが、図７（ａ）に示すように、ホール１７の中心軸から離間する方向に後退する。すなわち、絶縁層１４におけるホール１７に臨む露出面が、電極層ＷＬにおけるホール１７に臨む露出面よりもホール１７の中心軸から離間した第１の位置（図７（ａ）に示す）に後退する。なお、このときのエッチングは等方的であればよく、ウェットエッチング以外にも、ＣＤＥ（Chemical Dry Etching）も可能である。
【００４８】
上記工程における絶縁層１４の後退により、電極層ＷＬが絶縁層１４よりもホール１７側に突出する。そして次に、その電極層ＷＬの突出部に対して熱窒化処理を行う。これにより、電極層ＷＬにおけるホール１７に露出する部分に、図７（ｂ）に示すように、電荷蓄積層となるシリコン窒化膜２６が形成される。窒素（Ｎ）を含む窒化性ガス雰囲気中で、上記図７（ａ）までの工程を終えたウェーハを加熱することで、シリコンが露出している部分だけにシリコン窒化膜２６が形成される。すなわち、電極層ＷＬにのみ、電荷蓄積層（シリコン窒化膜）２６が形成され、絶縁層１４には形成されない。
【００４９】
次に、上記第１の位置にてホール１７内に臨んでいる絶縁層１４を再びウェットエッチングする。このときのエッチング液に対して、絶縁層１４は可溶であり、電極層ＷＬ及びシリコン窒化膜２６は不溶である。したがって、絶縁層１４のみが、図７（ａ）及び（ｂ）に示す第１の位置から、図８（ａ）に示す第２の位置へと、さらにホール１７の中心軸から離間する方向に後退する。なお、このときのエッチングも等方的であればよく、ウェットエッチング以外にもＣＤＥも可能である。
【００５０】
絶縁層１４の上記第２の位置への後退により、図８（ａ）に示すように、電極層ＷＬにおけるシリコン窒化膜２６が形成された部分と上記絶縁層１４の第２の位置との間の部分の上面及び下面が露出する。
【００５１】
そして、その電極層ＷＬにおけるシリコンが露出した部分に対して熱酸化処理を行う。すなわち、酸素（Ｏ）を含む酸化性ガス雰囲気中で、上記図８（ａ）までの工程を終えたウェーハを加熱することで、電極層ＷＬにおいてシリコンが露出している部分から酸化膜の成長が進んでいく。
【００５２】
酸化は、電極層ＷＬにおいてシリコン窒化膜２６及び絶縁層１４で覆われていない、それらの間の部分の上面及び下面から膜厚方向の中央部へと向けて進んでいく。このため、図８（ｂ）に示すように、電極層ＷＬにおいてシリコン窒化膜２６の裏側（ホール１７に臨む部分の反対側）に、バーズビーク構造の第１の絶縁膜（シリコン酸化膜）２５が形成される。
【００５３】
次に、上記積層体ＭＬ２においてホール１７に臨む側壁部分すべてに、例えばＣＶＤ（chemical vapor deposition）法により、第２の絶縁膜（シリコン酸化膜）２７を形成する。これにより、図９に示すように、電荷蓄積層（シリコン窒化膜）２６は第２の絶縁膜（シリコン酸化膜）２７で覆われ、電極層ＷＬにおけるホール１７に対向する部分に、ＯＮＯ（Oxide-Nitride-Oxide）膜が形成される。
【００５４】
次に、ホール１７の底面に形成されたシリコン酸化膜等を除去して、下層の積層体ＭＬ１のシリコンピラーＳＰ上面をホール１７内に露出させた後、例えばＣＶＤ法により、ホール１７の内部にシリコンを埋め込む。これにより、図３〜５に示すように、積層体ＭＬ２にシリコンピラーＳＰが形成され、そのシリコンピラーＳＰと電極層ＷＬとの交差部分にメモリセルが形成される。積層体ＭＬ２のシリコンピラーＳＰの下端は、下層の積層体ＭＬ１のシリコンピラーＳＰの上端と接触する。
【００５５】
次に、図３、４に示すように、積層体ＭＬ２上に絶縁層１５を形成し、その上に上部選択ゲートＵＳＧとなるシリコン層を形成し、さらにその上に絶縁層１６を形成する。これにより、絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６からなる積層体ＭＬ３が形成される。
【００５６】
次に、積層体ＭＬ３に、Ｚ方向（積層方向）に延び積層体ＭＬ２のシリコンピラーＳＰまで到達する貫通ホールをエッチングにより形成した後、積層体ＭＬ３の全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積させる。この絶縁膜は、積層体ＭＬ３の上面の他に、貫通ホールの底面及び側面にも成膜される。
【００５７】
次に、例えばＲＩＥにより、積層体ＭＬ３の上面及び貫通ホールの底面に形成された絶縁膜を除去し、これにより、貫通ホールの側面に絶縁膜が残りゲート絶縁膜ＧＤとなる。
【００５８】
次に、貫通ホールの底面に積層体ＭＬ２のシリコンピラーＳＰを露出させた後、貫通ホールの内部にシリコンを埋め込み、積層体ＭＬ３にシリコンピラーＳＰを形成する。これにより、上部選択トランジスタＵＳＴが形成される。積層体ＭＬ３のシリコンピラーＳＰの下端は、下層の積層体ＭＬ２のシリコンピラーＳＰの上端と接触する。
【００５９】
次に、積層体ＭＬ３上に絶縁層１８を形成した後、絶縁層１８にビア１８ａを形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット線ＢＬを形成する。
【００６０】
なお、積層体ＭＬ３にホールを形成する前に積層体ＭＬ３の上に絶縁層１８を積層し、この後それらを貫通するホール（絶縁層１８においてはビア１８ａ）を形成してもよい。絶縁層１８及び積層体ＭＬ３にホールを形成した後、積層体ＭＬ３のホール側面にゲート絶縁膜ＧＤを形成し、その内側にシリコンピラーＳＰを埋め込む。このとき、絶縁層１８のビア１８ａにもシリコンピラーＳＰが埋め込まれるが、このビア１８ａ内のシリコンピラーＳＰをエッチングにより除去し、この後ビア１８ａを埋め込むように金属材料を絶縁層１８上に形成してパターニングを行い、ビット線ＢＬを形成する。
【００６１】
さらに、上部選択ゲート配線ＵＳＬ、ワード線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成し、図１に示す構造が得られる。
【００６２】
本発明の実施形態によれば、図５に示すように、電荷蓄積層２６が、電極層ＷＬとオン時にチャネルとして機能するシリコンピラーＳＰとの間にのみ存在し、絶縁層１４とシリコンピラーＳＰとの間には存在しない。すなわち、電荷蓄積層２６は、メモリセルが積層方向に直列接続された方向に分断されている。
【００６３】
このため、電荷蓄積層２６に蓄積された電荷が他のメモリセルの電荷蓄積層２６へと拡散することを防止できる。これによって、各メモリセルごとに蓄積電荷の安定した保持が可能となり、また、蓄積電荷の拡散による他のメモリセルの書き込み等への影響を防ぐことができる。
【００６４】
本実施形態によれば、電極層ＷＬ間の絶縁層１４に電荷蓄積層（シリコン窒化膜）２６を設けない構造を得るための前述したプロセス上、図５に示すように、シリコンピラーＳＰが電荷蓄積層２６の角部に沿うように絶縁層１４に対して横方向に食い込んだ構造となりやすい。さらに、そのシリコンピラーＳＰが食い込んだ部分と、電極層ＷＬにおける第１の絶縁膜２５との界面付近の厚さ方向端部との間には、酸化膜だけで窒化膜がないため、ここに電界が集中するとこの部分でゲートリークが発生するおそれがある。
【００６５】
しかし本実施形態では、前述したように、先に形成したシリコン窒化膜２６をマスクとした熱酸化処理によりバーズビーク構造の第１の絶縁膜２５が得られ、すなわち、第１の絶縁膜２５は、電極層ＷＬにおける厚さ方向の中央部２５ｂよりも絶縁層１４と接する端部２５ａの方が厚くなる。これにより、シリコンピラーＳＰの絶縁層１４側に食い込んだ上記部分と、電極層ＷＬとの間のリークを抑制できる。
【００６６】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６７】
前述した実施形態では、図３、４に示すように、メモリセルが形成された積層体ＭＬ２の上下にそれぞれ上部選択ゲートＵＳＧと下部選択ゲートＬＳＧを有し、さらに上部選択ゲートＵＳＧの上にビット線ＢＬを、下部選択ゲートＬＳＧの下にセルソースＣＳを有する構造を示した。すなわち、ビット線ＢＬとセルソースＣＳとの間に「Ｉ」字状にシリコンピラーＳＰが設けられている。
【００６８】
これに対して、図１０に示すように、ビット線ＢＬとソース線ＳＬとの間に「Ｕ」字状のシリコンピラーＳＰを設けた構造であってもよい。  
図１０は、本発明の他の実施形態に係る半導体記憶装置を示し、前述した実施形態における図４に対応するＹＺ方向の模式断面図である。なお、図１０において、ハッチング部分は導電体を、ハッチングをしていない部分は絶縁体を示す。
【００６９】
メモリセルが形成された積層体ＭＬ２の上に、ビット線ＢＬとメモリセルとの接続をオンオフする第１の選択トランジスタＳＴ１と、ソース線ＳＬとメモリセルとの接続をオンオフする第２の選択トランジスタＳＴ２が設けられている。第１の選択トランジスタＳＴ１においては、ゲート絶縁膜ＧＤを介して第１の選択ゲートＳＧ１とシリコンピラーＳＰとが対向している。同様に、第２の選択トランジスタＳＴ２においては、ゲート絶縁膜ＧＤを介して第２の選択ゲートＳＧ２とシリコンピラーＳＰとが対向している。
【００７０】
それら選択トランジスタＳＴ１、ＳＴ２の上に、ビット線ＢＬとソース線ＳＬが設けられている。ビット線ＢＬとソース線ＳＬは異なる高さに設けられ、図１０に示す例ではビット線ＢＬの方がより上層に設けられている。積層体ＭＬ２のシリコンピラーＳＰの下端部は、導電層３１を介して接続されている。その導電層３１は、絶縁膜３２によって他の導電部分と絶縁されている。
【００７１】
なお、シリコンピラーＳＰは円柱状に限らず、角柱状であってもよい。あるいは、貫通ホール内のすべてを半導体層で埋め込むことに限らず、第２の絶縁膜２７に接する部分にだけ半導体層を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態に係る半導体記憶装置を例示する模式斜視図。
【図２】同半導体記憶装置における、１本（１列）のメモリストリングの模式斜視図。
【図３】図１におけるＸＺ方向の要部模式断面図。
【図４】図１におけるＹＺ方向の要部模式断面図。
【図５】同半導体記憶装置におけるメモリセル部分の拡大模式断面図。
【図６】本発明の実施形態に係る半導体記憶装置の製造方法を例示する模式図。
【図７】図６に続く工程を示す模式図。
【図８】図７に続く工程を示す模式図。
【図９】図８に続く工程を示す模式図。
【図１０】本発明の他の実施形態に係る半導体記憶装置の上記図４に対応する模式断面図。
【符号の説明】
【００７３】
１１…半導体基板、１４…絶縁層、１７…ホール、２５…第１の絶縁膜、２６…電荷蓄積層、２７…第２の絶縁膜、ＳＰ…半導体層、ＷＬ…電極層、ＷＬＬ…ワード線、ＢＬ…ビット線、ＬＳＧ…下部選択ゲート、ＵＳＧ…上部選択ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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