(57)【要約】【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、ソース領域及びドレイン領域におけるＰＮ接合領域を低減する。【解決手段】ＰＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってゲート電極１７から所定範囲内に位置する第１バーズビーク下シリコン層２１はチャネル領域と同じ導電型で形成されている。ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってソース領域９及びドレイン領域１１と接し、かつ第１バーズビーク下シリコン層２１を除く位置の第２バーズビーク下シリコン層５はソース領域９及びドレイン領域１１と同じ導電型でソース領域９及びドレイン領域１１よりも薄い不純物濃度で形成されている。【選択図】図１
2010073740.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース領域とドレイン領域の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置において、
前記ＬＯＣＯＳ酸化膜のバーズビーク下の前記シリコン層であって前記ゲート電極から所定範囲内に位置する第１バーズビーク下シリコン層は前記チャネル領域と同じ導電型で形成されており、
前記ＬＯＣＯＳ酸化膜のバーズビーク下の前記シリコン層であって前記ソース領域及び前記ドレイン領域と接し、かつ前記第１バーズビーク下シリコン層を除く位置の第２バーズビーク下シリコン層は前記ソース領域及び前記ドレイン領域と同じ導電型で前記ソース領域及び前記ドレイン領域よりも薄い不純物濃度で形成されていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタは、Ｐ型の前記チャネル領域及び前記第１バーズビーク下シリコン層と、Ｎ型の前記ソース領域、前記ドレイン領域及び前記第２バーズビーク下シリコン層を備えたＮチャネルＭＯＳトランジスタであり、
前記ゲート電極の前記一端の下の前記第１バーズビーク下シリコン層には前記チャネル領域よりも濃くＰ型不純物が導入されている請求項１に記載の半導体装置。
【請求項３】
ＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース領域とドレイン領域の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置の製造方法において、
前記ＬＯＣＯＳ酸化膜を形成する前に前記ソース領域及び前記ドレイン領域と同じ導電型の前記シリコン層に前記チャネル領域を形成するためのウェル形成レイアウトを、前記ＬＯＣＯＳ酸化膜のバーズビーク下の前記シリコン層であって前記ゲート電極から所定範囲内に位置する第１バーズビーク下シリコン層の形成予定位置、及び前記チャネル領域の形成予定位置とし、
前記ウェル形成レイアウトは、前記ＬＯＣＯＳ酸化膜のバーズビーク下の前記シリコン層であって前記ソース領域及び前記ドレイン領域と接し、かつ前記第１バーズビーク下シリコン層を除く位置の第２バーズビーク下シリコン層を含んでいないことを特徴とする半導体装置の製造方法。
【請求項４】
前記ＭＯＳトランジスタは、前記ゲート電極の一端が前記ＬＯＣＯＳ酸化膜上に延伸して形成されており、Ｐ型の前記チャネル領域及び前記第１バーズビーク下シリコン層と、Ｎ型の前記ソース領域、前記ドレイン領域及び前記第２バーズビーク下シリコン層を備えたＮチャネルＭＯＳトランジスタであり、
前記ＬＯＣＯＳ酸化膜を形成する前に、前記ゲート電極の前記一端の下に位置する予定の前記第１バーズビーク下シリコン層に前記チャネル領域よりも濃くＰ型不純物を導入する工程を含む請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＳＯＩ（silicon on insulator）基板のシリコン層に形成されたＬＯＣＯＳ（local oxidation of silicon）酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース領域とドレイン領域の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳ（metal oxide semiconductor）トランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（相補型ＭＯＳ）トランジスタを形成する場合、一般的にＮ型ウェル、Ｐ型ウェルのマスクレイアウトは、それぞれＭＯＳトランジスタ全体を覆うように形成される。バルク状の半導体基板上にＣＭＯＳトランジスタを形成する場合、複数のＮＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）で共通のＰ型ウェルを形成し、複数のＰＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）で共通のＮ型ウェルを形成する。
【０００３】
ＳＯＩ基板上にＣＭＯＳトランジスタを形成する場合は、バルク状の半導体基板上に形成する場合と異なり、ウェルコンタクトは各トランジスタで別々に取ることとなるが、ウェルのマスクレイアウトはバルク状の半導体基板を用いる場合と同様に、複数のＮＭＯＳトランジスタで共通のＰ型ウェルを形成し、複数のＰＭＯＳトランジスタで共通のＮ型ウェルを形成することが一般的である。なぜなら、各ＭＯＳトランジスタはＬＯＣＯＳ酸化膜で互いに素子分離されており、ウェル注入の影響がほぼ無いためである。ＳＯＩ基板上にＣＭＯＳトランジスタを形成する方法は例えば特許文献１に開示されている。
【０００４】
図４に、ＳＯＩ基板に形成した従来のＣＭＯＳトランジスタの概略的な構造を示す平面図とその平面図のＢ−Ｂ位置での断面図を示す。
ＳＯＩ基板は支持基板１０１、埋込み酸化膜１０３及びＰ型シリコン層（Ｐ）１０５によって構成される。Ｐ型シリコン層１０５に素子分離用のＬＯＣＯＳ酸化膜１０７が形成されている。
【０００５】
ＰＭＯＳトランジスタの形成領域のＰ型シリコン層１０５にＮ型ウェル領域１０９が形成されている。Ｎ型ウェル領域１０９は二点鎖線からなる仮想線で示すＮウェルマスクレイアウト１１１の位置に形成される。ＬＯＣＯＳ酸化膜１０７によって囲まれた素子領域のＮ型ウェル領域１０９にＰ型ソース領域（Ｐ＋）１１３及びＰ型ドレイン領域（Ｐ＋）１１５が互いに間隔をもって形成されている。Ｐ型ソース領域１１３とＰ型ドレイン領域１１５の間のＮ型ウェル領域１０９上にゲート酸化膜１１７を介してＰ型ゲート電極１１９が形成されている。Ｐ型ソース領域１１３とＰ型ドレイン領域１１５の間のＮ型ウェル領域１０９がチャネル領域となる。ＬＯＣＯＳ酸化膜１０７のバーズビークの下にＮ型ウェル領域１０９が残存している。
【０００６】
ＮＭＯＳトランジスタの形成領域において、ＬＯＣＯＳ酸化膜１０７によって囲まれた素子領域のＰ型シリコン層１０５にＮ型ソース領域（Ｎ＋）１２１及びＮ型ドレイン領域（Ｎ＋）１２３が互いに間隔をもって形成されている。Ｎ型ソース領域１２１とＮ型ドレイン領域１２３の間のＰ型シリコン層１０５上にゲート酸化膜１２５を介してＮ型ゲート電極１２７が形成されている。Ｎ型ソース領域１２１とＮ型ドレイン領域１２３の間のＰ型シリコン層１０５がチャネル領域となる。ＬＯＣＯＳ酸化膜１０７のバーズビークの下にＰ型シリコン層１０５が残存している。
【０００７】
図４の平面図に示すように、Ｎウェルマスクレイアウト１１１を用いてＰＭＯＳトランジスタの形成領域全体にＮ型ウェル１０９を形成する。また、ＮＭＯＳトランジスタの形成領域において、ＮＭＯＳトランジスタの形成領域全体にＰ型ウェルを形成することもある。
【０００８】
図４の断面図に示すように、ＰＭＯＳトランジスタの形成領域においてＬＯＣＯＳ酸化膜１０７のバーズビークの下にＮ型ウェル領域１０９が残存しており、バーズビーク下のＮ型ウェル領域１０９とＰ型ソース領域１１３及びＰ型ドレイン領域１１５が接してＰＮ接合が形成されている。また、ＮＭＯＳトランジスタの形成領域においてＬＯＣＯＳ酸化膜１０７のバーズビークの下にＰ型シリコン層１０５が残存しており、バーズビーク下のＰ型シリコン層１０５とＮ型ソース領域１２１及びＮ型ドレイン領域１２３が接してＰＮ接合が形成されている。ＭＯＳトランジスタを高温領域で動作させる場合、このバーズビーク下部分とソース、ドレイン部分間のＰＮ接合部分の逆バイアスリーク電流が無視できなくなるため、このＰＮ接合は、なるべく作りたくない。
【０００９】
そこで、素子分離をＬＯＣＯＳ酸化膜によらず、ＳＯＩ層をエッチングしてメサ構造（島状構造）とする製造方法がある（例えば特許文献２を参照）。
図５に従来のメサ構造のＭＯＳトランジスタの概略的な断面図を示す。
支持基板２０１上に埋込み酸化膜２０３を介して島状のシリコン層２０５が形成されている。シリコン層２０５にソース領域２０７とドレイン領域２０９が互いに間隔をもって形成されている。ソース領域２０７とドレイン領域２０９の間のシリコン層２０５上にゲート絶縁膜２１１を介してゲート電極２１３が形成されている。
【００１０】
メサ構造のＭＯＳトランジスタでは、図５に示すようにソース領域２０７及びドレイン領域２０９の周辺にＰＮ接合が作られない構造を形成できる。しかし、メサ構造のＭＯＳトランジスタでは、表面端部に電界が集中しやすく、単純にシリコン層をエッチングしただけでは、メサ構造の表面端部分のみがＭＯＳトランジスタのチャネル部分よりも先に反転してしまい、結果としてソース、ドレイン間にリーク電流が発生するという不具合を生じてしまうという問題があった。特許文献２に開示された発明ではその不具合を解消するために、エッチバックなどを利用して表面端部を覆う酸化膜のみを厚く形成して電界が集中しないようにしているが、ＬＯＣＯＳ酸化膜による素子分離に比べると、プロセス数が増大してしまうという問題があった。
【００１１】
【特許文献１】特開２００３−１５８１９８号公報
【特許文献２】特第３１７１７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置及びその製造方法において、ソース領域及びドレイン領域におけるＰＮ接合領域を低減することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、ＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース領域とドレイン領域の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置であって、上記ＬＯＣＯＳ酸化膜のバーズビーク下の上記シリコン層であって上記ゲート電極から所定範囲内に位置する第１バーズビーク下シリコン層は上記チャネル領域と同じ導電型で形成されており、上記ＬＯＣＯＳ酸化膜のバーズビーク下の上記シリコン層であって上記ソース領域及び上記ドレイン領域と接し、かつ上記第１バーズビーク下シリコン層を除く位置の第２バーズビーク下シリコン層は上記ソース領域及び上記ドレイン領域と同じ導電型で上記ソース領域及び上記ドレイン領域よりも薄い不純物濃度で形成されているものである。
【００１４】
本発明の半導体装置において、上記ＭＯＳトランジスタは、Ｐ型の上記チャネル領域及び上記第１バーズビーク下シリコン層と、Ｎ型の上記ソース領域、上記ドレイン領域及び上記第２バーズビーク下シリコン層を備えたＮチャネルＭＯＳトランジスタであり、上記ゲート電極の上記一端の下の上記第１バーズビーク下シリコン層には上記チャネル領域よりも濃くＰ型不純物が導入されている例を挙げることができる。
【００１５】
本発明に係る半導体装置の製造方法は、ＳＯＩ基板のシリコン層に形成されたＬＯＣＯＳ酸化膜と、そのＬＯＣＯＳ酸化膜によって囲まれた素子領域のシリコン層に互いに間隔をもって形成されたＰ型又はＮ型のソース領域及びドレイン領域と、ソース領域及びドレイン領域とは反対導電型であってソース領域とドレイン領域の間に設けられたチャネル領域と、そのチャネル領域上にゲート絶縁膜を介して形成されたゲート電極をもつＭＯＳトランジスタを備えた半導体装置の製造方法において、上記ＬＯＣＯＳ酸化膜を形成する前に上記ソース領域及び上記ドレイン領域と同じ導電型の上記シリコン層に上記チャネル領域を形成するためのウェル形成レイアウトを、上記ＬＯＣＯＳ酸化膜のバーズビーク下の上記シリコン層であって上記ゲート電極から所定範囲内に位置する第１バーズビーク下シリコン層の形成予定位置、及び上記チャネル領域の形成予定位置とし、上記ウェル形成レイアウトは、上記ＬＯＣＯＳ酸化膜のバーズビーク下の上記シリコン層であって上記ソース領域及び上記ドレイン領域と接し、かつ上記第１バーズビーク下シリコン層を除く位置の第２バーズビーク下シリコン層を含んでいないものである。
【００１６】
本発明の半導体装置の製造方法において、上記ＭＯＳトランジスタは、上記ゲート電極の一端が上記ＬＯＣＯＳ酸化膜上に延伸して形成されており、Ｐ型の上記チャネル領域及び上記第１バーズビーク下シリコン層と、Ｎ型の上記ソース領域、上記ドレイン領域及び上記第２バーズビーク下シリコン層を備えたＮチャネルＭＯＳトランジスタであり、上記ＬＯＣＯＳ酸化膜を形成する前に、上記ゲート電極の上記一端の下に位置する予定の上記第１バーズビーク下シリコン層に上記チャネル領域よりも濃くＰ型不純物を導入する工程を含む例を挙げることができる。
【発明の効果】
【００１７】
本発明の半導体装置では、ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、ＬＯＣＯＳ酸化膜のバーズビーク下のシリコン層であってゲート電極から所定範囲内に位置する第１バーズビーク下シリコン層はチャネル領域と同じ導電型で形成されており、ＬＯＣＯＳ酸化膜のバーズビーク下のシリコン層であってソース領域及びドレイン領域と接し、かつ第１バーズビーク下シリコン層を除く位置の第２バーズビーク下シリコン層はソース領域及びドレイン領域と同じ導電型でソース領域及びドレイン領域よりも薄い不純物濃度で形成されているようにしたので、ＳＯＩ基板に形成された従来のＭＯＳトランジスタに比べてソース領域及びドレイン領域におけるＰＮ接合領域を低減することができる。これにより、より高温において動作できるＭＯＳトランジスタを形成することができる。
【００１８】
本発明の半導体装置の製造方法では、ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置の製造方法において、ＬＯＣＯＳ酸化膜を形成する前にソース領域及びドレイン領域と同じ導電型のシリコン層にチャネル領域を形成するためのウェル形成レイアウトを、ＬＯＣＯＳ酸化膜のバーズビーク下のシリコン層であってゲート電極から所定範囲内に位置する第１バーズビーク下シリコン層の形成予定位置、及びチャネル領域の形成予定位置とし、ウェル形成レイアウトは、ＬＯＣＯＳ酸化膜のバーズビーク下のシリコン層であってソース領域及びドレイン領域と接し、かつ第１バーズビーク下シリコン層を除く位置の第２バーズビーク下シリコン層を含んでいないようにしたので、ＳＯＩ基板に形成された従来のＭＯＳトランジスタに比べてソース領域及びドレイン領域におけるＰＮ接合領域を低減すことができる。これにより、より高温において動作できるＭＯＳトランジスタを形成することができる。
【００１９】
本発明の半導体装置において、ＭＯＳトランジスタがＰ型のチャネル領域及び第１バーズビーク下シリコン層と、Ｎ型のソース領域、ドレイン領域及び第２バーズビーク下シリコン層を備えたＮチャネルＭＯＳトランジスタであり、ゲート電極の一端の下の第１バーズビーク下シリコン層にはチャネル領域よりも濃くＰ型不純物が導入されているようにしてもよい。
また、本発明の半導体装置の製造方法において、ＭＯＳトランジスタは、ゲート電極の一端がＬＯＣＯＳ酸化膜上に延伸して形成されており、Ｐ型のチャネル領域及び第１バーズビーク下シリコン層とＮ型のソース領域、ドレイン領域及び第２バーズビーク下シリコン層を備えたＮチャネルＭＯＳトランジスタであり、ＬＯＣＯＳ酸化膜を形成する前に、ゲート電極の一端の下に位置する予定の第１バーズビーク下シリコン層にチャネル領域よりも濃くＰ型不純物を導入する工程を含むようにしてもよい。
これにより、ＬＯＣＯＳ酸化膜の形成時にゲート電極の一端の下の第１バーズビーク下シリコン層のＰ型不純物がＬＯＣＯＳ酸化膜へ吸い出されても、その第１バーズビーク下シリコン層に追加でチャネル領域よりも濃くＰ型不純物を導入することにより、ＮチャネルＭＯＳトランジスタにおける寄生トランジスタの動作を抑制することができる。
【発明を実施するための最良の形態】
【００２０】
図１は、ＣＭＯＳトランジスタを備えた半導体装置の一実施例を概略的に示す平面図とその平面図のＡ−Ａ位置での断面図である。
ＳＯＩ基板は支持基板１、埋込み酸化膜３及びＰ型シリコン層５によって構成される。Ｐ型シリコン層５に素子分離用のＬＯＣＯＳ酸化膜７が形成されている。
【００２１】
ＰＭＯＳトランジスタの形成領域において、ＬＯＣＯＳ酸化膜７によって囲まれた素子領域のＰ型シリコン層（Ｐ）５にＰ型ソース領域（Ｐ＋）９及びＰ型ドレイン領域（Ｐ＋）１１が互いに間隔をもって形成されている。Ｐ型ソース領域９とＰ型ドレイン領域１１の間のＰ型シリコン層５にＮ型ウェル領域（ＮＷ）１３が形成されている。Ｎ型ウェル領域１３上にゲート酸化膜１５を介してゲート電極１７が形成されている。Ｐ型ソース領域９とＰ型ドレイン領域１１の間のＮ型ウェル領域１３がチャネル領域となる。ゲート電極１７の一端１７ａはＬＯＣＯＳ酸化膜７上に延伸して形成されている。
【００２２】
ＰＭＯＳトランジスタの形成領域において、ＬＯＣＯＳ酸化膜７はチャネル領域からチャネル幅方向に延びる切欠き部７ａを備えている。Ｎ型ウェル領域１３及びゲート電極１７の他端１７ｂはチャネル領域からＬＯＣＯＳ酸化膜切欠き部７ａの途中まで延伸して形成されている。ゲート電極１７には覆われていないＬＯＣＯＳ酸化膜切欠き部７ａの部分のＰ型シリコン層５に、Ｎ型ウェル領域１３に隣接してＮ型ウェルコンタクト領域（Ｎ＋）１９が形成されている。
【００２３】
ＬＯＣＯＳ酸化膜７のバーズビーク下のＰ型シリコン層５であってゲート電極から所定範囲内に位置する第１バーズビーク下Ｎ型シリコン層２１にはＮ型不純物が導入されている。第１バーズビーク下Ｎ型シリコン層２１はＮ型ウェル領域１３と同時に形成されたものである。ゲート電極１７の幅方向における第１バーズビーク下Ｎ型シリコン層２１の端部は上方から見てゲート電極１７から例えば1μｍだけ離れた位置に配置されている。
【００２４】
ＬＯＣＯＳ酸化膜７のバーズビーク下のＰ型シリコン層５であって第１バーズビーク下Ｎ型シリコン層２１以外の部分にはＰ型シリコン層５が残存している。Ｐ型シリコン層５のＰ型不純物濃度はＰ型ソース領域９及びＰ型ドレイン領域１１のＰ型不純物濃度よりも薄い。Ｐ型ソース領域９及びＰ型ドレイン領域１１に隣接するＰ型シリコン層５は第２バーズビーク下シリコン層を構成する。
【００２５】
ＮＭＯＳトランジスタの形成領域のＰ型シリコン層５にＮ型ウェル領域（ＮＷ）２３が形成されている。ＬＯＣＯＳ酸化膜７によって囲まれた素子領域のＰ型シリコン層５にＮ型ソース領域（Ｎ＋）２５及びＮ型ドレイン領域（Ｎ＋）２７が互いに間隔をもって形成されている。Ｎ型ソース領域２５とＮ型ドレイン領域２７の間のＰ型シリコン層５にＰ型ウェル領域（ＰＷ）２９が形成されている。Ｎ型ソース領域２５とＮ型ドレイン領域２７の間のＰ型ウェル領域２９上にゲート酸化膜３１を介してゲート電極３３が形成されている。Ｎ型ソース領域２５とＮ型ドレイン領域２７の間のＰ型ウェル領域２９がチャネル領域となる。ゲート電極３３の一端３３ａはＬＯＣＯＳ酸化膜７上に延伸して形成されている。
【００２６】
ＮＭＯＳトランジスタの形成領域において、ＬＯＣＯＳ酸化膜７はチャネル領域からチャネル幅方向に延びる切欠き部７ｂを備えている。ゲート電極３３下のＰ型ウェル領域２９及びゲート電極３３の他端３３ｂはチャネル領域からＬＯＣＯＳ酸化膜切欠き部７ｂの途中まで延伸して形成されている。ゲート電極３３には覆われていないＬＯＣＯＳ酸化膜切欠き部７ｂの部分のＰ型シリコン層５に、Ｐ型ウェル領域２２に隣接してＰ型ウェルコンタクト領域（Ｐ＋）３５が形成されている。
【００２７】
ＬＯＣＯＳ酸化膜７のバーズビーク下のＰ型シリコン層５であってゲート電極から所定範囲内に位置する第１バーズビーク下Ｐ型シリコン層３７ａ，３７ｂにはＰ型不純物が導入されている。ゲート電極３３の一端３３ａ側に位置する第１バーズビーク下Ｐ型シリコン層３７ａは、Ｐ型ウェル領域２９と同時に形成されたものである。第１バーズビーク下Ｐ型シリコン層３７ａには追加でＰ型不純物が導入されており、第１バーズビーク下Ｐ型シリコン層３７ａはＰ型ウェル領域２９よりも濃いＰ型不純物濃度をもつ。また、ゲート電極３３の他端３３ａ側に位置する第１バーズビーク下Ｐ型シリコン層３７ｂも、Ｐ型ウェル領域２９と同時に形成されたものである。第１バーズビーク下Ｐ型シリコン層３７ｂ中のＰ型不純物の一部分がＬＯＣＯＳ酸化膜７の形成時にＬＯＣＯＳ酸化膜７へ吸い出されており、第１バーズビーク下Ｐ型シリコン層３７ｂはＰ型ウェル領域２９よりも濃いＰ型不純物濃度をもつ。ゲート電極３３の幅方向における第１バーズビーク下Ｐ型シリコン層３７ａ，３７ｂの端部は上方から見てゲート電極３３から例えば1μｍだけ離れた位置に配置されている。
【００２８】
ＬＯＣＯＳ酸化膜７のバーズビーク下のＰ型シリコン層５であって第１バーズビーク下Ｐ型シリコン層３３ａ，３３ｂ以外の部分にはＮ型ウェル領域２３が残存している。Ｎ型ウェル領域２３のＮ型不純物濃度はＮ型ソース領域２５及びＮ型ドレイン領域２７のＮ型不純物濃度よりも薄い。
【００２９】
この実施例では、ＰＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってＰ型ソース領域９及びＰ型ドレイン領域１１と接し、かつ第１バーズビーク下Ｐ型シリコン層２１を除く位置のＰ型シリコン層５（第２バーズビーク下シリコン層）は、Ｐ型ソース領域９及びＰ型ドレイン領域１１と同じ導電型でＰ型ソース領域９及びＰ型ドレイン領域１１よりも薄いＰ型不純物濃度で形成されているようにしたので、ＳＯＩ基板に形成された従来のＰ型ＭＯＳトランジスタに比べてソース領域及びドレイン領域におけるＰＮ接合領域を低減することができる。
【００３０】
さらに、この実施例では、ＮＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってＮ型ソース領域２５及びＮ型ドレイン領域２７と接し、かつ第１バーズビーク下Ｎ型シリコン層３５ａ，３５ｂを除く位置のＮ型ウェル領域２３（第２バーズビーク下シリコン層）は、Ｎ型ソース領域２５及びＮ型ドレイン領域２７と同じ導電型でＮ型ソース領域２５及びＮ型ドレイン領域２７よりも薄いＮ型不純物濃度で形成されているようにしたので、ＳＯＩ基板に形成された従来のＮ型ＭＯＳトランジスタに比べてソース領域及びドレイン領域におけるＰＮ接合領域を低減することができる。このことにより、本発明による構造を用いるとＣＭＯＳトランジスタがより高温まで動作できるようになる。
【００３１】
図２は、図１に示した半導体装置を製造するための製造方法の一実施例を説明するための工程断面図である。図３はその製造方法の実施例で用いるマスクのレイアウトを説明するための平面図である。図２中のかっこ数字は以下に説明する製造工程に対応している。図１から図３を参照して製造方法の実施例を説明する。
【００３２】
（１）支持基板１上に埋込み酸化膜３が３００ｎｍの膜厚で形成され、さらにその上にＰ型シリコン層５が４００ｎｍの膜厚で形成されたＰ型ＳＯＩ基板を用いる。
【００３３】
（２）Ｐ型シリコン層５上に、ＰＭＯＳトランジスタのチャネル領域形成予定位置に対応する開口部４１ａとＮＭＯＳトランジスタの形成領域全体に対応する開口部４１ｂをもつレジストパターン４１を形成する。レジストパターン４１をマスクにしてＰ型シリコン層５にＮ型不純物であるリンを１００ｋｅＶ、１.０×１０12ｃｍ-2のドーズ量の条件にて不純物注入を行なう。これにより、ＰＭＯＳトランジスタの形成領域にＮ型ウェル領域１３を形成し、ＮＭＯＳトランジスタの形成領域にＮ型ウェル領域２３を形成する。レジストパターン４１の開口部４１ａはＰＭＯＳトランジスタのチャネル領域形成予定位置に対して例えば１μｍだけ大きく形成されている。またレジストパターン４１の開口部４１ｂはＮＭＯＳトランジスタの形成領域に対して例えば１μｍ以上大きく作成している。
【００３４】
（３）レジストパターン４１を除去する。ＮＭＯＳトランジスタのチャネル領域形成予定位置に対応する開口部４３ａをもつレジストパターン４３を形成する。レジストパターン４３をマスクにしてＮ型ウェル領域２３にＰ型不純物であるボロンを７０ｋｅＶ、１.０×１０12ｃｍ-2のドーズ量の条件にて不純物注入を行なう。これにより、ＮＭＯＳトランジスタの形成領域にＰ型ウェル領域２９を形成する。レジストパターン４３の開口部４３ａはＮＭＯＳトランジスタのチャネル領域形成予定位置に対して例えば１μｍだけ大きく形成されている。
【００３５】
（４）レジストパターン４３を除去する。図３のＮＭＯＳトランジスタ形成領域に示すフィールドドープマスクレイアウト４５の部分、すなわち第１第１バーズビーク下Ｐ型シリコン層３７ａの形成予定領域に、ＮＭＯＳトランジスタにおける寄生トランジスタを抑制するため、Ｐ型不純物であるボロンを３０ｋｅＶ、１.０×１０14ｃｍ-2のドーズ量の条件にて不純物注入を行なう。ここで、フィールドドープマスクレイアウト４５は、レイアウト４５のゲート電極３３の他端３３ｂ側の辺を除いてレジストパターン４３の開口部４３ａと同じ位置に設定される。レイアウト４５のゲート電極３３の他端３３ｂ側の辺は、ゲート電極３３の一端３３ａ側の部分と交差するＬＯＣＯＳ酸化膜７の辺よりも例えば１μｍだけゲート電極３３の一他端３３ｂ側に配置される。図３では便宜上レジストパターン４３の開口部４３ａとフィールドドープマスクレイアウト４５をずらして記述している。
【００３６】
その後、ＣＶＤ（chemical vapor deposition）法を用いてシリコン窒化膜を１００ｎｍの膜厚に形成する。そのシリコン窒化膜をパターニングしてＬＯＣＯＳ酸化膜７の形成予定位置に開口部をもつシリコン窒化膜パターンを形成する。一般的な手法によりＬＯＣＯＳ酸化を行ない、ＬＯＣＯＳ酸化膜７を形成する。ここで、熱酸化処理は例えば１０００℃のウェット酸化により１０００ｎｍ程度行なう。シリコン窒化膜パターンを除去する。ＰＭＯＳトランジスタのＮ型ウェル１３でＬＯＣＯＳ酸化膜７のバーズビーク下に位置する部分は第１バーズビーク下Ｎ型シリコン層２１を形成する。ＮＭＯＳトランジスタのＰ型ウェル領域２９でＬＯＣＯＳ酸化膜７のバーズビーク下に位置する部分は第１バーズビーク下Ｐ型シリコン層３７ａ，３７ｂを形成する。
【００３７】
（５）ゲート酸化膜１５，３１を例えば４０ｎｍの膜厚となるように９２０℃のドライ酸化にて形成する。ポリシリコン膜をＬＰ−ＣＶＤ（low pressure ＣＶＤ）法にて３５０ｎｍ程度の膜厚に成膜する。その後、写真製版技術によりポリシリコン膜上にレジストパターンを形成する。ＨＢｒとＨＣｌガスを混合したドライエッチング法により、ポリシリコン膜をパターニングしてゲート電極１７，３３を形成する。
【００３８】
（６）図１を参照して説明する。写真製版技術及びイオン注入技術により、Ｐ型不純物であるボロンを３０ｋｅＶ、２.３×１０15ｃｍ-2のドーズ量にて注入して、ＰＭＯＳトランジスタのＰ型ソース領域９及びＰ型ドレイン領域１１と、ＮＭＯＳトランジスタのＰ型チャネルコンタクト領域３５を形成する。また、写真製版技術及びイオン注入技術により、Ｎ型不純物であるリンを３０ｋｅＶ、５.８×１０15ｃｍ-2のドーズ量の条件にて注入して、ＮＭＯＳトランジスタのＮ型ソース領域２５及びＮ型ドレイン領域２７と、ＰＭＯＳトランジスタのＮ型チャネルコンタクト領域１９を形成する。
【００３９】
ここで、ＰＭＯＳトランジスタにおいてＬＯＣＯＳ酸化膜７のバーズビーク下のＰ型シリコン層５とＰ型ソース領域９及びＰ型ドレイン領域１１の間には従来の製造方法とは異なり、ＰＮ接合が形成されない。また、ＮＭＯＳトランジスタにおいては、ＬＯＣＯＳ酸化膜７のバーズビーク下のＮ型ウェル領域２３とＮ型ソース領域２５及びＮ型ドレイン領域２７の間には従来の製造方法とは異なり、ＰＮ接合が形成されない。
【００４０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４１】
例えば、上記実施例ではシリコン層５としてＰ型のものを用いているが、本発明はこれに限定されるものではなく、シリコン層はＮ型であってもよいし、ノンドープであってもよい。
【００４２】
また、上記実施例ではゲート絶縁膜としてシリコン酸化膜１５を用いているが、本発明はこれに限定されるものではなく、ゲート絶縁膜として、例えばＯＮＯ膜とよばれる、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜など、他の材料からなるゲート絶縁膜を用いてもよい。
【００４３】
また、
【図面の簡単な説明】
【００４４】
【図１】ＣＭＯＳトランジスタを備えた半導体装置の一実施例を概略的に示す平面図と平面図のＡ−Ａ位置での断面図である。
【図２】図１に示した半導体装置を製造するための製造方法の一実施例を説明するための工程断面図である。
【図３】製造方法の同実施例で用いるマスクのレイアウトを説明するための平面図である。
【図４】ＳＯＩ基板に形成した従来のＣＭＯＳトランジスタの概略的な構造を示す平面図とその平面図のＢ−Ｂ位置での断面図を示す。
【図５】従来のメサ構造のＭＯＳトランジスタの概略的な断面図を示す。
【符号の説明】
【００４５】
１  支持基板
３  埋込み酸化膜
５  Ｐ型シリコン層（第２バーズビーク下シリコン層）
７  ＬＯＣＯＳ酸化膜
９  Ｎ型ソース領域
１１  Ｎ型ドレイン領域
１３  Ｎ型ウェル領域（チャネル領域）
１５，３１  ゲート酸化膜（ゲート絶縁膜）
１７，３３  ゲート電極
２１  第１バーズビーク下Ｎ型シリコン層
２３  Ｎ型ウェル領域（第２バーズビーク下シリコン層）
２５  Ｐ型ソース領域
２７  Ｐ型ドレイン領域
２９  Ｐ型ウェル領域
３７ａ，３７ｂ  第１バーズビーク下Ｐ型シリコン層
【図１】
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【図２】
2010073740.tif 000004
【図３】
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【図４】
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【図５】
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