(57)【要約】【課題】  高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供する。【解決手段】  ゲート電極４Ａをドレイン側Ｎ-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ-拡散層２ｂにキャリアを誘起することができるので、前提技術に比べて、ＯＮ抵抗を低下させることができる。これによって、第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ+拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術のドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術とほぼ同じＯＦＦ耐圧を得ることができる。【選択図】  図１
2010021221.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、
前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、
前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、
前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、
前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、
前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、
前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも大きいことを特徴とする半導体装置。
【請求項２】
チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、
前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、
前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、
前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、
前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、
前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、
前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも小さいことを特徴とする半導体装置。
【請求項３】
チャネル領域を有する第１導電型の半導体基板と、
前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、
前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、
前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、
前記チャネル領域上に設けられ、導電材料から成る第１ゲート電極と、
前記ドレイン側低濃度拡散層上に設けられ、導電材料から成る第２ゲート電極と、
前記第１ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、
前記第２ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、
前記第１ゲート電極と、前記第２ゲート電極とは、電気的に分離されていることを特徴とする半導体装置。
【請求項４】
前記第２ゲート電極は、その一部分が、前記半導体基板の厚み方向に向かって、前記第１ゲート電極に重畳して設けられることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ドレイン側低濃度拡散層は、前記半導体基板の厚み方向に屈曲して形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記ドレイン側低濃度拡散層と前記ドレイン拡散層との間に、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散された他のドレイン側低濃度拡散層をさらに備えることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
第１導電型の半導体基板のチャネル領域を含む全面にわたって、前記第１導電型とは異なる第２導電型の不純物を拡散させて、不純物拡散層を形成する工程と、
前記不純物拡散層上に、前記不純物拡散層のうち、前記チャネル領域に形成された部分が露出し、ドレイン側低濃度拡散層となるべく予め定める部分が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された側から、前記第１導電型の不純物を、前記第１導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記不純物拡散層の前記チャネル領域に形成された部分に、前記第１導電型の不純物を拡散させる工程と、
前記チャネル領域上および前記ゲート絶縁膜上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記他のゲート絶縁膜から成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記不純物拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板上に、前記半導体基板のドレイン側低濃度拡散層を形成するべく予め定める低濃度層形成領域が露出し、前記半導体基板のチャネル領域が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された側から、前記第１導電型とは異なる第２導電型の不純物を、前記第２導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記低濃度層形成領域に前記第２導電型の不純物が拡散された前記ドレイン側低濃度拡散層を形成する工程と、
前記ゲート絶縁膜上および前記ドレイン側低濃度拡散層上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記他のゲート絶縁膜から成る第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、
前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記ドレイン側低濃度拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳細には、高耐圧ＭＯＳトランジスタを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
マイクロコントロールユニット（Micro Control Unit；略称：ＭＣＵ）、交流直流変換回路（ＡＣ−ＤＣコンバータ）、液晶表示装置（Liquid Crystal Display；略称：ＬＣＤ）ドライバなどのシステムオンチップ（System On a Chip；略称：ＳｏＣ）に備えられるＭＯＳ（Metal-Oxide Semiconductor）トランジスタでは、ゲート電極に電圧が印加されないＯＦＦ状態において、ドレイン電極に、たとえば１５Ｖ〜２０Ｖという高い電圧が印加されるので、ＯＦＦ耐圧が高いこと、すなわち高ＯＦＦ耐圧であることが求められる。
またＯＮ状態になったときに速やかにドレイン電流が流れることができるように、ＯＮ状態において作用する抵抗であるＯＮ抵抗が低いこと、すなわち低ＯＮ抵抗であることが求められる。
【０００３】
高いＯＦＦ耐圧を確保するためには、ドレイン電極に印加される電界を緩和する必要がある。そこで、従来技術の半導体装置では、チャネル領域と、ドレイン電極として機能するドレイン拡散層との間に低濃度不純物層を設けて、ドレイン電極のゲート電極からの離隔距離、すなわちドレイン電極とゲート電極との水平距離であるドレインオフセット長を長くした構造にしている（たとえば、特許文献１，２参照）。
【０００４】
【特許文献１】特開２００４−３３５８１２号公報
【特許文献２】特開２００５−１２９５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術の半導体装置は、ドレインオフセット長が長い構造であるので、デバイス寸法が大きくなり、小形化が困難であるという問題がある。つまり、高耐圧トランジスタには、小形化が困難であるという問題がある。
【０００６】
前述のＳｏＣは、高耐圧トランジスタを備える高電圧部と、より低い電圧が印加されるトランジスタを備える低電圧部との両方を備える場合があるが、前述のように高耐圧トランジスタは小形化が困難である。したがって、低電圧部のトランジスタの小形化に伴い、高電圧部の占有面積が相対的に増加してきている。チップコストを低減するためには、高いＯＦＦ耐圧を維持しつつ、高電圧部のトランジスタの寸法の縮小化を実現する必要がある。
【０００７】
またドレインオフセット長を長くするためにチャネル領域とドレイン拡散層との間に設けられる低濃度不純物層は、不純物濃度が低く、抵抗値が比較的高いので、ＯＮ抵抗が高くなりやすいという問題がある。
【０００８】
したがって高耐圧トランジスタを備える半導体装置には、高ＯＦＦ耐圧と低ＯＮ抵抗とを維持しつつ、小形化することが求められる。
【０００９】
本発明は、高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも大きいことを特徴とする。
【００１１】
また本発明の半導体装置は、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、前記チャネル領域上および前記ドレイン側低濃度拡散層上にわたって設けられ、導電材料から成るゲート電極と、前記ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、前記ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、前記第２ゲート絶縁膜の厚み寸法は、前記第１ゲート絶縁膜の厚み寸法よりも小さいことを特徴とする。
【００１２】
また本発明の半導体装置は、チャネル領域を有する第１導電型の半導体基板と、前記チャネル領域の一方側の側方に設けられ、前記第１導電型とは異なる第２導電型の不純物が拡散されたドレイン拡散層と、前記チャネル領域の他方側の側方に設けられ、前記第２導電型の不純物が拡散されたソース拡散層と、前記チャネル領域と前記ドレイン拡散層との間に介在し、前記第２導電型の不純物が、前記ドレイン拡散層よりも低濃度に拡散されたドレイン側低濃度拡散層と、前記チャネル領域上に設けられ、導電材料から成る第１ゲート電極と、前記ドレイン側低濃度拡散層上に設けられ、導電材料から成る第２ゲート電極と、前記第１ゲート電極と前記チャネル領域との間に介在し、絶縁材料から成る第１ゲート絶縁膜と、前記第２ゲート電極と前記ドレイン側低濃度拡散層との間に介在し、絶縁材料から成る第２ゲート絶縁膜とを備え、前記第１ゲート電極と、前記第２ゲート電極とは、電気的に分離されていることを特徴とする。
【００１３】
本発明の半導体装置の製造方法は、第１導電型の半導体基板のチャネル領域を含む全面にわたって、前記第１導電型とは異なる第２導電型の不純物を拡散させて、不純物拡散層を形成する工程と、前記不純物拡散層上に、前記不純物拡散層のうち、前記チャネル領域に形成された部分が露出し、ドレイン側低濃度拡散層となるべく予め定める部分が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された側から、前記第１導電型の不純物を、前記第１導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記不純物拡散層の前記チャネル領域に形成された部分に、前記第１導電型の不純物を拡散させる工程と、前記チャネル領域上および前記ゲート絶縁膜上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記他のゲート絶縁膜から成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記不純物拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする。
【００１４】
また本発明の半導体装置の製造方法は、第１導電型の半導体基板上に、前記半導体基板のドレイン側低濃度拡散層を形成するべく予め定める低濃度層形成領域が露出し、前記半導体基板のチャネル領域が覆われるように、絶縁材料から成るゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された側から、前記第１導電型とは異なる第２導電型の不純物を、前記第２導電型の不純物が前記ゲート絶縁膜を通過しない条件下でイオン注入して、前記低濃度層形成領域に前記第２導電型の不純物が拡散された前記ドレイン側低濃度拡散層を形成する工程と、前記ゲート絶縁膜上および前記ドレイン側低濃度拡散層上に、絶縁材料から成る他のゲート絶縁膜を形成して、前記チャネル領域上に前記ゲート絶縁膜と前記他のゲート絶縁膜とから成る第１ゲート絶縁膜を形成するとともに、前記ドレイン側低濃度拡散層上に前記他のゲート絶縁膜から成る第２ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に、導電材料から成る導電膜を形成する工程と、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記導電膜のうち、前記半導体基板の前記ドレイン側低濃度拡散層の一方側の側方の領域と前記チャネル領域の他方側の側方の領域とを含む拡散層形成領域上に形成された部分を除去して、残存する前記第１ゲート絶縁膜上および前記第２絶縁膜上に、前記導電膜から成るゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記拡散層形成領域に、前記第２導電型の不純物を前記ドレイン側低濃度拡散層よりも高濃度に拡散されるようにイオン注入して、前記ドレイン側低濃度拡散層の一方側の側方にドレイン拡散層を形成するとともに、前記チャネル領域の他方側の側方にソース拡散層を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、第１導電型の半導体基板のチャネル領域の一方側の側方には、第２導電型の不純物が拡散されたドレイン拡散層が設けられ、チャネル領域の他方側の側方には、第２導電型の不純物が拡散されたソース拡散層が設けられる。チャネル領域とドレイン拡散層との間には、ドレイン拡散層よりも低濃度に第２導電型の不純物が拡散されたドレイン側低濃度拡散層が介在する。このドレイン側低濃度拡散層上とチャネル領域上とにわたって、ゲート電極が設けられる。これによって、ゲート電極にバイアス電圧が印加されるＯＮ状態において、ドレイン側低濃度拡散層にキャリアを誘起することができるので、従来技術に比べて、ＯＮ抵抗を低下させることができる。したがって、ＯＦＦ耐圧を維持して、ＯＮ抵抗を低下させることが可能である。
【００１６】
またゲート電極とドレイン側低濃度拡散層との間に介在する第２ゲート絶縁膜は、ゲート電極とチャネル領域との間に介在する第１ゲート絶縁膜よりも厚く形成される。ＯＦＦ状態において、ゲート電極とドレイン側低濃度拡散層との間には、ゲート電極とチャネル領域との間よりも高い電圧が印加されるが、前述のように第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成することによって、第２ゲート絶縁膜の絶縁破壊を抑制することができる。
【００１７】
また第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成することによって、半導体装置を形成するときに、第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせを、レジストマスクなどのマスクを用いないセルフアラインによって行うことができる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。
【００１８】
また本発明の半導体装置によれば、第１導電型の半導体基板のチャネル領域の一方側の側方には、第２導電型の不純物が拡散されたドレイン拡散層が設けられ、チャネル領域の他方側の側方には、第２導電型の不純物が拡散されたソース拡散層が設けられる。チャネル領域とドレイン拡散層との間には、ドレイン拡散層よりも低濃度に第２導電型の不純物が拡散されたドレイン側低濃度拡散層が介在する。このドレイン側低濃度拡散層上とチャネル領域上とにわたって、ゲート電極が設けられる。これによって、ゲート電極にバイアス電圧が印加されるＯＮ状態において、ドレイン側低濃度拡散層にキャリアを誘起することができるので、従来技術に比べて、ＯＮ抵抗を低下させることができる。したがって、ＯＦＦ耐圧を維持して、ＯＮ抵抗を低下させることが可能である。
【００１９】
またゲート電極とドレイン側低濃度拡散層との間に介在する第２ゲート絶縁膜は、ゲート電極とチャネル領域との間に介在する第１ゲート絶縁膜よりも薄く形成される。これによって、第１ゲート絶縁膜の厚み寸法が同じとき、第２ゲート絶縁膜を第１ゲート絶縁膜よりも厚く形成する場合に比べて、ＯＮ状態において、ゲート電極に印加されるバイアス電圧がドレイン側低濃度拡散層に伝わりやすく、ドレイン側低濃度拡散層に誘起されるキャリアが多いので、ＯＮ抵抗をより低下させることができる。
【００２０】
また第２ゲート絶縁膜を第１ゲート絶縁膜よりも薄く形成することによって、半導体装置を形成するときに、第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせを、レジストマスクなどのマスクを用いないセルフアラインによって行うことができる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。
【００２１】
また本発明の半導体装置によれば、第１導電型の半導体基板のチャネル領域の一方側の側方には、第２導電型の不純物が拡散されたドレイン拡散層が設けられ、チャネル領域の他方側の側方には、第２導電型の不純物が拡散されたソース拡散層が設けられる。チャネル領域とドレイン拡散層との間には、ドレイン拡散層よりも低濃度に第２導電型の不純物が拡散されたドレイン側低濃度拡散層が介在する。このドレイン側低濃度拡散層上には、チャネル領域上に設けられる第１ゲート電極とは電気的に分離されて、第２ゲート電極が設けられる。これによって、第１ゲート電極にバイアス電圧が印加されるＯＮ状態において、第２ゲート電極にも同極性のバイアス電圧を印加することによって、ドレイン側低濃度拡散層にキャリアを誘起することができるので、従来技術に比べて、ＯＮ抵抗を低下させることができる。
【００２２】
また第１ゲート電極と第２ゲート電極とは、電気的に分離されているので、独立に制御することができる。したがって、第１ゲート電極にバイアス電圧が印加されないＯＦＦ状態において、たとえば第２ゲート電極にゼロ（０）もしくは負のバイアス電圧を印加するか、または第２ゲート電極を、バイアス電圧を印加しないフローティング（Floating）状態にすることによって、従来技術に比べて、ＯＦＦ耐圧を高くすることができる。したがって、ドレインオフセット長の縮小化が可能であり、半導体装置の小形化が実現可能である。
【００２３】
本発明の半導体装置の製造方法によれば、第１導電型の半導体基板のチャネル領域を含む全面にわたって、第１導電型とは異なる第２導電型の不純物が拡散された不純物拡散層が形成される。不純物拡散層上には、不純物拡散層のうちのチャネル領域に形成された部分が露出し、ドレイン側低濃度拡散層となるべく予め定める部分が覆われるように、ゲート絶縁膜が形成される。このゲート絶縁膜が形成された側から、第１導電型の不純物がイオン注入される。
【００２４】
第１導電型の不純物は、ゲート絶縁膜を通過しない条件下でイオン注入されるので、不純物拡散層のうち、ゲート絶縁膜で覆われるドレイン側低濃度拡散層となるべく予め定める部分には、第１導電型の不純物が注入されない。この部分は、ドレイン側低濃度拡散層として、チャネル領域の一方側の側方に残る。不純物拡散層のうち、チャネル領域に形成された部分は、ゲート絶縁膜で覆われずに露出しているので、第１導電型の不純物が注入されて拡散される。これによって、第２導電型の不純物によって発生したキャリアを、第１導電型の不純物によって発生したキャリアで対消滅させて、チャネル領域を第２導電型の不純物が拡散される前と同程度の導電性に戻すことができる。
【００２５】
このチャネル領域上およびゲート絶縁膜上には、他のゲート絶縁膜が形成される。これによって、ドレイン側低濃度拡散層上に、チャネル領域上に形成される第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜を形成することができる。これらの第１および第２ゲート絶縁膜上には導電膜が形成される。この導電膜、ならびに第１および第２ゲート絶縁膜のうち、拡散層形成領域上に形成された部分が除去されて、残存する第１および第２ゲート絶縁膜上にゲート電極が形成される。このゲート電極をマスクとして、拡散層形成領域に第２導電型の不純物がイオン注入されて、ドレイン側低濃度拡散層よりも高濃度に第２導電型の不純物が拡散されたドレイン拡散層およびソース拡散層が、ドレイン側低濃度拡散層の一方側の側方、およびチャネル領域の他方側の側方にそれぞれ形成される。
【００２６】
このようにすることによって、チャネル領域とドレイン拡散層との間に介在するドレイン側低濃度拡散層上と、チャネル領域上とにわたってゲート電極が設けられ、ドレイン側低濃度拡散層とゲート電極との間に介在する第２ゲート絶縁膜が、チャネル領域とゲート電極との間に介在する第１ゲート絶縁膜よりも厚く形成される半導体装置を得ることができる。このような半導体装置は、前述のようにＯＦＦ耐圧を維持して、従来技術に比べて、ＯＮ抵抗を低下させることができ、また第２ゲート絶縁膜の絶縁破壊を抑制することができるという優れた効果を奏する。
【００２７】
また第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせは、ドレイン側低濃度拡散層上にゲート絶縁膜を形成した後、このゲート絶縁膜上およびチャネル領域上に他のゲート絶縁膜を形成することによって、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度を高くすることができるので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。
【００２８】
また本発明の半導体装置の製造方法によれば、第１導電型の半導体基板上には、低濃度層形成領域が露出し、チャネル領域が覆われるように、ゲート絶縁膜が形成される。このゲート絶縁膜が形成された側から、第１導電型とは異なる第２導電型の不純物がイオン注入される。第２導電型の不純物は、ゲート絶縁膜を通過しない条件下でイオン注入されるので、半導体基板のうち、ゲート絶縁膜で覆われるチャネル領域には、第２導電型の不純物が注入されない。半導体基板のうち、低濃度層形成領域は、ゲート絶縁膜で覆われずに露出しているので、第２導電型の不純物が注入されて拡散される。これによって、チャネル領域の一方側の側方にドレイン側低濃度拡散層が形成される。
【００２９】
このドレイン側低濃度拡散層上およびゲート絶縁膜上には、他のゲート絶縁膜が形成される。これによって、ドレイン側低濃度拡散層上に、チャネル領域上に形成される第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成することができる。これらの第１および第２ゲート絶縁膜上には導電膜が形成される。この導電膜、ならびに第１および第２ゲート絶縁膜のうち、拡散層形成領域上に形成された部分が除去されて、残存する第１および第２ゲート絶縁膜上にゲート電極が形成される。このゲート電極をマスクとして、拡散層形成領域に第２導電型の不純物がイオン注入されて、ドレイン側低濃度拡散層よりも高濃度に第２導電型の不純物が拡散されたドレイン拡散層およびソース拡散層が、ドレイン側低濃度拡散層の一方側の側方、およびチャネル領域の他方側の側方にそれぞれ形成される。
【００３０】
このようにすることによって、チャネル領域とドレイン拡散層との間に介在するドレイン側低濃度拡散層上と、チャネル領域上とにわたってゲート電極が設けられ、ドレイン側低濃度拡散層とゲート電極との間に介在する第２ゲート絶縁膜が、チャネル領域とゲート電極との間に介在する第１ゲート絶縁膜よりも薄く形成される半導体装置を得ることができる。このような半導体装置は、前述のようにＯＦＦ耐圧を維持して、従来技術に比べて、ＯＮ抵抗を低下させることができるという優れた効果を奏する。
【００３１】
また第１ゲート絶縁膜と第２ゲート絶縁膜との境界部分と、チャネル領域とドレイン側低濃度拡散層との境界部分との位置合わせは、チャネル領域上にゲート絶縁膜を形成した後、このゲート絶縁膜上およびドレイン側低濃度拡散層上に他のゲート絶縁膜を形成することによって、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度を高くすることができるので、その分、寸法の縮小化が可能であり、半導体装置の小形化を実現可能である。
【発明を実施するための最良の形態】
【００３２】
＜前提技術＞
本発明の半導体装置を説明する前に、本発明の前提となる半導体装置について説明する。図１は、本発明の前提となる半導体装置１００Ａを示す断面図である。半導体装置１００Ａは、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）１００を備える。前提技術の半導体装置１００Ａは、相補型金属酸化膜半導体（Complementary Metal-Oxide Semiconductor；略称：ＣＭＯＳ）装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【００３３】
Ｎチャネル型ＭＯＳＦＥＴ１００は、半導体基板であるＰ型シリコン（Ｓｉ）基板（以下「Ｐ型Ｓｉ基板」という場合がある）１上に、ＳｉＯ2などの絶縁材料から成るゲート絶縁膜６が形成される。ゲート絶縁膜６上には、ゲート電極４が形成される。ゲート電極４の材料は、多結晶シリコン（以下「ポリシリコン」という場合がある）であってもよいし、金属であってもよい。Ｐ型Ｓｉ基板１上に形成されたゲート絶縁膜６およびゲート電極４の側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。
【００３４】
ゲート絶縁膜６の下方のＰ型Ｓｉ基板１の表面から内部にわたって形成されるチャネル領域１０の両側には、チャネル領域１０を挟むように、Ｎ-拡散層２が形成される。Ｎ-拡散層２は、Ｐ型Ｓｉ基板１にＮ型不純物を拡散させることによって形成される。
【００３５】
またＰ型Ｓｉ基板１内の領域であって、Ｎ-拡散層２のうちの浅い領域、すなわちＰ型Ｓｉ基板１の表面側の領域には、Ｎ-拡散層２よりも不純物濃度が高いソースＮ+拡散層３およびドレインＮ+拡散層５が形成される。ソースＮ+拡散層３およびドレインＮ+拡散層５は、そのＰ型Ｓｉ基板１の表面からの深さ（以下、単に「深さ」という場合がある）が、Ｎ-拡散層２の深さよりも浅く形成される。
【００３６】
ソースＮ+拡散層３は、チャネル領域１０の一方側の側方（以下「一側方」という場合がある）に形成されるＮ-拡散層２内に設けられ、ドレインＮ+拡散層５は、チャネル領域１０の他方側の側方（以下「他側方」という場合がある）に形成されるＮ-拡散層２内に設けられる。換言すると、Ｎ-拡散層２は、ソースＮ+拡散層３とチャネル領域１０との間、およびドレインＮ+拡散層５とチャネル領域１０との間に介在するように設けられる。ソースＮ+拡散層３およびドレインＮ+拡散層５は、Ｐ型Ｓｉ基板１にＮ型不純物を拡散させることによって形成される。
【００３７】
半導体装置１００Ａでは、Ｎチャネル型ＭＯＳＦＥＴ１００のゲート電極４に電圧が印加されないオフ（ＯＦＦ）状態において、高耐圧を確保することを目的として、空乏層を延ばして、ドレイン電極であるドレインＮ+拡散層５に印加される電界を緩和するために、不純物濃度が比較的低いＮ-拡散層２が設けられている。ゲート電極４に電圧が印加されるオン（ＯＮ）状態では、この不純物濃度が比較的低いＮ-拡散層２をドレイン電流が流れることになるが、Ｎ-拡散層２は不純物濃度が比較的低いことから、抵抗値が比較的高いので、Ｎ-拡散層２が設けられない場合に比べて、ドレイン電流の値が低下してしまう。つまり、半導体装置１００Ａには、Ｎチャネル型ＭＯＳＦＥＴ１００がＯＮの場合に作用する抵抗であるＯＮ抵抗が高いという問題がある。
【００３８】
また、高耐圧を確保するためには、ドレインＮ+拡散層５のゲート電極４からの離隔距離、すなわちチャネル領域１０とドレインＮ+拡散層５との間のＮ-拡散層２の長さであるドレインオフセット長ＤＬ１を長くする必要がある。たとえば、ドレインＮ+拡散層５にプラス（＋）１５Ｖ〜２０Ｖの電圧が印加される場合、ドレインオフセット長ＤＬ１を１μｍ〜５μｍと長くする必要がある。したがって、装置の小形化が困難であるという問題がある。そこで本発明の半導体装置では、以下に示す各実施の形態の構成を採用している。以下の各実施の形態では、第１導電型をＰ型とし、第２導電型をＮ型として、説明する。
【００３９】
＜第１の実施の形態＞
図２は、本発明の第１の実施の形態である半導体装置１１０Ａを示す断面図である。図２に示す半導体装置１１０Ａの構成は、前述の図１に示す半導体装置１００Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１１０Ａも、前述の図１に示す半導体装置１００Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１１０を備える。本実施の形態では、半導体装置１１０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【００４０】
本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ１１０は、第１導電型の半導体基板であるＰ型Ｓｉ基板１上に、第１ゲート絶縁膜６Ａと、第１ゲート絶縁膜６Ａよりも厚み寸法が大きい第２ゲート絶縁膜７とが形成される。第１ゲート絶縁膜６Ａは、前提技術の半導体装置１００Ａにおけるゲート絶縁膜６と同様に構成される。第２ゲート絶縁膜７は、第１ゲート絶縁膜６Ａに連なり、Ｐ型Ｓｉ基板１の厚み方向一方側の表面（以下、単に「Ｐ型Ｓｉ基板１の表面」という場合がある）に、第１ゲート絶縁膜６Ａと並んで設けられる。第１および第２ゲート絶縁膜６Ａ，７は、ＳｉＯ2などの絶縁材料から成る。
【００４１】
本実施の形態では、第１ゲート絶縁膜６Ａの厚み寸法ｔ１は、５ｎｍ以上１０ｎｍ以下に選ばれ、第２ゲート絶縁膜７の厚み寸法ｔ２は、１０ｎｍ以上３０ｎｍ以下に選ばれる。これらの範囲の中から、第２ゲート絶縁膜７の厚み寸法ｔ２の方が、第１ゲート絶縁膜６Ａの厚み寸法ｔ１よりも大きいという条件を満たすように、第１ゲート絶縁膜６Ａの厚み寸法ｔ１および第２ゲート絶縁膜７の厚み寸法ｔ２がそれぞれ選ばれる。本実施の形態では、第１および第２ゲート絶縁膜６Ａ，７はそれぞれ、一様な厚み寸法で形成される。
【００４２】
第１および第２ゲート絶縁膜６Ａ，７上には、ゲート電極４Ａが形成される。ゲート電極４Ａは、第１および第２ゲート絶縁膜６Ａ，７の全体にわたって設けられる。換言すると、ゲート電極４Ａは、前提技術の半導体装置１００Ａにおいてゲート絶縁膜６上に形成されるゲート電極４が、第２ゲート絶縁膜７上まで延長された構造を有する。ゲート電極４Ａは、Ｐ型Ｓｉ基板１の表面からの厚み寸法が一様に形成されており、第１ゲート絶縁膜６Ａ上の部分の厚み寸法が、第２ゲート絶縁膜７上の部分の厚み寸法よりも大きい。ゲート電極４Ａの材料は、前提技術のゲート電極４と同様に、ポリシリコンであってもよいし、金属であってもよい。Ｐ型Ｓｉ基板１上に形成された第１および第２ゲート絶縁膜６Ａ，７、ならびにゲート電極４Ａの側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。
【００４３】
第１ゲート絶縁膜６Ａの下方のＰ型Ｓｉ基板１の表面から内部にわたって形成されるチャネル領域１０の一側方には、ソース側Ｎ-拡散層２ａが形成される。ソース側Ｎ-拡散層２ａは、前提技術の半導体装置１００Ａにおけるチャネル領域１０の一側方に形成されるＮ-拡散層２と同様に構成される。チャネル領域１０の他側方には、ドレイン側Ｎ-拡散層２ｂが形成される。チャネル領域１０は、ソース側Ｎ-拡散層２ａとドレイン側Ｎ-拡散層２ｂとによって挟まれる。ソース側Ｎ-拡散層２ａおよびドレイン側Ｎ-拡散層２ｂは、Ｐ型Ｓｉ基板１にＮ型不純物を拡散させることによって形成される。ソース側Ｎ-拡散層２ａおよびドレイン側Ｎ-拡散層２ｂは、同程度の不純物濃度で形成される。
【００４４】
ドレイン側Ｎ-拡散層２ｂは、より詳細には、第１Ｎ-拡散層１２と第２Ｎ-拡散層１３とを含む。第１Ｎ-拡散層１２は、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７の下方に、Ｐ型Ｓｉ基板１の表面から内部にわたって形成され、ドレイン側Ｎ-拡散層２ｂのソース側Ｎ-拡散層２ａ寄りの部分を構成する。第１Ｎ-拡散層１２は、ドレイン側低濃度拡散層に相当する。第２Ｎ-拡散層１３は、第２ゲート絶縁膜７の側面部に形成されるサイドウォール１１の下方に、第１Ｎ-拡散層１２に隣接して形成される。第２Ｎ-拡散層１３は、他のドレイン側低濃度拡散層に相当する。第１Ｎ-拡散層１２は、その深さｄ１が、第２Ｎ-拡散層１３の深さｄ２よりも浅く形成される。第２Ｎ-拡散層１３は、その深さｄ２が、ソース側Ｎ-拡散層２ａの深さｄ３と同程度に形成される。第１および第２Ｎ-拡散層１２，１３は、同程度の不純物濃度、より詳細には、ソース側Ｎ-拡散層２ａと同程度の不純物濃度で形成される。
【００４５】
第１Ｎ-拡散層１２の上方の第２ゲート絶縁膜７上には、前述のようにゲート電極４Ａが延長して設けられている。換言すると、ゲート電極４Ａは、ドレイン側Ｎ-拡散層２ｂ上、より詳細にはドレイン側Ｎ-拡散層２ｂの第１Ｎ-拡散層１２上まで、延長して設けられている。
【００４６】
Ｐ型Ｓｉ基板１内の領域であって、ソース側Ｎ-拡散層２ａのうちの浅い領域、すなわちＰ型Ｓｉ基板１の表面側の領域には、ソース側Ｎ-拡散層２ａよりも不純物濃度が高いソースＮ+拡散層３が形成される。ソースＮ+拡散層３は、ソース拡散層に相当する。ソースＮ+拡散層３は、チャネル領域１０から離隔して設けられ、ソースＮ+拡散層３とチャネル領域１０との間には、ソース側Ｎ-拡散層２ａが介在する。ソースＮ+拡散層３は、その深さｄ４が、ソース側Ｎ-拡散層２ａの深さｄ３よりも浅く、かつ第１Ｎ-拡散層１２の深さｄ１よりも深く形成される。
【００４７】
またＰ型Ｓｉ基板１内の領域であって、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３のうちの浅い領域には、第２Ｎ-拡散層１３よりも不純物濃度が高いドレインＮ+拡散層５が形成される。ドレインＮ+拡散層５は、ドレイン拡散層に相当する。ドレインＮ+拡散層５は、第１Ｎ-拡散層１２から離隔して設けられ、ドレインＮ+拡散層５と第１Ｎ-拡散層１２との間には、第２Ｎ-拡散層１３が介在する。ドレインＮ+拡散層５は、その深さｄ５が、第２Ｎ-拡散層１３の深さｄ２よりも浅く、かつ第１Ｎ-拡散層１２の深さｄ１よりも深く形成される。
【００４８】
以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｂ上、より詳細にはドレイン側Ｎ-拡散層２ｂの第１Ｎ-拡散層１２上まで、ゲート電極４Ａが延長して設けられており、そのゲート電極４Ａの延長された部分は、第１ゲート絶縁膜６Ａよりも厚く形成される第２ゲート絶縁膜７上に設けられている。
【００４９】
本実施の形態の半導体装置１１０Ａは、ゲート電極４Ａをドレイン側Ｎ-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ-拡散層２ｂにキャリアを誘起することができるので、前述の前提技術の半導体装置１００Ａに比べて、ＯＮ抵抗を低下させることができる。これによって、ゲート電極４Ａのうち、前提技術におけるゲート電極４から延長された部分を除く残余の部分、すなわち第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ+拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術の半導体装置１００Ａにおけるドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術の半導体装置１００Ａとほぼ同じＯＦＦ耐圧を得ることができる。
【００５０】
また本実施の形態では、ゲート電極４Ａとドレイン側Ｎ-拡散層２ｂとの間に設けられる第２ゲート絶縁膜７は、その厚み寸法ｔ２が、ゲート電極４Ａとチャネル領域１０との間に設けられる第１ゲート絶縁膜６Ａの厚み寸法ｔ１よりも大きく形成される。ゲート電極４Ａとドレイン側Ｎ-拡散層２ｂとの間には、ＯＦＦ状態において、ゲート電極４Ａとチャネル領域１０との間よりも高い電圧が印加されるが、前述のように第２ゲート絶縁膜７を第１ゲート絶縁膜６Ａよりも厚く形成することによって、第２ゲート絶縁膜７の絶縁破壊を抑制することができる。
【００５１】
また本実施の形態では、ドレイン側Ｎ-拡散層２ｂは、Ｐ型Ｓｉ基板１の厚み方向に垂直な方向に並んで設けられる複数の層、具体的には第１Ｎ-拡散層１２および第２Ｎ-拡散層１３を含む。つまり、ドレイン側Ｎ-拡散層２ｂは、第１Ｎ-拡散層１２および第２Ｎ-拡散層１３の二重構造になっており、本実施の形態では、チャネル領域１０とドレインＮ+拡散層５との間に、低濃度の第１Ｎ-拡散層１２が設けられるだけでなく、この第１Ｎ-拡散層１２とドレインＮ+拡散層５との間にも、低濃度の第２Ｎ-拡散層１３が設けられている。
【００５２】
換言すると、ドレイン領域の不純物拡散層は、ゲート電極４Ａの下の第１Ｎ-拡散層１２、サイドウォール１１の下の第２Ｎ-拡散層１３、およびドレイン電極として機能するドレインＮ+拡散層５の三重構造になっている。このようにドレイン領域の不純物拡散層を三重構造にすることによって、Ｐ型Ｓｉ基板１の厚み方向に垂直な方向における不純物濃度プロファイルをグラジュアル、すなわち緩やかにし、チャネル領域１０からドレインＮ+拡散層５に向かって段階的に不純物濃度が増加するようにすることが可能になる。
【００５３】
これによって、ＯＮ状態にしたときのドレイン領域のインパクト化率を低減することができるので、ドレイン側Ｎ-拡散層２ｂを二重構造にしない場合、すなわちドレイン領域の不純物拡散層を三重構造にしない場合に比べて、ＯＮ耐圧を高圧化することができる。またゲート電極４Ａの下の第１Ｎ-拡散層１２の不純物濃度と、サイドウォール１１の下の第２Ｎ-拡散層１３の不純物濃度とを独立に設定することができるので、半導体装置１１０Ａの設計の自由度を向上させることができる。
【００５４】
次に、本発明の第１の実施の形態の半導体装置１１０Ａの製造方法について説明する。図３〜図９は、本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【００５５】
図３は、Ｎ-拡散層１２Ａおよびゲート絶縁膜７Ａの形成が終了した段階の状態を示す断面図である。まず、Ｐ型Ｓｉ基板１にＮ型不純物を、たとえばイオン注入によって拡散させることによって、Ｐ型Ｓｉ基板１の表面側の領域の全面に、第１Ｎ-拡散層１２となるＮ-拡散層１２Ａを形成する。Ｎ-拡散層１２Ａは、不純物拡散層に相当する。Ｎ型不純物としては、たとえばリン（Ｐ）およびヒ素（Ａｓ）が挙げられる。Ｎ-拡散層１２Ａは、第１Ｎ-拡散層１２と同じ深さｄ１で形成される。
【００５６】
Ｎ-拡散層１２Ａの深さｄ１は、Ｎ型不純物をイオン注入するときのイオン注入エネルギーによって調整される。目的とする深さｄ１までＮ型不純物を注入するためのイオン注入エネルギーは、Ｎ型不純物の種類によって異なる。たとえば、Ｎ型不純物としてリン（Ｐ）を用いた場合のイオン注入エネルギーは、１０ｋｅＶ以上２０ｋｅＶ以下であり、ヒ素（Ａｓ）を用いた場合のイオン注入エネルギーは、１０ｋｅＶ以上４０ｋｅＶ以下である。またＮ-拡散層１２Ａの不純物濃度は、Ｎ型不純物をイオン注入するときのイオン注入量によって調整される。本実施の形態では、イオン注入量は、１×１０12ａｔｏｍｓ／ｃｍ2以上１×１０13ａｔｏｍｓ／ｃｍ2以下である。
【００５７】
Ｎ-拡散層１２Ａの形成後は、Ｎ-拡散層１２Ａ上の全面に、第２ゲート絶縁膜７となるゲート絶縁膜７Ａを形成する。具体的には、Ｎ-拡散層１２Ａが形成されたＰ型Ｓｉ基板１の表面を全体にわたって酸化して、ゲート絶縁膜７Ａとして、二酸化ケイ素（ＳｉＯ2）膜を形成する。この酸化工程を、以下では第１の酸化工程という。この段階で形成されたゲート絶縁膜７Ａに絶縁膜を積み増すことによって、具体的には、第１の酸化工程でゲート絶縁膜７Ａが形成されたＰ型Ｓｉ基板１を、後述する第２の酸化工程でさらに酸化することによって、第２ゲート絶縁膜７が形成される。
【００５８】
先に形成されるゲート絶縁膜７Ａの厚み寸法ｔ３は、第２ゲート絶縁膜７の厚み寸法ｔ２よりも小さく、絶縁膜の積み増しが終了した段階、すなわち第２の酸化工程が終了した段階で、目的とする厚み寸法ｔ２の第２ゲート絶縁膜７が形成されるように選ばれる。
【００５９】
図４は、ゲート絶縁膜７Ａの一部を除去した段階の状態を示す断面図である。第２ゲート絶縁膜７となるゲート絶縁膜７Ａの形成後は、形成したゲート絶縁膜７Ａの一部を除去する。より詳細には、ゲート絶縁膜７Ａ上にホトレジストを堆積した後、ホトレジストを写真製版でパターニングし、残存するホトレジストをマスクとして、ドライエッチングまたはウェットエッチングによって、ゲート絶縁膜７Ａの一部を除去する。具体的には、ゲート絶縁膜７Ａのうち、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１上に形成されたゲート絶縁膜７Ａを除去する。
【００６０】
図５は、カウンターイオン注入を終了した段階の状態を示す断面図である。第１ゲート絶縁膜６を形成する領域、すなわちチャネル領域１０のＮ-拡散層１２Ａを補償するために、Ｐ型Ｓｉ基板１のチャネル領域１０に対して、たとえばカウンターイオン注入を行って、カウンター不純物、すなわちＰ型不純物を拡散させる。本実施の形態では、前述のゲート絶縁膜７Ａが除去されたＰ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１に対して、カウンターイオン注入を行って、Ｐ型不純物を拡散させる。具体的には、これらの領域Ｓ１のＮ-拡散層１２ＡにＰ型不純物をイオン注入することによって、これらの領域のＮ-拡散層１２にＰ-拡散層８を形成する。Ｐ-拡散層８のドーパント、すなわちＰ型不純物としては、ボロン、インジウムなどが挙げられる。
【００６１】
Ｐ型不純物のイオン注入は、ホトリソグラフィ工程を経ず、レジストマスクを用いないセルフアライン、すなわち自己整合で行われ、具体的には、残存するゲート絶縁膜７Ａの下方のＮ-拡散層１２ＡにはＰ型不純物が注入されないように、イオン注入エネルギーを選んで行われる。イオン注入エネルギーは、ドーパントによって異なり、ドーパントがボロンの場合のイオン注入エネルギーは、たとえば１０ｋｅＶである。またＰ-拡散層８を形成するときのイオン注入量は、Ｐ-拡散層８の不純物濃度が、Ｎ-拡散層１２Ａの不純物濃度と同程度になるように選ばれ、本実施の形態では、１×１０12ａｔｏｍｓ／ｃｍ2以上１×１０13ａｔｏｍｓ／ｃｍ2以下である。
【００６２】
このようにしてＮ-拡散層１２ＡにＰ型不純物を拡散させてＰ-拡散層８を形成することによって、Ｐ-拡散層８が形成された領域のＮ-拡散層１２Ａに余剰の正孔が発生する。Ｎ-拡散層１２ＡにはＮ型不純物の拡散で余剰の電子が発生しているが、前述のようにＰ-拡散層８を形成することによって余剰正孔が発生するので、余剰電子と余剰正孔とが対消滅して相殺され、Ｐ-拡散層８が形成された領域のＮ-拡散層１２Ａが消滅する。つまり、ゲート絶縁膜７Ａが除去されたＰ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１のＮ-拡散層１２Ａが消滅する。
【００６３】
図６は、第１および第２ゲート絶縁膜６Ａ，７の形成が終了した段階の状態を示す断面図である。前述のようにＰ-拡散層８を形成して、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１のＮ-拡散層１２Ａを消滅させた後、残存するゲート絶縁膜７ＡおよびＰ型Ｓｉ基板１上の全面に絶縁膜を形成する。これによって、ゲート絶縁膜７Ａに絶縁膜が積み増されて、第２ゲート絶縁膜７が形成されるとともに、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１上に、厚み寸法ｔ１が第２ゲート絶縁膜７の厚み寸法ｔ２よりも小さい第１ゲート絶縁膜６Ａが形成される。
【００６４】
本実施の形態では、残存するゲート絶縁膜７ＡおよびＰ型Ｓｉ基板１を全面にわたって酸化することによって、第１および第２ゲート絶縁膜６Ａ，７を形成する。この酸化工程が、前述の第２の酸化工程である。第１および第２の酸化工程における酸化条件を調整することによって、第１および第２ゲート絶縁膜６Ａ，７の厚み寸法ｔ１，ｔ２を調整することができる。たとえば、第１の酸化工程で、厚み寸法ｔ３が１０ｎｍのゲート絶縁膜７Ａが形成され、第２の酸化工程で、厚み寸法ｔ１が５ｎｍの第１ゲート絶縁膜６Ａが形成される酸化条件で酸化を行えば、厚み寸法ｔ２が１１ｎｍ〜１２ｎｍ程度の第２ゲート絶縁膜７を形成することができる。
【００６５】
図７は、ゲート電極４の形成が終了した段階の状態を示す断面図である。第１および第２ゲート絶縁膜６Ａ，７の形成後は、第１および第２ゲート絶縁膜６Ａ，７上の全面に、ゲート電極４Ａを形成するための導電材料、たとえばポリシリコンを堆積させて、導電材料から成る導電膜を形成する。その後、形成した導電膜を写真製版およびドライエッチングによってパターニングして、ゲート電極４Ａを形成する。具体的には、Ｐ型Ｓｉ基板１のソース側Ｎ-拡散層２ａ、ソースＮ+拡散層３、第２Ｎ-拡散層１３およびドレインＮ+拡散層５を形成する領域上に形成された導電膜を除去して、ゲート電極４Ａを形成する。このとき、第１および第２ゲート絶縁膜６Ａ，７も導電膜と同様にパターニングされ、Ｐ型Ｓｉ基板１のソース側Ｎ-拡散層２ａ、ソースＮ+拡散層３、第２Ｎ-拡散層１３およびドレインＮ+拡散層５を形成する領域上に形成された第１および第２ゲート絶縁膜６Ａ，７が除去される。このＰ型Ｓｉ基板１のソース側Ｎ-拡散層２ａ、ソースＮ+拡散層３、第２Ｎ-拡散層１３およびドレインＮ+拡散層５を形成する領域が、拡散層形成領域に相当する。ゲート電極４Ａの厚み寸法は、厚い方の厚み寸法、すなわち第１ゲート電極６Ａ上における厚み寸法ｔｇ１が、たとえば１００ｎｍ以上３００ｎｍ以下に選ばれる。
【００６６】
図８は、もう１つのＮ-拡散層９の形成が終了した段階の状態を示す断面図である。ゲート電極４Ａの形成後は、ゲート電極４Ａをマスクとして、Ｐ型Ｓｉ基板１にＮ型不純物をイオン注入などによって拡散させることによって、ゲート電極４Ａで覆われていない部分のＰ型Ｓｉ基板１の表面側の領域に、ソース側Ｎ-拡散層２ａおよび、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３となる、もう１つのＮ-拡散層９を形成する。これによって、Ｎ-拡散層１２Ａのうち、第２Ｎ-拡散層１３が形成される領域に形成された部分は、もう１つのＮ-拡散層９と一体となり、もう１つのＮ-拡散層９と一体となった部分を除く残余のＮ-拡散層１２Ａで第１Ｎ-拡散層１２が構成される。
【００６７】
Ｎ型不純物としては、たとえばリン（Ｐ）およびヒ素（Ａｓ）が挙げられ、本実施の形態ではリン（Ｐ）が用いられる。もう１つのＮ-拡散層９は、Ｎ-拡散層１２Ａで構成される第１Ｎ-拡散層１２の深さｄ１よりも深い位置まで形成される。Ｎ型不純物をイオン注入するときの条件は、たとえばＮ型不純物としてリン（Ｐ）が用いられる場合、イオン注入エネルギーが３０ｋｅＶ以上１００ｋｅＶ以下であり、イオン注入量が１×１０12ａｔｏｍｓ／ｃｍ2以上１×１０14ａｔｏｍｓ／ｃｍ2以下である。
【００６８】
図９は、Ｎチャネル型ＭＯＳＦＥＴ１１０の形成が終了した段階の状態を示す断面図である。もう１つのＮ-拡散層９を形成した後は、第１および第２ゲート絶縁膜６Ａ，７、ならびにゲート電極４Ａの側面部にサイドウォール１１を形成する。サイドウォール１１は、たとえば第１および第２ゲート絶縁膜６Ａ，７、ならびにゲート電極４Ａが形成されたＰ型Ｓｉ基板１の表面に全面にわたって、サイドウォール１１となる絶縁材料を堆積させて、絶縁膜を形成した後、全面をドライエッチングして、エッチバックすることによって形成される。
【００６９】
サイドウォール１１の形成後は、ゲート電極４Ａおよびサイドウォール１１をマスクとして、Ｐ型Ｓｉ基板１にＮ型不純物をイオン注入などによって拡散させることによって、ゲート電極４Ａおよびサイドウォール１１で覆われていない部分のＰ型Ｓｉ基板１の表面側の領域に、ソース拡散層に相当するソースＮ+拡散層３およびドレイン拡散層に相当するドレインＮ+拡散層５を形成する。このソースＮ+拡散層３およびドレインＮ+拡散層５の形成に伴って、前述の工程で形成された、もう１つのＮ-拡散層９の不純物が深さ方向、すなわちＰ型Ｓｉ基板１の厚み方向に拡散され、ソース側Ｎ-拡散層２ａおよび、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３が形成される。
【００７０】
Ｎ型不純物としては、たとえばリン（Ｐ）およびヒ素（Ａｓ）が挙げられ、本実施の形態ではヒ素（Ａｓ）が用いられる。ソースＮ+拡散層３およびドレインＮ+拡散層５は、その深さｄ４，ｄ５が、第１Ｎ-拡散層１２の深さｄ１よりも深く、かつドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３およびソース側Ｎ-拡散層２ａの深さｄ２，ｄ３よりも浅く形成される。Ｎ型不純物をイオン注入するときの条件は、たとえばＮ型不純物としてヒ素（Ａｓ）が用いられる場合、イオン注入エネルギーが３０ｋｅＶ以上１００ｋｅＶ以下であり、イオン注入量が１×１０14ａｔｏｍｓ／ｃｍ2以上１×１０16ａｔｏｍｓ／ｃｍ2以下である。
【００７１】
このようにしてソースＮ+拡散層３およびドレインＮ+拡散層５を形成することによって、Ｎチャネル型ＭＯＳＦＥＴ１１０が形成される。図示しないＰチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ１１０とともに形成される。
【００７２】
以降は通常のＣＭＯＳ形成プロセスを順次行い、ＣＭＯＳ装置である半導体装置１１０Ａを製造する。具体的には、図示しないが、Ｎチャネル型ＭＯＳＦＥＴ１１０およびＰチャネル型ＭＯＳＦＥＴを含む全体を覆うように層間絶縁膜を形成した後、層間絶縁膜にコンタクトホールを開口する。コンタクトホールは、ソースＮ+拡散層３、ドレインＮ+拡散層５、ゲート電極４ＡおよびＰ型Ｓｉ基板１にそれぞれ達する貫通孔として形成される。形成されたコンタクトホールの内部に導電材料、たとえば金属を埋め込んで、プラグ、たとえばメタルプラグを形成する。メタルプラグを構成する金属としては、たとえばタングステンが用いられる。形成されたメタルプラグに電気的に接続されるように配線、たとえば金属配線を形成する。金属配線としては、たとえばアルミニウム配線が用いられる。
【００７３】
以上の層間絶縁膜の形成、コンタクトホールの開口、プラグの形成および配線の形成という一連の工程を複数回繰り返して、たとえば２階層〜３階層の配線を形成した後、全体をパッシベーション膜と呼ばれる絶縁膜で覆う。次いで、パッシベーション膜を開口して、配線に連なる部分を露出させ、配線をワイヤーボンディングして、半導体装置１１０Ａを得る。
【００７４】
以上のようにして半導体装置１１０Ａを製造することによって、図２に示す構造を有する本実施の形態の半導体装置１１０Ａを得ることができる。このとき、ゲート絶縁膜６Ａ，７の厚み寸法ｔ１，ｔ２が変わる境界部分、すなわち第１ゲート絶縁膜６Ａと第２ゲート絶縁膜７との境界部分と、Ｐ型Ｓｉ基板１のチャネル領域１０と第１Ｎ-拡散層１２との境界部分との位置合わせは、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。具体的には、第１Ｎ-拡散層１２となるＮ-拡散層１２Ａ上に、第２ゲート絶縁膜７となるゲート絶縁膜７Ａを形成した後、このゲート絶縁膜７Ａ上およびチャネル領域１０上に絶縁膜を形成することによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置１１０Ａの小形化を実現可能である。
【００７５】
＜第２の実施の形態＞
図１０は、本発明の第２の実施の形態である半導体装置１２０Ａを示す断面図である。図１０に示す半導体装置１２０Ａの構成は、前述の図２に示す第１の実施の形態の半導体装置１１０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１２０Ａも、前述の図２に示す半導体装置１１０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１２０を備える。本実施の形態においても、半導体装置１２０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【００７６】
本実施の形態では、チャネル領域１０の他側方に設けられるドレイン側Ｎ-拡散層２ｃは、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７の下方および第２ゲート絶縁膜７の側面部に形成されるサイドウォール１１の下方に、第１導電型の半導体基板であるＰ型Ｓｉ基板１の表面から内部にわたって形成される。ドレイン側Ｎ-拡散層２ｃは、ドレイン側低濃度拡散層に相当する。ドレイン側Ｎ-拡散層２ｃは、その深さｄ１１が、ソース側Ｎ-拡散層２ａの深さｄ３と同程度に形成される。ドレイン側Ｎ-拡散層２ｃは、前述の第１の実施の形態のドレイン側Ｎ-拡散層２ｂと同程度の不純物濃度で形成される。
【００７７】
Ｐ型Ｓｉ基板１内の領域であって、ドレイン側Ｎ-拡散層２ｃのうちの浅い領域には、ドレイン側Ｎ-拡散層２ｃよりも不純物濃度が高いドレインＮ+拡散層５が形成される。ドレインＮ+拡散層５は、チャネル領域１０から離隔して設けられ、ドレインＮ+拡散層５とチャネル領域１０との間には、ドレイン側Ｎ-拡散層２ｃが介在する。ドレインＮ+拡散層５は、ドレイン拡散層に相当する。ドレインＮ+拡散層５は、その深さｄ５が、ドレイン側Ｎ-拡散層２ｃの深さｄ１１よりも浅く形成される。
【００７８】
以上のように本実施の形態では、ゲート電極４Ａの下方に設けられるドレイン側Ｎ-拡散層２ｃの深さｄ１１は、ソース側Ｎ-拡散層２ａの深さｄ３と同程度であり、前述の第１の実施の形態においてゲート電極４Ａの下方に設けられるドレイン側Ｎ-拡散層２ｂである第１Ｎ-拡散層１２の深さｄ１よりも大きい。つまり、本実施の形態では、ゲート電極４Ａの下方のドレイン側Ｎ-拡散層２ｃは、前述の第１の実施の形態におけるゲート電極４Ａの下方のドレイン側Ｎ-拡散層２ｂよりも厚く形成される。
【００７９】
したがって、本実施の形態の半導体装置１２０Ａは、第１の実施の形態の半導体装置１１０Ａに比べて、ドレイン拡散層に相当するドレインＮ+拡散層５に印加される電界を緩和しやすいので、より高い耐圧を実現することができる。これによって半導体装置１２０Ａは、第１の実施の形態におけるドレインオフセット長ＤＬ２よりも短いドレインオフセット長ＤＬ３で、同程度のＯＦＦ耐圧を実現することが可能であるので、第１の実施の形態の半導体装置１１０Ａに比べて、寸法の縮小化が可能であり、小形化を実現可能である。
【００８０】
また本実施の形態においても、ドレイン側Ｎ-拡散層２ｃ上までゲート電極４Ａが設けられているので、ＯＮ抵抗を低下させることができる。また前述のように、耐圧を維持して、ドレインオフセット長ＤＬ３を短くすることが可能であるので、第１の実施の形態の半導体装置１１０Ａに比べて、ＯＮ抵抗をさらに低下させることが可能である。
【００８１】
本実施の形態の半導体装置１２０Ａを製造するときには、まずＰ型Ｓｉ基板１に、ドレイン側Ｎ-拡散層２ｃを形成する領域以外の領域を覆うレジストマスクを形成して、Ｎ型不純物をイオン注入などで拡散させることによって、ドレイン側Ｎ-拡散層２ｃを形成する。ドレイン側Ｎ-拡散層２ｃを形成するときのイオン注入条件は、前述の第１の実施の形態において第２Ｎ-拡散層１３を形成するときのイオン注入条件と同様に選ばれる。
【００８２】
ドレイン側Ｎ-拡散層２ｃの形成後は、レジストマスクを除去して、酸化などによって第１ゲート絶縁膜７となるゲート絶縁膜７Ａを形成した後、ゲート絶縁膜７Ａの一部をエッチングなどによって除去して、もう一度、酸化などによって絶縁膜を形成して、第１および第２ゲート絶縁膜６Ａ，７を形成する。その後は、第１の実施の形態と同様にして、ゲート電極４Ａの形成などを行い、半導体装置１２０Ａを得る。
【００８３】
＜第３の実施の形態＞
図１１は、本発明の第３の実施の形態である半導体装置１３０Ａを示す断面図である。図１１に示す半導体装置１３０Ａの構成は、前述の図２に示す第１の実施の形態の半導体装置１１０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１３０Ａも、前述の図２に示す半導体装置１１０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１３０を備える。本実施の形態においても、半導体装置１３０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【００８４】
本実施の形態では、Ｎチャネル型ＭＯＳＦＥＴ１３０は、第１導電型の半導体基板であるＰ型Ｓｉ基板１上に、第１ゲート絶縁膜６Ｂと、第１ゲート絶縁膜６Ｂよりも厚み寸法が小さい第２ゲート絶縁膜７Ｂとが形成される。第２ゲート絶縁膜７Ｂは、第１ゲート絶縁膜６Ｂに連なり、Ｐ型Ｓｉ基板１の表面に、第１ゲート絶縁膜６Ｂと並んで設けられる。第１および第２ゲート絶縁膜６Ｂ，７Ｂは、ＳｉＯ2などの絶縁材料から成る。
【００８５】
本実施の形態では、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１は、１０ｎｍ以上３０ｎｍ以下に選ばれ、第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２は、５ｎｍ以上１０ｎｍ以下に選ばれる。これらの範囲の中から、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１の方が、第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２よりも大きいという条件を満たすように、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１および第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２がそれぞれ選ばれる。本実施の形態においても、第１および第２ゲート絶縁膜６Ｂ，７Ｂはそれぞれ、一様な厚み寸法で形成される。
【００８６】
第１および第２ゲート絶縁膜６Ｂ，７Ｂ上には、ゲート電極４Ｂが形成される。ゲート電極４Ｂは、第１および第２ゲート絶縁膜６Ｂ，７Ｂの全体にわたって設けられる。ゲート電極４Ｂは、Ｐ型Ｓｉ基板１の表面からの厚み寸法が一様に形成されており、第１ゲート絶縁膜６Ｂ上の部分の厚み寸法が、第２ゲート絶縁膜７Ｂ上の部分の厚み寸法よりも小さい。ゲート電極４Ｂの材料は、第１の実施の形態のゲート電極４Ａと同様に、ポリシリコンであってもよいし、金属であってもよい。Ｐ型Ｓｉ基板１上に形成された第１および第２ゲート絶縁膜６Ｂ，７Ｂ、ならびにゲート電極４Ｂの側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。
【００８７】
本実施の形態においても、ドレイン側Ｎ-拡散層２ｂは、第１Ｎ-拡散層１２と第２Ｎ-拡散層１３とを含む。第１Ｎ-拡散層１２は、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７Ｂの下方に、Ｐ型Ｓｉ基板１の表面から内部にわたって形成され、ドレイン側Ｎ-拡散層２ｂのソース側Ｎ-拡散層２ａ寄りの部分を構成する。第１Ｎ-拡散層１２は、ドレイン側低濃度拡散層に相当する。第２Ｎ-拡散層１３は、第２ゲート絶縁膜７Ｂの側面部に形成されるサイドウォール１１の下方に、第１Ｎ-拡散層１２に隣接して形成される。第２Ｎ-拡散層１３は、他のドレイン側低濃度拡散層に相当する。
【００８８】
以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｂ上、より詳細にはドレイン側Ｎ-拡散層２ｂの第１Ｎ-拡散層１２上まで、ゲート電極４Ｂが延長して設けられており、そのゲート電極４Ｂの延長された部分は、第１ゲート絶縁膜６Ｂよりも薄く形成される第２ゲート絶縁膜７Ｂ上に設けられている。
【００８９】
つまり、本実施の形態では、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１が、前述の第１の実施の形態における第２ゲート絶縁膜７の厚み寸法ｔ２と同程度である場合、ドレイン側Ｎ-拡散層２ｂとゲート電極４Ｂとの間に設けられる第２ゲート絶縁膜７Ｂの厚み寸法ｔ２２は、前述の第１の実施の形態における第２ゲート絶縁膜７の厚み寸法ｔ２よりも小さくなっている。したがって、第１の実施の形態に比べて、ＯＮ状態において、ゲート電極４Ｂに印加されるバイアス電圧がドレイン側Ｎ-拡散層２ｂに伝わりやすく、ドレイン側Ｎ-拡散層２ｂに誘起されるキャリアが多いので、ＯＮ抵抗をより低下させることができる。
【００９０】
次に、本発明の第３の実施の形態である半導体装置１３０Ａの製造方法について説明する。図１２〜図１８は、本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【００９１】
図１２は、ゲート絶縁膜６Ｃの形成が終了した段階の状態を示す断面図である。まず、Ｐ型Ｓｉ基板１上の全面に、第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃを形成する。ゲート絶縁膜６Ｃは、前述の第１の実施の形態における第２ゲート絶縁膜７となるゲート絶縁膜７Ａと同様にして形成される。ゲート絶縁膜６Ｃの厚み寸法ｔ２３は、第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１よりも小さく、後述する絶縁膜の積み増しが終了した段階で、目的とする厚み寸法ｔ２１の第１ゲート絶縁膜６Ｂが形成されるように選ばれる。
【００９２】
図１３は、ゲート絶縁膜６Ｃの一部を除去した段階の状態を示す断面図である。第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃの形成後は、形成したゲート絶縁膜６Ｃの一部を除去する。より詳細には、ゲート絶縁膜６Ｃ上にホトレジストを堆積した後、ホトレジストを写真製版で形成し、ドライエッチングまたはウェットエッチングによって、ゲート絶縁膜６Ｃの一部を除去する。具体的には、ゲート絶縁膜６Ｃのうち、Ｐ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１上に形成されたゲート絶縁膜６Ｃを除く残余の部分を除去する。このＰ型Ｓｉ基板１のチャネル領域１０、ソース側Ｎ-拡散層２ａおよびソースＮ+拡散層３を形成する領域Ｓ１を除く残余の部分、すなわちゲート絶縁膜６Ｃが残存する部分を除く部分が、低濃度層形成領域に相当する。
【００９３】
図１４は、イオン注入が終了した段階の状態を示す断面図である。Ｐ型Ｓｉ基板１の表面側の領域のうち、ゲート絶縁膜６Ｃが残存する部分を除く部分である低濃度層形成領域に、イオン注入などによってＮ型不純物を拡散させて、第１Ｎ-拡散層１２となるＮ-拡散層１２Ｂを形成する。Ｎ-拡散層１２Ｂは、第１Ｎ-拡散層１２と同じ深さｄ１で形成される。Ｎ-拡散層１２Ｂを形成するときのイオン注入は、ホトリソグラフィ工程を行わないセルフアラインで行う。このときのイオン注入エネルギーは、残存するゲート絶縁膜６Ｃの下方のＰ型Ｓｉ基板１にはＮ型不純物が注入されないように選ばれる。イオン注入量は、第１の実施の形態で形成されるＮ-拡散層１２Ａと同様に選ばれる。
【００９４】
図１５は、第１および第２ゲート絶縁膜６Ｂ，７Ｂの形成が終了した段階の状態を示す断面図である。Ｎ-拡散層１２Ｂの形成後は、第１の実施の形態と同様にして、残存するゲート絶縁膜６ＣおよびＰ型Ｓｉ基板１上の全面に絶縁膜を形成する。これによって、ゲート絶縁膜６Ｃに絶縁膜が積み増されて、第１ゲート絶縁膜６Ｂが形成されるとともに、Ｐ型Ｓｉ基板１に形成されたＮ-拡散層１２Ｂ上に、厚み寸法ｔ２２が第１ゲート絶縁膜６Ｂの厚み寸法ｔ２１よりも小さい第２ゲート絶縁膜７Ｂが形成される。
【００９５】
図１６は、ゲート電極４Ｂの形成が終了した段階の状態を示す断面図である。第１および第２ゲート絶縁膜６Ｂ，７Ｂの形成後は、第１の実施の形態と同様にして、第１および第２ゲート絶縁膜６Ｂ，７Ｂ上の全面に、ゲート電極４Ａを形成するための導電材料、たとえばポリシリコンを堆積させて導電膜を形成した後、パターニングして、ゲート電極４Ｂを形成する。このとき、第１および第２ゲート絶縁膜６Ｂ，７Ｂも導電膜と同様にパターニングされ、一部が除去される。ゲート電極４Ｂの厚み寸法は、厚い方の厚み寸法、すなわち第２ゲート電極７Ｂ上における厚み寸法ｔｇ２が、たとえば１００ｎｍ以上３００ｎｍ以下に選ばれる。
【００９６】
図１７は、もう１つのＮ-拡散層９の形成が終了した段階の状態を示す断面図である。ゲート電極４Ｂの形成後は、第１の実施の形態と同様にして、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３およびソース側Ｎ-拡散層２ａとなる、もう１つのＮ-拡散層９を形成する。これによって、Ｎ-拡散層１２Ｂのうち、第２Ｎ-拡散層１３が形成される領域に形成された部分は、もう１つのＮ-拡散層９と一体となり、もう１つのＮ-拡散層９と一体となった部分を除く残余のＮ-拡散層１２Ｂで第１Ｎ-拡散層１２が構成される。
【００９７】
図１８は、Ｎチャネル型ＭＯＳＦＥＴ１３０の形成が終了した段階の状態を示す断面図である。もう１つのＮ-拡散層９を形成した後は、第１の実施の形態と同様にして、サイドウォール１１、ソース拡散層に相当するソースＮ+拡散層３およびドレイン拡散層に相当するドレインＮ+拡散層５を形成する。このソースＮ+拡散層３およびドレインＮ+拡散層５の形成に伴って、前述の工程で形成された、もう１つのＮ-拡散層９の不純物が深さ方向、すなわちＰ型Ｓｉ基板１の厚み方向に拡散され、ソース側Ｎ-拡散層２ａおよび、ドレイン側Ｎ-拡散層２ｂの第２Ｎ-拡散層１３が形成される。
【００９８】
このようにしてソースＮ+拡散層３およびドレインＮ+拡散層５を形成することによって、Ｎチャネル型ＭＯＳＦＥＴ１３０が形成される。図示しないＰチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ１３０とともに形成される。以降は、第１の実施の形態と同様にして、通常のＣＭＯＳ形成プロセスを順次行い、ＣＭＯＳ装置である半導体装置１３０Ａを得る。
【００９９】
以上のようにして半導体装置１３０Ａを製造することによって、図１１に示す構造を有する本実施の形態の半導体装置１３０Ａを得ることができる。このとき、ゲート絶縁膜６Ｂ，７Ｂの厚み寸法ｔ２１，ｔ２２が変わる境界部分、すなわち第１ゲート絶縁膜６Ｂと第２ゲート絶縁膜７Ｂとの境界部分と、Ｐ型Ｓｉ基板１のチャネル領域１０と第１Ｎ-拡散層１２との境界部分との位置合わせは、レジストマスクなどのマスクを使用せずに、セルフアラインによって行われる。具体的には、前述の図１４に示すように、第１Ｎ-拡散層１２となるＮ-拡散層１２は、第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃを利用して、所望の位置に形成される。具体的には、前述の図１３に示すように、チャネル領域１０上に、第１ゲート絶縁膜６Ｂとなるゲート絶縁膜６Ｃを形成した後、このゲート絶縁膜６Ｃ上および、第１Ｎ-拡散層１２となるＮ-拡散層１２Ｂ上に絶縁膜を形成することによって行われる。したがって、マスクを使用する場合に比べて、マスクを重ね合わせるときの重ね合わせばらつきが無い分だけ、位置合わせの精度が高いので、その分、寸法の縮小化が可能であり、半導体装置１３０Ａの小形化を実現可能である。
【０１００】
＜第４の実施の形態＞
図１９は、本発明の第４の実施の形態である半導体装置１４０Ａを示す断面図である。図１９に示す半導体装置１４０Ａの構成は、前述の図２に示す第１の実施の形態の半導体装置１１０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１４０Ａも、前述の図２に示す半導体装置１１０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１４０を備える。本実施の形態においても、半導体装置１４０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【０１０１】
本実施の形態では、第１導電型の半導体基板であるＰ型Ｓｉ基板１Ａは、厚み方向一方側の表面で開口して、厚み方向に垂直な方向に延在する溝１５を有する。溝１５のＰ型Ｓｉ基板１Ａの表面からの深さ（以下、単に「深さ」という場合がある）ｄ２０は、たとえば２００ｎｍ以上３００ｎｍ以下に選ばれる。溝１５の幅Ｗ２は、溝１５の深さｄ２０と同程度であり、たとえば２００ｎｍ以上３００ｎｍ以下に選ばれる。溝１５の配置間隔、すなわち溝１５と溝１５との間の幅Ｗ１は、Ｐ型Ｓｉ基板１Ａの表面に平面状の部分が残存するように選ばれ、たとえば１００ｎｍ以上３００ｎｍ以下に選ばれる。
【０１０２】
この溝１５を含むＰ型Ｓｉ基板１Ａの表面を覆うように、第２ゲート絶縁膜７Ｃが設けられる。第２ゲート絶縁膜７Ｃは、その厚み寸法ｔ３２が、第１ゲート絶縁膜６Ａの厚み寸法ｔ３１よりも大きく形成される。第２ゲート絶縁膜７Ｃは、溝１５を覆うように設けられる以外は、第１の実施の形態における第２ゲート絶縁膜７と同様に構成される。
【０１０３】
第１および第２ゲート絶縁膜６Ａ，７Ｃ上には、ゲート電極４Ｃが形成される。ゲート電極４Ｃは、溝１５を覆う第２ゲート絶縁膜７Ｃで形成される溝部分に充填されており、Ｐ型Ｓｉ基板１Ａの溝１５が開口される表面を含む仮想一平面からの厚み寸法、すなわちＰ型Ｓｉ基板１Ａの溝１５が形成される部分を除く残余の部分の表面からの厚み寸法が、一様に形成される。ゲート電極４Ｃの材料は、第１の実施の形態のゲート電極４Ａと同様に選ばれる。このゲート電極４Ｃ、ならびに第１および第２ゲート絶縁膜６Ａ，７Ｃの側面部には、サイドウォール１１が形成される。
【０１０４】
またチャネル領域１０の他側方に設けられるドレイン側Ｎ-拡散層２ｄは、チャネル領域１０の他側方で、かつ第２ゲート絶縁膜７Ｃの下方および第２ゲート絶縁膜７Ｃの側面部に形成されるサイドウォール１１の下方に、Ｐ型Ｓｉ基板１Ａの表面から内部にわたって形成される。ドレイン側Ｎ-拡散層２ｄは、ドレイン側低濃度拡散層に相当する。ドレイン側Ｎ-拡散層２ｄは、溝１５が形成されたＰ型Ｓｉ基板１ＡにＮ型不純物をイオン注入などで拡散させることによって形成される。ドレイン側Ｎ-拡散層２ｄは、前述の第１の実施の形態のドレイン側Ｎ-拡散層２ｂと同程度の不純物濃度で形成される。
【０１０５】
ドレイン側Ｎ-拡散層２ｄは、Ｐ型Ｓｉ基板１Ａの溝１５に沿って、溝１５の底面および壁面から一定の距離だけ離れた位置まで形成される。ドレイン側Ｎ-拡散層２ｄは、Ｐ型Ｓｉ基板１Ａの溝１５が開口される表面を含む仮想一平面からの深さ、すなわちＰ型Ｓｉ基板１Ａの溝１５が形成される部分を除く残余の部分の表面からの深さ（以下「平面部における深さ」という場合がある）ｄ２２が、ソース側Ｎ-拡散層２ａの深さｄ３と同程度に形成される。溝１５が形成される部分のドレイン側Ｎ-拡散層２ｄは、イオン注入などによって、平面部のドレイン側Ｎ-拡散層２ｄと同時に形成されるので、ドレイン側Ｎ-拡散層２ｄの溝１５の底面からの深さｄ２１は、平面部における深さｄ２２に依存する。
【０１０６】
以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｄが形成される領域のＰ型Ｓｉ基板１Ａには溝１５が形成されており、この溝１５に沿ってドレイン側Ｎ-拡散層２ｄがＰ型Ｓｉ基板１Ａの厚み方向に屈曲して、より詳細には、蛇行して形成されている。これによって、実際にゲート・ドレイン間を流れる電流の流路を、ゲート・ドレイン間の水平距離であるドレインオフセット長ＤＬ５よりも長くすることができるので、第１の実施の形態のようにドレイン側Ｎ-拡散層２ｂが屈曲していない場合に比べて、チャネル領域１０とドレインＮ+拡散層５との間における電流経路を長くすることができる。
【０１０７】
したがって、ソースＮ+拡散層３とドレインＮ+拡散層５との水平距離（以下「ソース・ドレイン間水平距離」という場合がある）が同じであって、ドレインオフセット長ＤＬ２，ＤＬ５が同じ場合には、ＯＦＦ耐圧の向上を図ることができる。換言すれば、ドレインオフセット長ＤＬ５を縮小しても、同程度のＯＦＦ耐圧を実現することができるので、ドレインオフセット長ＤＬ５を縮小して、ソース・ドレイン間水平距離を縮小することができる。これによって、前述の第１の実施の形態の半導体装置１１０Ａに比べて、半導体装置１４０Ａの小形化を実現することができる。
【０１０８】
本実施の形態の半導体装置１４０Ａは、まず、Ｐ型Ｓｉ基板１Ａのゲート電極４Ｃの延長部分およびドレイン側Ｎ-拡散層２ｄが形成される部分に溝１５を形成する以外は、前述の第１の実施の形態と同様にして製造することができる。
【０１０９】
本実施の形態の屈曲したドレイン側Ｎ-拡散層２ｄは、前述の第２および第３の実施の形態の半導体装置１２０Ａ，１３０Ａにも適用することができる。これらの半導体装置１２０Ａ，１３０Ａに屈曲したドレイン側Ｎ-拡散層２ｄを適用することによって、装置のさらなる小形化を実現することが可能である。
【０１１０】
＜第５の実施の形態＞
図２０は、本発明の第５の実施の形態である半導体装置１５０Ａを示す断面図である。図２０に示す半導体装置１５０Ａの構成は、前述の図１０に示す第２の実施の形態の半導体装置１２０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１５０Ａも、第２の実施の形態の半導体装置１２０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１５０を備える。本実施の形態においても、半導体装置１５０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【０１１１】
本実施の形態では、第１導電型の半導体基板であるＰ型Ｓｉ基板１上には、第１ゲート絶縁膜１６Ａおよび第２ゲート絶縁膜１６Ｂが、互いに離隔して並んで設けられる。第１ゲート絶縁膜１６Ａは、前提技術の半導体装置１００Ａにおけるゲート絶縁膜６と同様に構成される。第１および第２ゲート絶縁膜１６Ａ，１６Ｂは、ＳｉＯ2などの絶縁材料から成る。
【０１１２】
第１ゲート絶縁膜１６Ａの厚み寸法ｔ４１と、第２ゲート絶縁膜１６Ｂの厚み寸法ｔ４２とは、本実施の形態では同じであるが、第１ゲート絶縁膜１６Ａの厚み寸法ｔ４１の方が、第２ゲート絶縁膜１６Ｂの厚み寸法ｔ４２よりも大きくてもよく、また小さくてもよい。第１および第２ゲート絶縁膜１６Ａ，１６Ｂの厚み寸法ｔ４１，ｔ４２は、たとえば５ｎｍ以上３０ｎｍ以下に選ばれる。本実施の形態においても、第１および第２ゲート絶縁膜１６Ａ，１６Ｂはそれぞれ、一様な厚み寸法で形成される。
【０１１３】
第１ゲート絶縁膜１６Ａは、Ｐ型Ｓｉ基板１のチャネル領域１０上に設けられる。第１ゲート絶縁膜１６Ａ上には、第１ゲート電極１４Ａが設けられる。第２ゲート絶縁膜１６Ｂは、ドレイン側Ｎ-拡散層２ｃ上に設けられる。第２ゲート絶縁膜１６Ｂ上には、第２ゲート電極１４Ｂが設けられる。つまり、ドレイン側Ｎ-拡散層２ｃ上には、第２ゲート絶縁膜１６Ｂを介して、第２ゲート電極１４Ｂが設けられる。第１および第２ゲート電極１４Ａ，１４Ｂの材料は、第２の実施の形態のゲート電極４Ａと同様に、ポリシリコンであってもよいし、金属であってもよい。ドレイン側Ｎ-拡散層２ｃは、ドレイン側低濃度拡散層に相当する。
【０１１４】
Ｐ型Ｓｉ基板１上に積層される第１ゲート絶縁膜１６Ａおよび第１ゲート電極１４Ａの側面部、ならびに第２ゲート絶縁膜１６Ｂおよび第２ゲート電極１４Ｂの側面部には、たとえばＳｉＯ2などの絶縁材料から成るサイドウォール１１が形成される。
【０１１５】
以上のように本実施の形態では、ドレイン側Ｎ-拡散層２ｃ上には、チャネル領域１０上に設けられる第１ゲート電極１４Ａとは別に独立して、第２ゲート電極１４Ｂが設けられる。これによって、第１ゲート電極１４Ａに正のバイアス電圧が印加されるＯＮ状態では、第２ゲート電極１４Ｂにも正のバイアス電圧を印加することによって、ドレイン側Ｎ-拡散層２ｃにキャリアを誘起することができるので、前述の前提技術の半導体装置１００Ａに比べて、ＯＮ抵抗を低下させることができる。
【０１１６】
また第１ゲート電極１４Ａと第２ゲート電極１４Ｂとは、電気的に分離されているので、独立に制御することができる。したがって、第１ゲート電極１４Ａに電圧が印加されないＯＦＦ状態では、第２ゲート電極１４Ｂにゼロ（０）もしくは負のバイアス電圧を印加するか、または第２ゲート電極１４Ｂを、電圧を印加しないフローティング（Floating）状態にすることによって、前述の前提技術の半導体装置１００Ａに比べて、ＯＦＦ耐圧を高くすることができる。
【０１１７】
特に本実施の形態では、ＯＦＦ状態において、第２ゲート電極１４Ｂにゼロ（０）もしくは負のバイアス電圧を印加するか、または第２ゲート電極１４Ｂをフローティング状態にすることによって、ＯＦＦ耐圧を高くすることができるので、第２の実施の形態の半導体装置１２０Ａに比べて、ドレインオフセット長ＤＬ６の更なる縮小化が可能であり、半導体装置１５０Ａの小形化が実現可能である。
【０１１８】
本実施の形態の半導体装置１５０Ａは、第２の実施の形態と同様にして製造することができるが、第１および第２ゲート絶縁膜１６Ａ，１６Ｂは、第２の実施の形態における第１ゲート絶縁膜６Ａと同様にして一段階で同時に形成することができ、第１および第２ゲート電極１４Ａ，１４Ｂは、第２の実施の形態におけるゲート電極４Ａと同様にして一段階で同時に形成することができる。また本実施の形態では、ソース拡散層に相当するソースＮ+拡散層３およびドレイン拡散層に相当するドレインＮ+拡散層５を形成するときには、第１ゲート電極１４Ａと第２ゲート電極１４Ｂとの間で露出するドレイン側Ｎ-拡散層２ｃにＮ型不純物が拡散されないように、この部分をレジストで覆って、Ｎ型不純物の拡散を行う。
【０１１９】
＜第６の実施の形態＞
図２１は、本発明の第６の実施の形態である半導体装置１６０Ａを示す断面図である。図２１に示す半導体装置１６０Ａの構成は、前述の図１９，図２０に示す第４および第５の実施の形態の半導体装置１４０Ａ，１５０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１６０Ａも、第５の実施の形態の半導体装置１５０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１６０を備える。本実施の形態においても、半導体装置１６０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【０１２０】
本実施の形態の半導体装置１６０Ａは、第５の実施の形態の半導体装置１５０Ａに、第４の実施の形態における屈曲したドレイン側Ｎ-拡散層２ｄを適用したものである。このように溝１５が形成された第１導電型の半導体基板であるＰ型Ｓｉ基板１Ａを用いて、ドレイン側低濃度拡散層に相当するドレイン側Ｎ-拡散層２ｄを屈曲させることによって、前述のようにチャネル領域１０とドレインＮ+拡散層５との間における電流経路を長くすることができるので、第５の実施の形態の半導体装置１５０Ａに比べて、ＯＦＦ耐圧を向上させることができる。
【０１２１】
またＯＦＦ耐圧が同じであれば、第５の実施の形態の半導体装置１５０Ａに比べて、ドレインオフセット長ＤＬ７を縮小して、ソース・ドレイン間水平距離を縮小することができるので、半導体装置１６０Ａをさらに小形化することが可能である。
【０１２２】
本実施の形態の半導体装置１６０Ａは、溝１５が形成されたＰ型Ｓｉ基板１Ａを用いる以外は、第５の実施の形態の半導体装置１５０Ａと同様にして製造することができる。
【０１２３】
＜第７の実施の形態＞
図２２は、本発明の第７の実施の形態である半導体装置１７０Ａを示す断面図である。図２２に示す半導体装置１７０Ａの構成は、前述の図２０に示す第５の実施の形態の半導体装置１５０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１７０Ａも、第５の実施の形態の半導体装置１５０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１７０を備える。本実施の形態においても、半導体装置１７０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【０１２４】
本実施の形態では、第２ゲート電極１４Ｃは、その一部分が、第１導電型の半導体基板であるＰ型Ｓｉ基板１のチャネル領域１０上に設けられる第１ゲート電極１４Ａに重畳、すなわちオーバーラップするように設けられる。つまり、第２ゲート電極１４Ｃは、Ｐ型Ｓｉ基板１の厚み方向に向かって、第１ゲート電極１４Ａに立体的に重なって設けられる。第２ゲート電極１４Ｃは、第１ゲート電極１４Ａにオーバーラップしていること以外は、第５の実施の形態における第２ゲート電極１４Ｂと同様に構成される。
【０１２５】
第１ゲート電極１４Ａ上には、ＳｉＯ2などの絶縁材料から成る絶縁膜２０が設けられており、この絶縁膜２０と、第１ゲート電極１４Ａの第２ゲート電極１４Ｃ側の側面部に形成されるサイドウォール１１とを介して、第２ゲート電極１４Ｃの一部分が第１ゲート電極１４Ａ上にオーバーラップしている。
【０１２６】
このように第２ゲート電極１４Ｃを第１ゲート電極１４Ａにオーバーラップさせることによって、第１ゲート電極１４Ａと第２ゲート電極１４Ｃとがオーバーラップしている分だけ、第１ゲート電極１４ＡとドレインＮ+拡散層５との間の水平距離であるドレインオフセット長ＤＬ８を縮小することができる。したがって本実施の形態の半導体装置１７０Ａは、第５の実施の形態の半導体装置１５０Ａに比べて、デバイス寸法を縮小化し、小形化することが可能である。
【０１２７】
また第１ゲート電極１４Ａと第２ゲート電極１４Ｃとのオーバーラップ部分は、セルフアラインで形成することができるので、第１ゲート電極１４Ａと第２ゲート電極１４Ｃとを重ね合わせずに、それぞれ写真製版でパターニングして形成する場合に比べて、第１および第２ゲート電極１４Ａ，１４Ｃの寸法のばらつきを小さく抑制することができる。したがって、寸法のばらつきが小さい分だけ、第１および第２ゲート電極１４Ａ，１４Ｃの寸法の縮小化が可能であるので、ドレインオフセット長ＤＬ８をさらに縮小して、更なる小形化を実現することが可能である。
【０１２８】
本実施の形態の半導体装置１７０Ａは、以下のようにして製造される。まず第２の実施の形態と同様にして、ソース側Ｎ-拡散層２ａ、ドレイン側Ｎ-拡散層２ｃおよび第１ゲート絶縁膜１６Ａを形成した後、第１ゲート絶縁膜１６Ａ上に第１ゲート電極１４Ａおよび絶縁膜２０を順次形成し、次いで、第１ゲート絶縁膜１６Ａ、第１ゲート電極１４Ａおよび絶縁膜２０の側面部にサイドウォール１１を形成する。次いで、第２ゲート絶縁膜１６Ｂを形成して、第２ゲート絶縁膜１６Ｂ、第１ゲート電極１４Ａ、絶縁膜２０およびサイドウォール１１を含む全体に、第２ゲート電極１４Ｃとなる導電材料を堆積させて導電膜を形成した後、第１ゲート電極１４Ａ上で切断されるように導電膜をパターニングして、第２ゲート電極１４Ｃを形成する。次いで、第２ゲート絶縁膜１６Ｂおよび第２ゲート電極１４Ｃの側面部にサイドウォール１１を形成した後、ソースＮ+拡散層３およびドレインＮ+拡散層５を形成する。以降は、第１の実施の形態と同様にして、通常のＣＭＯＳ形成プロセスを順次行い、半導体装置１７０Ａを得る。
【０１２９】
＜第８の実施の形態＞
図２３は、本発明の第８の実施の形態である半導体装置１８０Ａを示す断面図である。図２３に示す半導体装置１８０Ａの構成は、前述の図１９，図２２に示す第４および第７の実施の形態の半導体装置１４０Ａ，１７０Ａの構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。半導体装置１８０Ａも、第７の実施の形態の半導体装置１７０Ａと同様に、Ｎチャネル型半導体素子、具体的にはＮチャネル型ＭＯＳＦＥＴ１８０を備える。本実施の形態においても、半導体装置１８０Ａは、ＣＭＯＳ装置であり、図示しないＰチャネル型半導体素子、具体的にはＰチャネル型ＭＯＳＦＥＴをさらに備える。
【０１３０】
本実施の形態の半導体装置１８０Ａは、第７の実施の形態の半導体装置１７０Ａに、第４の実施の形態における屈曲したドレイン側Ｎ-拡散層２ｄを適用したものである。具体的には、溝１５が形成された第１導電型の半導体基板であるＰ型Ｓｉ基板１Ａを用いて、屈曲したドレイン側Ｎ-拡散層２ｄを形成し、溝１５内に充填され、かつ第１ゲート電極１４Ａにオーバーラップするように第２ゲート電極１４Ｄを設けた構造となっている。前記屈曲したドレイン側Ｎ-拡散層２ｄは、ドレイン側低濃度拡散層に相当する。
【０１３１】
このように溝１５が形成されたＰ型Ｓｉ基板１Ａを用いてドレイン側Ｎ-拡散層２ｄを屈曲させることによって、前述のようにチャネル領域１０とドレインＮ+拡散層５との間における電流経路を長くすることができるので、第７の実施の形態の半導体装置１７０Ａに比べて、ＯＦＦ耐圧を向上させることができる。
【０１３２】
またＯＦＦ耐圧が同じであれば、第７の実施の形態の半導体装置１７０Ａに比べて、ドレインオフセット長ＤＬ９を縮小して、ソース・ドレイン間水平距離を縮小することができるので、半導体装置１８０Ａをさらに小形化することが可能である。
【０１３３】
本実施の形態の半導体装置１８０Ａは、溝１５が形成されたＰ型Ｓｉ基板１Ａを用いる以外は、第７の実施の形態の半導体装置１７０Ａと同様にして製造することができる。
【０１３４】
前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえばゲート電極４Ａ〜４Ｃは、金属膜を含んで構成されてもよい。ゲート電極４Ａ〜４Ｃが金属膜を含むメタルゲートである場合、ゲート電極４Ａ〜４Ｃは、たとえば窒化チタン（ＴｉＮ）などの金属とポリシリコンとの積層膜で構成される。
【０１３５】
また前述の図１９、図２１および図２３に示す第４、第６および第８の実施の形態の半導体装置１４０Ａ，１６０Ａ，１８０Ａでは、Ｐ型Ｓｉ基板１Ａに溝１５を形成したものを用いているが、Ｐ型Ｓｉ基板１Ａに溝１５を形成した後、溝１５の内表面を酸化して、曲面状に形成したものを用いてもよい。このように溝１５の内表面を曲面状にしたＰ型Ｓｉ基板を用いることによって、角の部分における電界集中を防いで、耐圧を向上させることができる。
【０１３６】
また前述の各実施の形態は、Ｎチャネル型ＭＯＳＦＥＴ１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０の例であるが、ドーパントの極性を反転したＰチャネル型ＭＯＳＦＥＴについても、前述の各実施の形態におけるＮチャネル型ＭＯＳＦＥＴ１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０と同様の構成を採用することによって、同様の効果が期待できる。この場合、第１導電型はＮ型となり、第２導電型はＰ型となる。
【０１３７】
前述の各実施の形態の半導体装置１１０Ａ，１２０Ａ，１３０Ａ，１４０Ａ，１５０Ａ，１６０Ａ，１７０Ａ，１８０Ａは、ドレインＮ+拡散層５に１５Ｖ〜２０Ｖといった高い電圧が印加される高耐圧ＭＯＳＦＥＴとして好適なＮチャネル型ＭＯＳＦＥＴ１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０を備えるので、高耐圧ＭＯＳＦＥＴを用いたＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integration）製品において好適に実施することができる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の前提となる半導体装置１００Ａを示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置１１０Ａを示す断面図である。
【図３】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図５】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図６】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図７】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図８】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図９】本発明の第１の実施の形態である半導体装置１１０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１０】本発明の第２の実施の形態である半導体装置１２０Ａを示す断面図である。
【図１１】本発明の第３の実施の形態である半導体装置１３０Ａを示す断面図である。
【図１２】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１３】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１４】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１５】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１６】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１７】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１８】本発明の第３の実施の形態である半導体装置１３０Ａの製造方法における各製造工程の状態を示す断面図である。
【図１９】本発明の第４の実施の形態である半導体装置１４０Ａを示す断面図である。
【図２０】本発明の第５の実施の形態である半導体装置１５０Ａを示す断面図である。
【図２１】本発明の第６の実施の形態である半導体装置１６０Ａを示す断面図である。
【図２２】本発明の第７の実施の形態である半導体装置１７０Ａを示す断面図である。
【図２３】本発明の第８の実施の形態である半導体装置１８０Ａを示す断面図である。
【符号の説明】
【０１３９】
１，１Ａ  Ｐ型Ｓｉ基板、２，９，１２Ａ，１２Ｂ  Ｎ-拡散層、２ａ  ソース側Ｎ-拡散層、２ｂ，２ｃ，２ｄ  ドレイン側Ｎ-拡散層、３  ソースＮ+拡散層、４，４Ａ，４Ｂ，４Ｃ  ゲート電極、５  ドレインＮ+拡散層、６，６Ｃ，７Ａ  ゲート絶縁膜、６Ａ，６Ｂ，１６Ａ  第１ゲート絶縁膜、７，７Ｂ，７Ｃ，１６Ｂ  第２ゲート絶縁膜、８  Ｐ-拡散層、１０  チャネル領域、１１  サイドウォール、１２  第１Ｎ-拡散層、１３  第２Ｎ-拡散層、１４Ａ  第１ゲート電極、１４Ｂ，１４Ｃ，１４Ｄ  第２ゲート電極、１５  溝、２０  絶縁膜、１００，１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０  Ｎチャネル型ＭＯＳＦＥＴ、１００Ａ，１１０Ａ，１２０Ａ，１３０Ａ，１４０Ａ，１５０Ａ，１６０Ａ，１７０Ａ，１８０Ａ  半導体装置。
【図１】
2010021221.tif 000003
【図２】
2010021221.tif 000004
【図３】
2010021221.tif 000005
【図４】
2010021221.tif 000006
【図５】
2010021221.tif 000007
【図６】
2010021221.tif 000008
【図７】
2010021221.tif 000009
【図８】
2010021221.tif 000010
【図９】
2010021221.tif 000011
【図１０】
2010021221.tif 000012
【図１１】
2010021221.tif 000013
【図１２】
2010021221.tif 000014
【図１３】
2010021221.tif 000015
【図１４】
2010021221.tif 000016
【図１５】
2010021221.tif 000017
【図１６】
2010021221.tif 000018
【図１７】
2010021221.tif 000019
【図１８】
2010021221.tif 000020
【図１９】
2010021221.tif 000021
【図２０】
2010021221.tif 000022
【図２１】
2010021221.tif 000023
【図２２】
2010021221.tif 000024
【図２３】
2010021221.tif 000025