(57)【要約】【課題】出力電圧を低くしても、位相余裕の減少を防止できるとともに、出力の立ち上りの遅れを改善することのできる電圧レギュレータを提供する。【解決手段】抵抗Ｒ１と抵抗Ｒ２による出力電圧ＶＯＵＴの分圧点の電圧と基準電圧源１から出力される基準電圧ＶＲＥＦとを比較して出力電圧ＶＯＵＴを一定に保つよう演算増幅器１１が制御する電圧レギュレータの位相補償用抵抗Ｒｘを、出力電圧ＶＯＵＴの分圧点と基準電圧ＶＲＥＦと同じ値の基準電圧ＶＲＥＦｘを出力する基準電圧源２の出力端子との間に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基準電圧を出力する第１の基準電圧源と、
第２の基準電圧を出力する第２の基準電圧源と、
出力電圧を抵抗分圧する第１および第２の抵抗と、
前記第１および第２の抵抗の分圧点の電圧を前記第１の基準電圧と比較して出力電圧を一定に保つよう制御する演算増幅器と、
位相補償用キャパシタと
を備え、
位相補償用抵抗を前記分圧点と前記第２の基準電圧源の出力端子との間に接続する
ことを特徴とする電圧レギュレータ。
【請求項２】
前記第１の基準電圧と前記第２の基準電圧の値が同一である
ことを特徴とする請求項１に記載の電圧レギュレータ。
【請求項３】
前記第１の基準電圧源および前記第２の基準電圧源が、
デプレッション型ＭＯＳトランジスタを負荷としエンハンスメント型ＭＯＳトランジスタをドライバとするＥ／Ｄ型インバータの入力と出力とを接続した構成である
ことを特徴とする請求項１または２に記載の電圧レギュレータ。
【請求項４】
前記デプレッション型ＭＯＳトランジスタおよび前記エンハンスメント型ＭＯＳトランジスタの寸法および形状が、前記第１の基準電圧源および前記第２の基準電圧源において同一である
ことを特徴とする請求項３に記載の電圧レギュレータ。
【請求項５】
前記第１の基準電圧源と前記第２の基準電圧源とが、
半導体集積回路のチップ上で近接して配置される
ことを特徴とする請求項３または４に記載の電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータに関する。
【背景技術】
【０００２】
シリーズレギュレータを使用する電圧レギュレータでは、出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２で抵抗分圧した帰還電圧と基準電圧ＶＲＥＦとを演算増幅器で比較し、出力電圧ＶＯＵＴを一定に保つことが行われる。そのような電圧レギュレータにおいて、帰還による演算増幅器の発振を防止するため、位相補償用抵抗Ｒ３および位相補償用キャパシタＣ１からなる位相補償回路を帰還回路に挿入することが行われる。通常、このような位相補償回路は、出力電圧の抵抗分圧用の抵抗Ｒ１、Ｒ２の接続点と演算増幅器の非反転入力端子との間に挿入されることが多い（例えば、特許文献１参照。）。
【０００３】
このような構成の場合、電圧レギュレータの零周波数ｆｚと極周波数ｆｐとの間には、帰還電圧比をβ（＝ＶＯＵＴ／ＶＲＥＦ＝１＋Ｒ１／Ｒ２）とすると、ｆｐ＝ｆｚ／βの関係がある。
【０００４】
そのため、低電圧用途などのため電圧レギュレータの出力電圧を小さくする必要がある場合、出力電圧ＶＯＵＴを基準電圧ＶＲＥＦの値に近づけると、帰還電圧比βが１に近くなって零周波数ｆｚと極周波数ｆｐが接近し、位相余裕が減少する。
【０００５】
これを避けるため、直流成分の帰還経路とは別に、交流成分の帰還経路として、基準電圧ＶＲＥＦが入力される演算増幅器の反転入力端子と出力電圧の抵抗分圧用の抵抗Ｒ１、Ｒ２の接続点との間に位相補償用抵抗Ｒ４を挿入することが行われる（例えば、特許文献２参照。）。
【０００６】
このような位相補償用抵抗Ｒ４を挿入した場合、交流成分に対する小信号等価回路的には、分圧用抵抗Ｒ２に並列に位相補償用抵抗Ｒ４を接続した回路となり、実質的に分圧用抵抗Ｒ２の抵抗値が下がる。これにより、小信号等価回路の帰還電圧比βが１に近くなることが避けられ、位相余裕の減少を防止することができる。
【０００７】
ところで、近年、このような電圧レギュレータを搭載する機器の低消費電力化を図るため、電圧レギュレータの消費電流も抑えることが必要となっている。そのため、基準電圧ＶＲＥＦを生成する基準電圧源の電流も抑える必要がある。
【０００８】
しかし、上述のように、基準電圧ＶＲＥＦが入力される演算増幅器の反転入力端子に位相補償用抵抗Ｒ４を接続した場合、基準電圧源からこの位相補償用抵抗Ｒ４へ電流が流れるため、基準電圧ＶＲＥＦの生成に必要な電流の供給が不足し、基準電圧ＶＲＥＦの立ち上りが遅くなる、という問題が生じる。その結果、電圧レギュレータの出力の立ち上りが遅くなる、という問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１８８５３３号公報
【特許文献２】米国特許第６５２２１１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、出力電圧を低くしても、位相余裕の減少を防止できるとともに、出力の立ち上りの遅れを改善することのできる電圧レギュレータを提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、第１の基準電圧を出力する第１の基準電圧源と、第２の基準電圧を出力する第２の基準電圧源と、出力電圧を抵抗分圧する第１および第２の抵抗と、前記第１および第２の抵抗の分圧点の電圧を前記第１の基準電圧と比較して出力電圧を一定に保つよう制御する演算増幅器と、位相補償用キャパシタとを備え、位相補償用抵抗を前記分圧点と前記第２の基準電圧源の出力端子との間に接続することを特徴とする電圧レギュレータが提供される。
【発明の効果】
【００１２】
本発明によれば、出力電圧を低くしても、位相余裕の減少を防止できるとともに、出力の立ち上りの遅れを改善することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例に係る電圧レギュレータの構成の例を示す回路図。
【図２】Ｅ／Ｄ型インバータの動作を説明するための図。
【図３】本発明の実施例の電圧レギュレータの基準電圧源の動作を説明するための図。
【図４】本発明の実施例の電圧レギュレータの小信号等価回路図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例】
【００１５】
図１は、本発明の実施例に係る電圧レギュレータの構成の例を示す回路図である。
【００１６】
本実施例の電圧レギュレータは、基準電圧ＶＲＥＦを出力する基準電圧源１と、基準電圧ＶＲＥＦと同じ値の基準電圧ＶＲＥＦｘを出力する基準電圧源２と、出力電圧ＶＯＵＴを抵抗分圧する抵抗Ｒ１および抵抗Ｒ２と、抵抗Ｒ１および抵抗Ｒ２の分圧点の電圧を基準電圧ＶＲＥＦと比較して出力電圧ＶＯＵＴを一定に保つよう制御する演算増幅器１１と、位相補償用キャパシタＣ１とを備え、位相補償用抵抗Ｒｘが、上述の分圧点と基準電圧源２の出力端子との間に接続されている。
【００１７】
ここで、基準電圧源１および基準電圧源２は、ともに、デプレッション型ＮＭＯＳトランジスタを負荷としエンハンスメント型ＮＭＯＳトランジスタをドライバとするＥ／Ｄ型インバータの入力と出力とを接続した構成をとるものとする。
【００１８】
すなわち、基準電圧源１は、デプレッション型ＮＭＯＳトランジスタＤＮ１を負荷としエンハンスメント型ＮＭＯＳトランジスタＥＮ１をドライバとするＥ／Ｄ型インバータの入力と出力とを接続した構成をとり、基準電圧源２は、デプレッション型ＮＭＯＳトランジスタＤＮ２を負荷としエンハンスメント型ＮＭＯＳトランジスタＥＮ２をドライバとするＥ／Ｄ型インバータの入力と出力とを接続した構成をとる。
【００１９】
このとき、デプレッション型ＭＯＳトランジスタＤＮ１とＤＮ２の寸法および形状を同一とし、エンハンスメント型ＭＯＳトランジスタＥＮ１とＥＮ２の寸法および形状を同一とする。また、基準電圧源１および基準電圧源２を半導体集積回路のチップ上で近接して配置するようにする。これにより、製造上のバラツキ等があっても、基準電圧ＶＲＥＦと基準電圧ＶＲＥＦｘを同じ値とすることができる。
【００２０】
図２に、Ｅ／Ｄ型インバータの構成および特性を示す。
【００２１】
図２（ａ）に示すように、Ｅ／Ｄ型インバータの負荷ＭＯＳトランジスタであるデプレッション型ＮＭＯＳトランジスタＤＮは、ゲート電極がソース電極に接続される。したがって、デプレッション型ＮＭＯＳトランジスタＤＮは定電流負荷特性を示す。
【００２２】
図２（ｂ）に、デプレッション型ＮＭＯＳトランジスタＤＮの負荷電流特性に、エンハンスメント型ＭＯＳトランジスタＥＮのＶＤＳ（ドレイン−ソース間電圧）−ＩＤ（ドレイン電流）特性を重ねて示すと、その交点がデプレッション型ＮＭＯＳトランジスタＤＮの負荷電流がエンハンスメント型ＭＯＳトランジスタＥＮのドレイン電流と一致する点となり、そのＶＤＳが出力電圧ＶＯＵＴなる。
【００２３】
このＥ／Ｄ型インバータの出力を、図３（ａ）に示すように、入力へ接続したものが、本実施例の基準電圧源１および基準電圧源２の構成となる。
【００２４】
このように接続した場合、図３（ｂ）示すように、Ｅ／Ｄ型インバータの入出力特性出とＶＩＮ＝ＶＯＵＴを示す傾き４５°の線との交点が出力電圧、すなわち基準電圧ＶＲＥＦおよびＶＲＥＦｘとなる。
【００２５】
本実施例では、基準電圧源１の出力の基準電圧ＶＲＥＦを演算増幅器１１の非反転入力端子に接続する。また、演算増幅器１１の反転入力端子には、出力電圧ＶＯＵＴの抵抗Ｒ１と抵抗Ｒ２による分圧電圧を入力する。これにより、演算増幅器１１は、出力電圧ＶＯＵＴの分圧電圧が基準電圧ＶＲＥＦと一致するようＰＭＯＳトランジスタＰ１のゲート電圧を制御して、出力電圧ＶＯＵＴを一定に保つ。
【００２６】
この出力電圧の位相補償用に、キャパシタＣ１と抵抗Ｒｘを抵抗分圧点に接続する。キャパシタＣ１は、従来と同様、抵抗分圧点と出力端子Ｖｏとの間に接続する。
【００２７】
一方、従来、抵抗分圧点と基準電圧源１の出力端子との間に接続されていた抵抗Ｒｘを、本実施例では、抵抗分圧点と基準電圧源２の出力端子との間に接続する。
【００２８】
したがって、抵抗Ｒｘへは、基準電圧源１からではなく基準電圧源２から電流が流れる。これにより、従来、抵抗Ｒｘを接続することにより発生していた基準電圧ＶＲＥＦの立ち上りの遅れが解消され、出力電圧ＶＯＵＴの立ち上りの遅れが改善される。
【００２９】
図４（ａ）に、本実施例の小信号等価回路の回路図を示す。
【００３０】
ここで、ΔＶｏは出力電圧ＶＯＵＴの変化を表わし、ΔＶｏｆｆは演算増幅器１１の作動入力の変化を表わす。また、抵抗Ｒ３は出力端子Ｖｏと演算増幅器１１の反転入力端子との間の帰還経路の寄生抵抗を表わし、キャパシタＣ２は寄生容量を表す。
【００３１】
抵抗Ｒｘは、抵抗分圧点と基準電圧源２の出力端子との間に接続されるが、基準電圧源２の出力は定電圧の基準電圧ＶＲＥＦｘであるので、小信号等価回路としては、図４（ｂ）のように変形することができる。すなわち、抵抗Ｒｘは抵抗Ｒ２に並列に接続される形となる。
【００３２】
この抵抗Ｒ２と抵抗Ｒｘの並列抵抗をＲ２ｘと表わすと、その抵抗値は
１／Ｒ２ｘ＝１／Ｒ２＋１／Ｒｘ
となる。
【００３３】
したがって、出力電圧ＶＯＵＴの変化ΔＶｏと演算増幅器１１の作動入力の変化ΔＶｏｆｆの比を小信号回路の帰還電圧比βｓとすると、帰還電圧比βｓは、
βｓ＝１＋Ｒ１／Ｒ２＋Ｒ１／Ｒｘ
で与えられる。
【００３４】
これにより、出力電圧ＶＯＵＴを基準電圧ＶＲＥＦの値に近づけても、小信号等価回路の帰還電圧比βｓが１に近くなることを避けることができ、位相余裕の減少を防止することができる。
【００３５】
一方、直流成分の帰還経路は、抵抗Ｒ１と抵抗Ｒ２による抵抗分圧点と演算増幅器１１の非反転入力端子との間に形成されるため、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの比（ＶＯＵＴ／ＶＲＥＦ）である帰還電圧比βは、抵抗Ｒｘの挿入がない場合と同様、
β＝１＋Ｒ１／Ｒ２
と表される。
【００３６】
このような本実施例によれば、位相補償用の抵抗Ｒｘを、出力電圧ＶＯＵＴの抵抗分圧点と基準電圧源２の出力端子との間に接続することにより、出力電圧ＶＯＵＴを基準電圧ＶＲＥＦの値に近づけたときの位相余裕の減少を防止することができるとともに、出力電圧ＶＯＵＴの立ち上りの遅れを改善することができる。
【符号の説明】
【００３７】
１、２  基準電圧源
１１  演算増幅器
ＤＮ１、ＤＮ２  デプレッション型ＮＭＯＳトランジスタ
ＥＮ１、ＥＮ２  エンハンスメント型ＮＭＯＳトランジスタ
Ｒｘ  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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