(57)【要約】      （修正有）【課題】第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。【解決手段】メモリセルが、書き込み・消去用の第１メモリセルユニットＵ１と、読み出し用の第２メモリセルユニットＵ２と、第３メモリセルユニットＵ３とを備えてなり、第１メモリセルユニットＵ１の第２ゲート電極７、第２メモリセルユニットＵ２の第３ゲート電極１１、第３メモリセルユニットＵ３の第４ゲート電極１３同士が電気的に接続してフローティングゲートＦＧが形成される。第４ゲート電極１３上に第２の絶縁膜を介して第５ゲート電極１５が形成され、第５ゲート電極１５が制御端子ＣＧと電気的に接続することにより、フローティングゲート７，１１，１３が制御端子ＣＧと容量結合している。【選択図】図１
2010129620.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルが、
半導体基板の表面に形成された第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、
前記半導体基板の表面に形成された第３拡散領域と第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域間の第２チャンネル領域上にゲート絶縁膜を介して形成された第３ゲート電極を備えてなる第２メモリセルユニットと、
前記第２ゲート電極と前記第３ゲート電極の夫々と容量結合する制御端子と、を備えてなり、
前記第１ゲート電極と前記第２ゲート電極が同一の電極材料層により形成され、
前記第１メモリセルユニット及び第２メモリセルユニットの形成領域とは別領域に形成された絶縁膜上に第４ゲート電極と、前記第４ゲート電極上に第２の絶縁膜を介して第５ゲート電極が形成され、
前記第４ゲート電極と前記第５ゲート電極の何れか一方が前記第２ゲート電極と前記第３ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、他方が前記制御端子を形成することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第２の半導体基板の表面に形成された絶縁膜上に前記第４ゲート電極と、前記第４ゲート電極上に第２の絶縁膜を介して前記第５ゲート電極が形成され、
前記第４ゲート電極が前記第２ゲート電極と前記第３ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、
前記第２の半導体基板と前記第５ゲート電極の夫々が前記制御端子を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第４ゲート電極がフローティングゲートを形成する場合において、前記第５ゲート電極の周囲端が、前記第４ゲート電極の周囲端よりも内側に位置することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２ゲート電極と、前記第３ゲート電極と、前記第４ゲート電極と前記第５ゲート電極の何れか一方のフローティングゲートを形成する電極とが、同一の電極材料層により一体化して形成されていることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１ゲート電極と前記第２ゲート電極と前記第３ゲート電極と前記第４ゲート電極と前記第５ゲート電極がポリシリコン層により形成されていることを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１拡散領域が前記第３拡散領域と前記第４拡散領域の何れか一方と電気的に接続していることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
前記第４ゲート電極がフローティングゲートを形成する場合において、
前記第４ゲート電極となる第１電極材料層、前記第２の絶縁膜、前記第５ゲート電極となる第２電極材料層を順次堆積させた後、
前記第２電極材料層を前記第１電極材料層よりも先にエッチング加工し、前記第５ゲート電極を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より具体的には、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フローティングゲート型のトランジスタを備えた不揮発性メモリセルの書き込み方式として、ドレイン・ソース間に印加した書き込み電圧の高電位側（ドレイン側）からフローティングゲートへホットエレクトロン注入を行う従来のホットエレクトロン注入方式と、低電位側（ソース側）からフローティングゲートへホットエレクトロン注入を行うソースサイド注入方式があり、何れも周知の書き込み方式であるが、ソースサイド注入方式の方が、従来のホットエレクトロン注入方式と比べて電子の注入効率が約３桁高く、高速書き込みが実現できるという利点がある。
【０００３】
ソースサイド注入方式の書き込みを実現する不揮発性メモリセルの構造は、１対のソース・ドレイン不純物拡散層間に形成されたチャンネル領域に、ソース側に形成された第１ゲート電極とドレイン側に形成された第２ゲート電極が直列に配置されたスプリットゲート構造を有している（例えば、下記特許文献１参照）。
【０００４】
一般的には、図２６に示すように、１層目のポリシリコンでフローティングゲートとなる第２ゲート電極を形成後に、酸化膜を堆積し、その上に２層目のポリシリコンを堆積し、これをフォトリソグラフィにより第１ゲート電極を形成する。このとき、第１ゲート電極と第２ゲート電極はオーバーラップさせた構造になっており、各ゲート電極間のソース・ドレイン方向の間隔は、第１ゲート電極と第２ゲート電極間の酸化膜の膜厚で規定される。
【０００５】
【特許文献１】特許２８６２４３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に開示されている、第２ゲート電極を第１ゲート電極の側壁に形成するメモリセル構造を採用すると、２層目のポリシリコン層をエッチング除去する際、第２ゲート電極の側壁のポリシリコン膜厚が厚く、段差部分は異方性エッチングで除去しづらいため、第２ゲート電極の側壁に導電体のストリンガーが残り、隣接するメモリセル間で第２ゲート電極が短絡する虞があり、この導電体のストリンガーを取り除くために、エッチング量の増加、エッチング量制御の高精度化、高選択比の実現など、プロセス工程が複雑、高コストになる。
【０００７】
更に、第１ゲート電極と第２ゲート電極間の寄生容量が増加して、高速アクセスの妨げとなる。
【０００８】
一方、第２ゲート電極を第１ゲート電極の側壁に形成せずに、第１ゲート電極と同じ１層目ポリシリコンで形成する場合には、第１ゲート電極と第２ゲート電極間のソース・ドレイン方向の間隔は、両電極間の酸化膜の膜厚で規定されずに、１層目ポリシリコンの最小加工寸法で規定されるため、第１ゲート電極の側壁に形成する場合に比べて広がってしまい、ソース・ドレイン間を流れる読み出し時の電流を十分に確保することが困難となる。
【０００９】
解決策として、当該フローティングゲート型トランジスタの形成領域とは別領域にフローティングゲートと容量結合する領域と制御端子を設け、当該容量結合はＭＯＳキャパシタにより実装する方法が提案されている。
【００１０】
しかしながら、フローティングゲート電位を制御するためのフローティングゲートと制御ゲートの容量をＰＭＯＳキャパシタで構成している場合、図２７に示されるように、フローティングゲート電位（Ｖｆｇ）と基板電位（Ｖｎｗ）の電位差が小さくなると、フローティングゲート直下のチャネル領域に空乏層が形成され、容量値が小さくなり、所望の容量値を確保するためにはＭＯＳキャパシタ形成部の面積を大きくする必要がある。
【００１１】
更に、図２８に示されるように、撮像デバイスであるＣＣＤの製造に用いられるＮＭＯＳプロセスではＰＭＯＳを形成できないので、ＮＭＯＳでキャパシタを構成することになるが、ＮＭＯＳでは基板電位がＧＮＤのためフローティングゲート電位を制御するための容量（Ｃｃｇ）は基板との容量（Ｃｐｗ）に依存せず、ソース間容量（Ｃｓ）とドレイン間容量（Ｃｄ）の和によって規定される。このため所望の容量値を確保するためにはＭＯＳキャパシタ形成部の面積を大きくする必要がある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ＣＭＯＳプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置において、フローティングゲートを介して容量結合する小面積で大容量のキャパシタを備え、かつ第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能な不揮発性半導体装置を提供する点にある。
【課題を解決するための手段】
【００１３】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、半導体基板の表面に形成された第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、前記半導体基板の表面に形成された第３拡散領域と第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域間の第２チャンネル領域上にゲート絶縁膜を介して形成された第３ゲート電極を備えてなる第２メモリセルユニットと、前記第２ゲート電極と前記第３ゲート電極の夫々と容量結合する制御端子と、を備えてなり、前記第１ゲート電極と前記第２ゲート電極が同一の電極材料層により形成され、前記第１メモリセルユニット及び第２メモリセルユニットの形成領域とは別領域に形成された絶縁膜上に第４ゲート電極と、前記第４ゲート電極上に第２の絶縁膜を介して第５ゲート電極が形成され、前記第４ゲート電極と前記第５ゲート電極の何れか一方が前記第２ゲート電極と前記第３ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、他方が前記制御端子を形成することを第１の特徴とする。
【００１４】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第２の半導体基板の表面に形成された絶縁膜上に前記第４ゲート電極と、前記第４ゲート電極上に第２の絶縁膜を介して前記第５ゲート電極が形成され、前記第４ゲート電極が前記第２ゲート電極と前記第３ゲート電極の夫々と電気的に接続してフローティングゲートを形成し、前記第２の半導体基板と前記第５ゲート電極の夫々が前記制御端子を形成することを第２の特徴とする。
【００１５】
本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記第４ゲート電極がフローティングゲートを形成する場合において、前記第５ゲート電極の周囲端が、前記第４ゲート電極の周囲端よりも内側に位置することを第３の特徴とする。
【００１６】
本発明に係る不揮発性半導体記憶装置は、上記第１から第３の何れかの特徴に加えて、更に、前記第２ゲート電極と、前記第３ゲート電極と、前記第４ゲート電極と前記第５ゲート電極の何れか一方のフローティングゲートを形成する電極とが、同一の電極材料層により一体化して形成されていることを第４の特徴とする。
【００１７】
本発明に係る不揮発性半導体記憶装置は、上記第１から第４の何れかの特徴に加えて、更に、前記第１ゲート電極と前記第２ゲート電極と前記第３ゲート電極と前記第４ゲート電極と前記第５ゲート電極がポリシリコン層により形成されていることを第５の特徴とする。
【００１８】
本発明に係る不揮発性半導体記憶装置は、上記第１から第５の何れかの特徴に加えて、更に、前記第１拡散領域が前記第３拡散領域と前記第４拡散領域の何れか一方と電気的に接続していることを第６の特徴とする。
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１から第６の何れかの特徴の不揮発性半導体記憶装置を製造する方法であって、前記第４ゲート電極がフローティングゲートを形成する場合において、前記第４ゲート電極となる第１電極材料層、前記第２の絶縁膜、前記第５ゲート電極となる第２電極材料層を順次堆積させた後、前記第２電極材料層を前記第１電極材料層よりも先にエッチング加工し、前記第５ゲート電極を形成することを第１の特徴とする。
【発明の効果】
【００２０】
上記第１乃至第６の特徴の不揮発性半導体記憶装置によれば、第１ゲート電極が補助ゲート、第２ゲート電極と第３ゲート電極がフローティングゲート、制御端子が制御ゲート、第１拡散領域が書き込み時のソース、第２拡散領域が書き込み時のドレイン、第３拡散領域と第４拡散領域が読み出し時のソースとドレインの一方と他方となるソースサイド注入方式のスプリットゲート型不揮発性メモリセルを形成できる。
【００２１】
また、書き込み動作時のフローティングゲートへの電荷（ホットエレクトロン）注入では、第１メモリセルユニットを、読み出し動作では、第２メモリセルユニットを、夫々使い分けるので、第１ゲート電極と第２ゲート電極間の間隔が広くても、読み出し電流の低下が問題にならず、読み出し電流を第２メモリセルユニットで確保することができる。
【００２２】
また、第１ゲート電極と第２ゲート電極は同一の電極材料層で形成されるので、上記従来技術の第２ゲート電極の側壁に導電体のストリンガーが残るという問題も回避される。
【００２３】
更に、フローティングゲート電位を制御するための容量を第４ゲート電極と第５ゲート電極間の絶縁膜容量で構成することにより、ゲート空乏化による容量値の低下を防ぎ、キャパシタの面積を縮小でき、低コスト化が可能になる。
【００２４】
更に、第２の特徴の不揮発性半導体記憶装置によれば、フローティングゲート電位を制御するための容量をＭＯＳ容量と第４、第５ゲート電極間の絶縁膜容量との並列構成とし、第４ゲート電極の下面と上面の両面を容量として利用できるため、下面のみ、または上面のみ利用する場合と比較して、更にキャパシタの面積を縮小でき、低コスト化が可能になる。
【００２５】
また、第３の特徴の不揮発性半導体記憶装置によれば、フローティングゲートに接続する第４ゲート電極と、第４ゲート上に絶縁膜を介して形成され、制御端子に接続する第５ゲート電極はオフセットを有しており、第５ゲート電極の周囲端が第４ゲート電極の周囲端よりも内側に位置している。これにより、第４ゲート電極と第５ゲート電極間の絶縁膜容量にフローティングゲートエッジを含まないので、電解集中や絶縁膜質の劣化によるリーク電流の発生を防ぐことができる。
【００２６】
また、第４の特徴の不揮発性半導体記憶装置によれば、第２ゲート電極と、第３ゲート電極と、第４ゲート電極と第５ゲート電極の何れか一方のフローティングゲートを形成する電極間との電気的接続が他の配線層を使用せずに済むため、第１メモリセルユニットと第２メモリセルユニットと制御端子とフローティングゲート間を容量結合するキャパシタとを近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
【００２７】
更に、第５の特徴の不揮発性半導体記憶装置によれば、第１〜第５ゲート電極の全てがポリシリコン層によって形成されるため、他の導電体層を用いずに、標準的な２層ポリシリコンＣＭＯＳプロセスを使用して制御端子とフローティングゲート間を容量結合するキャパシタを形成できる。
【００２８】
更に、第６の特徴の不揮発性半導体記憶装置によれば、書き込み動作に使用する第１メモリセルユニットのソースと読み出し動作に使用する第２メモリセルユニットのソースを共通にでき、メモリセルへのソース電位の供給が簡略化できる。
【００２９】
上記第１の特徴の不揮発性半導体装置の製造方法によれば、第４ゲート電極となる第１電極材料層、第５ゲート電極となる第２電極材料層を順次堆積させた後、２層目の第２電極材料層を１層目の第１電極材料層よりも先に加工し、先に第５ゲート電極を形成することで、従来技術の課題である１層目の電極材料層の側壁に導電体のストリンガーが残るという問題が回避される。
【００３０】
従って、本発明の不揮発性半導体記憶装置によれば、容量素子を提供する２層ポリシリコンプロセスを用いたロジックＣＭＯＳプロセスを用いて、低コストのソースサイド注入方式の不揮発性メモリセルを提供できる。
【発明を実施するための最良の形態】
【００３１】
〈第１実施形態〉
次に、本発明に係る不揮発性半導体記憶装置について、その特徴となるメモリセルの構造、メモリ動作の手順及び原理、及び、製造方法について、図面を参照して説明する。
【００３２】
〈メモリセル構造〉
図１に示すように、本発明の第１実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル（以下、「本メモリセル」と称す）は、主として３つのメモリセルユニット、第１メモリセルユニットＵ１、第２メモリセルユニットＵ２、第３メモリセルユニットＵ３により構成される。図１は、本メモリセルの平面構造を模式的に示す平面図であり、図２（Ａ）は、図１のＸ１−Ｘ１’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｂ）は、図１のＸ２−Ｘ２’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｃ）は、図１のＸ３−Ｘ３’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｄ）は、図１のＹ’−Ｙ断面での本メモリセルの断面構造を模式的に示す断面図である。また、図３は、本メモリセルの等価回路図である。
【００３３】
第１メモリセルユニットＵ１は、図１及び図２（Ａ），（Ｄ）に示すように、スプリットゲート構造のｎチャンネルＭＯＳトランジスタであり、ｐ型半導体基板（ｐ型ウェル）１の表面に形成されたｎ型不純物拡散層からなるソース領域２（第１拡散領域に相当）及びドレイン領域３（第２拡散領域に相当）、及び、ソース及びドレイン領域２，３間の第１チャンネル領域４上にゲート酸化膜５を介して、ソース及びドレイン領域２，３の離間方向（図１中のＸ方向）に互いに分離して形成されたソース領域２に近接する第１ゲート電極６とドレイン領域３に近接する第２ゲート電極７を備えて構成される。
【００３４】
第２メモリセルユニットＵ２は、図１及び図２（Ｂ），（Ｄ）に示すように、単一ゲート構造のｎチャンネルＭＯＳトランジスタであり、ｐ型半導体基板（ｐ型ウェル）１の表面に形成されたｎ型不純物拡散層からなるソース領域８（第３拡散領域に相当）及びドレイン領域９（第４拡散領域に相当）、及び、ソース及びドレイン領域８，９間の第２チャンネル領域１０上にゲート酸化膜５を介して形成された第３ゲート電極１１を備えて構成される。
【００３５】
第３メモリセルユニットＵ３は、図１及び図２（Ｃ），（Ｄ）に示すように、素子分離領域１２上に形成された第４ゲート電極１３上に第２の絶縁膜１４（例えば、シリコン酸化膜／窒化膜／酸化膜の積層膜）が形成され、第４ゲート電極１３上に第２の絶縁膜１４を介して第５ゲート電極１５が形成されており、第４ゲート電極１３と第５ゲート電極１５間の第２の絶縁膜１４を容量として利用するキャパシタである。
【００３６】
第１メモリセルユニットＵ１のソース及びドレイン領域２，３と第１チャンネル領域４からなる第１活性領域の周囲、第２メモリセルユニットＵ２のソース及びドレイン領域８，９と第２チャンネル領域１０からなる第２活性領域の周囲は、夫々素子分離領域（フィールド酸化膜）１２で囲まれ、第１及び第２活性領域は素子分離領域１２により相互に電気的に分離されている。
【００３７】
第１〜第４ゲート電極６，７，１１，１３は夫々同一層のポリシリコン膜で形成され、第５ゲート電極１５はポリシリコン膜で形成され、更に、第２〜第４ゲート電極７，１１，１３は、１つのゲート電極パターンに加工され一体化して形成されて、相互に電気的に接続してフローティングゲートＦＧを構成している。第５ゲート電極１５は、フローティングゲートとの容量結合を通して、電圧の印加によりフローティングゲートの電位を制御する。また、第１ゲート電極６は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタの補助ゲートＳＧとして、書き込み動作時に第１メモリセルユニットＵ１を活性化して選択する機能を有する。
【００３８】
各メモリセルユニットＵ１〜Ｕ３のゲート酸化膜５は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路（本メモリセルを駆動する回路を含む）に使用するＭＯＳトランジスタのゲート酸化膜と同じ膜厚（例えば、８０ｎｍ）である。また、第１メモリセルユニットＵ１のスプリットゲート構造の第１及び第２ゲート電極６，７の間の間隔は、上記ポリシリコン膜の加工精度で規定され、例えば、９０ｎｍである。
【００３９】
各メモリセルユニットＵ１〜Ｕ３の各ゲート電極の上部には、層間絶縁膜１６が堆積され、層間絶縁膜１６を貫通するコンタクト孔に充填されたコンタクト材料１７〜２２が、夫々、第１メモリセルユニットＵ１の第１ゲート電極６、ソース及びドレイン領域２，３、第２メモリセルユニットＵ２のソース及びドレイン領域８，９、第５ゲート電極１５と、層間絶縁膜１６上の夫々と接続するメタル電極２３〜２８との間を接続するように形成されている。尚、図１中では、メタル電極２３〜２８の図示は省略されているが、第１メモリセルユニットＵ１のソース領域２と第２メモリセルユニットＵ２のソース領域８の夫々と接続するメタル電極２４，２６が、層間絶縁膜１６上のメタル配線によって電気的に接続され、両メモリセルユニットＵ１，Ｕ２に共通のソース電極Ｓを構成している。
【００４０】
メタル電極２３は、第１ゲート電極６と接続して、上述の如く補助ゲートＳＧとして機能し、メタル電極２５は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域３と接続し、書き込み・消去動作時のドレイン電極Ｄ１として機能し、メタル電極２７は、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域９と接続し、読み出し動作時のドレイン電極Ｄ２として機能する。
【００４１】
メタル電極２８は、第５ゲート電極１５と電気的に接続し、第２の絶縁膜１４を介して第４ゲート電極１３（フローティングゲートＦＧ）と容量結合し、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタ、及び、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタの各フローティングゲートＦＧと容量結合して、各フローティングゲートＦＧの電位を制御する制御ゲートＣＧとして機能する。
【００４２】
また、図１に示すように、第３メモリセルユニットＵ３の第４ゲート電極１３（フローティングゲートＦＧ）と第５ゲート電極１５（制御ゲートＣＧ）はオフセットを有しており、第５ゲート電極１５の周囲端が第４ゲート電極１３の周囲端より内側に位置している。これにより、第４、第５ゲート電極間容量にフローティングゲートエッジを含まず、電解集中や絶縁膜質の劣化によるリーク電流の発生を防ぐことができる。
【００４３】
また、フローティングゲートＦＧの電位を制御するための容量をポリシリコン層間の絶縁膜容量で構成することにより、ゲート空乏化による容量値の低下を防ぎ、第３メモリユニット部Ｕ３の面積を縮小でき、２層ポリシリコンプロセスを用いたロジックＣＭＯＳプロセスを用いて、低コストのソースサイド注入書き込み方式の不揮発性半導体記憶装置を提供できる。
【００４４】
尚、第４、第５電極間容量にフローティングゲートエッジを含まないことが望ましいが、フローティングゲートエッジを含めても、本発明の不揮発性半導体記憶装置を形成することは可能である。
【００４５】
〈メモリ動作の手順及び原理〉
次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図１〜図４を参照して説明する。図４は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
【００４６】
１．書き込み動作
書き込み時には、図４に示すように、ソース電極Ｓを接地し、ドレイン電極Ｄ１に高電圧（例えば、＋５Ｖ）、制御ゲートＣＧに高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第３メモリセルユニットＵ３のＭＯＳキャパシタを介して容量結合している第２ゲート電極７（フローティングゲートＦＧ）の電位が上昇し、第１チャンネル領域４の第２ゲート電極７の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域３の延長領域とする。この状態において、補助ゲートＳＧに第１ゲート電極６の閾値電圧Ｖｔｈ程度の電圧（例えば、＋０．８Ｖ）を印加すると、ソース領域２から反転した第１チャンネル領域４の第１ゲート電極６の直下部分を介して、第２ゲート電極７（フローティングゲートＦＧ）へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートＦＧの電子の蓄積量が増加して、読み出し用の第２メモリセルユニットＵ２のＭＯＳトランジスタの閾値電圧が上昇する。尚、書き込み時には、第２メモリセルユニットＵ２のＭＯＳトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極Ｄ２は接地する。
【００４７】
２．消去動作
消去時には、図４に示すように、制御ゲートＣＧと補助ゲートＳＧを接地し、ソース電極Ｓをフローティング状態にし、ドレイン電極Ｄ１に高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第２ゲート電極７（フローティングゲートＦＧ）とドレイン電極Ｄ１の相互間の容量分圧により、ドレイン電極Ｄ１と第２ゲート電極７間に高電位差が発生し、フローティングゲートＦＧからドレイン電極Ｄ１へ、ＦＮ（ファウラー・ノルドハイム）トンネリング現象、或いは、バンド−バンド間トンネリング現象に起因する電流によってフローティングゲートＦＧに蓄積されている電子が引き抜かれる。これにより、フローティングゲートＦＧの電子の蓄積量が減少して、読み出し用の第２メモリセルユニットＵ２のＭＯＳトランジスタの閾値電圧が低下する。尚、消去時には、第２メモリセルユニットＵ２のＭＯＳトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極Ｄ２は接地するかフローティング状態にする。
【００４８】
３．読み出し動作
読み出し動作では、第２メモリセルユニットＵ２のＭＯＳトランジスタが使用され、第１メモリセルユニットＵ１のスプリットゲート構造のＭＯＳトランジスタは使用されない。読み出し時には、図４に示すように、ソース電極Ｓを接地し、第２メモリセルユニットＵ２のＭＯＳトランジスタの消去状態におけるソース電極Ｓを基準とする制御ゲートＣＧから見た閾値電圧以上の読み出しゲート電圧（例えば、周辺回路の電源電圧Ｖｃｃ、例えば、＋３Ｖ）を制御ゲートＣＧに、ドレイン電極Ｄ２に読み出しドレイン電圧（例えば、＋１Ｖ）を夫々印加し、ドレイン電極Ｄ２からソース電極Ｓに流れる電流量により、フローティングゲートＦＧ中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、書き込み状態では閾値電圧が高いため上記電流量が小さく（或いは、電流が流れず）、逆に、消去状態では閾値電圧が低いため上記電流量が大きくなるため、当該２つの電流量を、例えば、当該２つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
【００４９】
尚、上記各メモリ動作における各電極に印加する電圧は、本メモリセルの周辺回路で生成されるが、メモリ動作別の印加電圧値の発生及び制御等に係る回路は、従来のスプリットゲート構造のメモリセルを備えた不揮発性半導体記憶装置の公知の回路構成が利用可能である。これらの回路構成は、本発明の特徴部分ではないので、詳細な説明は割愛する。
【００５０】
〈製造方法〉
次に、本メモリセルの製造方法について、大まかに９つの工程（工程１〜工程９）に分割して説明する。図５〜図１２は、本メモリセルの製造工程の工程１〜工程９における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の（Ａ）〜（Ｄ）は、夫々、図１のＸ１−Ｘ１’断面、図１のＸ２−Ｘ２’断面、図１のＸ３−Ｘ３’断面、及び、図１のＹ’−Ｙ断面における断面構造を模式的に示している。本メモリセルの製造方法を尚、各工程１〜９は、通常のシリコン半導体製造プロセス（２層ポリシリコンＣＭＯＳプロセス）に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
【００５１】
先ず、通常の工程に従って、所定の導電型（ｐ型、ｎ型または真性型）の半導体基板３０を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域１２を形成する。素子分離領域１２により、各メモリセルユニットＵ１〜Ｕ３の形成領域が画定される。
【００５２】
次に、図５に示す工程１において、フォトリソグラフィ技術により周辺回路のｐチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３１（図示せず）を半導体基板３０上に形成し、ｐ型不純物をイオン注入し、第１及び第２メモリセルユニットＵ１，Ｕ２の各形成領域にｐ型半導体基板（ｐ型ウェル）１を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域にもｐ型ウェルが同時に形成される。尚、図５において、素子分離領域１２に囲まれた活性領域における半導体基板１の表面に犠牲酸化膜が図示されているが、各工程１〜９中の更に細分化された詳細な工程の説明は、説明の簡単化のため省略する。
【００５３】
次に、図６に示す工程２において、フォトリソグラフィ技術により第１、第２及び第３メモリセルユニットＵ１，Ｕ２，Ｕ３の各形成領域をマスクするレジストパターン３２をｐ型ウェル１上に形成し、ｐ型ウェル１の形成されていない半導体基板３０にｎ型不純物をイオン注入し、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域にｎ型ウェル２９を形成する。
【００５４】
次に、図７に示す工程３において、ｐ型ウェル１及びｎ型ウェル２９の表面に熱酸化等によりゲート酸化膜５を形成し、引き続いて、第１〜第４ゲート電極６，７，１１，１３となる同一層のポリシリコン層３３を全面に堆積する。
【００５５】
次に、図８に示す工程４において、ポリシリコン層３３上に第２の絶縁膜１４を堆積し、次いで第５ゲート電極となる第２ポリシリコン層３４を堆積する。
【００５６】
次に、図９に示す工程５において、フォトリソグラフィ技術により、第５ゲート電極の形成領域をマスクするレジストパターン３５を第２ポリシリコン層３４上に形成した後、第２ポリシリコン層３４をエッチング除去し、第５ゲート電極（制御ゲートＣＧ）１５を形成する。
【００５７】
次に、図１０に示す工程６において、フォトリソグラフィ技術によりポリシリコン層３３及び第２ポリシリコン層３４の上部にゲート電極パターンのレジストパターン３６（図示せず）を形成した後、当該レジストパターンに覆われていないポリシリコン層３３をエッチング除去し、第１〜第４ゲート電極６，７，１１，１３を夫々形成する。この結果、第１メモリセルユニットＵ１の形成領域には、第１及び第２ゲート電極６，７が形成され、第２メモリセルユニットＵ２の形成領域には、第３ゲート電極１１が形成され、第３メモリセルユニットＵ３の形成領域には、第４ゲート電極１３が形成される。尚、図１０（Ｄ）に示すように、第２〜第４ゲート電極７，１１，１３は、１つのゲート電極パターンに加工され、一体化したフローティングゲートＦＧが形成される。
【００５８】
次に、図１１に示す工程７において、フォトリソグラフィ技術により第１メモリセルユニットＵ１の第１及び第２ゲート電極６，７の間の間隙、及び、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３７を形成し、ｎ型不純物をイオン注入し、第１メモリセルユニットＵ１のソース及びドレイン領域２，３、第２メモリセルユニットＵ２のソース及びドレイン領域８，９を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタのソース及びドレイン領域が同時に形成される。
【００５９】
次に、図１２に示す工程８において、フォトリソグラフィ技術により第１〜第３メモリセルユニットＵ１〜Ｕ３の各形成領域、及び、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３８を形成し、ｐ型不純物をイオン注入し、周辺回路のｐチャンネルＭＯＳトランジスタのソース及びドレイン領域を形成する。尚、周辺回路のｐチャンネルＭＯＳトランジスタを形成する必要がない場合には、工程８は割愛される。
【００６０】
次に、図１３に示す工程９において、層間絶縁膜１６を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料１７〜２２を充填し、メタル電極２３〜２８を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
【００６１】
本メモリセルの製造方法は、第１ポリシリコン層と第２ポリシリコン層を順次堆積し、第２ポリシリコン層を先にエッチング加工することにより、第１ポリシリコン層を堆積・加工した後第２ポリシリコン層を堆積・加工する方法に比べて、段差部分（即ち、第１ポリシリコン層の側壁部分に形成された第２ポリシリコン層）の加工をする必要がないので、高精度制御の不要な低コストのプロセスで形成することができる。更に、第１ポリシリコン層の側壁に導電体のストリンガーが残るという問題も生じず、第４、第５ゲート電極間容量にフローティングゲートエッジを含まないので、電解集中や絶縁膜質の劣化によるリーク電流の発生を防ぐことができる。本製造方法で本発明のメモリセルを製造することが望ましいが、２層ポリシリコンを用いた容量素子を提供しているロジックＣＭＯＳプロセスであれば、本発明のメモリセルを製造することができる。
【００６２】
〈第２実施形態〉
図１４に示すように、本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル（以下、「本メモリセル」と称す）は、第１実施形態と同様、３つのメモリセルユニット、第１〜第３メモリセルユニットＵ１，Ｕ２，Ｕ３により構成される。図１４は、本メモリセルの平面構造を模式的に示す平面図であり、図１５（Ａ）は、図１４のＸ１−Ｘ１’断面での本メモリセルの断面構造を模式的に示す断面図であり、図１５（Ｂ）は、図１４のＸ２−Ｘ２’断面での本メモリセルの断面構造を模式的に示す断面図であり、図１５（Ｃ）は、図１４のＸ３−Ｘ３’断面での本メモリセルの断面構造を模式的に示す断面図であり、図１５（Ｄ）は、図１４のＹ’−Ｙ断面での本メモリセルの断面構造を模式的に示す断面図である。
【００６３】
第３メモリセルユニットＵ３は、第１実施形態と逆に、制御ゲートＣＧとなる第４ゲート電極１３の上に第２の絶縁膜１４を介してフローティングゲートとなる第５ゲート電極１５が形成されている。第１〜第３ゲート電極と第５ゲート電極６，７，１１，１５は夫々同一層のポリシリコン層で形成され、第４ゲート電極１３はポリシリコン層で形成される。第４ゲート電極１３は１層目のポリシリコン層で先に堆積された後、第１〜第３及び第５ゲート電極が２層目のポリシリコン層により堆積され、加工される。
【００６４】
各メモリセルユニットＵ１〜Ｕ３のゲート酸化膜５は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路（本メモリセルを駆動する回路を含む）に使用するＭＯＳトランジスタのゲート酸化膜と同じ膜厚（例えば、８０ｎｍ）である。本メモリセルの等価回路は図３と同等であり、以下、第１及び第２メモリセルユニットＵ１，Ｕ２の構成については第１実施形態と全く同じであるので説明は省略する。
【００６５】
メタル電極２８は、層間絶縁膜１６を貫通するコンタクト孔に充填されたコンタクト材料２２を介して第４ゲート電極１３と電気的に接続し、第２の絶縁膜１４を介して第５ゲート電極１５（フローティングゲートＦＧ）と容量結合し、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタ、及び、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタの各フローティングゲートＦＧと容量結合して、各フローティングゲートＦＧの電位を制御する制御ゲートＣＧとして機能する。
【００６６】
本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理については、第１実施形態と同様なので説明は省略する。
【００６７】
本メモリセルの製造方法を以下に、大まかに９つの工程（工程１〜工程９）に分割して説明する。尚、本メモリセルの製造工程の工程１〜３までについては第１実施形態と同様であり、図５〜７を参照して説明する。図１６〜図２１は、本メモリセルの製造工程の工程４〜工程９における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の（Ａ）〜（Ｄ）は、夫々、図１４のＸ１−Ｘ１’断面、図１４のＸ２−Ｘ２’断面、図１４のＸ３−Ｘ３’断面、及び、図１４のＹ’−Ｙ断面における断面構造を模式的に示している。各工程１〜９は、通常のシリコン半導体製造プロセス（２層ポリシリコンＣＭＯＳプロセス）に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
【００６８】
先ず、所定の導電型（ｐ型、ｎ型または真性型）の半導体基板３０上に素子分離領域１２を形成し、各メモリセルユニットＵ１〜Ｕ３の形成領域が画定された後、図５に示す工程１においてｐウェル１を、図６に示す工程２においてｎウェル２９を形成し、次に、図７に示す工程３において、ｐ型ウェル１及びｎ型ウェル２９の表面に熱酸化等によりゲート酸化膜５を形成し、引き続いて、第４ゲート電極１３となるポリシリコン層３３を全面に堆積する。以上、第１実施形態と同様な部分である。
【００６９】
次に、図１６に示す工程４において、第４ゲート電極の形成領域をマスクするレジストパターン３９をポリシリコン層３３上に形成した後、ポリシリコン層３３をエッチング除去し、第４ゲート電極（制御ゲートＣＧ）１３を形成する。
【００７０】
次に、図１７に示す工程５において、第４ゲート電極１３上に第２の絶縁膜１４を堆積し、第１及び第２メモリセルユニットＵ１，Ｕ２上の余分な第２の絶縁膜をエッチング除去した後、第１〜第３及び第５ゲート電極となる第２ポリシリコン層３４を堆積する。
【００７１】
次に、図１８に示す工程６において、ポリシリコン層３３と第２ポリシリコン層３４の上部にゲート電極パターンのレジストパターン４０を形成した後、当該レジストパターンに覆われていないポリシリコン層３４をエッチング除去し、第１〜第３及び第５ゲート電極６，７，１１，１５を夫々形成する。この結果、第１メモリセルユニットＵ１の形成領域には、第１及び第２ゲート電極６，７が形成され、第２メモリセルユニットＵ２の形成領域には、第３ゲート電極１１が形成され、第３メモリセルユニットＵ３の形成領域には、第５ゲート電極１５が形成される。尚、図１８（Ｄ）に示すように、第２、第３及び第５電極７，１１，１５は、１つのゲート電極パターンに加工され、一体化したフローティングゲートＦＧが形成される。
【００７２】
次に、図１９に示す工程７において、フォトリソグラフィ技術により第１メモリセルユニットＵ１の第１及び第２ゲート電極６，７の間の間隙、及び、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン４１を形成し、ｎ型不純物をイオン注入し、第１メモリセルユニットＵ１のソース及びドレイン領域２，３、第２メモリセルユニットＵ２のソース及びドレイン領域８，９を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタのソース及びドレイン領域が同時に形成される。
【００７３】
次に、図２０に示す工程８において、フォトリソグラフィ技術により第１〜第３メモリセルユニットＵ１〜Ｕ３の各形成領域、及び、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン４２を形成し、ｐ型不純物をイオン注入し、周辺回路のｐチャンネルＭＯＳトランジスタのソース及びドレイン領域を形成する。尚、周辺回路のｐチャンネルＭＯＳトランジスタを形成する必要がない場合には、工程８は割愛される。
【００７４】
次に、図２１に示す工程９において、層間絶縁膜１６を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料１７〜２２を充填し、メタル電極２３〜２８を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
【００７５】
本メモリセルの製造方法を用いることで、アナログ回路とデジタル回路を同一チップに搭載するため、第１ポリシリコン層でアナログ回路に用いられる容量素子の下部電極を形成し、第２ポリシリコン層でトランジスタのゲート電極と容量素子の上部電極を形成しているロジックＣＭＯＳプロセスにおいて、低コストのソースサイド注入書き込み方式の不揮発性半導体記憶装置を提供できる。
【００７６】
〈第３実施形態〉
本発明の第３実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル（以下、「本メモリセル」と称す）は、第１実施形態と同様、３つのメモリセルユニット、第１〜第３メモリセルユニットＵ１，Ｕ２，Ｕ３により構成される。図２２は、本メモリセルの平面構造を模式的に示す平面図であり、図２３（Ａ）は、図２２のＸ１−Ｘ１’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２３（Ｂ）は、図２２のＸ２−Ｘ２’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２３（Ｃ）は、図２２のＸ３−Ｘ３’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２３（Ｄ）は、図２２のＹ’−Ｙ断面での本メモリセルの断面構造を模式的に示す断面図である。
【００７７】
第３メモリユニットセルＵ３は、第１及び第２メモリセルユニットＵ２，Ｕ３が形成される半導体基板とは電気的に分離されたｎウェル２９上に形成され、ｎウェル２９の表面に形成されたゲート酸化膜５上に第４ゲート電極１３が、第４ゲート電極１３上に第２の絶縁膜１４を介して第５ゲート電極が形成され、層間絶縁膜１６を貫通するコンタクト孔に充填されたコンタクト材料２２が、第５ゲート電極１５と層間絶縁膜１６上のメタル電極２８との間を接続するように形成されている。また、第３メモリユニットセルＵ３には、メタル電極４３と４４が、夫々コンタクト材料４５，４６を介してｎ型ウェル２９と接続するように形成されている。
【００７８】
メタル電極４３は、コンタクト領域４７を介してｎ型ウェル２９と電気的に接続し、ｎ型ウェル２９上のゲート酸化膜５を介して該４ゲート電極１３（フローティングゲートＦＧ）と容量結合し、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタ、及び、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタの各フローティングゲートＦＧと容量結合して、各フローティングゲートＦＧの電位を制御する制御ゲートＣＧとして機能する。
【００７９】
メタル電極４４はｐ型の高濃度拡散層４８を介してｎ型ウェル２９と接続し、反転層への少数キャリアの供給源として機能する。
【００８０】
本メモリセルは、フローティングゲート電位を制御するための容量をＭＯＳ容量と第４ゲート電極と第５ゲート電極間の絶縁膜容量を並列に接続した構成となっており、第４ゲート電極の下面のゲート酸化膜５と上面の第２の絶縁膜１４の両方を容量として利用できるため、下面のみ、または上面のみ利用する場合よりもキャパシタの面積を縮小でき、低コスト化が可能になっている。
【００８１】
本メモリセルの製造方法を以下に示す。第１、第２メモリセルユニット及び周辺回路の製造方法については第１実施形態と全く同じであるので説明を省略する。図２４と図２５は、本メモリセルの製造工程における第３メモリセルユニットＵ３の、図２２のＸ３−Ｘ３’断面における断面構造を模式的に示す工程断面図である。尚、図２４の（Ａ）から（Ｅ）、及び、図２５の（Ｆ）から（Ｉ）の各工程は夫々、順に第１実施形態の図５から図１３に示す工程１から工程９に対応している。
【００８２】
先ず、所定の導電型（ｐ型、ｎ型または真性型）の半導体基板３０を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域１２を形成し、第３メモリセルユニットＵ３のコンタクト領域とキャパシタ部を分離しておく。
【００８３】
次に、図２４（Ａ）に示す工程１において、第１及び第２メモリセルユニットＵ１，Ｕ２内にｐ型ウェル１を形成した後、図２４（Ｂ）に示す工程２において、第３メモリセルユニットＵ３内にｎ型不純物をイオン注入し、ｎ型ウェル２９を形成する。
【００８４】
次に、図２４（Ｃ）に示す工程３において、ｎ型ウェル２９の表面に熱酸化等によりゲート酸化膜５を形成し、引き続いて、第１〜第４ゲート電極６，７，１１，１３となるポリシリコン層３３を全面に堆積する。更に、図２４（Ｄ）に示す工程４において、ポリシリコン層３３上に第２の絶縁膜１４を堆積し、次いで第５ゲート電極となる第２ポリシリコン層３４を堆積する。
【００８５】
次に、図２４（Ｅ）に示す工程５において、フォトリソグラフィ技術により、第５ゲート電極の形成領域をマスクするレジストパターン５０を第２ポリシリコン層３４上に形成した後、第２ポリシリコン層３４をエッチング除去し、第５ゲート電極（制御ゲートＣＧ）１５を形成する。
【００８６】
次に、図２５（Ｆ）に示す工程６において、フォトリソグラフィ技術によりポリシリコン層３３及び第５ゲート電極１５の上部にゲート電極パターンのレジストパターン５１を形成した後、当該レジストパターンに覆われていないポリシリコン層３３をエッチング除去し、フローティングゲートとなる第４ゲート電極１３が第２及び第３ゲート電極と一体化して形成される。
【００８７】
次に、図２５（Ｇ）に示す工程７において、フォトリソグラフィ技術によりｐ型高濃度拡散層の形成領域をマスクするレジストパターン５２を形成し、ｎ型不純物をイオン注入し、コンタクト領域４７を形成する。尚、このとき第１及び第２メモリセルユニットＵ１，Ｕ２のソース及びドレイン領域、及び周辺回路のｎチャンネルＭＯＳトランジスタのソース及びドレイン領域も同時に形成される。
【００８８】
次に、図２５（Ｈ）に示す工程８において、フォトリソグラフィ技術によりコンタクト領域４７と第４ゲート電極１３の形成領域をマスクするレジストパターン５３を形成し、ｐ型不純物をイオン注入し、ｐ型の高濃度拡散層４８を形成する。尚、このとき周辺回路のｐチャンネルＭＯＳトランジスタのソース及びドレイン領域も同時に形成される。
【００８９】
次に、図２５（Ｉ）に示す工程９において、層間絶縁膜１６を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料２２，４５，４６を充填し、メタル電極２８，４３，４４を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
【００９０】
〈別実施形態〉
以下に、本メモリセルの別実施形態について説明する。
【００９１】
〈１〉上記実施形態では、第１及び第２メモリセルユニットＵ１，Ｕ２の各ＭＯＳトランジスタのソース領域２，８がメタル電極２４，２６を介して電気的に接続されている構成を例示したが、各ソース領域のメタル電極２４，２６を電気的に接続せずに、独立した第１ソース電極と第２ソース電極としても構わない。
【００９２】
また、上記実施形態では、第１及び第２メモリセルユニットＵ１，Ｕ２の各ＭＯＳトランジスタのソース領域２，８を電気的に接続するのに代えて、第１メモリセルユニットＵ１のソース領域２と第２メモリセルユニットＵ２のドレイン領域９を電気的に接続しても構わない。この場合、書き込み時と読み出し時でメモリセルのソース及びドレインの関係が逆転するだけである。
【００９３】
〈２〉上記実施形態では、第３メモリセルユニットＵ３のＭＯＳキャパシタは、ｎ型ウェル２９上に形成したが、第１及び第２メモリセルユニットＵ１，Ｕ２が形成されるｐ型ウェル１と電気的に分離できれば、別の独立したｐ型ウェル上に形成しても構わない。例えば、ｐ型ウェルとｎ型ウェルを絶縁体基板上に形成する場合には、第３メモリセルユニットＵ３のｐ型ウェルと、第１及び第２メモリセルユニットＵ１，Ｕ２が形成されるｐ型ウェル１を素子分離領域１５により相互に電気的に分離することができる。
【００９４】
〈３〉上記実施形態では、本メモリセルは単体の場合のメモリセル構造、メモリ動作、製造方法を説明した、本メモリセルを複数配置してメモリセルアレイを構成する場合においても、メモリセルアレイにおけるメモリセル構造、メモリ動作、製造方法は、上述したものと同じである。メモリ動作については、メモリセルアレイからメモリ動作対象のメモリセルを選択して、選択したメモリセルに対して、図４に例示した電圧を各電極に印加するようにして、選択されないメモリセルに対しては、図４に例示した電圧を印加しないようにする必要がある。メモリセルの選択・非選択については、従来のスプリットゲート構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置と同様に扱えば良い。
【００９５】
〈４〉上記実施形態では、第１、第２拡散領域に夫々ｎ型不純物を導入し、第１メモリセルユニットＵ１をｎチャネル型ＭＯＳトランジスタとして構成したが、ｎウェル内にｐ型不純物を導入し、ｐチャネル型ＭＯＳトランジスタとして構成しても構わない。但し、第３メモリセルユニットＵ３のＭＯＳキャパシタをｐ型半導体基板上或いはｐウェル上に形成する等により、第１メモリセルユニットＵ１とは電気的に分離しておく必要がある。
【００９６】
〈５〉上記実施形態では、第１〜第５ゲート電極に用いられる電極材料がポリシリコンである場合を例示したが、ポリシリコン以外の材料を用いても良く、例えば、第４又は第５ゲート電極の何れかの電極層に金属配線材料を用いて制御ゲートＣＧを形成しても良いし、第１〜３ゲート電極、及び、第４又は第５ゲート電極の何れかの電極層に金属材料を用いて第１ゲート電極とフローティングゲートＦＧを形成しても良い。第１〜第５ゲート電極の全てを金属材料で構成しても構わない。
【産業上の利用可能性】
【００９７】
本発明は、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に利用可能であり、特に、ロジック回路を同一半導体基板上に混載した不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【００９８】
【図１】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの平面構造を模式的に示す平面図
【図２】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を模式的に示す断面図
【図３】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの等価回路図
【図４】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの書き込み、消去、読み出しの各動作における電圧印加条件を示す一覧表
【図５】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程１における断面構造を模式的に示す工程断面図
【図６】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程２における断面構造を模式的に示す工程断面図
【図７】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程３における断面構造を模式的に示す工程断面図
【図８】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程４における断面構造を模式的に示す工程断面図
【図９】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程５における断面構造を模式的に示す工程断面図
【図１０】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程６における断面構造を模式的に示す工程断面図
【図１１】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程７における断面構造を模式的に示す工程断面図
【図１２】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程８における断面構造を模式的に示す工程断面図
【図１３】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程９における断面構造を模式的に示す工程断面図
【図１４】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの平面構造を模式的に示す平面図
【図１５】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を模式的に示す断面図
【図１６】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程４における断面構造を模式的に示す工程断面図
【図１７】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程５における断面構造を模式的に示す工程断面図
【図１８】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程６における断面構造を模式的に示す工程断面図
【図１９】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程７における断面構造を模式的に示す工程断面図
【図２０】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程８における断面構造を模式的に示す工程断面図
【図２１】本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程９における断面構造を模式的に示す工程断面図
【図２２】本発明の第３実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの平面構造を模式的に示す平面図
【図２３】本発明の第３実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を模式的に示す断面図
【図２４】本発明の第３実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法を模式的に示す工程断面図
【図２５】本発明の第３実施形態に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法を模式的に示す工程断面図
【図２６】従来の２層ポリシリコンを使用するスプリットゲート構造の不揮発性メモリセルの断面構造を模式的に示す断面図
【図２７】ＰＭＯＳで容量素子を構成する場合の問題点を示す図。
【図２８】ＮＭＯＳで容量素子を構成する場合の問題点を示す図。
【符号の説明】
【００９９】
１：      ｐ型の半導体基板（ｐ型ウェル）
２：      ソース領域（第１拡散領域）
３：      ドレイン領域（第２拡散領域）
４：      第１チャンネル領域
５：      ゲート酸化膜（ゲート絶縁膜）
６：      第１ゲート電極
７：      第２ゲート電極
８：      ソース領域（第３拡散領域）
９：      ドレイン領域（第４拡散領域）
１０：    第２チャンネル領域
１１：    第３ゲート電極
１２：    素子分離領域
１３：    第４ゲート電極
１４：    第２の絶縁膜
１５：    第５ゲート電極
１６：    層間絶縁膜
１７〜２２：  コンタクト材料
２３〜２８：  メタル電極
２９：    ｎ型ウェル（第２の半導体基板）
３０：    半導体基板
３１，３２，３５〜４２，４９〜５３：  レジストパターン
３３，３４：    ポリシリコン膜
４３，４４：    コンタクト材料
４５，４６：    メタル電極
４７：    コンタクト領域（ｎ型の拡散層）
４８：    ｐ型の高濃度拡散層
ＣＧ：    制御ゲート
ＦＧ：    フローティングゲート
ＳＧ：    補助ゲート
Ｄ１：    書き込み・消去動作時のドレイン電極
Ｄ２：    読み出し動作時のドレイン電極
Ｓ：      ソース電極
Ｕ１：    第１メモリセルユニット
Ｕ２：    第２メモリセルユニット
Ｕ３：    第３メモリセルユニット 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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