(57)【要約】【課題】チップサイズの拡大を抑制するとともに、信号線を形成する領域を確保すること。【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のサブアレイが行列状に配置され、複数のサブアレイ列Ａ１２を有するメモリセルアレイＡ１３と、メモリセルアレイＡ１３の外側に形成され、サブアレイ列Ａ１２と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列Ａ１１と、メモリセルアレイの中間部に形成され、サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列Ａ１０と、メモリセルアレイの中間部に配置されたアドレス入力回路Ａ８と、メモリセルアレイＡ１３上に、サブアレイ列Ａ１２と略直交する方向に形成され、アドレスパッドＡ１４とアドレス入力回路Ａ８とを直接接続するパッド入力アドレス配線Ａ４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のサブアレイが行列状に配置され、複数のサブアレイ列を有するメモリセルアレイと、
前記メモリセルアレイの外側に形成され、前記サブアレイ列と略平行に並ぶように配置された複数の第１パッドを含む第１パッド列と、
前記メモリセルアレイの中間部に形成され、前記サブアレイ列と略平行に並ぶように配置された第２パッドを含む第２パッド列と、
前記メモリセルアレイの前記外側又は前記中間部に配置された回路と、
前記メモリセルアレイ上に、前記サブアレイ列と略直交する方向に形成され、前記回路と直接接続された配線と、
を備える半導体記憶装置。
【請求項２】
前記第１パッドは、アドレスパッドであり、
前記第２パッドは、Ｉ／Ｏパッドであり、
前記回路は、前記中間部に配置されたアドレス入力回路を含み、
前記配線は、前記アドレスパッドと前記アドレス入力回路とを直接接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイ内に配置されたメモリセルデータ読み出しセンスアンプ回路をさらに備え、
前記回路は、前記中間部に配置されたＩ／Ｏ回路を含み、
前記配線は、前記データ読み出しセンスアンプ回路と前記Ｉ／Ｏ回路とを直接接続することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１パッドは、Ｉ／Ｏパッドであり、
前記第２パッドは、アドレスパッドであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイ内に配置されたメモリセルデータ読み出しセンスアンプ回路をさらに備え、
前記回路は、前記外側に配置されたＩ／Ｏ回路を含み、
前記配線は、前記データ読み出しセンスアンプ回路と前記Ｉ／Ｏ回路とを直接接続することを特徴とする請求項１又は４に記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイの前記中間部に配置され、前記アドレス入力回路に接続されたアドレスレジスタ及びコントロールロジック回路をさらに備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
複数のサブアレイが行列状に配置され、複数のサブアレイ列を有するメモリセルアレイと、
前記メモリセルアレイの外側に形成され、前記サブアレイ列と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列と、
前記メモリセルアレイの中間部に形成され、前記サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列と、
前記メモリセルアレイの前記中間部に配置されたアドレス入力回路と、
前記メモリセルアレイ上に、前記サブアレイ列と略直交する方向に形成され、前記アドレスパッドと前記アドレス入力回路とを直接接続するパッド入力アドレス配線と、
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体記憶装置におけるメモリセル及び周辺Ｉ／Ｏのレイアウト技術に関する。
【背景技術】
【０００２】
半導体製造におけるプロセスの微細化に伴いメモリセルの縮小化が進んでいるが、パッケージ等のためのパッドサイズの縮小化は遅れている。更に、製品機能の増加に伴いパッド数の増加も顕著となってきており、チップサイズの増大を招くことなくより多くのパッドを搭載することが望まれている。
【０００３】
図４に、特許文献１に記載のフリップ接続構造の半導体メモリチップのパターンレイアウトを示す。このメモリチップでは、メモリセルアレイが複数のサブアレイに分割されて行列状に配列されている。本例では、メモリセルアレイが１６行×１６列のサブアレイＳＡ１，１〜ＳＡ１６，１６に分割されている。従って、第ｐのサブアレイ列（ｐは１６以下の整数）には、１６個のサブアレイＳＡｐ，１〜ＳＡｐ，１６が配置されている。
【０００４】
サブアレイ配列における列方向の中間部に第１の周辺回路部１１が配置され、サブアレイ配列における行方向の中間部に第２の周辺回路部１２が配置されている。各サブアレイ列に含まれる１６個のサブアレイＳＡｐ，１〜ＳＡｐ，１６には、第１の周辺回路部１１からそれぞれサブアレイ制御信号が供給される。
【０００５】
この例では、サブアレイ配列における列方向中間の８行目と９行目の間に、センスアンプなどを含む第１の周辺回路部１１が設けられ、サブアレイ配列における行方向中間の８列目と９列目の間には、メイン行デコーダなどを含む第２の周辺回路部１２が設けられている。また、サブアレイ配列における列方向の中間部に外部接続パッドが配置されている。本例では、４行目と５行目の間に第１のパッド配置部２１が設けられ、１２行目と１３行目の間には第２のパッド配置部２２が設けられている。
【０００６】
ここで、代表的に第１のサブアレイ列に着目すれば、１６個のサブアレイＳＡ１，１〜ＳＡ１，１６に対応して第１の周辺回路部１１の制御信号ドライバＤＲＶ１〜ＤＲＶ１６からサブアレイ制御信号線Ｓ１，１〜Ｓ１，１６を介してサブアレイ制御信号がそれぞれ供給される。
【０００７】
この場合、チップ中央の第１の周辺回路部１１から遠い領域のサブアレイ（ＳＡ１，１〜ＳＡ１，４）については、第１の周辺回路部１１から第１のパッド配置部２１を通過するようにサブアレイ制御信号線Ｓ１，１〜Ｓ１，４が配置されている。また、第１の周辺回路部１１から遠い領域のサブアレイ（ＳＡ１，１３〜ＳＡ１，１６）については、第１の周辺回路部１１から第２のパッド配置部２２を通過するようにサブアレイ制御信号線Ｓ１，１３〜Ｓ１，１６が配置されている。
【０００８】
図５は、図４中の第１のパッド配置部２１の付近を取り出したパターンレイアウトを示す図である。サブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６は、レイアウトを容易にするためサブアレイ列上に配置されており、これをサブアレイ列のピッチで複数個並べることにより階層的に設計される。
【０００９】
第１のパッド配置部２１における複数個のパッドＰｄは、サブアレイ列のピッチと同じピッチで行方向に配置されている。本例では各パッドＰｄは、サブアレイ列の境界線（点線で示す）上に配置されている。なお、第２のパッド配置部２２についても、複数個のパッドＰｄは、サブアレイ列のピッチと同じピッチで行方向に配置されており、サブアレイ列の境界線（点線で示す）上に配置されている。
【００１０】
第１の周辺回路部１１とサブアレイ列の各サブアレイとの間に接続されているサブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６のうちの少なくとも一部（Ｓｐ，１〜Ｓｐ，４、Ｓｐ，１３〜Ｓｐ，１６）は、途中に配置されている第１のパッド配置部２１のパッドＰｄ間あるいは第２のパッド配置部２２のパッドＰｄ間を通過するように直線的に配置されている。
【００１１】
本例では、サブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６の全てが、第１の周辺回路部１１とサブアレイ列における最も遠い位置のサブアレイＳＡｐ，１、ＳＡｐ，１６とを接続した信号線と同じ長さに揃えられており、サブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６の全てがパッドＰｄ間を通過する直線上に直線的に配置されている。即ち、従来例のメモリチップでは、メモリセルアレイがサブアレイＳＡ１，１〜ＳＡ１６，１６に分割され行列状に配列されており、サブアレイ配列の中間部には、周辺回路部１１、１２およびパッド配置部２１、２２が配置されている。パッド配置部２１、２２では複数のパッドＰｄがサブアレイピッチと同じピッチで配置され、上記パッドＰｄ間を通過するように周辺回路部１１とサブアレイ列の各サブアレイとを接続するサブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６が直線的に配置されている。
【００１２】
この場合、サブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６のレイアウト設計に際して、サブアレイ列毎に同じ配列パターンを持たせることが可能である。従って、サブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６は途中に配置されているパッド配置部２１、２２のパッドを迂回するように曲げられることがない。このため、サブアレイ制御信号線を曲げることによる信号線の寄生容量、寄生抵抗の増加を防ぐことができる。これにより、各サブアレイへ供給するサブアレイ制御信号の遅延時間のバラツキを抑制し、伝播時間を揃えることができ、高速設計が可能になる。
【００１３】
また、高速動作を要求される例えばＳＲＡＭを実現する場合、本例のように高速設計が可能になる構造のＳＲＡＭチップを形成し、これをチップ搭載基板（図示せず）上にフリップ接続してパッケージに封入（通常、樹脂封止）することによって実現することができる。なお、前記サブアレイ制御信号線Ｓｐ，１〜Ｓｐ，１６は、本例では、第１の周辺回路部１１とサブアレイ列における最も遠い位置のサブアレイとを接続した信号線と同じ長さに揃えられており、それぞれの信号線の寄生容量、寄生抵抗が揃えられている。また、特許文献２には、メモリアレイの両側にパッドを配置した技術が記載されている。
【特許文献１】特許第３９９０１２５号公報
【特許文献２】特開平８−１１６０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上記の半導体メモリチップにおいて、パッド配置部では複数パッドが複数のサブアレイ列の配列ピッチと関係を持たせたピッチで配置され、パッド配置部のパッド間をそれぞれ通過する直線上に信号線が直線的に配置される構成になっている。このため、パッドの数がメモリセル領域に対して多くなると、チップサイズを大きくしない限り、パッド間を通過する信号線を形成する領域が確保できなくなる。
【課題を解決するための手段】
【００１５】
本発明の一態様に係る半導体記憶装置は、複数のサブアレイが行列状に配置され、複数のサブアレイ列を有するメモリセルアレイと、前記メモリセルアレイの外側に形成され、前記サブアレイ列と略平行に並ぶように配置された複数の第１パッドを含む第１パッド列と、前記メモリセルアレイの中間部に形成され、前記サブアレイ列と略平行に並ぶように配置された第２パッドを含む第２パッド列と、前記メモリセルアレイの前記外側又は前記中間部に配置された回路と、前記メモリセルアレイ上に、前記サブアレイ列と略直交する方向に形成され、前記回路と直接接続された配線とを備える。
【００１６】
これにより、パッド数が増加してもチップサイズの拡大を最小限にすることができるとともに、信号線を形成する領域を確保することができる。また、回路に配線が直接接続されるため、信号の遅延を減少させることが可能となる。
【００１７】
本発明の他の態様に係る半導体記憶装置は、複数のサブアレイが行列状に配置され、複数のサブアレイ列を有するメモリセルアレイと、前記メモリセルアレイの外側に形成され、前記サブアレイ列と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列と、前記メモリセルアレイの中間部に形成され、前記サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列と、前記メモリセルアレイの前記中間部に配置されたアドレス入力回路と、前記メモリセルアレイ上に、前記サブアレイ列と略直交する方向に形成され、前記アドレスパッドと前記アドレス入力回路とを直接接続するパッド入力アドレス配線とを備える。
【００１８】
これにより、パッド数が増加してもチップサイズの拡大を最小限にすることができるとともに、信号線を形成する領域を確保することができる。また、パッド入力アドレス配線により、アドレス入力回路とパッド入力アドレス配線とが直接接続されるため、信号の遅延を減少させることが可能となる。
【発明の効果】
【００１９】
本発明によれば、チップサイズを大きくすることなく、信号線を形成する領域を確保することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態に係る半導体記憶装置について、図を用いて説明する。なお、各図において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、説明のため、各図において、適宜、実施の形態に係る半導体記憶装置の要部を拡大して示している。
【００２１】
実施の形態１．
本発明の実施の形態１に係る半導体記憶装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体記憶装置１のレイアウトの一例を示す図である。図１に示すように、本実施の形態に係る半導体記憶装置１は、ロジック回路およびアドレスレジスタ回路Ａ７、アドレス入力回路Ａ８、Ｉ／Ｏ回路Ａ９、データＩ／Ｏパッド列Ａ１０、アドレスパッド列Ａ１１、メモリセルアレイＡ１３を備える。
【００２２】
メモリセルアレイＡ１３は、アドレスデコーダ回路Ａ３、セルデータ読み出しセンスアンプ回路Ａ６を有する。また、メモリセルアレイＡ１３は、図示しない複数のメモリセルから構成されるサブアレイを備える。複数のサブアレイは、行列状に配置されている。図１において、縦方向（列方向）に並ぶ複数のサブアレイをサブアレイ列とし、横方向（行方向）に並ぶ複数のサブアレイをサブアレイ行とする。すなわち、メモリセルアレイＡ１３は、複数のサブアレイ列Ａ１２を有する。
【００２３】
図１に示す例では、メモリセルアレイＡ１３は、データＩ／Ｏパッド列Ａ１０により２つに分割されている。分割された一方のメモリセルアレイＡ１３は、１行×４列のサブアレイからなる。また、このメモリセルアレイＡ１３が、１行×２列に並んでいる。すなわち、データＩ／Ｏパッド列Ａ１０を挟んで右側及び左側にそれぞれメモリセルアレイＡ１３が配置されている。また、分割されたそれぞれのメモリセルアレイＡ１３には、４列のサブアレイ列Ａ１２が設けられている。
【００２４】
各サブアレイ列Ａ１２内には、それぞれアドレスデコーダ回路Ａ３、セルデータ読み出しセンスアンプ回路Ａ６が設けられている。本例では、各サブアレイ列Ａ１２の中間部にアドレスデコーダ回路Ａ３が設けられている。また、セルデータ読み出しセンスアンプ回路Ａ６は、各サブアレイ列Ａ１２と同一の方向に沿って形成されている。
【００２５】
２列に分割されたメモリセルアレイＡ１３の間の領域には、データＩ／Ｏパッド列Ａ１０が設けられている。すなわち、メモリセルアレイＡ１３の中間部に、データＩ／Ｏパッド列Ａ１０が設けられている。データＩ／Ｏパッド列Ａ１０は、サブアレイ列Ａ１２と同一方向に配置された複数のＩ／ＯパッドＡ１６を備える。本例においては、２０個のＩ／ＯパッドＡ１６が、サブアレイ列Ａ１２と同一方向に、１０個ずつ、２列に並ぶように配置されている。
【００２６】
メモリセルアレイＡ１３の外側には、アドレスパッド列Ａ１１が設けられている。すなわち、右側のメモリセルアレイＡ１３のさらに右側の領域、及び、左側のメモリセルアレイＡ１３のさらに左側の領域にそれぞれアドレスパッド列Ａ１１が設けられている。つまり、データＩ／Ｏパッド列Ａ１０とアドレスパッド列Ａ１１とは、メモリセルアレイＡ１３を介して対向するように設けられている。
【００２７】
アドレスパッド列Ａ１１は、サブアレイ列Ａ１２と同一方向に配置された複数のアドレスパッドＡ１４を備える。本例においては、２０個のアドレスパッドＡ１４が、サブアレイ列Ａ１２と同一方向に、１０個ずつ、左右のメモリセルアレイＡ１３の外側に２列に並ぶように配置されている。アドレスパッドＡ１４は、チップ端部に形成される。
【００２８】
データＩ／Ｏパッド列Ａ１０が配置された領域の列方向の中間部には、ロジック回路およびアドレスレジスタ回路Ａ７が配置されている。また、各Ｉ／ＯパッドＡ１６の列方向に隣接するように、Ｉ／Ｏ回路Ａ９が配置される。図１においては、ロジック回路およびアドレスレジスタ回路Ａ７よりも上側においては、Ｉ／ＯパッドＡ１６に対して列方向の上側にＩ／Ｏ回路Ａ９が配置されている。また、ロジック回路およびアドレスレジスタ回路Ａ７よりも下側においては、Ｉ／ＯパッドＡ１６に対して列方向の下側にＩ／Ｏ回路Ａ９が配置されている。
【００２９】
データＩ／Ｏパッド列Ａ１０とメモリセルアレイＡ１３との間には、複数のアドレス入力回路Ａ８が設けられている。すなわち、アドレス入力回路Ａ８は、メモリセルアレイＡ１３の中間部に配置されている。本例では、データＩ／Ｏパッド列Ａ１０と右側のメモリセルアレイＡ１３の間及びデータＩ／Ｏパッド列Ａ１０と左側のメモリセルアレイＡ１３の間に、それぞれ１０個のアドレス入力回路Ａ８が設けられている。これらのアドレス入力回路Ａ８は、サブアレイ列Ａ１２と同一方向に並ぶように配置されている。
【００３０】
アドレスパッドＡ１４とアドレス入力回路Ａ８とは、パッド入力アドレス配線Ａ４により接続されている。パッド入力アドレス配線Ａ４は、メモリセルアレイＡ１３上にデータＩ／Ｏパッド列Ａ１０、アドレスパッド列Ａ１１、サブアレイ列Ａ１２に直交する方向に形成されている。パッド入力アドレス配線Ａ４は、回路素子を介さずに、アドレスパッドＡ１４と、アドレス入力回路Ａ８とを接続する。
【００３１】
アドレス入力回路Ａ８は、アドレス配線Ａ１５を介して、ロジック回路およびアドレスレジスタ回路Ａ７に接続されている。ロジック回路およびアドレスレジスタ回路Ａ７と各サブアレイ列Ａ１２に属するアドレスデコーダ回路Ａ３は、セル選択アドレス配線Ａ２により接続されている。セル選択アドレス配線Ａ２は、サブアレイ列Ａ１２に直交する方向に形成されている。
【００３２】
各サブアレイ列Ａ１２に属するセルデータ読み出しセンスアンプ回路Ａ６とＩ／Ｏ回路Ａ９とは、データバス配線Ａ５によりそれぞれ接続されている。データバス配線Ａ５は、サブアレイ列Ａ１２に直行する方向に形成されている。なお、ここでは図示していないが、各メモリセルから情報を読み出すための信号線（ワード線）は各メモリセルから図１の縦方向（列方向）に配置され、ビット線は横方向（行方向）に配置されている。
【００３３】
上述したレイアウトにおいては、メモリセルアレイＡ１３が行列状に配置されており、メモリセルアレイＡ１３の中間部にデータＩ／Ｏパッド列Ａ１０が、メモリセルアレイＡ１３の両端部にそれぞれアドレスパッド列Ａ１１が形成されている。データＩ／Ｏパッド列Ａ１０、アドレスパッド列Ａ１１は、それぞれサブアレイ列Ａ１２と並行に配置されている。
【００３４】
また、パッド入力アドレス配線Ａ４は、メモリセルアレイＡ１３上をサブアレイ列Ａ１２に直交する方向に形成されている。そして、パッド入力アドレス配線Ａ４は、回路素子を介さずに、チップ端部のアドレスパッドＡ１４と分割されたメモリセルアレイＡ１３の中間部に配置されたアドレス入力回路Ａ８とを直接接続する。
【００３５】
このように、パッド列をデータＩ／Ｏパッド列Ａ１０とアドレスパッド列Ａ１１にわけて、メモリセルアレイの中間部と外側に分けて配置する。このため、データＩ／Ｏパッド列Ａ１０とアドレスパッド列Ａ１１の間に、メモリセルアレイＡ１３が存在することとなり、パッド列同士の密集が起こらない。これにより、信号線の形成領域を確保することができる。
【００３６】
また、従来は、パッドと入力回路は同じ領域に配置され、入力回路からバッファリングして引回していた。しかしながら、本実施の形態では、信号系のパッドであるアドレスパッドＡ１４が、メモリセルアレイＡ１３の外側に配置されている。また、アドレスパッドＡ１４から回路素子を介さずにメモリセルアレイＡ１３上を通過させ、入力回路に配線されている。このため、遅延を減少させることができる。
【００３７】
実施の形態２．
本発明の実施の形態２に係る半導体記憶装置について、図２を参照して説明する。図２は、本実施の形態に係る半導体記憶装置１'の構成を示す図である。図２において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００３８】
メモリ容量を変更する製品展開時には、サブアレイ列Ａ１２の列数を増減させ、アドレスパッドＡ１４を移動させる場合がある。本例では、実施の形態１において１行×４列のサブアレイ列Ａ１２から構成されていた分割されたメモリセルアレイＡ１３を１行×２列に変更し、メモリセルアレイＡ１３の領域を縮小して、チップサイズの縮小を図った例である。
【００３９】
図２に示すように、メモリセルアレイＡ１３は、データＩ／Ｏパッド列Ａ１０により２つに分割されている。分割された一方のメモリセルアレイＡ１３は、１行×２列のサブアレイからなる。また、このメモリセルアレイＡ１３が、１行×２列に並んでいる。すなわち、データＩ／Ｏパッド列Ａ１０を挟んで右側及び左側にそれぞれメモリセルアレイＡ１３が配置されている。また、分割されたそれぞれのメモリセルアレイＡ１３には、２列のサブアレイ列Ａ１２が設けられている。
【００４０】
また、アドレスパッド列Ａ１１は、メモリセルアレイＡ１３の外側の領域において、メモリセルアレイＡ１３の領域が縮小した分、データＩ／Ｏパッド列Ａ１０が形成されたメモリセルアレイＡ１３の中間部の方へ移動されている。
【００４１】
サブアレイ列Ａ１２と直交する方向に形成されるパッド入力アドレス配線Ａ４及びデータバス配線Ａ５は、サブアレイ列Ａ１２が減った分だけ短くなっている。このような構成とすることにより、メモリセル容量を変更する場合であっても、サブアレイ列Ａ１２の列数を変えるだけでチップを構築することができる。また、メモリセル容量が減少してパッド数が変わらない場合でも、チップサイズの増加を招くことなく、信号線を形成する領域を確保することができる。
【００４２】
このように、メモリセル容量を増減させて製品展開するような場合において、チップサイズが縮小する辺にパッド列及び周辺回路が存在しない。このため、周辺回路領域に影響を及ぼすことがなく、信号線を形成する領域を確保することが可能である。また、メモリセルアレイ領域を削減するだけで容易にチップを構成することができる。
【００４３】
実施の形態３．
本発明の実施の形態３に係る半導体記憶装置について、図３を参照して説明する。図３は、本実施の形態に係る半導体記憶装置１０の構成を示す図である。図３において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００４４】
製品仕様やメモリセルの構成によっては、実施の形態１において２列に分割されたメモリセルアレイＡ１３の中間部の領域に、アドレスパッドＡ１４を複数は位置したアドレスパッド列Ａ１１を配置する場合がある。図３に示すように、２列に分割されたメモリセルアレイＡ１３の間の領域には、アドレスパッドＡ１４が設けられている。すなわち、メモリセルアレイＡ１３の中間部に、アドレスパッドＡ１４が設けられている。アドレスパッドＡ１４は、サブアレイ列Ａ１２と同一方向に配置された複数のアドレスパッドＡ１４を備える。本例においては、２０個のアドレスパッドＡ１４が、サブアレイ列Ａ１２と同一方向に、１０個ずつ、２列に並ぶように配置されている。
【００４５】
一方、メモリセルアレイＡ１３の両外側には、データＩ／Ｏパッド列Ａ１０が設けられている。すなわち、右側のメモリセルアレイＡ１３のさらに右側の領域、及び、左側のメモリセルアレイＡ１３のさらに左側の領域にそれぞれデータＩ／Ｏパッド列Ａ１０が設けられている。データＩ／Ｏパッド列Ａ１０は、サブアレイ列Ａ１２と同一方向に配置された複数のＩ／ＯパッドＡ１６を備える。本例においては、２０個のＩ／ＯパッドＡ１６が、サブアレイ列Ａ１２と同一方向に、１０個ずつ、左右のメモリセルアレイＡ１３の外側に２列に並ぶように配置されている。Ｉ／ＯパッドＡ１６は、チップ端部に形成される。
【００４６】
また、アドレスパッドＡ１４が配置された領域の列方向の中間部には、ロジック回路およびアドレスレジスタ回路Ａ７が配置されている。さらに、各Ｉ／ＯパッドＡ１６の列方向に隣接するように、Ｉ／Ｏ回路Ａ９が配置される。図３においては、ロジック回路およびアドレスレジスタ回路Ａ７よりも上側においては、アドレスパッドＡ１４に対して列方向の上側にＩ／Ｏ回路Ａ９が配置されている。また、ロジック回路およびアドレスレジスタ回路Ａ７よりも下側においては、Ｉ／ＯパッドＡ１６に対して列方向の下側にＩ／Ｏ回路Ａ９が配置されている。すなわち、Ｉ／ＯパッドＡ１６とＩ／Ｏ回路Ａ９とは交互に配置されている。
【００４７】
２列に並ぶアドレスパッドＡ１４の間には、複数のアドレス入力回路Ａ８が配置されている。アドレスパッドＡ１４に対応して、２０個のアドレス入力回路Ａ８が２列に並ぶように配置される。なお、図３においては図示しないが、アドレスパッドＡ１４とアドレス入力回路Ａ８は、パッド入力アドレス配線により直接接続されている。これにより、実施の形態１、２と同様の効果が得られる。
【００４８】
以上説明したように、本発明によれば、パッド列をメモリセルアレイの中間部と外側に分けて配置することができるため、メモリセルアレイ面積に対してパッド数が増加してもチップサイズに影響することなく信号配線領域を確保できる。また、メモリセル上を通過する配線により、回路素子を介さずにパッドと入力回路とを直接接続することができるため、信号の遅延を減少させることが可能である。また、メモリセルアレイの中間部に配置されるパッド列とチップ端部のパッド列同士が離れているためプローブカードの製作が容易となる。
【００４９】
また、チップサイズが縮小する辺にパッド列および周辺回路が存在しないため、周辺回路部の領域は変更することがない。このため、メモリセル容量を増減させて別チップを作るような場合、メモリセルアレイ領域を削減するだけでチップを容易に構成できる。パッドがメモリセルアレイの中間部とチップ端部に分散されて配置されるため、パッケージ基板配線がパッド付近に集中することが避けられる。これにより、パッケージ基板パターンの設計が容易になる。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１に係る半導体記憶装置のレイアウトを示す図である。
【図２】実施の形態２に係る半導体記憶装置のレイアウトを示す図である。
【図３】実施の形態３に係る半導体記憶装置のレイアウトを示す図である。
【図４】従来の半導体記憶装置のレイアウトを示す図である。
【図５】図４中のパッド配置部のレイアウトを示す図である。
【符号の説明】
【００５１】
１、１'、１０  半導体記憶装置
Ａ２  セル選択アドレス配線
Ａ３  アドレスデコーダ回路
Ａ４  パッド入力アドレス配線
Ａ５  データバス配線
Ａ６  セルデータ読み出しセンスアンプ回路
Ａ７  ロジック回路およびアドレスレジスタ回路
Ａ８  アドレス入力回路
Ａ９  Ｉ／Ｏ回路
Ａ１０  データＩ／Ｏパッド列
Ａ１１  アドレスパッド列
Ａ１２  サブアレイ列
Ａ１３  メモリセルアレイ
Ａ１４  アドレスパッド
Ａ１５  アドレス配線
Ａ１６  Ｉ／Ｏパッド
【図１】
2010129842.tif 000003
【図２】
2010129842.tif 000004
【図３】
2010129842.tif 000005
【図４】
2010129842.tif 000006
【図５】
2010129842.tif 000007