(57)【要約】【課題】ＳＲＡＭセルアレイにおいて、トランジスタ能力と配線容量抵抗のシステマティックなばらつきの評価を容易にする。【解決手段】リングオシレータを形成する反転回路としてアレイ端にテスト用のセルを配置し、ビット線を充放電しながらリングオシレータを動作させる。具体的には、メモリセルアレイ上で、少なくともメモリセルアレイの４隅に配置されたテスト用のセルを含むリングオシレータを形成する。このとき、ビット線に相当する配線を用いてテスト用のセル同士を接続する。【選択図】図１
2010073282.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭセルアレイと、
前記ＳＲＡＭセルアレイ上のセルにより形成され、前記自身を形成するセル同士が前記ＳＲＡＭセルアレイ上のビット線用に設けられた配線（ビット線用配線）を介して接続されているリングオシレータと
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記リングオシレータは、
ビットセルとは異なる６トランジスタ構成の複数のテストセル
を具備し、
前記複数のテストセルのうち、前記ＳＲＡＭセルアレイの同一のビット線用配線上に配置されているテストセル同士は、前記同一のビット線用配線を介して接続されている
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記複数のテストセルの各々は、
第１入力信号を入力し、第２入力信号に応じて、前記第１入力信号を出力するか否か制御する第１アクセストランジスタと、
前記第２入力信号を入力し、前記第１入力信号に応じて、前記第２入力信号を出力するか否か制御する第２アクセストランジスタと、
前記第２アクセストランジスタの出力を入力し、入力された信号を反転して、第１出力信号を出力する第１インバータと、
前記第１アクセストランジスタの出力又は前記第１出力信号を入力し、入力された信号を反転して、前記第１インバータに入力される第２出力信号を出力する第２インバータと
を具備する
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記複数のテストセルは、
第１のセルと、
前記ＳＲＡＭセルアレイの第１のビット線用配線及び第２のビット線用配線を介して、前記第１のセルに接続された第２のセルと
を含み、
前記第１のセルから出力された第１出力信号は、前記ＳＲＡＭセルアレイの第１のビット線用配線を介して、前記第２のセルの第１アクセストランジスタに入力され、
前記第１のセルから出力された第２出力信号は、前記ＳＲＡＭセルアレイの第２のビット線用配線を介して、前記第２のセルの第２アクセストランジスタに入力される
半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置であって、
前記複数のテストセルの各々は、直列に配列されており、
前記配列されたテストセルのうち、初段のテストセルは、最終段のテストセルの出力を入れ替え、前記第１出力信号を前記第２入力信号とし、前記第２出力信号を前記第１入力信号として入力する
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記リングオシレータは、偶数段のテストセルにより形成されている
半導体装置。
【請求項７】
請求項２乃至６のいずれか一項に記載の半導体装置であって、
前記複数のテストセルの各々の間に配置されたダミーセル
を更に具備し、
前記複数のテストセルの各々は、前記ＳＲＡＭセルアレイの形状の隅角に配置され、前記ダミーセルのレプリカビット線を介して接続されている
半導体装置。
【請求項８】
請求項２乃至７のいずれか一項に記載の半導体装置であって、
前記複数のテストセルの各々の間に設けられ、外部からのテスト制御信号に応じて、前記各テストセルの出力を通過させるか否か制御するテストセレクタ
を更に具備する
半導体装置。
【請求項９】
ＳＲＡＭセルアレイ上のセルを用いてリングオシレータを形成するステップと、
前記リングオシレータを形成するセル同士を、前記ＳＲＡＭセルアレイ上のビット線用に設けられた配線（ビット線用配線）を介して接続するステップと
を含む
半導体装置の設計方法。
【請求項１０】
請求項９に記載の半導体装置の設計方法であって、
前記リングオシレータを形成するセルとして、ビットセルとは異なる６トランジスタ構成の複数のテストセルを設けるステップと、
前記複数のテストセルのうち、前記ＳＲＡＭセルアレイの同一のビット線用配線上に配置されているテストセル同士を、前記同一のビット線用配線を介して接続するステップと
を更に含む
半導体装置の設計方法。
【請求項１１】
請求項１０に記載の半導体装置の設計方法であって、
第１入力信号を入力し、第２入力信号に応じて、前記第１入力信号を出力するか否か制御する第１アクセストランジスタを設けるステップと、
前記第２入力信号を入力し、前記第１入力信号に応じて、前記第２入力信号を出力するか否か制御する第２アクセストランジスタを設けるステップと、
前記第２アクセストランジスタの出力を入力し、入力された信号を反転して、第１出力信号を出力する第１インバータを設けるステップと、
前記第１アクセストランジスタの出力又は前記第１出力信号を入力し、入力された信号を反転して、前記第１インバータに入力される第２出力信号を出力する第２インバータを設けるステップと、
前記第１アクセストランジスタ、前記第２アクセストランジスタ、前記第１インバータ、及び前記第２インバータを組み合わせて、前記複数のテストセルの各々を形成するステップと
を更に含む
半導体装置の設計方法。
【請求項１２】
請求項１１に記載の半導体装置の設計方法であって、
前記ＳＲＡＭセルアレイの第１のビット線用配線及び第２のビット線用配線を介して、前記複数のテストセルのうち、第１のセルと第２のセルとを接続するステップと、
前記第１のセルから出力された第１出力信号が、前記ＳＲＡＭセルアレイの第１のビット線用配線を介して、前記第２のセルの第１アクセストランジスタに入力されるように接続するステップと、
前記第１のセルから出力された第２出力信号が、前記ＳＲＡＭセルアレイの第２のビット線用配線を介して、前記第２のセルの第２アクセストランジスタに入力されるように接続するステップと
を更に含む
半導体装置の設計方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の設計方法であって、
前記複数のテストセルの各々を、直列に配列するステップと、
前記配列されたテストセルのうち、初段のテストセルが、最終段のテストセルの出力を入れ替え、前記第１出力信号を前記第２入力信号とし、前記第２出力信号を前記第１入力信号として入力するステップと
を更に含む
半導体装置の設計方法。
【請求項１４】
請求項１３に記載の半導体装置の設計方法であって、
前記リングオシレータを、偶数段のテストセルにより形成するステップ
を更に含む
半導体装置の設計方法。
【請求項１５】
請求項１０乃至１４のいずれか一項に記載の半導体装置の設計方法であって、
前記複数のテストセルの各々を、前記ＳＲＡＭセルアレイの形状の隅角に配置するステップと、
前記複数のテストセルの各々の間にダミーセルを配置するステップと、
前記複数のテストセルの各々を、前記ダミーセルのレプリカビット線を介して接続するステップと
を更に含む
半導体装置の設計方法。
【請求項１６】
請求項１０乃至１５のいずれか一項に記載の半導体装置の設計方法であって、
前記複数のテストセルの各々の間に、外部からのテスト制御信号に応じて、前記各テストセルの出力を通過させるか否か制御するテストセレクタを設けるステップ
を更に含む
半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にリングオシレータを用いた半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルアレイにおける読み出し動作においては、センスアンプから最も遠くに位置するセルがスピード（読み出し速度）を決めてしまう問題がある。また、書き込み動作においても、書き込み回路から一番遠くに位置するセルのＦ／Ｆ（フリップフロップ回路）で保持される1ビットの情報が書き込み時から間をおかずに反転するか否かが問題となる。
【０００３】
これらの問題は、ＳＲＡＭセル単体を構成するトランジスタの特性だけでなく、ビット線の寄生容量・抵抗にも起因する。このとき、容量・抵抗値は、ウェハー拡散工程における配線膜圧、層間膜圧の出来上がり具合により、大きく左右される。
【０００４】
なお、関連する技術として、従来のＳＲＡＭセルで構成されたリングオシレータに関する技術が、米国特許第７１４２０６４号明細書（特許文献１）及び米国特許出願公開第２００６／００９７８０２号明細書（特許文献２）に開示されている。
【０００５】
【特許文献１】米国特許第７１４２０６４号明細書
【特許文献２】米国特許出願公開第２００６／００９７８０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
工程起因の寄生抵抗及び容量のばらつきをモニターできるように、リングオシレータを形成する反転回路としてアレイ端にテスト用のセルを配置し、ビット線を充放電しながらリングオシレータを動作させる。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、ＳＲＡＭセルアレイと、ＳＲＡＭセルアレイ上のセルにより形成され、自身を形成するセル同士がＳＲＡＭセルアレイ上のビット線用に設けられた配線（ビット線用配線）を介して接続されているリングオシレータとを具備する。
【０００８】
本発明の半導体装置の設計方法は、ＳＲＡＭセルアレイ上のセルを用いてリングオシレータを形成するステップと、リングオシレータを形成するセル同士を、ＳＲＡＭセルアレイ上のビット線用に設けられた配線（ビット線用配線）を介して接続するステップとを含む。
【発明の効果】
【０００９】
トランジスタ能力と配線容量抵抗の系統的な分布を容易に評価できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の第１実施形態について添付図面を参照して説明する。
図１に示すように、本発明の半導体装置は、メモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）１０と、制御回路（Ｃｏｎｔｒｏｌ）２０と、ビットセレクト回路（Ｂｉｔ  Ｌｉｎｅ  Ｓｅｌｅｃｔ  Ｌｏｇｉｃ）３０と、ワードセレクト回路（Ｗｏｒｄ  Ｌｉｎｅ  Ｓｅｌｅｃｔ  Ｌｏｇｉｃ）４０を備える。
【００１１】
ここでは、本発明の半導体装置の例として、ＳＲＡＭセルアレイ、若しくは、それ（ＳＲＡＭセルアレイ）を有する半導体集積回路を想定している。但し、実際には、この例に限定されない。
【００１２】
メモリセルアレイ１０は、矩形のマクロセルである。メモリセルアレイ１０は、テストセル（Ｔｅｓｔ  ｃｅｌｌ）１１を含む。
【００１３】
テストセル１１（１１−ｉ、ｉ＝１〜ｘ：ｘは任意）は、テスト用のセルであり、リングオシレータ（Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）を形成する反転回路としてアレイ端に配置されている。すなわち、本発明の半導体装置では、メモリセルアレイ１０上に、テストセル１１により形成されたリングオシレータが存在している。ここでは、テストセル１１は、通常のＳＲＡＭセルと同じく６トランジスタ構成のセルである。但し、個々のトランジスタの接続関係が通常のＳＲＡＭセルと異なる。
【００１４】
制御回路２０は、テストセル１１を駆動する。
【００１５】
ビットセレクト回路３０は、メモリセルアレイ１０上のビット線を駆動する。
【００１６】
ワードセレクト回路４０は、メモリセルアレイ１０上のワード線を駆動する。
【００１７】
なお、本発明では、メモリセルアレイ１０上において、実際にビット線として使用されなくても、ビット線用に設けられた配線（ビット線用配線）を「ビット線」と呼ぶ。
【００１８】
図２を参照して、テストセル１１の構成例について説明する。
テストセル１１は、第１アクセストランジスタ１１１と、第２アクセストランジスタ１１２と、第１インバータ１１３と、第２インバータ１１４を備える。
【００１９】
第１アクセストランジスタ１１１と第２アクセストランジスタ１１２は、クロスカップル回路を形成する。
【００２０】
第１アクセストランジスタ１１１は、第１入力信号ＩＮＴを入力し、第２入力信号ＩＮＢに応じて、第１入力信号ＩＮＴを出力するか否か制御する。
【００２１】
第２アクセストランジスタ１１２は、第２入力信号ＩＮＢを入力し、第１入力信号ＩＮＴに応じて、第２入力信号ＩＮＢを出力するか否か制御する。
【００２２】
このとき、第１入力信号ＩＮＴと第２入力信号ＩＮＢの電位は常に反対となる。例えば、第１入力信号ＩＮＴが高電位（Ｈｉｇｈレベル）の場合、第２入力信号ＩＮＢは、低電位（Ｌｏｗレベル）となる。反対に、第１入力信号ＩＮＴが低電位の場合、第２入力信号ＩＮＢは、高電位となる。また、各信号の電位は、周期的に切り換わる。第１入力信号ＩＮＴと第２入力信号ＩＮＢの例として、差動信号（Ｔｒｕｅ／Ｂａｒ）等が考えられる。但し、実際には、これらの例に限定されない。
【００２３】
第１インバータ１１３は、第２アクセストランジスタ１１２からの出力、又は第２インバータ１１４からの出力を入力し、入力された信号を反転して、第１出力信号ＯＵＴＴを出力する。例えば、第１インバータ１１３は、第２入力信号ＩＮＢ又は第２出力信号ＯＵＴＢを入力した場合、第２入力信号ＩＮＢ又は第２出力信号ＯＵＴＢを反転させた信号を第１出力信号ＯＵＴＴとして出力する。このとき、第１アクセストランジスタ１１１からの出力と第２インバータ１１４からの出力は、同一の配線に合流し、第１インバータ１１３に入力される。また、第１出力信号ＯＵＴＴは、当該テストセル１１の外部に出力される。
【００２４】
第２インバータ１１４は、第１アクセストランジスタ１１１からの出力、又は第１インバータ１１３からの出力を入力し、入力された信号を反転して、第２出力信号ＯＵＴＢを出力する。例えば第２インバータ１１４は、第１入力信号ＩＮＴ又は第１出力信号ＯＵＴＴを入力した場合、第１入力信号ＩＮＴ又は第１出力信号ＯＵＴＴを反転させた信号を第２出力信号ＯＵＴＢとして出力する。このとき、第１インバータ１１３からの出力と第２アクセストランジスタ１１２からの出力は、同一の配線に合流し、第２インバータ１１４に入力される。また、第２出力信号ＯＵＴＢは、当該テストセル１１の外部に出力される。
【００２５】
ここでは、第１アクセストランジスタ１１１及び第２アクセストランジスタ１１２の例として、ｎＭＯＳ（ｎ−ｃｈａｎｎｅｌ  ＭＯＳ）を想定している。すなわち、第１アクセストランジスタ１１１は、ドレインに第１入力信号ＩＮＴを入力し、ゲートに第２入力信号ＩＮＢを入力する。第２アクセストランジスタ１１２は、ドレインに第２入力信号ＩＮＢを入力し、ゲートに第１入力信号ＩＮＴを入力する。
【００２６】
また、第１インバータ１１３及び第２インバータ１１４の例として、インバータ（反転回路）を想定している。通常、インバータ（反転回路）は、ＮｃｈトランジスタとＰｃｈトランジスタにより形成されている。インバータ（反転回路）のＮｃｈトランジスタをドライバトランジスタと呼ぶ。インバータ（反転回路）のＰｃｈトランジスタをロードトランジスタと呼ぶ。第１インバータ１１３は、入力側が第２アクセストランジスタ１１２のソース及び第２インバータ１１４の出力側に接続され、出力側が第１アクセストランジスタ１１１のソース及び第２インバータ１１４の入力側に接続され、第１出力信号ＯＵＴＴを出力する。第２インバータ１１４は、入力側が第１アクセストランジスタ１１１のソース及び第１インバータ１１３の出力側に接続され、出力側が第２アクセストランジスタ１１２のソース及び第１インバータ１１３の入力側に接続され、第２出力信号ＯＵＴＢを出力する。
【００２７】
なお、第１アクセストランジスタ１１１及び第２アクセストランジスタ１１２は、ｐＭＯＳ（ｐ−ｃｈａｎｎｅｌ  ＭＯＳ）でも良い。この場合、前述の説明において、第１アクセストランジスタ１１１及び第２アクセストランジスタ１１２の、ドレインとソースの説明が逆になる。
【００２８】
但し、実際には、これらの例に限定されない。
【００２９】
このとき、複数のテストセル１１が直列に接続されている場合、第１出力信号ＯＵＴＴは、次段（後段）のテストセル１１の第１入力信号ＩＮＴとなる。同様に、第２出力信号ＯＵＴＢは、次段のテストセル１１の第２入力信号ＩＮＢとなる。
【００３０】
また、複数のテストセル１１がリングオシレータを形成する場合、最終段のテストセル１１の第１出力信号ＯＵＴＴは、初段（先頭段）のテストセル１１の第２入力信号ＩＮＢとなる。同様に、最終段のテストセル１１の第２出力信号ＯＵＴＢは、初段のテストセル１１の第１入力信号ＩＮＴとなる。すなわち、リングオシレータにおいてループする際、２つの入力信号を入れ替える。
【００３１】
図３を参照して、制御回路２０の構成例について説明する。
制御回路２０は、第１クロックインバータ２１と、第２クロックインバータ２２と、第１スイッチ２３と、第２スイッチ２４と、第１トランスファーゲート２５と、第２トランスファーゲート２６を備える。
【００３２】
ここでは、９個のテストセル１１が直列に接続されているものとする。制御回路２０は、テストセル１１の第１入力信号ＩＮＴと第２入力信号ＩＮＢの入力を制御している。ここでは、制御回路２０は、複数のテストセル１１が直列に接続されている場合、最初に、初段のテストセル１１に入力される第１入力信号ＩＮＴと第２入力信号ＩＮＢを供給する。また、制御回路２０は、最終段のテストセル１１の第１出力信号ＯＵＴＴを新たな第２入力信号ＩＮＢとし、最終段のテストセル１１の第２出力信号ＯＵＴＢを新たな第１入力信号ＩＮＴとして、初段のテストセル１１に供給する。
【００３３】
ここでは、制御回路２０は、クロック信号φｓを入力し／発生させ、クロック信号φｓを第１クロックインバータ２１により反転させたクロック信号φｓ１と、クロック信号φｓ１を第２クロックインバータ２２により反転させたクロック信号φｓ２を発生させる。このとき、制御回路２０は、クロック信号φｓを発生させるための発振回路を備えていても良いし、外部からクロック信号φｓを受信しても良い。
【００３４】
制御回路２０は、クロック信号φｓ１に応じてＯＮする第１スイッチ２３を介して、接地電位を第１入力信号ＩＮＴとしてテストセル１１に供給する。また、制御回路２０は、クロック信号φｓ２に応じてＯＮする第２スイッチ２４を介して、電源電位を第１入力信号ＩＮＴとしてテストセル１１に供給する。すなわち、第１スイッチ２３は、接地されており、クロック信号φｓ１に応じてＯＮした際に、接地電位を第１入力信号ＩＮＴとしてテストセル１１に供給する。また、第２スイッチ２４は、電源に接続されており、クロック信号φｓ２に応じてＯＮした際に、電源電位を第２入力信号ＩＮＢとしてテストセル１１に供給する。なお、第１スイッチ２３と第２スイッチ２４は、同時にＯＮする。
【００３５】
このとき、第１スイッチ２３は、ドレインが接地され、ゲートにクロック信号φｓ１が供給され、ソースがテストセル１１に第１入力信号ＩＮＴを供給するｎＭＯＳである。第２スイッチ２４は、ソースが電源に接続され、ゲートにクロック信号φｓ２が供給され、ドレインがテストセル１１に第２入力信号ＩＮＢを供給するｐＭＯＳである。但し、実際には、これらの例に限定されない。
【００３６】
制御回路２０は、第１トランスファーゲート２５を介して、最終段のテストセル１１の第２出力信号ＯＵＴＢを、第１入力信号ＩＮＴとして初段のテストセル１１に供給する。また、制御回路２０は、第２トランスファーゲート２６を介して、最終段のテストセル１１の第１出力信号ＯＵＴＴを、第２入力信号ＩＮＢとして初段のテストセル１１に供給する。また、最終段のテストセル１１に接続されたバッファ２７は、最終段のテストセル１１の第１出力信号ＯＵＴＴを入力し、出力信号ＯＵＴを外部に出力する。
【００３７】
ここでは、第１トランスファーゲート２５及び第２トランスファーゲート２６は、ゲートにクロック信号φｓ１が供給されるｐＭＯＳと、ゲートにクロック信号φｓ２が供給されるｎＭＯＳにより形成されている。第１トランスファーゲート２５の出力は、第１スイッチ２３の出力と合流し、初段のテストセル１１に入力される。同様に、第２トランスファーゲート２６の出力は、第２スイッチ２４の出力と合流し、初段のテストセル１１に入力される。
【００３８】
なお、通常のリングオシレータは、奇数段のインバータにより形成されているが、本発明では、奇数段、偶数段関係なく、最終段のセルの出力を入れ替えて初段のセルに入力するため、偶数段のセルによりリングオシレータを形成することが可能である。すなわち、本発明のリングオシレータは、テストセル１１が奇数段でも偶数段でも形成することが可能である。
【００３９】
図４を参照して、伝播遅延時間が発生するメカニズムについて説明する。
ここでは、９個のテストセル１１が直列に接続されているものとする。外部のテスト装置（図示しない）は、クロック信号φｓ及び個々のテストセル１１の第１入力信号ＩＮＴを監視している。クロック信号φｓの立ち上がりに応じて、初段（１個目）のテストセル１１の第１入力信号ＩＮＴ１が立ち上がる。以降、後段（２個目〜９個目）のテストセル１１の第１入力信号ＩＮＴ１が順番に立ち上がるが、個々のテストセル１１の第１入力信号ＩＮＴ１〜Ｔ９の立ち上がりは、少しずつずれていく。また、個々のテストセル１１の第１入力信号ＩＮＴ１〜Ｔ９は、順番に立ち下がる。このとき、クロック信号φｓの立ち下がりに応じて、最終段（９個目）のテストセル１１の第１入力信号ＩＮＴ１が立ち下がる。なお、所定の第１入力信号ＩＮＴの先の立ち上がりから次の立ち上がりまでの間の時間を、伝播遅延時間ｔｐｄ（ｔｉｍｅ  ｏｆ  ｐｒｏｐａｇａｔｉｏｎ  ｄｅｌａｙ）とする。
【００４０】
なお、伝播遅延時間ｔｐｄを測定する方法として、次のような方法が考えられる。例えば、本発明の半導体装置において、マクロ内部にｔｐｄ判定回路を取り付ける。或いは、本発明の半導体装置を含むウェハに針（プローブ）をあててテスターで測定する。但し、実際には、これらの例に限定されない。
【００４１】
図５Ａ、図５Ｂを参照して、本実施形態の半導体装置の構成の具体例について説明する。
メモリセルアレイ１０は、テストセル（Ｔｅｓｔ  ｃｅｌｌ）１１と、ダミーセル（Ｄｕｍｍｙ  ｃｅｌｌ）１２と、ビットセル（Ｂｉｔ  ｃｅｌｌ）１３を含む。
【００４２】
テストセル１１（１１−ｉ、ｉ＝１〜ｘ：ｘは任意）は、メモリセルアレイ１０上のビット線の両端に配置されている。本実施形態では、テストセル１１は、メモリセルアレイ１０の内側の隅角に配置されている。
【００４３】
ダミーセル１２（１２−ｊ、ｊ＝１〜ｙ：ｙは任意）は、メモリセルアレイ１０の内側の隅角に配置されたテストセル１１の間に配置されている。テストセル１１とダミーセル１２は、リングオシレータ（Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）を形成する。
【００４４】
ビットセル１３（１３−ｋ、ｋ＝１〜ｚ：ｚは任意）は、１ビットの情報を保持するために必要な回路構成である。ビットセル１３は、メモリセルアレイ１０内において、ビット線とワード線の交差する箇所に配置されている。
【００４５】
このとき、メモリセルアレイ１０の隅角にあるテストセル１１は、ダミーセル１２のビット線（レプリカビット線）を介して接続されている。すなわち、メモリセルアレイ１０の内側には、外周に沿って、メモリセルアレイ１０及びダミーセル１２により形成されたリングオシレータが配置され、そのリングオシレータの内側の領域にビットセル１３が配置されている。ここでは、レプリカビット線は、ビット線用に設けられた配線のうち、ビットセレクト回路３０やビットセル１３に接続されていない配線を示す。すなわち、レプリカビット線は、ビット線として機能していないビット線用配線である。
【００４６】
図６Ａ、図６Ｂを参照して、テストセル１１の構成例について説明する。
テストセル１１の構成は、基本的に図２に示す通りである。図６Ａ、図６Ｂでは、テストセル１１を図５Ｂに示す回路構成に適応させた回路図を示す。なお、図６Ａでは、テストセル１１は、第１出力信号ＯＵＴＴ及び第２出力信号ＯＵＴＢをそのまま出力する。図６Ｂでは、テストセル１１は、第１出力信号ＯＵＴＴ及び第２出力信号ＯＵＴＢをそれぞれ反転させて出力する。
【００４７】
図６Ｂにおいて、テストセル１１は、第１アクセストランジスタ１１１と、第２アクセストランジスタ１１２と、第１インバータ１１３と、第２インバータ１１４と、第１出力インバータ１１５と、第２出力インバータ１１６を備える。第１アクセストランジスタ１１１、第２アクセストランジスタ１１２、第１インバータ１１３、及び第２インバータ１１４は、図２に示す通りである。第１出力インバータ１１５及び第２出力インバータ１１６は、書き込み回路のＤｉｍｅｎｔｉｏｎである。第１出力インバータ１１５は、第１出力信号ＯＵＴＴを反転させて出力する。第２出力インバータ１１６は、第２出力信号ＯＵＴＢを反転させて出力する。ここでは、第１出力インバータ１１５及び第２出力インバータ１１６は、書き込み回路を構成するトランジスタのゲート長Ｌ、ゲート幅Ｗと同程度のトランジスタにより形成するのが望ましい。また、第１出力インバータ１１５及び第２出力インバータ１１６は、Ｗｅｌｌ  Ｄｏｓｅ注入量、Ｄｏｓｅエネルギー量等のプロセス条件も、書き込み回路を構成するトランジスタと同じ条件であることが望ましい。
【００４８】
図７を参照して、ダミーセル１２の構成例について説明する。
ダミーセル１２は、第１ダミーセルトランジスタ１２１と、第２ダミーセルトランジスタ１２２と、第１ダミーセルインバータ１２３と、第２ダミーセルインバータ１２４を備える。ここでは、第１ダミーセルトランジスタ１２１及び第２ダミーセルトランジスタ１２２の例として、ｎＭＯＳを想定している。第１ダミーセルトランジスタ１２１は、第１駆動信号ＤＴを伝送する第１のビット線に接続されている。第１駆動信号ＤＴは、テストセル１１からの第１出力信号ＯＵＴＴでも良い。第２ダミーセルトランジスタ１２２は、第２駆動信号ＤＢを伝送する第２のビット線に接続されている。第２駆動信号ＤＢは、テストセル１１からの第２出力信号ＯＵＴＢでも良い。なお、第１のビット線及び第２のビット線は、ビットセレクト回路３０やビットセル１３に接続されていない場合、レプリカビット線である。第１ダミーセルインバータ１２３は、第２ダミーセルトランジスタ１２２の出力を反転して、第２ダミーセルインバータ１２４に出力する。第２ダミーセルインバータ１２４は、第１ダミーセルトランジスタ１２１又は第１ダミーセルインバータ１２３の出力を反転して、第１ダミーセルトランジスタ１２１及び第２ダミーセルトランジスタ１２２のそれぞれのゲートに出力する。
【００４９】
図８を参照して、ビットセル１３の構成例について説明する。
ビットセル１３は、第１ビットセルトランジスタ１３１と、第２ビットセルトランジスタ１３２と、第１ビットセルインバータ１３３と、第２ビットセルインバータ１３４を備える。ここでは、第１ビットセルトランジスタ１３１及び第２ビットセルトランジスタ１３２の例として、ｎＭＯＳを想定している。第１ビットセルトランジスタ１３１は、第１のビット線を介して第１駆動信号ＤＴを入力する。第２ビットセルトランジスタ１３２は、第２のビット線を介して第２駆動信号ＤＢを入力する。第１ビットセルトランジスタ１３１及び第２ビットセルトランジスタ１３２は、ゲートがワード線に接続されており、ワードセレクト回路４０からのワード制御信号ＷＴに応じて駆動する。第１ビットセルインバータ１３３は、第２ビットセルトランジスタ１３２の出力を反転して第２ビットセルインバータ１３４に出力する。第２ビットセルインバータ１３４は、第１ビットセルトランジスタ１３１の出力を反転して第１ビットセルインバータ１３３に出力する。第１ビットセルインバータ１３３及び第２ビットセルインバータ１３４は、ラッチ回路を形成し、一時的にデータを保持する。
【００５０】
このように、テストセル１１、ダミーセル１２、及びビットセル１３の各々は、いずれも６トランジスタ構成のセルであるが、それぞれのトランジスタの接続が異なっている。従って、レイアウト設計の際に、ダミーセル１２及びビットセル１３に相当するセルの内部の配線接続を変更することで、テストセル１１として機能するセルを作成することが可能である。
【００５１】
以下に、本発明の第２実施形態について説明する。
本実施形態では、複数のメモリセルアレイ内のリングオシレータ同士を接続する。
【００５２】
図９Ａ、図９Ｂに示すように、本実施形態の半導体装置は、メモリセルアレイ１０と、制御回路２０と、ビットセレクト回路３０と、ワードセレクト回路４０を備える。
【００５３】
メモリセルアレイ１０、制御回路２０、ビットセレクト回路３０、及びワードセレクト回路４０は、基本的に第１実施形態と同様である。
【００５４】
本実施形態では、２つのメモリセルアレイ１０が存在し、相互に接続されている。ここでは、一方のメモリセルアレイ１０上のテストセル１１と、他方のメモリセルアレイ１０上のテストセル１１が接続されている。
【００５５】
ここでは、２つのメモリセルアレイ１０が接続されている場合を例に説明しているが、実際には、３つ以上のメモリセルアレイ１０の各々が接続されている場合もある。この場合、各々のメモリセルアレイ１０の間にビットセレクト回路３０が配置されている。制御回路２０は、ビットセレクト回路３０と同数存在する。ワードセレクト回路４０は、メモリセルアレイ１０と同数存在する。本実施形態の半導体装置では、このような接続関係の回路構成を連続して配置することが可能である。
【００５６】
以下に、本発明の第３実施形態について説明する。
本実施形態では、メモリセルアレイ１０のアレイ端にテストセル１１を一列に配置し、テストセル１１の配列の内側に、Ｙセレクタと同型のテストセレクタを一列に配置している。
【００５７】
図１０Ａ、図１０Ｂ、図１０Ｃに示すように、本実施形態の半導体装置は、メモリセルアレイ１０と、制御回路２０と、ビットセレクト回路３０と、ワードセレクト回路４０を備える。
【００５８】
制御回路２０、ビットセレクト回路３０、及びワードセレクト回路４０は、基本的に第１実施形態と同様である。
【００５９】
メモリセルアレイ１０は、テストセル１１と、ダミーセル１２と、ビットセル１３と、テストセレクタ（Ｔｅｓｔ  ｓｅｌｅｃｔ）１４を含む。
【００６０】
テストセル１１、ダミーセル１２、及びビットセル１３は、基本的に第１実施形態と同様である。
【００６１】
テストセレクタ１４は、ビット線を介して相互に接続された個々のテストセル１１の間に設けられ、外部からのテスト制御信号ＴＥＳＴに応じて、個々のテストセル１１の出力を通過させるか否か制御する。本実施形態では、テストセル１１は、アレイ端に一列に配列されており、テストセレクタ１４は、テストセル１１の配列よりも内側に一列に配列されている。テストセレクタ１４は、基本的にＹセレクタと同じ回路構成である。ここでは、テストセレクタ１４は、外部からのテスト制御信号ＴＥＳＴに応じて、テストセル１１からの第１出力信号ＯＵＴＴを第１ログ入力信号ＬＯＧＴとして入力し、第１メモリ制御信号ＭＥＭＴを出力する。同時に、テストセレクタ１４は、テストセル１１からの第２出力信号ＯＵＴＢを第２ログ入力信号ＬＯＧＢとして入力し、第２メモリ制御信号ＭＥＭＢを出力する。ここでは、制御回路２０は、テストセレクタ１４に、テスト制御信号ＴＥＳＴを出力する。
【００６２】
なお、本実施形態の半導体装置において、テスト動作時、テスト制御信号ＴＥＳＴは「Ｈｉｇｈ（高電位）」である。このとき、ビットセレクト回路３０、及びワードセレクト回路４０は、ＳＲＡＭセル非選択状態である。また、ＳＲＡＭ動作時、テスト制御信号ＴＥＳＴは「Ｌｏｗ（低電位）」である。
【００６３】
このとき、ビットセレクト回路３０は、データバスＲＷＢ（Ｒｅａｄ／Ｗｒｉｔｅ  ｄａｔａＢｕｓ）でも良い。図示しないが、通常のデータバスＲＷＢは、センスアンプと、Ｙセレクタを備える。センスアンプは、テストセル１１に相当する。Ｙセレクタは、テストセレクタ１４に相当する。すなわち、テスト動作時ではなく、ビットセレクト回路３０がＳＲＡＭセル選択状態である場合、センスアンプは、テストセル１１の代わりに動作し、Ｙセレクタは、テストセレクタ１４の代わりに動作する。
【００６４】
なお、本実施形態におけるメモリアレイ中のテストセルチェーンは、図１０Ａに示すように、隣接カラム（Ｃｏｌｕｍｎ）同士を結合する事例に限らず、図１０Ｃに示すように、カラム（Ｃｏｌｕｍｎ）を１つ飛ばしで結合し、反対側のセルアレイまで進むとＵターンして戻ってくるようにしても良い。例えば、カラム（Ｃｏｌｕｍｎ）の奇数列を結合し、反対側のセルアレイまで到達するとカラム（Ｃｏｌｕｍｎ）の偶数列を結合して折り返してくるようにする。但し、実際には、カラム（Ｃｏｌｕｍｎ）を２つ以上飛ばして結合しても良い。
【００６５】
図１１を参照して、テストセレクタ１４の構成例について説明する。
テストセレクタ１４は、ＴＳ（テストセレクタ）インバータ１４１と、第１ＴＳトランスファーゲート１４２と、第２ＴＳトランスファーゲート１４３を備える。ＴＳインバータ１４１は、テスト制御信号ＴＥＳＴを反転して出力する。第１ＴＳトランスファーゲート１４２は、第１ログ入力信号ＬＯＧＴを入力し、ＴＳインバータ１４１の出力とテスト制御信号ＴＥＳＴに応じて、第１メモリ制御信号ＭＥＭＴを出力するか否か制御する。ここでは、第１ＴＳトランスファーゲート１４２は、ｐＭＯＳとｎＭＯＳにより形成されており、ＴＳインバータ１４１の出力を当該ｐＭＯＳのゲートに入力し、テスト制御信号ＴＥＳＴを当該ｎＭＯＳのゲートに入力する。第２ＴＳトランスファーゲート１４３は、第２ログ入力信号ＬＯＧＢを入力し、ＴＳインバータ１４１の出力とテスト制御信号ＴＥＳＴに応じて、第２メモリ制御信号ＭＥＭＢを出力するか否か制御する。ここでは、第２ＴＳトランスファーゲート１４２は、ｐＭＯＳとｎＭＯＳにより形成されており、ＴＳインバータ１４１の出力を当該ｐＭＯＳのゲートに入力し、テスト制御信号ＴＥＳＴを当該ｎＭＯＳのゲートに入力する。
【００６６】
以上のように、本発明では、工程起因の寄生抵抗及び容量のばらつきをモニターできるように、リングオシレータを形成する反転回路としてアレイ端にセルを配置することとし、ビット線を充放電しながらリングオシレータを動作させることとした。
【００６７】
本発明の半導体装置は、図１に示すように、ＳＲＡＭセルアレイとそれを駆動するワードセレクト回路とビットセレクト回路と制御回路を持ち、セルアレイ中にＳＲＡＭトランジスタで形成される図２のセルを配置する。図２のセルは図３に示すようなリングオシレータ構成になっており、セルアレイ中に配置され、図２のセルはビット線を用いて直列に接続する。図４は図３に示したＳＲＡＭリングオシレータの動作波形である。図４のｔｐｄをモニターする。モニター方法はチップにモニター回路を入れる。又は、リングオシレータ出力をチップの外に出し、外部装置で測定する。
【００６８】
本発明では、ＳＲＡＭセルのトランジスタと配線を用いてリングオシレータを組むため、トランジスタ能力と配線容量抵抗のシステマティックなばらつき（系統的な分布）を簡単に評価できる。
【００６９】
以上、本発明の実施形態を詳述してきたが、実際には上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００７０】
【図１】図１は、本発明の半導体装置の基本構成例を示す図である。
【図２】図２は、テストセルの基本構成例を示す図である。
【図３】図３は、リングオシレータの構成例を示す図である。
【図４】図４は、リングオシレータの動作波形を示す図である。
【図５Ａ】図５Ａは、第１実施形態における半導体装置の構成例を示す図である。
【図５Ｂ】図５Ｂは、第１実施形態における半導体装置の具体的な構成例を示す図である。
【図６Ａ】図６Ａは、テストセルの構成例を示す図である。
【図６Ｂ】図６Ｂは、テストセルの具体的な構成例を示す図である。
【図７】図７は、ダミーセルの構成例を示す図である。
【図８】図８は、ビットセルの構成例を示す図である。
【図９Ａ】図９Ａは、第２実施形態における半導体装置の構成例を示す図である。
【図９Ｂ】図９Ｂは、第２実施形態における半導体装置の具体的な構成例を示す図である。
【図１０Ａ】図１０Ａは、第３実施形態における半導体装置の構成例を示す第１の図である。
【図１０Ｂ】図１０Ｂは、第３実施形態における半導体装置の具体的な構成例を示す図である。
【図１０Ｃ】図１０Ｃは、第３実施形態における半導体装置の構成例を示す第２の図である。
【図１１】図１１は、テストセレクタの構成例を示す図である。
【符号の説明】
【００７１】
１０…  メモリセルアレイ（Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ａｒｒａｙ）
１１…  テストセル（Ｔｅｓｔ  ｃｅｌｌ）
１１１…  第１アクセストランジスタ
１１２…  第２アクセストランジスタ
１１３…  第１インバータ
１１４…  第２インバータ
１１５…  第１出力インバータ
１１６…  第２出力インバータ
１２…  ダミーセル（Ｄｕｍｍｙ  ｃｅｌｌ）
１２１…  第１ダミーセルトランジスタ
１２２…  第２ダミーセルトランジスタ
１２３…  第１ダミーセルインバータ
１２４…  第２ダミーセルインバータ
１３…  ビットセル（Ｂｉｔ  ｃｅｌｌ）
１３１…  第１ビットセルトランジスタ
１３２…  第２ビットセルトランジスタ
１３３…  第１ビットセルインバータ
１３４…  第２ビットセルインバータ
１４…  テストセレクタ（Ｔｅｓｔ  ｓｅｌｅｃｔ）
１４１…  ＴＳ（テストセレクタ）インバータ
１４２…  第１ＴＳトランスファーゲート
１４３…  第２ＴＳトランスファーゲート
２０…  制御回路（Ｃｏｎｔｒｏｌ）
２１…  第１クロックインバータ
２２…  第２クロックインバータ
２３…  第１スイッチ
２４…  第２スイッチ
２５…  第１トランスファーゲート
２６…  第２トランスファーゲート
３０…  ビットセレクト回路（Ｂｉｔ  Ｌｉｎｅ  Ｓｅｌｅｃｔ  Ｌｏｇｉｃ）
４０…  ワードセレクト回路（Ｗｏｒｄ  Ｌｉｎｅ  Ｓｅｌｅｃｔ  Ｌｏｇｉｃ）
【図１】
2010073282.tif 000003
【図２】
2010073282.tif 000004
【図３】
2010073282.tif 000005
【図４】
2010073282.tif 000006
【図５Ａ】
2010073282.tif 000007
【図５Ｂ】
2010073282.tif 000008
【図６Ａ】
2010073282.tif 000009
【図６Ｂ】
2010073282.tif 000010
【図７】
2010073282.tif 000011
【図８】
2010073282.tif 000012
【図９Ａ】
2010073282.tif 000013
【図９Ｂ】
2010073282.tif 000014
【図１０Ａ】
2010073282.tif 000015
【図１０Ｂ】
2010073282.tif 000016
【図１０Ｃ】
2010073282.tif 000017
【図１１】
2010073282.tif 000018