(57)【要約】【課題】  回路規模の増大が抑えられた電源回路を提供する。【解決手段】  電源入力端子１＿１の電圧が所定の閾値よりも低い場合には、電圧検出器５０から‘Ｌ’レベルの信号を出力してＰチャネルＭＯＳトランジスタ３０，１０をオン状態，オフ状態にして電源出力端子１＿２に過電圧が出力されるということを防止し、電源入力端子の電圧が所定の閾値よりも高い場合には、電圧検出器５０から‘Ｈ’レベルの信号を出力してＰチャネルＭＯＳトランジスタ３０をオフ状態にして、オペアンプ２３を構成するＮチャネルＭＯＳトランジスタ２３＿３のゲートに入力されている出力電圧Ｖｏｕｔが、ＮチャネルＭＯＳトランジスタ２３＿４のゲートに入力されている入力電圧Ｖｉｎになるように、ノードＮ１における電位を制御する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
電源電圧を入力する電源入力端子と外部に前記電源電圧とは異なる電圧を出力する電源出力端子との間にソースまたはドレインが各々接続された第１のＭＯＳトランジスタと、
前記電源出力端子の出力電圧と基準電圧とを入力し、前記出力電圧が前記基準電圧と同一となるよう前記第１のＭＯＳトランジスタのゲート電圧を制御する電圧制御回路と、
前記第１のＭＯＳトランジスタのゲート電圧を電源投入後、所定期間一定電位に固定する第２のＭＯＳトランジスタと、
前記電源入力端子の電圧が所定の値に到達したことを検出して、前記第２のＭＯＳトランジスタのゲートに、該第２のＭＯＳトランジスタがオン状態からオフ状態となるレベルの信号を供給する入力電圧検出回路とを備えたことを特徴とする電源回路。
【請求項２】
前記第１および第２のＭＯＳトランジスタは、ともにＰチャネル型のＭＯＳトランジスタまたは、ともにＮチャネル型のＭＯＳトランジスタであることを特徴とする請求項１記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源を供給する電源回路に関する。
【背景技術】
【０００２】
従来より、ボルテージフォロア増幅器を備えた電源回路が知られている。
【０００３】
図１は、従来の電源回路の構成を示す図である。
【０００４】
図１に示す電源回路１００には、演算増幅器１１０と、ＰチャネルＭＯＳトランジスタ１２０と、電源入力端子１３１と、電源出力端子１３２と、グラウンド端子１３３とが備えられている。電源入力端子１３１には、電源電圧Ｖｃｃ（例えば、３．３Ｖの電源電圧）が入力される。また、電源出力端子１３２とグラウンド端子１３３との間には出力電流を出力電圧に変換する負荷回路２００（例えば、抵抗素子）が接続されている。
【０００５】
演算増幅器１１０の反転（−）側入力端子には、基準となる入力電圧Ｖｉｎ（例えば、１．２Ｖの電圧）が入力される。また、演算増幅器１１０の非反転（＋）側入力端子は、電源出力端子１３２に接続されている。さらに、演算増幅器１１０の出力端子は、ＰチャネルＭＯＳトランジスタ１２０のゲートに接続されている。
【０００６】
ＰチャネルＭＯＳトランジスタ１２０は、電源入力端子１３１と電源出力端子１３２の間に配備されている。
【０００７】
この電源回路１００では、演算増幅器１１０とＰチャネルＭＯＳトランジスタ１２０によりボルテージフォロアが構成されており、演算増幅器１１０により、非反転（＋）側入力端子に入力されている出力電圧Ｖｏｕｔが、反転（−）側入力端子に入力されている入力電圧Ｖｉｎと等しくなるように、その演算増幅器１１０の出力端子のノードＮ１における電位（ＰチャネルＭＯＳトランジスタ１２０のゲート電位）が制御される。これにより、電源出力端子１３２のノードＮ２に、３．３Ｖの電源電圧Ｖｃｃよりも小さな例えば１．２Ｖの出力電圧Ｖｏｕｔが出力される。
【０００８】
ここで、図１に示す電源回路１００に電源が投入された時点で、ノードＮ１における電位が０Ｖに近い場合、ＰチャネルＭＯＳトランジスタ１２０はフルオン状態となる。すると、ノードＮ２には電源電圧Ｖｃｃが出力されるため、電源投入直後は供給先の内部回路（図示せず）に過電圧が印加されることとなり、回路が劣化したり破壊したりする恐れがある。
【０００９】
そこで、例えば特許文献１に、内部回路への過電圧の印加が防止された電源回路が提案されている。
【００１０】
図２は、特許文献１のものと同様の基本構成を持つ電源回路の構成を示す図である。
【００１１】
尚、図１に示す電源回路１００の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００１２】
図２に示す電源回路３００には、演算増幅器１１０の出力端子とＰチャネルＭＯＳトランジスタ１２０のゲートとの間にセレクタ３１０が備えられている。このセレクタ３１０は、２つの入力端子、制御端子、および出力端子を有する。第１の入力端子には、所定のバイアス電圧ＶＰ（例えば、１．０Ｖのバイアス電圧）が入力される。また、第２の入力端子には、演算増幅器１１０からの電圧が入力される。さらに、制御端子には、電圧制御信号Ｌｉｍｉｔが入力される。
【００１３】
電源が投入された時点では、セレクタ３１０の制御端子には‘Ｈ’レベルの電圧制御信号Ｌｉｍｉｔが入力される。このため、セレクタ３１０の第１の入力端子に入力されているバイアス電圧ＶＰが、ノードＮ１であるＰチャネルＭＯＳトランジスタ１２０のゲートに入力される。ＰチャネルＭＯＳトランジスタ１２０は、このバイアス電圧ＶＰでバイアスされてオフ状態となるため、ＰチャネルＭＯＳトランジスタ１２０のオン抵抗値は大きい。その結果、電源投入直後は、電源出力端子１３２のノードＮ２はグラウンド端子１３３に追従する。
【００１４】
この後、電源が投入された時点から所定期間が経過して電源電圧が所定値となり、電圧制御信号Ｌｉｍｉｔが‘Ｈ’レベルから‘Ｌ’レベルに遷移すると、セレクタ３１０の第２の入力端子に入力されている演算増幅器１１０からの電圧がＰチャネルＭＯＳトランジスタ１２０のゲートに入力される。この結果、前述したように、演算増幅器１１０では、非反転（＋）側入力端子に入力されている出力電圧Ｖｏｕｔが、反転（−）側入力端子に入力されている入力電圧Ｖｉｎになるように、ＰチャネルＭＯＳトランジスタ１２０のゲート電位が制御される。
【００１５】
このように、図２に示す電源回路３００では、電源投入時には、電源供給先の回路に過電圧（例えば、３．３Ｖの電源電圧Ｖｃｃ）が印加されるということが防止される。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−１７５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、特許文献１に提案された技術では、電源投入時には所定のバイアス電圧ＶＰを生成するためのアナログ素子が必要とされる。また、電源投入時から所定期間が経過して電源電圧が所定値となった時点で、‘Ｈ’レベルから‘Ｌ’レベルに遷移する電圧制御信号Ｌｉｍｉｔを生成する回路が必要とされる。この回路には、電源が投入されてから電源電圧が所定値になるまでの時間をカウントするカウンタ等の順序回路と、この順序回路を制御するクロックまたは発振器が必要である。従って、回路規模が大きいという問題がある。
【００１８】
本発明は、上記事情に鑑み、回路規模の増大が抑えられた電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成する本発明の電源回路は、
電源電圧を入力する電源入力端子と外部に上記電源電圧とは異なる電圧を出力する電源出力端子との間にソースまたはドレインが各々接続された第１のＭＯＳトランジスタと、
上記電源出力端子の出力電圧と基準電圧とを入力し、上記出力電圧が上記基準電圧と同一となるよう上記第１のＭＯＳトランジスタのゲート電圧を制御する電圧制御回路と、
上記第１のＭＯＳトランジスタのゲート電圧を電源投入後、所定期間一定電位に固定する第２のＭＯＳトランジスタと、
上記電源入力端子の電圧が所定の値に到達したことを検出して、上記第２のＭＯＳトランジスタのゲートに、その第２のＭＯＳトランジスタがオン状態からオフ状態となるレベルの信号を供給する入力電圧検出回路とを備えたことを特徴とする。
【００２０】
本発明の電源回路は、電源投入後、電源入力端子の電圧が所定の値に到達するまでは、入力電圧検出回路から第２のＭＯＳ（Ｐ型またはＮ型）トランジスタのゲートにローレベルまたはハイレベルの信号が供給され、第２のＭＯＳ（Ｐ型またはＮ型）トランジスタを経由して第１のＭＯＳトランジスタのゲートに電源入力端子またはグランド端子の電圧が入力される。このため、電源入力端子への電源投入時、第１のＭＯＳトランジスタは、ゲート電圧がドレイン電圧とともに立ち上がる（Ｐ型）または立ち下る（Ｎ型）ため、オフ状態になる。従って、電源投入時に、電源出力端子に過電圧が出力されるということが防止される。この後、電源入力端子の電圧が所定の値に到達すると、入力電圧検出回路から第２のＭＯＳ（Ｐ型またはＮ型）トランジスタのゲートにハイレベルまたはローレベルの信号が供給されて第２のＭＯＳ（Ｐ型またはＮ型）トランジスタがオフ状態となり、第１のＭＯＳトランジスタのゲートには電源制御回路からの制御電圧が入力される。このため、第１のＭＯＳトランジスタには制御電圧に応じた電流が流れる。従って、電源電圧が立ち上った後は、電源出力端子から出力される電圧を所定の基準電圧で制御することができる。本発明の電源回路によれば、電源が投入されてから電源電圧が所定値になるにあたり、例えば、特許文献１に提案された、バイアス電圧ＶＰや電圧制御信号Ｌｉｍｉｔを生成するためのアナログ素子や順序回路、クロックまたは発振器は不要であり、回路規模の増大が抑えられている。
【００２１】
ここで、上記第１および第２のＭＯＳトランジスタは、ともにＰチャネル型のＭＯＳトランジスタまたは、ともにＮチャネル型のＭＯＳトランジスタであることが好ましい。
【発明の効果】
【００２２】
本発明によれば、回路規模の増大が抑えながら、電源投入時に電源供給先に過電圧が印加されることを防止できる電源回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】従来の電源回路の構成を示す図である。
【図２】特許文献１のものと同様の基本構成を持つ電源回路の構成を示す図である。
【図３】本発明の一実施形態の電源回路の構成を示す図である。
【図４】図３に示す電圧検出器の構成を示す図である。
【図５】本発明の別の実施形態の電源回路の構成を示す図である。
【図６】図５に示す電圧検出器の構成を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
図３は、本発明の一実施形態の電源回路の構成を示す図である。
【００２６】
図３に示す電源回路１には、電源入力端子１＿１と電源出力端子１＿２との間にＰチャネルＭＯＳトランジスタ１０（本発明の第１のＭＯＳトランジスタの一例に相当）が備えられている。また、電源回路１には、電源出力端子１＿２とグラウンド端子１＿３との間に負荷回路としての抵抗素子１１が接続されている。
【００２７】
さらに、電源回路１には、電圧制御回路２０が備えられている。この電圧制御回路２０は、電源入力端子１＿１から所定のバイアス電流Ｉｂｉａｓが流れる定電流源２１と、その定電流源２１にドレインとゲートが共通接続されるとともにソースがグラウンド端子１＿３に接続されたＮチャネルＭＯＳトランジスタ２２と、以下に説明するオペアンプ２３とから構成されている。
【００２８】
オペアンプ２３には、ＰチャネルＭＯＳトランジスタ２３＿１，２３＿２と、ＮチャネルＭＯＳトランジスタ２３＿３，２３＿４，２３＿５が備えられている。
【００２９】
ＰチャネルＭＯＳトランジスタ２３＿１，２３＿２のソースは電源入力端子１＿１に接続されるとともに、ゲートはＰチャネルＭＯＳトランジスタ２３＿１のドレインおよびＮチャネルＭＯＳトランジスタ２３＿３のドレインに接続されている。
【００３０】
また、ＰチャネルＭＯＳトランジスタ２３＿２のドレインはＮチャネルＭＯＳトランジスタ２３＿４のドレインに接続されている。
【００３１】
さらに、ＮチャネルＭＯＳトランジスタ２３＿３，２３＿４のソースはＮチャネルＭＯＳトランジスタ２３＿５のドレインに接続されている。また、ＮチャネルＭＯＳトランジスタ２３＿５のソースはグラウンド端子１＿３に接続されている。
【００３２】
さらに、ＮチャネルＭＯＳトランジスタ２３＿３のゲートが電源出力端子１＿２に接続されるとともに、ＮチャネルＭＯＳトランジスタ２３＿５のゲートがＮチャネルＭＯＳトランジスタ２２のゲートおよびドレインに接続されている。ここで、ＮチャネルＭＯＳトランジスタ２３＿５は、ＮチャネルＭＯＳトランジスタ２２とともにカレントミラー回路を構成している。従って、オペアンプ２３には、定電流源２１に流れるバイアス電流Ｉｂｉａｓに応じた電流が流れる。
【００３３】
尚、ＮチャネルＭＯＳトランジスタ２３＿３のゲートは、オペアンプ２３の非反転入力端子である。また、ＮチャネルＭＯＳトランジスタ２３＿４のゲートは、オペアンプ２３の反転入力端子であり、本発明にいう所定の基準電圧の一例に相当する入力電圧Ｖｉｎ（例えば、１．２Ｖの電圧）が入力される。また、電源入力端子１＿１には電源電圧Ｖｃｃ（例えば、３．３Ｖの電源電圧）が入力される。さらに、電源出力端子１＿２からは、出力電流が負荷回路である抵抗素子１１によって出力電圧Ｖｏｕｔに変換され出力される。
【００３４】
また、電源回路１には、電源入力端子１＿１とＰチャネルＭＯＳトランジスタ１０のゲートとの間にＰチャネルＭＯＳトランジスタ３０（本発明にいう第２のＭＯＳトランジスタの一例に相当）が備えられている。さらに、電源回路１には、ＰチャネルＭＯＳトランジスタ１０のゲートとドレインとの間に、位相補償用のキャパシタ４１が備えられている。
【００３５】
また、電源回路１には、電圧検出器５０（本発明にいう入力電圧検出回路の一例に相当）が備えられている。ここで、電圧検出器５０の構成について、図４を参照して説明する。
【００３６】
図４は、図３に示す電圧検出器の構成を示す図である。
【００３７】
図４に示す電圧検出器５０には、電源入力端子１＿１にドレインとゲートが接続されたＮチャネルＭＯＳトランジスタ５１と、このＮチャネルＭＯＳトランジスタ５１のソースにドレインとゲートが接続されるとともにソースがグラウンド端子１＿３に接続されたＮチャネルＭＯＳトランジスタ５２が備えられている。
【００３８】
また、この電圧検出器５０には、電源入力端子１＿１に一端が接続された抵抗素子５３と、その抵抗素子５３の他端にドレインが接続されるとともにソースがグラウンド端子１＿３に接続されたＮチャネルＭＯＳトランジスタ５４が備えられている。このＮチャネルＭＯＳトランジスタ５４のゲートは、ＮチャネルＭＯＳトランジスタ５１，５２の接続点であるノードＮ３に接続されている。
【００３９】
さらに、電圧検出器５０には、抵抗素子５３とＮチャネルＭＯＳトランジスタ５４の接続点であるノードＮ４に入力側が接続されたインバータ５５が備えられている。このインバータ５５の出力側は、図３に示すＰチャネルＭＯＳトランジスタ３０のゲートに接続されている。
【００４０】
このように構成された電圧検出器５０を備えた電源回路１において、電源が投入されると、電源入力端子１＿１（ノードＮ０）の電圧が徐々に上昇していく。ここで、電圧検出器５０を構成するＮチャネルＭＯＳトランジスタ５１，５２は、ともに、ドレインとゲートが接続されてなる、いわゆるダイオード接続されたトランジスタであるため、ドレイン・ソース間の電圧が十分に確保されていない場合はオフ状態となる。従って、電源電圧ノードＮ０が徐々に上昇していく最初の期間では、これらＮチャネルＭＯＳトランジスタ５１，５２はともにオフ状態にある。このため、ＮチャネルＭＯＳトランジスタ５１，５２の接続点であるノードＮ３における電位、即ちＮチャネルＭＯＳトランジスタ５４のゲート電位は０Ｖにある。従って、ＮチャネルＭＯＳトランジスタ５４はオフ状態であり、インバータ５５の入力側には、抵抗素子５３を経由して、電源電圧ノードＮ０に追従した電位が印加され、インバータ５５から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号は、図３に示すＰチャネルＭＯＳトランジスタ３０のゲートに入力されており、ＰチャネルＭＯＳトランジスタ３０はオン状態になる。これにより、ＰチャネルＭＯＳトランジスタ１０のゲートの電位、即ち、制御信号Ｖｃｏｎｔが現れるノードＮ１の電位は、電源電圧ノードＮ０の電位に追従することとなり、ＰチャネルＭＯＳトランジスタ１０はオフ状態となる。従って、電源投入時に、電源出力端子１＿２のノードＮ２に電源電圧Ｖｃｃが出力されるということが防止される。
【００４１】
やがて、電源電圧ノードＮ０の電位が所定以上の電位になると、詳細には、図４に示すＮチャネルＭＯＳトランジスタ５１，５２で形成されるダイオードの閾値の和以上の電位になると、これらＮチャネルＭＯＳトランジスタ５１，５２がオン状態になり、ノードＮ３の電位が‘Ｈ’レベルとなる。これにより、ＮチャネルＭＯＳトランジスタ５４がオン状態になり、電源入力端子１＿１から抵抗素子５３およびＮチャネルＭＯＳトランジスタ５４を経由してグラウンド端子１＿３に電流が流れる。ここで、抵抗素子５３の抵抗値は、ＮチャネルＭＯＳトランジスタ５４のオン抵抗値よりも十分に大きく、ノードＮ４の電位は抵抗素子５３の抵抗値とＮチャネルＭＯＳトランジスタ５４のオン抵抗値により定まるレベル（‘Ｌ’レベル）となる。従って、インバータ５５から‘Ｈ’レベルの信号が出力され、ＰチャネルＭＯＳトランジスタ３０はオフ状態になる。
【００４２】
ここで、オペアンプ２３は、ＮチャネルＭＯＳトランジスタ２３＿３のゲートに入力されている出力電圧Ｖｏｕｔと、ＮチャネルＭＯＳトランジスタ２３＿４のゲートに入力されている入力電圧Ｖｉｎとの差に応じた制御電圧Ｖｃｏｎｔを出力する。詳細には、電源出力端子１＿２のノードＮ２における出力電圧Ｖｏｕｔが高いほど、制御電圧Ｖｃｏｎｔは高くなる。具体的には、ＮチャネルＭＯＳトランジスタ２３＿３のゲートに入力されている出力電圧Ｖｏｕｔが、ＮチャネルＭＯＳトランジスタ２３＿４のゲートに入力されている入力電圧Ｖｉｎと等しくなるように、ノードＮ１における電位が制御される。従って、電源が投入された時点から時間が経過して所定電位に立ち上ると、ノードＮ２には、電源電圧として１．２Ｖの出力電圧Ｖｏｕｔが出力される。
【００４３】
上述したように、図３に示す電源回路１では、電源投入時には電圧検出器５０から‘Ｌ’レベルの信号が出力されて、ＰチャネルＭＯＳトランジスタ３０がオン状態となることによりＰチャンネルＭＯＳトランジスタ１０がオフ状態になるため、電源電圧Ｖｃｃからの電流を遮断しノードＮ２に過電圧が出力されるということが防止される。この後、電源が投入された時点から時間が経過して、電源入力端子１＿１の電圧が上昇し、ダイオード接続されたＮチャネルＭＯＳトランジスタ５１，５２の閾値の和以上の電位になると、この‘Ｌ’レベルの信号が‘Ｈ’レベルの信号に遷移してＰチャネルＭＯＳトランジスタ３０がオフ状態になり、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎになるように、ノードＮ１における電位が制御されて、ノードＮ２に１．２Ｖの出力電圧Ｖｏｕｔが出力される。
【００４４】
図５は、本発明の別の実施形態の電源回路の構成を示す図である。
【００４５】
図５に示す電源回路１’は、図３に示す電源回路１と比較し、電圧検出器５０が電圧検出器５０’（本発明にいう入力電圧検出回路の別の例に相当）に、ＰチャネルＭＯＳトランジスタ１０がＮチャネルＭＯＳトランジスタ１０’（本発明にいう第１のＭＯＳトランジスタの別の例に相当）に、ＰチャネルＭＯＳトランジスタ３０がＮチャネルＭＯＳトランジスタ３０’（本発明にいう第２のＭＯＳトランジスタの別の例に相当）と置き換えられている点が異なる。
【００４６】
図６は、図５に示す電圧検出器の構成を示す図である。
【００４７】
図６に示す電圧検出器は、図５のＮチャネルＭＯＳトランジスタ３０’を制御するものであって、図４の電圧検出器５０と比較し、インバータ５５の出力を入力とするインバータ５６を追加し、インバータ５６の出力を電圧検出器の出力とする点が異なる。
【００４８】
このように構成された電圧検出器５０’を備えた電源回路１’において、電源が投入されてから電源電圧が所定の値になるまでは、インバータ５５の出力はＬレベルであってインバータ５６はＨレベルを出力しており、ＮチャネルＭＯＳトランジスタ３０’はオン状態である。ＮチャネルＭＯＳトランジスタ１０’のゲート電位、即ち、制御信号Ｖｃｏｎｔが現れるノードＮ１の電位は、電源電圧が所定電位となるまではＮチャネルＭＯＳトランジスタ３０’を介してグランドレベルとされているため、ＮチャネルＭＯＳトランジスタ１０’はオフ状態となる。従って、電源投入時に、電源出力端子１＿２のノードＮ２にＮチャネルＭＯＳトランジスタ１０’を介して高い電圧が出力されるということが防止される。
【００４９】
その後、電源電圧ノードＮ０の電位が所定以上の電位になると、前述のとおり、インバータ５５の出力がＨレベルとなり、インバータ５６の出力がＬレベルとなるため、ＮチャネルＭＯＳトランジスタ３０’が遮断され、ＮチャネルＭＯＳトランジスタ１０’のゲートはオペアンプ２３の出力である制御信号Ｖｃｏｎｔにより制御される。従って、電源が投入された時点から時間が経過して所定電位に立ち上がると、ノード２には電源電圧として１．２Ｖの出力電圧Ｖｏｕｔが出力される。
【００５０】
以上、本発明によれば、電源が投入されてから電源電圧が所定値となるにあたり、特許文献１に提案された、バイアス電圧ＶＰや電圧制御信号Ｌｉｍｉｔを生成するためのアナログ素子や順序回路、クロックまたは発振器は不要であり、回路規模の増大が抑えられている。
【符号の説明】
【００５１】
１  電源回路
１＿１  電源入力端子
１＿２  電源出力端子
１＿３  グラウンド端子
１０，２３＿１，２３＿２，３０  ＰチャネルＭＯＳトランジスタ
１１，５３  抵抗素子
２０  電圧制御回路
２１  定電流源
１０’，２２，２３＿３，２３＿４，２３＿５，３０’，５１，５２，５４  ＮチャネルＭＯＳトランジスタ
２３  オペアンプ
４１  キャパシタ
５０，５０’  電圧検出器
５５，５６  インバータ
【図１】
2010277437.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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