(57)【要約】【課題】  半導体記憶装置の製品テストにおけるテスティング時間の短縮化を図る。【解決手段】  半導体記憶装置はメモリアレイが複数のマット１１に分割形成されてなり、分割された各マットのセル対極プレート１７間にトランジスタ素子１８をスイッチ素子として配置する。メモリアレイのデータの通常読み出し時にはスイッチ素子をオンし、メモリアレイのデータのテスト読み出し時にはスイッチ素子をオフする。【選択図】      図１
2010186505.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイが複数のマットに分割形成されてなる半導体記憶装置において、
分割された各マットのセル対極プレート間にスイッチ素子を配置し、
メモリアレイのデータの通常読み出し時には該スイッチ素子をオンし、メモリアレイのデータのテスト読み出し時には該スイッチ素子をオフすることを特徴とする半導体記憶装置。
【請求項２】
前記スイッチ素子を、隣接するマット間のセンスアンプ領域に配置したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記スイッチ素子のオン、オフにより、分割された各マットのセル対極プレート同士を電気的に導通、非導通とすることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記セル対極プレートは各マットの複数のメモリセルに共通に接続され、前記テスト読み出しを規定するテストモード信号に基づく前記スイッチ素子のオン、オフにより、読み出しセルの属するマットにおけるセル対極プレートの容量負荷が増減することでノイズが増減することを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
メモリアレイが複数のマットに分割形成されてなる半導体記憶装置のテスト方法において、
分割された各マットのセル対極プレート間にスイッチ素子を配置し、
メモリアレイのデータの通常読み出し時には該スイッチ素子をオンし、メモリアレイのデータのテスト読み出し時には該スイッチ素子をオフすることを特徴とする半導体記憶装置のテスト方法。
【請求項６】
前記スイッチ素子を、隣接するマット間のセンスアンプ領域に配置し、該スイッチ素子のオン、オフにより、分割された各マットのセル対極プレート同士を電気的に導通、非導通とすることを特徴とする請求項５に記載の半導体記憶装置のテスト方法。
【請求項７】
前記セル対極プレートは各マットの複数のメモリセルに共通に接続されており、前記テスト読み出しを規定するテストモード信号に基づく前記スイッチ素子のオン、オフにより、読み出しセルの属するマットにおけるセル対極プレートの容量負荷を増減させることでノイズを増減させることを特徴とする請求項５又は６に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
図２〜図４を参照して半導体記憶装置の一例について説明する。
【０００３】
図２は半導体記憶装置の一例としてＤＲＡＭの構成をブロック図で示す。半導体記憶装置は、メモリアレイ２１、ロウデコーダ２２、カラムデコーダ２３、コマンド／アドレス信号に基づいて読み出し／書き込み及びアドレスの指定を行なうコマンド／アドレス制御回路２４、カラムデコーダ２３を介してメモリアレイ２１に対するデータの読み出し／書き込みを行なうデータ入出力制御回路２５を備える。
【０００４】
図３はオープンビット線構造を持つメモリアレイ内の回路構成を概略的に示す。メモリアレイ２１は複数のマット（単位マット）３１に分割されており、ここでは便宜上、２つのマットのみを示している。各マット３１においては、ワードドライバ３２を介した複数のワード線３３と複数のビット線３４との交点にそれぞれ、メモリセル３５が配置されている。メモリセルは記憶素子（ここでは容量素子）とトランジスタ素子から成る。なお、以下の説明において、メモリセルを、単に、セルと表現する場合がある。隣接するマット３１の間にはセンスアンプ領域ＳＡがあり、ビット線３４に対応するように複数のセンスアンプ３６が配置されている。センスアンプ３６には隣接する２つのマット３１において対応しあうビット線３４が接続され、データの入出力が行なわれる（例えば特許文献１参照）。
【０００５】
図４は一般的なセル対極プレートの構成を概略的に示す。各メモリセル３５における記憶素子の一端はトランジスタ素子に接続され、他端はセル対極プレート４１に接続されている。セル対極プレート４１はマット３１における全てのメモリセル３５に共通接続されると共に、プレート電源（ＶＰＬＴ）に接続されている。また、隣接する２つのマット３１間でも複数のセル対極プレート４１の互いに対応するもの同士が接続されている。特に、セル対極プレート４１は、マット３１領域内ではプレート状に形成され、センスアンプ領域ＳＡ内では配線状に形成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１５２３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、６Ｆ２セルのようなオープンビット線構造のメモリアレイでは、読み出しセル以外の同じワード線に接続された全セルに読み出しセルと逆のデータを書き込んだ状態で読み出しセルからデータを読み出す時に逆相ノイズが最大となる。
【０００８】
半導体記憶装置の製品テストとして、メモリセルに記憶されたデータのテスト読み出しのために、この逆相ノイズをテスティングパターンで作る場合、読み出しセル以外の同一ワード線上のセルを逆データにした状態で読み出すパターンが必要になるため、パターン数はその製品のカラム線本数分必要になる。
【０００９】
このためアレイノイズワーストの試験パターンはテスティング時間が長くなってしまい、生産性に大きく影響を与えているのが現状である。
【００１０】
本発明は、半導体記憶装置の製品テストにおけるテスティング時間の短縮化を図ろうとするものである。
【課題を解決するための手段】
【００１１】
本発明による半導体記憶装置の一態様においては、セル対極プレートをセンスアンプ領域でトランジスタ接続する構成とし、通常動作時は各マットのセル対極プレートを低抵抗接続させて負荷を大きくしてノイズを緩和させる。一方、ノイズを加速させるテストモードを使用する時はトランジスタをカットオフさせてセル対極プレートの容量負荷を軽くし、ノイズを増長させるようにしている。
【００１２】
具体的には、メモリアレイが複数のマットに分割形成されてなる半導体記憶装置において、分割された各マットのセル対極プレート間にスイッチ素子を配置し、メモリアレイのデータの通常読み出し時には該スイッチ素子をオンし、メモリアレイのデータのテスト読み出し時には該スイッチ素子をオフすることを特徴とする。
【００１３】
なお、前記スイッチ素子を、隣接するマット間のセンスアンプ領域に配置することが望ましく、前記スイッチ素子のオン、オフにより、分割された各マットのセル対極プレート同士を電気的に導通、非導通とする。また、前記セル対極プレートを各マットの複数のメモリセルに共通に接続し、前記テスト読み出しを規定するテストモード信号に基づく前記スイッチ素子のオン、オフにより、読み出しセルの属するマットにおけるセル対極プレートの容量負荷が増減することでノイズが増減する。
【発明の効果】
【００１４】
上記の構成、動作により、テストモード（メモリセルに記憶されたデータのテスト読み出しモード）においては従来の構成よりもノイズ量を大きくすることができ、その結果、逆データにするセルの数(試験パターン数に対応)を減らすことが可能となり、テスティング時間の短縮を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例による半導体記憶装置におけるセル対極プレートの構成を概略的に示した図である。
【図２】半導体記憶装置（ＤＲＡＭ）の構成を概略的に示すブロック図である。
【図３】図２に示した半導体記憶装置におけるオープンビット線構造を持つメモリアレイ内の回路構成を概略的に示した図である。
【図４】半導体記憶装置における一般的なセル対極プレートの構成を概略的に示した図である。
【発明を実施するための形態】
【００１６】
［実施例の構成］
図１を参照して、本発明による半導体記憶装置の実施例について説明する。
【００１７】
図１は、本発明の実施例による半導体記憶装置におけるセル対極プレートの構成を概略的に示した図である。
【００１８】
半導体記憶装置としての概略構成は図２に示したブロック図と同様であり、メモリアレイ内の回路構成については図３で説明したものと同様である。すなわち、図３で説明したように、メモリアレイが、複数のマット（単位マット）１１に分割されている。各マット１１においては、ワードドライバ１２を介した複数のワード線１３と複数のビット線１４との交点にそれぞれ、メモリセル１５が配置されている。メモリセルは記憶素子（ここでは容量素子）１５−１とトランジスタ素子１５−２から成る。隣接する２つのマット１１の間にはセンスアンプ領域ＳＡがあり、ビット線１４に対応するように複数のセンスアンプが配置されるが、センスアンプは図示を省略している。センスアンプには隣接する２つのマット１１において対応しあうビット線１４が接続され、データの入出力が行なわれる。
【００１９】
一方、各メモリセル１５における記憶素子１５−１の一端はトランジスタ１５−２に接続され、他端はセル対極プレート１７に接続されている。セル対極プレート１７はマット１１における全てのメモリセル１５に共通接続されると共に、プレート電源（ＶＰＬＴ）に接続されている。
【００２０】
本実施例では、ビット線方向に関して隣接するマット１１間では、スイッチ素子としてのトランジスタ素子１８を介して複数のセル対極プレート１７の互いに対応するもの同士が接続されている。特に、トランジスタ素子１８はセンスアンプ領域ＳＡに配置されている。本実施例においても、セル対極プレート１７は、マット１１領域内ではプレート状に形成され、センスアンプ領域ＳＡ内では配線状に形成される。
【００２１】
各トランジスタ素子１８のゲートにはテストモード信号用の信号線１９が共通に接続されている。テストモードというのは、テスト読み出しのようなテスティング時のみ使用する特殊なモードであり、テストモード動作（テスト読み出し動作）時はテストモード信号がローレベルでトランジスタ素子１８がオフになる。一方、通常動作（通常読み出し動作）時はテストモード信号がハイレベル（＞プレート電源電圧＋ＶｔｈＮ）でトランジスタ素子１８がオンとなるように設計する。但し、ＶｔｈＮはトランジスタ素子１８の閾値電圧である。
【００２２】
アレイノイズはセル対極プレート及び半導体記憶装置の基板を介して伝播することが知られている。図４に示した従来の構成では、セル対極プレートはマット内でプレート状、セルアンプ領域内で配線状に接続されて大きな容量負荷を持っており、ノイズが伝播しにくい構造となっている。
【００２３】
これに対し、本実施例ではセル対極プレート１７をセンスアンプ領域ＳＡでトランジスタ素子１８を介して接続する構成としており、通常動作時は、従来の構成と同様、トランジスタ素子１８をオンとすることで各マットのセル対極プレート１７を低抵抗接続させて容量負荷を大きくしてノイズを緩和させる。一方、ノイズを加速させるテストモードを使用する時は、テストモード信号のレベルをローレベルにしてトランジスタ素子１８をカットオフさせる。これにより、読み出しセルの属するマットにおけるセル対極プレートの容量負荷を軽くし、通常動作時よりノイズを増長させる。
【００２４】
なお、デストモード時の不要なノイズ緩和を抑制するため、各マットにプレート電源（ＶＰＬＴ）を供給するそれぞれの配線は、プレート電源（ＶＰＬＴ）の発生部にできるだけ近いところで分岐することが好ましい。
【００２５】
このような構成、動作により、テストモードにおいては従来の構成よりもノイズ量を大きくすることができ、その結果、着目した読み出しセルに対して逆データが書き込まれるセルの数(試験パターン数に直結する)を減らすことが可能となり、テスティング時間の短縮を実現することができる。
【００２６】
加えて、マット間のトランジスタをカットオフした時のノイズの増長により、トランジスタがオン状態にある通常動作と比較して厳しい読み出し条件でノイズマージンテストが可能となる。
【００２７】
本発明によれば、メモリセルからの読み出し時に同一メモリアレイ内のノイズを加速させ、プロセス欠陥等により作り込まれた不良セルを検出させるテストモードを実現できる。
【符号の説明】
【００２８】
１１、３１    マット
１３、３３    ワード線
１４、３４    ビット線
１５、３５    メモリセル
１５−１    記憶素子
１５−２    トランジスタ
１８    トランジスタ
ＳＡ    センスアンプ領域
【図１】
2010186505.tif 000003
【図２】
2010186505.tif 000004
【図３】
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【図４】
2010186505.tif 000006