(57)【要約】【課題】  本発明は、ＭＯＮＯＳ型のメモリセルを備えた不揮発性半導体記憶装置において、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させ、キャパシタ素子の面積を低減することを目的とする。【解決手段】  キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。【選択図】  図２
2010129740.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にトンネル絶縁膜を介して形成された電荷トラップ膜と前記電荷トラップ膜上に電荷ブロック膜を介して積層された第１のゲート電極とを有するメモリセルトランジスタと、
前記半導体基板上にゲート絶縁膜を介して形成された多結晶シリコン膜とシリサイド膜からなる第２のゲート電極を有する周辺回路トランジスタと、
（ａ）前記半導体基板からなる下部電極
（ｂ）前記半導体基板上に形成された、前記ゲート絶縁膜と同一の膜からなる第１の絶縁膜
（ｃ）前記第１の絶縁膜上に形成された、前記第2のゲート電極の多結晶シリコン膜と同一の膜種である中間電極
（ｄ）前記中間電極上に形成された、前記電荷ブロック膜と同一の膜を有する第２の絶縁膜
（ｅ）前記第２の絶縁膜上に形成された、前記第1のゲート電極と同一の膜からなる上部電極
によって構成されるキャパシタ素子と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタがアレイ状に配置された領域における半導体基板主面と半導体基板裏面との距離が、前記キャパシタ素子が形成された領域における半導体基板主面と半導体基板裏面との距離よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
メモリセルトランジスタを形成する領域とキャパシタ素子を形成する領域を有する半導体基板上に前記半導体基板上の全領域にわたって第一の絶縁膜を形成する工程と、
前記第一の絶縁膜上に前記半導体基板上の全領域にわたって第一の導電膜を形成し、前記第一の導電膜上に前記半導体基板上の全領域にわたって電荷トラップ絶縁膜を積層形成した後、前記キャパシタ素子を形成する領域において前記電荷トラップ絶縁膜を剥離する工程と、
前記第一の導電膜上に前記半導体基板上の全領域にわたって第二の絶縁膜を形成し、前記第二の絶縁膜上に前記半導体基板上の全領域にわたって第二の導電膜を積層形成する工程と、
前記第二の導電膜および前記第二の絶縁膜をキャパシタ素子の上部電極の形状に加工する工程と、
前記第一の導電膜および第一の絶縁膜を前記キャパシタ素子の中間電極の形状に加工する工程と、
前記第一の導電膜上に前記半導体基板上の全領域にわたって層間絶縁膜を堆積する工程と、
前記層間絶縁膜を貫通して前記第一の導電膜にコンタクトを形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、キャパシタ（容量）素子を備えたＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型メモリセルの不揮発性半導体記憶装置とその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）を微細化する際に、従来の浮遊ゲート型のメモリセルにおいては、隣接メモリセル間の干渉によって、当該メモリセルに書き込まれたしきい値が変動するという問題が発生する。これを解決するために、隣接セル間の干渉が少ないＭＯＮＯＳ型のメモリセルが提案されている。
【０００３】
しかし、ＭＯＮＯＳ型メモリセルを採用すると、キャパシタ素子におけるキャパシタ絶縁膜にはメモリセルのゲート絶縁膜と同じ絶縁膜が用いられる（特許文献１）。この場合、浮遊ゲートの上下の絶縁膜をキャパシタ絶縁膜とすることができる浮遊ゲート型メモリセルに比べて、キャパシタ素子の単位面積当たりのキャパシタ容量が低下するので、キャパシタ素子の面積が増大し、ひいてはチップ面積も増大するという問題点がある。
【特許文献１】特開２００４−２００５０４号公報（第２６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような問題点を鑑み、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させ、キャパシタ素子の面積を低減することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル絶縁膜を介して形成された電荷トラップ膜と前記電荷トラップ膜上に電荷ブロック膜を介して積層された第１のゲート電極とを有するメモリセルトランジスタと、前記半導体基板上にゲート絶縁膜を介して形成された多結晶シリコン膜とシリサイド膜からなる第２のゲート電極を有する周辺回路トランジスタと、（ａ）前記半導体基板からなる下部電極（ｂ）前記半導体基板上に形成された、前記ゲート絶縁膜と同一の膜からなる第１の絶縁膜（ｃ）前記第１の絶縁膜上に形成された、前記第2のゲート電極の多結晶シリコン膜と同一の膜種である中間電極（ｄ）前記中間電極上に形成された、前記電荷ブロック膜と同一の膜を有する第２の絶縁膜（ｅ）前記第２の絶縁膜上に形成された、前記第1のゲート電極と同一の膜からなる上部電極、によって構成されるキャパシタ素子とを有することを特徴としている。
【０００６】
また、本発明の他の態様の不揮発性半導体記憶装置の製造方法は、メモリセルトランジスタを形成する領域とキャパシタ素子を形成する領域を有する半導体基板上に前記半導体基板上の全領域にわたって第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に前記半導体基板上の全領域にわたって第一の導電膜を形成し、前記第一の導電膜上に前記半導体基板上の全領域にわたって電荷トラップ絶縁膜を積層形成した後、前記キャパシタ素子を形成する領域において前記電荷トラップ絶縁膜を剥離する工程と、前記第一の導電膜上に前記半導体基板上の全領域にわたって第二の絶縁膜を形成し、前記第二の絶縁膜上に前記半導体基板上の全領域にわたって第二の導電膜を積層形成する工程と、前記第二の導電膜および前記第二の絶縁膜をキャパシタ素子の上部電極の形状に加工する工程と、前記第一の導電膜および第一の絶縁膜を前記キャパシタ素子の中間電極の形状に加工する工程と、前記第一の導電膜上に前記半導体基板上の全領域にわたって層間絶縁膜を堆積する工程と、前記層間絶縁膜を貫通して前記第一の導電膜にコンタクトを形成する工程と、を有することを特徴としている。
【発明の効果】
【０００７】
周辺トランジスタのゲート絶縁膜とメモリセルトランジスタのブロック絶縁膜の両方をキャパシタ絶縁膜として使用することにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させ、キャパシタ素子の面積を低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
図１は、本発明の第1の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの平面図であり、図１（ａ）はメモリセルトランジスタ、図１（ｂ）は周辺トランジスタ、図１（ｃ）はキャパシタ素子を示している。また、図２は図１の断面図であり、図２（ａ）は図１（ａ）のＡ−Ａ線に沿った断面図、図２（ｂ）は図１（ｂ）のＢ１−Ｂ１線に沿った断面図、図２（ｃ）は図１（ｃ）のＣ１−Ｃ１線に沿った断面図である。
【００１０】
まず、図１（ａ）および図２（ａ）を用いてメモリセルトランジスタの構造を説明する。
【００１１】
図１（ａ）に示すように、メモリセルトランジスタが形成されるメモリセルアレイ領域においては、半導体基板１００の主面に複数の素子領域２０が設けられている。これらの素子領域２０は、互いに離間して、それぞれ所定方向、すなわち図１（ａ）中の横方向に沿って帯状に形成されている。
【００１２】
これらの素子領域２０は、素子分離溝２２（図２（ｂ）参照）に埋め込まれた素子分離絶縁膜２４からなる素子分離領域２３によって絶縁分離されている。素子領域２０には、メモリセルトランジスタのソース／ドレインとなるｎ型半導体領域１０１が複数個、互いに離間して形成されている。隣接するｎ型半導体領域１０１を共有することにより複数のメモリセルトランジスタが直列に接続され、ＮＡＮＤストリングを形成している。
【００１３】
素子領域２０および素子分離領域２３上には、複数のメモリセルトランジスタＣのワード線ＷＬが、離間したソース／ドレインの間に、上記所定方向と直交する方向、すなわち図１（ａ）中の上下方向に沿って配置され、選択ゲートトランジスタＳの選択ゲート線ＳＬがワード線ＷＬと並行して配置されている。
【００１４】
そして、各素子領域２０と交差するワード線ＷＬ下には、メモリセルトランジスタＣのチャネルがそれぞれ形成され、また各素子領域２０と交差する選択ゲート線ＳＬ下には、選択ゲートトランジスタＳのチャネルがそれぞれ形成されている。選択ゲートトランジスタＳのｎ型拡散領域１０１は、ソース線コンタクト４０およびビット線コンタクト４１にそれぞれ接続されている。図１（ａ）に示すように、これらのメモリセルトランジスタはアレイ状に配置され、メモリセルアレイ領域を構成している。
【００１５】
図２（ａ）に示すように、メモリセルトランジスタのワード線ＷＬは、半導体基板１００（素子領域２０）の上面にトンネル絶縁膜２１を介して電荷トラップ窒化膜３、パッド酸化膜４、電荷ブロック絶縁膜としてのＡｌ２Ｏ３膜１０、ゲート電極としてＴａＮ膜１１、多結晶シリコン膜１２、およびＮｉＳｉ膜１８が堆積されることにより構成されている。すなわち、メモリセルトランジスタは、Ｍｅｔａｌ（ゲート電極）−Ｏｘｉｄｅ（Ａｌ２Ｏ３）−Ｎｉｔｒｉｄｅ（電荷トラップ窒化膜）−Ｏｘｉｄｅ（トンネル絶縁膜）−Ｓｉｌｉｃｏｎ（半導体基板）構造になっている。
【００１６】
メモリセルトランジスタのワード線ＷＬおよび選択ゲートトランジスタの選択ゲート線ＳＬの側壁には二酸化シリコン膜１９が堆積されている。また、メモリセルトランジスタのワード線ＷＬおよび選択ゲートトランジスタの選択ゲート線ＳＬのスペースは、層間絶縁膜１７を用いて平坦化されている。
【００１７】
次に、図１（ｂ）および図２（ｂ）を用いて、周辺トランジスタの構造を説明する。
【００１８】
図１（ｂ）に示すように、周辺トランジスタが形成される周辺トランジスタ領域においては、半導体基板１００の主面に形成された素子分離領域に取り囲まれるように素子領域２０が形成されている。この素子領域２０には、周辺トランジスタのソース／ドレインとなるｎ型半導体領域１０１が複数個、互いに離間して形成されている。
【００１９】
素子領域２０および素子分離絶縁領域上には、離間したソース／ドレインの間に周辺トランジスタのゲート電極Ｇ４が配置されている。周辺トランジスタは、メモリセルアレイ領域の周辺に配置されている。
【００２０】
図２（ｂ）に示すように、周辺トランジスタは、半導体基板１００（素子領域２０）の上面にゲート酸化膜１を介して多結晶シリコン膜２およびＮｉＳｉ膜１８が順次堆積されることにより構成されている。この多結晶シリコン膜２およびＮｉＳｉ膜１８は、周辺トランジスタのゲート電極Ｇ４となる。また、素子分離領域２３は、半導体基板１００の主面に形成された素子分離溝２２内に素子分離絶縁膜２４が埋め込まれることにより構成されている。
【００２１】
周辺トランジスタのゲート電極Ｇ４の側壁には二酸化シリコン膜１９が堆積されている。また、周辺トランジスタのゲート電極Ｇ４のスペースは、層間絶縁膜１７を用いて平坦化されている。
【００２２】
次に、図１（ｃ）および図２（ｃ）を用いて、本実施形態のキャパシタ素子の構造を説明する。
【００２３】
キャパシタ素子が形成されるキャパシタ素子領域においては、半導体基板１００の主面に設けられた素子分離領域に取り囲まれるように素子領域２０が形成されている。この素子領域２０は、キャパシタ素子の下部電極Ｇ１となる。また、前記素子領域２０の上面には、ゲート絶縁膜１を介して、多結晶シリコン膜２が堆積されている。このゲート絶縁膜１は、前述の周辺トランジスタのゲート絶縁膜１と同一の膜である。また、この多結晶シリコン膜２は、前述の周辺トランジスタのゲート電極Ｇ４の一部である多結晶シリコン膜２と同一の膜種であり、キャパシタ素子の中間電極Ｇ２となる。
【００２４】
多結晶シリコン膜２の上面には、前述の選択ゲートトランジスタのゲート酸化膜（ＳＧ酸化膜）９、Ａｌ２Ｏ３膜１０、ＴａＮ膜１１、多結晶シリコン膜１２、ＮｉＳｉ膜１８が順次堆積されている。このＡｌ２Ｏ３膜１０は、前述のメモリセルトランジスタの電荷ブロック絶縁膜１０と同一の膜である。また、ＴａＮ膜１１、多結晶シリコン膜１２、ＮｉＳｉ膜１８は前述のメモリセルトランジスタのゲート電極と同一の膜であり、キャパシタ素子の上部電極Ｇ３となる。また、素子分離領域２３は、半導体基板１００の主面に形成された素子分離溝２２の中に素子分離絶縁膜２４が埋め込まれることにより構成されている。
【００２５】
キャパシタ素子は、下部電極Ｇ１である素子領域２０と中間電極Ｇ２である多結晶シリコン膜２とを第１のキャパシタ電極としゲート絶縁膜１を第１のキャパシタ絶縁膜とする第１のキャパシタ構造と、多結晶シリコン膜２(中間電極Ｇ２)とＴａＮ膜１１、多結晶シリコン膜１２、ＮｉＳｉ膜１８（上部電極Ｇ３）とを第２のキャパシタ電極とし、ＳＧ酸化膜９、Ａｌ２Ｏ３膜１０とを第２のキャパシタ絶縁膜とする第2のキャパシタ構造とを有する。通常は、前記第1のキャパシタ構造と第2のキャパシタ構造を合わせて、下部電極Ｇ１と上部電極Ｇ３とを同電位のノード、中間電極Ｇ２を対向するノードとした一つのキャパシタ素子として用いられる。キャパシタ素子の側壁には二酸化シリコン膜１９が堆積されている。また、キャパシタ素子の周囲は層間絶縁膜１７を用いて平坦化されている。
【００２６】
次に、本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造方法を図３から図１１までの工程断面図を参照して説明する。図３（ａ）〜図１１（ａ）はそれぞれ図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた工程断面図、図３（ｂ）〜図１１（ｂ）はそれぞれ図１（ｂ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた工程断面図、図３（ｃ）〜図１１（ｃ）はそれぞれ図１（ｃ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた工程断面図である。
【００２７】
まず、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの半導体基板１００の上にウェルおよびチャネルイオン注入のための犠牲酸化膜（不図示）を形成する。次に、フォトリソグラフィ技術を用いて犠牲酸化膜上にフォトレジスト（不図示）を形成した後、このフォトレジストをマスクとして、ボロン（Ｂ）のイオン注入を行う。
【００２８】
次に、図３に示すように、フォトレジストおよび犠牲酸化膜を剥離した後、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの半導体基板１００の上にゲート絶縁膜１を形成する。次に、ゲート絶縁膜上に、多結晶シリコン膜２を堆積する。次に、多結晶シリコン膜２上にフォトレジスト５０１を塗布した後、フォトリソグラフィ技術によりメモリセルアレイ領域のフォトレジストのみを開口する。図３は、この工程終了時の断面図である。
【００２９】
次に、フォトレジストをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって、メモリセルアレイ領域の多結晶シリコン膜２およびゲート絶縁膜１をエッチングし、半導体基板１００を露出する。その後、フォトレジスト５０１を剥離する。
【００３０】
次に、図４に示すように、メモリセルアレイ領域の半導体基板１００上およびキャパシタ素子領域、周辺トランジスタ領域の多結晶シリコン膜２の上にトンネル絶縁膜２１を形成する。次に、トンネル絶縁膜２１の上に、電荷トラップ窒化膜３、パッド酸化膜４、非晶質シリコン膜５を堆積する。次に、非晶質シリコン膜５上にフォトレジスト５０３を塗布した後、フォトリソグラフィ技術によりメモリセルアレイ領域以外のフォトレジストを開口する。図４は、この工程終了時の断面図である。
【００３１】
次に、フォトレジスト５０３をマスクとして、ＲＩＥ法によって、キャパシタ素子領域および周辺トランジスタ領域の非晶質シリコン膜５をエッチングして、キャパシタ素子領域および周辺トランジスタ領域の非晶質シリコン膜５の上面の高さをメモリセルアレイ領域の非晶質シリコン膜５の上面の高さに揃える。その後、フォトレジスト５０３を剥離する。
【００３２】
次に、図５に示すように、非晶質シリコン膜５の上に、パッド窒化膜６、マスクＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜７、マスク窒化膜８、非晶質シリコン膜２６を堆積する。
【００３３】
次に、非晶質シリコン膜２６の上にフォトレジスト（不図示）を塗布した後、フォトリソグラフィ技術によりキャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの素子領域２０の形状にフォトレジストを加工し、そのフォトレジストをマスクとして、ＲＩＥ法によってキャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの非晶質シリコン膜２６、マスク窒化膜８、マスクＴＥＯＳ膜７をエッチングし、フォトレジストを剥離する。続いて、非晶質シリコン膜２６、マスク窒化膜８、マスクＴＥＯＳ膜７をマスクとして、ＲＩＥ法によって、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれのパッド窒化膜６、非晶質シリコン膜５、パッド酸化膜４、電荷トラップ窒化膜３、多結晶シリコン膜２、ゲート絶縁膜１、半導体基板１００をそれぞれエッチングして、半導体基板１００に素子分離領域の素子分離溝２２（図２参照）を形成する（素子領域形成工程）。この素子分離溝の形成時に残ったマスクＴＥＯＳ膜７は後処理のウェット工程にて除去される。
【００３４】
次に、素子分離溝２２の中にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｒａｓｍａ）法による酸化シリコン膜等の素子分離絶縁膜２４（図２参照）を堆積し、パッド窒化膜６をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって素子分離絶縁膜２４の平坦化を行う。
【００３５】
なお、素子領域２０のパターン形成の際に、メモリセルアレイ領域でフォトリソグラフィ技術の解像限界以下の微細パターンを作るために、側壁加工プロセスを用いてもよい。
【００３６】
次に、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれについて、ＲＩＥ法によって素子分離絶縁膜２４を非晶質シリコン膜５と同じ高さまでエッチバックした後、燐酸等を用いたウェット工程によってパッド窒化膜６を、ＲＩＥ法によって非晶質シリコン膜５を剥離する。
【００３７】
次に、図６に示すように、パッド酸化膜４上に、フォトレジスト５０５を塗布した後、フォトリソグラフィ技術によりメモリセルアレイ領域以外のフォトレジストを開口する。
【００３８】
フォトレジスト５０５をマスクとして、ＲＩＥ法により、メモリセルアレイ領域以外のパッド酸化膜４、電荷トラップ窒化膜３をエッチングする。なお、この際、選択ゲートトランジスタ領域に形成されていたトンネル絶縁膜も除去される。その後、フォトレジスト５０５を剥離する。
【００３９】
次に、図７に示すように、選択ゲートトランジスタ形成領域に熱酸化法によって選択ゲートトランジスタのゲート絶縁膜（ＳＧゲート絶縁膜）９を形成する。この際、キャパシタ素子領域および周辺トランジスタ領域の多結晶シリコン膜２上にもＳＧゲート絶縁膜９が形成される。次に、キャパシタ素子領域および周辺トランジスタ領域のＳＧゲート絶縁膜９上およびメモリセルアレイ領域のパッド酸化膜４上にＡｌ２Ｏ３膜１０、ＴａＮ膜１１、多結晶シリコン膜１２を順次堆積する。次に、多結晶シリコン膜１２上に、フォトレジスト５０７を塗布した後、フォトリソグラフィ技術により周辺トランジスタ領域のフォトレジスト５０７を開口する。
【００４０】
次に、フォトレジスト５０７をマスクとして、ＲＩＥ法により、周辺トランジスタ領域の多結晶シリコン膜１２、ＴａＮ膜１１、Ａｌ２Ｏ３膜１０、ＳＧゲート絶縁膜９をエッチングする。その後、フォトレジスト５０７を剥離する。
【００４１】
次に、図８に示すように、周辺トランジスタ領域の多結晶シリコン膜２の上面、キャパシタ素子領域およびメモリセルアレイ領域の多結晶シリコン膜１２の上面に多結晶シリコン膜１３、パッド窒化膜１４、マスクＴＥＯＳ膜１５、非晶質シリコン膜１６を順次堆積する。
【００４２】
次に、非晶質シリコン膜１６の上にフォトレジスト（不図示）を塗布した後、フォトリソグラフィ技術によりフォトレジストをキャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれのゲート電極の形状に加工する。次に、前記フォトレジストをマスクとして、ＲＩＥ法によって非晶質シリコン膜１６、マスクＴＥＯＳ膜１５をエッチングし、フォトレジストを剥離する。続いて、非晶質シリコン膜１６とマスクＴＥＯＳ膜１５をマスクとして、ＲＩＥ法によって、パッド窒化膜１４をエッチングする（ゲート電極形成工程）。
【００４３】
次に、図９に示すように、パッド窒化膜１４の上にフォトレジスト５０９を塗布し、フォトリソグラフィ技術により、周辺トランジスタ領域以外のフォトレジスト５０９を開口する。周辺トランジスタ領域以外のメモリセルアレイ領域およびキャパシタ素子領域では、パッド窒化膜１４をマスクとして、多結晶シリコン膜１３および１２、ＴａＮ膜１１、Ａｌ２Ｏ３膜１０、ＳＧ酸化膜９（キャパシタ素子領域の場合）を、または多結晶シリコン膜１３および１２、ＴａＮ膜１１、Ａｌ２Ｏ３膜１０、パッド酸化膜４、電荷トラップ窒化膜３（メモリセルアレイ領域の場合）をエッチングする。エッチング終了後、フォトレジスト５０９を剥離する。
【００４４】
次に、図１０に示すように、半導体基板１００上にフォトレジスト５１１を塗布し、フォトリソグラフィ技術により、周辺トランジスタ領域のフォトレジスト５１１を開口する。周辺トランジスタ領域では、パッド窒化膜１４をマスクとして、多結晶シリコン膜１３および多結晶シリコン膜２をエッチングする。エッチング終了後、フォトレジスト５１１を剥離する。図１１は、本工程終了後の断面図である。
【００４５】
なお、各ゲート電極パターン形成の際に、メモリセルアレイ領域でフォトリソグラフィ技術の解像限界以下の微細パターンを作るために、側壁加工プロセスを用いてもよい。
【００４６】
キャパシタ素子においては、図９のメモリセルトランジスタのゲート電極最終加工工程で多結晶シリコン膜２がエッチングされていないため、図１０の周辺トランジスタのゲート電極最終加工工程では、多結晶シリコン膜２はフォトレジスト５１１で覆われずにエッチングされなければならない。しかし、多結晶シリコン膜２はキャパシタ素子の中間電極Ｇ２であるから、コンタクトを配置して電位を与えるために、コンタクトが配置される部分をフォトレジストで覆ってエッチングを受けないようにする必要がある。そこで、素子領域形成工程、ゲート電極形成工程、メモリセルトランジスタのゲート電極最終加工工程、周辺トランジスタのゲート電極最終加工工程の各工程におけるキャパシタ素子のフォトレジストパターンの平面図は図１２のようになる。素子領域形成工程と周辺トランジスタのゲート電極最終加工工程におけるフォトレジストパターンの重なりからゲート電極形成工程のフォトレジストパターンを除いた部分が、キャパシタ素子の中間電極Ｇ２でコンタクトが配置される部分となる。
【００４７】
次に、図２に示すように、ソース／ドレイン拡散領域１０１形成のための側壁となる二酸化シリコン膜１９を各ゲート電極上に堆積し、ソース／ドレイン拡散領域１０１形成のためのイオン注入を行う。次に、層間絶縁膜１７を堆積して、キャップ窒化膜１４をストッパーとしてＣＭＰ法による層間絶縁膜１７の平坦化を行う。次に、各ゲート電極上のキャップ窒化膜１４をＲＩＥ法によって除去して、多結晶シリコン膜１３を露出する。次に、多結晶シリコン膜１３上にＮｉを堆積して、３５０℃から５００℃程度のアニールを行い、多結晶シリコン膜１３の一部をシリサイド化し、ＮｉＳｉ膜１８を形成する。図２は、このシリサイド化工程終了時点での断面図である。
【００４８】
なお、多結晶シリコン膜１３をシリサイド化するための金属は、Ｃｏ、Ｗ、Ｔｉなど、シリコンと反応して低抵抗のシリサイドを形成するならば、どのような金属でもよい。
【００４９】
次に、ＮｉＳｉ膜１８上に層間絶縁膜を堆積して、ＣＭＰにより平坦化を行う。通常のＮＡＮＤ型フラッシュメモリ作成工程と同様に、ビット線コンタクト、周辺コンタクト、ビット線等の配線層を形成して、ＮＡＮＤ型フラッシュメモリが作成される。
【００５０】
以上のように、本発明の第1の実施形態に係るＮＡＮＤ型フラッシュメモリによれば、ＭＯＮＯＳ型メモリセルを採用しながらも、中間電極Ｇ２を有するキャパシタ素子によって単位面積当たりの容量が増加するので、キャパシタ素子の占有面積が低減できる。
【００５１】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリについて説明する。
【００５２】
図１３は、本発明の第2の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの断面図である。この実施形態は、基本的な構成は第1の実施形態と同じであるが、キャパシタ素子領域の半導体基板１００をＲＩＥ法によってエッチングした後にキャパシタ素子を形成することを特徴とする。
【００５３】
本発明のキャパシタ素子の構造は、メモリセルトランジスタに周辺トランジスタの多結晶シリコン膜２を追加した積層構造のようになっているために、メモリセルトランジスタのゲート電極よりもキャパシタ素子（ゲート絶縁膜１、中間電極Ｇ２、ＳＧ酸化膜９、Ａｌ２Ｏ３膜１０、上部電極Ｇ３の積層構造）のゲート電極の高さが高くなっている。しかし、キャパシタ素子部分の半導体基板１００を多結晶シリコン膜２と電荷トラップ窒化膜３の厚さの差分だけあらかじめエッチングしておけば、キャパシタ素子領域とメモリセルトランジスタ領域でキャップ窒化膜１４の上面の高さがほぼ同程度となる。こうすることにより、層間絶縁膜１７の平坦化工程が容易となるという効果が得られる。
【００５４】
次に、本発明の第２の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造方法を図１４と図１５の工程断面図を参照して説明する。
【００５５】
まず、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの半導体基板１００の上に犠牲酸化膜（不図示）を形成する。次に、フォトレジスト（不図示）を塗布した後に、フォトリソグラフィ技術によってキャパシタ素子領域のフォトレジストを開口する。このフォトレジストをマスクとして、半導体基板１００をＲＩＥ法によってエッチングする。エッチング量は、例えば、多結晶シリコン膜２の膜厚が３５ｎｍ、電荷トラップ窒化膜３の膜厚が５ｎｍの場合には３０ｎｍ程度となる。
【００５６】
次に、フォトレジストおよび犠牲酸化膜を剥離し、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの半導体基板１００上に再度犠牲酸化膜を形成する。フォトリソグラフィ技術を用いて犠牲酸化膜上にフォトレジスト（不図示）を形成した後、このフォトレジストをマスクとして、ボロン（Ｂ）のイオン注入を行う。
【００５７】
次に、フォトレジストおよび犠牲酸化膜を剥離した後、キャパシタ素子領域、メモリセルアレイ領域、周辺トランジスタ領域それぞれの半導体基板１００の上にゲート絶縁膜１を形成する。次に、ゲート絶縁膜１上に、多結晶シリコン膜２を堆積する。次に、多結晶シリコン膜２上にフォトレジスト５０１を塗布した後、フォトリソグラフィ技術によりメモリセル部分のフォトレジストのみを開口する。図１４は、この工程終了時の断面図である。
【００５８】
以後の工程は実施例1と同様に行う。電荷トラップ窒化膜剥離工程終了後はメモリセルアレイ領域のパッド酸化膜４とキャパシタ素子領域の多結晶シリコン膜２の上面の高さがほぼ同じとなる。図１５に示すように、周辺トランジスタ領域のＡｌ２Ｏ３等剥離工程時は多結晶シリコン膜１２の上面の高さがキャパシタ素子領域とメモリセルアレイ領域とでほぼ同じとなる。
【００５９】
以上のように、本発明の第2の実施形態に係るＮＡＮＤ型フラッシュメモリによれば、キャパシタ素子領域の半導体基板１００を多結晶シリコン膜２と電荷トラップ窒化膜３の厚さの差分だけあらかじめエッチングすることにより、ゲート電極形成後にキャパシタ素子領域とメモリセルアレイ領域でキャップ窒化膜１４の上面の高さがほぼ同程度となり、層間絶縁膜１７の平坦化工程が容易になるという効果が得られる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの平面図である。
【図２】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの断面図で、図２（ａ）は図１（ａ）のＡ−Ａ線に沿った断面図、図２（ｂ）は図１（ｂ）のＢ１−Ｂ１線に沿った断面図、図２（ｃ）は図１（ｃ）のＣ１−Ｃ１線に沿った断面図である。
【図３】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その１）で、図３（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図３（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図３（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図４】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その２）で、図４（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図４（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図４（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図５】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その３）で、図５（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図５（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図５（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図６】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その４）で、図６（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図６（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図６（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図７】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その５）で、図７（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図７（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図７（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図８】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その６）で、図８（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図８（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図８（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図９】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その７）で、図９（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図９（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図９（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図１０】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その８）で、図１０（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図１０（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図１０（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図１１】本発明の第１の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その９）で、図１１（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図１１（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図１１（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図１２】本発明の第1の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリのキャパシタ素子の上面図である。
【図１３】本発明の第２の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの断面図で、図１３（ａ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１３（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った断面図、図１３（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った断面図である。
【図１４】本発明の第２の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その１）で、図１４（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図１４（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図１４（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【図１５】本発明の第２の実施形態に係るＭＯＮＯＳ型メモリセルを備えたＮＡＮＤ型フラッシュメモリの製造を示す工程断面図（その２）で、図１５（ａ）は図１（ａ）のＡ−Ａ線に沿った工程断面図、図１５（ｂ）は図１（ｂ）のＢ−Ｂ線に沿った工程断面図、図１５（ｃ）は図１（ｃ）のＣ−Ｃ線に沿った工程断面図である。
【符号の説明】
【００６１】
１  ゲート絶縁膜
２、１２、１３  多結晶シリコン膜
３  電荷トラップ窒化膜
４  パッド酸化膜
５、１６、２６  非晶質シリコン膜
６  パッド窒化膜
７、１５  マスクＴＥＯＳ膜
８  マスク窒化膜
９  ＳＧ酸化膜
１０  Ａｌ２Ｏ３膜
１１  ＴａＮ膜
１４  キャップ窒化膜
１７  層間絶縁膜
１８  ＮｉＳｉ膜
１９  二酸化シリコン膜
２０  素子領域
２１  トンネル絶縁膜
２２  素子分離溝
２３  素子分離絶縁領域
２４  素子分離絶縁膜
３０  素子領域形成工程のフォトレジストパターン
３１  ゲート電極形成工程のフォトレジストパターン
３２  メモリセルトランジスタのゲート電極最終加工工程のフォトレジストの開口部
３３  周辺トランジスタのゲート電極最終加工工程のフォトレジストパターン
１００  半導体基板（ｐ−ｓｕｂ）／Ｐ−ｗｅｌｌ
１０１  ｎ型拡散領域
５０１、５０３、５０５、５０７、５０９、５１１  フォトレジスト
Ｇ１  キャパシタ素子の下部電極
Ｇ２  キャパシタ素子の中間電極
Ｇ３  キャパシタ素子の上部電極
Ｇ４  周辺トランジスタのゲート電極
Ｃ  メモリセルトランジスタ
Ｓ  選択ゲートトランジスタ
ＷＬ  メモリセルトランジスタのワード線（ゲート電極）
ＳＬ  選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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