(57)【要約】【課題】処理速度の低下を招くことなく、リフレッシュ動作及びデータアクセス動作の衝突による不具合を確実に防止する。【解決手段】本発明に係る半導体記憶装置１は、メモリバンク２毎に、リフレッシュ動作を優先的に行うリフレッシュタイミングと、データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号に対応させて設定するタイミング割当手段２と、リフレッシュタイミング中にデータアクセス動作の要求があった場合に、データアクセス動作の開始をデータアクセスタイミングが開始されるまで待機させ、データアクセスタイミング中にリフレッシュ動作の要求があった場合に、リフレッシュ動作の開始をリフレッシュタイミングが開始されるまで待機させる待機手段４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データを保持するリフレッシュ動作が必要な複数のメモリセルを備え、前記リフレッシュ動作、及び前記データの読み出し／書き込みを行うデータアクセス動作を、複数の前記メモリセルからなるメモリバンク毎に行う半導体記憶装置であって、
前記メモリバンク毎に、前記リフレッシュ動作を優先的に行うリフレッシュタイミングと、前記データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号に対応させて設定するタイミング割当手段と、
前記リフレッシュタイミング中に前記データアクセス動作の要求があった場合に、該データアクセス動作の開始を、前記データアクセスタイミングが開始されるまで待機させ、前記データアクセスタイミング中に前記リフレッシュ動作の要求があった場合に、該リフレッシュ動作の開始を、前記リフレッシュタイミングが開始されるまで待機させる待機手段と、
を備える半導体記憶装置。
【請求項２】
前記リフレッシュタイミング及び前記データアクセスタイミングは、それぞれ前記クロック信号の複数エッジ分の期間が交互に繰り返されるように割り当てられてなる、
請求項１記載の半導体記憶装置。
【請求項３】
データを保持するリフレッシュ動作が必要な複数のメモリセルを備え、前記リフレッシュ動作、及び前記データの読み出し／書き込みを行うデータアクセス動作を、複数の前記メモリセルからなるメモリバンク毎に行う半導体記憶装置の制御方法であって、
前記メモリバンク毎に、前記リフレッシュ動作を優先的に行うリフレッシュタイミングと、前記データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号のエッジに対応させて設定するステップと、
前記リフレッシュタイミング中に前記データアクセス動作の要求があった場合に、該データアクセス動作の開始を、前記データアクセスタイミングが開始されるまで待機させるステップと、
前記データアクセスタイミング中に前記リフレッシュ動作の要求があった場合に、該リフレッシュ動作の開始を、前記リフレッシュタイミングが開始されるまで待機させるステップと、
を備える半導体記憶装置の制御方法。
【請求項４】
前記リフレッシュタイミング及び前記データアクセスタイミングは、それぞれ複数エッジ分の時間が交互に繰り返されるように割り当てられてなる、
請求項３記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にＤＲＡＭ(Dynamic Random Access Memory)セルを用いた疑似ＳＲＡＭ(Static Random Access Memory)において、リフレッシュ動作とデータアクセス動作との干渉を防止する技術に関するものである。
【背景技術】
【０００２】
近年、データ保持にリフレッシュ動作を必要とするＤＲＡＭセルによりメモリセルアレイを構成しＳＲＡＭとして機能させる疑似ＳＲＡＭが、安価、大容量化等の利点から、多く利用されている。しかしながら、疑似ＳＲＡＭは、ＳＲＡＭに比べて処理速度が低速であるという欠点も有する。また、疑似ＳＲＡＭには、リフレッシュ動作と、読み出し／書き込み等の通常のデータアクセス動作との干渉を避けるため、両動作の実行順を調整する手段が必要である。この調整に不備があると、例えばデータアクセス動作が集中するメモリバンクに対して十分なリフレッシュ動作が行われず、データが消失する等の不具合が生ずる可能性がある。
【０００３】
以下に、疑似ＳＲＡＭに関する先行技術を挙げる。特許文献１において、メモリセルのデータ保持の限界時間を計時する１つの計時手段と、メモリバンク毎にリフレッシュされたことを示すリフレッシュ情報を記憶する記憶回路と、メモリバンク内のリフレッシュアドレスを指示するリフレッシュアドレス指示手段と、指示されたリフレッシュアドレスに従ってメモリバンク毎にリフレッシュ動作を制御すると共に、このデータ保持の限界時間毎に、リフレッシュ情報からリフレッシュされていないメモリバンクを検出し、その検出したメモリバンクに対してリフレッシュ動作を行うように制御するリフレッシュ制御手段とを備える半導体記憶装置が開示されている。
【０００４】
特許文献２において、テスト時に、第１のモードでは、リフレッシュ動作をリード／ライト動作（通常のデータアクセス動作）の直前に発生させ、レイテンシを常に第１の固定値に設定し、第２のモードでは、リフレッシュ動作をリード／ライト動作の直後に発生させ、レイテンシを常に第２の固定値に設定する制御回路を備える半導体記憶装置が開示されている。
【０００５】
特許文献３において、リフレッシュの実行を指示する実行指示手段と、リフレッシュするメモリセルのロウアドレスを指定するアドレス指定手段と、実行指示手段からリフレッシュの実行を指示されると、アドレス指定手段により指定されたロウアドレスのメモリセルをリフレッシュする実行手段とを備えるＤＲＡＭが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−７０５４号公報
【特許文献２】特開２００６−５９４８９号公報
【特許文献３】特開２００２−２９８５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に係る半導体記憶装置においては、リフレッシュ情報からリフレッシュされていないメモリバンクを検出し、そのメモリバンクに対してリフレッシュ動作を行うという動作が、高速動作を阻害する要因となる。また、データアクセス動作とリフレッシュ動作とを異なるメモリバンクに行うため、データアクセス動作が特定のメモリバンクに集中した場合、そのメモリバンクに対するリフレッシュが行われない状況が発生する可能性があるため、データアクセス動作に制限をかける必要がある。
【０００８】
また、上記特許文献２に係る半導体記憶装置においては、テスト方法として、リフレッシュ動作を実行するタイミングとデータアクセス（読み取り／書き込み）動作を実行するタイミングとをあえて近づける手段を備えるものであり、実使用時における両動作の実行順を的確に調整する点、又処理速度を向上させる点において、改善の余地がある。
【０００９】
また、上記特許文献３に開示される構成は、ＳＲＡＭの１動作サイクル内に、通常のアクセスとリフレッシュとを逐次行う手段を備えるものであり、両動作の実行順を的確に調整する点、又処理速度を向上させる点において、改善に貢献するものではない。
【課題を解決するための手段】
【００１０】
上記課題の解決を図る本発明は、データを保持するリフレッシュ動作が必要な複数のメモリセルを備え、前記リフレッシュ動作、及び前記データの読み出し／書き込みを行うデータアクセス動作を、複数の前記メモリセルからなるメモリバンク毎に行う半導体記憶装置であって、前記メモリバンク毎に、前記リフレッシュ動作を優先的に行うリフレッシュタイミングと、前記データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号のエッジに対応させて設定するタイミング割当手段と、前記リフレッシュタイミング中に前記データアクセス動作の要求があった場合に、該データアクセス動作の開始を、前記データアクセスタイミングが開始されるまで待機させ、前記データアクセスタイミング中に前記リフレッシュ動作の要求があった場合に、該リフレッシュ動作の開始を、前記リフレッシュタイミングが開始されるまで待機させる待機手段とを備えるものである。
【００１１】
上記本発明により、リフレッシュ動作の優先期間（リフレッシュタイミング）と、データアクセス動作の優先期間（データアクセスタイミング）とが、データバンク毎に、クロック信号に対応するように設定される。そして、リフレッシュ動作及びデータアクセス動作は、それぞれ自らの優先期間になるまで待機する。これにより、ＣＰＵからのリフレッシュ要求及びデータアクセス要求が重なることによる不具合を的確に防止することができる。また、メモリバンク毎のリフレッシュ実行状態を確認する等の処理を不要とすることができるので、処理速度の向上を図ることができる。
【００１２】
また、本発明は、データを保持するリフレッシュ動作が必要な複数のメモリセルを備え、前記リフレッシュ動作、及び前記データの読み出し／書き込みを行うデータアクセス動作を、複数の前記メモリセルからなるメモリバンク毎に行う半導体記憶装置の制御方法であって、前記メモリバンク毎に、前記リフレッシュ動作を優先的に行うリフレッシュタイミングと、前記データアクセス動作を優先的に行うデータアクセスタイミングとを、クロック信号のエッジに対応させて設定するステップと、前記リフレッシュタイミング中に前記データアクセス動作の要求があった場合に、該データアクセス動作の開始を、前記データアクセスタイミングが開始されるまで待機させるステップと、前記データアクセスタイミング中に前記リフレッシュ動作の要求があった場合に、該リフレッシュ動作の開始を、前記リフレッシュタイミングが開始されるまで待機させるステップとを備えるものである。
【００１３】
上記方法による作用効果は、上記装置と同様である。
【発明の効果】
【００１４】
上記本発明によれば、メモリバンク毎にリフレッシュ動作とデータアクセス動作との実行順を効率的に調整することができる。これにより、処理速度の低下を招くことなく、リフレッシュ動作及びデータアクセス動作の衝突による不具合を確実に防止することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態に係る半導体記憶装置の構成を示す機能ブロック図である。
【図２】図２は、リフレッシュタイミング及びデータアクセスタイミングの割当方法の基本概念を示している。
【図３】図３は、８つのメモリバンクを備えるメモリにおいて、クロック信号に対してナンバリングを行った状態の例を示す図である。
【図４】図４は、図３に示す８つのメモリバンクのうち１つのメモリバンクに着目して基本動作の一手順を説明するための図である。
【図５】図５は、ナンバ２に対応するクロックエッジにおいて、データアクセス要求があった場合の動作を示す図である。
【図６】図６は、ナンバ１に対応するクロックエッジにおいて、リフレッシュ要求及びデータアクセス要求の両方がなされた場合の動作を示す図である。
【図７】図７は、１つのメモリバンクに着目し、図４〜図６に係る動作を纏めて表現した図である。
【図８】図８は、クロック信号のサイクルが、図７に示すクロック信号の倍である場合の動作を示す図である。
【図９】図９は、アドレスの選択をタイミング制御信号に基づいて実施する構成例を示す図である。
【図１０】図１０は、ナンバ１に対応するクロックエッジにおいてリフレッシュ要求がなされ、ナンバ１〜４に対応するクロックエッジにおいてデータアクセス要求がなされた場合において、それぞれナンバ５に対応するクロックエッジまでのＷＡＩＴ時間の設定状態を示す図である。
【図１１】図１１は、リフレッシュタイミングの基準クロックにおいてリフレッシュ要求がなされた際、データアクセス要求がなされた場合のＷＡＩＴ時間の設定状態を示す図である。
【図１２】図１２は、ＩＤＬＥ中にデータアクセス要求がなされた場合のＷＡＩＴ時間の設定状態を示す図である。
【図１３】図１３は、リフレッシュ要求前のサイクルになされたデータアクセス要求がくい込んだ場合を纏めて表現する図である。
【図１４】図１４は、実動作でリフレッシュ要求を行う基準クロックを決定する演算式に基づいて、ＨＯＬＤに対する分解能を表現する図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下に、添付した図面を参照して本発明の実施の形態を説明する。図１は、本実施の形態に係る半導体記憶装置１の構成を示す機能ブロック図である。本実施の形態に係る半導体記憶装置１は、ＤＲＡＭセルを用いた疑似ＳＲＡＭであって、メモリバンク２と、タイミング割当手段３と、待機手段４とを備える。
【００１７】
メモリバンク２は、複数のメモリセルからなるアクセス単位である。各メモリセルは、データを保持するためのリフレッシュ動作を必要とするＤＲＡＭの構成を備える。メモリセルアレイ全体は、複数のメモリバンク２−０，２−１，・・，２−ｎにより区画される。リフレッシュ動作、及びデータの読み出し／書き込みを行うデータアクセス動作は、図示しないＣＰＵ（外部システムを含む）からの要求信号に基づいて、メモリバンク２−０，２−１，・・，２−ｎ毎に行われる。
【００１８】
タイミング割当手段３は、各メモリバンク２−０，２−１，・・，２−ｎに対し、リフレッシュ動作を優先的に行うリフレッシュタイミングと、データアクセス動作を優先的に行うデータアクセスタイミングとを、所定のクロック信号に対応させて設定する。タイミング割当手段３は、周知の発振回路、適宜の論理回路の組み合わせによるハードウェア的手段、又はプロセッサ、制御プログラム等を用いたソフトウェア的手段により、構築することができる。
【００１９】
待機手段４は、あるメモリバンク２に対して、タイミング割当手段３により設定されたリフレッシュタイミング中にデータアクセス動作の要求があった場合に、このデータアクセス動作の開始を、データアクセスタイミングが開始されるまで待機させる。逆に、あるメモリバンク２に対して、タイミング割当手段３により設定されたデータアクセスタイミング中にリフレッシュ動作の要求があった場合に、このリフレッシュ動作の開始を、リフレッシュタイミングが開始されるまで待機させる。待機手段４は、適宜の論理回路の組み合わせによるハードウェア的手段、又はプロセッサ、制御プログラム等を用いたソフトウェア的手段により、構築することができる。
【００２０】
図２は、タイミング割当手段３によるリフレッシュタイミング及びデータアクセスタイミングの割当方法の基本概念を示している。同図において、クロック信号ＣＬＫ、タイミング制御信号ＲＥＡＤＹ０〜３、ナンバリングＮＵＭ０〜３が示されている。クロック信号ＣＬＫは、所定の発信回路から発信される基準となる信号である。ここでは、４つのメモリバンク２−０，２−１，２−２，２−３を備える場合を例とする。ＭＲＳ(Mode Resister Signal)は、動作モードを設定するモードレジスタの入力タイミングを示している。
【００２１】
タイミング制御信号ＲＥＡＤＹ０〜３は、各メモリバンク２−０，２−１，２−２，２−３に対応するリフレッシュタイミング及びデータアクセスタイミングを決定する信号である。各タイミング制御信号ＲＥＡＤＹ０〜３がＨの時に、リフレッシュ動作を優先するリフレッシュタイミングとなり、Ｌの時に、データアクセス動作を優先するデータアクセスタイミングとなる。
【００２２】
ナンバリングＮＵＭ０〜３は、各タイミング制御信号ＲＥＡＤＹ０〜３と、クロック信号ＣＬＫのエッジ位置との関係を定義するものである。各ナンバリングＮＵＭ０〜３は、クロック信号のエッジに対応して、ナンバ１〜８を繰り返して割り当てるものであり、本実施の形態においては、各ナンバ１〜８は各ナンバリングＮＵＭ０〜３の間で１クロックづつずれている。また、本実施の形態では、ナンバ１〜４に対応するクロックエッジの期間が、タイミング制御信号ＲＥＡＤＹ０〜３がＨ、即ちリフレッシュタイミングとなるように定義される。また、ナンバ５〜８に対応するクロックエッジの期間が、タイミング制御信号ＲＥＡＤＹ０〜３がＬ、即ちデータアクセスタイミングとなるように定義される。
【００２３】
例えば、ナンバ１に対応するクロックエッジで、リフレッシュ要求と同時にデータアクセス要求があった場合には、ナンバ５に対応するクロックエッジまで、即ち４クロック分、データアクセス要求に係る信号をＷＡＩＴ状態とする。また、ナンバ１でリフレッシュ要求があり、ナンバ２でデータアクセス要求があった場合には、データアクセス要求を３クロック分、ＷＡＩＴ状態とする。ナンバ２〜４のタイミングでリフレッシュ要求があった場合については、後述する。
【００２４】
ナンバ５〜８に対応する期間、即ちデータアクセスタイミングになされたリフレッシュ要求は、禁止される。また、ナンバ５〜８に対応する期間にデータアクセス要求がなされ、且つナンバ１に対応するクロックエッジがくるまで、即ち再びリフレッシュタイミングが開始されるまでの期間に、データアクセス動作が終了しない場合には、このデータアクセス動作が終了するまでリフレッシュ要求に係る信号をＷＡＩＴ状態とする。
【００２５】
上記のように、予めメモリバンク２−０，２−１，・・，２−ｎ毎にリフレッシュタイミングとデータアクセスタイミングとをクロック信号ＣＬＫに対応させてスケジューリングしておくことにより、ランダムアクセスメモリにおいていつ入力されるか不明確なデータアクセス要求がリフレッシュ要求と干渉し合うことを防止することができる。
【００２６】
また、動作の順位付け（リフレッシュかデータアクセスか）を、タイミング制御信号ＲＥＡＤＹ０〜３を用いて決定することにより、実際にリフレッシュ要求が発生するクロックエッジの前（又はそれ以前）のサイクルに遡って、予め内部の動作モードを決定しておくことができる。
【００２７】
尚、上述の例では、ナンバリングＮＵＭ０〜３のナンバ列を１〜８とし、８クロック毎にタイミング制御信号ＲＥＡＤＹ０〜３をＨにし、ナンバ１のクロックエッジからリフレッシュタイミングが開始するようになされているが、８クロック毎にするか否かは、メモリセルのＨＯＬＤ実力やそれに見合うシステム要求に基づいて、適宜変更されるべき事項である。
【００２８】
また、ＭＲＳの起点は、電源投入時のＰｏｗｅｒＯＮ検知信号、ＰＬＬ(Phase Locked Loop)のセット信号、又は外部からのＲＥＳＥＴ信号等の内部動作のイニシャルに関わる信号であってもよい。
【００２９】
図３は、８つのメモリバンクＢＡＮＫ０〜７（図１中２−０，２−１，・・，２−７）を備える同期式メモリにおいて、クロック信号ＣＬＫに対してナンバリングを行った状態の例を示している。
【００３０】
図４は、図３に示す８つのメモリバンクＢＡＮＫ０〜７のうち５番目のメモリバンクＢＡＮＫ４に着目し、基本動作の一手順を説明するものである。ナンバ１〜４の期間が、リフレッシュ動作を優先するリフレッシュタイミングであり、ナンバ５〜８の期間が、データアクセス動作を優先するデータアクセスタイミングである。図４は、ナンバ７に対応するクロックエッジにおいて、データアクセス要求がなされた場合を示している。この場合、データアクセスタイミング開始の基準となるナンバ５に対応するクロックエッジから２クロック分経過しており、この２クロック分を後に使用するＷＡＩＴ時間として保持する。そして、リフレッシュタイミング開始の基準となるナンバ１に対応するクロックエッジにおいてリフレッシュ要求がなされた場合、先に保持したＷＡＩＴ時間に基づいて、このリフレッシュ要求に係る信号を２クロック分待機させる。また、リフレッシュ要求がないＮＯＰ(No Operation)の場合には、保持するＷＡＩＴ時間を１クロック分とする。データアクセスタイミングにおけるデータアクセス要求についても同様である。
【００３１】
図５は、ナンバ２に対応するクロックエッジ（リフレッシュタイミング中）において、データアクセス要求があった場合を示している。この場合、ナンバ１に対応するクロックエッジにおいてリフレッシュ要求がなされていた場合、データアクセス要求は、ナンバ５に対応するクロックエッジまでの３クロック分をＷＡＩＴ時間として待機する。
【００３２】
図６は、ナンバ１に対応するクロックエッジにおいて、リフレッシュ要求及びデータアクセス要求の両方がなされた場合を示している。この場合、基本的には上述した図５と同様の動作となる。
【００３３】
図７は、メモリバンクＢＡＮＫ４に着目し、図４〜図６を纏めたものである。同図において、メモリアクセスタイムｔＲＣが示されている。また、同図において、ナンバ１に対応するクロックエッジでリフレッシュ要求がなされた場合、及びナンバ１〜８それぞれに対応するクロックエッジでデータアクセス要求がなされた場合のＷＡＩＴ時間が示されている。
【００３４】
図８は、クロック信号ＣＬＫのサイクルｔＣＫが、図７に示すクロック信号ＣＬＫの倍である場合の例である。この例では、メモリアクセスタイムｔＲＣがサイクルｔＣＫに依存し、サイクルｔＣＫに依らずクロックエッジにより動作がスケジューリングされる。リフレッシュ要求は、ナンバ１に対応するクロックエッジを基準に実施され、ナンバリングをナンバ１〜８とする場合、８クロックサイクルに１回リフレッシュ要求がなされることとなる。尚、実際に８クロックサイクルに１回リフレッシュ要求をするか否かは、メモリセルのＨＯＬＤ実力やそれに見合うシステム要求により決定される。
【００３５】
本実施の形態では、リフレッシュ要求をするクロックエッジ（ナンバ１に対応する）は、メモリアクセスタイムｔＲＣにつき１回とし、ｔＲＣ＝ｎ＊ｔＣＫ，ｎ＝８とする。ｎはメモリの能力に応じて適宜選択される正数である。
【００３６】
各メモリバンク２に対するリフレッシュ要求は、ｍ＊ｔＲＣで要求される。この要求頻度は、内部タイマ、予め実施される周波数判定結果、ＰＷ結果、予め設定した条件に基づいて決定されるが、実際のリフレッシュ要求に係る信号に対しては、上述したようなナンバリングＮＵＭに基づいた動作が行われる。
【００３７】
また、タイミング制御信号ＲＥＡＤＹの状態に応じて、内部動作は予め切り替えられる。タイミング制御信号ＲＥＡＤＹのＨ期間及びＬ期間は、メモリアクセスタイムｔＲＣ内において配分される。
【００３８】
図９は、アドレスの選択をタイミング制御信号ＲＥＡＤＹに基づいて実施する例を示している。同図中ＡＤＤは、メモリバンク２毎のアドレス信号であり、タイミング制御信号ＲＥＡＤＹをアクセスパスとして、実際のデータアクセス及びリフレッシュ前に確定される。
【００３９】
ここで、リフレッシュ要求の頻度について、下記のように拡張することができる。
ｔＲＣ＝ｎ＊ｔＣＫ，ｎ＝８
ｍ＊ｔＲＣ（メモリバンク毎のリフレッシュ）
ｎ'＜ｎ
【００４０】
ｍ＊（ｎ＋ｎ'）におけるタイミング制御信号ＲＥＡＤＹは、クロック信号ＣＬＫに対してタイマ要求がある場合に、実際のリフレッシュ要求を実施する。タイマ要求を発行するタイマとしては、温度センサ付アナログタイマや、周波数判定＋クロックカウンタによるデジタルタイマ等が挙げられる。また、タイマを使用せず、外部コマンドの定義としてｍを定めることもできる。
ｔＲＣ＝ｎ＊ｔＣＫ，ｎ＝８（本実施の形態）
ｍ＊ｔＲＣ（メモリバンク毎のリフレッシュ）
【００４１】
外部コマンドにより、タイミング制御信号ＲＥＡＤＹを発行するｍ＊（ｎ＋ｎ'），ｎ'＜ｎを決定する。外部コマンドは、ｍに関して直接、間接を問わない。
【００４２】
リフレッシュ要求の頻度は、上記のように決定することができるが、製造工程やテスト行程での変更も可能である。
ｔＲＣ＝ｎ＊ｔＣＫ，ｎ＝８
ｍ＊ｔＲＣ（メモリバンク毎のリフレッシュ）
【００４３】
タイミング制御信号ＲＥＡＤＹを発行するｍ＊（ｎ＋ｎ'），ｎ'＜ｎは、配線層、製造工程でのＦＵＳＥ等により決定する。また、同様にテストモードを使用することにより変更することができる。
ｔＲＣ＝ｎ＊ｔＣＫ，ｎ＝８（本実施の形態）
ｍ＊ｔＲＣ（メモリバンク毎のリフレッシュ）
タイミング制御信号ＲＥＡＤＹを発行するｍ＊（ｎ＋ｎ'），ｎ'＜ｎは、テストモードで切り替えられる。
【００４４】
以下に、ＷＡＩＴ状態のスケジューリングについて説明する。図１０は、ナンバリングのナンバ１に対応するクロックエッジにおいてリフレッシュ要求がなされ、ナンバ１〜４に対応するクロックエッジにおいてデータアクセス要求がなされた場合において、それぞれナンバ５に対応するクロックエッジまでのＷＡＩＴ時間の設定状態を示している。メモリバンクＢＡＮＫ４に対して、メモリアクセスタイムｔＲＣ毎にデータアクセスした場合、メモリバンクＢＡＮＫ４のＷＡＩＴ時間はそのままとなる。また、メモリバンクＢＡＮＫ４に対して、メモリアクセスタイムｔＲＣが終了し、ＮＯＰクロックが発生した場合には、メモリバンクＢＡＮＫ４のＷＡＩＴ時間は、これから発生したＮＯＰの回数を引いた時間となる。
【００４５】
図１１は、リフレッシュタイミングの基準クロックにおいてリフレッシュ要求がなされた際、データアクセス要求がなされた場合のＷＡＩＴ時間の設定状態を示している。この場合、先ずＷＡＩＴ時間は４クロック分設定される。次いで、メモリアクセスタイムｔＲＣ経過後、データアクセス要求がなされる。この時、ＷＡＩＴ時間は４クロックを維持する。次いで、メモリアクセスタイムｔＲＣ経過後、ＮＯＰが２回続くため、ＷＡＩＴ時間は、２（４−２）クロック分となる。
【００４６】
図１２は、ＩＤＬＥ（連続ＮＯＰ）中にデータアクセス要求がなされた場合のＷＡＩＴ時間の設定状態を示している。リフレッシュ要求があった場合、続けてデータアクセス要求があっても、リフレッシュ要求をＷＡＩＴ時間１クロック分待機させ、リフレッシュ要求を優先する。この時、ＷＡＩＴ時間は４クロック分保留される（前のＷＡＩＴ時間が０になるまで）。そして、優先されたリフレッシュ要求による動作後、データアクセス要求は、改めて保留したＷＡＩＴ時間４クロック分をセットする。
【００４７】
図１３は、リフレッシュ要求前のサイクルになされたデータアクセス要求がくい込んだ場合を纏めたものである。
【００４８】
図１４は、実動作でリフレッシュ要求を行う基準クロックを決定する下記演算式に基づくＨＯＬＤに対する分解能を示している。
ｔＲＣ＝ｎ＊ｔＣＫ，ｎ＝８
ｍ＊ｔＲＣ（メモリバンク毎のリフレッシュ）
ｍ＊（ｎ＋ｎ'），ｎ'＜ｎ
タイマ等でｍ，ｎ'を決定することにより、ＨＯＬＤに対する分解能を決定することができる。
【００４９】
上記構成によれば、リフレッシュ動作とデータアクセス動作との相互干渉による不具合を、処理速度の低下を招くことなく、防止することができる。なぜなら、メモリバンク毎にリフレッシュされたことを示すリフレッシュ情報を記憶したり、この情報に基づいて、リフレッシュされていないメモリバンクを検出したり、といった処理を必要としないためである。これにより、疑似ＳＲＡＭの高速化を図ることができる。
【００５０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５１】
１  半導体記憶装置
２  メモリバンク
３  タイミング割当手段
４  待機手段
ＣＬＫ  クロック信号
ＲＥＡＤＹ  タイミング制御信号
ＮＵＭ  ナンバリング
【図１】
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【図２】
2010186509.tif 000004
【図３】
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【図４】
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【図５】
2010186509.tif 000007
【図６】
2010186509.tif 000008
【図７】
2010186509.tif 000009
【図８】
2010186509.tif 000010
【図９】
2010186509.tif 000011
【図１０】
2010186509.tif 000012
【図１１】
2010186509.tif 000013
【図１２】
2010186509.tif 000014
【図１３】
2010186509.tif 000015
【図１４】
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