(57)【要約】【課題】サージ電圧に対して内部回路が有効に保護される保護回路を提供する。【解決手段】入力端子１にアノードが接続されるダイオード１１と、該ダイオード１１のカソードにコレクタが接続され、ベースがバイアス抵抗１２を介して低電位電源端子４に接続され、エミッタが該低電位電源端子４に接続されるＮＰＮ型のトランジスタ１３とで構成する。【選択図】図１
2010073913.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の入力端子又は出力端子にアノードが接続される第１のダイオードと、該第１のダイオードのカソードにコレクタが接続され、ベースが第１のバイアス抵抗を介して前記半導体装置の低電位電源端子に接続され、エミッタが該低電位電源端子に接続される第１のＮＰＮ型のトランジスタと、からなることを特徴とする保護回路。
【請求項２】
半導体装置の低電位電源端子にアノードが接続される第２のダイオードと、該第２のダイオードのカソードにコレクタが接続され、ベースが第２のバイアス抵抗を介して前記半導体装置の入力端子又は出力端子に接続され、エミッタが前記入力端子又は出力端子に接続される第２のＮＰＮ型のトランジスタと、からなることを特徴とする保護回路。
【請求項３】
半導体装置の入力端子と低電位電源端子との間に接続された請求項１の保護回路を第１の保護回路とし、
前記入力端子と前記低電位電源端子との間に接続された請求項２の保護回路を第２の保護回路とし、
前記入力端子と前記半導体装置の内部回路の間に接続された電流制限抵抗と、アノードが前記内部回路にカソードが前記半導体装置の高電位電源端子に接続された第３のダイオードと、アノードが前記低電位電源端子にカソードが前記内部回路に接続された第４のダイオードとを有する回路を第３の保護回路とすることを特徴とする保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（ＩＣ）の入力端子又は出力端子が外部からサージ電圧の印加を受けたときに内部回路の保護を行う保護回路に関するものである。
【背景技術】
【０００２】
従来の入力保護回路３０Ａの例を図３に示す。この入力保護回路３０Ａは、半導体装置の入力端子１と内部回路２との間の接続ノードＮ１とＶＣＣの高電位電源端子３との間にＰ型クランプダイオード３１が図示の極性で接続され、また、接続ノードＮ１とＶＥＥの低電位電源端子４との間にＮ型クランプダイオード３２が図示の極性で接続されて構成されている。
【０００３】
これらのダイオード３１，３２は、そのダイオード３１，３２のクランプ電圧を１Ｖ程度とすると、入力端子１に正のサージ電圧が印加した場合、そのサージ電流をダイオード３１を経由して高電位電源端子３に流して、ノードＮ１を「ＶＣＣ＋１Ｖ」程度にクランプする。また、入力端子１に負のサージ電圧が印加した場合、そのサージ電流を低電位電源端子４からダイオード３２を経由して入力端子１に流して、ノードＮ１を「ＶＥＥ−１Ｖ」程度にクランプする。このように、ノードＮ１の電圧をクランプし、サージ電流が内部回路２へ流れ込むことを防止することによって内部回路２を保護し、静電耐量を向上させている。
【０００４】
ところが、この入力保護回路３０Ａでは、入力端子１に正又は負のサージ電圧が印加された場合に、ダイオード３１又はダイオード３２を経由して高電位電源端子３又は低電位電源端子４に指数関数的な電流が流れるので、そのサージ電流が大きな場合、ダイオード３１，３２が破壊される恐れがあり、また電源回路および前段回路等に不具合をもたらす欠点がある。
【０００５】
そこで、図４に示すような入力保護回路３０が提案されている（例えば、特許文献１〜３参照）。この入力保護回路３０は、図３の入力保護回路３０Ａのダイオード３１，３２の他に、入力端子１とノードＮ１との間に、ポリシリコンの電流制限抵抗３３（数ｋΩ〜１０ｋΩ程度）を直列接続したものである。
【０００６】
この入力保護回路３０では、入力端子１に正又は負のサージ電圧が印加した場合、指数関数的なサージ電流が電流制限抵抗３３によって大きく減衰されて、ダイオード３１，３２に流れるので、そのダイオード３１，３２の破壊や電源回路および前段回路等に不具合をもたらす問題を解消できる。
【特許文献１】特開昭５３−０７６６７９号公報
【特許文献２】特開昭５８−１２３７６３号公報
【特許文献３】特開平０２−２１４１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、図４の入力保護回路３０では、ＥＳＤ（Electro Static Discharge）等のようにある限度を超えたサージ電圧（数百Ｖ）が入力端子１に印加したときは、電流制限抵抗３３が破壊され易くなり、これを防止するためにはその電流制限抵抗３３のポリシリコンを大きくしなければならないという問題がある。また、その電流制限抵抗３３が破壊されない場合であっても、高電位電源端子３や低電位電源端子４に十分なサージ電流を流すことができず、内部回路２が悪影響を受ける恐れがある。
【０００８】
本発明の目的は、サージ電圧に対して内部回路が有効に保護される保護回路を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１にかかる発明の保護回路は、半導体装置の入力端子又は出力端子にアノードが接続される第１のダイオードと、該第１のダイオードのカソードにコレクタが接続され、ベースが第１のバイアス抵抗を介して前記半導体装置の低電位電源端子に接続され、エミッタが該低電位電源端子に接続される第１のＮＰＮ型のトランジスタと、からなることを特徴とする。
請求項２にかかる発明の保護回路は、半導体装置の低電位電源端子にアノードが接続される第２のダイオードと、該第２のダイオードのカソードにコレクタが接続され、ベースが第２のバイアス抵抗を介して前記半導体装置の入力端子又は出力端子に接続され、エミッタが前記入力端子又は出力端子に接続される第２のＮＰＮ型のトランジスタと、からなることを特徴とする。
請求項３にかかる発明の保護回路は、半導体装置の入力端子と低電位電源端子との間に接続された請求項１の保護回路を第１の保護回路とし、前記入力端子と前記低電位電源端子との間に接続された請求項２の保護回路を第２の保護回路とし、前記入力端子と前記半導体装置の内部回路の間に接続された電流制限抵抗と、アノードが前記内部回路にカソードが前記半導体装置の高電位電源端子に接続された第３のダイオードと、アノードが前記低電位電源端子にカソードが前記内部回路に接続された第４のダイオードとを有する回路を第３の保護回路とすることを特徴とする。
【発明の効果】
【００１０】
請求項１にかかる発明の保護回路によれば、入力端子又は出力端子にＥＳＤ等のようにある限度を超えた正のサージ電圧が印加したとき、そのサージ電流が入力端子又は出力端子から低電位電源端子に流れることで回避され、入力端子又は出力端子に接続された内部回路が正のサージ電圧から保護される。
請求項２にかかる発明の保護回路によれば、入力端子又は出力端子にＥＳＤ等のようにある限度を超えた負のサージ電圧が印加したとき、そのサージ電流が低電位電源端子から入力端子又は出力端子に流れることで回避され、入力端子又は出力端子に接続された内部回路が負のサージ電圧から保護される。
請求項３にかかる発明の保護回路によれば、入力端子にＥＳＤ等よりも低い正又は負のサージ電圧が印加したときは、そのサージ電流が第３の保護回路で減衰されて正電位電源端子あるいは負電位電源端子に流れることで回避され、内部回路が保護される。入力端子にＥＳＤ等のようにある限度を超えた正又は負のサージ電圧が印加したときは、そのサージ電流が第１又は第２の保護回路を経由して流れることで回避され、内部回路が保護される。
【発明を実施するための最良の形態】
【００１１】
図１に本発明の１つの実施例の入力保護回路を示す。１は入力端子、２は内部回路、３は高電位電源端子、４は低電位電源端子、１０は第１の保護回路、２０は第２の保護回路、３０は第３の保護回路である。これらはすべて半導体装置内に構成される。第１〜第３の保護回路１０〜３０によって入力保護回路が構成される。
【００１２】
第１の保護回路１０は、入力端子１と低電位電源端子４との間に接続される。すなわち、アノードが入力端子１に接続されたＰ型クランプダイオード１１、そのダイオード１１のカソードにコレクタが接続され、エミッタが低電位電源端子４に接続され、ベースがポリシリコンのバイアス抵抗１２（数ｋΩ〜数十ｋΩ）を介して低電位電源端子４に接続されたＮＰＮ型のトランジスタ１３からなる。
【００１３】
第２の保護回路２０も、入力端子１と低電位電源端子４との間に接続される。すなわちアノードが低電位電源端子４に接続されたＮ型クランプダイオード２１、そのダイオード２１のカソードにコレクタが接続され、エミッタが入力端子１に接続され、ベースがポリシリコンのバイアス抵抗２２（数ｋΩ〜数十ｋΩ）を介して入力端子１に接続されたＮＰＮ型のトランジスタ２３からなる。
【００１４】
第３の保護回路３０は、図４で説明したものと同じ構成であり、アノードがノードＮ１にカソードが高電位電源端子３に接続されたＰ型クランプダイオード３１、アノードが低電位電源端子４にカソードがノードＮ１に接続されたＮ型クランプダイオード３２、および入力端子１とノードＮ１との間に直列接続されたポリシリコンの電流制限抵抗３３からなる。
【００１５】
図２は半導体装置内に構成した第１および第２の保護回路１０，２０の断面図である。図２において、４１は低濃度Ｐ型の基板、４２〜４５は高濃度Ｎ型の埋込領域、４６〜４９は低濃度Ｎ型のエピタキシャル成長領域、５０〜５２は高濃度Ｐ型の拡散等による島、５３〜５８は高濃度Ｎ型の取出領域である。第１の保護回路１０のダイオード１１は島５０とエピタキシャル成長領域４６の境界に形成される。トランジスタ１３はエピタキシャル成長領域４７がコレクタ、島５１がベース、取出領域５５がエミッタとなる。また、第２の保護回路２０のダイオード２１は基板４１とエピタキシャル成長領域４９との境界に形成される。トランジスタ２３はエピタキシャル成長領域４８がコレクタ、島５２がベース、取出領域５６がエミッタとなる。
【００１６】
さて、入力端子１に、高電位電源端子３の電圧ＶＣＣより高い正のサージ電圧（数十Ｖ）、あるいは低電位電源端子４の電圧ＶＥＥより低い負のサージ電圧（−数十Ｖ）、が印加したときは、第３の保護回路３０が、サージ電流を電流制限抵抗３３によって抑制して、ダイオード３１又は３２を経由して高電位電源端子３又は低電位電源端子４に流すので、ダイオード３１，３２の保護および電源回路や前段回路の保護が効果的に行われる。また、内部回路２（ノードＮ１）には素子耐圧以下（ＶＣＣ＋１Ｖ、又はＶＥＥ−１Ｖ程度）の電圧しか印加されないため、内部回路２の保護も完全となる。
【００１７】
次に、入力端子１に素子耐圧を超えるＥＳＤ等の限度を超えた正のサージ電圧（数百Ｖ）が印加されたときは、第１の保護回路１０において、入力端子１からダイオード１１とトランジスタ１３のコレタタ・ベース間寄生ダイオード１４（図２参照）を介して抵抗１２にアバランシェ電流が流れ低電位電源端子４に至るので、その抵抗１２の両端に電位差が発生する。この電圧によりトランジスタ１３のベース・エミッタ間に順方向バイアス電圧がかかり、スナップバック現象によって、そのトランジスタ１３が導通状態になり、入力端子１と低電位電源端子４間に電荷の回避経路（ダイオード１１とトランジス１３）が形成され、そこに十分なサージ電流が流れる。これによって、内部回路２側にかかる電圧を素子耐圧以下に降圧させることができ、静電耐量を十分に向上させることができる。スナップバック現象の発生する電圧は、抵抗１２の値によって設定できる。
【００１８】
また、入力端子１に素子耐圧を超えるＥＳＤ等の限度を超えた負のサージ電圧（数百Ｖ）が印加されたときは、第２の保護回路２０において、低電位電源端子４からダイオード２１とトランジスタ２３のコレタタ・ベース間寄生ダイオード２４（図２参照）を介して抵抗２２にアバランシェ電流が流れ入力端子１に至るので、その抵抗２２の両端に電位差が発生する。この電圧によりトランジスタ２３のベース・エミッタ間に順方向バイアス電圧がかかり、スナップバック現象によって、そのトランジスタ２３が導通状態になり、入力端子１と低電位電源端子４間に電荷の回避経路（ダイオード２１とトランジスタ２３）が形成され、そこに十分なサージ電流が流れる。これによって、内部回路２側にかかる電圧を素子耐圧以下に降圧させることができ、静電耐量を十分に向上させることができる。スナップバック現象の発生する電圧は、抵抗２２の値によって設定できる。
【００１９】
なお、第１の保護回路１０のダイオード１１および第２の保護回路２０のダイオード２１は必須である。例えば、ダイオード１１を削除すると、入力端子１に負のサージ電圧が印加したとき、トランジスタ１３のコレクタ４７と低電位電源端子４に接続される基板４１との間の寄生ダイオード１５（図２参照）を経由してサージ電流が流れ、低電位電源端子４側へのサージ電流が過大となり、電源回路の保護が不十分となる。
【００２０】
また、ダイオード２１を削除すると、入力端子１に正のサージ電圧が印加したとき、抵抗２２とトランジスタ２３のベース・コレクタ間のダイオード２４（図２参照）をサージ電流が流れるので、そのサージ電流が抑制され、十分なサージ電流を流すことができなくなり、その分だけ内部回路２へのサージ電流が増えてその保護が不十分となる。
【００２１】
なお、以上では入力端子１の保護について説明したが、出力端子についても同様に保護回路１０，２０を接続することで、その保護を行うことができることは勿論である。ただし、出力端子を保護するとき、第３の保護回路３０の抵抗３３が通常動作に悪影響を及ぼす恐れがある場合は、その第３の保護回路３０を使用することは好ましくない。
【図面の簡単な説明】
【００２２】
【図１】本発明の１つの実施例の入力保護回路の回路図である。
【図２】半導体装置に構成した図１の入力保護回路の断面図である。
【図３】従来の入力保護回路の回路図である。
【図４】従来の別の入力保護回路の回路図である。
【符号の説明】
【００２３】
１：入力端子、２：内部回路、３：高電位電源端子、４：低電位電源端子
１０：第１の保護回路、１１：ダイオード、１２：バイアス抵抗、１３：トランジスタ、１４，１５：寄生ダイオード
２０：第２の保護回路、２１：ダイオード、２２：バイアス抵抗、２３：トランジスタ、２４：寄生ダイオード
３０：第３の保護回路、３１，３２：ダイオード、３３：電流制限抵抗
【図１】
2010073913.tif 000003
【図２】
2010073913.tif 000004
【図３】
2010073913.tif 000005
【図４】
2010073913.tif 000006