(57)【要約】【課題】ＬＭモードによる書き込みを高速に行う。【解決手段】ＬＭフラグのアドレスが不良カラムを指定するときのＬＭフラグに対する上位データの書き込みは、不良カラムデータ保持回路１８からデータラッチ回路（ＬＡ−２）１３−４にＬＭフラグの上位データを転送し、ＬＭフラグを記憶する冗長カラムからデータラッチ回路（ＬＡ−１）１３−４にＬＭフラグの下位データを読み出し、ＬＭフラグのアドレスに基づいて、ＬＭフラグを記憶する冗長カラムのアドレスＡＲＤを生成し、ＬＭフラグを記憶する冗長カラムのアドレスＡＲＤを用いて、データラッチ回路（ＬＡ−１）１３−４において、ＬＭフラグの下位データを強制的に反転させてから実行する。【選択図】図１４
2010277672.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、前記メモリセルアレイの一端に配置され、前記メモリセルアレイに対するデータ転送を制御するデータ転送制御回路と、前記メモリセルアレイ及び前記データ転送制御回路間に配置されるデータラッチ回路と、読み出し／書き込み時に、不良カラムのデータを一時的に保持する不良カラムデータ保持回路と、データのインターフェイスとなるデータバッファと、アドレスのインターフェイスとなるアドレスバッファと、前記データバッファ、前記データラッチ回路及び前記不良カラムデータ保持回路のうちの二つとの間でデータ転送を行うためのスイッチ回路と、前記アドレスを前記不良カラムデータ保持回路に転送し、前記不良カラムデータ保持回路において前記アドレスが不良カラムを指定すると判断されたときに、前記データ転送制御回路への前記アドレスの転送を禁止するアドレス制御回路とを具備し、
前記メモリセルアレイを構成するメモリセルの閾値分布は、
下位データの書き込みが行われた状態において、閾値が低いほうから順に、第１状態又は第２状態に設定され、
下位データ及び上位データの書き込みが行われた状態において、閾値の低いほうから順に、第３状態、第４状態、第５状態又は第６状態に設定され、
前記第２状態は、前記第４状態、前記第５状態及び前記第６状態とは異なり、
前記メモリセルアレイは、
メインデータが記憶されるメインエリアと、前記メインデータが、下位データのみであるのか、又は、下位データ及び上位データの双方であるのか、を判断するためのフラグが記憶されるフラグエリアと、冗長カラムを有するリダンダンシイエリアとから構成され、
前記フラグの閾値分布は、
下位データの書き込みが行われた状態において、前記第１状態に設定され、
下位データ及び上位データの書き込みが行われた状態において、前記第５状態に設定され、
前記フラグのアドレスが不良カラムを指定するときの前記フラグに対する上位データの書き込みは、
前記不良カラムデータ保持回路から前記データラッチ回路に前記フラグの上位データを転送し、
前記フラグを記憶する冗長カラムから前記データラッチ回路に前記フラグの下位データを読み出し、
前記フラグのアドレスに基づいて、前記フラグを記憶する冗長カラムのアドレスを生成し、
前記フラグを記憶する冗長カラムのアドレスを用いて、前記データラッチ回路において、前記フラグの下位データを強制的に反転させてから実行する
ことを特徴とする多値ＮＡＮＤフラッシュメモリ。
【請求項２】
前記不良カラムデータ保持回路は、前記フラグのアドレスが不良カラムを指定するとき、前記リダンダンシイエリア内における前記フラグを記憶する冗長カラムの順番を示す一致信号を出力し、
前記フラグの値を強制的に反転させるとき、前記アドレス制御回路は、前記リダンダンシイエリア内の冗長カラムの先頭アドレスに、前記フラグを記憶する冗長カラムの順番を加えた値を、前記フラグを記憶する冗長カラムのアドレスとして前記データ転送制御回路に転送する
ことを特徴とする請求項１に記載の多値ＮＡＮＤフラッシュメモリ。
【請求項３】
前記データ転送制御回路は、前記フラグの値を強制的に反転させるときに動作状態となるフラグ冗長回路を有し、
前記フラグの値を強制的に反転させるとき、前記アドレス制御回路は、前記フラグのアドレスが不良カラムを指定するか否かにかかわらず、前記フラグのアドレスを前記データ転送制御回路に転送し、
前記フラグ冗長回路は、前記フラグのアドレスに基づいて、前記フラグを記憶する冗長カラムのアドレスを生成する
ことを特徴とする請求項１に記載の多値ＮＡＮＤフラッシュメモリ。
【請求項４】
前記不良カラムデータ保持回路は、前記フラグの値を強制的に反転させるときに動作状態となるフラグ冗長回路を有し、
前記フラグ冗長回路は、前記フラグのアドレスに基づいて、前記フラグを記憶する冗長カラムのアドレスを生成し、
前記フラグの値を強制的に反転させるとき、前記アドレス制御回路は、前記フラグのアドレスが不良カラムを指定するか否かにかかわらず、前記フラグを記憶する冗長カラムのアドレスを前記データ転送制御回路に転送する
ことを特徴とする請求項１に記載の多値ＮＡＮＤフラッシュメモリ。
【請求項５】
前記フラグの値を強制的に反転させるとき、前記スイッチ回路は、前記フラグのアドレスが不良カラムを指定するか否かにかかわらず、前記フラグの値を強制的に反転させるためのデータを前記データラッチ回路に転送することを特徴とする請求項１乃至４のいずれか１項に記載の多値ＮＡＮＤフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値ＮＡＮＤフラッシュメモリのデータ書き込み技術に関する。
【背景技術】
【０００２】
四値ＮＡＮＤフラッシュメモリにおいて、セルの微細化に伴う隣接セルの寄生容量に起因する閾値の変動を防止するため、ＬＭ(lower middle)モードと呼ばれる書き込み技術が提案されている（例えば、特許文献１〜３を参照）。
【０００３】
ＬＭモードでは、下位データが書き込まれた状態で、メモリセルは、例えば、消去状態Ｅｒ（下位データ“１”）と書き込み状態（粗書き状態）Ａ-lower（下位データ“０”）の二つの閾値分布を有する。
【０００４】
また、下位データ及び上位データが書き込まれた状態で、メモリセルは、例えば、消去状態Ｅｒ（上位データ“１”、下位データ“１”）と書き込み状態Ａ（上位データ“０”、下位データ“１”），Ｂ（上位データ“０”、下位データ“０”），Ｃ（上位データ“１”、下位データ“０”）の四つの閾値分布を有する。
【０００５】
ＬＭモードの特徴は、閾値分布Ａ-lowerが閾値分布Ａ，Ｂ，Ｃとは異なることにある。そして、閾値分布Ａは、消去状態Ｅｒからの書き込み（閾値上昇）により実現し、閾値分布Ｂ，Ｃは、閾値分布Ａ-lowerからの書き込みにより実現する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−８０３０７号公報
【特許文献２】特開２００８−５３５１３８号公報
【特許文献３】特開２００８−８４４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、ＬＭモードによる書き込みを高速に行うための技術について提案する。
【課題を解決するための手段】
【０００８】
本発明の例に係る多値ＮＡＮＤフラッシュメモリは、メモリセルアレイと、前記メモリセルアレイの一端に配置され、前記メモリセルアレイに対するデータ転送を制御するデータ転送制御回路と、前記メモリセルアレイ及び前記データ転送制御回路間に配置されるデータラッチ回路と、読み出し／書き込み時に、不良カラムのデータを一時的に保持する不良カラムデータ保持回路と、データのインターフェイスとなるデータバッファと、アドレスのインターフェイスとなるアドレスバッファと、前記データバッファ、前記データラッチ回路及び前記不良カラムデータ保持回路のうちの二つとの間でデータ転送を行うためのスイッチ回路と、前記アドレスを前記不良カラムデータ保持回路に転送し、前記不良カラムデータ保持回路において前記アドレスが不良カラムを指定すると判断されたときに、前記データ転送制御回路への前記アドレスの転送を禁止するアドレス制御回路とを備える。
【０００９】
前記メモリセルアレイを構成するメモリセルの閾値分布は、下位データの書き込みが行われた状態において、閾値が低いほうから順に、第１（Ｅｒ）状態又は第２（Ａ-lower）状態に設定され、下位データ及び上位データの書き込みが行われた状態において、閾値の低いほうから順に、第３（Ｅｒ）状態、第４（Ａ）状態、第５（Ｂ）状態又は第６（Ｃ）状態に設定される。
【００１０】
前記第２（Ａ-lower）状態は、前記第４（Ａ）状態、前記第５（Ｂ）状態及び前記第６（Ｃ）状態とは異なる。
【００１１】
前記メモリセルアレイは、メインデータが記憶されるメインエリアと、前記メインデータが、下位データのみであるのか、又は、下位データ及び上位データの双方であるのか、を判断するためのフラグ（ＬＭフラグ）が記憶されるフラグエリアと、冗長カラムを有するリダンダンシイエリアとから構成される。
【００１２】
前記フラグの閾値分布は、下位データの書き込みが行われた状態において、前記第１（Ｅｒ）状態に設定され、下位データ及び上位データの書き込みが行われた状態において、前記第５（Ｂ）状態に設定される。
【００１３】
前記フラグのアドレスが不良カラムを指定するときの前記フラグに対する上位データの書き込みは、前記不良カラムデータ保持回路から前記データラッチ回路に前記フラグの上位データを転送し、前記フラグを記憶する冗長カラムから前記データラッチ回路に前記フラグの下位データを読み出し、前記フラグのアドレスに基づいて、前記フラグを記憶する冗長カラムのアドレスを生成し、前記フラグを記憶する冗長カラムのアドレスを用いて、前記データラッチ回路において、前記フラグの下位データを強制的に反転させてから実行する。
【発明の効果】
【００１４】
本発明によれば、ＬＭモードによる書き込みを高速に行うことができる。
【図面の簡単な説明】
【００１５】
【図１】多値ＮＡＮＤフラッシュメモリを示す図。
【図２】メモリセルアレイを示す図。
【図３】不良カラムデータ保持回路を示す図。
【図４】ＬＭモードを説明する図。
【図５】ＬＭフラグを説明する図。
【図６】ＬＭフラグの閾値分布を示す図。
【図７】ＬＭフラグに対する上位データの書き込み手順を示す図。
【図８】不良カラムのデータ転送の例を示す図。
【図９】不良カラムのデータ転送の例を示す図。
【図１０】不良カラムデータ保持回路内の一致信号を示す図。
【図１１】第１実施例のＮＡＮＤフラッシュメモリを示す図。
【図１２】LM-dumpに係わる主要な回路を示す図。
【図１３】アドレス制御回路を示す図。
【図１４】ＬＭフラグに対する上位データの書き込み手順を示す図。
【図１５】第２実施例のＮＡＮＤフラッシュメモリを示す図。
【図１６】LM-dumpに係わる主要な回路を示す図。
【図１７】ＬＭフラグに対する上位データの書き込み手順を示す図。
【図１８】第３実施例のＮＡＮＤフラッシュメモリを示す図。
【図１９】LM-dumpに係わる主要な回路を示す図。
【図２０】アドレス制御回路を示す図。
【図２１】ＬＭフラグに対する上位データの書き込み手順を示す図。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１７】
１．  基本構成  
本発明は、ＬＭモードによる書き込みを高速に行うための技術について提案する。
【００１８】
ＬＭモードの特徴は、閾値分布Ａ-lowerが閾値分布Ａ，Ｂ，Ｃとは異なることにある。そして、閾値分布Ａは、消去状態Ｅｒからの書き込み（閾値上昇）により実現し、閾値分布Ｂ，Ｃは、閾値分布Ａ-lowerからの書き込みにより実現する。
【００１９】
ここで、ＬＭモードでは、メモリセルに記憶されているデータが、下位データのみであるのか、又は、下位データ及び上位データの双方であるのかを判断するために、ＬＭフラグを使用する。
【００２０】
例えば、ＬＭフラグの値が“Ｌ”であるときは、メモリセルに記憶されているデータが下位データのみであると判断され、ＬＭフラグの値が“Ｈ”であるときは、メモリセルに記憶されているデータが下位データ及び上位データの双方であると判断される。
【００２１】
以上のＬＭモードを実現するためには、まず、ＬＭフラグの閾値分布について検討しなければならない。
【００２２】
例えば、ＬＭフラグが“Ｌ”のときの閾値分布をＥｒとしたとき、ＬＭフラグを“Ｈ”にするための上位データの書き込みでは、閾値分布を、Ｅｒから、Ａ、Ｂ及びＣのうちの一つにシフトさせる必要がある。
【００２３】
そのなかで、ＬＭフラグが“Ｈ”のときの閾値分布は、Ｂに設定される。
【００２４】
これは、四値データを読み出すとき、まず、閾値分布Ａと閾値分布Ｂとの間のＢrを読み出し電位として読み出しを行い、下位データの値を判断するためであり、この時、ＬＭフラグの値として“Ｈ”と判断できれば非常に好ましいためである。
【００２５】
また、閾値分布Ｃでも、読み出し電位ＢrによりＬＭフラグの値として“Ｈ”として判断できるが、Ｅrからの閾値のシフト量は、小さいほうが好ましい。
【００２６】
そこで、ＬＭフラグが“Ｈ”のときの閾値分布は、Ｂに設定される。
【００２７】
しかし、四値データの書き込み原理からすると、閾値分布をＥｒからＡへシフトさせることは可能であるが、閾値分布をＥｒからＢへシフトさせることは原則として不可能である。
【００２８】
これについては、ＬＭフラグに対する上位ビットの書き込み時に、ＬＭフラグのアドレスを指定し、ＬＭフラグの下位データの値を“Ｌ（＝１）”から“Ｈ（＝０）”に強制的に変更することにより、閾値分布をＥｒからＢへシフトさせること（以下、LM-dumpと称する）が可能になる。
【００２９】
しかし、近年、高速読み出し／書き込みを実現するために、メモリセルアレイとは別に不良カラムのデータをまとめて一時的に記憶しておくための不良カラムデータ保持回路を設ける技術が提案されている。
【００３０】
この技術を採用する場合、ＬＭフラグを記憶するカラムが不良カラムであると、LM-dump時に、その不良カラムに対するアクセスが禁止され、ＬＭフラグのアドレスは、その不良カラムに置き換わる冗長カラムに対応する不良カラムデータ保持回路内のデータラッチ回路を指定することになる。
【００３１】
即ち、ＬＭフラグを記憶する冗長カラムを、直接アクセスすることはできない。
【００３２】
従って、LM-dump時には、不良カラムのデータの全てを、リダンダンシイエリアに対応するデータラッチ回路から不良カラムデータ保持回路内のデータラッチ回路に転送し、不良カラムデータ保持回路内でＬＭフラグから読み出された下位データの値を強制的に変更し、再び、不良カラムのデータの全てを、不良カラムデータ保持回路内のデータラッチ回路からリダンダンシイエリアに対応するデータラッチ回路に転送する、という動作を行う。
【００３３】
このように、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行うことは、書き込み時間を増大させる要因となる。
【００３４】
そこで、本発明では、ＬＭモードによる書き込みを高速に行うため、ＬＭフラグのアドレスが不良カラムを指定するときのＬＭフラグに対する上位データの書き込みは、まず、不良カラムデータ保持回路からデータラッチ回路にＬＭフラグの上位データを転送し、次に、ＬＭフラグを記憶する冗長カラムからデータラッチ回路にＬＭフラグの下位データを読み出し、次に、ＬＭフラグのアドレスに基づいて、ＬＭフラグを記憶する冗長カラムのアドレスを生成し、この後、ＬＭフラグを記憶する冗長カラムのアドレスを用いて、データラッチ回路において、ＬＭフラグの下位データを強制的に反転させてから実行する。
【００３５】
２．  全体図  
まず、本発明の対象となる多値ＮＡＮＤフラッシュメモリについて説明する。ここで、多値ＮＡＮＤフラッシュメモリとは、一つのメモリセルに三値以上のデータを記憶させるＮＡＮＤフラッシュメモリのことである。
【００３６】
図１は、本発明の対象となる多値ＮＡＮＤフラッシュメモリの例を示している。
【００３７】
多値ＮＡＮＤフラッシュメモリ１０内には、二つのメモリセルアレイ１１がＸ方向に並んで配置される。本例では、メモリセルアレイ１１は、二つであるが、一つ又は三つ以上であってもよい。
【００３８】
メモリセルアレイ１１は、例えば、図２に示すように、Ｙ方向に並んで配置されるｊ（ｊは、２以上の自然数）個のＮＡＮＤブロックＢＫ０，ＢＫ１，…ＢＫｊ−１から構成される。ＮＡＮＤブロックＢＫ０，ＢＫ１，…ＢＫｊ−１は、それぞれ、ＮＡＮＤセルユニットＣＵを有する。
【００３９】
ＮＡＮＤセルユニットＣＵは、直列接続されるｎ（ｎは、２以上の自然数）個のメモリセルＭＣ０，…ＭＣｎ−１と、その両端に一つずつ接続される２個のセレクトゲートトランジスタＳＴＳ，ＳＴＤとから構成される。
【００４０】
ＮＡＮＤブロックＢＫ０，ＢＫ１，…ＢＫｊ−１内において、ｎ本のワード線ＷＬ０，…ＷＬｎ−１は、Ｘ方向に延び、メモリセルＭＣ０，…ＭＣｎ−１のコントロールゲートに接続される。また、２本のセレクトゲート線ＳＧＳ，ＳＧＤは、Ｘ方向に延び、２個のセレクトゲートトランジスタＳＴＳ，ＳＴＤのゲートに接続される。
【００４１】
ｍ（ｍは、２以上の自然数）本のビット線ＢＬ０，ＢＬ１，…ＢＬｍ−２，ＢＬｍ−１は、Ｙ方向に延び、ＮＡＮＤセルユニットＣＵのドレイン側に配置されるセレクトゲートトランジスタＳＴＤに接続される。ＮＡＮＤセルユニットＣＵのソース側に配置されるセレクトゲートトランジスタＳＴＳは、ソース線（セルソース）ＳＬに接続される。
【００４２】
メモリセルアレイ１１のＸ方向の端部には、ロウデコーダ１２が配置される。本例では、ロウデコーダ１２は、メモリセルアレイ１１のＸ方向の二つの端部にそれぞれ配置されるが、メモリセルアレイ１１のＸ方向の二つの端部のうちの一つに配置してもよい。
【００４３】
メモリセルアレイ１１のＹ方向の端部には、データラッチ回路１３及びデータ転送制御回路１４が配置される。
【００４４】
データラッチ回路１３は、読み出し／書き込み時に、データを一時的にラッチする機能を有する。また、データ転送制御回路１４は、カラムデコーダを含み、読み出し／書き込み時に、メモリセルアレイ１１内の各カラムに対するデータ転送を制御する。
【００４５】
本例では、データラッチ回路１３及びデータ転送制御回路１４は、メモリセルアレイ１１のＹ方向の二つの端部にそれぞれ配置される。このようなフロアプランは、例えば、メモリセルアレイ１１内の全てのビット線からデータを読み出す場合に採用される。
【００４６】
但し、データラッチ回路１３及びデータ転送制御回路１４は、メモリセルアレイ１１のＹ方向の二つの端部のうちの一つに配置してもよい。
【００４７】
アドレスバッファ１５は、外部アドレス信号のインターフェイスとして機能し、データバッファ１６は、データのインターフェイスとして機能する。
【００４８】
アドレス制御回路１７には、外部アドレス信号が、アドレスバッファ１５を経由して入力される。アドレス制御回路１７は、外部カラムアドレス信号を、アドレスバス２１を経由してデータ転送制御回路１４に供給すると共に、不良カラムデータ保持回路（RRD: Registered Redundancy Data circuit）１８に供給する。
【００４９】
不良カラムデータ保持回路１８は、読み出し／書き込み時に、不良カラムのデータを一時的に保持する機能を有する。不良カラムのデータであるか否かは、アドレス制御回路１７からのカラムアドレス信号とＲＯＭ１９に記憶された不良カラムアドレス信号とを比較することにより判断する。
【００５０】
スイッチ回路２０は、データラッチ回路１３、データバッファ１６及び不良カラムデータ保持回路１８の三つの回路のうちの二つを相互に電気的に接続する。スイッチ回路２０は、例えば、マルチプレクサ（MUX: Multiplexer）から構成される。データの転送は、これら相互に電気的に接続される二つの回路の間で、データバス２２を介して行われる。
【００５１】
ここで、不良カラムデータ保持回路１８は、読み出し／書き込み時に、多値ＮＡＮＤフラッシュメモリ（例えば、チップ）１０の外部からの外部アドレス信号、又は、アドレス制御回路１７内に記憶されたアドレス信号（例えば、ＬＭフラグのアドレス）が不良カラムを選択するとき、一致信号ＭＡＴＣＨを出力する。
【００５２】
一致信号ＭＡＴＣＨは、アドレス制御回路１７及びスイッチ回路２０に入力される。アドレス制御回路１７は、一致信号ＭＡＴＣＨを受けると、不良カラムに対するアクセス、即ち、データ転送制御回路１４への外部アドレス信号の転送を禁止する。
【００５３】
スイッチ回路２０は、読み出し時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８からデータを読み出す。
【００５４】
また、スイッチ回路２０は、書き込み時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８にデータを書き込む。
【００５５】
この多値ＮＡＮＤフラッシュメモリ１０の特徴は、不良カラムデータ保持回路１８を有している点にある。そこで、以下では、この不良カラムデータ保持回路１８について詳細に説明する。
【００５６】
３．  不良カラムデータ保持回路  
不良カラムデータ保持回路は、高速読み出し／書き込み動作を実現するために採用された構成要素である。
【００５７】
図３は、不良カラムデータ保持回路を示している。
【００５８】
不良カラムデータ保持回路１８は、不良カラムのデータを一時的にラッチするデータラッチ回路２３と、アドレス制御回路１７からの外部カラムアドレス信号をラッチするアドレスラッチ回路２４と、ＲＯＭ１９からの不良カラムアドレス信号をラッチするアドレスラッチ回路２５と、外部カラムアドレス信号と不良カラムアドレス信号とを比較するアドレス比較回路２６とから構成される。
【００５９】
読み出し時、メモリセルアレイ１１内の冗長カラムのデータは、予め、データラッチ回路１３を介して、不良カラムデータ保持回路１８内のデータラッチ回路２３にまとめて転送される。
【００６０】
この後、外部カラムアドレス信号が入力されると、アドレス制御回路１７は、まず、外部カラムアドレス信号を不良カラムデータ保持回路１８に転送する。
【００６１】
不良カラムデータ保持回路１８内のアドレス比較回路２６は、外部カラムアドレス信号が不良カラムを選択するとき、一致信号ＭＡＴＣＨ（＝“Ｈ”）を出力する。
【００６２】
この一致信号ＭＡＴＣＨは、冗長カラムの個数に等しいｘ（ｘは、１以上の自然数）個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１のオア（論理和）であり、アドレス制御回路１７及びスイッチ回路２０に入力される。
【００６３】
アドレス制御回路１７は、一致信号ＭＡＴＣＨを受けると、不良カラムに対するアクセス、即ち、データ転送制御回路１４への外部カラムアドレス信号の転送を禁止する。また、スイッチ回路２０は、一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続する。
【００６４】
また、アドレス比較回路２６から出力されるｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１は、データラッチ回路２３に入力される。
【００６５】
これらｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１は、ｘ個の冗長カラムに対応する。外部カラムアドレス信号と不良カラムアドレス信号とが一致すると、ｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１のうちの一つが“Ｈ”になる。
【００６６】
例えば、一致信号ＭＡＴＣＨ０が“Ｈ”になると、それに対応するデータラッチ回路２３内のラッチ回路に保持されている不良カラムのデータは、スイッチ回路２０を経由して、多値ＮＡＮＤフラッシュメモリの外部に出力される。
【００６７】
また、外部カラムアドレス信号が正常カラムを選択するときは、アドレス制御回路１７は、データ転送制御回路１４への外部カラムアドレス信号の転送を許可する。そして、通常どおりに、外部カラムアドレス信号により選択されるメモリセルアレイ１１内の正常カラムからデータが読み出される。
【００６８】
書き込み時、メモリセルアレイ１１内の冗長カラムに書き込むデータは、不良カラムデータ保持回路１８内のデータラッチ回路２３に転送される。
【００６９】
即ち、外部カラムアドレス信号が入力されると、アドレス制御回路１７は、まず、外部カラムアドレス信号を不良カラムデータ保持回路１８に転送する。
【００７０】
不良カラムデータ保持回路１８内のアドレス比較回路２６は、外部カラムアドレス信号が不良カラムを選択するとき、一致信号ＭＡＴＣＨ（＝“Ｈ”）を出力する。この一致信号ＭＡＴＣＨは、アドレス制御回路１７及びスイッチ回路２０に入力される。
【００７１】
アドレス制御回路１７は、一致信号ＭＡＴＣＨを受けると、不良カラムに対するアクセス、即ち、データ転送制御回路１４への外部カラムアドレス信号の転送を禁止する。また、スイッチ回路２０は、一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続する。
【００７２】
また、アドレス比較回路２６から出力されるｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１は、データラッチ回路２３に入力される。
【００７３】
これらｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１は、上述したように、ｘ個の冗長カラムに対応する。即ち、外部カラムアドレス信号と不良カラムアドレス信号とが一致すると、ｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１のうちの一つが“Ｈ”になる。
【００７４】
例えば、一致信号ＭＡＴＣＨ０が“Ｈ”になると、それに対応するデータラッチ回路２３内のラッチ回路に、データが書き込まれる。
【００７５】
この後、不良カラムデータ保持回路１８は、不良カラムのデータを、データラッチ回路２３から、スイッチ回路２０を経由して、冗長カラムにまとめて転送する。
【００７６】
また、外部カラムアドレス信号が正常カラムを選択するときは、アドレス制御回路１７は、データ転送制御回路１４への外部カラムアドレス信号の転送を許可する。そして、通常どおりに、外部カラムアドレス信号により選択されるメモリセルアレイ１１内の正常カラムにデータが書き込まれる。
【００７７】
４．  ＬＭ(Lower Middle)モード  
本発明は、三値以上の多値データの書き込みに関し、ＬＭモードと呼ばれる技術を採用することを前提とする。
【００７８】
ＬＭモードは、三値以上の多値データの閾値分布を制御することにより、メモリセルの閾値がそれに隣接するメモリセルの閾値に応じて変動する、いわゆる容量結合効果による悪影響を防止するために有効な技術である。
【００７９】
そこで、以下、ＬＭモードについて説明する。
【００８０】
但し、説明を簡単にするため、以下の説明では、多値データは、四値データ（２ビットデータ）とする。また、“ＱＲ”（Ｑ及びＲは、０又は１）と記載したときに、Ｑは、上位データ(upper data)を意味し、Ｒは、下位データ(lower data)を意味するものとする。
【００８１】
(1)   メモリセルの閾値分布  
まず、ＬＭモードを採用する場合のメモリセルの閾値分布について説明する。
【００８２】
図４は、メモリセルの閾値分布の例を示している。  
同図（ａ）は、下位データの書き込みが行われた状態である。
【００８３】
メモリセルの初期状態は、消去状態であり、その閾値分布は、Ｅｒである。下位データが“１”のときは、書き込みが禁止されるため、メモリセルの閾値分布は、Ｅｒのままとなる。これに対し、下位データが“０”のときは、書き込みが行われ、メモリセルの閾値分布は、ＥｒからＡ-lowerにシフトする。
【００８４】
書き込みベリファイ読み出しは、対象となるメモリセルに読み出し電位としてＡvr-lowerを与えることにより行う。また、通常読み出しは、対象となるメモリセルに読み出し電位としてＡrを与えることにより行う。
【００８５】
ここで、下位データの書き込みのみが行われた状態において、下位データ“０”のメモリセルの閾値分布Ａ-lowerは、同図（ｂ）の下位データ及び上位データの双方を書き込んだ状態のメモリセルの閾値分布とは異なる。
【００８６】
この状態は、粗書き状態、又は、Ａ-lowerが同図（ｂ）のＥｒ、Ａ、Ｂ、Ｃの中央に位置することから、ＬＭ(Lower middle)状態と称される。
【００８７】
従って、下位データの書き込みのみが行われたメモリセルでは、容量結合効果による悪影響が生じない。
【００８８】
同図（ｂ）は、下位データ及び上位データの書き込みが行われた状態である。
【００８９】
四値データを記憶可能なメモリセルに対して二値データを記憶させる場合には、これを下位データとして記憶する。また、四値データを記憶可能なメモリセルに対して四値データを記憶させる場合には、まず、下位データの書き込みを行った後に上位データの書き込みを行う。
【００９０】
そこで、以下では、下位データが書き込まれた状態から、上位データを書き込む場合について説明する。
【００９１】
まず、下位データが“１”の場合を説明する。  
この場合、上位データが“１”のときは、書き込みが禁止されるため、メモリセルの閾値分布は、Ｅｒのままとなる。これに対し、上位データが“０”のときは、書き込みが行われ、メモリセルの閾値分布は、ＥｒからＡにシフトする。
【００９２】
次に、下位データが“０”の場合を説明する。  
この場合、上位データが“１”のときは、書き込みが行われ、メモリセルの閾値分布は、Ａ-lowerからＣにシフトする。また、上位データが“０”のときは、書き込みが行われ、メモリセルの閾値分布は、Ａ-lowerからＢにシフトする。
【００９３】
書き込みベリファイ読み出しは、対象となるメモリセルに読み出し電位として、Ａvr、Ｂvr、又は、Ｃvrを与えることにより行う。また、通常読み出しは、対象となるメモリセルに読み出し電位としてＡr、Ｂr、又は、Ｃrを与えることにより行う。
【００９４】
ここで、下位データが書き込まれた状態から上位データを書き込むに当っては、ＥｒからＡへ、Ａ-lowerからＢへ、さらに、Ａ-lowerからＣへの閾値分布のシフト量が小さくなっている。
【００９５】
従って、上位データを書き込むときに発生する容量結合効果による閾値分布の広がりを抑えることができる。
【００９６】
(2)   ＬＭ(lower middle)フラグ  
ところで、ＬＭモードでは、読み出し／書き込みの対象となるメモリセルに記憶されているデータが、下位データのみであるのか、又は、下位データ及び上位データの双方であるのかを、ＬＭフラグを用いて判断する。
【００９７】
そこで、以下、ＬＭフラグについて説明する。
【００９８】
図５は、メモリセルアレイコア部の詳細を示している。
【００９９】
メモリセルアレイコア部は、メモリセルアレイ１１、データラッチ回路１３及びデータ転送制御回路１４を含む。アドレス制御回路１７及び不良カラムデータ保持回路（ＲＲＤ）１８は、周辺回路を構成する。
【０１００】
２１は、アドレスバス、２２は、データバスである。
【０１０１】
メモリセルアレイ１１は、メインデータ（例えば、ファイルデータ）が記憶されるメインエリア１１−１と、ＥＣＣ(Error correct circuit)によるデータ訂正のためのデータが記憶されるＥＣＣエリア１１−２と、ＬＭフラグが記憶されるＬＭフラグエリア１１−３と、冗長データが記憶されるリダンダンシイエリア１１−４とから構成される。
【０１０２】
また、データラッチ回路１３は、第１ラッチ回路ＬＡ−１と第２ラッチ回路ＬＡ−２とから構成される。この２つのラッチ回路ＬＡ−１，ＬＡ−２は、四値（２ビット）データの読み出し／書き込みに使用する。
【０１０３】
データラッチ回路１３−１は、メインエリア１１−１に対応し、データラッチ回路１３−２は、ＥＣＣエリア１１−２に対応し、データラッチ回路１３−３は、ＬＭフラグエリア１１−３に対応し、データラッチ回路１３−４は、リダンダンシイエリア１１−４に対応する。
【０１０４】
ここで、ＬＭフラグは、ロウ（例えば、ページ）ごとに設けられ、そのロウ内のメモリセルに記憶されているデータが、下位データのみであるのか、又は、下位データ及び上位データの双方であるのかを判断するために使用される。
【０１０５】
ＬＭフラグについては、例えば、特許文献１〜３に開示される。これら文献では、ＬＭフラグの値は、メモリセルに記憶されているデータが、下位データのみであるときは、“Ｌ”、下位データ及び上位データの双方であるときは、“Ｈ”と判断される。
【０１０６】
しかし、これらの文献は、ＬＭフラグの閾値分布について検討していない。
【０１０７】
即ち、ＬＭフラグが“Ｌ”のときの閾値分布は、Ｅｒと推測できるが、ＬＭフラグが“Ｈ”のときの閾値分布が、Ａ、Ｂ及びＣのうちのどれであるのか、不明である。
【０１０８】
そこで、以下、ＬＭフラグの閾値分布について検討する。
【０１０９】
図６は、ＬＭフラグの閾値分布の例を示している。  
ここでは、ＬＭフラグは、１つのメモリセルから構成され、１つのロウ（例えば、ページ）に１つ設けられるものとする。
【０１１０】
まず、メインエリアのメモリセルに下位データのみが書き込まれている場合、ＬＭフラグに対しても下位データのみが書き込まれている必要がある。なぜなら、メインエリアのメモリセルとＬＭフラグとは、両者に共通のワード線に接続され、同じ読み出し電位により読み出されるからである。
【０１１１】
この場合、ＬＭフラグの閾値分布は、消去状態Ｅｒに設定される。
【０１１２】
従って、読み出し電位Ａrにより、ＬＭフラグデータ“Ｌ”、即ち、下位データ“１”が読み出されるため、メモリセルに記憶されているデータが下位データのみであることを認識することができる。
【０１１３】
また、同様の理由により、メインエリアのメモリセルに下位データ及び上位データの双方が書き込まれている場合、ＬＭフラグに対しても下位データ及び上位データの双方が書き込まれている必要がある。
【０１１４】
この場合、ＬＭフラグの閾値分布は、書き込み状態Ｂに設定される。
【０１１５】
その理由は、四値データを読み出すとき、まず、閾値分布Ａと閾値分布Ｂとの間のＢrを読み出し電位として読み出しを行い、下位データの値を判断するためであり、この時、ＬＭフラグの値として“Ｈ”と判断できれば非常に好ましいためである。
【０１１６】
また、閾値分布Ｃでも、読み出し電位ＢrによりＬＭフラグの値として“Ｈ”として判断できるが、Ｅrからの閾値のシフト量は、小さいほうが好ましい。
【０１１７】
そこで、メインエリアのメモリセルに下位データ及び上位データの双方が書き込まれているときのＬＭフラグの閾値分布は、書き込み状態Ｂに設定される。
【０１１８】
従って、読み出し電位Ｂrにより、ＬＭフラグデータ“Ｈ”、即ち、下位データ“０”が読み出されるため、メモリセルに記憶されているデータが下位データ及び上位データの双方であることを認識することができる。
【０１１９】
(3)   ＬＭフラグの書き込み  
このように、ＬＭフラグの閾値分布は、メインエリアのメモリセルに下位データのみが書き込まれている状態では、Ｅｒとなり、メインエリアのメモリセルに下位データ及び上位データの双方が書き込まれている状態では、Ｂとなる。
【０１２０】
しかし、メモリセルの閾値分布（図４）で説明したように、閾値分布Ｅｒを閾値分布Ｂへシフトさせることは、原則として不可能である。  
これは、多値データの書き込み原理に起因する。
【０１２１】
そこで、これについて説明する。
【０１２２】
まず、下位データの書き込みは、書き込みデータとしての下位データの値に基づいて行われる。
【０１２３】
下位データを図５の第１ラッチ回路ＬＡ−１にラッチし、下位データが“１”のときは書き込みを禁止し、下位データが“０”のときは、書き込みを実行する。そして、書き込みベリファイ読み出しにより、閾値が図４のＡvr-lower以上になったら、図５の第１ラッチ回路ＬＡ−１にラッチされている下位データを“０”から“１”に変更し、書き込みを終了させる。
【０１２４】
また、上位データの書き込みは、下位データの値と、書き込みデータとしての上位データの値とに基づいて行われる。
【０１２５】
まず、下位データを図５の第１ラッチ回路ＬＡ−１にラッチし、上位データを図５の第２ラッチ回路ＬＡ−２にラッチする。下位データ及び上位データの双方が“１”のときは書き込みを禁止し、それ以外のときは、書き込みを実行する。
【０１２６】
下位データが“１”、上位データが“０”のときは、書き込みを実行する。そして、書き込みベリファイ読み出しにより、閾値が、図４のＡvr以上、Ｂvr未満になったら、図５の第２ラッチ回路ＬＡ−２にラッチされている上位データを“０”から“１”に変更し、書き込みを終了させる。
【０１２７】
下位データが“０”、上位データが“０”のときも、書き込みを実行する。そして、書き込みベリファイ読み出しにより、閾値が、図４のＢvr以上、Ｃvr未満になったら、図５の第１及び第２ラッチ回路ＬＡ−１，ＬＡ−２にラッチされている下位データ及び上位データをそれぞれ“０”から“１”に変更し、書き込みを終了させる。
【０１２８】
下位データが“０”、上位データが“１”のときも、書き込みを実行する。そして、書き込みベリファイ読み出しにより、閾値が、図４のＣvr以上になったら、図５の第１ラッチ回路ＬＡ−１にラッチされている下位データを“０”から“１”に変更し、書き込みを終了させる。
【０１２９】
以上の書き込み原理によれば、閾値分布Ｂへのシフトは、図５の第１ラッチ回路ＬＡ−１にラッチされるデータが“１”のときは不可能であり、“０”のときに可能であることが分かる。即ち、メモリセルの閾値分布を、ＥｒからＢへシフトさせることは、原則として不可能である。
【０１３０】
そこで、ＬＭフラグに対する上位データの書き込みに際しては、図５のデータラッチ回路１３−３の第１ラッチ回路ＬＡ−１にラッチされる下位データ“１”を、強制的に“０”に変更する。
【０１３１】
これにより、ＬＭフラグに対する上位データを“０”とすれば、図５のデータラッチ回路１３−３内の第１及び第２ラッチ回路ＬＡ−１，ＬＡ−２には、共に“０”がラッチされた状態となるため、見かけ上はＡからＢへのシフトとなり、ＥｒからＢへのシフトが実質的に可能になる。
【０１３２】
５．  ＬＭフラグに対する上位データの書き込み手順  
以上、本発明の前提となる不良カラムデータ保持回路とＬＭモードについて説明してきたが、本発明は、この前提の下、さらに、ＬＭフラグを記憶するカラムが不良カラムであるときのＬＭフラグに対する上位データ（ＬＭフラグデータ）の書き込み手順に関する。
【０１３３】
ＬＭフラグを記憶するカラムが不良カラムであると、その不良カラムに対するアクセスが禁止され、ＬＭフラグのアドレスは、その不良カラムに置き換わる冗長カラムに対応する不良カラムデータ保持回路内のデータラッチ回路を指定することになる。
【０１３４】
即ち、ＬＭフラグを記憶する冗長カラムを直接アクセスすることはできない。
【０１３５】
そこで、以下、その書き込み手順の例について順次説明する。
【０１３６】
但し、下位データ（ＬＭフラグデータ）の書き込みは、終了し、この時点でのＬＭフラグの閾値分布は、Ｅｒ状態にあるものとする。また、上位データの書き込み時において、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトさせるものとする。
【０１３７】
図７は、ＬＭフラグに対する上位データの書き込み手順を示している。
【０１３８】
まず、同図（ａ）に示すように、１ページ分の上位データ(upper data)が入力されると、不良カラムのデータは、不良カラムデータ保持回路１８に入力される。即ち、ＬＭフラグに書き込む上位データ（ＬＭフラグデータＬＭｕ“０”）は、ＬＭフラグを記憶するカラムが不良カラムであるため、不良カラムデータ保持回路１８に入力される。
【０１３９】
また、不良カラムは、ＬＭフラグを記憶するカラム以外にも存在することがあるため、それらに書き込む上位データをＲＤｕ（“０”又は“１”）で表すことにする。
【０１４０】
不良カラムのデータであるか否かは、既に述べたように、不良カラムデータ保持回路１８内において、外部カラムアドレス信号と不良カラムアドレス信号とを比較することにより容易に行うことができる。
【０１４１】
そして、同図（ｂ）に示すように、これら不良カラムのデータＬＭｕ“０”＋ＲＤｕは、不良カラムデータ保持回路１８から、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第２ラッチ回路ＬＡ−２にまとめて転送される。
【０１４２】
この転送は、外部アドレス信号を使用することなく、単に、リダンダンシイエリア内のカラムアドレスを最初から最後まで順次インクリメントする手段を設けることにより、自動的に行われる。
【０１４３】
例えば、図８に示すように、不良カラムＡ０〜Ａ９が１０カラムであり、これらをリダンダンシイエリア内の冗長カラムＲ０〜Ｒ９の１０カラムで救済する場合、不良カラムＡ０〜Ａ９の上位データＤｕ０〜Ｄｕ９は、不良カラムデータ保持回路（ＲＲＤ）１８内に一時的にラッチされる。
【０１４４】
ここで、Ａ１は、ＬＭフラグを記憶するカラム、即ち、ＬＭフラグエリア内のカラムであるものとする。従って、データＤｕ１は、ＬＭｕ“０”に相当し、残りのデータＤｕ０，Ｄｕ２〜Ｄｕ９は、ＲＤｕに相当する。
【０１４５】
そして、これら不良カラムＡ０〜Ａ９のデータＤｕ０〜Ｄｕ９は、リダンダンシイエリア内のカラムアドレスを、Ｒ０からＲ９まで、１つずつ順次インクリメントすることにより、不良カラムデータ保持回路１８からリダンダンシイエリアに対応するデータラッチ回路１３−４内の第２ラッチ回路ＬＡ−２にまとめて転送される。
【０１４６】
尚、不良カラムは、Ａ０〜Ａ９としているが、これは、連続するカラムアドレスを意味するものではない。不良カラムは、メモリセルアレイ内の任意のカラムに発生するからである。
【０１４７】
次に、同図（ｃ）に示すように、リダンダンシイエリア内のメモリセルから下位データ(lower data)が読み出される。
【０１４８】
ここで、ＬＭフラグから読み出される下位データ（ＬＭフラグデータ）を、ＬＭｄ“１”で表し、ＬＭフラグを記憶するカラム以外の不良カラムから読み出される下位データをＲＤｄ（“０”又は“１”）で表すことにする。
【０１４９】
この下位データは、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされる。
【０１５０】
次に、同図（ｄ）に示すように、第１ラッチ回路ＬＡ−１にラッチされた下位データＬＭｄ“１”＋ＲＤｄは、不良カラムデータ保持回路１８にまとめて転送される。
【０１５１】
この転送は、外部アドレスを使用することなく、単に、リダンダンシイエリア内のカラムアドレスを最初から最後まで順次インクリメントする手段を設けることにより、自動的に行われる。
【０１５２】
例えば、図９に示すように、不良カラムＡ０〜Ａ９が１０カラムであり、これらをリダンダンシイエリア内の冗長カラムＲ０〜Ｒ９の１０カラムで救済する場合、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１ラッチ回路ＬＡ−１に不良カラムＡ０〜Ａ９の下位データＤｄ０〜Ｄｄ９が読み出される。
【０１５３】
ここで、Ａ１は、ＬＭフラグを記憶するカラム、即ち、ＬＭフラグエリア内のカラムであるものとする。従って、データＤｄ１は、ＬＭｄ“１”に相当し、残りのデータＤｄ０，Ｄｄ２〜Ｄｄ９は、ＲＤｄに相当する。
【０１５４】
そして、これら不良カラムＡ０〜Ａ９のデータＤｄ０〜Ｄｄ９は、リダンダンシイエリア内のカラムアドレスを、Ｒ０からＲ９まで、１つずつ順次インクリメントすることにより、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１ラッチ回路ＬＡ−１から不良カラムデータ保持回路（ＲＲＤ）１８にまとめて転送される。
【０１５５】
尚、不良カラムは、Ａ０〜Ａ９としているが、これは、連続するカラムアドレスを意味するものではない。不良カラムは、メモリセルアレイ内の任意のカラムに発生するからである。
【０１５６】
そして、同図（ｅ）に示すように、不良カラムデータ保持回路１８内において、ＬＭフラグから読み出された下位データ（ＬＭフラグデータ）の値は、ＬＭｄ“１”からＬＭｄ“０”に強制的に変更される。
【０１５７】
このＬＭフラグから読み出された下位データの値を“１”から“０”に強制的に変更し、閾値分布をＥｒからＢへシフトさせる動作は、ＬＭダンプ(LM-dump)と称される。
【０１５８】
ＬＭダンプでは、例えば、図１０に示すように、ＬＭフラグのカラムアドレス信号Ａ１とデータ“０”とが不良カラムデータ保持回路１８に入力される。
【０１５９】
カラムアドレス信号Ａ１は、アドレスラッチ回路２４にラッチされる。
【０１６０】
そして、アドレス比較回路２６内の比較器ＣＯＭ１からの一致信号ＭＡＴＣＨ１が“Ｈ”になる。この時、残りの比較器ＣＯＭ０，ＣＯＭ２〜ＣＯＭ９からの一致信号ＭＡＴＣＨ０，ＭＡＴＣＨ２〜ＭＡＴＣＨ９は、“Ｌ”である。
【０１６１】
ここで、データラッチ回路２３内のＬＡ０〜ＬＡ９は、ラッチ回路を表し、Ｄｄ０〜Ｄｄ９は、現時点においてラッチ回路ＬＡ０〜ＬＡ９にラッチされているデータ（冗長カラムから読み出された下位データ）を表している。
【０１６２】
即ち、Ｄｄ１は、ＬＭｄ“１”であり、Ｄｄ０，Ｄｄ２〜Ｄｄ９は、ＲＤｄである。
【０１６３】
また、アドレスラッチ回路２４内のＡ１は、カラムアドレス信号を表しており、アドレスラッチ回路２５内のＡ０〜Ａ９は、それぞれ不良カラムアドレスを表している。
【０１６４】
そして、一致信号ＭＡＴＣＨ１が“Ｈ”になると、ラッチ回路ＬＡ−１のトランスファゲートがオンになるため、データ“０”がラッチ回路ＬＡ−１に入力される。
【０１６５】
ここで、ラッチ回路ＬＡ−１には、既にＬＭｄ“１”がラッチされているが、データ“０”が入力されると、ラッチ回路ＬＡ−１において上書きが行われ、ラッチ回路ＬＡ−１にラッチされるデータは、ＬＭｄ“１”からＬＭｄ“０”に強制的に変更される。
【０１６６】
最後に、同図（ｆ）に示すように、不良カラムのデータＬＭｄ“０”＋ＲＤｄは、不良カラムデータ保持回路１８から、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にまとめて転送される。
【０１６７】
この転送は、外部アドレス信号を使用することなく、単に、リダンダンシイエリア内のカラムアドレスを最初から最後まで順次インクリメントする手段を設けることにより、自動的に行われる。
【０１６８】
その転送は、例えば、図８における不良カラムのデータＬＭｕ“０”＋ＲＤｕの転送と同様に行う。
【０１６９】
以上より、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１及び第２ラッチ回路ＬＡ−１，ＬＡ−２は、共に、“０”をラッチしている状態になる。従って、この後、書き込みを実行すると、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトする。
【０１７０】
ところで、この書き込み手順では、ＬＭフラグに対する上位データの書き込みに際して、不良カラムのデータの全てを、リダンダンシイエリアに対応するデータラッチ回路から不良カラムデータ保持回路内のデータラッチ回路に転送し、不良カラムデータ保持回路内でＬＭフラグから読み出された下位データを、ＬＭｄ“１”からＬＭｄ“０”に強制的に変更し、再び、不良カラムのデータの全てを、不良カラムデータ保持回路内のデータラッチ回路からリダンダンシイエリアに対応するデータラッチ回路に転送する、という動作を行う。
【０１７１】
しかし、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行うことは、書き込み時間を増大させる要因となる。
【０１７２】
そこで、以下に説明する第１乃至第３実施例では、この問題を解消する。
【０１７３】
即ち、ここで説明した書き込み手順では、LM-dump時に、アドレス比較回路からの一致信号により、ＬＭフラグがリダンダンシイエリア内の冗長カラムに記憶されていることを認識できるが、その冗長カラム（置き換え先アドレス）を具体的に指定することができない。
【０１７４】
そこで、第１乃至第３実施例では、ＬＭフラグがリダンダンシイエリア内の冗長カラムに記憶されている場合において、LM-dump時に、その冗長カラム（置き換え先アドレス）を具体的に指定することができる手段について提案する。
【０１７５】
このような手段を設ければ、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路との間でデータ転送を行う必要はなく、ＬＭフラグの下位データをラッチする第１ラッチ回路に直接アクセスし、ＬＭフラグの下位データの値を変更することが可能になる。
【０１７６】
これにより、不良カラムデータ保持回路を採用した場合において、ＬＭフラグを記憶するカラム（ＬＭフラグエリア）が不良カラムであるときのＬＭフラグデータの書き込みを高速化し、結果として、書き込み時間の短縮を図ることができる。
【０１７７】
６．  第１実施例  
第１実施例では、LM-dump時に、不良カラムデータ保持回路で生成される一致信号を用いて、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）を指定することにより、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更する技術を提案する。
【０１７８】
これにより、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０１７９】
(1)   回路構成  
図１１乃至図１３は、第１実施例としての多値ＮＡＮＤフラッシュメモリの回路構成を示している。
【０１８０】
多値ＮＡＮＤフラッシュメモリ１０内のメモリセルアレイ１１、ロウデコーダ１２、データラッチ回路１３、データ転送制御回路１４、アドレスバッファ１５、及び、データバッファ１６については、図１及び図５において既に詳細に説明したので、ここでの説明は、省略する。
【０１８１】
アドレス制御回路１７には、外部アドレス信号が、アドレスバッファ１５を経由して入力される。アドレス制御回路１７は、外部カラムアドレス信号を、アドレスバス２１を経由してデータ転送制御回路１４に供給すると共に、不良カラムデータ保持回路（ＲＲＤ）１８に供給する。
【０１８２】
不良カラムデータ保持回路１８は、読み出し／書き込み時に、不良カラムのデータを一時的に保持する機能を有する。不良カラムのデータであるか否かは、アドレス制御回路１７からのカラムアドレス信号とＲＯＭ１９に記憶された不良カラムアドレス信号とを比較することにより判断する。
【０１８３】
不良カラムデータ保持回路１８は、図３及び図１０に示す回路構成を有する。  
その詳細についても、図３及び図１０において既に詳細に説明したので、ここでの説明は、省略する。
【０１８４】
スイッチ回路（ＭＵＸ）２０は、データラッチ回路１３、データバッファ１６及び不良カラムデータ保持回路１８の三つの回路のうちの二つを相互に電気的に接続する。データの転送は、これら相互に電気的に接続される二つの回路の間で、データバス２２を介して行われる。
【０１８５】
ここで、不良カラムデータ保持回路１８は、読み出し／書き込み時に、多値ＮＡＮＤフラッシュメモリ（例えば、チップ）１０の外部からの外部アドレス信号、又は、アドレス制御回路１７内に記憶されたアドレス信号（例えば、ＬＭフラグのアドレス）が不良カラムを選択するとき、一致信号ＭＡＴＣＨを出力する。
【０１８６】
一致信号ＭＡＴＣＨは、アドレス制御回路１７及びスイッチ回路２０に入力される。アドレス制御回路１７は、一致信号ＭＡＴＣＨを受けると、不良カラムに対するアクセス、即ち、データ転送制御回路１４への外部アドレス信号の転送を禁止する。
【０１８７】
スイッチ回路２０は、読み出し時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８からデータを読み出す。
【０１８８】
また、スイッチ回路２０は、書き込み時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８にデータを書き込む。
【０１８９】
さらに、不良カラムデータ保持回路１８は、LM-dump時に、ＬＭフラグのカラムアドレス信号（外部アドレス信号）が不良カラムを選択するとき、例えば、ｘ（ｘは、１以上の自然数）個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１を出力する。
【０１９０】
ここで、例えば、不良カラムデータ保持回路１８内のｘ個のデータラッチ回路の順番は、リダンダンシイエリア内のｘ個の冗長カラムの順番に対応している。
【０１９１】
従って、ｘ個のデータラッチ回路に対応するｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１のうちの何番目が“Ｈ”になったかを確認すれば、リダンダンシイエリア内のｘ個の冗長カラムのうちの何番目が選択されたかを把握することができる。
【０１９２】
そこで、これらｘ個の一致信号ＭＡＴＣＨ０〜ＭＡＴＣＨｘ−１は、アドレス制御回路１７に入力される。
【０１９３】
アドレス制御回路１７は、通常カラムアドレス指定回路２７の他に、冗長カラムアドレス指定回路２８を有し、一致信号ＭＡＴＣＨが“Ｈ”のときは、通常カラムアドレス指定回路２７を非動作状態にする。
【０１９４】
また、アドレス制御回路１７は、LM-dumpを行うことを示す制御信号LM-dumpが“Ｈ”になると、冗長カラムアドレス指定回路２８を動作状態にする。
【０１９５】
冗長カラムアドレス指定回路２８は、リダンダンシイエリア内の冗長カラムの先頭アドレス(first address)ＡＲＤ-firstを不揮発に記憶している。
【０１９６】
このため、この先頭アドレスＡＲＤ-firstに、“Ｈ”となった一致信号ＭＡＴＣＨｉの順番ｉ（ｉは、０〜ｘ−１）を加えることにより、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）を生成することができる。
【０１９７】
また、スイッチ回路２０は、制御信号LM-dumpを受けると、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、データ転送制御回路１４とデータバッファ１６とを電気的に接続し、LM-dump時に入力されるデータ“０”をデータラッチ回路１３に転送する。
【０１９８】
従って、LM-dump時に、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができる。
【０１９９】
これにより、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２００】
(2)   ＬＭフラグに対する上位データの書き込み手順  
第１実施例におけるＬＭフラグに対する上位データの書き込み手順を説明する。
【０２０１】
但し、ＬＭフラグは、冗長カラムに記憶されるものとする。また、下位データ（ＬＭフラグデータ）の書き込みは、終了し、この時点でのＬＭフラグの閾値分布は、Ｅｒ状態にあるものとする。さらに、上位データの書き込み時において、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトさせるものとする。
【０２０２】
図１４は、ＬＭフラグに対する上位データの書き込み手順を示している。
【０２０３】
まず、同図（ａ）に示すように、１ページ分の上位データ(upper data)が入力されると、不良カラムのデータは、不良カラムデータ保持回路１８に入力される。即ち、ＬＭフラグに書き込む上位データ（ＬＭフラグデータＬＭｕ“０”）は、ＬＭフラグを記憶するカラムが不良カラムであるため、不良カラムデータ保持回路１８に入力される。
【０２０４】
また、不良カラムは、ＬＭフラグを記憶するカラム以外にも存在することがあるため、それらに書き込む上位データをＲＤｕ（“０”又は“１”）で表すことにする。
【０２０５】
不良カラムのデータであるか否かは、既に述べたように、不良カラムデータ保持回路１８内において、外部カラムアドレス信号と不良カラムアドレス信号とを比較することにより容易に行うことができる。
【０２０６】
そして、同図（ｂ）に示すように、これら不良カラムのデータＬＭｕ“０”＋ＲＤｕは、不良カラムデータ保持回路１８から、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第２ラッチ回路ＬＡ−２にまとめて転送される。
【０２０７】
この転送は、図７及び図８で説明した場合と同様に、外部アドレス信号を使用することなく、単に、リダンダンシイエリア内のカラムアドレスを最初から最後まで順次インクリメントする手段を設けることにより、自動的に行われる。
【０２０８】
次に、同図（ｃ）に示すように、リダンダンシイエリア内のメモリセルから下位データ(lower data)が読み出される。
【０２０９】
ここで、ＬＭフラグから読み出される下位データ（ＬＭフラグデータ）を、ＬＭｄ“１”で表し、ＬＭフラグを記憶するカラム以外の不良カラムから読み出される下位データをＲＤｄ（“０”又は“１”）で表すことにする。
【０２１０】
この下位データは、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされる。
【０２１１】
次に、同図（ｄ）及び（ｅ）に示すように、LM-dumpが実行される。
【０２１２】
具体的には、まず、同図（ｄ）に示すように、ＬＭフラグのアドレス（外部カラムアドレス信号）が、アドレス制御回路１７を介して、不良カラムデータ保持回路１８に入力される。
【０２１３】
不良カラムデータ保持回路１８は、ＬＭフラグのカラムアドレス信号が不良カラムアドレス信号と一致することを確認すると、例えば、一致信号ＭＡＴＣＨ＝“Ｈ”、ＭＡＴＣＨ１＝“Ｈ”を出力する。
【０２１４】
アドレス制御回路１７は、一致信号ＭＡＴＣＨ＝“Ｈ”を受けると、ＬＭフラグのアドレス（外部カラムアドレス信号）によるアクセスを禁止する。
【０２１５】
また、アドレス制御回路１７は、冗長カラムの先頭アドレスＡＲＤ-firstに、一致信号ＭＡＴＣＨ１の順番ｉ（＝１）を加算し、ＬＭフラグを記憶する冗長カラムのアドレス（カラムアドレス信号）ＡＲＤ＝ＡＲＤ-first ＋ １を生成する。
【０２１６】
そして、同図（ｅ）に示すように、アドレス制御回路１７は、この冗長カラムのアドレスＡＲＤによるアクセスを許可する。
【０２１７】
また、スイッチ回路２０は、制御信号LM-dumpにより、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、データ“０”をデータラッチ回路１３−４内の第１ラッチ回路ＬＡ−１に転送する。
【０２１８】
従って、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされている下位データＬＭｄ“１”＋ＲＤｄのうち、ＬＭフラグの下位データＬＭｄ“１”のみがＬＭｄ“０”に強制的に変更される。
【０２１９】
以上より、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１及び第２ラッチ回路ＬＡ−１，ＬＡ−２は、共に、“０”をラッチしている状態になる。従って、この後、書き込みを実行すると、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトする。
【０２２０】
(3)   まとめ  
第１実施例によれば、LM-dump時に、不良カラムデータ保持回路で生成される一致信号を用いて、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）を指定することにより、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができる。
【０２２１】
従って、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２２２】
７．  第２実施例  
第２実施例では、データ転送制御回路内に、ＬＭフラグの不良情報と、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）とを記憶するＬＭフラグ冗長回路（LMRD: LM flag redundancy circuit）を新設する。
【０２２３】
ＬＭフラグ冗長回路は、LM-dump時に動作状態となり、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）によるアクセスを実行する。ＬＭフラグを記憶するカラムが不良カラムであるか否かは、ＬＭフラグの不良情報に基づいて行われる。
【０２２４】
これにより、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができるため、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２２５】
(1)   回路構成  
図１５及び図１６は、第２実施例としての多値ＮＡＮＤフラッシュメモリの回路構成を示している。
【０２２６】
多値ＮＡＮＤフラッシュメモリ１０内のメモリセルアレイ１１、ロウデコーダ１２、データラッチ回路１３、データ転送制御回路１４、アドレスバッファ１５、及び、データバッファ１６については、図１及び図５において既に詳細に説明したので、ここでの説明は、省略する。
【０２２７】
アドレス制御回路１７には、外部アドレス信号が、アドレスバッファ１５を経由して入力される。アドレス制御回路１７は、外部カラムアドレス信号を、アドレスバス２１を経由してデータ転送制御回路１４に供給すると共に、不良カラムデータ保持回路（ＲＲＤ）１８に供給する。
【０２２８】
不良カラムデータ保持回路１８は、読み出し／書き込み時に、不良カラムのデータを一時的に保持する機能を有する。不良カラムのデータであるか否かは、アドレス制御回路１７からのカラムアドレス信号とＲＯＭ１９に記憶された不良カラムアドレス信号とを比較することにより判断する。
【０２２９】
不良カラムデータ保持回路１８は、図３及び図１０に示す回路構成を有する。  
その詳細についても、図３及び図１０において既に詳細に説明したので、ここでの説明は、省略する。
【０２３０】
スイッチ回路（ＭＵＸ）２０は、データラッチ回路１３、データバッファ１６及び不良カラムデータ保持回路１８の三つの回路のうちの二つを相互に電気的に接続する。データの転送は、これら相互に電気的に接続される二つの回路の間で、データバス２２を介して行われる。
【０２３１】
ここで、不良カラムデータ保持回路１８は、読み出し／書き込み時に、多値ＮＡＮＤフラッシュメモリ（例えば、チップ）１０の外部からの外部アドレス信号、又は、アドレス制御回路１７内に記憶されたアドレス信号（例えば、ＬＭフラグのアドレス）が不良カラムを選択するとき、一致信号ＭＡＴＣＨを出力する。
【０２３２】
一致信号ＭＡＴＣＨは、アドレス制御回路１７及びスイッチ回路２０に入力される。アドレス制御回路１７は、一致信号ＭＡＴＣＨを受けると、不良カラムに対するアクセス、即ち、データ転送制御回路１４への外部アドレス信号の転送を禁止する。
【０２３３】
スイッチ回路２０は、読み出し時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８からデータを読み出す。
【０２３４】
また、スイッチ回路２０は、書き込み時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８にデータを書き込む。
【０２３５】
さらに、アドレス制御回路１７は、制御信号LM-dumpを受けると、ＬＭフラグのカラムアドレス信号が不良カラムを指定するか否か、即ち、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、ＬＭフラグのカラムアドレス信号をデータ転送制御回路１４に転送する。
【０２３６】
データ転送制御回路１４内のＬＭフラグ冗長回路２９は、制御信号LM-dumpを受けると動作状態となり、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグを記憶する冗長カラムのアドレス（置き換え先アドレス）ＡＲＤを生成し、これによるアクセスを実行する。
【０２３７】
ＬＭフラグを記憶するカラムが不良カラムであるか否かは、外部から入力されるＬＭフラグのカラムアドレス信号とＬＭフラグ冗長回路２９に不揮発に記憶されたＬＭフラグの不良情報（ＬＭフラグのカラムアドレス信号）とを比較することにより行う。
【０２３８】
ここで、ＬＭフラグを記憶する冗長カラムＡＲＤに関しては、不良カラムデータ保持回路１８とＬＭフラグ冗長回路２９との間で、対応がとれていることが必要である。
【０２３９】
また、スイッチ回路２０は、制御信号LM-dumpを受けると、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、データ転送制御回路１４とデータバッファ１６とを電気的に接続し、LM-dump時に入力されるデータ“０”をデータラッチ回路１３に転送する。
【０２４０】
従って、LM-dump時に、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができる。
【０２４１】
これにより、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２４２】
(2)   ＬＭフラグに対する上位データの書き込み手順  
第２実施例におけるＬＭフラグに対する上位データの書き込み手順を説明する。
【０２４３】
但し、ＬＭフラグは、冗長カラムに記憶されるものとする。また、下位データ（ＬＭフラグデータ）の書き込みは、終了し、この時点でのＬＭフラグの閾値分布は、Ｅｒ状態にあるものとする。さらに、上位データの書き込み時において、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトさせるものとする。
【０２４４】
図１７は、ＬＭフラグに対する上位データの書き込み手順を示している。
【０２４５】
まず、同図（ａ）に示すように、１ページ分の上位データ(upper data)が入力されると、不良カラムのデータは、不良カラムデータ保持回路１８に入力される。即ち、ＬＭフラグに書き込む上位データ（ＬＭフラグデータＬＭｕ“０”）は、ＬＭフラグを記憶するカラムが不良カラムであるため、不良カラムデータ保持回路１８に入力される。
【０２４６】
また、不良カラムは、ＬＭフラグを記憶するカラム以外にも存在することがあるため、それらに書き込む上位データをＲＤｕ（“０”又は“１”）で表すことにする。
【０２４７】
不良カラムのデータであるか否かは、既に述べたように、不良カラムデータ保持回路１８内において、外部カラムアドレス信号と不良カラムアドレス信号とを比較することにより容易に行うことができる。
【０２４８】
そして、同図（ｂ）に示すように、これら不良カラムのデータＬＭｕ“０”＋ＲＤｕは、不良カラムデータ保持回路１８から、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第２ラッチ回路ＬＡ−２にまとめて転送される。
【０２４９】
この転送は、図７及び図８で説明した場合と同様に、外部アドレス信号を使用することなく、単に、リダンダンシイエリア内のカラムアドレスを最初から最後まで順次インクリメントする手段を設けることにより、自動的に行われる。
【０２５０】
次に、同図（ｃ）に示すように、リダンダンシイエリア内のメモリセルから下位データ(lower data)が読み出される。
【０２５１】
ここで、ＬＭフラグから読み出される下位データ（ＬＭフラグデータ）を、ＬＭｄ“１”で表し、ＬＭフラグを記憶するカラム以外の不良カラムから読み出される下位データをＲＤｄ（“０”又は“１”）で表すことにする。
【０２５２】
この下位データは、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされる。
【０２５３】
次に、同図（ｄ）及び（ｅ）に示すように、LM-dumpが実行される。
【０２５４】
具体的には、まず、同図（ｄ）に示すように、制御信号LM-dumpが“Ｈ”になるため、ＬＭフラグのアドレス（外部カラムアドレス信号）は、アドレス制御回路を介して、データ転送制御回路内のＬＭフラグ冗長回路（ＬＭＲＤ）２９内に入力される。
【０２５５】
ＬＭフラグ冗長回路２９は、制御信号LM-dumpを受けると動作状態となり、ＬＭフラグの不良情報に基づいて、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグを記憶する冗長カラムのアドレス（置き換え先アドレス）ＡＲＤを生成する。
【０２５６】
そして、同図（ｅ）に示すように、ＬＭフラグ冗長回路２９から出力される冗長カラムのアドレスＡＲＤに基づいて、ＬＭフラグを記憶する冗長カラムに対するアクセスが実行される。
【０２５７】
また、スイッチ回路２０は、制御信号LM-dumpにより、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、データ“０”をデータラッチ回路１３−４内の第１ラッチ回路ＬＡ−１に転送する。
【０２５８】
従って、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされている下位データＬＭｄ“１”＋ＲＤｄのうち、ＬＭフラグの下位データＬＭｄ“１”のみがＬＭｄ“０”に強制的に変更される。
【０２５９】
尚、この時、当然に、ＬＭフラグのアドレス（外部カラムアドレス信号）による不良カラムに対するアクセスは、禁止される。
【０２６０】
以上より、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１及び第２ラッチ回路ＬＡ−１，ＬＡ−２は、共に、“０”をラッチしている状態になる。従って、この後、書き込みを実行すると、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトする。
【０２６１】
(3)   まとめ  
第２実施例によれば、データ転送制御回路内に、ＬＭフラグの不良情報と、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）とを記憶するＬＭフラグ冗長回路を新たに設けている。ＬＭフラグ冗長回路は、LM-dump時に動作状態となり、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグのアドレス（不良カラム）に代えて、冗長カラム（置き換え先アドレス）によるアクセスを実行する。
【０２６２】
これにより、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができるため、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２６３】
８．  第３実施例  
第３実施例では、不良カラムデータ保持回路内に、ＬＭフラグの不良情報と、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）とを記憶するＬＭフラグ冗長回路（LMRD）を新設する。
【０２６４】
ＬＭフラグ冗長回路は、LM-dump時に動作状態となり、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）によるアクセスを実行する。ＬＭフラグを記憶するカラムが不良カラムであるか否かは、ＬＭフラグの不良情報に基づいて行われる。
【０２６５】
これにより、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができるため、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２６６】
(1)   回路構成  
図１８乃至図２０は、第３実施例としての多値ＮＡＮＤフラッシュメモリの回路構成を示している。
【０２６７】
多値ＮＡＮＤフラッシュメモリ１０内のメモリセルアレイ１１、ロウデコーダ１２、データラッチ回路１３、データ転送制御回路１４、アドレスバッファ１５、及び、データバッファ１６については、図１及び図５において既に詳細に説明したので、ここでの説明は、省略する。
【０２６８】
アドレス制御回路１７には、外部アドレス信号が、アドレスバッファ１５を経由して入力される。アドレス制御回路１７は、外部カラムアドレス信号を、アドレスバス２１を経由してデータ転送制御回路１４に供給すると共に、不良カラムデータ保持回路（ＲＲＤ）１８に供給する。
【０２６９】
不良カラムデータ保持回路１８は、読み出し／書き込み時に、不良カラムのデータを一時的に保持する機能を有する。不良カラムのデータであるか否かは、アドレス制御回路１７からのカラムアドレス信号とＲＯＭ１９に記憶された不良カラムアドレス信号とを比較することにより判断する。
【０２７０】
不良カラムデータ保持回路１８は、図３及び図１０に示す回路構成を有する。  
その詳細についても、図３及び図１０において既に詳細に説明したので、ここでの説明は、省略する。
【０２７１】
スイッチ回路（ＭＵＸ）２０は、データラッチ回路１３、データバッファ１６及び不良カラムデータ保持回路１８の三つの回路のうちの二つを相互に電気的に接続する。データの転送は、これら相互に電気的に接続される二つの回路の間で、データバス２２を介して行われる。
【０２７２】
ここで、不良カラムデータ保持回路１８は、読み出し／書き込み時に、多値ＮＡＮＤフラッシュメモリ（例えば、チップ）１０の外部からの外部アドレス信号、又は、アドレス制御回路１７内に記憶されたアドレス信号（例えば、ＬＭフラグのアドレス）が不良カラムを選択するとき、一致信号ＭＡＴＣＨを出力する。
【０２７３】
一致信号ＭＡＴＣＨは、アドレス制御回路１７及びスイッチ回路２０に入力される。アドレス制御回路１７は、一致信号ＭＡＴＣＨを受けると、不良カラムに対するアクセス、即ち、データ転送制御回路１４への外部アドレス信号の転送を禁止する。
【０２７４】
スイッチ回路２０は、読み出し時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８からデータを読み出す。
【０２７５】
また、スイッチ回路２０は、書き込み時に一致信号ＭＡＴＣＨを受けると、データバッファ１６と不良カラムデータ保持回路１８とを電気的に接続し、不良カラムデータ保持回路１８にデータを書き込む。
【０２７６】
不良カラムデータ保持回路１８内のＬＭフラグ冗長回路２９は、制御信号LM-dumpを受けると動作状態となり、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグを記憶する冗長カラムのアドレス（置き換え先アドレス）ＡＲＤを生成する。
【０２７７】
ＬＭフラグを記憶するカラムが不良カラムであるか否かは、外部から入力されるＬＭフラグのカラムアドレス信号とＬＭフラグの不良情報（ＬＭフラグのカラムアドレス信号）とを比較することにより行う。
【０２７８】
アドレス制御回路１７は、通常カラムアドレス指定回路２７の他に、冗長カラムアドレス指定回路２８を有し、一致信号ＭＡＴＣＨが“Ｈ”のときは、通常カラムアドレス指定回路２７を非動作状態にする。
【０２７９】
また、アドレス制御回路１７は、LM-dumpを行うことを示す制御信号LM-dumpが“Ｈ”になると、冗長カラムアドレス指定回路２８を動作状態にする。
【０２８０】
冗長カラムアドレス指定回路２８は、制御信号LM-dumpを受けると、ＬＭフラグのカラムアドレス信号が不良カラムを指定するか否かにかかわらず、不良カラムデータ保持回路１８からのＬＭフラグを記憶する冗長カラムのアドレスＡＲＤをデータ転送制御回路１４に転送する。
【０２８１】
また、スイッチ回路２０は、制御信号LM-dumpを受けると、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、データ転送制御回路１４とデータバッファ１６とを電気的に接続し、LM-dump時に入力されるデータ“０”をデータラッチ回路１３に転送する。
【０２８２】
従って、LM-dump時に、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができる。
【０２８３】
これにより、ＬＭフラグの下位データを変更するためだけに、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０２８４】
(2)   ＬＭフラグに対する上位データの書き込み手順  
第３実施例におけるＬＭフラグに対する上位データの書き込み手順を説明する。
【０２８５】
但し、ＬＭフラグは、冗長カラムに記憶されるものとする。また、下位データ（ＬＭフラグデータ）の書き込みは、終了し、この時点でのＬＭフラグの閾値分布は、Ｅｒ状態にあるものとする。さらに、上位データの書き込み時において、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトさせるものとする。
【０２８６】
図２１は、ＬＭフラグに対する上位データの書き込み手順を示している。
【０２８７】
まず、同図（ａ）に示すように、１ページ分の上位データ(upper data)が入力されると、不良カラムのデータは、不良カラムデータ保持回路１８に入力される。即ち、ＬＭフラグに書き込む上位データ（ＬＭフラグデータＬＭｕ“０”）は、ＬＭフラグを記憶するカラムが不良カラムであるため、不良カラムデータ保持回路１８に入力される。
【０２８８】
また、不良カラムは、ＬＭフラグを記憶するカラム以外にも存在することがあるため、それらに書き込む上位データをＲＤｕ（“０”又は“１”）で表すことにする。
【０２８９】
不良カラムのデータであるか否かは、既に述べたように、不良カラムデータ保持回路１８内において、外部カラムアドレス信号と不良カラムアドレス信号とを比較することにより容易に行うことができる。
【０２９０】
そして、同図（ｂ）に示すように、これら不良カラムのデータＬＭｕ“０”＋ＲＤｕは、不良カラムデータ保持回路１８から、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第２ラッチ回路ＬＡ−２にまとめて転送される。
【０２９１】
この転送は、図７及び図８で説明した場合と同様に、外部アドレス信号を使用することなく、単に、リダンダンシイエリア内のカラムアドレスを最初から最後まで順次インクリメントする手段を設けることにより、自動的に行われる。
【０２９２】
次に、同図（ｃ）に示すように、リダンダンシイエリア内のメモリセルから下位データ(lower data)が読み出される。
【０２９３】
ここで、ＬＭフラグから読み出される下位データ（ＬＭフラグデータ）を、ＬＭｄ“１”で表し、ＬＭフラグを記憶するカラム以外の不良カラムから読み出される下位データをＲＤｄ（“０”又は“１”）で表すことにする。
【０２９４】
この下位データは、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされる。
【０２９５】
次に、同図（ｄ）及び（ｅ）に示すように、LM-dumpが実行される。
【０２９６】
具体的には、まず、同図（ｄ）に示すように、ＬＭフラグのアドレス（外部カラムアドレス信号）は、アドレス制御回路を介して、不良カラムデータ保持回路１８内のＬＭフラグ冗長回路（ＬＭＲＤ）２９内に入力される。
【０２９７】
ＬＭフラグ冗長回路２９は、制御信号LM-dumpを受けると動作状態となり、ＬＭフラグの不良情報に基づいて、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグを記憶する冗長カラムのアドレス（置き換え先アドレス）ＡＲＤを生成する。
【０２９８】
また、同図（ｅ）に示すように、アドレス制御回路は、制御信号LM-dumpを受けると、ＬＭフラグのアドレスが不良カラムを指定するか否かにかかわらず、ＬＭフラグを記憶する冗長カラムのアドレスＡＲＤをデータ転送制御回路に転送する。
【０２９９】
従って、ＬＭフラグ冗長回路２９から出力される冗長カラムのアドレスＡＲＤに基づいて、ＬＭフラグを記憶する冗長カラムに対するアクセスが実行される。
【０３００】
また、スイッチ回路２０は、制御信号LM-dumpにより、不良カラムデータ保持回路１８からの一致信号ＭＡＴＣＨにかかわらず、データ“０”をデータラッチ回路１３−４内の第１ラッチ回路ＬＡ−１に転送する。
【０３０１】
従って、データラッチ回路１３−４内の第１ラッチ回路ＬＡ−１にラッチされている下位データＬＭｄ“１”＋ＲＤｄのうち、ＬＭフラグの下位データＬＭｄ“１”のみがＬＭｄ“０”に強制的に変更される。
【０３０２】
以上より、リダンダンシイエリアに対応するデータラッチ回路１３−４内の第１及び第２ラッチ回路ＬＡ−１，ＬＡ−２は、共に、“０”をラッチしている状態になる。従って、この後、書き込みを実行すると、ＬＭフラグの閾値分布は、図６のＥｒからＢへシフトする。
【０３０３】
(3)   まとめ  
第３実施例によれば、不良カラムデータ保持回路内に、ＬＭフラグの不良情報と、ＬＭフラグを記憶する冗長カラム（置き換え先アドレス）とを記憶するＬＭフラグ冗長回路を新たに設けている。ＬＭフラグ冗長回路は、LM-dump時に動作状態となり、ＬＭフラグを記憶するカラムが不良カラムである場合に、ＬＭフラグのアドレス（不良カラム）に代えて、冗長カラム（置き換え先アドレス）によるアクセスを実行する。
【０３０４】
これにより、リダンダンシイエリアに対応するデータラッチ回路においてＬＭフラグの下位データの値を“１”から“０”に強制的に変更することができるため、不良カラムのデータの全てについて、リダンダンシイエリアに対応するデータラッチ回路と不良カラムデータ保持回路内のデータラッチ回路との間でデータ転送を行う必要がなくなり、書き込み時間の短縮を図ることができる。
【０３０５】
９．  むすび  
本発明によれば、ＬＭモードによる書き込みを高速に行うことができる。
【０３０６】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【０３０７】
本発明は、高速読み出し／書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
【符号の説明】
【０３０８】
１０：  ＮＡＮＤフラッシュメモリ、  １１：  メモリセルアレイ、  １２：  ロウデコーダ、  １３，２３：  データラッチ回路、  １４：  データ転送制御回路、  １５：  アドレスバッファ、  １６：  データバッファ、  １７：  アドレス制御回路、  １８：  不良カラムデータ保持回路、  １９：  ＲＯＭ、  ２０：  スイッチ回路、  ２１：  アドレスバス、  ２２：  データバス、  ２４，２５：  アドレスラッチ回路、  ２６：  アドレス比較回路、  ２７：  通常カラムアドレス指定回路、  ２８，３０：  冗長カラムアドレス指定回路、  ２９：  ＬＭフラグ冗長回路。
【図１】
2010277672.tif 000003
【図２】
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【図３】
2010277672.tif 000005
【図４】
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【図５】
2010277672.tif 000007
【図６】
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【図７】
2010277672.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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